(57)【要約】【課題】              高速かつ安定な読み出しを可能にすること。【解決手段】          基板１上の第１の領域に絶縁膜２を介して配設されたセレクトゲート３と、第１の領域に隣接する第２の領域に絶縁膜５を介して配設されたフローティングゲート６ａと、第２の領域と隣接するとともに基板表面上の第３の領域に設けられた拡散領域７ａと、フローティングゲート６ａの上に絶縁膜８を介して配設されたコントロールゲート１１と、で一つの単位セルを構成し、対応する第１の単位セルと第２の単位セルを用いて１ビットのデータを記憶するように構成されたことを特徴とする。【選択図】            図２
2007005448.tif 000002
【特許請求の範囲】
【請求項１】
基板上の第１の領域に配設されたセレクトゲートと、
前記第１の領域に隣接する第２の領域に配設された記憶ノードと、
前記第２の領域に隣接するとともに前記基板表面上の第３の領域に設けられた拡散領域と、
前記記憶ノード上に配設されたコントロールゲートと、
で一つの単位セルを構成し、
対応する２つの前記単位セルを用いて１ビットのデータを記憶するように構成されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
対応する２つの前記単位セルは、互いに前記セレクトゲート下のチャネルを共有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
対応する２つの前記単位セルは、１ビットのデータを互いに相補して記憶するように構成されたことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
対応する２つの前記単位セルのうち、一方の単位セルが０の状態を保持し、かつ、他方の単位セルが１の状態を保持するTrue/Bar構成をとることを特徴とする請求項１乃至３のいずれか一に記載の不揮発性半導体記憶装置。
【請求項５】
読み出しの際に、対応する２つの前記単位セルのうち一方の単位セルの拡散領域から取り出した第１の電位と、対応する２つの前記単位セルのうち他方の単位セルの拡散領域から取り出した第２の電位と、の間の差電位を増幅するセンスアンプを備えることを特徴とする請求項１乃至４のいずれか一に記載の不揮発性半導体記憶装置。
【請求項６】
前記センスアンプは、第１のビット線及び第１の選択スイッチを介して前記一方の単位セルの拡散領域と電気的に接続されるとともに、第２のビット線及び第２の選択スイッチを介して前記他方の単位セルの拡散領域と電気的に接続されることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
基板上の第１の領域に配設されたセレクトゲートと、
前記第１の領域の両側に隣接する第２、第３の領域に配設された第１、第２の記憶ノードと、
前記第２、第３の領域のそれぞれに隣接するとともに前記第１の領域と対向して配設された拡散領域と、
前記第１、第２の記憶ノードおよび前記セレクトゲート上に配設されたコントロールゲートと、
で一つの単位セルを構成し、
前記単位セルの前記第１、第２の記憶ノードに互いに相補なデータを記憶することによって１ビットのデータを記憶することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルトランジスタを有する不揮発性半導体記憶装置に関し、特に、高速かつ安定な読み出しを可能にする不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置において、１ビットのデータを互いに相補して記憶する２つの不揮発性メモリ素子を使って保持し、読み出しに差動型のセンスアンプを使用し、その入力ＩＮ＋とＩＮ−にそれぞれＤａｔａ線とＤａｔａＸ線の電位を入力するものがある（従来例１；特許文献１参照）。このような構成によれば、二つの不揮発性メモリ素子のしきい値電圧の差が小さくても確実にデータを読み出すことが可能になり、わずかな電位差も検出することができるので、書込みの浅いすなわちデプレッション状態とエンハンスメント状態のしきい値の差が小さな不揮発性メモリ素子対のデータも読み出し可能となるというものである。
【０００３】
また、従来の不揮発性半導体記憶装置において、図６〜８に示すような不揮発性半導体記憶装置が知られている（従来例２）。従来例２に係る不揮発性半導体記憶装置は、メモリセルアレイにおいて、第１の拡散領域１０７と、セレクトゲート１０３と、第２の拡散領域（図６の１２１）と、フローティングゲート１０６と、コントロールゲート１１１と、を有する（図６、７参照）。
【０００４】
第１の拡散領域１０７は、基板１０１表面に一の方向に沿って延在され、互いに離間して並設されている。第１の拡散領域１０７は、ローカルビット線（図８のＬＢ）として用いられる。セレクトゲート１０３は、互いに隣り合う第１の拡散領域１０７の間の領域の基板１０１上に絶縁膜１０２を介して配設され、第１の拡散領域１０７の延在方向に沿って延在している。第２の拡散領域（図６の１２１）は、セル領域外のセレクトゲート１０３下の基板１０１表面に配設され、セル領域外の両外側にてセレクトゲート１０３と交差する方向に延在している。第２の拡散領域（図６の１２１）は、共通ソースとして用いられる。フローティングゲート１０６は、記憶ノードであり、第１の拡散領域１０７とセレクトゲート１０３との間の領域に絶縁膜１０２を介して配設され、平面方向から見ると島状に配されている。コントロールゲート１１１は、フローティングゲート１０６とセレクトゲート１０３の上に絶縁膜１０８を介して配設され、互いに離間して並設されており、セレクトゲート１０３と交差する方向に延在している。コントロールゲート１１１は、ワード線（図８のＷ０〜Ｗ１５）として用いられる。
【０００５】
セレクトゲート１０３の両側にある第１の拡散領域１０７のうち一方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第１の単位セルを構成し、セレクトゲート１０３の両側にある第１の拡散領域１０７のうち他方の第１の拡散領域１０７と、フローティングゲート１０６と、コントロールゲート１１１と、セレクトゲート１０３とで第２の単位セルを構成する。第１の単位セルと第２の単位セルとは、互いにセレクトゲート１０３下のチャネルを共有する。この不揮発性半導体記憶装置では、セレクトゲート１０３に正電圧を印加することによって、セル領域内のセレクトゲート１０３下の基板１０１表面に反転層１２０が形成される。
【０００６】
図８を参照すると、ローカルビット線ＬＢは、選択スイッチＳＷを介してグローバルビット線ＧＢと電気的に接続されている。グローバルビット線ＧＢは、対応する１つのセンスアンプＳＡに電気的に接続されている。センスアンプＳＡは、グローバルビット線ＧＢとリファレンス用グローバルビット線ＲＧＢとの間の電位差を増幅する。リファレンス用グローバルビット線ＲＧＢは、各センスアンプＳＡと電気的に接続されている。
【０００７】
従来例２に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図９は、従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【０００８】
読み出し動作では、第１の単位セル及び第２の単位セルのいずれかのセルを選択的に読み出しを行う。図９を参照すると、フローティングゲート１０６に電子が蓄積されていない状態（消去状態；しきい値電圧低）では、コントロールゲート１１１、セレクトゲート１０３、第２の拡散領域（図６の１２１）に正電圧を印加することにより、電子ｅが第１の拡散領域１０７からフローティングゲート１０６直下のチャネルを走行し、かつ、セレクトゲート１０３下に形成された反転層１２０を走行し、第２の拡散領域（図６の１２１）に移動する。一方、フローティングゲート１０６に電子が蓄積された状態（書込状態；しきい値電圧高）では、コントロールゲート１１１、セレクトゲート１０３、第２の拡散領域（図６の１２１）に正電圧を印加しても、フローティングゲート１０６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【０００９】
従来例２に係る不揮発性半導体記憶装置によれば、従来例１に係る不揮発性半導体記憶装置と比べて、セレクトゲート１０３のチャネルをドレインにして読み出すことで、一方の単位セルの非対象記憶ノードを介することなく、セレクトゲート１０３を挟んで非対象記憶ノードと対向して独立する他方の単位セルの対象記憶ノードの読み出しを行う構成とされており、実質的に１ビットセルとして機能するため、チップサイズが小さくなり、チップコストを低減させることができ、また、安定な回路動作を得るのに有利である。
【００１０】
【特許文献１】特開２００２−２３７１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来例２に係る不揮発性半導体記憶装置では、読み出し時にリードマージンが小さく高速に読み出すことができない。その理由は、読み出しを行う選択された単位セルが”０”のときの第１電位と”１”のときの第２電位の中間電位のリファレンス電位を使用するため、読み出し時のセンスアンプＳＡに入力される差電位（第１電位とリファレンス電位の差、第２電位とリファレンス電位の差）は、第１電位と第２電位の振幅の１／２となるからである（図１０参照）。
【００１２】
本発明の主な課題は、高速かつ安定な読み出しを可能にすることである。
【課題を解決するための手段】
【００１３】
本発明の第１の視点においては、不揮発性半導体記憶装置において、基板上の第１の領域に配設されたセレクトゲートと、前記第１の領域に隣接する第２の領域に配設された記憶ノードと、前記第２の領域に隣接するとともに前記基板表面上の第３の領域に設けられた拡散領域と、前記記憶ノード上に配設されたコントロールゲートと、で一つの単位セルを構成し、対応する２つの前記単位セルを用いて１ビットのデータを記憶するように構成されたことを特徴とする。
【００１４】
本発明の前記不揮発性半導体記憶装置において、対応する２つの前記単位セルは、互いに前記セレクトゲート下のチャネルを共有することが好ましい。
【００１５】
本発明の前記不揮発性半導体記憶装置において、対応する２つの前記単位セルは、ビットのデータを互いに相補して記憶するように構成されることが好ましく、さらに、対応する２つの前記単位セルのうち、一方の単位セルが０の状態を保持し、かつ、他方の単位セルが１の状態を保持するTrue/Bar構成をとることが好ましい。
【００１６】
本発明の前記不揮発性半導体記憶装置において、読み出しの際に、対応する２つの前記単位セルのうち一方の単位セルの拡散領域から取り出した第１の電位と、対応する２つの前記単位セルのうち他方の単位セルの拡散領域から取り出した第２の電位と、の間の差電位を増幅するセンスアンプを備えることが好ましい。
【００１７】
本発明の前記不揮発性半導体記憶装置において、前記センスアンプは、第１のビット線及び第１の選択スイッチを介して前記一方の単位セルの拡散領域と電気的に接続されるとともに、第２のビット線及び第２の選択スイッチを介して前記他方の単位セルの拡散領域と電気的に接続されることが好ましい。
【００１８】
本発明の第２の視点においては、不揮発性半導体記憶装置において、基板上の第１の領域に配設されたセレクトゲートと、前記第１の領域の両側に隣接する第２、第３の領域に配設された第１、第２の記憶ノードと、前記第２、第３の領域のそれぞれに隣接するとともに前記第１の領域と対向して配設された拡散領域と、前記第１、第２の記憶ノードおよび前記セレクトゲート上に配設されたコントロールゲートと、で一つの単位セルを構成し、前記単位セルの前記第１、第２の記憶ノードに互いに相補なデータを記憶することによって１ビットのデータを記憶することを特徴とする。
【発明の効果】
【００１９】
本発明（請求項１−７）によれば、リファレンス電位を用いる構成の不揮発性半導体記憶装置と比べて、リファレンス電位が不要になり、読み出し時のセンス入力の差電位を大きくとれるため、高速かつ安定な読み出しが可能になる。つまり、相補読み出しをすることで高速かつ高信頼化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
（実施形態１）
本発明の実施形態１に係る不揮発性半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【００２１】
実施形態１に係る不揮発性半導体記憶装置は、メモリセルアレイにおいて、図６、７に示した従来例２の不揮発性半導体記憶装置と同様なメモリセルアレイを有する点で共通する。
【００２２】
不揮発性半導体記憶装置は、セルブロック３０と、センスアンプ４０と、切替回路４１と、書込み回路５０と、切替回路５１と、エンコーダ５２と、を有する。なお、実施形態１では、図８の従来例２のようにセル領域上にリファレンス用グローバルビット線ＲＧＢを有さない点が異なる。
【００２３】
セルブロック３０は、図７に示したメモリセル（第１の単位セルと第２の単位セルが１組のもの）がｍ行（Ｘ座標）ｎ列（Ｙ座標）のマトリックス状に配置されている。セルブロック３０上には、複数のグローバルビット線ＧＢ１、ＧＢ２が配されている。セルブロック３０には、グローバルビット線ＧＢ１から分岐するとともに選択スイッチＳＷ１、ＳＷ３を介してグローバルビット線ＧＢ１と電気的に接続されたローカルビット線ＬＢ１、ＬＢ３が配設されている。また、セルブロック３０には、グローバルビット線ＧＢ２から分岐するとともに選択スイッチＳＷ２、ＳＷ４を介してグローバルビット線ＧＢ２と電気的に接続されたローカルビット線ＬＢ２、ＬＢ４が配設されている。各ローカルビット線ＬＢ１〜ＬＢ４は、第１の拡散領域（図７の１０７）と電気的に接続されることになる。なお、ＳＷ１〜４の選択スイッチの切替はＹデコーダ（図示せず）によって行われる。
【００２４】
セルブロック３０には、セル領域の両外側に共通ソースＣＳが配されており、セレクトゲートＳＧの枝線が２つの共通ソースＣＳと交差するように配されている。なお、セルブロック３０において、共通ソースＣＳは、２つだけでなく片側１つだけであってもよい。セルブロック３０上には、ワード線Ｗ０〜Ｗ１５が配設されている。ワード線Ｗ０〜Ｗ１５は、対応するコントロールゲート（図７の１１１）と電気的に接続されている。ワード線Ｗ０〜Ｗ１５は、アドレス信号により指定されたワード線Ｗ０〜Ｗ１５に電圧を印加するＸデコーダ（図示せず）に電気的に接続されている。なお、図１において、ＳＧは図６のセレクトゲート１０３に該当し、ＣＳは図６の第２の拡散領域１２１に対応する共通ソースに該当する。
【００２５】
ここで、例えば、図１の一点鎖線で囲まれたメモリセル（第１の単位セルと第２の単位セルが１組のもの）の断面図を示すと、図２のようになる。図２のメモリセルでは、１ビットのデータを互いに相補して記憶する。つまり、一方の単位セルに”０”又は”１”データを保持し、他方の単位セルにそれとは逆のデータを保持するTrue/Bar構成をとる。例えば、第１の単位セル７ａが”０”を保持し、かつ、第２の単位セル７ｂが”１”を保持するときは、メモリセル全体として”０”のデータを保持することになる。また、第１の単位セル７ａが”１”を保持し、かつ、第２の単位セル７ｂが”０”を保持するときは、メモリセル全体として”１”のデータを保持することになる（表１参照）。
【００２６】
【表１】
2007005448.tif 000003
【００２７】
センスアンプ４０は、切替回路４１にリードを行うためのリード信号が入力されたときにグローバルビット線ＧＢ１とグローバルビット線ＧＢ２との間の電位差を増幅し、切替回路４１にリードを行わないための非リード信号が入力されたときにグローバルビット線ＧＢ１又はグローバルビット線ＧＢ２とリファレンス電位との間の電位差を増幅する。切替回路４１は、リード信号が入力されることによりグローバルビット線ＧＢ１及びグローバルビット線ＧＢ２をセンスアンプ４０に電気的に接続するように切り替えるとともに、非リード信号が入力されることによりグローバルビット線ＧＢ１及びグローバルビット線ＧＢ２の一方とリファレンス配線（リファレンス電位が流れる配線）をセンスアンプ４０に電気的に接続するように切り替える。
【００２８】
書込み回路５０は、書込みの際に所定の電位を切替回路５１に向けて出力する回路である。切替回路５１は、エンコーダ５２からのエンコード信号が入力されることにより、グローバルビット線ＧＢ１及びグローバルビット線ＧＢ２の一方と書込み回路５０との電気的接続を切り替える。エンコーダ５２は、書込みデータが入力されることにより、当該書込みデータを２ビットにエンコードし、エンコードされたエンコード信号を切替回路５１に向けて出力する。
【００２９】
次に、本発明の実施形態１に係る不揮発性半導体記憶装置の読み出し動作について図面を用いて説明する。図２は、本発明の実施形態１に係る不揮発性半導体記憶装置の読み出し動作の一例を説明するための模式図である。図３は、本発明の実施形態１に係る不揮発性半導体記憶装置の書込み動作の一例を説明するための模式図である。図４は、本発明の実施形態１に係る不揮発性半導体記憶装置の消去動作の一例を説明するための模式図である。図５は、本発明の実施形態１に係る不揮発性半導体記憶装置の第１電位と第２電位の経時変化を模式的に示した図である。なお、図５において、第１電位は読み出しを行う単位セルがＯＮ（”１”）のときの電位であり、第２電位は読み出しを行う単位セルがＯＦＦ（”０”）のときの電位である。
【００３０】
読み出し動作について説明する。ここでは、フローティングゲート６ａに電子が蓄積されておらず、かつ、フローティングゲート６ｂに電子が蓄積されている状態（第１の単位セルが”０”を保持し、第２の単位セルが”１”を保持した状態）について説明する。図２を参照すると、実施形態１では、対応する第１の単位セル及び第２の単位セルの両方のセルから読み出しを行う点で、片方のセルから読み出しを行う従来例２の読み出し動作と異なる。例えば、図１の一点鎖線で囲まれたメモリセル（第１の単位セルと第２の単位セルが１組のもの）から読み出しを行う場合、ＳＷ１をＯＦＦ、ＳＷ２をＯＮ、ＳＷ３をＯＮ、ＳＷ４をＯＦＦとする。また、切替回路４１は、リード信号が入力されることで、グローバルビット線ＧＢ１及びグローバルビット線ＧＢ２をセンスアンプ４０に電気的に接続するように切り替える。なお、切替回路５１は、書込み回路５０とグローバルビット線ＧＢ１及びグローバルビット線ＧＢ２と電気的に接続しない。このときに、コントロールゲート１１（図１のワード線Ｗ１５；例えば６Ｖ）、セレクトゲート３（図１のＳＧ；例えば５Ｖ）、第２の拡散領域（図１の共通ソースＣＳ；例えば１．４Ｖ）に正電圧を印加し、基板１をグランドＧＮＤに接続する（図２参照）。また、第１の拡散領域７ａ、７ｂ（図１のＬＢ３、ＬＢ２）は、それぞれＳＷ３、ＳＷ２を介してセンスアンプ４０に電気的に接続される。これにより、第１の単位セル側では、電子ｅが第１の拡散領域７ａからフローティングゲート６ａ直下のチャネルを走行し、かつ、セレクトゲート３下に形成された反転層２０を走行し、第２の拡散領域（共通ソース；図６の１２１）に移動する。一方、第２の単位セル側では、コントロールゲート１１、セレクトゲート３、第２の拡散領域（図１の共通ソースＣＳ）に正電圧を印加しても、フローティングゲート６ｂ下にチャネルがないので電子ｅが流れない（図示せず）。このとき、第１のセル単位に係る第１の拡散領域７ａ（図１のＬＢ３）と電気的に接続されるグローバルビット線（図１のＧＢ２）の電圧は、図５の第１電位のように電圧が上昇する。一方、第２のセル単位に係る第１の拡散領域７ｂ（図１のＬＢ２）と電気的に接続されるグローバルビット線（図１のＧＢ１）の電圧は、図５の第２電位のように電圧が上昇しない。第１電位と第２電位がセンスアンプ（図１の２０）に入力されることで、第１電位と第２電位の電位差が増幅され、読み出されたデータが”０”であることを判断することになる。
【００３１】
書込み動作について説明する。ここでは、フローティングゲート６ａ、６ｂに電子が蓄積されていない状態（消去状態、初期化状態）から、フローティングゲート６ａに電子が蓄積されておらず、かつ、フローティングゲート６ｂに電子が蓄積された状態（第１の単位セルが”０”を保持し、第２の単位セルが”１”を保持した状態）にする場合について説明する。例えば、図１の一点鎖線で囲まれたメモリセル（第１の単位セルと第２の単位セルが１組のもの）の書込みを行う場合、ＳＷ１をＯＦＦ、ＳＷ２をＯＮ、ＳＷ３をＯＮ、ＳＷ４をＯＦＦとする。さらに、切替回路５１は、書込み回路５０とグローバルビット線ＧＢ２とを電気的に接続するように切り替える。なお、切替回路４１は、非リード信号が入力されることで、検証の際、第１の単位セルと第２の単位セルのそれぞれをリファレンス電位と比較するように切り替える。このときに、図３を参照すると、コントロールゲート１１（例えば、９Ｖ）、第１の拡散領域７ｂ（例えば、５Ｖ）に正の高電圧を印加し、セレクトゲート３（例えば、２Ｖ）のメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加し、第１の拡散領域７ａをオープンにし、基板１と第２の拡散領域（図１の共通ソースＣＳ）をＧＮＤに接続する。これにより、電子ｅが第２の拡散領域（図１の共通ソース）から、セレクトゲート３下に形成された反転層２０を走行し、第１の拡散領域７ｂに流れる。その際、一部の電子ｅがセレクトゲート３とフローティングゲート６の境界の電界によって高エネルギーを持つので、フローティングゲート６下の絶縁膜５（トンネル酸化膜）を通してフローティングゲート６ｂに注入される。なお、第１の拡散領域７ａはオープンなので、電子ｅは、反転層２０から第１の拡散領域７ａに流れず、フローティングゲート６ａにも注入されない。また、書込み動作の前後に行う検証では、書込みが行われたセルとリファレンス電位をセンスアンプ４０にて比較しているが、これは、読出し動作に比べて高速性が要求されないからである。
【００３２】
消去動作について説明する。ここでは、フローティングゲート６ａに電子が蓄積されておらず、かつ、フローティングゲート６ｂに電子が蓄積された状態（第１の単位セルが”０”を保持し、第２の単位セルが”１”を保持した状態）から、フローティングゲート６ａ、６ｂに電子が蓄積されていない状態（消去状態、初期化状態）にする場合について説明する。例えば、図１の一点鎖線で囲まれたメモリセル（第１の単位セルと第２の単位セルが１組のもの）の消去を行う場合、ＳＷ１をＯＦＦ、ＳＷ２をＯＮ、ＳＷ３をＯＮ、ＳＷ４をＯＦＦとする。なお、切替回路５１は、書込み回路５０とグローバルビット線ＧＢ１及びグローバルビット線ＧＢ２と電気的に接続しない。また、切替回路４１は、非リード信号が入力されることで、検証の際、第１の単位セルと第２の単位セルのそれぞれをリファレンス電位と比較するように切り替える。このときに、図４を参照すると、コントロールゲート１１（例えば、−９Ｖ）に負の高電圧を印加し、基板１（例えば、９Ｖ）に正の高電圧を印加し、セレクトゲート３、第１の拡散領域７ａ、７ｂ、および第２の拡散領域（図１の共通ソースＣＳ）をオープンにする。これにより、電子ｅがフローティングゲート６ｂから、フローティングゲート６ｂ下の絶縁膜５（トンネル酸化膜）を通して基板１に引き抜かれる。なお、フローティングゲート６ａにはもともと電子が蓄積されていないので、電子がフローティングゲート６ａから基板１に引き抜かれない。なお、消去動作の前後に行う検証では、消去が行われたセルとリファレンス電位をセンスアンプ４０にて比較しているが、これは、読出し動作に比べて高速性が要求されないからである。
【００３３】
実施形態１によれば、センスアンプ４０の２つの入力端に”０”と”１”のメモリセルが常に接続され、最大の差電位をとることができるため、高速な読み出しが可能な不揮発性メモリを実現できる。また、２つの単位セルの片側が必ずＯＦＦ状態になるため、セレクトゲートＳＧ下の反転層からセンスアンプに流れる電流経路はＯＮ側の単位セルのみになるので、第１の拡散領域（図１のＬＢ２、ＬＢ３）及びグローバルビット線（図１のＧＢ１、ＧＢ２）の電圧の変化が速く、高速に読み出すことが可能である。
【００３４】
また、メモリセルの劣化によるしきい値シフトなどによる誤読み出しが減るため、信頼性の高い不揮発性メモリが実現できる。
【００３５】
また、セレクトゲートＳＧ下のチャネルを第１の単位セルと第２の単位セルで共有するため、これらの効果を小面積のメモリセルアレイで実現できる。このため、チップコストの低減につながる。
【００３６】
なお、実施形態１では、セレクトゲートＳＧ下のチャネルを第１の単位セルと第２の単位セルで共有する場合について説明したが、第１の単位セルと第２の単位セルが分離していてもよい。その場合、書込み動作では、コントロールゲートに正の高電圧を印加し、セレクトゲートに正の低電圧を印加し、かつ、基板と第２の拡散領域（共通ソースＣＳ）をＧＮＤに接続した状態で、書込みが行われる単位セル（例えば、第２の単位セル）側の第１の拡散領域（ドレイン）に正の電圧を印加し、かつ、書込みが行われない単位セル（例えば、第１の単位セル）の第１の拡散領域（ドレイン）をオープンにすることになる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態１に係る不揮発性半導体記憶装置の構成を模式的に示した回路図である。
【図２】本発明の実施形態１に係る不揮発性半導体記憶装置の読み出し動作の一例を説明するための模式図である。
【図３】本発明の実施形態１に係る不揮発性半導体記憶装置の書込み動作の一例を説明するための模式図である。
【図４】本発明の実施形態１に係る不揮発性半導体記憶装置の消去動作の一例を説明するための模式図である。
【図５】本発明の実施形態１に係る不揮発性半導体記憶装置の第１電位と第２電位の経時変化を模式的に示した図である。
【図６】従来例２に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図７】従来例２に係る半導体記憶装置の構成を模式的に示した（図６の）Ｙ−Ｙ´間の部分断面図である。
【図８】従来例２に係る不揮発性半導体記憶装置の内部回路を模式的に示した回路図である。
【図９】従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１０】従来例２に係る不揮発性半導体記憶装置の第１電位、第２電位、およびリファレンス電位の経時変化を模式的に示した図である。
【符号の説明】
【００３８】
１、１０１  基板
１ａ、１０１ａ  ウェル
２、１０２  絶縁膜
３、１０３  セレクトゲート
４、１０４  絶縁膜
５、１０５  絶縁膜
６ａ、６ｂ、１０６  フローティングゲート
７ａ、７ｂ、１０７  第１の拡散領域（ビット線）
８、１０８  絶縁膜
９、１０９  絶縁膜
１１、１１１  コントロールゲート（ワード線）
２０、１２０  反転層
３０  セルブロック
４０  センスアンプ
４１  切替回路
５０  書込み回路
５１  切替回路
５２  エンコーダ
１２１  第２の拡散領域（共通ソース）
【図１】
2007005448.tif 000004
【図２】
2007005448.tif 000005
【図３】
2007005448.tif 000006
【図４】
2007005448.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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