(57)【要約】      【目的】ＭＯＳトランジスタのソース・ドレイン間の短絡の有無により１ビットのデータを記憶するメモリセルからなるメモリ列を有し、高速読み出しに適し、記憶容量を増加させても従来のものよりアクセスタイムの増加の少ない半導体記憶装置を提供する。      【構成】メモリ列をそれぞれ複数のメモリセルが直列に接続された複数のグループに分割する。複数のメモリセルからなるグループの両端を電気的に接続するバイパス手段を、アドレス信号の所定ビットにより直接制御するようにしたため、単純な構造で信頼性を保ち易くかつ動作スピードを向上させることのできる半導体記憶装置を提供できる。また、アドレス信号を複数ビット用いることにより総合オン抵抗をさらに小さくすることができる。【選択図】        図１
2007102918.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのソース・ドレイン間の短絡の有無により１ビットのデータを記憶するメモリセルが複数直列に接続された複数のメモリ列と、外部より入力されたｎビット（ｎは整数）のアドレス信号をデコードして前記メモリ列中の複数の前記ＭＯＳトランジスタのそれぞれのゲートに対し選択信号を出力する行デコーダ回路を有する半導体記憶装置において、
前記アドレス信号の所定の１ビットないし複数ビットに対し、それぞれのビットごとに自己のアドレスの該ビットの値が等しくかつアドレスが連続した複数のメモリセルからなる複数のグループを設定するとともに、それぞれのグループにおいて該グループのグループ分けに用いられたアドレス信号のビットが該グループを選択しないものであるときは該グループの両端を電気的に接続するバイパス手段を設けたことを特徴とする半導体記憶装置。
【請求項２】
前記アドレス信号の所定の１ビットないし複数ビットが前記アドレス信号の最上位の１ビットないしｍビット（ｍはｎより小さい整数）の信号であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＭＯＳトランジスタのソース・ドレイン間の短絡の有無を、ソース・ドレイン間を接続する配線パターンの有無により実現することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体装置が、予めプリチャージしておいた電荷を前記アドレス信号が選択するメモリセルを含むメモリ列を放電経路として放電するか否かでその出力データを決定し、前記行デコーダ回路からの出力が前記メモリ列中の前記アドレス信号に該当するメモリセルのＭＯＳトランジスタのみをオフさせ、前記メモリ列中のそれ以外の全てのトランジスタをオンさせるものであることを特徴とする請求項１ないし３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はワンチップマイクロコンピュータなどに用いられる半導体記憶装置、特にＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
半導体記憶装置のひとつであるＲＯＭの記憶内容の切り替えに関する従来技術としては、アルミ（アルミニウム）マスクによるものがある（例えば、特許文献１参照）。図２にそのメモリセルのマスクパターンの例を示す。Ｎ型拡散層ＦとポリシリコンＸ１〜Ｘ５の交差する部分にＮＭＯＳトランジスタＴ１〜Ｔ５が形成されている。該ＮＭＯＳトランジスタＴ１〜Ｔ５のソースとドレインにはコンタクトＣ０〜Ｃ５がとられアルミ（アルミニウム）パターンＡ０〜Ａ５と接続されている。また、アルミパターンＡ０は、負電極ＶＳＳに接続されている。ＮＭＯＳトランジスタＴ１〜Ｔ５は１個あたり１ビットの情報を記憶でき、その方法はソースとドレインをアルミパターンで接続するか否かによる。ＮＭＯＳトランジスタＴ１，Ｔ４，Ｔ５がアルミパターンで接続しない例、Ｔ２，Ｔ３がそれぞれアルミパターンＡ１２，Ａ２３で接続した例である。
図３は図２に対応する回路図であり、これに基づいて図２のマスクパターン図で実現されるデバイスについて説明する。図３において、ＮＭＯＳトランジスタＴ１に記憶されている情報を読み出すときはゲートＸ１に対するゲート信号Ｘ１’のみをＬレベルにし、他のゲートＸ２〜Ｘ５に対するゲート信号Ｘ２’〜Ｘ５’をＨレベルにする。図示しない手段により、ＮＭＯＳトランジスタＴ５のドレインすなわちＣ５の電位をあらかじめＨレベルにプリチャージしておけば、ＮＭＯＳトランジスタＴ２〜Ｔ５はオンし、ＮＭＯＳトランジスタＴ１はオフしているのでＣ５の電位はＨレベルとなる。次にＮＭＯＳトランジスタＴ２に記憶されている情報を読み出すときはゲート信号Ｘ２’のみをＬレベルにし、他のゲート信号Ｘ１’，Ｘ３’〜Ｘ５’をＨレベルにする。このときＮＭＯＳトランジスタＴ１，Ｔ３〜Ｔ５はオンし、Ｔ２はオフするが、ＮＭＯＳトランジスタＴ２のソースとドレインはアルミパターンＡ１２で接続されているのでトランジスタがオンしているのと同じ状態になり、Ｃ５の電位はあらかじめＨレベルにプリチャージしておいても読み出し時にはＬレベルになる。
図４は図２，３のようなメモリセル構造を使用した半導体記憶装置（ＲＯＭ回路）の一実施例であり、ソースが正電極ＶＤＤに接続されそれぞれのゲートに充電信号Ｓ１が共通に接続された複数のＰＭＯＳトランジスタからなる充電トランジスタ回路１０、メモリを構成する複数の列および行から所定の列および行を選択する列デコーダ回路２０および行デコーダ回路３０、ソースが負電極ＶＳＳに接続されそれぞれのゲートに放電信号Ｓ２が共通に接続された複数のＮＭＯＳトランジスタからなる放電トランジスタ回路４０、メモリセルとなる複数のＮＭＯＳトランジスタ、およびセンスアンプ５０から構成される。メモリセルとしてはＮＭＯＳトランジスタを１列あたり１６個を直列に、例えば一列目ではＭ１〜Ｍ１６を直列に接続している。なお、以下便宜的に、メモリセルＭ１〜Ｍ１６を構成する各トランジスタもＭ１〜Ｍ１６と呼ぶことにする。また、センスアンプ５０への入力ラインに繋がっている全ての寄生容量および浮遊容量をひとつにまとめて容量５１として示してある。また、図４のＲＯＭ回路における読み出しのタイミングチャートを図５に示す。
図４のＲＯＭ回路の読み出し動作について、Ｍ１１のデータ読み出しを例に説明する。充電トランジスタ回路１０に入力される充電信号Ｓ１が時刻Ｔ１でＬレベルになると充電回路１０中のＰＭＯＳトランジスタがオンし、容量５１が正電極ＶＤＤに接続されてＨレベルに充電される。容量５１のプリチャージが終了し時刻Ｔ２になると信号Ｓ１はＨレベルになって充電トランジスタ回路中のＰＭＯＳトランジスタがオフするとともにアドレス信号ＡＤＤＲＥＳＳが入力される。また、放電トランジスタ回路４０に入力される放電信号Ｓ２は充電信号Ｓ１と同じ信号であるが、放電トランジスタ回路４０がＮＭＯＳトランジスタで構成されているため、そのオン・オフ動作は充電トランジスタ回路１０のオン・オフ動作の逆転したものになっている。アドレス信号ＡＤＤＲＥＳＳがＭ１１を選択するものであると、列デコーダ回路２０中のスイッチのうちＭ１１の存在する列に接続するものだけが導通する。また行デコーダ回路３０は各行に対する選択信号として、図４に示すようにＭ１１の存在する行にだけ信号Ｌを出力し、その他の行には信号Ｈを出力する。これらの信号はメモリセルＭ１〜Ｍ１６を構成するそれぞれのＮＭＯＳトランジスタのゲートに入力され、Ｍ１１のトランジスタのみオフし、Ｍ１〜Ｍ１０およびＭ１２〜Ｍ１６のトランジスタはオンする。このとき、放電信号Ｓ２により放電トランジスタ回路４０中のトランジスタはオンしているから、容量５１にプリチャージされた電荷が、列デコーダ２０，Ｍ１〜Ｍ１６，放電トランジスタ回路４０という経路で放電されるか否かは、Ｍ１１のソース・ドレインがアルミパターンで短絡されているかによる。すなわち、Ｍ１１のソース・ドレインがアルミで短絡されていなければ容量５１の電荷は放電されないのでセンスアンプ５０はそれを受けてＭ１１に記憶された情報としてＨを出力するし、アルミで短絡されていれば容量５１の電荷が放電されて、センスアンプ５０はＭ１１に記憶された情報としてＬを出力する。図４の例ではＭ１１のソース・ドレインがアルミで短絡されているので、センスアンプ５０はＬを出力する。
【０００３】
図４のＲＯＭ回路においては、Ｍ１１のデータ読み出しを行う際にそのデータが安定するまでの待ち時間（＝図５のディレイＴｄ）を必要とする。容量５１にプリチャージされている電荷が放電されない場合はセンスアンプ５０の入出力とも変化がないので、待ち時間を規定するのは容量５１にプリチャージされた電荷を放電する場合の放電時間であり、その放電時間は容量５１の容量値Ｃと読み出される素子の属する列全体のオン抵抗により規定される。列全体のオン抵抗は列デコーダ回路２０中のスイッチのオン抵抗、Ｍ１〜Ｍ１６の各抵抗および行デコーダ回路３０中のＰＭＯＳトランジスタのオン抵抗の合計となる。Ｍ１〜Ｍ１６全体の抵抗については、読み出しの対象となったトランジスタのみソース・ドレインがアルミパターンで短絡されていて、他のトランジスタが全て短絡されていない場合が最大のオン抵抗となる。その場合の最大オン抵抗ＲＭＡＸは次式で表される。
【０００４】
（数１）
ＲＭＡＸ＝１５Ｒｏｎ＋Ｒｍ    ・・・  （１）
ここでＲｏｎはＭ１〜Ｍ１６を構成するＮＭＯＳトランジスタのオン抵抗、Ｒｍはトランジスタのソースース・ドレインを短絡するアルミパターンの抵抗値であり、ＲｏｎはＲｍに比べて非常に大きいため、Ｒｍを無視すると（１）式は次式となる。
【０００５】
（数２）
ＲＭＡＸ＝１５Ｒｏｎ    ・・・  （２）
待ち時間もしくはディレイＴｄはこの最大オン抵抗値で規定され、（１）式もしくは（２）式に示されるように列中のトランジスタの個数およびそのオン抵抗で規制されるため、高速読み出しには適さないものになっている。さらに、列中のメモリセル数を増やそうとするとその分だけ列全体のオン抵抗が増えるため、記憶容量を増大しようとするとアクセスタイムが増大するという問題があった。
この問題に対処するために、本出願人は特許文献２において上記のディレイＴｄを規定する総合オン抵抗ＲＭＡＸを低減させることのできる半導体記憶装置を提案した。以下、その内容について説明する。
【０００６】
図６は、特許文献２に開示されている半導体記憶装置の実施形態を示す回路図である。充電トランジスタ回路１０，列デコーダ回路２０，行デコーダ回路３０，放電トランジスタ回路４０，センスアンプ５０，容量５１，メモリセルＭ１〜Ｍ１６および信号Ｓ１，Ｓ２，ＡＤＤＲＥＳＳについては図４で説明したものと同じである。図６の回路は図４のものに対し、４入力ＡＮＤゲート６０，６１，６２，６３およびバイパス回路７０，７１，７２，７３が付加されたものになっている。図６のＲＯＭ回路では、メモリセルが４行毎にグループ化されていて、ＡＮＤゲート６０は行デコーダ回路から出力されて最初のグループに入力される４つの選択信号をその入力としている。同様にＡＮＤゲート６１，６２，６３は、それぞれ２番目，３番目，４番目のグループに入力される４つの選択信号を入力としている。バイパス回路７０は、それぞれが前記最初のグループ内におけるメモリセル各列の両端とソース・ドレインが接続された複数のＮＭＯＳトランジスタから構成されていて、これらのＮＭＯＳトランジスタのゲートはＡＮＤゲート６０の出力に接続されている。同様にバイパス回路６１，６２，６３は、それぞれが２番目，３番目，４番目のグループ内におけるメモリセル各列の両端とソース・ドレインが接続された複数のＮＭＯＳトランジスタから構成されていて、ＮＭＯＳトランジスタのゲートはバイパス回路毎にそれぞれＡＮＤゲート６１，６２，６３の出力に接続されている。
【０００７】
図６のＲＯＭ回路の読み出し動作について、図４と同様にＭ１１の読み出しを例に説明する。タイミングチャートは図５と共通である。なお、最大のオン抵抗を考えるため、読み出しの対象となったＭ１１のみソース・ドレインがアルミパターンで短絡されていて、他のＭ１〜Ｍ１０およびＭ１２〜１６のトランジスタのソース・ドレインは全て短絡されてないものとする。時刻Ｔ２までの動作は図４のものと同じである。時刻Ｔ２を過ぎて行デコーダ回路３０からメモリセルの各行に選択信号を出力すると、選択信号は読み出し対象のＭ１１の存在する行に対してのみＬになり、それ以外の行に対してはＨになるから、それを受けてＡＮＤゲート６０，６１，６３の出力がＨに、ＡＮＤゲート６２の出力がＬになる。次にＡＮＤゲート６０〜６３の出力信号により、バイパス回路７０，７１，７３中のＮＭＯＳトランジスタが全てオンし、逆にバイパス回路７２中のＮＭＯＳトランジスタが全てオフする。バイパストランジスタ回路中のＮＭＯＳトランジスタがオンすると、対応するグループ内におけるメモリセル各列の両端が電気的に接続されるために、総合オン抵抗が小さくなる。Ｍ１〜Ｍ４を例にとって具体的に説明すると、Ｍ１〜Ｍ４のＮＭＯＳトランジスタのゲート入力が全てＨのときはＡＮＤゲート６０の出力Ｈとなって、バイパス回路７０中のＮＭＯＳトランジスタＴ２０がオンする。これにより、Ｍ１のＮＭＯＳトランジスタのドレインとＭ４のＮＭＯＳトランジスタのソースがＴ２０により接続される。Ｔ２０がない場合は、Ｍ１〜Ｍ４の総合オン抵抗Ｒ４は４Ｒｏｎであり、Ｔ２０のオン抵抗もＲｏｎだとすると、Ｔ２０がある場合の総合オン抵抗Ｒ４は４ＲｏｎとＲｏｎの並列抵抗であるから次式となる。
【０００８】
（数３）
Ｒ４＝（４Ｒｏｎ×Ｒｏｎ）／（４Ｒｏｎ＋Ｒｏｎ）＝０．８Ｒｏｎ    ・・・  （３）
図６では、Ｍ１０に対する選択信号のみＬで、それ以外は全てＨであるため、上で説明したようにＭ５〜Ｍ８のグループとＭ１３〜Ｍ１６のグループがバイパス回路により同様に短絡されているので、Ｍ１〜Ｍ１６の総合抵抗Ｒ１６は次式となる。
【０００９】
（数４）
Ｒ１６＝３×０．８Ｒｏｎ＋３Ｒｏｎ＝５．４Ｒｏｎ    ・・・  （４）
ここで、Ｍ１１についてはそのＮＭＯＳトランジスタのソース・ドレイン間がアルミパターンで短絡されていてその抵抗Ｒｍが非常に小さいため無視した。一方、バイパス回路が存在しない従来技術においては（２）式で示されるようにＲ１６はＲＭＡＸ＝１５Ｒｏｎである。
さらに、１列あたりのメモリセル数、すなわちＮＭＯＳトランジスタの数が２倍になった場合を考える。バイバス回路が存在する場合は、その総合オン抵抗Ｒ３２は上と同様の計算により次式のようになる。
【００１０】
（数５）
Ｒ３２＝７×０．８Ｒｏｎ＋３Ｒｏｎ＝８．６Ｒｏｎ
これは、メモリセルが半分の１６個の場合に対し、
【００１１】
（数６）
８．６Ｒｏｎ／５．４Ｒｏｎ＝１．６
の増加率となる。一方、バイパス回路がない場合はＲ３２＝３１Ｒｏｎとなり、この場合の増加率は
【００１２】
（数７）
３１Ｒｏｎ／１５Ｒｏｎ＝２．１
となる。すなわち、図５に示す半導体記憶装置は図４のものより、総合オン抵抗およびその増加率を小さくすることができる。
【特許文献１】特開平１１−３０７６５３号公報
【特許文献２】特開２００４−１４８５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図５に示す半導体記憶装置は、一旦アドレス信号ＡＤＤＲＥＳＳをデコードして生成したメモリセルＭ１〜Ｍ１６に対する選択信号（トランジスタＭ１〜Ｍ１６のゲート駆動信号）を、ＡＮＤゲート６０〜６３により再度エンコードしてトランジスタＴ２０〜Ｔ２３のゲート駆動信号を生成する構成となっている。半導体記憶装置の信頼性，動作スピード（もしくはディレイタイム）を考えると、ゲート駆動信号の生成回路は出来るだけシンプルなものが望ましく、その観点からすると図５に示す半導体記憶装置はまだ改良の余地があるものになっている。また、上記総合オン抵抗はさらに小さくすることが望ましい。
そこで、本発明は上記課題を解決するためになされたものであり、その目的はよりシンプルな回路構成でより総合オン抵抗を小さくすることのできる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
そこで上記課題を解決するために、請求項１に係る発明は、ＭＯＳトランジスタのソース・ドレイン間の短絡の有無により１ビットのデータを記憶するメモリセルが複数直列に接続された複数のメモリ列と、外部より入力されたｎビット（ｎは整数）のアドレス信号をデコードして前記メモリ列中の複数の前記ＭＯＳトランジスタのそれぞれのゲートに対し選択信号を出力する行デコーダ回路を有する半導体記憶装置において、前記アドレス信号の所定の１ビットないし複数ビットに対し、それぞれのビットごとに自己のアドレスの該ビットの値が等しくかつアドレスが連続した複数のメモリセルからなる複数のグループを設定するとともに、それぞれのグループにおいて該グループのグループ分けに用いられたアドレス信号のビットが該グループを選択しないものであるときは該グループの両端を電気的に接続するバイパス手段を設けたことを特徴とする。
【００１５】
請求項２に係る発明は、請求項１に係る発明において、前記アドレス信号の所定の１ビットないし複数ビットが前記アドレス信号の最上位の１ビットないしｍビット（ｍはｎより小さい整数）の信号であることを特徴とする。
請求項３に係る発明は、請求項１または２に係る発明において、前記ＭＯＳトランジスタのソース・ドレイン間の短絡の有無を、ソース・ドレイン間を接続する配線パターンの有無により実現することを特徴とする。
請求項４に係る発明は、請求項１ないし３のいずれかに係る発明において、前記半導体装置が、予めプリチャージしておいた電荷を前記アドレス信号が選択するメモリセルを含むメモリ列を放電経路として放電するか否かでその出力データを決定し、前記行デコーダ回路からの出力が前記メモリ列中の前記アドレス信号に該当するメモリセルのＭＯＳトランジスタのみをオフさせ、前記メモリ列中のそれ以外の全てのトランジスタをオンさせるものであることを特徴とする。
【発明の効果】
【００１６】
この発明の半導体記憶装置は、複数のメモリセルからなるグループの両端を電気的に接続するバイパス手段を、アドレス信号の所定のビットにより直接制御するようにしたため、単純な構造で信頼性を保ち易くかつ動作スピードを向上させることのできる半導体記憶装置を提供できる。また、アドレス信号を複数ビット用いることにより総合オン抵抗をさらに小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図１に沿って本発明の実施形態を説明する。図４，６と同じ部位には同じ符号を付して詳細な説明は省略する。なお、以下は図１に示す半導体記憶装置の左端のメモリセル列を例に挙げて説明を行うが、２列目以降についても同様である。
図１に示す半導体記憶装置は、図４に示す半導体記憶装置のバイパストランジスタＴ２０〜Ｔ２３の代わりにバイパストランジスタＭ１７〜Ｍ２２を配したものになっている。バイパストランジスタＭ１７〜Ｍ２２はＮＭＯＳトランジスタであり、そのゲート端子の電位がＨのときにオン（導通）する。バイパストランジスタＭ１７，Ｍ１８，Ｍ２０，Ｍ２２のソース・ドレイン端子の接続はそれぞれバイパストランジスタＴ２０〜Ｔ２３と同じであるが、ゲート端子への接続が異なるため、異なる符合を付してある。また、バイパストランジスタＭ１９のソース・ドレイン端子はメモリセルＭ１〜Ｍ８からなるメモリセルグループの両端とそれぞれ接続され、バイパストランジスタＭ２２のソース・ドレイン端子はメモリセルＭ９〜Ｍ１６からなるメモリセルグループの両端とそれぞれ接続されている。そして、バイパストランジスタＭ１７〜Ｍ２２のゲート端子には、アドレス信号ａｄｒｓ［２］，アドレス信号ａｄｒｓ［２］の反転信号，アドレス信号ａｄｒｓ［３］，アドレス信号ａｄｒｓ［２］，アドレス信号ａｄｒｓ［２］の反転信号，アドレス信号ａｄｒｓ［３］の反転信号がそれぞれ入力されている。ここで、ａｄｒｓ［７］〜ａｄｒｓ［０］はアドレスバスＡＤＤＲＥＳＳを構成する８ビットのアドレス信号であり、ａｄｒｓ［７］が最上位ビット、ａｄｒｓ［０］が最下位ビットである。また、図４における表記、ａｄｒｓ［Ｘ：Ｙ］はａｄｒｓ［Ｘ］〜ａｄｒｓ［Ｙ］の（Ｘ−Ｙ＋１）ビットのアドレス信号を意味する。
【００１８】
図４におけるＩＮＶ１，ＩＮＶ２はそれぞれアドレス信号ａｄｒｓ［２］，ａｄｒｓ［３］の反転信号を得るためのインバータである。
次に本実施の形態の動作、特にバイパストランジスタトランジスタＭ１７〜Ｍ２２の動作、および本実施の形態から得られる総合オン抵抗について説明する。
アドレス信号のうち上位４ビットａｄｒｓ［７：４］は列デコーダ２０に入力され、列デコーダ２０はアドレス信号ａｄｒｓ［７：４］に基づきデータを読み出す列を選択する。以下、列デコーダ２０がアドレス信号ａｄｒｓ［７：４］により左端の列を選択した場合について説明を行う。
アドレスバスのうち下位４ビットａｄｒｓ［３：０］は行デコーダ３０に入力され、行デコーダ３０はアドレス信号ａｄｒｓ［３：０］に基づきデータを読み出す行を選択する。これ以外に、アドレス信号ａｄｒｓ［３］とアドレス信号ａｄｒｓ［２］はトランジスタＭ１７〜Ｍ２１のオンオフ制御に用いられる。トランジスタＭ１７，Ｍ１８，Ｍ２０，Ｍ２１はアドレス信号ａｄｒｓ［２］に対応してメモリセルＭ１〜Ｍ１６をグループＡ〜グループＤの４つのグループに分割している。すなわち、アドレス信号ａｄｒｓ［２］に対応する自己のアドレスデータが等しく（アドレス信号ａｄｒｓ［２］がＨのときにアクティブになるもの同士、もしくはＬのときにアクティブになるもの同士）かつアドレスが連続したメモリセルがそれぞれのグループを形成している。具体的には、アドレス信号ａｄｒｓ［３：０］＝００００〜００１１を自己のアドレスとするものがグループＡを、０１００〜０１１１を自己のアドレスとするものがグループＢを、１０００〜１０１１を自己のアドレスとするものがグループＣを、１１００〜１１１１を自己のアドレスとするものがグループＤを構成している。同様に、アドレス信号ａｄｒｓ［３］はメモリセルＭ１〜Ｍ１６を２つのグループ、すなわちアドレス信号ａｄｒｓ［３：０］＝００００〜０１１１を自己のアドレスとするもの（グループＡ＋グループＢ）と１０００〜１１１１を自己のアドレスとするもの（グループＣ＋グループＤ）の２つのグループに分割している。
【００１９】
それぞれのグループは、対応するアドレス信号がＨかＬかによってトランジスタＭ１７〜Ｍ２１によりグループの両端が短絡される。例えば、アドレス信号ａｄｒｓ［２］がＨのときトランジスタＭ１７，Ｍ２０がオンしてグループＡ，Ｃの両端がそれぞれ短絡される。また、アドレス信号ａｄｒｓ［２］がＬのときトランジスタＭ１８，Ｍ２１がオンしてグループＢ，Ｄの両端がそれぞれ短絡される。
これは、次に対応しているものである。すなわち、アドレス信号ａｄｒｓ［３：０］がＬのときにアクティブになるメモリセルのグループＡ，Ｂは、アドレス信号ａｄｒｓ［３：０］がＨのときはデータを読み出す必要がない。そこで、アドレス信号ａｄｒｓ［３：０］をバイパストランジスタＭ１９のゲート端子に接続して、アドレス信号ａｄｒｓ［３：０］がＨのときはバイパストランジスタＭ１９をオンさせ、グループＡ＋グループＢの両端を短絡させてバイパスする
これにより、読み出し動作に関係のないグループＡ＋グループＢの部分の総合オン抵抗を低下させる。同様に、グループＣ＋グループＤに対するバイパストランジスタＭ２２のゲートにはアドレス信号ａｄｒｓ［３：０］の反転信号を入力し、アドレス信号ａｄｒｓ［３：０］がＬのときはバイパストランジスタＭ２２をオンさせ、グループＣ＋グループＤの両端を短絡させてバイパスする。これにより、読み出し動作に関係のないグループＣ＋グループＤの部分の総合オン抵抗を低下させる。
【００２０】
また、グループＡのメモリセルはアドレス信号ａｄｒｓ［２］がＬのときにアクティブとなり、Ｈのときに読み出しは行われない。そこで、アドレス信号ａｄｒｓ［２］をグループＡのバイパストランジスタＭ１７のゲート端子に接続して、アドレス信号ａｄｒｓ［２］がＨのときはバイパストランジスタＭ１７をオンさせて、読み出し動作に関係のないグループＡの両端をバイパスする。これにより、グループＡの総合オン抵抗を低下させる。同様に、バイパストランジスタＭ２０のゲート端子にはアドレス信号ａｄｒｓ［２］が接続され、バイパストランジスタＭ１８，Ｍ２１のゲート端子にはアドレス信号ａｄｒｓ［２］の反転信号が接続されている。
次に、バイパストランジスタＭ１７〜Ｍ２２の効果により、総合オン抵抗がどれだけ低下するか考察する。例として、アドレス信号ａｄｒｓ［３：０］として１００１が入力されていて、メモリセル（トランジスタ）Ｍ１０の行が選択されている場合を考える。トランジスタＭ１７〜Ｍ２２はトランジスタＭ１〜Ｍ１６と同サイズで、オン抵抗もトランジスタＭ１７〜Ｍ２２と同じＲｏｎであるとする。
【００２１】
アドレス信号ａｄｒｓ［３：０］＝１００１であると、バイパストランジスタはＭ１８，Ｍ１９，Ｍ２１がオンし、Ｍ１７，Ｍ２０，Ｍ２２がオフする。この場合、グループＡの総合オン抵抗はトランジスタＭ１〜Ｍ４の４つのオン抵抗Ｒｏｎが直列接続された抵抗４Ｒｏｎとなる。グループＢの総合オン抵抗はトランジスタＭ５〜Ｍ８の４つのオン抵抗Ｒｏｎが直列接続された抵抗４Ｒｏｎと、トランジスタＭ１８のオン抵抗Ｒｏｎが並列接続されたものになり、（３）式と同様０．８Ｒｏｎとなる。そして、グループＡ＋グループＢの総合オン抵抗ＲＡ＋Ｂは、グループＡの総合オン抵抗４ＲｏｎとグループＢの総合オン抵抗０．８Ｒｏｎが直列接続された４．８Ｒｏｎと、トランジスタＭ１９のオン抵抗Ｒｏｎが並列接続されたものになるから、次式となる。
【００２２】
（数８）
ＲＡ＋Ｂ＝（４．８Ｒｏｎ×Ｒｏｎ）／（４．８Ｒｏｎ＋Ｒｏｎ）＝０．８３Ｒｏｎ    ・・・  （５）
また、読み出しの対象となるトランジスタＭ１０のみソース・ドレイン端子間がアルミパターンで短絡されている場合の最大オン抵抗を考えているから、グループＣの総合オン抵抗は３Ｒｏｎとなる。グループＤの総合オン抵抗は、グループＢと同様０．８Ｒｏｎとなる。そして、グループＣ＋グループＤの総合オン抵抗ＲＣ＋Ｄは次式となる。
【００２３】
（数９）
ＲＣ＋Ｄ＝３Ｒｏｎ＋０．８Ｒｏｎ＝３．８Ｒｏｎ    ・・・  （６）
（５），（６）式より、メモリセルＭ１〜Ｍ１６の総合オン抵抗ＲＡ＋Ｂ＋Ｃ＋Ｄは次式となる。
【００２４】
（数１０）
ＲＡ＋Ｂ＋Ｃ＋Ｄ＝ＲＡ＋Ｂ＋ＲＣ＋Ｄ＝４．６３Ｒｏｎ    ・・・  （７）
これは、背景技術にて説明した、バイパストランジスタがない場合の最大オン抵抗ＲＭＡＸ＝１５Ｒｏｎや、特許文献２に開示されている発明による総合オン抵抗Ｒ１６＝５．４Ｒｏｎ（（４）式）より小さな値となっている。
また、バイパストランジスタは、アドレス信号ａｄｒｓ［３］によりオン・オフが制御されるトランジスタＭ１９，Ｍ２２と、アドレス信号ａｄｒｓ［２］によりオン・オフが制御されるトランジスタＭ１７，Ｍ１８，Ｍ２０，Ｍ２１の２セットが設けられているが、２セットに限定するものではない。列を構成するメモリセル（トランジスタ）数によりセット数（見方を変えれば、バイパストランジスタのオン・オフ制御を行うアドレス信号数）を増減させるようにしてもよい。
【００２５】
次に、列を構成するトランジスタが３２個の場合を考える。この場合、行デコーダ３０には５ビットのアドレス信号が入力されることになる。この５ビットのうち上位２ビットによりグループ分けをしてバイパストランジスタのオン・オフ制御を行う場合の総合オン抵抗は、詳細は省略するが、上記と同様の計算により８．７９Ｒｏｎとなる。また、行デコーダ３０に入力される５ビットのアドレス信号のうち上位３ビットによりグループ分けをしてバイパストランジスタのオン・オフ制御を行う場合、その総合オン抵抗は５．４８Ｒｏｎとなる。これらの、総合オン抵抗およびメモリセルが１６から３２になった場合のオン抵抗増加率をまとめると表１のようになる。
【００２６】
【表１】
2007102918.tif 000003
表１から明らかなように、列を構成するトランジスタ数に応じて適宜バイパストランジスタのセット数を調整することにより、従来の半導体記憶装置より容易に総合オン抵抗およびその増加率を下げることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明による半導体記憶装置の構成を示す回路図である。
【図２】従来技術によるメモリセルのマスクパターンの例である。
【図３】図２のマスクパターンに対応する回路図である。
【図４】図２，３のメモリセルを適用した半導体記憶装置の回路図である。
【図５】図４の回路の動作タイミングチャートである。
【図６】特許文献２に開示されている半導体記憶装置の実施の形態を示す回路図である。
【符号の説明】
【００２８】
１０                充電トランジスタ回路
２０                列デコーダ回路
３０                行デコーダ回路
４０                放電トランジスタ回路
５０                センスアンプ
５１                容量
６０〜６３          ＡＮＤゲート
７０〜７３          バイパス回路
ＩＮＶ１，ＩＮＶ２  インバータ
Ｍ１〜Ｍ１６        メモリセル
Ｍ１７〜Ｍ２１      バイパストランジスタ
【図１】
2007102918.tif 000004
【図２】
2007102918.tif 000005
【図３】
2007102918.tif 000006
【図４】
2007102918.tif 000007
【図５】
2007102918.tif 000008
【図６】
2007102918.tif 000009