(57)【要約】【課題】スイッチング素子としてトランジスタ及びダイオードを含むハイブリッドタイプの不揮発性メモリ素子を提供する。【解決手段】ソース、ドレイン及び制御ゲートを備えるトランジスタを備える。第１ストレージノードは、トランジスタにカップリングされ、電荷を保存できる。第１ワードラインは、トランジスタの制御ゲートに連結される。第１ビットラインは、トランジスタのドレインに連結される。ダイオードの一端は、トランジスタのソースに連結される。第２ストレージノードは、ダイオードの他端に連結され、抵抗変化を保存できる。第２ビットラインは、第２ストレージノードに連結される。そして第２ワードラインは、トランジスタのソースに連結される。【選択図】図３
2007134676.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン及び制御ゲートを備えるトランジスタと、
前記トランジスタの制御ゲートの動作によって電荷を保存できるように、前記トランジスタにカップリングされた第１ストレージノードと、
前記トランジスタの制御ゲートに連結される第１ワードラインと、
前記トランジスタのドレインに連結される第１ビットラインと、
前記トランジスタのソースからの電気信号のフローを整流するために前記トランジスタのソースに一端が連結されたダイオードと、
前記ダイオードの他端に連結され、抵抗変化を保存できる第２ストレージノードと、
前記第２ストレージノードに連結される第２ビットラインと、
前記トランジスタのソースに連結される第２ワードラインとを備えることを特徴とするハイブリッドタイプの不揮発性メモリ素子。
【請求項２】
前記第１ストレージノードは、フローティングゲートまたは電荷トラップノードを備えることを特徴とする請求項１に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項３】
前記第２ストレージノードは、状態変化に応じて抵抗が変わる可変抵抗体を備えることを特徴とする請求項１に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項４】
前記第１ビットライン及び前記第１ワードラインは、互いに異なる方向に配置され、前記第２ビットライン及び前記第２ワードラインは、互いに異なる方向に配置されたことを特徴とする請求項１に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項５】
前記第１ビットライン及び前記第２ビットラインは、互いに同じ方向に配置され、前記第１ワードライン及び前記第２ワードラインは、互いに同じ方向に配置されたことを特徴とする請求項４に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項６】
ソース、ドレイン及び制御ゲートをそれぞれ備え、それぞれのドレインが互いに連結された一対のトランジスタと、
前記一対のトランジスタそれぞれの制御ゲートの動作によって電荷を保存することができるように、前記一対のトランジスタにそれぞれカップリングされた一対の第１ストレージノードと、
前記一対のトランジスタの制御ゲートにそれぞれ連結される一対の第１ワードラインと、
前記一対のトランジスタの互いに連結されたドレインに共通に連結される第１ビットラインと、
前記一対のトランジスタのソースからの電気信号のフローを整流するために、前記一対のトランジスタのソースのそれぞれに一端が連結された一対のダイオードと、
前記一対のダイオードの他端にそれぞれ連結され、抵抗変化を保存できる一対の第２ストレージノードと、
前記一対の第２ストレージノードに共通に連結される第２ビットラインと、
前記一対のトランジスタのソースにそれぞれ連結される一対の第２ワードラインとを備えることを特徴とするハイブリッドタイプの不揮発性メモリ素子。
【請求項７】
前記第１ストレージノードは、フローティングゲートまたは電荷トラップノードを備えることを特徴とする請求項６に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項８】
前記第２ストレージノードは、状態変化に応じて抵抗が変わる可変抵抗体を備えることを特徴とする請求項６に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項９】
前記一対の第１ワードラインは、互いに同じ方向に配置され、前記一対の第２ワードラインは、互いに同じ方向に配置されたことを特徴とする請求項１に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１０】
前記一対の第１ワードライン及び前記第１ビットラインは、互いに異なる方向に配置され、前記一対の第２ワードライン及び前記第２ビットラインは、互いに異なる方向に配置されたことを特徴とする請求項９に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１１】
素子分離膜によって限定される活性領域を含む第１導電型の半導体基板と、
前記活性領域に第２導電型の不純物がドーピングされてそれぞれ形成され、互いに離隔されて配置されたソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間の前記活性領域上を横切って伸張し、前記活性領域と絶縁された第１ワードライン用の制御ゲート電極と、
前記活性領域と前記制御ゲート電極との間に介在され、電荷保存のための第１ストレージノード膜と、
前記ソース領域上に形成され、抵抗変化を保存するための第２ストレージノード膜と、
前記ソース領域と前記第２ストレージノード膜との間に介在され、前記ソース領域への電気信号のフローを整流するためのダイオードと、
前記ドレイン領域と連結され、前記活性領域方向に沿って伸張する第１ビットラインと、
前記第２ストレージノード膜上に形成され、前記活性領域に沿って伸張する第２ビットラインと、
前記活性領域を横切って伸張し、前記ソース領域及び前記ソース領域と接する前記素子分離膜を包み込む前記半導体基板部分を有する第２ワードラインとを備えることを特徴とするハイブリッドタイプの不揮発性メモリ素子。
【請求項１２】
前記第１ストレージノード膜は、ポリシリコン膜、シリコン窒化膜、ナノクリスタル、金属ドットを含むことを特徴とする請求項１１に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１３】
前記第２ストレージノード膜は、Nb2O5膜、CrドーピングされたSrTiO3膜、ZrOx膜、GST(GeSbxTey)膜、NiO膜、TiO2膜またはHfO膜を備えることを特徴とする請求項11に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１４】
前記ダイオードは、互いに異なる極性の不純物層が積層接合されて形成されたことを特徴とする請求項11に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１５】
前記互いに異なる極性の不純物層は、前記第１導電型の不純物層及び前記第２導電型の不純物層を備えることを特徴とする請求項14に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１６】
前記第１導電型はp型であり、前記第２導電型はn型であることを特徴とする請求項15に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１７】
前記ダイオードと前記第２ストレージノード膜との間に導電性下部電極をさらに備えることを特徴とする請求項11に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１８】
前記第２ワードラインを構成する前記半導体基板部分は、前記第２導電型の不純物にドーピングされたことを特徴とする請求項11に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項１９】
前記第１ビットラインは、前記素子分離膜上で前記活性領域に沿って伸張するように配置され、ビットラインコンタクトプラグを介して前記ドレイン領域と連結されたことを特徴とする請求項11に記載のハイブリッドタイプの不揮発性メモリ素子。
【請求項２０】
前記第１及び第２ビットラインは、導電性金属膜をそれぞれ備えることを特徴とする請求項11に記載のハイブリッドタイプの不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、特に少なくとも二つ以上の互いに異なる形態の不揮発性メモリ素子が結合されたハイブリッドタイプの不揮発性メモリ素子に関する。
【背景技術】
【０００２】
最近は、大容量の携帯用電子装置が注目を浴びている。すなわち、このような電子装置は、さらに小型化されると同時に、さらに高容量化されることが要求されている。このような電子装置の小型化及び高容量化は、これら電子装置に用いられる不揮発性メモリ素子の高集積化及び高容量化を要求している。しかし、高集積パターン形成による不揮発性メモリ素子の高集積化は、フォトリソグラフィ技術の限界によってほとんどその限界に到達している。
【０００３】
例えば、三星電子株式会社に譲渡された特許文献１を参照すれば、NORタイプのフラッシュメモリ素子が開示される。しかし、三星電子によるフラッシュ素子の場合、2ビットのデータ処理のためには、少なくとも2F×3F、すなわち6F2のセル面積を必要にする。1Fは、ワードラインの幅に対応する。従って、単位ビットのデータ処理のためのセル面積が多少広いという問題がある。
【０００４】
他の例として、可変抵抗体をストレージノードとして用い、スタック型ダイオードをスイッチ素子として用いた不揮発性メモリ素子が図１及び図２を参照して説明される。
【０００５】
図１を参照すれば、ダイオードJD及び可変抵抗体RがビットラインBL及びワードラインWLの間に連結された回路配置が示される。図２を参照すれば、このような回路配置は半導体基板上に実現できる。半導体基板の活性領域52上に可変抵抗体55が形成され、活性領域52を横切って可変抵抗体55上に金属ライン60が配置されうる。ワードライン50は、活性領域52と連結され、金属ライン60は、ビットラインBLとして機能できる。
【０００６】
このような不揮発性メモリ素子は、例えば、PRAM(Phase-Change  RAM)は単位セルCを基準に見る時、2ビットのデータを処理するために、少なくとも2F×2F、すなわち4F2のセル面積を必要とする。従って、ダイオードを用いたPRAMを用いれば、単位ビットのデータ処理のためのセル面積をトランジスタを用いる不揮発性メモリ素子より縮めることができる。しかし、ダイオードを用いたPRAMは、マルチレベルで動作しにくいという問題がある。ダイオードをスイッチング素子として用いる不揮発性メモリ素子に関しては、マイクロンテクノロジーに譲渡された特許文献２をさらに参照できる。
【特許文献１】米国特許第6,635,532号明細書
【特許文献２】国際公開第WO1996/041381号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の技術的課題は、単位ビットのデータを処理するためのセル面積を縮小させた高容量のデータを処理するためのハイブリッドタイプの不揮発性メモリ素子を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明の一様態によれば、ハイブリッドタイプの不揮発性メモリ素子は、ソース、ドレイン及び制御ゲートを備えるトランジスタを備える。第１ストレージノードは、前記トランジスタの制御ゲートの動作によって電荷を保存できるように、前記トランジスタにカップリングされる。第１ワードラインは、前記トランジスタの制御ゲートに連結される。第１ビットラインは、前記トランジスタのドレインに連結される。ダイオードの一端は、前記トランジスタのソースからの電気信号のフローを整流するために、前記トランジスタのソースに連結される。第２ストレージノードは、前記ダイオードの他端に連結され、抵抗変化を保存できる。第２ビットラインは、前記第２ストレージノードに連結される。そして第２ワードラインは、前記トランジスタのソースに連結される。
【０００９】
前記第１ストレージノードは、フローティングゲートまたは電荷トラップノードを備えることができる。さらに、前記第２ストレージノードは、状態変化に応じて抵抗が変わる可変抵抗体を備えることができる。
【００１０】
前記技術的課題を達成するための本発明の他の様態によれば、ソース、ドレイン及び制御ゲートをそれぞれ備え、それぞれのドレインが互いに連結された一対のトランジスタと、前記一対のトランジスタそれぞれの制御ゲートの動作によって電荷を保存することができるように、前記一対のトランジスタにそれぞれカップリングされた一対の第１ストレージノードと、前記一対のトランジスタの制御ゲートにそれぞれ連結される一対の第１ワードラインと、前記一対のトランジスタの互いに連結されたドレインに共通に連結される第１ビットラインと、前記一対のトランジスタのソースからの電気信号のフローを整流するために、前記一対のトランジスタのソースそれぞれに一端が連結された一対のダイオードと、前記一対のダイオードの他端にそれぞれ連結され、抵抗変化を保存できる一対の第２ストレージノードと、前記一対の第２ストレージノードに共通に連結される第２ビットラインと、前記一対のトランジスタのソースにそれぞれ連結される一対の第２ワードラインとを備えるハイブリッドタイプの不揮発性メモリ素子が提供される。
【００１１】
前記技術的課題を達成するための本発明のさらに他の様態によれば、素子分離膜によって限定される活性領域を備える第１導電型の半導体基板と、前記活性領域に第２導電型の不純物がドーピングされてそれぞれ形成され、互いに離隔されて配置されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域の間の前記活性領域上を横切って伸張し、前記活性領域と絶縁された第１ワードライン用の制御ゲート電極と、前記活性領域及び前記制御ゲート電極の間に介在され、電荷保存のための第１ストレージノード膜と、前記ソース領域上に形成され、抵抗変化を保存するための第２ストレージノード膜と、前記ソース領域及び前記第２ストレージノード膜の間に介在され、前記ソース領域への電気信号のフローを整流するためのダイオードと、前記ドレイン領域と連結され、前記活性領域方向に沿って伸張する第１ビットラインと、前記第２ストレージノード膜上に形成され、前記活性領域に沿って伸張する第２ビットラインと、前記活性領域を横切って伸張し、前記ソース領域及び前記ソース領域と接する前記素子分離膜を包み込む前記半導体基板部分を備える第２ワードラインとを備えるハイブリッドタイプの不揮発性メモリ素子が提供される。
【００１２】
前記ダイオードは、互いに異なる極性の不純物層が積層接合されて形成させうる。さらに、前記互いに異なる極性の不純物層は、前記第１導電型の不純物層及び前記第２導電型の不純物層を備えることができる。
【発明の効果】
【００１３】
本発明によるハイブリッドタイプの不揮発性メモリ素子は、従来のトランジスタを用いた不揮発性メモリ素子またはダイオードを用いた不揮発性メモリ素子より単位ビットのデータの処理のためのセル面積を縮めることができる。すなわち、追加的な平面的な集積度の増大なしに、データ処理量が多くなることができる。
【００１４】
また、本発明によるハイブリッドタイプの不揮発性メモリ素子は、マルチレベル動作を実現できる。従って、単位ビットのデータ処理のためのセル面積をさらに縮めることができる。これにより、本発明によるハイブリッドタイプの不揮発性メモリ素子を用いれば、高容量のデータ処理が可能である。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面に基づき、本発明による好適な実施形態を詳細に説明する。しかしながら、本発明は、以下で開示される実施形態に限定されるのではなく、互いに異なる多様な形態に実現されるものであり、単に本実施形態は、本発明の開示が完全なようにし、当業者に発明の範疇を完全に知らせるため提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張される。
【００１６】
本発明の実施形態による不揮発性メモリ素子は、互いに異なる方式で動作し、互いに異なるスイッチング素子を使用するメモリ部が互いに結合された形態を有する。このような意味で、本発明の実施形態による不揮発性メモリ素子は、ハイブリッドタイプと呼ばれることができる。
【００１７】
例えば、本発明の実施形態による不揮発性メモリ素子は、トランジスタをスイッチング素子として用いる第１メモリ部と、ダイオードをスイッチング素子として用いる第２メモリ部とが結合された形態を有することができる。さらに、前記第１メモリ部は、電荷保存方式のストレージノードを用いることができ、前記第２メモリ部は抵抗変化保存方式のストレージノードを用いることができる。
【００１８】
図３は、本発明の一実施形態による不揮発性メモリ素子の回路図である。
【００１９】
図３を参照すれば、不揮発性メモリ素子は、一対のストレージノードN1，N2を備える。第１ストレージノードN1は、電荷保存のためのものであり、トランジスタTにカップリングされる。第２ストレージノードN2は、抵抗変化を保存するためのものであり、ダイオードJDの一端に連結される。すなわち、第１ストレージノードN1及びトランジスタTが第１メモリ部(図示せず)を形成し、第２ストレージノードN2及びダイオードJDが第２メモリ部(図示せず)を形成できる。
【００２０】
例えば、第１ストレージノードN1は、フローティングゲートまたは電荷トラップノードを備えることができる。この場合、第１ストレージノードN1を備える第１メモリ部は、フラッシュメモリ素子またはSONOSメモリ素子の一部分を構成できる。第２ストレージノードN2は、状態変化に応じて抵抗が変わる可変抵抗体を備えることができる。この場合、第２ストレージノードN2を備える第２メモリ部は、PRAMまたは抵抗メモリ(RRAM)の一部分を構成できる。
【００２１】
さらに具体的に見れば、トランジスタTは、ソースS、ドレインD及び制御ゲートGを備えることができる。例えば、トランジスタTは、MOS電界効果トランジスタ(MOSFET)でありうる。MOSFETの構造は、当業者に知られた一つの構造でありうる。
【００２２】
第１ストレージノードN1は、制御ゲートGの動作によって電荷を保存できるように、トランジスタTにカップリングされうる。例えば、第１ストレージノードN1は、ソースS及びドレインDの上及び制御ゲートGの下端に浮遊されて、または絶縁されて配置されうる。このような第１ストレージノードN1及びトランジスタTのカップリング構造は、通常のフラッシュメモリ素子またはSONOSメモリ素子の構造と類似しうる。トランジスタTは、第１ストレージノードN1の電荷保存動作を制御し、また第１ストレージノードN1の電荷保存状態を読み出すことができる。すなわち、トランジスタTは、第１ストレージノードN1に対してスイッチング素子として役割を遂行できる。
【００２３】
第１ビットラインBL1は、ドレインDに連結され、第１ワードラインWL1は、制御ゲートGに連結される。すなわち、第１ビットラインBL1及び第１ワードラインWL1を制御することによって、トランジスタTを制御できる。第１ビットラインBL1及び第１ワードラインWL1は、互いに異なる方向に、例えばマトリックスに配置できる。
【００２４】
ダイオードJDは、一つの方向への電気信号のフロー、例えば電流のフローを整流するためのものでありうる。ダイオードJDの一端は、第２ストレージノードN2に連結され、他端はソースSに連結される。図３で、第２ストレージノードN2からソースS方向への電流のフローは、ダイオードJDの順方向に該当するが、ソースSからの第２ストレージノードN2の電流のフローは、ダイオードJDの逆方向に該当する。ダイオードJDは、順方向の電流のフローを許容するが、逆方向の電流のフローは抑制できる。すなわち、ダイオードJDは、第２ストレージノードN2に対するスイッチ素子の役割を遂行できる。
【００２５】
第２ビットラインBL2は、ダイオードJDの向かい側の第２ストレージノードN2に連結され、第２ワードラインWL2は、ソースSに連結されうる。すなわち、第２ビットラインBL2及び第２ワードラインWL2は、直列連結された第２ストレージノードN2及びダイオードJDの両端を制御できる。第２ビットラインBL2及び第２ワードラインWL2は、互いに異なる方向、例えばマトリックスに配置できる。例えば、第１ビットラインBL1及び第２ビットラインBL2は行に配置され、第１ワードラインWL1及び第２ワードラインWL2は列に配置できる。
【００２６】
前述した本発明の一実施形態による不揮発性メモリ素子は、第１ビットラインBL1及び第１ワードラインWL1を制御することによって、少なくとも2ビットのデータを処理でき、第２ビットラインBL2及び第２ワードラインWL2を制御することによって、2ビットのデータを処理できる。すなわち、不揮発性メモリ素子は、少なくとも4ビットのデータを処理できる。さらに、第１ストレージノードN1はマルチレベルに動作でき、その場合、不揮発性メモリ素子は、少なくとも6ビットのデータを処理できる。
【００２７】
たとえ図３で、不揮発性メモリ素子は、一つの第１メモリ部と一つの第２メモリ部が結合された構造に示されたとしても、不揮発性メモリ素子は図３の構造を単位セルとし、これら単位セルがアレイに配置された構造も含むことができることは自明である。
【００２８】
図４は、本発明の他の実施形態による不揮発性メモリ素子の回路図である。他の実施形態による不揮発性メモリ素子は、一実施形態による不揮発性メモリ素子のアレイ配置の一例でありうる。従って、他の実施形態による不揮発性メモリ素子は、図３の説明を参照できる。二つ実施形態で同じ参照符号は、同一または類似した構造を示すものとする。
【００２９】
図４を参照すれば、一つの行に配置された一対の第１ストレージノードN1及び一対の第２ストレージノードN2が一つの単位セルを形成できる。一つの行に配置された一対の第１ストレージノードN1は、一対のトランジスタTにそれぞれカップリングされる。一つの行に配置された一対の第２ストレージノードN2は、一対のダイオードJDの一端にそれぞれ連結される。一つの行に配置されたトランジスタTのドレインDは互いに連結される。各トランジスタTのソースS及びダイオードJDは互いに連結される。例えば、ダイオードJDと各トランジスタTのソースSは、逆方向に連結されうる。
【００３０】
例えば、一対の第１ワードラインWL1a，WL1bは、第１行に配置された一対のトランジスタTのゲートGにそれぞれ連結される。第１ビットラインBL1aは、互いに連結されたドレインDに共通に連結される。第２ビットラインBL2aは、第１行に配列された第２ストレージノードN2に共通に連結される。一対の第２ワードラインWL2a，WL2bは、第１行に配置された一対のトランジスタTのソースSにそれぞれ連結される。
【００３１】
これにより、一対の第１ワードラインWL1a，WL1b及び一本の第１ビットラインBL1aを用いて第１行に配置された一対の第１ストレージノードN1を制御できる。同様に、一対の第２ワードラインWL2a，WL2b及び一つの第２ビットラインBL2aを用いて、第１行に配置された一対の第２ストレージノードN2を制御できる。
【００３２】
第２行に配置された一対の第１ストレージノードN1及び第２行に配置された一対の第２ストレージノードN2も、第１行と類似して制御されうる。その場合、一対の第１ワードラインWL1a，WL1bは、同じ列に配置されたトランジスタTのゲートGに共通に連結されうる。同じように、一対の第２ワードラインWL2a，WL2bは、同じ列に配置されたトランジスタTのソースSに共通に連結されうる。
【００３３】
第２行に配置された一対のトランジスタTのドレインDは、他の第１ビットラインBL1bに共通に連結され、一対の第２ストレージノードN2は、他の第２ビットラインBL2bに連結されうる。それにより、一対の第１ワードラインWL1a，WL1b及び他の第１ビットラインBL1bを用いて、第２行に配置された一対の第１ストレージノードN1を制御できる。同様に、一対の第２ワードラインWL2a，WL2b及び他の第２ビットラインBL2bを用いて、第２行に配置された一対の第２ストレージノードN2を制御できる。
【００３４】
図４には例として、2行で単位セルが配置された構造について示しているが、本発明の他の実施形態による不揮発性メモリ素子は、それ以上の複数の行で単位セルが配置された構造を含むことができることは自明である。さらに、たとえ図４には一つの行に一つの単位セルに配置された構造について示しているとしても、本発明の他の実施形態による不揮発性メモリ素子は、一つの行に複数の単位セルが配置された構造を含むことができることは自明である。
【００３５】
本発明の実施形態による不揮発性メモリ素子の構造は、図５〜図７を参照してより詳細に説明できる。例えば、図５〜図７の構造は、図４の不揮発性メモリ素子の回路配置と対応できる。より具体的に例えば、図６の構造は、図４の不揮発性メモリ素子の一つの単位セルの回路配置と対応できる。
【００３６】
図５〜図７を参照すれば、半導体基板105は、素子分離膜110によって限定された活性領域112を備える。例えば、半導体基板105は、シリコンウェーハまたはシリコン−ゲルマニウムウェーハを備えることができる。素子分離膜110は、絶縁膜、例えば酸化膜を備えることができる。素子分離膜110は、半導体基板105内に形成された浅いトレンチに絶縁膜が埋め込まれて形成されうる。
【００３７】
活性領域112は、ラインタイプに形成されうる。その場合、ラインの長手方向は、図４の行と対応しうる。図５には例として、二本のラインを有する活性領域112が示しているが、本発明の実施形態による活性領域112は、図５の構造に制限されない。例えば、活性領域112は、複数のライン(図示せず)を備えることができ、さらに複数のラインは、所定部分で互いに連結されてもよい。
【００３８】
図６に示すように、活性領域112は互いに離隔されて配置されたソース領域115及びドレイン領域120を備える。例えば、半導体基板105が第１導電型の不純物にドーピングされた場合、ソース領域115及びドレイン領域120は第２導電型の不純物でドーピングされうる。例えば、第１導電型がp型である場合、第２導電型はn型になりうる。
【００３９】
制御ゲート電極140は、ソース領域115及びドレイン領域120の間の活性領域112上に形成され、活性領域112と絶縁される。制御ゲート電極140は活性領域112上を横切って形成されうる。制御ゲート電極140は、図４の回路図で、制御ゲートG及び第１ワードラインWL1の役割を同時に遂行できる。しかし、図５とは違って、制御ゲート電極140上に別途の第１ワードライン(図示せず)がさらに形成されてもよい。
【００４０】
制御ゲート電極140及び活性領域112の間には、第１ストレージノード膜130が介在されうる。第１ストレージノード膜130及び活性領域112の間には、トンネル絶縁膜125がさらに介在され、第１ストレージノード膜130及び制御ゲート電極140の間には、ブロッキング絶縁膜135がさらに介在されうる。これにより、第１ストレージノード膜130は、活性領域112及び制御ゲート電極140から浮遊されうる。例えば、第１ストレージノード膜130はポリシリコン膜、シリコン窒化膜、ナノクリスタル、金属ドットを含むことができる。第１ストレージノード膜130は、電荷トラップ膜として用いられ、第１ストレージノード膜130を用いれば、マルチレベルのデータ処理が可能となる。
【００４１】
第２ストレージノード膜170は、ソース領域115上に形成されうる。第２ストレージノード膜170は、抵抗変化を保存するためのものであって、状態変化に応じて抵抗が変わる可変抵抗体を備えることができる。例えば、第２ストレージノード膜170は、Nb2O5膜、CrがドーピングSrTiO3膜、ZrOx膜、GST(GeSbxTey)膜、NiO膜、TiO2膜またはHfO膜を備えることができる。
【００４２】
ソース領域115及び第２ストレージノード膜170の間には、ダイオード152が介在できる。ダイオード152は、スイッチング素子であって、すなわちソース領域115からの電気信号、例えば電流のフローを整流するため使用できる。ダイオード152は、互いに異なる極性の不純物層が接合されて形成されうる。例えば、ダイオード152は、n型不純物層145及びp型不純物層150が積層接合された構造を含むことができる。
【００４３】
ダイオード152及び第２ストレージノード膜170の間には、導電性下部電極155がさらに介在されうる。下部電極155及びダイオード152のオーミックコンタクトを保証するため、ダイオード152のp型不純物層150上には、高濃度にドーピングされたp型不純物層または金属シリサイド層がさらに形成されてもよい。
【００４４】
第１ビットライン165は、ドレイン領域120と連結され、活性領域112方向に沿って伸張する。例えば、第１ビットライン165は、図５に示すように、ビットラインコンタクトプラグ160を介してドレイン領域120と連結され、素子分離膜110上で活性領域112に沿って伸張するように配置されうる。第１ビットライン165は、導電性金属ラインを備えることができる。
【００４５】
第２ビットライン175は、第２ストレージノード膜170上に形成され、活性領域112に沿って伸張できる。第２ビットライン175は、導電性金属ラインを備えることができる。図６に示すように、第２ビットライン175は、第１ビットライン165とは異なる層に形成されうる。しかし、第１ビットライン165及び第２ビットライン175が同じ層に形成されてもよい。
【００４６】
第２ワードライン117は、活性領域112を横切って伸張し、ソース領域115及びソース領域115と接する素子分離膜110を包み込む半導体基板105の部分を備えることができる。ソース領域115と接する素子分離膜110を包み込む半導体基板105の部分、すなわち素子分離膜110の底面及び側面部分と接する半導体基板105の部分は、第２導電型の不純物、例えばn型不純物でドーピングされて形成されうる。すなわち、第２ワードライン117は活性領域112を横切って伸張する不純物層でありうる。
【００４７】
層間絶縁膜180は、半導体基板105上の構造物の間に介在されうる。たとえ図６及び図７で層間絶縁膜180は、一つの絶縁膜で表示されたにしても、複数の絶縁膜が積層された構造であることもできる。
【００４８】
本発明の実施形態による不揮発性メモリ素子は、平面上で従来のフラッシュメモリ素子またはSONOSメモリ素子と同一なセル面積を有することができる。例えば、一つの単位セルは、9.5F2のセル面積を有することができる。本発明の実施形態による不揮発性メモリ素子は、マルチ−レベルセル(Multi−Level  Cell；MLC)動作方式を用いた場合、一対の第１ストレージノード膜130を使用して、少なくとも2ビットのデータを処理でき、一対の第２ストレージノード膜170を使用して、少なくとも2ビットデータを処理できる。
【００４９】
すなわち、本発明の実施形態による不揮発性メモリ素子は、MLC動作方式を用いた場合、9.5F2のセル面積に少なくとも4ビットのデータを処理でき、その結果、単位ビットのデータを処理するため概略2.4F2のセル面積を有するようになる。
【００５０】
従って、本発明の実施形態による不揮発性メモリ素子の単位ビットのデータを処理するためのセル面積は、従来トランジスタをスイッチング素子として用いたNORフラッシュメモリ素子のセル面積4.8F2より狭い。従って、本発明の実施形態による不揮発性メモリ素子を用いれば、従来より不揮発性メモリ素子よりデータ処理量を増やすことができる。
【００５１】
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００５２】
本発明のスイッチング素子としてトランジスタ及びダイオードを含むハイブリッドタイプの不揮発性メモリ素子は、例えばメモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００５３】
【図１】従来のダイオードをスイッチング素子として用いた不揮発性メモリ素子の回路図である。
【図２】図１の不揮発性メモリ素子の構造を示す平面図である。
【図３】本発明の一実施形態による不揮発性メモリ素子の回路図である。
【図４】本発明の他の実施形態による不揮発性メモリ素子の回路図である。
【図５】図４の不揮発性メモリ素子の構造を示す平面図である。
【図６】図５の不揮発性メモリ素子をVI-VI´線で切り取った断面図である。
【図７】図５の不揮発性メモリ素子をVII-VII´線で切り取った断面図である。
【符号の説明】
【００５４】
ＢＬ１  第１ビットライン
ＢＬ２  第２ビットライン
Ｄ  ドレイン
Ｇ  ゲート
ＪＤ  ダイオード
ＭＯＳＦＥＴ  ＭＯＳ電界効果トランジスタ
Ｎ１  第１ストレージノード
Ｎ２  第２ストレージノード
Ｓ  ソース
Ｔ  トランジスタ
ＷＬ１  第１ワードライン
ＷＬ２  第２ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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