(57)【要約】【課題】  ウェル相互間で電位変動がノイズとして伝搬することを抑制でき、かつ製造コストが低い半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、Ｐ型の半導体基板１上に形成された第１のマスク膜をマスクとしてＮ型の不純物イオンを注入することにより、Ｎ型のディープウェル１ｅを形成する工程と、前記第１のマスク膜をマスクとして半導体基板１にＰ型の不純物を導入することにより、ディープウェル１ｅ上に位置するＰ型ウェル１ｂを形成する工程と、前記第１のマスク膜を除去する工程と、半導体基板１上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとしてＮ型の不純物を導入することにより、Ｐ型ウェル１ｂの周囲を囲むＮ型ウェル１ｄを形成する工程とを具備する。前記第２の開口パターンは、少なくとも、Ｐ型ウェル１ｂ上のうち素子が形成される領域の縁全周に位置している。【選択図】      図４
2007005700.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第２導電型の不純物イオンを注入することにより、前記半導体基板に第２導電型のディープウェルを形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第１導電型ウェルを形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板に第２導電型ウェルを形成する工程と、
前記第２のマスク膜を除去する工程と、
を具備し、
前記第２の開口パターンは、少なくとも、前記第１導電型ウェルの縁全周に位置しており、
前記第２導電型ウェルを形成する工程において、前記第１導電型ウェルの縁全周に第２導電型の不純物が導入され、該縁全周が前記半導体基板に対して高抵抗化する半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第２導電型の不純物イオンを注入することにより、前記半導体基板に第２導電型のディープウェルを形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第１導電型ウェルを形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板に第２導電型ウェルを形成する工程と、
前記第２のマスク膜を除去する工程と、
を具備し、
前記第２の開口パターンは、少なくとも、前記第１導電型ウェル上のうち素子が形成される領域の縁全周に位置しており、
前記第２導電型ウェルを形成する工程において、前記第１導電型ウェルのうち素子が形成される領域の縁全周に第２導電型の不純物が導入され、該縁全周が前記半導体基板に対して高抵抗化する半導体装置の製造方法。
【請求項３】
前記第２導電型ウェルを形成する工程において、前記高抵抗化した縁を第２導電型にする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型はＰ型であり、前記第２導電型はＮ型である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１導電型ウェルは、アナログ回路が形成されるアナログ領域に位置する請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板には、前記アナログ領域と、デジタル回路が形成されるデジタル領域があり、
前記第１導電型ウェルを形成する工程において、デジタル領域に位置する半導体基板にも第１導電型ウェルが形成される請求項５に記載の半導体装置の製造方法。
【請求項７】
第１導電型の半導体基板に形成された第１導電型ウェルと、
前記半導体基板に形成され、前記第１導電型ウェルの側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第１導電型ウェル及び前記高抵抗領域の下に位置する第２導電型のディープウェルと、
を具備する半導体装置。
【請求項８】
第１導電型の半導体基板に形成された第１導電型ウェルと、
前記半導体基板に形成され、前記第１導電型ウェルのうち半導体素子が形成される領域の側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第１導電型ウェル及び前記高抵抗領域の下に位置する第２導電型のディープウェルと、
を具備する半導体装置。
【請求項９】
前記高抵抗領域は、第１導電型の不純物と第２導電型の不純物がそれぞれ導入されている請求項７又は８に記載の半導体装置。
【請求項１０】
前記高抵抗領域は第２導電型である請求項７〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記高抵抗領域の幅は、２μｍ以上である請求項７〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１導電型ウェルは、アナログ回路が形成されるアナログ領域に位置し、
デジタル回路が形成されるデジタル領域に位置する第２導電型ウェルを更に具備する請求項７〜１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ウェル相互間で電位変動がノイズとして伝搬することを抑制でき、かつ製造コストが低い半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図８の各図は、従来の半導体装置の製造方法を説明する為の断面図である。本方法は、Ｐ型のシリコン基板１０１に、Ｎ型のウェル及びＰ型のウェルそれぞれを形成する方法である。シリコン基板１０１には、デジタル回路（例えばロジック回路）が形成されるデジタル領域１１０と、アナログ回路が形成されるアナログ領域１１１とが設けられている。
【０００３】
まず、図８（Ａ）に示すように、シリコン基板１０１上にフォトレジスト膜１２１を塗布する。次いで、フォトレジスト膜１２１を、第１のガラスマスク（図示せず）を用いて露光し、その後現像する。これにより、フォトレジスト膜１２１には第１の開口パターンが形成される。次いで、フォトレジスト膜１２１をマスクとしてシリコン基板１０１にＮ型不純物イオンを高エネルギーで注入する。これにより、アナログ領域１１１に位置するシリコン基板１０１には、ディープＮ型ウェル１０１ｅが形成される。
【０００４】
その後、図８（Ｂ）に示すように、フォトレジスト膜１２１を除去する。次いで、シリコン基板１０１上にフォトレジスト膜１２２を塗布する。次いで、フォトレジスト膜１２２を、第２のガラスマスク（図示せず）を用いて露光し、その後現像する。これにより、フォトレジスト膜１２２には第２の開口パターンが形成される。次いで、フォトレジスト膜１２２をマスクとして、シリコン基板１０１にＮ型不純物イオンを低エネルギーで注入する。これにより、デジタル領域１１０に位置するシリコン基板１０１にはＮ型ウェル１０１ｃが形成され、アナログ領域１１１に位置するシリコン基板１０１にはＮ型ウェル１０１ｄが形成される。Ｎ型ウェル１０１ｄはディープＮ型ウェル１０１ｅの一部上に位置している。なお、アナログ領域１１１の縁にもＮ型ウェル１０１ｆが形成される。このため、アナログ領域１１１は、底部がディープＮ型ウェル１０１ｅによって覆われ、側面がＮ型ウェル１０１ｄ，１０１ｆによって囲まれる。
【０００５】
その後、図８（Ｃ）に示すように、フォトレジスト膜１２２を除去する。次いで、シリコン基板１０１上にフォトレジスト膜１２３を塗布する。次いで、フォトレジスト膜１２２を、第３のガラスマスク（図示せず）を用いて露光し、その後現像する。これにより、フォトレジスト膜１２３には第３の開口パターンが形成される。次いで、フォトレジスト膜１２３をマスクとして、シリコン基板１０１にＰ型不純物イオンを注入する。これにより、デジタル領域１１０に位置するシリコン基板１０１にはＰ型ウェル１０１ａが形成され、アナログ領域１１１に位置するシリコン基板１０１にはＰ型ウェル１０１ｂが形成される。
【０００６】
その後、フォトレジスト膜１２３が除去され、アナログ回路及びデジタル回路が形成される。デジタル回路が動作するとＰ型ウェル１０１ａ，Ｎ型ウェル１０１ｃに電位変動が生じる。シリコン基板１０１はＰ型であるため、Ｐ型ウェル１０１ａの電位変動が、ノイズとしてシリコン基板１０１を介してアナログ領域１１１に伝搬し、アナログ領域１１１に位置するＰ型ウェル１０１ｂの電位に変動を与える可能性がある。Ｐ型ウェル１０１ｂの電位が変動すると、アナログ回路の特性に影響が出る。
【０００７】
しかし、アナログ領域１１１は、底部及びその周囲がディープＮ型ウェル１０１ｅによって覆われており、側面がＮ型ウェル１０１ｄ，１０１ｆによって囲まれている。このため、ノイズはディープＮ型ウェル１０１ｅ及びＮ型ウェル１０１ｄ，１０１ｆによって遮断され、Ｐ型ウェル１０１ｂの電位がノイズに影響されることが、抑制される。
【０００８】
なお、アナログ回路とデジタル回路は異なる電位で動作するが、ディープＮ型ウェル１０１ｅはアナログ領域１１１のみに形成されているため、デジタル領域１１０に位置するＮ型ウェル１０１ｃとアナログ領域１１１に位置するＮ型ウェル１０１ｄとが、ディープＮ型ウェル１０１ｅを介してショートすることが防がれる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記した従来技術では、レジスト膜の形成及びそのパターニングを３回行う必要があった。また、それぞれのパターンは異なっているため、３枚のガラスマスクが必要であった。半導体装置の製造コストを下げるためには、レジスト膜のパターニング回数を減らすこと、及びガラスマスクの枚数を減らすことそれぞれが有効である。
【００１０】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ウェル相互間で電位変動がノイズとして伝搬することを抑制でき、かつレジスト膜のパターニング回数を減らすとともに、ガラスマスクの枚数を減らすことができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第２導電型の不純物イオンを注入することにより、前記半導体基板に第２導電型のディープウェルを形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第１導電型ウェルを形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板に第２導電型ウェルを形成する工程と、
前記第２のマスク膜を除去する工程と、
を具備し、
前記第２の開口パターンは、少なくとも、前記第１導電型ウェルの縁全周に位置しており、
前記第２導電型ウェルを形成する工程において、前記第１導電型ウェルの縁全周に第２導電型の不純物が導入され、該縁全周が前記半導体基板と比べて高抵抗化する。
【００１２】
本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板上に、第１の開口パターンを有する第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第２導電型の不純物イオンを注入することにより、前記半導体基板に第２導電型のディープウェルを形成する工程と、
前記第１のマスク膜をマスクとして前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板に、前記ディープウェル上に位置する第１導電型ウェルを形成する工程と、
前記第１のマスク膜を除去する工程と、
前記半導体基板上に、第２の開口パターンを有する第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板に第２導電型ウェルを形成する工程と、
前記第２のマスク膜を除去する工程と、
を具備し、
前記第２の開口パターンは、少なくとも、前記第１導電型ウェル上のうち素子が形成される領域の縁全周に位置しており、
前記第２導電型ウェルを形成する工程において、前記第１導電型ウェルのうち素子が形成される領域の縁全周に第２導電型の不純物が導入され、該縁全周が前記半導体基板と比べて高抵抗化する。
【００１３】
これらの半導体装置の製造方法によれば、前記第１導電型ウェルの底部及びその周囲には、第２導電型の前記ディープウェルが形成される。また、前記第１導電型ウェルの縁全周、又は前記第１導電型ウェルのうち素子が形成される領域の縁全周は、高抵抗化する。このため、他のウェルを発生源としたノイズが、第１導電型の半導体基板を介して伝搬してきても、ノイズはディープウェル及び高抵抗化した部分によって遮断される。従って、ウェル相互間で電位変動がノイズとして伝搬することを抑制できる。
【００１４】
また、使用するマスク膜（例えばフォトレジスト膜）は２枚である。従って、従来と比べてマスク膜の枚数が少なくなり、製造工程数及びマスク膜を形成するためのガラスマスクが少なくなる。また、マスク膜の形成回数も少なくなる。従って、半導体装置の製造コストを低くすることができる。
【００１５】
前記第２導電型ウェルを形成する工程において、前記高抵抗化した縁を第２導電型にするのが好ましい。
前記第１導電型は、例えばＰ型であり、前記第２導電型は、例えばＮ型である。
【００１６】
前記第１導電型ウェルは、アナログ回路が形成されるアナログ領域に位置していてもよい。この場合、前記半導体基板には、前記アナログ領域と、デジタル回路が形成されるデジタル領域があり、前記第１導電型ウェルを形成する工程において、デジタル領域に位置する半導体基板にも第１導電型ウェルが形成されてもよい。デジタル領域に位置する第１導電型ウェルからノイズが伝搬しても、上記した作用により、このノイズがアナログ領域に位置する第１導電型ウェルに伝搬することは、抑制される。
【００１７】
本発明に係る半導体装置は、第１導電型の半導体基板に形成された第１導電型ウェルと、
前記半導体基板に形成され、前記第１導電型ウェルの側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第１導電型ウェル及び前記高抵抗領域の下に位置する第２導電型のディープウェルと、
を具備する。
【００１８】
本発明に係る他の半導体装置は、第１導電型の半導体基板に形成された第１導電型ウェルと、
前記半導体基板に形成され、前記第１導電型ウェルのうち半導体素子が形成される領域の側面の周囲を囲む、前記半導体基板より抵抗が高い高抵抗領域と、
前記第１導電型ウェル及び前記高抵抗領域の下に位置する第２導電型のディープウェルと、
を具備する。
【００１９】
前記高抵抗領域には、第１導電型の不純物と第２導電型の不純物がそれぞれ導入されていてもよい。前記高抵抗領域は、第２導電型であるのが望ましい。前記高抵抗領域の幅は２μｍ以上であるのが好ましい。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）、図２、図３（Ａ）、図４（Ａ）、図５、及び図６（Ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図１（Ｂ）、図３（Ｂ）、及び図４（Ｂ）のＡ−Ａ断面に相当する部分を示している。図１（Ｂ）及び図３（Ｂ）は、本実施形態で使用するガラスマスクの露光パターンを説明する為の平面図である。図４（Ｂ）は、図４（Ａ）の状態における半導体装置の平面図である。図６（Ｂ），（Ｃ）は、それぞれ図６（Ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図である。
【００２１】
本方法では、Ｐ型のシリコン基板１には、Ｎ型のウェル及びＰ型のウェルそれぞれが形成される。シリコン基板１には、デジタル回路（例えばロジック回路）が形成されるデジタル領域１０と、アナログ回路が形成されるアナログ領域１１とが設けられている。
【００２２】
まず、図１（Ａ）に示すように、シリコン基板１上にポジ型のフォトレジスト膜５０を塗布する。次いで、フォトレジスト膜５０を、ガラスマスク６０を用いて露光する。
【００２３】
図１（Ｂ）は、ガラスマスク６０の遮光パターンを説明する為の平面図である。ガラスマスク６０の遮光膜は、アナログ領域１１の上方に位置する開口パターン６０ａと、デジタル領域１０の上方に位置する複数の開口パターン６０ｂとを有する。開口パターン６０ａの形状は、アナログ領域１１に位置する遮光膜を、Ｎ型のウェルが形成される領域及びその周囲を除いて除去した形状である。複数の開口パターン６０ｂは、それぞれスリット状であり、互いに略平行に配置されている。
【００２４】
次いで、図２に示すように、フォトレジスト膜５０を現像する。これにより、フォトレジスト膜５０には、ガラスマスク６０の開口パターンに対応する開口パターンが形成される。次いで、フォトレジスト膜５０をマスクとして、シリコン基板１にＮ型不純物イオンを高エネルギーで注入する。これにより、シリコン基板１には、ディープＮ型ウェル１ｅが形成される。ディープＮ型ウェル１ｅは、デジタル領域１０及びアナログ領域１１の双方に形成される。
【００２５】
次いで、フォトレジスト膜５０をマスクとして、シリコン基板１にＰ型不純物イオンを低エネルギーで注入する。これにより、デジタル領域１０に位置するシリコン基板１にはＰ型ウェル１ａが形成され、アナログ領域１１に位置するシリコン基板１にはＰ型ウェル１ｂが形成される。Ｐ型ウェル１ａ，１ｂそれぞれは、ディープＮ型ウェル１ｅ上に位置する。デジタル領域１０において、Ｐ型ウェル１ａ及びディープＮ型ウェル１ｅの組み合わせは、スリット状に複数互いに並列に形成される。アナログ領域１１において、Ｐ型ウェル１ｂ及びディープＮ型ウェル１ｅは、Ｎ型のウェルが形成される領域及びその周囲を除いて形成される。
【００２６】
その後、図３（Ａ）に示すように、フォトレジスト膜５０を除去する。次いで、シリコン基板１上にポジ型のフォトレジスト膜５１を塗布し、フォトレジスト膜５１を、ガラスマスク６１を用いて露光する。
【００２７】
図３（Ｂ）は、ガラスマスク６１の遮光パターンを説明する為の平面図である。ガラスマスク６１の遮光膜は、アナログ領域１１に位置する開口パターン６１ａ，６１ｃ、及びデジタル領域１０に位置するスリット状の複数の開口パターン６１ｂとを有する。
【００２８】
図３（Ａ），（Ｂ）に示すように、開口パターン６１ａは、Ｎ型ウェルが形成される領域の上方及びその周囲と重なる位置に形成されており、縁全周がＰ型ウェル１ｂと重なっている。Ｐ型ウェル１ｂと重なっている部分の幅は、例えば２μｍ以上３μｍ以下である。開口パターン６１ｃは、Ｐ型ウェル１ｂのうち半導体素子が形成される領域の縁と重なる位置に形成されている。開口パターン６１ｃの幅は、例えば２μｍ以上３μｍ以下である。開口パターン６１ａ，６１ｃにより、Ｐ型ウェル１ｂのうち半導体素子が形成される領域は囲まれる。
開口パターン６１ｂは、Ｐ型ウェル１ａと互い違いとなるように配置されている。
【００２９】
次いで、図４（Ａ）に示すように、フォトレジスト膜５１を現像する。これにより、フォトレジスト膜５１には、ガラスマスク６１の開口パターンに対応する開口パターンが形成される。次いで、フォトレジスト膜５１をマスクとして、シリコン基板１にＮ型不純物イオンを低エネルギーで注入する。
これにより、デジタル領域１０に位置するシリコン基板１にはＮ型ウェル１ｃが形成され、アナログ領域１１に位置するシリコン基板にはＮ型ウェル１ｄが形成される。
【００３０】
また、図４（Ａ）及び図４（Ｂ）に示すように、Ｐ型ウェル１ｂのうち半導体素子が形成される領域の縁全周には、Ｎ型不純物イオンが注入され、シリコン基板１より抵抗が高い高抵抗領域１ｆが形成される。高抵抗領域１ｆの幅は、例えば２μｍ以上３μｍ以下である。高抵抗領域１ｆでは、Ｎ型となるのが好ましい。なお、図４（Ｂ）では、説明のためにフォトレジスト膜５１を図示していない。
【００３１】
このように、Ｐ型ウェル１ｂのうち半導体素子が形成される領域は、底部がディープＮ型ウェル１ｅによって覆われ、側面が高抵抗領域１ｆによって囲まれる。高抵抗領域１ｆの底部もディープＮ型ウェル１ｅによって覆われる。
【００３２】
その後、図５に示すようにフォトレジスト膜５１を除去する。次いで、シリコン基板１上に熱酸化膜（図示せず）及び窒化シリコン膜（図示せず）を形成し、窒化シリコン膜に開口パターンを形成する。次いで、この窒化シリコン膜をマスクとしてシリコン基板１を熱酸化する。これにより、シリコン基板１には素子分離膜２が形成される。素子分離膜２は、少なくとも高抵抗領域１ｆ上に位置しており、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれを、他の領域から分離する。その後、窒化シリコン膜及び熱酸化膜を除去する。
【００３３】
次いで、図６の各図に示すように、シリコン基板１を熱酸化する。これにより、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれに位置するシリコン基板１には、ゲート絶縁膜３ａ，３ｂ，３ｃ，３ｄが形成される。なお、ゲート絶縁膜３ｂ，３ｄは、それぞれゲート絶縁膜３ａ，３ｃと別工程で形成してもよい。このようにすると、ゲート絶縁膜３ｂ，３ｄそれぞれの厚さを、ゲート絶縁膜３ａ，３ｃの厚さと異ならせる（例えば厚くする）ことができる。
【００３４】
次いで、それぞれのゲート絶縁膜上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート絶縁膜３ａ，３ｂ，３ｃ，３ｄ上それぞれには、ゲート電極４ａ，４ｂ，４ｃ，４ｄが形成される。
【００３５】
次いで、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ｐ型ウェル１ａ，１ｂ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、Ｎ型不純物を導入する。これにより、Ｐ型ウェル１ａ，１ｂそれぞれには、Ｎ型低濃度不純物領域６ａ，６ｂが形成される。その後、フォトレジスト膜を除去する。
【００３６】
次いで、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ｎ型ウェル１ｃ，１ｄ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、Ｐ型不純物を導入する。これにより、Ｎ型ウェル１ｃ，１ｄそれぞれには、Ｐ型低濃度不純物領域６ｃ，６ｄが形成される。その後、フォトレジスト膜を除去する。
【００３７】
次いで、ゲート電極４ａ，４ｂ，４ｃ，４ｄを含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ，４ｂ，４ｃ，４ｄそれぞれの側壁は、サイドウォール５で覆われる。
【００３８】
次いで、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ｐ型ウェル１ａ，１ｂ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、Ｎ型不純物を導入する。これにより、Ｐ型ウェル１ａ，１ｂそれぞれには、ソース及びドレインとなるＮ型不純物領域７ａ，７ｂが形成される。その後、フォトレジスト膜を除去する。
【００３９】
次いで、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ｎ型ウェル１ｃ，１ｄ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとして、Ｐ型不純物を導入する。これにより、Ｎ型ウェル１ｃ，１ｄそれぞれには、ソース及びドレインとなるＰ型低濃度不純物領域７ｃ，７ｄが形成される。その後、フォトレジスト膜を除去する。
このようにして、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれには、トランジスタが形成される。
【００４０】
以上、第１の実施形態によれば、アナログ領域１１のＰ型ウェル１ｂのうち半導体素子が形成される領域は、底部がディープＮ型ウェル１ｅによって覆われ、側部が高抵抗領域１ｆによって囲まれる。また、高抵抗領域１ｆの底部もディープＮ型ウェル１ｅによって覆われる。このため、トランジスタが動作してデジタル領域１０のＰ型ウェル１ａの電位が変動し、その電位変動がノイズとしてＰ型のシリコン基板１を伝搬しても、ノイズはディープＮ型ウェル１ｅ及び高抵抗領域１ｆによって遮断され、Ｐ型ウェル１ｂまで伝搬しない。従って、Ｐ型ウェル１ｂの電位は安定する。
【００４１】
また、２枚のフォトレジスト膜５０，５１で上記した構造が形成されるため、フォトレジスト膜の形成及びそのパターニングが従来と比べて少なく、かつガラスマスクの枚数も従来と比べて少ない。下がって、半導体装置の製造コストは低くなる。
【００４２】
図７は、本発明の第２の実施形態に係る半導体装置を説明する為の平面図である。本実施形態は、高抵抗領域１ｆの形状を除いて第１の実施形態によって形成される半導体装置のウェルと同一の構成を有する。
【００４３】
本実施形態において、高抵抗領域１ｆは、Ｐ型ウェル１ｂとＮ型ウェル１ｄの境界、及びＰ型ウェル１ｂの縁全周それぞれに形成されている。このような構造の半導体装置は、ガラスマスク６１の遮光パターンを変更することにより、第１の実施形態と同一の方法で製造することができる。
なお、本実施形態においても、第１の実施形態と同一の工程によって、Ｐ型ウェル１ａ，１ｂ及びＮ型ウェル１ｃ，１ｄそれぞれにトランジスタを形成してもよい。
本実施形態によっても、第１の実施形態と同一の作用及び効果を得ることができる。
【００４４】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記したフォトレジスト膜５０，５１がネガ型である場合、ガラスマスク６０，６１の遮光膜は、開口されている部分と残っている部分が逆になる。
【図面の簡単な説明】
【００４５】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）はガラスマスク６０の平面図。
【図２】図１（Ａ）の次の工程を説明する為の断面図。
【図３】（Ａ）は図２の次の工程を説明する為の断面図、（Ｂ）はガラスマスク６１の平面図。
【図４】（Ａ）は図３（Ａ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。
【図５】図４（Ａ）の次の工程を説明する為の断面図。
【図６】（Ａ）は図５の次の工程を説明する為の断面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
【図７】第２の実施形態に係る半導体装置を説明する為の平面図。
【図８】（Ａ）は従来の半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【符号の説明】
【００４６】
１，１０１…シリコン基板、１ａ，１ｂ，１０１ａ，１０１ｂ…Ｐ型ウェル、１ｃ，１ｄ，１０１ｃ，１０１ｄ，１０１ｆ…Ｎ型ウェル、１ｅ，１０１ｅ…ディープＮ型ウェル、１ｆ…高抵抗領域、２…素子分離膜、３ａ，３ｂ，３ｃ，３ｄ…ゲート絶縁膜、４ａ，４ｂ，４ｃ，４ｄ…ゲート電極、５…サイドウォール、６ａ，６ｂ…Ｎ型低濃度不純物領域、６ｃ，６ｄ…Ｐ型低濃度不純物領域、７ａ，７ｂ…Ｐ型不純物領域、７ｃ，７ｄ…Ｐ型不純物領域、１０，１１０…デジタル領域、１１，１１１…アナログ領域、５０，５１，１２１，１２２，１２３…フォトレジスト膜、６０，６１…ガラスマスク、６０ａ，６０ｂ，６１ａ，６１ｂ，６１ｃ…開口パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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