(57)【要約】【課題】各データの閾値電圧の分布幅を狭くする必要があり、書き込み速度を高速化することが困難であった。【解決手段】メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されている。選択トランジスタＨＶＮＴｒは、ワード線を選択する。制御回路は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルに対するデータを書き込み、読み出し及び消去動作を制御する。選択トランジスタは、基板上に形成され、読み出し動作時に、基板には第１負電圧が供給され、選択ワード線には第１電圧（第１電圧≧第１負電圧）が供給され、非選択ワード線には、第２電圧が供給される。【選択図】図１
2007172769.tif 000002
【特許請求の範囲】
【請求項１】
ワード線、及びビット線に接続され、複数の閾値電圧のうちの１つが設定される直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
前記ワード線を選択する選択トランジスタと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、
前記選択トランジスタは、基板上に形成され、読み出し動作時に、前記基板には第１負電圧が供給され、選択ワード線には第１電圧（第１電圧≧第１負電圧）が供給され、非選択ワード線には、第２電圧が供給されることを特徴とする半導体記憶装置。
【請求項２】
ワード線、及びビット線に接続され、複数の閾値電圧のうちの１つが設定される直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
前記ワード線を選択する選択トランジスタと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、
前記選択トランジスタは、基板上に形成され、書き込み動作時に、前記基板には第２負電圧が入力され、一部の非選択ワード線には第３電圧（第３電圧≧第２負電圧）が入力されることを特徴とする半導体記憶装置。
【請求項３】
ワード線、及びビット線に接続され、複数の閾値電圧のうちの１つが設定される直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
前記ワード線を選択する選択トランジスタと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、
前記選択トランジスタは、基板上に形成され、消去ベリファイの読み出し動作時に、前記基板には第３負電圧が供給され、選択ワード線には第４電圧（第４電圧≧第３負電圧）が供給されることを特徴とする半導体記憶装置。
【請求項４】
前記制御回路の一部は、Ｐ型の前記基板内に形成されたＮ型のウェル領域と、前記Ｎ型のウェル領域内に形成されたＰ型のウェル領域内に形成されることを特徴とする請求項１乃至３の何れかに記載の半導体記憶装置。
【請求項５】
書き込み対象のメモリセルより少なくともソース線側に位置する非選択ワード線に前記第３電圧を供給することを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
ワード線、及びビット線に接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
前記ビット線のうち、第１の閾値電圧を書き込んでいる第１のメモリセルに対応する第１のビット線に第１の電圧を供給し、前記第１の閾値電圧より低い第２の閾値電圧を書き込んでいる第２のメモリセルに対応する第２のビット線に前記第１の閾値電圧と第２の閾値電圧の差電圧に前記第１の電圧を付加した電圧を供給し、前記第１のメモリセルに対応する前記ソース線として接続される第３のビット線に前記第１の電圧より低い第２の電圧を供給し、前記第２のメモリセルに対応する前記ソース線として接続される第４のビット線に前記第１の閾値電圧と第２の閾値電圧の差電圧に前記第２電圧を付加した電圧を供給する制御部と、
書き込みデータのベリファイ時、前記第１のビット線の電位を検出して保持する第１のデータ記憶回路と、
前記書き込みデータのベリファイ時、前記第２のビット線の電位を検出して保持する第２のデータ記憶回路と
を具備することを特徴とする半導体記憶装置。
【請求項７】
前記制御部は、選択ワード線に、第１閾値電圧を供給することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２電圧は、接地電位であることを特徴とする請求項６記載の半導体装置。
【請求項９】
第１の選択信号に応じて、隣接する２つの前記ビット線の一方を前記直列接続された複数の前記メモリセルの一端に接続する第１の選択回路と、
第２の選択信号に応じて、隣接する２つの前記ビット線の他方を前記直列接続された複数の前記メモリセルの他端にソース線として接続する第２の選択回路と
を有することを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシュメモリに係り、特に、１つのメモリセルに多値データを記憶することが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、カラム方向に配置された複数のメモリセルが直列接続されてＮＡＮＤセルを構成し、各ＮＡＮＤセルは選択ゲートを介して対応するビット線に接続される。各ビット線は、書き込みデータ、及び読み出しデータをラッチするラッチ回路に接続されている。ロー方向に配置された複数のセルの全て、又は半数のセルは、同時に選択され、この同時に選択された全てのセル又は半数のセルに対して、一括して書き込み、又は読み出し動作が行なわれる。ロー方向に配置された複数のＮＡＮＤセルはブロックを構成し、このブロック単位に消去動作が実行される。消去動作は、メモリセルの閾値電圧を負に設定する。書き込み動作により、メモリセル内に電子を注入することにより閾値電圧が正に設定される（例えば特許文献１参照）。
【０００３】
ところで、ＮＡＮＤセルにおいて、複数のメモリセルは直列に接続されている。このため、読み出し動作時において、非選択セルはオン状態である必要があり、非選択セルのゲート電極に閾値電圧より高い電圧（Ｖｒｅａｄ）が印加される。このため、書き込み動作において、セルに設定される閾値電圧は、Ｖｒｅａｄを超えてはならず、書き込みシーケンスにおいて、ビット毎にプログラム、プログラムベリファイリードを繰り返し行ない、Ｖｒｅａｄを超えないように閾値分布を制御している。
【０００４】
また、近時、メモリの大容量化に伴い、１つのセルに２ビット以上を記憶する多値メモリが開発されている。例えば１つのセルに２ビットを記憶するためには、Ｖｒｅａｄを超えない範囲において、４つの閾値分布を設定する必要がある。このため、１つのセルに１ビット、２つの閾値分布を記憶する場合に比べて、閾値分布を狭く制御する必要がある。さらに、１つのセルに３ビット、４ビットを記憶するには、８個、１６個の閾値分布を設定しなくてはならない。このため、１つ当たりの閾値電圧の分布幅を非常に狭くする必要がある。このように、閾値電圧の分布幅を狭くするためには、プログラム、ベリファイを厳密に繰り返す必要があり、書き込みスピードが遅くなるとうい問題が発生する。
【特許文献１】特開２００４−１９２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、書き込み速度を高速化することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の第１の態様は、ワード線、及びビット線に接続され、複数の閾値電圧のうちの１つが設定される直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、前記ワード線を選択する選択トランジスタと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、前記選択トランジスタは、基板上に形成され、読み出し動作時に、前記基板には第１負電圧が供給され、選択ワード線には第１電圧（第１電圧≧第１負電圧）が供給され、非選択ワード線には、第２電圧が供給されることを特徴とする。
【０００７】
本発明の半導体記憶装置の第２の態様は、ワード線、及びビット線に接続され、複数の閾値電圧のうちの１つが設定される直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、前記ワード線を選択する選択トランジスタと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対するデータの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、前記選択トランジスタは、基板上に形成され、書き込み動作時に、前記基板には第２負電圧が入力され、特定の非選択ワード線には第３電圧（第３電圧≧第２負電圧）が入力されることを特徴とする。
【０００８】
本発明の半導体記憶装置の第３の態様は、ワード線、及びビット線に接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、前記ワード線を選択する選択トランジスタと、前記ビット線のうち、第１の閾値電圧を書き込んでいる第１のメモリセルに対応する第１のビット線に第１の電圧を供給し、前記第１の閾値電圧より低い第２の閾値電圧を書き込んでいる第２のメモリセルに対応する第２のビット線に前記第１の閾値電圧と第２の閾値電圧の差電圧に前記第１の電圧を付加した電圧を供給し、前記第１のメモリセルに対応する前記ソース線として接続される第３のビット線に前記第１の電圧より低い第２の電圧を供給し、前記第２のメモリセルに対応する前記ソース線として接続される第４のビット線に前記第１の閾値電圧と第２の閾値電圧の差電圧に前記第２電圧を付加した電圧を供給する制御部と、書き込みデータのベリファイ時、前記第１のビット線の電位を検出して保持する第１のデータ記憶回路と、前記書き込みデータのベリファイ時、前記第２のビット線の電位を検出して保持する第２のデータ記憶回路とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、書き込み速度を高速化することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
図２（ａ）（ｂ）は、従来と本実施形態の閾値電圧の関係を示している。図２（ａ）（ｂ）は、２ビット、４値のデータを記憶する場合を示している。
【００１１】
本実施形態は、図２（ｂ）に示すように、例えば０Ｖ以下の負側にも複数の閾値電圧を設定している。このように、負側にも複数の閾値電圧を設定することにより、Ｖｒｅａｄを変えることなく、１つ当りの閾値分布幅を広げることができる。このため、プログラム、ベリファイの回数を削減でき、書き込み速度を高速化することが可能となる。
【００１２】
このような閾値電圧を設定するため、次のような構成が必要となる。リード及びベリファイリード動作において、すなわち、選択セルのゲート電極を負電圧とするため、ワード線を負電位に設定する必要がある。このため、ローデコーダを構成する高耐圧の例えばＮチャネルＭＯＳトランジスタをＰ型の基板上に形成し、このＰ型の基板に負電圧を供給する。この時、選択ブロック内の非選択ワード線には、Ｖｒｅａｄ（例えば５Ｖ）を供給し、非選択セルを導通させる。Ｐ型の基板は、チャージポンプにより負電圧とするが、Ｐ型の基板上のＰ型のウェル領域に形成されている周辺回路用のＮチャネルＭＯＳトランジスタのＰ型のウェル領域も負電圧とすると、チャージポンプの負荷が大きくなってしまう。このため、周辺回路用のＮチャネルＭＯＳトランジスタは、Ｎ型のウェル領域上のＰ型のウェル領域に形成することにより、Ｐ型の基板の容量を少なくする。
【００１３】
また、“１”書き込み（非書き込み）において、誤書き込みが生じないよう、ＲＬＳＢ（Revised Local Self Boost）、ＲＥＡＳＢ（Revised Erased Local Self Boost）と称する書き込み方式が考案されている。この書き込み方式は、ＮＡＮＤセルのうち、書き込みセルの近傍のセルのチャネル領域をオフに設定し、チャネル領域の電位がブートされ易くしている。このため、ワード線に接地電位を供給している。しかし、本実施形態の場合、セルが消去セルの場合、図２（ｂ）にデータ“０”で示すように、その閾値電圧が従来に比べて負側に深くなっている。このため、書き込みセルの近傍のセルのチャネル領域をオフさせるため、ワード線に負電位を供給する必要がある。
【００１４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図３は、本実施形態に係る半導体記憶装置、具体的には例えば４値（２ビット）のデータを記憶するＮＡＮＤ型フラッシュメモリの構成を示している。
【００１６】
メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１７】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の後述するデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１８】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に入力される。
【００１９】
ワード線制御回路６は、ローデコーダ６−１を含んでいる。ワード線制御回路６は、ローデコーダ６−１を介してメモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００２０】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部から制御信号入力端子８を介して入力される制御信号によって制御される。制御信号及び制御電圧発生回路７は、後述する負電圧発生回路７−１を含んでいる。この負電圧発生回路７−１はデータの書き込み、読み出し時に負電圧を発生する。
【００２１】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００２２】
図４は、図３に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ローに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００２３】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。
【００２４】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００２５】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。
【００２６】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。
【００２７】
図５（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図５（ａ）はメモリセルを示している。基板５１（後述するＰ型のウェル領域（以下、Ｐウェル領域と称す）５５）にはメモリセルのソース、ドレインとしてのＮ型の拡散層４２が形成されている。Ｐウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図５（ｂ）は選択ゲートを示している。Ｐウェル領域５５にはソース、ドレインとしてのＮ型の拡散層４７が形成されている。Ｐウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２８】
図１は、本実施形態に係る半導体記憶装置の断面図を示し、図１において、例えばＰ型基板５１内には、Ｎ型のウェル領域（以下、Ｎウェル領域と称す）５２、５３、５４、Ｐウェル領域５７が形成されている。Ｎウェル領域５２内にはＰウェル領域５５が形成され、このＰウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルＭＯＳトランジスタＬＶＮＴｒが形成されている。Ｐウェル領域５７内に、データ記憶回路１０を構成する低電圧ＮチャネルＭＯＳトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎウェル領域５３内に、データ記憶回路１０を構成する低電圧ＰチャネルＭＯＳトランジスタＬＶＰＴｒと、Ｐウェル領域５７が形成されている。このＰウェル領域５７内にデータ記憶回路１０及び周辺回路用トランジスタを構成する低電圧ＮチャネルＭＯＳトランジスタＬＶＮＴｒが形成されている。
【００２９】
前記Ｐ型の基板５１上には、ローデコーダ６−１及び、周辺高耐圧用ＮチャネルＭＯＳトランジスタＨＶＮＴｒが形成されている。また、前記Ｎウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルＭＯＳトランジスタＨＶＰＴｒが形成されている。高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００３０】
図６は、消去、プログラム、読み出し時における各ウェルに供給される電位を示している。ローデコーダ６−１を構成するＮチャネルＭＯＳトランジスタが形成されるＰ型の基板には、プログラム時及びデータの読み出し時に負電位、例えば−２Ｖが供給される。
【００３１】
図７は、図４に示すデータ記憶回路１０の一例を示す回路図である。
【００３２】
このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００３３】
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００３４】
ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはトランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、信号線ＣＯＭｉが接続されている。この信号線ＣＯＭｉは全データ記憶回路１０に共通の信号線であり、この信号線ＣＯＭｉのレベルは、全データ記憶回路１０のベリファイが完了したかどうかを示す。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、全データ記憶回路１０のベリファイが完了している場合、信号線ＣＯＭｉのレベルがハイレベルとなる。
【００３５】
さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００３６】
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００３７】
さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートには信号ＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
【００３８】
上記各信号及び電圧は、図３に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。
【００３９】
図８は、負電圧発生回路７−１の一例を示している。負電圧発生回路７−１は、例えば４相のポンプ回路ＰＭＰ、検出回路ＤＴ、制御部７ｄ、発振回路７ｅにより構成されている。ポンプ回路ＰＭＰは、例えば複数のＰチャネルＭＯＳトランジスタＰＭＯＳ、複数のキャパシタＣｐにより構成されている。各キャパシタＣｐの一端にクロック信号ＣＬＫ１〜ＣＬＫ４が供給されている。これらクロック信号ＣＬＫ１〜ＣＬＫ４により、ＰＭＯＳが順次オンとされ、負電圧が発生される。
【００４０】
検出回路ＤＴは、ポンプ回路ＰＭＰの出力端に接続されている。この検出回路ＤＴは、定電流源７ａ、抵抗７ｂ、及び差動増幅器７ｃにより構成されている。定電流源７ａと抵抗７ｂは、電源Ｖｄｄが供給されるノードとポンプ回路ＰＭＰの出力端間に直列接続されている。差動増幅器７ｃの一方入力端は定電流源７ａと抵抗７ｂの接続ノードに接続され、他端には基準電圧Ｖｒｅｆが供給されている。この基準電圧Ｖｒｅｆは、例えばバンドギャップリファレンス回路により生成された、１Ｖ程度の電圧である。この検出回路ＤＴは、基準電圧Ｖｒｅｆに基づき、ポンプ回路ＰＭＰの出力電圧を検出する。この検出出力信号は制御部７ｄに供給される。制御部７ｄは、検出出力信号に応じて発振回路７ｅを制御する。発振回路７ｅは、制御部７ｄの制御に基づき、発振又は停止される。このようにして、ポンプ回路ＰＭＰにより、一定の負電圧が生成される。
【００４１】
また、抵抗７ｂは、トリミング回路７ｆを構成している。このトリミング回路７ｆは、トリミング信号ＴＭに応じて、抵抗７ｂの抵抗値を変化することにより、ポンプ回路ＰＭＰから出力される負電圧のレベルを切り替える。前記トリミング信号ＴＭは、例えば制御信号及び制御電圧発生回路７により、データの読み出し時、プログラムベリファイ時に発生される。したがって、負電圧発生回路７−１は、データの読み出し時、プログラムベリファイ時に種々のレベルの負電圧を発生する。
【００４２】
本メモリは、多値メモリであるため、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。
【００４３】
図９（ａ）（ｂ）（ｃ）は、メモリセルのデータとメモリセルの閾値の関係を表している。図９（ｃ）に示すように、消去動作を行なうとメモリセルのデータは“０”となる。データ“０”は、０Ｖ以下の負電圧である。後述するように、ＲＬＳＢ、ＲＥＡＳＢ書き込み方式を適用するため、消去後、ベリファイ電圧“ｚ”によりベリファイが行なわれる。閾値電圧がベリファイ電圧“ｚ”以下である場合、閾値電圧がベリファイ電圧“ｚ”となるまで書き込み動作が行なわれる。
【００４４】
図９（ａ）に示すように、第１ページの書き込みにより、メモリセルのデータはデータ“０”とデータ“２”になる。また、図９（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータはデータ“０”、“１”、“２”、“３”となる。本実施形態において、メモリセルのデータは閾値電圧の低い方から高い方へと定義されている。
【００４５】
図１０は、本実施形態における書き込み順序を概略的に示している。図１０に示すように、ブロック内において、ソース線に近いメモリセルからページ毎に書き込み動作が行なわれる。この場合、先に書き込まれた隣接するメモリセルの閾値電圧の影響を除去するため、図１０に示すように、メモリセルへの書き込み順序が定められている。
【００４６】
図１１は、ローデコーダ６−１の一部を構成するトランスファーゲートを示している。このトランスファーゲートは、前述した複数のＮチャネルＭＯＳトランジスタＨＶＮＴｒにより構成されている。各トランジスタＨＶＮＴｒの一端には電圧ＳＧＳ＿ＤＲＶ、ＣＧ０〜ＣＧ３１、ＳＧＤ＿ＤＲＶが供給され、他端は、セレクト線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３１、セレクト線ＳＧＤに接続されている。各トランジスタＨＶＮＴｒのゲートには、信号ＴＧが供給される。各選択ブロックのトランジスタＨＶＮＴｒが信号ＴＧに応じてオンすることにより、セルのワード線ＷＬ０〜ＷＬ３１に所定の電圧が供給される。
【００４７】
尚、ローデコーダ６−１はＰ型基板５１に配置される。
【００４８】
（読み出し動作）
図９（ａ）に示すように、第１ページ書き込み後、メモリセルのデータは、“０”又は“２”となっている。このため、これらデータの中間のレベル“ａ”をワード線に供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。また、図９（ｂ）に示すように、第２ページ書き込み後、メモリセルのデータは、“０”、“１”、“２”、“３”のいずれかとなっている。このため、これらデータの各中間のレベル“ｂ”、“ｃ”、“ｄ”をワード線にそれぞれ供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。本実施形態において、例えばレベル“ａ”及び“ｂ”は、負電圧である。
【００４９】
ここで、メモリセルのウェル（図１に示すＰウェル領域５５）、ソース線及び非選択ビット線をＶｓｓ（接地電位＝０Ｖ）にする。Ｐ型の基板５１は負電位（例えば−２Ｖ）に設定され、非選択ブロックのトランスファーゲート（図１１に示す）をオフとする。これにより、非選択ブロックのワード線はフローティング状態となり、選択ゲートはＶｓｓとなる。また、選択ブロックのトランスファーゲートをオンとすることにより、選択ブロックの選択ワード線にリードの時の電位（例えば−２Ｖから３Ｖ）、選択ブロックの非選択ワード線にＶｒｅａｄ（例えば５Ｖ）、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ、例えば２．５Ｖ＋Ｖｔｈ）となる。ここで、読み出し時の電位が負でないとき、Ｐ型の基板５１はＶｓｓでも良い。
【００５０】
次に、図７に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）に設定し、ビット線を例えば０．６Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｄｄに設定する。メモリセルの閾値電圧が読み出し時の電位より高い時、セルはオフするため、ビット線はハイレベルのままである。また、メモリセルの閾値電圧が読み出し時の電位より低い場合、セルはオンするため、ビット線の電位はＶｓｓとなる。
【００５１】
この後、図７に示すデータ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定して、ＴＤＣのノードＮ３をＶｄｄにプリチャージした後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）に設定する。ＴＤＣのノードＮ３は、ビット線の電位が０．４５Ｖより低い場合、ローレベルとなり、ビット線の電位が０．４５Ｖより高い場合、ハイレベルとなる。信号ＢＬＣＬＡＭＰをＶｓｓとした後、信号ＢＬＣ１をＶｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。したがって、セルの閾値電圧が、ワード線の電位より低い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベルとなる。このようにして読み出し動作が行なわれる。
【００５２】
（プログラム）
（第１ページ書き込み動作）
図１２は、第１ページの書き込みシーケンスを示し、図１３は、第２ページの書き込みシーケンスを示している。
【００５３】
プログラム動作は、先ずアドレスを指定し、図４に示すように、１本のワード線に接続された半数のメモリセル（２ページ）が選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラム動作できない。したがって、初めにアドレスにより第１ページを選択する。
【００５４】
図１２に示す第１ページの書き込み動作において、先ず、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ１１）。この後、書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部よりデータ“１”（書き込みを行なわない）が入力された場合、ＰＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力された場合、ＰＤＣのノードＮ１ａはローレベルとなる。以後、ＰＤＣのデータはノードＮ１ａの電位、ＳＤＣのデータはノードＮ２ａの電位とする。
【００５５】
上記データの転送中に、制御信号及び制御電圧発生回路７に設けられたプログラム電圧Ｖｐｇｍなどの高電圧を発生する図示せぬポンプ回路が起動されるとともに、負電圧発生回路７−１が起動され、Ｐ型基板５１に負電圧が供給される。仮に、図１の破線内に示すように、Ｐウェル領域５７が基板５１に直接形成された場合、ＮＭＯＳトランジスタＬＶＮＴｒが形成されたＰウェル領域５７も負電圧（−２Ｖ）となる。このため、ＮＭＯＳトランジスタＬＶＮＴｒのゲート間の容量が基板５１に結合される。このゲート間容量はかなり大きいため、基板５１の充電に時間がかかり、消費電流が多くなる。
【００５６】
しかし、第１の実施形態において、データ記憶回路１０を構成するＮチャネルトランジスタＬＶＮＴｒは、図１に示すように、Ｐウェル５７内に形成され、このＰウェル領域５７は、Ｎウェル領域５３内に形成されている。このため、大きな容量を有するデータ記憶回路１０のＮチャネルトランジスタＬＶＮＴｒは、基板５１から分離されている。したがって、Ｐ型基板５１の容量の増大を抑制でき、負電圧発生回路７−１により基板を高速に負電位に充電することができる。しかも、ＳＤＣからＰＤＣにデータを転送している間に、Ｐ型基板５１を負電位に設定し、プログラム中は常に負電位であるようにしている。このため、書き込みの高速化を図ることができる。
【００５７】
尚、基板５１を負電位にチャージするための時間に余裕がある場合、図１に破線で示すように、Ｎウェル領域５３ａをＰウェル領域５７とともに基板５１内に形成してもよい。
【００５８】
（プログラム動作）（Ｓ１３）
図７に示すデータ記憶回路１０において、信号ＢＬＣ１をＶｄｄ＋Ｖｔｈとすると、トランジスタ６１ｈが導通する。このため、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線はＶｄｄとなり、データ“０”（書き込みを行なう）が記憶されている時、ビット線はＶｓｓとなる。また、選択されたワード線に接続され、非選択ページ（ビット線が非選択）のセルは書き込みが行なわれてはならない。このため、これらのセルに接続されたビット線もデータ“１”が供給されるビット線と同様、Ｖｄｄに設定される。
【００５９】
Ｐ型の基板領域は負電位（例えば−２Ｖ）に設定され、非選択ブロックのトランスファーゲート（図１１に示す）をオフとする。これにより、非選択ブロックのワード線はフローティング状態となり、選択ゲートはＶｓｓとなる。
【００６０】
また、選択ブロックのトランスファーゲートを導通することにより、選択ブロックのセレクト線ＳＧＤにＶｄｄ（又はＶｄｄより若干低い電位）が供給される。さらに、選択ブロックのセレクト線ＳＧＳにＶｓｓを供給し、選択ワード線にＶｐｇｍ（２０Ｖ）、非選択ワード線にＶｐａｓｓ（１０Ｖ）を供給すると、ビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶｐｇｍとなるため、書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓではなく、カップリングによりチャネルがブートされる。このため、ゲートとチャネル間の電位差が小さくなり、書き込みが行われない。
【００６１】
図１０に示す順序によりメモリセルに書き込みを行った場合、ソース線から離れるに従い、書き込まれたセルの数が多くなる。このため、チャネルがブートされにくくなり誤書き込みされる問題がある。これを解決するために、前述したＲＬＳＢ書き込み方式、ＲＥＡＳＢ書き込み方式が開発されている。ＲＬＳＢ書き込み方式は、選択ワード線の隣のワード線、又はそれより１つ離れた隣のワード線、又はそれより１つ離れた隣のワード線、又は数本離れたワード線をＶｓｓに設定し、選択ワード線をＶｐｇｍ、その他のワード線をＶｐａｓｓ又は中間電位に設定する。また、ＲＥＡＳＢ書き込み方式は、ソース側の選択ワード線の隣のワード線、又はそれより１つ離れた隣のワード線、又はそれより１つ離れた隣のワード線、又は数本離れたワード線をＶｓｓに設定し、選択ワード線をＶｐｇｍ、その他のワード線をＶｐａｓｓ又は中間電位に設定する。このように選択ワード線の隣、又はそれより１つ離れた隣のワード線、又はそれより１つ離れた隣のワード線、又は数本離れたワード線をＶｓｓに設定してメモリセルをオフさせ、選択セル直下のチャネルがブートされ易くしている。
【００６２】
しかし、本実施形態において、ワード線がＶｓｓとなるセルが消去セルである場合、閾値が負電圧であるためオフしなくなってしまう。このため、本実施形態の場合、図１４（ａ）（ｂ）に示すＲＬＳＢ書き込み方式、図１４（ｃ）に示すＲＥＡＳＢ書き込み方式において、選択ワード線の隣、又はそれより１つ離れた隣のワード線をＶｓｓではなく、負電位、例えば（−１．５Ｖ）に設定する。第１ページの書き込みにおいて、メモリセルのデータはデータ“０”とデータ“２”になる。
【００６３】
（プログラムベリファイリード）（Ｓ１４）
プログラムベリファイリードは、読み出し動作と同じであるが、読み出しレベルより若干高いベリファイレベル“ａ’”をワード線に供給してリードする。このベリファイリードにより、メモリセルの閾値電圧がベリファイレベル“ａ’”に達している場合、ＰＤＣがデータ“１”となり、書き込みが行なわれなくなる。
【００６４】
一方、メモリセルの閾値電圧がベリファイレベル“ａ’”に達していない場合、ＰＤＣがデータ“０”となる。各データ記憶回路１０のＰＤＣのデータが全て“１”でない場合（Ｓ１５）、再度プログラムが行われる（Ｓ１３）。各データ記憶回路１０のＰＤＣのデータが全て“１”になるまで、プログラム動作とベリファイ動作が繰り返される。
【００６５】
（第２ページ書き込み動作）
図１３に示す第２ページの書き込み動作において、先ず、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ２０）。この後、制御信号及び制御電圧発生回路７により書き込み用の電圧例えばＶｓｇ等を発生するとともに、負電圧発生回路７−１により負電圧を発生し、基板５１に供給する（Ｓ２１）。次いで、第１ページの書き込みにおいて、書き込まれたデータを確認するため、読み出しレベル“ａ”（例えば負電圧）をワード線に設定して、メモリセルのデータが読み出される（Ｓ２２）。この読み出し動作は、前述した通りである。セルの閾値電圧が、ワード線の電位“ａ”より低い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベルとなる。
【００６６】
この後、データキャッシュが設定される（Ｓ２３）。すなわち、第２ページの書き込みは、図９（ｂ）に示すように行なわれる。
【００６７】
第１ページの書き込みにおいて、データ“１”の場合で、第２ページの書き込みにおいて、データ“１”の場合、第２ページ書き込みが行なわれない。
【００６８】
第１ページの書き込みにおいて、データ“１”の場合で、第２ページの書き込みにおいて、データ“０”の場合、第２ページ書き込みにより、セルのデータが“１”に設定される。
【００６９】
第１ページの書き込みにおいて、データ“０”の場合で、第２ページの書き込みにおいて、データ“０”の場合、第２ページ書き込みにより、メモリセルのデータが“２”に設定される。
【００７０】
第１ページの書き込みにおいて、データ“０”の場合で、第２ページの書き込みにおいて、データ“１”の場合、第２ページ書き込みにより、セルのデータが“３”に設定される。
【００７１】
この動作を行なうため、データキャッシュが設定される。これと共に、制御信号及び制御電圧発生回路７において、書き込み用の高電圧例えばＶｐｇｍが発生される。
【００７２】
すなわち、メモリセルのデータを“０”にする場合（第１ページにおいてデータ“１”、第２ページはデータ“１”）、ＰＤＣはハイレベル、ＤＤＣはローレベル、ＳＤＣはハイレベルに設定される。
【００７３】
メモリセルのデータを“１”にする場合（第１ページにおいてデータ“１”、第２ページはデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはハイレベルに設定される。
【００７４】
メモリセルのデータを“２”にする場合（第１ページにおいてデータ“０”、第２ページはデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはローレベルに設定される。
【００７５】
メモリセルのデータを“３”にする場合（第１ページではデータ“０”、第２ページはデータ“１”）、ＰＤＣはローレベル、ＤＤＣはローレベル、ＳＤＣはローレベルに設定される。
【００７６】
ＰＤＣ，ＤＤＣ，ＳＤＣの各データは、信号ＢＬＣ１，ＢＬＣ２，ＤＴＧ，ＲＥＧ、ＶＲＥＧを所定の順序で供給し、ＰＤＣ，ＤＤＣ，ＳＤＣ，ＴＤＣのデータを転送することにより設定される。尚、具体的な動作については省略する。
【００７７】
（プログラム動作）（Ｓ２４）
プログラム動作は、第１ページのプログラム動作と全く同じである。ＰＤＣにデータ“１”が記憶されている場合、書き込みが行なわれず、データ“０”が記憶されている場合、書き込みが行なわれる。
【００７８】
（ベリファイ動作）（Ｓ２５，Ｓ２６，Ｓ２７）
プログラムベリファイリードは、リード動作と同じである。しかし、ベリファイレベル“ｂ’”、“ｃ’”、“ｄ’”は、リードレベルにマージンが付加され、リードレベルより若干高いレベルに設定されている。このベリファイレベル“ｂ’”、“ｃ’”、“ｄ’”を用いてベリファイリードを行う。例えばベリファイレベル“ｂ’”は、負電圧であり、ベリファイレベル“ｃ’”、“ｄ’”は、正の電圧である。
【００７９】
ベリファイ動作は、例えばベリファイレベル“ｂ’”、“ｃ’”、“ｄ’”の順に実行される。
【００８０】
すなわち、先ず、ワード線にベリファイレベル“ｂ’”が設定され、メモリセルの閾値電圧がベリファイレベル“ｂ’”に達しているかどうか検証される（Ｓ２５）。この結果、メモリセルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣがローレベルとなり、次回のプログラムで書き込みが行なわれる。
【００８１】
この後、ワード線にベリファイレベル“ｃ’”が設定され、メモリセルの閾値電圧がベリファイレベル“ｃ’”に達しているかどうか検証される（Ｓ２６）。この結果、メモリセルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣがローレベルとなり、次回のプログラムで書き込みが行なわれる。
【００８２】
次いで、ワード線にベリファイレベル“ｄ’”が設定され、メモリセルの閾値電圧がベリファイレベル“ｄ’”に達しているかどうか検証される（Ｓ２７）。この結果、メモリセルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣがローレベルとなり、次回のプログラムで書き込みが行なわれる。
【００８３】
このようにして、全てのデータ記憶回路１０のＰＤＣがハイレベルになるまで、プログラム動作とベリファイ動作が繰り返される。
【００８４】
以下に、具体的なベリファイ動作について説明する。
【００８５】
（ベリファイ（ｂ’））（Ｓ２５）
このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“ｂ’”を与える。
【００８６】
先ず、選択ブロックの非選択ワード線にＶｒｅａｄ（例えば５Ｖ）供給し、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ、例えば２．５Ｖ＋Ｖｔｈ）を供給する。データ記憶回路１０の信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）、ＢＬＣ２をＶｄｄ＋Ｖｔｈとしてビット線をプリチャージする。メモリセルのデータ“２”、“３”への書き込み時、ＳＤＣの記憶データは“０”である。このため、ビット線はプリチャージされず、メモリセルのデータ“０”、“１”への書き込み時のみ、ビット線がプリチャージされる。
【００８７】
次に、セルのソース側のセレクト線ＳＧ２をＶｄｄにする。閾値電圧が電位“ｂ’”より高い時セルはオフするため、ビット線はハイレベルのままである。また、閾値電圧が電位“ｂ’”より低いセルはオンするためビット線はＶｓｓとなる。このビット線放電中、ＴＤＣのノードＮ３を一旦Ｖｓｓとし、信号ＲＥＧをハイレベルとしてトランジスタ６１ｑをオンさせ、ＤＤＣのデータをＴＤＣに移す。
【００８８】
次に、信号ＤＴＧをハイレベルとしてトランジスタ６１ｓを一旦オンとし、ＰＤＣのデータをＤＤＣに移す。この後、ＴＤＣのデータをＰＤＣに移す。次に、データ記憶回路の信号ＢＬＰＲＥに電圧Ｖｄｄ＋Ｖｔｈとして、トランジスタ６１ｕをオンとし、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）とし、トランジスタ６１ｔをオンさせる。すると、ＴＤＣのノードＮ３はビット線がローレベルの場合ローレベルとなり、ビット線がハイレベルの場合ハイレベルとなる。
【００８９】
ここで、書き込みを行なう場合、ＤＤＣにローレベルが記憶され、書き込みを行なわない場合、ＤＤＣにハイレベルが記憶されている。このため、信号ＶＲＥＧをＶｄｄとし、信号ＲＥＧをハイレベルにすると、書き込みを行なわない場合のみＴＤＣのノードＮ３が強制的にハイレベルとなる。この動作の後、ＰＤＣのデータをＤＤＣに移し、ＴＤＣの電位をＰＤＣに読み込む。ＰＤＣにハイレベルがラッチされるのは、書き込みを行なわない場合と、メモリセルにデータ“１”を書き込んでいて、セルの閾値電圧がベリファイ電圧“ｂ’”に達した場合だけである。ＰＤＣにローレベルがラッチされる場合は、セルの閾値電圧が電位“ｂ’”に達しない場合と、メモリセルのデータ“２”、３に書き込んでいる場合である。
【００９０】
（ベリファイ（ｃ’））（Ｓ２６）
データ“２”を書き込むセルは、第１ページで本来のベリファイ電圧“ｃ’”より低いベリファイ電圧“ａ’”により、書き込みが行なわれている。その後、隣接セルの書き込みにより閾値電圧が上昇している場合もあり、本来のベリファイ電圧“ｃ’”に達しているセルもある。このため、先ず、データ“２”のベリファイを行なう。このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“ｃ’”を印加する。
【００９１】
先ず、選択ブロックの非選択ワード線にＶｒｅａｄ（例えば５Ｖ）供給し、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ、例えば２．５Ｖ＋Ｖｔｈ）を供給する。さらに、図７に示すデータ記憶回路１０の信号ＢＬＣＬＡＭＰを例えば（１Ｖ＋Ｖｔｈ）とし、信号ＲＥＧをＶｄｄ＋Ｖｔｈとしてビット線をプリチャージする。メモリセルにデータ“０”、“３”を書き込む場合、ＤＤＣがローレベルに設定されている。このため、ビット線はプリチャージされない。また、メモリセルにデータ“１”、“２”を書き込む場合、ＤＤＣがハイレベルに設定されている。このため、ビット線がプリチャージされる。
【００９２】
次に、ＮＡＮＤセルのソース側のセレクト線ＳＧ２をＶｄｄにする。セルの閾値電圧が“ｃ’”より高い時、セルはオフする。このため、ビット線はハイレベルのままである。また、セルの閾値電圧が“ｃ’”より低いセルはオンする。このため、ビット線はＶｓｓとなる。ビット線の放電中に、ＴＤＣのノードＮ３が一旦Ｖｓｓとされる。この後、信号ＲＥＧをハイレベルとしてトランジスタ６１ｑをオンさせ、ＤＤＣのデータをＴＤＣに転送する。
【００９３】
次に、信号ＤＴＧをＶｄｄ＋Ｖｔｈとしてトランジスタ６１ｓを一旦オンさせ、ＰＤＣのデータをＤＤＣに移す。この後、ＴＤＣのデータをＰＤＣに移す。
【００９４】
次に、信号ＶＰＲＥをＶｄｄとし、信号ＢＬＰＲＥをＶｄｄ＋Ｖｔｈとすることにより、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）としてトランジスタ６１ｔをオンさせる。ＴＤＣのノードＮ３はビット線がローレベルの場合、ローレベルとなり、ビット線がハイレベルの場合、ハイレベルとなる。
【００９５】
ここで、書き込みを行なう場合、ＤＤＣにローレベル信号が記憶され、書き込みを行なわない場合、ＤＤＣにハイレベル信号が記憶されている。このため、信号ＶＲＥＧをＶｄｄとし、信号ＲＥＧをＶｄｄ＋Ｖｔｈにすると、書き込みを行なわない場合のみＴＤＣのノードＮ３が強制的にハイレベルとなる。
【００９６】
この後、ＰＤＣのデータをＤＤＣに移し、ＴＤＣの電位をＰＤＣに読み込む。ＰＤＣにハイレベル信号がラッチされるのは、書き込みを行なわない場合と、メモリセルにデータ“２”を書き込み、セルの閾値電圧がベリファイ電圧である“ｃ’”に達した場合だけである。ＰＤＣにローレベルがラッチされる場合は、セルの閾値電圧が“ｃ’”に達しない場合と、メモリセルにデータ“１”、“３”を書き込んでいる場合である。
【００９７】
（ベリファイ（ｄ’））（Ｓ２７）
このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“ｄ’”を供給する。この状態において、先ず、選択ブロックの非選択ワード線にＶｒｅａｄ（例えば５Ｖ）供給し、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ、例えば２．５Ｖ＋Ｖｔｈ）を供給する。さらに、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）、ＢＬＰＲＥをＶｄｄ＋Ｖｔｈとしてトランジスタ６１ｔ、６１ｕをオンとしてビット線をプリチャージする。
【００９８】
次に、セルのソース側のセレクト線ＳＧ２をＶｄｄにする。閾値電圧が電位“ｄ’”より高いセルはオフするため、ビット線はハイレベルのままである。また、閾値電圧が電位“ｄ’”より低いセルはオンするため、ビット線はＶｓｓとなる。このビット線放電中、ＴＤＣのノードＮ３をＶｓｓとし、信号ＲＥＧハイレベルとし、トランジスタ６１ｑをオンとしてＤＤＣのデータをＴＤＣに移す。
【００９９】
次に、信号ＤＴＧをハイレベルとし、トランジスタ６１ｓをオンさせＰＤＣのデータをＤＤＣに移す。この後、ＴＤＣのデータをＰＤＣに移す。次に、信号ＢＬＰＲＥをＶｄｄ＋Ｖｔｈとしてトランジスタ６１ｕをオンさせ、ＴＤＣのノードＮ３をＶｄｄにプリチャージする。この後、信号ＢＬＣＬＡＭＰを例えば（０．４５Ｖ＋Ｖｔｈ）としてトランジスタ６１ｔをオンとする。ＴＤＣのノードＮ３はビット線がローレベルの場合ローレベルとなり、ビット線がハイレベルの場合ハイレベルとなる。
【０１００】
ここで、書き込みを行なう場合、ＤＤＣにローレベルが記憶され、書き込みを行なわない場合、ＤＤＣにハイレベルが記憶されている。このため、信号ＶＲＥＧをＶｄｄとし、信号ＲＥＧをハイレベルとしてトランジスタ６１ｑをオンとする。すると、書き込みを行なわない場合のみＴＤＣのノードＮ３が強制的にハイレベルとなる。この動作の後、ＰＤＣのデータをＤＤＣに移し、ＴＤＣの電位をＰＤＣに読み込む。ＰＤＣにハイレベルがラッチされるのは、書き込みを行なわない場合と、メモリセルにデータ“３”を書き込んでいて、セルの閾値電圧がベリファイ電圧“ｄ’”に達した場合だけである。ＰＤＣにローレベルがラッチされる場合は、セルの閾値電圧が電位“ｄ’”に達しない場合とメモリセルのデータ“１”、“２”に書き込んでいる場合である。
【０１０１】
ＰＤＣがローレベルの場合は再び書き込み動作を行ない全てのデータ記憶回路のＰＤＣのデータがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ２８）。
【０１０２】
上記プログラムベリファイにおいて、１回のプログラムの後、３つのベリファイを行なっていた。しかし、初期のプログラムループでは、閾値電圧が上がらない。このため、メモリセルデータ“３”のベリファイ、若しくはメモリセルデータ“３”のベリファイ及びメモリセルデータ“２”のベリファイを省略することもできる。また、終了近くのプログラムループでは、メモリセルデータ“１”への書き込み、若しくはメモリセルデータ“２”及びメモリセルデータ“１”の書き込みは終了している。このため、これらのベリファイ動作は省略することもできる。メモリセルデータ“１”のベリファイが不用になると、ＳＤＣで記憶しているデータを保持する必要がなくなる。このため、次のデータを書き込みのためのデータを外部より読み込んでおくことも可能である。
【０１０３】
（消去動作）
消去動作は、図４の破線で示すブロック単位に実行される。また、各データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）について同時に実行する。消去後、セルの閾値は、図９（ｃ）に示すように、メモリセルのデータ“０”となる。
【０１０４】
ＲＬＳＢ、ＲＥＡＳＢ方法の場合、消去セルの閾値電圧を浅くする必要がある。したがって、消去動作後、ブロック内の全ワード線を選択して、プログラム及びプログラムベリファイリードを行ない、図９（ｃ）に示すように、ベリファイレベル“ｚ”まで書き込み動作を行なう。この時、プログラム及びプログラムベリファイリード動作は、全ワード線を選択状態とし、ベリファイ時の選択ワード線の電位をｚ（例えば−３Ｖ）とし、他は、通常のプログラム及びプログラムベリファイリードと同じ動作により実行する。このようにして、消去後の閾値電圧をプラグラムすることで、閾値分布を狭く設定する。
【０１０５】
上記実施形態によれば、０Ｖより低い負電圧側に、データ“０”を含む複数の閾値電圧を設定している。すなわち、データ“０”“１”を負電圧側に設定している。このため、０Ｖ〜Ｖｒｅａｄの範囲内に、データ“２”“３”の２つのデータを設定すればよい。したがって、各データの閾値電圧分布を広くすることができる。プログラムシーケンス中において、プログラムベリファイにより書き込み不十分であった場合、次回のプログラムは書込み電圧であるＶｐｇｍをΔＶｐｇｍ（微小Ｖｐｇｍ）ずつ上げて、プログラムベリファイとプログラムを繰り返す。このΔＶｐｇｍを大きくすると、プログラム、ベリファイ回数を削減することができるが、閾値電圧の分布が広がるという問題があった。しかし、本実施形態は、閾値電圧分布を広く設定することができる。このため、ΔＶｐｇｍを大きくしても、プログラム、ベリファイ回数を削減することができ、書き込み速度を高速化することが可能である。
【０１０６】
また、選択セルのゲートに負電圧を供給する場合、ワード線を負電位にする必要があり、上のローデコーダ６−１を構成する高電圧ＮチャネルＭＯＳトランジスタＨ．Ｖ．Ｔｒ．が形成された大きな容量を有する基板５１も負電位としなくてはならない。しかし、第１の実施形態は、図１に示すように、大きな容量を有するデータ記憶回路の低電圧ＮチャネルＭＯＳトランジスタＬ．Ｖ．Ｔｒ．が形成されたＰウェル領域５７を、Ｎウェル領域５３内に形成することにより、基板５１の容量の増大を抑制している。このため、基板を高速に負電位に充電することができるとともに、消費電流を低減することが可能である。
【０１０７】
また、プログラムシーケンス、又はリードシーケンスにおいて、データの転送等のセットアップ時に、Ｐ型基板５１を負電圧に設定している。このため、容量の大きな基板５１をプログラム動作毎にチャージする必要がないため、高速な書き込みが可能であるとともに、消費電流を削減することが可能である。
【０１０８】
また、書込み時には、“１”書込み（非書込み）が誤書込みされないように、ＲＥＡＳＢ、ＲＬＳＢ方式が考案されているが、ＮＡＮＤストリング状のチャネルをオフさせるために、ワード線をＶＳＳにするが、このセルが消去セルの場合、閾値レベルが負側に深くなるためワード線を負電位にする。
【０１０９】
また、書き込み時には、前述したように、選択セルのワード線に書き込み電圧Ｖｐｇｍが供給され、プログラムベリファイ時に、書き込み電圧Ｖｐｇｍを少しずつ増加して選択セルの閾値電圧が所定の閾値電圧になるまで繰り返し書き込まれる。図２（ｂ）に示すように、本実施形態の場合、ベリファイレベルＶＣ，ＶＤを図２（ａ）に示す従来に比べて若干低くすることができる。このため、書き込み電圧Ｖｐｇｍを低くすることが可能であり、周辺回路の耐圧を低くすることができるとともに、書き込み電圧Ｖｐｇｍを発生するポンプ回路を小型化できる利点を有している。
【０１１０】
尚、上記実施形態では、２ビット、４値の場合について説明した。しかし、これに限定されるものではなく、３ビット、８値、４ビット、１６値以上の場合にも上記実施形態を適用することが可能である。このような多値データを記憶する場合において、例えば８値の場合であれば４値、１６値の場合であれば８値のデータを負側に設定すればよい。
【０１１１】
また、上記実施形態において、多値データとしての複数の閾値電圧分布の中央部を０Ｖに設定した。しかし、これに限定されるものではなく、図１５（ａ）に示すように、例えば多値データの中央部をデータリテンションが最小な閾値電圧ＤＶｔｈminに設定してもよい。
【０１１２】
さらに、図１５（ｂ）は、各閾値電圧とデータリテンションが最小な閾値電圧ＤＶｔｈminとの差分Ｂ、Ｃ、Ｄと、必要なデータリテンションとの関係を示している。図１５（ｂ）に示すように、データリテンションが最小な閾値電圧から離れるに従って、必要なデータリテンションのマージン、つまり、図２（ａ）（ｂ）に示すベリファイレベルＶＢ、ＶＣ、ＶＤと読み出しレベルＲＢ、ＲＣ、ＲＤの差分ＶＢ−ＲＢ、ＶＣ−ＲＣ、ＶＤ−ＲＤを大きく設定する必要がある。
【０１１３】
図１５（ｂ）に示す従来の場合、データリテンションが最小な閾値電圧との差分Ｂについて、ＶＢ−ＲＢは０．１Ｖ、差分Ｃについて、ＶＣ−ＲＣは０．２Ｖ、差分Ｄについて、ＶＤ−ＲＤは０．３Ｖであり、差分の合計は０．６Ｖである。このため、従来は０．６Ｖのマージンを設定する必要がある。
【０１１４】
これに対して、図１５（ｃ）は、本実施形態に係わり、必要なデータリテンションと閾値電圧との関係を示している。図１５（ｃ）の場合、差分Ｂについて、ＶＢ−ＲＢは０．２Ｖ、差分Ｃについて、ＶＣ−ＲＣは０．１Ｖ、差分ＤについてＶＤ−ＲＤは０．２Ｖであり、差分の合計は０．５Ｖである。このため、０．５Ｖのマージンを設定すればよい。
【０１１５】
このように、トータルのマージンを少なくすることができるため、Ｖｒｅａｄの範囲内において、より多くのデータを記憶することが可能となる。
【０１１６】
（第２の実施形態）
第１の実施形態は、図１３に示すように、第２ページ書き込みにおいて、１回のプログラムに対して、ベリファイ“ｂ’”、ベリファイ“ｃ’”、ベリファイ“ｄ’”の３回のベリファイ動作を行なっている。このため、８値、１６値と設定する閾値電圧の数が多くなるに従い、ベリファイ回数が増大し、書き込み速度が低下するという問題がある。そこで、第２の実施形態は、ベリファイ回数を削減することにより、高速な書き込みを実現する。
【０１１７】
図１６は、第２の実施形態に係るメモリセルアレイの回路構成を示すものであり、ソース線として非選択ビット線を使用する例を示している。この例の場合、ビット線ＢＬ０ｏ，ＢＬ１ｏ〜ＢＬＮｏがソース線として使用される。このため、図１６に示すメモリセルアレイにおいて、図４に示すようなソース線ＳＲＣはなく、選択されたＮＡＮＤセルの一端と、選択されたビット線を接続する選択ゲート、及び選択されたＮＡＮＤセルの他端と、非選択ビット線とを接続する選択ゲートが設けられている。
【０１１８】
すなわち、ＮＡＮＤセルのソース側に、選択ゲートＳ１−１，Ｓ１−２が設けられ、ドレイン側に選択ゲートＳＧＤ１、ＳＧＤ２が設けられている。選択ゲートＳ１−１のゲートはセレクト線ＳＧＳ１に共通接続され、選択ゲートＳ１−２のゲートはセレクト線ＳＧＳ２に接続されている。選択ゲートＳ２−１のゲートはセレクト線ＳＧＤ１に接続され、選択ゲートＳ２−２のゲートはセレクト線ＳＧＤ２に接続されている。
【０１１９】
上記構成において、例えばビット線ＢＬ０ｅ，ＢＬ１ｅ〜ＢＬＮｅの右側に記載したＮＡＮＤセルを選択する場合、セレクト線ＳＧＤ１がハイレベルとされ、選択ゲートＳ２−１がオンとされる。このため、ＮＡＮＤセルの一端がビット線ＢＬ０ｅ，ＢＬ１ｅ〜ＢＬＮｅに接続される。これとともに、セレクト線ＳＧＳ１がハイレベルとされ、選択ゲートＳ１−１がオンとされる。このため、ＮＡＮＤセルの他端がソース線としてのビット線ＢＬ０ｏ，ＢＬ１ｏ〜ＢＬＮｏに接続される。
【０１２０】
また、例えばビット線ＢＬ０ｅ，ＢＬ１ｅ〜ＢＬＮｅの左側に記載したＮＡＮＤセルを選択する場合、セレクト線ＳＧＤ２がハイレベルとされ、選択ゲートＳ２−２がオンとされる。このため、ＮＡＮＤセルの一端がビット線ＢＬ０ｅ，ＢＬ１ｅ〜ＢＬＮｅに接続される。これとともに、セレクト線ＳＧＳ２がハイレベルとされ、選択ゲートＳ１−２がオンとされる。このため、ＮＡＮＤセルの他端がソース線としてのビット線ＢＬ０ｏ，ＢＬ１ｏ〜ＢＬＮｏに接続される。
【０１２１】
偶数番目のビット線ＢＬ０ｅ，ＢＬ１ｅ〜ＢＬｋｅに対して、奇数番目のビット線ＢＬ０ｏ，ＢＬ１ｏ〜ＢＬｋｏはソース線であるため、ワード線ＷＬ０、ＷＬ１〜ＷＬ３０の順にメモリセルが選択されてデータが書き込まれる。
【０１２２】
第２の実施形態は、閾値電圧が第１の実施形態のように負電圧であっても実施可能であるが、説明を容易化するため、正の閾値電圧として説明する。
【０１２３】
ここで、複数のメモリセルに、例えばレベルＡ（ａ’＝０．５Ｖ）、とレベルＢ（ｂ’＝１．５Ｖ）を書き込む場合を考える。この場合、選択ワード線の電位をｂ’＝１．５Ｖに設定し、レベルＡを書き込むセルに対応した非選択ビット線（ソース線）に電位ｂ’−ａ’（１Ｖ）を供給し、レベルＢを書き込むセルに対応した非選択ビット線（ソース線）に電位０Ｖを供給する。この後、レベルＡを書き込んでいるセルに対応する選択ビット線（セルのドレイン）に電位ｂ’−ａ’＋Ｖｐｒｅ（０．６Ｖ）＝１．６Ｖを供給し、レベルＢを書き込んでいるセルに対応する選択ビット線（セルのドレイン）にＶｐｒｅ（０．６Ｖ）を供給する。
【０１２４】
この時、セルのドレイン側セレクト線ＳＧＤ１とＳＧＤ２のうちの一方と、ソース側セレクト線ＳＧＳ１とＳＧＳ２のうちの一方を前述したようにそれぞれ選択する。このようにすることにより、１回のベリファイリードで複数のレベルを読み出すことができる。
【０１２５】
図１７は、ステップ３１において、ベリファイ（ｂ’）、ベリファイ（ｃ’）、ベリファイ（ｄ’）の３回のベリファイ動作を１度に行う場合のプログラムシーケンスの例を示している。
【０１２６】
また、図１８は、ステップ３２において、ベリファイ（ｂ’）、ベリファイ（ｃ’）の２回のベリファイ動作を１度に行う場合のプログラムシーケンスの例を示している。
【０１２７】
図１７、図１８において、図１３と同一部分には同一符号を付している。
【０１２８】
図１９は、第２の実施形態に適用されるデータ記憶回路１０の一例を示している。図１９において、図７と同一部分には同一符号を付している。図１９において、図７と異なるのは、選択されたビット線から読み出された電圧を保持するＴＤＣＡとＴＤＣＢを有し、且つ、一対のビット線ＢＬｅ，ＢＬｏのうち、ビット線ＢＬｏをソース線として使用する。さらに、このソース線を充電する充電経路を有する点である。
【０１２９】
すなわち、図１９において、ＴＤＣＡは、トランジスタ６１ｔ＿Ａ，６２ｂ＿Ａを介してビット線ＢＬｅに接続されたトランジスタ６１ｗに接続されている。トランジスタ６１ｔ＿Ａのゲートには信号ＢＬＣＬＡＭＰ＿Ａが供給され、トランジスタ６２ｂ＿ＡのゲートはＳＤＣのノードＮ２ｂに接続されている。ＴＤＣＡは、ＭＯＳキャパシタ６１ｐ＿Ａにより構成されている。このキャパシタ６１ｐ＿Ａの一端は接続ノードＮ３に接続され、他端には信号ＢＯＯＳＴが供給されている。接続ノードＮ３は、トランジスタ６１ｈ＿Ａ、６２ａ＿Ａを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｈ＿Ａのゲートには信号ＢＬＣ１が供給され、トランジスタ６２ａ＿Ａのゲートは、ＳＤＣのノードＮ２ａに接続されている。さらに、接続ノードＮ３は、トランジスタ６１ｑ＿Ａを介してＤＤＣを構成するトランジスタ６１ｒに接続されている。トランジスタ６１ｑ＿Ａのゲートには信号ＲＥＧが供給されている。さらに、接続ノードＮ３にはトランジスタ６１ｕ＿Ａの電流通路の一端が接続されている。このトランジスタ６１ｕ＿Ａの電流通路の他端には、信号ＶＰＲＥ＿Ａが供給され、ゲートには、信号ＢＬＰＲＥ＿Ａが供給されている。
【０１３０】
一方、ＴＤＣＢは、トランジスタ６１ｔ＿Ｂ，６２ｂ＿Ｂを介してビット線ＢＬｅに接続されたトランジスタ６１ｗに接続されている。トランジスタ６１ｔ＿Ｂのゲートには信号ＢＬＣＬＡＭＰ＿Ｂが供給され、トランジスタ６２ｂ＿ＢのゲートはＳＤＣのノードＮ２ｂに接続されている。ＴＤＣＢは、ＭＯＳキャパシタ６１ｐ＿Ｂにより構成されている。このキャパシタ６１ｐ＿Ｂの一端は接続ノードＮ４に接続され、他端には信号ＢＯＯＳＴが供給されている。接続ノードＮ４は、トランジスタ６１ｈ＿Ｂ、６２ａ＿Ｂを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｈ＿Ｂのゲートには信号ＢＬＣ１が供給され、トランジスタ６２ａ＿Ｂのゲートは、ＳＤＣのノードＮ２ｂに接続されている。さらに、接続ノードＮ４は、トランジスタ６１ｑ＿Ｂを介してＤＤＣを構成するトランジスタ６１ｒに接続されている。トランジスタ６１ｑ＿Ｂのゲートには信号ＲＥＧが供給されている。さらに、接続ノードＮ４にはトランジスタ６１ｕ＿Ｂの電流通路の一端が接続されている。このトランジスタ６１ｕ＿Ｂの電流通路の他端には、信号ＶＰＲＥ＿Ｂが供給され、ゲートには、信号ＢＬＰＲＥ＿Ｂが供給されている。
【０１３１】
また、一端がソース線ＳＲＣとしてのビット線ＢＬｏに接続されたトランジスタ６１ｘの他端は、トランジスタ６２ｃ＿Ａ、６２ｃ＿Ｂの一端に接続されている。トランジスタ６２ｃ＿Ａの他端には、電圧ＢＬＣＲＬ＿Ａが供給され、ゲートはＳＤＣのノードＮ２ａに接続されている。トランジスタ６２ｃ＿Ｂの他端には、電圧ＢＬＣＲＬ＿Ｂが供給され、ゲートはＳＤＣのノードＮ２ｂに接続されている。これらトランジスタトランジスタ６２ｃ＿Ａ、６２ｃ＿Ｂは、ソース線としてのビット線ＢＬｏの充電経路を構成している。電圧ＢＬＣＲＬ＿Ａ、ＢＬＣＲＬ＿Ｂは、前記制御信号及び制御電圧発生回路７により発生される。電圧ＢＬＣＲＬ＿Ａ、ＢＬＣＲＬ＿Ｂは、例えば、ｂ’−ａ’（１Ｖ）又は０Ｖに設定される。
【０１３２】
上記構成によれば、データ記憶回路１０毎に、非選択ビット線の充電経路を有している。このため、ソース線ＳＲＣとしてのビット線ＢＬｏに複数の電位、例えば、ｂ’−ａ’（１Ｖ）又は０Ｖを供給することができる。また、選択ビット線（セルのドレイン）に複数の電位、例えばｂ’−ａ’＋Ｖｐｒｅ（１．６Ｖ）又はＶｐｒｅ（０．６Ｖ）を供給することができる。
【０１３３】
上記構成において、メモリセルにレベルＡを書き込む場合、ＳＤＣのノードＮ２ａはハイレベル、Ｎ２ｂはローレベルに設定され、メモリセルにレベルＢを書き込む場合、ＳＤＣのノードＮ２ａはローレベル、Ｎ２ｂはハイレベルに設定される。このため、ＳＤＣのノードＮ２ａ，Ｎ２ｂのレベルに応じて、トランジスタ６２ａ＿Ａ，６２ａ＿Ｂ，６２ｂ＿Ａ，６２ｂ＿Ｂ，６２ｃ＿Ａ，６２ｃ＿Ｂがオン又はオフに設定される。この状態において、それぞれの電位がビット線に供給される。
【０１３４】
ワード線ＷＬ０に接続されたセルにデータ“１”（非書込みデータ）を書き込む場合、ワード線ＷＬ０をＶｐｇｍに設定し、セレクト線ＳＧＳ１をＶｓｓ、セレクト線ＳＧＳ２をＶｓｓに設定し、ビット線がＶｄｄとなり、セルのチャネルはブートされ高い電位となるが、セレクト線ＳＧＳ２はＶｓｓとなっているため、選択ゲートＳ１−２において、ＧＩＤＬ（Gate Induced Drain leakage）が発生し、ワード線ＷＬ０に接続されたセルが誤書き込みされてしまう問題がある。このため、セレクト線ＳＧＳ２をＶｄｄ又は中間電位として電界を緩和させる。又は、プログラム時、セレクト線ＳＧＳ１をＶｄｄ，ＳＧＳ２をＶｄｄとして非選択ビット線ＢＬｏにも選択ビット線ＢＬｅと同じ電位を与える。この場合、図１９に示すデータ記憶回路には、点線で記載されているゲートに信号ＢＬＳｏが入力されているトランジスタ６１ｖを追加し、このトランジスタ６１ｖを介して選択ビット線ＢＬｅと同じ電位をビット線ＢＬｏに供給する。
【０１３５】
また、レベルＡのベリファイリードを行なっている場合において、セルがオフする場合、ビット線の電位はｂ’−ａ’＋Ｖｐｒｅ（１．６Ｖ）となり、セルがオンする場合、ビット線の電位はｂ’−ａ’（１．０Ｖ）となる。一方、レベルＢのベリファイリードを行なっている場合において、セルがオフする場合、ビット線の電位はＶｐｒｅ（０．６Ｖ）となり、セルがオンする場合、ビット線の電位は０Ｖとなる。
【０１３６】
ビット線の電位をＰＤＣに読み出すとき、例えば信号ＶＰＲＥ＿Ａ，ＶＰＲＥ＿ＢをＶｄｄとし、トランジスタ６１ｕ＿Ａ，６１ｕ＿ＢをオンさせてＴＤＣＡ及びＴＤＣＢをＶｄｄに設定する。この後、信号ＢＯＯＳＴをハイレベルとし、ＴＤＣＡ及びＴＤＣＢを２Ｖｄｄ近くに昇圧する。次いで、信号ＢＬＣＬＡＭＰＡをｂ’−ａ’＋Ｖｓｅｎ＋Ｖｔｈ（１．４Ｖ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰＢをＶｓｅｎ＋Ｖｔｎ（０．４Ｖ＋Ｖｔｈ）に設定する。この結果、ビット線がハイレベルの場合、ＴＤＣＡ及びＴＤＣＢは、２Ｖｄｄのままであり、ビット線がローレベルの場合、ＴＤＣＡ及びＴＤＣＢはローレベルとなる。この後、信号ＢＯＯＳＴを下げ、信号ＢＬＣ１をハイレベルとして、ＴＤＣＡ及びＴＤＣＢのデータをＰＤＣに転送する。すなわち、レベルＡを書き込んで十分に書き込まれている場合、ＴＤＣＡのハイレベルがＰＤＣに転送され、レベルＢを書き込んで十分に書き込まれている場合、ＴＤＣＢのハイレベルがＰＤＣに転送される。
【０１３７】
一方、レベルＡを書き込んでいて書き込みが不十分である場合、ＴＤＣＡのローレベルがＰＤＣに転送され、レベルＢを書き込んでいて書き込みが不十分である場合、ＴＤＣＢのローレベルがＰＤＣに転送される。
【０１３８】
また、読み出し動作中、メモリセルの基板であるＰ型のウェル領域は、第１実施形態と同様に接地電位Ｖｓｓに設定される。しかし、第２の実施形態の場合、非選択ビット線（ソース）に電位を与えるため、メモリセルにバックバイアスが加わってしまう。したがって、これを回避する必要がある。
【０１３９】
図２０、図２１、図２２は、第２の実施形態に係るメモリセルアレイの断面図を示している。図２０、図２１、図２２示すように、メモリセルＭＣ相互間に設けられた素子分離領域としてのＳＴＩ（Shallow Trench Isolation）は、Ｐウェル領域５５より深く形成され、Ｐウェル領域５５をＮＡＮＤセル（ビット線）毎に分離している。また、このＮＡＮＤセル毎のＰウェル領域５５に、非選択ビット線（ソース）と同じ電位を与えることにより、メモリセルアレイのバックバイアスを除去することもできる。
【０１４０】
図１６に示す回路構成の場合、選択ゲートＳ１−１，Ｓ１−２、Ｓ２−１，Ｓ２−２により１つのデータ記憶回路１０に接続された１対のビット線、例えばビット線ＢＬ０ｅ，ＢＬ０ｏの接続を制御し、非選択ビット線をソース線として使用していた。しかし、隣接するビット線の相互間隔が狭い場合、ビット線と拡散層とを接続するコンタクトＣＴを形成することが困難となる。
【０１４１】
図２３は、図１６の変形例を示すものであり、コンタクトＣＴの形成を容易化している。尚、図２３において、図１６と同一部分には同一符号を付している。
【０１４２】
図２３は、ビット線と拡散層とを接続するコンタクトＣＴの位置を、ビット線毎に、ＮＡＮＤセルの一端又は他端に交互に配置している。すなわち、ビット線ＢＬ０ｅ…ＢＬ（Ｎ−１）ｅ，ＢＬＮｅにおいて、コンタクトＣＴは、選択ゲートＳ２−２の拡散層に接続され、ビット線ＢＬ０ｏ…ＢＬ（Ｎ−１）ｏ，ＢＬＮｏにおいて、コンタクトＣＴは、選択ゲートＳ１−１の拡散層に接続されている。
【０１４３】
上記構成において、選択ゲートＳ１−１，Ｓ１−２、Ｓ２−１，Ｓ２−２により、隣接するデータ記憶回路１０に接続される非選択ビット線をソース線として利用する。すなわち、例えばセレクト線ＳＧＤ１がハイレベルで、ＳＧＤ２がローレベル、ＳＧＳ１がハイレベルで、ＳＧＳ２がローレベルの場合、選択ゲートＳ２−１がオン、Ｓ２−２がオフ、Ｓ１−１がオン、Ｓ１−２がオフとなる。このため、データ記憶回路１０−０に注目すると、ビット線ＢＬ０ｏが選択され、データ記憶回路１０−１に接続された非選択ビット線ＢＬ１ｅがソース線として使用される。
【０１４４】
また、セレクト線ＳＧＤ１がローレベルで、ＳＧＤ２がハイレベル、ＳＧＳ１がローレベルで、ＳＧＳ２がハイレベルの場合、選択ゲートＳ２−１がオフ、Ｓ２−２がオン、Ｓ１−１がオフ、Ｓ１−２がオンとなる。このため、データ記憶回路１０−１に注目すると、接続されたビット線ＢＬ１ｅが選択され、データ記憶回路１０−０に接続された非選択ビット線ＢＬ１ｏがソース線として使用される。
【０１４５】
図２３に示す構成によれば、隣接するビット線において、拡散層とビット線とを接続するコンタクトが、ＮＡＮＤセルの一端、又は他端に交互となっている。したがって、ビット線の相互間隔が狭い場合においても、ビット線と拡散層とのコンタクトを容易に形成することができる。したがって、コンタクトを配置するためのマージンを削減することができるため、素子の微細化に有利である。
【０１４６】
また、図１６において、例えばビット線ＢＬＮｅをプリチャージし、ビット線ＢＬＮｏをソース線として使用して、オン状態のセルの電位を読み出す場合、ビット線ＢＬＮｅの電位は、Ｖｐｒｅ（０．６Ｖ）からＶｓｓ（０Ｖ）へ低下し、あるいは電位ｂ’−ａ’＋Ｖｐｒｅ（１．６Ｖ）から電位ｂ’−ａ’（１Ｖ）へと低下する。このとき、隣接ビット線間の容量Ｃｐのカップリングにより、隣のビット線ＢＬ（Ｎ−１）ｏの電位も低下してしまう可能性がある。
【０１４７】
そこで、ビット線を一旦プリチャージするのではなく、常にチャージすることにより、ビット線ＢＬ０ｅの電位をＶｐｒｅ（０．６Ｖ）、又は電位ｂ’−ａ’＋Ｖｐｒｅ（１．６Ｖ）に保持するようにする。このような構成とすると、ソース線としてのビット線に接続され、Ｖｓｓ（０Ｖ）又はｂ’−ａ’（１Ｖ）の電圧を供給している制御信号及び制御電圧発生回路７に電流が流れ込む。しかし、例えば電流が安定するまでの時間を確保したり、先ず、大きな電流が流れるセルからデータを読み出し、この後、この大きな電流が流れるセルを除き、電流が小さいセルに対して読み出し動作を行い、再度この動作を繰り返すことにより、読み出すことが可能である。
【０１４８】
また、図１６において、ビット線ＢＬ０ｅ、ＢＬ２ｅ、ＢＬ４ｅ…からデータを読み出すとき、ビット線ＢＬ０ｏ、ＢＬ２ｏ、ＢＬ４ｏをソース線としている。しかし、隣接するビット線ＢＬ１ｅ及びＢＬ１ｏ、ＢＬ３ｅ及びＢＬ３ｏ、ＢＬ５ｅ及びＢＬ５ｏ…に固定電位（例えば０Ｖ）を与え、これらビット線ＢＬ１ｅ及びＢＬ１ｏ、ＢＬ３ｅ及びＢＬ３ｏ、ＢＬ５ｅ及びＢＬ５ｏ…をシールドとしてカップリングを抑えることも可能である。この場合、図１６に示すデータ記憶回路は４ビット線に１つ接続される構造となる。
【０１４９】
上記第２の実施形態によれば、隣接する非選択のビット線をソース線として使用し、セルに書き込むべきレベルがＢである場合、ソース線に接地電位を供給し、セルに書き込むべきレベルがＡ（＜Ｂ）である場合、ソース線に電位Ｂ−Ａを供給し、レベルＢを書き込んでいるセルに対応する選択ビット線にＶｐｒｅを供給し、レベルＡを書き込むべきセルに対応する選択ビット線に電位Ｂ−Ａ＋Ｖｐｒｅを供給し、選択ワード線を電位Ｂにしている。さらに、データ記憶回路１０は、２系統のＴＤＣＡ、ＴＤＣＢを有し、これらＴＤＣＡ、ＴＤＣＢをＳＤＣに記憶されたデータにより切り替えている。このため、メモリセルに書き込まれる複数の閾値電圧を同時にベリファイすることができる。したがって、ベリファイ回数を削減することができ、書き込み速度を高速化することができる。
【０１５０】
尚、第２の実施形態において、奇数番目のビット線ＢＬ０ｏ，ＢＬ１ｏ〜ＢＬｋｏと、偶数番目のビット線ＢＬ０ｅ，ＢＬ１ｅ〜ＢＬｋｅを選択的にソース線とすることも可能である。この場合、図１６に示す構成において、例えばビット線ＢＬ０ｏが選択される場合、セレクト線ＳＧＳ１がハイレベルとされ、選択ゲートＳ１−１がオンとされる。このため、ＮＡＮＤセルの一端がビット線ＢＬ０ｏに接続される。これとともに、セレクト線ＳＧＤ１がハイレベルとされ、選択ゲートＳ２−１がオンとされる。このため、ＮＡＮＤセルの他端が非選択ビット線ＢＬ０ｅに接続される。この非選択ビット線ＢＬ０ｅはソース線として動作する。この場合、ワード線ＷＬ３１、ＷＬ３０〜ＷＬ０の順にメモリセルが選択されてデータが書き込まれる。
【０１５１】
一方、例えばビット線ＢＬ０ｅが選択された場合、セレクト線ＳＧＤ２がハイレベルとされ、選択ゲートＳ２−２がオンとされる。このため、ＮＡＮＤセルの一端がビット線ＢＬ０ｅに接続される。これとともに、セレクト線ＳＧＳ２がハイレベルとされ、選択ゲートＳ１−２がオンとされる。このため、ＮＡＮＤセルの他端が非選択ビット線ＢＬ０ｏに接続される。この非選択ビット線ＢＬ０ｏはソース線として動作する。
【０１５２】
また、この場合、データ記憶回路は、図１９に破線で示すように、ビット線ＢＬ０ｏとデータ記憶回路１０とを接続するトランジスタ６１ｖと、ビット線ＢＬ０ｅとビット線の充電回路とを接続するトランジスタ６１ｙを設け、電圧ＢＬＣＲＬ＿Ａ、ＢＬＣＲＬ＿Ｂをトランジスタ６２ｃ＿Ａ，６２ｃ＿Ｂ、６１ｘ、６１ｙにより選択的に奇数番目、偶数番目のビット線に供給すればよい。
【０１５３】
本発明は、上記第１、第２の実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【０１５４】
【図１】第１の実施形態に係る半導体記憶装置を示す断面図。
【図２】従来と第１の実施形態との閾値電圧の関係を示す図。
【図３】第１の実施形態に係る半導体記憶装置の一例を示す構成図。
【図４】図３に示すメモリセルアレイ及びビット線制御回路の構成を示す回路図。
【図５】図５（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。
【図６】第１の実施形態に係る消去、プログラム、読み出し時において、各ウェルに供給される電位を示す図。
【図７】図３に示すデータ記憶回路の一例を示す回路図。
【図８】図２に示す負電圧発生回路の一例を示す回路図。
【図９】図９（ａ）（ｂ）（ｃ）は、メモリセルのデータとメモリセルの閾値の関係を示す図。
【図１０】第１の実施形態における書き込み順序を示す図。
【図１１】図２に示すローデコーダの一部を構成するトランスファーゲートを示す図。
【図１２】第１ページの書き込み動作を示すフローチャート。
【図１３】第２ページの書き込み動作を示すフローチャート。
【図１４】図１４（ａ）（ｂ）はＲＬＳＢ書き込み方式における各部の電圧示す図、図１４（ｃ）はＲＥＡＳＢ書き込み方式における各部の電圧示す図。
【図１５】図１５（ａ）は、第１の実施形態の変形例を示す図、図１５（ｂ）は従来の必要なデータリテンションを示す図、図１５（ｃ）は、第１の実施形態に係る必要なデータリテンションを示す図。
【図１６】第２の実施形態に係るメモリセルアレイ及びビット線制御回路の構成を示す回路図。
【図１７】第２の実施形態に係る第２の書き込み動作を示すフローチャート。
【図１８】図１７の変形例を示すフローチャート。
【図１９】第２の実施形態に係るデータ記憶回路の一例を示す回路図。
【図２０】第２の実施形態に係るメモリセルアレイの断面図。
【図２１】図２０の２１−２１線に沿った断面図。
【図２２】図２０の２２−２２線に沿った断面図。
【図２３】図１６の変形例を示す回路図。
【符号の説明】
【０１５５】
１…メモリセルアレイ、２…ビット線制御回路、６…ワード線制御回路、６−１…ローデコーダ、７…制御信号及び制御電圧発生回路、７−１…負電圧発生回路、１０…データ記憶回路、５３、５３ａ…Ｎウェル領域、５７，５８…Ｐウェル領域、ＭＣ…メモリセル、ＷＬ０〜ＷＬ３１…ワード線、ＢＬＯｅ、ＢＬＯｏ…ビット線、Ｓ１，Ｓ１−１，Ｓ１−２，Ｓ２，Ｓ２−１，Ｓ２−２…選択ゲート、ＳＧＳ、ＳＧＤ…セレクト線、ＨＶＮＴｒ…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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