(57)【要約】  【課題】不純物拡散層をビットラインとする不揮発性半導体記憶装置において、ビットラインの低抵抗化により読み出し動作の高速化を実現できると共に微細化をも実現できるようにする。  【解決手段】不揮発性半導体記憶装置は、半導体基板１０１の上に行列状に且つ孤立して配置され、半導体基板１０１との間にゲート絶縁膜１０２をそれぞれ介在させて形成された複数のゲート電極１０３と、半導体基板１０１の上部における、複数のゲート電極１０３のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層１０６とを有している。複数の拡散層１０６は、少なくともその上部に金属層又は金属のシリサイド層１０８を有している。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体領域の上に行列状に且つ孤立して配置され、前記半導体領域との間にゲート絶縁膜をそれぞれ介在させて形成された複数のゲート電極と、
前記半導体領域の上部における、前記複数のゲート電極のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層とを備え、
前記複数の拡散層は、少なくともその上部に金属層又は金属シリサイド層を有していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート絶縁膜は、電荷を蓄積可能な絶縁膜を含む積層膜であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記積層膜は、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層からなることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記各ゲート電極は、それぞれが前記半導体領域側から順次形成された浮遊ゲート電極、容量絶縁膜及び制御ゲート電極からなり、
前記浮遊ゲート電極は、電荷を蓄積することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のゲート電極のうちの列方向に配置されたゲート電極同士の間の領域にそれぞれ形成され、紫外線の透過量が酸化シリコンよりも少ない材料によって形成されたゲート間絶縁膜をさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記各ゲート電極は、少なくともその上部に金属層又は金属シリサイド層を有していることを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記各ゲート電極は、該ゲート電極の上面に形成されたキャップ絶縁膜とその側面上に形成された側壁絶縁膜とを有し、
前記拡散層の上に自己整合的に形成され、前記拡散層とそれぞれ電気的に接続された複数のコンタクトプラグをさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記半導体領域はシリコンからなり、前記ゲート電極は多結晶シリコンからなることを特徴とする請求項１〜７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
半導体領域の上に、ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、前記ゲート電極形成膜から行列状に且つ孤立して配置された複数のゲート電極構造体を形成する工程（ｂ）と、
前記複数のゲート電極構造体のうちの列方向に隣接するゲート電極構造体同士の間の領域に、それぞれ第１の埋め込み絶縁膜を形成する工程（ｃ）と、
前記各ゲート電極構造体及び第１の埋め込み絶縁膜をマスクとして、前記半導体領域にイオン注入を行なうことにより、前記半導体領域の上部における、前記複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程（ｄ）と、
前記各拡散層の上部を金属によりシリサイド化する工程（ｅ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記工程（ｂ）は、
前記複数のゲート電極構造体を形成するよりも前に、形成した前記ゲート電極形成膜に対して選択的にエッチングを行なうことにより、前記ゲート電極形成膜から列方向に延びるストライプ状パターンを形成する工程と、
形成した前記ストライプ状パターン同士の間の各空隙を第２の埋め込み絶縁膜により埋め込む工程と、
形成した前記第２の埋め込み絶縁膜を残した状態で、前記ストライプ状パターンから前記複数のゲート電極構造体を形成する工程とを含み、
前記工程（ｃ）は、前記第１の埋め込み絶縁膜を形成した後、前記第２の埋め込み絶縁膜及び該第２の埋め込み絶縁膜の下側に位置する前記ゲート絶縁膜を除去する工程を含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記工程（ｂ）は、前記ゲート電極形成膜を形成した後、前記ストライプ状パターンを形成するよりも前に、前記ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、前記ゲート電極形成膜に対するパターニングは、前記キャップ絶縁膜と共に行ない、
前記工程（ｄ）は、前記複数の拡散層を形成した後、前記ゲート電極構造体における前記拡散層側の側面上に側壁絶縁膜を形成する工程を含み、
前記工程（ｅ）よりも後に、前記キャップ絶縁膜及び側壁絶縁膜をマスクとして、前記各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程（ｆ）をさらに備えていることを特徴とする請求項９又は１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記半導体領域はシリコンからなり、前記ゲート電極形成膜は多結晶シリコンからなり、前記第１の埋め込み絶縁膜は窒化シリコンからなり、前記第２の埋め込み絶縁膜は酸化シリコンからなることを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
半導体領域の上に、ゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、前記ゲート電極形成膜から行方向に延びる第１のストライプ状パターンを形成する工程（ｂ）と、
形成した前記第１のストライプ状パターン同士の間の各空隙を埋め込み絶縁膜により埋め込む工程（ｃ）と、
前記第１のストライプ状パターン及び埋め込み絶縁膜に対して列方向に延びる第２のストライプ状パターンを持つように選択的にエッチングを行なうことにより、前記ストライプ状パターンから、行列状に配置され且つ前記埋め込み絶縁膜を列方向に対向する各壁面同士の間に残存させた複数のゲート電極構造体を形成する工程（ｄ）と、
前記各ゲート電極構造体及び埋め込み絶縁膜をマスクとして、前記半導体領域にイオン注入を行なうことにより、前記半導体領域の上部における、前記複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程（ｅ）と、
前記各拡散層の上部を金属によりシリサイド化する工程（ｆ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記工程（ｂ）は、前記ゲート電極形成膜を形成した後、前記第１のストライプ状パターンを形成するよりも前に、前記ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、前記ゲート電極形成膜に対するパターニングは、前記キャップ絶縁膜と共に行ない、
前記工程（ｅ）は、前記複数の拡散層を形成した後、前記ゲート電極構造体における前記拡散層側の側面上に側壁絶縁膜を形成する工程を含み、
前記工程（ｆ）よりも後に、前記キャップ絶縁膜及び側壁絶縁膜をマスクとして、前記各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程（ｇ）をさらに備えていることを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記ゲート電極形成膜は多結晶シリコンからなり、
前記キャップ絶縁膜及び側壁絶縁膜は窒化シリコンからなることを特徴とする請求項１１又は１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記工程（ａ）において、前記ゲート絶縁膜は、前記半導体領域の上に、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層を順次積層して形成することを特徴とする請求項９又は１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記ゲート電極形成膜は多結晶シリコンからなり、
前記拡散層をシリサイド化する工程において、前記各ゲート電極構造体の上部をも金属シリサイド化することを特徴とする請求項９又は１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記ゲート絶縁膜はトンネル絶縁膜であり、
前記工程（ｂ）において、前記ゲート電極形成膜は、前記トンネル絶縁膜の上に浮遊ゲート形成膜、容量絶縁膜及び制御ゲート形成膜を順次積層して形成し、
前記ゲート電極構造体は、前記浮遊ゲート形成膜から形成された浮遊ゲート電極と、前記容量絶縁膜と、前記制御ゲート形成膜から形成された制御ゲート電極とから構成されることを特徴とする請求項９又は１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記浮遊ゲート形成膜及び制御ゲート形成膜のうち少なくとも前記制御ゲート形成膜は多結晶シリコンからなり、
前記拡散層をシリサイド化する工程において、前記制御ゲート電極の上部をも金属シリサイド化することを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成された不純物拡散層をビットラインに持つ不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置のうち半導体基板に形成された不純物拡散層をビットラインとする不揮発性半導体記憶装置は、高集積化が可能なデバイスとして注目されている。
【０００３】
図２５は従来の拡散層をビットラインに持つ不揮発性半導体記憶装置の断面構成を示している（例えば、特許文献１を参照。）。図２５に示すように、従来例に係るメモリセルは、ｐ型シリコンからなる基板１の上部に形成されたソース／ドレイン領域となる拡散層２、３と、基板１における拡散層２、３同士の間に形成されたチャネル領域４とを有している。チャネル領域４の上方には、シリコン酸化膜５、シリコン窒化膜６及びシリコン酸化膜７からなる積層膜であるゲート絶縁膜８が形成され、該ゲート絶縁膜８の上にはゲート電極９が形成されている。ゲート電極９はワード線として機能する。また、拡散層２、３とゲート電極９との間には層間絶縁膜１０が形成されている。ゲート絶縁膜８を構成するシリコン窒化膜６に対してチャネル領域４からホットエレクトロンを注入することにより、所望のデータが書き込まれる。ここで、図示はしていないが、シリコン窒化膜６と拡散層３とは、上下方向の一部がオーバーラップするように形成されており、また、シリコン窒化膜６と拡散層２との間には、所定の間隔１１をおくためのオフセット部１１が設けられている。
【特許文献１】特開２０００―０３１４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の不揮発性半導体記憶装置は、ビットラインを構成する不純物拡散層の低抵抗化が困難であるという問題を有している。図２５に示すように、従来の不揮発性半導体記憶装置においては、ビットラインである拡散層２、３の上には、層間絶縁膜１０が埋め込まれるように形成されている。このため、低抵抗化を図る金属によるシリサイド化処理を実施できない。このように、拡散層２、３が低抵抗化されない場合には、拡散層２、３における寄生抵抗が増大して、飽和電流量が減少することにより、読み出し動作を高速化することが困難となる。また、シリサイド化処理に代えて、拡散層２、３の低抵抗化を図る手法として、該拡散層２、３に複数のコンタクトプラグ（いわゆる裏打ちコンタクト）を設ける場合には、複数のコンタクトプラグを形成するための面積が増大することにより、トランジスタ等の素子形成領域の面積が圧迫されてしまう。
【０００５】
また、従来の不揮発性半導体記憶装置の製造方法は、拡散層２、３を形成した後に層間絶縁膜１０を形成しているため、高温の熱処理を伴う通常のトランジスタを形成する以外にも、通常のトランジスタの製造プロセスでは実施されない工程が付加されている。このため、拡散層２、３の不純物が熱拡散してしまい、拡散層２、３を微細化することが困難である。さらに、不揮発性半導体記憶装置をロジック回路部と１つのチップに混載する場合には、拡散層２、３及び層間絶縁膜１０を形成した後に、ロジック回路部におけるトランジスタのゲート電極を形成しなければならず、ロジック回路部に対する熱処理によって、さらに拡散層２、３の不純物が熱拡散してしまい、微細化はより一層困難となる。
【０００６】
本発明は、前記従来の問題に鑑み、不純物拡散層をビットラインとする不揮発性半導体記憶装置において、ビットラインの低抵抗化により読み出し動作の高速化を実現できると共に微細化をも実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置の製造方法を、行列状で且つ孤立して形成された複数のゲート電極のうちビット線が延びる方向（列方向）に隣接するゲート電極同士の間に埋め込み絶縁膜（ゲート間絶縁膜）を形成して複数のゲート電極を埋め込み絶縁膜を含め列方向に延びるストライプ状パターンとした後、半導体領域における該ストライプ状パターンの間の領域にそれぞれ拡散層を形成し、形成された各拡散層を金属によりシリサイド化する構成とする。
【０００８】
具体的に、本発明に係る不揮発性半導体記憶装置は、半導体領域の上に行列状に且つ孤立して配置され、半導体領域との間にゲート絶縁膜をそれぞれ介在させて形成された複数のゲート電極と、半導体領域の上部における、複数のゲート電極のうちの行方向に配置されたゲート電極同士の間の領域にそれぞれ形成されたビット線である複数の拡散層とを備え、複数の拡散層は、少なくともその上部に金属層又は金属シリサイド層を有していることを特徴とする。
【０００９】
本発明の不揮発性半導体記憶装置において、ゲート絶縁膜は、電荷を蓄積可能な絶縁膜を含む積層膜であることが好ましい。
【００１０】
この場合に、積層膜は、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層からなることが好ましい。
【００１１】
また、本発明の不揮発性半導体記憶装置において、各ゲート電極は、それぞれが半導体領域側から順次形成された浮遊ゲート電極、容量絶縁膜及び制御ゲート電極からなり、浮遊ゲート電極は、電荷を蓄積することが好ましい。
【００１２】
本発明の不揮発性半導体記憶装置は、複数のゲート電極のうちの列方向に配置されたゲート電極同士の間の領域にそれぞれ形成され、紫外線の透過量が酸化シリコンよりも少ない材料によって形成されたゲート間絶縁膜をさらに備えていることが好ましい。
【００１３】
本発明の不揮発性半導体記憶装置において、各ゲート電極は、少なくともその上部に金属層又は金属シリサイド層を有していることが好ましい。
【００１４】
本発明の不揮発性半導体記憶装置において、各ゲート電極は、該ゲート電極の上面に形成されたキャップ絶縁膜とその側面上に形成された側壁絶縁膜とを有しており、該不揮発性半導体記憶装置は、拡散層の上に自己整合的に形成され、該拡散層とそれぞれ電気的に接続された複数のコンタクトプラグをさらに備えていることが好ましい。
【００１５】
本発明の不揮発性半導体記憶装置において、半導体領域はシリコンからなり、ゲート電極は多結晶シリコンからなることが好ましい。
【００１６】
また、本発明に係る第１の不揮発性半導体記憶装置の製造方法は、行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法を対象とし、半導体領域の上に、ゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、ゲート電極形成膜から行列状に且つ孤立して配置された複数のゲート電極構造体を形成する工程（ｂ）と、複数のゲート電極構造体のうちの列方向に隣接するゲート電極構造体同士の間の領域に、それぞれ第１の埋め込み絶縁膜を形成する工程（ｃ）と、各ゲート電極構造体及び第１の埋め込み絶縁膜をマスクとして、半導体領域にイオン注入を行なうことにより、半導体領域の上部における、複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程（ｄ）と、各拡散層の上部を金属によりシリサイド化する工程（ｅ）とを備えていることを特徴とする。
【００１７】
第１の不揮発性半導体記憶装置の製造方法において、工程（ｂ）は、複数のゲート電極構造体を形成するよりも前に、形成したゲート電極形成膜に対して選択的にエッチングを行なうことにより、ゲート電極形成膜から列方向に延びるストライプ状パターンを形成する工程と、形成したストライプ状パターン同士の間の各空隙を第２の埋め込み絶縁膜により埋め込む工程と、形成した第２の埋め込み絶縁膜を残した状態で、ストライプ状パターンから複数のゲート電極構造体を形成する工程とを含み、工程（ｃ）は、第１の埋め込み絶縁膜を形成した後、第２の埋め込み絶縁膜及び該第２の埋め込み絶縁膜の下側に位置するゲート絶縁膜を除去する工程を含むことが好ましい。
【００１８】
また、第１の不揮発性半導体記憶装置の製造方法において、工程（ｂ）は、ゲート電極形成膜を形成した後、ストライプ状パターンを形成するよりも前に、ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、ゲート電極形成膜に対するパターニングは、キャップ絶縁膜と共に行ない、工程（ｄ）は、複数の拡散層を形成した後、ゲート電極構造体における拡散層側の側面上に側壁絶縁膜を形成する工程を含み、工程（ｅ）よりも後に、キャップ絶縁膜及び側壁絶縁膜をマスクとして、各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程（ｆ）をさらに備えていることが好ましい。
【００１９】
この場合に、半導体領域はシリコンからなり、ゲート電極形成膜は多結晶シリコンからなり、第１の埋め込み絶縁膜は窒化シリコンからなり、第２の埋め込み絶縁膜は酸化シリコンからなることが好ましい。
【００２０】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、行列状に配置された複数のメモリセルを有する不揮発性半導体記憶装置の製造方法を対象とし、半導体領域の上に、ゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上にゲート電極形成膜を形成した後、形成したゲート電極形成膜に対してパターニングを行なって、ゲート電極形成膜から行方向に延びる第１のストライプ状パターンを形成する工程（ｂ）と、形成した第１のストライプ状パターン同士の間の各空隙を埋め込み絶縁膜により埋め込む工程（ｃ）と、第１のストライプ状パターン及び埋め込み絶縁膜に対して列方向に延びる第２のストライプ状パターンを持つように選択的にエッチングを行なうことにより、ストライプ状パターンから、行列状に配置され且つ埋め込み絶縁膜を列方向に対向する各壁面同士の間に残存させた複数のゲート電極構造体を形成する工程（ｄ）と、各ゲート電極構造体及び埋め込み絶縁膜をマスクとして、半導体領域にイオン注入を行なうことにより、半導体領域の上部における、複数のゲート電極構造体のうちの行方向に並ぶゲート電極構造体同士の間の領域にそれぞれビット線となる複数の拡散層を形成する工程（ｅ）と、各拡散層の上部を金属によりシリサイド化する工程（ｆ）とを備えていることを特徴とする。
【００２１】
第２の不揮発性半導体記憶装置の製造方法において、工程（ｂ）は、ゲート電極形成膜を形成した後、第１のストライプ状パターンを形成するよりも前に、ゲート電極形成膜の上にキャップ絶縁膜を形成する工程を含み、ゲート電極形成膜に対するパターニングは、キャップ絶縁膜と共に行ない、工程（ｅ）は、複数の拡散層を形成した後、ゲート電極構造体における拡散層側の側面上に側壁絶縁膜を形成する工程を含み、第２の不揮発性半導体記憶装置の製造方法は、工程（ｆ）よりも後に、キャップ絶縁膜及び側壁絶縁膜をマスクとして、各拡散層と電気的に接続されるコンタクトプラグを自己整合的に形成する工程（ｇ）をさらに備えていることが好ましい。
【００２２】
第１又は第２の不揮発性半導体記憶装置の製造方法において、キャップ絶縁膜を設ける場合に、ゲート電極形成膜は多結晶シリコンからなり、キャップ絶縁膜及び側壁絶縁膜は窒化シリコンからなることが好ましい。
【００２３】
第１又は第２の不揮発性半導体記憶装置の製造方法において、工程（ａ）において、ゲート絶縁膜は、半導体領域の上に、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層を順次積層して形成することが好ましい。
【００２４】
第１又は第２の不揮発性半導体記憶装置の製造方法において、ゲート電極形成膜は多結晶シリコンからなり、拡散層をシリサイド化する工程において、各ゲート電極構造体の上部をも金属シリサイド化することが好ましい。
【００２５】
第１又は第２の不揮発性半導体記憶装置の製造方法において、ゲート絶縁膜はトンネル絶縁膜であり、工程（ｂ）において、ゲート電極形成膜は、トンネル絶縁膜の上に浮遊ゲート形成膜、容量絶縁膜及び制御ゲート形成膜を順次積層して形成し、ゲート電極構造体は、浮遊ゲート形成膜から形成された浮遊ゲート電極と、容量絶縁膜と、制御ゲート形成膜から形成された制御ゲート電極とから構成されることが好ましい。
【００２６】
この場合に、浮遊ゲート形成膜及び制御ゲート形成膜のうち少なくとも制御ゲート形成膜は多結晶シリコンからなり、拡散層をシリサイド化する工程において、制御ゲート電極の上部をも金属シリサイド化することが好ましい。
【発明の効果】
【００２７】
本発明に係る不揮発性半導体記憶装置及びその製造方法によると、ビット線を構成する拡散層を金属シリサイド化により低抵抗化できるため、読み出し動作の高速化及び半導体素子の微細化による高集積化を同時に実現できる。その上、メモリ回路とロジック回路とを１つのチップ上に形成する混載プロセスにおいては、本発明のメモリ回路はロジック回路に対してプロセスの共通化が容易であるため、安定したプロセスを低コストで実現できる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１は本発明の第１の実施形態に係る不揮発性半導体記憶装置を示している。図１に示すように、例えばｐ型シリコン（Ｓｉ）からなる半導体基板１０１の主面上には、それぞれ不純物がドープされた多結晶シリコンからなり、孤立して形成されたゲート電極構造体として複数のゲート電極１０３が行列状に配置されている。
【００３０】
各ゲート電極１０３と半導体基板１０１との間には、ゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２は、酸化シリコン（ＳｉＯ2 ）からなる下層絶縁膜１０２ａと、窒化シリコン（ＳｉＮ）からなる中層絶縁膜１０２ｂと、酸化シリコン（ＳｉＯ2 ）からなる上層絶縁膜１０２ｃとにより構成され、窒化シリコンからなる中層絶縁膜１０２ｂに電荷が蓄積される。
【００３１】
複数のゲート電極１０３のうち列方向に隣接するゲート電極１０３同士の間には、窒化シリコンからなる第１の埋め込み絶縁膜（ゲート間絶縁膜）１０４が形成されている。従って、複数のゲート電極１０３は第１の埋め込み絶縁膜１０４を含め列方向に延びるストライプ状パターンとして形成されている。
【００３２】
半導体基板１０１におけるストライプ状パターンから露出する部分には、それぞれ不純物イオンが選択的に導入され、ビット線（ビットライン）として機能する複数の拡散層１０６が形成されている。ストライプ状パターンの拡散層１０６側の各側面上には、酸化シリコンからなる側壁絶縁膜１０７がそれぞれ形成されている。
【００３３】
側壁絶縁膜１０７が形成されたストライプ状パターンから露出する各拡散層１０６の上部及び各ゲート電極１０３の上部は、例えばコバルト（Ｃｏ）によるシリサイド層１０８がそれぞれ形成されている。
【００３４】
複数のゲート電極１０３のうち行方向に隣接するゲート電極１０３は、その上方を行方向に延びるように設けられた配線であるワード線１１０に対して、それぞれシリサイド層１０８及び該シリサイド層１０８の上に形成されたコンタクトプラグ１０９を介して電気的に接続されている。なお、図示はしていないが、残りのゲート電極１０３に対しても同様に、行方向に隣接する一群のゲート電極１０３は図示したワード線１１０とは異なる他のワード線とそれぞれ接続されている。
【００３５】
このように、第１の実施形態においては、ビット線である拡散層１０６及びゲート電極１０３、特に拡散層１０６を金属によりシリサイド化しているため、ビット線を低抵抗化できることにより、データの読み出し動作の高速化を実現できる。
【００３６】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００３７】
図２（ａ）〜図２（ｄ）及び図３（ａ）〜図３（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【００３８】
まず、図２（ａ）に示すように、半導体基板１０１を温度が９００℃の酸化雰囲気で熱処理することにより、半導体基板１０１の主面の全面にわたって膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜１０２ａを形成する。続いて、下層絶縁膜１０２ａの上に、基板温度を７００℃とする低圧化学気相堆積（ＬＰＣＶＤ）法により、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜１０２ｂを形成する。続いて、中層絶縁膜１０２ｂの上に、温度が１０００℃の酸化雰囲気で熱処理することにより、膜厚が７ｎｍの上層絶縁膜１０２ｃを形成する。これにより、下層絶縁膜１０２ａ、中層絶縁膜１０２ｂ及び上層絶縁膜１０２ｃにより構成された、いわゆるＯＮＯ膜であるゲート絶縁膜１０２が形成される。その後、基板温度を６００℃とするＬＰＣＶＤ法により、ゲート絶縁膜１０２の上に、膜厚が２００ｎｍの多結晶シリコンからなるゲート電極形成膜を堆積する。続いて、リソグラフィ法により、堆積したゲート電極形成膜の上に列方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、ゲート電極形成膜に対して塩素（Ｃｌ2 ）を主成分とするエッチングガスによりドライエッチングを行なう。これにより、ゲート電極形成膜から列方向に延びるストライプ状パターンを有するゲート電極形成膜１０３Ａが形成される。
【００３９】
次に、図２（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板１０１の上にゲート電極形成膜１０３Ａからなるストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたドライエッチによるエッチバックを行なう。これにより、ゲート電極形成膜１０３Ａにおけるストライプ状パターンの各空隙に酸化シリコンからなる第２の埋め込み絶縁膜１０５を残存させる。
【００４０】
次に、ストライプ状パターンを有するゲート電極形成膜１０３Ａとその空隙を埋める第２の埋め込み絶縁膜１０５の上に、リソグラフィ法により、ゲート電極形成膜１０３Ａのストライプ方向と交差する方向、すなわち行方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、ゲート電極形成膜１０３Ａに対して塩素を主成分とするエッチングガスによるドライエッチングを行なう。このドライエッチングにより、多結晶シリコンからなるゲート電極形成膜１０３Ａのみが選択的にエッチングされるため、図２（ｃ）に示すように、ストライプ状のゲート電極形成膜１０３Ａから、行列状に配置され且つ孤立した複数のゲート電極１０３を得ることができる。
【００４１】
次に、図２（ｄ）に示すように、第２のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板１０１の上にゲート電極１０３及び第２の埋め込み絶縁膜１０５を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、列方向に隣接するゲート電極１０３同士の間の領域にそれぞれ窒化シリコンからなる第１の埋め込み絶縁膜１０４が充填される。
【００４２】
次に、図３（ａ）に示すように、第１の埋め込み絶縁膜１０４が形成された状態で、第２の埋め込み絶縁膜１０５に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第２の埋め込み酸化膜１０５及びその下の上層絶縁膜１０２ｃを除去する。その後、ドライエッチング法により、中層絶縁膜１０２ｂ及び下層絶縁膜１０２ａを順次除去することにより、半導体基板１０１の主面における行方向に隣接するゲート電極１０３同士の間の領域を露出する。これにより、行列状に配置された複数のゲート電極１０３は、列方向に隣接するゲート電極１０３同士の間を第１の埋め込み絶縁膜１０４により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。
【００４３】
次に、図３（ｂ）に示すように、ゲート電極１０３及び第１の埋め込み絶縁膜１０４からなるストライプ状パターンをマスクとして、例えば、半導体基板１０１の主面に対して垂直な方向に、すなわち法線に対して傾きを０°として、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板１０１にイオン注入することにより、半導体基板１０１のストライプ状パターンから露出する領域にビット線となる拡散層１０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板１０１上にゲート電極１０３及び第１の埋め込み絶縁膜１０４を含む全面にわたって膜厚が１００ｎｍのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極１０３及び第１の埋め込み絶縁膜１０４からなるストライプ状パターンの各側面上に、側壁絶縁膜１０７をそれぞれ形成する。続いて、半導体基板１０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、公知の熱処理（例えば温度が８００℃で１０秒間程度の熱処理）を施すことにより、各ゲート電極１０３及び各拡散層１０６の上部にのみシリサイド層１０８を形成する。なお、シリサイド層１０８は必ずしもシリコンとの間で合金化（シリサイド化）される必要はない。例えば、各ゲート電極１０３及び各拡散層１０６の上部を開口するマスクパターンを形成した後に、形成したマスクパターンを介在させて金属層を堆積し、その後マスクパターンを除去するいわゆるリフトオフを行なえば、シリサイド化されにくい金属、例えばタングステン（Ｗ）等により、金属層が単独で形成できる。
【００４４】
次に、図３（ｃ）に示すように、行列状に配置されたゲート電極１０３のうち拡散層１０６と交差する方向、すなわち行方向に並ぶゲート電極１０３に例えばタングステン（Ｗ）からなるコンタクトプラグ１０９を形成し、行方向に並ぶゲート電極１０３同士をワード線１１０によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【００４５】
第１の実施形態によると、ゲート絶縁膜１０２にＯＮＯ膜を用いて電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層１０６を金属により確実にシリサイド化できるため、拡散層（ビット線）１０６の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。
【００４６】
また、拡散層１０６を形成した後の熱負荷（サーマルバジェット）が小さいため、拡散層１０６における熱拡散も抑制されるので、さらなる微細化をも実現可能となる。
【００４７】
また、第１の実施形態においては、拡散層１０６の上に、従来例に示した特殊な層間絶縁膜１０を形成する必要がないため、拡散層１０６に対する熱処理及びシリサイド化処理をロジック回路部と共通化することも可能となる。従って、最小限の熱処理でメモリセルを形成することができる。
【００４８】
また、第１の実施形態においては、孤立した各ゲート電極１０３同士の間の空隙を埋める第１の埋め込み絶縁膜１０４に窒化シリコンを用いている。このように、第１の埋め込み絶縁膜１０４に、酸化シリコンよりも紫外光を遮光する能力が高い窒化シリコンを用いることにより、半導体基板１０１において紫外光により励起された電子がゲート絶縁膜１０２に捕獲されてしまい、メモリセルのしきい値電圧をばらつかせるという不具合を抑止することができる。
【００４９】
また、第１の実施形態においては、電荷蓄積特性が優れていることから、ＯＮＯ膜をメモリセルのゲート絶縁膜１０２に用いたが、これに限られない。例えば、ゲート絶縁膜１０２を、酸化シリコンからなる下層絶縁膜１０２ａと窒化シリコンからなる中層絶縁膜１０２ｂとにより構成するＯＮ膜等をトラップ膜として用いてもよい。
【００５０】
また、第１の実施形態においては、ビット線である拡散層１０６を隣接するメモリセル（ビット）と共用する、いわゆる仮想接地型のアレイ構造としたが、これに限られず、隣接するビットとは共用しない、いわゆるＡＮＤ型アレイ構造を採ることもできる。
【００５１】
また、第１の実施形態においては、シリサイド層１０８を形成する金属材料にコバルトを用いたが、チタン（Ｔｉ）又はニッケル（Ｎｉ）等の他の金属材料を用いてもよい。
【００５２】
また、第１の実施形態においては、第１の埋め込み絶縁膜１０４及び第２の埋め込み絶縁膜１０５の形成にエッチバック法を用いたが、化学機械的研磨（ＣＭＰ）法を用いることもできる。
【００５３】
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
【００５４】
図４は本発明の第１の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図４において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５５】
図４に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極１０３の上面にシリサイド層１０８を設ける代わりに、窒化シリコンからなるキャップ層１２１を設けている。さらに、側壁絶縁膜１１７の組成を酸化シリコンに代えて窒化シリコンとしている。
【００５６】
これにより、各ゲート電極１０３は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層１０６と電気的な接続を取るビット線コンタクト１２２を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置のさらなる微細化を実現できる。
【００５７】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００５８】
図５（ａ）〜図５（ｄ）及び図６（ａ）〜図６（ｃ）は本発明の第１の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【００５９】
まず、図５（ａ）に示すように、第１の実施形態と同様にして、半導体基板１０１の主面上に、膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜１０２ａと、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜１０２ｂと、膜厚が７ｎｍの上層絶縁膜１０２ｃとを順次成膜して、ＯＮＯ構造を持つゲート絶縁膜１０２を形成する。その後、ＬＰＣＶＤ法により、ゲート絶縁膜１０２の上に、膜厚が２００ｎｍの多結晶シリコンからなるゲート電極形成膜を堆積する。続いて、ＬＰＣＶＤ法により、ゲート電極形成膜の上に、膜厚が１００ｎｍの窒化シリコンからなるキャップ層１２１を堆積する。その後、リソグラフィ法により、堆積したキャップ層１２１の上に列方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、キャップ層１２１に対してはフッ化炭素を主成分とするエッチングガスにより、ゲート電極形成膜に対しては塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、それぞれの上面にキャップ層１２１が形成されたゲート電極形成膜から、列方向に延びるストライプ状パターンを有するゲート電極形成膜１０３Ａが形成される。
【００６０】
次に、図５（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板１０１の上にキャップ層１２１を有するストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、キャップ層１２１とゲート電極形成膜１０３Ａとを含むストライプ状パターンの各空隙に酸化シリコンからなる第２の埋め込み絶縁膜１０５を残存させる。
【００６１】
次に、キャップ層１２１を有するストライプ状パターンと該ストライプ状パターンの空隙を埋める第２の埋め込み絶縁膜１０５との上に、リソグラフィ法により、行方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、キャップ層１２１に対してはフッ化炭素を主成分とするエッチングガスにより、また、ゲート電極形成膜１０３Ａに対して塩素を主成分とするエッチングガスによりドライエッチングを行なう。このドライエッチングにより、多結晶シリコンからなるゲート電極形成膜１０３Ａのみが選択的にエッチングされるため、図５（ｃ）に示すように、ストライプ状のゲート電極形成膜１０３Ａから、行列状に配置され且つ孤立した複数のゲート電極１０３を得ることができる。このとき、窒化シリコンからなるキャップ層１２１と、酸化シリコンからなる第２の埋め込み絶縁膜１０５とはエッチング選択比が小さいが、第２の埋め込み絶縁膜１０５の膜厚はキャップ層１２１の膜厚よりも十分に大きいため、不具合は生じない。
【００６２】
次に、図５（ｄ）に示すように、第２のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板１０１の上にキャップ層１２１及び第２の埋め込み絶縁膜１０５を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、キャップ層１２１を含め行方向に隣接するゲート電極１０３同士の間の領域にそれぞれ窒化シリコンからなる第１の埋め込み絶縁膜１０４が充填される。
【００６３】
次に、図６（ａ）に示すように、第１の埋め込み絶縁膜１０４が形成された状態で、第２の埋め込み絶縁膜１０５に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第２の埋め込み酸化膜１０５及びその下の上層絶縁膜１０２ｃを除去する。その後、ドライエッチング法により、中層絶縁膜１０２ｂ及び下層絶縁膜１０２ａを除去することにより、半導体基板１０１を露出する。これにより、行列状に配置された複数のゲート電極１０３は、列方向に隣接するゲート電極１０３同士の間を第１の埋め込み絶縁膜１０４により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。
【００６４】
次に、図６（ｂ）に示すように、キャップ層１２１及び第１の埋め込み絶縁膜１０４を含むストライプ状パターンをマスクとして、例えば、半導体基板１０１の主面に対して垂直な方向に、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板１０１にイオン注入することにより、半導体基板１０１のストライプ状パターンから露出する領域にビット線となる拡散層１０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板１０１上にキャップ層１２１及び第１の埋め込み絶縁膜１０４を含む全面にわたって膜厚が１００ｎｍのシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極１０３及び第１の埋め込み絶縁膜１０４からなるストライプ状パターンの各側面上に、窒化シリコンからなる側壁絶縁膜１１７をそれぞれ形成する。続いて、半導体基板１０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層１０６の上部にのみシリサイド層１０８を形成する。
【００６５】
次に、図６（ｃ）に示すように、行列状に配置されたゲート電極１０３のうち拡散層１０６と交差する方向、すなわち行方向に並ぶ複数のゲート電極１０３にコンタクトプラグ１０９を形成し、行方向に並ぶゲート電極１０３同士をワード線１１０によってそれぞれ電気的に接続する。続いて、各拡散層１０６の上にシリサイド層１０８を介在させてビット線コンタクト１２２を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【００６６】
（第２の実施形態）
以下、本発明の第２の実施形態ついて図面を参照しながら説明する。
【００６７】
図７は本発明の第２の実施形態に係る不揮発性半導体記憶装置を示している。図７において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６８】
図７に示すように、第２の実施形態に係る不揮発性半導体記憶装置は、複数のゲート電極１０３のうち列方向（拡散層１０６が延びる方向）に隣接するゲート電極１０３同士の間に埋め込む埋め込み絶縁膜（ゲート間絶縁膜）１１４を窒化シリコンに代えて酸化シリコンとしている。これにより、不揮発性半導体記憶装置の製造プロセスを第１の実施形態と比べて簡略化することができる。
【００６９】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００７０】
図８（ａ）〜図８（ｃ）、図９（ａ）及び図９（ｂ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【００７１】
まず、図８（ａ）に示すように、第１の実施形態と同様にして、半導体基板１０１の主面上に、膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜１０２ａと、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜１０２ｂと、膜厚が７ｎｍの上層絶縁膜１０２ｃとを順次成膜して、ＯＮＯ構造を持つゲート絶縁膜１０２を形成する。その後、ＬＰＣＶＤ法により、ゲート絶縁膜１０２の上に、膜厚が２００ｎｍの多結晶シリコンからなるゲート電極形成膜を堆積する。その後、リソグラフィ法により、堆積したゲート電極形成膜の上に行方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、ゲート電極形成膜に対して塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、ゲート電極形成膜から、行方向に延びるストライプ状パターンを有するゲート電極形成膜１０３Ｂが形成される。
【００７２】
次に、図８（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板１０１の上にゲート電極形成膜１０３Ｂからなるストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、ゲート電極形成膜１０３Ｂにおけるストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜１１４を残存させる。
【００７３】
次に、ストライプ状パターンを有するゲート電極形成膜１０３Ｂとその空隙を埋める埋め込み絶縁膜１１４の上に、リソグラフィ法により、ゲート電極形成膜１０３Ｂのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、多結晶シリコンからなるゲート電極形成膜１０３Ｂ及び酸化シリコンからなる埋め込み絶縁膜１１４に対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件でゲート電極形成膜１０３Ｂ及び埋め込み絶縁膜１１４を同時にエッチングしてもよく、また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件でゲート電極形成膜１０３Ｂと埋め込み絶縁膜１１４とを順次エッチングしてもよい。なお、ゲート電極形成膜１０３Ｂと埋め込み絶縁膜１１４とを別々にエッチングする場合にその順序は問われない。このドライエッチングにより、図８（ｃ）に示すように、ストライプ状のゲート電極形成膜１０３Ｂから、行列状に配置され且つ孤立した複数のゲート電極１０３を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、ストライプ状パターンから露出した酸化シリコンからなる上層絶縁膜１０２ｃを除去する。続いて、ドライエッチング法により、中層絶縁膜１０２ｂ及び下層絶縁膜１０２ａを順次除去することにより、半導体基板１０１の主面における行方向に隣接するゲート電極１０３同士の間の領域を露出する。これにより、行列状に配置された複数のゲート電極１０３は、列方向に隣接するゲート電極１０３同士の間を埋め込み絶縁膜１１４により埋め込まれた状態の、列方向に延びるストライプ状パターンとなる。
【００７４】
次に、図９（ａ）に示すように、ゲート電極１０３及び埋め込み絶縁膜１１４からなるストライプ状パターンをマスクとして、例えば、半導体基板１０１の主面に対して垂直な方向に、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板１０１にイオン注入することにより、半導体基板１０１のストライプ状パターンから露出する領域にビット線となる拡散層１０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板１０１上にゲート電極１０３及び埋め込み絶縁膜１１４を含む全面にわたって膜厚が１００ｎｍのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極１０３及び埋め込み絶縁膜１１４からなるストライプ状パターンの各側面上に、側壁絶縁膜１０７をそれぞれ形成する。続いて、半導体基板１０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各ゲート電極１０３及び各拡散層１０６の上部にのみシリサイド層１０８を形成する。
【００７５】
次に、図９（ｂ）に示すように、行列状に配置されたゲート電極１０３のうち拡散層１０６と交差する方向、すなわち行方向に並ぶ複数のゲート電極１０３に例えばタングステン（Ｗ）からなるコンタクトプラグ１０９を形成し、行方向に並ぶゲート電極１０３同士をワード線１１０によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【００７６】
第２の実施形態によると、ゲート絶縁膜１０２にＯＮＯ膜を用いて電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層１０６を金属により確実にシリサイド化できるため、拡散層（ビット線）１０６の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。その上、図８（ｂ）に示した１種類の埋め込み絶縁膜１１４を最後まで用いるため、製造工程を簡略化できるので、製造コストを低減することができる。
【００７７】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【００７８】
図１０は本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図１０において、図１及び図４に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７９】
図１０に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極１０３の上面にシリサイド層１０８を設ける代わりに、窒化シリコンからなるキャップ層１２１を設けている。さらに、側壁絶縁膜１１７の組成を酸化シリコンに代えて窒化シリコンとしている。
【００８０】
これにより、各ゲート電極１０３は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層１０６と電気的な接続を取るビット線コンタクト１２２を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置の微細化を実現できる。
【００８１】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００８２】
図１１（ａ）〜図１１（ｃ）及び図１２（ａ）〜図１２（ｃ）は本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【００８３】
まず、図１１（ａ）に示すように、第１の実施形態と同様にして、半導体基板１０１の主面上に、膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜１０２ａと、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜１０２ｂと、膜厚が７ｎｍの上層絶縁膜１０２ｃとを順次成膜して、ＯＮＯ構造を持つゲート絶縁膜１０２を形成する。その後、ＬＰＣＶＤ法により、ゲート絶縁膜１０２の上に、膜厚が２００ｎｍの多結晶シリコンからなるゲート電極形成膜を堆積する。その後、リソグラフィ法により、堆積したゲート電極形成膜の上に行方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、ゲート電極形成膜に対して塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、ゲート電極形成膜から、行方向に延びるストライプ状パターンを有するゲート電極形成膜１０３Ｂが形成される。
【００８４】
次に、図１１（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板１０１の上にゲート電極形成膜１０３Ｂからなるストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、ゲート電極形成膜１０３Ｂにおけるストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜１１４を残存させる。
【００８５】
次に、図１１（ｃ）に示すように、ＬＰＣＶＤ法により、ストライプ状パターンを有するゲート電極形成膜１０３Ｂとその空隙を埋める埋め込み絶縁膜１１４の上に、膜厚が１００ｎｍの窒化シリコンからなるキャップ層１２１を全面的に堆積する。
【００８６】
次に、キャップ層１２１の上に、リソグラフィ法により、ゲート電極形成膜１０３Ｂのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、まず、窒化シリコンからなるキャップ層１２１をドライエッチングし、その後、多結晶シリコンからなるゲート電極形成膜１０３Ｂ及び酸化シリコンからなる埋め込み絶縁膜１１４に対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件でゲート電極形成膜１０３Ｂ及び埋め込み絶縁膜１１４を同時にエッチングしてもよい。また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件でゲート電極形成膜１０３Ｂと埋め込み絶縁膜１１４とを順次エッチングしてもよい。このドライエッチングにより、図１２（ａ）に示すように、ストライプ状のゲート電極形成膜１０３Ｂから、行列状に配置され且つ孤立した複数のゲート電極１０３を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、隣接するストライプ状パターンから露出した酸化シリコンからなる上層絶縁膜１０２ｃを除去する。続いて、ドライエッチング法により、中層絶縁膜１０２ｂ及び下層絶縁膜１０２ａを順次除去することにより、半導体基板１０１の主面における行方向に隣接するゲート電極１０３同士の間の領域を露出する。これにより、行列状に配置された複数のゲート電極１０３は、列方向に隣接するゲート電極１０３同士の間を埋め込み絶縁膜１１４により埋め込まれ、さらにその上面にキャップ層１２１が連続して形成された状態の列方向に延びるストライプ状パターンとなる。
【００８７】
次に、図１２（ｂ）に示すように、キャップ層１２１を含むストライプ状パターンをマスクとして、例えば、半導体基板１０１の主面に対して垂直な方向に、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板１０１にイオン注入することにより、半導体基板１０１のストライプ状パターンから露出する領域にビット線となる拡散層１０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板１０１上にキャップ層１２１及び埋め込み絶縁膜１１４を含む全面にわたって膜厚が１００ｎｍのシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、キャップ層１２１、ゲート電極１０３及び埋め込み絶縁膜１１４からなるストライプ状パターンの各側面上に、側壁絶縁膜１１７をそれぞれ形成する。続いて、半導体基板１０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層１０６の上部にのみシリサイド層１０８を形成する。
【００８８】
次に、図１２（ｃ）に示すように、行列状に配置されたゲート電極１０３のうち拡散層１０６と交差する方向、すなわち行方向に並ぶ複数のゲート電極１０３にコンタクトプラグ１０９を形成し、行方向に並ぶゲート電極１０３同士をワード線１１０によってそれぞれ電気的に接続する。続いて、各拡散層１０６の上にシリサイド層１０８を介在させてビット線コンタクト１２２を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【００８９】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００９０】
図１３は本発明の第３の実施形態に係る不揮発性半導体記憶装置を示している。図１３に示すように、例えばｐ型シリコン（Ｓｉ）からなる半導体基板２０１の主面上には、それぞれ不純物がドープされた多結晶シリコンからなり、孤立して形成された複数のゲート電極構造体２１６が行列状に配置されている。
【００９１】
各ゲート電極構造体２１６と半導体基板２０１との間には、ゲート絶縁膜であって、トンネル効果を生じさせるトンネル絶縁膜２１３が形成されている。
【００９２】
ゲート電極構造体２１６は、下から順次形成された浮遊ゲート電極２１４、容量絶縁膜２０２及び制御ゲート電極２１５により構成されている。
【００９３】
容量絶縁膜２０２は、酸化シリコンからなる下層絶縁膜２０２ａと、窒化シリコンからなる中層絶縁膜２０２ｂと、酸化シリコンからなる上層絶縁膜２０２ｃとにより構成されている。
【００９４】
複数のゲート電極構造体２１６のうち列方向に隣接するゲート電極構造体２１６同士の間には、窒化シリコンからなる第１の埋め込み絶縁膜（ゲート間絶縁膜）２０４が形成されている。従って、複数のゲート電極構造体２１６は第１の埋め込み絶縁膜２０４を含め列方向に延びるストライプ状パターンとして形成されている。
【００９５】
半導体基板２０１におけるストライプ状パターンから露出する部分には、それぞれ不純物イオンが導入され、ビット線（ビットライン）として機能する複数の拡散層２０６が形成されている。ストライプ状パターンの拡散層２０６側の各側面上には、酸化シリコンからなる側壁絶縁膜２０７がそれぞれ形成されている。
【００９６】
側壁絶縁膜２０７が形成されたストライプ状パターンから露出する各拡散層２０６の上部及び各ゲート電極構造体２１６の上部は、例えばコバルト（Ｃｏ）によるシリサイド層２０８がそれぞれ形成されている。
【００９７】
複数のゲート電極構造体２１６のうち行方向に隣接するゲート電極構造体２１６の上部に含まれる制御ゲート電極２１５は、その上方を行方向に延びるように設けられた配線であるワード線２１０に対して、それぞれシリサイド層２０８及び該シリサイド層２０８の上に形成されたコンタクトプラグ２０９を介して電気的に接続されている。なお、図示はしていないが、残りのゲート電極構造体２１６に対しても同様に、行方向に隣接する一群のゲート電極構造体２１６は図示したワード線２１０とは異なる他のワード線とそれぞれ接続されている。
【００９８】
このように、第３の実施形態においては、ビット線である拡散層２０６及びゲート電極構造体２１６における制御ゲート電極２１５、特に拡散層２０６をシリサイド化しているため、ビット線を低抵抗化できることにより、データの読み出し動作の高速化を実現できる。
【００９９】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１００】
図１４（ａ）〜図１４（ｄ）及び図１５（ａ）〜図１５（ｃ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【０１０１】
まず、図１４（ａ）に示すように、半導体基板２０１を温度が９００℃の酸化雰囲気で熱処理することにより、半導体基板１０１の主面の全面にわたって膜厚が５ｎｍの酸化シリコンからなるトンネル絶縁膜２１３を形成する。続いて、基板温度を６００℃とするＬＰＣＶＤ法により、トンネル絶縁膜２１３の上に、膜厚が１００ｎｍの多結晶シリコンからなる浮遊ゲート形成膜を堆積する。続いて、浮遊ゲート形成膜の上に、基板温度を８００℃とするＬＰＣＶＤ法により、膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜２０２ａを形成する。続いて、下層絶縁膜１０２ａの上に、基板温度を７００℃とするＬＰＣＶＤ法により、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜２０２ｂと、該中層絶縁膜２０２ｂの上に、基板温度が８００℃とするＬＰＣＶＤ法により、膜厚が７ｎｍの上層絶縁膜２０２ｃを形成する。これにより、下層絶縁膜２０２ａ、中層絶縁膜２０２ｂ及び上層絶縁膜２０２ｃにより構成された、いわゆるＯＮＯ膜である容量絶縁膜２０２が形成される。続いて、基板温度を６００℃とするＬＰＣＶＤ法により、容量絶縁膜２０２の上に、膜厚が１００ｎｍの多結晶シリコンからなる制御ゲート形成膜を堆積する。続いて、リソグラフィ法により、堆積した制御ゲート形成膜の上に列方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、制御ゲート形成膜及び浮遊ゲート形成膜に対しては塩素を主成分とし、容量絶縁膜２０２に対してはフッ化炭素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、制御ゲート形成膜、容量絶縁膜２０２及び浮遊ゲート形成膜から、列方向に延びるストライプ状パターンを有する制御ゲート形成膜２１５Ａ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ａが形成される。なお、ここでは、ストライプ状パターンを形成する際に、トンネル絶縁膜２１３を除去していないが、浮遊ゲート形成膜２１４Ａのエッチングに続いて、トンネル絶縁膜２１３を除去してもよい。
【０１０２】
次に、図１４（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板２０１の上にストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜２１４Ａ、容量絶縁膜２０２及び制御ゲート形成膜２１５Ａを含むストライプ状パターンの各空隙に酸化シリコンからなる第２の埋め込み絶縁膜２０５を残存させる。
【０１０３】
次に、ストライプ状パターンとその空隙を埋める第２の埋め込み絶縁膜２０５の上に、リソグラフィ法により、制御ゲート形成膜２１５Ａのストライプ方向と交差する方向、すなわち行方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、制御ゲート形成膜２１５Ａ、容量絶縁膜２０２及び浮遊ゲート電極２１４Ａを順次ドライエッチングする。このドライエッチングにより、いずれも多結晶シリコンからなる制御ゲート形成膜２１５Ａ及び浮遊ゲート形成膜２１４Ａが主としてエッチングされるため、図１４（ｃ）に示すように、ストライプ状の制御ゲート形成膜２１５Ａ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ａから、行列状に配置され且つ孤立した複数のゲート電極構造体２１６を得ることができる。なお、容量絶縁膜２０２に対するドライエッチング時に、ＯＮＯ膜である容量絶縁膜２０２は酸化シリコンからなる第２の埋め込み絶縁膜２０５に対してエッチング選択比が小さい場合もあるが、第２の埋め込み絶縁膜２０５の膜厚は容量絶縁膜２０２の膜厚と比べて十分に大きいため不具合はない。
【０１０４】
次に、図１４（ｄ）に示すように、第２のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板２０１の上にゲート電極構造体２１６及び第２の埋め込み絶縁膜２０５を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、行方向に隣接するゲート電極構造体２１６同士の間の領域にそれぞれ窒化シリコンからなる第１の埋め込み絶縁膜２０４が充填される。
【０１０５】
次に、図１５（ａ）に示すように、第１の埋め込み絶縁膜２０４が形成された状態で、第２の埋め込み絶縁膜２０５に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第２の埋め込み酸化膜２０５及びその下のトンネル絶縁膜２１３を除去する。これにより、行列状に配置された複数のゲート電極構造体２１６は、列方向に隣接するゲート電極構造体２１６同士の間を第１の埋め込み絶縁膜２０４により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。
【０１０６】
次に、図１５（ｂ）に示すように、ゲート電極構造体２１６及び第１の埋め込み絶縁膜２０４からなるストライプ状パターンをマスクとして、例えば、半導体基板２０１の主面に対して垂直な方向に、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板２０１にイオン注入することにより、半導体基板２０１のストライプ状パターンから露出する領域にビット線となる拡散層２０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板２０１上にゲート電極構造体２１６及び第１の埋め込み絶縁膜２０４を含む全面にわたって膜厚が１００ｎｍのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極構造体２１６及び第１の埋め込み絶縁膜２０４からなるストライプ状パターンの各側面上に、側壁絶縁膜２０７をそれぞれ形成する。続いて、半導体基板２０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各ゲート電極構造体２１６及び各拡散層２０６の上部にのみシリサイド層２０８を形成する。
【０１０７】
次に、図１５（ｃ）に示すように、行列状に配置されたゲート電極構造体２１６のうち拡散層２０６と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体２１６に例えばタングステン（Ｗ）からなるコンタクトプラグ２０９を形成し、行方向に並ぶゲート電極構造体２１６同士をワード線２１０によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【０１０８】
第３の実施形態によると、浮遊ゲート電極２１４に電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層２０６を金属により確実にシリサイド化できるため、拡散層（ビット線）２０６の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。
【０１０９】
また、拡散層２０６を形成した後の熱負荷（サーマルバジェット）が小さいため、拡散層２０６における熱拡散も抑制されるので、さらなる微細化をも実現可能となる。
【０１１０】
また、ＯＮＯ膜をゲート電極構造体２１６における容量絶縁膜２０２に用いたが、これに限られない。例えば、容量絶縁膜２０２を、酸化シリコンからなる下層絶縁膜２０２ａと窒化シリコンからなる中層絶縁膜２０２ｂとにより構成するＯＮ膜等を用いてもよい。また、酸化シリコン又は窒化シリコンからなる単層膜であってもよい。
【０１１１】
また、第３の実施形態においては、ビット線である拡散層２０６を隣接するメモリセル（ビット）と共用する、いわゆる仮想接地型のアレイ構造としたが、これに限られず、隣接するビットとは共用しない、いわゆるＡＮＤ型アレイ構造を採ることもできる。
【０１１２】
また、第３の実施形態においては、シリサイド層２０８を形成する金属材料にコバルトを用いたが、チタン（Ｔｉ）又はニッケル（Ｎｉ）等の他の金属材料を用いることができる。
【０１１３】
また、第１の埋め込み絶縁膜２０４及び第２の埋め込み絶縁膜２０５の形成にエッチバック法を用いたが、化学機械的研磨（ＣＭＰ）法を用いることもできる。
【０１１４】
（第３の実施形態の一変形例）
以下、本発明の第３の実施形態の一変形例について図面を参照しながら説明する。
【０１１５】
図１６は本発明の第３の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図１６において、図１３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１１６】
図１６に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極構造体２１６の上面にシリサイド層２０８を設ける代わりに、窒化シリコンからなるキャップ層２２１を設けている。さらに、側壁絶縁膜２１７の組成を酸化シリコンに代えて窒化シリコンとしている。
【０１１７】
これにより、各ゲート電極構造体２１６は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層２０６と電気的な接続を取るビット線コンタクト２２２を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置のより一層の微細化を実現できる。
【０１１８】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１１９】
図１７（ａ）〜図１７（ｄ）及び図１８（ａ）〜図１８（ｃ）は本発明の第３の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【０１２０】
まず、図１７（ａ）に示すように、第３の実施形態と同様にして、半導体基板２０１の主面上に、膜厚が５ｎｍの酸化シリコンからなるトンネル絶縁膜２１３と、膜厚が１００ｎｍの多結晶シリコンからなる浮遊ゲート形成膜、膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜２０２ａ、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜２０２ｂと、膜厚が７ｎｍの上層絶縁膜２０２ｃとを含むＯＮＯ構造を持つ容量絶縁膜２０２と、膜厚が１００ｎｍの多結晶シリコンからなる制御ゲート形成膜を順次成膜する。続いて、ＬＰＣＶＤ法により、浮遊ゲート形成膜の上に、膜厚が１００ｎｍの窒化シリコンからなるキャップ層２２１を堆積する。その後、リソグラフィ法により、堆積したキャップ層２２１の上に列方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、キャップ層２２１、容量絶縁膜２０２及びトンネル絶縁膜２１３に対してはフッ化炭素を主成分とするエッチングガスにより、制御ゲート形成膜及び浮遊ゲート電極に対しては塩素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、上面にキャップ層１２１を有する制御ゲート形成膜、容量絶縁膜２０２及び浮遊ゲート形成膜から、列方向に延びるストライプ状パターンを有するキャップ層２２１、制御ゲート形成膜２１５Ａ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ａが形成される。なお、ここでは、トンネル絶縁膜２１３は除去せずに残しておいてもよい。
【０１２１】
次に、図１７（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板２０１の上にキャップ層２２１を有するストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜２１４Ａ、容量絶縁膜２０２、制御ゲート形成膜２１５Ａ及びキャップ層２２１を含むストライプ状パターンの各空隙に酸化シリコンからなる第２の埋め込み絶縁膜２０５を残存させる。
【０１２２】
次に、キャップ層２２１を含むストライプ状パターンと該ストライプ状パターンの空隙を埋める第２の埋め込み絶縁膜２０５との上に、リソグラフィ法により、行方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、キャップ層２２１に対してはフッ化炭素を主成分とするエッチングガスにより、ドライエッチングを行なう。続いて、制御ゲート形成膜２１５Ａ、容量絶縁膜２０２及び浮遊ゲート電極２１４Ａを順次ドライエッチングする。このドライエッチングにより、いずれも多結晶シリコンからなる制御ゲート形成膜２１５Ａ及び浮遊ゲート形成膜２１４Ａが主としてエッチングされるため、図１７（ｃ）に示すように、ストライプ状の制御ゲート形成膜２１５Ａ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ａから、行列状に配置され且つ孤立した複数のゲート電極構造体２１６を得ることができる。なお、キャップ層２２１及び容量絶縁膜２０２に対するドライエッチング時において、窒化シリコンからなるキャップ層２２１及びＯＮＯ膜である容量絶縁膜２０２は酸化シリコンからなる第２の埋め込み絶縁膜２０５に対してエッチング選択比が小さい場合もあるが、第２の埋め込み絶縁膜２０５の膜厚はキャップ層２２１及び容量絶縁膜２０２の膜厚と比べて十分に大きいため不具合はない。
【０１２３】
次に、図１７（ｄ）に示すように、第２のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板２０１の上にキャップ層２２１及び第２の埋め込み絶縁膜２０５を含む全面にわたってシリコン窒化膜を堆積し、堆積したシリコン窒化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、行方向に隣接するゲート電極構造体２１６同士の間の領域にそれぞれ窒化シリコンからなる第１の埋め込み絶縁膜２０４が充填される。
【０１２４】
次に、図１８（ａ）に示すように、第１の埋め込み絶縁膜２０４が形成された状態で、第２の埋め込み絶縁膜２０５に対してフッ酸を含む水溶液でウェットエッチングを行なうことにより、酸化シリコンからなる第２の埋め込み酸化膜２０５を除去する。これにより、行列状に配置された複数のゲート電極構造体２１６は、列方向に隣接するゲート電極構造体２１６同士の間を第１の埋め込み絶縁膜２０４により埋め込まれた状態となり、列方向に延びるストライプ状パターンとなる。なお、図１７（ａ）に示すストライプ状パターン形成工程において、トンネル絶縁膜２１３を除去しなかった場合には、この工程において第２の埋め込み酸化膜２０５に続いてその下のトンネル絶縁膜２１３をも除去する。
【０１２５】
次に、図１８（ｂ）に示すように、ゲート電極構造体２１６及び第１の埋め込み絶縁膜２０４からなるストライプ状パターンをマスクとして、例えば、半導体基板２０１の主面に対して垂直な方向に、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板２０１にイオン注入することにより、半導体基板２０１のストライプ状パターンから露出する領域にビット線となる拡散層２０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板２０１上にゲート電極構造体２１６及び第１の埋め込み絶縁膜２０４を含む全面にわたって膜厚が１００ｎｍのシリコン窒化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極構造体２１６及び第１の埋め込み絶縁膜２０４からなるストライプ状パターンの各側面上に、窒化シリコンからなる側壁絶縁膜２０７をそれぞれ形成する。続いて、半導体基板２０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層２０６の上部にのみシリサイド層２０８を形成する。
【０１２６】
次に、図１８（ｃ）に示すように、行列状に配置されたゲート電極構造体２１６のうち拡散層２０６と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体２１６に例えばタングステン（Ｗ）からなるコンタクトプラグ２０９を形成し、行方向に並ぶゲート電極構造体２１６同士をワード線２１０によってそれぞれ電気的に接続する。続いて、各拡散層２０６の上にシリサイド層２０８を介在させてビット線コンタクト２２２を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【０１２７】
（第４の実施形態）
以下、本発明の第４の実施形態ついて図面を参照しながら説明する。
【０１２８】
図１９は本発明の第４の実施形態に係る不揮発性半導体記憶装置を示している。図１９において、図１３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１２９】
図１９に示すように、第４の実施形態に係る不揮発性半導体記憶装置は、複数のゲート電極構造体２１６のうち列方向（拡散層２０６が延びる方向）に隣接するゲート電極構造体２１６同士の間に埋め込む埋め込み絶縁膜（ゲート間絶縁膜）２２４を窒化シリコンに代えて酸化シリコンとしている。これにより、不揮発性半導体記憶装置の製造プロセスを第３の実施形態と比べて簡略化することができる。
【０１３０】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１３１】
図２０（ａ）〜図２０（ｃ）、図２１（ａ）及び図２１（ｂ）は本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【０１３２】
まず、図２０（ａ）に示すように、第３の実施形態と同様にして、半導体基板２０１の主面上に、膜厚が５ｎｍの酸化シリコンからなるトンネル絶縁膜２１３と、膜厚が１００ｎｍの多結晶シリコンからなる浮遊ゲート形成膜、膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜２０２ａ、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜２０２ｂと、膜厚が７ｎｍの上層絶縁膜２０２ｃとを含むＯＮＯ構造を持つ容量絶縁膜２０２と、膜厚が１００ｎｍの多結晶シリコンからなる制御ゲート形成膜を順次成膜する。その後、リソグラフィ法により、堆積した制御ゲート形成膜の上に行方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、制御ゲート形成膜及び浮遊ゲート電極に対しては塩素を主成分とするエッチングガスにより、容量絶縁膜２０２に対してはフッ化炭素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、制御ゲート形成膜、容量絶縁膜２０２及び浮遊ゲート形成膜から、行方向に延びるストライプ状パターンを有する制御ゲート形成膜２１５Ｂ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ｂが形成される。なお、浮遊ゲート形成膜２１４Ｂのエッチングに続いてトンネル絶縁膜２１３を除去してもよい。
【０１３３】
次に、図２０（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板２０１の上にストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜２１４Ｂ、容量絶縁膜２０２及び制御ゲート形成膜２１５Ｂを含むストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜２２４を残存させる。
【０１３４】
次に、制御ゲート形成膜２１５Ｂを有するストライプ状パターンとその空隙を埋める埋め込み絶縁膜２２４の上に、リソグラフィ法により、制御ゲート形成膜２１５Ｂのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、多結晶シリコンからなる制御ゲート形成膜２１５Ｂ、ＯＮＯ膜である容量絶縁膜２０２及び多結晶シリコンからなる浮遊ゲート形成膜２１４Ｂと、酸化シリコンからなる埋め込み絶縁膜２２４とに対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件で、制御ゲート形成膜２１５Ｂ及び浮遊ゲート形成膜２１４Ｂと埋め込み絶縁膜２２４とを同時にエッチングしてもよい。また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件で順次エッチングしてもよい。なお、制御ゲート形成膜２１５Ｂ等と埋め込み絶縁膜２２４とを別々にエッチングする場合にその順序は問われない。このドライエッチングにより、図２０（ｃ）に示すように、ストライプ状の制御ゲート形成膜２１５Ｂ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ｂから、行列状に配置され且つ孤立した複数のゲート電極構造体２１６を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、ストライプ状パターンから露出した酸化シリコンからなるトンネル絶縁膜２１３を除去する。以上の工程により、行列状に配置された複数のゲート電極構造体２１６は、列方向に隣接するゲート電極構造体２１６同士の間を埋め込み絶縁膜２２４により埋め込まれた状態の列方向に延びるストライプ状パターンとなる。
【０１３５】
次に、図２１（ａ）に示すように、ゲート電極構造体２１６及び埋め込み絶縁膜２２４からなるストライプ状パターンをマスクとして、例えば、半導体基板２０１の主面に対して垂直な方向に、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板２０１にイオン注入することにより、半導体基板２０１のストライプ状パターンから露出する領域にビット線となる拡散層２０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板２０１上にゲート電極構造体２１６及び埋め込み絶縁膜２２４を含む全面にわたって膜厚が１００ｎｍのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、ゲート電極構造体２１６及び埋め込み絶縁膜２２４からなるストライプ状パターンの各側面上に、側壁絶縁膜２０７をそれぞれ形成する。続いて、半導体基板２０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各ゲート電極構造体２１６及び各拡散層２０６の上部にのみシリサイド層２０８を形成する。
【０１３６】
次に、図２１（ｂ）に示すように、行列状に配置されたゲート電極構造体２１６のうち拡散層２０６と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体２１６に例えばタングステン（Ｗ）からなるコンタクトプラグ２０９を形成し、行方向に並ぶゲート電極構造体２１６同士をワード線２１０によってそれぞれ電気的に接続して、不揮発性半導体記憶装置を得る。
【０１３７】
第４の実施形態によると、ゲート電極構造体２１６を構成する浮遊ゲート電極２１４に電荷を捕獲する不揮発性半導体記憶装置において、ビット線を構成する拡散層２０６を金属により確実にシリサイド化できるため、拡散層（ビット線）２０６の低抵抗化を実現できる。このため、ビット線の抵抗による遅延を抑制できるので、高速な読み出し動作を実現することができる。その上、図２０（ｂ）に示した１種類の埋め込み絶縁膜２２４を最後まで用いるため、製造工程を簡略化できるので、製造コストを低減することができる。
【０１３８】
（第４の実施形態の一変形例）
図２２は本発明の第４の実施形態の一変形例に係る不揮発性半導体記憶装置を示している。図２２において、図１３及び図１６に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１３９】
図２２に示すように、本変形例に係る不揮発性半導体記憶装置は、各ゲート電極構造体２１６の上面にシリサイド層２０８を設ける代わりに、窒化シリコンからなるキャップ層２２１を設けている。さらに、側壁絶縁膜２１７の組成を酸化シリコンに代えて窒化シリコンとしている。
【０１４０】
これにより、各ゲート電極構造体２１６は、上面及び側面を窒化シリコンで覆われるため、各ビット線を構成する各拡散層２０６と電気的な接続を取るビット線コンタクト２２２を形成する際に、自己整合的に形成することが可能となるので、不揮発性半導体記憶装置の微細化を実現できる。
【０１４１】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１４２】
図２３（ａ）〜図２３（ｃ）及び図２４（ａ）〜図２４（ｃ）は本発明の第４の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法の工程順の部分的な断面構成及び斜視構成を示している。
【０１４３】
まず、図２３（ａ）に示すように、第３の実施形態と同様にして、半導体基板２０１の主面上に、膜厚が５ｎｍの酸化シリコンからなるトンネル絶縁膜２１３と、膜厚が１００ｎｍの多結晶シリコンからなる浮遊ゲート形成膜、膜厚が７ｎｍの酸化シリコンからなる下層絶縁膜２０２ａ、膜厚が１５ｎｍの窒化シリコンからなる中層絶縁膜２０２ｂと、膜厚が７ｎｍの上層絶縁膜２０２ｃとを含むＯＮＯ構造を持つ容量絶縁膜２０２と、膜厚が１００ｎｍの多結晶シリコンからなる制御ゲート形成膜を順次成膜する。その後、リソグラフィ法により、堆積した制御ゲート形成膜の上に行方向に延びるストライプ状の開口パターンを有する第１のマスクパターン（図示せず）を形成し、形成した第１のマスクパターンを用いて、制御ゲート形成膜及び浮遊ゲート電極に対しては塩素を主成分とするエッチングガスにより、容量絶縁膜２０２に対してはフッ化炭素を主成分とするエッチングガスによりドライエッチングを行なう。これにより、制御ゲート形成膜、容量絶縁膜２０２及び浮遊ゲート形成膜から、行方向に延びるストライプ状パターンを有する制御ゲート形成膜２１５Ｂ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ｂが形成される。なお、ここで、トンネル絶縁膜２１３を除去してもよい。
【０１４４】
次に、図２３（ｂ）に示すように、第１のマスクパターンを除去した後、ＬＰＣＶＤ法により、半導体基板２０１の上にストライプ状パターンを含む全面にわたってシリコン酸化膜を堆積し、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なう。これにより、浮遊ゲート形成膜２１４Ｂ、容量絶縁膜２０２及び制御ゲート形成膜２１５Ｂを含むストライプ状パターンの各空隙に酸化シリコンからなる埋め込み絶縁膜２２４を残存させる。
【０１４５】
次に、図２３（ｃ）に示すように、ＬＰＣＶＤ法により、制御ゲート形成膜２１５Ｂを含むストライプ状パターンとその空隙を埋める埋め込み絶縁膜２２４の上に、膜厚が１００ｎｍの窒化シリコンからなるキャップ層２２１を全面的に堆積する。
【０１４６】
次に、キャップ層２２１の上に、リソグラフィ法により、制御ゲート形成膜２１５Ｂのストライプ方向と交差する方向、すなわち列方向に延びるストライプ状の開口パターンを有する第２のマスクパターン（図示せず）を形成し、形成した第２のマスクパターンを用いて、まず、窒化シリコンからなるキャップ層２２１をドライエッチングし、その後、多結晶シリコンからなる制御ゲート形成膜２１５Ｂ、ＯＮＯ膜である容量絶縁膜２０２及び多結晶シリコンからなる浮遊ゲート形成膜２１４Ｂと、酸化シリコンからなる埋め込み絶縁膜２１４とに対してドライエッチングを行なう。このとき、多結晶シリコンと酸化シリコンとのエッチング選択比が小さい条件で、制御ゲート形成膜２１５Ｂ及び浮遊ゲート形成膜２１４Ｂと埋め込み絶縁膜２２４とを同時にエッチングしてもよい。また、多結晶シリコンと酸化シリコンとのエッチング選択比が大きい条件で順次エッチングしてもよい。このドライエッチングにより、図２４（ａ）に示すように、ストライプ状の制御ゲート形成膜２１５Ｂ、容量絶縁膜２０２及び浮遊ゲート形成膜２１４Ｂから、行列状に配置され且つ孤立した複数のゲート電極構造体２１６を得ることができる。その後、フッ酸を含む水溶液でウェットエッチングを行なうことにより、ストライプ状パターンから露出した酸化シリコンからなるトンネル絶縁膜２１３を除去する。以上の工程により、行列状に配置された複数のゲート電極構造体２１６は、列方向に隣接するゲート電極構造体２１６同士の間を埋め込み絶縁膜２２４により埋め込まれ、さらにその上面にキャップ層２２１が連続して形成された状態の列方向に延びるストライプ状パターンとしてパターニングされる。
【０１４７】
次に、図２４（ｂ）に示すように、キャップ層２２１を含むストライプ状パターンをマスクとして、例えば、半導体基板２０１の主面に対して垂直な方向に、注入エネルギーを３０ＫｅＶとし、且つドーズ量を３×１０15ａｔｏｍｓ／ｃｍ-2とする注入条件で、ヒ素（Ａｓ）イオンを半導体基板２０１にイオン注入することにより、半導体基板２０１のストライプ状パターンから露出する領域にビット線となる拡散層２０６を形成する。続いて、ＬＰＣＶＤ法により、半導体基板２０１上にゲート電極構造体２１６及び埋め込み絶縁膜２２４を含む全面にわたって膜厚が１００ｎｍのシリコン酸化膜を堆積する。その後、堆積したシリコン酸化膜に対してフッ化炭素を主成分とするエッチングガスを用いたエッチバックを行なって、キャップ層２２１、ゲート電極構造体２１６及び埋め込み絶縁膜２２４からなるストライプ状パターンの各側面上に、側壁絶縁膜２０７をそれぞれ形成する。続いて、半導体基板２０１の上にストライプ状パターンを含む全面にわたって、例えばスパッタ法又は真空蒸着法により、コバルトよりなる金属膜を堆積し、所定の熱処理を施すことにより、各拡散層２０６の上部にのみシリサイド層２０８を形成する。
【０１４８】
次に、図２１（ｂ）に示すように、行列状に配置されたゲート電極構造体２１６のうち拡散層２０６と交差する方向、すなわち行方向に並ぶ複数のゲート電極構造体２１６に例えばタングステン（Ｗ）からなるコンタクトプラグ２０９を形成し、行方向に並ぶゲート電極構造体２１６同士をワード線２１０によってそれぞれ電気的に接続する。続いて、各拡散層２０６の上にシリサイド層２０８を介在させてビット線コンタクト２２２を自己整合的に形成して、不揮発性半導体記憶装置を得る。
【産業上の利用可能性】
【０１４９】
本発明に係る不揮発性半導体記憶装置及びその製造方法は、ビット線を構成する拡散層の低抵抗化による読み出し動作の高速化及び半導体素子の微細化による高集積化を同時に実現でき、その上、メモリ部とロジック部とを１チップ上に混載する製造プロセスにおいて、該プロセスの共通化が容易であり、安定したプロセスを低コストで実現できるという効果を有し、拡散層をビットラインに持つ不揮発性半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１５０】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図４】本発明の第１の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図５】（ａ）〜（ｄ）は本発明の第１の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図７】本発明の第２の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図１０】本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図１１】（ａ）〜（ｃ）は本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図１２】（ａ）〜（ｃ）は本発明の第２の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図１３】本発明の第３の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図１４】（ａ）〜（ｄ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図１５】（ａ）〜（ｃ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図１６】本発明の第３の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図１７】（ａ）〜（ｄ）は本発明の第３の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図１８】（ａ）〜（ｃ）は本発明の第３の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図１９】本発明の第４の実施形態に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図２０】（ａ）〜（ｃ）は本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図２１】（ａ）及び（ｂ）は本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図２２】本発明の第４の実施形態の一変形例に係る不揮発性半導体記憶装置を示す部分的な断面斜視図である。
【図２３】（ａ）〜（ｃ）は本発明の第４の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図２４】（ａ）〜（ｃ）は本発明の第４の実施形態の一変形例に係る不揮発性半導体記憶装置の製造方法を示す工程順の部分的な断面斜視図である。
【図２５】従来の不揮発性半導体記憶装置を示す断面断面図である。
【符号の説明】
【０１５１】
１０１    半導体基板（半導体領域）
１０２    ゲート絶縁膜
１０２ａ  下層絶縁膜
１０２ｂ  中層絶縁膜
１０２ｃ  上層絶縁膜
１０３    ゲート電極（ゲート電極構造体）
１０３Ａ  ゲート電極形成膜
１０３Ｂ  ゲート電極形成膜
１０４    第１の埋め込み絶縁膜（ゲート間絶縁膜：窒化膜）
１０５    第２の埋め込み絶縁膜（酸化膜）
１０６    拡散層（ビット線）
１０７    側壁絶縁膜（酸化膜）
１０８    シリサイド層
１０９    コンタクトプラグ
１１０    ワード線
１１４    埋め込み絶縁膜（ゲート間絶縁膜：酸化膜）
１１７    側壁絶縁膜（窒化膜）
１２１    キャップ層
１２２    ビット線コンタクト
２０１    半導体基板（半導体領域）
２０２    容量絶縁膜
２０２ａ  下層絶縁膜
２０２ｂ  中層絶縁膜
２０２ｃ  上層絶縁膜
２０４    第１の埋め込み絶縁膜（ゲート間絶縁膜：窒化膜）
２０５    第２の埋め込み絶縁膜（酸化膜）
２０６    拡散層（ビット線）
２０７    側壁絶縁膜（酸化膜）
２０８    シリサイド層
２０９    コンタクトプラグ
２１０    ワード線
２１３    トンネル絶縁膜（ゲート絶縁膜）
２１４    浮遊ゲート電極
２１４Ａ  浮遊ゲート形成膜
２１４Ｂ  浮遊ゲート形成膜
２１５    制御ゲート電極
２１５Ａ  制御ゲート形成膜
２１５Ｂ  制御ゲート形成膜
２１６    ゲート電極構造体
２１７    側壁絶縁膜（窒化膜）
２２１    キャップ層
２２２    ビット線コンタクト
２２４    埋め込み絶縁膜（ゲート間絶縁膜：酸化膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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