(57)【要約】【課題】  低消費電力で動作可能で且つ回路面積の増加を最小限に抑えたＩＯ制御回路を提供する。【解決手段】  ＩＯ選択回路６０６において、第１〜第３コア６００，６０１，６０２の出力信号Ｓ００，Ｓ０１，Ｓ０２のうち、モード制御回路６０７から出力されたモード信号に基づいて、ユーザーが選択した処理モードに対応する信号を選択して外部端子に出力する一方、ゲーティング回路６２５，６２６，６２７において、前記出力信号Ｓ００，Ｓ０１，Ｓ０２のうち、前記モード信号に基づいて、ユーザーが選択しなかった処理モードに対応する信号を遮断する。【選択図】  図５
2007005453.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩに搭載される、複数のコアからそれぞれ出力された信号を１つの外部端子から選択的に出力するＩＯ制御回路であって、
前記各コアからそれぞれ出力される信号を通過又は遮断させる複数のゲーティング回路と、
前記各ゲーティング回路をそれぞれ通過した信号を入力とするＩＯ選択回路と、
前記各ゲーティング回路及び前記ＩＯ選択回路に対して、ユーザーが選択した処理モードを示すモード信号を出力するモード制御回路とを備え、
前記ＩＯ選択回路は、前記モード信号に基づいて、前記複数のコアからそれぞれ出力された信号のうち前記ユーザーが選択した処理モードに対応する信号を選択して前記外部端子に出力するように構成され、
前記ゲーティング回路は、前記モード信号に基づいて、前記ユーザーが選択しなかった処理モードに対応する信号を遮断するように構成されていることを特徴とするＩＯ制御回路。
【請求項２】
ＬＳＩに搭載される、複数のコアからそれぞれ出力された信号を１つの外部端子から選択的に出力するＩＯ制御回路であって、
前記各コアからそれぞれ出力される信号を通過又は遮断させる複数のゲーティング回路と、
前記各ゲーティング回路をそれぞれ通過した信号を入力とするＩＯ選択回路と、
前記各ゲーティング回路に対して、ユーザーが選択した処理モードを示すモード信号を出力するモード制御回路とを備え、
前記ゲーティング回路は、前記モード信号に基づいて、前記ユーザーが選択しなかった処理モードに対応する信号を遮断するように構成され、
前記ＩＯ選択回路は、前記ゲーティング回路を通過した信号を前記外部端子に対して出力するように構成されていることを特徴とするＩＯ制御回路。
【請求項３】
請求項２に記載されたＩＯ制御回路において、
前記ＩＯ選択回路は、ＯＲ回路で構成されていることを特徴とするＩＯ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩに搭載されるＩＯ制御回路であり、特に、モード信号に基づいて入出力すべき信号を選択するＩＯ制御技術に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）の大規模化に伴って、ＬＳＩ自体が非常に多機能化している。このため、ＬＳＩの機能に応じた多数の入力／出力端子を１つの外部端子に共有化して接続するようにし、各機能に応じて外部端子へ割り当てる入力／出力端子の切り替えを行うためのＩＯ（Input Output）制御回路を設けるようにしている。
【０００３】
また、ＬＳＩの大規模化によりＩＰの搭載が非常に多くなってきている。このため、搭載されるＩＰの機能確認をするためのアイソレーションテストを実施することが必要となる。同様にＬＳＩの大規模化により、その他、種々のテスト手法が必要となってきている。
【０００４】
また、このようなテストを行う際に、テスト入力／出力端子をＬＳＩの外部端子へ共有化して接続するため、テスト時に搭載されるテスト入力／出力端子を切り替えるためのＩＯ制御回路の挿入が必要である。
【０００５】
図１は、従来のＩＯ制御回路の構成を示すブロック図である。図１に示すように、第１コア６００、第２コア６０１、第３コア６０２からそれぞれ出力された信号Ｓ００，Ｓ０１，Ｓ０２は、信号の波形の鈍りを抑えるためのバッファ６０３，６０４，６０５を介してそれぞれＩＯ選択回路６０６に入力される。
【０００６】
前記ＩＯ選択回路６０６では、入力された信号Ｓ００，Ｓ０１，Ｓ０２のうちから選択された信号が、出力信号Ｓ１０として外部端子６０８に出力される。具体的には、ＩＯ選択回路６０６に接続されたモード制御回路６０７から出力されたモード信号Ｓ０７，Ｓ０８，Ｓ０９に基づいて、ユーザーが選択したモードに応じた信号が選択されて外部端子６０８に出力されるようになっている。
【０００７】
図２は、従来のＩＯ制御回路の別の構成を示すブロック図である。図２に示すように、外部端子６０８から入力された入力信号Ｓ２３は、ＩＯ選択回路６０６に入力される。
【０００８】
前記ＩＯ選択回路６０６には、モード制御回路６０７が接続されており、このモード制御回路６０７から出力されたモード信号Ｓ０７，Ｓ０８，Ｓ０９に基づいて、入力信号Ｓ２３の出力先が選択されるようになっている。
【０００９】
具体的には、第１コア６００が信号の出力先として選択された場合、ＩＯ選択回路６０６から出力された信号Ｓ２０は、信号の波形の鈍りを抑えるためのバッファ６１６を介して第１コア６００に入力される。
【００１０】
また、第２コア６０１が信号の出力先として選択された場合、ＩＯ選択回路６０６から出力された信号Ｓ２１は、信号の波形の鈍りを抑えるためのバッファ６１７を介して第２コア６０１に入力される。
【００１１】
そして、第３コア６０２が信号の出力先として選択された場合、ＩＯ選択回路６０６から出力された信号Ｓ２２は、信号の波形の鈍りを抑えるためのバッファ６１８を介して第３コア６０２に入力される。
【特許文献１】特開平９−６７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ここで、ＬＳＩの大規模化に伴って、コアから外部端子までを接続する配線長が長くなることがある。すなわち、ＬＳＩの多機能化による外部端子の共有化、及び多くのＩＰの搭載によるＩＰアイソレーションテスト時における多数の端子の外部端子への共有化が必要となるが、必要となる端子数が多く、コア近傍にある外部端子の端子数だけでは共有化できず、さらに各コアから外部端子までの距離が遠い外部端子と共有しなければならず、その結果、配線長が非常に長くなってしまう。
【００１３】
また、ＩＯ選択回路において、モード制御回路から出力されるモード信号に基づいて、信号を選択的に出力するが、このときに選択されなかった信号が変化した場合、バッファ等の論理回路や配線途中で無駄な電力が消費されてしまうという問題があった。
【００１４】
また、モードにより１つの外部端子が共有化されているため、ＩＯ制御回路に対して多くのセレクタ等の回路が挿入されることとなり、その結果、回路面積が大きくなってしまうという問題があった。
【００１５】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、低消費電力で動作可能で且つ回路面積の増加を最小限に抑えたＩＯ制御回路を提供することにある。
【課題を解決するための手段】
【００１６】
すなわち、本発明は、ＬＳＩに搭載される、複数のコアからそれぞれ出力された信号を１つの外部端子から選択的に出力するＩＯ制御回路であって、
前記各コアからそれぞれ出力される信号を通過又は遮断させる複数のゲーティング回路と、
前記各ゲーティング回路をそれぞれ通過した信号を入力とするＩＯ選択回路と、
前記各ゲーティング回路及び前記ＩＯ選択回路に対して、ユーザーが選択した処理モードを示すモード信号を出力するモード制御回路とを備え、
前記ＩＯ選択回路は、前記モード信号に基づいて、前記複数のコアからそれぞれ出力された信号のうち前記ユーザーが選択した処理モードに対応する信号を選択して前記外部端子に出力するように構成され、
前記ゲーティング回路は、前記モード信号に基づいて、前記ユーザーが選択しなかった処理モードに対応する信号を遮断するように構成されていることを特徴とするものである。
【発明の効果】
【００１７】
以上のように、本発明によれば、ユーザーが選択しなかった処理モードに対応する信号をゲーティング回路でコアの根元から遮断することにより、コアと外部端子との間に挿入されているバッファ等の動作を止めることができ、無駄な電力の消費を抑える上で有利な効果が得られる。
【００１８】
また、ゲーティング回路で非選択回路の信号を止める構成にしたから、通常、セレクタ等の論理回路で構成していたＩＯ選択回路をＯＲ回路のみで構成することができ、ＩＯ選択回路の回路面積を低減する上で有利な効果が得られる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００２０】
＜実施形態１＞
図３は、本発明の実施形態１に係るＩＯ制御回路の構成を示すブロック図である。図３に示すように、第１コア６００から出力された信号Ｓ００は、ゲーティング回路６０９及びバッファ６０３を介してＩＯ選択回路６０６に入力される。また、第２コア６０１から出力された信号Ｓ０１は、ゲーティング回路６１０及びバッファ６０４を介してＩＯ選択回路６０６に入力される。さらに、第３コア６０２から出力された信号Ｓ０２は、ゲーティング回路６１１及びバッファ６０５を介してＩＯ選択回路６０６に入力される。
【００２１】
前記ゲーティング回路６０９，６１０，６１１は、後述するモード制御回路６０７から出力されるモード信号Ｓ１１，Ｓ１２，Ｓ１３に基づいて、信号Ｓ００，Ｓ０１，Ｓ０２を出力するか又は遮断するかを切り替えるものである。
【００２２】
前記バッファ６０３，６０４，６０５は、入力された信号の波形の鈍りを抑えるように動作するものである。
【００２３】
前記モード制御回路６０７は、前記ＩＯ選択回路６０６に対してモード信号Ｓ０７，Ｓ０８，Ｓ０９を出力する一方、前記ゲーティング回路６０９，６１０，６１１に対してモード信号Ｓ１１，Ｓ１２，Ｓ１３を出力するものである。
【００２４】
前記ＩＯ選択回路６０６では、前記モード制御回路６０７から出力されたモード信号Ｓ０７，Ｓ０８，Ｓ０９に基づいて、テストモードやノーマルモード等、ユーザーが選択したモードに応じたコアからの信号が選択され、出力信号Ｓ１０として外部端子６０８に出力される。
【００２５】
また、前記ゲーティング回路６０９，６１０，６１１では、モード信号Ｓ１１，Ｓ１２，Ｓ１３に基づいて、前記ＩＯ選択回路６０６で選択されなかったモードに対応するコアからの信号が遮断される。
【００２６】
このような構成によれば、選択されなかったモードに対応するバッファ６０３，６０４，６０５の信号動作をゲーティング回路６０９，６１０，６１１側で止めることができ、コアと外部端子との間に挿入されたバッファ６０３，６０４，６０５におけるダイナミックパワーが軽減され、消費電力を低減する上で有利な効果が得られる。
【００２７】
なお、本実施形態１に係るＩＯ制御回路では、コアの数を３つとしているが、この形態に限定するものではない。さらに、出力される信号数も特に限定するものではない。また、コアと外部端子と間に挿入し、信号の波形の鈍りを抑えるための回路としてバッファを用いているが、この形態に限定するものではない。この点は、以下の実施形態２〜４についても同様である。
【００２８】
＜実施形態２＞
図４は、本発明の実施形態２に係るＩＯ制御回路の構成を示すブロック図である。図４に示すように、外部端子６０８から入力された入力信号Ｓ２３は、それぞれゲーティング回路６１９，６２０，６２１に入力され、その後、ＩＯ選択回路６０６に入力される。
【００２９】
前記ＩＯ選択回路６０６では、モード制御回路６０７から出力されたモード信号Ｓ０７，Ｓ０８，Ｓ０９に基づいて、テストモードやノーマルモード等、ユーザーが選択したモードに応じて信号の出力先が選択される。
【００３０】
具体的には、信号Ｓ２０はバッファ６１６を介して第１コア６００に入力され、信号Ｓ２１はバッファ６１７を介して第２コア６０１に入力され、信号Ｓ２２はバッファ６１８を介して第３コア６０２に入力される。
【００３１】
このとき、前記ゲーティング回路６１９，６２０，６２１では、前記モード制御回路６０７から出力されたモード信号Ｓ１１，Ｓ１２，Ｓ１３に基づいて、前記ＩＯ選択回路６０６で選択されなかった信号の出力が遮断されるようになっている。
【００３２】
＜実施形態３＞
図５は、本発明の実施形態３に係るＩＯ制御回路の構成を示すブロック図である。図５に示すように、第１コア６００、第２コア６０１、第３コア６０２からそれぞれ出力された信号Ｓ００，Ｓ０１，Ｓ０２は、ゲーティング回路６２５，６２６，６２７にそれぞれ入力される。
【００３３】
前記ゲーティング回路６２５，６２６，６２７は、ＡＮＤ回路で構成されており、入力された信号Ｓ００，Ｓ０１，Ｓ０２をバッファ６０３，６０４，６０５に対して出力するか否かを選択的に切り替えるものであり、後述するモード制御回路６０７から出力されるモード信号に基づいて、その切り替えが行われるようになっている。
【００３４】
前記ゲーティング回路６２５，６２６，６２７から出力された信号はそれぞれバッファ６０３，６０４，６０５に入力され、このバッファ６０３，６０４，６０５において信号の波形の鈍りが抑えられた後、ＩＯ選択回路６０６に出力される。
【００３５】
前記ＩＯ選択回路６０６は、セレクタ６１３，６１４，６１５で構成されており、セレクタ６１３には第３コア６０２の出力信号Ｓ０２が、セレクタ６１４には第２コア６０１の出力信号Ｓ０１とセレクタ６１３で選択された出力信号Ｓ０２が、セレクタ６１５には第１コア６００の出力信号Ｓ００とセレクタ６１４で選択された出力信号（信号Ｓ０１又は信号Ｓ０２）が入力されるようになっている。
【００３６】
前記セレクタ６１３，６１４，６１５には、モード制御回路６０７から出力されたモード信号Ｓ０７，Ｓ０８，Ｓ０９がそれぞれ入力されており、このモード信号Ｓ０７，Ｓ０８，Ｓ０９に基づいて、各セレクタ６１３，６１４，６１５における出力信号が決定される。
【００３７】
前記モード制御回路６０７からは、さらに前記ゲーティング回路６２５，６２６，６２７に対してモード信号Ｓ１１，Ｓ１２，Ｓ１３が出力されるようになっている。
【００３８】
そして、前記モード信号Ｓ０７，Ｓ０８，Ｓ０９に基づいて前記セレクタ６１５で選択された信号は、出力信号Ｓ１０として外部端子６０８に出力される。
【００３９】
以下、本実施形態３に係るＩＯ制御回路における信号の選択手順について説明する。例えば、モード制御回路６０７から出力されるモード信号Ｓ０９が“１”、モード信号Ｓ０７，Ｓ０８が“０”に設定されているとすると、第１コア６００の出力信号Ｓ００がＩＯ選択回路６０６内のセレクタ６１５で選択されて外部端子６０８から出力され、第２コア６０１の出力信号Ｓ０１及び第３コア６０２の出力信号Ｓ０２は選択されず、外部端子６０８から出力されないように制御される。
【００４０】
このとき、前記ＩＯ選択回路６０６で選択されなかった信号Ｓ０１，Ｓ０２の出力を前記ゲーティング回路６２６，６２７側で遮断すべく、モード制御回路６０７から出力されるモード信号Ｓ１１が“０”、モード信号Ｓ１２，Ｓ１３が“１”に設定され、モード信号Ｓ１１，Ｓ１２，Ｓ１３を受け取ったゲーティング回路６２５，６２６，６２７のうち、モード信号Ｓ１１を受信するゲーティング回路６２５のみが信号を伝播するように設定され、ゲーティング回路６２６，６２７は信号を遮断するように“０”に固定される。
【００４１】
このように制御されることで、第２コア６０１と外部端子６０８との間、及び第３コア６０２と外部端子６０８と間に挿入されたバッファ６０４，６０５とセレクタ６１３，６１４へ入力される信号が固定されることから、バッファ６０４，６０５、及びセレクタ６１３，６１４で消費される電力を抑えることができる。
【００４２】
なお、本実施形態３に係るＩＯ制御回路では、ゲーティング回路としてＡＮＤ回路を用いて構成するようにしたが、この形態に限定するものではなく、その他の論理回路で構成するようにしてもよい。さらに、ＩＯ選択回路６０６をセレクタ６１３，６１４，６１５で構成するようにしたが、この形態に限定するものではない。
【００４３】
＜実施形態４＞
図６は、本発明の実施形態４に係るＩＯ制御回路の構成を示すブロック図である。図６に示すように、第１コア６００、第２コア６０１、第３コア６０２からそれぞれ出力された信号Ｓ００，Ｓ０１，Ｓ０２は、ゲーティング回路６２５，６２６，６２７にそれぞれ入力される。
【００４４】
前記ゲーティング回路６２５，６２６，６２７は、ＡＮＤ回路で構成されており、入力された信号Ｓ００，Ｓ０１，Ｓ０２をバッファ６０３，６０４，６０５に対して出力するか否かを選択的に切り替えるものであり、後述するモード制御回路６０７から出力されるモード信号に基づいて、その切り替えが行われるようになっている。
【００４５】
前記ゲーティング回路６２５，６２６，６２７から出力された信号はそれぞれバッファ６０３，６０４，６０５に入力され、このバッファ６０３，６０４，６０５において信号の波形の鈍りが抑えられた後、ＩＯ選択回路６０６に出力される。
【００４６】
前記ＩＯ選択回路６０６は、ＯＲ回路６３１で構成されており、コアからの信号Ｓ００，Ｓ０１，Ｓ０２がそれぞれ入力される。
【００４７】
前記モード制御回路６０７からは、前記ゲーティング回路６２５，６２６，６２７に対してモード信号Ｓ１１，Ｓ１２，Ｓ１３が出力されるようになっており、このモード信号に基づいて、ゲーティング回路６２５，６２６，６２７のＯＮ／ＯＦＦ状態が切り替わるようになっている。
【００４８】
以下、本実施形態４に係るＩＯ制御回路における信号の選択手順について説明する。例えば、モード制御回路６０７から出力されるモード信号Ｓ１１が“０”、モード信号Ｓ１２，Ｓ１３が“１”に設定されているとすると、第２コア６０１から出力される信号Ｓ０１はゲーティング回路６２６でＬ固定されて外部端子６０８へ伝播せず、同様に第３コア６０２から出力される信号Ｓ０２はゲーティング回路６２７でＬ固定されて外部端子６０８へ伝播せず、第１コア６００から出力される信号Ｓ００のみが外部端子６０８へ伝播するように制御される。
【００４９】
このように制御されることで、ＯＲ回路６３１のみで構成した低面積のＩＯ選択回路６０６において、第２コア６０１と外部端子６０８との間、及び第３コア６０２と外部端子６０８との間に挿入されたバッファ６０４，６０５とセレクタ６１３，６１４へ入力される信号が固定されることから、バッファ６０４，６０５で消費される電力を抑えることができる。
【産業上の利用可能性】
【００５０】
以上説明したように、本発明は、ユーザーが選択しなかったモードに対応する回路の動作を止めることで消費電力を低く抑えることができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。
【図面の簡単な説明】
【００５１】
【図１】従来のＩＯ選択回路の構成を示すブロック図である。
【図２】従来のＩＯ選択回路の別の構成を示すブロック図である。
【図３】本発明の実施形態１に係るＩＯ選択回路の構成を示すブロック図である。
【図４】本実施形態２に係るＩＯ選択回路の構成を示すブロック図である。
【図５】本実施形態３に係るＩＯ選択回路の構成を示すブロック図である。
【図６】本実施形態４に係るＩＯ選択回路の構成を示すブロック図である。
【符号の説明】
【００５２】
６００  第１コア
６０１  第２コア
６０２  第３コア
６０３  バッファ
６０４  バッファ
６０５  バッファ
６０６  ＩＯ選択回路
６０７  モード制御回路
６０８  外部端子
６２５  ゲーティング回路
６２６  ゲーティング回路
６２７  ゲーティング回路
【図１】
2007005453.tif 000003
【図２】
2007005453.tif 000004
【図３】
2007005453.tif 000005
【図４】
2007005453.tif 000006
【図５】
2007005453.tif 000007
【図６】
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