(57)【要約】【課題】  ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。【解決手段】  半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ＋型半導体領域３５が形成されている。ゲート電極１５の両側壁上にはオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成され、サイドウォールスペーサ３３の側面３４ａには凹部３４ｂが形成されている。ゲート電極１５上およびｎ＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。金属シリサイド膜４３ｂは、ｎ＋型半導体領域３５の上に形成されている。【選択図】  図１
2007005537.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁上に形成された側壁絶縁膜と、
前記半導体基板に形成されたソースまたはドレインとしての半導体領域と、
前記ゲート電極上に形成された第１の金属シリサイド膜と、
前記半導体領域上に形成された第２の金属シリサイド膜と、
を備え、
前記側壁絶縁膜は側面に凹部を有し、
前記第１の金属シリサイド膜は、前記側壁絶縁膜の前記側面うちの前記凹部よりも上部の領域に延在し、
前記側壁絶縁膜の前記側面の前記凹部上には、前記第１および第２の金属シリサイド膜は形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極は、下部が上部よりも細く、前記ゲート電極の側壁に段差が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記側壁絶縁膜が、前記ゲート電極側の第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜とを有し、
前記ゲート電極の前記側壁の下部上の位置には前記第２絶縁膜が形成されておらず、前記第２絶縁膜と前記半導体基板との間に前記第１絶縁膜が無いことにより、前記凹部が形成されていることを特徴とする半導体装置。
【請求項４】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
（ｄ）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程と、
（ｅ）前記半導体基板に、前記ＭＩＳＦＥＴのソースまたはドレインとしての半導体領域を形成する工程と、
（ｆ）前記半導体基板上に前記ゲート電極および前記側壁絶縁膜を覆うようにシリコン膜を形成する工程と、
（ｇ）前記シリコン膜上に金属膜を形成する工程と、
（ｈ）前記金属膜と前記シリコン膜とを反応させて、金属シリサイド膜を形成する工程と、
を有し、
前記（ｄ）工程では、側面に凹部を有する前記側壁絶縁膜が形成され、
前記（ｆ）工程では、前記側壁絶縁膜の前記側面の前記凹部上には前記シリコン膜が形成されないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記ゲート電極は、下部が上部よりも細く、前記ゲート電極の側壁に段差が形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ソース・ドレインおよびゲート電極上に金属シリサイド膜を形成したＭＩＳＦＥＴを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
ゲート電極およびソース・ドレイン領域を形成した後にＣｏやＮｉなどの高融点金属膜を形成し、熱処理により高融点金属膜とゲート電極およびソース・ドレイン領域の表層部分とを反応させて金属シリサイド層を形成し、未反応の高融点金属膜をウェットエッチングで除去するサリサイド（Self-aligned silicide）技術がある（例えば特許文献１参照）。
【特許文献１】特開昭６１−１５０２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者の検討によれば、次のことが分かった。
【０００４】
サリサイド技術は、簡便でソース・ドレイン抵抗を低減する手法として、一般に使用されている。しかしながら、この手法は、シリコンの半導体基板領域中に金属元素を拡散させることで金属シリサイドを形成するので、ソース・ドレイン拡散層内に金属シリサイドが形成される。金属シリサイド層の抵抗を十分に下げるには、金属シリサイド層の厚みをある程度厚く、例えば２０ｎｍ程度に設定する必要がある。しかしながら、ソース・ドレイン拡散層の深さを金属シリサイド層の厚さよりも十分に深く設定しないと、金属の拡散による接合リークが発生する可能性がある。接合リークの増加は、スタンバイ電力（待機電力）の増加を引き起こし、半導体装置の性能を低下させる。このため、ソース・ドレイン拡散層の深さをある程度深く、例えばソース・ドレイン拡散層の深さを金属シリサイド層の厚さの３倍程度（金属シリサイド層の厚みが２０ｎｍ程度の場合はソース・ドレイン拡散層の深さを６０ｎｍ程度）とすることが好ましい。しかしながら、ソース・ドレイン拡散層の深さを深くすることは、浅接合化が実現できず半導体装置の小型化などに不利となる。
【０００５】
また、ゲート長が５０ｎｍ以下のＣＭＩＳＦＥＴトランジスタなどにおいては、ショートチャネル効果によるしきい電圧の低下を防止するため、ソース・ドレイン拡散層の深さを５０ｎｍ以内とすることが望ましく、サリサイド技術をこのトランジスタに適用すると、接合リークが大きくなり、スタンバイ電力（待機電力）の増加を引き起こす可能性がある。これは、半導体装置の性能を低下させる。
【０００６】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、ＭＩＳＦＥＴのゲート電極とソース・ドレイン領域との上にそれぞれ金属シリサイド膜が形成され、ゲート電極の側壁上に形成された側壁絶縁膜が側面に凹部を有し、ゲート電極上の金属シリサイド膜が、ゲート電極の側壁絶縁膜の側面うちの凹部よりも上部の領域に延在しているものである。
【００１０】
また、本発明は、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、側面に凹部を有する側壁絶縁膜をゲート電極の側壁上に形成し、半導体基板にソース・ドレイン領域を形成し、シリコン膜をゲート電極および側壁絶縁膜を覆うが前記凹部には堆積しないように半導体基板上に形成し、シリコン膜上に金属膜を形成し、金属膜とシリコン膜とを反応させて金属シリサイド膜を形成するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
半導体装置の接合リークを低減できる。
【００１３】
また、半導体装置の性能を向上できる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
【００１８】
図１は、本発明の一実施の形態の半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の要部断面図である。
【００１９】
図１に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に素子分離領域６が形成されており、この素子分離領域６で分離（規定）された活性領域にはｐ型ウエル７が形成されている。
【００２０】
ｐ型ウエル７上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ１が形成されている。
【００２１】
ＭＩＳＦＥＴＱｎ１は、ｐ型ウエル７の表面上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に形成されたゲート電極１５とを有している。ゲート電極１５は、ゲート絶縁膜８と接する導電膜（導電体膜）１１と、導電膜１１上の導電膜（導電体膜）１２との積層構造を有しているが、ゲート長方向の寸法は、導電膜１１の方が、導電膜１２よりも小さい。すなわち、ゲート電極１５において、導電膜１１のゲート長方向の寸法（後述する寸法Ｌ１に対応）が、導電膜１２のゲート長方向の寸法（後述する寸法Ｌ２に対応）よりも小さくなっており、ゲート電極１５は、下部（導電膜１１）が上部（導電膜１２）よりも細くなっている。このため、ゲート電極１５の両側壁（両側の側壁、両方の側壁）には段差（後述する段差１６に対応）が形成されている。
【００２２】
ゲート電極１５の両側壁上には、絶縁体からなるオフセットスペーサ（絶縁膜）２３を介して絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）３３が形成されている。サイドウォールスペーサ３３は、ゲート電極１５の側壁上に形成された側壁絶縁膜として機能するが、サイドウォールスペーサ３３とオフセットスペーサ２３とを合わせたものを、ゲート電極１５の側壁上に形成された側壁絶縁膜とみなすこともできる。
【００２３】
ゲート電極１５の側壁絶縁膜としてのサイドウォールスペーサ３３は、その側面（表面、側壁）３４ａに、凹部（窪み部、段差部、溝部、後退部）３４ｂを有している。サイドウォールスペーサ３３において、凹部３４ｂが形成された側面３４ａは、ゲート電極１５およびオフセットスペーサ２３側とは逆側の側面、すなわちゲート電極１５やオフセットスペーサ２３とは対向しない側の側面である。
【００２４】
凹部３４ｂは、サイドウォールスペーサ３３の側面３４ａにおいて、ゲート電極１５側に後退した部分である。後述するように、側壁に段差を有するゲート電極１５の形状に対してコンフォーマルに形成した絶縁膜によりオフセットスペーサ２３やサイドウォールスペーサ３３を形成することにより、サイドウォールスペーサ３３の側面３４ａに、ゲート電極１５の側壁の段差に対応して、凹部３４ｂを形成することができる。なお、本実施の形態では、ゲート電極１５の側壁上にオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成されているが、オフセットスペーサ２３が不要の場合は、オフセットスペーサ２３の形成を省略し、ゲート電極１５の側壁上に直接、サイドウォールスペーサ３３を形成することもできる。また、本実施の形態では、サイドウォールスペーサ３３は、ゲート電極１５側の絶縁膜３１と、絶縁膜３１上の絶縁膜３２とにより形成しているが、他の形態として、サイドウォールスペーサ３３を、単層の絶縁膜により形成することもできる。
【００２５】
サイドウォールスペーサ３３の下のｐ型ウエル７内にはｎ−型半導体領域２５が形成され、ｎ−型半導体領域２５の外側にはｎ−型半導体領域２５よりも不純物濃度が高いｎ＋型半導体領域３５（ソース・ドレイン）が形成されている。更に、必要に応じて、ｎ−型半導体領域２５の周囲に、パンチスルー防止用のｐ型半導体領域（Ｈａｌｏ領域）２６が形成されている。ｎ＋型半導体領域３５（およびｎ−型半導体領域２５）により、ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ソース・ドレイン拡散層）が形成される。
【００２６】
ゲート電極１５上およびｎ＋型半導体領域３５上に、それぞれ金属シリサイド膜（金属シリサイド層）４３（４３ａ，４３ｂ）が形成されている。金属シリサイド膜４３により、ｎ＋型半導体領域３５などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。
【００２７】
金属シリサイド膜４３のうち、ゲート電極１５上に形成された金属シリサイド膜４３ａと、ＭＩＳＦＥＴＱｎ１のソースまたはドレインとしてのｎ＋型半導体領域３５上に形成された金属シリサイド膜４３ｂとは、同じ金属のシリサイド（同種の金属シリサイド）により形成されている。
【００２８】
金属シリサイド膜４３ａは、ゲート電極１５の導電膜１２の上面上だけでなく、ゲート電極１５の両側のサイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも連続的に延在している。すなわち、ゲート電極１５（の上面）上に形成された金属シリサイド膜４３ａは、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域に延在している。
【００２９】
金属シリサイド膜４３ｂは、半導体基板１の基板領域（シリコン基板領域）に形成されたｎ＋型半導体領域３５（ソース・ドレイン領域）の上に形成されており、半導体基板１の基板領域内には金属シリサイド膜４３ｂは形成されていない。すなわち、半導体基板１の基板領域は金属シリサイド化されておらず、ｎ＋型半導体領域３５内には金属シリサイド膜４３ｂを構成する金属元素は拡散されていない。
【００３０】
ゲート電極１５の両側のサイドウォールスペーサ３３の側面３４ａの凹部３４ｂ上には金属シリサイド膜４３（４３ａ，４３ｂ）は形成されておらず、それによって、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとは絶縁されている。
【００３１】
半導体基板１上には、ゲート電極１５を覆うように絶縁膜５１，５２が形成されている。絶縁膜５１，５２にはコンタクトホール（開口部、接続孔）５３が形成されており、コンタクトホール５３内にはタングステン（Ｗ）膜５４ｂを主体とする導電膜などからなるプラグ５４が形成されている。コンタクトホール５３およびプラグ５４は、ｎ＋型半導体領域３５上やゲート電極１５上に形成されている。
【００３２】
プラグ５４が埋め込まれた絶縁膜５２上には、配線（第１配線層）５５が形成されている。配線５５は、例えば、チタン膜５５ａ、窒化チタン膜５５ｂ、アルミニウム膜５５ｃ、チタン膜５５ｄおよび窒化チタン膜５５ｅの積層膜などからなる。配線５５は、プラグ５４を介して、ｎ＋型半導体領域３５やゲート電極１５などと電気的に接続される。
【００３３】
絶縁膜５２上に、配線５５を覆うように、絶縁膜が形成され、更に上層の配線層（第２層配線以降の配線）や層間絶縁膜などが形成されるが、ここでは図示およびその説明は省略する。
【００３４】
なお、ｎチャネル型のＭＩＳＦＥＴＱｎ１を例に挙げて説明したが、ｎ型とｐ型の導電型を逆にするなどして、本実施の形態をｐチャネル型のＭＩＳＦＥＴに適用することもできる。また、本実施の形態をＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）に適用することもできる。
【００３５】
次に、本実施の形態の半導体装置、例えばＭＩＳＦＥＴを有する半導体装置の製造工程について説明する。図２〜図１７は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に対応する領域が示されている。
【００３６】
まず、図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより絶縁体からなる素子分離領域６が形成される。すなわち、図２に示されるように、半導体基板１の主面に、例えば熱酸化法などを用いて酸化シリコンなどからなる絶縁膜２を形成し、絶縁膜２上に窒化シリコンなどからなる絶縁膜３を形成する。それから、図３に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜３をパターニングする。それから、パターニングされた絶縁膜３をエッチングマスクとして用いて絶縁膜２および半導体基板１を所定の深さまでエッチングして、半導体基板１の主面に素子分離溝４を形成する。素子分離溝４の底部および側壁などを必要に応じて熱酸化法などで酸化して酸化シリコンからなる絶縁膜５ａを形成した後、酸化シリコンなどからなる絶縁膜５を素子分離溝４を埋めるように半導体基板１上に形成する。絶縁膜５は、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができ、例えばオゾン（Ｏ３）ＴＥＯＳ（Tetraethoxysilane）酸化膜である。そして、図４に示されるように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜５を研磨し、素子分離溝４内に絶縁膜５を残し、それ以外の絶縁膜５の不要な部分を除去する。これにより、素子分離溝４を埋める絶縁膜５からなる素子分離領域６を形成することができる。その後、絶縁膜３は除去される。なお本実施の形態では、絶縁膜５の形成に引き続き、ＣＭＰ法で研磨する方式を説明しているが、ＣＭＰ法で研磨する前に、フォトリソグラフィ法およびドライエッチング法などを用いて活性領域上の絶縁膜５をエッチングし、ＣＭＰ工程後の残膜厚を均一化するような手段を用いても良い。あるいは、熱酸化法によって形成するＬＯＣＯＳ（Local Oxidization of Silicon）により素子分離領域６を形成してもよい。このように、素子分離領域６を形成することにより、半導体基板１の主面には、素子分離領域６によって周囲を規定された活性領域が形成される。
【００３７】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、ｐ型ウエル７を形成する。ｐ型ウエル７は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。
【００３８】
次に、必要に応じて半導体基板１（ｐ型ウエル７）の表面を清浄化して不要な絶縁膜（酸化シリコン膜）を除去した後、図５に示されるように、半導体基板１（ｐ型ウエル７）の表面にゲート絶縁膜（ゲート絶縁膜用の絶縁膜）８を形成する。ゲート絶縁膜８は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、ゲート絶縁膜８を酸窒化シリコン膜により形成することもできる。また、ゲート絶縁膜８を、いわゆるｈｉｇｈ−ｋ絶縁膜（高誘電率膜）により形成することも可能である。
【００３９】
次に、半導体基板１の主面上に（すなわちゲート絶縁膜８上に）、導電膜１１、導電膜１２および絶縁膜１３を順に形成する。導電膜１１，１２はゲート電極形成用の導電膜であり、絶縁膜１３はゲート電極加工時のハードマスク用の絶縁膜である。導電膜１１と導電膜１２とは、異なる材質の導電膜（エッチング速度が異なり得る導電膜）からなる。例えば、導電膜１１を多結晶シリコン膜（不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）により形成し、導電膜１２をアモルファスシリコン膜（不純物を導入したアモルファスシリコン膜、ドープトアモルファスシリコン膜）により形成することができる。ゲート電極をメタルゲート電極とする場合は、導電膜１１を、例えば窒化チタン（ＴｉＮ）やタンタルシリサイド（ＴａＳｉ）などの金属材料により形成することもできる。絶縁膜１３は、例えば酸化シリコン膜または窒化シリコン膜などにより形成することができる。
【００４０】
次に、図６に示されるように、絶縁膜１３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１３をエッチング（ドライエッチング）してパターニングする。フォトレジストパターンを除去した後、パターニングされた絶縁膜１３をエッチングマスクとして用いて、導電膜１２をエッチング（ドライエッチング）してパターニングする。この際、導電膜１２のエッチング速度が導電膜１１のエッチング速度よりも大きくなるようなエッチング条件でエッチングを行う。それから、図７に示されるように、パターニングされた絶縁膜１３および導電膜１２をエッチングマスクとして用いて、導電膜１１をエッチング（ドライエッチング）してパターニングする。この際、導電膜１１のエッチング速度が導電膜１２のエッチング速度よりも大きくなるようなエッチング条件でエッチングを行う。これにより、パターニングされた導電膜１１，１２からなるゲート電極１５がゲート絶縁膜８上に形成される。ゲート電極１５のうちの導電膜１１がゲート絶縁膜８と接しているので、導電膜１１がゲート電極１５の仕事関数を規定する。
【００４１】
本実施の形態では、ゲート電極１５は導電膜１１，１２の積層構造を有しているが、下部の導電膜１１が上部の導電膜１２よりも細くなるようにする。すなわち、ゲート電極１５において、導電膜１１のゲート長方向の寸法（長さ、幅）Ｌ１が、導電膜１２のゲート長方向の寸法（長さ、幅）Ｌ２よりも小さく（Ｌ１＜Ｌ２）なるようにする。これにより、ゲート電極１５の両側壁には段差１６が形成されている。
【００４２】
ゲート電極１５のこのような構造は、導電膜１２のエッチングを異方的に行い、導電膜１１のエッチングを導電膜１２のエッチング時よりも等方的に行うことなどにより、実現することができる。すなわち、導電膜１１，１２のエッチングはプラズマエッチングのようなドライエッチングにより行うことができるが、導電膜１２のエッチング時には、異方的なエッチングを行うことで導電膜１２のサイドエッチングが生じないようにし、導電膜１１のエッチング時には、導電膜１２のエッチング時よりも等方的なエッチングを行うことで、導電膜１１のサイドエッチング（アンダーカット）が生じるようにする。これにより、図７のように、下部の導電膜１１を上部の導電膜１２よりも細くすることができる。
【００４３】
次に、図８に示されるように、絶縁膜１３を除去する。それから、例えば熱酸化処理などを行うことにより、ゲート絶縁膜８を修復するとともに、ゲート電極１５の露出表面上に薄い酸化シリコン膜（図示せず）を形成する。この薄い酸化シリコン膜の膜厚は、例えば２ｎｍ程度である。
【００４４】
次に、半導体基板１の主面の全面に、ゲート電極１５を覆うように、窒化シリコンなどからなる絶縁膜２２をＣＶＤ法などにより形成する。絶縁膜２２は、下地形状を反映してコンフォーマルに形成される。絶縁膜２２の膜厚は、例えば１０ｎｍ程度とすることができる。
【００４５】
次に、図９に示されるように、絶縁膜２２をエッチバック（異方性エッチング）して、ゲート電極１５の側壁上に絶縁膜２２を残し、他の領域の絶縁膜２２を除去する。これにより、ゲート電極１５の側壁上に絶縁膜２２からなるオフセットスペーサ２３が形成される。また、上記のように、ゲート電極１５の露出表面上に薄い酸化シリコン膜（図示せず）を形成した後に、絶縁膜２２を形成した場合は、オフセットスペーサ２３はその薄い酸化シリコン膜とその上の絶縁膜２２とからなる。オフセットスペーサ２３の幅（ゲート長方向の長さ）は、例えば１０ｎｍ程度である。
【００４６】
次に、ｐ型ウエル７のゲート電極１５およびオフセットスペーサ２３の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ゲート電極１５の側壁上のオフセットスペーサ２３に整合してｐ型ウエル７に（一対の）ｎ−型半導体領域（イクステンション）２５を形成する。なお、オフセットスペーサ２３（すなわち絶縁膜２２）の形成を省略することも可能であり、この場合、ゲート電極１５に整合してｎ−型半導体領域２５が形成される。
【００４７】
次に、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ−型半導体領域２５を包み込むごとく、パンチスルー防止用のｐ型半導体領域（Ｈａｌｏ領域）２６を形成する。
【００４８】
次に、図１０に示されるように、半導体基板１の主面上に、ゲート電極１５およびオフセットスペーサ２３を覆うように、絶縁膜３１と絶縁膜３２を順に形成する。絶縁膜３１は、酸化シリコン膜などからなり、ＣＶＤ法などにより形成でき、その膜厚は例えば１０ｎｍ程度とすることができる。絶縁膜３２は、窒化シリコン膜などからなり、ＣＶＤ法などにより形成でき、その膜厚は例えば５０ｎｍ程度とすることができる。絶縁膜３１，３２は、下地形状を反映してコンフォーマルに形成される。
【００４９】
次に、図１１に示されるように、絶縁膜３２を反応性イオンエッチングのような異方性のドライエッチングでエッチバックした後、露出した絶縁膜３１をウェットエッチングなどにより除去する。これにより、ゲート電極１５の側壁上に、オフセットスペーサ２３を介して、絶縁膜３１，３２からなるサイドウォールスペーサ（側壁絶縁膜）３３が形成され、サイドウォールスペーサ３３以外の絶縁膜３１，３２は除去される。ゲート電極１５の側壁の形状（段差１６）に対応して、サイドウォールスペーサ３３の側面３４ａに凹部（窪み部、段差部、溝部）３４ｂが形成される。なお、本実施の形態では、絶縁膜３１，３２の積層膜によりサイドウォールスペーサ３３を形成したが、他の形態として、単層（単体）の絶縁膜によりサイドウォールスペーサ３３を形成することもでき、この場合、その単層の絶縁膜を異方性のドライエッチングでエッチバックすることでサイドウォールスペーサ３３が形成される。
【００５０】
次に、図１２に示されるように、サイドウォールスペーサ３３をイオン注入阻止マスクとして、ｐ型ウエル７のゲート電極１５、オフセットスペーサ２３およびサイドウォールスペーサ３３の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、サイドウォールスペーサ３３に整合してｐ型ウエル７に（一対の）ｎ＋型半導体領域（ソース、ドレイン）３５を形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。ｎ＋型半導体領域３５は、ｎ−型半導体領域２５よりも不純物濃度が高い。
【００５１】
次に、図１３に示されるように、ゲート電極１５の上面およびｎ＋型半導体領域３５の表面を露出させ、ゲート電極１５の上面およびｎ＋型半導体領域３５の表面を含む半導体基板１の主面上に、シリコン膜４１を形成する。すなわち、半導体基板１上に、ゲート電極１５およびサイドウォールスペーサ３３（側壁絶縁膜）を覆うように、シリコン膜４１を形成する。この際、スパッタリング法などを用いることで、半導体基板１の主面上にシリコン膜４１を異方的に形成（堆積）する。これにより、素子分離領域６上、ｎ＋型半導体領域３５上、ゲート電極１５の上面上およびサイドウォールスペーサ３３の側面３４ａ上にシリコン膜４１が形成されるが、シリコン膜４１を異方的に形成したことにより、サイドウォールスペーサ３３の側面３４ａの凹部３４ｂ上にはシリコン膜４１は形成されない。シリコン膜４１の膜厚（堆積膜厚）は、例えば１０ｎｍ程度とすることができる。
【００５２】
また、半導体基板１の主面（ｎ＋型半導体領域３５の上面）からサイドウォールスペーサ３３の側面３４ｃの凹部３４ｄの最上部までの高さＨ１が、シリコン膜４１の膜厚（堆積膜厚）Ｔ３よりも大きい（Ｈ１＞Ｔ１）ことが、より好ましい。これにより、サイドウォールスペーサ３３の側面３４ｃうちの凹部３４ｄよりも上部の領域上に形成されたシリコン膜４１とｎ＋型半導体領域３５上に形成されたシリコン膜４１とが繋がって一体化してしまうのを防止できる。これにより、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとをより確実に絶縁（分離）することが可能となる。
【００５３】
次に、図１４に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、シリコン膜４１のうちの、素子分離領域６上に位置する部分を除去する。この際、素子分離溝４形成時に用いたフォトマスクを用いることもできる。
【００５４】
次に、図１５に示されるように、半導体基板１の主面上に、すなわちシリコン膜４１上に、金属膜（高融点金属膜）４２を形成する。金属膜４２は、例えばニッケル（Ｎｉ）膜などからなり、例えばスパッタリング法などにより形成することができる。金属膜４２の膜厚（堆積膜厚）は、例えば１０ｎｍ程度とすることができる。
【００５５】
次に、図１６に示されるように、半導体基板１を熱処理することによって、金属膜４２とシリコン膜４１とを反応させて、金属シリサイド膜４３を形成する。金属膜４２がニッケル膜の場合は、金属シリサイド膜４３はニッケルシリサイド膜である。それから、ウェットエッチングなどにより、未反応の金属膜４２を除去する。これにより、ｎ＋型半導体領域３５上、ゲート電極１５の上面上およびサイドウォールスペーサ３３の側面３４ａ上に金属シリサイド膜４３が形成されるが、サイドウォールスペーサ３３の側面３４ａの凹部３４ｂ上と素子分離領域６上には、シリコン膜４１が無かったので金属シリサイド膜４３（４３ａ，４３ｂ）は形成されない。金属シリサイド膜４３により、ｎ＋型半導体領域３５などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。
【００５６】
金属シリサイド膜４３のうち、ゲート電極１５の（導電膜１２の）上面上に金属シリサイド膜４３ａが形成され、ＭＩＳＦＥＴＱｎ１のソースまたはドレインとしてのｎ＋型半導体領域３５の上面上に金属シリサイド膜４３ｂが形成されるが、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとは、同じ金属のシリサイド（同種の金属シリサイド）、例えばニッケルシリサイドにより形成される。なお、金属膜４２の材料としてＮｉ（ニッケル）を例示したが、これに限られるものではなく、Ｃｏ（コバルト）、Ｔｉ（チタン）またはＷ（タングステン）などを使用することもできる。
【００５７】
このようにして、ｎチャネル型のＭＩＳＦＥＴＱｎ１が形成される。また、ｎ型とｐ型の導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。
【００５８】
次に、図１７に示されるように、半導体基板１の主面上にゲート電極１５を覆うように絶縁膜５１を形成し、絶縁膜５１上に絶縁膜（層間絶縁膜）５２を形成する。絶縁膜５１は、例えば窒化シリコン膜からなり、絶縁膜５２は、例えば酸化シリコン膜からなる。絶縁膜５１，５２は、ＣＶＤ法などを用いて形成することができ、絶縁膜５２の膜厚は、絶縁膜５１の膜厚よりも厚い。他の形態として、絶縁膜５１の形成を省略することもできる。絶縁膜５２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜５２の表面を平坦化する。
【００５９】
次に、フォトリソグラフィ法を用いて絶縁膜５２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜５２，５１をドライエッチングすることにより、ｎ＋型半導体領域３５（ソース、ドレイン）およびゲート電極１５の上部などにコンタクトホール（開口部）５３を形成する。この際、まず絶縁膜５１をエッチングストッパとして絶縁膜５２をドライエッチングして絶縁膜５２にコンタクトホール５３を形成し、それからコンタクトホール５３の底部で絶縁膜５１をドライエッチングすることにより、絶縁膜５１，５２にコンタクトホール５３を形成することができる。コンタクトホール５３の底部では、ｎ＋型半導体領域３５上の金属シリサイド膜４３ｂの一部またはゲート電極１５上の金属シリサイド膜４３ａの一部などが露出される。なお、図１７の断面図においては、ｎ＋型半導体領域３５上の金属シリサイド膜４３ｂの一部がコンタクトホール５３の底部で露出しているが、図示しない領域（断面）において、ゲート電極１５上にもコンタクトホール５３が形成され、ゲート電極１５上の金属シリサイド膜４３ａの一部がそのコンタクトホール５３の底部で露出する。
【００６０】
次に、コンタクトホール５３内にプラグ５４を形成する。プラグ５４を形成するには、例えば、コンタクトホール５３の内部を含む絶縁膜５２上にバリア膜（例えば窒化チタン膜）５４ａを形成した後、タングステン膜５４ｂをＣＶＤ法などによってバリア膜５４ａ上にコンタクトホール５３を埋めるように形成する。それから、絶縁膜５２上の不要なタングステン膜５４ｂおよびバリア膜５４ａをＣＭＰ法またはエッチバック法などによって除去し、コンタクトホール５３内にバリア膜５４ａおよびタングステン膜５４ｂを残すことにより、コンタクトホール５３内に埋め込まれたバリア膜５４ａおよびタングステン膜５４ｂからなるプラグ５４を形成することができる。
【００６１】
次に、プラグ５４が埋め込まれた絶縁膜５２上に、配線５５を形成する。例えば、チタン膜５５ａ、窒化チタン膜５５ｂ、アルミニウム膜５５ｃ、チタン膜５５ｄおよび窒化チタン膜５５ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線５５を形成することができる。アルミニウム膜５５ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線５５はプラグ５４を介して、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレイン用のｎ＋型半導体領域３５やゲート電極１５などと電気的に接続される。配線５５は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００６２】
本実施の形態では、上記のように、ｎ＋型半導体領域３５の上面上を含む半導体基板１上にシリコン膜４１を形成し、このシリコン膜４１をシリコン膜４１上に形成した金属膜４２と反応させて金属シリサイド膜４３（４３ａ，４３ｂ）を形成している。このため、金属シリサイド膜４３ｂは、半導体基板１の基板領域に形成されたｎ＋型半導体領域３５の上に形成されており、半導体基板１の基板領域内には金属シリサイド膜４３ｂは形成されず、ｎ＋型半導体領域３５を構成するシリコン領域（半導体基板領域）がシリサイド化するのを防止できる。すなわち、半導体基板１の基板領域は金属シリサイド化されておらず、ｎ＋型半導体領域３５内に金属シリサイド膜４３ｂを構成する金属元素が拡散されるのを抑制または防止できる。このため、金属の拡散による接合リーク（リーク電流）の発生を防止することができる。従って、ＭＩＳＦＥＴを有する半導体装置の待機時の消費電力を低減でき、半導体装置の性能を向上させることができる。
【００６３】
このように、ＭＩＳＦＥＴＱｎ１のソースまたはドレインとしてのｎ＋型半導体領域３５の上面上に金属シリサイド膜４３ｂが形成されるので、ＭＩＳＦＥＴＱｎ１のソース・ドレイン（ｎ＋型半導体領域３５）を浅く形成したとしても、例えばｎ＋型半導体領域３５の深さ（接合深さ、半導体基板１の主面に垂直な方向の深さ）を５０ｎｍ以内にしたとしても、接合リークを防止することができる。また、ＭＩＳＦＥＴＱｎ１のソース・ドレイン（ｎ＋型半導体領域３５）の深さを浅くすることが可能になるので、ショートチャネル効果によるしきい電圧の低下を防止することができる。従って、ＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。また、半導体装置の小型化や高集積化にも有利となる。
【００６４】
また、ゲート電極１５の上面上とサイドウォールスペーサ３３の側面３４ａ上を含む半導体基板上にシリコン膜４１を形成し、このシリコン膜４１をシリコン膜４１上に形成した金属膜４２と反応させて金属シリサイド膜４３（４３ａ，４３ｂ）を形成している。このため、金属シリサイド膜４３は、ゲート電極１５の両側のサイドウォールスペーサ３３の側面３４ａ上にも延在している。しかしながら、本実施の形態では、サイドウォールスペーサ３３の側面３４ａに凹部３４ｂが存在しており、この凹部３４ｂにはシリコン膜４１が堆積しないので、サイドウォールスペーサ３３の側面３４ａの凹部３４ｂ上には金属シリサイド膜４３は形成されない。このため、ゲート電極１５上に形成された金属シリサイド膜４３ａは、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域に延在するが、サイドウォールスペーサ３３の側面３４ａの凹部３４ｂ上および凹部３４ｂよりも下部の領域には延在しない。従って、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとは、サイドウォールスペーサ３３の側面３４ａの凹部３４ｂ上に金属シリサイド膜４３（４３ａ，４３ｂ）が形成されていないことにより、電気的に絶縁される（断線される）。これにより、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとが短絡するのを防止することができる。
【００６５】
（実施の形態２）
図１８は、本発明の他の実施の形態である半導体装置の要部断面図であり、上記実施の形態１の図１６に対応するものである。
【００６６】
本実施の形態の半導体装置は、ＳＯＩ（Silicon On Insulator）基板７０を用いて上記実施の形態１のようにして製造したＭＩＳＦＥＴを有する半導体装置である。
【００６７】
図１８に示されるように、例えば単結晶シリコンなどからなるベース基板７１上に、酸化シリコンなどからなる絶縁層（絶縁体層、ＢＯＸ（Buried Oxide）層）７２が形成され、絶縁層７２上にｐ−型の単結晶シリコン（Ｓｉ）などからなる半導体層（ＳＯＩ（Silicon On Insulator）層、活性層）７３が形成されており、これらベース基板７１、絶縁層７２および半導体層７３によりＳＯＩ基板７０が形成されている。
【００６８】
ＳＯＩ基板７０の主面（すなわち半導体層７３の主面）には、素子分離溝４ａに埋め込まれた絶縁膜５からなる素子分離領域６ａが形成されている。素子分離溝４ａの底部は絶縁層７２に到達しているので、素子分離領域６ａの底部は絶縁層７２に接続している。
【００６９】
ｎチャネル型のＭＩＳＦＥＴＱｎ１を形成する領域の半導体層７３は、ホウ素（Ｂ）などのｐ型の不純物をイオン注入してｐ型ウエル７ａとされている。この半導体層７３に形成されたｐ型ウエル７ａに、ｎ−型半導体領域２５、ｐ型半導体領域２６およびｎ＋型半導体領域３５が形成されている。それ以外の半導体装置の構造および製造工程は、上記実施の形態１とほぼ同様であるので、ここではその説明を省略する。すなわち、ゲート絶縁膜８、ゲート電極１５、オフセットスペーサ２３、サイドウォールスペーサ３３および金属シリサイド膜４３（４３ａ，４３ｂ）などは、本実施の形態においても、上記実施の形態１と同様にして形成されている。
【００７０】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
【００７１】
更に、ＳＯＩ基板の場合、半導体層７３の厚みは一般的な半導体基板よりも薄く、例えば５０ｎｍ程度以下である。このため、ＳＯＩ基板を用いてＭＩＳＦＥＴを形成する場合、ソース・ドレインの深さ（接合深さ）は浅くなりやすい。このため、従来のサリサイド技術を適用した場合、金属の拡散による接合リークが発生する可能性がある。
【００７２】
本実施の形態では、上記実施の形態１と同様にして金属シリサイド膜４３を形成しているので、金属シリサイド膜４３ｂは、半導体層７３に形成されたｎ＋型半導体領域３５の上に形成されており、半導体層７３内には金属シリサイド膜４３ｂは形成されず、ｎ＋型半導体領域３５内に金属シリサイド膜４３ｂを構成する金属元素が拡散されるのを抑制または防止できる。このため、ＳＯＩ基板７０を用いたことによりＭＩＳＦＥＴＱｎ１のソース・ドレイン（ｎ＋型半導体領域３５）の深さ（接合深さ）が浅かったとしても、接合リークを防止することができ、半導体装置の性能を向上できる。
【００７３】
（実施の形態３）
図１９は、本発明の他の実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図１に対応するものである。
【００７４】
本実施の形態では、図１９に示されるように、上記実施の形態１と同様、半導体基板１に素子分離領域６、ｐ型ウエル７およびゲート絶縁膜８が形成されている。ゲート絶縁膜８上にゲート電極１５ａが形成されているが、上記実施の形態１では、ゲート電極１５の側壁には段差１６が形成されていたのに対して、本実施の形態では、ゲート電極１５ａの側壁には段差が形成されていない。
【００７５】
ゲート電極１５ａの両側壁上には、絶縁体からなるオフセットスペーサ２３ａを介して絶縁体からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）３３ａが形成されている。上記実施の形態１では、サイドウォールスペーサ３３の側面３４ａに、ゲート電極１５の側壁の段差１６に対応した凹部３４ｂが形成されていた。本実施の形態では、ゲート電極１５ａの側壁には段差が形成されていないが、サイドウォールスペーサ３３ａの側面３４ｃの下部に、ゲート電極１５側に後退した部分である凹部（窪み部、段差部、溝部、後退部）３４ｄが形成されている。側面３４ｃは、上記実施の形態１の側面３４ａと同様、ゲート電極１５ａおよびオフセットスペーサ２３ａ側とは逆側の側面、すなわちゲート電極１５ａやオフセットスペーサ２３ａとは対向しない側の側面である。
【００７６】
サイドウォールスペーサ３３ａはゲート電極１５ａ側の絶縁膜３１ａと、絶縁膜３１ａ上の絶縁膜３２ａとを有している。ゲート電極１５の側壁の下部上の位置には絶縁膜３２ａが形成されておらず、絶縁膜３２ａと半導体基板１の主面との間に絶縁膜３１ａが無いことにより、凹部３４ｄが形成されている。なお、絶縁膜３１ａは、オフセットスペーサ２３ａに接して形成されているが、オフセットスペーサ２３ａが不要の場合は、オフセットスペーサ２３ａの形成を省略し、絶縁膜３１ａは、ゲート電極１５ａの側壁に接して形成される。
【００７７】
また、図１９に示されるように、上記実施の形態１と同様、サイドウォールスペーサ３３ａの下のｐ型ウエル７内にはｎ−型半導体領域２５が形成され、ｎ−型半導体領域２５の外側にはｎ−型半導体領域２５よりも不純物濃度が高いｎ＋型半導体領域３５が形成され、更に、必要に応じて、ｎ−型半導体領域２５の周囲に、ｐ型半導体領域２６が形成されている。ｎ＋型半導体領域３５（およびｎ−型半導体領域２５）により、ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域が形成される。
【００７８】
ゲート電極１５およびｎ＋型半導体領域３５上に、それぞれ金属シリサイド膜４３（４３ａ，４３ｂ）が形成されており、金属シリサイド膜４３により、ｎ＋型半導体領域３５などの拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００７９】
上記実施の形態１と同様に、本実施の形態においても、図１９に示されるように、金属シリサイド膜４３のうちの金属シリサイド膜４３ａは、ゲート電極１５ａの上面上だけでなく、ゲート電極１５ａの両側のサイドウォールスペーサ３３ａの側面３４ｃうちの凹部３４ｄよりも上部の領域上にも連続的に延在している。すなわち、ゲート電極１５ａ（の上面）上に形成された金属シリサイド膜４３ａは、サイドウォールスペーサ３３ａの側面３４ｃうちの凹部３４ｄよりも上部の領域に延在している。金属シリサイド膜４３ｂは、半導体基板１の基板領域に形成されたｎ＋型半導体領域３５（ソース・ドレイン領域）の上に形成されており、半導体基板１の基板領域内には金属シリサイド膜４３ｂは形成されていない。すなわち、半導体基板１の基板領域は金属シリサイド化されておらず、ｎ＋型半導体領域３５内には金属シリサイド膜４３ｂを構成する金属元素は拡散されていない。ゲート電極１５の両側のサイドウォールスペーサ３３の側面３４ａの凹部３４ｂ上には金属シリサイド膜４３（４３ａ，４３ｂ）は形成されておらず、それによって、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとは絶縁されている。
【００８０】
また、上記実施の形態１と同様に、図１９に示されるように、半導体基板１上には、ゲート電極１５を覆うように絶縁膜５１，５２が形成され、絶縁膜５１，５２にはコンタクトホール５３が形成され、コンタクトホール５３内にはプラグ５４が形成され、プラグ５４が埋め込まれた絶縁膜５２上には、配線５５が形成されている。
【００８１】
なお、ｎチャネル型のＭＩＳＦＥＴＱｎ１を例に挙げて説明したが、ｎ型とｐ型の導電型を逆にするなどして、本実施の形態をｐチャネル型のＭＩＳＦＥＴに適用でき、また、本実施の形態をＣＭＩＳＦＥＴに適用できることは、上記実施の形態１と同様である。
【００８２】
図２０〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図である。図４の工程までは、上記実施の形態１と同様であるのでここではその説明は省略し、図４に続く工程について説明する。
【００８３】
上記実施の形態１と同様にして図４の構造を得た後、図２０に示されるように、必要に応じて半導体基板１（ｐ型ウエル７）の表面を清浄化して不要な絶縁膜（酸化シリコン膜）を除去してから、上記実施の形態１と同様にしてゲート絶縁膜８を形成する。それから、図２０に示されるように、半導体基板１の主面上に（すなわちゲート絶縁膜８上に）、導電膜（導電体膜）１１ａおよび絶縁膜１３を順に形成する。導電膜１１ａはゲート電極形成用の導電膜であり、例えば多結晶シリコン膜（不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）により形成することができる。絶縁膜１３はゲート電極加工時のハードマスク用の絶縁膜であり、例えば酸化シリコン膜または窒化シリコン膜などにより形成することができる。
【００８４】
次に、図２１に示されるように、絶縁膜１３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１３をエッチング（ドライエッチング）してパターニングする。フォトレジストパターンを除去した後、パターニングされた絶縁膜１３をエッチングマスクとして用いて、導電膜１１ａをドライエッチングしてパターニングする。これにより、パターニングされた導電膜１１ａからなるゲート電極１５ａがゲート絶縁膜８上に形成される。
【００８５】
上記実施の形態１では、ゲート電極１５は導電膜１１，１２の積層構造を有し、下部の導電膜１１が上部の導電膜１２よりも細くなってゲート電極１５の側壁に段差１６が形成されていたが、本実施の形態では、図２１に示されるように、ゲート電極１５ａの側壁には段差は形成されていない。
【００８６】
次に、絶縁膜１３を除去する。それから、例えば熱酸化処理などを行うことにより、ゲート絶縁膜８を修復するとともに、ゲート電極１５ａの露出表面上に薄い酸化シリコン膜（図示せず）を形成する。この薄い酸化シリコン膜の膜厚は、例えば２ｎｍ程度である。それから、半導体基板１の主面の全面に、窒化シリコンなどからなる絶縁膜２２をＣＶＤ法などにより形成する。絶縁膜２２の膜厚は、例えば１０ｎｍ程度とすることができる。次に、絶縁膜２２をエッチバック（異方性エッチング）して、ゲート電極１５の側壁上に絶縁膜２２を残し、他の領域の絶縁膜２２を除去する。これにより、図２２に示されるように、ゲート電極１５の側壁上に絶縁膜２２からなるオフセットスペーサ２３ａが形成される。また、上記のように、ゲート電極１５ａの露出表面上に薄い酸化シリコン膜（図示せず）を形成した後に、絶縁膜２２を形成した場合は、オフセットスペーサ２３はその薄い酸化シリコン膜とその上の絶縁膜２２とからなる。オフセットスペーサ２３ａの幅（ゲート長方向の長さ）は、例えば１０ｎｍ程度である。
【００８７】
次に、ｐ型ウエル７のゲート電極１５ａおよびオフセットスペーサ２３ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ゲート電極１５ａの側壁上のオフセットスペーサ２３ａに整合してｐ型ウエル７に（一対の）ｎ−型半導体領域２５を形成する。なお、オフセットスペーサ２３ａ（すなわち絶縁膜２２）の形成を省略することも可能であり、この場合、ゲート電極１５ａに整合してｎ−型半導体領域２５が形成される。
【００８８】
次に、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ−型半導体領域２５を包み込むごとく、パンチスルー防止用のｐ型半導体領域２６を形成する。
【００８９】
次に、図２３に示されるように、半導体基板１の主面上に絶縁膜３１ａ，３２ａを順に形成する。絶縁膜３１ａと絶縁膜３２ａとは異なる材質の絶縁膜（エッチング速度が異なり得る絶縁膜）からなる。例えば、絶縁膜３１ａは酸化シリコン膜などからなり、ＣＶＤ法などにより形成することができ、また、絶縁膜３２ａは窒化シリコン膜などからなり、ＣＶＤ法などにより形成することができる。絶縁膜３１ａの膜厚（堆積膜厚）Ｔ２は、後述するシリコン膜４１の膜厚（堆積膜厚）Ｔ３よりも厚い（Ｔ２＞Ｔ３）ことが、より好ましい。
【００９０】
次に、図２４に示されるように、絶縁膜３２ａを反応性イオンエッチングのような異方性のドライエッチングでエッチバックする。この際、絶縁膜３２ａのエッチング速度が絶縁膜３１ａのエッチング速度よりも大きくなるような条件でエッチングを行い、絶縁膜３１ａはエッチングストッパ膜として機能することができる。それから、露出した絶縁膜３１ａをフッ酸水溶液などを用いてウェットエッチングして除去する。この際、絶縁膜３１ａのエッチング速度が絶縁膜３２ａのエッチング速度よりも大きくなるような条件でエッチングを行う。これにより、ゲート電極１５の側壁上に、オフセットスペーサ２３を介して、絶縁膜３１ａ，３２ａからなるサイドウォールスペーサ３３ａが形成され、サイドウォールスペーサ３３ａ以外の絶縁膜３１ａ，３２ａは除去される。絶縁膜３１ａのウェットエッチングの際には、ウェットエッチングは等方的に作用するので、サイドウォールスペーサ３３ａを構成する絶縁膜３２ａの下方の絶縁膜３１ａもエッチング（サイドエッチング）されて除去される。このため、サイドウォールスペーサ３３ａの側面３４ｃの下部には、ゲート電極１５側に後退した部分である凹部３４ｄが形成される。すなわち、ゲート電極１５ａ側の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３２ａとからなるサイドウォールスペーサ３３ａにおいて、ゲート電極１５の側壁の下部上の位置には絶縁膜３２ａが形成されておらず、絶縁膜３２ａと半導体基板１の主面との間に絶縁膜３１ａが無い（エッチングにより絶縁膜３１ａが除去された）ことにより、凹部３４ｄが形成される。
【００９１】
次に、図２５に示されるように、サイドウォールスペーサ３３ａをイオン注入阻止マスクとして、ｐ型ウエル７のゲート電極１５ａ、オフセットスペーサ２３ａおよびサイドウォールスペーサ３３ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、サイドウォールスペーサ３３に整合してｐ型ウエル７に（一対の）ｎ＋型半導体領域（ソース、ドレイン）３５を形成する。イオン注入後、導入した不純物の活性化のためのアニール処理を行うこともできる。
【００９２】
次に、ゲート電極１５ａの上面およびｎ＋型半導体領域３５の表面を露出させ、ゲート電極１５ａの上面およびｎ＋型半導体領域３５の表面を含む半導体基板１の主面上に、シリコン膜４１を形成する。すなわち、半導体基板１上に、ゲート電極１５ａおよびサイドウォールスペーサ３３ａ（側壁絶縁膜）を覆うように、シリコン膜４１を形成する。この際、スパッタリング法などを用いることで、半導体基板１の主面上にシリコン膜４１を異方的に形成（堆積）する。これにより、素子分離領域６上、ｎ＋型半導体領域３５上、ゲート電極１５ａの上面上およびサイドウォールスペーサ３３ａの側面３４ｃ上にシリコン膜４１が形成されるが、シリコン膜４１を異方的に形成したことにより、サイドウォールスペーサ３３ａの側面３４ｃの凹部３４ｄ上にはシリコン膜４１は形成されない。
【００９３】
また、絶縁膜３１ａの膜厚（堆積膜厚）Ｔ２がシリコン膜４１の膜厚（堆積膜厚）Ｔ３よりも厚い（Ｔ２＞Ｔ３）ことが、より好ましい。絶縁膜３１ａの膜厚（堆積膜厚）Ｔ２をシリコン膜４１の膜厚（堆積膜厚）Ｔ３よりも厚くすることで、サイドウォールスペーサ３３の側面３４ｃうちの凹部３４ｄよりも上部の領域上に形成されたシリコン膜４１とｎ＋型半導体領域３５上に形成されたシリコン膜４１とが繋がって一体化してしまうのを防止できる。これにより、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとをより確実に絶縁（分離）することが可能となる。
【００９４】
次に、図２６に示されるように、半導体基板１の主面上に、すなわちシリコン膜４１上に、ニッケル膜などからなる金属膜４２を形成する。それから、図２７に示されるように、半導体基板１を熱処理することによって、金属膜４２とシリコン膜４１とを反応させて、金属シリサイド膜４３を形成する。その後、ウェットエッチングなどにより、未反応の金属膜４２を除去する。これにより、素子分離領域６上、ｎ＋型半導体領域３５上、ゲート電極１５の上面上およびサイドウォールスペーサ３３ａの側面３４ｃ上に金属シリサイド膜４３（４３ａ，４３ｂ）が形成されるが、サイドウォールスペーサ３３ａの側面３４ｃの凹部３４ｄ上には、シリコン膜４１が無かったので金属シリサイド膜４３は形成されない。金属シリサイド膜４３により、ｎ＋型半導体領域３５などの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。
【００９５】
このようにして、ｎチャネル型のＭＩＳＦＥＴＱｎ１が形成される。また、ｎ型とｐ型の導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。
【００９６】
次に、図２８に示されるように、半導体基板１の主面上にゲート電極１５を覆うように、例えば窒化シリコン膜などからなる絶縁膜５１を形成する。それから、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜５１のうち、素子分離領域６上に位置する部分を除去する。
【００９７】
次に、絶縁膜５１をエッチングマスクとして用いて、金属シリサイド膜４３ｂのうち、絶縁膜５１から露出する素子分離領域６上に位置する部分をエッチングして除去する。この際、例えばフッ酸（ＨＦ）および過酸化水素（Ｈ２Ｏ２）を含む水溶液によるウェットエッチングなどを用いることができる。金属シリサイド膜４３ｂのうち、素子分離領域６上に位置する部分を除去することで、異なるＭＩＳＦＥＴのソース・ドレイン領域上に形成された金属シリサイド膜４３ｂ同士が短絡してしまうのを防止することができる。
【００９８】
次に、図２９に示されるように、絶縁膜５１上に、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５２を形成し、必要に応じてＣＭＰ処理などを行って絶縁膜５２の表面を平坦化する。
【００９９】
その後の半導体装置の製造工程は、上記実施の形態１とほぼ同様である。すなわち、絶縁膜５２，５１にコンタクトホール５３を形成し、コンタクトホール５３内にプラグ５４を形成し、プラグ５４が埋め込まれた絶縁膜５２上に、配線５５を形成する。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。
【０１００】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。すなわち、金属シリサイド膜４３のうち、金属シリサイド膜４３ｂは、半導体基板１の基板領域に形成されたｎ＋型半導体領域３５の上に形成されており、半導体基板１の基板領域内には金属シリサイド膜４３ｂは形成されず、ｎ＋型半導体領域３５内に金属シリサイド膜４３ｂを構成する金属元素が拡散されるのを抑制または防止できる。このため、金属の拡散による接合リークの発生を防止することができる。従って、ＭＩＳＦＥＴを有する半導体装置の待機時の消費電力を低減でき、半導体装置の性能を向上させることができる。また、ＭＩＳＦＥＴＱｎ１のソース・ドレイン（ｎ＋型半導体領域３５）の深さ（接合深さ）を浅くすることが可能になるので、ショートチャネル効果によるしきい電圧の低下を防止することができる。従って、ＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。また、半導体装置の小型化や高集積化にも有利となる。
【０１０１】
また、サイドウォールスペーサ３３ａの側面３４ｃの下部に凹部３４ｄが存在し、この凹部３４ｄには金属シリサイド膜４３が形成されないので、ゲート電極１５上に形成された金属シリサイド膜４３ａは、サイドウォールスペーサ３３の側面３４ｃうちの凹部３４ｄよりも上部の領域に延在するが、サイドウォールスペーサ３３の側面３４ｃの凹部３４ｄおよびそれよりも下部の領域には延在しない。このため、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとは、サイドウォールスペーサ３３の側面３４ｃの凹部３４ｄにおいて、金属シリサイド膜４３が形成されていないことにより、電気的に絶縁される（断線される）。これにより、金属シリサイド膜４３ａと金属シリサイド膜４３ｂとが短絡するのを防止することができる。
【０１０２】
（実施の形態４）
図３０は、本発明の他の実施の形態である半導体装置の要部断面図であり、上記実施の形態３の図２８に対応するものである。
【０１０３】
本実施の形態の半導体装置は、ＳＯＩ基板７０を用いて上記実施の形態３のようにして製造したＭＩＳＦＥＴを有する半導体装置である。
【０１０４】
本実施の形態においても、上記実施の形態２で用いたＳＯＩ基板７０を用いてＭＩＳＦＥＴを有する半導体装置を製造している。
【０１０５】
上記実施の形態２と同様に、本実施の形態においても、図３０に示されるように、ＳＯＩ基板７０の主面（すなわち半導体層７３の主面）には、素子分離溝４ａに埋め込まれた絶縁膜５からなる素子分離領域６ａが形成されている。素子分離溝４ａの底部は絶縁層７２に到達しているので、素子分離領域６ａの底部は絶縁層７２に接続している。ｎチャネル型のＭＩＳＦＥＴＱｎ１を形成する領域の半導体層７３は、ホウ素（Ｂ）などのｐ型の不純物をイオン注入してｐ型ウエル７ａとされている。この半導体層７３に形成されたｐ型ウエル７ａに、ｎ−型半導体領域２５、ｐ型半導体領域２６およびｎ＋型半導体領域３５が形成されている。それ以外の半導体装置の構造および製造工程は、上記実施の形態３とほぼ同様であるので、ここではその説明を省略する。すなわち、ゲート絶縁膜８、ゲート電極１５ａ、オフセットスペーサ２３ａ、サイドウォールスペーサ３３ａおよび金属シリサイド膜４３（４３ａ，４３ｂ）などは、本実施の形態においても、上記実施の形態３と同様にして形成されている。
【０１０６】
本実施の形態においても、上記実施の形態３とほぼ同様の効果を得ることができる。
【０１０７】
更に、ＳＯＩ基板の場合、半導体層７３の厚みは一般的な半導体基板よりも薄く、例えば５０ｎｍ程度以下である。このため、ＳＯＩ基板を用いてＭＩＳＦＥＴを形成する場合、ソース・ドレインの深さ（接合深さ）は浅くなりやすい。このため、従来のサリサイド技術を適用した場合、金属の拡散による接合リークが発生する可能性がある。
【０１０８】
本実施の形態では、上記実施の形態３と同様にして金属シリサイド膜４３を形成しているので、金属シリサイド膜４３ｂは、半導体層７３に形成されたｎ＋型半導体領域３５の上に形成されており、半導体層７３内には金属シリサイド膜４３ｂは形成されず、ｎ＋型半導体領域３５内に金属シリサイド膜４３ｂを構成する金属元素が拡散されるのを抑制または防止できる。このため、ＳＯＩ基板７０を用いたことによりＭＩＳＦＥＴＱｎ１のソース・ドレイン（ｎ＋型半導体領域３５）の深さ（接合深さ）が浅かったとしても、接合リークを防止することができ、半導体装置の性能を向上できる。
【０１０９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１０】
本発明は、ＭＩＳＦＥＴを有する半導体装置およびその製造方法などに適用して好適なものである。
【図面の簡単な説明】
【０１１１】
【図１】本発明の一実施の形態の半導体装置の要部断面図である。
【図２】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の他の実施の形態の半導体装置の要部断面図である。
【図１９】本発明の他の実施の形態の半導体装置の要部断面図である。
【図２０】本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】本発明の他の実施の形態の半導体装置の要部断面図である。
【符号の説明】
【０１１２】
１  半導体基板
２  絶縁膜
３  絶縁膜
４，４ａ  素子分離溝
５  絶縁膜
５ａ  絶縁膜
６，６ａ  素子分離領域
７，７ａ  ｐ型ウエル
８  ゲート絶縁膜
１１，１１ａ，１２  導電膜
１３  絶縁膜
１５，１５ａ  ゲート電極
１６  段差
２２  絶縁膜
２３，２３ａ  オフセットスペーサ
２５  ｎ−型半導体領域
２６  ｐ型半導体領域
３１，３１ａ  絶縁膜
３２，３２ａ  絶縁膜
３３，３３ａ  サイドウォールスペーサ
３４ａ  側面
３４ｂ  凹部
３４ｃ  側面
３４ｄ  凹部
３５  ｎ＋型半導体領域
４１  シリコン膜
４２  金属膜
４３，４３ａ，４３ｂ  金属シリサイド膜
５１  絶縁膜
５２  絶縁膜
５３  コンタクトホール
５４  プラグ
５４ａ  バリア膜
５４ｂ  タングステン膜
５５  配線
５５ａ  チタン膜
５５ｂ  窒化チタン膜
５５ｃ  アルミニウム膜
５５ｄ  チタン膜
５５ｅ  窒化チタン膜
７０  ＳＯＩ基板
７１  ベース基板
７２  絶縁層
７３  半導体層
Ｑｎ１  ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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