(57)【要約】【課題】ゲート絶縁膜を薄膜化することなくオン電流を大きくできる薄膜トランジスタを提供する。【解決手段】酸化シリコン層15より誘電率が高い窒化シリコン層16を酸化シリコン層15上に積層させた。ゲート絶縁膜14を薄くすることなくゲート電極19と活性層５のチャネル領域11との間の容量を増加できる。ゲート絶縁膜14を薄くすることなく、ゲート絶縁膜14の移動度を大きくできる。薄膜トランジスタ31のオン電流を大きくでき、薄膜トランジスタ31を薄型化した際に生じるゲート電極19と活性層５との間でのリーク電流の発生を防止できる。薄膜トランジスタ31の高性能化と高歩留まり化を両立できる。【選択図】図１
2007115750.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、
この半導体層上に積層され酸化シリコンより誘電率が高い材料を含む絶縁層と、
前記半導体層のチャネル領域に対向した前記絶縁層上に積層されたゲート電極と、を具備する
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記酸化シリコンより誘電率が高い材料は、窒化シリコンである
ことを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記絶縁層は、酸化シリコンより誘電率が高い材料を含む第１の絶縁層と、
この第１の絶縁層と前記半導体層のうちの少なくとも前記チャネル領域との間に設けられ酸化シリコンを含む第２の絶縁層と、を有する
ことを特徴とする請求項１または２のいずれか一項に記載の薄膜トランジスタ。
【請求項４】
前記第２の絶縁層は、前記半導体層の前記ソース領域および前記ドレイン領域と前記絶縁層との間に位置することなく、前記半導体層の前記チャネル領域と前記絶縁層との間に設けられている
ことを特徴とする請求項３記載の薄膜トランジスタ。
【請求項５】
チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層上に積層され酸化シリコンより誘電率が高い材料を含む絶縁層と、前記半導体層のチャネル領域に対向した前記絶縁層上に積層されたゲート電極と、を具備した薄膜トランジスタの製造方法であって、
半導体層上に前記絶縁層を積層し、
この絶縁層上に導電性を有する導電性材を積層し、
この導電性材の前記ゲート電極となる領域上にレジストを形成し、
このレジストをマスクとして前記導電性材をエッチングして前記ゲート電極とし、
このゲート電極をマスクとして、前記レジストおよび前記絶縁層のそれぞれをアッシングして、前記ソース領域および前記ドレイン領域上の前記絶縁層と前記レジストとのそれぞれを除去して、前記絶縁層を前記ゲート電極と前記チャネル領域との間に形成する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項６】
酸化シリコンより誘電率が高い材料を含む第１の絶縁層と、この第１の絶縁層と前記半導体層の少なくとも前記チャネル領域との間に酸化シリコンを含む第２の絶縁層と、を設け、
前記ゲート電極をマスクとして前記レジストおよび前記第１の絶縁層のそれぞれをアッシングして、前記レジストを除去するとともに、前記第２の絶縁層を除去せずに前記第１の絶縁層の前記ゲート電極と前記チャネル領域との間より外側の部分を除去する
ことを特徴とする請求項５記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域の両側にソース領域およびドレイン領域が位置した半導体層を有する薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、この種の薄膜トランジスタ(ＴＦＴ)としては、ガラス基板上に半導体層が積層されており、この半導体層は、チャネル領域の両側にソース領域およびドレイン領域が位置している。そして、この半導体層を覆うガラス基板上にゲート絶縁膜が積層され、この半導体層のチャネル領域に対向したゲート絶縁膜上にゲート電極が積層されている。
【０００３】
さらに、このゲート電極を覆うゲート絶縁膜上に層間絶縁膜が積層されており、これら層間絶縁膜およびゲート絶縁膜にコンタクトホールが設けられて、これらコンタクトホールによって半導体層のソース領域およびドレイン領域が開口されている。そして、これらコンタクトホールを含む層間絶縁膜上にソース電極およびドレイン電極のそれぞれが積層されて薄膜トランジスタが構成されている(例えば、特許文献１参照。)。
【０００４】
ここで、この種の薄膜トランジスタを備えた液晶表示パネルの製造工程においては、この薄膜トランジスタの半導体層として低温ポリシリコン(Low Temperature Poly Silicon:ＬＴＰＳ)を用いている場合、この薄膜トランジスタのゲート絶縁膜として、一般的にシラン(ＳｉＨ４)ガスや、テトラエトキシシラン(Tetraethoxysilane:ＴＥＯＳ)ガスを用いたＣＶＤ(Chemical Vapor Deposition:化学的蒸着)法によって成膜された酸化シリコンであるシリコン酸化膜が用いられている。
【０００５】
近年、この種の薄膜トランジスタの高性能化に伴って、薄膜トランジスタのオン電流を大きくしたい要望がある。そして、この薄膜トランジスタのオン電流を大きくするためには、ゲート絶縁膜の容量を大きくすればよいが、薄膜トランジスタの薄型化に伴って、このゲート絶縁膜の薄膜化が進んでいる。
【特許文献１】特開２００５−６４４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記薄膜トランジスタのゲート絶縁膜を薄膜化した場合には、副作用としてゲート電極と半導体層との間でのリーク頻度が高くなるから、この薄膜トランジスタの歩留まりが低下するおそれがある。したがって、この薄膜トランジスタのゲート絶縁膜を厚くすることなく、この薄膜トランジスタのオン電流を大きくすることは容易ではないという問題を有している。
【０００７】
本発明は、このような点に鑑みなされたもので、絶縁層を薄くすることなくオン電流を大きくできる薄膜トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層上に積層され酸化シリコンより誘電率が高い材料を含む絶縁層と、前記半導体層のチャネル領域に対向した前記絶縁層上に積層されたゲート電極と、を具備するものである。
【０００９】
そして、チャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層上に、酸化シリコンより誘電率が高い材料を含む絶縁層が積層され、半導体層のチャネル領域に対向した絶縁層上に、ゲート電極が積層されている。
【発明の効果】
【００１０】
本発明によれば、酸化シリコンより誘電率が高い材料を含む絶縁層としたことにより、この絶縁層を薄くすることなく、この絶縁層を介したゲート電極と半導体層との間での容量を増加できる。したがって、この絶縁層を薄くすることなく、薄膜トランジスタのオン電流を大きくできる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の基板装置の一実施の形態の構成を図１を参照して説明する。
【００１２】
図１において、１は液晶表示装置としての液晶表示パネルである。そして、この液晶表示パネル１は、平面表示装置としての液晶ディスプレイ(ＬＣＤ:Liquid Crystal Display)としての液晶デバイスである。さらに、この液晶表示パネル１は、いわゆる低温ポリシリコン(Low Temperature Poly Silicon:ＬＴＰＳ)が用いられており、略矩形平板状のアレイ基板２を備えている。
【００１３】
このアレイ基板２は、透光性を有する略透明な絶縁性基板である第１の基板としてのガラス基板３を有している。このガラス基板３の一主面である表面上の全面には、シリコン窒化膜(ＳｉＮ)やシリコン酸化膜(ＳｉＯ２)などにて構成されたアンダーコート層４が積層されて成膜されている。そして、このアンダーコート層４の一主面である表面上には、ポリシリコン半導体層としての島状の活性層５が積層されて設けられている。
【００１４】
この活性層５は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)のエキシマレーザアニールによる多結晶化によって形成された多結晶半導体としての低温ポリシリコン(ｐ−Ｓｉ)にて構成されている。さらに、この活性層５の幅方向の中央部にチャネル領域11が設けられ、このチャネル領域11を挟んだ両側にソース領域12およびドレイン領域13が連続して設けられている。よって、このチャネル領域11は、ソース領域12とドレイン領域13との間に連続して設けられている。
【００１５】
また、これらチャネル領域11、ソース領域12およびドレイン領域13にて構成された活性層５を含むアンダーコート層４上には、絶縁層としてのゲート絶縁膜14が積層されて成膜されている。このゲート絶縁膜14は、膜質の異なる２層構造に構成されている。具体的に、このゲート絶縁膜14は、活性層５を覆うアンダーコート層４上に積層された第１の絶縁層としての第１のゲート絶縁膜である酸化シリコン層15と、この酸化シリコン層15上の活性層５の少なくともチャネル領域11に対向した位置にのみ積層された第２の絶縁層としての第２のゲート絶縁膜である窒化シリコン層16とを有している。
【００１６】
ここで、酸化シリコン層15は、例えば１２０ｎｍの膜厚寸法を有する酸化シリコンとしてのシリコン酸化膜(ＳｉＯ)にて構成された下層部である。また、この酸化シリコン層15を構成するシリコン酸化膜は、誘電率が約４．２程度である。さらに、窒化シリコン層16は、例えば５０ｎｍの膜厚寸法を有し、シリコン酸化膜より誘電率が高い材料である窒化シリコンとしてのシリコン窒化膜(ＳｉＮ)にて構成された上層部である。
【００１７】
すなわち、この窒化シリコン層16を構成するシリコン窒化膜は、誘電率が約６．０程度であって、酸化シリコン層15を構成するシリコン酸化膜に比べ、エッチング速度であるエッチングレートが速い物質である。また、この窒化シリコン層16は、この窒化シリコン層16下に積層されている活性層５のチャネル領域11に対向する部分に一定の厚さで積層された本体部17を有している。
【００１８】
さらに、この窒化シリコン層16の本体部17の幅方向の両側部には、酸化シリコン層15上において、活性層５のチャネル領域11の両側縁に対向する位置から下方に向けて、例えば内角１５゜程度の角度で傾斜したテーパ状の傾斜部18がそれぞれ設けられている。さらに、この窒化シリコン層16の本体部17上には、誘電性を有する金属材料のパターニングにて形成されたゲート配線であるゲート電極19が積層されている。よって、この窒化シリコン層16の傾斜部18のそれぞれは、この窒化シリコン層16の幅方向の両端部に位置する酸化シリコン層15上のゲート電極19が設けられていない部分が、この酸化シリコン層15上からテーパ状にエッチングされて除去されることによって形成されている。
【００１９】
そして、このゲート電極19は、例えば２０ｎｍの膜厚寸法を有するチタン(Ｔｉ)にて構成された第１の電極層21を備えている。この第１の電極層21は、窒化シリコン層上に一定の厚さで積層された本体部22の両側部のそれぞれに下方に向けて、例えば内角３０゜の角度で傾斜したテーパ状の傾斜部23がそれぞれ設けられて構成されている。すなわち、これら傾斜部23は、これら傾斜部23それぞれの外側縁である下端縁が酸化シリコン層15の本体部17の幅方向の両側縁に位置するように設けられている。
【００２０】
また、この第１の電極層21の本体部22上には、例えば３００ｎｍの厚さ寸法を有するアルミニウム(Ａｌ)にて構成された第２の電極層24が積層されている。この第２の電極層24は、第１の電極層21の本体部22上に一定の厚さで積層された本体部25の両側部のそれぞれに下方に向けて、例えば内角４５゜の角度で傾斜したテーパ状の傾斜部26がそれぞれ設けられて構成されている。これら傾斜部26は、これら傾斜部26それぞれの外側縁である下端縁が第１の電極層21の本体部22の幅方向の両側縁に位置するように設けられている。
【００２１】
さらに、この第２の電極層24の本体部25上には、例えば４０ｎｍの厚さ寸法を有する窒化チタン(ＴｉＮ)にて構成された第３の電極層27が積層されている。この第３の電極層27は、第２の電極層24の本体部25上に一定の厚さで積層された本体部28の両側部のそれぞれに下方に向けて、例えば内角３０゜の角度で傾斜したテーパ状の傾斜部29がそれぞれ設けられて構成されている。これら傾斜部29は、これら傾斜部29それぞれの外側縁である下端縁が第２の電極層24の本体部25の幅方向の両側縁に位置するように設けられている。
【００２２】
ここで、これら第１の電極層21、第２の電極層24および第３の電極層27によってゲート電極19が構成され、このゲート電極19、ゲート絶縁膜14および活性層５によって、スイッチング素子としての薄膜トランジスタ(ＴＦＴ)31が形成されている。そして、この薄膜トランジスタ31のゲート電極19を含むゲート絶縁膜14上には、層間絶縁膜32が積層されている。さらに、この層間絶縁膜32とゲート絶縁膜14の酸化シリコン層15とのそれぞれには、これら層間絶縁膜32および酸化シリコン層15のそれぞれを貫通し、活性層５のソース領域12およびドレイン領域13に連通した第１のコンタクトホール33,34が設けられている。
【００２３】
そして、活性層５のソース領域12に貫通した第１のコンタクトホール33を含む層間絶縁膜32上には、信号配線としての導電性を有するソース電極35が積層されている。そして、このソース電極35は、第１のコンタクトホール33を介して活性層５のソース領域12に電気的に接続されている。さらに、この活性層５のドレイン領域13に貫通した第１のコンタクトホール34を含む層間絶縁膜32上には、信号配線としての導電性を有するドレイン電極36が積層されている。そして、このドレイン電極36は、第１のコンタクトホール34を介して活性層５のドレイン領域13に電気的に接続されている。
【００２４】
また、これらソース電極35およびドレイン電極36を含む層間絶縁膜32上には、保護絶縁膜としてのパッシベーション膜37が積層されている。このパッシベーション膜37には、このパッシベーション膜37を貫通してドレイン電極36に連通した第２のコンタクトホール38が設けられている。そして、この第２のコンタクトホール38を含むパッシベーション膜37上に画素電極39が積層され、この画素電極39は第２のコンタクトホール38を介してドレイン電極36に電気的に接続されている。さらに、この画素電極39を含むパッシベーション膜37上には、配向処理されたポリイミドにて構成された配向膜41が積層されている。
【００２５】
さらに、この配向膜41に対向して対向基板51が配設されている。この対向基板51は、略透明な透光性を有する絶縁性基板としてのガラス基板52を備えている。このガラス基板52の配向膜41に対向した側の全面には、着色層であるカラーフィルタ層53が積層されている。また、このカラーフィルタ層53上の全面には、コモン電極としての共通電極である対向電極54が積層されている。さらに、この対向電極54上には、配向処理されたポリイミドにて構成された配向膜55が積層されている。そして、これらアレイ基板２の配向膜41と対向基板51の配向膜55との間の空間である液晶封止領域56に、液晶組成物57が注入されて光変調層としての液晶層58が設けられている。
【００２６】
次に、上記一実施の形態の基板装置の製造方法について説明する。
【００２７】
まず、図２に示すように、ガラス基板３上にアンダーコート層４を形成してから、このアンダーコート層４上に図示しないアモルファスシリコン層を積層させる。
【００２８】
次いで、このアモルファスシリコン層にエキシマレーザビームを照射してレーザアニールさせて結晶化させて活性層５となるポリシリコン層61にする。
【００２９】
この後、図３に示すように、ＳｉＨ４／Ｎ２Ｏ／Ａｒガスを用いたプラズマＣＶＤ(Chemical Vapor Deposition:化学的蒸着)法にて、ポリシリコン層61を覆うアンダーコート層４上に、例えば１２０ｎｍの厚さの酸化シリコン層15を積層させる。
【００３０】
次いで、ＳｉＨ４／ＮＨ３／Ｎ２ガスを用いたプラズマＣＶＤ法にて、この酸化シリコン層15上に、例えば５０ｎｍの厚さの窒化シリコン層16を積層させる。ここで、これら酸化シリコン層15および窒化シリコン層16にてゲート絶縁膜14が構成され、このゲート絶縁膜14の容量が、シリコン酸化膜単層の場合のゲート絶縁膜の容量と同じになるように、これら酸化シリコン層15および窒化シリコン層16それぞれの膜厚を調整させる。
【００３１】
さらに、図４に示すように、この窒化シリコン層16上の全面に、例えば２０ｎｍの膜厚の導電性材としてのチタン(Ｔｉ)層62を積層させてから、このチタン層62上の全面に、例えば３００ｎｍの膜厚の導電性材としてのアルミニウム(Ａｌ)層63を積層させた後に、このアルミニウム層63上の全面に、例えば４０ｎｍの膜厚の導電性材としての窒化チタン(ＴｉＮ)層64を積層させる。
【００３２】
このとき、この窒化チタン層64は、反応性スパッタにて成膜され、スパッタ時のアルゴン(Ａｒ)ガスと窒素(Ｎ２)ガスとのガス比である成膜雰囲気や、成膜圧力、温度、投入電力の制御によって、チタンと窒素との組成比が１対１となるように窒化チタン層64の膜質を制御させる。
【００３３】
この後、図５に示すように、この窒化チタン層64上のポリシリコン層61のチャネル領域11となる部分上に、レジスト65を積層させる。
【００３４】
次いで、反応性イオンエッチング装置である図示しないＲＩＥ(Reactive Ion Etching)装置に塩素(Ｃｌ２)ガスを用いて、窒化チタン層64上のレジスト65をマスクとして、これら窒化チタン層64、アルミニウム層63およびチタン層62のそれぞれをエッチングしてレジスト65より外側の部分を除去してゲート電極19とする。
【００３５】
このとき、プラズマ分析装置であるとともにラジカル測定装置である図示しないエンドポイントディテクタ(ＥＰＤ)を用いて、これら窒化チタン層64、アルミニウム層63およびチタン層62のエッチング時間を調整する。具体的には、これら窒化チタン層64、アルミニウム層63およびチタン層62のエッチングにて形成されるゲート電極19のエッチングが終了した時点より１０秒ほど余分にエッチング時間を調整させる。
【００３６】
この結果、図６に示すように、エッチング後のゲート電極19のテーパ角は、このゲート電極19のアルミニウム層63がエッチングされた後の第２の電極層24の傾斜部26で約４５゜となり、このゲート電極19のチタン層62がエッチングされた後の第１の電極層21の傾斜部23で約３０゜となる。
【００３７】
さらに、このゲート電極19のエッチングが終了した後に、ＣＦ４／Ｏ２の分圧が５０ｓｃｃｍ／９５０ｓｃｃｍである混合ガスを用いて、図７に示すように、このゲート電極19上のレジスト65をアッシングして連続的に除去する。
【００３８】
このとき、このレジスト65のアッシング時のアッシング圧力を５．３２Ｐａ(４０ｍＴｏｒｒ)以上２６．６Ｐａ(２００ｍＴｏｒｒ)以下とし、シラン(ＣＦ４)の分圧が２．６６×１０−１Ｐａ(２ｍＴｏｒｒ)以上２．６６Ｐａ(２０ｍＴｏｒｒ)以下で、酸素(Ｏ２)の分圧が５．０５Ｐａ(３８ｍＴｏｒｒ)以上２５．３Ｐａ(１９０ｍＴｏｒｒ)以下となるように設定する。この結果、窒化シリコン層16の酸化シリコン層15に対するエッチング選択比を７以上と高い条件にしつつ、この窒化シリコン層16のレジスト65に対するエッチング選択比を約１とする。
【００３９】
この結果、このレジスト65のアッシングと同時に、ゲート電極19がマスクとなって、酸化シリコン層15をアッシングせずに残しつつ、窒化シリコン層16のゲート電極19より外側の部分である、ポリシリコン層61のソース領域12およびドレイン領域13上の窒化シリコン層16をアッシングして除去して、このポリシリコン層61のチャネル領域11となる部分とゲート電極19との間の窒化シリコン層16を残す。
【００４０】
すなわち、これら酸化シリコン層15および窒化シリコン層16にて構成されたゲート絶縁膜14の残膜厚を、このゲート絶縁膜14の酸化シリコン層15が初期の膜厚のままの状態で残り、窒化シリコン層16のみがアッシングされて除去されるように、ガラス基板３の表面内で均一に制御可能となる。
【００４１】
この後、このゲート電極19をマスクとして、ポリシリコン層61のソース領域12およびドレイン領域13となる領域のそれぞれをボロンにてイオンドーピングする。
【００４２】
この結果、このポリシリコン層61のボロンにてイオンドーピングされていないゲート電極19下の部分がチャネル領域11となり、このチャネル領域11の両側に連続してソース領域12およびドレイン領域13が設けられて活性層５となる。
【００４３】
次いで、この活性層５のソース領域12およびドレイン領域13のそれぞれにイオンドーピングしたボロンを活性化させる。
【００４４】
この後、ゲート電極19を覆うゲート絶縁膜14上に層間絶縁膜32を積層させてから、この層間絶縁膜32および酸化シリコン層15を貫通して活性層５のソース領域12あるいはドレイン領域13に連通した第１のコンタクトホール33,34を形成する。
【００４５】
そして、これら第１のコンタクトホール33,34を含む層間絶縁膜32上に、導電性材を積層してからパターニングして、活性層５のソース領域12あるいはドレイン領域13に電気的に接続されたソース電極35およびドレイン電極36を形成して薄膜トランジスタ31とする。
【００４６】
さらに、この薄膜トランジスタ31のソース電極35およびドレイン電極36を覆う層間絶縁膜32上にパッシベーション膜37を積層させてから、このパッシベーション膜37にドレイン電極36に連通した第２のコンタクトホール38を形成する。
【００４７】
この後、この第２のコンタクトホール38を含むパッシベーション膜37上に導電性材を積層させてからパターニングして、薄膜トランジスタ31のドレイン電極36に電気的に接続された画素電極39を形成する。
【００４８】
さらに、この画素電極39を覆うパッシベーション膜37上に配向膜41を積層させてアレイ基板２を完成させる。
【００４９】
次いで、このアレイ基板２の配向膜41に対向基板51の配向膜55を対向させて貼り合わせてから、これら配向膜41,55の間の液晶封止領域56に液晶組成物57を注入してから封止して液晶層58を形成して液晶表示パネル１を完成させる。
【００５０】
上述したように、上記一実施の形態によれば、シリコン酸化膜にて構成された酸化シリコン層15上に、この酸化シリコン層15を構成するシリコン酸化膜より誘電率が高いシリコン窒化膜にて構成された窒化シリコン層16を積層させた２層構造のゲート絶縁膜14にした。この結果、このゲート絶縁膜14自体の厚さ寸法を小さくして薄くすることなく、このゲート絶縁膜14を介したゲート電極19と活性層５のチャネル領域11との間の電気的な容量を増加できる。すなわち、ゲート絶縁膜14の容量を確保しつつ厚膜化が可能である。
【００５１】
よって、このゲート絶縁膜14を薄膜化することなく、このゲート絶縁膜14の移動度を大きくできるので、薄膜トランジスタ31のオン電流を大きくできるとともに、この薄膜トランジスタ31を薄型化した際に生じるゲート電極19と活性層５との間でのリーク電流の発生を防止できる。よって、このゲート絶縁膜14を薄膜化することなく、このゲート絶縁膜14の容量を増加できるから、薄膜トランジスタ31の高性能化と高歩留まり化を両立できる。
【００５２】
ここで、窒化シリコン層16を構成するシリコン窒化膜は、一般に酸化シリコン層15を構成するシリコン酸化膜のエッチングレートよりもエッチングレートが速い。このため、これら酸化シリコン層15および窒化シリコン層16のそれぞれをゲート電極19に連続させてエッチングした場合には、窒化シリコン層16の両側縁に傾斜部18が形成されずにアンダーカットが入ってしまい、ゲート電極19の形状が正常に確保できなくなる。したがって、このゲート電極19上に積層される層間絶縁膜32による被覆性であるカバレッジが低下して、薄膜トランジスタ31の歩留まりを低下させてしまうおそれがある。
【００５３】
同時に、ゲート絶縁膜14の残膜厚のガラス基板３内での面内均一性が低下し、後のイオンドーピングにて形成される活性層５のソース領域12およびドレイン領域13それぞれの面抵抗分布であるシート抵抗分布が不均一になる。よって、最終的には、ガラス基板３内において薄膜トランジスタ31の閾値特性の面内均一性が低下してしまうおそれがある。
【００５４】
そこで、上述のように、ゲート電極19のエッチング後にレジスト65をアッシングするときのアッシング圧力を５．３２Ｐａ以上２６．６Ｐａ以下とし、かつシラン(ＣＦ４)の分圧が２．６６×１０−１Ｐａ以上２．６６Ｐａ以下で、酸素(Ｏ２)の分圧が５．０５Ｐａ以上２５．３Ｐａ以下と比較的低い低圧条件で、このレジスト65をアッシングすることにより、窒化シリコン層16による酸化シリコン層15およびレジスト65それぞれに対するエッチング選択比が高くなる。したがって、この低圧条件で、レジスト65をアッシングすることによって、窒化シリコン層16だけを選択的にエッチングできるとともに、アッシング後の酸化シリコン層15の残存膜厚の制御が可能になるから、薄膜トランジスタ31の高性能化と高歩留まり化の両立が可能になる。
【００５５】
なお、上記一実施の形態では、チタン層62上にアルミニウム層63が積層され、このアルミニウム層63上に窒化チタン層64が積層されたゲート電極19としたが、このゲート電極19を構成する金属材料としては、高融点材料であるモリブデン(Ｍｏ)、タングステン(Ｗ)、タンタル(Ｔａ)あるいはチタン(Ｔｉ)や、これらの合金であるモリブデン−タングステン合金(ＭｏＷ)であっても、対応させて用いることができる。
【００５６】
さらに、酸化シリコン層15上に窒化シリコン層16を積層させたゲート絶縁膜14としたが、この窒化シリコン層16を構成するシリコン窒化膜以外の、シリコン酸化膜の誘電率より誘電率が大きな材料を、酸化シリコン層15上に積層させても、ゲート絶縁膜14を薄くすることなく、薄膜トランジスタ31のオン電流を大きくできるので、上記一実施の形態と同様の作用効果を奏することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態の薄膜トランジスタを有する液晶表示装置を示す説明断面図である。
【図２】同上液晶表示装置のガラス基板上にポリシリコン層を積層させた状態を示す説明断面図である。
【図３】同上ポリシリコン層上に絶縁層を積層させた状態を示す説明断面図である。
【図４】同上絶縁層上にゲート電極を積層させた状態を示す説明断面図である。
【図５】同上ゲート電極上にレジストを積層させた状態を示す説明断面図である。
【図６】同上レジストをマスクとしてゲート電極をエッチングした状態を示す説明断面図である。
【図７】同上レジストをアッシングして除去した状態を示す説明断面図である。
【符号の説明】
【００５８】
５    半導体層としての活性層
11    チャネル領域
12    ソース領域
13    ドレイン領域
14    絶縁層としてのゲート絶縁膜
15    第１の絶縁層としての酸化シリコン層
16    第２の絶縁層としての窒化シリコン層
19    ゲート電極
31    薄膜トランジスタ
62    導電性材としてのチタン層
63    導電性材としてのアルミニウム層
64    導電性材としての窒化チタン層
65    レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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