(57)【要約】【課題】ディープウェルを形成する際に半導体基板の浅い領域にイオンが注入された場合でも、そのイオンによるＭＯＳＦＥＴへの影響を排除でき、チップ面積の増大を防止することができる。【解決手段】半導体装置の製造方法において、半導体基板上に露光波長に応じた膜厚のフォトレジストが形成され（Ｓ１）、露光波長の光での露光により、第１ウェルの形成領域を開口したフォトレジストパターンが形成され（Ｓ２）、形成したフォトレジストパターンをマスクにして、イオン注入により第１ウェルが形成され（Ｓ３）、フォトレジストパターンの除去後、半導体基板上にエピタキシャル成長層が形成される（Ｓ４）ので、ディープウェルの深さが実質的にイオン注入時よりもエピタキシャル成長層分押し下げられる。【選択図】図１
2007266491.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に露光波長に応じた膜厚のフォトレジストを形成する工程と、
前記露光波長の光での露光により、第１ウェルの形成領域を開口したフォトレジストパターンを形成する工程と、
形成した前記フォトレジストパターンをマスクにして、イオン注入により前記第１ウェルを形成する工程と、
前記フォトレジストパターンの除去後、前記半導体基板上にエピタキシャル成長層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記露光をｉ線にて行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エピタキシャル成長層を２０ｎｍから５００ｎｍ形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記露光をＫｒＦエキシマレーザにて行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記エピタキシャル成長層を３００ｎｍから１μｍ形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１ウェルの上部のＰ型の前記半導体基板に形成される第２ウェルはＮ型不純物またはＰ型不純物のドープ領域であり、前記第１ウェルはＮ型不純物のドープ領域であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記エピタキシャル成長層を形成した後に、ＳＴＩを形成する工程を更に有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記フォトレジストを形成する工程の前に、ＳＴＩを形成する工程を更に有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記エピタキシャル成長層を４０Ｔｏｒｒの圧力下で、基板温度を７００℃とし、８０ＳＣＣＭ及び１０ＳＣＣＭのジグロルシランガス及び塩化水素ガスを用いて形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に形成された半導体層に形成された不純物ドープ領域または前記半導体層及び前記半導体基板の上部に形成された不純物ドープ領域からなるウェルと、
前記ウェルよりも深く形成されたディープウェルと、
を有し、
前記半導体層は前記ディープウェルの形成後の前記半導体基板上に形成されたエピタキシャル成長層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関し、特に、ディープウェルを有する半導体装置の製造方法及びディープウェルを有する半導体装置に関する。
【背景技術】
【０００２】
半導体テクノロジの微細化は留まるところを知らずに進んでいる。トランジスタ及び配線等はスケーリング則にしたがって微細化が進展すると共に、例えば、従来のＰ型・Ｎ型ウェルに更に深いウェル（以下、ディープウェルと呼ぶ）を形成し、低消費電力化や干渉ノイズの解消が可能となる等の高性能化が進んでいる。
【０００３】
ところが、微細化が進む中、例えばＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造工程において以下のような問題が生じている。
【０００４】
図２２は、ウェル形成のためのイオン注入の模式図である。最初に、基板３１０上に、フォトレジスト（図示せず）を塗布した後、露光及び現像によりフォトレジストパターン３２０を形成する。この時、ｉ線を用いて露光を行うとフォトレジストパターン３２０の境界部分は図２２のようなテーパー角を有する。そのため、イオン注入時に、フォトレジストパターン３２０の境界付近では、目的のドープ領域の深さのウェル３３０よりも浅い領域にイオン３４０が注入される。
【０００５】
一方、半導体テクノロジの微細化が進む中、ｉ線よりも露光波長が小さいフッ化クリプトン（ＫｒＦ）エキシマレーザを用いる露光が提案された（例えば、非特許文献１参照）。
【０００６】
図２３は、ウェル形成のためのイオン注入の模式図である。図２２と同様に、基板３１０上に、フォトレジストを塗布した後、露光及び現像によりフォトレジストパターン４２０を形成する。この時、ＫｒＦエキシマレーザを用いて露光すると、図２２の場合と比較してテーパー角を小さくすることができ、フォトレジストパターン４２０の境界付近の浅い領域のイオン４４０の数を減少させることができる。このため、後の工程において配置されるＭＯＳＦＥＴのチャネルの特性に対するイオンの影響を大幅に改善することができ、半導体テクノロジの微細化を図ることができる。
【非特許文献１】Ｋ．Ｔｏｍｉｔａ，“Ｓｕｂ−１μｍ2  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｅｍｂｅｄｄｅｄ  ＳＲＡＭ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  ｆｏｒ  １００ｎｍ  Ｇｅｎｅｒａｔｉｏｎ  ＳＯＣ  ａｎｄ  Ｂｅｙｏｎｄ”  ２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１４−１５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ＫｒＦエキシマレーザを用いた露光には、以下のような問題点があった。
図２４は、ディープウェルが形成されたトリプルウェル構造を有する従来のＭＯＳＦＥＴを示す断面模式図である。ＭＯＳＦＥＴはＰ型不純物のドープ領域（以下、Ｐウェルと呼ぶ）５２０、Ｎ型不純物のドープ領域（以下、Ｎウェルと呼ぶ）５３０及びＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）５４０を有しており、更に、Ｐウェル５２０の下部領域に深いＮ型不純物のドープ領域（以下、ディープＮウェルと呼ぶ）５１０が形成されており、トリプルウェル構造を構成している。なお、Ｎウェル５３０にはＰ型のソース／ドレイン領域５５０が形成されている。ゲートは図示を省略している。このようなディープＮウェル５１０を形成するためには深いイオン注入を必要とする。このとき、ディープＮウェル５１０の形成領域以外では、イオンはマスクとなるフォトレジスト内で捕獲されなくてはならない。すなわちフォトレジストに、ある程度の厚みが必要となる。
【０００８】
ところが、テーパー角の縮小可能なＫｒＦエキシマレーザによる露光は、その露光波長が小さく、そして、焦点深度が浅いために、フォトレジストの膜厚が１μｍ以上の時、露光することが難しくなる。よって、フォトレジストの厚さをある程度保って露光を行うには、ＫｒＦエキシマレーザよりも長い波長のｉ線を用いなければならない。
【０００９】
しかし、既述の通り、ｉ線による露光は、ディープＮウェル５１０の形成時に用いるフォトレジストパターンの境界付近の基板（ここではＮウェル５３０）の浅い領域にイオン５６０が注入され、ＭＯＳＦＥＴの特性に影響を与えてしまう。したがって、図２４のようなＭＯＳＦＥＴは、このイオン５６０の影響が及ばない範囲に配置する必要があり、チップ面積の増大につながるという問題があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、ディープウェルを形成する際に半導体基板の浅い領域にイオンが注入された場合でも、そのイオンによるＭＯＳＦＥＴへの影響を排除でき、チップ面積の増大を防止することができる半導体装置の製造方法を提供することを目的とする。
【００１１】
また、本発明の他の目的は、ディープウェルを形成する際に半導体基板の浅い領域に注入されたイオンによる影響を受けずに、チップ面積の増大を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では、上記課題を解決するために、図１に示すように、半導体基板上に露光波長に応じた膜厚のフォトレジストを形成する工程（Ｓ１）と、露光波長の光での露光により、第１ウェルの形成領域を開口したフォトレジストパターンを形成する工程（Ｓ２）と、形成したフォトレジストパターンをマスクにして、イオン注入により第１ウェル（図ではディープＮウェルとしている）を形成する工程（Ｓ３）と、フォトレジストパターンの除去後、半導体基板上にエピタキシャル成長層を形成する工程（Ｓ４）と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１３】
上記の方法によれば、半導体基板上に露光波長に応じた膜厚のフォトレジストが形成され、露光波長の光を用いた露光によって、第１ウェルの形成領域を開口したフォトレジストパターンが形成され、形成したフォトレジストパターンをマスクにして、イオン注入により第１ウェルが形成され、フォトレジストパターンの除去後、半導体基板上にエピタキシャル成長層が形成されるので、第１ウェルの深さが実質的にイオン注入時よりもエピタキシャル成長層分押し下げられる。また、第１ウェルを形成する際に、半導体基板上に形成された半導体層に形成された不純物ドープ領域または半導体層及び半導体基板の上部に形成された不純物ドープ領域からなるウェルを形成する領域にイオンが注入された場合にも、そのイオンが注入された位置が、実質的にイオン注入時よりもエピタキシャル成長層分押し下げられる。
【００１４】
また、本発明では、半導体基板上に形成された半導体層に形成された不純物ドープ領域または前記半導体層及び前記半導体基板の上部に形成された不純物ドープ領域からなるウェルと、前記ウェルよりも深く形成されたディープウェルと、を有し、前記半導体層は前記ディープウェルの形成後の前記半導体基板上に形成されたエピタキシャル成長層を有することを特徴とする半導体装置が提供される。
【００１５】
上記の構成によれば、ディープウェルの形成後に半導体基板上に形成したエピタキシャル成長層を有するため、ディープウェルの深さが実質的に注入時よりもエピタキシャル成長層分押し下げられている。また、ディープウェルを形成する際に、ウェルを形成する浅い領域にイオンが注入された場合にも、そのイオンが、実質的に注入時よりもエピタキシャル成長層分押し下げられて存在することになる。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法によれば、半導体基板上に露光波長に応じた膜厚のフォトレジストが形成され、露光波長の光での露光により、第１ウェルの形成領域を開口したフォトレジストパターンが形成され、形成したフォトレジストパターンをマスクにして、イオン注入により第１ウェルが形成され、フォトレジストパターンの除去後、半導体基板上にエピタキシャル成長層が形成される。これにより、例えばｉ線露光によって、第１ウェルを形成する際に、第２ウェルを形成する浅い領域にイオンが注入された場合にも、そのイオンが注入された位置が、実質的に注入時よりもエピタキシャル成長層分押し下げられ、第２ウェルに形成されるＭＯＳＦＥＴへのイオンの影響を排除できる。これにより、浅い領域に注入されるイオンの影響を考慮する必要がなくなり、ＭＯＳＦＥＴを所望の位置に配置できるようになるので、チップ面積の増大を防止することができる。
【００１７】
また、第１ウェルの深さが実質的に注入時よりもエピタキシャル成長層分押し下げられるので、ＫｒＦエキシマレーザの露光に適した膜厚のフォトレジストを用いても、第２ウェルよりも深いディープウェルを容易に形成することができる。
【００１８】
また、本発明の半導体装置によれば、ディープウェルの形成後に半導体基板上に形成したエピタキシャル成長層を有するため、ディープウェルを形成する際に、ウェルを形成する浅い領域にイオンが注入された場合にも、そのイオンが、実質的にイオン注入時よりもエピタキシャル成長層分押し下げられ、ウェルに形成されるＭＯＳＦＥＴへのイオンの影響を排除できる。これにより、浅い領域に注入されたイオンの影響を考慮する必要がなくなり、ＭＯＳＦＥＴを所望の位置に配置できるようになるので、チップ面積の増大を防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の特徴部分の工程を示すフロー図である。ここでは、トリプルウェル構造を有するＭＯＳＦＥＴの製造方法において、特にディープＮウェルの形成工程について示している。
【００２０】
まず、半導体基板上に露光波長に応じた膜厚のフォトレジストを形成する（Ｓ１）。ｉ線による露光を行う場合には例えば２μｍ程度形成する。また、ＫｒＦエキシマレーザによる露光を行う場合には、焦点深度の関係で１μｍ以下のフォトレジストを形成する必要がある。フォトレジスト形成後、例えば、ＫｒＦエキシマレーザやｉ線にて露光し、現像を行い、ディープＮウェルの形成領域を開口したフォトレジストパターンを形成する（Ｓ２）。次に、形成したフォトレジストパターンをマスクにして、イオン注入によりディープＮウェルを形成する（Ｓ３）。更に、フォトレジストパターン除去後、半導体基板上にエピタキシャル成長層を形成する（Ｓ４）。
【００２１】
以上のように、本実施の形態の半導体装置の製造方法によれば、例えばｉ線露光によって、ディープＮウェルを形成する際に、浅いウェルを形成する領域にイオンが注入された場合に、そのイオンが注入された位置が、実質的に注入時よりもエピタキシャル成長層分押し下げられ、浅いウェルに形成されるＭＯＳＦＥＴへのイオンの影響を排除できる。これによって、浅いウェルに注入されたイオンによる、ＭＯＳＦＥＴのチャネル特性への影響を考慮する必要がなくなり、ＭＯＳＦＥＴを所望の位置に配置できるようになるので、チップ面積の増大を防止することができる。
【００２２】
また、ディープＮウェルの深さが実質的にイオン注入時よりもエピタキシャル成長層分押し下げられるので、ＫｒＦエキシマレーザの露光に適した、例えば、１μｍ以下の膜厚のフォトレジストを用いても、エピタキシャル成長層の厚みを調整することで、所望の深さのディープＮウェルを容易に形成することができる。
【００２３】
更に、これらのことにより、例えば、特開平１０−１９９９９３号公報にあるようなディープＮウェルの位置を工夫して配置したい場合等において、ディープＮウェルの配置とその上のＭＯＳＦＥＴの位置関係を一切考慮する必要がなくなり、かかる制約条件が廃されたことによりチップ面積の縮小化が達成できる。
【００２４】
以下、本実施の形態の半導体装置の製造方法の詳細を説明する。
図２〜図１２は、第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図である。
【００２５】
Ｐ型のシリコン（Ｓｉ）基板１１０上に酸化膜１２０を１０ｎｍ形成し、その上にｉ線露光用フォトレジスト（図示せず）を２μｍ塗布する。フォトレジスト塗布後、ディープＮウェルの形成予定領域を開口するために、ｉ線を用いて露光し現像しフォトレジストパターン１３０を形成する。このフォトレジストパターン１３０をマスクとして、注入エネルギー：７００ｋｅＶ・注入ドーズ量：１．５×１０13ｃｍ-2にて、リン（Ｐ）イオンをＰ型Ｓｉ基板１１０に注入し（図２）、ディープＮウェル１４０ａを形成する（図３）。
【００２６】
Ｐイオン注入の際、フォトレジストパターン１３０で覆われた部分では、注入されたＰイオンは、フォトレジスト内で捕獲され、Ｐ型Ｓｉ基板１１０に達することはない。なお、既述の通り、ｉ線露光用のフォトレジストパターン１３０はテーパー角を有するため、浅い領域にイオン１４０が注入されている（図３）。そして、イオン１４０注入後、酸化膜１２０及びｉ線露光用のフォトレジストパターン１３０を除去する（図４）。
【００２７】
次に、酸化膜１２０及びｉ線露光用のフォトレジストパターン１３０を除去したＰ型Ｓｉ基板１１０上に、エピタキシャル成長により、Ｓｉ層１５０を２０ｎｍ〜２００ｎｍ形成する（図５）。Ｐ型Ｓｉ基板上にＳｉ層１５０を成長させることで、浅い領域のイオン１４０を実質的に注入時よりＳｉ層１５０の膜厚分押し下げることになり、後の工程によってＳｉ層１５０及びＰ型Ｓｉ基板１１０に配置されるＭＯＳＦＥＴのチャネルの特性（しきい値電圧等）への影響を排除することが可能となる。
【００２８】
なお、スケーリング則によれば、ＭＯＳＦＥＴは微細化が進むほど、チャネルの不純物濃度が高くなることが知られている。よって、ＭＯＳＦＥＴの微細化が進めば、それに応じてチャネルの不純物濃度が高くなり、空乏層の広がりが縮小することになる。そこで、Ｓｉ層１５０及びＰ型Ｓｉ基板１１０にＭＯＳＦＥＴを形成する際、Ｓｉ層１５０の膜厚を２０ｎｍ以上とすることで、空乏層幅よりもＳｉ層１５０を深くすることができ、ＭＯＳＦＥＴの特性への影響を回避することができる。一方、上限の膜厚に関しては、２００ｎｍ程度でもＭＯＳＦＥＴのチャネルは機能するが、実用化を考慮すると上限の膜厚は５００ｎｍ程度であることが望ましい。
【００２９】
エピタキシャル成長の条件としては、例えば４０Ｔｏｒｒ（５．３２ｋＰａ）の圧力下、７００℃の基板温度でジグロルシラン（ＳｉＨ2Ｃｌ2）ガス及び塩化水素（ＨＣｌ）ガスを、それぞれ８０ＳＣＣＭ及び１０ＳＣＣＭの流量で供給することによりＳｉ層１５０を形成することができる。なお、エピタキシャル成長層に結晶欠陥等が生じないように、エピタキシャル成長に先立ち、９００℃の温度で１分間ベーク処理を行うことが好ましい。
【００３０】
次に、ＳＴＩを形成する工程に移る。
Ｓｉ層１５０のエピタキシャル成長後、酸化膜１２０ａを１０ｎｍ、窒化シリコン（ＳｉＮ）膜１６０を１００ｎｍ形成する。そして、フッ化アルゴン（ＡｒＦ）エキシマレーザ露光用フォトレジストを塗布し、ＡｒＦエキシマレーザを用いて露光及び現像し活性領域の形成予定領域箇所にフォトレジストパターン１３０ａが残るようにする（図６）。フォトレジストパターン１３０ａ形成後、ドライエッチングにより、ＳｉＮ膜１６０、酸化膜１２０ａ、Ｓｉ層１５０及びＰ型Ｓｉ基板１１０を掘り込み、ＳＴＩ埋め込み用トレンチ１７０を形成する（図７）。ＳＴＩ埋め込み用トレンチ１７０を形成後、フォトレジストパターン１３０ａを除去する。そして、このＳＴＩ埋め込み用トレンチ１７０の表面に対するエッチングダメージを除去するために、ＳＴＩ埋め込み用トレンチ１７０の内壁に、５ｎｍ程度の酸化膜１２０ｂを形成する（図８）。その後、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）により酸化膜を堆積して、ＳＴＩ埋め込み用トレンチ１７０を満たし、不要な酸化膜をＣＭＰにて除去する（図９）。そして、ＳｉＮ膜１６０、酸化膜１２０ａを除去することでＳＴＩ１７０ａが完成する（図１０）。
【００３１】
次に、浅いウェルを形成する工程に移る。
ＳＴＩ１７０ａ完成後、酸化膜１２０ｃを形成し、ＫｒＦエキシマレーザ露光用フォトレジスト（図示せず）を塗布し、ＫｒＦエキシマレーザを用いて必要に応じ露光し、そして、現像を行ってフォトレジストパターンを開口する。開口後、このフォトレジストパターン（図示せず）をマスクとして、例えば、Ｐウェル１４０ｂを形成する場合は、ホウ素（Ｂ）イオンを注入する。または、Ｎウェルを形成する場合は、Ｐイオンを注入する。ドープ領域形成後、フォトレジストパターンを除去する（図１１）。
【００３２】
次に、ＭＯＳＦＥＴ構造の形成工程に移る。
まず、ＭＯＳＦＥＴのしきい値電圧調整用のイオン注入を行う。例えば、ＰＭＯＳＦＥＴの場合には、エネルギー：１００ｋｅＶ・注入ドーズ量：１．０×１０13ｃｍ-2にて砒素（Ａｓ）イオンを注入する。その後、酸化膜１２０ｃを薬液にて、除去する。その後、ゲート酸化膜１２０ｄを形成し、ポリシリコンゲート１８０を形成する。その後、図示を省略しているが、Ｂイオン等によるＥｘｔｅｎｔｉｏｎ注入と、Ａｓイオン等によるＨａｌｏ注入を行った後、サイドウォールスペーサ形成後、Ｐイオン等により、ソース／ドレイン領域１９０を形成する（図１２）。また、ゲート及びソース／ドレイン表面にはサリサイド技術によりコバルトシリサイド（ＣｏＳｉ）等を形成する。その後に、配線工程等を経て、ＬＳＩ（Large Scale Integration）プロセスが完了する。
【００３３】
以上のように、第１の実施の形態のＭＯＳＦＥＴの製造方法によれば、ディープＮウェル１４０ａの形成時に浅い領域に注入されてしまったイオン１４０を実質的に注入時より押し下げられることが可能となり、後の工程で配置されるＭＯＳＦＥＴのチャネルの特性（しきい値電圧等）への影響を排除することが可能となる。したがって、例えば、ディープＮウェル１４０ａの位置を工夫してレイアウト設計を行う場合等において、ディープＮウェル１４０ａとその上のＭＯＳＦＥＴの位置関係を一切考慮する必要がなくなり、かかる制約条件が廃されたことにより、チップ面積の増大を防止することができる。
【００３４】
なお、上記ではディープＮウェル１４０ａの形成時にｉ線露光によりフォトレジストパターン１３０を形成した場合について説明したが、ＫｒＦエキシマレーザ露光用フォトレジストを用いてＫｒＦエキシマレーザにてフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとしてディープＮウェル１４０ａを形成するようにしてもよい。その場合、エピタキシャル成長によるＳｉ層の膜厚を、厚めに３００ｎｍ〜１μｍ形成すると、注入されたイオンの領域がＳｉ層分押し下げられ、ｉ線露光を用いた場合と同様に、ディープＮウェルとして機能させることが可能となる。
【００３５】
以下、第２の実施の形態のＭＯＳＦＥＴの製造方法を説明する。
第１の実施の形態のＭＯＳＦＥＴの製造方法では、エピタキシャル成長によってＳｉ層１５０を形成した後、ＳＴＩ１７０ａを形成していた。これに対し、以下に示す第２の実施の形態のＭＯＳＦＥＴの製造方法では、先にＳＴＩを形成し、ディープＮウェル形成のためのイオン注入後、エピタキシャル成長を行うプロセスとした。
【００３６】
図１３〜図２１は第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図である。
なお、以下でもディープＮウェルの形成時にｉ線露光によりレジストパターンを形成した場合について説明するが、ＫｒＦエキシマレーザ露光用フォトレジストを用いてＫｒＦエキシマレーザにてフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとしてディープＮウェルを形成するようにしてもよい。
【００３７】
まず、ＳＴＩの形成工程を行う。
Ｐ型Ｓｉ基板２１０上に酸化膜２２０ａを１０ｎｍ及びＳｉＮ膜２６０を１００ｎｍ、それぞれ順に形成する（図１３）。その後、ＡｒＦエキシマレーザ露光用のフォトレジスト（図示せず）の塗布後、ＳＴＩの形成予定領域を開口するために、ＡｒＦエキシマレーザにより露光し、そして、現像し、フォトレジストパターン２３０ａを形成する（図１４）。露光及び現像後、ドライエッチング工程により、ＳｉＮ膜２６０、酸化膜２２０ａ及びＰ型Ｓｉ基板２１０を掘り込み、ＳＴＩ埋め込み用トレンチ２７０を形成する（図１５）。ＳＴＩ埋め込み用トレンチ２７０形成後、フォトレジストパターン２３０ａを除去する。そして、このＳＴＩ埋め込み用トレンチ２７０の表面のエッチングダメージを除去するため、トレンチに対して、５ｎｍ程度酸化膜２２０ｂを形成する（図１６）。その後、ＨＤＰにより酸化膜を形成することによりＳＴＩ埋め込み用トレンチ２７０を満たし、不要な酸化膜はＣＭＰで除去（図１７）し、更に、ＳｉＮ膜２６０及び酸化膜２２０ａを除去して、ＳＴＩ２７０ａが完成する（図１８）。
【００３８】
次に、ディープＮウェルの形成工程に移る。
次に、ＳＴＩ２７０ａが形成されたＰ型Ｓｉ基板２１０に対し酸化膜２２０を１０ｎｍ形成し、ｉ線露光用のフォトレジスト（図示せず）を塗布し、ディープＮウェルの形成予定領域を開口するために、ｉ線を用いて露光し現像しフォトレジストパターン２３０を形成する（図１９）。その後、注入エネルギー：７００ｋｅＶ・注入ドーズ量：１．５×１０13ｃｍ-2にて、Ｐイオンを注入し、ディープＮウェル２４０ａを形成する（図２０）。ディープＮウェル２４０ａ形成後、フォトレジストパターン２３０及び酸化膜２２０を除去したＰ型Ｓｉ基板２１０上に、エピタキシャル成長により、Ｓｉ層２５０を２０ｎｍ〜２００ｎｍ形成する（図２１）。
【００３９】
以下は、第１の実施の形態のＭＯＳＦＥＴの製造方法と同様に、浅いウェルを形成し、ＭＯＳＦＥＴ構造の形成工程、配線工程等を行う。
以上のように、第２の実施の形態においても、第１の実施の形態と同様に、ディープＮウェル２４０ａの形成時に浅い領域に注入されてしまったイオン２４０を実質的に注入時より押し下げられることが可能となり、後の工程で配置されるＭＯＳＦＥＴのチャネルの特性（しきい値電圧等）への影響を排除することが可能となる。したがって、例えば、ディープＮウェル２４０ａの位置を工夫してレイアウト設計を行う場合等において、ディープＮウェル２４０ａとその上のＭＯＳＦＥＴの位置関係を一切考慮する必要がなくなり、かかる制約条件が廃されたことにより、チップ面積の増大を防止することができる。
【００４０】
なお、第１の実施の形態及び第２の実施の形態では、Ｐ型Ｓｉ基板に対し、Ｐ型またはＮ型不純物のドープ領域及び深いＮ型不純物のドープ領域を形成した場合であるが、Ｎ型Ｓｉ基板に対し、Ｐ型またはＮ型不純物のドープ領域及び深いＰ型不純物のドープ領域を形成した場合でも同様の効果が得られる。
【００４１】
（付記１）  半導体基板上に露光波長に応じた膜厚のフォトレジストを形成する工程と、
前記露光波長の光での露光により、第１ウェルの形成領域を開口したフォトレジストパターンを形成する工程と、
形成した前記フォトレジストパターンをマスクにして、イオン注入により前記第１ウェルを形成する工程と、
前記フォトレジストパターンの除去後、前記半導体基板上にエピタキシャル成長層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４２】
（付記２）  前記露光をｉ線にて行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）  前記エピタキシャル成長層を２０ｎｍから５００ｎｍ形成することを特徴とする付記２記載の半導体装置の製造方法。
【００４３】
（付記４）  前記露光をフッ化クリプトンエキシマレーザにて行うことを特徴とする付記１記載の半導体装置の製造方法。
（付記５）  前記エピタキシャル成長層を３００ｎｍから１μｍ形成することを特徴とする付記４記載の半導体装置の製造方法。
【００４４】
（付記６）  前記第１ウェルの上部のＰ型の前記半導体基板に形成される第２ウェルはＮ型不純物またはＰ型不純物のドープ領域であり、前記第１ウェルはＮ型不純物のドープ領域であることを特徴とする付記１記載の半導体装置の製造方法。
【００４５】
（付記７）  前記第１ウェルの上部のＮ型の前記半導体基板に形成される第２ウェルはＰ型不純物またはＮ型不純物のドープ領域であり、前記第１ウェルはＰ型不純物のドープ領域であることを特徴とする付記１記載の半導体装置の製造方法。
【００４６】
（付記８）  前記フォトレジストパターンの除去後の前記半導体基板を、９００℃の温度で１分間ベーク処理した後、前記エピタキシャル成長層を形成することを特徴とする付記１記載の半導体装置の製造方法。
【００４７】
（付記９）  前記エピタキシャル成長層を形成した後に、ＳＴＩを形成する工程を更に有することを特徴とする付記１記載の半導体装置の製造方法。
（付記１０）  前記フォトレジストを形成する工程の前に、ＳＴＩを形成する工程を有することを特徴とする付記１記載の半導体装置の製造方法。
【００４８】
（付記１１）  前記エピタキシャル成長層を４０Ｔｏｒｒの圧力下で、基板温度を７００℃とし、８０ＳＣＣＭ及び１０ＳＣＣＭのジグロルシランガス及び塩化水素ガスを用いて形成することを特徴とする付記１記載の半導体装置の製造方法。
【００４９】
（付記１２）  リンイオンを７００ｋｅＶ、前記リンイオンのドーズ量を１．５×１０13ｃｍ-2の条件でイオン注入することにより前記第１ウェルを形成することを特徴とする付記１記載の半導体装置の製造方法。
【００５０】
（付記１３）  半導体基板上に形成された半導体層に形成された不純物ドープ領域または前記半導体層及び前記半導体基板の上部に形成された不純物ドープ領域からなるウェルと、
前記ウェルよりも深く形成されたディープウェルと、
を有し、
前記半導体層は前記ディープウェルの形成後の前記半導体基板上に形成されたエピタキシャル成長層を有することを特徴とする半導体装置。
【図面の簡単な説明】
【００５１】
【図１】本実施の形態の半導体装置の製造方法の特徴部分の工程を示すフロー図である。
【図２】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その１）である。
【図３】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その２）である。
【図４】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その３）である。
【図５】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その４）である。
【図６】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その５）である。
【図７】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その６）である。
【図８】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その７）である。
【図９】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その８）である。
【図１０】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その９）である。
【図１１】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その１０）である。
【図１２】第１の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その１１）である。
【図１３】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その１）である。
【図１４】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その２）である。
【図１５】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その３）である。
【図１６】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その４）である。
【図１７】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その５）である。
【図１８】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その６）である。
【図１９】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その７）である。
【図２０】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その８）である。
【図２１】第２の実施の形態のＭＯＳＦＥＴの製造方法の各工程における断面図（その９）である。
【図２２】ドープ領域形成のためのイオン注入の模式図（その１）である。
【図２３】ドープ領域形成のためのイオン注入の模式図（その２）である。
【図２４】ディープウェルが形成されたトリプルウェル構造を有する従来のＭＯＳＦＥＴを示す断面模式図である。
【符号の説明】
【００５２】
１１０  Ｐ型Ｓｉ基板
１２０，１２０ａ，１２０ｂ，１２０ｃ  酸化膜
１３０，１３０ａ  フォトレジストパターン
１４０  イオン
１４０ａ  ディープＮウェル
１４０ｂ  Ｐウェル
１５０  Ｓｉ層
１６０  ＳｉＮ層
１７０  ＳＴＩ埋め込み用トレンチ
１７０ａ  ＳＴＩ
１８０  ポリシリコンゲート
１９０  ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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