(57)【要約】【課題】トランジスタのオン、オフ状態に合わせてボディ電位を制御しなくても、履歴効果を抑制できるようにした半導体装置を提供する。【解決手段】ｐ型ＳＯＩトランジスタ１０と、ｎ型ＳＯＩトランジスタ２０とを含んで構成されるインバータ回路５０と、入力端子Ｖｉｎとを備えた半導体装置１００であって、ｐ型ＳＯＩトランジスタ１０に並列接続された補完用のｐ型ＳＯＩトランジスタ６０と、ｎ型ＳＯＩトランジスタ２０に並列接続された補完用のｎ型ＳＯＩトランジスタ７０と、ｐ型ＳＯＩトランジスタ６０のゲート電極にその一端が接続され、入力端子Ｖｉｎにその他端が接続された第１インダクタンス６５と、ｎ型ＳＯＩトランジスタ７０のゲート電極にその一端が接続され、入力端子Ｖｉｎにその他端が接続された第２インダクタンス７５と、を備えたものである。【選択図】図１
2007115744.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、絶縁層と、半導体層とが積層された構造のＳＯＩ基板に形成されたトラ
ンジスタと、前記トランジスタのゲート電極に接続する入力端子とを備えた半導体装置で
あって、
前記ＳＯＩ基板に形成されて前記トランジスタに並列接続された補完トランジスタと、
前記補完トランジスタのゲート電極にその一端が接続され、前記入力端子にその他端が
接続された選択素子と、を備え、
前記選択素子は、前記トランジスタのボディ電位が安定しているときは前記入力端子か
ら送られてくる信号を前記補完トランジスタの前記ゲート電極へ伝達し、前記ボディ電位
が安定していないときは当該信号を該ゲート電極へ伝達しない機能を有する、ことを特徴
とする半導体装置。
【請求項２】
半導体基板と、絶縁層と、半導体層とが積層された構造のＳＯＩ基板に形成されたｐ型
トランジスタと、前記ＳＯＩ基板に形成されたｎ型トランジスタとを含んで構成されるＣ
ＭＯＳ論理回路と、前記ｐ型トランジスタのゲート電極と前記ｎ型トランジスタのゲート
電極とに接続する入力端子と、を備えた半導体装置であって、
前記ＳＯＩ基板に形成されて前記ｐ型トランジスタに並列接続されたｐ型補完トランジ
スタと、
前記ＳＯＩ基板に形成されて前記ｎ型トランジスタに並列接続されたｎ型補完トランジ
スタと、
前記ｐ型補完トランジスタのゲート電極にその一端が接続され、前記入力端子にその他
端が接続された第１の選択素子と、
前記ｎ型補完トランジスタのゲート電極にその一端が接続され、前記入力端子にその他
端が接続された第２の選択素子と、を備え、
前記第１の選択素子は、前記ｐ型トランジスタのボディ電位が安定しているときは前記
入力端子から送られてくる信号を前記ｐ型補完トランジスタの前記ゲート電極へ伝達し、
前記ｐ型トランジスタの前記ボディ電位が安定していないときは前入力端子から送られて
くる前記信号を前記ｐ型補完トランジスタの前記ゲート電極へ伝達しない機能を有し、
前記第２の選択素子は、前記ｎ型トランジスタのボディ電位が安定しているときは前記
入力端子から送られてくる信号を前記ｎ型補完トランジスタの前記ゲート電極へ伝達し、
前記ｎ型トランジスタの前記ボディ電位が安定していないときは前入力端子から送られて
くる前記信号を前記ｎ型補完トランジスタの前記ゲート電極へ伝達しない機能を有する、
ことを特徴とする半導体装置。
【請求項３】
前記ＣＭＯＳ論理回路は、インバータ回路であることを特徴とする請求項２に記載の半
導体装置。
【請求項４】
前記選択素子は、インダクタンスからなることを特徴とする請求項１から請求項３の何
れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トランジスタのオン、オフ状態に合わせてボディ
電位を制御しなくても、履歴効果を抑制できるようにしたものである。
【背景技術】
【０００２】
近年半導体分野において、シリコン・オン・インシュレーター（ＳＯＩ）など、絶縁膜
基板上の半導体膜にデバイスを形成する技術が盛んとなってきている。特にＳＯＩデバイ
スは、低消費電力・高速で、尚且つ低電圧駆動を実現することができる可能性を備えてい
る。
上記絶縁膜基板上の半導体膜に形成された絶縁ゲート電界効果型トランジスタ（以下、
「ＳＯＩトランジスタ」という。）において、ソースとドレインとにより挟まれた半導体
膜（以下、「ボディ」という。）を浮遊状態で用いる際には、履歴効果（ｈｉｓｔｏｒｙ
ｅｆｆｅｃｔ）と呼ばれる現象が起きる。これはボディの電位（以下、「ボディ電位」
という。）が浮遊状態にあることに起因して、信号が入力される前の状態に依存してボデ
ィ電位が変動するという現象である（例えば、特許文献１の３頁［０００８］〜［００１
０］参照。）。
【０００３】
図３は、従来例に係るインバータ回路９０の構成例を示す回路図である。また、図４は
、インバータ回路を構成するｎ型ＳＯＩトランジスタのボディ電位（Ｖｎｂｏｄｙ）の時
間変化を示す図である。図４の横軸は時間を示し、縦軸は電圧を示す。熱平衡状態にある
Ｖｎｂｏｄｙは、ボディ−ソース、ボディ−ドレイン間のｐｎ接合電流のバランスによっ
て決定される。一方で、回路動作時などの非熱平衡状態にあるＶｎｂｏｄｙは、ｐｎ接合
電流に加え、ゲート、ソース、ドレインとボディ間の容量カップリングにも依存して、過
渡的に高い電位を示す。以下の説明では、便宜上、熱平衡状態にあるボディ電位を「ＤＣ
」と言い、非熱平衡状態にあるにボディ電位のＤＣとの電位差を「ＡＣ」と言う。
【０００４】
一例を示すと、図４に示すように、入力端子Ｖｉｎにｈｉｇｈからｌｏｗの信号を入力
すると、Ｖｎｂｏｄｙは０Ｖ付近から０．４５Ｖ（ＤＣ＋ＡＣ）程度まで急激に上昇する
。この間の所要時間は約２００ｐｓｅｃである。そして、時間の経過と共にＶｎｂｏｄｙ
は徐々に下降し、十分に時間が経った後では０．３Ｖ程度（ＤＣ）となる。
【特許文献１】特開２００３−６９０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したような、容量カップリングによって過渡的に高い電位（ＡＣ）を示すボディ電
位の変動は、ｎ型ＳＯＩトランジスタの閾値電圧を過渡的にデプリーション側にシフトさ
せるので、この間にトランジスタを動作させると、ソース−ドレイン間を流れる電流量（
即ち、ドレイン電流量）が増えてしまう。その結果、例えば、次段に配置されたキャパシ
タの充電時間が短くなり、回路内での信号伝達の遅延時間が（全体的ではなく）部分的に
短くなってしまう可能性があった。遅延時間の部分的な短縮は、クロック信号の周波数が
部分的に変化してしまう要因となる（第１の問題点）。
【０００６】
このような第１の問題点を解決する技術として、例えば特許文献１に開示された発明が
ある。即ち、特許文献１に開示された発明は、トランジスタのオン状態とオフ状態とで、
ソース−ドレイン間にそれぞれ異なる電圧を印加して、トランジスタのオン状態とオフ状
態とでそのボディ電位を同一にする、というものである。この方法によれば、ボディ電位
の変動そのものが抑えられるので、確かに、履歴効果を抑制することが可能である。しか
しながら、この方法では、第１、第２の電圧発生回路や、第１、第２のスイッチが必要と
なるので、回路構成が複雑になりがちである。（第２の問題点）。
【０００７】
本発明は、このような第１、第２の問題点に鑑みてなされたものであって、トランジス
タのオン、オフ状態に合わせてボディ電位を制御しなくても、履歴効果を抑制できるよう
にした半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、発明１の半導体装置は、半導体基板と、絶縁層と、半導体
層とが積層された構造のＳＯＩ基板に形成されたトランジスタと、前記トランジスタのゲ
ート電極に接続する入力端子とを備えた半導体装置であって、前記ＳＯＩ基板に形成され
て前記トランジスタに並列接続された補完トランジスタと、前記補完トランジスタのゲー
ト電極にその一端が接続され、前記入力端子にその他端が接続された選択素子と、を備え
、前記選択素子は、前記トランジスタのボディ電位が安定しているときは前記入力端子か
ら送られてくる信号を前記補完トランジスタの前記ゲート電極へ伝達し、前記ボディ電位
が安定していないときは当該信号を該ゲート電極へ伝達しない機能を有する、ことを特徴
とするものである。
【０００９】
ここで、「半導体基板」は例えば単結晶のシリコン基板であり、「絶縁層」は例えばシ
リコン酸化膜であり、「半導体層」は例えば単結晶のシリコン層である。また、「トラン
ジスタに並列接続された」とは、補完トランジスタのソースがトランジスタのソースに接
続され、且つ補完トランジスタのドレインがトランジスタのドレインに接続された状態の
ことである。
【００１０】
発明２の半導体装置は、半導体基板と、絶縁層と、半導体層とが積層された構造のＳＯ
Ｉ基板に形成されたｐ型トランジスタと、前記ＳＯＩ基板に形成されたｎ型トランジスタ
とを含んで構成されるＣＭＯＳ論理回路と、前記ｐ型トランジスタのゲート電極と前記ｎ
型トランジスタのゲート電極とに接続する入力端子と、を備えた半導体装置であって、前
記ＳＯＩ基板に形成されて前記ｐ型トランジスタに並列接続されたｐ型補完トランジスタ
と、前記ＳＯＩ基板に形成されて前記ｎ型トランジスタに並列接続されたｎ型補完トラン
ジスタと、前記ｐ型補完トランジスタのゲート電極にその一端が接続され、前記入力端子
にその他端が接続された第１の選択素子と、前記ｎ型補完トランジスタのゲート電極にそ
の一端が接続され、前記入力端子にその他端が接続された第２の選択素子と、を備え、前
記第１の選択素子は、前記ｐ型トランジスタのボディ電位が安定しているときは前記入力
端子から送られてくる信号を前記ｐ型補完トランジスタの前記ゲート電極へ伝達し、前記
ｐ型トランジスタの前記ボディ電位が安定していないときは前入力端子から送られてくる
前記信号を前記ｐ型補完トランジスタの前記ゲート電極へ伝達しない機能を有し、前記第
２の選択素子は、前記ｎ型トランジスタのボディ電位が安定しているときは前記入力端子
から送られてくる信号を前記ｎ型補完トランジスタの前記ゲート電極へ伝達し、前記ｎ型
トランジスタの前記ボディ電位が安定していないときは前入力端子から送られてくる前記
信号を前記ｎ型補完トランジスタの前記ゲート電極へ伝達しない機能を有する、ことを特
徴とするものである。
【００１１】
発明３の半導体装置は、発明２の半導体装置において、前記ＣＭＯＳ論理回路は、イン
バータ回路であることを特徴とするものである。
発明１〜３によれば、入力端子からゲート電極に伝達される信号が切り替わると、その
トランジスタのボディ電位は過渡的に増大（ＤＣ＋ＡＣ）する。そして、このボディ電位
が過渡的に増大している間は、トランジスタの閾値電圧がデプリーション側にシフトする
。このとき、補完トランジスタのゲート電極は、選択素子によって入力端子と遮断される
。一方、ボディ電位の変化から十分に時間が経ち、ＡＣが０に近づいてボディ電位が一定
値（ＤＣ）に近づくと、トランジスタの閾値電圧は本来の設計値（エンハンスメント側）
に戻る。これと共に、補完トランジスタのゲート電極は入力端子と導通するようになる。
【００１２】
ここで、ボディ電位が（ＤＣ＋ＡＣ）のときの方が、ＤＣのときよりも電流が流れやす
いが、本発明では、ボディ電位がＤＣのときに補完トランジスタが動作可能な状態となり
、この補完トランジスタによってドレイン電流がかさ上げされる。つまり、ボディ電位が
ＤＣのときには、トランジスタのドレイン電流に補完トランジスタのドレイン電流が加算
され、ボディ電位が（ＤＣ＋ＡＣ）のときにはこの加算がなされない。
【００１３】
従って、トランジスタと補完トランジスタとからなる、言わば仮想トランジスタのドレ
イン電流を、ボディ電位の状態にそれほど左右されずに一定値に近づけることができるの
で、履歴効果を抑制することができる。
例えば、ＳＯＩ基板に形成されたｐ型トランジスタと、ＳＯＩ基板に形成されたｎ型ト
ランジスタとを含んで構成されるＣＭＯＳ論理回路では、ｐ型トランジスタとｎ型トラン
ジスタのそれぞれに補完トランジスタを並列接続させることで、ｐ型側とｎ型側のそれぞ
れでボディ電位がＤＣのときにドレイン電流がかさ上げされる。それゆえ、ｐ型側とｎ型
側のそれぞれで、履歴効果を抑制することができる。
【００１４】
発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記選択
素子は、インダクタンスからなることを特徴とするものである。
ここで、「インダクタンス」には、その導体に印加される電圧が急激に変動すると、そ
の変動分の電圧を磁気エネルギーとして蓄積し、電圧変化の収束に伴って磁気エネルギー
を電気エネルギーとして放出する性質がある。つまり、抵抗率の極めて大きな抵抗体とし
て働く性質がある。また、電圧変化がない場合には、そのまま導体として機能する性質が
ある。また、図４に示したように、ゲート電極に伝達される信号Ｖｉｎと、ボディ電位と
の間には相関があり、信号Ｖｉｎの変化を受けてボディ電位は変動する。
【００１５】
発明４の半導体装置によれば、ゲート電極に伝達される信号の変化（即ち、ボディ電位
の変化）に合わせて、補完トランジスタが自動的に使用可能、使用不可能な状態に切り替
わる。従って、回路構成が極めて簡単である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は、本発明の実施の形態に係る半導体装置１００の構成例を示す回路図である。こ
の半導体装置１００は、ＳＯＩ基板に形成されたインバータ回路５０と、Ｖｄｄの電位を
持つ正極の電源端子Ｖｄｄと、Ｖｓｓの電位を持つ負極の電源端子Ｖｓｓと、ＳＯＩ基板
に形成されて導電型がｐ型の電界効果トランジスタ（以下、「ｐ型ＳＯＩトランジスタ」
という。）６０と、第１インダクタ６５と、ＳＯＩ基板に形成されて導電型がｎ型の電界
効果トランジスタ（以下、「ｎ型ＳＯＩトランジスタ」という。）７０と、第２インダク
タ７５等、を含んだ構成となっている。
【００１７】
図１に示すように、インバータ回路５０は、ｐ型ＳＯＩトランジスタ１０と、ｎ型ＳＯ
Ｉトランジスタ２０と、を組み合わせた構成となっている。図１に示すように、ｐ型ＳＯ
Ｉトランジスタ１０のソース電極は電源端子Ｖｄｄに接続され、そのドレイン電極は出力
端子Ｖｏｕｔに接続されている。また、ｎ型ＳＯＩトランジスタ２０のソース電極は電源
端子Ｖｓｓに接続され、そのドレイン電極は出力端子Ｖｏｕｔに接続されている。さらに
、ｐ型ＳＯＩトランジスタ１０のゲート電極と、ｎ型ＳＯＩトランジスタ２０のゲート電
極はそれぞれ入力端子Ｖｉｎに接続されている。
【００１８】
一方、ｐ型ＳＯＩトランジスタ６０は、インバータ回路５０に含まれるｐ型ＳＯＩトラ
ンジスタ１０の補完用である。図１に示すように、ｐ型ＳＯＩトランジスタ６０のソース
電極は電源端子Ｖｄｄに接続され、そのドレイン電極は出力端子Ｖｏｕｔに接続されてい
る。つまり、ｐ型ＳＯＩトランジスタ６０は、ｐ型ＳＯＩトランジスタ１０に並列接続さ
れている。また、第１インダクタ６５は、この補完用のｐ型ＳＯＩトランジスタ６０のゲ
ート電極にその一端が接続され、入力端子Ｖｉｎにその他端が接続されている。
【００１９】
さらに、ｎ型ＳＯＩトランジスタ７０は、インバータ回路５０に含まれるｎ型ＳＯＩト
ランジスタ２０の補完用である。図１に示すように、ｎ型ＳＯＩトランジスタ７０のソー
ス電極は電源端子Ｖｓｓに接続され、そのドレイン電極は出力端子Ｖｏｕｔに接続されて
いる。つまり、ｎ型ＳＯＩトランジスタ７０は、ｎ型ＳＯＩトランジスタ２０に並列接続
されている。また、第２インダクタ７５は、この補完用のｎ型ＳＯＩトランジスタ７０の
ゲート電極にその一端が接続され、入力端子Ｖｉｎにその他端が接続されている。
【００２０】
図２は、半導体装置１００の構成例を示す平面図である。図２に示すように、第１イン
ダクタンス６５と第２インダクタンス７５は、平面視で渦巻き状に形成されたアルミニウ
ム（Ａｌ）配線からなる。この例では、第１インダクタンス６５と第２インダクタンス７
５は共通化されている。この共通インダクタンスＬは、図示しない層間絶縁膜上に形成さ
れている。また、この共通インダクタンスＬは、層間絶縁膜に設けられたコンタクト孔を
介して、ｐ型ＳＯＩトランジスタ６０とｎ型ＳＯＩトランジスタ７０のゲート電極（ポリ
シリコン）に接続している。
【００２１】
このような半導体装置１００によれば、例えば、ｎ型ＳＯＩトランジスタ２０のゲート
電極に伝達される信号が切り替わると、そのボディ電位は過渡的に増大（ＤＣ＋ＡＣ）す
る。そして、このボディ電位が過渡的に増大している間は、ｎ型ＳＯＩトランジスタ２０
の閾値電圧はデプリーション側にシフトする。このとき、第１インダクタンス６５及び第
２インダクタンス７５に印加される電圧変化も大きいので、第１インダクタンス６５及び
第２インダクタンス７５は抵抗率の極めて大きな抵抗体として働き、補完用のｎ型ＳＯＩ
トランジスタ７０のゲート電極は、入力端子Ｖｉｎと遮断される。
【００２２】
一方、ボディ電位の変化から十分に時間が経ち、ＡＣが０に近づいてボディ電位が一定
値（ＤＣ）に近づくと、ｎ型ＳＯＩトランジスタ２０の閾値電圧は本来の設計値（エンハ
ンスメント側）に戻る。これと共に、第１インダクタンス６５及び第２インダクタンス７
５もその抵抗率が下がるので、ｎ型ＳＯＩトランジスタ７０のゲート電極は入力端子Ｖｉ
ｎと導通するようになる。ここで、ボディ電位が（ＤＣ＋ＡＣ）のときの方が、ＤＣのと
きよりも電流が流れやすいが、本発明では、ボディ電位がＤＣのときにｎ型ＳＯＩトラン
ジスタ７０が動作可能な状態となり、このｎ型ＳＯＩトランジスタ７０によってドレイン
電流がかさ上げされる。つまり、ボディ電位がＤＣのときには、ｎ型ＳＯＩトランジスタ
２０のドレイン電流にｎ型ＳＯＩトランジスタ７０のドレイン電流が加算され、ボディ電
位が（ＤＣ＋ＡＣ）のときにはこの加算がなされない。
【００２３】
見方を変えれば、ｎ型ＳＯＩトランジスタ２０とｎ型ＳＯＩトランジスタ７０とは一つ
のトランジスタであり、ボディ電位がＤＣのときと、ボディ電位が（ＤＣ＋ＡＣ）のとき
とで、そのゲート幅が可変になっている。（ＤＣ＋ＡＣ）よりもＤＣのときの方が、ゲー
ト幅が（ｎ型ＳＯＩトランジスタ７０のゲート幅Ｗ分だけ）広くなる。
従って、ｎ型ＳＯＩトランジスタ２０とｎ型ＳＯＩトランジスタ７０とからなる、言わ
ば仮想トランジスタのドレイン電流を、ボディ電位の状態にそれほど左右されずに一定値
に近づけることができるので、履歴効果を抑制することができる。また、ｐ型ＳＯＩトラ
ンジスタ１０についても、ｎ型ＳＯＩトランジスタ２０と同様であり、補完用のｐ型ＳＯ
Ｉトランジスタ６０の存在によって、ドレイン電流を安定化することができ、履歴効果を
抑制することができる。
【００２４】
この実施の形態では、ｐ型ＳＯＩトランジスタ１０が本発明の「ｐ型トランジスタ」に
対応し、ｐ型ＳＯＩトランジスタ６０が本発明の「ｐ型補完トランジスタ」に対応してい
る。また、ｎ型ＳＯＩトランジスタ２０が本発明の「ｎ型トランジスタ」に対応し、ｎ型
ＳＯＩトランジスタ７０が本発明の「ｎ型補完トランジスタ」に対応している。さらに、
第１インダクタンス６５が本発明の「第１の選択素子」に対応し、第２インダクタンス７
５が本発明の「第２の選択素子」に対応している。また、インバータ回路５０が本発明の
「ＣＭＯＳ論理回路」に対応している。
【００２５】
なお、本発明では、トランジスタのボディ電位がＤＣのときのドレイン電流と、ボディ
電位がＤＣ＋ＡＣのときのドレイン電流との差を予めシミュレーション等により見積もっ
ておく。そして、このトランジスタと並列に接続される補完トランジスタのゲート幅を、
上記ドレイン電流の差を埋め合わせできる程度の大きさに設計しておくと良い。一般に、
ゲート幅とドレイン電流とは比例関係にあるので、上記ドレイン電流の差が大きいほど、
補完トランジスタのゲート幅を大きく設計する。このような構成であれば、上記ドレイン
電流の差を０に近づけることが容易である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態に係る半導体装置１００の構成例を示す回路図。
【図２】半導体装置１００の構成例を示す平面図。
【図３】従来例に係るインバータ回路９０の構成例を示す回路図。
【図４】インバータ回路を構成するｎ型ＳＯＩトランジスタのボディ電位（Ｖｎｂｏｄｙ）の時間変化を示す図。
【符号の説明】
【００２７】
１０  ｐ型ＳＯＩトランジスタ、２０  ｎ型ＳＯＩトランジスタ、５０  インバータ回
路、６０  （補完用の）ｐ型ＳＯＩトランジスタ、６５  第１インダクタンス、７０  （
補完用の）ｎ型ＳＯＩトランジスタ、７５  第２インダクタンス、１００  半導体装置
【図１】
2007115744.tif 000003
【図２】
2007115744.tif 000004
【図３】
2007115744.tif 000005
【図４】
2007115744.tif 000006