(57)【要約】【課題】  入力信号レベルの大小の影響を受け難くしたＡＧＣ回路を提供する。【解決手段】  入力信号Ｖinが入力される入力端子１１ｇ、少なくとも第１の抵抗ＲＡを介してグランドに接続される接地端子１１ｓおよび少なくとも第２の抵抗ＲＢを介して電源Ｖccに接続されるとともに前記入力信号Ｖinを増幅して出力する出力端子１１ｄを備えた増幅素子１１と、前記増幅素子１１の後段に設けられ且つ入力信号の強弱に応じたＡＧＣ電圧をアナログ電圧として出力するＡＧＣ電圧発生部１５と、前記ＡＧＣ電圧を所定のビット数からなるＡＧＣ制御信号Ａ０〜Ｂ２にデジタル変換する信号変換部１４と、前記第１の抵抗ＲＡを含む接地端子側のインピーダンスＺＡを可変して利得を調整する電流負帰還回路１２と、前記第２の抵抗ＲＢを含む出力端子側のインピーダンスＺＢを可変して利得を調整する電圧分割回路１３と、を有するものとした。【選択図】図１
2007067666.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力端子、少なくとも第１の抵抗を介してグランドに接続される接地端子および少なくとも第２の抵抗を介して電源に接続されるとともに前記入力信号を増幅して出力する出力端子を備えた増幅素子と、前記増幅素子の後段に設けられ且つ入力信号の強弱に応じたＡＧＣ電圧をアナログ電圧として出力するＡＧＣ電圧発生部と、前記ＡＧＣ電圧を所定のビット数からなるＡＧＣ制御信号にデジタル変換する信号変換部と、前記第１の抵抗を含む接地端子側のインピーダンスを可変して利得を調整する電流負帰還回路と、前記第２の抵抗を含む出力端子側のインピーダンスを可変して利得を調整する電圧分割回路と、を有することを特徴とするＡＧＣ回路。
【請求項２】
前記電流負帰還回路と前記電圧分割回路の少なくとも一方は、直列接続された抵抗素子とスイッチ素子とからなる複数の抵抗減衰器が、前記第１の抵抗又は前記第２の抵抗に対し並列接続された利得減衰回路として形成されたものであることを特徴とする請求項1記載のＡＧＣ回路。
【請求項３】
前記スイッチ素子の開閉動作が、前記ＡＧＣ制御信号に基づいて行われることを特徴とする請求項２記載のＡＧＣ回路。
【請求項４】
前記信号変換部が出力するＡＧＣ制御信号が、前記ＡＧＣ電圧に比例するものとして、又は逆比例するものとして生成されることを特徴とする請求項１ないし３のいずれか一項に記載のＡＧＣ回路。
【請求項５】
前記入力信号の信号レベルが所定のレベル以下の場合には、前記電流負帰還回路の利得減衰量を最小に設定した状態において、前記電圧分割回路を構成する前記スイッチ素子の開閉動作が行われるようにしたこと特徴とする請求項２ないし４のいずれか一項に記載のＡＧＣ回路。
【請求項６】
前記入力信号の信号レベルが所定のレベル以上の場合には、前記電圧分割回路の利得減衰量を最大に設定した状態において、前記電流負帰還回路を構成する前記スイッチ素子の開閉動作が行われるようにしたこと特徴とする請求項２ないし４のいずれか一項に記載のＡＧＣ回路。
【請求項７】
前記スイッチ素子はＦＥＴであることを特徴とする請求項２ないし６のいずれか一項に記載のＡＧＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビジョンチューナなどに搭載されるＡＧＣ回路に係わり、特に入力信号レベルの大小の影響を受け難くしたＡＧＣ回路に関する。
【背景技術】
【０００２】
従来のＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ；自動利得制御）回路は、例えばＡＧＣ電圧によって変化するインピーダンスの増減方向が増幅トランジスタ自身の入力インピーダンスの増減方向とは逆とした電圧分割回路と、ＡＧＣ電圧によって変化するインピーダンスの増減方向が増幅トランジスタ自身の入力インピーダンスの増減方向と同じとした電流負帰還回路と、ピンアッテネータからなる可変減衰器と、ＡＧＣ電圧発生回路などから構成され、増幅器の入力インピーダンスの変化を抑えることにより、入力リターンロスの低下と、雑音指数ＮＦ（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）などの性能劣化を防止することができるようになっている（例えば、特許文献１参照）。
【特許文献１】特開２００１−２４４７６６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記従来の回路では、周波数によっては必要なＧＲ（Ｇａｉｎ  Ｒｅｄｕｃｔｉｏｎ；利得減衰）量を得がたいという問題がある。
【０００４】
このため、上記従来の回路ではピンアッテネータなどからなる可変減衰器やオペアンプなどが必要である。よって、上記構成のＡＧＣ回路を集積回路上に実現しようとした場合、増幅トランジスタ及び負帰還回路以外の電子部品を必要とするため、その構成が複雑になってしまうという欠点がある。
【０００５】
また、可変減衰器やオペアンプなどを用いることなく、単に負帰還を掛けて増幅回路のゲインを低下させることにより前記ＧＲ量を確保しようとした場合にあっては、入力信号レベルが小さい時には雑音指数ＮＦが悪化し、入力信号が大きい時には波形に歪みが生じるなどの問題がある。
【０００６】
本発明は上記従来の課題を解決するためのものであり、集積回路上に簡単に構成することができるとともに、入力信号レベルが小さいときには雑音指数ＮＦが悪化せず、入力信号が大きい時には歪みの問題が生じにくくしたＡＧＣ回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のＡＧＣ回路は、入力信号が入力される入力端子、少なくとも第１の抵抗を介してグランドに接続される接地端子および少なくとも第２の抵抗を介して電源に接続されるとともに前記入力信号を増幅して出力する出力端子を備えた増幅素子と、前記増幅素子の後段に設けられ且つ入力信号の強弱に応じたＡＧＣ電圧をアナログ電圧として出力するＡＧＣ電圧発生部と、前記ＡＧＣ電圧を所定のビット数からなるＡＧＣ制御信号にデジタル変換する信号変換部と、前記第１の抵抗を含む接地端子側のインピーダンスを可変して利得を調整する電流負帰還回路と、前記第２の抵抗を含む出力端子側のインピーダンスを可変して利得を調整する電圧分割回路と、を有することを特徴とするものである。
【０００８】
本発明では、入力信号レベルが小さいときには雑音指数ＮＦが悪化せず、入力信号が大きい時には歪みが起きにくくしたＡＧＣ回路とすることができる。
【０００９】
上記において、前記電流負帰還回路と前記電圧分割回路の少なくとも一方は、直列接続された抵抗素子とスイッチ素子とからなる複数の抵抗減衰器が、前記第１の抵抗又は前記第２の抵抗に対し並列接続された利得減衰回路として形成されたものが好ましい。
【００１０】
上記手段では、ＡＧＣ回路の利得の調整を、ＡＧＣ制御信号に基づいて各インピーダンスを段階的に調整することができる。
【００１１】
例えば、前記スイッチ素子の開閉動作が、前記ＡＧＣ制御信号に基づいて行われることが好ましい。
上記手段では、受信電波の信号レベルに応じた最適な状態に設定できる。
【００１２】
前記信号変換部が出力するＡＧＣ制御信号が、前記ＡＧＣ電圧に比例するものとして、又は逆比例するものとして生成されることが好ましい。
【００１３】
上記手段では、受信電波の信号レベルが弱いときには、ＧＲ量（利得減衰量）を小さくすること（利得を大きくとること）ができ、受信電波の信号レベルが強いときには、ＧＲ量（利得減衰量）を最大（利得を最小）にして動作させることができる。このため、受信電波の強弱に合った最適なＡＧＣ回路とすることができる。
【００１４】
上記において、前記入力信号の信号レベルが所定のレベル以下の場合には、前記電流負帰還回路の利得減衰量を最小に設定した状態において、前記電圧分割回路を構成する前記スイッチ素子の開閉動作が行われるようにしたものが好ましい。
【００１５】
上記手段では、前記電流負帰還回路の利得減衰量を最小に設定した状態、すなわち、先ずは前記電流負帰還回路側の利得を最大に設定した状態において、前記電圧分割回路側の利得を調整するようにしたため、雑音指数ＮＦの悪化を防止できる。
【００１６】
また上記において、前記入力信号の信号レベルが所定のレベル以上の場合には、前記電圧分割回路の利得減衰量を最大に設定した状態において、前記電流負帰還回路を構成する前記スイッチ素子の開閉動作が行われるようにしたものが好ましい。
【００１７】
上記手段では、前記電圧分割回路の利得減衰量を最大に設定した状態、すなわち利得を最小に設定した状態において、前記電流負帰還回路側の利得を調整するようにしたため、出力信号が歪み難くすることができる。
【００１８】
また上記においては、前記スイッチ素子はＦＥＴであることが好ましい。
上記手段では、ＡＧＣ回路の集積化を容易とすることができる。
【発明の効果】
【００１９】
本発明のＡＧＣ回路では。入力信号レベルが小さい時には雑音指数ＮＦが悪化し難く、入力信号レベルが大きい時には歪みの発生を防止することができる。
【発明を実施するための最良の形態】
【００２０】
図１は本発明のＡＧＣ回路を示す回路構成図である。
図１に示すＡＧＣ回路は、例えばテレビチューナ用であり、受信電波の強弱に応じてチューナの利得を自動的に制御するものである。
【００２１】
図１に示すように、この実施の形態に示すＡＧＣ回路１０は、このＡＧＣ回路１０のメインとなる部品を構成する増幅素子１１、第１の利得減衰回路（電流負帰還回路）１２、第２の利得減衰回路（電圧分割回路）１３、信号変換部１４およびＡＧＣ電圧発生回路１５とを有している。
【００２２】
前記増幅素子１１は、ゲート端子（入力端子）１１ｇ、ソース端子（接地端子）１１ｓおよびドレイン端子（出力端子）１１ｄ、を有するＭＯＳＦＥＴで形成されている。なお、その他ベース端子、エミッタ端子およびコレクタ端子を有するバイポーラ型のトランジスタで形成されているものであってもよい。
【００２３】
前記増幅素子１１のゲート端子（入力端子）１１ｇには、例えばインピーダンス整合用インダクタ１６を介してテレビチューナのＲＦ入力部に接続されており、テレビジョン信号（ＲＦ信号）などが入力信号Ｖinとして入力される。前記増幅素子１１のソース端子（接地端子）１１ｓとグランドＧＮＤとの間には一定のドレイン電流を流す電流源１７が設けられている。また直列接続された直流カット用のコンデンサＣと第１の抵抗ＲＡが、前記電流源１７の両端に設けられている。そして、この第１の抵抗ＲＡには電流負帰還回路として機能する第１の利得減衰回路１２が並列接続されている。
【００２４】
一方、前記増幅素子１１のドレイン端子（出力端子）１１ｄには直列接続された第２の抵抗ＲＢと負荷インダクタＬ１が設けられている。そして、ドレイン端子（出力端子）１１ｄは前記第２の抵抗ＲＢと前記負荷インダクタＬ１を介して電源Ｖccに接続されており、前記第２の抵抗ＲＢには電圧分割回路として機能する第２の利得減衰回路１３が並列接続されている。
【００２５】
前記第１の利得減衰回路１２は、直列接続された抵抗素子とスイッチ素子とからなる抵抗減衰器を複数備えたものとして構成されている。すなわち、第１の利得減衰回路１２は、直列接続された抵抗素子ＲＡ０とスイッチ素子ＳＡ０からなる抵抗減衰器、直列接続された抵抗素子ＲＡ１とスイッチ素子ＳＡ１からなる抵抗減衰器、および直列接続された抵抗素子ＲＡ２とスイッチ素子ＳＡ２からなる抵抗減衰器を有し、各抵抗減衰器は前記第１の抵抗ＲＡの両端に対してそれぞれ並列接続されることにより形成されている。
【００２６】
なお、前記スイッチ素子ＳＡ（ＳＡ０，ＳＡ１，ＳＡ２）は、例えばＭＯＳＦＥＴで構成されており、各抵抗素子ＲＡ０，ＲＡ１，ＲＡ２の一端が前記第１の抵抗ＲＡの一端とコンデンサとの接続点Ｐに接続され、各抵抗ＲＡの他端と各スイッチ素子ＳＡの一端（ドレイン端子）が接続され、各スイッチ素子ＳＡの他端（ソース端子）と各抵抗素子ＲＡの他端（グランド）とが接続されている。
【００２７】
前記スイッチ素子ＳＡの入力端子（ゲート端子）に所定の電圧を印加し、スイッチ素子の一端と他端との間を閉じる（オン状態）と、前記抵抗素子ＲＡ０，ＲＡ１、ＲＡ２を前記第１の抵抗ＲＡに並列接続させることが可能となる。
【００２８】
ここで、第１の抵抗ＲＡ及び各抵抗素子の大きさは、ＲＡ＝ＲＡ０＝２・ＲＡ１＝４・ＲＡ２の関係を有して構成されている。このため、例えばスイッチ素子ＳＡ０の入力端子に所定の電圧を印加して抵抗素子ＲＡ０を第１の抵抗ＲＡの両端に並列接続させることにより、前記第１の利得減衰回路１２のインピーダンスＺＡを第１の抵抗ＲＡの半分（ＲＡ／２）に設定することができる。続いて、抵抗素子ＲＡ１を並列接続させると前記第１の利得減衰回路１２のインピーダンスＺＡを第１の抵抗ＲＡの１／４（ＲＡ／４）に、さらに抵抗素子ＲＡ２を並列接続させると前記インピーダンスＺＡを第１の抵抗ＲＡの１／８（ＲＡ／８）のように段階的に可変することが可能となる。
【００２９】
一方、前記第２の利得減衰回路１３も直列接続された抵抗素子とスイッチ素子とからなる抵抗減衰器を複数備えたものとして構成されている。すなわち、第２の利得減衰回路１３は、直列接続された抵抗素子ＲＢ０とスイッチ素子ＳＢ０からなる抵抗減衰器、直列接続された抵抗素子ＲＢ１とスイッチ素子ＳＢ１からなる抵抗減衰器、および直列接続された抵抗素子ＲＢ２とスイッチ素子ＳＢ２からなる抵抗減衰器を有し、各抵抗減衰器は前記第２の抵抗ＲＢの両端に対してそれぞれ並列接続されることにより形成されている。また前記スイッチ素子ＳＢ（ＳＢ０，ＳＢ１，ＳＢ２）は上記同様ＭＯＳＦＥＴで構成されており、各抵抗素子ＲＢ０，ＲＢ１，ＲＢ２の一端が、前記第２の抵抗ＲＢの一端に接続され、各抵抗素子ＲＢ０，ＲＢ１，ＲＢ２の他端と各スイッチ素子ＳＢ０，ＳＢ１，ＳＢ２の一端（ドレイン端子）がそれぞれ接続され、各スイッチ素子ＳＢ０，ＳＢ１，ＳＢ２の他端（ソース端子）と各抵抗素子ＲＢ０，ＲＢ１，ＲＢ２の他端とがそれぞれ接続されている。
【００３０】
そして、各スイッチ素子ＳＢの入力端子（ゲート端子）に所定の電圧を印加し、各スイッチ素子の一端と他端との間を閉じる（オン状態）と、各抵抗素子ＲＢ０，ＲＢ１，ＲＢ２が前記第２の抵抗ＲＢにそれぞれ並列接続させられる。
【００３１】
また第２の抵抗ＲＢ及び各抵抗素子の大きさを、ＲＢ＝ＲＢ０＝２・ＲＢ１＝４・ＲＢ２の関係を有するように構成しておくと、前記スイッチ素子ＳＢ０の入力端子に所定の電圧を印加して抵抗素子ＲＢ０を第２の抵抗ＲＢに並列接続させることにより、前記第２の利得減衰回路１３のインピーダンス（接続点Ｐとグランド間のインピーダンス）ＺＢを第２の抵抗ＲＢの半分（ＲＢ／２）に設定することができる。続いて、前記スイッチ素子ＳＢ１を閉じて前記抵抗素子ＲＢ２を並列接続させると前記第２の利得減衰回路１３のインピーダンスＺＢを第２の抵抗ＲＢの１／４（ＲＢ／４）に、さらに前記スイッチ素子ＳＢ２を閉じて抵抗素子ＲＢ２を並列接続させると、前記インピーダンスＺＢを第２の抵抗ＲＢの１／８（ＲＢ／８）のように段階的に可変することが可能である。
【００３２】
なお、前記第２の利得減衰回路１３のインピーダンスＺＢの一端から出力信号Ｖoutが出力されるようになっている。
【００３３】
前記信号変換部１４は、例えば６ビットを出力するＡ／Ｄ変換器で構成されており、入力端子に入力されたＡＧＣ電圧（アナログ量）をデジタル化された所定のＡＧＣ制御信号に変換して符号化（コーディング化）する機能を有している。
【００３４】
前記ＡＧＣ電圧発生回路１５は、検波された映像信号から受信電波の強弱に応じて比例する（または逆比例する）ＡＧＣ電圧を直流電圧（アナログ量）として出力するものであり、例えばテレビチューナや映像中間周波増幅回路の利得を自動的に制御する。前記ＡＧＣ電圧は、入力電波が強いときには低い電圧レベルの信号として出力され、入力電波が弱いときには高い電圧レベルの信号として出力されるようになっている。なお、以下の説明においては、ＡＧＣ電圧が受信電波の強弱に逆比例して出力される場合を例示して説明するが、ＡＧＣ電圧が比例して出力される場合には、前記信号変換部１４においてＡＧＣ電圧に逆比例するＡＧＣ制御電圧を出力する構成とするものであればよい。
【００３５】
ここで、前記ＡＧＣ制御信号のうちの上位３ビット（Ａ２，Ａ１，Ａ０）が前記第１の利得減衰回路１２を構成するスイッチ素子ＳＡ０，ＳＡ１，ＳＡ２に割り当てられており、下位３ビット（Ｂ２，Ｂ１，Ｂ０）が前記第２の利得減衰回路１３を構成するスイッチ素子ＳＢ０，ＳＢ１，ＳＢ２に割り当てられている。すなわち、第１の利得減衰回路１２及び第２の利得減衰回路１３は、前記ＡＧＣ制御信号、つまりはＡＧＣ電圧発生回路から出力される前記ＡＧＣ電圧に基づいて動作させられるようになっている。
【００３６】
表１はＡＧＣ回路を駆動するＡＧＣ電圧（アナログ）とＡＧＣ制御信号（デジタル）との関係示している。
【００３７】
【表１】
2007067666.tif 000003
１＝オン、０＝オフ
【００３８】
表１に示すように、前記信号変換部１４は、例えばＡＧＣ電圧が０．５[ｖ]のときにＡＧＣ制御信号として（Ａ２，Ａ１，Ａ０，Ｂ２，Ｂ１，Ｂ０）＝（０，０，０，０，０，０）を出力し、ＡＧＣ電圧が２．５[ｖ]（フルゲイン）のときにＡＧＣ制御信号として（Ａ２，Ａ１，Ａ０，Ｂ２，Ｂ１，Ｂ０）＝（１，１，１，１，１，１）を出力するように設定されている。そして、前記信号変換部１４は前記ＡＧＣ電圧が０．５[ｖ]より大きく且つ２．５[ｖ]未満の範囲では、前記ＡＧＣ電圧に応じたＡＧＣ制御信号を出力する。
【００３９】
以下には上記ＡＧＣ回路の動作を説明する。
上記ＡＧＣ回路１０では、前記電流負帰還回路として機能する第１の利得減衰回路１２が入力側を受け持ち、前記電圧分割回路として機能する第２の利得減衰回路１３が出力側を受け持つ。
【００４０】
なお、前記第２の利得減衰回路１３は前記増幅素子１１を通過した後の出力側を受け持つため、減衰量を多くしても雑音指数ＮＦに影響を与えにくいという特性を有する。また入力側を受け持つ前記第１の利得減衰回路１２は、電流負帰還回路の機能として増幅素子１１の歪みを改善させることができるという特性を有する。
【００４１】
（入力電波が強いとき（ＡＧＣ電圧レベルが低いとき））
入力電波が強く、ＲＦ信号レベル（入力信号Ｖin）が所定のレベル以上のときには、前記ＡＧＣ電圧発生回路からは低い電圧レベルのＡＧＣ電圧が出力される。このため、入力電波が強いときには少なくとも上位ビット（Ａ２，Ａ１，Ａ０）よりも先に下位ビット（Ｂ２，Ｂ１，Ｂ０）が変化することになる。
【００４２】
よって、入力電波が強いとき（ＡＧＣ電圧が低いとき）には、中心的に変化するＡＧＣ制御信号の下位ビット（Ｂ２，Ｂ１，Ｂ０）に応じて、前記第２の利得減衰回路１３を構成するスイッチ素子ＳＢ０，ＳＢ１，ＳＢ２が駆動させられる。
【００４３】
ここで、ＡＧＣ回路１０はソース接地型の基本的には負帰還増幅回路であるため、前記ＡＧＣ回路の利得は、出力側に設けられた前記第２の利得減衰回路（電圧分割回路）１３が有するインピーダンスＺＢにほぼ比例し、その方向はマイナスとなる。よって、ＡＧＣ回路１０におけるＧＲ量(利得減衰量)を、前記ＡＧＣ制御電圧によって変化するインピーダンスＺＢに応じて段階的に可変させること、すなわちＡＧＣ制御電圧が小さくなる方向（受信電波が強くなる方向）に変化する場合には前記ＧＲ量が増大する方向に動作させることができる。よって、受信電波が強くしたがって入力信号Ｖinが大きい時であっても、出力信号に生じやすい歪みの発生を抑制することができる。またＡＧＣ制御電圧が大きくなる方向（受信電波が弱くなる方向）に変化する場合には、前記ＧＲ量を減少させる方向に動作させることができる。
【００４４】
なお、このときの上位ビット（Ａ２，Ａ１，Ａ０）はほぼ（０，０，０）に固定され、前記第１の利得減衰回路１２を構成する各スイッチ素子ＳＡ０，ＳＡ１，ＳＡ２は全て開いたオフ状態にある。よって、入力側の前記第１の利得減衰回路１２のインピーダンスＺＡは、最も高い（第２の抵抗ＲＡのみ）状態に固定されており、前記第１の利得減衰回路１２において前記ＧＲ量(利得減衰量)が変化することがない。よって、入力側の前記第１の利得減衰回路１２が前記歪みに与える影響を小さくすることができる。
【００４５】
（入力電波が弱いとき（ＡＧＣ電圧レベルが高いとき））
入力電波が弱く、ＲＦ信号レベル（入力信号Ｖin）が所定のレベル以下のときには、前記ＡＧＣ電圧発生回路からは高い電圧レベルのＡＧＣ電圧が出力される。このため、表１に示すように下位ビット（Ｂ２，Ｂ１，Ｂ０）は（１，１，１）に固定され、主として上位ビット（Ａ２，Ａ１，Ａ０）が中心的に変化することになる。
【００４６】
よって、入力電波が弱いとき（ＡＧＣ電圧が高いとき）には、前記第２の利得減衰回路１３を構成するスイッチ素子ＳＢ０，ＳＢ１，ＳＢ２は全て閉状態（オン状態）にあり、前記第２の利得減衰回路１３のインピーダンスＺＢはＲＢ／８に固定される。すなわち、ＡＧＣ回路１０におけるＧＲ量(利得減衰量)を最小の状態（増幅素子の利得は最大の状態）に設定することができる。
【００４７】
この状態では、ＡＧＣ回路１０は主として前記第１の利得減衰回路（電流負帰還回路）１２を構成するスイッチ素子ＳＡ０，ＳＡ１，ＳＡ２が中心的に動作し、これに応じてインピーダンスＺＡも変化する。
【００４８】
一般に、増幅回路に電流負帰還がかかると利得が減衰するため、雑音指数ＮＦは悪化する傾向にある。しかし、本願発明では利得減衰の機能を第１の利得減衰回路（電流負帰還回路）１２と、第２の利得減衰回路（電圧分割回路）１３の２つに分けた構成としたことから、電流負帰還による利得の減衰があったとしても増幅素子１１の出力側の前記第２の利得減衰回路（電圧分割回路）１３は最大利得の状態で動作し前記第１の利得減衰回路（電流負帰還回路）１２側の利得の減衰を補うことができる。よつて、雑音指数ＮＦに与える影響を小さくすること、すなわち入力信号Ｖinのレベルが小さいときであっても雑音指数ＮＦが悪化することがない。
【００４９】
上記実施の形態に示すＡＧＣ回路１０では、入力側（増幅素子１１の接地端子とグランドとの間）に電流負帰還回路としての第１の利得減衰回路１２を設け、出力側（電源Ｖccと増幅素子１１の接地端子）に電圧負帰還回路としての第２の利得減衰回路１３を設け、ＡＧＣ制御電圧によって一緒に駆動させられるものとして説明したが、本発明はこれに限られるものではない。すなわち、入力側に前記第１の利得減衰回路（電流負帰還回路）１２のみを設けた構成であってもよく、あるいは出力側に第２の利得減衰回路（電圧分割回路）１３のみを設けた構成であってもよい。
【００５０】
また第１の利得減衰回路（電流負帰還回路）１２と第２の利得減衰回路（電圧分割回路）１３の少なくとも一方が、直列接続された抵抗素子とスイッチ素子とからなる抵抗減衰器を複数並列接続したものとして構成されているものであってもよい。
【００５１】
さらに上記実施の形態に示す第１及び第２の利得減衰回路１２，１３では、それぞれ３ヶの抵抗減衰器を有し、６ビットのＡＧＣ制御信号で駆動させられるものとして説明したが、本発明はこれに限られるものではない。すなわち、前記抵抗減衰器の数は２ヶであってもよいし４ヶ以上であってもよく、前記抵抗減衰器の数が多いほど前記ＧＲ量（利得減衰量）を細かく微調整することができる。この場合、前記ＡＧＣ制御信号は、前記抵抗減衰器の数（スイッチ素子の数）に応じたビット数を有するものとして構成されていればよい。
【００５２】
また各スイッチ素子ＳＡ（ＳＡ０，ＳＡ１，ＳＡ２）及びＳＢ（ＳＢ０，ＳＢ１，ＳＢ２）はＭＯＳＦＥＴで構成されるものとして説明したが、その他バイポーラ型のトランジスタ、あるいはリレーなどの接点素子で構成することも可能である。ただし、ＭＯＳＦＥＴとした場合の方が、集積回路化やコストの面で有利である。
【図面の簡単な説明】
【００５３】
【図１】本発明のＡＧＣ回路を示す回路構成図、
【符号の説明】
【００５４】
１０  ＡＧＣ回路
１１  増幅素子
１１ｄ  ドレイン端子（出力端子）
１１ｇ  ゲート端子（入力端子）
１１ｓ  ソース端子（接地端子）
１２  第１の利得減衰回路（電流負帰還回路）
１３  第２の利得減衰回路（電圧分割回路）
１４  信号変換部（Ａ／Ｄ変換器）
１５  ＡＧＣ電圧発生回路
ＲＡ  第１の抵抗
ＲＢ  第２の抵抗
ＲＡ０，ＲＡ１，ＲＡ２  抵抗素子
ＲＢ０，ＲＢ１，ＲＢ２  抵抗素子
ＳＡ，ＳＡ０，ＳＡ１，ＳＡ２  スイッチ素子
ＳＢ，ＳＢ０，ＳＢ１，ＳＢ２  スイッチ素子
Ｖcc  電源
【図１】
2007067666.tif 000004