(57)【要約】【課題】  ヘテロ接合トランジスタにおいて、ゲートの閾値電圧のバラツキを低減すること。【解決手段】  ヘテロ接合トランジスタ１０は、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート電極４８が順に形成されている構造を備えている。埋込み半導体領域２４は、ｎ型の窒化ガリウム（GaN）であり、周囲の半導体領域から電気的に絶縁されている。第１半導体領域４２は、窒化ガリウム（GaN）で形成されている。第２半導体領域４４は、窒化ガリウム・アルミニウム（Al0.3Ga0.7N）で形成されており、そのバンドギャップは第１半導体領域４２のバンドギャップよりも広い。埋込み半導体領域２４には、制御電極２６が電気的に接続している。【選択図】  図１
2007115861.tif 000002
【特許請求の範囲】
【請求項１】
埋込み半導体領域、埋込み絶縁膜、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えており、
埋込み半導体領域は、不純物を含む半導体で形成されており、周囲の半導体領域から電気的に絶縁されており、
第１半導体領域は、III-Ｖ族化合物半導体で形成されており、
第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されており、
前記埋込み半導体領域に電気的に接続されている制御電極が形成されていることを特徴とするヘテロ接合トランジスタ。
【請求項２】
埋込み金属領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えており、
第１半導体領域は、III-Ｖ族化合物半導体で形成されており、
第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されていることを特徴とするヘテロ接合トランジスタ。
【請求項３】
前記埋込み金属領域に電気的に接続されている制御電極が形成されていることを特徴とする請求項２のヘテロ接合トランジスタ。
【請求項４】
第１導電型埋込み半導体領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えており、
第１導電型埋込み半導体領域は、第１導電型の不純物を含むIII-Ｖ族化合物半導体で形成されており、
第１半導体領域は、第１導電型以外の導電型のIII-Ｖ族化合物半導体で形成されており、
第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されており、
前記第１導電型埋込み半導体領域に電気的に接続されている制御電極が形成されていることを特徴とするヘテロ接合トランジスタ。
【請求項５】
前記III-Ｖ族化合物半導体が、AlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であることを特徴とする請求項１〜４のいずれかのヘテロ接合トランジスタ。
【請求項６】
第２半導体領域とゲート電極の間に、ゲート絶縁膜が形成されていることを特徴とする請求項１〜５のいずれかのヘテロ接合トランジスタ。
【請求項７】
ドレイン電極と、
ドレイン電極上に形成されているｎ型不純物を高濃度に含むIII-Ｖ族化合物半導体のドレイン層と、
ドレイン層上に形成されているｎ型不純物を低濃度に含むIII-Ｖ族化合物半導体の低濃度半導体層と、
低濃度半導体層の上部の一部に形成されており、埋込み絶縁膜で被覆されて周囲の半導体領域から電気的に絶縁されており、不純物を含む埋込み半導体領域と、
低濃度半導体層上及び埋込み絶縁膜上に形成されているIII-Ｖ族化合物半導体の第１半導体領域と、
第１半導体領域上に形成されており、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体の第２半導体領域と、
少なくとも埋め込み半導体領域に対向する位置の第２半導体領域上に形成されているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
埋込み半導体領域に対向する位置の第２半導体領域に電気的に接続されているソース電極と、
埋込み半導体領域に電気的に接続されている制御電極と、
を備えているヘテロ接合トランジスタ。
【請求項８】
ドレイン電極と、
ドレイン電極上に形成されているｎ型不純物を高濃度に含むIII-Ｖ族化合物半導体のドレイン層と、
ドレイン層上に形成されているｎ型不純物を低濃度に含むIII-Ｖ族化合物半導体の低濃度半導体層と、
低濃度半導体層の上部の一部に形成されている埋込み金属領域と、
低濃度半導体層上及び埋込み金属領域上に形成されているIII-Ｖ族化合物半導体の第１半導体領域と、
第１半導体領域上に形成されており、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体の第２半導体領域と、
少なくとも埋込み金属領域に対向する位置の第２半導体領域上に形成されているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
埋込み金属領域に対向する位置の第２半導体領域に電気的に接続されているソース電極と、
埋込み金属領域に電気的に接続されている制御電極と、
を備えているヘテロ接合トランジスタ。
【請求項９】
ドレイン電極と、
ドレイン電極上に形成されているｎ型不純物を高濃度に含むIII-Ｖ族化合物半導体のドレイン層と、
ドレイン層上に形成されているｎ型不純物を低濃度に含むIII-Ｖ族化合物半導体の低濃度半導体層と、
低濃度半導体層の上部の一部に形成されており、ｐ型不純物を含むｐ型埋込み半導体領域と、
低濃度半導体層上及びｐ型埋込み半導体領域上に形成されており、ｐ型以外のIII-Ｖ族化合物半導体の第１半導体領域と、
第１半導体領域上に形成されており、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体の第２半導体領域と、
少なくともｐ型埋め込み半導体領域に対向する位置の第２半導体領域上に形成されているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
ｐ型埋込み半導体領域に対向する位置の第２半導体領域に電気的に接続されているソース電極と、
ｐ型埋込み半導体領域に電気的に接続されている制御電極と、
を備えているヘテロ接合トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III-Ｖ族化合物半導体を用いたヘテロ接合トランジスタに関する。特に、ノーマリオフ型のヘテロ接合トランジスタに関する。
【背景技術】
【０００２】
バンドギャップが狭いIII-Ｖ族化合物半導体の第１半導体領域とバンドギャップが広いIII-Ｖ族化合物半導体の第２半導体領域で構成されるヘテロ接合を利用するトランジスタの開発が進められている。III-Ｖ族化合物半導体は、高い破壊電界強度と高い飽和電子移動度を備えていることから、スイッチング用のトランジスタとしての利用が期待されている。
ヘテロ接合トランジスタは、第１半導体領域のヘテロ接合面に形成される２次元電子ガス層を電子が走行する現象を利用する。ヘテロ接合に対向してゲート電極を形成すれば、ゲート電圧を利用して電子の走行を制御することができ、トランジスタのオン・オフを切換えることができる。一般的に、III-Ｖ族化合物半導体を用いたこの種のヘテロ接合トランジスタは、負のゲート電圧を印加したときに電子が走行を停止し、ゲート電圧を印加していないときに電子が走行するノーマリオン型である。
【０００３】
安全に使い易く、用途範囲が広いノーマリオフ型のヘテロ接合トランジスタが必要とされている。特許文献１及び特許文献２に、III-Ｖ族化合物半導体を用いたノーマリオフ型のヘテロ接合トランジスタが開示されている。
特許文献１は、ヘテロ接合を構成しているノンドープの第１半導体領域に接してｐ型の不純物を含む半導体領域を形成する技術を提案している。ｐ型の不純物を含む半導体領域は、ゲート電圧が印加していない状態において、ヘテロ接合を構成する第１半導体領域を空乏化する。このため、ｐ型の不純物を含む半導体領域を設けると、ゲート電圧を印加していない状態において、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、ゲート電圧が印加されていない状態では電子が走行を停止し、正のゲート電圧を印加したときに電子が走行するノーマリオフ型のヘテロ接合トランジスタを得ることができる。
特許文献２は、ヘテロ接合を構成しているノンドープの第２半導体領域内にｐ型の不純物を含む半導体領域を形成する技術を提案している。ｐ型の不純物を含む半導体領域を利用して、第２半導体領域の電荷のバランスを調整する。これにより、ゲート電圧が印加していない状態において、第１半導体領域のフェルミレベルをゲート電極の電位よりも低くすることができる。このため、ｐ型の不純物を含む半導体領域を設けると、ゲート電圧を印加していない状態において、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、ゲート電圧が印加されていない状態では電子が走行を停止し、正のゲート電圧を印加したときに電子が走行するノーマリオフ型のヘテロ接合トランジスタを得ることができる。
【特許文献１】特開２００４−２６０１４０号公報
【特許文献２】特開２００４−２７３４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般的に、III-Ｖ族化合物半導体に対するｐ型の不純物には、マグネシウムを利用することが多い。III-Ｖ族化合物半導体に存在するマグネシウムの拡散係数は大きい。このため、製造工程で実施する熱処理によって、マグネシウムが周囲の半導体領域に拡散してしまうことが問題となる。特許文献１及び特許文献２のように、ヘテロ接合の近傍にｐ型の半導体領域が設けられていると、拡散したマグネシウムによって第１半導体領域のキャリア濃度がバラツクという問題が発生する。ゲートの閾値電圧は第１半導体領域のキャリア濃度に大きく依存していることから、第１半導体領域のキャリア濃度のバラツキは、ゲートの閾値電圧のバラツキを引き起こす。
なお、この種の問題はｐ型不純物にマグネシウムを用いる場合に限らず、他のｐ型不純物を用いる場合でも同様に生じ得る。例えば、半導体装置の微細化が進めば、不純物の拡散による影響が無視できなくなるので、何らかの対策を講じる必要性が増してくる。
本発明は、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたヘテロ接合トランジスタを提供する。
【課題を解決するための手段】
【０００５】
本発明で創作されたヘテロ接合トランジスタは、以下に説明するように、大別すると３つのタイプの構造に分けることができる。それらは単一の発明思想を具現化したものであり、基本思想は共通である。また、それぞれのヘテロ接合トランジスタの構成要素には、共通する呼称で特定される発明特定事項が存在している。しかしながら、特に示さない限り、それらの間には共通した性質を持つという関係は存在していない。例えば、共通した呼称の構成要素として、「第１半導体領域」及び「第２半導体領域」という発明特定事項が存在する。しかしながら、それぞれのヘテロ接合トランジスタでは、「第１半導体領域」及び「第２半導体領域」に要求される導電型は異なっていることがある。したがって、本明細書では、それぞれのヘテロ接合トランジスタに存在する発明特定事項は、それぞれのヘテロ接合トランジスタにおいて解釈するものとする。
【０００６】
本発明で創作された第１のヘテロ接合トランジスタは、埋込み半導体領域、埋込み絶縁膜、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えている。埋込み半導体領域は、不純物を含む半導体で形成されており、周囲の半導体領域から電気的に絶縁されている。埋込み半導体領域に導入されている不純物の導電型は任意に選択することができる。要は、埋込み半導体領域に不純物が導入されて、電気的には実質的な導体になっていればよい。第１半導体領域は、III-Ｖ族化合物半導体で形成されている。第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されている。さらに、本発明のヘテロ接合トランジスタは、埋込み半導体領域に電気的に接続されている制御電極を備えている。
このヘテロ接合トランジスタによると、第１半導体領域と第２半導体領域によってヘテロ接合が構成され、第１半導体領域のヘテロ接合面に２次元電子ガス層が形成される。このヘテロ接合にゲート電極が対向している。さらに、このヘテロ接合面に絶縁膜を介して埋込み半導体領域も対向している。埋込み半導体領域には制御電極が電気的に接続されており、この制御電極に印加する電圧を調整することによって、埋込み半導体領域の電位を調整することができる。埋込み半導体領域の電位が適値に調整されると、ゲート電圧が印加されていない状態において、埋込み半導体領域に対向している第１半導体領域を空乏化することができる。このため、ゲート電圧が印加されていない状態において、第１半導体領域に２次元電子ガス層が形成されない状態を作り出すことができ、ノーマリオフ型のヘテロ接合トランジスタを実現することができる。また、埋込み半導体領域の導電型は任意に選択することができるので、埋込み半導体領域に導入する不純物に拡散係数の小さいものを採用すれば、第１半導体領域に不純物が拡散するという現象が低減される。このため、ゲートの閾値電圧がバラツクという現象が抑制される。また、制御電極に印加する電圧を調整することによって、第１半導体領域の空乏層幅を調整することができる。このため、この構造を備えたヘテロ接合トランジスタは、ゲートの閾値電圧を一定値に調整することができる。
なお、埋込み半導体領域、埋込み絶縁膜、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている積層構造には、他の半導体領域等が介在することもある。例えば、第１半導体領域と第２半導体領域の間に、バンドギャップの狭い半導体領域を介在させることによって、オン抵抗が低抵抗化された構造とすることもできる。
【０００７】
本発明で創作された第２のヘテロ接合トランジスタは、埋込み金属領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えている。第１半導体領域は、III-Ｖ族化合物半導体で形成されている。第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されている。
このヘテロ接合トランジスタによると、埋込み金属領域と第１半導体領域がショットキー接触しており、このショットキー接触によって第１半導体領域が空乏化される。このため、ゲート電圧が印加されていない状態において、第１半導体領域を空乏化することができ、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、第２のヘテロ接合トランジスタは、ノーマリオフ型として動作することができる。さらに、埋込み金属領域を採用することによって、第１半導体領域に不純物が拡散するという現象が生じない。このため、ゲートの閾値電圧がバラツクという現象が生じない。ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたヘテロ接合トランジスタを得ることができる。
【０００８】
第２のヘテロ接合トランジスタは、必要に応じて、埋込み金属領域に電気的に接続されている制御電極を備えていてもよい。制御電極に印加する電圧を調整することによって、第１半導体領域に形成される空乏層幅を調整することができる。より厳密にゲートの閾値電圧を調整することが可能になる。
【０００９】
本発明で創作された第３のヘテロ接合トランジスタは、第１導電型埋込み半導体領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えている。第１導電型埋込み半導体領域は、第１導電型の不純物を含むIII-Ｖ族化合物半導体で形成されている。第１半導体領域は、第１導電型以外の導電型のIII-Ｖ族化合物半導体で形成されている。第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されている。さらに、本発明の第３のヘテロ接合トランジスタは、第１導電型埋込み半導体領域に電気的に接続されている制御電極を備えている。
このヘテロ接合トランジスタによると、第１導電型埋込み半導体領域に存在する第１導電型の不純物が、第１半導体領域に拡散する現象が起こり得る。しかしながら、第１導電型埋込み半導体領域には、制御電極が電気的に接続されている。この制御電極に印加する電圧を調整することによって、ゲート電圧が印加されていない状態において、第１半導体領域を空乏化することができる。また、制御電極に印加する電圧を調整することによって、第１半導体領域の空乏層幅を調整することができる。このため、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたヘテロ接合トランジスタを得ることができる。
【００１０】
III-Ｖ族化合物半導体が、AlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であることが好ましい。
上記の材料は、高い破壊電界強度と高い飽和電子移動度を備えていることから、高い耐圧と高周波動作を実現するヘテロ接合トランジスタを得ることができる。バンドギャップの幅の調整は、アルミニウムとインジウムの組成比を調整することによって可能である。したがって、有用なAlXGaYIn1-X-YNの半導体材料を利用して、有用なヘテロ接合トランジスタを得ることができる。
【００１１】
第２半導体領域とゲート電極の間にゲート絶縁膜が形成されていることが好ましい。
ゲート電極に高い電圧を印加することができ、有用なゲート構造を得ることができる。
【発明の効果】
【００１２】
本発明の第１〜第３のヘテロ接合トランジスタはいずれも、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されている。本発明のヘテロ接合トランジスタは、安全に使い易く、用途範囲が広く、さらに歩留まりが向上している。
【発明を実施するための最良の形態】
【００１３】
本発明の特徴を列記する。
（第１形態）
第１半導体領域と第２半導体領域によって構成されるヘテロ接合に対して、第１半導体領域に接して第１のゲート構造が形成されており、第２半導体領域に接して第２のゲート構造が形成されている。第１のゲート構造と第２のゲート構造がヘテロ接合を挟んで対向して形成されている。
（第２形態）
ゲート電極に印加するゲート電圧が変動するタイミングと、制御電極に印加する制御電圧が変動するタイミングが同期している。これにより、利用可能なゲートの閾値電圧の幅が広くなり、多様なオン・オフの制御が可能になる。
【実施例】
【００１４】
図面を参照して以下に実施例を詳細に説明する。以下の実施例で用いられている半導体材料は、一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）で表されるIII-Ｖ族化合物半導体が利用されている。この例に代えて、III族元素にアルミニウム、ガリウム及び／又はインジウムから選択され、V族(5族)元素に窒素、リン、ヒ素及び／又はアンチモンから選択されるIII-Ｖ族化合物半導体を利用してもよい。
（第１実施例）
図１に、ヘテロ接合を有する縦型のヘテロ接合トランジスタ１０の要部断面図を模式的に示す。図１の要部断面図は、ヘテロ接合トランジスタ１０の単位構造を示しており、この単位構造が実際には紙面左右方向に繰返されている。
ヘテロ接合トランジスタ１０の裏面には、チタン（Ti）とアルミニウム（Al）の積層からなるドレイン電極２１が形成されている。ドレイン電極２１上には、窒化ガリウム（GaN）を主材料とするｎ＋型のドレイン層２２が形成されている。ドレイン層２２の不純物には、シリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。
ドレイン層２２上には、窒化ガリウム（GaN）を主材料とするｎ−型の低濃度半導体層２３が形成されている。低濃度半導体層２３の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。
低濃度半導体層２３の上部の少なくとも一部に、埋込み絶縁膜３０で被覆された埋込み半導体領域２４が形成されている。埋込み絶縁膜３０には、酸化シリコン（SiO2）が用いられている。埋込み半導体領域２４には、ｎ＋型の窒化ガリウム（GaN）が主材料に用いられている。埋込み半導体領域２４の不純物には、シリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０18cm-3に調整されている。埋込み半導体領域２４は、低濃度半導体層２３の上部に分散して形成されており、それぞれの埋込み半導体領域２４は、間隔５１を隔てて分断されている。後述するように、この間隔５１を介して低濃度半導体層２３とヘテロ接合部は接しており、この間隔５１を介して電流がドレイン電極２１とソース電極２７の間を流れる。
図１に示すように、この例では、紙面左右に２つの埋込み半導体領域２４が図示されている。平面視したときに、埋込み半導体領域２４は紙面奥行き方向に長く伸びており、複数の埋込み半導体領域２４がストライプ状に配置されている。
なお、この例では、埋込み半導体領域２４の不純物にｎ型不純物が利用されているが、これに代えてｐ型不純物を利用してもよい。例えば、マグネシウム（ｐ型不純物の一例）を利用してもよい。また、埋込み半導体領域２４の半導体材料には、III-Ｖ族化合物半導体以外の半導体材料を利用することもできる。
【００１５】
埋込み絶縁膜３０は、埋込み半導体領域２４の側面を被覆する側面埋込み絶縁膜３２と、埋込み半導体領域２４の上面を被覆する上面埋込み絶縁膜３４と、埋込み半導体領域２４の下面を被覆する下面埋込み絶縁膜３６を備えている。
上面埋込み絶縁膜３４の一部に開口３６ａが形成されており、この開口３６ａを介して制御電極２６と埋込み半導体領域２４が電気的に接続している。埋込み半導体領域２４は、制御電極２６にのみ電気的に接続しており、周囲の半導体領域からは埋込み絶縁膜３０によって絶縁されている。
低濃度半導体層２３上及び上面埋込み絶縁膜３４上に、窒化ガリウム（GaN）を主材料とする第１半導体領域４２が形成されている。第１半導体領域４２の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。低濃度半導体層２３と第１半導体領域４２は、同一導電型で不純物濃度も等しいことから連続した一つの領域として評価することも可能である。本明細書では、便宜の上で上記の各半導体領域を区別して記載する。
第１半導体領域４２上に、窒化ガリウム・アルミニウム（Al0.3Ga0.7N）を主材料とする第２半導体領域４４が形成されている。第２半導体領域４４の結晶構造にはアルミニウムが含まれており、そのバンドギャップは第１半導体領域４２のバンドギャップよりも広い。第１半導体領域４２と第２半導体領域４４によってヘテロ接合が構成されている。第２半導体領域４４の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。
【００１６】
第２半導体領域４４上に、窒化アルミニウム（AlN）を主材料とするゲート絶縁膜４６が形成されている。ゲート絶縁膜４６は、埋込み半導体領域２４に対向する位置の第２半導体領域４４上に少なくとも形成されている。ゲート絶縁膜４６上に、ニッケル（Ni）を主材料とするゲート電極４８が形成されている。なお、本実施例のゲート電極４８は、第１半導体領域４２及び第２半導体領域４４のほぼ全範囲に対向して形成されているが、後述するように、ゲート電極４８は、埋込み半導体領域２４に対向する位置であり、ソース領域２５の側端部から側面埋込み絶縁膜３２までの範囲の少なくとも一部に形成されていればよい。
窒化ガリウム（GaN）を主材料とするｎ＋型のソース領域２５が、第１半導体領域４２及び第２半導体領域４４に接して（紙面左右側）形成されている。ソース領域２５の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。ソース領域２５に、チタンとアルミニウムの積層からなるソース電極２７が電気的に接して形成されている。ソース領域２５は、埋込み半導体領域２４と制御電極２６とゲート電極４８から電気的に絶縁されている。ソース領域２５とドレイン層２２の間の電流経路に、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート絶縁膜４６及びゲート電極４８が積層した構造が介在している。
【００１７】
次に、ヘテロ接合トランジスタ１０の動作を説明する。
ヘテロ接合トランジスタ１０では、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート絶縁膜４６及びゲート電極４８が積層した構造を利用して電流のオン・オフを切換える。ドレイン電極２１に正電圧が印加されており、ソース電極に接地電圧が印加されている状態を想定する。
第１半導体領域４２と第２半導体領域４４によってヘテロ接合が構成されている。一般的には、第１半導体領域４２と第２半導体領域４４のみの構成であれば、第１半導体領域４２のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになる。このため、２次元電子ガス層のポテンシャル井戸内に発生した電子は、ソース電極２７とドレイン電極２１の電圧差に基づいて横方向に走行する。しかしながら、ヘテロ接合トランジスタ１０では、ヘテロ接合に上面埋込み絶縁膜３４を介して埋込み半導体領域２４が対向している。このため、制御電極２６に負電圧を印加して、埋込み半導体領域２４の電位を負に調整しておくと、ゲート電極４４に電圧が印加されていない状態において、第１半導体領域４２を空乏化することができる。なお、埋込み半導体領域２４は、埋込み絶縁膜３０によって被覆されており、制御電極２６とドレイン電極２１が導通することはない。このため、ゲート電圧が印加されていない状態において、２次元電子ガス層が形成されない状態を作り出すことができ、ヘテロ接合トランジスタ１０をノーマリオフ型として動作させることができる。
【００１８】
ゲート電極４８に正電圧を印加すると、第１半導体領域４２に形成されていた空乏層が縮小し、第１半導体領域４２のヘテロ接合部に２次元電子ガス層が形成される。これにより、２次元電子ガス層の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、２次元電子ガス層のポテンシャル井戸内に電子が存在する状態が作り出される。この結果、ソース電極２７とドレイン電極２１の電圧差に基づいて2次元電子ガス層内を電子が走行し、ヘテロ接合トランジスタ１０はオンとなる。ソース領域２５からヘテロ接合面の２次元電子ガス層に沿って横方向に走行してきた電子は、間隔５１を介して第１半導体領域４２から低濃度半導体層２３に向けて縦方向に流れ、低濃度半導体層２３及びドレイン層２２を経由してドレイン電極２１にまで流れる。これにより、ソース電極２７とドレイン電極２１の間が導通する。
本実施例のヘテロ接合トランジスタ１０には、従来の構造のように、マグネシウム（ｐ型不純物の一例）を含有する半導体領域が設けられていない。したがって、本明細書の段落［０００４］で記載したように、マグネシウムの拡散によるゲート閾値電圧のバラツキが生じない。ヘテロ接合トランジスタ１０は、埋込み半導体領域２４を利用することによってノーマリオフ型の動作を実現するとともに、ゲートの閾値電圧のバラツキの発生を低減することができる。
【００１９】
本発明は他に次の特徴を備えている。
（１）後述する製造方法で説明するが、上面埋込み絶縁膜３４はELO（Epitaxially Lateral Overgrowth：選択横方向成長）法のマスクとしての機能も果たす。したがって、上面埋込み絶縁膜３４の上方に形成されている第１半導体領域４２及び第２半導体領域４４の結晶欠陥の密度は低減されており、良質な結晶構造を有している。この部分はゲート構造を構成していることから、結晶欠陥の密度の低減化はリーク電流等の抑制にも寄与することができる。
（２）制御電極２６に印加する電圧は、一定の負電位でよい。あるいはゲート電極４８に印加する電圧のタイミングに同期して変動させてもよい。ゲート電極４８に印加する電圧を調整することによって、第１半導体領域４２の空乏層幅を調整することができる。制御電極２６に印加する電圧を変動させることによっても、第１半導体領域４２の空乏層幅を調整することができる。したがって、ゲート電極４８及び制御電極２６を協調して動作させることによって、第１半導体領域４２の空乏層幅を厳密に制御することが可能になる。
（３）埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート絶縁膜４６及びゲート電極４８が積層した構造は、ゲート絶縁膜４６及びゲート電極４８による第１のゲート構造と、上面埋込み絶縁膜３４及び埋込み半導体領域２４による第２のゲート構造が設けられた構造と評価することもできる。複数のゲート構造を利用して、ゲートの閾値電圧を調整する技術と評価することもできる。
（４）前記のヘテロ接合トランジスタ１０では、埋込み半導体領域２４の不純物にｎ型不純物が利用されているが、ｐ型不純物を利用してもよい。例えば、マグネシウム（ｐ型不純物の一例）を利用してもよい。ｐ型不純物としてマグネシウムを利用する場合、埋込み絶縁膜３０にマグネシウムの拡散を防止する材料を利用すれば、マグネシウムが周囲の半導体領域に拡散する現象を顕著に抑制することができる。マグネシウムの拡散を防止する絶縁膜としては、窒化アルミニウム、酸化シリコン等を挙げることができる。
（５）前記のヘテロ接合トランジスタ１０では、埋込み半導体領域２４に窒化ガリウムが用いられているが、それ以外の半導体材料を利用してもよい。埋込み半導体領域２４は、制御電極２６の電位に追随して変動するために、要は不純物が高濃度に導入された半導体領域であればよい。したがって、窒化ガリウムに限定されるものではなく、様々な半導体材料を利用することができる。
【００２０】
（ヘテロ接合トランジスタ１０の製造方法）
次に、ヘテロ接合トランジスタ１０の製造方法を説明する。
まず、図２に示すように、ｎ＋型の窒化ガリウムを主材料とする半導体基板２２（後にドレイン層２２となる）を用意する。半導体基板２２の厚みは約２００μm（ミクロン）であり、そのキャリア濃度は約３×１０18cm-3に調整されている。
次に、図３に示すように、MOCVD（Metal Organic Chemical Vapor Deposition）法を利用して、半導体基板２２上にｎ−型の低濃度半導体層２３を結晶成長する。低濃度半導体層２３の厚みは約６μmであり、そのキャリア濃度は約１×１０16cm-3に調整されている。次に、CVD（Chemical Vapor Deposition）法を利用して、低濃度半導体層２３の全体表面に酸化シリコン（SiO2）からなる絶縁膜３６（後に下面埋込み絶縁膜３６となる）を形成する。その後に、絶縁膜３６の一部をエッチングによって除去し開口５１を形成する。なお、この例では、エッチングによって除去される開口５１がヘテロ接合トランジスタ１０の間隔５１に対応しているが、この例に限定されるものではない。
次に、図４に示すように、MOCVD法を利用して、開口５１から露出している低濃度半導体層２３の表面からｎ＋型の埋込み半導体領域２４を結晶成長する。このとき、横方向成長法（ELO）の技術を利用することによって、絶縁膜３６の上方にも埋込み半導体領域２４を形成することができる。選択横方向成長法（ELO）を利用することによって、埋込み半導体領域２４の表面をフラットな状態にすることができる。埋込み半導体領域２４の厚みは約０．５μmであり、そのキャリア濃度は約１×１０18cm-3に調整されている。
【００２１】
次に、図５に示すように、CVD法を利用して埋込み半導体領域２４の全体表面に酸化シリコン（SiO2）からなる絶縁膜３４（後に上面埋込み絶縁膜となる）を形成した後に、リソグラフィー技術とRIE（Reactive Ion Etching）技術を利用して、一部の絶縁膜３６及び埋込み半導体領域２４を貫通して低濃度半導体層２３にまで達するトレンチ５２を形成する。トレンチ５２の位置関係は、ヘテロ接合トランジスタ１０の間隔５１に対応している。
次に、図６に示すように、CVD法を利用して、露出する低濃度半導体層２３表面に酸化シリコン（SiO2）からなる絶縁膜５３を形成するとともに、埋込み半導体領域２４の側面に酸化シリコン（SiO2）からなる絶縁膜３２（後に側面埋込み絶縁膜３２となる）を形成する。
【００２２】
次に、図７に示すように、低濃度半導体層２３の表面を被膜している絶縁膜５３を除去した後に、MOCVD法を利用して、低濃度半導体層２３の表面から窒化ガリウム（GaN）を結晶成長する。結晶成長は、トレンチ５２の高さを超えて、絶縁膜３４の表面を覆うまで続ける。形成された結晶のキャリア濃度は約１×１０16cm-3に調整されており、低濃度半導体層２３と同一濃度である。このため、結晶成長した部分と低濃度半導体層２３は連続した一つの領域と評価することもできる。このとき、絶縁膜３４の表面を覆って形成する部分は、横方向成長法（ELO）の技術を利用しており、結晶欠陥の密度が低減化された良質な半導体層が形成される。絶縁膜３４の表面に堆積した良質な半導体層の厚みは約１００nmである。なお、結晶成長した部分は実質的に一つの領域と評価できるが、図１に示すヘテロ接合トランジスタ１０と整合させるために、以下の説明において結晶成長した上部分を第１半導体領域４２として区別する。
【００２３】
次に、図８に示すように、MOCVD法を利用して、第１半導体領域４２の表面に第２半導体領域４４を結晶成長する。第２半導体領域４４は、シリコン（Si）が不純物として導入された窒化ガリウム・アルミニウム（Al0.3Ga0.7N）を主材料としており、その厚みは５０nmであり、キャリア濃度は約１×１０16cm-3に調整されている。
次に、CVD法を利用して、第２半導体領域４４の表面に酸化シリコン（SiO2）からなる第１マスク６２を形成する。
次に、図９に示すように、リソグラフィー技術とエッチング技術を利用して、第１マスク６２のうちソース領域に対応する部分が除去される。次に、露出した第１半導体領域４２と第２半導体領域４４に向けてイオン注入を実施する。このとき、まず窒素をドーズ量１×１０15cm-2、加速電圧３５KeVで注入する。次に、シリコンをドーズ量１×１０15cm-2、加速電圧６５KeVで注入する。次に、第１マスク６２を除去した後に、第２半導体領域４４の全体表面を酸化シリコン（SiO2）からなる第２マスク（図示しない）で被覆する。第２マスクを形成した後に、熱酸化処理（N2雰囲気下、１３００℃、５分）を実施して、導入した窒素及びシリコンを活性化させる。
【００２４】
次に、図１０に示すように、リソグラフィー技術とRIE技術を利用して、制御電極用のトレンチを形成し、埋込み半導体領域２４の一部を露出させる。第２マスクをＨＦ水溶液で除去した後に、スパッタリング法を利用して窒化アルミニウムを全体表面に成膜してゲート絶縁膜４６を形成する。ゲート絶縁膜４６の厚みは約５０nmである。ゲート絶縁膜４６の一部を除去して、トレンチ５４、５５を形成する。トレンチ５４からは埋込み半導体領域２４の表面が露出しており、トレンチ５５からはソース領域２５の表面が露出している。
次に、図１１に示すように、スパッタ法を利用して、トレンチ５４、５５内に、チタンとアルミニウムが積層したソース電極２７及び制御電極２６を蒸着する。チタンの厚みは１０nmであり、アルミニウムの厚みは１００nmに調整されている。さらに、半導体基板２２の裏面にもスパッタ法を利用して、チタンとアルミニウムが１０nmと１００nmで積層したドレイン電極を形成する。
これらの工程を経て、図１に示すヘテロ接合トランジスタ１０を得ることができる。
【００２５】
（ヘテロ接合トランジスタ１０の変形例１）
図１２のヘテロ接合トランジスタ１１０は、前記へテロ接合トランジスタ１０の埋込み半導体領域２４と埋込み絶縁膜３０の組合せに対応する構造が、ニッケルからなる埋込み金属領域１２４に変更された例である。
ヘテロ接合トランジスタ１１０では、埋込み金属領域１２４と第１半導体領域４２がショットキー接触しており、このショットキー接触によって第１半導体領域４２が空乏化される。このため、ゲート電圧が印加されていない状態において、第１半導体領域４２を空乏化することができ、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、ヘテロ接合トランジスタ１１０は、ノーマリオフ型として動作することができる。また、埋込み金属領域１２４は不純物を含有するものではないから、第１半導体領域４２のキャリア濃度を変動させるという現象も生じない。このため、ゲートの閾値電圧がバラツクという問題が生じない。
さらに、ヘテロ接合トランジスタ１１０では、埋込み金属領域１２４に制御電極２６が電気的に接続している。したがって、制御電極２６に印加する電圧を調整することによって、第１半導体領域４２の空乏層幅を調整することができる。このため、ゲートの閾値電圧の調整に優れたトランジスタとすることができる。
なお、ショットキー接触による空乏層幅は、選択する金属の種類によっても調整することができる。
本変形例のヘテロ接合トランジスタ１１０では、ソース領域２５と埋込み金属領域１２４が物理的に接触しているが、この両者の間に絶縁膜を介在させてもよい。ソース領域２５と埋込み金属領域１２４が物理的に接触していても、ショットキー接触によって両者を絶縁することができる。しかし、両者間に絶縁膜を介在させると、ソース電極２７と埋込み金属領域１２４の間の絶縁性を向上させることができ、リーク電流の発生を抑制できる。この場合、ソース電極２７と制御電極２６の間の絶縁性も向上させることができる。したがって、ソース電極２７と制御電極２６を異なる電圧で制御したい場合などに有用である。
【００２６】
（ヘテロ接合トランジスタ１０の変形例２）
図１３のヘテロ接合トランジスタ２１０は、前記へテロ接合トランジスタ１０の埋込み半導体領域２４と埋込み絶縁膜３０の組合せに対応する構造が、ｐ型埋込み半導体領域２２４に変更された例である。ｐ型埋込み半導体領域２２４は、第１半導体領域４２と異なる導電型のものが採用されている。ｐ型不純物としてマグネシウムが利用されている。
ヘテロ接合トランジスタ２１０では、ｐ型埋込み半導体領域２２４に存在するマグネシウムが第１半導体領域４２に拡散する現象が起こり得る。しかしながら、ｐ型埋込み半導体領域２２４には、制御電極２６が電気的に接続している。この制御電極２６に印加する電圧を調整することによって、ゲート電圧が印加されていない状態において、第１半導体領域４２を空乏化することができる。このため、ヘテロ接合トランジスタ２１０は、ノーマリオフ型で動作させることができる。さらに、制御電極２６に印加する電圧を調整することによって、第１半導体領域４２の空乏層幅を調整することができる。このため、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたトランジスタとすることができる。
なお、ｐ型埋込み半導体領域２２４には、窒化ガリウムが用いられているが、それ以外の半導体材料を利用してもよい。ｐ型埋込み半導体領域２２４は、第１半導体領域４２に空乏層を伸ばすために、第１半導体領域４２と異なる導電型のものが採用されていればよい。したがって、窒化ガリウムに限定されるものではなく、様々な半導体材料を利用することができる。ただし、第１半導体領域４２を結晶成長して形成することを考慮すれば、ｐ型埋込み半導体領域２２４に窒化ガリウムを用いるのが好ましい。
【００２７】
（第２実施例）
図１４に、ヘテロ接合を有する横型の半導体装置３１０の要部断面図を模式的に示す。
半導体装置３１０は、サファイア（Al2O3）を主材料とする半導体基板３２２を備えている。半導体基板３２２上には、窒化ガリウムを主材料とするｎ−型の低濃度半導体層３２３が形成されている。低濃度半導体層３２３の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。
低濃度半導体層３２３の上部の少なくとも一部に、埋込み絶縁膜３００で被覆された埋込み半導体領域３２４が形成されている。埋込み絶縁膜３３０には酸化シリコン（SiO2）が用いられている。埋込み半導体領域３２４には、ｎ＋型の窒化ガリウム（GaN）を主材料として用いられている。埋込み半導体領域３２４の不純物には、シリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０18cm-3に調整されている。埋込み半導体領域３２４は、低濃度半導体層３２３の上部に分散して形成されている。
図１３に示すように、この例では、紙面左に埋込み半導体領域３２４が図示されている。平面視したときに、埋込み半導体領域３２４は紙面奥行き方向に長く伸びており、複数の埋込み半導体領域３２４がストライプ状に配置されている。
なお、この例では、埋込み半導体領域３２４の不純物にｎ型不純物が利用されているが、ｐ型不純物を利用してもよい。例えば、マグネシウム（ｐ型不純物の一例）を利用してもよい。また、埋込み半導体領域３２４の半導体材料には、III-Ｖ族化合物半導体以外の半導体材料を利用することもできる。
【００２８】
埋込み絶縁膜３００は、埋込み半導体領域３２４の側面を被覆する側面埋込み絶縁膜３３２と、埋込み半導体領域３２４の上面を被覆する上面埋込み絶縁膜３３４と、埋込み半導体領域３２４の下面を被覆する下面埋込み絶縁膜３３６を備えている。
上面埋込み絶縁膜３３４の一部に開口３３６ａが形成されており、この開口３３６ａを介して制御電極３２６と埋込み半導体領域３２４が電気的に接続している。埋込み半導体領域３２４は、制御電極３２６にのみ電気的に接続しており、周囲の半導体領域からは埋込み絶縁膜３００によって絶縁されている。
低濃度半導体層３２３上及び上面埋込み絶縁膜３３４上に、窒化ガリウム（GaN）を主材料とする第１半導体領域３４２が形成されている。
第１半導体領域３４２上に、窒化ガリウム・アルミニウム（Al0.3Ga0.7N）を主材料とする第２半導体領域３４４が形成されている。第２半導体領域３４４の結晶構造にはアルミニウムが含まれており、そのバンドギャップは第１半導体領域３４２のバンドギャップよりも広い。第１半導体領域３３４と第２半導体領域３３６によってヘテロ接合が構成されている。第２半導体領域３４４の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。
【００２９】
第２半導体領域３４４上に、窒化アルミニウム（AlN）を主材料とするゲート絶縁膜３４６が形成されている。ゲート絶縁膜３４６は、埋込み半導体領域３２４が対向する位置の第２半導体領域３４４上に少なくとも形成されている。ゲート絶縁膜３４６上に、ニッケル（Ni）を主材料とするゲート電極３４８が形成されている。ゲート電極３４８は、埋込み半導体領域３２４に対向する位置であり、ソース領域３２５の側端部から側面埋込み絶縁膜３３２までの範囲の少なくとも一部に形成されていればよい。
窒化ガリウム（GaN）を主材料とするｎ＋型のソース領域３２５が、第１半導体領域３４２及び第２半導体領域３４４に接して（紙面左側）形成されている。ソース領域３２５の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。ソース領域３２５に、チタンとアルミニウムの積層からなるソース電極３２７が電気的に接して形成されている。ソース領域３２５は、埋込み半導体領域３２４と制御電極３２６とゲート電極３４８から電気的に絶縁されている。
窒化ガリウム（GaN）を主材料とするｎ＋型のドレイン領域３２８が、第１半導体領域３４２及び第２半導体領域３４４（紙面右側）に接して形成されている。ドレイン領域３２８の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。ドレイン領域３２８に、チタンとアルミニウムの積層からなるドレイン電極３２１が電気的に接して形成されている。
ソース領域３５２とドレイン領域３２４の間の電流経路に、埋込み半導体領域３２４、上面埋込み絶縁膜３３４、第１半導体領域３４２、第２半導体領域３４４、ゲート絶縁膜３４６及びゲート電極３４８が積層した構造が介在している。
【００３０】
次に、ヘテロ接合トランジスタ３１０の動作を説明する。
ヘテロ接合トランジスタ３１０では、埋込み半導体領域３２４、上面埋込み絶縁膜３３４、第１半導体領域３４２、第２半導体領域３４４、ゲート絶縁膜３４６及びゲート電極３４８が積層した構造を利用して電流のオン・オフを切換える。ドレイン電極３２１に正電圧が印加されており、ソース電極３２７に接地電圧が印加されている状態を想定する。
第１半導体領域３４２と第２半導体領域３４４によってヘテロ接合が構成されている。一般的には、第１半導体領域３４２と第２半導体領域３４４のみの構成であれば、第１半導体領域３４２のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになる。このため、ソース電極３２７とドレイン電極３２１の電圧差に基づいて２次元電子ガス層のポテンシャル井戸内を電子が横方向に走行する。しかしながら、ヘテロ接合トランジスタ３１０は、ヘテロ接合に上面埋込み絶縁膜３３４を介して埋込み半導体領域３２４が対向している。このため、制御電極３２６に負電位を印加して、埋込み半導体領域３２４の電位を負に調整しておくと、ゲート電極３４４に電圧が印加されていない状態において、第１半導体領域３４２を空乏化することができる。なお、埋込み半導体領域３２４は、埋込み絶縁膜３００によって被覆されており、制御電極３２６とドレイン電極３２１が導通することはない。このため、ゲート電圧が印加されていない状態において、２次元電子ガス層が形成されない状態を作り出すことができ、ヘテロ接合トランジスタ３１０をノーマリオフ型として動作させることができる。
【００３１】
ゲート電極３４８に正電圧を印加すると、第１半導体領域３４２に形成されていた空乏層が縮小し、第１半導体領域３４２のヘテロ接合面に２次元電子ガス層が形成される。これにより、２次元電子ガス層の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、２次元電子ガス層のポテンシャル井戸内に電子が存在する状態が作り出される。この結果、2次元電子ガス層内を電子が走行し、ヘテロ接合トランジスタ３１０はオンとなる。
本実施例のヘテロ接合トランジスタ３１０には、従来の構造のように、マグネシウム（ｐ型不純物の一例）を含有する半導体領域が設けられていない。したがって、本明細書の段落［０００４］で記載したように、マグネシウムの拡散によるゲート閾値電圧のバラツキが生じない。ヘテロ接合トランジスタ３１０は、埋込み半導体領域３２４を利用することによってノーマリオフ型の動作を実現するとともに、ゲートの閾値電圧のバラツキの発生を低減することができる。
【００３２】
（ヘテロ接合トランジスタ３１０の変形例１）
図１５に、半導体装置３１０の変形例の要部断面図を模式的に示す。
この変形例では、埋込み半導体領域４２４が、低濃度半導体層４２３内に島状に形成されている。ゲート電極４４８は、埋込み半導体領域４２４の水平方向の範囲を超えて、ゲート絶縁膜４４６上に形成されている。埋込み半導体領域４２４には、図示しない断面において、制御電極が電気的に接続している。
この変形例では、ソース電極４２７とゲート電極４４８の間に、必要な距離を確保することができる。このため、両者間のリーク電流等を抑制することができる。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３４】
【図１】第１実施例のヘテロ接合トランジスタの要部断面図を示す。
【図２】第１実施例のヘテロ接合トランジスタの製造過程（１）を示す。
【図３】第１実施例のヘテロ接合トランジスタの製造過程（２）を示す。
【図４】第１実施例のヘテロ接合トランジスタの製造過程（３）を示す。
【図５】第１実施例のヘテロ接合トランジスタの製造過程（４）を示す。
【図６】第１実施例のヘテロ接合トランジスタの製造過程（５）を示す。
【図７】第１実施例のヘテロ接合トランジスタの製造過程（６）を示す。
【図８】第１実施例のヘテロ接合トランジスタの製造過程（７）を示す。
【図９】第１実施例のヘテロ接合トランジスタの製造過程（８）を示す。
【図１０】第１実施例のヘテロ接合トランジスタの製造過程（９）を示す。
【図１１】第１実施例のヘテロ接合トランジスタの製造過程（１０）を示す。
【図１２】第１実施例の変形例１のヘテロ接合トランジスタの要部断面図を示す。
【図１３】第１実施例の変形例２のヘテロ接合トランジスタの要部断面図を示す。
【図１４】第２実施例のヘテロ接合トランジスタの要部断面図を示す。
【図１５】第２実施例の変形例１のヘテロ接合トランジスタの要部断面図を示す。
【符号の説明】
【００３５】
２１：ドレイン電極
２２：ドレイン層
２３：低濃度半導体層
２４：埋込み半導体領域
２５：ソース領域
２６：制御電極
２７：ソース電極
３０：埋込み絶縁膜
３２：側面埋込み絶縁膜
３４：上面埋込み絶縁膜
３６：下面埋込み絶縁膜
４２：第１半導体領域
４４：第２半導体領域
４６：ゲート絶縁膜
４８：ゲート電極
５１：間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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