(57)【要約】【課題】位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供する。【解決手段】第１クロック対ＶＣ０，ＶＣ１８０及び第２クロック対ＶＣ９０，ＶＣ２７０の位相差及びデューティーサイクルを補正し、第１クロック対ＶＣ０，ＶＣ１８０及び第２クロック対ＶＣ９０，ＶＣ２７０間の位相差を補正して、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０を生成する補正回路２５ａと、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０のデューティーサイクルを検知し、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０間の位相差を検知して、補正回路２５ａを制御する制御回路２６ａとを備える。【選択図】図１
2007102483.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧に応じて、互いに逆位相の第１クロック対と、前記第１クロック対に位相が直交する第２クロック対とを生成する多相クロック発生回路と、
前記第１及び第２クロック対の位相差及びデューティーサイクルと、前記第１及び第２クロック対間の位相差とを補正して、第１及び第２出力クロック対を生成する補正回路と、
前記第１及び第２出力クロック対のデューティーサイクルと、前記第１及び第２出力クロック対間の位相差とを検知して、前記補正回路を制御する制御回路
とを備えることを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、
前記第１出力クロック対の各出力クロックのデューティーサイクルの差分を第１電流差に変換し、前記第１電流差を積分して第１制御信号対を生成する第１デューティーサイクル検知回路と、
前記第２出力クロック対の各出力クロックのデューティーサイクルの差分を第２電流差に変換し、前記第２電流差を積分して第２制御信号対を生成する第２デューティーサイクル検知回路と、
前記第１及び第２出力クロック対間の位相差を第３電流差に変換し、前記第３電流差を積分して位相差制御信号対を生成する位相差検知回路
とを備え、前記補正回路は、前記第１制御信号対の電位差に応じて前記第１出力クロック対のデューティーサイクルを補正し、前記第２制御信号対の電位差に応じて前記第２クロック対のデューティーサイクルを補正し、前記位相差制御信号対に応じて前記第１及び第２クロック対間の位相差を補正することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記制御回路は、
前記第１出力クロック対の各出力クロック間の位相差を第１電流差に変換し、前記第１電流差を積分して第１制御信号対を生成する第１デューティーサイクル検知回路と、
前記第２出力クロック対の各出力クロック間の位相差を第２電流差に変換し、前記第２電流差を積分して第２制御信号対を生成する第２デューティーサイクル検知回路と、
前記第１及び第２出力クロック対間の位相差を検知し、前記第１及び第２出力クロック対間の位相差に応じて前記第１及び第２制御信号対のそれぞれの平均電位を制御する位相差検知回路
とを備え、前記補正回路は、前記第１制御信号対の電位差に応じて前記第１クロック対のデューティーサイクルを補正し、前記第２制御信号対の電位差に応じて前記第２クロック対のデューティーサイクルを補正し、前記第１及び第２制御信号対のそれぞれの平均電位に応じて前記第１及び第２クロック対間の位相差を補正することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
入力電圧に応じて、それぞれ位相が異なる少なくとも３つのクロックを含む多相クロックを生成する多相クロック発生回路と、
前記多相クロックの各クロック間の位相差を補正して、前記多相クロックのクロック数と同数の出力クロックからなる多相出力クロックを出力する補正回路と、
前記多相出力クロックのうちの位相の隣り合う出力クロック間の位相差を検知して前記補正回路を制御する制御回路
とを備えることを特徴とする半導体集積回路。
【請求項５】
前記多相クロック発生回路は、互いに逆位相の第１クロック対と、前記第１クロック対に位相が直交する第２クロック対を前記多相クロックとして生成し、
前記制御回路は、前記補正回路が出力する第１〜第４出力クロックを受け取り、前記第４及び第１出力クロック間の位相差と前記第２及び第３出力クロック間の位相差とに応じた電位差を有する第１制御信号対を生成し、前記第１及び第２出力クロック間の位相差と前記第３及び第４出力クロック間の位相差とに応じた電位差を有する第２制御信号対を生成し、
前記補正回路は、前記第１制御信号対の電位差に応じて前記第１クロック対の各クロック間の位相差を補正し、前記第２制御信号対の電位差に応じて前記第２クロック対の各クロック間の位相差を補正し、前記第１及び第２制御信号対のそれぞれの平均電位に応じて前記第１及び第２クロック対間の位相差を補正することを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相の高周波クロックを生成する半導体集積回路に関する。
【背景技術】
【０００２】
近年、コンピュータ、ゲーム機器、及びネットワーク機器等の高速化に伴い、システム上での各半導体チップ間のデータ転送速度も高速化されている。特にＤＲＡＭ等の半導体メモリにおいては、コアのアクセスサイクルの高速化に対する各入出力ピンの高速化（高周波化）の比率は年々増加傾向にある。このため、入出力回路の高速化が、半導体メモリの高速動作の性能を向上するための重要な要素なってきている。入出力回路のデータレートを高速化するために、位相同期化ループ（ＰＬＬ）回路を用いて、外部の基準クロックよりも多相の高周波クロックを生成して高いデータレートの入出力を実現することも行われている（例えば、非特許文献１参照。）。
【０００３】
一般的に、ＣＭＯＳ回路において、クロックのデューティーサイクルは、クロックのハイレベル（以下において“Ｈ”と略記する。）から“Ｌ”（以下において“Ｌ”と略記する。）、及び“Ｌ”から“Ｈ”の遷移時間が長いほど、ノイズ、トランジスタ特性の不整合、回路の寄生容量、及び寄生抵抗の不整合等の影響を受けやすい。このため、ＰＬＬ回路において、小振幅で動作する電圧制御発振器（ＶＣＯ）や、ＶＣＯが出力する小振幅クロックを電源電圧レベルまで増幅するアンプ回路は、デューティーサイクルを悪化させる主要な要因となることが多い。尚、デューティーサイクル（デューティー比）とは、クロックの１周期における“Ｈ”の比率であり、通常５０％に維持される。
【０００４】
ノイズや寄生容量の不整合は、回路及びレイアウト設計の際に回路パターンの対称性を留意すること等によって最小限に抑えることはできるが、トランジスタ特性の不整合はトランジスタのチャネル面積を増加させる以外に低減する方法がない。しかし、トランジスタのチャネル面積を増加させることにより、チップ面積の増加、消費電流の増加、及び高周波特性の悪化等の弊害が生じる。これらの状況から、実際のＰＬＬ回路では、ＶＣＯの小振幅クロックからＣＭＯＳクロックに増幅する際に、デューティーサイクルを補正する回路構成をとることがある。
【０００５】
しかしながら、多相の高周波クロックを用いる場合、デューティーサイクルを補正するのみでは、各クロック間の位相差を補正できない。したがって、位相が均等にシフトした多相の高周波クロックを生成できないために、多相の高周波クロックを使用する入出力回路に誤動作が生じる恐れがある。よって、入出力回路のデータレートを高速化した場合に信頼性を維持することが困難である。
【非特許文献１】Kyu-hyoun Kim 他，“A 20GB/s 256Mb DRAM with an Inductorless Quadrature PLL and a Cascaded Pre-emphasis Ttansmitter”，国際固体素子回路会議（ISSCC）2005  SESSION 25  ダイナミックメモリ（DYNAMIC MEMORY）  １５．６，（米国），米国電気電子学会（ＩＥＥＥ），２００５年２月９日
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、入力電圧に応じて、互いに逆位相の第１クロック対と、第１クロック対に位相が直交する第２クロック対とを生成する多相クロック発生回路と、第１及び第２クロック対の位相差及びデューティーサイクルと、第１及び第２クロック対間の位相差とを補正して、第１及び第２出力クロック対を生成する補正回路と、第１及び第２出力クロック対のデューティーサイクルと、第１及び第２出力クロック対間の位相差とを検知して、補正回路を制御する制御回路とを備える半導体集積回路が提供される。
【０００８】
本発明の一態様によれば、入力電圧に応じて、それぞれ位相が異なる少なくとも３つのクロックを含む多相クロックを生成する多相クロック発生回路と、多相クロックの各クロック間の位相差を補正して、多相クロックのクロック数と同数の出力クロックからなる多相出力クロックを出力する補正回路と、多相出力クロックのうちの位相の隣り合う出力クロック間の位相差を検知して補正回路を制御する制御回路とを備える半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、位相が均等にシフトした多相の高周波クロックを生成可能な半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２実施形態を説明する。以下の第１及び第２実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
（第１実施形態）
本発明の第１実施形態に係る半導体集積回路１は、図１に示すように、位相同期化ループ（ＰＬＬ）回路２ａ、入力回路３、内部回路４、出力回路５、及びコントローラ６を備える。ＰＬＬ回路２ａは、入力電圧ＶＩＮに応じて、互いに逆位相の第１クロック対ＶＣ０，ＶＣ１８０と、第１クロック対ＶＣ０，ＶＣ１８０に位相が直交する第２クロック対ＶＣ９０，ＶＣ２７０とを生成する多相クロック発生回路（ＶＣＯ）２４ａと、第１クロック対ＶＣ０，ＶＣ１８０及び第２クロック対ＶＣ９０，ＶＣ２７０の位相差及びデューティーサイクルを補正し、第１クロック対ＶＣ０，ＶＣ１８０及び第２クロック対ＶＣ９０，ＶＣ２７０間の位相差を補正して、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０を生成する補正回路２５ａと、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０のデューティーサイクルを検知し、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０間の位相差を検知して、補正回路２５ａを制御する制御回路２６ａとを備える。
【００１２】
ここで、第１クロック対ＶＣ０，ＶＣ１８０は、第１クロックＶＣ０、及び第１クロックＶＣ０と逆位相の第３クロックＶＣ１８０からなる。第２クロック対ＶＣ９０，ＶＣ２７０は、第２クロックＶＣ９０、及び第２クロックＶＣ９０と逆位相の第４クロックＶＣ２７０からなる。第１〜第４クロックＶＣ０〜ＶＣ２７０は、それぞれ約９０°位相がシフトした多相の小振幅クロックである。よって、第１クロックＶＣ０を基準（０°）とすると、第２クロックＶＣ９０、第３クロックＶＣ１８０、及び第４クロックＶＣ２７０の各位相はそれぞれ９０°、１８０°、及び２７０°程度となる。
【００１３】
補正動作が開始する前においては、補正回路２５ａが出力する第１〜第４出力クロックＣＫ０〜ＣＫ２７０の各出力クロック間の位相差は、ＶＣＯ２４ａ及び補正回路２５ａの内部のトランジスタ特性の不整合等に起因して９０°から多少誤差が生じる。補正動作の開始後においては、制御回路２６ａは、第１〜第４出力クロックＣＫ０〜ＣＫ２７０の各クロックの位相差を検知して補正回路２５ａにフィードバックする。この結果、補正回路２５ａは、各クロック間の位相差を９０°に補正して揃えることができる。
【００１４】
また、ＰＬＬ回路２ａは、半導体集積回路１の外部から供給される基準クロックＲＥＦＣＬＫに応じて第１〜第４出力クロックＣＫ０〜ＣＫ２７０のクロック周波数を制御する。ＰＬＬ回路２ａは、上述したＶＣＯ２４ａ、補正回路２５ａ、及び制御回路２６ａに加えて、位相周波数検知器（ＰＦＤ）２１、チャージポンプ２２、ロウパスフィルタ（ＬＰＦ）２３、及び分周器２７を備える。分周器２７は、第１〜第４出力クロックＣＫ０〜ＣＫ２７０の周波数を分周、即ち第１〜第４出力クロックＣＫ０〜ＣＫ２７０の周期を整数倍して、ＰＦＤ２１へのフィードバッククロックＦＢＣＬＫとして出力する。尚、図１に示す例においては、分周器２７に第１出力クロックＣＫ０が入力されているが、第１出力クロックＣＫ０に代えて、第２出力クロックＣＫ９０〜第４出力クロックＣＫ２７０のいずれか１つが分周器２７に入力される構成でも良い。
【００１５】
更に、ＰＦＤ２１は、半導体集積回路１の外部から基準クロック入力端子１０ａを介して入力される基準クロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫの位相及び周波数を比較する。基準クロックＲＥＦＣＬＫの周波数がフィードバッククロックＦＢＣＬＫの周波数よりも高い場合、ＰＦＤ２１は、ＵＰ信号を“Ｈ”及びＤＮ信号を“Ｌ”とする。基準クロックＲＥＦＣＬＫの周波数がフィードバッククロックＦＢＣＬＫの周波数よりも低い場合、ＰＦＤ２１は、ＵＰ信号を“Ｌ”及びＤＮ信号を“Ｈ”とする。
【００１６】
チャージポンプ２２は、ＵＰ信号が“Ｈ”及びＤＮ信号が“Ｌ”のときは出力電圧ＶＰＭＰの電圧レベルを増加させ、ＵＰ信号が“Ｌ”及びＤＮ信号が“Ｈ”のときは出力電圧ＶＰＭＰの電圧レベルを減少させる。チャージポンプ２２の出力電圧ＶＰＭＰは、ＬＰＦ２３を介してＶＣＯ２４ａへの入力電圧ＶＩＮとして出力される。
【００１７】
ＶＣＯ２４ａは、入力電圧ＶＩＮの電圧レベルが高いときに高周波数の多相クロックＶＣ０〜ＶＣ２７０を生成し、入力電圧ＶＩＮの電圧レベルが低いときに低周波数の多相クロックＶＣ０〜ＶＣ２７０を生成する。ＶＣＯ２４ａが生成する多相クロックＶＣ０〜ＶＣ２７０のそれぞれは、振幅が電源電圧よりも小さい小振幅クロックとして出力される。
【００１８】
補正回路２５ａは、多相クロックＶＣ０〜ＶＣ２７０の振幅を、グラウンドＧＮＤの電圧レベルから電源ＶCCの電圧レベルまでフル振幅する多相出力クロックＣＫ０〜ＣＫ２７０に増幅する。この結果、出力回路５等のＣＭＯＳロジック回路に適した多相出力クロックＣＫ０〜ＣＫ２７０を生成できる。
【００１９】
補正動作の開始後においては、ＰＬＬ回路２ａが生成する第１〜第４出力クロックＣＫ０〜ＣＫ２７０は、図２に示すように、９０°位相が正確にシフトした多相の出力クロックとなる。よって、第１出力クロックＣＫ０を基準（０°）とすると、第２出力クロックＣＫ９０、第３出力クロックＣＫ１８０、及び第４出力クロックＣＫ２７０の各位相はそれぞれ９０°、１８０°、及び２７０°となる。
【００２０】
また、入力回路３は、例えば外部からシリアル転送される入力信号ＳＲＩＮを第１〜第４入力信号ＳＩＮ１〜ＳＩＮ４にシリアル−パラレル変換する。内部回路４は、第１〜第４入力信号ＳＩＮ１〜ＳＩＮ４を受け取り、第１〜第４出力信号ＳＯＵＴ１〜ＳＯＵＴ４を出力する。内部回路４としては、例えばメモリ回路又は中央演算処理装置（ＣＰＵ）等が使用できる。
【００２１】
内部回路４としてメモリ回路を使用する場合、第１〜第４入力信号ＳＩＮ１〜ＳＩＮ４は内部回路４に記憶される。これに対して内部回路４としてＣＰＵを使用する場合、内部回路４は第１〜第４入力信号ＳＩＮ１〜ＳＩＮ４に対して各種の演算処理を施す。
【００２２】
更に、出力回路５は、例えば、内部回路４からの第１〜第４出力信号ＳＯＵＴ１〜ＳＯＵＴ４に対し、第１〜第４出力クロックＣＫ０〜ＣＫ２７０を用いてパラレル−シリアル変換し、外部に出力データＳＲＯＵＴをシリアル転送する。この結果、出力回路５は、第１〜第４出力クロックＣＫ０〜ＣＫ２７０のクロック周波数の４倍のデータ転送速度で出力データＳＲＯＵＴをできる。出力回路５の詳細については後述する。
【００２３】
コントローラ６は、入力回路３、内部回路４、出力回路５、及びＰＬＬ回路２ａを制御する。内部回路４としてＤＲＡＭ等のメモリ回路が使用される場合、コントローラ６は、外部からリードコマンド又はライトコマンドコマンド等のコマンドを受け取り、アドレスを指定して内部回路４を制御する。内部回路４としてＣＰＵが使用される場合、コントローラ６はＣＰＵからコマンドを受け取り半導体集積回路１の外部に転送する。
【００２４】
更に、補正回路２５ａは図３に示すように、第１及び第２位相補正回路２５１ａ，２５１ｂを備える。第１位相補正回路２５１ａは、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差に応じて第１クロック対ＶＣ０，ＶＣ１８０の位相差を補正し、第１位相差制御信号ＱＣＩに応じて第１クロック対ＶＣ０，ＶＣ１８０の平均時間を制御して第１出力クロック対ＣＫ０，ＣＫ１８０を生成する。第１クロック対ＶＣ０，ＶＣ１８０の各クロックのデューティーサイクルは、第１位相補正回路２５１ａにより５０％に補正され、第１出力クロック対ＣＫ０，ＣＫ１８０として出力される。
【００２５】
第２位相補正回路２５１ｂは、第２制御信号対ＤＣＣＱ，ＤＣＣＱｂの電位差に応じて第２クロック対ＶＣ９０，ＶＣ２７０の位相差を補正し、第２位相差制御信号ＱＣＱに応じて第２クロック対ＶＣ９０，ＶＣ２７０の平均遅延を制御して第２出力クロック対ＣＫ９０，ＣＫ２７０を生成する。第２クロック対ＶＣ９０，ＶＣ２７０の各クロックのデューティーサイクルは、第２位相補正回路２５１ｂにより５０％に補正され、第２出力クロック対ＣＫ９０，ＣＫ２７０として出力される。
【００２６】
また、制御回路２６ａは、第１出力クロック対ＣＫ０，ＣＫ１８０の位相差に応じた電位差を有する第１制御信号対ＤＣＣＩ，ＤＣＣＩｂを出力し、第２出力クロック対ＣＫ９０，ＣＫ２７０の位相差に応じた電位差を有する第２制御信号対ＤＣＣＱ，ＤＣＣＱｂを出力し、第１出力クロック対ＣＫ０，ＣＫ１８０の位相と第２出力クロック対ＣＫ９０，ＣＫ２７０の位相との位相差に応じた電位差を有する位相差制御信号対ＱＣＩ，ＱＣＱを出力する。位相差制御信号対ＱＣＩ，ＱＣＱは、第１位相差制御信号ＱＣＩ及び第２位相差制御信号ＱＣＱからなり、第１出力クロック対ＣＫ０，ＣＫ１８０の位相及び第２出力クロック対ＣＫ９０，ＣＫ２７０の位相の位相差を９０°に補正するために使用される。
【００２７】
更に、制御回路２６ａは、第１出力クロック対ＣＫ０，ＣＫ１８０の各クロックのデューティーサイクルが５０％からずれているときは、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差を増加させ、第１出力クロック対ＣＫ０，ＣＫ１８０の各出力クロックのデューティーサイクルが５０％の状態のときは第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差を一定に保つ。
【００２８】
同様に、制御回路２６ａは、第２出力クロック対ＣＫ９０，ＣＫ２７０の各クロックのデューティーサイクルが５０％からずれているときは、第２制御信号対ＤＣＣＱ，ＤＣＣＱｂの電位差を増加させ、第２出力クロック対ＣＫ９０，ＣＫ２７０の各出力クロックのデューティーサイクルが５０％の状態のときは第２制御信号対ＤＣＣＱ，ＤＣＣＱｂの電位差を一定に保つ。
【００２９】
尚、制御回路２６ａには、例えば図１に示すコントローラ６から補正開始信号ＲＳＴｂが供給され、補正開始信号ＲＳＴｂに応じて制御回路２６ａの動作が開始される。
【００３０】
更に、ＶＣＯ２４ａは図４に示すように、ループ状に接続された第１〜第４遅延回路２４１ａ〜２４１ｄと、第１及び第２ラッチ回路２４２ａ，２４２ｂとを備える。第１〜第４遅延回路２４１ａ〜２４１ｄと、第１及び第２ラッチ回路２４２ａ，２４２ｂは、入力電圧ＶＩＮを電源電圧（動作電圧）として動作する。したがって、第１〜第４遅延回路２４１ａ〜２４１ｄの各遅延時間は、入力電圧ＶＩＮの電位が低いほど大きくなり、入力電圧ＶＩＮの電位が高いほど小さくなる。
【００３１】
第１遅延回路２４１ａは、第４クロックＶＣ２７０を遅延させて第１クロックＶＣ０を出力する。第２遅延回路２４１ｂは、第１クロックＶＣ０を遅延させて第２クロックＶＣ９０を出力する。第３遅延回路２４１ｃは、第２クロックＶＣ９０を遅延させて第３クロックＶＣ１８０を出力する。第４遅延回路２４１ｄは、第３クロックＶＣ１８０を遅延させて第１クロックＶＣ０を出力する。
【００３２】
第１〜第４遅延回路２４１ａ〜２４１ｄの各伝播遅延は理想的には等しく、入力電圧ＶＩＮの電圧レベルに依存する。この結果、ＶＣＯ２４ａは、入力電圧ＶＩＮによって周波数が制御され、９０°ずつ位相がシフトされた４相クロックを出力する。しかし、実際にはトランジスタ特性の不整合等によって位相差は９０°から多少誤差を生じる。
【００３３】
第１及び第２ラッチ回路２４２ａ，２４２ｂは、ＶＣＯ２４ａの発振条件を整える。第１ラッチ回路２４２ａは、２つのインバータ２４２１，２４２２を備える。同様に第２ラッチ回路２４２ｂは、２つのインバータ２４２３，２４２４を備える。
【００３４】
第１ラッチ回路２４２ａは、第２クロックＶＣ９０と第４クロックＶＣ２７０を相補の関係、即ち位相差を１８０°に保つ。同様に、第２ラッチ回路２４２ｂは、第１クロックＶＣ０と第３クロックＶＣ１８０の位相差を１８０°に保つ。
【００３５】
詳細には、第１遅延回路２４１ａは図５に示すように、ｐ型チャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」という。）Ｐ1及びｎ型チャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」という。）Ｎ1とからなるＣＭＯＳインバータと、ｐＭＯＳトランジスタＰ2及びｎＭＯＳトランジスタＮ2とからなるＣＭＯＳインバータの合計２段のＣＭＯＳインバータを具備する。
【００３６】
ｐＭＯＳトランジスタＰ1及びＰ2の各ソースには入力電圧ＶＩＮが印加される。図４に示す第２〜第４遅延回路２４１ｂ〜２４１ｄは、図５に示す第１遅延回路２４１ａと同様に構成される。更に、第１〜第４遅延回路２４１ａ〜２４１ｄは、すべて同一の伝播遅延となるように、各ＭＯＳトランジスタのサイズ、各配線の配線容量、寄生容量、及び寄生抵抗等が等しく設計される。
【００３７】
また、図４に示したインバータ２４２１は、図６に示すように、ｐＭＯＳトランジスタＰ3及びｎＭＯＳトランジスタＮ3とからなるＣＭＯＳインバータを具備する。ｐＭＯＳトランジスタＰ3のソースには入力電圧ＶＩＮが印加される。図４に示すインバータ２４２２，２４２３，及び２４２４は、図５に示すインバータ２４２１と同様に構成される。更に、各インバータ２４２１，２４２２，２４２３，及び２４２４は、ＶＣＯ２４ａが発振するように、ＭＯＳトランジスタのサイズが第１〜第４遅延回路２４１ａ〜２４１ｄの内部のＣＭＯＳインバータに対して適当な値に選択されている。
【００３８】
更に、制御回路２６ａは図７に示すように、第１デューティーサイクル検知回路２６１ａ、第２デューティーサイクル検知回路２６２ａ、及び位相差検知回路２６３ａを備える。第１デューティーサイクル検知回路２６１ａは、第１基準電流Ｉｂｉａｓ１ａを用いて、第１出力クロック対ＣＫ０，ＣＫ１８０の各出力クロックのデューティーサイクルの差分を、第１出力クロック対ＣＫ０，ＣＫ１８０の１周期に流れる平均電流差に変換し、平均電流差を積分して第１制御信号対ＤＣＣＩ，ＤＣＣＩｂを出力する。
【００３９】
第２デューティーサイクル検知回路２６２ａは、第２基準電流Ｉｂｉａｓ１ｂを用いて、第２出力クロック対ＣＫ９０，ＣＫ２７０の各出力クロックのデューティーサイクルの差分を、第２出力クロック対ＣＫ９０，ＣＫ２７０の１周期に流れる平均電流差に変換し、平均電流差を積分して第２制御信号対ＤＣＣＱ，ＤＣＣＱｂを出力する。
【００４０】
位相差検知回路２６３ａは、第３基準電流Ｉｂｉａｓ２を用いて、第１出力クロック対ＣＫ０，ＣＫ１８０の位相と第２出力クロック対ＣＫ９０，ＣＫ２７０の位相間の位相差を、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０の１周期に流れる平均電流差に変換し、平均電流差を積分して位相差制御信号対ＱＣＩ，ＱＣＱを出力する。
【００４１】
また、第１デューティーサイクル検知回路２６１ａは、定電流源１０３、第１〜第３ｐＭＯＳトランジスタＰ31〜Ｐ33、第１〜第４ｎＭＯＳトランジスタＮ31〜Ｎ34、及び第１及び第２キャパシタＣ1，Ｃ2を備える。定電流源１０３は電源ＶCCに一端が接続され、第１及び第３ｐＭＯＳトランジスタＰ31，Ｐ32の各ソースに他端が接続される。第２ｐＭＯＳトランジスタＰ32は、第１及び第３ｐＭＯＳトランジスタＰ31，Ｐ33の各ドレイン間に接続される。
【００４２】
第１〜第４ｎＭＯＳトランジスタＮ31〜Ｎ34は、クロスカップルに接続され、それぞれのソースがグラウンドＧＮＤに接続される。第１ｐＭＯＳトランジスタＰ31のドレインと、第１及び第３ｎＭＯＳトランジスタＮ31，Ｎ33の各ドレインとの接続ノードｎ1からは、第１制御信号ＤＣＣＩが出力される。第３ｐＭＯＳトランジスタＰ33のドレインと、第２及び第４ｎＭＯＳトランジスタＮ32，Ｎ34の各ドレインとの接続ノードｎ2からは、第１制御信号ＤＣＣＩと逆位相（相補）の第２制御信号ＤＣＣＩｂが出力される。
【００４３】
また、第１及び第２ｎＭＯＳトランジスタＮ31，Ｎ32はカレントミラー回路を構成し、第１及び第２ｎＭＯＳトランジスタＮ31，Ｎ32の特性が等しい場合、第１及び第２ｎＭＯＳトランジスタＮ31，Ｎ32に流れる電流は等しくなる。同様に、第３及び第４ｎＭＯＳトランジスタＮ33，Ｎ34はカレントミラー回路を構成し、第３及び第４ｎＭＯＳトランジスタＮ33，Ｎ34の特性が等しい場合、第３及び第４ｎＭＯＳトランジスタＮ33，Ｎ34に流れる電流は等しくなる。
【００４４】
第１キャパシタＣ1は、ノードｎ1とグラウンドＧＮＤとの間に接続される。第２キャパシタＣ2は、ノードｎ2とグラウンドＧＮＤとの間に接続される。第１キャパシタＣ1はノードｎ1に流れる電流Ｉ1を積分する。第２キャパシタＣ2はノードｎ2に流れる電流Ｉ2を積分する。尚、第１及び第２キャパシタＣ1，Ｃ2としては、寄生容量又はＭＯＳトランジスタのゲート容量等を利用しても良い。
【００４５】
定電流源１０３は、定電流Ｉｂｉａｓ１ａを生成して第１ｐＭＯＳトランジスタＰ31及び第３ｐＭＯＳトランジスタＰ33に供給する。第１出力クロック対ＣＫ０，ＣＫ１８０のデューティーサイクルが等しい場合、クロスカップルに接続した各ｎＭＯＳトランジスタＮ31〜Ｎ34が飽和領域で動作する限り、ノードｎ1，ｎ2を流れる電流Ｉ1，Ｉ2の平均電流は常にほぼ等しく、０．５×Ｉｂｉａｓ１ａである。
【００４６】
また、第１出力クロックＣＫ０が“Ｈ”且つ第３出力クロックＣＫ１８０が“Ｌ”である場合、電流Ｉ1として定電流Ｉｂｉａｓ１ａが流れる。これに対して、第１出力クロックＣＫ０が“Ｌ”且つ第３出力クロックＣＫ１８０が“Ｈ”である場合、電流Ｉ2として定電流Ｉｂｉａｓ１ａが流れる。電流Ｉ1，Ｉ2は第１及び第２キャパシタＣ1，Ｃ2により電圧にそれぞれ積分される。
【００４７】
補正開始信号ＲＳＴｂが“Ｌ”の場合、第２ｐＭＯＳトランジスタＰ32は導通状態であるため、ノードｎ1，ｎ2の各電位は等しく、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂに電位差は生じない。以下の説明において補正動作が開始されるまでの期間を「イニシャル状態」という。
【００４８】
図８に示すタイムチャートにおいて、時刻Ｔ１までの期間においてはイニシャル状態であり、補正開始信号ＲＳＴｂは“Ｌ”に設定され、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電圧は等しくなっている。イニシャル状態においては、第１クロック対ＶＣ０，ＶＣ１８０のデューティーサイクルが５０％からずれている場合や、第１位相補正回路２５２ａ内の各トランジスタや寄生容量等にアンバランスがある場合、第１出力クロック対ＣＫ０，ＣＫ１８０のデューティーサイクルには５０％から誤差が生じる。一例として、図８（ａ）に示す第１出力クロックＣＫ０のデューティーサイクルは２５％程度であり、図８（ｂ）に示す第３出力クロックＣＫ１８０のデューティーサイクルは７５％程度である。
【００４９】
これに対して補正開始信号ＲＳＴｂが“Ｌ”から“Ｈ”に切り替わると、図７に示す第２ｐＭＯＳトランジスタＰ32が非導通状態となる。この結果、第１出力クロックＣＫ０及び第３出力クロックＣＫ１８０のデューティーサイクルが等しくない場合、デューティーサイクルの差分が第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差として現れる。
【００５０】
第１制御信号対ＤＣＣＩ，ＤＣＣＩｂは、図３に示す第１位相補正回路２５１ａに供給され、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差に応じて第１出力クロック対ＣＫ０，ＣＫ１８０のデューティーサイクルが５０％に補正される。以下の説明において、補正動作が開始されてから、デューティーサイクルが５０％に補正されるまでの期間を「遷移状態」という。デューティーサイクルが５０％に補正された後の期間を「ロック状態」という。
【００５１】
ロック状態においては、ノードｎ1，ｎ2に流れ込む電流とノードｎ1，ｎ2から流れ出す電流はすべて等しく０．５×Ｉｂｉａｓ１ａになるため、ノードｎ1，ｎ2の電位差は、第１位相補正回路２５２ａが第１出力クロック対ＣＫ０，ＣＫ１８０のデューティーサイクルを５０％に保つレベルで維持される。
【００５２】
尚、第２デューティーサイクル検知回路２６２ａは、第１デューティーサイクル検知回路２６１ａと同様に構成され、定電流源１０１、第１〜第３ｐＭＯＳトランジスタＰ41〜Ｐ43、第１〜第４ｎＭＯＳトランジスタＮ41〜Ｎ44、及び第１及び第２キャパシタＣ3，Ｃ4を備える。
【００５３】
更に、位相差検知回路２６３ａは、定電流源１０２、第１〜第９ｐＭＯＳトランジスタＰ51〜Ｐ59、第１〜第４ｎＭＯＳトランジスタＮ51〜Ｎ54、及び第１及び第２キャパシタＣ5，Ｃ6を備える。第１〜第４ｎＭＯＳトランジスタＮ51〜Ｎ54、及び第１及び第２キャパシタＣ5，Ｃ6の構成は、第１及び第２デューティーサイクル検知回路２６１ａ，２６２ａとほぼ同様である。
【００５４】
位相差検知回路２６３ａにおいては、定電流源１０２と、第１位相差制御信号ＱＣＩが発生するノードｎ4との間に、直列に接続された２個のｐＭＯＳトランジスタを２個並列に接続した４個のｐＭＯＳトランジスタＰ55，Ｐ56，Ｐ57，Ｐ58を使用している。同様に、定電流源１０２と、第２位相差制御信号ＱＣＱが発生するノードｎ3との間に、直列に接続された２個のｐＭＯＳトランジスタを２個並列にした４個のｐＭＯＳトランジスタＰ51，Ｐ52，Ｐ53，Ｐ54を使用している。
【００５５】
第１及び第２ｐＭＯＳトランジスタＰ51，Ｐ52のゲートには、第３及び第４出力クロックＣＫ１８０，ＣＫ２７０がそれぞれ入力される。第３及び第４ｐＭＯＳトランジスタＰ53，Ｐ54のゲートには、第１及び第２出力クロックＣＫ０，ＣＫ９０がそれぞれ入力される。
【００５６】
第５及び第６ｐＭＯＳトランジスタＰ55，Ｐ56のゲートには、第２及び第３出力クロックＣＫ９０，ＣＫ１８０がそれぞれ入力される。第７及び第８ｐＭＯＳトランジスタＰ57，Ｐ58のゲートには、第４及び第１出力クロックＣＫ２７０，ＣＫ０がそれぞれ入力される。
【００５７】
よって、第１位相差制御信号ＱＣＩが発生するノードｎ4には、第４出力クロックＣＫ２７０と第１出力クロックＣＫ０が同時に“Ｌ”の期間、又は第２出力クロックＣＫ９０と第３出力クロックＣＫ１８０が同時に“Ｌ”の期間に電流Ｉｂｉａｓ２が流れ込む。
【００５８】
同様に、第２位相差制御信号ＱＣＱが発生するノードｎ3には、第１出力クロックＣＫ０と第２出力クロックＣＫ９０が同時に“Ｌ”の期間、又は第３出力クロックＣＫ１８０と第４出力クロックＣＫ２７０が同時に“Ｌ”の期間に電流Ｉｂｉａｓ２が流れ込む。
【００５９】
したがって、位相差検知回路２６３ａは、第４及び第１出力クロックＣＫ２７０，ＣＫ０の位相差と第２及び第３出力クロックＣＫ９０，ＣＫ１８０の位相差との和と、第１及び第２出力クロックＣＫ０，ＣＫ９０の位相差と第３及び第４出力クロックＣＫ１８０，ＣＫ２７０の位相差との和とが等しくないときは位相差制御信号対ＱＣＩ，ＱＣＱの電位差を広げ、等しいときは位相差制御信号対ＱＣＩ，ＱＣＱの電位差を一定に保つ。
【００６０】
即ち、第１出力クロック対ＣＫ０，ＣＫ１８０及び第２出力クロック対ＣＫ９０，ＣＫ２７０のデューティーサイクルが５０％に補正されていると、位相差検知回路２６３ａは、第１出力クロック対ＣＫ０，ＣＫ１８０と第２出力クロック対ＣＫ９０，ＣＫ２７０との間の位相差が９０°からずれているときに位相差制御信号対ＱＣＩ，ＱＣＱの電位差を広げ、第１出力クロック対ＣＫ０，ＣＫ１８０と第２出力クロック対ＣＫ９０，ＣＫ２７０との間の位相差が９０°のときに位相差制御信号対ＱＣＩ，ＱＣＱの電位差を一定に保つ。
【００６１】
更に、第１位相補正回路２５２ａは、図９に示すように、第１及び第２インバータ３１，３２、ラッチ回路４１、第１〜第８ｐＭＯＳトランジスタＰ11〜Ｐ18、及び第１〜第９ｎＭＯＳトランジスタＮ11〜Ｎ19を備える。また、第１位相補正回路２５２ａは、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差によって、第１出力クロックＣＫ０及び第３出力クロックＣＫ１８０の立下り及び立上りエッジの位置を補正する。
【００６２】
第１〜第８ｐＭＯＳトランジスタＰ11〜Ｐ18の各ソースは電源ＶCCに接続される。第１ｐＭＯＳトランジスタＰ11のゲート、第２ｐＭＯＳトランジスタＰ12のゲート、第３ｐＭＯＳトランジスタＰ13のゲート及びドレイン、第４ｐＭＯＳトランジスタＰ14のドレイン、及び第５ｐＭＯＳトランジスタＰ15のゲートは相互に接続される。第４ｐＭＯＳトランジスタＰ14のゲート、第５ｐＭＯＳトランジスタＰ15のドレイン、第６ｐＭＯＳトランジスタＰ16のゲート及びドレイン、第７ｐＭＯＳトランジスタＰ17のゲート、及び第８ｐＭＯＳトランジスタＰ18のゲートは相互に接続される。
【００６３】
第１ｎＭＯＳトランジスタＮ11及び第７ｎＭＯＳトランジスタＮ17はカレントミラー回路を構成する。第２ｎＭＯＳトランジスタＮ12及び第８ｎＭＯＳトランジスタＮ18はカレントミラー回路を構成する。第３及び第４ｎＭＯＳトランジスタＮ13，Ｎ14は、第４ｐＭＯＳトランジスタＰ14のドレインと第９ｎＭＯＳトランジスタＮ19のドレインとの間に直列に接続される。第５及び第６ｎＭＯＳトランジスタＮ15，Ｎ16は、第５ｐＭＯＳトランジスタＰ15のドレインと第９ｎＭＯＳトランジスタＮ19のドレインとの間に直列に接続される。
【００６４】
第３及び第４ｎＭＯＳトランジスタＮ13，Ｎ14は、第４ｐＭＯＳトランジスタＰ14のドレインと第９ｎＭＯＳトランジスタＮ19のドレインとの間に直列に接続される。第３及び第４ｎＭＯＳトランジスタＮ13，Ｎ14のゲートには第１出力クロックＣＫ０及び第１制御信号ＤＣＣＩがそれぞれ供給される。
【００６５】
第５及び第６ｎＭＯＳトランジスタＮ15，Ｎ16は、第５ｐＭＯＳトランジスタＰ15のドレインと第９ｎＭＯＳトランジスタＮ19のドレインとの間に直列に接続される。第５及び第６ｎＭＯＳトランジスタＮ15，Ｎ16のゲートには第３出力クロックＣＫ１８０及び第２制御信号ＤＣＣＩｂがそれぞれ供給される。
【００６６】
前述したように、図７に示す第１デューティーサイクル検知回路２６１ａは、第１出力クロックＣＫ０及び第３出力クロックＣＫ１８０のデューティーサイクルが５０％からずれているときに第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差を広げる。
【００６７】
第１位相補正回路２５２ａは、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差に応じて第１出力クロックＣＫ０及び第３出力クロックＣＫ１８０のエッジをずらす機能を備える。したがって、第１デューティーサイクル検知回路２６１ａは、遷移状態で第１出力クロックＣＫ０及び第３出力クロックＣＫ１８０のデューティーサイクルを５０％にするフィードバック回路として機能する。この結果、第１出力クロックＣＫ０及び第３出力クロックＣＫ１８０のデューティーサイクルが５０％に近づくように補正される。
【００６８】
詳細には、図８（ｅ）及び（ｆ）に示すように、第２制御信号ＤＣＣＩｂの電位が高くなると信号ＣＯ１の立下りエッジと信号ＣＯ１ｂの立上がりエッジの傾きが急峻になる。これに対して、第１制御信号ＤＣＣＩの電位が下がると信号ＣＯ１の立上がりエッジと信号ＣＯ１ｂの立下りエッジの傾きが緩やかになる。
【００６９】
図９に示す第１及び第２インバータ３１，３２は、電源電圧のほぼ１／２のレベルを閾値として、信号ＣＯ１ｂ及び信号ＣＯ１の反転信号を出力する。第１及び第２インバータ３１，３２は、信号ＣＯ１ｂ及び信号ＣＯ１を反転するとともに、電源電圧レベルまで増幅した第１出力クロック対ＣＫ０，ＣＫ１８０を生成する。また、ラッチ回路４１は、２つのインバータ４２，４３をクロスカップル接続した構成であり、第１出力クロック対ＣＫ０，ＣＫ１８０を相補に動作させる。
【００７０】
更に、第９ｎＭＯＳトランジスタＮ19のゲートには第１位相差制御信号ＱＣＩが供給される。この結果、第１位相差制御信号ＱＣＩの電位が高くなると第１クロック対ＶＣ０，ＶＣ１８０が入力されてから第１出力クロック対ＣＫ０，ＣＫ１８０が出力されるまでのまでの伝播遅延が速くなる。これに対して、第１位相差制御信号ＱＣＩの電位が低くなると第１クロック対ＶＣ０，ＶＣ１８０が入力されてから第１出力クロック対ＣＫ０，ＣＫ１８０が出力されるまでのまでの伝播遅延が遅くなる。したがって、第１位相差制御信号ＱＣＩにより、第１出力クロック対ＣＫ０，ＣＫ１８０の位相、即ち立上り及び立下りエッジの位置を補正できる。
【００７１】
この結果、第１位相補正回路２５２ａは、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差によって第１クロック対ＶＣ０，ＶＣ１８０のデューティーサイクルを補正することが可能であり、且つ、第１クロック対ＶＣ０，ＶＣ１８０の立上がり、立下りエッジを同時に補正して第１出力クロック対ＣＫ０，ＣＫ１８０を生成できる。
【００７２】
一方、第２位相補正回路２５２ｂは、第１位相補正回路２５１ａと同様に構成され、第１及び第２インバータ３３，３４、ラッチ回路４４、第１〜第８ｐＭＯＳトランジスタＰ21〜Ｐ28、及び第１〜第９ｎＭＯＳトランジスタＮ21〜Ｎ29を備える。第２位相補正回路２５２ｂにおいては、第２位相差制御信号ＱＣＱの電位が低くなると第２クロック対ＶＣ９０，ＶＣ２７０が入力されてから第２出力クロック対ＣＫ９０，ＣＫ２７０が出力されるまでのまでの伝播遅延が遅くなる。
【００７３】
したがって、補正回路２５ａは、デューティーサイクルが５０％（位相差１８０°）の第１出力クロック対ＣＫ０，ＣＫ１８０と、第２出力クロック対ＣＫ９０，ＣＫ２７０とを生成できる。更に、第１出力クロック対ＣＫ０，ＣＫ１８０の立上りエッジから第２出力クロック対ＣＫ９０，ＣＫ２７０の立上りエッジまでの期間と、第２及び第４出力クロックＣＫ９０，ＣＫ２７０の立上りエッジから第１及び第３出力クロックＣＫ０，ＣＫ１８０までの期間を等しくすることができる。
【００７４】
尚、図１に示した出力回路５は図１０に示すように、例えば、第１ラッチ回路３１、第２ラッチ回路３２、第１フリップフロップ（Ｆ／Ｆ）３３、及び第２Ｆ／Ｆ３４、論理回路２１ａ、出力バッファ２２ａ、及び電流源トランジスタＴｒ５を備える。第１ラッチ回路３１は、第３出力クロックＣＫ１８０の立上りエッジで第１出力信号ＳＯＵＴ１を通過させ、第３出力クロックＣＫ１８０が“Ｌ”時において出力を維持する。この結果、第１位相シフト信号が生成される。第２ラッチ回路３２は、第４出力クロックＣＫ２７０の立上りエッジで第２出力信号ＳＯＵＴ２を通過させ、第４出力クロックＣＫ２７０が“Ｌ”時において出力を維持して、第２位相シフト信号を生成する。
【００７５】
また、第１Ｆ／Ｆ３３は、第１出力クロックＣＫ０の立上りエッジで第３出力信号ＳＯＵＴ３を保持し、第３位相シフト信号を生成する。第２Ｆ／Ｆ３４は、第２出力クロックＣＫ９０の立上りエッジで第４出力信号ＳＯＵＴ４を保持し、第４位相シフト信号を生成する。この結果、第１〜第４位相シフト信号のそれぞれは９０°位相が異なる信号となる。
【００７６】
更に、論理回路２１ａは、第１〜第４位相シフト信号の内の１つと第１〜第４出力クロックＣＫ０〜ＣＫ２７０の内の２つとを組み合わせて論理演算を実行する。出力バッファ２２ａは、論理回路２１ａの出力に応じて出力データＳＲＯＵＴを生成する。電流源トランジスタＴｒ５は、ゲートに一定電圧Ｖｂｉａｓが印加され、出力バッファ２２ａに一定電流を供給する。
【００７７】
論理回路２１ａは、第１ＡＮＤ回路２１１ａ〜第４ＡＮＤ回路２１１ｄを備える。第１ＡＮＤ回路２１１ａ〜第４ＡＮＤ回路２１１ｄのそれぞれは、第１〜第４出力クロックＣＫ０〜ＣＫ２７０の内、位相が隣り合う２つの内部クロックをＡＮＤ演算に使用する。一例として第１ＡＮＤ回路２１１ａは、第１出力クロックＣＫ０、第４出力クロックＣＫ２７０、及び第１位相シフト信号をＡＮＤ演算して第１出力制御信号Ｓ１を生成する。
【００７８】
ここで、第１出力クロックＣＫ０の位相を０°とし、第４出力クロックＣＫ２７０の位相を２７０°とすると、第１出力クロックＣＫ０及び第４出力クロックＣＫ２７０は、特定のタイミングで同時に“Ｈ”状態となる。第１出力クロックＣＫ０及び第４出力クロックＣＫ２７０が同時に“Ｈ”状態となる期間において、第１位相シフト信号が“Ｈ”である場合、第１ＡＮＤ回路２１１ａから“Ｈ”信号が生成される。
【００７９】
また、第１ＡＮＤ回路２１１ａ〜第４ＡＮＤ回路２１１ｄのそれぞれは、例えばＣＭＯＳ回路として構成される。よって、第１ＡＮＤ回路２１１ａは、第１ＮＡＮＤ回路２１２ａ及び第１ＮＡＮＤ回路２１２ａに接続された第１インバータ２１３ａを備える。同様に、第２ＡＮＤ回路２１１ｂは、第２ＮＡＮＤ回路２１２ｂ及び第２ＮＡＮＤ回路２１２ｂに接続された第２インバータ２１３ｂを備える。第３ＡＮＤ回路２１１ｃは、第３ＮＡＮＤ回路２１２ｃ及び第３ＮＡＮＤ回路２１２ｃに接続された第３インバータ２１３ｃを備える。第３ＡＮＤ回路２１１ｄは、第３ＮＡＮＤ回路２１２ｄ及び第３ＮＡＮＤ回路２１２ｄに接続された第３インバータ２１３ｄを備える。
【００８０】
更に、第１ＮＡＮＤ回路２１２ａは、第１出力クロックＣＫ０、第４出力クロックＣＫ２７０、及び第１位相シフト信号をＮＡＮＤ演算する。第１インバータ２１３ａは、第１ＮＡＮＤ回路２１１ａの出力信号Ｒ１を反転することにより第１出力制御信号Ｓ１を生成する。第２ＮＡＮＤ回路２１２ｂは、第１出力クロックＣＫ０、第２出力クロックＣＫ９０、及び第２位相シフト信号をＮＡＮＤ演算する。第２インバータ２１３ｂは、第２ＮＡＮＤ回路２１２ｂの出力信号Ｒ２を反転することにより第２出力制御信号Ｓ２を生成する。
【００８１】
第３ＮＡＮＤ回路２１２ｃは、第２出力クロックＣＫ９０、第３出力クロックＣＫ１８０、及び第３位相シフト信号をＮＡＮＤ演算する。第３インバータ２１３ｃは、第３ＮＡＮＤ回路２１２ｃの出力信号Ｒ３を反転することにより第３出力制御信号Ｓ３を生成する。第４ＮＡＮＤ回路２１２ｄは、第３出力クロックＣＫ１８０、第４出力クロックＣＫ２７０、及び第４位相シフト信号をＮＡＮＤ演算する。第４インバータ２１３ｄは、第４ＮＡＮＤ回路２１２ｄの出力信号Ｒ４を反転することにより第４出力制御信号Ｓ４を生成する。
【００８２】
一方、出力バッファ２２ａは、例えばオープンドレイン型に構成される。即ち出力バッファ２２ａは、出力端子１０ｃと電流源トランジスタＴｒ５との間に並列に接続された第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４を備える。第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４及び電流源トランジスタＴｒ５のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４は、第１出力制御信号Ｓ１〜第４出力制御信号Ｓ４に応じてそれぞれオン状態となる。データ出力時においては、第１出力制御信号Ｓ１〜第４出力制御信号Ｓ４のいずれか１つのみが“Ｈ”となるので、第１出力トランジスタＴｒ１〜第４出力トランジスタＴｒ４のいずれか１つのみがオン状態となる。尚、出力端子１０ｃは、図１に示す半導体集積回路１の外部において図示を省略する終端抵抗を介して終端電源に接続される。
【００８３】
このように、本発明の第１実施形態によれば、２対のクロックのデューティーサイクルを５０％に補正し、２対のクロック間の位相差を９０°に補正することができる。これは結局、４相の各クロック間の位相差を９０°に補正する動作になっている。したがって、４相クロックＣＫ０〜ＣＫ２７０よりも高周波のクロックを用いることなく、９０°ずつ正確に位相がシフトした４相クロックＣＫ０〜ＣＫ２７０を生成できる。この結果、クロック周波数と消費電力の増大を抑えつつ、出力データＳＲＯＵＴの転送速度を第１〜第４出力クロックＣＫ０〜ＣＫ２７０の周波数の４倍に高めることが可能な半導体集積回路１を提供できる。一例として、第１〜第４出力クロックＣＫ０〜ＣＫ２７０のそれぞれの周波数を４００［ＭＨｚ］又は８００［ＭＨｚ］とすると、半導体集積回路１のデータ転送速度（ビットレート）はそれぞれ１．６［Ｇｂｐｓ］又は３．２［Ｇｂｐｓ］となる。よって、クロック周波数の増大を抑えつつ、出力データＳＲＯＵＴの転送速度を向上させることが可能となる。
【００８４】
（第１実施形態の変形例）
本発明の第１実施形態の変形例に係る半導体集積回路は、図１１に示すように、制御回路２６ｂが位相差制御信号対ＱＣＩ，ＱＣＱを生成しない点が図３と異なる。また、制御回路２６ｂに第１補正開始信号ＲＳＴｂ、及び第１補正開始信号ＲＳＴｂと逆位相の第２補正開始信号ＲＳＴが入力される点が図３と異なる。ＶＣＯ２４ａは図４と同様に構成される。
【００８５】
図３に示す制御回路２６ａが第１制御信号対ＤＣＣＩ，ＤＣＣＩｂ及び第２制御信号対ＤＣＣＱ，ＤＣＣＱｂと、位相差制御信号対ＱＣＩ，ＱＣＱとに分けて補正回路２５ａにフィードバックしていたのに対し、図１１に示す制御回路２６ｂは、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂ及び第２制御信号対ＤＣＣＱ，ＤＣＣＱｂのみを補正回路２５ｂにフィードバックする。
【００８６】
即ち、制御回路２６ｂは、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの電位差によって第１出力クロック対ＣＫ０，ＣＫ１８０のデューティーサイクルを補正するだけでなく、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂの平均電位を制御することによって、第１出力クロック対ＣＫ０，ＣＫ１８０の立上り及び立下りエッジ両エッジの位置（平均遅延）を補正する。
【００８７】
同様に、制御回路２６ｂは、第２制御信号対ＤＣＣＱ，ＤＣＣＱｂの平均電位を制御することによって、第２出力クロック対ＣＫ９０，ＣＫ２７０の立上り及び立下りエッジ両エッジの位置（平均遅延）を補正する。
【００８８】
また、制御回路２６ｂは、図１２に示すように、第１デューティーサイクル検知回路２６１ｂ、第２デューティーサイクル検知回路２６２ｂ、及び位相差検知回路２６３ｂを備える。第１及び第２デューティーサイクル検知回路２６１ｂ，２６２ｂの構成は図７と同様であるが、図１２においては、図７に示す定電流源１０１及び定電流源１０３としてｐＭＯＳトランジスタＰ44及びｐＭＯＳトランジスタＰ34がそれぞれ使用されている。第１及び第２デューティーサイクル検知回路２６１ｂ，２６２ｂでそれぞれ使用される基準電流Ｉｂｉａｓ１ａ，Ｉｂｉａｓ１ｂは、位相差検知回路２６３ｂが出力する位相差制御信号対ＱＣＩ，ＱＣＱの電位に応じて変化する。
【００８９】
更に、位相差検知回路２６３ｂは、図７に示す位相差検知回路２６３ａの各ｐＭＯＳトランジスタと各ｎＭＯＳトランジスタを逆に構成した接続になっており、第４及び第１出力クロックＣＫ２７０，ＣＫ０間の位相差と第２及び第３出力クロックＣＫ９０，ＣＬＫ１８０間の位相差の和と、第１及び第２出力クロックＣＫ０，ＣＫ９０間の位相差と第３及び第４出力クロックＣＫ１８０，ＣＫ２７０間の位相差の和が等しくないときは位相差制御信号対ＱＣＩ，ＱＣＱの電位差を広げ、等しいときは位相差制御信号対ＱＣＩ，ＱＣＱの電位差を一定に保つ。
【００９０】
詳細には、位相差検知回路２６３ｂは、定電流源１０４、第１〜第４ｐＭＯＳトランジスタＰ61〜Ｐ64、第１〜第８ｎＭＯＳトランジスタＮ61〜Ｎ68、及び第１及び第２キャパシタＣ7，Ｃ8を備える。位相差検知回路２６３ｂにおいては、第１位相差制御信号ＱＣＩが発生するノードｎ6と、定電流源１０４との間に、直列に接続された２個のｎＭＯＳトランジスタを２個並列に接続した４個のｎＭＯＳトランジスタＮ65，Ｎ66，Ｎ67，Ｎ68を使用している。
【００９１】
同様に、第２位相差制御信号ＱＣＱが発生するノードｎ5と、定電流源１０４との間に、直列に接続された２個のｎＭＯＳトランジスタを２個並列に接続した４個のｎＭＯＳトランジスタＮ61，Ｎ62，Ｎ63，Ｎ64を使用している。
【００９２】
第１及び第２ｎＭＯＳトランジスタＮ61，Ｎ62のゲートには、第１及び第２出力クロックＣＫ０，ＣＫ９０がそれぞれ入力される。第３及び第４ｎＭＯＳトランジスタＮ63，Ｎ64のゲートには、第３及び第４出力クロックＣＫ１８０，ＣＫ２７０がそれぞれ入力される。
【００９３】
第５及び第６ｎＭＯＳトランジスタＮ65，Ｎ66のゲートには、第４及び第１出力クロックＣＫ２７０，ＣＫ０がそれぞれ入力される。第７及び第８ｐＭＯＳトランジスタＮ67，Ｎ68のゲートには、第３及び第２出力クロックＣＫ１８０，ＣＫ９０がそれぞれ入力される。
【００９４】
また、第１及び第２ｐＭＯＳトランジスタＰ61，Ｐ62はカレントミラー回路を構成し、第１及び第２ｐＭＯＳトランジスタＰ61，Ｐ62の特性が等しい場合、第１及び第２ｐＭＯＳトランジスタＰ61，Ｐ62に流れる電流は等しくなる。同様に、第３及び第４ｐＭＯＳトランジスタＰ63，Ｐ64はカレントミラー回路を構成し、第３及び第４ｐＭＯＳトランジスタＰ63，Ｐ64の特性が等しい場合、第３及び第４ｐＭＯＳトランジスタＰ63，Ｐ64に流れる電流は等しくなる。
【００９５】
よって、第１位相差制御信号ＱＣＩが発生するノードｎ6には、第４出力クロックＣＫ２７０と第１出力クロックＣＫ０が同時に“Ｈ”の期間、又は第２出力クロックＣＫ９０と第３出力クロックＣＫ１８０が同時に“Ｈ”の期間に電流Ｉｂｉａｓ２が流れる。同様に、第２位相差制御信号ＱＣＱが発生するノードｎ5には、第１出力クロックＣＫ０と第２出力クロックＣＫ９０が同時に“Ｈ”の期間、又は第３出力クロックＣＫ１８０と第４出力クロックＣＫ２７０が同時に“Ｈ”の期間に電流Ｉｂｉａｓ２が流れる。ノードｎ6に流れる電流はキャパシタＣ8により電圧に積分され、ノードｎ5に流れる電流はキャパシタＣ7により電圧に積分される。
【００９６】
したがって、位相差検知回路２６３ｂは、第４及び第１出力クロックＣＫ２７０，ＣＫ０の位相差と第２及び第３出力クロックＣＫ９０，ＣＫ１８０の位相差との和と、第１及び第２出力クロックＣＫ０，ＣＫ９０の位相差と第３及び第４出力クロックＣＫ１８０，ＣＫ２７０の位相差との和とが等しくないときは位相差制御信号対ＱＣＩ，ＱＣＱの電位差を広げ、等しいときは位相差制御信号対ＱＣＩ，ＱＣＱの電位差を一定に保つ。
【００９７】
更に、補正回路２５ｂは図１３に示すように、図９に示した第１位相補正回路２５３ａの第９ｎＭＯＳトランジスタＮ19と第２位相補正回路２５３ｂの第９ｎＭＯＳトランジスタＮ29を具備しない構成である。その他の構成は図９と同様である。
【００９８】
このように、本発明の第１実施形態の変形例に係る半導体集積回路によれば、第１実施形態と同様に、第１〜第４出力クロックＣＫ０〜ＣＫ２７０の各出力クロック間の位相差をフィードバックして、各クロック間の位相差を９０°に揃えることが可能である。したがって、９０°ずつ正確に位相がシフトした４相出力クロックＣＫ０〜ＣＫ２７０を、４相出力クロックＣＫ０〜ＣＫ２７０よりも高周波のクロックを用いることなく生成できる。更に、第１実施形態の変形例においては、第１実施形態に比べて、ＭＯＳトランジスタの個数や信号配線数を削減できる。
【００９９】
（第２実施形態）
本発明の第２実施形態に係る半導体集積回路は図１４に示すように、図１１に示すＶＣＯ２４ａ及び補正回路２５ｂと共に使用される制御回路２６ｃであって、第１〜第４出力クロックＣＫ０〜ＣＫ２７０のうち位相が隣り合う出力クロック間の位相差を検知する構成である。制御回路２６ｃは、補正回路２５ｂが出力する第１〜第４出力クロックＣＫ０〜ＣＫ２７０を受け取り、第４及び第１出力クロックＣＫ２７０，ＣＫ０間の位相差と第２及び第３出力クロックＣＫ９０，ＣＫ１８０間の位相差とに応じた電位差を有する第１制御信号対ＤＣＣＩ，ＤＣＣＩｂを生成し、第１及び第２出力クロックＣＫ０，ＣＫ９０間の位相差と第３及び第４出力クロックＣＫ１８０，ＣＫ２７０間の位相差とに応じた電位差を有する第２制御信号対ＤＣＣＱ，ＤＣＣＱｂを生成する。
【０１００】
図１４に示す制御回路２６ｃは、定電流源１０５、第１〜第１４ｐＭＯＳトランジスタＰ71〜Ｐ84、第１〜第１６ｎＭＯＳトランジスタＮ71〜Ｎ86、及び第１〜第４キャパシタＣ9〜Ｃ12を備える。第１〜第１６ｎＭＯＳトランジスタＮ71〜Ｎ86は、互いにクロスカップルした接続としている。
【０１０１】
第１及び第２ｐＭＯＳトランジスタＰ71，Ｐ72は、定電流源１０５と第３制御信号ＤＣＣＱの出力ノードｎ1との間に直列に接続される。第３及び第４ｐＭＯＳトランジスタＰ73，Ｐ74は、定電流源１０５と、第４制御信号ＤＣＣＱｂの出力ノードｎ2との間に直列に接続される。第５及び第６ｐＭＯＳトランジスタＰ75，Ｐ76は、定電流源１０５と、第２制御信号ＤＣＣＩｂの出力ノードｎ3との間に直列に接続される。第７及び第８ｐＭＯＳトランジスタＰ77，Ｐ78は、定電流源１０５と、第１制御信号ＤＣＣＩの出力ノードｎ4との間に直列に接続される。
【０１０２】
第１及び第２ｐＭＯＳトランジスタＰ71，Ｐ72の各ゲートには第３及び第２出力クロックＣＫ１８０，ＣＫ９０がそれぞれ入力される。第３及び第４ｐＭＯＳトランジスタＰ73，Ｐ74の各ゲートには第１及び第４出力クロックＣＫ０，ＣＫ２７０がそれぞれ入力される。第５及び第６ｐＭＯＳトランジスタＰ75，Ｐ76の各ゲートには第４及び第３出力クロックＣＫ２７０，ＣＫ１８０がそれぞれ入力される。第７及び第８ｐＭＯＳトランジスタＰ77，Ｐ78の各ゲートには第２及び第１出力クロックＣＫ９０，ＣＫ０がそれぞれ入力される。
【０１０３】
更に、第１〜第４ｎＭＯＳトランジスタＮ71〜Ｎ74、第５〜第８ｎＭＯＳトランジスタＮ75〜Ｎ78、第９〜第１２ｎＭＯＳトランジスタＮ79〜Ｎ82、及び第１３〜第１６ｎＭＯＳトランジスタＮ83〜Ｎ86は、それぞれカレントミラー回路を構成する。一部の信号配線の図示を省略しているが、第３及び第６ｎＭＯＳトランジスタＮ73，Ｎ76の各ドレインはノードｎ4に接続される。第４及び第５ｎＭＯＳトランジスタＮ74，Ｎ75の各ドレインはノードｎ3に接続される。第１１及び第１４ｎＭＯＳトランジスタＮ81，Ｎ84の各ドレインはノードｎ1に接続される。第１２及び第１３ｎＭＯＳトランジスタＮ82，Ｎ83の各ドレインはノードｎ2に接続される。
【０１０４】
よって、第１〜第１６ｎＭＯＳトランジスタＮ71〜Ｎ86のそれぞれが飽和領域で動作している限り、定電流源１０５から各出力ノードn1〜n4を介してグラウンドＧＮＤに対して流れる電流は常にほぼ等しく、０．２５×Ｉｂｉａｓとなっている。
【０１０５】
また、第９〜第１４ｐＭＯＳトランジスタＰ79〜Ｐ84は、イニシャル状態においては導通状態であり、第１制御信号ＤＣＣＩ、第２制御信号ＤＣＣＩｂ、第３制御信号ＤＣＣＱ、及び第４制御信号ＤＣＣＱｂの各電位を等電位リセットする。
【０１０６】
イニシャル状態から遷移状態に移行すると、第９〜第１４ｐＭＯＳトランジスタＰ79〜Ｐ84は非導通状態となり、第１〜第４出力クロックＣＫ０〜ＣＫ２７０の各出力クロック間の位相差に誤差が生じている場合、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂ及び第２制御信号対ＤＣＣＱ，ＤＣＣＱｂに電位差が生じる。
【０１０７】
第１及び第２ｐＭＯＳトランジスタＰ71，Ｐ72は、第３及び第２出力クロックＣＫ１８０，ＣＫ９０がいずれも“Ｌ”となる期間、例えば図２に示す時刻ｔ２〜ｔ３の期間に導通状態となる。よって、図１４に示す電源ＶCCからノードｎ1には、第３出力クロックＣＫ１８０の立下りエッジ（第１出力クロックＣＫ０の立上がりエッジ）から、第２出力クロックＣＫ９０の立上がりエッジまでの位相までの期間において電流が流れ込む。
【０１０８】
一例として、第１出力クロックＣＫ０の立上がりエッジから第２出力クロックＣＫ９０の立上がりエッジまでの位相差が７２°のとき、電源ＶCCからノードｎ1に流れ込む電流は０．２×Ｉｂｉａｓとなって、グラウンドＧＮＤに流れ出る電流（０．２５×Ｉｂｉａｓ）より小さく、第３制御信号ＤＣＣＱの電位が下がる。
【０１０９】
また、第１出力クロックＣＫ０の立上がりエッジから第２出力クロックＣＫ９０立上がりエッジまでの位相差が９０°のときは電源ＶCCからノードｎ1に流れ込む電流は０．２５×Ｉｂｉａｓとなるためノードｎ1に流れ込む電流と流れ出す電流が釣り合い、ノードｎ1の電位（第３制御信号ＤＣＣＱ）は一定になる。
【０１１０】
更に、第１出力クロックＣＫ０の立上がりエッジから第２出力クロックＣＫ９０立上がりエッジまでの位相差が９０°より大きい１０８°のような場合は、電源ＶCCからノードｎ1に流れ込む電流は０．３×Ｉｂｉａｓとなって、グラウンドＧＮＤに流れ出る電流より大きくノードｎ1の電位（第３制御信号ＤＣＣＱ）は上がる。
【０１１１】
このように、ノードｎ1の電位（第３制御信号ＤＣＣＱ）は、第１出力クロックＣＫ０の立上がりエッジから第２出力クロックＣＫ９０立上がりエッジまでの位相差が９０°より小さいときは下がり、大きいときは上がる。
【０１１２】
同様に、第３及び第４ｐＭＯＳトランジスタＰ73，Ｐ74は、第１及び第４出力クロックＣＫ０，ＣＫ２７０がいずれも“Ｌ”となる期間、例えば図２に示す時刻ｔ４〜ｔ５の期間に導通状態となる。よって、図１４に示す電源ＶCCからノードｎ2には、第３出力クロックＣＫ１８０の立上がりエッジから第４出力クロックＣＫ２７０の立上がりエッジまでの位相までの期間だけ電流が流れ込む。この結果、ノードｎ2の電位（第４制御信号ＤＣＣＱｂ）は、第３出力クロックＣＫ１８０及び第４出力クロックＣＫ２７０の各立上がりエッジ間の位相差が９０°より小さいときに下がり、大きいときに上がる。
【０１１３】
また、第５及び第６ｐＭＯＳトランジスタＰ75，Ｐ76は、第４及び第３出力クロックＣＫ２７０，ＣＫ１８０がいずれも“Ｌ”となる期間、例えば図２に示す時刻ｔ３〜ｔ４の期間に導通状態となる。よって、図１４に示す電源ＶCCからノードｎ3には、第２出力クロックＣＫ９０の立上がりエッジから第３出力クロックＣＫ１８０の立上がりエッジまでの位相までの期間だけ電流が流れ込む。この結果、ノードｎ3の電位（第２制御信号ＤＣＣＩｂ）は、第２出力クロックＣＫ９０及び第３出力クロックＣＫ１８０の各立上がりエッジ間の位相差が９０°より小さいときに下がり、大きいときに上がる。
【０１１４】
第７及び第８ｐＭＯＳトランジスタＰ77，Ｐ78は、第２及び第１出力クロックＣＫ９０，ＣＫ０がいずれも“Ｌ”となる期間、例えば図２に示す時刻ｔ１〜ｔ２の期間に導通状態となる。よって、図１４に示す電源ＶCCからノードｎ4には、第４出力クロックＣＫ２７０の立上がりエッジから第１出力クロックＣＫ０の立上がりエッジまでの位相までの期間だけ電流が流れ込む。この結果、ノードｎ4の電位（第１制御信号ＤＣＣＩ）は、第４出力クロックＣＫ２７０及び第１出力クロックＣＫ０の各立上がりエッジ間の位相差が９０°より小さいときに下がり、大きいときに上がる。
【０１１５】
したがって、第１制御信号対ＤＣＣＩ，ＤＣＣＩｂ及び第２制御信号対ＤＣＣＱ，ＤＣＣＱｂを図１３に示す補正回路２５ｂに供給することにより、第１〜第４クロックＶＣ０〜ＶＣ２７０の各クロック間の位相差が９０°に補正された第１〜第４出力クロックＣＫ０〜ＣＫ２７０を生成できる。
【０１１６】
このように、本発明の第２実施形態によれば、図１４に示す制御回路２６ｃを図１１に示すＶＣＯ２４ａ及び補正回路２５ｂと共に使用することで、４相出力クロックＣＫ０〜ＣＫ２７０よりも高周波のクロックを用いることなく、９０°ずつ正確に位相がシフトした４相出力クロックＣＫ０〜ＣＫ２７０を生成できる。更に、図１４に示す制御回路２６ｃは、図１２に示す制御回路２６ｂと比べて、回路の素子数及び消費電流、第１〜第４出力クロックＣＫ０〜ＣＫ２７０の負荷ゲート容量を削減できる。
【０１１７】
（第２実施形態の第１変形例）
本発明の第２実施形態の第１変形例に係る半導体集積回路は、図１５に示すように、ＶＣＯ２４ｂが、位相が約６０°ずつシフトした６相クロック、即ち第１クロックＶＣ０、第２クロックＶＣ６０、第３クロックＶＣ１２０、第４クロックＶＣ１８０、第５クロックＶＣ２４０、及び第６クロックＶＣ３００を生成する。第１クロックＶＣ０を基準（０°）とすると、第２クロックＶＣ６０、第３クロックＶＣ１２０、第４クロックＶＣ１８０、第５クロックＶＣ２４０、及び第６クロックＶＣ３００の各位相はそれぞれ６０°、１２０°、１８０°、２４０°、及び３００°程度となる。尚、第１〜第６クロックＶＣ０〜ＶＣ３００の各振幅は電源電圧よりも小さい。
【０１１８】
補正回路２５ｃは、第１〜第３位相補正回路２５４ａ〜２５４ｃを備える。第１〜第６クロックＶＣ０〜ＶＣ３００のうちの位相が相補の関係となる第１及び第４クロックＶＣ０，ＶＣ１８０は第１クロック対として第１位相補正回路２５４ａに入力され、第２及び第５クロックＶＣ６０，ＶＣ２４０は第２クロック対として第２位相補正回路２５４ｂに入力され、第３及び第６クロックＶＣ１２０，ＶＣ３００は第３クロック対として第３位相補正回路２５４ｃに入力される。
【０１１９】
更に、補正回路２５ｃは、第１〜第６クロックＶＣ０〜ＶＣ３００の振幅を増幅するとともに、第１〜第６クロックＶＣ０〜ＶＣ３００の各位相を補正して第１〜第６出力クロックＣＫ０〜ＣＫ３００を出力する。位相が６０°ずつシフトした６相の出力クロック、即ち第１出力クロックＣＫ０、第２出力クロックＣＫ６０、第３出力クロックＣＫ１２０、第４出力クロックＣＫ１８０、第５出力クロックＣＫ２４０、及び第６出力クロックＣＫ３００を生成する。
【０１２０】
制御回路２６ｄは、第１〜第６出力クロックＣＫ０〜ＣＫ３００の各出力クロック間の位相差を検知して補正回路２５ｃを制御する。具体的には、制御回路２６ｄは、第１出力クロック対ＣＫ０，ＣＫ１８０の位相差に応じた電位差を有する第１制御信号対ＤＣＣ０，ＤＣＣ１８０を出力し、第２出力クロック対ＣＫ６０，ＣＫ２４０の位相差に応じた電位差を有する第２制御信号対ＤＣＣ６０，ＤＣＣ２４０を出力し、第３出力クロック対ＣＫ１２０，ＣＫ３００の位相差に応じた電位差を有する第３制御信号対ＤＣＣ１２０，ＤＣＣ３００を出力する。
【０１２１】
また、第１位相補正回路２５４ａは、第１制御信号対ＤＣＣ０，ＤＣＣ１８０の電位差に応じて第１クロック対ＶＣ０，ＶＣ１８０の位相差を補正し、第１制御信号対ＤＣＣ０，ＤＣＣ１８０の平均電位に応じて第１クロック対ＶＣ０，ＶＣ１８０の立上り及び立下りエッジ両エッジの位置（平均遅延）を補正し、第１出力クロック対ＣＫ０，ＣＫ１８０を生成する。
【０１２２】
同様に、第２位相補正回路２５４ｂは、第２制御信号対ＤＣＣ６０，ＤＣＣ２４０の電位差に応じて第２クロック対ＶＣ６０，ＶＣ２４０の位相差を補正し、第２制御信号対ＤＣＣ６０，ＤＣＣ２４０の平均電位に応じて第２クロック対ＶＣ６０，ＶＣ２４０の立上り及び立下りエッジ両エッジの位置（平均遅延）を補正し、第２出力クロック対ＣＫ６０，ＣＫ２４０を生成する。
【０１２３】
第３位相補正回路２５４ｃは、第３制御信号対ＤＣＣ１２０，ＤＣＣ３００の電位差に応じて第３クロック対ＶＣ１２０，ＶＣ３００の位相差を補正し、第３制御信号対ＤＣＣ１２０，ＤＣＣ３００の平均電位に応じて第３クロック対ＶＣ１２０，ＶＣ３００の立上り及び立下りエッジ両エッジの位置（平均遅延）を補正し、第３出力クロック対ＣＫ１２０，ＣＫ３００を生成する。
【０１２４】
更に、ＶＣＯ２４ｂは、図１６に示すように、第１〜第６遅延回路２４３ａ〜２４３ｆと、第１〜第３ラッチ回路２４５ａ〜２４５ｃとを備える。第１〜第６遅延回路２４３ａ〜２４３ｆと、第１〜第３ラッチ回路２４５ａ〜２４５ｃは、入力電圧ＶＩＮを電源電圧（動作電圧）として動作する。したがって、第１〜第６遅延回路２４３ａ〜２４３ｆの各遅延時間は、入力電圧ＶＩＮの電位が低いほど大きくなり、入力電圧ＶＩＮの電位が高いほど小さくなる。
【０１２５】
第１遅延回路２４３ａは、第１クロックＶＣ０を遅延させて第５クロックＶＣ２４０を出力する。第２遅延回路２４３ｂは、第４クロックＶＣ１８０を遅延させて第２クロックＶＣ６０を出力する。第３遅延回路２４３ｃは、第５クロックＶＣ２４０を遅延させて第３クロックＶＣ１２０を出力する。第４遅延回路２４３ｄは、第２クロックＶＣ６０を遅延させて第６クロックＶＣ３００を出力する。第５遅延回路２４３ｅは、第３クロックＶＣ１２０を遅延させて第１クロックＶＣ０を出力する。第６遅延回路２４３ｆは、第６クロックＶＣ３００を遅延させて第４クロックＶＣ１８０を出力する。
【０１２６】
また、第１ラッチ回路２４５ａは、２つのインバータ２４５１，２４５２を備える。同様に第２ラッチ回路２４５ｂは、２つのインバータ２４５３，２４５４を備える。第３ラッチ回路２４５ｃは、２つのインバータ２４５５，２４５６を備える。
【０１２７】
詳細には、第１遅延回路２４３ａは図１７（ａ）に示すように、ｐＭＯＳトランジスタＰ4及びｎＭＯＳトランジスタＮ4とからなるＣＭＯＳインバータを具備する。ｐＭＯＳトランジスタＰ1及びＰ2の各ソースには入力電圧ＶＩＮが印加される。図１６に示す第２〜第６遅延回路２４３ｂ〜２４３ｆは、図１７（ａ）に示す第１遅延回路２４３ａと同様に構成される。図１６に示すインバータ２４５１は、図１７（ｂ）に示すように、ｐＭＯＳトランジスタＰ5及びｎＭＯＳトランジスタＮ5とからなるＣＭＯＳインバータを具備する。
【０１２８】
更に、制御回路２６ｄは、図１８に示すように、定電流源１０６、第１〜第２７ｐＭＯＳトランジスタＰ91〜Ｐ117、第１〜第３６ｎＭＯＳトランジスタＮ91〜Ｎ126、及び第１〜第６キャパシタＣ21〜Ｃ26を備える。第１〜第３６ｎＭＯＳトランジスタＮ91〜Ｎ126は、互いにクロスカップルした接続としている。
【０１２９】
第１及び第２ｐＭＯＳトランジスタＰ91，Ｐ92は、定電流源１０６と第１制御信号ＤＣＣ０の出力ノードｎ1との間に直列に接続される。第３及び第４ｐＭＯＳトランジスタＰ93，Ｐ94は、定電流源１０６と、第４制御信号ＤＣＣ１８０の出力ノードｎ2との間に直列に接続される。第５及び第６ｐＭＯＳトランジスタＰ95，Ｐ96は、定電流源１０６と、第２制御信号ＤＣＣ６０の出力ノードｎ3との間に直列に接続される。第７及び第８ｐＭＯＳトランジスタＰ97，Ｐ98は、定電流源１０６と、第５制御信号ＤＣＣ２４０の出力ノードｎ4との間に直列に接続される。第９及び第１０ｐＭＯＳトランジスタＰ99，Ｐ100は、定電流源１０６と、第３制御信号ＤＣＣ１２０の出力ノードｎ5との間に直列に接続される。第１１及び第１２ｐＭＯＳトランジスタＰ101，Ｐ102は、定電流源１０６と、第６制御信号ＤＣＣ３００の出力ノードｎ6との間に直列に接続される。
【０１３０】
第１及び第２ｐＭＯＳトランジスタＰ91，Ｐ92の各ゲートには第４及び第５出力クロックＣＫ１８０，ＣＫ２４０がそれぞれ入力される。第３及び第４ｐＭＯＳトランジスタＰ93，Ｐ94の各ゲートには第１及び第２出力クロックＣＫ０，ＣＫ６０がそれぞれ入力される。第５及び第６ｐＭＯＳトランジスタＰ95，Ｐ96の各ゲートには第５及び第６出力クロックＣＫ２４０，ＣＫ３００がそれぞれ入力される。第７及び第８ｐＭＯＳトランジスタＰ97，Ｐ98の各ゲートには第２及び第３出力クロックＣＫ６０，ＣＫ１２０がそれぞれ入力される。第９及び第１０ｐＭＯＳトランジスタＰ99，Ｐ100の各ゲートには第６及び第１出力クロックＣＫ３００，ＣＫ０がそれぞれ入力される。第１１及び第１２ｐＭＯＳトランジスタＰ101，Ｐ102の各ゲートには第３及び第４出力クロックＣＫ１２０，ＣＫ１８０がそれぞれ入力される。
【０１３１】
更に、第１〜第６ｎＭＯＳトランジスタＮ91〜Ｎ96、第７〜第１２ｎＭＯＳトランジスタＮ97〜Ｎ102、第１３〜第１８ｎＭＯＳトランジスタＮ103〜Ｎ108、第１９〜第２４ｎＭＯＳトランジスタＮ109〜Ｎ114、第２５〜第３０ｎＭＯＳトランジスタＮ115〜Ｎ120、第３１〜第３６ｎＭＯＳトランジスタＮ121〜Ｎ126は、それぞれカレントミラー回路を構成する。
【０１３２】
一部の信号配線の図示を省略しているが、ノードｎ1には、第１７及び第２０ｎＭＯＳトランジスタＮ107，Ｎ110の各ドレイン及び第２７及び第３４ｎＭＯＳトランジスタＮ117，Ｎ124の各ドレインが接続される。ノードｎ2には、第１８及び第１９ｎＭＯＳトランジスタＮ108，Ｎ109の各ドレイン及び第２８及び第３３ｎＭＯＳトランジスタＮ118，Ｎ123の各ドレインが接続される。
【０１３３】
ノードｎ3には、第３及び第１０ｎＭＯＳトランジスタＮ93，Ｎ100の各ドレイン及び第２９及び第３２ｎＭＯＳトランジスタＮ119，Ｎ122の各ドレインが接続される。ノードｎ4には、第４及び第９ｎＭＯＳトランジスタＮ94，Ｎ99の各ドレイン及び第３０及び第３１ｎＭＯＳトランジスタＮ120，Ｎ121の各ドレインが接続される。
【０１３４】
ノードｎ5には、第５及び第８ｎＭＯＳトランジスタＮ95，Ｎ98の各ドレイン及び第１５及び第２２ｎＭＯＳトランジスタＮ105，Ｎ112の各ドレインが接続される。ノードｎ6には、第６及び第７ｎＭＯＳトランジスタＮ96，Ｎ97の各ドレイン及び第１６及び第２１ｎＭＯＳトランジスタＮ106，Ｎ111の各ドレインが接続される。
【０１３５】
また、第１３〜第２７ｐＭＯＳトランジスタＰ103〜Ｐ117は、イニシャル状態においては導通状態であり、第１〜第４制御信号ＤＣＣ０〜ＤＣＣ３００の各電位を等電位リセットする。
【０１３６】
イニシャル状態から遷移状態に移行すると、第１３〜第２７ｐＭＯＳトランジスタＰ103〜Ｐ117は非導通状態となり、第１〜第６出力クロックＣＫ０〜ＣＫ３００の各出力クロック間の位相差に誤差が生じている場合、第１制御信号対ＤＣＣ０，ＤＣＣ１８０、第２制御信号対ＤＣＣ６０，ＤＣＣ２４０、及び第３制御信号対ＤＣＣ１２０，ＤＣＣ３００に電位差が生じる。
【０１３７】
したがって、本発明の第２実施形態の第１変形例によれば、第１〜第６出力クロックＣＫ０〜ＣＫ３００の各出力クロック間の位相差をフィードバックして各クロック間の位相差を６０°に揃えることが可能である。よって、６０°ずつ正確に位相がシフトした６相出力クロックＣＫ０〜ＣＫ３００をこれらのクロックよりも高い周波数のクロックを用いることなく生成する可能となる。更に、クロック周波数と消費電力の増大を抑えつつ、出力データＳＲＯＵＴの転送速度を第１〜第６出力クロックＣＫ０〜ＣＫ３００の各周波数の６倍に高めることが可能な半導体集積回路を提供できる。
【０１３８】
（第２実施形態の第２変形例）
本発明の第２実施形態の第２変形例に係る半導体集積回路は、図１９に示すように、ＶＣＯ２４ｃが、位相が約１２０°ずつシフトした３相クロック、即ち第１クロックＶＣ０、第２クロックＶＣ１２０、及び第３クロックＶＣ２４０を生成する。第１クロックＶＣ０を基準（０°）とすると、第２クロックＶＣ１２０、及び第３クロックＶＣ２４０の各位相はそれぞれ１２０°及び２４０°程度となる。尚、第１〜第３クロックＶＣ０〜ＶＣ２４０の振幅は電源電圧よりも小さい。
【０１３９】
補正回路２５ｄは、第１〜第３クロックＶＣ０〜ＶＣ２４０間の位相差を補正するための第１〜第３制御信号ＤＣＣ０〜ＤＣＣ２４０の電位に応じて、ＶＣＯ２４ｃが生成する第１〜第３クロックＶＣ０〜ＶＣ２４０を電源電圧まで増幅する際に各クロックの伝播遅延を補正して第１〜第３出力クロックＣＫ０〜ＣＫ２４０を出力する。
【０１４０】
また、ＶＣＯ２４ｃは、図２０に示すように、ループ状に接続された第１〜第３インバータ２４５〜２４７を備える。第１インバータ２４５は第３クロックＶＣ２４０から第１クロックＶＣ０を生成する。第２インバータ２４６は第１クロックＶＣ０から第２クロックＶＣ１２０を生成する。第３インバータ２４７は第２クロックＶＣ１２０から第３クロックＶＣ２４０を生成する。
【０１４１】
詳細には、第１インバータ２４５は図２１に示すように、ｐＭＯＳトランジスタＰ6及びｎＭＯＳトランジスタＮ6とからなるＣＭＯＳインバータと、ｐＭＯＳトランジスタＰ7及びｎＭＯＳトランジスタＮ7とからなるＣＭＯＳインバータとを具備する。
【０１４２】
更に、補正回路２５ｄは図２２に示すように、第１〜第３位相補正回路２５５ａ〜２５５ｃを備える。第１位相補正回路２５５ａは、第１制御信号ＤＣＣ０に応じて第１クロックＶＣ０を補正して第１出力クロックＣＫ０を出力する。第２位相補正回路２５５ｂは、第２制御信号ＤＣＣ１２０に応じて第２クロックＶＣ１２０を補正して第２出力クロックＣＫ１２０を出力する。第３位相補正回路２５５ｃは、第３制御信号ＤＣＣ２４０に応じて第３クロックＶＣ２４０を補正して第３出力クロックＣＫ２４０を出力する。
【０１４３】
第１位相補正回路２５５ａは、第１及び第２ｐＭＯＳトランジスタＰ201，Ｐ202、第１〜第４ｎＭＯＳトランジスタＮ201〜Ｎ204、及び第１及び第２インバータ３０１，３０２を備える。第２位相補正回路２５５ｂは、第３及び第４ｐＭＯＳトランジスタＰ203，Ｐ204、第５〜第８ｎＭＯＳトランジスタＮ205〜Ｎ208、及び第３及び第４インバータ３０３，３０４を備える。第３位相補正回路２５５ｃは、第５及び第６ｐＭＯＳトランジスタＰ205，Ｐ206、第９〜第１２ｎＭＯＳトランジスタＮ209〜Ｎ212、及び第５及び第６インバータ３０５，３０６を備える。
【０１４４】
第１インバータ３０１は図２３に示すように、ｐＭＯＳトランジスタＰ8及びｎＭＯＳトランジスタＮ8とからなるＣＭＯＳインバータとして構成される。ｐＭＯＳトランジスタＰ8のソースには入力電圧ＶＩＮが印加される。
【０１４５】
更に、制御回路２６ｅは図２４に示すように、定電流源１０７、第１〜第６ｐＭＯＳトランジスタＰ221〜Ｐ226、第１〜第９ｎＭＯＳトランジスタＮ221〜Ｎ229、及び第１〜第３キャパシタＣ31〜Ｃ33を備える。
【０１４６】
第１及び第２ｐＭＯＳトランジスタＰ91，Ｐ92は、定電流源１０６と第１制御信号ＤＣＣ０の出力ノードｎ1との間に直列に接続される。第３及び第４ｐＭＯＳトランジスタＰ93，Ｐ94は、定電流源１０６と、第４制御信号ＤＣＣ１８０の出力ノードｎ2との間に直列に接続される。第５及び第６ｐＭＯＳトランジスタＰ95，Ｐ96は、定電流源１０６と、第２制御信号ＤＣＣ６０の出力ノードｎ3との間に直列に接続される。
【０１４７】
第１及び第２ｐＭＯＳトランジスタＰ221，Ｐ222の各ゲートには第１及び第２出力クロックＣＫ０，ＣＫ１２０がそれぞれ入力される。第３及び第４ｐＭＯＳトランジスタＰ223，Ｐ224の各ゲートには第２及び第３出力クロックＣＫ１２０，ＣＫ２４０がそれぞれ入力される。第５及び第６ｐＭＯＳトランジスタＰ225，Ｐ226の各ゲートには第３及び第１出力クロックＣＫ２４０，ＣＫ０がそれぞれ入力される。
【０１４８】
更に、第１〜第３ｎＭＯＳトランジスタＮ221〜Ｎ223、第４〜第６ｎＭＯＳトランジスタＮ224〜Ｎ226、第７〜第９ｎＭＯＳトランジスタＮ227〜Ｎ229は、それぞれカレントミラー回路を構成する。一部の信号配線の図示を省略しているが、ノードｎ1には、第６及び第８ｎＭＯＳトランジスタＮ226，Ｎ228の各ドレインが接続される。ノードｎ2には、第２及び第９ｎＭＯＳトランジスタＮ222，Ｎ229の各ドレイン及び第３及び第５ｎＭＯＳトランジスタＮ223，Ｎ225の各ドレインが接続される。
【０１４９】
また、第７〜第９ｐＭＯＳトランジスタＰ227〜Ｐ229は、イニシャル状態においては導通状態であり、第１〜第３制御信号ＤＣＣ０〜ＤＣＣ２４０の各電位を等電位リセットする。
【０１５０】
イニシャル状態から遷移状態に移行すると、第７〜第９ｐＭＯＳトランジスタＰ227〜Ｐ229は非導通状態となり、第１〜第３出力クロックＣＫ０〜ＣＫ２４０の各出力クロック間の位相差に誤差が生じている場合、第１〜第３制御信号ＤＣＣ０〜ＤＣＣ２４０に電位差が生じる。
【０１５１】
このように、本発明の第２実施形態の第２変形例によれば、第１〜第３出力クロックＣＫ０〜ＣＫ２４０の各出力クロック間の位相差をフィードバックして各クロック間の位相差を１２０°に揃えることが可能である。したがって、１２０°ずつ正確に位相がシフトした３相出力クロックＣＫ０〜ＣＫ２４０をこれらのクロックよりも高い周波数のクロックを用いることなく生成することが可能である。更に、クロック周波数と消費電力の増大を抑えつつ、出力データＳＲＯＵＴの転送速度を第１〜第３出力クロックＣＫ０〜ＣＫ２４０の各周波数の３倍に高めることが可能な半導体集積回路を提供できる。
【０１５２】
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０１５３】
上述した第１及び第２実施形態においては、ＶＣＯ２４ａ〜２４ｃ、補正回路２５ａ〜２５ｄ、及び制御回路２６ａ〜２６ｅをＰＬＬ回路に適用する一例を説明したが、ＰＬＬ回路に限らず、例えばＤＬＬ回路等の多相の高周波クロックを生成する回路であれば適用可能である。
【０１５４】
また、第２実施形態、第２実施形態の第１変形例、及び第２実施形態の第２変形例においては、４相クロック、６相クロック、及び３相クロックを使用する一例をそれぞれ説明した。しかしながら、４相、６相、及び３相クロックに限らず５相、７相、８相、・・・のような多相クロック全般に用いることが可能である。
【０１５５】
尚、第１及び第２実施形態においては、各回路がＭＯＳトランジスタにより構成される一例を説明したが、ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2膜）以外の材料を利用しても良い。即ち、金属・酸化膜・半導体（ＭＯＳ）トランジスタに限定されるものではなく、金属・絶縁膜・半導体（ＭＩＳ）トランジスタであれば良い。
【０１５６】
このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【０１５７】
【図１】本発明の第１実施形態に係る半導体集積回路の構成例を示すブロック図である。
【図２】本発明の第１実施形態に係るＰＬＬ回路が生成する多相クロックとしての４相クロックを説明するためのタイムチャートである。
【図３】本発明の第１実施形態に係るＶＣＯ、補正回路、及び制御回路の概略構成例を示すブロック図である。
【図４】本発明の第１実施形態に係るＶＣＯの構成例を示す回路図である。
【図５】本発明の第１実施形態に係るＶＣＯに含まれる遅延回路の構成例を示す回路図である。
【図６】本発明の第１実施形態に係るＶＣＯに含まれるインバータの構成例を示す回路図である。
【図７】本発明の第１実施形態に係る制御回路の詳細な構成例を示す回路図である。
【図８】本発明の第１実施形態に係る補正回路及び制御回路の動作を説明するためのタイムチャートである。
【図９】本発明の第１実施形態に係る補正回路の詳細な構成例を示す回路図である。
【図１０】本発明の第１実施形態に係る出力回路の詳細な構成例を示す回路図である。
【図１１】本発明の第１実施形態の変形例に係るＶＣＯ、補正回路、及び制御回路の概略構成例を示すブロック図である。
【図１２】本発明の第１実施形態の変形例に係る制御回路の詳細な構成例を示す回路図である。
【図１３】本発明の第１実施形態の変形例に係る補正回路の詳細な構成例を示す回路図である。
【図１４】本発明の第２実施形態に係る制御回路の詳細な構成例を示す回路図である。
【図１５】本発明の第２実施形態の第１変形例に係るＶＣＯ、補正回路、及び制御回路の概略構成例を示すブロック図である。
【図１６】本発明の第２実施形態の第１変形例に係るＶＣＯの構成例を示す回路図である。
【図１７】図１７（ａ）は、本発明の第２実施形態の第１変形例に係るＶＣＯに含まれる遅延回路の構成例を示す回路図であり、図１７（ｂ）は、本発明の第２実施形態の第１変形例に係るＶＣＯに含まれるインバータの構成例を示す回路図である。
【図１８】本発明の第２実施形態の第１変形例に係る制御回路の詳細な構成例を示す回路図である。
【図１９】本発明の第２実施形態の第２変形例に係るＶＣＯ、補正回路、及び制御回路の概略構成例を示すブロック図である。
【図２０】本発明の第２実施形態の第２変形例に係るＶＣＯの構成例を示す回路図である。
【図２１】本発明の第２実施形態の第２変形例に係るインバータに含まれる遅延回路の構成例を示す回路図である。
【図２２】本発明の第２実施形態の第２変形例に係る補正回路の詳細な構成例を示す回路図である。
【図２３】本発明の第２実施形態の第２変形例に係る補正回路に含まれるインバータの構成例を示す回路図である。
【図２４】本発明の第２実施形態の第２変形例に係る制御回路の詳細な構成例を示す回路図である。
【符号の説明】
【０１５８】
１…半導体集積回路
２４ａ〜２４ｃ…ＶＣＯ（多相クロック生成回路）
２５ａ〜２５ｄ…補正回路
２６ａ〜２６ｅ…制御回路
２５１ａ，２５２ａ，２５３ａ，２５４ａ，２５５ａ…第１位相補正回路
２５１ｂ，２５２ｂ，２５３ｂ，２５４ｂ，２５５ｂ…第２位相補正回路
２５４ｃ，２５５ｃ…第３位相補正回路
２６１ａ，２６１ｂ…第１デューティーサイクル検知回路
２６２ａ，２６２ｂ…第２デューティーサイクル検知回路
２６３ａ，２６３ｂ…位相差検知回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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