(57)【要約】【課題】フリップチップ接続方式の半導体モジュールの熱抵抗を低減する。【解決手段】ＭＯＳＦＥＴ領域と重なる範囲に電気的信号をやりとりしない、放熱専用の接合部材を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の主たる表面に能動領域を形成し、上記能動領域を配線基板と相対する方向に接合部材により接合してなるフリップチップ接続方式の半導体モジュールにおいて、上記能動領域から信号配線を介して上記配線基板に電気的な信号経路を接続する接合部材と、能動領域が形成された面にその一部が含まれ、電気的な信号経路を形成しない接合部材とを備えたことを特徴とする半導体モジュール。
【請求項２】
請求項１に記載の半導体モジュールにおいて、
上記半導体基板に形成された半導体素子は、金属酸化膜半導体で作った電界効果型トランジスタ、或いは横方向拡散金属酸化膜半導体であることを特徴とする半導体モジュール。
【請求項３】
請求項１に記載の半導体モジュールにおいて、
上記信号経路を形成する接合部材と、信号経路を形成しない接合部材とが、同一の素材、工程を経て形成されたことを特徴とする半導体モジュール。
【請求項４】
半導体基板の主たる表面に能動領域を形成し、上記能動領域を配線基板と相対する方向に接合部材により接合してなるフリップチップ接続方式の半導体モジュールにおいて、上記半導体基板はヘテロ接合バイポーラトランジスタであり、上記へテロ接合バイポーラトランジスタのエミッタフィンガーから伸びるエミッタ配線を、少なくとも２つ以上のトランジスタについて共通配線化し、上記共通配線化したエミッタ配線と上記配線基板側の配線用電極との間を接合部材により電気的・熱的に接合したことを特徴とする半導体モジュール。
【請求項５】
請求項１に記載の半導体モジュールにおいて、
ソース、ドレイン、ゲート信号接続用の接合部材の他に、上記半導体基板と上記配線基板を接続する第四の接合部材を形成し、かつ、上記第四の接合部材は、半導体素子内部の能動領域と面内で少なくとも一部が重なる位置にあることを特徴とする半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールに関し、特に、高周波の信号を無線でやりとりする、いわゆる無線通信分野において用いられるパワーアンプ等の半導体モジュールに関するものである。
【背景技術】
【０００２】
携帯電話などに用いられるパワーアンプ等の半導体モジュールは、携帯電話の筐体寸法があまり大きく変化しないにもかかわらず、搭載する機能・部品数が大幅に増大しているため、占有面積を低減するという市場要求が常時働いている。このため、同じ仕事をする半導体モジュールの寸法は、日進月歩で小さくなり続けており、また、電気的な効率も改善されてきているが、一般に、寸法を小さくする傾向の方が効率を改善する傾向よりも早く進展しているため、同じ出力で電波を発信する半導体モジュールの発熱損失の値は同等かあるいは低減する傾向にあっても、その発熱密度は上昇してしまう傾向にある。
【０００３】
例えば、占有面積を低減する一つの方法として、半導体チップの主面（素子形成面）に金属やはんだを用いた、バンプと呼ばれる接合部材を形成し、これを配線基板に直接接合して半導体チップを実装する、いわゆるフリップチップ接続方式のモジュールが増えてきた。フリップチップ接続は、半導体チップと配線基板との電気的な接続を半導体チップの占有面積内で行うことができるため、従来のワイヤボンディング接続型のモジュールと比較して、モジュールを小型化できるというメリットがある。
【０００４】
一方、上記のようなフリップチップ接続をした場合、配線基板と半導体チップとを電気的・熱的に接続する部材はバンプだけになり、バンプの断面積の合計は半導体チップの面積よりはるかに小さいことが多くなる。このため、配線基板と半導体チップとの間において、仮にバンプのない範囲にアンダーフィルやチップ基板間レジンなどと呼称される充填材を充填したとしても、この充填材の熱伝導率はバンプである金属やはんだより１桁以上小さいことが多いので、効果的に熱を半導体チップから配線基板に伝える放熱経路としては、充填材はあまり有効ではなく、結果として、半導体チップの能動領域を含む面（素子形成面）を配線基板と対向しない側に向け、半導体チップの裏面全体を接合部材により配線基板と接合した、いわゆるフェースアップ実装の方式で実装した場合よりも放熱が困難になるという問題がある。
【０００５】
このようなフリップチップ接続した半導体チップから配線基板への放熱経路を効率化する技術として、例えば特許文献１のような技術が公開されている。
【０００６】
【特許文献１】特開平１１−２６６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図７は、従来のフリップチップ接続した半導体モジュールの概略構成を示す模式的断面図であり、図８は、図７の半導体チップの概略構成を示す模式的平面図である。
【０００８】
なお、図７において、（ａ）は図８のｃ−ｃ’線に沿う位置での模式的断面図であり、（ｂ）は図８のｄ−ｄ’線に沿う位置での模式的断面図である。また、図７及び図８に示す半導体チップ３１は、パワートランジスタとして、例えば金属酸化膜半導体で作った電界効果型トランジスタ（ＭＯＳＦＥＴ：Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor)が能動領域に搭載された半導体チップである。
【０００９】
図７及び図８に示すように、従来のフリップチップ接続方式の半導体モジュールにおいては、半導体チップ３１の能動領域２と、配線基板３３との間を物理的に接続する材料は、上記の充填材３２しか存在しない。電気的な信号は、能動領域２から若干離れた位置にある電極４まで内部の配線層により伝えられ、そこから信号用バンプ５（ＭＯＳＦＥＴの場合、ソース、ドレイン、ゲート）を介して配線基板３に伝えられる。この際、半導体チップ３１がシリコン基板により形成されていれば、シリコンは熱伝導率が比較的高い材料であるため、半導体チップ３１内でまず熱が図７の横方向に拡散し、その後、主に信号用バンプ５を介して配線基板３側に放熱される。充填材３２も熱を伝える効果があるが、この効果の程度は、信号用バンプ５の数、高さ、断面積に影響を受け、バンプの断面積の合計が小さいほど、充填材３２が放熱経路として重要性をまし、他方、バンプの断面積の合計が大きいと、充填材３２は放熱経路としての重要性を失う。
【００１０】
このような実装構造においては、いずれにしても、まず、半導体チップ３１内で熱が拡散し、それから信号用バンプ５を経由して配線基板３に放熱するという、長い放熱経路を主たる放熱経路として形成するため、その放熱経路の熱抵抗が上昇してしまい、ＭＯＳＦＥＴのゲート電極近傍の発熱領域の温度が所定の範囲を逸脱して上昇し、素子が破壊されたり、あるいは保護回路が機能して素子の電源が遮断されてしまうという問題点があった。
【００１１】
本発明は、このような、放熱経路が長いことによる素子の温度上昇を低減する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記のような課題は、半導体チップの能動領域形成範囲に、電気的な信号をやりとりしない、いわゆる放熱専用のバンプを形成することにより解決できる。
【発明の効果】
【００１３】
本発明によれば、能動領域の発熱による温度上昇を所定の値以下に保つことができ、温度の異常な上昇による特性の悪化や、構成部材の熱による破壊を防止できるため、信頼性の高い半導体モジュールが得られる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施例を詳細に説明する。
【実施例１】
【００１５】
本実施例１では、パワートランジスタとしてＭＯＳＦＥＴが搭載された半導体チップを配線基板にフリップチップ方式で実装した半導体モジュールに本発明を適用した例について説明する。
【００１６】
図１乃至図４は、本発明の実施例１の半導体モジュールに係る図であり、
図１は、半導体モジュールの概略構成を示す図（（ａ）は図２のａ−ａ’線に沿う位置での模式的断面図，（ｂ）は図２のｂ−ｂ’線に沿う位置での模式的断面）、
図２は、図１の半導体チップの概略構成を示す模式的平面図、
図３は、図１（ａ）の一部を拡大した模式的断面図、
図４は、図２の半導体チップの内部構造を示す図（（ａ）は能動領域における模式的断面図，（ｂ）は非能動領域における模式的断面図）である。
【００１７】
図１（（ａ），（ｂ））に示すように、本実施例１の半導体モジュールは、配線基板３の主面にフェースダウン方式で半導体チップ１が実装された構成になっている。半導体チップ１は、図２に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば長方形になっている。
【００１８】
半導体チップ１は、主に、半導体基板と、この半導体基板の主面上に絶縁層、導電層の夫々を複数段積み重ねた薄膜積層体とを有する構成になっている。半導体基板の主面には、パワートランジスタとして、例えば金属酸化膜半導体で作った電界効果型トランジスタ（ＭＯＳＦＥＴ）が形成されている。このＭＯＳＦＥＴは、大電力を得るために、微細な複数のトランジスタセルを並列に接続した構成になっている。このようなパワートランジスタが形成される領域を能動領域（発熱領域）２と呼ぶ。本実施例１において、能動領域２は、例えば図２に示すように、半導体チップ１の主面側において中央部に配置されている。
【００１９】
半導体チップ１の主面（素子形成面）には、半導体チップ１の互いに向かい合う２つの辺（本実施例では長辺）側に夫々の辺に沿って複数の電極４が配置されている。この複数の電極４は、能動領域２と平面的に重ならない位置（半導体チップ１の辺と能動領域２との間）に配置されている。また、半導体チップ１の主面には、複数の接続用パッド４ａが配置されている。この複数の接続用パッド４ａは、能動領域２と平面的に重なる位置（能動領域２上）に配置され、電極４の配列方向と同じ方向に沿って配列されている。各々の電極４上には信号用バンプ５が配置され、各々の接続用パッド４ａ上には放熱専用バンプ６が配置されている。これらの信号用バンプ５及び放熱専用バンプ６は、半導体チップ１の実装工程において、図１（（ａ），（ｂ））に示すように、半導体チップ１の主面と配線基板３の主面との間に介在される。
【００２０】
図１（（ａ），（ｂ））に示すように、半導体チップ１は、ＭＯＳＦＥＴ等の能動領域（発熱領域）２を配線基板３側に対向して搭載する、いわゆるフェースダウン方式で実装されている。また、ＭＯＳＦＥＴの場合、ソース、ドレイン、ゲートの各電極４と配線基板３とを接続するのは信号用バンプ５である。この信号用バンプ５としては、金（Ａｕ）、銅（Ｃｕ）等の金属や合金を用いた金属バンプや、はんだ、或いはそれらを積層した構造により構成されるはんだバンプを用いる。なお、信号用バンプ５の融点については、本実施例１の半導体モジュールをさらにリフロー工程でさらに大きい基板に搭載する場合、リフロー温度よりも融点が高い材料を用いることが望ましい。
【００２１】
図１（（ａ），（ｂ））には示していないが、この信号用バンプ５と接続する配線基板３内には各種の導電性層間貫通孔や配線層が存在し、配線基板３の裏面（主面と反対側の面）にレイアウトされた配線パターンと、本実施例１の半導体モジュールを搭載するさらに大きい基板上の電極のパターンのレイアウトにより、電気的に接続され、半導体モジュールとしての機能を発揮する。能動領域２と電気的な信号をやり取りするための電極４の位置関係は、例えば図２に示すようになっており、能動領域２の占める範囲の外側に電極４が配置され、この電極４に物理的に接続する形で信号用バンプ５を形成する。なお、図１（（ａ），（ｂ））には示していないが、半導体チップ１と配線基板３との間には、アンダーフィルやチップ基板間レジンと呼称される充填材が充填されている場合がある。また、半導体チップ１全体は、他の搭載部品とあわせて、レジン等のモールド材によりモールド（封止）されている場合が多い。
【００２２】
配線基板３は、図１（（ａ），（ｂ））ではビルドアップ基板等の多層配線基板であるとしているが、樹脂基板である必要はなく、ガラス系やアルミナ系のセラミック基板であっても構わないし、また、同じ樹脂基板でも、ビルドアップ基板でなくてももちろん構わない。この配線基板３には、半導体チップ１において損失として発生した熱（トランジスタ素子の駆動によって発生した熱）を基板裏面側に効率よく放熱するための放熱経路を形成する。以下、この放熱経路を放熱用ビア８と呼ぶ。放熱用ビア８の構造としては、基板３を形成したあとにドリルで貫通孔を形成し、側面に金属メッキを施し、さらに残る空間に充填材を充填する、貫通スルーホール方式や、基板の層ごとに放熱用ビアを形成していく、スタックドビア方式等の各種方法があるが、熱抵抗や信頼性上の仕様が満足できて、かつ、コスト的な目標仕様の範囲内で形成できるものであれば、どのような方式でも構わないが、図１（（ａ），（ｂ））では、このうち、貫通スルーホール方式の場合を代表して図示した。
【００２３】
図１に示す本発明の実施例においては、半導体チップ１内の能動領域２の占める範囲内に、電気的な信号をやり取りしない、放熱専用バンプ６を形成する。この放熱専用バンプ６は、好ましくは、信号専用バンプ５と同一材料、同一工程で形成することにより、材料や製造にかかるコストを低減できる。放熱専用バンプ６が接合される配線基板３側の表面（主面）には、放熱経路として、放熱用共通ベタ配線層７を配置することにより、離散的に配置された放熱専用バンプ６を伝わる熱を一旦放熱用共通ベタ配線層７で受け、それを放熱用ビア８に熱伝導で伝えることにより、放熱専用バンプ６と放熱用ビア８の位置が面内で一致していなくても（平面的に重なっていなくても）、温度差をあまり大きくすることなく、放熱用ビア８に熱をうまく伝えることができる。このような放熱用共通ベタ配線層の材料としては、信号用バンプ５を受ける配線基板３側の電極と同じ材料で構わない。また、配線基板３裏面側にも同様の放熱用共通ベタ配線層７を設けることで、本実施例１の半導体モジュールが実装されるさらに大きい基板への放熱もまた効率的に行うことが可能となるが、これらの放熱用共通ベタ配線層７は、複数の領域に分割されていても構わないし、放熱効果は若干低下するが、放熱用共通ベタ配線層７がない場合であっても、本発明の本質にはほとんど影響ないことは明らかである。
【００２４】
また、本発明の特徴として、放熱専用ビア６は電気的な信号を半導体チップ１と配線基板３との間でやり取りしない。このため、図３に示すように、能動領域２と放熱専用バンプ６との間には、絶縁層９があっても構わない。この絶縁層９の厚さは、半導体チップ１の面積とくらべて十分薄いため、絶縁層９があっても、信号用バンプ５まで熱を逃がすより、放熱専用バンプ６に熱を逃がす方が、能動領域２で発生する熱を配線基板３側に逃がすためには有効である。
【００２５】
一方、放熱専用バンプ６と信号専用バンプ５について、その位置関係を図４（（ａ），（ｂ））を用いて説明する。図４（（ａ），（ｂ））は、ＭＯＳＦＥＴの場合を代表して示した図で、シリコン等の半導体基板１０の上にエピタキシャル成長法等により半導体回路の層を形成する。図４（（ａ），（ｂ））では、この層をＥｐｉ−Ｓｉ層１１としたが、必ずしもシリコンだけで形成されているわけではなく、ＳｉＧｅ等の材料でも、化合物半導体の層でも構わない。この、Ｅｐｉ−Ｓｉ層１１の上にゲート電極１２、ゲート配線１２ａ、ソース電極１３、ドレイン電極１４を金属配線層等やポリシリコン等を用いて形成する。
【００２６】
ソース・ドレイン間を流れる電流をゲート電圧により制御するのであるが、ミクロ的には、このゲート電極１２のすぐ下のチャネル層と呼ばれる領域でＭＯＳＦＥＴが発熱する。従って、本来能動領域２自体離散的なものであるが、マクロ的には、このような領域が多数繰り返し配置されて、全体として一つか、少ない数の能動領域２を形成するのである。ゲート電極１２直下のチャネル層で発生した熱は、ゲート、ソース、ドレインの各電極やそれを半導体チップ１外部までつなぐ各配線、及び層間の絶縁膜１５を介して、絶縁膜１５や接続用パッド４ａの表面まで伝えられる。従来の技術では、図８に示すように、信号用バンプ５を能動領域から離れた位置に接続されることが多かった。特許文献１に示す公知技術では、ソース電極を能動領域２の占める範囲内に形成し、これを専用の巨大なソース電極パッドを用いて実装する方式を示しているが、このように、複数のパッドを異なる厚さ・材料で形成してモジュール実装構造とするのは、仮に放熱の面では問題なくても、材料も異なり、工程も別となるため、製造コストの面では高額になってしまうという問題点があるが、本実施例では、放熱専用バンプ６と信号用バンプ５は同一材料・同一高さ・同一工程で形成することができるため、コストを低減できるというメリットがある。
【００２７】
また、図４（（ａ），（ｂ））に示すように、放熱専用バンプ６は、絶縁膜１５を介して半導体チップ１の表面（主面）に形成されるのに対し、信号用バンプ５は、絶縁膜１５を貫通する導電性の貫通材料１７により電気的に回路と接続されて形成される。もちろん、特許文献１のように、これらのゲート、ソース、ドレイン電極及びそれと接続される信号用バンプ５の全て、もしくは一部が能動領域２の占める範囲内に配置さても放熱という観点からは同様の効果を得ることができる。なお、図４（（ａ），（ｂ））は半導体基板１０が下で、信号用バンプ５、放熱専用バンプ６が上になるように図示してるが、いわゆるフェースダウンのフリップチップ接続とする場合、この上下が逆転する形で配線基板３の上に半導体チップ１が搭載されているのである。
【００２８】
図１（（ａ），（ｂ））には、半導体チップ１が１枚搭載されている場合を示しているが、半導体チップ１の上に他の半導体チップ１が何層かスタック上に積み上げられている場合は、発熱量の最も大きい半導体チップ１を配線基板３に一番近い側に配置し、上記発熱量の大きい半導体チップ１から生じる熱については、放熱専用バンプ６を用いて配線基板３に逃がしても、半導体チップ１の温度上昇を抑制する効果がある。
【００２９】
なお、本実施例１では、半導体チップ１の主面の中央部に主たる能動領域（発熱領域）２が形成された例について説明したが、本発明はこれに限定されるものではなく、例えば、図９（実施例１の変形例である半導体チップの概略構成を示す模式的平面図）に示すように、主面の両端側に主たる能動領域２が形成された半導体チップ１ａにおいても適用可能である。
【実施例２】
【００３０】
本実施例２では、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が搭載された半導体チップを配線基板にフリップチップ方式で実装した半導体モジュールに本発明を適用した例について説明する。
【００３１】
図５及び図６は、本発明の実施例２である半導体モジュールに係る図であり、
図５は、半導体モジュールの概略構成を示す模式的断面図、
図６は、図５の半導体チップの概略構成を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＸ方向と直交とするＹ方向に沿う模式的断面図）である。
【００３２】
図５に示す本発明の実施例２においては、配線基板３に放熱用ビア１８ａ及び電極１８ｂを形成する。この放熱用ビア１８ａ及び電極１８ｂは、表裏面が銅メッキ等の導電性・高熱伝導性材料で形成された配線層で、層間が貫通スルーホール方式等で電気的・熱的に接続されたものである。この放熱用ビア１８ａ及び電極１８ｂには、バイポーラトランジスタのコレクタ層内で発生した熱が、エミッタ配線１９を経由してエミッタ兼放熱用バンプ２０に伝えられ、最終的に放熱用ビア１８ａ及び電極１８ｂから配線基板３外部に放熱される。パワートランジスタとしてヘテロ接合バイポーラトランジスタを搭載した半導体チップ（以下、ＨＢＴ素子と呼ぶ）２１は、必ずしもシリコンである必要はなく砒化ガリウム（ＧａＡｓ）等の化合物半導体であって構わない。特に、シリコンより熱伝導率が小さい砒化ガリウム等をＨＢＴ素子２１として用いた場合、ＨＢＴ素子２１内の熱抵抗が大きくなりやすいため、効果的な放熱経路を作成することが重要である。本実施例においては、ＨＢＴ素子２１内で発生した熱を、エミッタ配線１９を介して直接配線基板３に逃がすことができるため、バンプ５、２０以外に有効な放熱経路のない、フリップチップ接続方式のＨＢＴ素子２１であっても、熱抵抗を大きく上げることなく、効率的に放熱できる。
【００３３】
図６（（ａ），（ｂ））は、本実施例のＨＢＴ素子２１の内部構造の一部を示す断面図であるが、図４（（ａ），（ｂ））と同様、配線基板３に搭載されるときには上下が逆転した実装構造となる。図６（（ａ），（ｂ））に示すように、本実施例においては、半導体基板（及びエミッタ・ベース・コレクタ層）２２のコレクタ層で損失として熱が発生する。配線基板３搭載時にはエミッタ配線１９の上側に配線基板３が来る構造になるため、この半導体基板２２を拡散する熱は、最終的には図６（（ａ），（ｂ））の上方向に逃げ、図６（（ａ），（ｂ））のエミッタ兼放熱バンプ２０や信号用バンプ５、及び、図に示されてないアンダーフィル等の充填材を介して配線基板３に放熱される。実際の構造としては、エミッタ電極２６、エミッタ配線１９以外に、コレクタ電極及び配線２３、ベース電極及び配線２４が存在するが、発熱するのは、エミッタ電極の直下にあるコレクタ領域で、この領域とコレクタ電極・コレクタ配線２３までの距離はエミッタ電極２６、エミッタ配線１９までの距離よりはるかに大きいため、エミッタ配線１９を介した放熱経路の設計がフリップチップ接続時には非常に重要である。なお、最も温度差が発生しやすい絶縁層２５については、図６（（ａ），（ｂ））の構成の場合、エミッタ配線１９だけが発熱する領域から厚さ方向に直接熱を逃がせる構造になっており、コレクタ及びベース配線は図の外にあり、放熱経路として長くなるため、やはりエミッタ配線１９から直接熱を逃がすことが有効である。
【００３４】
以上、実施例１及び２において、本発明の効果を説明してきたが、能動領域２の占める範囲の中に放熱用のバンプ６もしくは２０を配置することにより、能動領域２で発生した熱を効率よく配線基板３側に逃がすことができる。このため、本発明の半導体モジュールでは、能動領域２の発熱による温度上昇を所定の値以下に保つことができ、温度の異常な上昇による特性の悪化や、構成部材の熱による破壊を防止し、信頼性の高い半導体モジュールを提供できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１である半導体モジュールの概略構成を示す図（（ａ）は図２のａ−ａ’線に沿う位置での模式的断面図，（ｂ）は図２のｂ−ｂ’線に沿う位置での模式的断面図）である。
【図２】図１の半導体チップの概略構成を示す模式的平面図である。
【図３】図１（ａ）の一部を拡大した模式的断面図である。
【図４】図２の半導体チップの内部構造を示す図（（ａ）は能動領域における模式的断面図，（ｂ）は非能動領域における模式的断面図）である。
【図５】本発明の実施例２である半導体モジュールの概略構成を示す模式的断面図である。
【図６】図５の半導体チップの概略構成を示す図（（ａ）はＸ方向に沿う模式的断面図，（ｂ）はＹ方向に沿う模式的断面図）である。
【図７】従来のフリップチップ接続した半導体モジュールの概略構成を示す図（（ａ）は図８のｃ−ｃ’線に沿う位置での模式的断面図，（ｂ）は図８のｄ−ｄ’線に沿う位置での模式的断面図）である。
【図８】図７の半導体チップの概略構成を示す模式的平面図である。
【図９】本発明の実施例１の変形例である半導体チップの概略構成を示す模式的平面図である。
【符号の説明】
【００３６】
１…半導体チップ、２…能動領域、３…配線基板、４…電極、４ａ…接続用パッド、５…信号用バンプ、６…放熱専用バンプ、７…放熱用共通ベタ配線層、８…放熱用ビア、９…絶縁層、１０…半導体基板、１１…Ｅｐｉ−Ｓｉ層、１２…ゲート電極、１２ａ…ゲート配線、１３…ソース電極・配線、１４…ドレイン電極・配線、１５…絶縁膜、１７…導電性貫通材、１８ａ…放熱用ビア、１８ｂ…電極、１９…エミッタ配線、２０…エミッタ兼放熱用バンプ、２１…ＨＢＴ素子、２２…半導体基板、２３…コレクタ電極及び配線、２４…ベース電極及び配線、２５…絶縁層、２６…エミッタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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