(57)【要約】【課題】撮像素子に用いられる光電変換装置において、トレンチ分離を用いることによって素子分離幅の微細化をするともに、暗電流やリーク電流を低減する。【解決手段】  ｐ型半導体層１０２及びｐ型半導体層１０２内に形成されたｎ型領域１０３を有するフォトダイオードと、フォトダイオードとそのフォトダイオードに対して隣接する半導体素子との間に形成された埋め込み絶縁膜１０４と、埋め込み絶縁膜１０４の下部に接して形成されｐ型半導体層１０２における不純物濃度よりも高い不純物濃度を有するｐ型のチャネルストップ領域１０６と、を有する光電変換装置において、チャネルストップ領域１０６は、埋め込み絶縁膜１０４の形成位置からフォトダイオード側への突き出し量が埋め込み絶縁膜１０４の形成位置から隣接する半導体装置側への突き出し量よりも大きくなるように形成する。【選択図】    図１
2007134639.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域及び該第１の半導体領域とＰＮ接合を構成する第２導電型の第２の半導体領域を有する光電変換素子と、前記光電変換素子と該光電変換素子に隣接する半導体素子との間に配された埋め込み絶縁膜と、前記埋め込み絶縁膜の下部に接して配され前記第１の半導体領域における不純物濃度よりも高い不純物濃度を有する前記第１導電型の第３の半導体領域と、を有する光電変換装置において、
前記第３の半導体領域は、前記埋め込み絶縁膜の形成位置から前記光電変換素子側への突き出し量が前記埋め込み絶縁膜の形成位置から前記隣接する半導体素子側への突き出し量よりも大きくなるように配されていることを特徴とする光電変換装置。
【請求項２】
第１導電型の第１の半導体領域及び該第１の半導体領域とＰＮ接合を構成する第２導電型の第２の半導体領域を有する光電変換素子と、前記光電変換素子と該光電変換素子に隣接する半導体素子との間に配された埋め込み絶縁膜と、前記埋め込み絶縁膜に沿って前記埋め込み絶縁膜の下部に接して配され前記第１の半導体領域における不純物濃度よりも高い不純物濃度を有する前記第１導電型の第３の半導体領域と、を有する光電変換装置において、
前記第３の半導体領域は、前記埋め込み絶縁膜に関して前記光電変換素子側に偏心して設けられていることを特徴とする光電変換装置。
【請求項３】
前記第２の半導体領域における前記光電変換素子としての光の入射側表面に、前記第１の半導体領域における不純物濃度よりも高い不純物濃度を有する前記第１の導電型の第４の半導体領域が形成され、前記第４の半導体領域は前記第３の半導体領域に接続する、請求項１または２に記載の光電変換装置。
【請求項４】
前記埋め込み絶縁膜は埋め込み酸化膜である、請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
前記埋め込み絶縁膜の少なくとも一部の上面に配線層が形成されている、請求項１乃至４のいずれか１項に記載の光電変換装置。
【請求項６】
前記配線層は、前記埋め込み絶縁膜の上面から前記光電変換素子側にはみ出して形成されている、請求項４に記載の光電変換装置。
【請求項７】
複数の画素を含み各画素ごとに単位セルを有する画素領域と、前記画素領域に接続する垂直走査回路及び水平走査回路とを有する撮像素子において、
前記単位セルは請求項１乃至６のいずれか１項に記載の光電変換装置を含むことを特徴とする撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及びそれを用いた撮像素子に関し、特に、ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどへの適用に適した光電変換装置及び撮像素子と、これらの撮像素子を用いた撮像システムに関する。
【背景技術】
【０００２】
半導体を用いた光電変換素子として、フォトダイオードが知られている。このような光電変換素子を有する光電変換装置を１次元あるいは２次元に配列した撮像素子は、ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどに数多く搭載されており、イメージセンサとしても知られている。撮像素子には、ＣＣＤ（電荷結合素子）撮像素子や増幅型固体撮像素子がある。これらの撮像素子は、単一の半導体基板上に多数のフォトダイオードを配置して構成されており、各フォトダイオード間には、これのフォトダイオードを電気的に分離するために、素子分離領域が形成されている。以下の説明において、光電変換素子とは、フォトダイオードのように光電変換によって信号電荷を発生する素子のことを指す。光電変換装置とは、光電変換素子と、その光電変換素子をその光電変換素子に隣接する他の半導体素子（トランジスタなど）から素子分離するための素子分離領域とを有するもののことを指す。そして、そのような光電変換装置の複数個を単一の半導体基板上に一体的に備えるものを撮像素子と呼ぶ。撮像素子では、個々の光電変換装置ごとに信号電荷を増幅するための増幅回路や、マトリクス状に配置した光電変換装置からの信号電荷を選択的に集めるための垂直走査回路及び水平走査回路なども設けられることが多い。
【０００３】
ところで、撮像素子では、１つの撮像素子に含まれる画素数が増加する傾向がある。画素数が増えたとしても撮像素子全体の大きさはそれほどは大きくならないから、１画素あたりの面積が減少する。１画素あたりの面積が縮小すれば、それに伴って、フォトダイオードの面積、特に、有効に光を受けることできる面積が減少する。フォトダイオードにおける受光面積の減少を抑制するためには、素子分離領域もより縮小させなければならない。また、受光面積が減少すればその分、入射光によって発生する信号電荷量も小さくなるから、より小さな信号電荷量に対応できるように、ノイズ成分となるフォトダイオードの暗電流もより小さくしていく必要が生じる。このように、撮像素子における画素数の増加に対応して、素子分離領域を縮小することと暗電流を減少させることの必要性が生じてきている。
【０００４】
増幅型固体撮像素子は、単位セルとして単位画素内に、光電変換を行うフォトダイオードと、フォトダイオードに蓄積された光電変換による信号電荷を増幅するトランジスタとを少なくとも備えている。そして増幅型固体撮像素子は、このような単位セルが２次元にマトリクス状に配置されるとともに、垂直走査回路（ＶＳＲ）と水平走査回路（ＨＳＲ）とが設けられた回路構成を有する。垂直走査回路（ＶＳＲ）により、画素行方向の信号線への各画素の信号読み出し、リセット動作が制御され、信号線に読み出された信号は一旦容量に保持され、その後、水平走査回路（ＨＳＲ）によって画素列ごとに水平出力線から順次出力されるようになっている。
【０００５】
図８は、単位セルにおいて増幅や信号の転送にＭＯＳトランジスタが用いられる従来の増幅型ＭＯＳ撮像素子（ＭＯＳイメージセンサ）における単位セル内の光電変換装置の断面構造を示したものである。この光電変換装置は、フォトダイオード部とそれを取り囲む素子分離領域とを備えている。図８に示されるように、例えばｎ型シリコン（Ｓｉ）半導体基板であるｎ型基板１５１上に、ｐ型半導体層１５２が設けられている。ｐ型半導体層１５２の上面には、フォトダイオード部を画定するための素子分離領域としての選択酸化膜１５４が形成されている。選択酸化膜１５４の開口部内においてｐ型半導体層１５２内にはｎ型領域１０３が設けられている。ｎ型領域１５３は、ｐ型半導体層１５２とともにフォトダイオードを構成する。ここでは、フォトダイオードの受光面積に相当する、選択酸化膜１５４の開口部内のｎ型領域１５３の面積を限界まで大きくする構造になっている。ｎ型領域１５３の表面には、フォトダイオード表面からの暗電流抑制のために、ｐ型領域１５８が形成されている。選択酸化膜１５４の外側の位置でｐ型半導体層１５２の表面には、フォトダイオードからの信号電荷の読出しなどに用いられるトランジスタのｎ型のソースドレイン領域１５７が設けられている。このソースドレイン領域１５７とフォトダイオードのｎ型領域１０３とのパンチスルー耐圧を向上するために、選択酸化膜１５４の下側にあたる位置のｐ型半導体層１５２には、高濃度のＰ型不純物を含むチャネルストップ領域１５６が形成されている。この選択酸化膜１５４の上には、トランジスタに対する配線層１５５が設けられてる。チャネルストップ領域１５６は、素子分離用の選択酸化膜１５４の上の配線層１５５にハイ(HIGH)レベル（例えば＋５Ｖ）の電位が印加された場合でも、配線層１５５の下部において少数キャリア濃度上昇を抑制し、フォトダイオードへの暗電流拡散を防止するに十分な不純物濃度で形成されている。
【０００６】
しかしながら上述した光電変換装置は、典型的にはＬＯＣＯＳ膜である選択酸化膜１５４を素子分離領域として使用しているため、このような光電変換装置を用いる撮像素子の平面サイズに占める素子分離領域の面積が大きくなり、見掛け上の受光効率が低下するという問題点がある。そこで、素子分離領域として、トレンチ分離領域などとして知られている埋め込み酸化膜を用いるものが提案されている。
【０００７】
図９に示した光電変換装置は、素子分離領域をより微細化するために、埋め込み酸化膜による素子分離形成方法であるＳＴＩ（Shallow Trench Isolation；狭いトレンチ分離）を適用したものであり、図８に示す光電変換装置において素子分離領域として選択酸化膜の代わりに埋め込み酸化膜１５４Ａが用いたものである。トレンチ分離領域として設けられている埋め込み酸化膜１５４Ａの下側には、Ｐ型のチャネルストップ層１５６が形成されている。しかしながらこの光電変換装置では、チャネルストップ層１５６とその隣接するソースドレイン領域１５７のｎ+領域との距離ｅが小さくなるため、接合耐圧が低下する、あるいは接合間のリーク電流が増大してしまうという問題がある。また、埋め込み酸化膜１５４Ａの下方にのみチャネルストップ層１５６が形成されているので、埋め込み酸化膜１５４Ａの側壁部分から発生する暗電流がｎ型領域１５３に流れ込み、Ｓ／Ｎ（信号対ノイズ比）が劣化するという問題が生じる。特にトレンチ分離構造はその製造プロセスにおいて半導体基板に大きなストレスを与えるので、埋め込み酸化膜１５４Ａの周囲の半導体層に欠陥やダメージが多発し、暗電流は増大しがちである。
【０００８】
特許文献１（特開２００３−１４２６７４号公報）は、素子分離領域としてＳＴＩを用いた固体撮像素子に関するものである。この公報は、Ｐ型シリコン基板上に配置された光電変換部と信号走査回路部を含む複数の単位セルと、光電変換部と信号走査回路部とを分離するトレンチ分離領域と、トレンチ分離領域に接して形成されたＰ型の素子分離拡散層とを有する構成を備えるＣＭＯＳイメージセンサを開示している。図１０は、特許文献１に示されたＣＭＯＳイメージセンサの単位セルの光電変換装置部分の断面を模式的に示したものである。図１０に示すものは、図８に示す構成において、素子分離領域として、トレンチ分離領域として設けられた埋め込み酸化膜１５４Ａを用いるとともに、埋め込み酸化膜１５４Ａに接するように、Ｐ型の素子分離拡散層１５６Ａを設けたものである。素子分離拡散層１５６Ａは、図８、図９に示す光電変換装置におけるチャネルストップ層に相当するものである。この素子分離拡散層１５６Ａは、埋め込み酸化膜１５４Ａの底面下部において光電変換部を形成するフォトダイオード拡散層（ｎ型領域１５３）より深い位置にまで形成されるとともに、埋め込み酸化膜１５４Ａの側面にも形成されている。すなわち、埋め込み酸化膜１５４Ａの側壁は、Ｐ型の素子分離拡散層１５６Ａで覆われている。
【特許文献１】特開２００３−１４２６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、素子分離領域としてＳＴＩを用いるとともに、暗電流の抑制などを目的として埋め込み酸化膜側壁を素子分離拡散層で覆った場合には、結果としてチャネルストップ領域の形成面積が広くなる。その結果、微細な素子分離領域を形成できるＳＴＩを用いているにも関わらずフォトダイオード周辺の素子分離領域を微細化できない、という問題を生ずる。
【００１０】
そこで本発明の目的は、ＳＴＩを用いることによって素子分離幅の微細化を実現することができるとともに、暗電流やリーク電流を低減できて高いＳ／Ｎを有する光電変換装置を提供することにある。
【００１１】
本発明の別の目的は、ＳＴＩを用いることによって素子分離幅の微細化を実現することができるとともに、光電変換装置における暗電流やリーク電流を低減できて高いＳ／Ｎを有する撮像素子を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の光電変換装置は、第１導電型の第１の半導体領域及びその第１の半導体領域とＰＮ接合を構成する第２導電型の第２の半導体領域を有する光電変換素子と、光電変換素子とその光電変換素子に隣接する半導体素子との間に配された埋め込み絶縁膜と、埋め込み絶縁膜の下部に接して配され第１の半導体領域における不純物濃度よりも高い不純物濃度を有する第１導電型の第３の半導体領域と、を有する光電変換装置において、第３の半導体領域は、埋め込み絶縁膜の形成位置から光電変換素子側への突き出し量が埋め込み絶縁膜の形成位置から隣接する半導体素子側への突き出し量よりも大きくなるように配されていることを特徴とする。
【００１３】
このような光電変換装置は、例えば、第３の半導体領域が、埋め込み絶縁膜に沿って埋め込み絶縁膜の下部に接して形成されるとともに、埋め込み絶縁膜に関して光電変換素子側に偏心して設けられているものである。
【００１４】
本発明の光電変換装置においては、暗電流をさらに減少させるために、第２の半導体領域における光電変換素子としての光の入射側表面に、第１の半導体領域における不純物濃度よりも高い不純物濃度を有する第１の導電型の第４の半導体領域を形成し、第４の半導体領域は第３の半導体領域に接続するようにすることが好ましい。
【００１５】
本発明において埋め込み絶縁膜は、光電変換素子（例えばフォトダイオード部）を隣接する半導体素子から素子分離するためのものであって、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有する埋め込み酸化膜からなっている。本発明では、このような埋め込み絶縁膜の少なくとも一部の上面には配線層が形成されることが多い。この場合、配線層は、埋め込み絶縁膜の上面から光電変換素子側にはみ出して形成されていてもよい。
【００１６】
本発明の撮像素子は、複数の画素を含み各画素ごとに単位セルを有する画素領域と、画素領域に接続する垂直走査回路及び水平走査回路とを有する撮像素子において、単位セルが本発明の光電変換装置を含むことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ＳＴＩにより素子分離幅の微細化を実現しつつ、光電変換素子の暗電流、リーク電流を低減できて高いＳ／Ｎを実現する光電変換装置及び撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。
【００１９】
（第１の実施形態）
（実施形態１）
図１及び図２は、それぞれ、本発明の第１の実施形態の光電変換装置の構成を示す断面図及び平面図であり、図３は、この光電変換装置における１画素分の等価回路図である。
【００２０】
図１に示すように、例えばシリコンからなるｎ型の半導体基板１０１上に、ｐ型半導体層１０２が形成されている。ｐ型半導体層１０２の上面の一部には、ｐ型半導体層１０２とともに光電変換素子となるフォトダイオードを形成するｎ型領域１０３が設けられており、ｎ型領域１０３を取り囲むように、素子分離用のＳＴＩ構造を有する埋め込み絶縁膜１０４が設けられている。埋め込み絶縁膜１０４の上には、ポリシリコンからなる配線層１０５が設けられている。配線層１０５としては、ポリシリコン配線層の代わりに金属配線層を用いてもよい。この光電変換装置では、光電変換による信号電荷の蓄積領域となるｎ型領域１０３は、埋め込み絶縁膜１０４の底部よりも深い位置に形成されている。これによってより多くの電荷を蓄積することが可能となる。埋め込み絶縁膜１０４の外側の位置においてｐ型半導体層１０２の表面には、隣接するＭＯＳトランジスタのソースドレイン領域１０７が配置している。
【００２１】
埋め込み絶縁膜１０４の底面下部の位置において、ｐ型不純物を拡散させたチャネルストップ領域１０６が設けられている。チャネルストップ領域１０６におけるｐ型不純物濃度は、ｐ型半導体層１０２におけるｐ型不純物濃度よりも高くなっている。このチャネルストップ領域１０６は、埋め込み酸化膜１０４の側壁のうち、フォトダイオード側の側壁にも接するように形成されている。埋め込み酸化膜１０４の側壁のうち、フォトダイオード側でない方の側壁には、チャネルストップ領域１０６は形成されていない。したがって、隣接するＭＯＳトランジスタのソースドレイン領域１０７は、埋め込み絶縁膜１０４Ａに対して接する程度まで接近して設けられている。
【００２２】
暗電流を低減させるために、ｎ型領域１０３の表面には、Ｐ型半導体領域１０８が設けられている。Ｐ型半導体領域１０８は、チャネルストップ領域１０６のうち埋め込み絶縁膜１０４Ａの側壁に接している部分に対して接している。Ｐ型半導体領域１０８におけるＰ型不純物濃度は、チャネルストップ領域１０６でのＰ型不純物濃度よりも高く設定されている。当然のことながらこの光電変換素子では、フォトダイオード部に対する光は、Ｐ型半導体領域１０８側からｎ型領域１０３に入射する。
【００２３】
このように本実施形態では、チャネルストップ領域１０６は、ＳＴＩ（埋め込み酸化膜１０４）の側部（側壁）からフォトダイオード部側には突き出るが、フォトダイオードが形成されていない側に対してはＳＴＩの側部から突き出ないように設けられている。フォトダイオードが形成されていない領域は、フォトダイオード以外の半導体素子、例えば隣接するＭＯＳトランジスタの形成領域である。したがって、チャネルストップ領域１０６の突き出しをこのように設定すると、暗電流の抑制に必要なチャネルストップ領域は確保しつつ、全体としての素子分離領域の面積を小さく維持することができる。それにより、素子の微細化とＳＴＩ界面で発生する暗電流の低減の両立を達成することができる。ここで、全体としての素子分離領域の面積とは、チャネルストップ領域の面積も含んだ素子分離領域の形成面積のことである。
【００２４】
なお、このような素子の微細化とＳＴＩ界面で発生する暗電流の低減の両立の達成という効果は、フォトダイオードが形成されていない領域に向かって、チャネルストップ領域が埋め込み酸化膜の端部から突き出ていない場合のみに達成されるものではない。フォトダイオードを他の半導体素子から素子分離するための埋め込み絶縁膜が設けられている場合、暗電流の抑制のためにその埋め込み絶縁膜に対応してチャネルストップ領域が設けられる。このとき、埋め込み絶縁膜の形成位置に対してチャネルストップ領域の形成位置をフォトダイオード側に偏心させることによっても、上述した効果は達成される。すなわち、埋め込み絶縁膜の端部から他の半導体素子側にチャネルストップ領域が突き出ている場合であっても、フォトダイオード側へのチャネルストップ領域の突き出し量が他の半導体素子側へのチャネルストップ領域の突き出し量よりも大きくなるようにすることによって、素子の微細化とＳＴＩ界面で発生する暗電流の低減の両立とが達成される。
【００２５】
以上の説明において、フォドダイオードのｐｎ接合を構成するためのｎ型領域１０３は、埋め込み絶縁膜１０４の底面よりも深い位置に形成されている。しかしながら、Ｐ型のチャネルストップ領域１０６とＰ型半導体領域１０８とによってＳＴＩからの暗電流が抑制できる構造であれば、ｎ型領域１０３を浅い部分に形成することも可能である。
【００２６】
次に図１〜図３を用いて、上述した光電変換装置を有する撮像素子の１画素分の構成を説明する。図２のＡ−Ａ’線に沿った断面が図１に示す断面図に対応する。図２及び図３において、光電変換を実行するフォトダイオードは符号２０１で表されている。図２において、フォトダイオード２０１を示す矩形の領域は図１におけるｎ型領域１０３の形成領域を示している。符号２０２の破線で示された領域は、リセットＭＯＳトランジスタ２０２の形成位置を示し、符号２０３の破線で示された領域は、転送ＭＯＳトランジスタ２０３の形成位置を示している。符号２０４の破線で示された領域は、電圧変換用のＭＯＳトランジスタ２０４の形成位置を示し、符号２０５の破線で示された領域は、行選択トランジスタ２０５の形成位置を示し、符号２０６の破線で示された領域は、フローティングディフュージョン（ＦＤ）２０６領域の形成位置を示している。また、網掛け領域は、配線層１０５の形成位置を示し、「□」は、コンタクトホールの形成位置を示している。
【００２７】
図３は、１画素分の回路に構成する単位セル２００の回路構成を示している。光電変換をするためのフォトダイオード２０１のアノード（ｐ型半導体層１０２）には接地電位が与えられている。フォトダイオード２０１のカソード（ｎ型領域１０３）は、フォトダイオード２０１の信号電荷を読み出すための転送ＭＯＳトランジスタ２０３の一端に接続している。転送ＭＯＳトランジスタ２０３の他端は、フォトダイオード２０１及びＦＤ領域２０６をリセットするためのリセットＭＯＳトランジスタ２０２の一端に接続するとともに、読み出した電荷を電圧変換するためのＭＯＳトランジスタ２０４のゲートに接続している。ＭＯＳトランジスタ２０４は、ソースフォロアとして動作して電圧変換を行うものであって、図２に示すように、ＦＤ領域２０６と接続されている。ＭＯＳトランジスタ２０４の一端とリセットＭＯＳトランジスタ２０２の他端は、いずれも、例えば電圧Ｖddを与える電源線２１０に接続している。ＭＯＳトランジスタ２０４の他端と信号線２１１との間には、ＭＯＳトランジスタ２０４すなわちソースフォロアアンプの出力を信号線２１１に選択的に出力するための行選択ＭＯＳトランジスタ２０５が挿入されている。このように単位セル２００は、１個のフォトダイオード２０１と４個のＭＯＳトランジスタ２０２〜２０５を備えている。
【００２８】
リセットＭＯＳトランジスタ２０２のゲートには制御信号としてリセット信号φresが与えられている。転送ＭＯＳトランジスタ２０３のゲートには制御信号として転送信号φtxが与えられている。行選択ＭＯＳトランジスタ２０５のゲートには制御信号として行選択信号φselが与えられる。
【００２９】
この単位セルでは、光電変換によってフォトダイオード２０１において生成した信号電荷は、転送ＭＯＳトランジスタ２０３を介してＦＤ領域２０６に転送され、ＦＤ領域２０６に接続しているＭＯＳトランジスタ２０４のゲートに入力される。ＭＯＳトランジスタ２０４はソースフォロアアンプとして信号電荷を増幅して電圧信号に変換する。電圧変換された信号は、行選択ＭＯＳトランジスタ２０５を介して信号線２１１上に出力される。
【００３０】
次に、図４に示すタイミングチャートを用いて、図３に示した回路の動作を説明する。
【００３１】
まず、フォトダイオード２０１をリセットするために、信号φres，φtxをハイレベルにすることによってリセットＭＯＳトランジスタ２０２及び転送ＭＯＳトランジスタ２０３をオン（ＯＮ）状態にする。その結果、フォトダイオード２０１はリセットされる。その後、転送信号φtxをロー(LOW)レベルにして転送ＭＯＳトランジスタ２０３をオフ（ＯＦＦ）状態とする。この状態からフォトダイオード２０１は、光電変換によって生じた信号電荷を蓄積する状態に入る。蓄積時間ｔsだけ経過した後に信号φresをローレベルにしてリセットＭＯＳトランジスタ２０２をオフ状態とし、同時に信号φselをハイレベルにすることによって選択ＭＯＳトランジスタ２０５をオン状態とする。この状態で信号φtxをハイレベルにすることにより、ＭＯＳトランジスタ２０４を活性化させた状態で転送ＭＯＳトランジスタ２０３がオン状態となるので、蓄積期間中にフォトダイオード２０１で発生した信号電荷が、信号線２１１上に読み出されることになる。
【００３２】
信号電荷を蓄積する状態では、ＦＤ領域２０６の電位はＶddの状態、例えば＋５Ｖの電圧が印加されたハイレベルの状態になっている。このとき、ＭＯＳトランジスタ２０４及びリセットＭＯＳトランジスタ２０２のゲート電位はハイレベルの状態であり、配線層１０５（図１参照）の電位もハイレベルになっている。なお、ここでいう配線層１０５は、ＦＤ領域２０６とＭＯＳトランジスタ２０４とを接続する配線層である。この配線層１０５の下側には埋め込み絶縁膜１０４が位置しており、埋め込み絶縁膜１０４の下面は半導体層に接しているから、配線層１０５に大きな電位が印加されることによって、この半導体層に少数キャリアが発生する。しかしながら本実施形態の光電変換装置では、埋め込み酸化膜１０４とｎ型領域１０３との間にＰ型のチャネルストップ領域１０６が介在している。そのため、配線層１０５の下方の位置で半導体層中に少数キャリアが発生したとしても、チャネルストップ領域１０６の存在によってその少数キャリアがｎ型領域１０３に拡散することが防止される。これにより、フォトダイオードでの暗電流を減少させることができ、高いＳ／Ｎを有する光電変換装置、撮像素子を実現することができる。
【００３３】
次に、図５を用いて、画素ごとの上述した単位セル２００の複数個を２次元に配置して構成される撮像素子すなわち増幅型ＭＯＳイメージセンサの全体の回路構成を説明する。
【００３４】
増幅型ＭＯＳイメージセンサの主要部は、単位セル２００が二次元状に配置された画素領域５０１と、その周辺に配置された水平走査回路５０２ａ、５０２ｂ、垂直走査回路５０３、ＣＴメモリ５０４ａ、５０４ｂ及び差動増幅器５０６ａ、５０６ｂとからなる。
【００３５】
画素領域５０１では、列方向に延びる上述した信号線２１１からなる列方向配線が複数配置されている。また、画素領域５０１には、それぞれが行方向に延びるリセットスイッチ線５０２、選択スイッチ線５０３及び転送スイッチ線５０６からなる行方向配線が複数配置されており、これら配線の交差部に画素（単位セル２００）が形成されている。
【００３６】
垂直走査回路５０３は、画素領域５０１の画素を行単位に選択する垂直シフトレジスタより構成されるものである。垂直走査回路５０３は、単位画素における転送ＭＯＳトランジスタ２０３、リセットＭＯＳトランジスタ２０２及び行選択ＭＯＳトランジスタ２０５のオン・オフ制御を行う。
【００３７】
ＣＴメモリ５０４ａ、５０４ｂは、垂直走査回路５０３により選択された行の各単位セル２００から転送される信号電荷を記憶するアナログメモリである。ＣＴメモリ５０４ａは、奇数列の単位セル２００が接続された信号出力線２１１ごとにメモリ部を有し、ＣＴメモリ５０４ｂは、偶数列の単位セルが接続された信号出力線２１１ごとにメモリ部を有する。これらＣＴメモリ５０４ａ、５０４ｂの各メモリ部は基本的に同じ構成であり、保持部（容量）ＣＴＮ、ＣＴＳと複数のＭＯＳトランジスタからなる。保持部ＣＴＮは、転送ＭＯＳトランジスタ２０３によりフォトダイオード２０１の信号をＭＯＳトランジスタ２０４のゲートに入力する前に読み出す基準電圧を保持する部分である。ここで基準電圧は、画素リセット解除直後の、リセットＭＯＳトランジスタ２０２に接続されている電源線２１０に応じた電位のことである。保持部ＣＴＳは、単位画素から転送された信号電荷に応じた電圧を保持する部分である。
【００３８】
水平走査回路５０２ａは、ＣＴメモリ５０４ａに記憶した各画素の信号電荷を順次読み出す水平シフトレジスタより構成されている。水平走査回路５０２ｂは、ＣＴメモリ５０４ｂに記憶した各画素の信号電荷を順次読み出す水平シフトレジスタより構成されている。
【００３９】
差動増幅器５０６ａは、水平走査回路５０２ａによってＣＴメモリ５０４ａから読み出された信号（電圧）を増幅するものである。差動増幅器５０６ｂは、水平走査回路５０２ｂによってＣＴメモリ５０４ｂから読み出された信号電荷を増幅するものである。
【００４０】
上記の増幅型ＭＯＳイメージセンサでは、まず、ブランキング期間中に、垂直走査回路５０３により選択された行の各単位セル２００の信号電荷がＣＴメモリ５０４ａ、５０４ｂに転送されて記憶される。その後、水平走査期間において、水平走査回路５０２ａ、５０２ｂによりＣＴメモリ５０４ａ、５０４ｂに記憶された信号電荷が順次読み出される。ＣＴメモリ５０４ａ、５０４ｂから読み出された信号電荷はそれぞれ差動増幅器５０６ａ、５０６ｂにて増幅され、一連の映像信号として外部へ出力される。
【００４１】
次に、本実施形態の光電変換装置の形成するための工程を説明する。本実施形態の光電変換装置は、上述した従来の光電変換装置と比べ、Ｐ型のチャネルストップ領域１０６の形成位置や形状が異なっているので、ここでは、チャネルストップ領域１０６を形成するための工程を中心にして、図６を用いて説明する。
【００４２】
ｎ型の半導体基板１０１を用意し、その表面において、素子分離領域となる位置に埋め込み酸化膜１０４を例えば厚さ１５０ｎｍで設け、素子分離領域以外の領域である素子領域に犠牲酸化膜１００２を例えば厚さ１５ｎｍで設ける。ここでの素子領域とは、フォトダイオードの形成領域と他の半導体素子の形成領域を含む領域のことである。その後、ｐ型不純物を導入して、図６（ａ）に示すように、ｐ型半導体層１０２を形成する。
【００４３】
次に、基板表面にレジストを塗布し、パターニングを行ってレジスト領域１００４を形成する。このときレジスト領域１００４は、基本的には埋め込み酸化膜１０４の形成位置以外の場所に設けられる。実際には、レジスト領域１００４は、図６（ｂ）に示すように、隣接するＭＯＳトランジスタのソースドレイン領域が形成されるべき位置から埋め込み酸化膜１０４上にはみ出すように設けられている。埋め込み酸化膜１０４の幅にもよるが、ソースドレイン領域と埋め込み酸化膜１０４との境界から埋め込み酸化膜１０４側に向かって例えば０．１５μｍの領域はレジストによって覆われるようにする。また、素子分離用の埋め込み酸化膜１０４で囲まれた領域すなわちフォトダイオードの形成領域においては、埋め込み酸化膜１０４の端部からフォトダイオードの形成領域側に向けて、レジスト領域１００４は後退して設けられている。すなわち、レジストにおける開口部が、埋め込み酸化膜１０４の端部からフォトダイオード側に例えば０．２μｍだけ突き出ている。
【００４４】
このようにレジスト領域１００４が形成された状態で、埋め込み酸化膜１０４を突き抜ける条件を採用して、Ｐ型不純物、例えばホウ素イオン（Ｂ+）を加速電圧１２０ｋｅＶ、ドーズ量１．５×１０13 ｃｍ-2の条件で注入し、チャネルストップ領域のうち埋め込み酸化膜１０４の底面に接する部分を形成する。さらに、埋め込み酸化膜１０４の側壁に接する部分のチャネルストップ領域を形成するために、例えばホウ素イオンを８０ｋｅＶ、６×１０12 ｃｍ-2の条件で連続してイオン注入する。その結果、図６（ｂ）に示すように、チャネルストップ領域１０６が形成される。
【００４５】
その後、いったんレジスト領域１００４を除去し、再度、レジストを塗布しパターニングする。フォトダイオードの形成領域に対して例えばホウ素イオンを１５ｋｅＶ、６×１０13 ｃｍ-2の条件で注入し、さらに、４００ｋｅＶ、４×１０12ｃｍ-2の条件で注入することによってｎ型領域１０３及びＰ型半導体領域１０８を形成する。その後、半導体基板表面に、隣接するＭＯＳトランジスタのソースドレイン領域１０７を形成することによって、図１に示す光電変換装置が形成される。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態の光電変換装置について説明する。図７は第２の実施形態の光電変換装置の構成を示す断面図である。図７において、図１におけるものと同一の構成要素には、同一の参照符号が付与されている。
【００４７】
第２の実施形態の光電変換装置は、第１の実施形態の光電変換装置と同様の構成のものであるが、埋め込み酸化膜１０４の幅ａが配線層１０５の幅ｂと等しいかあるいは狭くなっている（すなわちａ≦ｂ）ことを特徴とするものである。
【００４８】
この光電変換装置では、配線層１０５は、埋め込み酸化膜１０４上の位置からフォトダイオード側に向かって幅ｃだけ突き出るようにして設けられている。また、埋め込み酸化膜１０４の端部の位置とｎ型領域１０３の形成領域との間の距離はｄであり、Ｐ型のチャネルストップ領域１０６は埋め込み酸化膜１０４の下側からこの距離ｄだけフォトダイオード側に突き出ていることになる。ここで幅ｃと幅ｄとを比べるとｃ≦ｄの関係にある。また、Ｐ型半導体領域１０８におけるｐ型不純物の濃度は、ｐ型半導体層１０２におけるｐ型不純物濃度よりも高濃度であるものの、第１の実施形態の場合と異なり、チャネルストップ領域１０６の表面でのｐ型不純物濃度と同等かそれよりも低濃度となっている。
【００４９】
第２の実施形態の光電変換装置においても、チャネルストップ領域１０６は、埋め込み酸化膜１０４の側部からフォトダイオード部側には突き出るが、隣接するＭＯＳトランジスタの形成領域側には突き出てはいない。したがって、暗電流の抑制に必要なチャネルストップ領域は確保しつつ、全体としての素子分離領域の面積を小さく維持することができ、素子の微細化とＳＴＩ界面で発生する暗電流の低減の両立を達成することができる。
【００５０】
次に、第２の実施形態の光電変換装置の製造工程を説明する。この製造工程は第１の実施形態の場合と大きくは違わないので、上述した図６を用いて製造工程を説明することとする。
【００５１】
上述の場合と同様に、ｎ型の半導体基板１０１の表面に、素子分離領域となる位置に埋め込み酸化膜１０４を例えば厚さ２５０ｎｍで設け、素子分離領域以外の領域（素子領域）に犠牲酸化膜１００２を例えば厚さ１５ｎｍで形成する。その後、ｐ型半導体層１０２を形成する。
【００５２】
次に、第１の実施形態の場合と同様にレジスト領域１００４を形成する。この場合、レジスト領域１００４の開口部の埋め込み酸化膜１０４の端部からの突き出し量は、その後に形成される配線層１０５の突き出し量よりも大きく設定されている。上述のようにレジストにおける開口部が埋め込み酸化膜１０４の端部からフォトダイオード側に０．２μｍだけ突き出ているとして、配線層１０５の突き出し量としては例えば０．１μｍが用いられる。
【００５３】
このようにレジスト領域１００４が形成された状態で、埋め込み酸化膜１０４を突き抜ける条件を採用して、Ｐ型不純物、例えばホウ素イオンを１２０ｋｅＶ、１．５×１０13 ｃｍ-2の条件で注入する。引き続いて例えばホウ素イオンを８０ｋｅＶ、６×１０12 ｃｍ-2の条件でイオン注入する。その結果、図６（ｂ）に示すように、チャネルストップ領域１０６が形成される。
【００５４】
その後、いったんレジスト領域１００４を除去し、再度、レジストを塗布しパターニングする。フォトダイオードの形成領域に対して例えばホウ素イオンを１５ｋｅＶ、６×１０13 ｃｍ-2の条件で注入し、さらに４００ｋｅＶ、４×１０12ｃｍ-2の条件で注入することで、ｎ型領域１０３及びＰ型半導体領域１０８を形成する。その後、半導体基板表面に、隣接するＭＯＳトランジスタのソースドレイン領域１０７を形成することによって、図７に示す光電変換装置が形成される。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態の光電変換装置を示す断面図である。
【図２】第１の実施形態の光電変換装置を用いる単位セルの平面図である。
【図３】図１及び図２に示す光電変換装置を用いる単位セルの等価回路図である。
【図４】第１の実施形態の光電変換装置の動作を示すタイミングチャートである。
【図５】撮像素子の一例である増幅型ＭＯＳイメージセンサの全体構成を示すブロック図である。
【図６】光電変換装置の形成工程を説明する断面図である。
【図７】本発明の光電変換装置の第２の実施形態の断面図である。
【図８】選択酸化膜によって素子分離が行われる従来の光電変換装置の構成を示す断面図である。
【図９】埋め込み酸化膜によって素子分離が行われる従来の光電変換装置の構成を示す断面図である。
【図１０】埋め込み酸化膜によって素子分離が行われる従来の光電変換装置の構成の別の例を示す断面図である。
【符号の説明】
【００５６】
１０１    ｎ型半導体基板
１０２    ｐ型半導体層
１０３    ｎ型領域
１０４    埋め込み酸化膜
１０５    配線層
１０６    チャネルストップ領域
１０７    ソースドレイン領域
１０８    Ｐ型半導体層
２００    単位セル
２０１    フォトダイオード
２０２    リセットＭＯＳトランジスタ
２０３    転送ＭＯＳトランジスタ
２０４    ＭＯＳトランジスタ
２０５    行選択ＭＯＳトランジスタ
２０６    フローティングディフージョン（ＦＤ）領域
１００２    犠牲酸化膜
１００４    レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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