(57)【要約】【課題】本発明は、正規の信号入力に対する出力応答を遅滞させることなく、そのノイズ耐性を高めることが可能なレジスタ回路を提供することを目的とする。【解決手段】本発明に係るレジスタ回路１は、そのデータ入力端及びクロック入力端が各々共通に接続された複数のフリップフロップ（図１では３個のフリップフロップＦＦ１〜ＦＦ３）を有して成るレジスタ部１０と、レジスタ部１０の各出力信号ｏｕｔ１〜ｏｕｔ３について多数決演算を行う多数決演算部２０と、を有し、多数決演算部２０で得られる多数決演算信号Ｓｏを最終出力とするレジスタ回路であって、さらに、多数決演算信号Ｓｏを定期的に或いは不定期的にレジスタ部１０に帰還入力するレジスタリフレッシュ部３０を備えている構成とされている。【選択図】図１
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【特許請求の範囲】
【請求項１】
そのデータ入力端及びクロック入力端が各々共通に接続された複数のフリップフロップを有して成るレジスタ部と、前記複数のフリップフロップの各出力信号について多数決演算を行う多数決演算部と、を有し、前記多数決演算部で得られる多数決演算信号を最終的なレジスタ出力として後段に送出するレジスタ回路であって、さらに、前記多数決演算信号を定期的或いは不定期的に前記レジスタ部に帰還入力するレジスタリフレッシュ部を備えていることを特徴とするレジスタ回路。
【請求項２】
前記レジスタリフレッシュ部は、入力データ信号と前記多数決演算信号の入力を受け、通常時には前記入力データ信号を前記レジスタ部のデータ入力端に送出する一方、所定のタイミング信号が入力されたときには前記入力データ信号に代えて前記多数決演算信号を前記レジスタ部のデータ入力端に送出するセレクタと；クロック信号と前記タイミング信号の論理和演算を行い、その演算結果を前記レジスタ部のクロック入力端に送出する論理和演算器と；を有して成ることを特徴とする請求項１に記載のレジスタ回路。
【請求項３】
前記複数のフリップフロップとして、セット付きフリップフロップとリセット付きフリップフロップとを双方混在して有し、各フリップフロップには、そのセット信号及びリセット信号として、いずれも同一のロジック信号が入力されていることを特徴とする請求項１または請求項２に記載のレジスタ回路。
【請求項４】
前記複数のフリップフロップとして、そのデータ入力端に信号が直接入力されるものと反転入力されるものとを双方混在して有し、前者の出力信号は、前記多数決演算部に直接入力され、後者の出力信号は、その論理が再反転されてから前記多数決演算部に入力されることを特徴とする請求項１〜請求項３のいずれかに記載のレジスタ回路。
【請求項５】
クロック信号に応じて入力データ信号を保持するレジスタ回路を有して成る電気機器であって、前記レジスタ回路として、請求項１〜請求項４のいずれかに記載のレジスタ回路を有して成ることを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に応じて入力データ信号を保持するレジスタ回路及びこれを用いた電気機器に関するものであり、特に、そのノイズ対策技術に関するものである。
【背景技術】
【０００２】
図４は、レジスタ回路の一従来例を示すブロック図である。本図に示すように、従来のレジスタ回路は、例えば、単一のフリップフロップＦＦを用いて、クロック信号ＣＬに応じた入力データ信号Ｄｉの保持を行い、その出力信号Ｓｏを最終的なレジスタ出力として後段に送出する構成とされていた。
【０００３】
なお、本願発明に関連するその他の従来技術としては、例えば、特許文献１や特許文献２を挙げることができる。
【０００４】
特許文献１には、相異なる２つのクロックパルスを用いて、垂直同期信号の検出を２回行い、双方のタイミングで垂直同期信号が検出されたときにのみ、これを正規な垂直同期信号と判断して、その出力を許可する垂直同期信号分離回路が開示・提案されている。
【０００５】
また、特許文献２には、第１及び第２の比較手段から出力される検出信号をクロック信号及び反転クロック信号の変化のタイミングで保持する第１及び第２の保持手段を有して成り、両保持手段の保持する検出信号を判定することによって、ノイズのない安定したクロック検出信号を出力するクロック信号検出回路が開示・提案されている。
【０００６】
【特許文献１】特開平７−２９８０９２号公報
【特許文献２】特開平１１−３１９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
確かに、図４に示したレジスタ回路であれば、簡易な構成で、入力データ信号Ｄｉの論理保持を実現することが可能である。
【０００８】
しかしながら、上記従来のレジスタ回路では、静電気の印加やノイズの重畳によって、フリップフロップＦＦの出力信号Ｓｏが意図しない論理状態に変遷すると、図５に示すように、クロック信号ＣＬの次のトリガエッジが到来するまで、誤まった論理状態の出力信号Ｓｏが保持されてしまうため、当該レジスタ回路を搭載する電気機器の異常動作を招くおそれがあった。例えば、回路をリセットする機能を持つレジスタを構成するフリップフロップが誤動作すると、回路が意図せずにリセットされ、動作中の電子機器が止まってしまい、最悪の場合には電源を切るまで回復しないおそれがあった。
【０００９】
上述した異常動作の回避策としては、アナログ的観点からノイズ対策を施すことや、出力信号Ｓｏに基づく後段回路の動作仕様を変更することなどが考えられるが、前者は装置規模の拡大や装置価格の上昇を招きやすく、後者はユーザに不便を強いる形となるため、必ずしも最善の対策とは言えなかった。
【００１０】
なお、特許文献１、２の従来技術は、いずれも、複数並列接続されたフリップフロップの各出力を論理積演算して最終出力を生成する点において、本願発明とその構成が類似しているようにも見えるが、あくまでも、前者は、垂直同期信号の分離精度を高めるための技術であり、後者は、変化途中の不安定な比較結果を廃棄して確実なクロック検出信号を得るための技術であって、いずれも、本願発明とは、その解決しようとする課題や目的が異なるものであり、延いては、その本質的構成を異にするものであった。
【００１１】
特に、特許文献１、２の従来技術は、いずれも、本願発明と異なり、入力信号の検出を異なるタイミングで２回行う構成であるため、これらの従来技術をレジスタ回路のノイズ対策として適用した場合には、レジスタ出力の意図しない論理変遷を回避し得る反面、正規の信号入力に対する出力応答を遅滞させる形となり、レジスタ出力に基づく正規動作を即時に実行することができなくなるため、必ずしも好適な対策とは言えなかった。
【００１２】
本発明は、上記の問題点に鑑み、正規の信号入力に対する出力応答を遅滞させることなく、そのノイズ耐性を高めることが可能なレジスタ回路及びこれを用いた電気機器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係るレジスタ回路は、そのデータ入力端及びクロック入力端が各々共通に接続された複数のフリップフロップを有して成るレジスタ部と、前記複数のフリップフロップの各出力信号について多数決演算を行う多数決演算部と、を有し、前記多数決演算部で得られる多数決演算信号を最終的なレジスタ出力として後段に送出するレジスタ回路であって、さらに、前記多数決演算信号を定期的或いは不定期的に前記レジスタ部に帰還入力するレジスタリフレッシュ部を備えた構成（第１の構成）とされている。
【００１４】
なお、上記第１の構成から成るレジスタ回路にて、前記レジスタリフレッシュ部は、入力データ信号と前記多数決演算信号の入力を受け、通常時には前記入力データ信号を前記レジスタ部のデータ入力端に送出する一方、所定のタイミング信号が入力されたときには前記入力データ信号に代えて前記多数決演算信号を前記レジスタ部のデータ入力端に送出するセレクタと；クロック信号と前記タイミング信号の論理和演算を行い、その演算結果を前記レジスタ部のクロック入力端に送出する論理和演算器と；を有して成る構成（第２の構成）にするとよい。
【００１５】
また、上記第１または第２の構成から成るレジスタ回路は、前記複数のフリップフロップとして、セット付きフリップフロップとリセット付きフリップフロップとを双方混在して有し、各フリップフロップには、そのセット信号及びリセット信号として、いずれも同一のロジック信号が入力されている構成（第３の構成）にするとよい。
【００１６】
また、上記第１〜第３いずれかの構成から成るレジスタ回路は、前記複数のフリップフロップとして、そのデータ入力端に信号が直接入力されるものと反転入力されるものとを双方混在して有し、前者の出力信号は、前記多数決演算部に直接入力され、後者の出力信号は、その論理が再反転されてから前記多数決演算部に入力される構成（第４の構成）にするとよい。
【００１７】
また、本発明に係る電気機器は、クロック信号に応じて入力データ信号を保持するレジスタ回路を有して成る電気機器であって、前記レジスタ回路として、上記第１〜第４いずれかのレジスタ回路を有して成る構成（第５の構成）とされている。
【発明の効果】
【００１８】
上記したように、ロジック的観点からレジスタ回路の構成を見直すことにより、正規の信号入力に対する出力応答を遅滞させることなく、そのノイズ耐性を高めることができ、延いては、これを用いた電気機器の信頼性を向上することが可能となる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明に係るレジスタ回路の一実施形態を示すブロック図である。
【００２０】
本図に示すように、本実施形態のレジスタ回路１は、そのデータ入力端及びクロック入力端が各々共通に接続された３個のフリップフロップＦＦ１〜ＦＦ３を有して成るレジスタ部１０と、レジスタ部１０の各出力信号ｏｕｔ１〜ｏｕｔ３について多数決演算を行う多数決演算部２０と、を有し、多数決演算部２０で得られる多数決演算信号Ｓｏを最終的なレジスタ出力として後段に送出するレジスタ回路であって、さらに多数決演算信号Ｓｏを定期的或いは不定期的にレジスタ部１０に帰還入力するレジスタリフレッシュ部３０を備えた構成とされている。
【００２１】
なお、レジスタ部１０は、フリップフロップＦＦ１〜ＦＦ３のほかに、インバータＩＮＶ１〜ＩＮＶ２を有して成る。また、多数決演算部２０は、論理積演算器ＡＮＤ１〜ＡＮＤ２と、論理和演算器ＯＲ１〜ＯＲ２と、を有して成る。また、レジスタリフレッシュ部３０は、セレクタＭＵＸと、論理和演算器ＯＲと、を有して成る。
【００２２】
上記した各回路要素間の接続関係について、より具体的に説明する。
【００２３】
セレクタＭＵＸの一入力端は、入力データ信号Ｄｉの印加端Ｔ１に接続されている。セレクタＭＵＸの他入力端は、多数決演算信号Ｓｏの引出端Ｔ５に接続されている。セレクタＭＵＸの制御端及び論理和演算器ＯＲの一入力端は、いずれも、タイミング信号ＴＭの印加端Ｔ２に接続されている。論理和演算器ＯＲの他入力端は、クロック信号ＣＬの印加端Ｔ３に接続されている。
【００２４】
なお、セレクタＭＵＸは、入力データ信号Ｄｉと多数決演算信号Ｓｏの入力を受け、通常時（タイミング信号ＴＭのローレベル時）には入力データ信号Ｄｉをレジスタ部１０のデータ入力端に送出する一方、レジスタリフレッシュ時（タイミング信号ＴＭのハイレベル時）には入力データ信号Ｄｉに代えて多数決演算信号Ｓｏをレジスタ部１０のデータ入力端に送出する構成とされている。
【００２５】
フリップフロップＦＦ１、ＦＦ３のデータ入力端（Ｄ１、Ｄ３）は、いずれも、セレクタＭＵＸの出力端に直接接続されている。一方、フリップフリップＦＦ２のデータ入力端（Ｄ２）は、インバータＩＮＶ１を介して、セレクタＭＵＸの出力端に接続されている。
【００２６】
フリップフロップＦＦ１〜ＦＦ３のクロック入力端（ＣＫ１〜ＣＫ３）は、いずれも、論理和演算器ＯＲの出力端に共通接続されている。すなわち、論理和演算器ＯＲの演算結果は、フリップフロップＦＦ１〜ＦＦ３のクロック信号ＣＬ’に相当する。
【００２７】
フリップフロップＦＦ１、ＦＦ３のリセット端、及び、フリップフロップＦＦ２のセット端は、いずれも、ロジック信号ＳＲの印加端Ｔ４に共通接続されている。すなわち、ロジック信号ＳＲは、フリップフロップＦＦ１、ＦＦ３のリセット信号、並びに、フリップフロップＦＦ２のセット信号に相当する。
【００２８】
論理積演算器ＡＮＤ１の一入力端は、フリップフロップＦＦ１のデータ出力端（Ｑ１）に接続されている。論理積演算器ＡＮＤ１の他入力端は、インバータＩＮＶ２を介して、フリップフロップＦＦ２のデータ出力端（Ｑ２）に接続されている。論理積演算器ＡＮＤ２の一入力端は、論理和演算器ＯＲ１の出力端に接続されている。論理積演算器ＡＮＤ２の他入力端は、フリップフロップＦＦ３のデータ出力端（Ｑ３）に接続されている。論理和演算器ＯＲ１の一入力端は、フリップフロップＦＦ１のデータ出力端（Ｑ１）に接続されている。論理和演算器ＯＲ１の他入力端は、インバータＩＮＶ２を介して、フリップフロップＦＦ２のデータ出力端（Ｑ２）に接続されている。論理和演算器ＯＲ２の一入力端は、論理積演算器ＡＮＤ１の出力端に接続されている。論理和演算器ＯＲ２の他入力端は論理積演算器ＡＮＤ２の出力端に接続されている。論理和演算器ＯＲ２の出力端は、多数決演算信号Ｓｏの引出端Ｔ５に接続されている。
【００２９】
なお、上記構成から成るレジスタ回路１において、フリップフロップＦＦ１〜ＦＦ３はいずれも、クロック信号ＣＬ’の立上がりエッジをトリガエッジとして、データ入力端への入力信号に応じた出力信号ｏｕｔ１、出力信号ｏｕｔ２’、並びに、出力信号ｏｕｔ３の論理変遷を行う一方、次の立上がりエッジが到来するまでは、それまでの出力論理を維持する構成とされている。
【００３０】
また、多数決演算部２０は、レジスタ部１０から送出される出力信号ｏｕｔ１、出力信号ｏｕｔ２（インバータＩＮＶ２を介して得られる出力信号ｏｕｔ２’の反転信号）、並びに、出力信号ｏｕｔ３のうち、少なくとも２つがハイレベルである場合にのみ、多数決演算信号Ｓｏをハイレベルとし、その余の場合には、多数決演算信号Ｓｏをローレベルとするものである。
【００３１】
ただし、多数決演算部２０にて、多数決演算信号Ｓｏの論理変遷を行うか否かの閾値レベルは、上記に限定されるものではなく、任意に設定することが可能である。すなわち、本明細書中における「多数決演算」とは、必ずしも過半数論理の取得のみを一義的に意味するものではない。
【００３２】
次に、上記構成から成るレジスタ回路１の通常動作（正規フローによって、入力データ信号Ｄｉがアクティブとされた場合のレジスタ動作）について、図２を参照しながら詳細に説明する。
【００３３】
図２は、レジスタ回路１の通常動作を説明するためのタイミングチャートである。
【００３４】
図２に示すように、入力データ信号Ｄｉがアクティブ（本実施形態ではハイレベル）とされた場合、フリップフロップＦＦ１〜ＦＦ３では、その直後（本図では時刻ｔ１１）に到来するクロック信号ＣＬの立上がりエッジ（延いては、クロック信号ＣＬ’の立上がりエッジ）をトリガエッジとして、入力データ信号Ｄｉに応じた出力信号ｏｕｔ１、出力信号ｏｕｔ２’、並びに、出力信号ｏｕｔ３の論理変遷が行われ、以後、次のトリガエッジの到来（本図では時刻ｔ１２）まで、出力信号ｏｕｔ１、出力信号ｏｕｔ２’、並びに、出力信号ｏｕｔ３の論理状態が保持される。
【００３５】
すなわち、フリップフロップＦＦ１、ＦＦ３では、時刻ｔ１１の時点で、各々のデータ入力端（Ｄ１、Ｄ３）に印加されている入力データ信号Ｄｉが出力信号ｏｕｔ１及び出力信号ｏｕｔ３として伝達され、その論理状態がローレベルからハイレベルに遷移される。一方、フリップフロップＦＦ２では、時刻ｔ１１の時点で、インバータＩＮＶ１を介してデータ入力端（Ｄ２）に印加されている入力データ信号Ｄｉの反転信号が出力信号ｏｕｔ２’として伝達され、その論理状態がハイレベルからローレベルに遷移される。また、インバータＩＮＶ２では、出力信号ｏｕｔ２’の論理を再反転した出力信号ｏｕｔ２が生成され、その論理状態がローレベルからハイレベルに遷移される。
【００３６】
従って、多数決演算部３０で得られる多数決演算信号Ｓｏは、時刻ｔ１１の時点で遅滞なくローレベルからハイレベルに遷移され、以後、時刻ｔ１２に至るまで、その論理状態が保持される形となる。
【００３７】
次に、上記構成から成るレジスタ回路１のノイズ耐性向上動作（静電気の印加やノイズの重畳によって、出力信号ｏｕｔ１、出力信号ｏｕｔ２’、出力信号ｏｕｔ３のいずれかに意図しない論理変遷が生じた場合のレジスタ動作）について、図３を参照しながら詳細に説明する。
【００３８】
図３は、レジスタ回路１のノイズ耐性向上動作を説明するためのタイミングチャートである。
【００３９】
図３に示すように、静電気の印加やノイズの重畳により、時刻ｔ２１において、フリップフロップＦＦ１の出力信号ｏｕｔ１が意図せずローレベルからハイレベルに遷移された場合、当該出力信号ｏｕｔ１は、時刻ｔ２１以降、次のトリガエッジの到来（本図では時刻ｔ２２）まで、誤った論理状態に保持されることになる。一方、フリップフロップＦＦ２では、フリップフロップＦＦ１と異なり、その出力信号ｏｕｔ２’（延いては出力信号ｏｕｔ２）が正常な論理状態（出力信号ｏｕｔ２についてローレベル）に維持されているものとする。同様に、フリップフロップＦＦ３についても、その出力信号ｏｕｔ３が正常な論理状態（ローレベル）に維持されているものとする。
【００４０】
このように、複数のフリップフロップＦＦ１〜ＦＦ３を並列に用いてレジスタ部１０を構成した本実施形態のレジスタ回路１であれば、静電気の印加やノイズの重畳が生じたとしても、レジスタ部１０の全ての出力信号ｏｕｔ１〜ｏｕｔ３に対して、同時に意図しない論理変遷が生じる可能性は、各出力信号毎に見た場合に比べて当然に低くなる。
【００４１】
また、先述したように、多数決演算部２０は、レジスタ部１０から送出される出力信号ｏｕｔ１〜ｏｕｔ３のうち、少なくとも２つがハイレベルである場合にのみ、多数決演算信号Ｓｏをハイレベルとし、その余の場合には、多数決演算信号Ｓｏをローレベルとするものである。
【００４２】
従って、本実施形態のレジスタ回路１では、出力信号ｏｕｔ１〜ｏｕｔ３のいずれかに意図しない論理変遷が生じた場合でも、過半数に意図しない論理変遷が生じない限り、その最終的な多数決演算信号Ｓｏが正常な論理状態（ローレベル）に保持される形となる。
【００４３】
このように、本実施形態のレジスタ回路１であれば、静電気の印加やノイズの重畳が生じた場合であっても、多数決演算信号Ｓｏの意図しない論理変遷を回避することができるので、そのノイズ耐性を向上することが可能となる。
【００４４】
また、本実施形態のレジスタ回路１であれば、先出の図２で示したように、正規フローによる入力データ信号Ｄｉのハイレベル遷移に際して、遅滞なくそのレジスタ出力を行うことができるので、多数決演算信号Ｓｏが入力される後段回路において、これに基づく正規動作を即時に実行することが可能となる。
【００４５】
また、本実施形態のレジスタ回路１のように、レジスタ部１０から送出される出力信号ｏｕｔ１〜ｏｕｔ３の論理積演算を行うのではなく、その多数決演算信号Ｓｏを最終的なレジスタ出力とする構成であれば、正規フローによる入力データ信号Ｄｉのハイレベル遷移に際して、フリップフロップＦＦ１〜ＦＦ３のいずれか一の出力応答が遅延しただけならば、多数決演算信号Ｓｏを遅滞なくハイレベルに遷移させることができるので、遅滞なくそのレジスタ出力を行うことが可能となる。
【００４６】
また、本実施形態のレジスタ回路１は、レジスタリフレッシュ部３０にて、多数決演算信号Ｓｏを定期的或いは不定期的にレジスタ部１０に帰還入力する構成とされている。
【００４７】
図３に即して具体的に述べると、時刻ｔ２１にて、フリップフロップＦＦ１の出力信号ｏｕｔ１に意図しない論理変遷が生じた後、時刻ｔ２２にて、タイミング信号ＴＭがアクティブ（本実施形態ではハイレベル）とされたとき、レジスタリフレッシュ部３０では、セレクタＭＵＸからレジスタ部１０のデータ入力端に多数決演算信号Ｓｏが送出されるとともに、クロック信号ＣＬ’がアクティブ（本実施形態ではハイレベル）とされる。
【００４８】
これにより、フリップフロップＦＦ１〜ＦＦ３では、時刻ｔ２２におけるクロック信号ＣＬ’の立上がりエッジをトリガエッジとして、多数決演算信号Ｓｏに応じた出力信号ｏｕｔ１、出力信号ｏｕｔ２’、並びに、出力信号ｏｕｔ３の論理変遷が行われる。すなわち、出力信号ｏｕｔ１は、時刻ｔ２２の時点で、正常な論理状態（ローレベル）にリフレッシュされる形となる。
【００４９】
このような構成とすることにより、クロック信号ＣＬが長期間入力されない場合でも、出力信号ｏｕｔ１〜ｏｕｔ３は、クロック信号ＣＬの入力を待つことことなく、定期的或いは不定期的にリフレッシュされるので、出力信号ｏｕｔ１〜ｏｕｔ３の意図しない論理変遷が長期間にわたって度重なり、フリップフロップＦＦ１〜ＦＦ３の誤動作状態が蓄積して、多数決演算信号Ｓｏに意図しない論理変遷が生じる、といった事態を未然に回避することが可能となる。
【００５０】
特に、本実施形態の構成は、入力データ信号Ｄｉの非入力時にクロック信号ＣＬの供給を停止させるシステム（例えば、省電力モードを備えたシステム）への適用に際して、非常に好適な構成であると言える。
【００５１】
なお、本発明に係るレジスタ回路１を液晶ディスプレイ表示用ＬＳＩに適用する場合には、タイミング信号ＴＭとして、液晶ディスプレイの垂直同期信号や水平同期信号などを流用することにより、定期的なレジスタリフレッシュを実現することができる。
【００５２】
また、本発明に係るレジスタ回路を携帯電話端末などの通信機器に適用する場合には、タイミング信号ＴＭとして、フレーム同期信号やパケット同期信号などを流用することにより、定期的なレジスタリフレッシュを実現することができる。
【００５３】
また、タイミング信号ＴＭの印加端Ｔ２をＣＰＵバスに繋いだり、外部ピンに割り付けたりすることで、ユーザの任意による不定期的なレジスタリフレッシュを実現することが可能となる。
【００５４】
なお、ウェハ上におけるトランジスタの製造ばらつき（その閾値電圧の製造ばらつき）に起因して、出力信号ｏｕｔ１〜ｏｕｔ３が一方の論理状態（例えばハイレベル）に変遷しやすい傾向があった場合、フリップフロップＦＦ１〜ＦＦ３の論理保持形式（反転／非反転）が一律であると、全ての出力信号ｏｕｔ１〜ｏｕｔ３に対して、同時に意図しない論理変遷を生じやすくなる懸念がある。
【００５５】
そこで、本実施形態のレジスタ回路１は、レジスタ部１０を構成する複数のフリップフロップＦＦ１〜ＦＦ３として、そのデータ入力端に信号が直接入力されるフリップフロップＦＦ１、ＦＦ３と、そのデータ入力端に信号が反転入力されるフリップフロップＦＦ２とを双方混在して有し、前者の出力信号ｏｕｔ１、ｏｕｔ３は、多数決演算部２０に直接入力され、後者の出力信号ｏｕｔ２’は、その論理が再反転された出力信号ｏｕｔ２として多数決演算部２０に入力される構成とされている。
【００５６】
このような構成とすることにより、本実施形態のレジスタ回路１であれば、上記の懸念を払拭し得るばかりか、むしろ、トランジスタの製造ばらつきを逆に利用して、全ての出力信号ｏｕｔ１〜ｏｕｔ３に対して、同時に意図しない論理変遷が生じる危険性をより低減することができるので、そのノイズ耐性をより一層高めることが可能となる。
【００５７】
また、本実施形態のレジスタ回路１は、レジスタ部１０を構成する複数のフリップフロップＦＦ１〜ＦＦ３として、セット付きフリップフロップＦＦ２と、リセット付きフリップフロップＦＦ１、ＦＦ３とを双方混在して有し、各フリップフロップＦＦ１〜ＦＦ３には、そのセット信号及びリセット信号として、いずれも同一のロジック信号ＳＲが入力された構成とされている。
【００５８】
このような構成とすることにより、本実施形態のレジスタ回路１であれば、セット／リセット用のロジック信号ＳＲに意図しない論理変遷が生じた場合でも、全てのフリップフロップＦＦ１〜ＦＦ３に対して、同時に意図しないセット／リセットが生じる危険性を低減し、多数決演算信号Ｓｏの意図しない論理変遷を未然に回避することができるので、そのノイズ耐性をより一層高めることが可能となる。
【００５９】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００６０】
例えば、上記実施形態では、レジスタ部１０を３個のフリップフロップＦＦ１〜ＦＦ３で構成した場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、レジスタ部１０を構成するフリップフロップを４個以上並列に設けても構わない。
【産業上の利用可能性】
【００６１】
本発明は、レジスタ回路のノイズ耐性を高める上で有用な技術であり、全ての順序回路に応用が可能である。
【図面の簡単な説明】
【００６２】
【図１】は、本発明に係るレジスタ回路の一実施形態を示すブロック図である。
【図２】は、レジスタ回路１の通常動作を説明するための図である。
【図３】は、レジスタ回路１のノイズ耐性向上動作を説明するための図である。
【図４】は、レジスタ回路の一従来例を示すブロック図である。
【図５】は、出力信号Ｓｏの意図しない論理変遷が生じる様子を説明するための波形図である。
【符号の説明】
【００６３】
１    レジスタ回路
１０    レジスタ部
２０    多数決演算部
３０    レジスタリフレッシュ部
ＦＦ１〜ＦＦ３    フリップフロップ
ＩＮＶ１〜ＩＮＶ２    インバータ
ＡＮＤ１〜ＡＮＤ２    論理積演算器
ＯＲ、ＯＲ１〜ＯＲ２    論理和演算器
ＭＵＸ    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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