(57)【要約】【課題】  短時間で変換精度の検査が行えるアナログデジタル変換器、アナログデジタル変換器の検査方法およびその検査装置を提供する。【解決手段】  基準電圧Ｖｒｅｆを発生するデジタルアナログ変換部１１と、アナログ入力信号Ｖｉｎと基準電圧Ｖｒｅｆとを比較するコンパレータ１２と、コンパレータ１２の出力に応じて基準電圧Ｖｒｅｆを可変し、アナログ入力信号Ｖｉｎと基準電圧Ｖｒｅｆとの逐次比較を制御する制御部１３と、デジタルアナログ変換部１１に設定されるデジタルデータを、制御部１３から供給するか、または外部から供給するかを選択するデータ選択回路１４と、コンパレータ１２の出力を外部に送出する出力回路１５とを具備する。【選択図】  図１
2007295097.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生するデジタルアナログ変換部と、
アナログ入力信号と前記基準電圧とを比較するコンパレータと、
前記コンパレータの出力に応じて前記基準電圧を可変し、前記アナログ入力信号と前記基準電圧との逐次比較を制御する制御部と、
前記制御部から供給されるデジタルデータまたは外部から供給されるデジタルデータを選択して、前記デジタルアナログ変換部に供給するデータ選択回路と、
前記コンパレータの出力を外部に送出する出力回路と、
を具備することを特徴とするアナログデジタル変換器。
【請求項２】
外部から供給されたデジタルデータを、アナログデジタル変換器の基準電圧発生用デジタルアナログ変換部に入力して、第１アナログ電圧を生成するステップと、
前記デジタルデータをアナログ変換し、前記変換された値に所定値を加算した第２アナログ電圧を生成するステップと、
前記第１アナログ電圧と前記第２アナログ電圧とを前記アナログデジタル変換器のコンパレータで比較するステップと、
前記比較結果に基づいて、前記アナログデジタル変換器を検査するステップと、
を具備することを特徴とするアナログデジタル変換器の検査方法。
【請求項３】
前記所定値が、前記アナログデジタル変換器の１階調の±ｎ／２倍（ｎは自然数）であることを特徴とする請求項２に記載のアナログデジタル変換器の検査方法。
【請求項４】
基準電圧を発生するデジタルアナログ変換部と、アナログ入力信号と前記基準電圧とを比較するコンパレータと、前記コンパレータの出力に応じて前記基準電圧を可変し、前記アナログ入力信号と前記基準電圧との逐次比較を制御する制御部と、前記制御部から供給されるデジタメデータまたは外部から供給されるデジタメデータを選択して、前記デジタルアナログ変換部に供給するデータ選択回路と、前記コンパレータの出力を外部に送出する出力回路とを有すアナログデジタル変換器を接続する被接続体と、
前記アナログデジタル変換器の前記データ選択回路にデジタルデータを供給するパターン発生手段と、
前記デジタルデータをアナログ変換し、前記変換された値に所定値を加算した第２アナログ電圧を生成し、前記アナログデジタル変換器の前記コンパレータに供給するプログラマブル電圧発生手段と、
前記アナログデジタル変換器の前記出力回路の出力をモニターする出力モニター手段と、
を具備することを特徴とするアナログデジタル変換器の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器、アナログデジタル変換器の検査方法およびその検査装置に関する。
【背景技術】
【０００２】
アナログデジタル変換器の変換精度を検査するには、アナログデジタル変換器に基準とするアナログ電圧を外部から入力してアナログデジタル変換器の出力を測定し、出力が基準とするアナログ値と一致するか否かを判断することにより行われている（例えば、特許文献１、または特許文献２参照）。
【０００３】
特許文献１に開示されたアナログデジタル変換器の検査装置は、試験対象であるアナログデジタル変換器が出力すべきデジタルコードに対応したアナログ電圧を自動的、且つ連続的に発生し、アナログデジタル変換器に供給するデジタルコード対応アナログ電圧連続発生手段と、アナログデジタル変換器が出力するデジタルコードを測定するデジタルコード測定手段とを具備している。
【０００４】
これにより、全デジタルコードに対応するアナログ電圧を迅速に供給し、アナログデジタル変換器の検査時間を短縮している。
【０００５】
然しながら、特許文献１に開示されたアナログデジタル変換器の検査装置は、検査時間は検査するアナログデジタル変換器の変換速度に律速されるので、出力ビット数の多いアナログデジタル変換器では、アナログデジタル変換器の検査時間の短縮には限界があるという問題がある。
【０００６】
特許文献２に開示されたアナログデジタル変換器は、アナログ入力信号と基準電圧とを比較するコンパレータ群と、コンパレータ群の出力を保持するサンプル・ホールド回路と、コンパレータ群のそれぞれの出力を観測可能にする手段とを具備している。
【０００７】
基準電圧を発生させる基準抵抗の両端を同電位にして、アナログ信号入力端子に基準抵抗の両端に印加した電圧よりわずかに低い電圧から、わずかに高い電圧まで変化する電位を与え、そのときのコンパレータ群の状態を外部から一括して検査している。
【０００８】
これにより、アナログ入力信号端子に印加する電圧をアナログデジタル変換器の階調ごとに細か変化させる操作を不要にして、検査時間を短縮している。
【０００９】
しかしながら、特許文献２に開示されたアナログデジタル変換器の検査方法は、フラッシュ型以外のアナログデジタル変換器には適用できない問題がある。
【特許文献１】特開平５−１９９１１３号公報
【特許文献２】特開２００４−１３２７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、短時間で変換精度の検査が行えるアナログデジタル変換器、アナログデジタル変換器の検査方法およびその検査装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様のアナログデジタル変換器は、基準電圧を発生するデジタルアナログ変換部と、アナログ入力信号と前記基準電圧とを比較するコンパレータと、前記コンパレータの出力に応じて前記基準電圧を可変し、前記アナログ入力信号と前記基準電圧との逐次比較を制御する制御部と、前記制御部から供給されるデジタルデータまたは外部から供給されるデジタルデータを選択して、前記デジタルアナログ変換部に供給するデータ選択回路と、前記コンパレータの出力を外部に送出する出力回路と、を具備することを特徴としている。
【００１２】
本発明の一態様のアナログデジタル変換器の検査方法は、外部から供給されたデジタルデータをアナログデジタル変換器の基準電圧発生用デジタルアナログ変換部に入力して、第１アナログ電圧を生成するステップと、前記デジタルデータをアナログ変換し、前記変換された値に所定値を加算した第２アナログ電圧を生成するステップと、前記第１アナログ電圧と前記第２アナログ電圧とを前記アナログデジタル変換器のコンパレータで比較するステップと、前記比較結果に基づいて、前記アナログデジタル変換器を検査するステップと、を具備することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、短時間で変換精度の検査が行えるアナログデジタル変換器、アナログデジタル変換器の検査方法およびその検査装置が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１５】
本発明の実施例１に係るアナログデジタル変換器について、図１乃至図６を用いて説明する。図１はアナログデジタル変換器の構成を示すブロック図、図２はアナログデジタル変換器の検査装置の構成を示す図、図３はアナログデジタル変換器の検査方法を示すフローチャート、図４はアナログデジタル変換器の検査方法を示す図、図５はアナログデジタル変換器の検査結果を示す図、図６は本実施例の検査時間短縮の効果を従来例と比較して示す図である。
【００１６】
図１に示すように、本実施例のアナログデジタル変換器１０は、例えば１０ビットのデジタルデータを出力する逐次比較型のアナログデジタル変換器で、内部基準電圧Ｖｒｅｆを発生するデジタルアナログ変換部１１と、アナログ入力信号Ｖｉｎと内部基準電圧Ｖｒｅｆとを比較するコンパレータ１２と、コンパレータ１２の出力に応じて内部基準電圧Ｖｒｅｆを可変し、アナログ入力信号Ｖｉｎと内部基準電圧Ｖｒｅｆとの逐次比較を制御する制御部１３とを具備している。
【００１７】
更に、デジタルアナログ変換部１２に設定されるデジタルデータＤ１を、制御部１３から供給するか、または外部から供給するかを選択するデータ選択回路１４と、コンパレータ１２の出力を外部に送出する出力回路１５とを具備している。
【００１８】
制御回路１３は、コンパレータ１２の出力を格納する逐次比較レジスタ１６と、逐次比較結果を格納する変換結果レジスタ１７と、アナログデジタル変換開始信号を出力し、逐次比較回数を計数し、逐次比較が終了したかを示すフラグを立てる等の制御動作をつかさどる制御回路１８とを具備している。
【００１９】
また、アナログデジタル変換器１０は、アナログ入力信号を入力するためのアナログ入力端子２０と、アナログデジタル変換結果を出力するためのデジタル出力端子２１とに加え、データ選択回路１４に外部からデジタルデータを入力するためのデジタル入力端子２２と、データ選択回路１４に選択信号を入力するための選択信号入力端子２３と、出力回路１５を介してコンパレータ１２の出力を外部に送出するための比較結果出力端子２４とを具備している。
【００２０】
選択回路１４は、例えば１０個の双方向スイッチング回路を有し、制御部１３または外部から供給される１０ビットのデータを選択し、デジタルアナログ変換部１１に供給する。スイッチング素子としては、ＡＮＤ、ＯＲなどの論理回路の組合せで実現することができる。
【００２１】
出力回路１５は、例えばバッファ回路を有し、コンパレータ１２の出力に影響を及ぼすことなく、コンパレータ１２の出力を外部に送出する。または、配線でダイレクトに比較結果出力端子２４に引き出しても良い。
【００２２】
アナログデジタル変換器１０の動作について説明する。アナログデジタル変換器１０は、始にアナロクデジタル変換開始信号１８ａを出力し、逐次比較レジスタ１６の１０ビットのＭＳＢに“１”に設定し、ＭＳＢ−１からＬＳＢに“０”を設定し、逐次比較カウンタ１８ｂを０に初期設定する。
【００２３】
次に、デジタルアナログ変換部１１は、逐次比較レジスタ１６に格納されたデジタルデータから基準電圧Ｖｒｅｆを発生する。  
コンパレータ１２はアナログ入力信号Ｖｉｎと基準電圧Ｖｒｅｆとを比較し、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆより大きい場合に“１”を出力し、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆより小さい場合に“０”を出力する。
【００２４】
次に、逐次比較レジスタ１６をアンサインで１ビット右にシフトし、コンパレータ１２の出力を逐次比較レジスタ１６の逐次比較カウンタ１８ｂの値に等しいビットに格納する。逐次比較カウンタ１８ｂを１インクリメントし、逐次比較レジスタ１６のＬＳＢから右シフトされた値を変換終了フラグに格納する。
【００２５】
次に、変換終了フラグ１８ｃが“０”の場合に上述した動作を繰り返し、変換終了フラグ１８ｃが“１”の場合に逐次比較レジスタ１６の値を変換結果レジスタ１７に格納する。これにより、アナログデジタル変換器１０は１回のアナログデジタル変換動作を終了し、次のアナロクデジタル変換開始信号１８ａによりアナログデジタル変換動作を繰り返す。
【００２６】
一方、アナログデジタル変換器１０は、選択信号入力端子２３に選択信号が入力されると、データ選択回路１４はデジタル入力端子２２から供給される外部デジタルデータを選択し、デジタルアナログ変換部１１に外部デジタルデータを設定する。
【００２７】
これにより、デジタルアナログ変換部１１は制御部１３から離れて、外部デジタルデータに応じたアナログ電圧を基準電圧Ｖｒｅｆとしてコンパレータ１２に出力する。  
尚、コンパレータ１２の出力は、制御部１３の動作に影響を及ぼすことなく、出力回路１５を介して常時モニターすることができる。
【００２８】
本実施例のアナログデジタル変換器１０の検査装置、およびそれを用いたアナログデジタル変換器１０の検査方法について説明する。
【００２９】
図２に示すように、本実施例のアナロクデジタル変換器１０の検査装置５０は、ｎビット、ここでは１０ビットのデジタルデータＤ１を発生するパターン発生器５１と、デジタルデータＤ１をアナログ変換し、変換された値に所定値、例えばアナロクデジタル変換の階調（２１０＝１０２４）の±ｎ／２×ＬＳＢを加算した第２アナログ電圧Ａ２を出力するプログラマブル電源５２と、アナログデジタル変換器１０の出力端子２４からの出力をモニターする出力モニター装置５３と、パターン発生器５１とプログラマブル電源５２と出力モニター装置５３の動作を制御する制御部５４と、アナロクデジタル変換器１０を挿入して電気的接続を取るためのソケット（被接続体）５５とを具備している。
【００３０】
更に、アナロクデジタル変換器１０は検査結果などを外部に出力する出力端子５６を備えている。出力端子５６には、例えば検査結果を記憶する記憶装置５７および検査結果を出力する出力装置５８などが接続されている。
【００３１】
プログラマブル電源５２は、少なくともアナログデジタル変換器１０と等しい階調を有するアナロクデジタル変換部（図示せず）とレベルシフト用の安定化直流電源（図示せず）を有し、アナログデジタル変換器１０に基準となるアナログ電圧を供給する。
【００３２】
図３に示すように、本実施例のアナログデジタル変換器１０の検査方法は、始に、初期設定として、制御部５４から選択信号をアナログデジタル変換器１０に送出して検査モードとし、デジタルデータＤ１を“０”に設定する（ステップＳ０１）。
【００３３】
次に、デジタルデータＤ１に“１”を加算し（ステップＳ０２）、デジタルデータＤ１をデジタルアナログ変換部１１により第１アナログ電圧Ａ１、ここではアナログデジタル変換器１０の１階調に相当する電圧１ＬＳＢを生成する（ステップＳ０３）。
【００３４】
次に、プログラマブル電源５２により、デジタルデータＤ１をアナログ変換し、変換した値に所定値δ＝ｎ／２×ＬＳＢ、ここではｎ＝−１として、δ＝−０．５ＬＳＢを加算した第２アナログ電圧Ａ２＝１ＬＳＢ−０．５ＬＳＢ＝０．５ＬＳＢを生成する（ステップＳ０４）。
【００３５】
次に、コンパレータ１２により第１アナログ電圧Ａ１と第２アナログ電圧Ａ２を比較し（ステップＳ０５）、第１アナログ電圧Ａ１が第２アナログ電圧Ａ２より大きい場合に（ステップＳ０５のＹｅｓ）、出力モンター装置５３に“０”を出力し（ステップＳ０６）、第１アナログ電圧Ａ１が第２アナログ電圧Ａ２より小さい場合に（ステップＳ０５のＮｏ）、出力モニター装置５３に“１”を出力する（ステップＳ０７）。
【００３６】
次に、アナログデジタル変換器１０の１階調の検査が終了したかをチェックする（ステップＳ０８）。  
ここでは、１階調の検査が終了していないので（ステップＳ０８のＮｏ）、所定値δの符号を反転して（ステップＳ０９）、ステップＳ０４に戻る。
【００３７】
次に、第２アナログ電圧Ａ２＝１ＬＳＢ＋０．５ＬＳＢ＝１．５ＬＳＢとして、ステップＳ０４からステップＳ０８までを実行する。  
ここで、１階調の検査が終了したので（ステップＳ０８のＹｅｓ）、全階調の検査が終了したかをチェックする（ステップＳ１０）。  
ここでは、全階調の検査が終了していないので（ステップＳ１０のＮｏ）、ステップＳ０２に戻る。
【００３８】
次に、デジタルデータＤ１に“１”を加算して、デシタルデータＤ１が１０２４になるまで、ステップＳ０２からステップＳ１０までを繰り返し実行する。
【００３９】
デシタルデータＤ１が１０２４になると全階調の検査が終了したので（ステップＳ１０のＹｅｓ）、検査結果を解析し（ステップＳ１１）、検査を終了する。
【００４０】
具体的には、図４に示すように、デジタルデータＤ１が１で、第１アナログ電圧Ａ１＝１ＬＳＢ、第２アナログ電圧Ａ２＝０．５ＬＳＢのとき、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆより小さい場合に相当するので、コンパレータ１２は“０”を出力する。
【００４１】
第２アナログ電圧Ａ２＝１．５ＬＳＢのとき、アナログ入力信号Ｖｉｎが基準電圧Ｖｒｅｆより大きい場合に相当するので、コンパレータ１２は“１”を出力する。
【００４２】
これにより、１階調目の精度検査において、“０１”の結果が得られれば、アナログデジタル変換器１０の１階調目の変換精度が±０．５ＬＳＢであると判定できる。
【００４３】
次に、デジタルデータＤ１が２で、第１アナログ電圧Ａ１＝２ＬＳＢ、第２アンログ電圧Ａ２＝１．５ＬＳＢのとき、コンパレータ１２は“０”を出力し、第２アンログ電圧Ａ２＝２．５ＬＳＢのとき、コンパレータ１２は“１”を出力する。
【００４４】
これにより、２階調目の精度検査において、“０１”の結果が得られれば、アナログデジタル変換器１０の２階調目の変換精度が±０．５ＬＳＢであると判定できる。
【００４５】
同様にして、デジタルデータＤ１が１０２４になるまで検査を繰り返し、全階調で“０１”の出力が得られるか否かにより、アナログデジタル変換器１０の変換精度を検査することが可能である。
【００４６】
具体的には、図５（ａ）に示すように、全階調を検査した後のコンパレータ１２の出力として、全出力ビットが“０１”の繰り返しの場合は、全ての階調でアナログデジタル変換器１０の変換精度が±０．５ＬＳＢであり、０からフルスケールまで優れた直線性を有していることが分かる。
【００４７】
一方、図５（ｂ）に示すように、コンパレータ１２の出力として、部分的に“１”または“０”が連続する領域がある場合は、直線性不良と判定できる。例えば、デジタルデータＤ１の小さい領域で“１”が連続し、デジタルデータＤ１の大きい領域で“０”が連続し、その間で“０１”が連続する場合は、デジタルアナロク変換部１１の基準電圧Ｖｒｅｆが低電圧領域の立ち上がりが悪く、高電圧領域でオーバーしており、Ｓ字状にうねっていると判定される。
【００４８】
従って、階調の小さい領域では、＋０．５ＬＳＢ以上の変換誤差を生じ、階調の大きい領域では−０．５ＬＳＢ以上の変換誤差が生じることが分かる。
【００４９】
また、図５（ｃ）に示すように、全出力ビットが“０”または“１”の場合には、コンパレータ１２の故障と判定され、コンパレータ１２の交換が必要であることが分かる。
【００５０】
図６に示すように、本実施例のアナログデジタル変換器１０の検査時間は、コンパレータ１２の比較時間τ、例えば１μｓと、１階調におけるコンパレータの比較回数Ｎ＝２と、全階調数Ｍ＝１０２４との積で表わされるので、１μｓ×２×１，０２４＝２，０４８μｓとなる。
【００５１】
一方、従来例のアナログデジタル変換器の検査時間は、１階調におけるコンパレータの比較回数が１０となるので、同様にして１μｓ×１０×１，０２４＝１０，２４０μｓとなる。
【００５２】
これより、本実施例では従来例に比べて、検査時間を１／５に短縮することが可能である。  
本明細書では、検査時間とはプログラマブル電源５２が第２アナログ電圧Ａ２をセットアップする時間を含まない時間をいう。
【００５３】
図７は本実施例のアナログデジタル変換器１０が同一半導体チップ上にモノリシックに集積して形成された半導体集積装置を示す図である。
【００５４】
図７に示すように、半導体集積装置６０は、内部基準電圧Ｖｒｅｆを発生するデジタルアナログ変換部１１と、アナログ入力信号Ｖｉｎと内部基準電圧Ｖｒｅｆとを比較するコンパレータ１２と、コンパレータ１２の出力に応じて内部基準電圧Ｖｒｅｆを可変し、アナログ入力信号Ｖｉｎと内部基準電圧Ｖｒｅｆとの逐次比較を制御する制御部１３と、デジタルアナログ変換部１２に設定されるデジタルデータＤ１を、制御部１３から供給するか、または外部から供給するかを選択するデータ選択回路１４と、コンパレータ１２の出力を外部に送出する出力回路１５と、を具備したアナログデジタル変換器１０が、同一半導体チップ６１上にモノリシックに集積して形成されている。
【００５５】
更に、半導体チップ６１上にはアナログデジタル変換器１０の出力に所定の演算処理を施すＣＰＵ６３と、演算結果を記憶する記憶回路６４と、演算結果を外部に出力するための出力回路６５と、これら全体の動作に必要なクロック信号を供給するクロック回路６６などが、同一半導体チップ６１上にモノリシックに集積して形成されている。
【００５６】
また、半導体チップ６１上には半導体集積装置６０を外部に接続するためのボンディングパッド６２ａ〜６２ｇが形成されている。
【００５７】
ボンディングパッド６２ａを介して半導体集積装置６０に電源Ｖｄｄが供給され、ボンディングパッド６２ｂを介して共通電位ＧＮＤに接続されている。
【００５８】
ボンディングパッド６２ｃを介してアナログ入力信号Ｖｉｎがコンパレータ１２に入力され、ボンディングパッド６２ｄを介してアナログデジタル変換器１０の出力が外部に供給される。
【００５９】
ボンディングパッド６２ｅを介して選択信号がデータ選択回路１４に入力され、アナログデジタル変換器１０か検査モードになる。検査モードにおいては、ボンディングパッド６２ｆを介してプログラマブル電源５２からデジタルデータＤ１がデジタルアナログ変換器１１に供給され、ボンディングパッド６２ｇを介して検査結果であるコンパレータ１２の出力が検査装置５０に送出される。
【００６０】
以上説明したように、本実施例では、デジタルアナログ変換部１１に外部からデジタルデータＤ１を供給するためのデータ選択回路１４と、コンパレータ１２の出力を外部に送出する出力回路１５とを具備している。
【００６１】
これにより、外部デジタルデータＤ１をデジタルアナログ変換部１１で変換した第１アナログ電圧Ａ１と、デジタルデータＤ１に所定値δを加算した第２アナログ電圧２とをコンパレータ１２で比較することができる。
【００６２】
その結果、１階調のアナログデジタル変換精度を検査するために要するコンパレータ１２の比較回数が従来のｎ回から２回に減少する。
【００６３】
従って、短時間で変換精度の検査が行えるアナログデジタル変換器、アナログデジタル変換器の検査方法およびその検査装置が得られる。
【００６４】
ここでは、１０ビットのアナログデジタル変換器の場合について説明したが、ビット数が多いほど、大きな検査時間短縮効果が得られる利点がある。
【実施例２】
【００６５】
図８は本発明の実施例２に係るアナログデジタル変換装器の検査方法を示す図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００６６】
本実施例が実施例１と異なる点は、ｎを１より大きくしたことにある。  
即ち、図８（ａ）に示すように、本実施例では、ｎを２、所定値δを±ｎ／２×ＬＳＢ＝±１ＬＳＢ、デジタルデータＤ１を１、３、５とすることにより、変換精度±１ＬＳＢの検査を行うことが可能である。
【００６７】
また、図８（ｂ）に示すように、ｎを３、所定値δを±ｎ／２×ＬＳＢ＝±１．５ＬＳＢ、デジタルデータＤ１を２、５、８とすることにより、変換精度±１．５ＬＳＢの検査を行うことが可能である。
【００６８】
以上説明したように、本実施例のアナログデジタル変換器の検査方法は、アナログデジタル変換器の要求仕様に応じて、検査時間を調整できる利点がある。
【００６９】
上述した実施例においては、アナログデジタル変換器１０の変換精度を検査する場合について説明したが、検査結果を記憶しておき、アナログデジタル変換時に検査結果を参照することにより、変換誤差を補正することも可能である。
【００７０】
例えば、図７に示す半導体集積装置６０の記憶回路６４に検査結果を格納しておけば、ＣＰＵ６３はアナログデジタル変換器１０からアナログデジタル変換結果を受け取ると、記憶回路６４に格納されている検査結果を参照することができる。  
これにより、アナログデジタル変換結果の変換誤差を打ち消して正しい結果を得ることが可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係るアナログデジタル変換器の構成を示すブロック図。
【図２】本発明の実施例１に係るアナログデジタル変換器の検査装置の構成を示すブロック図。
【図３】本発明の実施例１に係るアナログデジタル変換器の検査方法を示すローチャート。
【図４】本発明の実施例１に係るアナログデジタル変換器の検査方法を示す図。
【図５】本発明の実施例１に係るアナログデジタル変換器の検査結果を示す図。
【図６】本発明の実施例１に係るアナログデジタル変換器の検査方法の効果を従来例と比較して示す図。
【図７】本発明の実施例１に係るアナログデジタル変換器を有する半導体集積装置を示す図。
【図８】本発明の実施例２に係るアナログデジタル変換器の検査方法を示す図。
【符号の説明】
【００７２】
１０  アナログデジタル変換器
１１  デジタルアナログ変換部
１２  コンパレータ
１３  制御部
１４  データ選択回路
１５、６５  出力回路
１６  逐次比較レジスタ
１７  変換結果レジスタ
１８、５４  制御部
２０  アナログ入力端子
２１  デジタル出力端子
２２  デジタル入力端子
２３  選択信号入力端子
２４  比較結果出力端子
５０  検査装置
５１  パターン発生器
５２  プログラマブル電源
５３  出力モニター装置
５５  ソケット
５６  外部出力端子
５７  記憶装置
５８  出力装置
６０  半導体集積装置
６１  半導体チップ
６２ａ〜６２ｇ  ボンディングパッド
６３  ＣＰＵ
６４  記憶回路
６６  クロック回路
Ａ１  第１アナログ電圧
Ａ２  第２アナログ電圧
Ｄ１  デジタルデータ
Ｖｒｅｆ  基準電圧
【図１】
2007295097.tif 000003
【図２】
2007295097.tif 000004
【図３】
2007295097.tif 000005
【図４】
2007295097.tif 000006
【図５】
2007295097.tif 000007
【図６】
2007295097.tif 000008
【図７】
2007295097.tif 000009
【図８】
2007295097.tif 000010