(57)【要約】【課題】  トレンチゲート電極を有する半導体装置において、破壊耐性を下げることなく、オン抵抗を下げることができる半導体装置を提供する。【解決手段】  半導体基板に形成されるｐ＋型ドレイン層１０と、ｐ＋型ドレイン層１０上に形成される第２のドリフト層１２と、第２のドリフト層１２上に形成される第1のドリフト層１１と、第1のドリフト層１１上に形成されるｎ型ベース層１３と、ｎ型ベース層１３上に形成されるｐ＋型ソース層１４と、ｐ＋型ソース層１４から第1のドリフト層１１にかけて形成されるトレンチと、トレンチ内に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極を備える。そして、第２のドリフト層１２のバンドギャップは、第1のドリフト層１１側からｐ＋型ドレイン層１０側にかけて、第1のドリフト層１１のバンドギャップの値から徐々に小さくなることを特徴としている。【選択図】  図１
2007005723.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成される第1の導電型のドレイン層と、
前記ドレイン層上に形成される第１の導電型のグレーデッド層と、
前記グレーデッド層上に形成される第１の導電型のドリフト層と、
前記ドリフト層上に形成される第２の導電型のベース層と、
前記ベース層上に形成される第１の導電型のソース層と、
前記ソース層から前記ドリフト層にかけて形成されるトレンチと、
前記トレンチ内に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記ドレイン層側に向かって減少することを特徴とする半導体装置。
【請求項２】
前記グレーデッド層はＳｉＧｅ若しくはＳｉＧｅＣで形成され、前記ドリフト層はＳｉで形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記グレーデッド層は、前記ドリフト層側から前記ドレイン層側にかけてＧｅ濃度が高くなることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板に形成される第1の導電型のコレクタ層と、
前記コレクタ層上に形成される第２の導電型のグレーデッド層と、
前記グレーデッド層上に形成される第２の導電型のドリフト層と、
前記ドリフト層上に形成される第１の導電型のベース層と、
前記ベース層上に形成される第２の導電型のエミッタ層と、
前記エミッタ層から前記ドリフト層にかけて形成されるトレンチと、
前記トレンチ内に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記コレクタ層側に向かって減少することを特徴とする半導体装置。
【請求項５】
前記グレーデッド層はＳｉＧｅ若しくはＳｉＧｅＣで形成され、前記ドリフト層はＳｉで形成されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記グレーデッド層は、前記ドリフト層側から前記コレクタ層側にかけてＧｅ濃度が高くなることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、縦型のＭＯＳＦＥＴ等のパワーデバイスでは、微細化が求められているとともにデバイスを含めた半導体装置全体のオン抵抗の低抵抗化が強く求められている。
【０００３】
従来、トレンチＭＯＳトランジスタは、例えば、ｐ型の場合、半導体基板内に形成されたｐ＋型ドレイン層上にｐ−型エピタキシャル層が形成されている。ｐ−型エピタキシャル層には、ｐ＋型ドレイン層上から、ｐ−型ドリフト層、ｎ型ベース層、ｐ＋型ソース層が形成されている。また、ｐ−型エピタキシャル層には、ｐ＋型ソース層からｐ−型ドリフト層に達する深さのトレンチが形成されている。トレンチ内壁には、ゲート絶縁膜が形成され、ゲート絶縁膜上のトレンチ内部にポリシリコンが形成され、トレンチゲート電極が埋め込み形成されている。さらに、トレンチゲート電極上には、層間絶縁膜が堆積され、この層間絶縁膜の所定の位置にコンタクトホールが開口されている。この層間絶縁膜上には、コンタクトホールを通じてｐ＋型ソース層の表面の一部及びｎ型ベース層の表面の一部に共通にコンタクトするようにメタルからなるソース電極が形成される（例えば、特許文献1参照。）。
【０００４】
以上より構成されるトレンチＭＯＳトランジスタは、全抵抗中ｐ−型エピタキシャル層の抵抗が大きな割合を占めている。このオン抵抗の低抵抗化を図る方法として、ｐ−型エピタキシャル層の膜厚を薄くすることが考えられるが、ｐ−型ドリフト層の薄膜化は、ソース・ドレイン間の破壊耐性の低下を引き起こす。また、半導体基板のｐ＋型ドレイン層からｐ−型ドリフト層へ不純物が拡散することが考えられるため、ドリフト層はある一定以上厚く形成しておく必要がある。
【特許文献１】特開２００４−２４１４１３号公報（第９頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、トレンチゲート電極を有する半導体装置において、破壊耐性を下げることなく、オン抵抗を下げることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、半導体基板に形成される第1の導電型のドレイン層と、前記ドレイン層上に形成される第１の導電型のグレーデッド層と、前記グレーデッド層上に形成される第１の導電型のドリフト層と、前記ドリフト層上に形成される第２の導電型のベース層と、前記ベース層上に形成される第１の導電型のソース層と、前記ソース層から前記ドリフト層にかけて形成されるトレンチと、前記トレンチ内に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記ドレイン層側に向かって減少することを特徴としている。
【０００７】
また、本発明の他の態様の半導体装置は、半導体基板に形成される第1の導電型のコレクタ層と、前記コレクタ層上に形成される第２の導電型のグレーデッド層と、前記グレーデッド層上に形成される第２の導電型のドリフト層と、前記ドリフト層上に形成される第１の導電型のベース層と、前記ベース層上に形成される第２の導電型のエミッタ層と、前記エミッタ層から前記ドリフト層にかけて形成されるトレンチと、前記トレンチ内に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、を備え、前記グレーデッド層のバンドギャップの値は、前記ドリフト層のバンドギャップの値以下で、かつ、前記ドリフト層側から前記コレクタ層側に向かって減少することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、破壊耐性を下げることなく、オン抵抗を下げることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係る半導体装置であるトレンチＭＯＳトランジスタの構造を示す断面図である。
【００１１】
図１に示すように、高濃度のボロンイオンがドープされたｐ＋型ドレイン層１０を有するｐ型シリコン基板上に、エピタキシャル成長法で形成され、低濃度のボロンイオンがドープされたｐ−型エピタキシャル層が形成されている。
【００１２】
このｐ−型エピタキシャル層は、ｐ＋型ドレイン層１０表面からエピタキシャル成長法で形成されたＳｉＧｅで構成される第１のドリフト層１１とＳｉで構成される第２のドリフト層１２で形成される。ここで、第１のドリフト層１１及び第２のドリフト層１２には、低濃度のボロンイオンがドープされている。この第１のドリフト層１１を構成するＳｉＧｅのＧｅ濃度は、ｐ＋型ドレイン層１０に接する面のＧｅ濃度が高く、第２のドリフト層１２へ近づくにつれて、第２のドリフト層１２を構成するＳｉの組成比に近づき、第２のドリフト層１２に接する面で組成式はＳｉになるグレーデッド層である。
【００１３】
ここで、第１のドリフト層１１としてｐ−型の第１のドリフト層１１をＳｉＧｅで形成していたが、ｐ＋型ドレイン層１０の一部としてｐ型シリコン基板上に高濃度のボロンイオンがドープされたＳｉＧｅをエピタキシャル成長させた後、第１のドリフト層１１として、ｐ−型のＳｉＧｅに濃度分布をもたせてエピタキシャル成長させてもかまわない。この場合、高濃度ｐ型で形成したＳｉＧｅの層からＳｉＧｅのＧｅ濃度分布を変化させてもかまわない。つまり、ＳｉＧｅのＧｅ濃度分布の変化するグレーデッド層は、ｐ+型ドレイン層１０の一部と第１のドリフト層１１の積層構造をもつことになる。
【００１４】
次に、ｐ−型エピタキシャル層内の第２のドリフト層１２には、リンイオン若しくはヒ素イオンがドープされたｎ型ベース層１３が形成され、このｎ型ベース層１３内には、高濃度のボロンイオンがドープされたｐ＋型ソース層１４が形成されている。
【００１５】
さらに、ｐ−型エピタキシャル層には、ｐ＋型ソース層１４の表面から第２のドリフト層１２に達する深さのゲートトレンチが形成されており、このゲートトレンチの内壁には、ゲート絶縁膜１５が形成され、ゲートトレンチ内部には、不純物がドープされたポリシリコンからなるトレンチゲート電極１６が埋め込み形成されている。
【００１６】
さらに、ｐ＋型ソース層１４の表面からｎ型ベース層１３の途中の深さ位置に達するまでトレンチを形成し、ソース電極１７がｐ＋型ソース層１４及びｎ型ベース層１３にコンタクトするようにトレンチコンタクト領域１８が形成されている。また、トレンチゲート電極１６上には、層間絶縁膜１９が堆積され、この層間絶縁膜１９の所定の位置にコンタクトホールが開口されている。この層間絶縁膜１９上には、コンタクトホールを通じてｐ＋型ソース層１４の表面の一部及びｎ型ベース層１３の表面の一部に共通にコンタクトするようにメタルからなるソース電極１７が形成される。
【００１７】
ここで、トレンチゲート電極１６の底部は、第1のドリフト層１１に達しない、若しくは、第1のドリフト層１１に達してもトレンチゲート電極１６の底部の第1のドリフト層１１のＧｅ濃度が、５E２０／ｃｍ３以下であることが望ましい。また、第1のドリフト層１１のＳｉＧｅのＧｅ濃度が５E２０／ｃｍ３以上の膜厚は、Ｇｅ濃度が５Ｅ２０／ｃｍ３のときに、ｐ＋型ドレイン層１０からの不純物拡散を抑制できる膜厚５００Å以上あることが望ましく、Ｇｅ濃度が５Ｅ２０／ｃｍ３のときの応力による格子転移を引き起こさない臨界膜厚５μｍ以下であることが望ましい。また、第１のドリフト層１１のＧｅ濃度は、ｐ＋型ドレイン層１０に接する面で最大となるが、この最大値は、本実施例に係るトレンチＭＯＳトランジスタのトランジスタ特性に応じて最適値を定めてよい。
【００１８】
本発明の実施例1のトレンチＭＯＳトランジスタは、以上のような複数の半導体層の積層構造を有しているが、その伝導体のエネルギーバンド図は、図２の実線で示すようになる。上の実線は価電子帯のエネルギーバンドを表し、下の実線は導電帯のエネルギーバンドを表している。縦軸は、本実施例のトレンチＭＯＳトランジスタのエネルギーポテンシャル、横軸は、本実施例のトレンチＭＯＳトランジスタのｐ＋型ソース層１４表面からｐ＋型ドレイン層１０にかけての距離を表している。
【００１９】
図２に示すように、ｐ＋型ドレイン層１０と第２のドリフト層１２の間に、第２のドリフト層１２を構成するＳｉよりもバンドギャップの小さいＳｉＧｅを第１のドリフト層１１に形成し、第２のドリフト層１２側からｐ＋型ドレイン層１０側に向かって、Ｇｅ濃度を徐々に増加、つまり、Ｇｅの組成比を０から徐々に増やしている。そのため、第１のドリフト層１１と第２のドリフト層１２におけるバンドギャップの変化は、第２のドリフト層１２のＳｉのバンドギャップから第１のドリフト層１１において徐々にバンドギャップが減少していき、第１のドリフト層１１と第２のドリフト層１２間では、バンドギャップの不連続は生じず、第１のドリフト層１１とｐ＋型ドレイン層１０との間にだけ、バンドギャップの不連続が生じる。そのため、バンドギャップの不連続に起因するキャリアの蓄積・滞在効果によるオン抵抗の増加を抑制することができる。
【００２０】
以上より構成されるトレンチＭＯＳトランジスタのｐ＋型ドレイン層上にＳｉよりもバンドギャップの小さいＳｉＧｅからなる第１のドリフト領域を形成することにより、ｐ＋型ドレイン層と第２のドリフト層間、つまり、ｐ＋型ソース層とｐ＋型ドレイン層間での正孔の移動度を向上させることができる。そのため、本発明の実施例１にかかるトレンチＭＯＳトランジスタのオン抵抗を低減することができる。また、第１のドリフト層に形成されるＳｉＧｅのＧｅ濃度を第２のドリフト層側からｐ＋型ドレイン層側にかけて徐々に増加させることにより、第１のドリフト層と第２のドリフト層間でのバンドギャップの不連続をなくすることができる。そのため、バンドギャップの不連続に起因するキャリアの蓄積・滞在効果によるオン抵抗の増加を抑制することができる。また、ｐ＋型ドレイン層と第２のドリフト層間にＳｉとは異なるＳｉＧｅを用いていることにより、ｐ＋型ドレイン層からの不純物拡散を抑制することができるので、ドリフト層全体の膜厚を薄くすることができ、不純物拡散による電界破壊耐性を劣化させること無く、オン抵抗を下げることができる。
【００２１】
ここで、本実施例では、第１のドリフト層としてＳｉＧｅを用いていたが、それ以外にもＳｉよりもバンドギャップが小さいＳｉＧｅＣを用いてもかまわない。その場合、本実施例と同様、Ｇｅ濃度を第２のドリフト層からｐ＋型ドレイン層にかけて増加させればよい。また、ＳｉＧｅＣは、ＳｉＧｅよりもｐ＋型ドレイン層からの不純物拡散を抑制する効果があるので、さらにドリフト層全体の膜厚を薄くすることができ、オン抵抗を下げることができる。また、本実施例では、ｐ型のトレンチＭＯＳトランジスタを例に説明したが、それに限定されるわけではなく、すべての導電型を反転させれば、ｎ型のトレンチＭＯＳトランジスタでも同様の効果が得られる。
【実施例２】
【００２２】
図３は、本発明の実施例２に係る半導体装置であるＩＧＢＴの構造を示す断面図である。
【００２３】
本発明の実施例１との違いは、実施例１ではトレンチＭＯＳトランジスタを用いていたのを、ＩＧＢＴに変更した点である。本実施例では、ｎチャネル型ＩＧＢＴを例に説明する。
【００２４】
図３に示すように、本実施例のＩＧＢＴは、実施例１と似た構成をしており、上記実施例1の図1を参照して説明すると、ｐ＋型ドレイン層１０がｐ+型コレクタ層２０、ｎ型ベース層１３がｐ型ベース層２３、ｐ+型ソース層１４がｎ+型エミッタ層２４、ソース電極１７がエミッタ電極２７に対応する。
【００２５】
つまり、ｐ+型コレクタ層２０は、ボロンイオンがドープされたｐ型シリコン基板に形成され、このｐ+型コレクタ層２０上にエピタキシャル成長法で形成された実施例１と同様の濃度分布をもつＳｉＧｅからなる第１のドリフト層２１、Ｓｉからなる第２のドリフト層２２が積層構造されている。これら第１のドリフト層２１及び第２のドリフト層２２は、実施例１と異なり、低濃度のリンイオンもしくはヒ素イオンがドープされたｎ型の導電型をもつ。そして、この第２のドリフト層２２表面には、ボロンイオンがドープされたｐ型ベース層２３が形成され、このｐ型ベース層２３表面に高濃度のリンイオン若しくはヒ素イオンがドープされたｎ+型エミッタ層２４が形成されている。その他のゲート絶縁膜２５、トレンチゲート電極２６、エミッタ電極２７、トレンチコンタクト領域２８及び層間絶縁膜２９の説明は実施例１と同様であるので、説明は省略する。
【００２６】
ここで、トレンチゲート電極２６の底部は、第1のドリフト層２１に達しない、若しくは、第1のドリフト層２１に達してもトレンチゲート電極２６の底部の第1のドリフト層２１のＧｅ濃度が、５E２０／ｃｍ３以下であることが望ましい。また、第1のドリフト層２１のＳｉＧｅのＧｅ濃度が５E２０／ｃｍ３以上の膜厚は、Ｇｅ濃度が５Ｅ２０／ｃｍ３のときに、ｐ＋型コレクタ層２０からの不純物拡散を抑制できる膜厚５００Å以上あることが望ましく、Ｇｅ濃度が５Ｅ２０／ｃｍ３のときの応力による格子転移を引き起こさない臨界膜厚５μｍ以下であることが望ましい。また、第１のドリフト層２１のＧｅ濃度は、ｐ＋型コレクタ層２０に接する面で最大となるが、この最大値は、本実施例に係るＩＧＢＴのトランジスタ特性に応じて最適値を定めてよい。
【００２７】
以上の構成からなる本実施例のＩＧＢＴは、実施例1と同様、ｐ＋型コレクタ層上にＳｉよりもバンドギャップの小さいＳｉＧｅからなる第１のドリフト領域を形成することにより、本実施例にかかるＩＧＢＴのオン抵抗に相当するサチュレーション電圧を低減することができる。また、第１のドリフト層に形成されるＳｉＧｅのＧｅ濃度を第２のドリフト層側からｐ＋型コレクタ層側にかけて徐々に増加させることにより、バンドギャップの不連続に起因するキャリアの蓄積・滞在効果によるサチュレーション電圧の増加を抑制することができる。また、ｐ＋型コレクタ層と第２のドリフト層間にＳｉとは異なるＳｉＧｅを用いているので、ｐ＋型コレクタ層からの不純物拡散を抑制することができるので、ドリフト層全体の膜厚を薄くすることができ、サチュレーション電圧を下げることができる。
【００２８】
ここで、本実施例では、第１のドリフト層としてＳｉＧｅを用いていたが、それ以外にもＳｉよりもバンドギャップが小さいＳｉＧｅＣを用いてもかまわない。その場合、本実施例と同様、Ｇｅ濃度を第２のドリフト層からｐ＋型コレクタ層にかけて増加させればよい。また、ＳｉＧｅＣは、ＳｉＧｅよりもｐ＋型コレクタ層からの不純物拡散を抑制する効果があるので、さらにドリフト層全体の膜厚を薄くすることができ、サチュレーション電圧を下げることができる。
【００２９】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例１に係る半導体装置の構造を示す断面図。
【図２】本発明の実施例１に係る半導体装置のエネルギーバンド図。
【図３】本発明の実施例２に係る半導体装置の構造を示す断面図。
【符号の説明】
【００３１】
１０  ｐ＋型ドレイン層
１１、２１  第１のドリフト層
１２、２２  第２のドリフト層
１３  ｎ型ベース層
１４  ｐ+型ソース層
１５、２５  ゲート絶縁膜
１６、２６  トレンチゲート電極
１７  ソース電極
１８、２８  トレンチコンタクト領域
１９、２９  層間絶縁膜
２０  ｐ+型コレクタ層
２３  ｐ型ベース層
２４  ｎ+型エミッタ層
２７  エミッタ電極
【図１】
2007005723.tif 000003
【図２】
2007005723.tif 000004
【図３】
2007005723.tif 000005