(57)【要約】【課題】メモリチップの切り替えを意識せずに、複数のメモリチップに連続してアクセスすることができるメモリ制御回路を提供する。【解決手段】ＣＰＵ１にバスを介して接続されたＲＡＭ１０Ａ１は、メモリアレイ１４１に対する読み書きの制御を行うメモリアレイ制御部１３Ａから出力されるアドレスＡＤＲを、ＲＡＭ１０Ａ３から与えられるアクセスウエイト信号ＷＴ３１に従って保持・インクリメントすると共に、ＲＡＭ１０Ａ２に対するアクセスウエイト信号ＷＴ１２を出力する選択制御部１５１を備えている。これにより、異なるＲＡＭ１０Ａ間でアドレス制御が可能になる。各ＲＡＭ１０Ａ１〜１０Ａ３は、アクセスウエイト信号ＷＴ１２，ＷＴ２３，ＷＴ３１でループ状に接続されて制御され、ＣＰＵ１は、ＲＡＭ１０Ａ１〜１０Ａ３にデータを振り分けて書き込み、書き込んだデータをその順番に読み出すことができる。【選択図】図１
2007172254.tif 000002
【特許請求の範囲】
【請求項１】
中央処理装置からバスを介して接続された複数のメモリに対して連続アクセスを行うために各メモリに設けるメモリ制御回路であって、
前記中央処理装置から前記バスを介して与えられる制御情報を保持するレジスタと、
前記中央処理装置から前記バスを介して与えられるコマンドに従ってアクセス対象のアドレスを生成してメモリアレイに対する読み書きの制御を行うメモリアレイ制御部と、
前記レジスタに保持された制御情報によって動作が許可されているときに、前記メモリアレイ制御部から出力されるアドレスを他のメモリから与えられるアクセスウエイト信号に従って保持及びインクリメントすると共に、他のメモリに対するアクセスウエイト信号を出力することによって異なるメモリ間でアドレス制御を行うメモリ選択制御部とを、
備えたことを特徴とするメモリ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリチップを１つのＲＡＭ(Random  Access  Memory)のように、連続してアクセスするためのメモリ制御回路に関するものである。
【背景技術】
【０００２】
図２は、従来のメモリ制御回路の構成図である。
このメモリ制御回路は、複数のＲＡＭ（メモリチップ）１０１，１０２，１０３に対して、例えば画像データ等の読み書きを行うＣＰＵ（中央処理装置:Central  Processing  Unit）１と、これらのＣＰＵ１及びＲＡＭ１０１〜１０３を接続する内部バスで構成されている。内部バスは、アドレスを含むコマンドＡＤまたはデータＤＴを時分割で転送するアドレス／データバス２、このアドレス／データバス２をコマンド転送に使用するときにレベル“Ｈ”となり、データ転送のときにレベル“Ｌ”となるアドレス設定信号ＡＳが出力されるアドレス設定信号線３、書き込み動作か読み出し動作かを指定するライトリードアクセス要求信号Ｗ／Ｒが出力されるアクセス要求信号線４、読み書きのタイミングを示すアクセス信号ＡＣが与えられるアクセス信号線５、及びアクセスするメモリチップを選択するチップ選択信号ＣＳが出力されるチップ選択信号線６で構成されている。
【０００３】
一方、ＲＡＭ１０１〜１０３は同一構成で、これらのＲＡＭ１０ｉ（ｉ＝１〜３）は、Ｉ／Ｆ（インタフェース）部１１ｉ、レジスタ１２ｉ、メモリアレイ制御部１３ｉ、及びメモリアレイ１４ｉで構成されている。Ｉ／Ｆ部１１ｉは、ＣＰＵ１から内部バスを介して与えられた制御信号をレジスタ１２ｉに設定したり、メモリアレイ制御部１３ｉに与えたり、或いはこのメモリアレイ制御部１３ｉとＣＰＵ１間のデータ転送を行ったりするものである。また、メモリアレイ制御部１３ｉは、ＣＰＵ１から与えられる各種のコマンドに従って、メモリアレイ１４ｉに対するデータの書き込み及び読み出しの制御を行うものである。
【０００４】
図３（ａ），（ｂ）は、図２の動作を示す信号波形図であり、同図（ａ）は書き込み動作、及び同図（ｂ）は読み出し動作を示している。以下、これらの図３（ａ），（ｂ）を参照しつつ、図２の動作を説明する。
【０００５】
（１）  書き込み動作
ＣＰＵ１がＲＡＭ１０１〜１０３を１つのメモリと見なして、このＣＰＵ１内に示したデータＭＤ１〜ＭＤ２７を、これらのＲＡＭ１０１〜１０３に順番に書き込む場合、図３（ａ）に示すように、まず、チップ選択信号ＣＳでＲＡＭ１０１を指定する。次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に書き込みコマンド（ＲＡＭ）を設定する。
【０００６】
時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、選択されたＲＡＭ１０１に、アドレス／データバス２上の書き込みコマンドが取り込まれ、このＲＡＭ１０１は書き込みモードに移行する。
【０００７】
時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４の各期間に、ＣＰＵ１からデータＭＤ１〜ＭＤ３を順番にアドレス／データバス２上に設定する。このとき、ライトリードアクセス要求信号Ｗ／Ｒは、書き込み動作を要求するために“Ｈ”のままである。これにより、アクセス信号ＡＣが“Ｌ”（アクティブ）となっている間に、ＲＡＭ１０１のメモリアレイ１４１に、これらのデータＭＤ１〜ＭＤ３が順番に書き込まれる。
【０００８】
時刻Ｔ４以降では、時刻Ｔ０〜Ｔ４の期間と同様に、チップ選択信号ＣＳで書き込み対象のＲＡＭ１０を順次変更し、残りのデータＭＤ４〜ＭＤ２７を順番に書き込む。
【０００９】
（２）  読み出し動作
ＣＰＵ１がＲＡＭ１０１〜１０３を１つのメモリと見なして、これらのＲＡＭ１０１〜１０３から、データＭＤ１〜ＭＤ２７を順番に読み出す場合、図３（ｂ）に示すように、まず、チップ選択信号ＣＳでＲＡＭ１０１を指定する。次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に読み出しコマンド（ＲＡＭ）を設定する。
【００１０】
時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、選択されたＲＡＭ１０１に、アドレス／データバス２上の読み出しコマンドが取り込まれ、このＲＡＭ１０１は読み出しモードに移行する。
【００１１】
時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４の各期間に、ＣＰＵ１は、ライトリードアクセス要求信号Ｗ／Ｒを読み出し要求である“Ｌ”に設定する。これにより、ＲＡＭ１０１のメモリアレイ１４１から、データＭＤ１〜ＭＤ３が順番に読み出され、アドレス／データバス２上に出力される。このとき、時刻Ｔ１〜Ｔ２の期間は、ＲＡＭ１０１内でメモリアレイ１４１のアドレス（Ｘ１，Ｙ１）からデータＭＤ１の読み出し処理を行っており、アドレス／データバス２上にはダミーデータＤＭＹが出力される。従って、ＣＰＵ１は、時刻Ｔ２〜Ｔ３，Ｔ３〜Ｔ４，Ｔ４〜Ｔ５の各期間に、アドレス／データバス２からデータＭＤ１〜ＭＤ３を取り込む。
【００１２】
時刻Ｔ５以降では、時刻Ｔ０〜Ｔ５の期間と同様に、チップ選択信号ＣＳで読み出し対象のＲＡＭ１０を順次変更し、残りのデータＭＤ４〜ＭＤ２７を順番に読み出す。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記メモリ制御回路では、書き込みまたは読み出し対象のＲＡＭ１０を切り替える都度、チップ選択信号ＣＳとそのＲＡＭへアクセスするためのコマンド等の設定が必要であり、連続して書き込みや読み出しを行う場合の処理とその処理時間が増加するという課題があった。
【００１４】
本発明は、メモリチップの切り替えを意識せずに、複数のメモリチップに連続してアクセスすることができるメモリ制御回路を提供することを目的としている。
【課題を解決するための手段】
【００１５】
本発明は、ＣＰＵからバスを介して接続された複数のメモリに対して連続アクセスを行うために各メモリに設けるメモリ制御回路を、次のように構成している。
【００１６】
即ち、このメモリ制御回路は、ＣＰＵからバスを介して与えられる制御情報を保持するレジスタと、このＣＰＵから前記バスを介して与えられるコマンドに従ってアクセス対象のアドレスを生成してメモリアレイに対する読み書きの制御を行うメモリアレイ制御部と、前記レジスタに保持された制御情報によって動作が許可されているときに、前記メモリアレイ制御部から出力されるアドレスを他のメモリから与えられるアクセスウエイト信号に従って保持及びインクリメントすると共に、他のメモリに対するアクセスウエイト信号を出力することによって異なるメモリ間でアドレス制御を行うメモリ選択制御部とを備えたことを特徴としている。
【発明の効果】
【００１７】
本発明では、各メモリに設けられたメモリ選択制御部が、そのメモリのメモリアレイ制御部から出力されるアドレスを、他のメモリから与えられるアクセスウエイト信号に従って保持及びインクリメントし、更に他のメモリに対するアクセスウエイト信号を出力するようにしている。これにより、書き込みまたは読み出し対象のメモリを切り替える都度、そのメモリをアクセスするための設定を行う必要がなくなるので、連続して書き込みや読み出しを行うことが可能になり、処理とその処理時間を削減することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
複数のメモリに対応して設けられたメモリ選択制御部をアクセスウエイト信号によってループ状に接続する。これにより、各メモリにデータを順次振り分けて書き込むと共に、書き込まれたデータをその順番に順次読み出すことができる。
【００１９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２０】
図１は、本発明の実施例を示すメモリ制御回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２１】
このメモリ制御回路は、複数のＲＡＭ１０Ａ１，１０Ａ２，１０Ａ３に対して、例えば画像データ等の読み書きを行うＣＰＵ１と、これらのＣＰＵ１及びＲＡＭＡ１０１〜１０Ａ３を接続する内部バスで構成されている。内部バスは、アドレスを含むコマンドＡＤまたはデータＤＴを時分割で転送するアドレス／データバス２、このアドレス／データバス２をコマンド転送に使用するときに“Ｈ”となり、データ転送のときに“Ｌ”となるアドレス設定信号ＡＳが出力されるアドレス設定信号線３、書き込み動作か読み出し動作かを指定するライトリードアクセス要求信号Ｗ／Ｒが出力されるアクセス要求信号線４、読み書きのタイミングを示すアクセス信号ＡＣが与えられるアクセス信号線５、及びアクセスするメモリチップを選択するチップ選択信号ＣＳが出力されるチップ選択信号線６で構成されている。
【００２２】
一方、ＲＡＭ１０Ａ１〜１０Ａ３は同一構成で、これらのＲＡＭ１０Ａｉ（ｉ＝１〜３）は、Ｉ／Ｆ部１１ｉ、レジスタ１２Ａｉ、メモリアレイ制御部１３Ａｉ、メモリアレイ１４ｉ、及び選択制御部１５ｉで構成されている。Ｉ／Ｆ部１１ｉは、ＣＰＵ１から内部バスを介して与えられた制御信号をレジスタ１２Ａｉに設定したり、メモリアレイ制御部１３Ａｉに与えたり、或いはこのメモリアレイ制御部１３ＡｉとＣＰＵ１間のデータ転送を行ったりするものである。
【００２３】
レジスタ１２Ａｉは、図２のレジスタ１２ｉで保持している各種の設定情報に加えて、選択制御部１５ｉの動作を許可するか禁止するかの制御信号ＣＯＮを保持するようになっている。
【００２４】
メモリアレイ制御部１３Ａｉは、ＣＰＵ１から与えられる各種のコマンドに従ってメモリアレイ１４ｉに対するデータの書き込み及び読み出しの制御を行うほか、このメモリアレイ１４ｉのアクセス制御に使用するアドレス信号ＡＤＲを、選択制御部１５ｉとの間でやり取りする機能を有している。
【００２５】
選択制御部１５ｉは、レジスタ１２Ａｉに設定された制御信号ＣＯＮで動作が許可されたときに、メモリアレイ制御部１３Ａｉから出力されるアドレス信号ＡＤＲをアクセスウエイト信号ＷＴｊｉに従って保持及びインクリメントすることによって、異なるＲＡＭ１０間でアドレス制御を可能とするものである。ＲＡＭ１０Ａ１〜１０Ａ３の各選択制御部１５ｉは、アクセスウエイト信号ＷＴｉｊによってループ状に接続されている。即ち、ＲＡＭ１０Ａ１には、ＲＡＭ１０Ａ３からアクセスウエイト信号ＷＴ３１が与えられ、このＲＡＭ１０Ａ１からＲＡＭ１０Ａ２に対して、アクセスウエイト信号ＷＴ１２が出力される。また、ＲＡＭ１０Ａ２からＲＡＭ１０Ａ３に対して、アクセスウエイト信号ＷＴ２３が出力される。
【００２６】
なお、選択制御部１５ｉは、制御信号ＣＯＮで動作が禁止されたときには、アクセスウエイト信号ＷＴｉｊによるアドレス信号ＡＤＲの処理を停止し、入力されたアクセスウエイト信号ＷＴｉｊを、次のＲＡＭ１０Ａへそのまま出力するようになっている。
【００２７】
図４は図１の書き込み動作を示す信号波形図、及び図５は図１の読み出し動作を示す信号波形図である。以下、これらの図４，５を参照しつつ、図１の動作を説明する。
【００２８】
（１）  書き込み動作
ＣＰＵ１がＲＡＭ１０Ａ１〜１０Ａ３を１つのメモリと見なして、このＣＰＵ１内に示したデータＭＤ１〜ＭＤ２７を、これらのＲＡＭ１０Ａ１〜１０Ａ３に順番に書き込む場合、図４に示すように、まず、チップ選択信号ＣＳで最初に書き込むメモリチップ、この例ではＲＡＭ１０Ａ１を指定する。
【００２９】
次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に書き込みコマンドを設定する。
【００３０】
時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、すべてのＲＡＭ１０Ａ１〜１０Ａ３が書き込みモードに移行し、アクセスウエイト信号ＷＴ１２，ＷＴ２３，ＷＴ３１が“Ｈ”となる。
【００３１】
時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４の各期間に、ＣＰＵ１からデータＭＤ１〜ＭＤ３を順番にアドレス／データバス２上に設定する。このとき、ライトリードアクセス要求信号Ｗ／Ｒは、書き込み動作を要求するために“Ｈ”のままである。これにより、アクセス信号ＡＣが“Ｌ”（アクティブ）となっている間に、ＲＡＭ１０Ａ１のメモリアレイ１４１に、これらのデータＭＤ１〜ＭＤ３が順番に書き込まれる。
【００３２】
ＲＡＭ１０Ａ１では、アドレス信号ＡＤＲ（Ｘ３，Ｙ１）に対応するデータＭＤ３を書き込むと、自身の書き込みは終了したと判断して、アクセスウエイト信号ＷＴ１２を“Ｌ”にする。これにより、次のＲＡＭ１０Ａ２における書き込み開始が許可される。
【００３３】
同様に時刻Ｔ１０まで制御が行われ、ＲＡＭ１０Ａ３からＲＡＭ１０Ａ１に対して書き込み開始を許可するアクセスウエイト信号ＷＴ３１が“Ｌ”になると、このＲＡＭ１０Ａ１は、アクセスウエイト信号ＷＴ１２を“Ｈ”に設定して、ＲＡＭ１０Ａ２に対して次に書き込みの順番が来ることを予告する。
【００３４】
これ以降、同様の動作を繰り返すことで、残りのデータＭＤ１０〜ＭＤ２７は順番に、ＲＡＭ１０Ａ１〜１０Ａ３に振り分けて書き込まれる。
【００３５】
（２）  読み出し動作
ＣＰＵ１がＲＡＭ１０Ａ１〜１０Ａ３を１つのメモリと見なして、これらのＲＡＭ１０Ａ１〜１０Ａ３から、データＭＤ１〜ＭＤ２７を順番に読み出す場合、図５に示すように、まず、チップ選択信号ＣＳで最初にアクセスするＲＡＭ１０Ａ１を指定する。
【００３６】
次に、時刻Ｔ０〜Ｔ１の期間に、ライトリードアクセス要求信号Ｗ／Ｒを書き込み要求である“Ｈ”に設定し、アドレス設定信号ＡＳをコマンドの転送指示である“Ｈ”に設定し、アドレス／データバス２に読み出しコマンドを設定する。
【００３７】
時刻Ｔ１において、アクセス信号線５のアクセス信号ＡＣが立ち上がると、すべてのＲＡＭ１０Ａ１〜１０Ａ３が読み出しモードに移行し、アクセスウエイト信号ＷＴ１２，ＷＴ２３，ＷＴ３１が“Ｈ”となる。
【００３８】
時刻Ｔ１〜Ｔ２，Ｔ２〜Ｔ３，Ｔ３〜Ｔ４，Ｔ４〜Ｔ５の各期間に、ＣＰＵ１は、ライトリードアクセス要求信号Ｗ／Ｒを読み出し要求である“Ｌ”に設定する。これにより、ＲＡＭ１０Ａ１のメモリアレイ１４１から、データＭＤ１〜ＭＤ３が順番に読み出され、アドレス／データバス２上に出力される。このとき、時刻Ｔ１〜Ｔ２の期間では、読み出しデータを出力するＲＡＭ１０Ａが切り替わった際にダミーデータを出力することがないように、すべてのＲＡＭ１０Ａ１〜１０Ａ３の内部でメモリアレイ１４の読み出しが行われ、読み出したデータが内部に保持される。
【００３９】
時刻Ｔ４〜Ｔ５の期間で、ＲＡＭ１０Ａ１では、アドレス信号ＡＤＲ（Ｘ３，Ｙ１）に対応するデータＭＤ３を読み出すと、自身の読み出しは終了したと判断して、アクセスウエイト信号ＷＴ１２を“Ｌ”にする。これにより、次のＲＡＭ１０Ａ２における読み出し開始が許可される。
【００４０】
同様に時刻Ｔ１１まで制御が行われ、ＲＡＭ１０Ａ３からＲＡＭ１０Ａ１に対して読み出し開始を許可するアクセスウエイト信号ＷＴ３１が“Ｌ”になると、このＲＡＭ１０Ａ１は、アクセスウエイト信号ＷＴ１２を“Ｈ”に設定して、ＲＡＭ１０Ａ２に対して次に読み出しの順番が来ることを予告する。
【００４１】
これ以降、同様の動作を繰り返すことで、残りのデータＭＤ１０〜ＭＤ２７は順番に、ＲＡＭ１０Ａ１〜１０Ａ３から読み出される。
【００４２】
以上のように、本実施例のメモリ制御回路は、異なるＲＡＭ１０Ａ１〜１０Ａ３間のアクセス状態を伝播させるためのアクセスウエイト信号ＷＴ１２，ＷＴ２３，ＷＴ３１によって、対応するメモリアレイ１４１〜１４３のアドレスを制御する選択制御部１５１〜１５３を有している。これにより、アクセスするＲＡＭ１０Ａ１〜１０Ａ３が切り替わる毎にアクセスの設定をする必要がなくなり、連続して書き込みや読み出しが可能になるという利点がある。
【００４３】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  メモリチップとして３個のＲＡＭ１０Ａ１〜１０Ａ３を用いた場合を説明したが、メモリチップの数は任意である。
（ｂ）  各ＲＡＭ１０Ａ１〜１０Ａ３のメモリ容量は同一として説明したが、メモリ容量が異なっていても適用可能である。
（ｃ）  ３個のＲＡＭ１０Ａ１〜１０Ａ３をすべて使用せずに、例えば２個のＲＡＭ１０Ａ１，１０Ａ３を使用することもできる。その場合には、ＲＡＭ１０Ａ２の選択制御部１５２に対する制御信号ＣＯＮで、この選択制御部１５２を動作禁止に設定する。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例を示すメモリ制御回路の構成図である。
【図２】従来のメモリ制御回路の構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】図１の書き込み動作を示す信号波形図である。
【図５】図１の読み出し動作を示す信号波形図である。
【符号の説明】
【００４５】
１    ＣＰＵ
１０Ａ    ＲＡＭ
１１    インタフェース部
１２Ａ    レジスタ
１３Ａ    メモリアレイ制御部
１４    メモリアレイ
１５    選択制御部
【図１】
2007172254.tif 000003
【図２】
2007172254.tif 000004
【図３】
2007172254.tif 000005
【図４】
2007172254.tif 000006
【図５】
2007172254.tif 000007