(57)【要約】      （修正有）【課題】半導体基板に寄生する基板インピーダンスを介して電気的に結合する基板結合対策として、ガードリング等による、基板結合に対する低減効果を、設計段階で精度よく予測するシミュレーション手法による大規模半導体集積回路における基板結合の等価回路の生成方法を提供する。【解決手段】基板結合等価回路の生成方法は、半導体集積回路の形成された半導体チップを水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、これらの基板結合等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得る。この等価回路を用いて半導体チップ断面方向に強く局所性を持った不純物濃度分布があっても精度劣化しない基板結合による雑音を解析することを可能とする。【選択図】図８
2007134661.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の形成された半導体チップの基板結合等価回路を生成する方法であって、前記半導体チップを水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、これらの基板結合等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、基板結合等価回路の生成方法。
【請求項２】
前記半導体チップを、半導体基板深さ方向の不純物濃度に基づいて水平方向にスライスした２個以上の水平部分チップに分割することを特徴とする、請求項１記載の基板結合等価回路の生成方法。
【請求項３】
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層の深さまでの水平部分チップ、ここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップ、およびここから基板裏面までの水平部分チップ、の３つの水平部分チップに分割することを特徴とする、請求項１記載の基板結合等価回路の生成方法。
【請求項４】
請求項１ないし請求項３のいずれか一つに記載の基板結合等価回路の生成方法について、それぞれの水平部分チップを抵抗メッシュ近似してＦ行列演算を適用することで基板結合等価回路を導出し、これらの基板結合等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、基板結合等価回路の生成方法。
【請求項５】
前記半導体チップを、請求項１ないし請求項２ないし請求項３のいずれか一つに記載のように水平方向にスライスした２個以上の水平部分チップに分割し、このうち基板表面を含む水平部分チップについて、半導体基板上に形成された抵抗性ガ−ドバンド層およびこれに接続する金属配線層についてメッシュを適用し、それぞれの層でメッシュ交点に挟まれた微少領域に含まれる金属配線面積からＸ方向およびＹ方向の抵抗値を算出して決定した水平方向Ｆ行列と、前記微少領域に含まれるコンタクトホ−ルの面積総和からＺ方向の抵抗値を算出して決定した垂直方向Ｆ行列を用い、Ｆ行列演算を適用することで基板結合等価回路を導出して、その他の水平部分チップの基板結合等価回路と回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、基板結合等価回路の生成方法。
【請求項６】
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、基板表面を含む水平部分チップの基板結合等価回路については半導体基板上に形成された抵抗性ガ−ドリングの配置面上に位置する解析ノ−ドを単一ノ−ドに短絡接続する変更を施し、これをその他の水平部分チップの基板結合等価回路と回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路の生成方法。
【請求項７】
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、基板表面を含む水平部分チップの基板結合等価回路については半導体基板上に形成された容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施し、これをその他の水平部分チップの基板結合等価回路と回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路の生成方法。
【請求項８】
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層の深さまでの水平部分チップ、ここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップ、およびここから基板裏面までの水平部分チップ、の３つの水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出し、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までの水平部分チップおよびここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップのそれぞれの基板結合等価回路について、半導体基板上に形成されたウェル容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施し、これらの基板結合等価回路と残りの水平部分チップの基板結合等価回路とを回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路生成方法。
【請求項９】
前記半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層の深さまでの水平部分チップ、ここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップ、およびここから基板裏面までの水平部分チップ、の３つの水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出し、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までの水平部分チップおよびここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップのそれぞれの基板結合等価回路について、半導体基板上に形成されたウェル領域の配置面上に位置する解析ノ−ドを削除し、一方でウェルの周囲線上に位置する解析ノ−ドを短絡接続して前記ウェル領域内に別途設けた電極とコンデンサを介して接続する変更を施し、これらの基板結合等価回路と残りの水平部分チップの基板結合等価回路とを回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得ることを特徴とする、半導体集積回路の基板結合等価回路生成方法。
【請求項１０】
請求項６ないし請求項９のいずれか一つに記載の基板結合等価回路の生成方法について、それぞれの水平部分チップの基板結合回路の導出にＦ行列演算を適用することを特徴とする、基板結合等価回路の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】本発明は、大規模半導体集積回路の設計技術に関し、特に、大規模半導体集積回路における基板結合の等価回路の生成と解析に関する。
【背景技術】
【０００２】大規模半導体集積回路（以後ＬＳＩとする）の高集積化・高機能化がすすみ、近年、マイクロプロセッサに代表されるデジタル回路と、アナログ−デジタル変換回路などのアナログ回路、さらには無線通信機能をつかさどるアナログ高周波回路を同一の半導体チップ上に集積する技術が要求されている。これらの半導体チップ上に形成された半導体素子群（ＭＯＳＦＥＴ）は、図１に示すように、半導体基板（ｐ−ｂｕｌｋ  Ｓｉ）に寄生する基板インピ−ダンス（Ｚ）を経由して電気的に結合している。これを基板結合と呼ぶ。半導体チップ上の半導体素子が基板結合を経由して互いに影響しあうことで、異なる回路間の動作に干渉が生じ、予期しない動作不具合を引き起こす。この現象を基板クロスト−クと呼び、先端のＬＳＩ開発おいて解決すべき重要課題となっている。【０００３】一般に、基板クロスト−ク対策として、図２に示すように、ＬＳＩレイアウト上で半導体素子間にガ−ドリングあるいはガ−ドバンド構造を配備することで基板結合を低減する手法が用いられている。この場合、ガ−ドリング等による基板結合の低減効果をＬＳＩの設計段階で精度よく予測するシミュレ−ション手法が不可欠になる。
従来、基板結合のシミュレ−ション・モデルとして、図３に示すように、半導体基板を抵抗メッシュ構造で近似し、この系の節点回路方程式を解いて求める等価回路が用いられてきた。典型的な半導体チップにおいて半導体素子はミクロン・オ−ダで形成されるのに対して、半導体基板のサイズはミリメ−トル・オ−ダであるため、抵抗メッシュの持つ節点数は膨大になる。そこで、基板抵抗メッシュ構造の回路方程式を効率良く解く手法が必要とされてきた。【０００４】従来の基板結合等価回路の生成手法には次のようなものがある。第１の方法は、半導体素子の形成される基板表面から基板裏面に向けて抵抗メッシュ密度を段階的に粗くすることでメッシュの総節点数を低減してから回路方程式を解く手法である。第２の方法は、図４に示すように、抵抗メッシュ近似した半導体チップを水平方向にスライスして水平層と垂直層に分離し、それぞれの層のＦ行列を｛Ｆｈ１，Ｆｖ１，Ｆｈ２，Ｆｖ２，．．．，Ｆｖｎ−１，Ｆｈｎ｝と定義したのちに、次式に示すＦ行列演算により抵抗メッシュを単一のＦ行列に縮約してから回路方程式を解く手法である。
Ｆｃｈｉｐ  ＝  Ｆｈ１＊Ｆｖ１＊Ｆｈ２＊Ｆｖ２＊．．．＊Ｆｖｎ−１＊Ｆｖｎ【０００５】第１の方法：Ｔ．Ａ．Ｊｏｈｎｓｏｎ，Ｒ．Ｗ  Ｋｎｅｐｐｅｒ，Ｖ．Ｍａｒｃｅｌｌｏ，ａｎｄ  Ｗ．Ｗａｎｇ，″Ｃｈｉｐ  Ｓｕｂｓｔｒａｔｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｍｏｄｅｌｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ，″ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ，Ｖｏｌ．ＣＡＤ−３，Ｎｏ．２，ｐｐ．  １２６−１３４，Ａｐｒ．１９８４．
第２の方法：Ｙ．Ｍｕｒａｓａｋａ，Ｍ．Ｎａｇａｔａ，Ｔ．Ｏｈｍｏｔｏ，Ｔ．Ｍｏｒｉｅ，ａｎｄ  Ａ．Ｉｗａｔａ，″Ｃｈｉｐ−Ｌｅｖｅｌ  Ｓｕｂｓｔｒａｔｅ  Ｎｏｉｓｅ  Ａｎａｌｙｓｉｓ  ｗｉｔｈ  Ｎｅｔｗｏｒｋ  Ｒｅｄｕｃｔｉｏｎ  ｂｙ  Ｆｕｎｄａｍｅｎｔａｌ  Ｍａｔｒｉｘ  Ｃｏｍｐｕｔａｔｉｏｎ，″Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  Ｉｎｔ．Ｓｙｍｐ．ｏｎ  Ｑｕａｌｉｔｙ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  ２００１（ＩＳＱＥＤ  ２００１），ｐｐ．４８２−４８７，Ｍａｒ．２００１
【発明が解決しようとする課題】
【０００６】上記の従来手法に共通の問題として次の点があげられる。
半導体素子形成工程において高濃度に注入されるドナ−やアクセプタ等の活性化不純物は、半導体チップの基板表面からおよそ５ｕｍ程度の範囲の深さに集中して分布する。一般的な半導体チップの基板厚さは５００ｕｍ程度であり、したがって基板厚さのおよそ１％程度の基板表面領域で、より深い領域に比べて１０の５乗以上の不純物濃度勾配が生じている。これは、半導体基板の抵抗メッシュ近似において、深さ方向の枝の抵抗値の基板表面付近で急峻に変化することに相当し、精度の良い基板等価回路の生成には高い密度のメッシュが必要になる。一般にメッシュの規模とともに節点数が増加するため、回路方程式を解く演算量が大きくなりすぎて、基板等価回路の生成が困難になる。
【０００７】従来手法の第１の方法ではメッシュの密度を段階的に粗くすること、また第２の方法では水平スライスの間隔を段階的に粗くすること、により深さ方向の急峻な基板抵抗率変化を表現できると考えられる。しかしながら、数桁に及ぶ抵抗率変化が半導体基板の表面付近１％程度ときわめて局所的な領域に限定されているため、メッシュ密度あるいはスライス間隔の変化の範囲が大きくなり、どちらの方法においても回路方程式を解くための演算精度を保てなくなる。
【０００８】本発明は、上記課題を解決すべくなされたものであり、その目的とするところは、半導体基板表面付近に急峻な不純物分布を考慮した基板結合等価回路の生成を可能にし、さらに各種のガ−ドリング構造による基板結合の低減化効果の精度良い解析を実現することにある。
【課題を解決するための手段】
【０００９】本発明に係る基板結合等価回路の生成方法は、半導体集積回路の形成された半導体チップを水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、これらの基板結合等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得る。
上記の基板結合等価回路の生成方法において、半導体チップを、半導体基板深さ方向の不純物濃度に基づいて水平方向にスライスした２個以上の水平部分チップに分割してもよい。上記の基板結合等価回路の生成方法において、半導体チップを、半導体基板深さ方向の不純物濃度分布に基づいて、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層の深さまでの水平部分チップ、ここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップ、およびここから基板裏面までの水平部分チップ、の３つの水平部分チップに分割してもよい。上記の基板結合等価回路の生成方法において、抵抗メッシュ近似した水平部分チップの基板結合等価回路は、Ｆ行列演算法を適用して導出してもよい。
【００１０】上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面を含む水平部分チップについて、半導体基板上に形成された抵抗性ガ−ドバンド層およびこれに接続する金属配線層についてメッシュを適用し、それぞれの層でメッシュ交点に挟まれた微少領域に含まれる金属配線面積からＸ方向およびＹ方向の抵抗値を算出して決定した水平方向Ｆ行列と、前記微少領域に含まれるコンタクトホ−ルの面積総和からＺ方向の抵抗値を算出して決定した垂直方向Ｆ行列を導出し、半導体基板および半導体基板上に形成された基板電位固定配線をあわせてメッシュを切り、各メッシュ領域に含まれる基板電位固定配線面積からＸ方向およびＹ方向の抵抗値を算出して決定した水平方向Ｆ行列と、各メッシュ領域に含まれる基板コンタクト拡散領域の面積総和からＺ方向の抵抗値を算出して決定した垂直方向Ｆ行列を導出してもよい。
【００１１】上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面を含む水平部分チップの基板結合等価回路については、半導体基板上に形成された抵抗性ガ−ドリングの配置面上に位置する解析ノ−ドを単一ノ−ドに短絡接続する変更を施してもよい。
ここで解析ノ−ドとは、基板等価回路への電気的な接続端子に相当するものである。
上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面を含む水平部分チップの基板結合等価回路については、半導体基板上に形成された容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施してもよい。
【００１２】上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までの水平部分チップおよびここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップのそれぞれの基板結合等価回路について、半導体基板上に形成されたウェル容量性ガ−ドリングの配置面上に位置する解析ノ−ドを削除し、一方でガ−ドリングの周囲線上に位置する解析ノ−ドを短絡接続して容量性ガ−ドリングの電位固定電極とコンデンサを介して接続する変更を施してもよい。
【００１３】上記の基板結合等価回路の生成方法を用いてガ−ドリングの効果を解析するために、半導体チップを水平方向にスライスして分離した水平部分チップのうち、基板表面からチャネルストップ・イオン注入により形成されたチャネルストップ層までの水平部分チップおよびここからウェルイオン注入により形成されたウェル構造の深さまでの水平部分チップのそれぞれの基板結合等価回路について、半導体基板上に形成されたウェル領域の配置面上に位置する解析ノ−ドを削除し、一方でウェルの周囲線上に位置する解析ノ−ドを短絡接続して前記ウェル領域内に別途設けた電極とコンデンサを介して接続する変更を施してもよい。
【発明の実施の形態１：様々な断面構造を有するガ−ドリング構造の評価】
【００１４】図５に、ガ−ドリングによる基板結合低減効果を評価するためのテスト用途の半導体チップを示す。
Ｓ１とＳ２の２つの拡散領域とそのパッド、Ｓ１ポ−トを囲む内部ガ−ドリングＳ３とそのパッド、外側のガ−ドリングＳ４とそのパッドがシリコン基板上に配置されている。Ｓ１とＳ２間の基板結合特性を、Ｓパラメ−タ（Ｓ２１）として評価する。ガ−ドリングによる基板結合低減効果は、Ｓ３がグラウンドに接続されているときと接続されていないときのＳパラメ−タ（Ｓ２１）の差を評価すればよい。外側のガ−ドリング（Ｓ４）は、ｐ型基板上に形成されるテスト構造の基板ＤＣ電圧を０Ｖに固定するためのものであり、評価系のグラウンドに接続する。
【００１５】図６に、各種ガ−ドリング構造の断面図を示す。図６（ａ）は抵抗性ガ−ドリング、図６（ｂ）は容量性ガ−ドリング、また図６（ｃ）はウェル容量ガ−ドリング、でそれぞれＳ１ポ−トを囲むことにより基板結合を低減し、一方図６（ｄ）ではウェル容量によりＳ１ポ−トを基板から分離することで基板結合を低減している。
【００１６】図５の半導体チップにＦ行列演算法を適用して基板結合等価回路を生成し、シミュレ−ションにより基板結合の低減効果を評価する。
典型的なＣＭＯＳプロセスにおける不純物分布の略図を図７に示す。シリコン基板の基板厚さは５００ｕｍ程度で、その表面の数ミクロンに高濃度の不純物領域が局在し、それより深い部分は数桁以上低い不純物濃度である。
【００１７】このような不純物分布を、Ｆ行列演算を用いた基板結合等価回路生成に反映するため、図８に示すように、半導体チップを水平方向にスライスし、チップ表面、ウェル、バルクの３つのサブモデルに分割した。
チップ表面モデルはチャネルストップ注入やガ−ドリングのｐ＋あるいはｎ＋拡散と同じ深さで、ウェルモデルはｐウェルあるいはｎウェルの深さ、バルクモデルは残るチップ裏面までの深さである。
それぞれのサブモデルを図９に示す抵抗メッシュ構造で近似する。ここでは、メッシュのサイズを水平面内は２４０×２４０、垂直方向には２とした。Ｆ行列演算法を適用するために、水平メッシュ（Ｆｈ１，Ｆｈ２，Ｆｈ３）および垂直メッシュ（Ｆｖ１，Ｆｖ２）に分割してそれぞれのＦ行列を生成し、サブモデルのＦ行列を式：Ｆ＝Ｆｈ１Ｆｖ１Ｆｈ２Ｆｖ２Ｆｈ３より算出するとともにＹ行列に変換して、サブモデル等価回路を得る。
【００１８】半導体チップに適用したメッシュ上には、図１０のように解析ノ−ドを設けた。解析ノ−ドは、基板等価回路への電気的な接続点に相当する。
ここで、基板表面の特定な領域が高濃度の選択不純物注入やメタル配線で形成された導電性のきわめて高い薄層で覆われているとき、この領域内の観測点は同電位であると仮定できる。テスト構造では、Ｓ１，Ｓ２，Ｓ３，Ｓ４の各領域が該当する。このとき、各領域の全ての観測ノ−ドは図１１に示すように短絡可能であり、等価回路では対応する端子を単一ノ−ドにまとめることにより表現できる。図１１ではＳ１領域の解析ノ−ドとＳ３領域の解析ノ−ドをそれぞれ短絡する場合を示している。
【００１９】一方、基板表面の特定な領域が基板から容量で分離されているとき、この領域内の観測点から基板へのＤＣ信号の漏れ込みは完全に遮断されると仮定できる。テスト構造では、たとえばＳ３領域が容量性であるときが該当する。このとき、領域内の全ての観測ノ−ドは図１２に示すように取り除くことが可能であり、等価回路では対応するノ−ドを等価回路から除去することにより表現できる。図１２ではＳ１領域に関するノ−ドを除去している。一方、容量分離領域が基板と接する周囲面に位置する観測点は、別のノ−ドとしてまとめておく。図１３は、抵抗性ガ−ドリング構造をモデル化した例である。表面モデルでは、Ｓ１、Ｓ２、Ｓ３及びＳ４はｐ型不純物が高濃度に選択注入されており、各領域の観測点はそれぞれ短絡して単一ポ−トにまとめられる。表面モデル、ウェルモデル、バルクモデル、３つのサブモデルはいずれもｐ型不純物領域であるため、３つのサブモデルを図１４のように電気的に接続することで本テスト構造の基板結合等価回路が得られる。
【００２０】図１５は、容量性ガ−ドリング構造をモデル化した例である。表面モデルのｎ＋ガ−ドリング領域（Ｓ３領域）内の観測点を切り取り、ガ−ドリング側面として、Ｓ３の内側と外側の周囲の観測点をそれぞれＳ３ｉｎｎｅｒとＳ３ｏｕｔｅｒというポ−トにまとめる。そして、くり抜いたｎ＋領域に対応したポ−トとしてＳ３ｔｏｐを改めて定義する。さらに、ウェルモデル上のガ−ドリング位置の観測ノ−ドについて、これらが互いに抵抗性接続であることから短絡し、ガ−ドリング底面としてＳ３ｂｏｔｔｏｍという単一ノ−ドにまとめる。３つのサブモデルは図１６のように電気的に接続するが、ここでガ−ドリング側面とガ−ドリング底面のノ−ドを拡散側面容量Ｃｐｅｒ及び拡散底面容量Ｃｂｔｍを介してＳ３ｔｏｐに接続することで、容量性ガ−ドリングを含むテスト構造の基板結合等価回路が得られる。
【００２１】図１７は、ウェル容量ガ−ドリング構造をモデル化した例である。モデル化手法は前記の容量性ガ−ドリング構造と同様だが、表面モデル／ウェルモデルの両者でウェル容量ガ−ドリング領域（Ｓ３領域）内の観測点を取り除き、ガ−ドリング側面として、Ｓ３の内側と外側の周囲の観測点をそれぞれＳ３ｉｎｎｅｒとＳ３ｏｕｔｅｒというポ−トにまとめる。そして、くり抜いた領域に対応したポ−トとしてＳ３ｔｏｐを改めて定義する。さらに、最深部のバルクモデル上のガ−ドリング位置の観測ノ−ドについて、これらが互いに抵抗性接続であることから短絡し、ガ−ドリング底面としてＳ３ｂｏｔｔｏｍという単一ノ−ドにまとめる。３つのサブモデルは図１８のように電気的に接続するが、ここでガ−ドリング側面とガ−ドリング底面のノ−ドを拡散側面容量Ｃｐｅｒ及び拡散底面容量Ｃｂｔｍを介してＳ３ｔｏｐに接続することで、容量性ガ−ドリングを含むテスト構造の基板結合等価回路が得られる。
【００２２】図１９は、ウェル容量でＳ１ポ−トを分離する構造をモデル化した例である。この場合、表面モデルでウェル領域（Ｓ３領域）内の観測点を取り除く。一方、Ｓ３ｏｕｔｅｒのポ−トは、ウェル分離周囲の観測点を短絡して定義される。さらに、最深部のバルクモデル上のウェル位置の観測ノ−ドについて、これらが互いに抵抗性接続であることから短絡し、ガ−ドリング底面としてＳ３ｂｏｔｔｏｍという単一ノ−ドにまとめる。３つのサブモデルは図２０のように電気的に接続するが、ここでウェル容量側面のノ−ドとウェル容量底面のノ−ドを拡散側面容量Ｃｐｅｒ及び拡散底面容量Ｃｂｔｍを介してＳ１ポ−トに接続することで、ウェル容量ガ−ドリングを含むテスト構造の基板結合等価回路が得られる。
【００２３】なおこれらの例で、ＣｐｅｒやＣｂｔｍは半導体チップの製造プロセスパラメタから算出できる。図２１に、抵抗性、容量性、及びウェル容量ガ−ドリング構造と、ウェル分離構造による基板結合を比較している。容量性ガ−ドリングを持つテスト構造の基板結合は周波数に依存していない。また、１ＧＨｚ超の周波数で最も効果的に基板結合を低減する構造がウェル容量ガ−ドリングであることがわかる。一方、ウェル分離構造は底面積が大きいために高周波信号が基板に漏れ込みやすい。このように、ガ−ドリングを含む半導体チップの基板等価回路を生成することで、各種ガ−ドリングの構造や面積、配置位置などによる基板結合特性をシミュレ−ションによる評価を実現できる。
【発明の実施の形態２：抵抗性ガ−ドバンドの配置の評価】
【００２４】図２２には、大面積の半導体チップにおいて、抵抗性のガ−ドバンドを複数配置した構造を示す。この半導体チップの基板結合等価回路の生成においても、表面モデルとバルクモデルの２つのサブモデルに分割し、それぞれ抵抗メッシュ近似する。このとき、表面モデルにおいてガ−ドバンド領域に位置する観測ノ−ドは高濃度の選択不純物注入やメタル配線で形成された導電性のきわめて高い薄層で覆われているが、面積が大きいために全領域で同一電位とはみなせない。そこで、表面モデルにおいては、図２３に示すようにガ−ドバンドと接続している金属配線層のＦ行列（Ｆｍｅｔａｌ）、ガ−ドバンドと接続するコンタクト層のＦ行列（Ｆｃｏｎｔ）、ガ−ドバンドを形成するｐ＋不純物領域を含む基板最表層のＦ行列（Ｆｓｕｒｆａｃｅ）、および表面モデル内部の水平層と垂直層のＦ行列（Ｆｖ１，Ｆｈ２，Ｆｖ２，Ｆｈ３）を生成して、サブモデルのＦ行列を式：Ｆ＝ＦｍｅｔａｌＦｃｏｎｔＦｓｕｒｆａｃｅＦｖ１Ｆｈ２Ｆｖ２Ｆｈ３より算出するとともにＹ行列に変換して、サブモデル等価回路を得る。
【００２５】ここで、Ｆｍｅｔａｌ，Ｆｃｏｎｔ，Ｆｓｕｒｆａｃｅの生成において、抵抗メッシュの各枝の抵抗値は、それぞれ金属配線、コンタクト、ｐ＋不純物領域のレイアウトから算出する。具体的には、図２４に示すように、抵抗性ガ−ドバンド層およびこれに接続する金属配線層についてメッシュを適用し、それぞれの層でメッシュ交点に挟まれた微少領域に含まれる金属配線面積からＸ方向およびＹ方向の抵抗値を算出することでＦｍｅｔａｌ及びＦｓｕｒｆａｃｅを求め、一方で前記微少領域に含まれるコンタクトホ−ルの面積総和からＺ方向の抵抗値を算出することでＦｃｏｎｔを求める。
【００２６】このようにして得た表面モデルの等価回路をバルクモデルの等価回路とネットリスト上で接続することにより、基板結合等価回路を生成できる。
＜＜実施例３：エピ基板構造における基板結合の評価＞＞
図２５には、高濃度の不純物をほぼ一様に含む低抵抗シリコン基板上に、高抵抗なシリコン層をエピ成長あるいは貼り合せ、この上に半導体素子を形成した半導体チップの構造を示す。このような構造においては、半導体チップを表面モデル、ウェルモデル、エピ層モデル、バルクモデルの４つのサブモデルに分割し、実施例１と同様の手続きにより基板結合等価回路モデルを生成できる。
【００２７】ここでチップ表面モデルはチャネルストップ注入やガ−ドリングのｐ＋あるいはｎ＋拡散と同じ深さで、ウェルモデルはｐウェルあるいはｎウェルの深さ、エピ層モデルはウェルモデル底面からエピ層深さまで、そしてバルクモデルは残るチップ裏面までの深さを対象とする。
【発明の効果】
【００２８】本発明に係る基板結合等価回路の生成方法では、半導体集積回路の形成された半導体チップを水平方向にスライスしてサブモデル化することで、半導体チップ断面方向に強く局所性を持った不純物濃度分布があっても精度劣化しない基板結合等価回路生成を実現している。
【図面の簡単な説明】図１：半導体チップにおける基板結合を説明した図。
図２：基板結合を低減するためのガ−ドリングやガ−ドバンド構造を説明した図。
図３：半導体基板の抵抗メッシュ近似を説明した図。
図４：Ｆ行列演算による基板結合等価回路の生成方法を説明した図。
図５：ガ−ドリングによる基板結合低減効果を評価するためのテスト構造を説明した図。
図６：各種ガ−ドリングの断面構造。（ａ）は抵抗性ガ−ドリング、（ｂ）は容量性ガ−ドリング、（ｃ）はウェル容量ガ−ドリング、（ｄ）はウェル容量分離を説明している。
図７：一般的なＣＭＯＳプロセスにおける不純物分布を説明した図。
図８：半導体チップの水平スライスを説明した図。
図９：サブモデルの抵抗メッシュ近似を説明した図。
図１０：サブモデルにおける解析ノ−ドの配備を説明した図。
図１１：抵抗性ガ−ドリングにおける観測ノ−ドの短絡処理を説明した図。
図１２：容量性ガ−ドリングにおける観測ノ−ドの除去処理を説明した図。
図１３：抵抗性ガ−ドリング評価構造のモデル化を説明した図。
図１４：抵抗性ガ−ドリング評価構造における３つのサブモデルの電気接続を説明した図。
図１５：容量性ガ−ドリング評価構造のモデル化を説明した図。
図１６：容量性ガ−ドリング評価構造における３つのサブモデルの電気接続を説明した図。
図１７：ウェル容量ガ−ドリング評価構造のモデル化を説明した図。
図１８：ウェル容量ガ−ドリング評価構造における３つのサブモデルの電気接続を説明した図。
図１９：ウェル容量分離評価構造のモデル化を説明した図。
図２０：ウェル容量分離評価構造における３つのサブモデルの電気接続を説明した図。
図２１：各種ガ−ドリング構造及びウェル分離構造による基板結合のシミュレ−ション結果を比較した図。
図２２：抵抗性ガ−ドバンドを有する半導体チップを説明した図。
図２３：金属配線層、コンタクト層、ガ−ドバンド層とメッシュ適用の関係を説明した図。
図２４：メッシュ交点に挟まれた微少両域内の面積からの抵抗値算出を説明した図。
図２５：エピ基板構造を説明した図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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