(57)【要約】      （修正有）【課題】プラグ電極を介して半導体基板に接続し、かつペロブスカイト構造を有する導電膜からなる下部キャパシタ電極上に、ペロブスカイト構造を有する金属酸化物誘電体膜からなるキャパシタ絶縁膜が形成されてなるキャパシタを容易に実現できる構造を有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板１上に形成され、ペロブスカイト構造を有する導電膜からなる下部キャパシタ電極１４と、この下部キャパシタ電極１４上に形成され、ペロブスカイト構造を有する金属酸化物誘電体膜からなるキャパシタ絶縁膜１５と、このキャパシタ絶縁膜１５上に形成された上部キャパシタ電極１６と、前記下部キャパシタ電極１４と前記半導体基板１とを接続し、ルテニウムからなるプラグ電極１０とを具備してなる。【選択図】図１
2007067433.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ペロブスカイト構造を有する導電膜からなる下部キャパシタ電極と、
この下部キャパシタ電極上に形成され、ペロブスカイト構造を有する金属酸化物誘電体膜からなるキャパシタ絶縁膜と、
このキャパシタ絶縁膜上に形成された上部キャパシタ電極と、
前記下部キャパシタ電極と前記半導体基板とを接続し、ルテニウムからなるプラグ電極と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記導電膜はＳｒＲｕＯ3 膜であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に下部キャパシタ電極およびキャパシタ絶縁膜がペロブスカイト構造を有し、下部キャパシタ電極がプラグ電極を介して半導体基板と接続したキャパシタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化に伴い、素子の微細化は進む一方であり、例えばキャパシタのセル面積は非常に小さくなっている。セル面積が小さくなるとキャパシタ容量も小さくなってしまうが、キャパシタの容量は感度やソフトエラー等の点からそれほど小さくできないという要請がある。
【０００３】
容量を確保する方法としては、キャパシタを３次元的に形成してセル面積をできるだけ大きくする方法と、キャパシタ絶縁膜に誘電率の高い絶縁膜を用いる方法が検討されている。
【０００４】
誘電率の高い絶縁膜として代表的なものに、（Ｂａ，Ｓｒ）ＴｉＯ3 膜等の酸化物誘電体膜が知られている。この種の酸化物誘電体膜をキャパシタ絶縁膜として用いる場合は、キャパシタ電極とキャパシタ絶縁膜との界面に低誘電率層が形成されるのを防止するために、酸化されないかまたは酸化されても金属導電性を示す材料でキャパシタ電極を形成する必要がある。
【０００５】
最近、このような電極材料として、（Ｂａ，Ｓｒ）ＴｉＯ3 と同じ結晶構造（ペロブスカイト構造）を有するＳｒＲｕＯ3 を用いることが検討されている。図１０に、キャパシタの電極材料としてＳｒＲｕＯ3 を用いたＤＲＡＭメモリセルの工程断面図を示す。
【０００６】
これを説明すると、まず、図８（ａ）に示すように、ｐタイプＳｉ基板７１の表面にＳＴＩ（Shallow Trench Isolation）による素子分離領域７２を形成する。
【０００７】
次に同図（ａ）に示すように、ゲート絶縁膜７３、ゲート電極（ワード線）７４、ｎ+ 型ドレイン拡散層７５、ｎ+ 型ソース拡散層７６を形成し、続いて第１層間絶縁膜７７を堆積して表面を平坦化した後、第１層間絶縁膜（ＳｉＯ2 膜）７７にコンタクトホールを開孔してビット線７８を形成する。
【０００８】
次に同図（ａ）に示すように、第２層間絶縁膜（ＳｉＯ2 膜）７９を堆積して表面を平坦化した後、第１および第２層間絶縁膜７７，７９にコンタクトホールを開孔して、その内部をＴｉ膜８０およびＴｉＮ膜８１を介してプラグ電極８２で埋め込む。
【０００９】
次に図８（ｂ）に示すように、ＳｉＮ膜８３、第３層間絶縁膜（ＳｉＯ2 膜）８４を堆積して表面を平坦化した後、これらの絶縁膜８３，８４にプラグ電極８２に対してのヴィアホールを開孔する。
【００１０】
次に図８（ｃ）に示すように、ヴィアホールの内部を充填するように下部キャパシタ電極８５となるＳｒＲｕＯ3 膜をスパッタ法またはＣＶＤ法で全面に堆積した後、ヴィアホール外部の余剰なＳｒＲｕＯ3 膜をＣＭＰ（Chemical Mechanical Polishing）法で除去して、下部キャパシタ電極８５を形成する。この後、第３層間絶縁膜８４を選択的にエッチング除去する。
【００１１】
最後に、図８（ｄ）に示すように、（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜８６をＣＶＤ法で全面に堆積し、続いて上部キャパシタ電極８７となるＳｒＲｕＯ3 膜をＣＶＤ法で全面に堆積した後、このＳｒＲｕＯ3 膜を加工して上部キャパシタ電極８７を形成して、ＤＲＡＭメモリセルが完成する。
【００１２】
ここで、キャパシタ容量を稼ぎ、リーク電流を抑制するためには、下部キャパシタ電極８５、キャパシタ絶縁膜８６および上部キャパシタ電極８７がエピタキシャル成長していることが望ましい。
【００１３】
そのためには、下部キャパシタ電極８５であるＳｒＲｕＯ3 膜を単結晶化する必要がある。報告されているＳｒＲｕＯ3 膜を単結晶化する方法について説明すると以下のようになる。
【００１４】
まず、図９（ａ）に示すように、単結晶Ｓｉ基板９１上にＡｌＴｉＮ膜９２をスパッタ法で堆積する。ここで、ＡｌＴｉＮ膜９２は単結晶Ｓｉ基板９１上にエピタキシャル成長し、全面に渡って単結晶となる。
【００１５】
次に図９（ｂ）に示すように、ＡｌＴｉＮ膜９２上にＰｔ膜９３をスパッタ法で堆積する。このＰｔ膜９３も同様に全面に渡って単結晶となる。
【００１６】
最後に、図９（ｃ）に示すように、Ｐｔ膜９３上にＳｒＲｕＯ3 膜９４をスパッタ法で堆積させる。このＳｒＲｕＯ3 膜９４も同様に全面に渡って単結晶となる。
【００１７】
このような方法で下部キャパシタ電極８５である単結晶のＳｒＲｕＯ3 膜を形成すれば、キャパシタ絶縁膜８６である（Ｂａ，Ｓｒ）ＴｉＯ3 膜もキャパシタ部で単結晶化することができ、さらに上部キャパシタ電極８７であるＳｒＲｕＯ3 膜も同じペロブスカイト構造であるため、キャパシタ部で単結晶化することができ、良好な特性を有するキャパシタを実現することができる。
【００１８】
しかしながら、実際のＤＲＡＭでは、Ｓｉ基板７１と下部キャパシタ電極８５との間にはトランジスタを動作させるためのゲート電極（ワード線）７４やビット線７８が配線されており、下部キャパシタ電極８５はｎ+ 型ソース拡散層７６とサブミクロンサイズのプラグ電極８２を介して接続しなければならず、しかもＬＳＩの世代が進むにつれて、プラグ電極８２を埋め込むためのコンタクトホールのアスペクト比は大きくなる。
【００１９】
このようにプラグ電極８２のサイズが小さくなり、アスペクト比が大きくなると、従来プラグ電極材として用いられたＳｉ系の材料では抵抗が高くなるために用いることができず、その代わりにＲｕやＷ等の低抵抗の金属を用いる必要があるが、この種の金属の単結晶化は非常に困難である。
【００２０】
また、図１０に示すように、上面がコンタクトホールの開孔面よりも低いプラグ電極８２を形成し、プラグ電極８２の表面だけに単結晶のＳｒＲｕＯ3 ／Ｐｔ積層膜８８を形成すれば、その上に形成する上部キャパシタ電極８７としてのＳｒＲｕＯ3 膜を単結晶化することは可能である。
【００２１】
単結晶のＳｒＲｕＯ3 ／Ｐｔ積層膜８８の形成工程は、プラグ電極８２上のコンタクトホールの未重点部分にアモルファスのＳｒＲｕＯ3 ／Ｐｔ積層膜を埋め込み形成する工程と、これをレーザーアニール等を用いて単結晶化する工程とからなる。
【００２２】
しかしながら、プラグ電極８２のサイズがサブミクロン程度の場合、レーザーアニール等を用いてもプラグ電極８２上のアモルファスのＳｒＲｕＯ3 ／Ｐｔ積層膜を単結晶化することは難しく、双晶や多結晶が形成されてしまい、その結果として下部キャパシタ電極８５であるＳｒＲｕＯ3 膜も双晶や多結晶になってしまう問題がある。なお、図中、８９は粒界を示している。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述の如く、微細化の進んだＤＲＡＭセルにおいて、必要な容量を確保するために、キャパシタ絶縁膜として誘電率の高い単結晶（Ｂａ，Ｓｒ）ＴｉＯ3 膜、下部および上部キャパシタ電極として単結晶ＳｒＲｕＯ3 膜を使用することが提案されていた。
【００２４】
このようなキャパシタ絶縁膜、ならびに下部および上部キャパシタ電極を形成するためには、下部キャパシタ電極とＳｉ基板とを接続するプラグ電極は単結晶である必要があった。
【００２５】
しかしながら、微細化の進んだＤＲＡＭセルにおいては、プラグ電極の材料として抵抗は低いが結晶化が困難であるＲｕ等の金属を使用する必要があったので、プラグ電極の単結晶化は困難であるという問題があった。
【００２６】
また、他の方法として、プラグ電極が途中まで埋め込まれたコンタクトホールの未充填部分にアモルファスのＳｒＲｕＯ3 膜を埋め込み形成し、それをレーザアニールにより単結晶化したものを結晶核に使用する方法も提案されていた。
【００２７】
しかしながら、微細の進んだＤＲＡＭセルにおいては、コンタクトホールも微細化し、このような微細なコンタクトホールの上部に埋め込まれたアモルファスのＳｒＲｕＯ3 膜をレーザアニールで単結晶化することは困難であるという問題があった。
【００２８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、プラグ電極を介して半導体基板に接続し、かつペロブスカイト構造を有する導電膜からなる下部キャパシタ電極上に、ペロブスカイト構造を有する金属酸化物誘電体膜からなるキャパシタ絶縁膜が形成されてなるキャパシタを容易に実現できる構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００２９】
［構成］
上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に形成され、ペロブスカイト構造を有する導電膜からなる下部キャパシタ電極と、この下部キャパシタ電極上に形成され、ペロブスカイト構造を有する金属酸化物誘電体膜からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部キャパシタ電極と、前記下部キャパシタ電極と前記半導体基板とを接続し、ルテニウムからなるプラグ電極とを備えていることを特徴とする。
【００３０】
本発明のより具体的な形態は以下の通りである。
【００３１】
（１）結晶性物質は、ペロブスカイト構造を有する導電物である。
【００３２】
（２）上部キャパシタ電極は、ペロブスカイト構造を有する導電膜で構成されている。
【００３３】
（３）結晶性物質は、白金である。
【００３４】
（４）結晶性物質は、ペロブスカイト構造を有する絶縁物（より具体的には金属酸化物誘電体膜または該金属酸化物誘電体膜と格子定数の近い結晶性を有する金属酸化物誘電体膜）である。
【００３５】
（５）下部キャパシタ電極は、ＡＲｕＯ3 （ＡはＳｒ，Ｂａ，Ｃａ，ＬａおよびＮｄから選ばれる少なくとも１種の元素を示す）、ならびに（Ｓｒ，ＲＥ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，ＳｍおよびＮｄから選ばれる少なくとも１種の元素を示す）から選ばれる１種からなる材料で構成されている。
【００３６】
（６）キャパシタ絶縁膜は、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＴｉＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ9 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、または（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 で構成されている。
【発明の効果】
【００３７】
本発明によれば、ペロブスカイト構造を有する導電膜からなる下部キャパシタ電極上に、ペロブスカイト構造を有する金属酸化物誘電体膜からなるキャパシタ絶縁膜が形成されてなるキャパシタを有する半導体装置を容易に実現できるようになる。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照しながら本発明の実施形態を説明する。
【００３９】
（第１の実施形態）
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００４０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤＲＡＭセルを示す断面図である。
【００４１】
図中、１はｐタイプＳｉ基板を示しており、このｐタイプＳｉ基板１の表面にはＳＴＩ構造の素子分離領域２が形成されている。
【００４２】
この素子分離領域２で分離されたトランジスタ領域内には、ゲート絶縁膜３、ゲート電極（ワード線）４、ｎ+ 型ドレイン拡散層５およびｎ+ 型ソース拡散層６からなるＭＯＳトランジスタが形成されている。
【００４３】
ｐタイプＳｉ基板１上には、表面が平坦な第１層間絶縁膜（ＳｉＯ2 膜）７が形成され、この第１層間絶縁膜７に開孔されたコンタクトホールを介してビット線８がｎ+ 型ドレイン拡散層５に接続している。
【００４４】
第１層間絶縁膜７上には、表面が平坦な第２層間絶縁膜（ＳｉＯ2 膜）９が形成され、第１および第２層間絶縁膜７，９に開口されたコンタクトホールを介して、単結晶のＲｕからなるプラグ電極１０がｎ+ 型ソース拡散層６に接続している。
【００４５】
このプラグ電極１０の表面の中央部には窪みが形成され、この窪みの内部は単結晶のＳｒＲｕＯ3 膜１１で埋め込まれている。ＳｒＲｕＯ3 膜１１の代わりにそれに近い格子定数を有する結晶性の物質でも良い。
【００４６】
第２層間絶縁膜９上にはＳｉＮ膜１２が形成されている。このＳｉＮ膜１２はプラグ電極１０を含む領域に開口部を有し、この開口部を介してプラグ電極１０とコンタクトする、単結晶のＳｒＲｕＯ3 からなる下部キャパシタ電極１４が形成されている。下部キャパシタ電極１４はＳｉＮ膜１２よりも厚い。
【００４７】
下部キャパシタ電極１４上には、単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜１５が形成されている。そして、下部キャパシタ電極１４上にはキャパシタ絶縁膜１５を介して単結晶のＳｒＲｕＯ3 からなる上部キャパシタ電極１６が形成されている。
【００４８】
なお、下部キャパシタ電極１４の近傍以外のＳｉＮ膜１２上のキャパシタ絶縁膜１５は単結晶にはならず、アモルファスまたは多結晶になる。キャパシタ絶縁膜１５の形成時の温度（単結晶化温度）が低い場合にはアモルファス、単結晶化温度が低くい場合でも、後工程（例えば上部キャパシタ電極１６の形成時）や結晶性向上のために単結晶化温度よりも高い温度にさらされた場合には多結晶となる。上記アモルファスまたは多結晶の部分はキャパシタ絶縁膜としての役割は無いので問題はない。
【００４９】
このような構成によれば、キャパシタ絶縁膜１５として誘電率の高い（Ｂａ，Ｓｒ）ＴｉＯ3 膜が用いられ、かつキャパシタを構成する部分の各膜の全てが単結晶膜（ペロブスカイト構造）であるので、必要なキャパシタ容量を容易に確保できるとともに、リーク電流の増加を効果的に抑制できるようになる。
【００５０】
図２および図３は、図１のＤＲＡＭメモリセルの製造方法を示す工程断面図である。
【００５１】
まず、図２（ａ）に示すように、ｐタイプＳｉ基板１の表面にＳＴＩによる素子分離領域２を形成し、続いてゲート絶縁膜３、ゲート電極（ワード線）４、ｎ+ 型ドレイン拡散層５、ｎ+ 型ソース拡散層６を形成する。
【００５２】
次に同図（ａ）に示すように、第１層間絶縁膜７を堆積して表面を平坦化した後、第１層間絶縁膜７にコンタクトホールを開孔してビット線８を形成し、続いて第２層間絶縁膜９を堆積して表面を平坦化した後、第１および第２層間絶縁膜７，９にコンタクトホールを開孔する。
【００５３】
次に図２（ｂ）に示すように、基板温度２００〜４５０℃、成膜圧力１〜１００Ｐａ、Ｒｕ（Ｃｐ）2 （Ａｒキャリア）とＯ2 （雰囲気中Ｏ2 濃度４０％以下）を用いたＣＶＤ法で、プラグ電極１０となるＲｕ膜を全面に堆積した後、コンタクトホール外部の余剰なＲｕ膜をＣＭＰ法または反応性イオンエッチングを用いたエッチバック法により除去することによって、コンタクトホールの内部にプラグ電極１０を埋込み形成する。
【００５４】
このとき、余剰なＲｕ膜をＣＭＰ法で除去する場合には、全面に堆積するＲｕ膜の膜厚をコンタクトホールの開孔径の半分程度にすることによって、プラグ電極１０の中央部に窪みを形成する。また、反応性イオンエッチングの場合にはＲｕ膜（プラグ電極１０）の膜厚に特に制限はなく、厚すぎなければ（開孔径程度まで）良い。図１１に、余剰なＲｕ膜をＣＭＰ法または反応性イオンエッチング（ＲＩＥ）法により除去する工程の断面図を示す。
【００５５】
次に図２（ｃ）に示すように、基板温度２００〜４００℃、成膜圧力１〜１０００Ｐａ、Ｒｕ（ＴＨＤ）3 とＳｒ（ＴＨＤ）2 とＯ2 の混合ガスを用いたＣＶＤ法で、単結晶のＳｒＲｕＯ3 膜１１となるアモルファスのＳｒＲｕＯ3 膜を全面に堆積し、続いてＣＭＰ法で窪み外部の余剰なＳｒＲｕＯ3 膜を除去した後、６００℃以上の熱処理を行うことにより、プラグ電極１０の中央部の窪みを単結晶のＳｒＲｕＯ3 膜１１で埋め込む。
【００５６】
次に図３（ｄ）に示すように、ＳｉＮ膜１２、第３層間絶縁膜（ＳｉＯ2 膜）１３を順次堆積し、続いてこれらの絶縁膜１２，１３にプラグ電極１０に繋がるコンタクトホールを開孔した後、このコンタクトホールを充填するように下部キャパシタ電極となるアモルファスのＳｒＲｕＯ3 膜１４をＣＶＤ法で全面に堆積する。第３層間絶縁膜１３上におけるＳｒＲｕＯ3 膜１４の膜厚は、ＳｉＮ膜１２よりも厚くある必要はない。
【００５７】
ＳｉＮ膜１２は、コンタクトホールの形成位置がずれても、キャパシタ絶縁膜１５がプラグ電極１０に直接接しないようにするためのものである。これにより位置ずれによるリーク電流の増加を防止できる。
【００５８】
次に図３（ｅ）に示すように、コンタクトホール外部の余剰なＳｒＲｕＯ3 膜１４をＣＭＰ法により除去し、コンタクトホール内部のみにＳｒＲｕＯ3 膜１４を選択的に残置させる。
【００５９】
この後、４００〜５００℃、２〜１０時間の熱処理によって、コンタクトホール内部のＳｒＲｕＯ3 膜１４を結晶化することによって、単結晶のＳｒＲｕＯ3 からなる下部キャパシタ電極１４が完成する。
【００６０】
次に図３（ｆ）に示すように、第３層間絶縁膜１３をエッチング除去し、続いて単結晶のキャパシタ絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）ＴｉＯ3 膜をＣＶＤ法で全面に堆積した後、これを熱処理して結晶化することによって、下部キャパシタ電極１４と接する部分に単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜１５を形成する。
【００６１】
次に同図（ｆ）に示すように、上部キャパシタ電極となるアモルファスのＳｒＲｕＯ3 膜１６をＣＶＤ法で全面に堆積した後、これを熱処理して結晶化することによって、単結晶のＳｒＲｕＯ3 膜１６を形成する。
【００６２】
最後に、単結晶のＳｒＲｕＯ3 膜１２を電極状にパターニングして、図１に示したＤＲＡＭメモリセルが完成する。
【００６３】
なお、本実施形態では、下部キャパシタ電極１４を形成する際に、余剰なアモルファスのＳｒＲｕＯ3 膜をＣＭＰ法で除去した後に、熱処理によってアモルファスのＳｒＲｕＯ3 膜を結晶化したが、その逆に熱処理によってアモルファスのＳｒＲｕＯ3 膜を結晶化した後に、余剰な単結晶のＳｒＲｕＯ3 膜をＣＭＰ法で除去しても良い。
【００６４】
以下、プラグ電極１０としてＲｕ膜を用いたことの利点について説明する。
【００６５】
コンタクトホール内にＲｕ膜を埋め込み形成するには、まず、Ｒｕ（Ｃ6 Ｈ5 ）2 、Ｒｕ（ＣＨ3 Ｃ5 Ｈ4 ）2 、またはＲｕ（Ｃ2 Ｈ5 Ｃ5 Ｈ4 ）2 とＯ2 との混合ガスを用いて、３００℃以下の成膜温度でＣＶＤ法により全面に堆積した後、コンタクトホール外部のＲｕ膜をＣＭＰ法で除去する。なお、Ｏ2 の代わりに、Ｏ3 、Ｏラジカル、Ｎ2 Ｏ等の酸化性雰囲気となる物質を用いても良い。
【００６６】
Ｒｕ膜を上記条件で成膜すると非常に良いカバレッジでＲｕ膜を成膜することができ、またＲｕ膜の表面モフォロジーも良好となる。したがって、上記Ｒｕ膜の埋め込み方法を用いることによって、開孔径の小さいコンタクトホール内に巣（ボイド）を生じることなく、Ｒｕからなるプラグ電極１０を容易に実現できるようになる。
【００６７】
なお、ＲｕはＩｒ等と同様に酸化されても金属導電性を示すため、下部キャパシタ電極１４の材料にＳｒＲｕＯ3 等の金属酸化物を用いても、プラグ電極１０と下部キャパシタ電極１４との間のコンタクト抵抗が増大するという問題は生じない。
【００６８】
Ｓｉ基板１とプラグ電極１０との接触面は、成膜雰囲気中にＯ2 を用いているために、Ｒｕ、Ｓｉ、Ｏを含む非常に薄い層が形成される。この層は、ＲｕのＳｉ基板１中への拡散を防止するとともに、Ｓｉ基板１とプラグ電極１０との間のコンタクト抵抗を下げるという利点を持っている。また、Ｓｉ基板１とプラグ電極１０との接触面にＴｉＮ膜等のバリアメタル膜を形成しても何ら問題はない。
【００６９】
また、本実施形態のように、下部キャパシタ電極１４の材料にＳｒＲｕＯ3 を用いる場合は、Ｒｕ元素はプラグ電極１０および下部キャパシタ電極１４の両方に含まれるので、プラグ電極１０と下部キャパシタ電極１４との電気的接合性は非常に良くなる。
【００７０】
また、本実施形態では、プラグ電極１０の表面の窪みを単結晶のＳｒＲｕＯ3 膜１４で埋め込んだが、図４に示すように、最表面のＳｒＲｕＯ3 膜１１が単結晶であれば、窪みの中に複数個の結晶粒があっても差し支えない。図には、結晶粒が２個のＳｒＲｕＯ3 膜１１が示されている。
【００７１】
また、プラグ電極１０の表面の窪みの開孔径が大きい方が、窪み中の結晶核となるＳｒＲｕＯ3 膜１１の結晶の情報を、下部キャパシタ電極１４に伝達しやすいが、あまり大きいと窪み中の最表面のＳｒＲｕＯ3 膜１１が多結晶または双晶となってしまうため、確実に単結晶のＳｒＲｕＯ3 膜１１を得るためには、プラグ電極１０の表面の窪みの開孔径を５０ｎｍ以下にする必要がある。
【００７２】
また、本実施形態では、プラグ電極１０として表面に窪みを有するＲｕ膜を使用したが、上述したＲｕ膜の利点は表面に窪みが無くても得られるので、表面に窪みのないＲｕ膜をプラグ電極に用いても従来よりも優れたＤＲＡＭセルを実現することができる（他の実施形態についても同様）。
【００７３】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図である。なお、図１〜図３と対応する部分には図１〜図３と同一符号を付してあり、詳細な説明は省略する（他の実施形態についても同様）。
【００７４】
本実施形態の製造方法が第１の実施形態のそれと異なるのは、図２（ｃ）の工程よりも後の工程である。
【００７５】
すなわち、図２（ｃ）の工程に続いて、図５（ａ）に示すように、下部キャパシタ電極となるアモルファスのＳｒＲｕＯ3 膜１４をスパッタ法で全面に堆積する。その後、４００〜５００℃、２〜１０時間の熱処理によって、ＳｒＲｕＯ3 膜１４を結晶化する。
【００７６】
次に図５（ｂ）に示すように、単結晶のＳｒＲｕＯ3 膜１４をパターニングして、下部キャパシタ電極１４を形成する。なお、パターニングの後に結晶化を行っても良い。
【００７７】
次に図５（ｃ）に示すように、キャパシタ絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）ＴｉＯ3 膜をＣＶＤ法で全面に堆積した後、これを熱処理することによって単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜１５を形成する。
【００７８】
最後に、同図（ｃ）に示すように、上部キャパシタ電極１６となるアモルファスのＳｒＲｕＯ3 膜をＣＶＤ法で全面に堆積し、続いてこのアモルファスのＳｒＲｕＯ3 膜を熱処理して結晶化した後、これをパターニングすることによって単結晶のＳｒＲｕＯ3 からなる上部キャパシタ電極１６を形成して、ＤＲＡＭメモリが完成する。
【００７９】
本実施形態でも第１の実施形態と同様な効果が得られ、さらに本実施形態によれば、ＳｉＮ膜１２、第３層間絶縁膜１３を形成しないので、第１の実施形態に比べて、プロセスの簡略化を図れるようになる。
【００８０】
（第３の実施形態）
図６は、本発明の第３の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図である。
【００８１】
本実施形態の製造方法が第１の実施形態のそれと異なるのは、図２（ｃ）の工程よりも後工程である。本実施形態でも、ＳｉＮ膜１２、第３層間絶縁膜１３は形成しない
すなわち、図２（ｃ）の工程に続いて、図６（ａ）に示すように、下部キャパシタ電極となるアモルファスのＳｒＲｕＯ3 膜１４を、基板温度４００〜５００℃、成膜圧力１Ｐａ以下、Ｒｕ（ＴＨＤ）3 とＳｒ（ＴＨＤ）2 とＯ2 を用いたＣＶＤ法により形成する。
【００８２】
このとき、成膜圧力が１Ｐａ以下という十分に低い圧力であることから、ＳｒＲｕＯ3 膜１４はＳｒＲｕＯ3 膜１１から成長するので、同図（ａ）に示すように、ＳｒＲｕＯ3 膜１４はプラグ電極１０およびその周囲上のみに選択的に形成される。この後、４００〜５００℃、２〜１０時間の熱処理によって、アモルファスのＳｒＲｕＯ3 １４を結晶化する。
【００８３】
次に図６（ｂ）に示すように、キャパシタ絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）ＴｉＯ3 膜をＣＶＤ法で全面に堆積した後、これを熱処理することによって単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜１５を形成する。
【００８４】
最後に、同図（ｂ）に示すように、上部キャパシタ電極１６となるアモルファスのＳｒＲｕＯ3 膜をＣＶＤ法で全面に堆積し、続いてアモルファスのＳｒＲｕＯ3 膜を熱処理して結晶化した後、これをパターニングすることによって単結晶のＳｒＲｕＯ3 からなる上部キャパシタ電極１６を形成して、ＤＲＡＭメモリが完成する。
【００８５】
本実施形態でも第１の実施形態と同様な効果が得られ、さらに本実施形態によれば、ＳｉＮ膜１２、第３層間絶縁膜１３を形成しないので、第１の実施形態に比べて、プロセスの簡略化を図れるようになる。
【００８６】
また、本実施形態のように、ＳｒＲｕＯ3 膜を選択的に成長させることによって下部キャパシタ電極１４を形成する場合には、キャパシタの配置を図７に示すような１／４ピッチにすることで、キャパシタの配列を細密にすることができるようになる。
【００８７】
（第４の実施形態）
本実施形態のＤＲＡＭセルが第１の実施形態のそれと構造上異なる点は、プラグ電極１０の表面中央部の窪み内部をＳｒＲｕＯ3 膜１１で埋め込む代わりに、ＳｒＲｕＯ3 と格子定数の近い単結晶のＰｔ膜で埋め込んだことにある。
【００８８】
また、プロセス的に異なる点は、図２（ｃ）の工程で窪み内部に単結晶のＳｒＲｕＯ3 膜１１を形成する代わりに、スパッタ法またはＣＶＤ法でアモルファスＰｔ膜を全面に堆積し、続いて窪み外部の余剰なアモルファスＰｔ膜をＣＭＰ法で除去した後、７００℃以上の熱処理によって窪み内部のＰｔ膜のＰｔ粒成長を促進させ、単結晶Ｐｔ膜を形成することである。
【００８９】
本実施形態でも第１の実施形態と同様な効果が得られ、またＣＭＰ工程と熱処理工程の順序や、窪み中の結晶粒の数、その他の種々の変形が第１の実施形態と同様に可能である。
【００９０】
また、第２および第３の実施形態のＤＲＡＭセルにおいて、ＳｒＲｕＯ3 膜１１を単結晶Ｐｔ膜に置き換えても同様な効果が得られる。
【００９１】
（第５の実施形態）
本実施形態のＤＲＡＭセルが第１の実施形態のそれと構造上異なる点は、プラグ電極１０の表面中央部の窪み内部をＳｒＲｕＯ3 膜１１で埋め込む代わりに、ＳｒＲｕＯ3 と同じペロブスカイト構造を有する単結晶ＳｒＴｉＯ3 膜で埋め込んだことにある。
【００９２】
また、プロセス的に異なる点は、図２（ｃ）の工程で窪み内部に単結晶のＳｒＲｕＯ3 膜１１を形成する代わりに、基板温度３００〜４００℃、Ｔｉ（ｔ−ＯＢｕ）2 （ＴＨＤ）2 とＳｒ（ＴＨＤ）2 とＯ2 との混合ガスを用いたＣＶＤ法でアモルファスＳｒＴｉＯ3 膜を全面に堆積し、続いて窪み外部の余剰なアモルファスＳｒＴｉＯ3 膜をＣＭＰ法で除去した後、６００℃以上の熱処理によって窪み内部のアモルファスＳｒＴｉＯ3 膜を結晶化することである。
【００９３】
本実施形態では、単結晶化の核として絶縁膜である単結晶ＳｒＴｉＯ3 膜を用いているが、単結晶ＳｒＴｉＯ3 膜はプラグ電極１０の中央部にのみしか存在しないので、下部キャパシタ電極１４とプラグ電極１０とを電気的に接続することができる。
【００９４】
また、単結晶化の核はＳｒＴｉＯ3 膜に限定されず、ＢａＴｉＯ3 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜等の他のペロブスカイト構造を有する絶縁膜も結晶化の核として用いることができる。
【００９５】
また、単結晶化されたＳｒＴｉＯ3 膜の最表面はエネルギー的に最も安定な表面であることから、その上の単結晶ＳｒＲｕＯ3 からなる下部キャパシタ電極１４の基板方位に対する配向性が揃い、その結果としてキャパシタ特性のセル依存性をなくすことができる。
【００９６】
本実施形態でも第１の実施形態と同様な効果が得られ、またＣＭＰ工程と熱処理工程の順序や、窪み中の結晶粒の数、その他の種々の変形が第１の実施形態と同様に可能である。
【００９７】
また、第２および第３の実施形態のＤＲＡＭセルにおいて、ＳｒＲｕＯ3 膜１１を単結晶ＳｒＴｉＯ3 膜等のペロブスカイト構造を有する絶縁膜に置き換えても同様な効果が得られる。
【００９８】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、キャパシタ絶縁膜の材料として（Ｂａ，Ｓｒ）ＴｉＯ3 を用いた場合について説明したが、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＴｉＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ9 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 等の他の絶縁材料を用いても同様な効果が得られる。
【００９９】
また、上記実施形態では、ＤＲＡＭメモリセルのキャパシタの場合について説明したが、本発明はＦＲＡＭメモリセルのキャパシタ等の他のキャパシタにも適用できる。
【０１００】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態に係るＤＲＡＭセルを示す断面図
【図２】図１のＤＲＡＭメモリセルの製造方法を示す工程断面図
【図３】図２に続く同ＤＲＡＭメモリセルの製造方法を示す工程断面図
【図４】図１のＤＲＡＭメモリセルの変形例を示す断面図
【図５】本発明の第２の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図
【図６】本発明の第３の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図
【図７】同ＤＲＡＭメモリセルのキャパシタの配置を示す平面図
【図８】従来のキャパシタの電極材料としてＳｒＲｕＯ3 を用いたＤＲＡＭメモリセルの製造方法を示す工程断面図
【図９】従来のＳｒＲｕＯ3 膜を単結晶化の方法を示す工程断面図
【図１０】従来の上部キャパシタ電極としてのＳｒＲｕＯ3 膜の単結晶化の方法の問題点を説明するための断面図
【図１１】余剰なＲｕ膜をＣＭＰ法またはＲＩＥ法により除去する工程を示す断面図
【符号の説明】
【０１０２】
１，７１…ｐタイプＳｉ基板、２，７２…素子分離領域、３，７３…ゲート絶縁膜、４，７４…ゲート電極（ワード線）、５，７５…ｎ+ 型ドレイン拡散層、６，７６…ｎ+ 型ソース拡散層、７，７７…第１層間絶縁膜、８，７８…ビット線、９，７９…第２層間絶縁膜、１０，８２…プラグ電極、１１…ＳｒＲｕＯ3 膜、１２，８３…ＳｉＮ膜、１３…第３層間絶縁膜、１４，８５…ＳｒＲｕＯ3 膜（下部キャパシタ電極）、１５，８６…（Ｂａ，Ｓｒ）ＴｉＯ3 膜（キャパシタ絶縁膜）、１６，８７…ＳｒＲｕＯ3 膜（上部キャパシタ電極）、８０…Ｔｉ膜、８１…ＴｉＮ膜、８４…第３層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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