(57)【要約】【課題】  本発明は、相変化メモリセルにおける相変化層の成形方法を提供する。【解決手段】  相変化メモリセルは、相変化材料から成る相変化層を半導体ボディ上に含む。ハードマスク構造が相変化層上に形成され、レジストマスクがハードマスク構造上に形成される。レジストマスクを用いてハードマスク構造を成形することによってハードマスクが形成される。ハードマスクを用いて相変化層が成形される。相変化層を成形する前にレジストマスクが除去される。【選択図】図１５
2007067403.tif 000002
【特許請求の範囲】
【請求項１】
半導体ボディ上に相変化材料から成る相変化層を形成する工程；
前記相変化層上にハードマスク構造を作り出す工程；
前記ハードマスク構造上にレジストマスクを作り出す工程；
前記レジストマスクを用いて前記ハードマスク構造を成形することによってハードマスクを形成する工程；
前記レジストマスクを除去する工程；及び
前記レジストマスクを除去する工程後に、前記ハードマスクを用いて前記相変化層を成形する工程；
を有する方法。
【請求項２】
前記ハードマスク構造を作り出す工程が、誘電体を含むハードマスク構造を形成することを含む、ところの請求項１に記載の方法。
【請求項３】
前記相変化層を成形する工程が前記ハードマスクを少なくとも部分的に除去するところの請求項１に記載の方法。
【請求項４】
前記相変化層上に蓋構造を形成する工程を有し、前記ハードマスク構造が該蓋構造に接して形成されるところの請求項１に記載の方法。
【請求項５】
前記レジストマスクを除去する工程がフォトレジスト剥離工程を有するところの請求項１に記載の方法。
【請求項６】
前記半導体ボディ上の誘電体構造層及び該誘電体構造層内のヒーター素子を形成する工程をさらに有する請求項１に記載の方法。
【請求項７】
前記相変化層を形成する工程が、前記ヒーター素子と直接的に接触させて該相変化層を堆積することを有し、それにより該ヒーター素子と該相変化層との接触領域に記憶素子を形作る、ところの請求項６に記載の方法。
【請求項８】
前記記憶素子を形作ることが、少なくとも１つのサブリソグラフィ長を有する前記接触領域に該素子を形作ることを含む、ところの請求項７に記載の方法。
【請求項９】
カルコゲナイド層；
前記カルコゲナイド層を覆うバリア層；及び
前記バリア層上のマスク層；
を有する半導体構造。
【請求項１０】
前記バリア層が金属を含むところの請求項９に記載の構造。
【請求項１１】
前記金属がチタンを含むところの請求項１０に記載の構造。
【請求項１２】
前記金属がＴｉ／ＴｉＮを含むところの請求項１１に記載の構造。
【請求項１３】
前記バリア層の厚さが約４５ｎｍであるところの請求項１２に記載の構造。
【請求項１４】
前記バリア層が前記カルコゲナイド層を完全に覆っているところの請求項９に記載の構造。
【請求項１５】
前記バリア層上にレジストマスクを含む請求項９に記載の構造。
【請求項１６】
前記バリア層上にハードマスクを含む請求項９に記載の構造。
【請求項１７】
前記ハードマスク上にレジストマスクを含む請求項１６に記載の構造。
【請求項１８】
分離された２つのカルコゲナイド層を含む請求項９に記載の構造。
【請求項１９】
半導体ボディ上に相変化材料から成る相変化層を形成する工程；
前記相変化層上にハードマスク構造を作り出す工程；
前記ハードマスク構造上にレジストマスクを作り出す工程；
前記レジストマスクを用いて前記ハードマスク構造を成形することによってハードマスクを形成する工程；
前記レジストマスクを除去する工程；及び
前記レジストマスクを除去する工程後に、前記ハードマスクを用いて前記相変化層を成形する工程；
を有するプロセスによって形成された製造物。
【請求項２０】
前記相変化層を成形する工程が前記ハードマスクを少なくとも部分的に除去するところのプロセスによって形成された請求項１９に記載の製造物。
【請求項２１】
前記相変化層上に蓋構造を形成する工程を有し、前記ハードマスク構造が該蓋構造に接して形成されるところのプロセスによって形成された請求項１９に記載の製造物。
【請求項２２】
前記レジストマスクを除去する工程がフォトレジスト剥離工程を有するところのプロセスによって形成された請求項１９に記載の製造物。
【請求項２３】
前記半導体ボディ上の誘電体構造層及び該誘電体構造層内のヒーター素子を形成する工程をさらに有するプロセスによって形成された請求項１９に記載の製造物。
【請求項２４】
前記相変化層を形成する工程が、前記ヒーター素子と直接的に接触させて該相変化層を堆積することを有し、それにより該ヒーター素子と該相変化層との接触領域に記憶素子を形作る、ところのプロセスによって形成された請求項２３に記載の製造物。
【請求項２５】
前記記憶素子を形作ることが、少なくとも１つのサブリソグラフィ長を有する前記接触領域に該素子を形作ることを含む、ところのプロセスによって形成された請求項２４に記載の製造物。
【請求項２６】
プロセッサ、及び前記相変化層を含む相変化メモリを有する請求項１９に記載の製造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリセルの製造方法に関する。
【背景技術】
【０００２】
相変化メモリは、相異なる電気特性を有する２相間で切り替わる材料類を用いる。この相異なる電気特性は、材料の２つの異なる結晶構造、正確には非晶質の無秩序な相と結晶若しくは多結晶の秩序ある相、に関連する。故に、２つの相は大幅に異なる抵抗率に関連付けられる。
【０００３】
現在、相変化メモリセルには、カルコゲナイド又カルコゲン系材料と呼ばれる、例えばＴｅ又はＳｅ等の周期表のＶＩ族元素の合金が有利に用いられ得る。現在最も有望なカルコゲナイドは、Ｇｅ、Ｓｂ及びＴｅの合金（Ｇｅ２Ｓｂ２Ｔｅ５）から形成される。Ｇｅ２Ｓｂ２Ｔｅ５は現在、書き換え可能ディスク上への情報記録に広く用いられており、大容量記憶への提案も為されている。
【０００４】
カルコゲナイドにおいては、材料が（より抵抗性の）非晶質の相から（より導電性の）結晶の相へと移るときに抵抗率が２桁以上変化する。これは、逆方向の相変化の場合も同様である。
【０００５】
相変化は局所的に温度を上昇させることによって得られる。１５０℃未満では、双方の相は何れも安定である。非晶質状態から始め、温度を２００℃より高くすると結晶の急速な核生成が生じ、材料が十分に長い時間にわたって結晶化温度に保たれると、相変化して結晶化する。カルコゲナイドを非晶質状態に戻すには、温度を融点（約６００℃）より高くした後に、カルコゲナイドを急速に冷却する必要がある。
【０００６】
相変化メモリ装置の製造における１つの問題は、カルコゲン層を成形する工程に関連する。より正確には、上述の工程はレジストマスク、及び場合によってハードマスクを使用する。例えば、レジストマスクは、カルコゲン層上に直接的に形成されてもよいし、カルコゲン層上に堆積されたハードマスク層からハードマスクを形成するために用いられてもよい。当初のカルコゲン層から所望のカルコゲン構造が描写されると、レジストマスク及びハードマスクは除去される必要がある。しかしながら、カルコゲナイドは、エッチング剤に晒されると損傷されやすく、特に、レジストマスク等のポリマー構造の除去に通常用いられる化学物質によって損傷されることがある。また、カルコゲン層のエッチング中に、ポリマーのレジストマスクに捕獲された塩素によってカルコゲン構造が有意に浸食されてしまう。実際に、塩素原子がポリマー除去時に届けられ、カルコゲナイドと反応してカルコゲン構造を損ねてしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、相変化メモリセルにおける相変化層の成形方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題に鑑み、本発明の第１の態様に従った方法は、半導体ボディ上に相変化材料から成る相変化層を形成する工程；前記相変化層上にハードマスク構造を作り出す工程；前記ハードマスク構造上にレジストマスクを作り出す工程；前記レジストマスクを用いて前記ハードマスク構造を成形することによってハードマスクを形成する工程；前記レジストマスクを除去する工程；及び前記レジストマスクを除去する工程後に、前記ハードマスクを用いて前記相変化層を成形する工程；を有する。
【発明を実施するための最良の形態】
【０００９】
本発明の理解のため、純粋に非限定的な例として、図面を参照しながら本発明の好適な実施形態について説明する。
【００１０】
以下の記載において、用語“サブリソグラフィ”は、現行の紫外線（ＵＶ）リソグラフィ技術で実現可能な最小寸法より小さい線寸法、従って１００ｎｍ未満、を示すために用いられる。
【００１１】
図１を参照して、例えばＰ型シリコンである半導体基板７を有するウェハ１は、基板７に集積される回路部品及び如何なる素子をも形成するための標準的な前工程にかけられる。図１には唯一の選択トランジスタのみが示されているが、複数の選択トランジスタが基板７の選択位置に形成される。選択位置とは、続くプロセス工程でメモリ素子が形成されるべき位置である。図１の実施形態では、選択トランジスタは、Ｎ型ベース領域３、Ｎ＋型ベースコンタクト領域４及びＰ＋型エミッタ領域５を有するＰＮＰバイポーラトランジスタである。誘電体領域６が選択素子２を互いに分離している。
【００１２】
選択素子を構築するため、ベース領域３の形成後、第１の誘電体層８が堆積及び平坦化される。ベース領域３の選択部分上の第１の誘電体層８に開口が設けられる。開口の自己整合に加え２つの専用マスクを用いて、ベースコンタクト領域４及びエミッタ領域５が、それぞれ、Ｎ＋注入及びＰ＋注入によって形成される。そして、第１の誘電体層８の開口がバリア層で覆われ、そしてタングステンで充填され、一実施形態におけるベースコンタクト９ｂ及びエミッタコンタクト９ａが形成される。なお、バリア層は例えばＴｉ／ＴｉＮ（図示せず）から成る。
【００１３】
次に、例えばアンドープのシリコンガラス（ＵＳＧ）層である第２の誘電体層２０が堆積され、その中に、エミッタコンタクト９ａと直接的に接するヒーター２２が作成される。具体的には、先ず、エミッタコンタクト９ａ上の第２の誘電体層２０に円形又は楕円形の開口２１（図２）が形成される。開口の壁部及び底部を等方的に被覆するように、ヒーター層が５ｎｍから５０ｎｍのサブリソグラフィ厚さで堆積される。ヒーター層は、例えば、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＳｉＣ又はＷＣＮから成る。続いて、開口が誘電体２３で完全に充填される。誘電体２３は誘電体層２０と同一材料であることが好ましい。ヒーター層及び誘電体２３は化学機械研磨（ＣＭＰ）によって開口２１の外側で除去されても良い。従って、ヒーター２２は、誘電体で満たされたカップ状領域の形態であり、図２の上面図では円形又は楕円形である。
【００１４】
次に、図３の拡大詳細図に示されるように、モールド層２７が形成され、一実施形態におけるスリット２８を開けるようにマスクを用いてエッチングされる。なお、モールド層２７は、例えば、プラズマ化学気相成長法（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ；ＰＥＣＶＤ）又は選択化学気相成長法（ｓｅｌｅｃｔｉｖｅ  ａｒｅａ  ＣＶＤ；ＳＡＣＶＤ）で堆積された、アンドープのシリコンガラス（ＵＳＧ）又は窒化シリコンから成る。図４に示されるように、スリット２８はそれぞれのヒーター２２と一度だけ交わる。
【００１５】
図５に示されるように、例えばシリコン酸化物等のスペーサ層３３がウェハ１に等方的に堆積され、それによりスリット２８を部分的に充填する。そして、図６を参照して、スペーサ層がエッチバックされ、スリット２８の側壁に沿ってスペーサ３０が形成される。こうして、傾斜壁とサブリソグラフィ底部幅Ｗとを有する微小トレンチ２８’が形成される。
【００１６】
次に、図７及び８を参照して、カルコゲン層３５（この場合も、例えば厚さ６０ｎｍのＧｅ２Ｓｂ２Ｔｅ５から成る）が堆積される。カルコゲン層３５は微小トレンチ２８’を満たすとともにヒーター２２と相互の接触領域で接触する。故に、相変化メモリ素子４０（斜線で指し示される）が微小トレンチ２８内のカルコゲン層３５とヒーター２２との接触領域に形成される。微小トレンチ２８’の底部幅Ｗとヒーター２２の厚さは共にサブリソグラフィなものであるので、メモリ素子が形作られる接触領域も同様にサブリソグラフィ長を有する。
【００１７】
図８に例示されるように、好ましくはＴｉ／ＴｉＮ又はその他の好適材料から成るバリア層が堆積され、モールド層２７及びカルコゲン層３５を覆う蓋構造４５が形成される。蓋構造４５は一実施形態では約４５ｎｍの厚さを有する。
【００１８】
次に、図９及び１０を参照して、ハードマスク構造４７が蓋構造４５上に堆積される。ハードマスク構造４７は、例えばＳｉＯＮ、ＳｉＮ又はアルファ炭素等の誘電体から成ってもよい。ここで記載される実施形態では、ハードマスク構造４７はＳｉＯＮから成り、少なくとも約１００ｎｍ、好ましくは１５０ｎｍ、の初期厚さＴＩを有する。
【００１９】
他の実施形態では、ハードマスク構造４７は二酸化シリコン層及び／又は窒化シリコン層を含む。続いて、レジストマスク４８（図１１）が、ハードマスク構造４７の実質的に微小トレンチ２８’の上方に作成される。より正確には、レジストマスク４８は、（図９で紙面に垂直な）ビット線方向ＢＬに平行に走る直線部を含み、それに沿って整列された微小トレンチ２８’を覆うことになる。
【００２０】
図１１に示されるように、ハードマスク構造４７はレジストマスク４８を用いて成形され、ハードマスク５０が形成されるが、ハードマスク５０の部分もまた、微小トレンチ２８’上をビット線方向ＢＬと平行に走ることになる。
【００２１】
そして、レジストマスク４８がフォトレジスト剥離工程（図１２及び１３）によって除去された後、蓋構造４５及びカルコゲン層３５がエッチングされる。故に、一部の実施形態では、塩素元素の悪影響、又はポリマー構造（例えばレジストマスク４８）に捕獲されたその他の反応性物質若しくは化合物の悪影響が実質的に排除され、以降の処理工程において露出されたカルコゲナイド部分と反応することにはもはや使用されなくなる。フォトレジストの剥離工程中に蓋構造４５だけは部分的に露出されているが、結局のところ損傷を受ける虞があるその部分は、如何なる場合も、その後に除去されることになる。
【００２２】
図１４を参照して、蓋構造４５及びカルコゲン層３５がハードマスク５０を用いてエッチングされる。抵抗性ビット線５１がこうして作成されるが、これら抵抗性ビット線５１は、やはりビット線方向ＢＬに平行であるとともに、それぞれが蓋構造の残存部４５’及びカルコゲン層の残存部３５’を有する。レジストマスク４８は先に除去されているため、ハードマスク５０はこの工程中にエッチング液に直接的に晒されるにつれて薄くなる。しかしながら、その初期厚ＴＩにより、ハードマスク５０は単に部分的にエッチングされるだけであり、残存部５０’が残される。ある実施形態では、残存部５０’は約２０ｎｍから３０ｎｍの最終厚さＴＦを有する。
【００２３】
図１５に示されるように、窒化シリコンから成る封止層５２、及び二酸化シリコンから成る第３の誘電体層５４がウェハ１に堆積され、平坦化され、そして選択的にエッチングされてベースプラグホール（ベースコンタクト９ｂ上）及び金属ビット線トレンチが設けられる。封止層５２はハードマスクと同一材料から成ってもよい。
【００２４】
従って、ハードマスク５０の残存部５０’は、封止層５２が堆積されたときに封止層５２に組み入れられる。ベースプラグホール及び金属ビット線トレンチはＴａＮ／Ｔａ（図示せず）から成るバリア層によって表面を覆われるとともにＣｕで満たされ、その結果、ＣＭＰ平坦化後にベースプラグ５５及び金属ビット線５６が作成される（Ｃｕダマシン技術）。
【００２５】
ベースプラグ５５はそれぞれのベースコンタクト９ｂと直接的に接触してもよい。また、金属ビット線５６はぞれぞれの抵抗性ビット線５１上に平行に形成される。最終的に、第４の誘電体層５８が堆積され、孔部を介してベースプラグ５５を露出し、且つ抵抗性ビット線５１に垂直に走るワード線トレンチを開けるようにエッチングされる。孔部及びワード線トレンチは、ＴａＮ／Ｔａ（図示せず）の更なるバリア層で表面を覆われるとともにＣｕで満たされる。ウェハ１はＣＭＰによって平坦化され、孔部及びワード線トレンチの外側に堆積されたＣｕ及びＴａＮ／Ｔａが除去される。こうして、プラグ５５’及び金属ワード線５９が作成される（さらなるＣｕダマシン技術）。
【００２６】
相変化メモリセル６０及び図１５の構造が得られる。具体的には、相変化メモリセル６０はそれぞれ１つの記憶素子４０と対応するヒーター２２及び選択トランジスタ２を含む。プロセスフローは金属レベル（図示せず）の形成と結合している。
【００２７】
図１６に示されるように、相変化メモリセル６０は行列状に配置され、相変化メモリ装置６５を形成する。相変化メモリ装置６５はさらに既知の制御回路、読み出し回路及びプログラム回路（ここでは図示せず）を有する。具体的には、図１６はそれぞれの金属ビット線５３を備える３列、及びそれぞれのワード線５９を備える３行の部分を示している。
【００２８】
第２実施形態が図１７乃至２７に示されている。
【００２９】
図１７を参照して、例えばシリコンである半導体から成る基板１１０を含むウェハ１００が、先ず、基板１１０に集積されるべき回路部品及び如何なる要素をも形成するように処理される。
【００３０】
そして、ウェハ１００は絶縁層１１２で表面を覆われる。ワード線１１３（例えば、銅から成る）が、第１の誘電体層１１４によって互いに分離されるように絶縁層１１２上に形成される。ワード線１１３は、第１の誘電体層１１４を堆積し、ワード線１１３が形成されるべき場所の誘電体を除去し、そして、こうして得られたトレンチを銅（Ｃｕ）で充填することによって形成され得る。そして、余分な銅がＣＭＰ（“Ｃｕダマシン”プロセス）によってウェハ１００の表面から除去される。
【００３１】
その後、封止構造が作成される（図１８）。封止構造は、第１の窒化膜１１８、第１の酸化膜１１９及び接着層１１７を順番に堆積し、その後、第１の窒化膜１１８、第１の酸化膜１１９及び接着層１１７を第１の誘電体層１１４の表面まで選択的に除去することによって形成され得る。こうして、各ワード線１１３に対し、ワード線上の少なくとも一部に延在する開口１２０が形成される。各開口１２０はそれぞれのワード線１１３の全体に沿って延在してもよいし、複数の開口１２０が各ワード線１１３に沿って互いに整列して延在するように、各ワード線の一部のみに沿って延在してもよい。一実施形態では、接着領域１１７は開口１２０の周囲に形作られる。
【００３２】
そして、図１９を参照して、例えば窒化シリコンから成るスペーサ層が堆積され、エッチバックされる。故に、スペーサ層の水平部分が除去され、１２１で図示されるように開口１２０の垂直の壁に沿って延在する垂直部分のみが残される。これら垂直部分１２１は開口１２０の横方向で第１の窒化膜１１８と結合し、第１の窒化膜１１８と共に１２２で図示される保護領域を形成する。保護領域１２２は第１の酸化膜１１９と共に封止構造を形成する。
【００３３】
その後、図２０に示されるように、例えばＴｉＳｉＮから成るヒーター層１２３が堆積され、下地構造を等方的に覆う。ヒーター層１２３の縦方向の壁はそれぞれのワード線の方に延在し、それに接触する。続いて、ある場合には、例えば窒化シリコンから成る被覆層１２４、及び第２の誘電体層１２５が堆積される。第２の誘電体層１２５は封止構造を完成するように開口１２０を完全に充填する。
【００３４】
そして、この構造がＣＭＰ（化学機械研磨）によって平坦化され、それにより、第２の誘電体層１２５、被覆層１２４及びヒーター層１２３の開口１２０の外側に延在する部分が全て除去され、接着剤領域１１７が露出される。
【００３５】
次に、図２１を参照して、オボニック（Ｏｖｏｎｉｃ）メモリスイッチ／オボニック（Ｏｖｏｎｉｃ）閾値（Ｔｈｒｅｓｈｏｌｄ）スイッチ（ＯＭＳ／ＯＴＳ）積層体１２６が堆積される。詳細には、一実施形態では、第１のカルコゲン層１２７（例えば、Ｇｅ２Ｓｂ２Ｔｅ５）、第１のバリア層１２８（例えば、ＴｉＡｌＮ）、第２のカルコゲン層１２９（例えば、Ａｓ２Ｓｅ３）、及び第２のバリア層１３０（例えば、ＴｉＡｌＮ）が堆積される。上記材料は単に例示であり、（第１のカルコゲン層１２７について）その物理状態に応じて情報を記憶すること、及び（第２のカルコゲン層１２９について）選択素子として動作することに適した如何なるカルコゲン材料が用いられてもよい。ヒーター層１２３と第１のカルコゲン層１２７との相互接触領域に、記憶素子１５０が形成される。
【００３６】
そして、図２２を用いて、ＳｉＯＮ（厚さ１５０ｎｍ）から成るハードマスク構造１３２が第２のバリア層１３０上に堆積され、レジストマスク１３３を用いて成形される。ここで、レジストマスク１３３は各メモリ素子１５０（図２３）の上方に配置された、ほぼ円形、楕円形又は正方形のマスク部分を含む。別の実施形態では、ハードマスク構造１３２は、例えばＳｉＮ又はアルファ炭素等の別の誘電体から成ってもよい。こうして、ハードマスク１３４がハードマスク構造１３２から形成され、円形、楕円形又は正方形のマスク部分は同様に円形、楕円形又は正方形のマスク部分を含む。
【００３７】
レジストマスク１３３がフォトレジスト剥離工程によって除去され、その後、図２４に示されるように、ＯＭＳ／ＯＴＳ積層体１２６がエッチングされる。
【００３８】
そして、図２５にて、ＯＭＳ／ＯＴＳ積層体１２６がハードマスク１３４のみを用いて成形されることにより、各々がそれぞれの記憶素子１５０を含む所謂“ドット群”１３５が形成される。レジストマスク１３３は先に除去されているため、ハードマスク１３４はこの工程中に直接的にエッチング剤に晒されるにつれて薄くなる。しかしながら、その初期厚さＴＩにより、ハードマスク１３４は単に部分的にエッチングされるだけであり、残存部１３４’が残される。残存部１３４’は約２０ｎｍから３０ｎｍの最終厚さＴＦを有する。
【００３９】
ハードマスク１３４の残存部１３４’を完全に除去した後、例えば窒化シリコンから成る封止層１３６、及び絶縁体（例えば、二酸化シリコン）から成る金属間層１３７が堆積される。こうして、図２６の構造が得られる。
【００４０】
最後に、この構造を平坦化するためにウェハ１００はＣＭＰにかけられ、好ましくは標準的な二重Ｃｕダマシンプロセスを用いて、ビット線及びビアが形成される。結局、図２７で、好ましくは金属間層１３７及び第１の誘電体層１１４（存在する場合には、封止層１３６及び保護領域１２２の底部も）が２段階処理でエッチングされ、（ワード線１１３まで延在する）ビア開口１３８、行接続トレンチ１３９及び（ドット１３５まで延在する）列トレンチ１４０が形成される。２つのエッチング工程は如何なるシーケンスで実行されてもよい。そして、ビア開口１３８及び列トレンチ１４０を充填する金属材料（例えば、銅）が堆積され、ビア１４１及びビット線１４２が形成される。さらに、ワード線接続１４３も同時に形成される。こうして、図２７及び２８の構造が得られる。
【００４１】
図２７及び２８に示されるように、ヒーター層１２３はヒーター、すなわち抵抗素子、を形成する。抵抗素子は、それぞれのワード線１１３のほぼ中線上に延在する垂直の細長い壁１２３ａ（図で左側）、及び第１酸化膜１１９の頂部に延在する第２の垂直の細長い壁１２３ｂ（右側）を備えた実質的に箱型の形状を有する。第１の垂直の細長い壁１２３ａの各々は、それぞれのドット群１３５と直線に沿って接触する壁状ヒーターを形成し、単一のワード線１１３上に整列された全てのドット１３５に共有される。一方、第２の垂直の細長い壁１２３ｂは機能を有さない。同一ワード線に沿う全てのドット１３５が壁状ヒーター１２３を介して電気的に接続されているが、一部の実施形態においては、このことによってメモリ装置の動作が害されることはない。なぜなら、ドット１３５の第２のカルコゲン材料１２９がＯＴＳ、すなわち、ワード線１１３とアドレスされたビット線１４２との双方に接続されたドット１３５のみをアドレスすることを可能にする選択素子、を形成するからである。
【００４２】
抵抗性ビット線５１（図１４及び１５）又はドット１３５（図２５乃至２８）の何れかに含まれるカルコゲン構造は、一部の実施形態では、浸食及び損傷の原因となる化学物質と反応できなくされてもよい。実際、ポリマー（レジストマスク）は、堆積されたカルコゲン材料の成形前に除去されてもよい。従って、カルコゲン材料の表面部分のみが露出されて損傷を受ける場合がある。しかしながら、そのような表面部分は、カルコゲン構造を形成するために結局は除去され、最終的なセルには含まれない。ハードマスクはカルコゲン層の成形後に数ｎｍの最終厚さになることがあり、必要であれば、カルコゲン層を全く損傷することなく容易に除去され得る。さもなければ、ハードマスク構造の残存部分は残されてもよいし、封止層内に組み込まれてもよい。故に、最終的なセルは正確に成形された高品質なカルコゲン構造を含み得る。
【００４３】
例として、図２９及び３０はドット型メモリセルを有する相変化メモリ装置の上面を示している。図２９の装置は上述のプロセスで作成されたものであり、従来プロセスで作成された図３０の装置におけるドットと比較して、明らかに高品質なドットを有している。図２９の装置におけるドットは実際に浸食を示していない。
【００４４】
図３１は本発明の実施形態に従ったシステム５００の一部を示している。システム５００は、例えば、携帯情報端末（ＰＤＡ）、無線機能を備えたノート型若しくは可搬式コンピュータ、ウェブ・タブレット、無線電話、ポケベル、インスタント・メッセージング装置、デジタル音楽プレーヤ、デジタルカメラ、又は無線で情報を送信及び／又は受信するように適応されたその他の装置等の無線装置で用いられ得る。システム５００は以下のシステムの何れで用いられてもよい：無線ローカル・エリア・ネットワーク（ＷＬＡＮ）システム、無線パーソナル・エリア・ネットワーク（ＷＰＡＮ）システム、セルラー・ネットワーク。なお、本発明の範囲はこの態様に限定されるものではない。
【００４５】
システム５００は、バス５５０を介して互いに結合された制御器５１０、入／出力（Ｉ／Ｏ）装置５２０（例えば、キーパッド、ディスプレー）、スタティックＲＡＭ（ＳＲＡＭ）５６０、メモリ５３０、及び無線インターフェース５４０を含み得る。ある実施形態では電池５８０が用いられてもよい。なお、本発明の範囲はこれらの構成要素の何れか又は全てを有する実施形態に限定されるものではない。
【００４６】
制御器５１０は、例えば１つ以上のマイクロプロセッサ、デジタル信号処理器、マイクロコントローラ等を有する。メモリ５３０はシステム５００に送信される、あるいはシステム５００によって送信されるメッセージを記憶するために用いられてもよい。メモリ５３０はまた、場合により、システム５００の動作中に制御器５１０によって実行される命令を記憶するために用いられてもよいし、ユーザのデータを記憶するために用いられてもよい。メモリ５３０は１つ以上の異なる型式のメモリで与えられてもよい。例えば、メモリ５３０はＲＡＭ、揮発性メモリ、例えばフラッシュメモリ等の不揮発性メモリ、及び／又はここで議論されたメモリ等のメモリの何れの型式を有してもよい。
【００４７】
Ｉ／Ｏ装置５２０はメッセージを発生するためにユーザによって用いられてもよい。システム５００は無線インターフェース５４０を用いて無線周波数（ＲＦ）信号で無線通信ネットワークに対してメッセージを送受信してもよい。無線インターフェースの例にはアンテナ又は無線トランシーバが含まれるが、本発明の範囲はこの態様に限定されるものではない。
【００４８】
最後に、ここで述べられ例示されたプロセスには多くの変更及び変形が為され得るが、それらは全て添付の特許請求の範囲にて定められる本発明の範囲に含まれる。特に、本発明に係るプロセスは如何なる型式の相変化メモリセルの製造に利用されてもよい。例えば、槍（ｌａｎｃｅ）型ヒーターを有する相変化メモリセルが作成されてもよい。槍型ヒーターは、従来、誘電体層内に孔部を開けること、スペーサ層の堆積及びエッチバックによって孔部の断面寸法をサブリソグラフィで伸張するようにできる限り縮小すること、孔部をヒーター材料で充填すること、その後ＣＭＰで平坦化することによって作成される。そして、カルコゲン層が上述のように堆積及び成形され、ヒーター上にドットが形成される。相変化メモリ素子はドットとそれぞれのヒーターとの接触領域に形作られる。
【００４９】
この明細書を通して、“一実施形態”への言及は、実施形態に関連して述べられた具体的な特徴、構造、又は特色が本発明に包含される少なくとも１つの実施形態に含まれることを意味する。故に、“一実施形態”又は“一実施形態では”という言いまわしが使われていても、必ずしも同一の実施形態について言及するものではない。さらに、具体的な特徴、構造又は特色は例示された特定の実施形態以外の好適な形態で用いられてもよく、そのような全ての形態が本出願の特許請求の範囲に包含され得る。
【００５０】
限られた数の実施形態に関して本発明を述べてきたが、それらに対する多くの変更及び変形が当業者に認識されるであろう。添付の特許請求の範囲は、本発明の真の意図及び範囲に含まれる全ての変更及び変形に及ぶものである。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態に従った製造プロセスの初期工程における半導体装置を示す断面図である。
【図２】続く製造工程における図１の詳細部を拡大して示す上面図である。
【図３】続く製造工程における図２の線ＩＩＩ−ＩＩＩに沿った図２の詳細部を示す断面図である。
【図４】続く製造工程における図２と同じ上面図である。
【図５】続く製造工程における図３と同じ断面図である。
【図６】続く製造工程における図３と同じ断面図である。
【図７】続く製造工程における図６の詳細部を示す上面図である。
【図８】続く製造工程における図７の線ＶＩＩ−ＶＩＩに沿った図７の詳細部を示す断面図である。
【図９】続く製造工程における図７の線ＶＩＩ−ＶＩＩに沿った図７の詳細部を示す断面図である。
【図１０】続く製造工程における図９の詳細部を示す上面図である。
【図１１】続く製造工程における図９と同じ断面図である。
【図１２】続く製造工程における図１０と同じ上面図である。
【図１３】続く製造工程における図１２の線ＸＩＩＩ−ＸＩＩＩに沿った図１２の詳細部を示す断面図である。
【図１４】続く製造工程における図１２の線ＸＩＩＩ−ＸＩＩＩに沿った図１２の詳細部を示す断面図である。
【図１５】最終製造工程における図１乃至１５の装置を示す断面図である。
【図１６】相変化メモリ装置の簡略化された回路図である。
【図１７】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図１８】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図１９】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２０】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２１】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２２】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２３】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２４】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２５】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２６】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２７】本発明の第２実施形態に従ったプロセスの連続する製造工程における半導体装置を示す断面図である。
【図２８】図２７の線ＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿った図２７の装置の断面図である。
【図２９】本発明の第２実施形態に従ったプロセスで作成された半導体装置の走査型電子顕微鏡（ＳＥＭ）で見た上面図である。
【図３０】従来プロセスで作成された半導体装置のＳＥＭで見た上面図である。
【図３１】一実施形態でのシステムを示す図である。
【符号の説明】
【００５２】
１、１００・・・ウェハ
２・・・選択トランジスタ
７、１１０・・・半導体基板
８、２０、５４、５８、１１４、１２５・・・誘電体層
２１、１２０・・・開口
２２、１２３・・・ヒーター
２３・・・誘電体
２８・・・スリット
２８’ ・・・微小トレンチ
３０、１２１・・・スペーサ
３５、１２７、１２９・・・カルコゲン層（相変化層）
４０、１５０・・・相変化記憶素子
４５・・・蓋構造
４７、１３２・・・ハードマスク構造
４８、１３３・・・レジストマスク
５０、１３４・・・ハードマスク
５１・・・抵抗性ビット線
５２、１３６・・・封止層
５３、１４２・・・ビット線
５６・・・金属ビット線
５９、１１３…ワード線
６０・・・相変化メモリセル
６５・・・相変化メモリ装置
１２６・・・ＯＭＳ／ＯＴＳ積層体
１２８、１３０・・・バリア層
１３５・・・ドット
５００・・・システム
５１０・・・制御器
５３０・・・メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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