(57)【要約】【課題】  ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル部分にひずみを与えることで、キャリア移動度を向上させた半導体装置及びその製造方法を提供する。【解決手段】  基板上にゲート絶縁膜を介して形成されたゲート電極、ゲート電極の両側に形成されたゲート側壁、及び基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２のＭＯＳＦＥＴと、第１及び第２のＭＯＳＦＥＴの隣接するゲート側壁の間に埋入された絶縁膜と、第１及び第２のＭＯＳＦＥＴのゲート電極及びゲート側壁、及び絶縁膜を被覆してソース・ドレイン領域間に形成されるチャネルにひずみを与える被覆層を有するものとする。【選択図】      図２
2007067118.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側に形成されたゲート側壁、及び前記基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２のＭＯＳＦＥＴと、
前記第１及び第２のＭＯＳＦＥＴの隣接する前記ゲート側壁の間に埋入された絶縁膜と、
前記第１及び第２のＭＯＳＦＥＴの前記ゲート電極及び前記ゲート側壁、及び前記絶縁膜を被覆して前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える被覆層を有することを特徴とする半導体装置。
【請求項２】
基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側に形成されたゲート側壁、及び前記基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２の第1導電型ＭＯＳＦＥＴと、
前記基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側に形成されたゲート側壁、及び前記基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２の第２導電型ＭＯＳＦＥＴと、
前記第１及び第２の第１導電型ＭＯＳＦＥＴの隣接する前記ゲート側壁の間に埋入された絶縁膜と、
前記第１及び第２の第１導電型ＭＯＳＦＥＴの前記ゲート電極及び前記ゲート側壁、及び前記絶縁膜を被覆して前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える第１の被覆層と、
前記第１及び第２の第２導電型ＭＯＳＦＥＴの前記ゲート電極及び前記ゲート側壁を被覆して前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える第２の被覆層を有することを特徴とする半導体装置。
【請求項３】
前記第２の被覆層は、前記絶縁膜と同じ材質で形成されたコンタクトエッチストップ層であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート側壁は、少なくとも一部が前記ゲート電極と接してＬ字及び逆Ｌ字型に形成されたことを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
基板上にゲート絶縁膜を介したゲート電極、前記ゲート電極の両側にゲート側壁、及び前記基板にソース・ドレイン領域を形成することにより、第１及び第２のＭＯＳＦＥＴを形成する第１のステップと、
前記第１及び第２のＭＯＳＦＥＴの隣接する前記ゲート側壁の間に絶縁膜を形成する第２のステップと、
前記第１及び第２のＭＯＳＦＥＴの前記ゲート電極、前記ゲート側壁、及び前記絶縁膜を前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える被覆層で被覆する第３のステップと、を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チャネルにひずみを与えるＭＯＳＦＥＴの構造及び製造方法に関する。
【背景技術】
【０００２】
半導体装置は、情報通信機器の進歩に伴い高い処理能力が要求されるようになってきており、主に、リソグラフィー技術等の微細加工技術の進歩により達成されて来た。特に、Ｓｉ半導体では、加工寸法がナノメートルの領域に入っており、現在の９０ｎｍノードではゲート電極寸法がすでに５０ｎｍ以下となっている。最小ゲート長等の微細化加工寸法は、リソグラフィー技術の波長で律速されるので、４５ｎｍノード以降のＭＯＳＦＥＴ（Ｍetal  Ｏxide  Ｓemiconductor  Ｆield  Ｅffect  Ｔransistor）における高速化のためには、移動度向上技術が必須となっている。
【０００３】
そこで、基板にシリコンゲルマニウムを積層し、その上にシリコン層をエピタキシャル成長させて、シリコン結晶をひずませることでチャネルとなる部分にひずみを与えて、電子の移動度を高めて、トランジスタの高速化を図るという方法が開示されている（例えば、特許文献１参照）。
【０００４】
しかし、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみが大きく、結晶に転位が発生したり、半導体製造プロセスにおいて一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加、など実用化は容易ではない。また、ｎチャネルとｐチャネルの要求されるＣＭＯＳＦＥＴ（Ｃomplementary  ＭＯＳＦＥＴ）等では、この方法では製作が困難である。
【０００５】
また、チャネル方向が＜１００＞軸方向の、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、チャネル部分にひずみを与えることで、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置が開示されている（例えば、特許文献２参照）。
【０００６】
しかし、一般的に使用されているシリコン基板の結晶軸方向と異なる結晶軸のものを使用しているので、従来の製造プロセスデータが利用できず、安定して高速動作可能な半導体装置が得られるには到っていない。
【特許文献１】特開平１１−３４０３３７号公報
【特許文献２】特開２００４−８７６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、例えば、ｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴという。）及びｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳＦＥＴという。）のチャネル部分にひずみを与えることで、キャリア移動度を向上させた半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側に形成されたゲート側壁、及び前記基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２のＭＯＳＦＥＴと、前記第１及び第２のＭＯＳＦＥＴの隣接する前記ゲート側壁の間に埋入された絶縁膜と、前記第１及び第２のＭＯＳＦＥＴの前記ゲート電極及び前記ゲート側壁、及び前記絶縁膜を被覆して前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える被覆層を有することを特徴とする半導体装置を提供する。
【０００９】
また、本発明の一態様によれば、基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側に形成されたゲート側壁、及び前記基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２の第1導電型ＭＯＳＦＥＴと、前記基板上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極の両側に形成されたゲート側壁、及び前記基板に形成されたソース・ドレイン領域をそれぞれ有した第１及び第２の第２導電型ＭＯＳＦＥＴと、前記第１及び第２の第１導電型ＭＯＳＦＥＴの隣接する前記ゲート側壁の間に埋入された絶縁膜と、前記第１及び第２の第１導電型ＭＯＳＦＥＴの前記ゲート電極及び前記ゲート側壁、及び前記絶縁膜を被覆して前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える第１の被覆層と、前記第１及び第２の第２導電型ＭＯＳＦＥＴの前記ゲート電極及び前記ゲート側壁を被覆して前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える第２の被覆層を有することを特徴とする半導体装置を提供する。
【００１０】
また、本発明の一態様によれば、基板上にゲート絶縁膜を介したゲート電極、前記ゲート電極の両側にゲート側壁、及び前記基板にソース・ドレイン領域を形成することにより、第１及び第２のＭＯＳＦＥＴを形成する第１のステップと、前記第１及び第２のＭＯＳＦＥＴの隣接する前記ゲート側壁の間に絶縁膜を形成する第２のステップと、前記第１及び第２のＭＯＳＦＥＴの前記ゲート電極、前記ゲート側壁、及び前記絶縁膜を前記ソース・ドレイン領域間に形成されるチャネルにひずみを与える被覆層で被覆する第３のステップと、を有する半導体装置を提供する。
【発明の効果】
【００１１】
本発明の実施の態様によれば、キャリア移動度を向上させた半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施の形態）
図１（ａ），（ｂ），（ｃ）、図２（ａ），（ｂ），（ｃ）は、本発明の実施の形態に係るｎＭＯＳＦＥＴの製造工程の流れを順に示すものである。この実施の形態においては、基板上にはｎＭＯＳＦＥＴが複数形成され、この複数のｎＭＯＳＦＥＴのうち、第１のＭＯＳＦＥＴ２０１と、第２のＭＯＳＦＥＴ２０２とは近接しており、第１のＭＯＳＦＥＴ２０１と第２のＭＯＳＦＥＴ２０２の間には、所定の量の間隙が存在しているものとし、第１のｎＭＯＳＦＥＴ領域及び第２のｎＭＯＳＦＥＴ領域について、製造工程の流れを順に示す。
【００１３】
図１（ａ）は、ゲート部及びソース・ドレイン領域を形成する工程である。ｐ型Ｓｉ基板である基板１上に、酸化珪素膜等のゲート絶縁膜２を形成し、ゲート電極３となるポリＳｉを堆積させる。所定の回路に形成するためのフォトマスクを作製し、それに基づいて、フォトリソグラフィ工程及びＲＩＥ（Ｒeactive  Ｉon  Ｅtching）技術により、ゲート部を形成する。
【００１４】
リンや砒素等のｎ型不純物を拡散させ、エクステンション領域を形成してソース・ドレイン領域４を形成する。ここで、ｐ型Ｓｉ基板の代わりに、例えば、ｎ型Ｓｉ基板に形成されたｐウエル上に上記のゲート部及びソース・ドレイン領域４を形成してもよい。
【００１５】
図１（ｂ）において、ゲート部及びソース・ドレイン領域４上に、酸化珪素膜等の第１の絶縁膜５を堆積させ、その上に窒化珪素膜等の第２の絶縁膜６を堆積させる。
【００１６】
図１（ｃ）において、第１の絶縁膜５をエッチングストッパとして、第２の絶縁膜６をＲＩＥ等により異方性エッチングする。この後、第１の絶縁膜５の一部を除去して、ゲート電極３の両側に第１の絶縁膜５及び第２の絶縁膜６で構成されるゲート側壁７を形成する。このゲート側壁７をマスクとして、ソース、ドレイン領域にイオン打ち込み等により深いソース・ドレイン領域を形成することで、上記したエクステンション領域と合わせて、ソース・ドレイン領域４が形成される。
【００１７】
図２（ａ）は、第１のＭＯＳＦＥＴ２０１及び第２のＭＯＳＦＥＴ２０２上に第３の絶縁膜９を堆積する。第３の絶縁膜９の材質には特に制限はなく、例えば、酸化珪素膜等が挙げられるが、他の絶縁膜でもよく、また、絶縁性の膜以外（例えば、導電性を有する膜）であっても機能を果たすことができる。
【００１８】
図２（ｂ）は、第３の絶縁膜９のエッチング工程である。例えば、ＣＦ４等のフッ素系ガスを使用して、ＲＩＥにより第３の絶縁膜９をエッチバック除去する。すなわち、第３の絶縁膜９は、第１及び第２のＭＯＳＦＥＴの隣接するゲート側壁の間に埋入された状態となっている。第１及び第２のＭＯＳＦＥＴが近接しているので、ゲート領域間隙部８に第３の絶縁膜９は残存し易くなっている。図に示したように、ゲート電極３の高さをＨｇとしたときに、エッチング後に残された第３の絶縁膜９の高さＨ１は、Ｈｇ以下であることが好ましい。第３の絶縁膜９の高さＨ１は、後述するひずみ量が好ましい状態となるよう、所定の値に設定される。あるいは、半導体製造工程において、Ｈ１が所定の値になるよう各種のプロセスパラメータが設定される。
【００１９】
図２（ｃ）は、第１及び第２のＭＯＳＦＥＴのゲート電極３、ゲート側壁７、及び第３の絶縁膜９を被覆する被覆膜であるコンタクトエッチストップ層の形成を示す。上記のように、ゲート領域間隙部８に第３の絶縁膜９が所定の高さで残留した状態で、コンタクトエッチストップ層１０を形成する。コンタクトエッチストップ層１０は、プラズマＣＶＤ（Ｃhemical  Ｖapor  Ｄeposition）装置により、プラズマ窒化珪素膜として、第１のｎＭＯＳＦＥＴ領域及び第２のｎＭＯＳＦＥＴ領域のゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｎＭＯＳＦＥＴの製造工程では、チャネルに対して引張応力を与えるように設定される。例えば、プラズマＣＶＤ装置のＲＦ（Ｒadio  Ｆrequency）電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、チャネルに対して引張応力を与えるように設定できる。また、ｎＭＯＳＦＥＴの製造工程においては、ＣＶＤ装置により、窒化珪素膜としてＳｉ３Ｎ４を形成しても、チャネルに対して引張応力を与えるコンタクトエッチストップ層１０を形成することができる。
【００２０】
上記の製造プロセス後に、セルフアラインコンタクト（ＳＡＣ：Ｓelf  Ａlign  Ｃontact）形成法によりソース・ドレイン領域４にコンタクトホールを形成する。すなわち、ＣＶＤ法等により、酸化珪素膜などの層間絶縁膜（図示せず）を堆積させた後、コンタクトホール用のマスクパターンでコンタクトエッチストップ層１０をエッチストップとしてドライエッチングを行い、ＳＡＣ構造を形成する。
【００２１】
（第１の実施の形態の効果）
第１の実施の形態によれば、次のような効果を有する。
【００２２】
（１）ｎＭＯＳＦＥＴにおいて、ゲート電極３及びゲート側壁７の上に、引張応力を有するコンタクトエッチストップ層１０を形成するので、ゲート領域及びその周辺構造を介してその下部に位置するチャネルに引張応力を与えることで、等方的なＳｉ基板結晶のバンド構造の対称性が崩れ、エネルギー準位の分裂が生じる。このバンド構造変化の結果、格子振動によるキャリア散乱の減少や有効質量の低減により、電子の移動度が向上する。コンタクトエッチストップ層１０のチャネルに対する引張応力の設定によるが、電子移動度を約２倍程度まで向上できる。
【００２３】
（２）第１の実施の形態では、図２（ｃ）に示したように、第３の絶縁膜９がゲート領域間隙部８に所定の高さで残存しているので、その上に、引張応力を有するコンタクトエッチストップ層１０を形成しても、ゲート領域間隙部８において、特に、ゲート側壁７の上に形成されるコンタクトエッチストップ層１０の厚さが薄くならずに形成され、十分な引張応力が発生する。比較として、図３に第３の絶縁膜９がゲート領域間隙部８にない状態でコンタクトエッチストップ層１０を形成したときの状態を示す。ゲート領域間隙部８の特にゲート側壁７の上に形成されるコンタクトエッチストップ層１０の厚さが薄くなり、十分なチャネルに対して引張応力が発生しない。また、チャネル内の応力はゲート側壁７の中間部から上部に膜応力が加わることで誘起されるので、ゲート領域間隙部８に応力を持たない材料が埋まったことによる応力劣化の効果は無視できる。このことにより、（１）に述べたチャネルのひずみ効果により、安定かつ十分な電子移動度の向上が図られる。
【００２４】
（３）従って、今後のスケーリングによる性能向上が困難な状況では、本実施の形態により、簡単な構成により電子移動度の向上が可能になり、高速で駆動力の大きな半導体装置、特に、ｎＭＯＳＦＥＴに大きな効果を有する。
【００２５】
（第２の実施の形態）
第２の実施の形態は、ｐＭＯＳＦＥＴに関するものであり、第１の実施の形態と異なるところについて説明し、他の部分は通常のｐＭＯＳＦＥＴ製造工程とｎＭＯＳＦＥＴ製造工程の差にすぎないので、説明を省略する。
【００２６】
ｐＭＯＳＦＥＴの製造工程では、図１及び図２に示した基板１がｎ型Ｓｉ基板となる。あるいは、ｎ型Ｓｉ基板の代わりに、例えば、ｐ型Ｓｉ基板に形成されたｎウエル上にゲート部及びソース、ドレイン領域を形成してもよい。ｐＭＯＳＦＥＴの製造工程は、図１及び図２に示したものと同様である。
【００２７】
図２（ｃ）において、コンタクトエッチストップ層１０は、プラズマＣＶＤ装置により、プラズマ窒化珪素膜として、ゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｐＭＯＳＦＥＴの製造工程では、チャネルに対して圧縮応力を与えるように設定される。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、チャネルに対して圧縮応力を与えるように設定できる。
【００２８】
（第２の実施の形態の効果）
第２の実施の形態によれば、次のような効果を有する。
【００２９】
（１）ｐＭＯＳＦＥＴにおいて、チャネルに対して圧縮応力を与えるコンタクトエッチストップ層１０を形成するので、ゲート領域及びその周辺構造を介してその下部に位置するチャネルにひずみを与えることで、等方的なＳｉ基板結晶のバンド構造の対称性が崩れる。このバンド構造変化の結果、格子振動によるキャリア散乱の減少や有効質量の低減により、ホールの移動度が向上する。コンタクトエッチストップ層１０のチャネルに対する圧縮応力の設定によるが、ホール移動度を約１．５倍程度まで向上できる。
【００３０】
（２）第１の実施の効果と同様に、第３の絶縁膜９がゲート領域間隙部８に所定の高さで残存しているので、その上に、チャネルに対して圧縮応力を与えるコンタクトエッチストップ層１０を形成しても、ゲート領域間隙部８において、特に、ゲート側壁７の上に形成されるコンタクトエッチストップ層１０の厚さが薄くならずに形成され、十分な圧縮応力が発生する。また、チャネル内の応力はゲート側壁７の中間部から上部に膜応力が加わることで誘起されるので、ゲート領域間隙部８に応力を持たない材料が埋まったことによる応力劣化の効果は無視できる。このことにより、（１）に述べたチャネルのひずみ効果により、安定かつ十分なホール移動度の向上が図られる。
【００３１】
（３）従って、今後のスケーリングによる性能向上が困難な状況では、本実施の形態により、簡単な構成によりホール移動度の向上が可能になり、高速で駆動力の大きな半導体装置、特に、ｐＭＯＳＦＥＴに大きな効果を有する。
【００３２】
（第３の実施の形態）
図４（ａ），（ｂ），（ｃ）、図５（ａ），（ｂ），（ｃ）、図６（ａ），（ｂ），（ｃ）は、本発明の実施の形態に係る基板１上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れを順に示すものである。
【００３３】
この実施の形態においては、基板１上に複数のｎＭＯＳＦＥＴ及び複数のｐＭＯＳＦＥＴが形成され、第１のｎＭＯＳＦＥＴ２０３と第２のｎＭＯＳＦＥＴ２０４、及び、第１のｐＭＯＳＦＥＴ２０５と第２のｐＭＯＳＦＥＴ２０６は近接しており、これらの間には、所定の量の間隙が存在しているものとし、図４〜６における左側のｎＭＯＳＦＥＴと右側のｐＭＯＳＦＥＴについて、製造工程の流れを順に示す。
【００３４】
図４（ａ）は、ゲート部及びソース・ドレイン領域を形成するまでの工程である。ｐ型Ｓｉ基板である基板１は、図の左側に示すｎＭＯＳＦＥＴ領域と右側示すｐＭＯＳＦＥＴ領域を、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３０１で素子分離されており、ｐＭＯＳＦＥＴ領域ではｎウエル３０２が形成されている。ｐ型Ｓｉ基板の代わりに、例えば、ｎ型Ｓｉ基板にｎＭＯＳＦＥＴ領域のためのｐウエルを形成したものでもよい。基板１上に、酸化珪素膜等のゲート絶縁膜２を形成し、ゲート電極３となるポリＳｉを堆積させる。所定の回路に形成するためのフォトマスクを作製し、それに基づいて、フォトリソグラフィ工程及びＲＩＥ技術により、ゲート部を形成する。
【００３５】
ｎＭＯＳＦＥＴ領域となる領域以外をフォトマスクでマスキングして、リンや砒素等のｎ型不純物を拡散させ、ｎＭＯＳＦＥＴ領域のエクステンション領域を形成してソース・ドレイン領域４を形成する。
【００３６】
また、ｐＭＯＳＦＥＴ領域となる領域以外をフォトマスクでマスキングして、ボロン等のｐ型不純物を拡散させ、ｐＭＯＳＦＥＴ領域のエクステンション領域を形成してソース・ドレイン領域４を形成する。
【００３７】
図４（ｂ）において、ゲート部及びソース、ドレイン領域上に、酸化珪素膜等の第１の絶縁膜５を堆積させ、その上に窒化珪素膜等の第２の絶縁膜６を堆積させる。
【００３８】
図４（ｃ）において、第１の絶縁膜５をエッチングストッパとして、第２の絶縁膜６をＲＩＥ（反応性イオンエッチング）等により異方性エッチングする。この後、第１の絶縁膜５の一部を除去して、ゲート電極３の両側に第１の絶縁膜５及び第２の絶縁膜６で構成されるゲート側壁７を形成する。このゲート側壁７をマスクとして、ソース、ドレイン領域にイオン打ち込み等により深いソース・ドレイン領域を形成することで、上記したエクステンション領域と合わせて、ソース・ドレイン領域４が形成される。
【００３９】
図５（ａ）では、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴとなる領域上に第１のコンタクトエッチストップ層１０１を堆積させる。第１のコンタクトエッチストップ層１０１は、ゲート電極３及びゲート側壁７を被覆する被覆膜である。この工程では、ｎＭＯＳＦＥＴ領域のチャネルに対して引張応力を与える第１のコンタクトエッチストップ層１０１を堆積させる。第１のコンタクトエッチストップ層１０１は、プラズマＣＶＤ装置により、プラズマ窒化珪素膜として、各ゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｎＭＯＳＦＥＴのチャネルに対して引張応力を与えるため、引張応力を有するように設定される。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、引張応力を有するように設定できる。また、この工程においては、ＣＶＤ装置により、窒化珪素膜としてＳｉ３Ｎ４を形成しても、チャネルに対して引張応力を与えるコンタクトエッチストップ層１０１を形成することができる。
【００４０】
図５（ｂ）は、第１のコンタクトエッチストップ層１０１のエッチング工程である。ｎＭＯＳＦＥＴ領域に第１の保護膜２１でマスキングして、例えば、ＲＩＥにより第１のコンタクトエッチストップ層１０１をエッチバック除去する。すなわち、第１のコンタクトエッチストップ層１０１は、第１のｐＭＯＳＦＥＴ２０５と第２のｐＭＯＳＦＥＴ２０６の隣接するゲート側壁７の間の各ゲート領域間隙部８に埋入された状態になる。第１の実施の形態で説明したのと同様に、第１のコンタクトエッチストップ層１０１の高さＨ１は、後述するひずみ量が好ましい状態となるよう、所定の値に設定される。あるいは、半導体製造工程において、Ｈ１が所定の値になるよう各種のプロセスパラメータが設定される。
【００４１】
図５（ｃ）では、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ領域に第２のコンタクトエッチストップ層１０２を堆積させる。第２のコンタクトエッチストップ層１０２は、ゲート電極３、ゲート側壁７、及び第１のコンタクトエッチストップ層１０１を被覆する被覆膜である。この工程では、ｐＭＯＳＦＥＴ領域のチャネルにひずみを与えるため、チャネルに対して圧縮応力を与える第２のコンタクトエッチストップ層１０２を堆積させる。第２のコンタクトエッチストップ層１０２は、プラズマＣＶＤ装置により、プラズマ窒化珪素膜として、各ゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｐＭＯＳＦＥＴのチャネルに対して圧縮応力を与えるように設定される。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、チャネルに対して圧縮応力を与えるように設定できる。
【００４２】
図６（ａ）〜（ｃ）では、ｎＭＯＳＦＥＴ領域に形成された第２のコンタクトエッチストップ層１０２を除去するための準備として、ｐＭＯＳＦＥＴ領域に第２の保護膜２２を形成し、次に、ｎＭＯＳＦＥＴ領域に形成された第２のコンタクトエッチストップ層１０２をエッチングにより除去し、最後に、第１の保護膜２１及び第２の保護膜２２を剥離する。
【００４３】
上記の製造プロセス後に、セルフアラインコンタクト（ＳＡＣ）形成法によりソース・ドレイン領域４にコンタクトホールを形成する。すなわち、ＣＶＤ法等により、酸化珪素膜などの層間絶縁膜（図示せず）を堆積させた後、コンタクトホール用のマスクパターンで第１のコンタクトエッチストップ層１０１及び第２のコンタクトエッチストップ層１０２をエッチストップとしてドライエッチングを行い、ＳＡＣ構造を形成する。
【００４４】
上記示した本実施の形態に係る半導体装置の製造工程では、図５（ａ）の工程において堆積させた第１のコンタクトエッチストップ層１０１と、図５（ｂ）のエッチバック工程でゲート領域間隙部８に残された第１のコンタクトエッチストップ層１０１とは同じものであるが、別工程により、図５（ｂ）のエッチバック工程でゲート領域間隙部８に残されるものをコンタクトエッチストップ層１０１と異なる材質の絶縁膜としても、同等の効果を有する構成とすることができる。
【００４５】
（第３の実施の形態の効果）
ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域ともに、第１及び第２の実施の形態の効果と同様の効果が得られることに加え、わずかな工程の追加により次の効果を有する。すなわち、チャネルに対して引張及び圧縮応力を与えるコンタクトエッチストップ層１０１，１０２により、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方の駆動力を向上させることができる。また、コンタクトエッチストップ層をエッチバック工程でｐＭＯＳＦＥＴ領域のゲート領域間隙部８に残すようにすることで、特に、ｐＭＯＳＦＥＴのホール移動度を向上させることができる。従って、今後のスケーリングによる性能向上が困難な状況では、本実施の形態により、基板上にｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域を有する半導体装置において、駆動力の大きな半導体装置に効果を有する。
【００４６】
（第４の実施の形態）
第４の実施の形態は、ｎＭＯＳＦＥＴ領域のゲート領域間隙部８にコンタクトエッチストップ層を残すものであるので、第３の実施の形態と異なるところについて説明し、他の部分は通常のｐＭＯＳＦＥＴ製造工程とｎＭＯＳＦＥＴ製造工程の差にすぎないので、説明を省略する。
【００４７】
図５（ａ）の工程では、ｐＭＯＳＦＥＴ領域のチャネルに対して圧縮応力を与えるための第１のコンタクトエッチストップ層１０１を堆積させる。第１のコンタクトエッチストップ層１０１は、ゲート電極３及びゲート側壁７を被覆する被覆膜である。第１のコンタクトエッチストップ層１０１は、プラズマＣＶＤ装置により、プラズマ窒化珪素膜として、各ゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｐＭＯＳＦＥＴのチャネルに対して圧縮応力を与えるように設定される。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、チャネルに対して圧縮応力を与えるように設定できる。
【００４８】
図５（ｂ）の工程においては、ｐＭＯＳＦＥＴ領域をマスキングして、ｎＭＯＳＦＥＴ領域の第１のｎＭＯＳＦＥＴ２０３と第２のｎＭＯＳＦＥＴ２０４の間のゲート領域間隙部８に第１のコンタクトエッチストップ層１０１が残るようにエッチング工程を行う。
【００４９】
図５（ｃ）の工程においては、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ領域に第２のコンタクトエッチストップ層１０２を堆積させる。第２のコンタクトエッチストップ層１０２は、第１及び第２のＭＯＳＦＥＴのゲート電極３、ゲート側壁７、及び第１のコンタクトエッチストップ層１０１を被覆する被覆膜である。この工程では、ｎＭＯＳＦＥＴ領域のチャネルにひずみを与えるため、チャネルに対して引張応力を与える第２のコンタクトエッチストップ層１０２を堆積させる。第２のコンタクトエッチストップ層１０２は、プラズマＣＶＤ装置により、プラズマ窒化珪素膜として、各ゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｎＭＯＳＦＥＴのチャネルに対して引張応力を与えるように設定される。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、チャネルに対して引張応力を与えるように設定できる。また、この工程においては、ＣＶＤ装置により、窒化珪素膜としてＳｉ３Ｎ４を形成しても、チャネルに対して引張応力を与えるコンタクトエッチストップ層１０２を形成することができる。
【００５０】
図６（ａ）〜（ｃ）では、第３の実施の形態と同様に、保護膜形成及び剥離工程を行い、この製造プロセスの後に、ＳＡＣ構造を形成する。
【００５１】
（第４の実施の形態の効果）
ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域ともに、第１及び第２の実施の形態の効果と同様の効果が得られることに加え、わずかな工程の追加により次の効果を有する。すなわち、チャネルに対して引張及び圧縮応力を与えるコンタクトエッチストップ層により、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方の駆動力を向上させることができ、コンタクトエッチストップ層をエッチバック工程でｎＭＯＳデバイス領域のゲート領域間隙部８に残すようにすることで、特に、ｎＭＯＳＦＥＴの電子移動度を向上させることができる。
【００５２】
従って、今後のスケーリングによる性能向上が困難な状況では、本実施の形態により、基板上にｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域を有する半導体装置において、駆動力の大きな半導体装置に効果を有する。
【００５３】
（第５の実施の形態）
図７（ａ），（ｂ），（ｃ）、図８（ａ），（ｂ），（ｃ）、図９（ａ），（ｂ），（ｃ）は、本発明の実施の形態に係る基板上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れを順に示すものである。
【００５４】
この実施の形態においては、基板１上に複数のｎＭＯＳＦＥＴ及び複数のｐＭＯＳＦＥＴが形成され、この複数形成されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの領域において、第１のｎＭＯＳＦＥＴ２０３と第２のｎＭＯＳＦＥＴ２０４、及び、第１のｐＭＯＳＦＥＴ２０５と第２のｐＭＯＳＦＥＴ２０６とは近接しており、これらの間には、所定の量の間隙が存在しているものとし、図７〜９における左側のｎＭＯＳＦＥＴと右側のｐＭＯＳＦＥＴについて、製造工程の流れを順に示す。尚、第３の実施の形態で説明した図４（ｃ）の工程までは共通なので、説明及び図示を省略する。
【００５５】
図７（ａ）では、ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域上に、第３の絶縁膜９を堆積させる。第３の絶縁膜９の材質には特に制限はなく、例えば、酸化珪素膜等が挙げられるが、他の絶縁膜でもよく、また、絶縁性の膜以外（例えば、導電性を有する膜）であっても機能を果たすことができる。
【００５６】
図７（ｂ）は、第３の絶縁膜９のエッチング工程である。例えば、ＣＦ４等のフッ素系ガスを使用して、ＲＩＥにより第３の絶縁膜９をエッチバック除去する。すなわち、第３の絶縁膜９は、第１及び第２のｎＭＯＳＦＥＴ２０３，２０４の隣接するゲート側壁の間（ゲート領域間隙部８）並びに第１及び第２のｐＭＯＳＦＥＴ２０５，２０６の隣接するゲート側壁の間（ゲート領域間隙部８）に埋入された状態となっている。第１の実施の形態で説明したのと同様に、第３の絶縁膜９の高さＨ１は、後述するひずみ量が好ましい状態となるよう、所定の値に設定される。あるいは、半導体製造工程において、Ｈ１が所定の値になるよう各種のプロセスパラメータが設定される。
【００５７】
図７（ｃ）では、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴとなる領域上に、第１のコンタクトエッチストップ層１０１を堆積させる。第１のコンタクトエッチストップ層１０１は、ゲート電極３、ゲート側壁７、及び第１の絶縁膜９を被覆する被覆膜である。この工程では、ｎＭＯＳＦＥＴ領域のチャネルに対して引張応力を与えるための第１のコンタクトエッチストップ層１０１を堆積させる。第１のコンタクトエッチストップ層１０１は、プラズマＣＶＤ装置により、プラズマ窒化珪素膜として、各ゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｎＭＯＳＦＥＴのチャネルに対して引張応力を与えるように設定される。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、チャネルに対して引張応力を与えるように設定できる。また、この工程においては、ＣＶＤ装置により、窒化珪素膜としてＳｉ３Ｎ４を形成しても、チャネルに対して引張応力を与えるコンタクトエッチストップ層１０１を形成することができる。
【００５８】
図８（ａ）は、ｐＭＯＳＦＥＴ領域に形成されている第１のコンタクトエッチストップ層１０１を除去するための準備として、ｎＭＯＳＦＥＴ領域を第１の保護膜２１でマスキングした状態を示す。
【００５９】
図８（ｂ）は、第１のコンタクトエッチストップ層１０１のエッチング工程である。例えば、ＲＩＥにより第１のコンタクトエッチストップ層１０１をエッチバック除去する。
【００６０】
図８（ｃ）では、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ領域に第２のコンタクトエッチストップ層１０２を堆積させる。第２のコンタクトエッチストップ層１０２は、ゲート電極３、ゲート側壁７、及び第１の絶縁膜９を被覆する被覆膜である。この工程では、ｐＭＯＳＦＥＴ領域のチャネルにひずみを与えるため、チャネルに対して圧縮応力を与える第２のコンタクトエッチストップ層１０２を堆積させる。第２のコンタクトエッチストップ層１０２は、プラズマＣＶＤ装置により、プラズマ窒化珪素膜として、各ゲート領域間隙部８、ゲート電極３及びゲート側壁７の上に堆積される。このプラズマ窒化珪素膜は、プラズマＣＶＤ装置の運転条件により、各種の膜質を設定でき、ｐＭＯＳＦＥＴのチャネルに対して圧縮応力を与えるように設定される。例えば、プラズマＣＶＤ装置のＲＦ電力等を適宜設定することで、プラズマ窒化珪素膜としてＳｉｘＮｙ（０＜ｘ＜１、ｙ＝１−ｘ）を設定でき、チャネルに対して圧縮応力を与えるように設定できる。
【００６１】
図９（ａ）、（ｂ）、（ｃ）では、ｎＭＯＳＦＥＴ領域に形成された第２のコンタクトエッチストップ層１０２を除去するための準備として、ｐＭＯＳＦＥＴ領域に第２の保護膜２２を形成し、次に、ｎＭＯＳＦＥＴ領域に形成された第２のコンタクトエッチストップ層１０２をエッチングにより除去し、最後に、第１の保護膜２１及び第２の保護膜２２を剥離する。
【００６２】
上記の製造プロセス後に、セルフアラインコンタクト（ＳＡＣ）形成法によりソース・ドレイン領域４にコンタクトホールを形成する。すなわち、ＣＶＤ法等により、酸化珪素膜などの層間絶縁膜（図示せず）を堆積させた後、コンタクトホール用のマスクパターンで第１のコンタクトエッチストップ層１０１及び第２のコンタクトエッチストップ層１０２をエッチストップとしてドライエッチングを行い、ＳＡＣ構造を形成する。
【００６３】
尚、本実施の形態では、先にｎＭＯＳＦＥＴ領域用のコンタクトエッチストップ層を形成したが、先にｐＭＯＳＦＥＴ領域用のコンタクトエッチストップ層を形成しても、同様の構成を得ることができ、これによる作用効果も同様である。
【００６４】
（第５の実施の形態の効果）
ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域ともに、第１及び第２の実施の形態の効果と同様の効果が得られることに加え、わずかな工程の追加により次の効果を有する。すなわち、チャネルに対して引張及び圧縮応力を与えるコンタクトエッチストップ層により、独立に、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方の駆動力を向上させることができ、第３の絶縁膜９をエッチバック工程でｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ領域のゲート領域間隙部８に残すようにすることで、ｎＭＯＳＦＥＴの電子移動度及びｐＭＯＳＦＥＴのホール移動度を共に向上させることができる。
【００６５】
従って、今後のスケーリングによる性能向上が困難な状況では、本実施の形態により、基板上にｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域を有する半導体装置において、駆動力の大きな半導体装置に効果を有する。
【００６６】
（第６の実施の形態）
図１０は、ゲート側壁７を薄くした実施の形態を示す図である。第５の実施の形態において、図７（ａ）に示す工程で、第１のｎＭＯＳＦＥＴ２０３と第２のｎＭＯＳＦＥＴ２０４、及び、第１のｐＭＯＳＦＥＴ２０５と第２のｐＭＯＳＦＥＴ２０６の間のゲート領域間隙部８に第３の絶縁膜９を堆積させる前に、
第１の絶縁膜５と第２の絶縁膜６とで構成されるゲート側壁７のうち、第２の絶縁膜６を剥離して、第１の絶縁膜５がゲート側壁７を構成するようにする。既に、ゲート側壁７を利用して、イオン打ち込み等によりコンタクト領域が形成されエクステンション領域と合わせて、ソース・ドレイン領域４が形成されているので支障はない。以降の製造工程は、第５の実施の形態と同様である。本実施の形態による半導体装置は、Ｌ字型及び逆Ｌ字型の薄い第１の絶縁膜５が、各ゲート電極３に接して各ゲートの両側に残り、ゲート側壁を構成している。
【００６７】
本実施の形態は、第２の絶縁膜６を剥離して、ゲート側壁７としてＬ字型及び逆Ｌ字型の第１の絶縁膜５を形成したが、これに限らず、イオン打ち込み等によるコンタクト領域形成のためのゲート側壁部が単一の材料で形成されている場合には、エッチング等により上記のゲート側壁部を薄く加工して、同様の構成とすることができる。また、薄く加工されたゲート側壁部は、Ｌ字型及び逆Ｌ字型に限られず、薄い形状であれば本実施の形態による構成と同様の機能を果たす。
【００６８】
（第６の実施の形態の効果）
第５の実施の形態の効果に加え、特に次のような効果を有する。すなわち、チャネル内の応力はゲート側壁中間部から上部に膜応力が加わることで誘起され、特に、ゲート側壁部が薄い形状になるので、コンタクトエッチストップ層による引張及び圧縮応力がより効果的に各チャネルに作用する。従って、チャネルに対して引張及び圧縮応力を与えるコンタクトエッチストップ層により、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの両方の駆動力を向上させることができ、ｎＭＯＳＦＥＴの電子移動度及びｐＭＯＳＦＥＴのホール移動度をさらに向上させることができる。
【００６９】
また、ゲート側壁部を薄くして、コンタクトエッチストップ層をその上に形成する形態は、第１〜４の実施の形態にも当然適用でき、その効果も上記示した効果と同様である。
【００７０】
（第１〜６の実施の形態の効果）
図１１は、第１〜６の実施の形態の効果を説明するための図である。第１〜６の実施の形態の効果として、コンタクト抵抗の低減が挙げられる。通常、狭ゲート間の膜厚が厚くなるため、ソース・ドレイン領域４上の残膜に合わせてエッチバックを行うと基板が掘られ、シリサイド部分４００を削るためコンタクト抵抗の増大を引き起こす。しかし本実施の形態によれば、ゲート間に膜を残し、かつソース・ドレイン領域４上のシリサイド部分４００を削らないため、コンタクト抵抗の増大を防止して性能向上効果を十分に得ることができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態に係るｎＭＯＳＦＥＴの製造工程の流れ（その１）を順に示すものである。
【図２】本発明の実施の形態に係るｎＭＯＳＦＥＴの製造工程の流れ（その２）を順に示すものである。
【図３】第１の実施の形態の効果を比較するための図である。
【図４】本発明の実施の形態に係る基板上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れ（その１）を順に示すものである。
【図５】本発明の実施の形態に係る基板上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れ（その２）を順に示すものである。
【図６】本発明の実施の形態に係る基板上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れ（その３）を順に示すものである。
【図７】本発明の実施の形態に係る基板上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れ（その１）を順に示すものである。
【図８】本発明の実施の形態に係る基板上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れ（その２）を順に示すものである。
【図９】本発明の実施の形態に係る基板上にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが形成される半導体装置の製造工程の流れ（その３）を順に示すものである。
【図１０】ゲート側壁７を薄くした実施の形態を示す図である。
【図１１】第１〜６の実施の形態の効果を説明するための図である。
【符号の説明】
【００７２】
１…基板、２…ゲート絶縁膜、３…ゲート電極、４…ソース・ドレイン領域、５…第１の絶縁膜、６…第２の絶縁膜、７…ゲート側壁、８…ゲート領域間隙部、９…第３の絶縁膜、１０…コンタクトエッチストップ層、２１…第１の保護膜、２２…第２の保護膜、１０１…第１のコンタクトエッチストップ層、１０２…第２のコンタクトエッチストップ層、２０１…第１のＭＯＳＦＥＴ、２０２…第２のＭＯＳＦＥＴ、２０３…第１のｎＭＯＳＦＥＴ、２０４…第２のｎＭＯＳＦＥＴ、２０５…第１のｐＭＯＳＦＥＴ、２０６…第２のｐＭＯＳＦＥＴ、３０１…ＳＴＩ、３０２…ｎウエル、４００…シリサイド部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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