(57)【要約】【課題】ゲートの傾き及びランディングプラグコンタクトのnot open failの発生を防止できるアンダー段差ゲートを有する半導体素子及びその製造方法を提供すること。【解決手段】 素子分離膜２２により画定されると共に、長手方向に溝２５が形成されたアクティブ領域を有する基板２１と、溝２５の両側壁の各々２６ａ、並びにこれらに隣接する基板２１の表面部分２６ｂ、及び溝２５の底面部分２６ｃの下に形成されたアンダー段差ゲート２６と、ゲート２６上に形成されたゲート絶縁膜２７と、ゲート２６上のゲート絶縁膜２７上に形成されたチャネル層２８と、ゲート２６の両側の基板２１の表面内に形成されたソース／ドレイン領域２９ａ、２９ｂと、チャネル層２８を含む基板２１の全面上に形成された層間絶縁膜３０と、絶縁膜３０内にソース／ドレイン領域と各々コンタクトするように形成されたランディングプラグ３１とを備えた。【選択図】図２Ｆ
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【特許請求の範囲】
【請求項１】
素子分離膜により画定されると共に、長手方向に溝が形成されたアクティブ領域を有する半導体基板と、
前記溝の両側壁の各々、並びに、これらに隣接する前記半導体基板の表面部分、及び前記溝の底面部分の下に形成されたアンダー段差ゲートと、
前記アンダー段差ゲート上に形成されたゲート絶縁膜と、
前記アンダー段差ゲート上の前記ゲート絶縁膜上に形成されたチャネル層と、
前記アンダー段差ゲートの両側の前記半導体基板の表面内に形成されたソース／ドレイン領域と、
前記チャネル層を含む前記半導体基板の全面上に形成された層間絶縁膜と、
前記層間絶縁膜内に前記ソース領域／ドレイン領域と各々コンタクトするように形成されたランディングプラグと、を備えることを特徴とする半導体素子。
【請求項２】
前記アンダー段差ゲートは、各々Ｌ字形及び逆Ｌ字形の断面形状を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記チャネル層は、シリコンエピタキシャル層からなることを特徴とする請求項１に記載の半導体素子。 
【請求項４】
素子分離膜によってアクティブ領域が画定された半導体基板を設けるステップと、
前記アクティブ領域のゲート形成部分をエッチングして２つの第１溝を形成するステップと、
前記第１溝内を導電膜で埋め込むステップと、
前記アクティブ領域のドレイン領域が形成される部分、及びその両側の前記第１溝のそれぞれに埋め込まれた導電膜の所定幅の部分を所定の深さだけエッチングして第２溝を形成して、前記第２溝の両側壁の各々、並びに、これらに隣接する前記半導体基板の表面部分、及び前記第２溝の底面部分の下にアンダー段差ゲートを形成するステップと、
前記アンダー段差ゲートを含む前記半導体基板の表面上にゲート絶縁膜を形成するステップと、
前記アンダー段差ゲート上のゲート絶縁膜部分の上にチャネル層を形成するステップと、
前記アンダー段差ゲートの両側の前記半導体基板の表面内にソース／ドレイン領域を形成するステップと、
前記チャネル層を含む前記半導体基板の全面上に層間絶縁膜を形成するステップと、
前記層間絶縁膜内に前記ソース領域／ドレイン領域と各々コンタクトするランディングプラグを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記導電膜は、ポリシリコン膜であることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記アンダー段差ゲートは、各々Ｌ字形及び逆Ｌ字形の断面形状を有するように形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記チャネル層を形成するステップは、前記ゲート絶縁膜上に選択的エピタキシャル成長を通じてシリコンエピタキシャル層を成長させるステップ、及び前記シリコンエピタキシャル層をエッチングするステップからなることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項８】
前記シリコンエピタキシャル層をエッチングするステップは、前記ソース／ドレイン領域上のゲート絶縁膜が残留するように行われることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記ソース／ドレイン領域上の残留した前記ゲート絶縁膜は、前記ソース／ドレイン領域を形成するためのイオン注入の際、バッファ膜として利用されることを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳しくは、ゲートの傾き及びそれによるランディングプラグコンタクトのノットオープンフェイル（not open fail）の発生を防止できるアンダー段差ゲート（under stepped gate）を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのような半導体メモリ素子の高集積化が急激に進むにつれて、既存の平面型トランジスタ構造ではセル領域のしきい値電圧の不足及びリフレッシュ時間の減少という問題に直面している。このため、高集積化素子に適するしきい値電圧、及びリフレッシュ特性を確保するための様々な研究が行われている。
【０００３】
このような努力の一つとして、最近ＳＴＡＲ（Step-gated asymmetry recess、以下ＳＴＡＲと記す）セル構造が提案された。ＳＴＡＲセル構造は、図１に示すように、基板１の素子分離膜２により画定されたアクティブ領域の一部、例えば、アクティブ領域の長手方向の両側エッジ部の各々をリセスさせてアクティブ領域に段差構造を形成した後、アクティブ領域のこの段差部分にゲート６を形成してＭＯＳＦＥＴ素子の有効チャネル長を増大させる構造である。
【０００４】
図１において、参照符号１は半導体基板、２は素子分離膜、３はゲート絶縁膜、４はゲート導電膜、５はハードマスク膜を各々表す。
【０００５】
このようなＳＴＡＲセル構造では、短チャネル効果を減少させることによって、相対的に低いしきい値電圧ドーズ（dose）でも所望のしきい値電圧を得ることができ、また、ＭＯＳＦＥＴ素子にかかる電界を低下させることによってリフレッシュ時間を既存の平面型セル構造に比べて３倍以上も改善させることができる。
【０００６】
特に、このようなＳＴＡＲセル構造は、既存の工程に簡単な工程を追加し、または既存の工程を簡単に変更して具現できるので、その適用が非常に容易である。このため、最近、半導体メモリ素子の高集積化によるしきい値電圧及びリフレッシュ時間の減少の問題を解決できる、非常に有効な方法として注目されている。
【０００７】
しかしながら、上述のＳＴＡＲセル構造の形成の際、図１に示すように、ゲート６はアクティブ領域の段差部分上に形成されるため、ゲート６の傾き（leaning）現象が生じるという問題がある。
【０００８】
また、このようにゲート６の傾きが生じると、後続するランディングプラグコンタクト（Landing Plug Contact; 以下、ＬＰＣと記す）処理でコンタクト部分が露出しない不良、即ち、ＬＰＣノットオープンフェイル（LPC not open fail）が生じるという深刻な問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような従来の技術の諸問題を解決するために案出されたものであって、ゲートの傾きの発生を防止できる半導体素子及びその製造方法を提供することを目的とする。
【００１０】
また、本発明はゲートの傾きを防止することによってＬＰＣノットオープンフェイルの発生を防止できる半導体素子及びその製造方法を提供することをも目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明は、素子分離膜により画定されると共に、長手方向に溝が形成されたアクティブ領域を有する半導体基板と、前記溝の両側壁の各々、並びに、これらに隣接する前記半導体基板の表面部分、及び前記溝の底面部分の下に形成されたアンダー段差ゲートと、前記アンダー段差ゲート上に形成されたゲート絶縁膜と、前記アンダー段差ゲート上の前記ゲート絶縁膜部分上に形成されたチャネル層と、前記アンダー段差ゲートの両側の前記半導体基板の表面内に形成されたソース／ドレイン領域と、前記チャネル層を含む前記半導体基板の全面上に形成された層間絶縁膜と、前記層間絶縁膜内に前記ソース領域／ドレイン領域と各々コンタクトするように形成されたランディングプラグとを備える半導体素子を提供する。
【００１２】
ここで、前記アンダー段差ゲートは各々Ｌ字形及び逆Ｌ字形の断面形状を有し、前記チャネル層はシリコンエピタキシャル層からなる。
【００１３】
また、上記の課題を解決するために、本発明は、素子分離膜によりアクティブ領域が画定された半導体基板を設けるステップと、前記アクティブ領域のゲート形成部分をエッチングして２つの第１溝を形成するステップと、前記第１溝内を導電膜で埋め込むステップと、前記アクティブ領域のドレイン領域が形成される部分、及びその両側の前記第１溝のそれぞれに埋め込まれた導電膜の所定幅の部分を所定深さだけエッチングして第２溝を形成して、前記第２溝の両側壁の各々、並びに、これらに隣接する前記半導体基板の表面部分、及び前記溝の底面部分の下にアンダー段差ゲートを形成するステップと、前記アンダー段差ゲートを含む前記半導体基板の表面上にゲート絶縁膜を形成するステップと、前記アンダー段差ゲート上のゲート絶縁膜部分の上にチャネル層を形成するステップと、前記アンダー段差ゲートの両側の前記半導体基板の表面内にソース／ドレイン領域を形成するステップと、前記チャネル層を含む前記半導体基板の全面上に層間絶縁膜を形成するステップと、前記層間絶縁膜内に前記ソース領域／ドレイン領域と各々コンタクトするランディングプラグを形成するステップとを含む半導体素子の製造方法を提供する。
【００１４】
ここで、前記導電膜はポリシリコン膜を使用する。
【００１５】
前記アンダー段差ゲートは各々Ｌ字形及び逆Ｌ字形の断面形状を有するように形成される。
【００１６】
前記チャネル層を形成するステップは、前記ゲート絶縁膜上に選択的エピタキシャル成長処理を通じてシリコンエピタキシャル層を成長させるステップ、及び前記シリコンエピタキシャル層をエッチングするステップからなる。この際、前記シリコンエピタキシャル層をエッチングするステップは前記ソース／ドレイン領域上のゲート絶縁膜が残留するように行なわれ、前記ソース／ドレイン領域上の残留した前記ゲート絶縁膜は前記ソース／ドレイン領域を形成するためのイオン注入の際にバッファ膜として利用される。
【発明の効果】
【００１７】
本発明に係る半導体素子によれば、アンダー段差構造を有するようにゲートを形成したので、ゲートの傾き現象を根本的に無くすことができ、これによって、後続するＬＰＣ工程でノットオープンフェイルが生じるのを防止することができる。従って、本発明は工程の信頼性を確保することができると同時に、所望の素子特性を有する高集積半導体メモリ素子を具現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照しつつ本発明の好ましい実施形態を詳細に説明する。
【００１９】
図２Ａ〜図２Ｆは、本発明の一実施の形態に係る半導体素子の製造方法を説明するための断面図であって、これらを説明すれば以下の通りである。
【００２０】
図２Ａに示されるように、公知のＳＴＩ（Shallow Trench Isolation）処理によって、アクティブ領域を画定するトレンチ型の素子分離膜２２が形成された半導体基板（以下、基板とも記す）２１を設ける。次に、基板２１上のアクティブ領域のゲート形成部分を露出させるリセスマスク（図示せず）を形成した後、アクティブ領域の露出したゲート形成部分をそれぞれ所定の深さだけエッチングして第１溝２３を形成する。
【００２１】
ここで、リセスマスクは、バッファ酸化膜とポリシリコン膜との積層膜から構成されることが好ましいが、場合によっては、感光膜で形成され、またその他、シリコンに対して大きなエッチング選択比を有する物質で形成されることもできる。
【００２２】
図２Ｂに示されるように、リセスマスクを除去した後、第１溝２３を埋め込むように素子分離膜２２を含む基板２１の全面上にゲート用導電膜、好ましくは、ポリシリコン膜２４を蒸着する。次に、基板２１の表面が露出するまでポリシリコン膜２４をエッチバックまたはＣＭＰ（Chemical Mechanical Polishing）する。
【００２３】
図２Ｃに示されるように、基板２１のアクティブ領域のドレイン領域が形成される部分と、その両側の第１溝２３内に各々埋め込まれたポリシリコン膜２４の所定幅の部分とを所定深さだけエッチングして第２溝２５を形成する。これによって、第２溝２５の両側壁２６ａの各々、並びに、これらに隣接する基板２１の表面部分２６ｂ、及び第２溝２５の底面部分２６ｃの下に、残存するポリシリコン膜２４でもある、各々“┗”及び“┛”形状、即ち、Ｌ字形及びこの左右を反転させた逆Ｌ字形のアンダー段差ゲート（under stepped gate）２６が形成される。
【００２４】
このように、本実施の形態では、チャネル長を増加させるためにゲート２６は段差構造を有するが、基板２１内に配置されるアンダー段差構造に形成されているので、ゲート２６の傾きは生じず、したがって、後続するＬＰＣ工程でノットオープンフェイルも生じない。
【００２５】
図２Ｄに示されるように、一連の上記ステップが実行された基板の結果物（基板２１及び付加された物）に対してゲート酸化処理を行ってアンダー段差ゲート２６を含む基板２１の表面にゲート酸化膜２７を形成する。ここで、ゲート酸化膜２７は酸化処理を通じて形成されたが、蒸着処理でも形成可能である。また、酸化膜としてシリコン酸化膜を適用することは勿論、高誘電率酸化膜を適用することもできる。さらに、本実施の形態ではゲート絶縁膜として酸化膜を適用したが、酸化膜の代りに窒化膜を適用することは勿論、酸化膜と窒化膜との積層膜を適用することもできる。
【００２６】
図２Ｅに示されるように、ゲート酸化膜２７上に選択的エピタキシャル成長を通じてシリコンエピタキシャル層を形成した後、該シリコンエピタキシャル層をエッチングしてアンダー段差ゲート２６上のゲート酸化膜２７部分の上にチャネル層２８を形成する。この際、チャネル層２８を形成するためのシリコンエピタキシャル層のエッチング時にはアンダー段差ゲート２６の両側のゲート酸化膜２７を除去せずに残留させることが望ましい。
【００２７】
次に、残留させたゲート酸化膜部分をバッファ膜として利用し、基板の結果物に対してソース／ドレインイオン注入を行い、これを通じて、アンダー段差ゲート２６の両側の基板のアクティブ領域の表面内にソース領域２９ａ及びドレイン領域２９ｂを形成する。
【００２８】
図２Ｆに示されるように、一連の上記ステップが実行された基板の結果物上に窒化膜からなる層間絶縁膜３０を形成する。次に、ＬＰＣ処理によって層間絶縁膜３０及び残留したゲート酸化膜２７をエッチングして、ソース／ドレイン領域２９ａ、２９ｂを各々露出させるコンタクトホールを形成する。その後、各コンタクトホール内に導電膜、例えば、ポリシリコン膜を埋め込ませてランディングプラグ３１を形成する。
【００２９】
上述のように、本実施の形態ではゲート２６をアンダー段差構造に形成したので、ゲート２６の傾きは生じない。よって、コンタクトホールの形成の際、即ち、ＬＰＣの形成時に、ノットオープンフェイルも生じない。従って、本実施の形態では、ランディングプラグ３１の形成を安定的に行なうことができる。
【００３０】
以後の処理を図示していないが、本技術分野で公知の一連の後続の処理を順次行って本発明に係る半導体素子の製造を完成する。
【００３１】
以上では、本発明を特定の実施形態に関連して図示及び説明したが、本発明はそれに限定されるものではなく、特許請求の範囲によって定められる本発明の精神と範囲を逸脱しない範囲内で、上記の実施の形態を多様に改造及び変形できることは当技術分野で通常の知識を有する者であれば容易に分かるであろう。
【図面の簡単な説明】
【００３２】
【図１】従来のＳＴＡＲ（Step-gated asymmetry recess）セルを示す断面図である。
【図２Ａ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図２Ｄ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図２Ｅ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【図２Ｆ】本発明の実施の形態に係る半導体素子の製造方法を説明する断面図である。
【符号の説明】
【００３３】
１、２１    半導体基板
２、２２    素子分離膜
３  ゲート絶縁膜
４  ゲート導電膜  
５  ハードマスク膜
２３    第１溝
２４    ポリシリコン膜
２５    第２溝
２６    アンダー段差ゲート
２７    ゲート酸化膜
２８    チャネル層
２９ａ    ソース領域
２９ｂ    ドレイン領域
３０    層間絶縁膜
３１    ランディングプラグ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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