(57)【要約】【課題】ローリングシャッタ型ＣＭＯＳセンサを用いて撮影する従来のカプセル型内視鏡装置では、撮影した画像は各行で撮影時刻が異なるために、体内で動きの速い臓器等を撮影した場合、画像の歪が生じてしまう。【解決手段】グローバルシャッタ型ＣＭＯＳセンサ２０２は、体内の部位を全画素一斉に露光して光電変換した電荷をそれぞれ蓄積した後、その電荷を全画素一斉に画素内の出力用トランジスタへ転送した後、各画素の出力用トランジスタから順次に電荷をしきい値の変化として読み出す。従って、体内で動きの速い臓器等を撮影した場合でも、表示される撮像画像は動きや歪みのない正確な画像が得られる。【選択図】図１
2007105236.tif 000002
【特許請求の範囲】
【請求項１】
人間、動物等の生物の体内管腔を照明する照明手段と、前記照明手段により照明された部位を画像として読み取る撮像素子と、前記部位を前記撮像素子の撮像面に結像させる対物光学系と、前記撮像素子から出力された撮像信号を対外へ送信する送信手段とが透明部材内に内蔵された飲み込み式のカプセル型内視鏡を有すると共に、
前記送信手段により送信された撮像信号を受信する受信手段と、前記受信手段により受信された前記撮像信号を映像信号として処理する信号処理手段と、前記信号処理手段からの前記映像信号を出力する出力手段とを前記カプセル型内視鏡の外部の体外装置として有するカプセル型内視鏡装置において、
前記撮像素子としてグローバルシャッタ型ＣＭＯＳセンサを用いることを特徴とするカプセル型内視鏡装置。
【請求項２】
前記グローバルシャッタ型ＣＭＯＳセンサは、
基板上のリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とからなる信号出力用トランジスタと、
光を電荷に変換して蓄積するフォトダイオードと、
前記フォトダイオードに蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列された構造であり、
各画素内の前記転送手段は、前記フォトダイオードに蓄積された前記電荷を、同じ画素内の対応する前記ソース近傍領域へ全画素一斉に転送し、前記信号出力用トランジスタは、入力された電荷の量をしきい値の変化として出力することを特徴とする請求項１記載のカプセル型内視鏡装置。
【請求項３】
前記グローバルシャッタ型ＣＭＯＳセンサは、第１の導電型の基板上に、リング状ゲート電極を持つ光信号出力用トランジスタとフォトダイオードとを含む画素が複数２次元配列された固体撮像素子であって、
前記画素の各々は、
前記基板の表面に設けられた第２の導電型のウェル領域と、
前記ウェル領域中に設けられた第１の導電型の前記フォトダイオードの光電変換領域と、
前記光電変換領域以外の前記ウェル領域上に絶縁膜を挟んで設けられた前記リング状ゲート電極と、
前記絶縁膜上の前記リング状ゲート電極と前記光電変換領域の間の、前記ウェル領域上に前記絶縁膜を挟んで設けられた転送ゲート電極と、
前記ウェル領域の表面のうち、前記リング状ゲート電極と前記転送ゲート電極に対応する領域を除いた部分の少なくとも一部に設けられた、前記ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、
前記リング状ゲート電極の中心開口部に対応する前記ウェル領域中の位置に設けられた第２の導電型のソース領域と、
前記ソース領域を取り囲み、かつ、前記ドレイン領域まで達しないように前記ウェル領域中に設けられた第１の導電型のソース近傍領域と
を有することを特徴とする請求項１記載のカプセル型内視鏡装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はカプセル型内視鏡装置に係り、特に撮像素子にグローバルシャッタ型のＣＭＯＳエリアセンサを用いて、人間、動物等の生物の体内管腔を撮影する飲み込み型のカプセル型内視鏡装置に関する。
【背景技術】
【０００２】
人間、動物等の生物の体内管腔を撮影するための内視鏡には、体内撮影用カメラが先端配置してある細い挿入部を患者体内に挿入するチューブ型の内視鏡（例えば、特許文献１参照）と、カメラ系が小さなカプセル内部に全て納まったカプセル型内視鏡（例えば、特許文献２参照）とがある。カプセル型内視鏡では体内で独立して駆動せねばならない、小さな内蔵電池を積む方法がある（例えば、特許文献３参照）。
【０００３】
一方、固体撮像素子としてＣＣＤ（Charge Coupled Device:電荷結合素子）型撮像素子（以下、単にＣＣＤという）やＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型撮像素子（以下、ＣＭＯＳセンサという）が知られているが、ＣＭＯＳセンサは、ＣＣＤに比べて低電圧駆動が可能であり、多画素化と高速読出し化の要求に対応することが容易であり、前記の特許文献２でも撮像素子として用いられている。近年、微細化とプロセス技術の向上により、このＣＭＯＳセンサの画質が向上したことから低消費電力で、かつ、高精細な映像が得られる撮像デバイスとして注目されている。
【０００４】
図６は従来のＣＭＯＳセンサを使ったカプセル型内視鏡装置の一例の構成図を示す。上記のＣＭＯＳセンサを使った従来のカプセル型内視鏡装置は、図６（Ａ）に示す体外装置と同図（Ｂ）に示す体内装置とからなる。図６（Ａ）に示す体外装置は、対外アンテナ１１０、画像処理装置１１１及び出力装置１１２からなる。図６（Ｂ）に示す体内装置は、全体を患者が飲み込み、体の内部を観察するカプセル型内視鏡１０１であり、ＣＭＯＳセンサ１０２、回路部１０３、電源１０４、アンテナ１０５、発光装置１０６、遮光層１０７、対物レンズ１０８が、楕円球体の透明部材１０９内に収納された構造である。
【０００５】
発光装置１０６は蛍光管又は発光ダイオード（ＬＥＤ）などで構成されており、暗い体内を撮影できるよう明るく照らす。発光装置１０６で照らされた体内の映像を示す光は、透明部材１０９、対物レンズ１０８を通してＣＭＯＳセンサ１０２に入射し、ここで光電変換されて電気信号（撮像信号）となる。ＣＭＯＳセンサ１０２からの電気信号（撮像信号）は、回路部１０３で所定の演算処理や画像圧縮処理等が施された後、カプセル内アンテナ１０５を用いて図６（Ａ）に示す対外装置の対外アンテナ１１０へ送信される。
【０００６】
体外アンテナ１１０で受信された撮像信号は、画像処理装置１１１で所定の画像処理が施された後、出力装置１１２へ送られて表示等されることにより、外部の人間が患者等の体内を画像として見ることができる。なお、図６（Ｂ）では、ＣＭＯＳセンサ１０２と回路部１０３とは別々に記載されているが、ここでは概念的に分けたものであり、ＣＭＯＳセンサ１０２と回路部１０３とがワンチップになっているものも存在する。また、カプセル型内視鏡は体内で独立して駆動できなければならないので、電源１０４は電池が用いられている。
【０００７】
ここで、ＣＭＯＳセンサ１０２について更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献４参照）。図７は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。
【０００８】
増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。
【０００９】
選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。
【００１０】
また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。
【００１１】
垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。
【００１２】
また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。
【００１３】
水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。
【００１４】
次に、図７に示す従来のＣＭＯＳセンサの動作について図８のタイミングチャートを併せ参照して説明する。なお、図７中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。
【００１５】
まず、垂直シフトレジスタ出力線１８−１の電位が図８（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように時刻ｔ２（＞ｔ１）でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。
【００１６】
この状態で、最初にパルス供給端子１５に図８（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３（＞ｔ２）で、パルス供給端子３７の入力パルスが図８（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。
【００１７】
次に、パルス供給端子１４に時刻ｔ４(＞ｔ３)で図８（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５（＞ｔ４）で、パルス供給端子３８に図８（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図８（Ｃ）に示すように、時刻ｔ６（＞ｔ５）でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。
【００１８】
端子３６の入力信号はこの間図８（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図８（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図８（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。
【００１９】
次に、端子３６に図８（Ｈ）に示す時刻ｔ７（＞ｔ６）でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図８（Ｇ）に示すように時刻ｔ８（＞ｔ７）でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。
【００２０】
その後、図８（Ｄ）に示す時刻ｔ９（＞ｔ８）で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０（＞ｔ９）で図８（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。
【００２１】
従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。
【００２２】
【特許文献１】特開２０００−１００２３号公報
【特許文献２】特開２００３−２６００２５号公報
【特許文献３】特開２００３−３８４２４号公報
【特許文献４】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
このようなローリングシャッタ型ＣＭＯＳセンサ１０２を撮像素子として用いた従来のカプセル型内視鏡装置では、簡単のため２行４列の画素Ｐ１１〜Ｐ２４の図９（Ａ）に示す概念図と共に説明すると、或る１行の画素Ｐ１１〜Ｐ１４を左方向から右方向へ順番に読み出しを行い（実線矢印I）、１行読み終わると次の行の先頭に戻り（破線矢印II）、続いて次の行を再び左から右方向へ読む（実線矢印III）という動作を繰り返す。従って、画素各々が選択されたときに初めて露光される処理になるので、画素すべて読み終わった時点で各々の画素で信号の取得時間が一致しない。ＣＭＯＳセンサの全ての画素を読み終わった時点で１枚の絵を読んだことになる。
【００２４】
例えば、図９（Ｂ）に示すように画面左から右方向へ動く長方形１５０を撮影した場合、従来のローリングシャッタ型ＣＭＯＳセンサ１０２を用いて撮影すると、撮影した画像は各行で撮影時刻が異なるために、上述のように画素を読んでいる間に撮影したい長方形が動いてしまうと、図９（Ｃ）に示すように、長方形１５０の移動により歪んで平行四辺形の像１５１となって撮影される。
【００２５】
従って、体内でカプセル型内視鏡が激しく動き回った場合、又は体内の非常に動きの速い臓器等の動きを撮影した場合、上述の図９（Ｃ）で生じた読み出し方式に依存した画像の歪が生じてしまう。このため、従来のカプセル型内視鏡装置では高速に動く物体、撮像素子自身が動く場合を撮像することが難しかった。
【００２６】
本発明は以上の点に鑑みなされたもので、体内でカプセル型内視鏡が激しく動き回った場合、又は体内の非常に動きの速い臓器等の動きを撮影した場合でも、撮影した画像が歪まないカプセル型内視鏡装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記の目的を達成するために、本発明のカプセル型内視鏡装置は、人間、動物等の生物の体内管腔を照明する照明手段と、照明手段により照明された部位を画像として読み取る撮像素子と、部位を撮像素子の撮像面に結像させる対物光学系と、撮像素子から出力された撮像信号を対外へ送信する送信手段とが透明部材内に内蔵された飲み込み式のカプセル型内視鏡を有すると共に、送信手段により送信された撮像信号を受信する受信手段と、受信手段により受信された撮像信号を映像信号として処理する信号処理手段と、信号処理手段からの映像信号を出力する出力手段とをカプセル型内視鏡の外部の体外装置として有するカプセル型内視鏡装置において、撮像素子としてグローバルシャッタ型ＣＭＯＳセンサを用いることを特徴とする。この発明では、撮像素子としてグローバルシャッタ型ＣＭＯＳセンサを用いたため、移動する被写体でも同一時刻で撮像した画像を表示できる。
【００２８】
また、上記の目的を達成するため、本発明は、上記のグローバルシャッタ型ＣＭＯＳセンサを、基板上のリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とからなる信号出力用トランジスタと、光を電荷に変換して蓄積するフォトダイオード と、フォトダイオードに蓄積された電荷をソース近傍領域へ転送する電荷転送手段とを含む画素が複数２次元配列された構造であり、各画素内の転送手段は、フォトダイオードに蓄積された電荷を、同じ画素内の対応するソース近傍領域へ全画素一斉に転送し、信号出力用トランジスタは、入力された電荷の量をしきい値の変化として出力することを特徴とする。
【００２９】
また、上記の目的を達成するため、本発明は、上記のグローバルシャッタ型ＣＭＯＳセンサを、グローバルシャッタ型ＣＭＯＳセンサは、第１の導電型の基板上に、リング状ゲート電極(45)を持つ光信号出力用トランジスタとフォトダイオードとを含む画素が複数２次元配列された固体撮像素子であって、
画素の各々は、基板の表面に設けられた第２の導電型のウェル領域と、ウェル領域中に設けられた第１の導電型のフォトダイオードの光電変換領域と、光電変換領域以外のウェル領域上に絶縁膜を挟んで設けられたリング状ゲート電極と、絶縁膜上のリング状ゲート電極と光電変換領域の間の、ウェル領域上に絶縁膜を挟んで設けられた転送ゲート電極と、ウェル領域の表面のうち、リング状ゲート電極と転送ゲート電極に対応する領域を除いた部分の少なくとも一部に設けられた、ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、リング状ゲート電極の中心開口部に対応するウェル領域中の位置に設けられた第２の導電型のソース領域と、ソース領域を取り囲み、かつ、ドレイン領域まで達しないようにウェル領域中に設けられた第１の導電型のソース近傍領域とを有することを特徴とする。
【発明の効果】
【００３０】
本発明によれば、グローバルシャッタ型ＣＭＯＳセンサを用いたことにより、移動する被写体でも同一時刻で撮像した画像を表示できるため、体内でカプセル型内視鏡が激しく動き回った場合、または体内の非常に動きの速い臓器等の動きを撮影した状態で撮影しても、読み出し方式に依存する画像の変形や歪みなどを引き起こさず、正確な体内撮影ができる。
【発明を実施するための最良の形態】
【００３１】
次に、本発明の一実施の形態について図面と共に説明する。図１は本発明になるカプセル型内視鏡装置の一実施の形態の構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明を省略する。本実施の形態のカプセル型内視鏡装置は、図１（Ａ）に示す体外装置と同図（Ｂ）に示す体内装置とからなり、図１（Ａ）に示す体外装置は、対外アンテナ１１０、画像処理装置１１１及び出力装置１１２からなり、従来の体外装置と同一構成である。
【００３２】
本実施の形態のカプセル内視鏡装置は、図１（Ｂ）に示す体内装置である、全体を患者が飲み込み、体の内部を観察するカプセル型内視鏡２０１が、ＣＭＯＳセンサとしてグローバルシャッタ型ＣＭＯＳセンサ２０２を、楕円球体の透明部材１０９内に収納した構造である点に特徴がある。
【００３３】
これにより、発光装置１０６から出射された光が透明部材１０９を透過して体内で反射され、その反射光が透明部材１０９、対物レンズ１０８を通してグローバルシャッタ型ＣＭＯＳセンサ２０２に入射し、ここでその全画素にて一斉に光電変換された後、光電変換して得られた信号が各画素より順次に読み出されて回路部１０３に入力され、以下、従来と同様にして回路部１０３から出力された映像信号がアンテナ１０５から対外アンテナ１１０へ送信される。
【００３４】
次に、グローバルシャッタ型ＣＭＯＳセンサ２０２の構成について、更に詳細に説明する。図２はグローバルシャッタ型ＣＭＯＳセンサ２０２の一実施の形態の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図２（Ａ）、（Ｂ）に示すように、本実施の形態のＣＭＯＳセンサ２０２は、ｐ＋型基板４１上にｐ−型エピタキシャル層４２を成長し、このエピタキシャル層４２の表面にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極である平面形状がリング状のゲート電極４５が形成されている。
【００３５】
リング状ゲート電極４５の中心部に対応したｎウェル４３の表面にはｎ＋型のソース領域４６が形成されており、そのソース領域４６に隣接してソース近傍ｐ型領域４７が形成され、更にソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置にはｎ＋型のドレイン領域４８が形成されている。更に、ドレイン領域４８の下のｎウェル４３中には埋め込みのｐ−型領域４９がある。この埋め込みのｐ−型領域４９とｎウェル４３は、図２（Ａ）に示す埋め込みフォトダイオード５０を構成している。
【００３６】
埋め込みフォトダイオード５０とリング状ゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図２（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００３７】
次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図３と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図３ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図２の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。
【００３８】
なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図２（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ＋型のソース領域４６及びｎ＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図２（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ−型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００３９】
図３において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００４０】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図２の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図２の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図２の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。
【００４１】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。
【００４２】
画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図２の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００４３】
信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。
【００４４】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。
【００４５】
次に、図３に示すＣＭＯＳセンサの駆動方法について、図４のタイミングチャートと共に説明する。まず、図４（１）に示す期間では、埋め込みのフォトダイオード（図２（Ａ）の５０、図３の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００４６】
続く図４（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図２（Ａ）の５０、図３の６４等）からリング状ゲート電極（図２の４５）のソース近傍ｐ型領域（図２の４７）にホールを転送することである。そのため、図４（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図２の４１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。
【００４７】
このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図４（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００４８】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図４（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００４９】
図２（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００５０】
続いて、図４（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図２（Ａ）の５０、図３の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００５１】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図４（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。
【００５２】
続く図４（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図４（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００５３】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図４（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。
【００５４】
この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００５５】
続く図４（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図４（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００５６】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００５７】
続く図４（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図４（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図４（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。
【００５８】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図４（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図３の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図４（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００５９】
続いて、図４に（７）で示す期間では、再びリング状ゲート電極４５の電位を図４（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図４（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。
【００６０】
上記の図２（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図３に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００６１】
なお、図４の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００６２】
なお、図３の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、転送ゲートＭＯＳＦＥＴ６５のソースとリング状ゲートＭＯＳＦＥＴ６３のバックゲートとの間に、リング状ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。
【００６３】
このスイッチを設けることにより、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、リング状ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図３ではこのスイッチを省略して図示している。
【００６４】
次に、上記の構成及び動作をするグローバルシャッタ型ＣＭＯＳセンサ２０２を用いた、本実施の形態のカプセル内視鏡装置の動作について説明する。この実施の形態のグローバルシャッタ型ＣＭＯＳセンサ２０２は、体内で反射され、その反射光が図１の透明部材１０９、対物レンズ１０８を通してグローバルシャッタ型ＣＭＯＳセンサ２０２に入射し、図２〜図４と共に説明したように、露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。これは図４の期間（１）に当たる。
【００６５】
一定期間の露光後、グローバルシャッタ型ＣＭＯＳセンサ２０２内の転送ゲート（図３の転送ゲートＭＯＳＦＥＴ６５等）により、全画素の電荷が一斉に各画素の所定領域（図３のリング状ゲートＭＯＳＦＥＴ６３のバックゲート（図２（Ｂ）のソース近傍ｐ型領域４７））に転送される。これは図４の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される。これは図４の期間（３）〜（７）に当たる。
【００６６】
これにより、図５（Ａ）に示すように画面中、例えば左から右方向に移動する被写体（体内の部位）１５０を撮像した場合でも、撮像画像は同一時刻で露光した画像であるので、同図（Ｂ）に１６０で示すような撮像画像が得られ、被写体１５０の画像と異なる画像歪みは発生しない。従って、本実施の形態によれば、体内でカプセル型内視鏡が激しく動き回った場合、又は体内の非常に動きの速い臓器等の動きを撮影した場合でも、撮影した画像は歪みや変形なく正確な画像が得られる。
【図面の簡単な説明】
【００６７】
【図１】本発明のカプセル型内視鏡装置の一実施の形態の構成図である。
【図２】図１のグローバルシャッタ型ＣＭＯＳセンサの１画素分の素子構造の平面図とそのＸ−Ｘ’線に伴う断面図である。
【図３】本発明で用いるグローバルシャッタ型ＣＭＯＳセンサの全体構成を電気等価回路で示した図である。
【図４】図２のＣＭＯＳセンサの動作を説明するタイミングチャートである。
【図５】本発明による動きのある被写体画像とその撮影画像の一例を示す図である。
【図６】従来のカプセル型内視鏡装置の一例の構成図である。
【図７】ローリングシャッタ型ＣＭＯＳセンサの一例の等価回路図である。
【図８】図７の動作説明用タイミングチャートである。
【図９】従来のカプセル型内視鏡装置による読み出し方法と動きのある被写体画像とその撮影画像の一例を示す図である。
【符号の説明】
【００６８】
４３  ｎウェル
４５  リング状ゲート電極
４６  ｎ＋型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ＋型ドレイン領域
４９  埋め込みｐ−型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５３、６９  リング状ゲート電極配線
５４、７４  ソース電極配線（出力線）
５５、７１  転送ゲート電極配線
６１  画素敷き詰め領域
６２  画素
６３  リング状ゲートＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
１０３  回路部
１０４  電源
１０５  アンテナ
１０６  発光装置
１０７  遮光層
１０８  対物レンズ
１０９  透明部材
１１０  対外アンテナ
１１１  画像処理装置
１１２  出力装置
２０１  カプセル型内視鏡（体内装置）
２０２  グローバルシャッタ型ＣＭＯＳセンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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