(57)【要約】【課題】半導体基板の特性を良好にすることができ、半導体素子の特性のバラツキを少なくできる半導体装置およびその製造方法を提供する。【解決手段】シリコン基板１１１に複数のＭＯＳトランジスタ１０００が形成されている。シリコン基板１１１の表面には、半導体素子１０００間を電気的に分離するための素子分離用トレンチ１０５が形成されている。トレンチ１０５の側面と、トレンチ１０５内に埋め込まれたシリコン酸化膜１２８との間には間隙１０９が形成されている。間隙１０９はトレンチ１０５外の空間に対して閉鎖されている。【選択図】図１Ｍ
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板に形成された複数の半導体素子と、
上記半導体基板の表面に形成され、上記半導体素子間を電気的に分離するための素子分離用トレンチと、
上記トレンチ内に埋め込まれた絶縁材と、
上記トレンチの側面と上記絶縁材との間に形成され、かつ、上記トレンチ外の空間に対して閉鎖された間隙と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記間隙に対向する上記トレンチの側面がシリコン酸化膜で覆われていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記半導体基板の表面と上記間隙の上記表面側の端との間の距離が１ｎｍ〜３０ｎｍの範囲内であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記トレンチの底面と上記間隙の上記底面側の端との間の距離が１ｎｍ〜１００ｎｍの範囲内であることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記間隙の幅が１ｎｍより大きく３０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
上記間隙内の圧力が大気圧以下であることを特徴とする半導体装置。
【請求項７】
半導体基板の表面上に第１のシリコン酸化膜を形成する第１のシリコン酸化膜形成工程と、
上記第１のシリコン酸化膜上に第１のシリコン窒化膜を形成する第１のシリコン窒化膜形成工程と、
上記第１のシリコン窒化膜、第１のシリコン酸化膜および半導体基板において互いに重なる一部をエッチングで除去して、上記半導体基板の表面に素子分離用トレンチを形成するトレンチ形成工程と、
上記トレンチの側面および底面を覆う第２のシリコン酸化膜を形成する第２のシリコン酸化膜形成工程と、
上記第２のシリコン酸化膜上に第２のシリコン窒化膜を形成する第２のシリコン窒化膜形成工程と、
上記第２のシリコン窒化膜上に第３のシリコン酸化膜を形成する第３のシリコン酸化膜形成工程と、
上記第３のシリコン酸化膜を平坦化する工程と、
上記第３のシリコン酸化膜上面を半導体基板上面より深く後退させる工程と、
上記トレンチの側面に対向する上記第２のシリコン窒化膜を除去して、上記トレンチの側面と上記第３のシリコン酸化膜との間に間隙を形成する間隙形成工程と、
上記第３のシリコン酸化膜上に、上記間隙を埋めないように第４のシリコン酸化膜を形成して、上記トレンチ外の空間に対して上記間隙を閉鎖する間隙閉鎖工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
上記第２のシリコン酸化膜をラジカル酸化法により形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
上記第２のシリコン酸化膜を熱酸化法および化学気相成長法により形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法において、
上記トレンチの側面に対向する上記第２のシリコン窒化膜の除去を、加熱燐酸を用いた湿式エッチングで行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７に記載の半導体装置の製造方法において、
上記間隙を形成した後に、８００〜１０００℃のアニール、または、熱酸化を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７に記載の半導体装置の製造方法において、
上記第４のシリコン酸化膜の形成を、大気圧以下の雰囲気での化学気相成長法で行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチ素子分離技術を用いて製造された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、素子分離の方法としてＬＯＣＯＳ（LOCal Oxidation of Silicon）法が使用されているが、このＬＯＣＯＳ法は、素子を微細化するにつれてバーズビークやシニングにより素子分離特性が劣化するといった問題が顕著になるため、半導体素子の高集積化の妨げとなっていた。
【０００３】
そこで、ＬＯＣＯＳ法の問題を解決できるＳＴＩ（Shallow Trench Isolation）法が開発された。このＳＴＩ法では、基板の表面に形成した複数のトレンチにシリコン酸化膜を充填することにより、バーズビークやシニングによる問題を無くした。
【０００４】
また、ＳＴＩ法では、シリコン酸化膜でトレンチを埋めた後、そのシリコン酸化膜の緻密化のために熱処理を行う。そうすると、上記基板と分離膜であるシリコン酸化膜との材質の差や、トレンチ側面のシリコン基板の酸化による膨張のため、トレンチ間の素子形成領域は圧縮応力を受けるという問題が新たに発生した。
【０００５】
素子形成領域にＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成する場合、素子形成領域が圧縮応力を受けると、素子形成領域での電子の移動度が大きく低下し、ＭＯＳトランジスタのドレイン電流が低下してしまう。
【０００６】
また、素子の微細化に伴って活性領域が小さくなると、素子形成領域への圧縮応力の影響が大きくなり、微細化したＭＯＳトランジスタのドレイン電流の劣化やバラツキの原因となる。
【０００７】
素子形成領域への圧縮応力の影響という問題を解決する１つの方法として、トレンチ内にシリコン窒化膜ライナを形成した後、トレンチ内にシリコン酸化膜を形成して、シリコン窒化膜ライナおよびシリコン酸化膜でトレンチを埋める方法がある。
【０００８】
上記シリコン窒化膜ライナは引っ張り応力を持つので、素子形成領域に掛かる圧縮応力を打ち消すことが可能である。
【０００９】
また、上記窒化シリコン膜ライナは酸素や水分といった酸化種の拡散を防止するバリア膜として作用するため、後続の熱工程によってトレンチ側面のシリコン基板が酸化されることを防止し、素子形成領域に掛かる応力を減少させ得る。
【００１０】
上記シリコン窒化膜ライナの形成方法は特開２００４−２０７５６４号公報（特許文献１）に記載されている。以下、図２Ａ〜図２Ｆを用いて、上記シリコン窒化膜ライナの形成方法について説明する。
【００１１】
まず、シリコン基板の表面上にシリコン酸化膜およびシリコン窒化膜を順次堆積し、これらの膜をパターニングした後、図２Ａに示すように、パターニングしたシリコン酸化膜２０２およびシリコン窒化膜２０３をマスクとしてシリコン基板２０１をエッチングする。これにより、シリコン基板２０１の表面にトレンチ２０４が形成される。
【００１２】
次に、図２Ｂに示すように、トレンチ２０４の内壁を熱酸化して、シリコン酸化膜２０５を形成し、さらに、全面にシリコン窒化膜を薄く堆積して、トレンチ２０４内壁を覆うようにシリコン窒化膜ライナ２０６を形成する。さらに、上記トレンチ２０４を完全に埋めるシリコン酸化膜２０７を形成する。
【００１３】
次に、上記シリコン酸化膜２０７を、シリコン窒化膜ライナ２０６が露出しない程度に化学的機械研磨して、図２Ｃに示すように、表面の凹凸が低減したシリコン酸化膜２１７を形成する。
【００１４】
次に、上記シリコン窒化膜ライナ２０６の一部が露出するように、シリコン酸化膜２１７をエッチバックして、図２Ｄに示すように、残余シリコン酸化膜２０８を形成する。通常、シリコン酸化膜２１７のエッチバックは湿式エッチングで行う。
【００１５】
次に、上記シリコン窒化膜ライナ２０６の露出している一部をエッチングによって除去して、図２Ｅに示すように、シリコン窒化膜ライナ２１６を形成する。通常、上記エッチングには乾式プラズマエッチングを用いる。このとき、シリコン窒化膜ライナ２０６は、シリコン酸化膜２０７が除去された深さまでの部分が除去される。
【００１６】
次に、図２Ｆに示すように、全面にＣＶＤ酸化膜を堆積して、シリコン窒化膜ライナ２１６および残余シリコン酸化膜２０８上に位置してトレンチ２０４を埋めるシリコン酸化膜２０９を形成する。
【００１７】
次に、化学的機械研磨による平坦化エッチングによって、素子形成領域のシリコン窒化膜２０３の表面を露出させる。この素子形成領域のシリコン窒化膜２０３は後続の湿式エッチングによって除去され、トレンチ素子分離が完全に終了する。
【００１８】
しかしながら、このような方法を用いた場合でも、次のような課題がある。
【００１９】
図３に、トレンチ素子分離幅と素子形成領域のチャネル部にかかる応力とのシミュレーションによる関係を示す。
【００２０】
上記素子形成領域に隣り合うトレンチ素子分離幅が大きい場合、圧縮応力が大きくなる一方、逆に、素子形成領域に隣り合うトレンチ素子分離幅が小さい場合、圧縮応力が小さくなる。
【００２１】
その結果、上記素子形成領域を囲む素子分離領域の形状によってトランジスタのドライブ電流が変化し、回路動作の不安定さを生む原因となる。
【特許文献１】特開２００４−２０７５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、本発明の課題は、半導体基板の特性を良好にすることができ、半導体素子の特性のバラツキを少なくできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、本発明の半導体装置は、
半導体基板
上記半導体基板に形成された複数の半導体素子と、
上記半導体基板の表面に形成され、上記半導体素子間を電気的に分離するための素子分離用トレンチと、
上記トレンチ内に埋め込まれた絶縁材と、
上記トレンチの側面と上記絶縁材との間に形成され、かつ、上記トレンチ外の空間に対して閉鎖された間隙と
を備えたことを特徴としている。
【００２４】
上記構成の半導体装置によれば、上記トレンチの側面と絶縁材との間に間隙を形成していることによって、半導体素子を形成する素子形成領域では絶縁材から受ける圧縮応力が減少するので、半導体素子の特性を良好にすることができる。
【００２５】
また、上記トレンチの幅が大きくても、小さくても、上記素子形成領域が絶縁材から受ける圧縮応力に差が生じないので、半導体素子の特性のバラツキを少なくできる。
【００２６】
また、上記半導体素子の特性のバラツキを少なくできるので、半導体素子の一例としてトランジスタを形成することにより、バラツキの少ないトランジスタを有するＬＳＩ（大規模集積回路）を提供できる。
【００２７】
また、上記間隙がトレンチ外の空間に対して閉鎖されていることによって、トレンチの側面の半導体基板が酸化するのを防ぐことができるから、素子形成領域に掛かる応力を低減することができる。
【００２８】
一実施形態の半導体装置では、
上記間隙に対向する上記トレンチの側面がシリコン酸化膜で覆われている。
【００２９】
一実施形態の半導体装置では、
上記半導体基板の表面と上記間隙の上記表面側の端との間の距離が１ｎｍ〜３０ｎｍの範囲内である。
【００３０】
一実施形態の半導体装置では、
上記トレンチの底面と上記間隙の上記底面側の端との間の距離が１ｎｍ〜１００ｎｍの範囲内である。
【００３１】
一実施形態の半導体装置では、
上記間隙の幅が１ｎｍより大きく３０ｎｍ以下である。
【００３２】
一実施形態の半導体装置では、
上記間隙内の圧力が大気圧以下である。
【００３３】
本発明の半導体装置の製造方法は、
半導体基板の表面上に第１のシリコン酸化膜を形成する第１のシリコン酸化膜形成工程と、
上記第１のシリコン酸化膜上に第１のシリコン窒化膜を形成する第１のシリコン窒化膜形成工程と、
上記第１のシリコン窒化膜、第１のシリコン酸化膜および半導体基板において互いに重なる一部をエッチングで除去して、上記半導体基板の表面に素子分離用トレンチを形成するトレンチ形成工程と、
上記トレンチの側面および底面を覆う第２のシリコン酸化膜を形成する第２のシリコン酸化膜形成工程と、
上記第２のシリコン酸化膜上に第２のシリコン窒化膜を形成する第２のシリコン窒化膜形成工程と、
上記第２のシリコン窒化膜上に第３のシリコン酸化膜を形成する第３のシリコン酸化膜形成工程と、
上記第３のシリコン酸化膜を平坦化する工程と、
上記第３のシリコン酸化膜上面を半導体基板上面より深く後退させる工程と、
上記トレンチの側面に対向する上記第２のシリコン窒化膜を除去して、上記トレンチの側面と上記第３のシリコン酸化膜との間に間隙を形成する間隙形成工程と、
上記第３のシリコン酸化膜上に、上記間隙を埋めないように第４のシリコン酸化膜を形成して、上記トレンチ外の空間に対して上記間隙を閉鎖する間隙閉鎖工程と
を備えたことを特徴としている。
【００３４】
上記構成の半導体装置の製造方法によれば、上記トレンチの側面と第３のシリコン酸化膜との間に間隙を形成していることによって、トレンチの側方にあって半導体素子を形成する素子形成領域では第３のシリコン酸化膜から受ける圧縮応力が減少するので、半導体素子の特性を良好にすることができる。
【００３５】
また、上記トレンチの幅が大きくても、小さくても、上記素子形成領域が第３のシリコン酸化膜から受ける圧縮応力に差が生じないので、上記素子形成領域に形成する半導体素子の特性のバラツキを少なくできる。
【００３６】
また、上記半導体素子の特性のバラツキを少なくできるので、半導体素子の一例としてトランジスタを形成することにより、バラツキの少ないトランジスタを有するＬＳＩ（大規模集積回路）を提供できる。
【００３７】
また、上記間隙がトレンチ外の空間に対して閉鎖されていることによって、トレンチの側面の半導体基板が酸化するのを防ぐことができるから、上記素子形成領域に掛かる応力を低減することができる。
【００３８】
一実施形態の半導体装置の製造方法では、
上記第２のシリコン酸化膜をラジカル酸化法により形成する。
【００３９】
一実施形態の半導体装置の製造方法では、
上記第２のシリコン酸化膜を熱酸化法および化学気相成長法により形成する。
【００４０】
一実施形態の半導体装置の製造方法では、
上記トレンチの側面に対向する上記第２のシリコン窒化膜の除去を、加熱燐酸を用いた湿式エッチングで行う。
【００４１】
一実施形態の半導体装置の製造方法では、
上記間隙を形成した後に、８００〜１０００℃のアニール、または、熱酸化を行う。
【００４２】
一実施形態の半導体装置の製造方法では、
上記第４のシリコン酸化膜の形成を、大気圧以下の雰囲気での化学気相成長法で行う。
【発明の効果】
【００４３】
本発明によると、ＬＳＩ（大規模集積回路）におけるトレンチ素子分離とトレンチ側壁に面した半導体基板の間に間隙を形成することで、素子分離に充填した絶縁材からの応力を遮断でき、ドレイン電流の低下を抑える事ができる。
【００４４】
また、素子分離幅の違いによる応力差の影響も受けないので、パターン依存のないバラツキの少ないトランジスタを提供できるため、ＬＳＩの回路動作の安定化に貢献する。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の半導体装置およびその製造方法を図示の実施の形態により詳細に説明する。
【００４６】
図１Ａ〜図１Ｋに、本発明の一実施の形態の半導体装置の一製造工程の模式断面図を示す。
【００４７】
まず、図１Ａに示すように、シリコン基板１０１の表面上に、厚さ２ｎｍ〜２０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜１０２を熱酸化により形成する。引き続いて、シリコン酸化膜１０２の上に、厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍのシリコン窒化膜１０３をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により形成する。さらに、シリコン窒化膜１０３の上に、レジスト膜を塗布し、露光現像することによりレジストパターン１０４を形成する。レジストパターン１０４は、ＭＯＳトランジスタ１０００（図１Ｍ参照）を形成するための素子形成領域（活性領域）上に形成される。この素子形成領域はレジストパターン１０４の開口部によって画定される。なお、シリコン酸化膜１０２は第１のシリコン酸化膜の一例であり、シリコン窒化膜１０３は第１のシリコン窒化膜の一例である。
【００４８】
次に、上記レジストパターン１０４をエッチングマスクとし、シリコン窒化膜１０３、シリコン酸化膜１０２およびシリコン基板１０１をエッチングする。これにより、図１Ｂに示すように、シリコン基板１１１上に、シリコン窒化膜１１３およびシリコン酸化膜１１２が形成されると共に、深さ１６０ｎｍ〜５００ｎｍ、例えば深さ３００ｎｍの素子分離用トレンチ１０５が形成される。その後、レジストパターン１０４を除去する。
【００４９】
なお、図１Ａに示すシリコン窒化膜１０３およびシリコン酸化膜１０２にエッチングを行った後、レジストパターン１０４を除去して、パターニングされたシリコン窒化膜１１３およびシリコン酸化膜１１２をマスクにしてシリコン基板１０１をエッチングすることにより、トレンチ１０５を形成してもよい。
【００５０】
次に、図１Ｃに示すように、シリコンだけでなくシリコン窒化膜まで酸化する手法、例えばラジカル酸化法を用いて、トレンチ１０５の側面および底面（シリコン基板１１１からなる面）と、シリコン窒化膜１０３の表面および側面とに、厚さ１〜３０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜１０６を形成する。
【００５１】
なお、上記シリコン酸化膜１０６は、通常の熱酸化法を用いて、トレンチ１０５の側面および底面のみを酸化した後、ＬＰＣＶＤ法を用いて、酸化されたトレンチ１０５の側面および底面と、シリコン窒化膜１１３の表面および側面とを覆うように形成してもよい。また、シリコン酸化膜１０６は第２のシリコン酸化膜の一例である。
【００５２】
次に、図１Ｄに示すように、シリコン酸化膜１０６の表面を覆うように、シリコン窒化膜ライナ１０７をＬＰＣＶＤ法で形成する。シリコン窒化膜ライナ１０７の厚さは、５〜３０ｎｍ、例えば１０ｎｍとする。なお、シリコン窒化膜ライナ１０７は第２のシリコン窒化膜の一例である。
【００５３】
次に、図１Ｅに示すように、シリコン窒化膜ライナ１０７上にシリコン酸化膜１０８をＨＤＰＣＶＤ（High Density Plasma Chemical Vapor Deposition）法で形成し、シリコン酸化膜１０８でトレンチ１０５を埋める。この際、シリコン酸化膜１０８の厚さは、シリコン酸化膜１１２の厚さとシリコン窒化膜１１３の厚さとトレンチ１０５の深さとの総和に対して０ｎｍ〜１００ｎｍ大きい範囲、つまり本実施の形態では４１０ｎｍ〜５１０ｎｍの範囲とし、例えば４５０ｎｍとする。
【００５４】
次に、ＣＭＰ（Chemical Mechanical Polish）法によってシリコン酸化膜１０８を研磨し、図１Ｆに示すように、表面が平坦化されたシリコン酸化膜１１８を形成する。このとき、シリコン窒化膜ライナ１０７をストッパ膜として、シリコン窒化膜１１３上にあるシリコン酸化膜１０８を完全に除去してもよい。
【００５５】
次に、エッチングによりシリコン酸化膜１１８をエッチバックし、図１Ｇに示すように、絶縁材および第３のシリコン酸化膜の一例としての残余シリコン酸化膜１２８を形成する。このエッチングにはフッ酸を用いたウェットエッチングもしくはＲＩＥ（Reactive Ion Etching）法等を用いる。また、本実施の形態では、エッチング後のシリコン酸化膜１２８の表面は、シリコン基板１１１に関してシリコン酸化膜１１２に接する面から０〜３０ｎｍ、例えば１０ｎｍ後退させている。つまり、Ｄ１を１０ｎｍに設定している。また、Ｄ１は１ｎｍ〜３０ｎｍの範囲内としてもよい。
【００５６】
次に、上記シリコン窒化膜ライナ１０７の露出部と、シリコン窒化膜ライナ１０７のトレンチ側面近傍の部分とを、加熱燐酸（Ｈ３ＰＯ４）によりエッチングする。これにより、図１Ｈに示すように、トレンチ１０５の側面とシリコン酸化膜２２８との間に間隙１０９を形成すると共に、シリコン窒化膜ライナ１１７を形成する。このとき、シリコン酸化膜１０６がエッチングストッパとなり、シリコン窒化膜１１３はエッチングされない。ただし、シリコン窒化膜ライナ１０７の一部を除去するエッチングが過剰に行われると、シリコン窒化膜ライナ１０７に関してトレンチ１０５の底面近傍の部分までエッチングされ、シリコン酸化膜２２８が剥離してしまうため、シリコン窒化膜ライナ１０７に関してトレンチ１０５の底面近傍の部分までエッチングしないようにする。また、間隙１０９の幅Ｄ２は１ｎｍより大きく３０ｎｍ以下に設定し、また、間隙１０９の下端はトレンチ１０５の底面に対して１ｎｍ〜１００ｎｍの範囲内の高さに位置させる。つまり、間隙１０９の下端とトレンチ１０５の底面との間の距離Ｄ３は１ｎｍ〜１００ｎｍの範囲内に設定する。
【００５７】
次に、上記シリコン酸化膜１０８の形成に用いたＨＤＰＣＶＤ法によって、図１Ｉに示すように、厚さ１００ｎｍ〜４００ｎｍ、例えば２５０ｎｍのシリコン酸化膜１１０を堆積し、トレンチ１０５の上部をシリコン酸化膜１１０で埋める。このとき、間隙１０９の間隔は十分に小さく、ＨＤＰＣＶＤ法によるシリコン酸化膜１１０で間隙１０９は埋まらないで残ったままである。また、ＨＤＰＣＶＤ法によるシリコン酸化膜１１０の形成は１ｍＴｏｒｒ〜１０ｍＴｏｒｒに減圧して行われるためにシリコン酸化膜１１０形成後にできる間隙１０９の内部は大気圧以下となる。
【００５８】
なお、上記シリコン酸化膜１１０の堆積を行う前に、７００℃〜１０００℃程度のアニールまたは熱酸化を行うことが望ましい。このアニールまたは熱酸化を行うことによって、間隙１０９中の水分除去や、既に堆積しているシリコン酸化膜２２８中の脱ガスが行われるので、後の熱工程で間隙１０９中の気体圧力が高まることで間隙１０９が破裂し、半導体装置を破壊することを回避することができる。
【００５９】
次に、ＣＭＰ法を用いて、シリコン窒化膜１１３をストッパとして、シリコン酸化膜１１０を研磨し、図１Ｊに示すように、表面が平坦化されたシリコン酸化膜１２０を形成すると共に、シリコン窒化膜１１３の側面とトレンチ１０５の側面および底面とを覆うシリコン酸化膜１１６を形成する。シリコン酸化膜１２０の表面とシリコン窒化膜１１３の表面とは同一平面に含まれている。また、上記ＣＭＰ法は、例えばシリコン酸化または酸化セリウムを砥粒とする研磨剤を用いて行い、シリコン窒化膜１１３の研磨速度をシリコン酸化膜１１０の研磨速度よりも小さくすることにより、シリコン窒化膜１１３を研磨のストッパとして機能させる。なお、シリコン酸化膜１２０が第４のシリコン酸化膜の一例である。
【００６０】
次に、９００℃〜１１００℃、例えば１０００℃、３０分のアニールを行い、シリコン酸化膜１２０を緻密化する。なお、上記アニールの工程はシリコン酸化膜１１０の堆積直後、つまりＣＭＰ前に行ってもよい。
【００６１】
次に、上記間隙１０９の形成時に用いた加熱燐酸（Ｈ３ＰＯ４）によって、シリコン窒化膜１１３を除去して、図１Ｋに示すような状態にする。これにより、素子分離領域が形成される。
【００６２】
次に、図１Ｌに示すように、通常のＣＭＯＳ(Complementary Metal Oxide Semiconductor) ＬＳＩの工程に従い、シリコン酸化膜１１２を除去した後、ゲート絶縁膜１１１０およびゲート電極１１１１を形成する。このゲート絶縁膜１１１０を形成する前に、シリコン基板１１１に不純物を導入しウェルを形成してもよい。
【００６３】
次に、上記ゲート電極１１１１の両側にゲートスペーサー１１１２を形成した後、シリコン基板１１１にソース・ドレイン部１１１３を形成する。
【００６４】
次に、図１Ｍに示すように、層間膜１１１４、コンタクトプラグ１１１５および配線１１１６を形成すると、複数のＭＯＳトランジスタ１０００を有する半導体装置が完成する。
【００６５】
上記実施の形態において、シリコン酸化膜１０２，１０６，１０８，１１０の代わりに、フッ素添加シリコン酸化膜を用いもよい。
【００６６】
以上、本発明者によってなされた発明を、実施例に基づき具体的に説明したが、本発明は上記実施例の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【００６７】
【図１Ａ】図１Ａは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｂ】図１Ｂは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｃ】図１Ｃは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｄ】図１Ｄは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｅ】図１Ｅは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｆ】図１Ｆは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｇ】図１Ｇは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｈ】図１Ｈは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｉ】図１Ｉは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｊ】図１Ｊは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｋ】図１Ｋは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｌ】図１Ｌは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図１Ｍ】図１Ｍは本発明の一実施の形態の半導体装置の一製造工程の模式断面図である。
【図２Ａ】図２Ａは従来の半導体装置の一製造工程の模式断面図である。
【図２Ｂ】図２Ｂは従来の半導体装置の一製造工程の模式断面図である。
【図２Ｃ】図２Ｃは従来の半導体装置の一製造工程の模式断面図である。
【図２Ｄ】図２Ｄは従来の半導体装置の一製造工程の模式断面図である。
【図２Ｅ】図２Ｅは従来の半導体装置の一製造工程の模式断面図である。
【図２Ｆ】図２Ｆは従来の半導体装置の一製造工程の模式断面図である。
【図３】図３は従来の半導体装置のトレンチ素子分離幅と素子形成領域のチャネル部にかかる応力との関係を示すグラフである。
【符号の説明】
【００６８】
１０１，１１１  シリコン基板
１０２，１１２  シリコン酸化膜
１０３，１１３  シリコン窒化膜
１０４  レジストパターン
１０５  素子分離用トレンチ
１０６，１１６  シリコン酸化膜
１０７，１１７  窒化シリコン膜ライナ
１０８，１１８，１２８  シリコン酸化膜
１１０，１２０  シリコン酸化膜
１０９  間隙
１０００  ＭＯＳトランジスタ
１１１０  ゲート絶縁膜
１１１１  ゲート電極
１１１２  ゲートスペーサー
１１１３  ソース・ドレイン
１１１４  層間膜
１１１５  コンタクトプラグ
１１１６  配線
【図１Ａ】
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【図１Ｂ】
2007134559.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
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【図２Ａ】
2007134559.tif 000016
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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