(57)【要約】      （修正有）【課題】ＭＳＭ電流制限素子、およびＭＳＭ電流制限素子を有する抵抗メモリセルを製造することができる製造方法を提供する。【解決手段】基板を用意する工程と、基板上にＭＳＭ下部電極を形成する工程と、ＭＳＭ下部電極上に、ｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層を形成する工程と、ＺｎＯｘ半導体層上にＭＳＭ上部電極を形成する工程とを有している。このＺｎＯｘ半導体層を、スピンコート法、ＤＣスパッタリング法、ＲＦスパッタリング法、有機金属気相成長法（ＭＯＣＶＤ）または原子層堆積法（ＡＬＤ）のような様々な薄膜形成技術を用いて形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板を用意する工程と、
上記基板上にＭＳＭ下部電極を形成する工程と、
上記ＭＳＭ下部電極上に、ｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層を形成する工程と、
上記ＺｎＯｘ半導体層上にＭＳＭ上部電極を形成する工程と、
を有することを特徴とする、金属／半導体／金属（ＭＳＭ）電流制限素子の製造方法。
【請求項２】
上記ＭＳＭ下部電極上に上記ＺｎＯｘ半導体層を形成する工程は、スピンコート法、ＤＣスパッタリング法、ＲＦスパッタリング法、有機金属化学気相堆積法（ＭＯＣＶＤ）、および原子層堆積法（ＡＬＤ）を含む群から選択される堆積方法を用いてＺｎＯｘを堆積することを特徴とする請求項１に記載のＭＳＭ電流制限素子の製造方法。
【請求項３】
上記ＺｎＯｘ半導体層は、上記スピンコート法を用いて形成され、
上記製造方法は、さらに、
酸化亜鉛をスピンコートする前に、
２−メチルオキシエタノールおよびエタノールアミンの混合溶液を用意し、
上記溶液中に無水酢酸亜鉛を溶解させ、
上記無水酢酸亜鉛を溶解させた溶液を、約１１０〜１５０℃にて約２０〜６０分間還流させ、
上記還流させた溶液をろ過し、約０．２μｍより大きい粒子を除去する
という処理を行って、酸化亜鉛前駆体を用意する工程を含むことを特徴とする請求項２に記載のＭＳＭ電流制限素子の製造方法。
【請求項４】
上記ＭＳＭ下部電極上に上記ＺｎＯｘ半導体層を形成する工程は、Ｃ軸配向性を有するＺｎＯｘ半導体層を形成する工程を含むことを特徴とする請求項１に記載のＭＳＭ電流制限素子の製造方法。
【請求項５】
上記スピンコート法を用いて、上記ＭＳＭ下部電極上に上記ＺｎＯｘ半導体層を形成する工程は
約１０００〜４０００回転／分のスピンレートにおいて、ＺｎＯｘ膜をスピンコートする工程と、
上記ＺｎＯｘ膜を加熱する工程と、
乾燥空気、酸素分圧を有する窒素ガスおよびアルゴンガス、並びに純酸素を含む群から選択される雰囲気中において上記ＺｎＯｘ膜をアニーリングする工程と、
上記ＺｎＯｘ膜を形成する工程を、約２以上約２０以下のＺｎＯｘ層が形成されるまで繰り返す工程とを含むことを特徴とする請求項２に記載のＭＳＭ電流制限素子の製造方法。
【請求項６】
上記ＤＣスパッタリング法を用いて上記ＺｎＯｘを堆積する工程は、亜鉛および酸化亜鉛を含む群から選択されるターゲットを用いてスパッタリングする工程を含むことを特徴とする請求項２に記載のＭＳＭ電流制限素子の製造方法。
【請求項７】
上記ＤＣスパッタリング法を用いて上記ＺｎＯｘ膜を堆積する工程は、有酸素および無酸素を含む群から選択される雰囲気中においてスパッタリングする工程を含むことを特徴とする請求項６に記載のＭＳＭ電流制限素子の製造方法。
【請求項８】
上記ＤＣスパッタリングする工程は、ＺｎＯｘ層の形成に続けて、約４００〜５００℃にて約５〜６０分間、乾燥空気および純酸素を含む群から選択される雰囲気中においてアニーリングする工程を含むことを特徴とする請求項７に記載のＭＳＭ電流制限素子の製造方法。
【請求項９】
上記ＤＣスパッタリングする工程は、約１００〜３００ワットのスパッタリング電力を用い、約１〜６０分間継続して堆積し、約２０〜３００℃の堆積温度を用い、不活性ガスおよび約０〜３０％の酸素を含む雰囲気中においてスパッタリングし、約２．７×１０２〜１．３×１０３ミリパスカルの堆積圧力を用いる工程とを含むことを特徴とする請求項７に記載のＭＳＭ電流制限素子の製造方法。
【請求項１０】
上記ＭＳＭ下部電極上に上記ＺｎＯｘ半導体層を形成する工程は、層厚約１０〜１０００ｎｍのＺｎＯｘ半導体層を形成する工程を含むことを特徴とする請求項１に記載のＭＳＭ電流制限素子の製造方法。
【請求項１１】
前記ＭＳＭ上部電極およびＭＳＭ下部電極を形成する工程は、厚さ約３０〜２００ｎｍの各電極を形成する工程を含むことを特徴とする請求項１に記載のＭＳＭ電流制限素子の製造方法。
【請求項１２】
有機金属化学気相堆積法（ＭＯＣＶＤ）および原子層堆積法（ＡＬＤ）を含む群から選択される方法を用いてＺｎＯｘ膜を堆積する工程は、
ジメチル亜鉛（ＤＭＺｎ）前駆体を供給する工程と、
約１０〜９０％の酸素分圧を供給する工程と、
約１.３×１０３〜１.３×１０4ミリパスカルの圧力を加える工程と、
基板を予熱することなく、約１００〜５００℃にてＺｎＯを成長させる工程と、
約１００秒〜１時間継続して堆積する工程と、
約４００〜５００℃にて約５〜６０分間継続して、約１０〜３０％の酸素分圧下においてアニーリングする工程とを含むことを特徴とする請求項２に記載のＭＳＭ電流制限素子の製造方法。
【請求項１３】
抵抗メモリ下部電極を形成する工程と、
上記抵抗メモリ下部電極上に抵抗メモリ層を形成する工程と、
上記抵抗メモリ層上に抵抗メモリ上部電極を形成する工程と、
上記抵抗メモリ上部電極上にＭＳＭ下部電極を形成する工程と、
上記ＭＳＭ下部電極上に、ｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層を形成する工程と、
上記ＺｎＯｘ半導体層上にＭＳＭ上部電極を形成する工程とを含むことを特徴とする、金属／半導体／金属（ＭＳＭ）電流制限素子を有する抵抗メモリ素子の製造方法。
【請求項１４】
上記抵抗メモリ下部電極上に上記抵抗メモリ層を形成する工程は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、Ｍｏｔｔ絶縁体、高温超電導体（ＨＴＳＣ）、およびペロフスカイト材料を含む群から選択される材料を用いて上記抵抗メモリ層を形成する工程を含むことを特徴とする請求項１３に記載のＭＳＭ電流制限素子を有する抵抗メモリ素子の製造方法。
【請求項１５】
抵抗メモリ下部電極と、
上記抵抗メモリ下部電極上に形成された抵抗メモリ層と、
上記抵抗メモリ層上に形成された抵抗メモリ上部電極と、
上記抵抗メモリ上部電極上に形成されたＭＳＭ下部電極と、
上記ＭＳＭ下部電極上に形成された、ｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層と、
上記ＺｎＯｘ半導体層上に形成されたＭＳＭ上部電極とを備えることを特徴とする金属／半導体／金属（ＭＳＭ）電流制限素子を有する抵抗メモリ素子。
【請求項１６】
上記抵抗メモリ層は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、Ｍｏｔｔ絶縁体、高温超電導体（ＨＴＳＣ）およびペレフスカイト材料を含む群から選択される材料を用いて形成されていることを特徴とする請求項１５に記載の金属／半導体／金属（ＭＳＭ）電流制限素子を有する抵抗メモリ素子。
【請求項１７】
基板と、
上記基板上に形成されたＭＳＭ下部電極と、
上記ＭＳＭ下部電極上に形成された、ｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層と、
上記ＺｎＯｘ半導体層上に形成されたＭＳＭ上部電極とを備えることを特徴とする金属／半導体／金属（ＭＳＭ）電流制限素子。
【請求項１８】
上記ＺｎＯｘ半導体層は、Ｃ軸配向性を有することを特徴とする請求項１７に記載のＭＳＭ電流制限素子。
【請求項１９】
上記ＺｎＯｘ半導体層の層厚は、約１０〜１００ｎｍであることを特徴とする請求項１７に記載のＭＳＭ電流制限素子。
【請求項２０】
上記ＭＳＭ下部電極および上記ＭＳＭ上部電極の厚さは、それぞれ約３０〜２００ｎｍであることを特徴とする請求項１７に記載のＭＳＭ電流制限素子。
【請求項２１】
上記ＭＳＭ下部電極および上記ＭＳＭ上部電極は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、Ｔｉ、Ａｌ、ＡＬＣｕ、Ｐｄ、Ｒｈ、Ｗ、Ｃｒ、および導電性酸化物を含む群から選択される材料から形成されていることを特徴とする請求項１７に記載のＭＳＭ電流制限素子。
【請求項２２】
ｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層と、第１の端子とを有するＭＳＭ電流制限素子を用意する工程と、
上記第１の端子に、第１の電圧範囲内で第１の電圧を印加する工程と、
ＭＳＭ電流制限素子に流れる第１の順バイアス非線形性電流および第１の逆バイアス非線形性電流の流れを、第１の電圧に応じて最小限誘導する工程とを含むことを特徴とする金属／半導体／金属（ＭＳＭ）電流制限素子を操作する方法。
【請求項２３】
上記第１の電圧よりも大きい第２の電圧を上記ＭＳＭ電流制限素子に印加する工程と、
ＭＳＭ電流制限素子に流れる順バイアス線形電流の流れを誘導する工程をさらに含むことを特徴とする請求項２２に記載のＭＳＭ電流制限素子を操作する方法。
【請求項２４】
上記第１の電圧よりも小さい第３の電圧を上記ＭＳＭ電流制限素子に印加する工程と、
ＭＳＭ電流制限素子に流れる逆バイアス線形電流の流れを誘導する工程をさらに含むことを特徴とする請求項２２に記載のＭＳＭ電流制限素子を操作する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シェン  テン  ス（Ｓｈｅｎｇ  Ｔｅｎｇ  Ｈｓｕ）らによる発明（発明の名称；ＭＳＭバイナリスイッチメモリ素子）の係属中の米国特許出願Ｎｏ．１１／１８４，６６０（２００５年７月１８日出願）の一部継続出願である。
【０００２】
本発明は、集積回路（ＩＣ）の製造工程に関するものであり、より詳細には、金属／半導体／金属（ＭＳＭ）電流制限素子およびそれに関連する製造工程に関する。
【背景技術】
【０００３】
クロスポイント型のメモリアレイは、Ｘ軸（例えば、ワード線）およびＹ軸（例えば、ビット線）に沿って電気的な接点が形成されたメモリ要素マトリクスである。このようなメモリ要素において、ディジタル値が抵抗値（高・低）として記録されることがある。そして、選択されたメモリ要素に接続されたワード線に電圧を印加することによって、メモリセルに記録されたメモリ状態を読み取ることができる。抵抗値またはメモリ状態は、選択されたメモリセルに接続されたビット線が出力する電圧として読み取ることができる。
【０００４】
クロスポイント型の抵抗メモリアレイでは、読み取り妨害の問題が生じる傾向にある。読み取り処理において、選択されたワード線から選択されたメモリセルを通り、ビット線へと電流が流れる。しかしながらこのとき、選択されたビット線とたまたま交差している選択されていないワード線にまで電流が流れてしまう。選択されていないワード線へ電流が伝導することによって出力インピーダンスが減少し、その結果出力電圧が低下する。メモリ状態を明確に区別するために、出力電圧が明確に区別できる必要がある。
【０００５】
直列接続されたダイオードを使用することによって、抵抗メモリセルを通過する、意図しない電流の流れを処理する方法がある。これは、逆バイアスダイオードの伝導率が低いことを利用したものである。しかしながら、この特徴では、１ダイオード／１抵抗メモリ（１Ｄ１Ｒ）のプログラミングは困難である。ダイオードに逆バイアスをかけるように、プログラミング電圧を使用することができない。それゆえに、１Ｄ１Ｒセルはユニポーラープログラミングの方が向いている。さらに、ダイオードは、最適な性能を得るために、単結晶シリコンを用いて形成することが好ましい。しかしながら、薄膜堆積法を用いて大きな結晶の粒を形成するのは困難である。
【０００６】
大面積のクロスポイント型抵抗メモリアレイにおいて、読み取り処理中に生じるクロストークを最小限にするための改良にあたって、多くのクロスポイント型抵抗メモリアレイ構造が提案されてきた。ＩＲＩＤ型のメモリセルは、モノポーラープログラミングメモリアレイにより適している。しかしながら、性能のよいダイオードは、単結晶シリコン上でのみ製造することができる。多層３次元配列において、ダイオードの上層は堆積したシリコンを再結晶化することにより形成される。このシリコンの再結晶化によって形成されたダイオードは、電気的特性の劣るものが多い。加えて、ダイオードはかなり分厚いシリコン膜から形成される必要がある。
【０００７】
リネルソン（Ｒｉｎｅｒｓｏｎ）らは、特許文献１において、抵抗メモリと直列になった金属／絶縁体／金属（ＭＩＭ）構造のメモリセルを提案している。ＭＩＭ型素子は、低バイアスにおいては非導電体である。バイアス電圧がある値よりも高いとき、導電性は急激に上昇する。この電圧は、「電流上昇電圧」または「バリスター電圧」と呼ばれる。ＭＩＭ素子の高電流領域に応じて発生する高電界は、衝突電離に関連している。
【特許文献１】米国特許ＵＳ６，７５３，５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら特許文献１に記載のＭＩＭ素子の電流電圧特性は、結果として、比較的低い電流状態においてのみ可逆性を有する。また、ＭＩＭ素子は、高電流密度を処理することができない。加えて、リネルソンらは、上記公報において、ＭＩＭ素子材料、またはＭＩＭ素子の製造方法について教示していない。
【課題を解決するための手段】
【０００９】
本発明の電流制限素子によれば、より高い電圧（順および逆）バイアス状態下において、順および逆方向に電流を流し、一方でより低い電圧バイアス状態下においては、電流をブロックすることができる。さらに、低電圧読み取り動作時に選択されていないワード線に電流が流れるという問題を生じさせることなく、高電圧バイポーラープログラミングを可能にするために、本発明の電流制限素子を抵抗メモリセルに追加することができる。
【００１０】
従来のクロスポイント型抵抗メモリアレイは、選択されたワード線から選択されたメモリセルを通過し、ビット線へ流れ、その後ビット線に交差する選択されていないワード線に電流が流れるという読み取り障害の問題を抱えていた。メモリセル中に本発明の電流制限素子が設けられたクロスポイント型アレイにおいては、出力（読み取り）電圧を最大化することによって、選択されていないワード線へ電流が流れるのを最小限に抑えることができる。
【００１１】
より具体的には、金属／半導体／金属（ＭＳＭ）電流制限素子のうち、半導体層部分がＺｎＯｘにより構成されている電流制限素子を、各抵抗メモリセルに付加する。この電流制限素子は、高バイアス電圧でバイアスされたとき高い伝導性を示し、低電圧でバイアスされたとき低い伝導性を示す。本発明の電流制限素子によれば、逆バイアス電圧が低いときに抵抗が高くなるため、選択されたビット線を流れる電流が、選択されていないワード線に流れるのを最小限に抑えることができる。これにより、出力するビット信号の質を保つことができる。
【００１２】
さらに、本発明に係るＭＳＭ電流制限素子を製造する方法は、基板を用意する工程と、基板上にＭＳＭ下部電極を形成する工程と、ＭＳＭ下部電極上にｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層を形成する工程と、ＺｎＯｘ半導体層上にＭＳＭ上部電極を形成する工程を有することを特徴としている。ＺｎＯｘ半導体層を、スピンコート法、ＤＣスパッタリング法、ＲＦスパッタリング法、有機金属気相成長法（ＭＯＣＶＤ：ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、または原子層堆積法（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）のような方法により形成する。
【００１３】
ＺｎＯｘ半導体層を、例えばスピンコート法を用いて形成するとき、酸化亜鉛前駆体を以下のように用意する。まず、２−メチルオキシエタノールおよびエタノールアミンの混合溶液を用意し、この溶液中に酢酸亜鉛脱水素を溶解させる。この溶液を約１１０〜１５０℃にて約２０〜６０分間継続して還流させた後、ろ過することによって、約０．２μｍより大きい粒子を除去する。
【００１４】
スピンレート約１０００〜４０００回転／分（ＲＰＭ）において、上記工程で得られた酸化亜鉛前駆体溶液を堆積した後、加熱する。さらに乾燥空気、酸素分圧を有する注入ガス（例えば窒素またはアルゴン）、純酸素のような雰囲気中においてアニーリングする。この一連の工程を、約２以上約２０以下のＺｎＯｘ層を形成するまで繰り返す。さらに、詳しいスピンコート工程および他のＺｎＯｘの堆積工程については後述する。
【００１５】
さらに、本発明に係る金属／半導体／金属（ＭＳＭ）電流制限素子を有する抵抗メモリ素子の製造方法は、抵抗メモリ下部電極を形成する工程と、抵抗メモリ下部電極上に抵抗メモリ層を形成する工程と、抵抗メモリ層上に抵抗メモリ上部電極を形成する工程と、抵抗メモリ上部電極上に、上述したように、ＭＳＭ電流制限素子を形成する工程とを有することを特徴としている。
【００１６】
上述した電流制限素子の詳細と電流制限素子を有する抵抗メモリ素子については後述する。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明に係る金属／半導体／金属（ＭＳＭ）電流制限素子の部分断面図である。ＭＳＭ電流制限素子１００は、基板１０２および基板１０２上に形成されたＭＳＭ下部電極（ＢＭ）１０４を備えている。基板１０２の材料として、特に限定されないが、Ｓｉ、Ｇｅ，ＧｅＡｓ、ガラス、石英、または合成樹脂のような材料を用いることができる。ＭＳＭ下部電極１０４上にはｘが約１以上約２以下の範囲内であるＺｎＯ半導体層１０６が形成されている。このようなＺｎＯｘ半導体層１０６に含まれるＺｎＯｘとして、一酸化亜鉛、二酸化亜鉛、またはＺｎＯｘのｘが約１以上約２以下のいずれかである材料が挙げられる。ＭＳＭ上部電極１０８は、ＺｎＯｘ半導体層１０６上に形成されている。
【００１８】
ＺｎＯｘのｘ値は、しきい値電圧、降伏電圧、副しきい値の振れ、および電流密度に関連している。一般に、ｘ値が高くなると、しきい値電圧、降伏電圧、副しきい値の振れは増大し、電流密度は減少する。一方、ＺｎＯｘ半導体層１０６の層厚もまた、しきい値電圧、降伏電圧、副しきい値の振れ、および電流密度に影響を与える。それゆえに、ｘ値とＺｎＯｘ半導体層１０６の層厚とを調節することによって、個々のＭＳＭ電流制限素子の特性を最適化することができる。このように、すべての条件に対応するｘ値を特定することは困難である。
【００１９】
ＭＳＭ上部電極１０８およびＭＳＭ下部電極１０４は、Ｐｔ、Ｉｒ、Ａｕ、Ａｇ、ＴｉＮ、Ｔｉ、Ａｌ、ＡＬＣｕ、Ｐｄ、Ｒｈ、Ｗ、Ｃｒ、または導電性酸化物のような材料であってもよい。ここで、ＭＳＭ上部電極１０８およびＭＳＭ下部電極１０４は同じ材料でなくても良い。典型的な例として、ＭＳＭ上部電極１０８の矢印１１０方向の層厚、およびＭＳＭ下部電極１０４の矢印１１２方向の層厚を、それぞれ約３０〜２００ｎｍとする。ここで、ＭＳＭ上部電極１０８の矢印１１０方向の層厚、およびＭＳＭ下部電極１０４の矢印１１２方向の層厚は、同じでなくてもよい。
【００２０】
また、ＺｎＯｘ半導体層１０６はＣ軸配向性（Ｃ−ａｘｉｓ  ｏｒｉｅｎｔａｔｉｏｎ）を有していても良い。さらに、ＺｎＯｘ半導体層１０６の矢印１１４方向の層厚を、約１０〜１０００ｎｍとしてもよい。
【００２１】
図２は、ＭＳＭ電流制限素子１００を有する抵抗メモリ素子２００の部分断面図である。抵抗メモリ素子２００は、抵抗メモリ下部電極（ビット線）２０２、抵抗メモリ下部電極２０２上に形成された抵抗メモリ層２０４、抵抗メモリ層２０４上に形成された抵抗メモリ上部電極２０６を備えている。ＭＳＭ電流制限素子１００は、抵抗メモリ上部電極２０６上に形成されている。上述したように、ＭＳＭ電流制限素子１００は、ＭＳＭ下部電極１０４、およびＭＳＭ下部電極１０４上に形成されたｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層１０６を備えている。さらに、ＺｎＯｘ半導体層１０６上にはＭＳＭ上部電極１０８（ワード線）が形成されている。
【００２２】
なお、図２に示すようなＭＳＭ電流制限素子１００をメモリセル上に形成した構成とは異なり、ＭＳＭ電流制限素子１００をＭＲセルの下に形成してもよい（図示せず）。このとき、ＭＳＭ上部電極１０８上に形成される抵抗メモリ下部電極２０２と共に、ＭＳＭ下部電極１０４はビット線になる。そして、ＭＲ上部電極２０６はワード線になる。
【００２３】
抵抗メモリ層２０４は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）膜、遷移金属酸化物、Ｍｏｔｔ絶縁体、高温超電導体（ＨＴＳＣ：ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ  ｓｕｐｅｒ  ｃｏｎｄｕｃｔｏｒ）、またはペレフスカイト材料のような材料であってもよい。また、Ａｇ、Ａｕ、Ｐｔ、Ｉｒ、またはＴｉＮのような材料を、抵抗メモリ上部電極２０６および抵抗メモリ下部電極２０２に用いてもよい。ＭＳＭ電流制限素子１００の詳細については、図１ですでに述べたとおりであるので、説明を簡略にするためここでは省略する。当技術分野において周知であるように、メモリアレイ中の複数の抵抗メモリ素子２００は、ビット線およびワード線のそれぞれに接続される。
【００２４】
〔機能的説明〕
図３は、酸化亜鉛の回転塗布用前駆体を合成する処理順序を示す図である。本実施形態においては、Ｐ型シリコン（１００）ウェハ基板を使用する。このシリコンウェハを、ＳＣ１洗浄およびＳＣ２洗浄した後、フッ酸（２０：１）を用いて浸漬エッチング（ｄｉｐ ｅｔｃｈｉｎｇ）する。そして、このシリコンウェハ上に、ＰｔおよびＴｉＮを、それぞれの膜厚が約１００ｎｍおよび約１８０ｎｍになるように堆積する。上部および下部電極の形成には、Ｐｔ、Ｉｒ、Ａｌ、ＡｌＣｕ、Ａｕ、Ａｇ、Ｐｄ、Ｒｈ、Ｗ、Ｔｉ、またはＣｒのような、いずれの金属を用いてもよい。また、上部および下部電極は、ＹＢＣＯ、ＩＴＯ、ＩｎＯ３、ＺｎＯ、ＲｕＯ２、およびＬａ１−ｘＳｒｘＣｏＯ３などのような導電性酸化物を用いて形成されていもよい。特に、上部および下部電極をＴｉＮを用いて形成した、ＴｉＮ／ＺｎＯ／ＴｉＮで構成される電流制限素子は、性能がよいためより好ましい。
【００２５】
無水酢酸亜鉛を、２−メチルオキシエタノールおよびエタノールアミンの混合溶液に溶解させて、開始物質として用いる。ＺｎＯｘ薄膜の強力なＣ軸配向性（Ｃ−ａｘｉｓ  ｏｒｉｅｎｔａｔｉｏｎ）成長を促進させるために、エタノールアミンを加える。この溶液を約１３０℃にて約３０分間還流させた後、
メッシュサイズ約０．２μｍのフィルターを用いてろ過する。ＺｎＯｘ薄膜を、スピンレート約１０００〜４０００ｒｐｍにてスピンコートした後、さらにホットプレートにおいて、約１００℃、約２００℃および約３００℃の温度で、各温度あたり約１分間ずつ加熱する。最後にそれぞれの層を、約４５０℃にて約５分間、酸素雰囲気中においてＲＴＡ法によりアニーリングする。
【００２６】
上記に代えて、ＺｎＯｘをスパッタリングすることによって堆積してもよい。ＤＣスパッタリング法によるＺｎＯｘ堆積時のスパッタリング条件および加熱条件の一例を、表１および表２に示す。亜鉛をターゲットとして用いて、有酸素または無酸素雰囲気中において亜鉛または酸化亜鉛膜を堆積する。次に、この亜鉛薄膜または酸化亜鉛薄膜を、約４５０℃にて約３０分間乾燥空気中においてアニーリングする。最後に、このＺｎＯｘ膜上に、膜厚が約１８０ｎｍになるようにＴｉＮを堆積し、漏洩電流と電圧との関係を測定するためにパターニングする。
【００２７】
【表１】
2007067378.tif 000003
【００２８】
【表２】
2007067378.tif 000004
【００２９】
〔実験結果〕
図４は、ＺｎＯｘ半導体層の層厚約６．９ｎｍにおけるＭＳＭ電流制限素子の漏洩電流と電圧との関係（Ｉ-Ｖ特性）を表すＩＶ曲線を示す図である。図４に示すように、直線ａは、−０．５Ｖから０．５Ｖの電圧を印加した場合、および０．５Ｖから−０．５Ｖの電圧を印加した場合の漏洩電流の測定結果を表す直線である。上記範囲の電圧を印加した場合の測定結果（Ｉ-Ｖ特性）は、直線ａ上に重なった。また、直線ｂは、−１．０Ｖから１．０Ｖの電圧を印加した場合のＩ-Ｖ特性を示す直線である。さらに、直線ｃは、１．０Ｖから−１．０Ｖ、および−１．５Ｖから１．５Ｖの電圧を印加した場合のＩ-Ｖ特性を示す直線である。このように測定したすべてのＩ-Ｖ特性は線形特性を示し、厚さ約６．９ｎｍの酸化亜鉛膜は、２つの電極の間を本質的にショートさせる。このようにショートするのは、ＺｎＯｘ薄膜がより薄いため、それを抜けるトンネルを電子が容易に見つけるからである。
【００３０】
図５（ａ）〜（ｄ）および図６（ａ）〜（ｄ）は、図４で用いたものよりも、ＺｎＯｘ半導体層の層厚が厚いときのＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示す図である。ＺｎＯｘ半導体層の層厚が約１５．７ｎｍおよび約１８．７ｎｍであるＭＳＭ電流制限素子において、より興味深い結果が得られた。図５（ａ）および（ｂ）は、層厚約１５．７ｎｍのＺｎＯｘ半導体層を有する、大きさ約５０μｍ×５０μｍのＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示している。図５（ａ）に示すように、曲線ｄは、−０．５Ｖから０．５Ｖ、０．５Ｖから−０．５Ｖ、−１．０Ｖから１．０Ｖ、１．０Ｖから−１．０Ｖ、−１．５Ｖから１．５Ｖ、および１．５Ｖから−１．５Ｖの電圧を印加した場合の、Ｉ-Ｖ特性を示す曲線である。曲線ｄは、これら６つの測定結果を示しており、その数値のばらつきにより幅のある曲線で表されている。また、曲線ｅは、−２Ｖから２Ｖ、２Ｖから−２Ｖの電圧を印加した場合のＩ-Ｖ特性を示す曲線である。図５（ｂ）は、図５（ａ）に示す曲線ｄおよびｅの印加電圧−１．０Ｖから１．０Ｖの範囲を拡大した図である。このとき、図５（ａ）（ｂ）に示す曲線ｄおよびｅのＩ-Ｖ特性に非線形特性が出現し始める電圧であるしきい値電圧は約０．３Ｖであり、漏洩電流が飽和した電圧である降伏電圧は約２Ｖである。
【００３１】
図５（ｃ）および（ｄ）は、層厚約１５．７ｎｍのＺｎＯｘ半導体層を有する、大きさ約１００μｍ×１００μｍのＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示す図である。図５（ｃ）に示すように、曲線ｆは、−０．５Ｖから０．５Ｖ、０．５Ｖから−０．５Ｖ、−１．０Ｖから１．０Ｖ、１．０Ｖから−１．０Ｖ、−１．５Ｖから１．５Ｖ、１．５Ｖから−１．５Ｖ、−２．０Ｖから２．０Ｖ、および２．０Ｖから−２．０Ｖの電圧を印加した場合の、Ｉ-Ｖ特性を示す曲線である。図５（ｄ）は、図５（ｃ）に示す曲線ｆの印加電圧−１．０Ｖから１．０Ｖの範囲を拡大した図である。このとき、しきい値電圧は約０．２Ｖであり、降伏電圧は約２Ｖである。特に興味深いことに、より低い動作（バイアス）電圧において、ＭＳＭ電流制限素子の漏洩電流と電圧との関係特性は非線形性を示した。
【００３２】
上記の図４ないし図６（ａ）〜（ｄ）に示すように、層厚約１８．７ｎｍのＺｎＯｘ半導体層を有するＭＳＭ電流制限素子は、層厚約１５．７ｎｍのＺｎＯｘ半導体層を有するＭＳＭ電流制限素子と同様に動作する。図６（ａ）および（ｂ）は、層厚約１８．７ｎｍのＺｎＯｘ半導体層を有する、大きさ約５０μｍ×５０μｍのＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示している。図６（ａ）に示すように、曲線ｆは、−０．５Ｖから０．５Ｖ、０．５Ｖから−０．５Ｖ、−１．０Ｖから１．０Ｖ、１．０Ｖから−１．０Ｖ、−１．５Ｖから１．５Ｖ、１．５Ｖから−１．５Ｖ、−２．０Ｖから２．０Ｖ、および２．０Ｖから−２．０Ｖの電圧を印加した場合の、Ｉ-Ｖ特性を示す曲線である。図６（ｂ）は、図６（ａ）に示す曲線ｆの印加電圧−１．０Ｖから１．０Ｖの範囲を拡大した図である。
【００３３】
図６（ｃ）および（ｄ）は、層厚約１８．７ｎｍのＺｎＯｘ半導体層を有する、大きさ約１００μｍ×１００μｍのＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示している。図６（ｃ）に示すように、曲線ｇは−０．５Ｖから０．５Ｖ、曲線ｈは−１．０Ｖから１．０Ｖ、および曲線ｉは−１．５Ｖから１．５Ｖの電圧を印加した場合の、Ｉ-Ｖ特性を示す曲線である。図６（ｄ）は、図６（ｃ）に示す曲線ｇ、ｈおよびｉの印加電圧−１．０Ｖから１．０Ｖの範囲を拡大した図である。
【００３４】
図６（ａ）〜（ｄ）に示すように、この層厚約１８．７ｎｍのＺｎＯｘ半導体層を有し、大きさが約５０μｍ×５０μｍおよび約１００μｍ×１００μｍのそれぞれのＭＳＭ電流制限素子において、しきい値電圧は約０．４Ｖであり、降伏電圧は約２Ｖである。より小さいＭＳＭ電流制限素子（５０μｍ×５０μｍ）のオン／オフ電流比は、大きいＭＳＭ電流制限素子（１００μｍ×１００μｍ）のオン／オフ電流比よりも良好であった。
【００３５】
図７（ａ）〜（ｄ）は、大きさ約５０μｍ×５０μｍのＭＳＭ電流制限素子において、ＺｎＯｘ半導体層の層厚を約４２．７〜１１０ｎｍに変化させたときの漏洩電流と電圧との関係を表す曲線を示す図である。図７（ａ）は、層厚約４２．７ｎｍのＺｎＯｘ半導体層を有するＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示している。図７（ａ）に示すように、曲線ｊは、−０．５Ｖから０．５Ｖ、−１．０Ｖから１．０Ｖ、−１．５Ｖから１．５Ｖ、および−２．０Ｖから２．０Ｖの電圧を印加した場合の、Ｉ-Ｖ特性を示す曲線である。図７（ｂ）は、層厚約５７ｎｍのＺｎＯｘ半導体層を有するＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示している。図７（ｂ）に示すように、曲線ｋは−０．５Ｖから０．５Ｖ、曲線ｍは−１．０Ｖから１．０Ｖ、および曲線ｎは−１．５Ｖから１．５Ｖの電圧を印加した場合の、Ｉ-Ｖ特性を示す曲線である。
【００３６】
図７（ｃ）は、層厚約７７．１ｎｍのＺｎＯｘ半導体層を有するＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示している。図７（ｃ）に示すように、曲線ｐは、−０．５Ｖから０．５Ｖ、−１．０Ｖから１．０Ｖ、および−１．５Ｖから１．５Ｖの電圧を印加した場合の、Ｉ-Ｖ特性を示す曲線である。図７（ｄ）は、層厚約１１０ｎｍのＺｎＯｘ半導体層を有するＭＳＭ電流制限素子の漏洩電流と電圧との関係を表すＩＶ曲線を示している。図７（ｄ）に示すように、曲線ｒは−０．５Ｖから０．５Ｖの電圧を印加した場合、および曲線ｓは−１．０Ｖから１．０Ｖ、および−１．５Ｖから１．５Ｖの電圧を印加した場合のＩ-Ｖ特性を示す曲線である。
【００３７】
このように、ＺｎＯｘ半導体層の層厚を厚くしたとき、例えば層厚が約１８．７ｎｍ以上約１１０ｎｍ以下のとき、降伏電圧が約２〜２．５Ｖにとどまる一方で、しきい値電圧は上昇した。ＺｎＯｘ半導体層の層厚を厚くしたとき、電流は減少した。これは、ＭＳＭ電流制限素子の抵抗が増大したことを意味している。ＩＶ曲線を測定するために、ＭＳＭ電流制限素子を高い電圧で開閉するといった比較的高い電圧を印加した後、比較的低い動作電圧へ戻すと、漏洩電流と電圧との関係特性が非線形性しか示さないＭＳＭ電流制限素子もあった。
【００３８】
図８（ａ）および（ｂ）は、層厚約１．１μｍのＺｎＯｘ層を有する大きさ約５０μｍ×５０μｍのＭＳＭ電流制限素子の電圧と漏洩電流との関係を表す曲線を示す図である。図８（ａ）に示すように、曲線ｔは、−１．０Ｖから１．０Ｖ、−２．０Ｖから２．０Ｖ、−３．０Ｖから３．０Ｖ、−４．０Ｖから４．０Ｖ、−５．０Ｖから５．０Ｖ、−６．０Ｖから６．０Ｖ、−７．０Ｖから７．０Ｖ、−８．０Ｖから８．０Ｖおよび−１０．０Ｖから１０．０Ｖの電圧を印加した場合のＩ-Ｖ特性を示す曲線である。また、曲線ｕは、−３０Ｖから３０Ｖの電圧を印加した場合のＩ-Ｖ特性を示す曲線である。図８（ｂ）は、図８（ａ）に示す曲線ｔおよびｕの印加電圧−５．０Ｖから５．０Ｖの範囲を拡大した図である。ＺｎＯｘ半導体層の層厚がより厚いため、しきい値電圧は約１６ボルトまで上昇し、降伏電圧もまた上昇する。このとき電流はさらに減少する。これは、ＭＳＭ電流制限素子の抵抗が顕著に上昇したことを意味する。
【００３９】
ここで、ＺｎＯｘ半導体層を有するＭＳＭ電流制限素子の安定性を測定するために、ＺｎＯｘ半導体層を有するＭＳＭ電流制限素子を約４００℃にて、フォーミングガスおよび酸素雰囲気中において約３０分間連続してアニーリングする。フォーミングガスアニーリング後、ＺｎＯｘ半導体層を有するＭＳＭ電流制限素子の抵抗は減少し、ＺｎＯｘ半導体層の層厚が薄いＭＳＭ電流制限素子はショートするものもある。酸素アニーリング後、ＭＳＭ電流制限素子の漏洩電流と電圧との関係を表す曲線は、ほぼ変化しない。
【００４０】
図９は、本発明のＭＳＭ電流制限素子の製造方法を説明するフローチャートである。明確化のために、番号を付した一連の工程を示したが、その番号はそれぞれの工程順を必ずしも示さない。これらの工程の一部を省略し、または平行して行うことも可能であり、一連の順序を厳密に維持することが要求されていないことは、容易に理解できる。本発明の製造方法は工程９００から始まる。
【００４１】
工程９０２において基板を用意し、工程９０４において基板上にＭＳＭ下部電極を形成する。次に、工程９０６においてＭＳＭ下部電極上にｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層を形成する。工程９０６は、スピンコート法、ＤＣスパッタリング法、ＲＦスパッタリング法、有機金属気相成長法（ＭＯＣＶＤ）、または原子層堆積法（ＡＬＤ）等の公知の堆積方法により行う。ＺｎＯｘ半導体層の層厚は、約１０〜１０００ｎｍであることが好ましい。工程９０８において、半導体層上にＭＳＭ上部電極を形成する。工程９０４および工程９０８において形成するＭＳＭ上部および下部電極の厚さは、約３０〜２００ｎｍであることが好ましい。
【００４２】
工程９０６において、ＺｎＯをスピンコートする前に、ＺｎＯｘ前駆体を以下のように調製してもよい。まず、２−メトキシエタノールおよびエタノールアミンの混合溶液を用意し、この溶液中に無水酢酸亜鉛を溶解させる。このとき、例えばこの前駆体中において、亜鉛とエタノールアミンとのモル比率が約１対１になるように調製する。次にこの溶液を、約１１０〜１５０℃にて約２０〜６０分間継続して還流させる。そして、約０．２μｍより大きい粒子を除去するために、溶液をろ過する。
【００４３】
また、工程９０６において形成するＺｎＯｘ半導体層は、Ｃ軸配向性を有していてもよい。例えばスピンコート堆積に応じて、前駆体中のエタノールアミンに応じたＣ軸配向性を有するＺｎＯｘ層を形成してもよい。
【００４４】
さらに、ＭＳＭ下部電極上にＺｎＯｘ層を形成する工程９０６は、以下に示す小工程を含んでいてもよい。工程９０６ａにおいて、スピンレート約１０００〜４０００回転／分（ＲＰＭ）においてＺｎＯｘ膜をスピンコートする。次に、工程９０６ｂにおいて、このＺｎＯｘ膜を加熱する。さらに工程９０６ｃにおいて、乾燥空気、酸素分圧を有する窒素ガスまたはアルゴンガスのような不活性ガス、または純酸素等の雰囲気中において、ＺｎＯｘ膜をアニーリングする。工程９０６ｄにおいて、工程９０６ａから工程９０６ｃを繰り返すことによって、約２以上約２０以下のＺｎＯｘ層を形成する。
【００４５】
ＺｎＯｘ膜を加熱する工程９０６ｂは、より具体的には、ＺｎＯｘ膜を約１００℃にて約１分間加熱し、次に約２００℃にて約１分間加熱し、さらに約３００℃にて約１分間加熱する工程を含む。そして、このＺｎＯｘ膜を酸素雰囲気中においてアニーリングする工程９０６ｃは、より具体的には、約３００〜５００℃にて約１〜３０分間連続してＺｎＯｘ膜をアニーリングする。
【００４６】
工程９０６において、ＤＣスパッタリング法を用いてＺｎＯｘを堆積するとき、亜鉛または酸化亜鉛をターゲットとして用いてもよい。ＤＣスパッタリングを、有酸素または無酸素雰囲気中のいずれかにおいて行う。一般的にＤＣスパッタリングする工程は、約１００〜３００Ｗのスパッタリング電力を用い、約１〜６０分間連続して堆積し、約２０〜３００℃の堆積温度を用い、不活性ガスおよび約０〜３０％酸素を含む雰囲気中にてスパッタリングし、堆積圧力２．７×１０２〜１．３×１０３ｍＰａ（２〜１０ｍＴｏｒｒ）を用いる工程を含む。
【００４７】
また、ＤＣスパッタリング法によってＺｎＯｘ膜を堆積する工程は、以下に示す小工程を含んでいてもよい。工程９０６ｅにおいて亜鉛膜を形成する。工程９０６ｆにおいて、乾燥空気、酸素分圧を有する窒素またはアルゴンのような不活性ガス、または純酸素のような雰囲気中においてアニーリングする。工程９０６ｇにおいて、アニーリングに応じてＺｎＯｘ層を形成する。
【００４８】
また、工程９０６ｈにおいて酸化亜鉛膜を形成してもよい。工程９０６ｉにおいて、乾燥空気、窒素またはアルゴンのような純不活性ガス、酸素分圧を有する窒素またはアルゴンのような不活性ガスのような雰囲気中においてアニーリングする。工程９０６ｊにおいて、アニーリングに応じてＺｎＯｘ層を形成する。工程９０６ｋにおいて、上述したいずれかのＤＣスパッタリング法によって形成したＺｎＯｘ層を、約４００〜５００℃にて約５〜６０分間継続して、乾燥空気または純酸素のような雰囲気中においてアニーリングする。
【００４９】
ＭＯＣＶＤ法またはＡＬＤ堆積法を用いたとき、一般的にＺｎＯｘ層の堆積する工程は、ジメチル亜鉛（ＤＭＺｎ）前駆体を供給する工程と、約１０〜９０％の酸素分圧を供給する工程と、堆積圧力約１.３×１０３〜１.３×１０４ｍＰａ（１０〜１０００ｍＴｏｒｒ）を加える工程と、基板を予め加熱せずに約１００〜５００℃において酸化亜鉛を成長させる工程と、約１００秒〜１時間継続して堆積する工程と、約４００〜５００℃にて約５〜６０分間、約１０〜３０％酸素分圧中においてアニーリングする工程とを含む。
【００５０】
図１０は、本発明のＭＳＭ電流制限素子の製造方法を説明するフローチャートである。この製造方法は工程１０００から始まる。工程１００２において、抵抗メモリ下部電極（ＭＲＢＥ）を形成する。工程１００４において、抵抗メモリ下部電極上に抵抗メモリ層を形成する。工程１００６において、抵抗メモリ層上に抵抗メモリ上部電極を形成する。工程１００８において、上記図９に示す製造方法の説明に従って、半導体層がＺｎＯｘであるＭＳＭ電流制限素子を形成する。
【００５１】
抵抗メモリ下部電極上に抵抗メモリ層を形成する工程１００４は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）膜、遷移金属酸化物、Ｍｏｔｔ絶縁体、高温超電導体（ＨＴＳＣ）、ペレフスカイト材料のような材料を用いて抵抗メモリを形成する工程を含む。
【００５２】
図１１は、本発明のＭＳＭ電流制限素子の操作方法を説明するフローチャートである。この操作方法は、工程１１００から始まる。工程１１０２において、上述したようなｘが約１以上約２以下の範囲内であるＺｎＯｘ半導体層、および第1の端子を有するＭＳＭ電流制限素子を用意する。工程１１０４において、ＭＳＭ電流制限素子電極に第１の電圧範囲内で第１の電圧を印加する。この第１の電圧範囲の中央値を０ボルト付近にしてもよい。工程１１０６において、ＭＳＭ電流制限素子に流れる第１の順バイアスおよび第１の逆バイアス非線形性電流の流れを、第１の電圧に応じて最小限誘導する。このとき、電流の流れは非線形性である。工程１１０６において、ＭＳＭ電流制限素子はその電流制限機能を示し、比較的低い順バイアス電圧および逆バイアス電圧のそれぞれに応じて、順電流および逆電流の流れを制限する。
【００５３】
工程１１０８において、ＭＳＭ電流制限素子電極に、第１の電圧より大きい第２の電圧（第１の電圧範囲外）を印加する。次に、工程１１１０において、ＭＳＭ電流制限素子に流れる順バイアス線形電流を誘導する。順バイアス電圧が第１の電圧の範囲を超えたとき、ＭＳＭ電流制限素子は降伏状態になる。このとき、バイアス電圧と電流との関係はより線形性に発展する。
【００５４】
同様に、工程１１１２において、第１の電圧より小さい第３の電圧（第１の電圧範囲外）をＭＳＭ電流制限素子電極に印加する。次に、工程１１１４においてＭＳＭ電流制限素子電極に流れる逆バイアス線形電流を誘導する。そして、逆バイアス電圧が第１の電圧の範囲外にまで減少した（より負になった）とき、ＭＳＭ電流制限素子は降伏状態になる。このとき、バイアス電圧と電流との関係はより線形性に発展する
本発明は、ＺｎＯｘ半導体とともに形成されたＭＳＭ電流制限素子とその製造方法を提供する。詳細な製造方法の例は、本発明を説明するために用いたものである。同様に、抵抗メモリ素子を本発明の応用例として説明に用いた。しかしながら、本発明は単にこれらの実施形態に限定されない。当業者が見出すその他の変形例および実施形態は、本発明の範囲に含まれる。
【００５５】
また、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【図面の簡単な説明】
【００５６】
【図１】本発明の金属／半導体／金属（ＭＳＭ）電流制限素子の部分断面図である。
【図２】本発明のＭＳＭ電流制限素子を備えた抵抗メモリ素子の部分断面図である。
【図３】酸化亜鉛の回転塗布用前駆体の合成ルートを示す図である。
【図４】層厚約６．９ｎｍのＺｎＯｘ半導体層を有するＭＳＭ電流制限素子の漏洩電流と電圧との関係を表す曲線を示す図である。
【図５】（ａ）〜（ｄ）は、図４に示すものよりもＺｎＯｘ半導体層の層厚が厚いＭＳＭ電流制限素子の漏洩電流と電圧との関係を表す曲線を示す図である。
【図６】（ａ）〜（ｄ）は、図４に示すものよりもＺｎＯｘ半導体層の層厚が厚いＭＳＭ電流制限素子の漏洩電流と電圧との関係を表す曲線を示す図である。
【図７】（ａ）〜（ｄ）は、層厚約４２．７〜１１０ｎｍのＺｎＯｘ半導体層を有する大きさ約５０μｍ×５０μｍのＭＳＭ電流制限素子の漏洩電流と電圧との関係を表す曲線を示す図である。
【図８】（ａ）および（ｂ）は、層厚約１．１μｍのｚｎＯｘ半導体層を有する大きさ約５０μｍ×５０μｍのＭＳＭ電流制限素子の漏洩電流と電圧との関係を表す曲線を示す図である。
【図９】本発明のＭＳＭ電流制限素子の製造方法を説明するフローチャートである。
【図１０】本発明のＭＳＭ電流制限素子を備えた抵抗メモリ装置の製造方法を説明するフローチャートである。
【図１１】本発明のＭＳＭ電流制限素子の操作方法を説明するフローチャートである。
【符号の説明】
【００５７】
１００  ＭＳＭ電流制限素子
１０４  ＭＳＭ下部電極
１０６  ＺｎＯｘ半導体層
１０８  ＭＳＭ上部電極
２００  抵抗メモリ素子
２０２  抵抗メモリ下部電極
２０４  抵抗メモリ層
２０６  抵抗メモリ上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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