(57)【要約】【課題】基板を貫通するバイアホールとその内壁の縦型金属層によって、基板の第１主面のスイッチング素子と、第２主面の電極パッドを接続したスイッチＭＭＩＣにおいて、隣接する縦型金属層に異なる高周波信号が伝搬する場合、基板に伸びる空乏層によって、縦型金属層間に高周波信号が漏れる問題があった。【解決手段】異なる高周波信号が印加される縦型金属層間に縦型ｎ＋型領域を設ける。これにより一方の縦型金属層から伸びる空乏層が他方に到達することを防止し、高周波信号の漏れを抑制する。また制御抵抗の一部に、縦型ｎ＋型領域による縦型抵抗を接続することにより、制御抵抗のチップ上の占有面積を小さくできる。【選択図】    図２
2007115895.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記基板の第１主面に設けられ、スイッチ回路装置を構成するスイッチング素子と、
前記スイッチ回路装置の端子と対応して前記基板の第２主面に設けられ、第１の高周波信号および第２の高周波信号がそれぞれ伝搬する第１電極パッドおよび第２電極パッドと、
前記基板を貫通して設けられ、隣り合う第１および第２バイアホールと、
前記第１バイアホールの側壁に設けられ、前記第１電極パッドと前記スイッチング素子を接続する第１金属層と、
前記第２バイアホールの側壁に設けられ、前記第２電極パッドと前記スイッチング素子を接続する第２金属層と、
前記第１金属層と前記第２金属層間に設けられ、前記第１主面から前記第２主面に達する伝導領域と、
を具備することを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
前記第２主面にＤＣ電位または高周波ＧＮＤ電位が印加される第３電極パッドと、該第３電極パッドと接続し、前記第１主面から前記第２主面に達して設けられた他の伝導領域とを有することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項３】
隣り合う前記第１バイアホールと前記他の伝導領域間に前記伝導領域を設けることを特徴とする請求項２に記載の化合物半導体スイッチ回路装置。
【請求項４】
前記伝導領域は、前記第１金属層と離間して設けることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項５】
前記伝導領域は、前記第１金属層と接して設けることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項６】
前記第２主面にＤＣ電位または高周波ＧＮＤ電位が印加される第３電極パッドと、該第３電極パッドに対応して設けられ前記基板を貫通する第３バイアホールと、該第３バイアホールの側壁に設けられ前記第３電極パッドと前記スイッチング素子とを接続する第３金属層を有し、隣り合う前記第１金属層および前記第３金属層間に前記伝導領域を配置することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項７】
化合物半導体基板と、
前記基板の第１主面に設けられ、スイッチ回路装置を構成するスイッチング素子と、
前記基板の第２主面に設けられ、前記スイッチ回路装置の共通入力端子、出力端子および制御端子にそれぞれ接続する共通入力端子パッド、出力端子パッド、および制御端子パッドと、
前記制御端子パッドと前記スイッチング素子を接続する接続手段と、
前記基板を貫通して設けられ、隣り合う第１および第２バイアホールと、
前記第１バイアホールの側壁に設けられ、第１の高周波信号が伝搬する第１金属層と、
前記第２バイアホールの側壁に設けられ、第２の高周波信号が伝搬する第２金属層と、
第１金属層および第２金属層の間に設けられ、前記第１主面から前記第２主面に達する伝導領域と、
を具備することを特徴とする化合物半導体スイッチ回路装置。
【請求項８】
前記第１金属層および前記第２金属層は、それぞれ前記共通入力端子パッドおよび前記出力端子パッドと接続することを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【請求項９】
前記伝導領域は、前記第１金属層と離間して設けることを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【請求項１０】
前記伝導領域は、前記第１金属層と接して設けることを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【請求項１１】
前記接続手段の一部は、前記第１主面から前記第２主面に達して設けられた他の伝導領域で構成されることを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【請求項１２】
隣り合う前記第１金属層と前記他の伝導領域間に前記伝導領域を配置することを特徴とする請求項１１に記載の化合物半導体スイッチ回路装置。
【請求項１３】
前記接続手段は、前記制御端子パッドと前記スイッチング素子のゲートを接続する制御抵抗であることを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【請求項１４】
前記バイアホールは内部に前記金属層が充填されることを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【請求項１５】
前記共通入力端子パッドに高周波アナログ信号が伝搬することを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【請求項１６】
前記第１主面から前記第２主面に達する第３バイアホールと、該第３バイアホールの側壁に設けられ前記制御端子パッドに接続する第３金属層を有し、該第３金属層と隣り合う前記第１金属層間に前記伝導領域を配置することを特徴とする請求項７に記載の化合物半導体スイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体スイッチ回路装置に係り、特に高周波信号の漏れを防止した化合物半導体スイッチ回路装置に関する。
【背景技術】
【０００２】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチング素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
一方装置の高集積化に伴い、基板表面には素子を、裏面には電極パッドを形成し、基板を貫通するバイアホールを介してこれらを接続する方法が知られている。このようなバイアホールを用いた電極構造は、化合物半導体基板においても採用されている。
【０００４】
例えば、図２１ではＧａＡｓ基板４１を貫通するホール４１ｈを設け、ホール４１ｈの内壁を金膜６２で被覆する。そして基板４１の例えば表面に設けたコンデンサ４９の電極を、金膜６２を介して基板４１裏面の出力端子５５に接続する（例えば特許文献１参照）。
【０００５】
また、図２２には、埋め込みＰＨＳ（Plated  Heat  Sink）構造を用いた場合を示す。表面にドレイン２５１ｄ、ソース２５１ｓ、ゲート２５１ｇを有するＦＥＴ２５１を形成し、ソース２５１ｓをバイアホール２５２を介して裏面電極となるＰＨＳ２５３に接続したものである（例えば非特許文献１参照。）。
【特許文献１】特開２００２−８３９３６号公報（図１１）
【非特許文献１】塚原良洋他、４名、「埋め込みＰＨＳ構造を用いたＸ帯動作高出力ＭＭＩＣ増幅器」、三菱電機技報、三菱電機株式会社、２０００年、Ｖｏｌ．７４、Ｎｏ．６、Ｐ５１−５４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２１の構造では、ホール４１ｈ内における半絶縁性基板４１表面で、金膜６２と半絶縁性基板４１がショットキー接合を形成する。従ってそのショットキー接合から空乏層が基板４１側に大きく延び、隣接するホール４１ｆに達する。すなわち、高周波信号が隣接するホールの金属層間において漏れる問題があった。
【０００７】
また、図２２では、接地電位（ＧＮＤ）に接続する電極のみを、放熱板に接続し接地している。すなわち高出力ＭＭＩＣを構成するＦＥＴ２５１のソース２５１ｓのみをバイアホール２５２を介して基板裏面のＰＨＳ２５３によって接地し、寄生ソースインダクタンス成分の低減を図っている。このような場合、バイアホール２５２はすべて接地電位であるため、隣接するバイアホール２５２間で高周波信号が漏れることは無い。しかしこのように、表面電極からバイアホール２５２で接続することにより基板裏面に電極を形成できるのは基板裏面が全面ＧＮＤ電位のデバイスにおけるＧＮＤ電位の電極（ソース２５１ｓ）のみに限られており、例えばデバイスのすべてのパッドを基板裏面に形成することはできない。
【０００８】
上記の構造では、電極パッドを基板表面および基板裏面のそれぞれに形成する必要があり、製造工程の増加や、実装が複雑になるなどの問題がある。すなわちＧＮＤ電位以外の電位の電極パッドはすべて基板表面に形成する必要があり、バイアホール２５２、ＰＨＳ２５３の形成などの工程を増加しても、基板表面において電極パッドを配置するための面積をそれほど減らすことができない。
【課題を解決するための手段】
【０００９】
本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板と、前記基板の第１主面に設けられ、スイッチ回路装置を構成するスイッチング素子と、前記スイッチ回路装置の端子と対応して前記基板の第２主面に設けられ、第１の高周波信号および第２の高周波信号がそれぞれ伝搬する第１電極パッドおよび第２電極パッドと、前記基板を貫通して設けられ、隣り合う第１および第２バイアホールと、前記第１バイアホールの側壁に設けられ、前記第１電極パッドと前記スイッチング素子を接続する第１金属層と、前記第２バイアホールの側壁に設けられ、前記第２電極パッドと前記スイッチング素子を接続する第２金属層と、前記第１金属層と前記第２金属層間に設けられ、前記第１主面から前記第２主面に達する伝導領域と、を具備することにより解決するものである。
【００１０】
第２に、化合物半導体基板と、前記基板の第１主面に設けられ、スイッチ回路装置を構成するスイッチング素子と、前記基板の第２主面に設けられ、前記スイッチ回路装置の共通入力端子、出力端子および制御端子にそれぞれ接続する共通入力端子パッド、出力端子パッド、および制御端子パッドと、前記制御端子パッドと前記スイッチング素子を接続する接続手段と、前記基板を貫通して設けられ、隣り合う第１および第２バイアホールと、前記第１バイアホールの側壁に設けられ、第１の高周波信号が伝搬する第１金属層と、前記第２バイアホールの側壁に設けられ、第２の高周波信号が伝搬するた第２金属層と、第１金属層および第２金属層の間に設けられ、前記第１主面から前記第２主面に達する伝導領域と、を具備することにより解決するものである。
【発明の効果】
【００１１】
本発明に依れば以下の効果が得られる。
【００１２】
第１に、バイアホールの側壁に設けられ、少なくとも一方に高周波信号が伝搬する縦型金属層、および当該縦型金属層と隣り合う縦型金属層間において、一方から広がる空乏層が他方に到達することを防止できる。金属層はバイアホールの側壁において半絶縁基板とショットキー接合を形成するが、そのショットキー接合により発生する空乏層は、隣り合う２つのバイアホール間に設けた伝導領域を超えて半絶縁基板に広がることはない。これにより、隣接するバイアホールの金属層間において高周波信号が漏れることを防止する。
【００１３】
第２に、パッドを全て裏面に配置できる。スイッチＭＭＩＣの素子領域は微細化が進む一方で、電極パッドは接続する金線の直径を確保しなければならない。従って、例えば１段のＳＰＤＴではパッドがチップサイズの５０％以上を占めており、チップの小型化にも限界がある。また、ＳＰ３Ｔ等、電極パッドの数が多くなると、チップサイズも当然大きくなってしまう問題がある。しかし、本実施形態によれば、全ての電極パッドをチップの裏面に配置できる。また、バイアホールによって電極パッドの配置の自由度を大きくすることができる。従って、チップサイズの小型化が実現する。
【００１４】
第３に、制御抵抗の一部を、基板を貫通する伝導領域で構成する。スイッチＭＭＩＣの制御抵抗は、５ＫΩ以上の高い抵抗値が必要である。従って、所定の抵抗値を得るために制御抵抗をチップ表面で引き回す必要があり、これによってもチップの小型化を阻んでいる。しかし、本実施形態によれば、基板の垂直方向の厚みを利用して縦型抵抗体を形成できる。これによってチップ表面での制御抵抗の占有面積を小さくできるので、チップの小型化が実現する。
【００１５】
また、縦型抵抗と伝導領域は同じ構造であり、同一工程にて形成できるので、縦型抵抗のための新たな工数を追加することなく実施できる。
【発明を実施するための最良の形態】
【００１６】
図１から図２０を参照し、本発明の実施の形態として、３つのスイッチング素子を有するＳＰ３Ｔ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｔｈｒｅｅ  Ｔｈｒｏｗ）を例に説明する。
【００１７】
まず、図１から図４を参照し、本発明の第１の実施形態を説明する。
【００１８】
図１は、ＳＰ３Ｔの一例を示す回路図である。
【００１９】
スイッチＭＭＩＣは、ＦＥＴをそれぞれ３段直列に接続しスイッチング素子となる第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３からなる。また、第１のＦＥＴ群Ｆ１の一端のＦＥＴのソース電極（あるいはドレイン電極）、第２のＦＥＴ群Ｆ２の一端のＦＥＴのソース電極（あるいはドレイン電極）および第３のＦＥＴ群Ｆ３の一端のＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ第１制御抵抗ＣＲ１を介して第１制御端子Ｃｔｌ１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ第２制御抵抗ＣＲ２を介して第２制御端子Ｃｔｌ２に接続する。また第３のＦＥＴ群Ｆ３の３つのゲート電極がそれぞれ第３制御抵抗ＣＲ３を介して第３制御端子Ｃｔｌ３に接続する。
【００２０】
第１制御抵抗ＣＲ１の一部は第１のＦＥＴ群Ｆ１の各ゲート電極に接続する抵抗ＶＲ１−１、ＶＲ１−２、ＶＲ１−３により構成され、第２制御抵抗ＣＲ２の一部は第２のＦＥＴ群Ｆ２の各ゲート電極に接続する抵抗ＶＲ２−１、ＶＲ２−２、ＶＲ２−３により構成され、第３制御抵抗ＣＲ３の一部は第３のＦＥＴ群Ｆ３の各ゲート電極に接続する抵抗ＶＲ３−１、ＶＲ３−２、ＶＲ３−３により構成される。
【００２１】
更に、第１のＦＥＴ群Ｆ１の他端のＦＥＴのドレイン電極（あるいはソース電極）が第１出力端子ＯＵＴ１に接続する。また第２のＦＥＴ群Ｆ２の他端のＦＥＴのドレイン電極（あるいはソース電極）が第２出力端子ＯＵＴ２に接続し、第３のＦＥＴ群Ｆ３の他端のＦＥＴのドレイン電極（あるいはソース電極）が第３出力端子ＯＵＴ３に接続したものである。
【００２２】
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベルの組み合わせとなっており、Ｈレベルの信号が印加されたＦＥＴ群がＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００２３】
図２は、図１の回路を１チップに集積化したスイッチＭＭＩＣの平面図である。尚、本実施形態では、ＧａＡｓ基板１１の第１主面（表面）Ｓ１にスイッチング素子が配置され、第１主面Ｓ１と対向する第２主面（裏面）Ｓ２に、スイッチング素子に接続する全ての電極パッドが配置される。図２は、第１主面Ｓ１および第２主面Ｓ２の平面図を重畳させた図である。
【００２４】
ＧａＡｓ基板１１の第１主面Ｓ１にスイッチング素子となる３つのＦＥＴ群を配置する。第１のＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。第２のＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。第３のＦＥＴ群Ｆ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３を直列に接続したものである。
【００２５】
各ＦＥＴ群を構成する９つのゲート電極にはそれぞれ、第１制御抵抗ＣＲ１、第２制御抵抗ＣＲ２、第３制御抵抗ＣＲ３が接続されている。
【００２６】
第１層目の金属層であり基板にオーミックに接触する表面オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０ｓは各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図２では、第３層目の表面配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０ｓと重なるために図示されていない。
【００２７】
点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０であり、実線で示した表面配線金属層３０ｓは、各素子を接続する配線や各電極パッドを形成する。
【００２８】
電極パッドは、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３であり、それぞれスイッチ回路装置の共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３と接続する。
【００２９】
全ての電極パッドは第１主面（表面）Ｓ１と対向する第２主面（裏面）Ｓ２に設けられる。第１主面Ｓ１から第２主面Ｓ２まで基板１１を貫通するバイアホール５５が各電極パッドに対応して設けられ、バイアホール５５側壁を被覆する金属層６５によって、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２と第３出力端子パッドＯ３が各ＦＥＴ群と接続される。
【００３０】
図３は、第１主面Ｓ１を示す平面図である。
【００３１】
第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３は構成は同様であるので、以下主に第１のＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の３本の表面配線金属層３０ｓが共通入力端子パッドＩに接続されるソース電極３５（あるいはドレイン電極）であり、この下に表面オーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本の表面配線金属層３０ｓがＦＥＴ１−１のドレイン電極３６（あるいはソース電極）であり、この下に表面オーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。
【００３２】
ＦＥＴ１−２では、上側から延びる３本のソース電極３５（あるいはドレイン電極）は、ＦＥＴ１−１のドレイン電極３６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられない。また、下側から延びる３本のドレイン電極３６（あるいはソース電極）は、ＦＥＴ１−３のソース電極３５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられない。この両電極の下に表面オーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。
【００３３】
ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
【００３４】
ＦＥＴ１−３は上側から伸びる櫛歯状の３本の表面配線金属層３０ｓがソース電極３５（あるいはドレイン電極）であり、この下に表面オーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本の表面配線金属層３０ｓが、出力端子パッドＯ１に接続するドレイン電極３６（あるいはソース電極）であり、この下に表面オーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。各ゲート電極２７は、同じくゲート金属層２０で形成されるゲート配線２１によって各櫛歯が束ねられる。
【００３５】
動作領域１００は、ＧａＡｓ基板１１に、一点鎖線の如く例えばｎ型不純物を選択的にイオン注入した領域であり、動作領域１００内には高濃度のｎ型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている。
【００３６】
基板１１の周辺には、第１主面Ｓ１から第２主面Ｓ２まで、基板１１を貫通するバイアホール５５が設けられる。バイアホール５５は、第２主面Ｓ２に配置され高周波信号が伝搬する電極パッド（共通入力端子パッドＩ、第１〜第３出力端子パッドＯ１〜Ｏ３）に対応して配置される。また、バイアホール５５の少なくとも側壁は金属層（以下縦型金属層）６５で被覆される。
【００３７】
各ＦＥＴ群の間には伝導領域１５５が設けられる。伝導領域１５５は、基板１１の第１主面Ｓ１から第２主面Ｓ２まで達して設けられたｎ型の不純物領域１５５（以下縦型ｎ＋型領域１５５）である。縦型ｎ＋型領域１５５は、隣り合って配置され、異なる高周波信号が伝搬する縦型金属層６５間に配置される。これにより、縦型金属層６５間に漏れる高周波信号を防止できるものであるが、これについては後述する。
【００３８】
また、第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３の間の基板１１の第１主面Ｓ１表面には、浮遊不純物領域１７０を設ける。浮遊不純物領域１７０は外部よりいかなる電位も印加されず、島状に設けられたｎ型不純物領域であり、不純物濃度は１〜５×１０１８ｃｍ−３程度である。図においては、浮遊不純物領域１７０の一部と縦型ｎ＋型領域１５５は重畳して設けられる。尚、両者は重畳する必要はないが、いずれもＦＥＴ群間に配置するので、ほぼ同じ位置に配置される。
【００３９】
ＦＥＴを直列に接続する領域、すなわちＦＥＴ１−１とＦＥＴ１−２間、およびＦＥＴ１−２とＦＥＴ１−３間においては、基板１１表面に設けられた窒化膜（不図示）上に表面配線金属層３０ｓが延在している。また、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２が隣接する領域では、互いの表面配線金属層３０ｓが窒化膜上で近接する。表面配線金属層３０ｓには、高周波アナログ信号が伝搬するため、その下層の窒化膜が容量成分となり、高周波信号が窒化膜を通過して半絶縁基板１１に達してしまう。さらに半絶縁基板１１中で漏れた高周波信号による電荷の充放電が発生し、隣り合う表面配線金属層３０ｓとの間で高周波信号が漏れる。また半絶縁基板１１中の第１のＦＥＴ群Ｆ１側の伝導領域（例えば動作領域１００）および第２のＦＥＴ群Ｆ２側の伝導領域（例えば動作領域１００）の間の領域において、同様に高周波信号による電荷の充放電が発生し、隣り合う伝導領域との間で高周波信号の漏れが発生する。しかし、図の如く浮遊不純物領域１７０を配置することにより、半絶縁基板１１中に高周波信号が漏れた場合であっても、隣り合う表面配線金属層３０ｓ間および伝導領域間において電荷の充放電による高周波信号の漏れが発生することを阻止できる。
【００４０】
ＦＥＴ１−１、ＦＥＴ１―２、ＦＥＴ１−３のゲート配線２１は、動作領域１００外で抵抗ＶＲ１（抵抗ＶＲ１−１、ＶＲ１−２、ＶＲ１−３）とそれぞれ接続する。抵抗ＶＲ１は、基板１１の第１主面Ｓ１から第２主面Ｓ２まで達して設けられた他の伝導領域であり、具体的には１０ＫΩ程度の抵抗値を有するｎ型不純物領域である。抵抗ＶＲ１（以下縦型抵抗ＶＲ１）は、第２主面Ｓ２上で配線され第１制御端子パッドＣ１に接続する。すなわち、縦型抵抗ＶＲ１は第１制御抵抗ＣＲ１の一部を構成する抵抗である。
【００４１】
第２ＦＥＴ群Ｆ２のゲート配線２１も同様に、縦型抵抗ＶＲ２（抵抗ＶＲ２−１、ＶＲ２−２、ＶＲ２−３）に接続し、第３のＦＥＴ群Ｆ３のゲート配線２１も、縦型抵抗ＶＲ３（抵抗ＶＲ３−１、ＶＲ３−２、ＶＲ３−３）に接続する。
【００４２】
図４は、図３のａ−ａ線断面図である。
【００４３】
ノンドープのＧａＡｓ基板１１にｐ−型領域１３およびｎ型のチャネル層１２を設け、その両側にソース領域１８およびドレイン領域１９を形成する高濃度のｎ型の不純物領域が設けられる。チャネル層１２にはゲート電極２７がショットキー接合する。ゲート電極２７の周囲はパッシベーション膜となる窒化膜６０ｓにより被覆される。またソース領域１８およびドレイン領域１９には、表面オーミック金属層１０ｓで形成されるソース電極１５およびドレイン電極１６が設けられる。更にこの上に窒化膜６０ｓａが設けられ、窒化膜６０ｓａの開口部を介して表面配線金属層３０ｓで形成されるソース電極３５およびドレイン電極３６が、１層目のソース電極１５およびドレイン電極１６とコンタクトする。尚、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３をそれぞれ接続する表面配線金属層３０ｓは、窒化膜６０ｓａ上に延在する。また、隣り合うＦＥＴ群（例えば第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２）の表面配線金属層３０ｓは窒化膜６０ｓａ上で近接して配置される（図６参照）。基板１１表面は、ジャケットコート膜となる窒化膜６０ｓｂで被覆される。
【００４４】
図５は、第２主面Ｓ２の平面図である。
【００４５】
第２主面Ｓ２には、例えばチップの周辺部に、共通入力端子パッドＩ、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３の７つの電極パッドが配置される。各電極パッドは、表面配線金属層３０ｓと同じ構成の裏面配線金属層３０ｒにより形成される。
【００４６】
共通入力端子パッドＩおよび第１〜第３出力端子パッドＯ１〜Ｏ３はバイアホール５５に対応して設けられ、バイアホール５５側壁の縦型金属層６５が共通入力端子パッドＩおよび第１〜第３出力端子パッドＯ１〜Ｏ３と電気的に接続する。ここではバイアホール５５が電極パッドに重畳して設けられる例を示すが、電極パッドに接続する配線を設け、配線とバイアホール５５を重畳させてもよい。また１つの配線（または電極パッド）上に複数のバイアホール５５を設けても良い。
【００４７】
そして、基板１１を貫通する縦型ｎ＋型領域１５５が、第１、第２、第３出力端子パッドＯ１、Ｏ２、Ｏ３とそれぞれ電気的に接続する縦型金属層６５の間に、配置される。このように異なる高周波信号が伝搬し、隣り合う縦型金属層６５の間に縦型ｎ＋型領域１５５を配置することにより、縦型金属層６５間で漏れる高周波信号を防止できる。
【００４８】
また、前述の如く共通入力端子パッドＩや、第１〜第３出力端子パッドＯ１〜Ｏ３にそれぞれ接続する配線に縦型金属層６５をコンタクトさせる場合にも、異なる高周波信号が伝搬し、隣り合う縦型金属層６５の間に縦型ｎ＋型領域１５５を配置する。
【００４９】
更に、縦型抵抗ＶＲ１、ＶＲ２、ＶＲ３が第２主面Ｓ２まで達し、対応する第１〜第３制御端子パッドＣ１〜Ｃ３と接続する。例えば第１のＦＥＴ群Ｆ１においては、縦型抵抗ＶＲ１−１が第１制御端子パッドＣ１と直接接続し、縦型抵抗ＶＲ１−２、ＶＲ１−３は裏面配線Ｗを介して第１制御端子パッドＣ１に接続する。裏面配線Ｗは、各電極パッドを構成する裏面配線金属層３０ｒにより形成される。
【００５０】
図６を参照して、縦型金属層６５と縦型ｎ＋型領域１５５について説明する。図は、図２のｂ−ｂ線断面図である。また、第１出力端子パッドＯ１部分について説明するが、他のバイアホール５５および縦型金属層６５も同様の構成である。
【００５１】
第１バイアホール５５ａと第２バイアホール５５ｂが隣り合って配置され、それぞれのバイアホール５５ａ、５５ｂの側壁には第１縦型金属層６５ａおよび第２縦型金属層６５ｂが設けられる。第１縦型金属層６５ａは第１電極パッド（第１出力端子パッドＯ１）とスイッチング素子を接続し、第２縦型金属層６５ｂは第２電極パッド（第２出力端子パッドＯ２）とスイッチング素子を接続する。
【００５２】
以下、第１バイアホール５５ａと第２バイアホール５５ｂ、および第１縦型金属層６５ａと第２縦型金属層６５ｂの構造は同様であるので、同一符号にて説明する。
【００５３】
既述の如く、バイアホール５５は基板１１の第１主面Ｓ１から第２主面Ｓ２に達し、基板１１を貫通して設けられる。バイアホール５５は、第１出力端子パッドＯ１に対応して設けられ、ここでは第１出力端子パッドＯ１と重畳する。バイアホール５５の大きさは、１０μｍ×１０μｍ程度であれば十分である。表面配線金属層３０ｓは、第１のＦＥＴ群Ｆ１においてＦＥＴ１−３のドレイン電極３６を構成する第３層目の金属層であり、裏面配線金属層３０ｒは、表面配線金属層３０ｓと同じ構成の金属層である。
【００５４】
そしてバイアホール５５の側壁は縦型金属層６５で被覆される。ここではバイアホール５５内に縦型金属層６５が充填される場合を示すが、少なくともバイアホール５５の側壁が被覆されていればよく、これにより表面配線金属層３０ｓ（ＦＥＴ１−３のドレイン電極３６）と裏面配線金属層３０ｒ（第１出力端子パッドＯ１）とが縦型金属層６５により電気的に接続される。
【００５５】
縦型金属層６５と、表面配線金属層３０ｓおよび裏面配線金属層３０ｒとは、オーミック性を向上させるためそれぞれ表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒを介してコンタクトする。表面オーミック金属層１０ｓは、各ＦＥＴの第１層目のソース電極１５およびドレイン電極１６を構成する金属層である。また裏面オーミック金属層１０ｒは、表面オーミック金属層１０ｓと同じ構成の金属層である。表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒは、バイアホール５５より大きければよい。
【００５６】
表面配線金属層３０ｓは、パッシベーション膜となる窒化膜６０ｓａに設けた開口部を介して表面オーミック金属層１０ｓとコンタクトする。表面配線金属層３０ｓ上はジャケットコート膜となる窒化膜６０ｓｂで被覆される。
【００５７】
裏面配線金属層３０ｒも同様に、パッシベーション膜となる窒化膜６０ｒａに設けた開口部を介して裏面オーミック金属層１０ｒとコンタクトする。裏面配線金属層３０ｒ上はジャケットコート膜となる窒化膜６０ｒｂで被覆される。
【００５８】
共通入力端子パッドＩ−第１出力端子パッドＯ１（第２出力端子パッドＯ２、第３出力端子パッドＯ３も同様）間には高周波アナログ信号が伝搬する。また、例えば第１出力端子パッドＯ１に接続する縦型金属層６５は、バイアホール５５内の基板１１とショットキー接合を形成する。
【００５９】
共通入力端子パッドＩや、第１〜第３出力端子パッドＯ１〜Ｏ３は伝搬する高周波信号によりその電位がそれぞれ時々刻々に変化し、すなわち各電極パッドに接続する縦型金属層６５の電位も変化する。また同じ金属配線上であっても高周波信号がある距離を伝搬し、位置が異なれば位相が異なるため、電位も異なる。このように、異なる高周波信号が伝搬する縦型金属層６５が隣り合って配置された場合、その離間距離が短いと、ショットキー接合から基板１１に広がった空乏層が隣り合う縦型金属層６５に達し、これらの間で高周波信号が漏れる。
【００６０】
そこで本実施形態では、第１、第２電極パッドにそれぞれ接続し、第１、第２の高周波信号がそれぞれ伝搬する第１、第２縦型金属層６５が隣り合って配置された場合、これらの間に縦型ｎ＋型領域１５５を配置する。
【００６１】
縦型ｎ＋型領域１５５の不純物濃度は、１〜５０×１０１７ｃｍ−３である。従って、不純物がドープされていない基板１１（半絶縁性であるが、基板抵抗値は１×１０７Ω・ｃｍ程度）と異なり、縦型ｎ＋型領域１５５内では空乏層がほとんど広がることはない。つまり、縦型金属層６５から基板１１に水平方向に空乏層が広がる場合であっても、縦型ｎ＋型領域１５５により隣り合う縦型金属層６５に空乏層が達することを防止できる。従って、隣接する縦型金属層６５間で漏れる高周波信号を防止でき、スイッチ回路装置のアイソレーションを向上できる。
【００６２】
このような理由により、縦型ｎ＋型領域１５５の第１主面Ｓ１（第２主面Ｓ２も同様）上の長さは、少なくとも縦型金属層６５の長さと同等以上とする。
【００６３】
更に、表面オーミック金属層１０ｓ、裏面オーミック金属層１０ｒがコンタクトする基板１１の第１主面Ｓ１および第２主面Ｓ２の表面には、例えばｎ型の不純物領域である、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒが設けられる。これらは、表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒよりはみ出して、これらの周辺に設けられる。特に裏面ｎ＋型領域１３０ｒは、第１出力端子パッドＯ１よりはみ出して、第１出力端子パッドＯ１の周辺に設けられる。
【００６４】
表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、縦型ｎ＋型領域１５５と同様に表面配線金属層３０ｓおよび裏面配線金属層３０ｒから、表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒを介して基板１１に広がる空乏層を抑制する。すなわち、近接して配置される伝導領域（金属層や不純物領域）に高周波信号が漏れることを防止し、アイソレーションを向上できる。
【００６５】
すなわち、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒのいずれも、各パッドまたは各配線より大きいパターンで配置するとよい。
【００６６】
浮遊不純物領域１７０は、ここでは縦型ｎ＋型領域１５５の第１主面Ｓ１表面に設けられる。そしてパッシベーション膜となる窒化膜６０ｓａ上に延在して近接する第１のＦＥＴ群Ｆ１の表面配線金属層３０ｓと、第２のＦＥＴ群Ｆ２の表面配線金属層３０ｓ間の高周波信号の漏れを防止する。
【００６７】
図７は、縦型抵抗ＶＲを示す図である。図７（Ａ）は、第１主面Ｓ１および第２主面Ｓ２の透視平面図であり、表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒは省略してある。図７（Ｂ）は図２(および図７（Ａ）)のｃ−ｃ線断面図である。
【００６８】
例えばＦＥＴ１−１のゲート電極２７を束ねたゲート配線２１は、動作領域１００外で、表面配線金属層３０ｓおよび表面オーミック金属層１０ｓを介して、縦型抵抗ＶＲ１−１と接続する。表面配線金属層３０ｓは、窒化膜６０ｓａに設けた開口部を介して表面オーミック金属層１０ｓおよびゲート配線２１とコンタクトする。表面配線金属層３０ｓ上は窒化膜６０ｓｂで被覆される。
【００６９】
縦型抵抗ＶＲ１−１は第１主面Ｓ１から第２主面Ｓ２に達して設けられ、第２主面Ｓ２の表面において裏面オーミック金属層１０ｒを介して裏面配線金属層３０ｒに接続する。裏面配線金属層３０ｒは、窒化膜６０ｒａに設けた開口部を介して、裏面オーミック金属層１０ｒとコンタクトし、裏面配線金属層３０ｒの表面は窒化膜６０ｒｂで被覆される。裏面配線金属層３０ｒは、第１制御端子パッドＣ１の一部である。また、縦型抵抗ＶＲ１−２、ＶＲ１−３においては、裏面配線金属層３０ｒは、裏面配線Ｗの一部であり、裏面配線Ｗを介して第１制御端子パッドＣ１に接続する。すなわち、縦型抵抗ＶＲ１と裏面配線Ｗは、第１制御抵抗ＣＲ１の一部を構成する。
【００７０】
縦型抵抗ＶＲ１は、第１主面Ｓ１の表面において数μｍ２程度の面積を有し、抵抗値は１０ＫΩ程度である。縦型抵抗ＶＲ１は、第１制御抵抗ＣＲ１の一部を構成する。
【００７１】
第１主面Ｓ１および第２主面Ｓ２の表面には、縦型ｎ＋型領域１５５と同様の理由から表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒが設けられ、アイソレーション向上を図っている。表面ｎ＋型領域１３０ｓは、表面オーミック金属層１０ｓおよびゲート配線２１の下方に連続してこれらよりはみ出して設けられる。また、裏面ｎ＋型領域１３０ｒは、裏面オーミック金属層１０ｒよりはみ出して設けられる。
【００７２】
スイッチＭＭＩＣの制御抵抗は、５ＫΩ以上の高い抵抗値が必要である。従って、所定の抵抗値を得るために制御抵抗をチップ表面で引き回す必要があり、チップの小型化を阻んでいる。しかし、本実施形態によれば、基板１１の垂直方向の厚みを利用して縦型抵抗ＶＲ１を形成できる。これによってチップ表面での第１制御抵抗ＣＲ１の占有面積を小さくできるので、チップの小型化が実現する。
【００７３】
また、縦型抵抗ＶＲ１と他の伝導領域は同じ構造であり、同一工程にて形成できるので、縦型抵抗ＶＲ１を形成するための新たな工数を追加することなく実施できる。
【００７４】
また、図８は、共通入力端子パッドＩとそれに接続する縦型金属層６５を示す図であり、図２のｄ−ｄ線断面図である。
【００７５】
共通入力端子パッドＩは第２主面Ｓ２に設けられ、基板１１を貫通するバイアホール５５およびその側壁に設けられた縦型金属層６５を介して、第１主面Ｓ１の表面配線金属層３０ｓと電気的に接続する。この場合も縦型金属層６５はバイアホール５５内に充填される。そして、この場合の縦型ｎ＋型領域１５５は、バイアホール５５の側壁の縦型金属層６５とコンタクトし、縦型金属層６５に沿って設けられる。これ以外の構成は、第１出力端子パッドＯ１部分と同様であるので、説明は省略する。
【００７６】
縦型抵抗ＶＲ１−１（他の縦型抵抗も同様）は不純物の拡散領域であり、半絶縁性の基板１１との間に接合は形成されない。空乏層は接合に逆バイアスが印加されたとき接合部から発生し、接合部に印加された逆バイアス電圧が大きいほど広がる距離が大きくなる。従って、縦型抵抗ＶＲ１−１側面から空乏層は発生しない。
【００７７】
一方、共通入力端子パッドＩに接続する縦型金属層６５と基板１１とのショットキー接合からは空乏層が広がる。ここで、前述の如く共通入力端子パッドＩの縦型金属層６５を伝搬する高周波信号の電位と、第１制御端子パッドＣ１に印加される電位は時々刻々変化する。そして、縦型金属層６５から基板１１に空乏層が広がるのは、共通入力端子パッドＩを伝搬する高周波信号の電位が第１制御端子パッドＣ１の電位より低い場合のみである。
【００７８】
例えば、第１制御端子パッドＣ１の制御信号が３Ｖ／０Ｖで変化する場合、共通入力端子パッドＩのバイアス電位は２．４Ｖ程度である。従って、第１制御端子パッドＣ１が３Ｖの場合には共通入力端子パッドＩには高周波信号が伝搬するが、共通入力端子パッドＩの方が第１制御端子パッドＣ１より電位が低い時間帯が発生する。この時間帯において、共通入力端子パッドＩに接続する縦型金属層６５からの空乏層が第１制御端子パッドＣ１（又はそれに接続する縦型抵抗ＶＲ１−１）に達すると、共通入力端子パッドＩに伝搬する高周波信号が高周波信号としてＧＮＤ電位（以下高周波ＧＮＤ電位）である第１制御端子パッドＣ１に漏れてインサーションロスが増大する。
【００７９】
このような場合に、高周波信号が伝搬する縦型金属層６５と高周波ＧＮＤ電位（またはＤＣ電位）の縦型抵抗ＶＲ間に、縦型ｎ＋型領域１５５を配置する。これにより縦型金属層６５からの空乏層の広がりを抑制できるので、近接する縦型抵抗ＶＲ（伝導領域）に漏れる高周波信号を防止できる。そして図の如く縦型ｎ＋型領域１５５は、縦型金属層６５に接して設けられても良い。
【００８０】
図９、図１０は、バイアホール５５および縦型金属層６５を示す図である。
【００８１】
図９（Ａ）は、バイアホール５５内に縦型金属層６５を充填した場合である。表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、それぞれ表面配線金属層３０ｓおよび裏面配線金属層３０ｒと直流電流が流れる状態で接続（以下直流的に接続）し、これらの金属層よりはみ出して設けられる。尚、例えば図２に示す第１〜第３出力端子パッドＯ１〜Ｏ３のように表面配線金属層３０ｓが表面オーミック金属層１０ｓを介して表面ｎ＋型領域１３０ｓと接続する場合も直流的な接続である。
【００８２】
この場合、縦型ｎ＋型領域１５５は縦型金属層６５と離間して、隣り合う縦型金属層６５間に配置する。
【００８３】
図９（Ｂ）は、図８の如く、縦型金属層６５に縦型ｎ＋型領域１５５がコンタクトする場合である。縦型ｎ＋型領域１５５は、バイアホール６６側壁の基板１１に不純物を注入および拡散するなどし、第１主面Ｓ１から第２主面Ｓ２に達して設けられる。そして表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒと連続する。このような場合、縦型ｎ＋型領域１５５の厚みｄは数千Å程度でよい。
【００８４】
この構造にすることにより、バイアホール５５（縦型金属層６５）から何れの方向に広がる空乏層であっても縦型ｎ＋型領域１５５によってその広がりを抑制できる。
【００８５】
また、図９（Ｃ）の如く縦型金属層６５は、バイアホール５５に充填はされず側壁のみを被覆して設けられてもよい。
【００８６】
図１０は、バイアホール５５の形状が図９と異なるものである。図９の場合、バイアホール５５は異方性エッチングにより形成したトレンチ型であるが、図１０はすり鉢状にエッチングした形状である。この場合も、縦型金属層６５をバイアホール５５内に充填しても良いし（図１０（Ａ））、バイアホール５５の側壁のみを被覆するように設けても良い（図１０（Ｂ）。
【００８７】
尚、図９（Ｂ）〜図１０（Ｂ）では何れも縦型ｎ＋型領域１５５を縦型金属層６５にコンタクトさせているが、図９（Ａ）の如く、縦型金属層６５とは離間して隣り合う縦型金属層６５間に配置してもよい。
【００８８】
また、隣り合う２つの縦型金属層６５（およびバイアホール５５）は共に同じ形状である必要はなく、さらに一方が縦型抵抗ＶＲであってもよい。
【００８９】
次に、図１１から図１４を参照して、第２の実施形態について説明する。第２の実施形態は、第１〜第３出力端子パッドＯ１〜Ｏ３に接続する縦型金属層６５に、図９（Ｂ）の如く縦型ｎ＋型領域１５５をコンタクトさせたものである。これ以外の構成は第１の実施形態と同様であるので説明は省略する。
【００９０】
図１１は第１主面Ｓ１と第２主面Ｓ２のパターンを重畳させた平面図であり、図１２は第１主面Ｓ１の平面図であり、図１３は第２主面Ｓ２の平面図である。
【００９１】
第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３の一部と重畳してそれぞれバイアホール５５が設けられ、バイアホール５５内は縦型金属層６５が充填される。また縦型金属層６５とコンタクトする縦型ｎ＋型領域１５５を設ける。すなわち、共通入力端子パッドＩ、第１〜第３出力端子パッドＯ１〜Ｏ３に接続する縦型金属層６５は、全て縦型ｎ＋型領域１５５とコンタクトする。
【００９２】
各電極パッド、バイアホール５５および縦型金属層６５、縦型ｎ＋型領域１５５は、図８の共通入力端子パッドＩ部分と同様である。
【００９３】
すなわち、バイアホール５５の側壁の基板１１にｎ型不純物を注入および拡散するなどして、バイアホール５５側壁に沿って縦型ｎ＋型領域１５５を設ける。バイアホール５５内には縦型金属層６５を充填し、縦型金属層６５と縦型ｎ＋型領域１５５をコンタクトさせる。縦型抵抗ＶＲ１−１の断面図（図１１のｃ’−ｃ’線断面図）は、図７と同様である。
【００９４】
図１４は、図１１のｅ−ｅ線断面図である。
【００９５】
本実施形態の如く、それぞれの縦型金属層６５の外側にコンタクトする縦型ｎ＋型領域１５５を設けることにより、隣り合う縦型金属層６５間には常に縦型ｎ＋型領域１５５が配置されることになり、何れの方向に広がる空乏層であってもその広がり抑制できる。図２の如く、縦型金属層６５と離間した縦型ｎ＋型領域１５５を設けることによるパターン上の制約が無くなるため、パターンが密集する場合などに好適である。
【００９６】
また、これらの縦型金属層６５間に、さらに破線の如く縦型ｎ＋型領域１５５を設けても良い。これにより高周波信号の漏れを防止する効果が増し、より大きなパワーの高周波信号の漏れを防止できる。
【００９７】
図１５から図１８を参照し、第３の実施形態を説明する。
【００９８】
第３の実施形態は、第１〜第３制御端子パッドＣ１〜Ｃ３（第３電極パッド）にそれぞれ対応するバイアホール５５（第３バイアホール）、およびそれぞれ電気的に接続する縦型金属層６５（第３縦型金属層）を設けるものである。
【００９９】
図１５は、第１主面Ｓ１と第２主面Ｓ２のパターンを重畳させた平面図であり、図１６は第１主面Ｓ１の平面図であり、図１７は第２主面Ｓ２の平面図である。
【０１００】
第１制御抵抗ＣＲ１〜第３制御抵抗ＣＲ３以外は、第２の実施形態と同様であるので詳細な説明は省略する。
【０１０１】
また、第１制御抵抗ＣＲ１〜第３制御抵抗ＣＲ３は同様の構成であるので、第１制御抵抗ＣＲ１について説明する。
【０１０２】
ＦＥＴ１−１、ＦＥＴ１―２、ＦＥＴ１−３のゲート配線２１は、動作領域１００外で高抵抗体ＨＲ１（高抵抗体ＨＲ１−１、ＨＲ１−２、ＨＲ１−３）とそれぞれ接続する。高抵抗体ＨＲ１は、シート抵抗の高い導電体を図１６の如く基板１１の第１主面Ｓ１に延在したものである。例えば、動作領域１００のチャネル層１２と同程度の比較的低濃度（ピーク濃度：２〜４×１０１７ｃｍ−３）（高シート抵抗）のｎ型不純物領域であり、シート抵抗は１ＫΩ／□程度で、５ＫΩ以上（例えば１０ＫΩ程度）の抵抗値を有する。高抵抗体ＨＲ１−１、ＨＲ１−２、ＨＲ１−３は、それぞれＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３に対応して設けられたバイアホール５５を介して第２主面Ｓ２上で配線される。バイアホール５５の側壁には縦型金属層６５が設けられる。
【０１０３】
第２主面Ｓ２に延在する裏面配線Ｗは、裏面配線金属層３０ｒにより構成される。裏面配線Ｗは、第１のＦＥＴ群Ｆ１のゲート配線２１に接続する全ての縦型金属層６５を第１制御端子パッドＣ１に接続する（図１８参照）。
【０１０４】
すなわち、高抵抗体ＨＲ１およびこれに接続する縦型金属層６５、裏面配線Ｗはそれぞれ第１制御抵抗ＣＲ１の一部を構成する。
【０１０５】
図１８は、高抵抗体ＨＲ１に接続する縦型金属層６５を示す図であり、図１８（Ａ）が平面図、図１８（Ｂ）が図１８（Ａ）（図１５）のｆ−ｆ線断面図である。
【０１０６】
第１主面Ｓ１から第２主面Ｓ２に達し、基板１１を貫通するバイアホール５５を設ける。この場合のバイアホール５５は、第１主面Ｓ１（第２主面Ｓ２も同様）の面積として１０μｍ×１０μｍ程度あればよい。バイアホール５５内において側壁の基板１１表面には縦型ｎ＋型領域１５５が設けられ、バイアホール５５内は縦型金属層６５が充填される。縦型ｎ＋型領域１５５の厚みｄは数千Å程度である。また縦型金属層６５は、バイアホール５５内の基板１１とショットキー接合を形成する。
【０１０７】
縦型金属層６５は、第１主面Ｓ１および第２主面Ｓ２において、それぞれ表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒとコンタクトする。表面オーミック金属層１０ｓは窒化膜６０ｓａに設けた開口部を介して表面配線金属層３０ｓとコンタクトし、その上を窒化膜６０ｓｂが被覆する。裏面オーミック金属層１０ｒは窒化膜６０ｒａに設けた開口部を介して裏面配線金属層３０ｒ（裏面配線Ｗ）とコンタクトし、その上を窒化膜６０ｒｂが被覆する。表面および裏面オーミック金属層１０ｓ、１０ｒがコンタクトする基板１１表面には、それぞれアイソレーション向上のための表面ｎ＋型領域１３０ｓ、裏面ｎ＋型領域１３０ｒが設けられる。
【０１０８】
各電極パッド、バイアホール５５および縦型金属層６５、縦型ｎ＋型領域１５５は、図８の共通入力端子パッドＩ部分と同様である。
る。またバイアホール５５と縦型金属層６５、縦型ｎ＋型領域１５５の構成は図９および図１０に示す何れでも良い。
【０１０９】
例えば、第１出力端子パッドＯ１の近傍においては、ＤＣ電位（又は高周波ＧＮＤ電位、以下同様）の縦型金属層６５ａと、高周波信号が伝搬する縦型金属層６５ｂとが隣り合って配置される（図１５参照）。このような場合、基板１１内において縦型金属層６５ａ、６５ｂのうちどちらか電位の低い方から高い方に向かって空乏層が広がる。すなわち、スイッチ回路装置においては高周波信号もＤＣ電位も時々刻々電位が変わるため、そのときどきの電位関係に応じて、どちらか電位の低い方から高い方に向かって空乏層が広がる。そして空乏層が隣り合う縦型金属層６５に達した場合に高周波信号が漏れる。
【０１１０】
そこで、ＤＣ電位の縦型金属層６５においても、高周波信号が伝搬し隣り合う縦型金属層６５との間に縦型ｎ＋型領域１５５を設けることによって、縦型金属層６５間に広がる空乏層の変化による高周波信号の漏れを防止できる。
【０１１１】
ここでは、縦型金属層６５にコンタクトして縦型ｎ＋型領域１５５を設けた場合を示したが、縦型金属層６５とは離間して隣り合う縦型金属層６５間に縦型ｎ＋型領域１５５を設けても良い（図６参照）。
【０１１２】
尚、例えば第１制御抵抗ＣＲ１と第２制御抵抗ＣＲ２に接続する縦型金属層６５があり、これらが隣り合う場合には、これらの間に縦型ｎ+型領域１５５を設ける必要はない。例えば、両者の電位が異なる場合、空乏層は電位の低い方から高い方に広がり、電位が高い側の縦型金属層に到達する。そしてこのとき数ｎＡ程度の多少のリーク電流が流れる。しかしこの程度のリーク電流が、例えば第１制御端子Ｃｔｌ１−第２制御端子Ｃｔｌ２間で流れても、スイッチＭＭＩＣのスイッチングには何ら影響を及ぼすことはない。また、制御端子などのＤＣ端子パッドには高周波が伝搬していないため、高周波信号が漏れてインサーションロスやアイソレーションという高周波特性を劣化させることもない。従って、隣り合う縦型金属層６５が共にＤＣ電位の場合には、これらの間に縦型ｎ+型領域１５５を設ける必要はない。
【０１１３】
図１９および図２０は、第４の実施形態を示す。第４の実施形態はＨＥＭＴ（High  Electron  Mobility  Transistor：高電子移動度トランジスタ）をスイッチング素子としたスイッチ回路装置の場合である。平面図は第１〜第３実施形態と同様である。図１９（Ａ）が、動作領域１００の断面図（図３のａ−ａ線断面に相当）、図１９（Ｂ）が、バイアホール５５および縦型金属層６５の断面図（図２のｇ−ｇ線断面に相当）、図１９（Ｃ）が、縦型抵抗の断面図（図２のｃ−ｃ線断面に相当）、図２０が、高抵抗体の断面図であり、図２０（Ａ）が図１５のｈ−ｈ線断面に相当し、図２０（Ｂ）が図１５のｉ−ｉ線断面に相当する。また、第１〜第３実施形態と同様の構成については説明を省略する。
【０１１４】
図１９（Ａ）の如く、基板１１は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層１３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３を順次積層したものである。電子供給層１３３とチャネル層１３５間には、スペーサ層１３４が配置される。
【０１１５】
バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上側の電子供給層１３３上には、ノンドープ層を積層し、所定の耐圧とピンチオフ電圧を確保している。ここでは例えば第１ノンドープ層（ＡｌＧａＡｓ層）１４１、第２ノンドープ層（ＩｎＧａＰ層）１４２、第３ノンドープ層（ＡｌＧａＡｓ層）１４３を積層する。その上に化学的に安定な安定層（ＩｎＧａＰ層）１４０を配置し、更にキャップ層となるｎ＋型ＧａＡｓ層１３７を最上層に積層している。キャップ層１３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０１８ｃｍ−３程度である。
【０１１６】
電子供給層１３３、第１〜第３ノンドープ層１４１、１４２、１４３、スペーサ層１３４は、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また電子供給層１３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【０１１７】
そして、このような構造により、電子供給層１３３であるｎ＋型ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層１３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層１３５を走行するが、ドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【０１１８】
ＨＥＭＴの動作領域１００は、バッファ層１３２に達する絶縁化領域５０によって一点鎖線の如く他の領域と分離される。絶縁化領域５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【０１１９】
動作領域１００の、高濃度不純物が添加されたキャップ層１３７を部分的に除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄには表面オーミック金属層１０ｓで形成されるソース電極１５、ドレイン電極１６が接続し、その上層には表面配線金属層３０ｓによりソース電極３５、ドレイン電極３６が形成される。
【０１２０】
また、第１主面Ｓ１の動作領域１００において、ゲート電極２７が配置される部分のキャップ層１３７および安定層１４０をエッチングにより除去して、第３ノンドープ層１４３を露出し、ゲート金属層２０をショットキー接続させてゲート電極２７を形成する。尚ゲート電極２７はＰｔ／Ｐｏを蒸着して形成される。蒸着後、熱処理により最下層金属（Ｐｔ）の一部が第１ノンドープ層４１に達するまで埋め込まれる。このため、高耐圧特性を得ることができる。
【０１２１】
ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度（ｎ＋型）の不純物領域といえる。
【０１２２】
図１９（Ｂ）の如く、各電極パッドは裏面配線金属層３０ｒによって第２主面Ｓ２に設けられる。また各電極パッドに対応し、第１主面Ｓ１から第２主面Ｓ２まで、基板１１を貫通するバイアホール５５が設けられる。バイアホール５５の少なくとも側壁は縦型金属層６５で被覆され、これにより各電極パッドとスイッチング素子（ＨＥＭＴ）が接続される。
【０１２３】
また縦型金属層６５にコンタクトする縦型ｎ＋型領域１５５を設ける。縦型ｎ＋型領域１５５は、基板にｎ型不純物をイオン注入および拡散することにより設けられる。縦型ｎ＋型領域１５５の厚みｄは数千Å程度でよい。また、前述の如く縦型ｎ＋型領域１５５は、縦型金属層６５と離間しても良い。
【０１２４】
ＨＥＭＴではアイソレーション向上のための表面ｎ＋型領域１３０ｓも絶縁化領域５０で分離され、キャップ層１３７を含む半導体層により構成される。一方、裏面ｎ＋型領域１３０ｒは、第２主面Ｓ２の表面に不純物をイオン注入して形成する。
【０１２５】
尚、第１制御抵抗〜第３制御抵抗ＣＲ１〜ＣＲ３に接続する縦型金属層６５を設ける場合も同様である。
【０１２６】
図１９（Ｃ）は縦型抵抗ＶＲを示す断面図である。
【０１２７】
ゲート配線２１は、ゲート電極２７と同様に第３ノンドープ層１４３上に設けられ、最下層金属（Ｐｔ）の一部が埋め込まれて第１ノンドープ層１４１に達する。表面オーミック金属層１０ｓはキャップ層１３７上に設けられ、表面配線金属層３０ｓは、パッシベーション膜となる窒化膜６０ｓａに設けた開口部を介してゲート配線２１および表面オーミック金属層１０ｓとコンタクトする。それらを覆ってジャケットコート膜となる窒化膜６０ｓｂが設けられる。
【０１２８】
縦型抵抗ＶＲは、第１主面Ｓ１から第２主面Ｓ２に達する伝導領域であり、ｎ型不純物を（濃度１〜５０×１０１７ｃｍ−３）にイオン注入および拡散したｎ型不純物領域である。
【０１２９】
第１制御抵抗ＣＲ１（第２制御抵抗ＣＲ２、第３制御抵抗ＣＲ３も同様）は所望の抵抗値を有する距離（長さ）および幅を確保して、他の領域と絶縁化領域５０により分離される。そして、第１制御抵抗ＣＲ１は、図２または図１１の如く縦型抵抗ＶＲ１により構成しても良いし、図１５の如く、低抵抗体ＬＲ１と高抵抗体ＨＲ１により構成しても良く、またそれらを混在させても良い。
【０１３０】
図２０は、高抵抗体ＨＲを示す断面図である。図２０（Ａ）は図１５のｈ−ｈ線断面に相当し、図２０（Ｂ）は図１５のｉ−ｉ断面に相当する。ここでは、第２制御抵抗ＣＲ２について説明するが、第１制御抵抗ＣＲ１、第３制御抵抗ＣＲ３についても同様である。
【０１３１】
高抵抗体ＨＲ２は、絶縁化領域５０によって分離され、キャップ層１３７を除去してキャップ層１３７より下の半導体層を露出した領域により構成される。
【０１３２】
すなわち高抵抗体ＨＲ２はキャップ層１３７をエッチングしたリセス部１０１を有し、リセス部１０１両端に接続のためのコンタクト部１０２となるキャップ層１３７が残存する。コンタクト部１０２は図の如くそのまま低抵抗体ＬＲ２のキャップ層１３７に連続して接続するか、あるいは抵抗素子電極（不図示）を設けて第２制御抵抗ＣＲ２の一部として配線などに接続するための領域である。抵抗素子電極を設ける場合には、ＨＥＭＴの表面オーミック金属層１０ｓおよび表面配線金属層３０ｓにより、ソース電極およびドレイン電極と同様に形成できる。
【０１３３】
そして図の場合には、リセス部１０１の底部に第３ノンドープ層１４３が露出する。このように、第３ノンドープ層１４３が露出するリセス部１０１を設けることにより、コンタクト部１０２、チャネル層１３５が抵抗体の電流経路となり、チャネル層１３５が実質的な抵抗層となる。そして、チャネル層１３５はキャップ層１３７よりシート抵抗が数倍高い（例えば４００Ω／□）ため、これにより短い距離で高抵抗値を有する高抵抗体ＨＲ２が得られる。本実施形態ではリセス部１０１を設けることによりシート抵抗Ｒｓ＝４００Ω／□程度の高抵抗体ＨＲ２とする。リセス部１０１は、例えば５０μｍ程度の長さである。
【０１３４】
低抵抗体ＬＲ２の主要電流経路は、不純物濃度が高く膜厚も厚いキャップ層１３７である。キャップ層１３７のシート抵抗はＲｓ＝１００Ω／□程度である。低抵抗体ＬＲ２のみで高い抵抗値（５ＫΩ以上）を得るにはその幅を十分狭くするか、長さを十分確保する必要がある。実際にはパターンニングの微細化に限界があるため、長さで所望の抵抗値を確保する必要がある。従って、抵抗が大きくなるとチップ上でパッドや素子の隙間に納まり切れず抵抗を配置するためだけに特別のスペースを準備する必要が発生し、チップ面積が大きくなってしまう問題がある。そこで本実施形態では、キャップ層１３７を除去してシート抵抗が高いチャネル層１３５を、実質的な抵抗層とする高抵抗体ＨＲ２を採用する。これによりチップ周辺などの空きスペースに十分納まるため、特にチップサイズを増大する必要が無くなる。
【０１３５】
尚、高抵抗体ＨＲ２は不純物注入領域や、キャップ層をエッチングして下層の半導体層を露出した領域でなくてもよく、例えば蒸着されたＮｉＣｒなどにより形成された金属抵抗でも良い。
【０１３６】
また、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、これらとコンタクトする金属層（表面オーミック金属層１０ｓ、裏面オーミック金属層１０ｒ、表面配線金属層３０ｓ、裏面配線金属層３０ｒ、またはゲート配線２１）の下方全面に配置される場合を示したが、これらの金属層の下方周辺部で金属層よりはみ出して設けられてもよい。また金属層から５μｍ以下程度離間して金属層の周辺に設けられてもよい。
【０１３７】
本実施形態の半導体チップを実装する場合は、第２主面Ｓ２に設けられた裏面金属層３０ｒによる電極パッドに、半田などによるバンプを形成する。そしてバンプを例えばガラスエポキシ基板や、セラミック基板等に設けられた導電パターンと固着する。
【図面の簡単な説明】
【０１３８】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための平面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための平面図である。
【図１２】本発明を説明するための平面図である。
【図１３】本発明を説明するための平面図である。
【図１４】本発明を説明するための断面図である。
【図１５】本発明を説明するための平面図である。
【図１６】本発明を説明するための平面図である。
【図１７】本発明を説明するための平面図である。
【図１８】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図１９】本発明を説明するための断面図である。
【図２０】本発明を説明するための断面図である。
【図２１】従来技術を説明するための断面図である。
【図２２】従来技術を説明するための斜視図である。
【符号の説明】
【０１３９】
１０ｓ      表面オーミック金属層
１０ｒ      裏面オーミック金属層
１１      基板
１２      チャネル層
１５、３５      ソース電極
１６、３６      ドレイン電極
２７      ゲート電極
１８、１３７ｓ      ソース領域
１９、１３７ｄ      ドレイン領域
２０      ゲート金属層
２１      ゲート配線
３０ｓ    表面配線金属層
３０ｒ    裏面配線金属層
５５      バイアホール
６５      縦型金属層
１３０ｓ    表面ｎ＋型領域
１３０ｒ    裏面ｎ＋型領域
１７０      浮遊不純物領域
１３１      ＧａＡｓ基板
１３２      バッファ層
１３３      電子供給層
１３４      スペーサ層
１３５      チャネル層
１３７      キャップ層
１４０      安定層
１４１      第１ノンドープ層
１４２      第２ノンドープ層
１４３      第３ノンドープ層
１５５      縦型ｎ＋型領域
５０      絶縁化領域
６０ｓａ、６０ｓｂ、６０ｒａ、６０ｒｂ、６０ｓ、６０ｒ    窒化膜
１００    動作領域
１０１    リセス部
１０２    コンタクト部
ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ    縦型抵抗
ＨＲ１、ＨＲ２、ＨＲ３、ＨＲ    高抵抗体
ＬＲ１、ＬＲ２、ＬＲ３    低抵抗体
ＩＮ        共通入力端子
Ｃｔｌ１  第１制御端子
Ｃｔｌ２  第２制御端子
Ｃｔｌ３  第３制御端子
ＯＵＴ１    第１出力端子
ＯＵＴ２    第２出力端子
ＯＵＴ３    第２出力端子
Ｉ          共通入力端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２御端子パッド
Ｃ３        第３御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
Ｏ３        第３出力端子パッド
ＣＲ        制御抵抗
ＣＲ１      第１制御抵抗
ＣＲ２      第２制御抵抗
ＣＲ３      第３制御抵抗
Ｆ１        第１スイッチング素子
Ｆ２        第２スイッチング素子
Ｆ３        第３スイッチング素子
Ｗ          裏面配線
【図１】
2007115895.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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