(57)【要約】【課題】基板上に設けた半導体薄膜層に対してダメージを与えることなく、この半導体薄膜層上にゲート絶縁膜やゲート電極を設けたトップゲート型の半導体装置を得ることが可能な製造方法を提供する。【解決手段】基板上に半導体薄膜層を介してゲート絶縁膜とゲート電極とがこの順に設けられた半導体装置の製造方法であって、第１基板１の一主面上にゲート電極７を形成し、これを覆う状態でゲート絶縁膜９を形成する。第２基板１１の一主面上にソース／ドレイン電極１５を形成し、これらを覆う状態で有機材料からなる半導体薄膜層１７を形成する。半導体薄膜層１７の成膜表面を貼り合わせ面とし、かつゲート絶縁膜９と半導体薄膜層１７とを狭持する状態で第１基板１と第２基板１１とを貼り合わせる。その後、第１基板１をゲート絶縁膜９およびゲート電極７側から剥離除去する。【選択図】図１
2007115804.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体薄膜層を介してゲート絶縁膜とゲート電極とがこの順に設けられた半導体装置の製造方法であって、
第１基板の一主面上にゲート電極を形成し、これを覆う状態でゲート絶縁膜を形成する第１工程と、
第２基板の一主面上または前記ゲート絶縁膜上に半導体薄膜層を形成する第２工程と、
前記半導体薄膜層の成膜表面を貼り合わせ面とし、かつ前記ゲート絶縁膜と半導体薄膜層とを狭持する状態で前記第１基板と第２基板とを貼り合わせる第３工程と
前記第３工程の後、前記ゲート絶縁膜およびゲート電極側から前記第１基板を剥離除去する第４工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、有機材料からなる前記半導体薄膜層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記第２基板の一主面上にソース／ドレイン電極を形成した後、これらを覆う状態で当該第２基板上に前記半導体薄膜層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜上に前記半導体薄膜層を形成し、
前記第３工程の前に、前記第２基板の一主面上にソース／ドレイン電極を形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記第２基板の一主面上に前記半導体薄膜層を形成し、
前記第３工程の前に、前記ゲート絶縁膜上にソース／ドレイン電極を形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜上にソース／ドレイン電極を形成した後、これを覆う状態で当該ゲート絶縁膜上に前記半導体薄膜層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特には有機材料からなる半導体薄膜層をチャネル層に用いたトップゲート型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（thin film transistor）は、電子回路、特にはアクティブマトリックス型のフラットパネルディスプレイにおける画素トランジスタとして広く用いられている。このうち、有機半導体を利用した有機薄膜トランジスタは、チャネル層となる有機半導体薄膜層を、真空処理装置を用いずに塗布成膜することが可能である。このため、チャネル層にシリコン薄膜を用いた無機薄膜トランジスタと比較して、低コスト化に有利である。また、チャネル層だけではなく、ゲート絶縁膜、ソース／ドレイン電極、さらにはゲート電極にも、塗布系材料を用いることにより、さらなる低コスト化が図られる。
【０００３】
図５は、有機薄膜トランジスタの一構成例を示す断面図である。この図に示す有機薄膜トランジスタ１００は、ボトムゲート型であり、支持基板１０１上に、ゲート電極１０２がパターン形成されており、このゲート電極１０２を覆う状態でゲート絶縁膜１０３が設けられている。そして、ゲート絶縁膜１０３上におけるゲート電極１０２を狭持する位置に、ソース／ドレイン電極１０４がパターン形成されている。また、少なくともソース／ドレイン電極１０４で挟まれたゲート絶縁膜１０３上に、例えばペンタセンからなる有機半導体薄膜層１０５が設けられている。さらに、有機半導体薄膜層１０５の上部には、水分や酸素による有機半導体薄膜層１０５の劣化を防止するための保護膜１０６が設けられている。この保護膜１０６は、例えばポリパラキシリレンのような絶縁性材料によって構成された例がある（例えば下記非特許文献１参照）。このような構成の有機薄膜トランジスタ１００を作製する場合には、支持基板１０１側の構成要素から順に形成される。
【０００４】
また、図示したボトムゲート型の他にも、支持基板１０１上にゲート電極１０２〜有機半導体薄膜層１０５までを逆の積層順で設けたトップゲート型の有機薄膜トランジスタもある。トップゲート型においては、有機半導体薄膜層およびソース／ドレイン電極上に、ゲート絶縁膜を介してゲート絶縁膜が設けられている。そして、このようなトップゲート型の薄膜トランジスタを作製する場合であっても、支持基板１０１側の構成要素から順に形成されることになる。このため、トップゲート型の有機薄膜トランジスタの製造においては、ゲート電極等のパターン形成に先んじて、下地に凹凸のない平坦な基板面上においてソース／ドレイン電極を形成することができる。これにより、リソグラフィー技術と比較して解像度が不十分である塗布系材料を用いた印刷法を適用してソース／ドレイン電極を形成した場合であっても、ソース／ドレイン電極を精度良好にパターン形成することが可能になる。したがって、ボトムゲート型と比較して、ソース−ドレイン間の距離が高精度に制御されたトランジスタ特性の良好な薄膜トランジスタが得られる点において、トップゲート型が有利となる。
【０００５】
【非特許文献１】J. Vac. Sci. Technol. B (2002)  Vol. 20, p. 956（特にFig１．参照)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述したような有機薄膜トランジスタのデバイス性能は、有機半導体薄膜層の膜質によって大きく左右される。しかしながら、上述したような支持基板側から順に構成要素を積層形成する半導体装置の製造方法では、半導体薄膜層の上部に他の構成要素を形成する際に、有機半導体薄膜層に対してダメージが加わることが問題となっている。
【０００７】
特に、トップゲート型の有機薄膜トランジスタにおいては、半導体薄膜層上にゲート絶縁膜やゲート電極が順次形成されることになるが、一般にゲート絶縁膜材料の方が有機半導体薄膜層を構成する材料よりも、物理的・化学的に耐性が強い。このため、ゲート絶縁膜の成膜時には、その下地として存在する有機半導体薄膜層にダメージが入り易い。また、ゲート絶縁膜の成膜において、溶液状の塗布系材料を用いた塗布成膜を適用した場合であっても、塗布系材料中の溶剤が有機半導体薄膜層を溶かしてしまったり、有機半導体薄膜層の材料構成を変質させてしまう恐れがある。
【０００８】
そこで本発明は、基板上に設けた半導体薄膜層に対してダメージを与えることなく、この半導体薄膜層上にゲート絶縁膜やゲート電極を設けたトップゲート型の構成とすることが可能で、これにより半導体薄膜層を用いた半導体装置の信頼性の向上を図ることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の半導体装置の製造方法は、基板上に半導体薄膜層を介してゲート絶縁膜とゲート電極とがこの順に設けられた半導体装置の製造方法であって、次のように行うことを特徴としている。先ず、第１基板の一主面上にゲート電極を形成し、これを覆う状態でゲート絶縁膜を形成する。また、第２基板の一主面上または、先に形成したゲート絶縁膜上に半導体薄膜層を形成する。その後、半導体薄膜層の成膜表面を貼り合わせ面とし、かつゲート絶縁膜と半導体薄膜層とを狭持する状態で第１基板と第２基板とを貼り合わせる。しかる後、ゲート絶縁膜およびゲート電極側から第１基板を剥離除去する。
【００１０】
このような構成の半導体装置の製造方法では、Ａ）ゲート電極およびゲート絶縁膜がこの順に形成された第１基板と半導体薄膜層が形成された第２基板とが貼り合わせられるか、Ｂ）ゲート電極、ゲート絶縁膜、および半導体薄膜層がこの順に形成された第１基板に対して第２基板が貼り合わせられる。Ａ），Ｂ）何れの場合であっても、次に第１基板が剥離除去されることにより、第２基板上に、半導体薄膜層、ゲート絶縁膜、およびゲート電極がこの順で設けられた半導体装置が得られる。また、Ａ），Ｂ）何れの場合であっても、半導体薄膜層の成膜表面を貼り合わせ面としているため、貼り合わせ後において、第２基板上に半導体薄膜層を介して配置されるゲート絶縁膜やゲート電極の形成プロセスの影響が、半導体薄膜層に及ぶことはない。
【発明の効果】
【００１１】
以上説明したように本発明の半導体装置の製造方法によれば、ゲート絶縁膜やゲート電極の形成プロセスの影響が、下層に配置される半導体薄膜層に及ぶことはなく、したがって、第２基板上に設けられた半導体薄膜層の劣化を防止して特性が良好に保たれたトップゲート型の薄膜トランジスタを得ることが可能である。この結果、半導体装置の信頼性の向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した各実施形態を、断面工程図に基づいて説明する。ここでは、チャネル層として有機半導体薄膜層を用いたトップゲート型の薄膜トランジスタからなる半導体装置の製造方法を説明する。
【００１３】
＜第1実施形態＞
図１は、本発明の第１実施形態を説明するための断面図であり、以下この図に基づいて第１実施形態の製造方法を説明する。
【００１４】
先ず、図１（１）-aに示すように、第１基板１上に剥離層３を介して保護膜５を成膜する第１工程を行う。
【００１５】
ここで用いる第１基板１は、最終的には剥離除去される基板であるため、製造プロセスにおいて扱いやすい材料を用いて良く、シリコン基板、石英基板、ガラス基板、さらにはサファイア基板などの無機基板や、ポリエーテルスルフォン（ＰＥＳ）やポリエチレンナフタレート（ＰＥＮ）等の有機基板のうち、適宜選択された材料基板が用いられる。
【００１６】
また剥離層３は、以降の工程においてこの剥離膜３上に形成される構成要素に対して選択的な除去が可能である材料で構成されることとする。このような材料としては、ポリビニルアルコール（ＰＶＡ）、シアノエチルプルラン、ヒドロキシエチルスチロール、カルボキシメチルスチロール等の水溶性高分子が用いられる。また、金（Ａｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）等の金属や、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、さらには酸化インジウムスズ（ＩＴＯ）等の無機材料を用いることもできる。また、剥離層３としてはシランカップリング剤を用いてもよいし、剥離層３が剥離を容易にするために複数の層から構成されていてもよい。
【００１７】
このような材料からなる剥離層３の形成は、スピンコート法の他に、スタンプ法、インクジェット法、キャップコート、スクリーンプリント等のプリンティング技術を用いてもよい。また選択した材料によっては、真空蒸着法、スパッタ法、ＣＶＤ法などを用いても良い。ただし、プロセスのコストダウンを考慮すれば、スピンコート法やプリンティング技術を適用することが好ましい。
【００１８】
そして保護膜５は、半導体層の劣化となる要因、例えば水分、酸素などの半導体層への進入を防ぐためのガスバリア性を備えており、同時に以降のプロセスによる劣化を防ぐための物理・化学および機械的性質を持つ絶縁性材料からなる。このような保護膜５としては、ポリビニルピロリドン（ＰＶＰ）、ポリイミド、ポリパラキシリレン化合物等の有機絶縁膜、さらには窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）等の無機絶縁膜、さらにはこれらの有機絶縁膜と無機絶縁膜とを積層させた膜が用いられる。
【００１９】
このような材料からなる保護膜５の形成は、材料によって適する成膜方法を選択して行われることとし、表面平坦に形成されることとする。
【００２０】
次に、保護膜５上に、ゲート電極７をパターン形成する。このゲート電極７は、金（Ａｕ）、プラチナ（Ｐｔ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）等の金属材料、酸化インジウムスズ（ＩＴＯ）などの透明電極材料、銀ペーストなどの金属分散材料、ポリ(３，４-エチレンジオキシチオフェン)／ポリ(4-スチレンスルホナート)(ＰＥＤＯＴ／ＰＳＳ)や、ポリアニリンなどの導電性高分子が用いられる。ただし、剥離層３の除去において耐性を有する材料が選択されることとする。
【００２１】
このようなゲート電極７の形成は、レジストパターンの形成と、その後の電極材料膜の成膜と、レジストパターンの除去による電極材料膜の部分的除去とを順に行うリフトオフ法によって行っても良い。さらに、電極材料膜の成膜と、その後のレジストパターンの形成と、レジストパターンをマスクにした電極材料膜のパターンエッチングによって行っても良い。これらの形成方法において、電極材料膜の成膜は、選択した材料により、スピンコート法、プリンティング技術を適用した成膜方法、真空蒸着法、スパッタ法、ＣＶＤ法などが用いられる。また、プリンティング技術を適用し、成膜と同時にパターン形成を行うことが、プロセスのコストダウンの点からすれば好ましい。
【００２２】
以上の後、ゲート電極を覆う状態で、保護膜５上にゲート絶縁膜９を形成する。ゲート絶縁膜９は、ポリビニルフェノール、ポリイミド、ポリパラキシリレン、ポリメチルメタクリレート、ポリスチレン、ポリメチルスチレン等の有機絶縁材料や、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の無機絶縁材料、さらには有機材料と無機材料との複合絶縁材料など、絶縁性を有する材料であれば良い。
【００２３】
このようなゲート絶縁膜９の形成には、スピンコート法の他に、上述したプリンティング技術を適用しても良い。また無機材料であれば蒸着法やＣＶＤ法などを用いても良い。さらに、必要に応じてゲート絶縁膜１７の表面に対して素子特性向上などのための表面処理を行っても良い。
【００２４】
以上のようなゲート絶縁膜９の形成を、第１基板１上への部材形成の最終工程とする。
【００２５】
一方、図１（１）-bに示すように、第２基板１１を用意し、この第２基板１１上に保護膜１３を形成する工程を行う。
【００２６】
ここで用いる第２基板１１は、最終的に装置用の支持基板として残される基板であり、シリコン基板、石英基板、ガラス基板、さらにはサファイア基板などの無機基板や、ポリエーテルスルフォン（ＰＥＳ）やポリエチレンナフタレート（ＰＥＮ）等の有機基板のうち、目的に応じて適宜選択された材料基板が用いられる。また、基板１１としては単なる支持基板だけではなく、既に他の素子が設けられた基板も含むものとする。例えば、支持基板上に保護膜とパターン化された透明電極が備えられている場合などがある。
【００２７】
そしてこのような第２基板１１上に、必要に応じてその表面が酸素や水分の侵入を防止するガスバリア性を備えた保護膜１３を形成する。保護膜１３は必ずしもその表面が平坦であるとは限らないため、平坦化のための平坦化層を導入してもよい。さらにこの第２基板１１が、既に他の素子が設けられたものである場合、これらの素子を覆う状態で素子を保護し、かつガスバリア性を有する絶縁性の保護膜１３によって表面が覆われていることとが好ましい。
【００２８】
次に、保護膜１３上にソース／ドレイン電極１５を形成する。ソース／ドレイン電極１５は、上述したゲート電極９を構成する材料と同様の材料の中から選択した材料が用いられる。ただし、剥離層３の除去において耐性を有する材料が選択されることとする。そして、このようなソース／ドレイン電極１５形成は、上述したゲート電極９と同様の形成方法の中から選択した方法が適用される。
【００２９】
以上のようなソース／ドレイン電極１５は、保護膜１３上において配線として形成されており、その一部に他の部位が接続されていても構わない。例えば、複数の薄膜トランジスタのソース間が接続されていても良い。また、ここでの図示は省略したが、保護膜１３に形成した接続孔を介して、保護膜１３の成膜に先んじて第２基板上に形成された配線、電極等が接続されていても良い。
【００３０】
その後、ソース／ドレイン電極１５を覆う状態で、保護膜１３で覆われた第２基板１１上に、半導体薄膜層１７を形成する。この半導体薄膜層１７は、ペンタセン、ナフタセンなどのアセン類、ゼキシチオフェン、ポリ３ヘキシルチオフェン（Ｐ３ＨＴ）に代表されるポリチオフェンなどのチオフェン類、銅フタロシアニンなどのフタロシアニン化合物等の有機半導体材料を用いて構成される。このような半導体薄膜層１７の形成は、上述したゲート電極７と同様の形成方法の中から選択した方法が適用される。また、このような半導体薄膜層１７は、保護膜１３上の全面に形成されている必要はなく、少なくともソース／ドレイン電極１５に接続された状態で、ソース／ドレイン電極１５−１５間の保護膜１３上部分にパターン形成されていれば良い。
【００３１】
以上の後、図１（２）に示すように、ゲート絶縁膜９までが形成された第１基板１と、半導体薄膜層１７までが形成された第２基板１１とを貼り合わせる工程を行う。この際、第１基板１と第２基板１１とが最外面となり、これらの基板１−１１間にゲート絶縁膜９や半導体薄膜層１７が狭持されるように、第１基板１および第２基板１１を配置する。そして、ゲート絶縁膜９の表面９ａと、半導体薄膜層１７の成膜表面１７ａとを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。これにより、第１基板１と第２基板１１とを貼り合わせる。
【００３２】
この貼り合わせの工程は、グローブボックスや真空技術など公知の方法で制御された雰囲気中において行うことが好ましい。さらにこの工程で、例えば２枚の基板１−１１間の密着性を向上させるための熱を加えても構わない。また、素子動作に影響のない部位に、例えば樹脂や接着剤などの基板１−１１間の密着を向上させるための材料や構造を導入しても構わない。
【００３３】
次に、図１（３）に示すように、基板１を剥離層３から剥離することにより第１基板１を保護膜５上から除去する。この時、基板１が剥離層３から容易に剥離しない場合には、剥離層３を選択的に除去するなどの方法を用いることができる。この場合、剥離層３の除去には、例えばウェットエッチングなど公知の方法を適用することができる。この場合、保護膜５および第２基板１１、さらにはこれらの間に狭持された構成要素に対して、剥離層３のみを溶解させるようなエッチング溶液に、第１基板１側から剥離層３までを浸漬させることにより行われる。
【００３４】
上記において、エッチングが必要な場合、エッチング液としては、例えば、剥離層３がポリビニルアルコールで構成されている場合には、水が用いられる。また、剥離層３が金（Ａｕ）で構成されている場合には、ヨウ素を含有するＡｕエッチング液を用いる。そして、剥離層３がアルミニウム（Ａｌ）で構成されている場合には、燐酸を含有するＡｌエッチング液を用いる。また、剥離層３が酸化シリコン（ＳｉＯ2）で構成されている場合には、フッ化水素酸を含有するエッチング液を用いる。さらに、剥離層３が高分子材料で構成されている場合には、この高分子材料をのみ溶解させる溶剤を用いる。
【００３５】
以上のような剥離層３の選択的な除去により、第２基板１１を支持基板とし、この一主面上にソース／ドレイン電極１５、半導体薄膜層１７、ゲート絶縁膜９、ゲート電極７がこの順で形成されたトップゲートボトムコンタクト型の薄膜トランジスタが半導体装置１９として形成される。そして、この半導体装置１９は、上部が保護膜５で覆われたものとなる。尚、第１基板１が保護膜５に対して剥離除去されれば、保護膜５上に剥離層３が残っていても良い。
【００３６】
以上説明した第１実施形態の製造方法では、ゲート電極７およびゲート絶縁膜９がこの順に形成された第１基板１と、ソース／ドレイン電極１５および半導体薄膜層１７がこの順に形成された第２基板１１とが、半導体薄膜層１７の成膜表面１７ａを貼り合わせ面として貼り合わせられる。このため、第２基板１１上に、半導体薄膜層１７を介して配置されるゲート絶縁膜９やゲート電極７の形成プロセスの影響が、半導体薄膜層１７に及ぶことなく、トップゲート型の薄膜トランジスタが得られる。
【００３７】
この結果、半導体薄膜層１７の膜質を維持することができ、これを用いた半導体装置（薄膜トランジスタ）１９のトランジスタ特性が保たれて信頼性の向上を図ることが可能である。またこれと共に、半導体薄膜層１７にダメージを与えずに、トランジスタを構成するゲート絶縁膜９などの各構成部材が形成可能であることから、これらの構成部材１７，９，１５の成膜材料や成膜方法の選択性を拡張することが可能となる。
【００３８】
さらに、上述した第１実施形態の製造方法では、ソース／ドレイン電極１５が形成される第１基板１には、ゲート電極１３およびゲート絶縁膜１５が形成されておらず、これらの形成による凹凸形状のない、平坦な保護膜１３面上においてソース／ドレイン電極１５を形成することができる。したがって、例えば、印刷法等を適用した場合であっても、位置精度および形状精度の高いソース／ドレイン電極１５の形成を行うことが可能になる。これにより、半導体装置１９におけるトランジスタ特性の安定性を図り、装置性能を向上させることができる。
【００３９】
また、２枚の基板１，１１上に、それぞれ半導体装置１９の構成部材を形成するため、１枚の基板上に全ての構成部材を順次形成する方法と比較して、生産性の向上、生産スピードの向上を見込むことができる。さらに、２枚の基板１，１１の貼り合わせに失敗した場合でも、特に溶液に弱い有機半導体層を持たない第１基板側の基板を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
【００４０】
＜第２実施形態＞
図２は、本発明の第２実施形態を説明するための断面図である。この図に示す第２実施形態の製造方法は、図１を用いて説明した第１実施形態の製造方法の変形例であり、半導体薄膜層１７を第１基板１側に形成することのみが第１実施形態と異なる点である。
【００４１】
すなわち、図２（１）-aに示すように、第１基板１上には、第１実施形態と同様の手順で、剥離層３、保護膜５、ゲート電極７、およびゲート絶縁膜９までをこの順に形成した後、ゲート絶縁膜９上に、半導体薄膜１７を形成する。半導体薄膜層１７の形成は、第１実施形態で説明したと同様に行うことができる。
【００４２】
一方、図２（１）-bに示すように、第２基板１１上には、第１実施形態と同様の手順で、保護膜１３、およびソース／ドレイン電極１５までをこの順に形成する。
【００４３】
以上の後には、ここでの図示は省略したが、半導体薄膜層１７の成膜表面１７ａと、保護膜１３およびソース／ドレイン電極１５の表面とを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。これにより、第１基板１と第２基板１１とを貼り合わせる。この際、必要に応じて加熱を行う場合や、密着性を向上させるための処理を行う場合があることは、第１実施形態と同様である。
【００４４】
またその後に、剥離層３の除去により、第１基板１を保護膜５から剥離除去する工程は、第１実施形態で図１（３）を用いて説明したと同様に行う。
【００４５】
以上により、第１実施形態と同様に、第２基板１１を支持基板とし、この一主面上にソース／ドレイン電極１５、半導体薄膜層１７、ゲート絶縁膜９、ゲート電極７がこの順で形成されたトップゲートボトムコンタクト型の薄膜トランジスタが半導体装置１９として形成される。そして、この半導体装置１９は、上部が保護膜５で覆われたものとなる。
【００４６】
以上説明した第２実施形態の製造方法では、ゲート電極７、ゲート絶縁膜９、および半導体薄膜層１７がこの順に形成された第１基板１と、ソース／ドレイン電極１５が形成された第２基板１１とが、半導体薄膜層１７の成膜表面１７ａを貼り合わせ面として貼り合わせられる。このため、第１実施形態と同様に、第２基板１１上に、半導体薄膜層１７を介して配置されるゲート絶縁膜９やゲート電極７の形成プロセスの影響を、半導体薄膜層１７に及ぼすことなく、トップゲート型の薄膜トランジスタが得られる。
【００４７】
この結果、第１実施形態と同様に、半導体薄膜層１７の膜質を維持することができ、これを用いた半導体装置（薄膜トランジスタ）１９のトランジスタ特性が保たれて信頼性の向上を図ることが可能であり、また半導体薄膜層１７以外の各構成要素の成膜材料や成膜方法の選択性を拡張することが可能となる。
【００４８】
さらに、上述した第２実施形態の製造方法でも、ソース／ドレイン電極１５が形成される第１基板１には、ゲート電極７およびゲート絶縁膜９が形成されておらず、平坦な保護膜１３面上においてソース／ドレイン電極１５を形成することができるため、位置精度および形状精度の高いソース／ドレイン電極１５の形成を行うことが可能であり、第１実施形態と同様に、半導体装置１９におけるトランジスタ特性の安定性を図り、装置性能を向上させることができる。
【００４９】
また、第１実施形態と同様に、２枚の基板１，１１上に、それぞれ半導体装置１７の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また２枚の基板１，１１の貼り合わせに失敗した場合でも、一方の基板側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
【００５０】
＜第３実施形態＞
図３は、本発明の第３実施形態を説明するための断面図であり、以下この図に基づいて第３実施形態の製造方法を説明する。
【００５１】
先ず、図３（１）-aに示すように、第１基板１上に剥離層３を介して保護膜５を成膜し、さらにゲート電極７を形成してこれをゲート絶縁膜９で覆う工程までを、第１実施形態と同様に行う。
【００５２】
その後、このゲート絶縁膜９上に、ソース／ドレイン電極１５を形成する。ソース／ドレイン電極１５の形成は、第１実施形態で説明したと同様に行うことができる。
【００５３】
一方、図３（１）-bに示すように、第２基板１１を用意し、この第２基板１１上に保護膜１３を形成するまでを第１実施形態と同様に行う。
【００５４】
その後、この保護膜１３上に、半導体薄膜層１７を成膜する。半導体薄膜層１７の成膜は、第１実施形態で説明したと同様に行うことができる。
【００５５】
以上の後、図３（２）に示すように、ソース／ドレイン電極１５までが形成された第１基板１と、半導体薄膜層１７までが形成された第２基板１１とを貼り合わせる工程を行う。この際、第１基板１と第２基板１１とが最外面となり、これらの基板１−１１間に半導体薄膜層１７やゲート絶縁膜９が狭持されるように、第１基板１および第２基板１１を配置する。そして、半導体薄膜層１７の成膜表面１７ａと、ゲート絶縁膜９およびソース／ドレイン電極１５の表面とを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。この際、必要に応じて加熱することは、第１実施形態と同様である。
【００５６】
次に、図３（４）に示すように、剥離層３を除去することにより、保護膜５上から第１基板１を剥離除去する。この工程は、第１実施形態で図１（３）を用いて説明したと同様に行う。
【００５７】
以上により、第２基板１１を支持基板とし、この一主面上に半導体薄膜層１７、ソース／ドレイン電極１５、ゲート絶縁膜９、およびゲート電極７がこの順で形成されたトップゲートトップコンタクト型の薄膜トランジスタが半導体装置１９’として形成される。そして、この半導体装置１９’は、上部が保護膜５で覆われたものとなる。
【００５８】
このような第３実施形態の製造方法であっても、ゲート電極７、ゲート絶縁膜９、およびソース／ドレイン電極１５がこの順に形成された第１基板１と、半導体薄膜層１７が形成された第２基板１１とが、半導体薄膜層１７の成膜表面１７ａを貼り合わせ面として貼り合わせられる。このため、第２基板１１上に、半導体薄膜層１７を介して配置されるソース／ドレイン電極、ゲート絶縁膜９やゲート電極７の形成プロセスの影響を、半導体薄膜層１７に及ぼすことなく、トップゲート型の薄膜トランジスタが得られる。したがって、他の実施形態と同様に、半導体薄膜層１７を用いた半導体装置（薄膜トランジスタ）１９’のトランジスタ特性が保たれて信頼性の向上を図ることが可能であると共に、半導体薄膜層１７以外の他の構成要素の成膜材料や成膜方法の選択性を拡張することが可能となる。
【００５９】
また、第１実施形態と同様に、２枚の基板１，１１上に、それぞれ半導体装置１９’の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また２枚の基板１，１１の貼り合わせに失敗した場合でも、一方の基板側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
【００６０】
＜第４実施形態＞
図４は、本発明の第４実施形態を説明するための断面図である。この図に示す第４実施形態の製造方法は、図３を用いて説明した第３実施形態の製造方法の変形例であり、半導体薄膜層１７を第１基板１側に形成するところのみが第３実施形態と異なる点である。
【００６１】
すなわち、図４（１）-aに示すように、第１基板１上には、第３実施形態と同様の手順で、剥離層３、保護膜５、ゲート電極７、ゲート絶縁膜９、およびソース／ドレイン電極１５までをこの順に形成する。
【００６２】
その後、これらのソース／ドレイン電極１５を覆う状態でゲート絶縁膜９上に半導体薄膜層１７を形成する。半導体薄膜層１７の形成は、第１実施形態で説明したと同様に行うことができる。
【００６３】
一方、図４（１）-bに示すように、第２基板１１上には、保護膜１３のみを形成しておく。
【００６４】
以上の後には、ここでの図示は省略したが、半導体薄膜層１７の成膜表面１７ａと、保護膜１３の表面１３ａとを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。これにより、第１基板１と第２基板１１とを貼り合わせる。この際、必要に応じて加熱することは、第１実施形態と同様である。
【００６５】
またその後に第１基板１を剥離除去する工程は、第１実施形態で図１（３）を用いて説明したと同様に行う。
【００６６】
以上により、第３実施形態と同様に、第２基板１１を支持基板とし、この一主面上に半導体薄膜層１７、ソース／ドレイン電極１５、ゲート絶縁膜９、およびゲート電極７がこの順で形成されたトップゲートトップコンタクト型の薄膜トランジスタが半導体装置１９’として形成される。そして、この半導体装置１９’は、上部が保護膜５で覆われたものとなる。
【００６７】
このような第４実施形態の製造方法であっても、ゲート電極７、ゲート絶縁膜９、ソース／ドレイン電極１５、および半導体薄膜層１７がこの順に形成された第１基板１と、第２基板１１とが、半導体薄膜層１７の成膜表面１７ａを貼り合わせ面として貼り合わせられる。このため、第２基板１１上に、半導体薄膜層１７を介して配置されるソース／ドレイン電極、ゲート絶縁膜９やゲート電極７の形成プロセスの影響を、半導体薄膜層１７に及ぼすことなく、トップゲート型の薄膜トランジスタが得られる。したがって、他の実施形態と同様に、半導体薄膜層１７を用いた半導体装置（薄膜トランジスタ）１９’のトランジスタ特性が保たれて信頼性の向上を図ることが可能であると共に、半導体薄膜層１７以外の他の構成要素の成膜材料や成膜方法の選択性を拡張することが可能となる。
【００６８】
また、第１実施形態と同様に、２枚の基板１，１１上に、それぞれ半導体装置１９’の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また２枚の基板１，１１の貼り合わせに失敗した場合でも、一方の基板側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
【００６９】
尚、上述した各実施形態においては、半導体薄膜層１７が有機半導体からなる場合を例示したが、本発明の製造方法は、半導体薄膜層１７を無機材料で構成した場合にも適用可能であり、同様の効果を得ることができる。
【００７０】
また、上述した本発明において、第１基板上に形成された半導体薄膜層の成膜表面を貼り合わせ面として、この貼り合わせ面に第２基板を貼り合わせる手順は、例えば有機電界発光素子の製造工程にも適用できる。
【００７１】
有機電界発光素子は、陽極と陰極との間に、少なくとも発光層を備えた積層構造の有機薄膜層（有機半導体薄膜層）を狭持してなる発光素子である。このような構成の有機電界発光素子に対して、上述した貼り合わせ方法を適用する場合、一方の基板上に陽極を形成し、他方の基板上に陰極を形成しておく。これらの陽極および陰極のどちらか一方は、予め基板に形成された画素駆動用の薄膜トランジスタに接続されていても良い。そして、陽極または陰極が形成されたどちらか一方の基板上に、有機薄膜層を形成する。その後、有機薄膜層の成膜表面を貼り合わせ面とし、かつ陽極と陰極との間に有機薄膜層が狭持されるように、２枚の基板を貼り合わせる工程を行う。
【００７２】
以上のような手順によって、陽極と陰極との間に有機薄膜層を狭持してなる有機電界発光素子が得られる。この有機電界発光素子は、２枚の基板間に狭持された完全固体型として形成される。
【００７３】
このような有機電界発光素子の製造方法によれば、有機薄膜層の成膜表面を貼り合わせ面として、陽極や陰極が形成された２枚の基板が貼り合わせられる。このため、陽極や陰極、またはこれらに接続された薄膜トランジスタの形成プロセスの影響を、極薄い積層構造で形成された有機薄膜層に及ぼすことなく、有機電界発光素子が得られる。
【００７４】
これにより、有機電界発光素子の有機薄膜層における発光不良の発生を防止できると共に、この有機電界発光素子を配列形成してなる表示装置における表示特性の向上を図ることが可能になる。
【図面の簡単な説明】
【００７５】
【図１】第１実施形態の製造方法を示す断面工程図である。
【図２】第２実施形態の製造方法を示す断面図である。
【図３】第３実施形態の製造方法を示す断面工程図である。
【図４】第４実施形態の製造方法を示す断面図である。
【図５】従来の技術を説明するための断面図である。
【符号の説明】
【００７６】
１…第１基板、７…ゲート電極、９…ゲート絶縁膜、１５…ソース／ドレイン電極、１７…半導体薄膜層、１７ａ…成膜表面、１１…第２基板、１９，１９’…半導体装置（薄膜トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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