(57)【要約】【課題】  正常なメモリセルを過消去状態に導く相互インダクタンス不良の不良メモリセルを検出する不揮発性半導体記憶装置のテスト方法を提供する。また、検出された不良メモリセルを冗長救済する不揮発性半導体記憶装置を提供する。【解決手段】  フローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを備えた不揮発性半導体記憶装置のテスト方法であって、消去動作後に、制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、各ドレイン電流からメモリセルの相互コンダクタンスまたは対応する相当値を求め、予め設定された所定の基準値と比較し、相互コンダクタンスまたは対応する相当値が基準値以下の場合にメモリセルが相互コンダクタンス不良であると判定する。【選択図】        図４
2007102933.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置のテスト方法であって、
前記メモリセルアレイに対する消去動作後に、前記メモリセルの制御ゲートに印加する制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、前記各ドレイン電流から前記メモリセルの相互コンダクタンスまたは対応する相当値を求める第１相互コンダクタンス算出工程と、
前記相互コンダクタンスまたは対応する相当値と予め設定された所定の基準値とを比較し、前記相互コンダクタンスまたは対応する相当値が前記基準値以下の場合に前記メモリセルが相互コンダクタンス不良であると判定する第１判定工程と、を実行することを特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項２】
前記第１判定工程において前記相互コンダクタンス不良の不良メモリセルが検出された場合に、前記不良メモリセルの前記相互コンダクタンスまたは対応する相当値を記憶する記憶工程と、
前記不良メモリセルとビット線を共有し列方向に隣接する隣接メモリセルの少なくとも一方に対し、前記隣接メモリセルの制御ゲートに印加する制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、前記各ドレイン電流から前記隣接メモリセルの相互コンダクタンスまたは対応する相当値を求める第２相互コンダクタンス算出工程と、
前記隣接メモリセルの前記相互コンダクタンスまたは対応する相当値と、前記不良メモリセルの前記相互コンダクタンスまたは対応する相当値とを比較し、前記隣接メモリセルの前記相互コンダクタンスまたは対応する相当値が、前記不良メモリセルの前記相互コンダクタンスまたは対応する相当値から所定の範囲内にある場合に、前記隣接メモリセルを相互コンダクタンス不良であると判定する第２判定工程と、を実行することを特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置のテスト方法において、前記相互コンダクタンス不良と判定されたメモリセルであって、列方向に隣接する１対の不良メモリセルが、予め用意された所定の冗長メモリ領域の内の同一列の２つの冗長メモリセルで置換されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記所定の冗長メモリ領域が、少なくとも２つの冗長行で構成されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記所定の冗長メモリ領域が、少なくとも１つの冗長列で構成されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、
請求項１に記載の第１相互コンダクタンス算出工程、若しくは、請求項２に記載の第２相互コンダクタンス算出工程における前記制御ゲートに印加する電圧を微調整する回路と、前記相互コンダクタンスまたは対応する相当値を算出する算出回路を内蔵することを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第１相互コンダクタンス算出工程若しくは前記第２相互コンダクタンス算出工程において算出した結果を記憶する記憶手段を備えることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み・消去が可能なフラッシュメモリやＥＥＰＲＯＭ等の不揮発性半導体記憶装置及びそのテスト方法に関し、相互コンダクタンス不良の不良メモリセルの検出方法、及び、検出された不良メモリセルに対する冗長救済を行う不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、電気的に書き換え可能な不揮発性半導体記憶装置の１つとして、フラッシュメモリが知られている。このフラッシュメモリには、全ビットを同時に消去する一括消去型のものと、例えば５１２Ｋビット等を１ブロックとしてブロック単位で消去するブロック消去型のものがある。これらはバイト単位での書き換えはできないが、１個のメモリトランジスタで１個（１ビット：ｂｉｔ）のメモリセルを構成することができるため、安価な不揮発性半導体記憶装置として知られている。
【０００３】
図９（ａ）は、上記フラッシュメモリのメモリセルの断面構造を示しており、Ｐ型基板４１上にマトリクス状にメモリセルが配置されたメモリセルアレイが形成されている。一方のＮ＋拡散層はメモリセルのドレイン４２となり、他方のＮ＋拡散層はメモリセルのソース４３となる。このメモリセルアレイは、ドレイン４２がビット線に接続され、ソース４３がソース線に接続されており、制御ゲート４４がワード線に接続されている。フローティングゲート４５は、周囲を絶縁膜４６、４７で囲まれた構成になっており、書き込み処理によって電子を蓄積し、電源をＯＦＦした後でも電子を保持する構成である一方、消去処理により蓄積した電子を放出する構成となっている。絶縁膜４６は、酸化膜で形成されており、トンネル酸化膜とも称される。尚、ドレイン４２に加える電圧をＶｄ、ソース４３に加える電圧をＶｓ、制御ゲート４４に加える電圧をＶｇと表し、ドレイン４２からソース４３に流れる電流をＩｄと表す。
【０００４】
図９（ｂ）は、図９（ａ）に示したメモリセルのＩｄ−Ｖｇ特性について、一般的な例を示している。図（ｂ）に示すように、消去状態のメモリセルの閾値電圧（以下、適宜ＶＴＨと称す）はＶＴＨＥ、書き込み状態のメモリセルの閾値電圧は、消去状態の閾値電圧ＶＴＨＥよりも高い電圧ＶＴＨＰとなる。ここで、Ｉｔｈは閾値電圧ＶＴＨを規定するための基準電流値である。
【０００５】
図９（ｃ）は、上記メモリセルの閾値電圧分布の一例を示している。図９（ｃ）において、領域Ａの閾値電圧分布は書き込み状態における閾値電圧分布であり、閾値電圧ＶＴＨＰの分布の一例を示している。領域Ｂは製品規格領域である。領域Ｃの閾値電圧分布は消去状態における閾値電圧分布であり、閾値電圧ＶＴＨＥの一例を示している。領域Ｄは過消去状態と判定される領域であり、メモリが正常に動作するためには、閾値電圧ＶＴＨがこの領域Ｄ内に存在することは禁止されている。この理由を以下に説明する。
【０００６】
例えば、閾値電圧ＶＴＨが一定（ＶＴＨＲ）である基準セル（以下、ＳＲＣと表す）に流れるドレイン電流と、メモリセルに流れるドレイン電流とを比較して、そのメモリセルの“１”（消去状態）及び“０”（書き込み状態）を判定する場合、図９（ｂ）に示すように、書き込み状態の場合の閾値電圧ＶＴＨＰはＶＴＨＲ＜ＶＴＨＰ、消去状態の場合の閾値電圧ＶＴＨＥはＶＴＨＥ＜ＶＴＨＲとなる。しかし、製品を安定動作させるために、例えば、書き込み状態の閾値電圧ＶＴＨＰは（ＶＴＨＲ＋α）＜ＶＴＨＰ、消去状態の閾値電圧ＶＴＨＥはＶＴＨＥ＜（ＶＴＨＲ−β）というように、ある程度のマージンを持たせた条件が設定される。更に、消去状態の閾値電圧ＶＴＨＥについては、０Ｖ＜ＶＴＨＥ＜（ＶＴＨＲ−β）という条件が必要であり、図９（ｃ）に点線で示すように、領域Ｄ内に閾値電圧ＶＴＨＥが存在してはいけない。なぜなら、各メモリセルのドレイン側は共通のビット線に接続されているため、同一のビット線上につながる他のメモリセルの読み出しを妨げることになるからである。一般的に、このような状態は過消去状態（オーバーイレース）と称されている。
【０００７】
このようなオーバーイレースを起こしたメモリセルは特別な手段を施さないと回復させることはできず、通常、ユーザ側でこれを行うことは困難であるため、製造者側でオーバーイレースを検査することが必要である。
【０００８】
このための方法として、通常の一括消去後に追加消去を行うか、または、高電圧での追加消去を行ってメモリセルに過剰の消去ストレスを与え、過消去状態となったメモリセルをスクリーニングする方法がある（例えば、特許文献１参照）。具体的には、図１０のテストフローに示すように、先ず、Ｖｐｐに消去電圧をセットし（ステップＳ５１）、消去信号を入力して（ステップＳ５２）通常の一括消去処理（ステップＳ５３）を実行する。その後、追加の消去信号を入力して（ステップＳ５９）追加の消去処理（ステップＳ６０）を行う。更にその後、ＣＢテスト（ステップＳ５４）による過消去不良判定を行い、ブランクチェック（ステップＳ５５）によるＰＡＳＳ／ＦＡＩＬ判定を実施することにより、消去時のストレスを強くし、過消去ビットを検出し易くしている。効果として、過消去傾向を潜在的に有するビットの早期、且つ、完全なスクリーニングが実施でき、不揮発性半導体記憶装置の信頼性が向上する。
【０００９】
また、ブランクチェック後に消去パルスを複数回印加することによって、オーバーイレースし易いメモリセルにオーバーイレースを起こさせて、これをスクリーニング、若しくは冗長回路との置換を行う方法が開示されている（例えば、特許文献２参照）。
【００１０】
【特許文献１】特開平６−１９６０００号公報
【特許文献２】特開平８−３６８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記特許文献１及び特許文献２の方法では、過消去状態となったメモリセルを検出することはできるが、例えば、図１１（ｂ）の実線６１に示すようなドレイン電流とゲート電圧間のＩｄ−Ｖｇ特性が略線形ではなく所定の高電圧領域においてなまった形状となるメモリセル、即ち、相互コンダクタンス不良の不良メモリセルがメモリセルアレイ上に存在する場合、これを検出することができないという問題があった。このような相互コンダクタンス不良の不良メモリセルは、正常なメモリセルを過消去状態に導く原因となるため、適切に検出できる技術が望まれている。
【００１２】
具体的には、例えば、図１１（ａ）に示すようなＮＯＲ型フラッシュのメモリセルの構造において、メタル配線４８とドレイン４２のコンタクト部分は、通常、金属等で埋まっているが、例えば、この部分にプロセス上の問題または劣化によって空洞４９が生じることがある。この場合、図１１（ｃ）の等価回路に示すように、読み出し時に空洞４９がメモリセル６３のドレイン側に直列に挿入される抵抗成分６２となってドレイン電流Ｉｄが流れ難くなる。この結果、図１１（ｂ）の実線６１で示すように、そのメモリセルのＩｄ−Ｖｇ特性が鈍ってくる。また、通常、このような欠陥が生じた場合は、ドレイン４２を共有する隣接する２つのメモリセルの両方ともＩ−Ｖ特性がなまった相互コンダクタンス不良の不良メモリセルとなる。
【００１３】
また、図１１（ａ）において、ドレイン部分に製造上の問題により抵抗成分５０が発生した場合には、このメモリセルの消去状態におけるＩｄ−Ｖｇ特性は、図１１（ｂ）に実線６１で示すように、Ｉｄ−Ｖｇ特性が所定の高電圧領域においてなまった頭打ちの形状となる。尚、通常、このような欠陥が生じた場合は、欠陥が生じた１つのメモリセルのみがＩｄ−Ｖｇ特性がなまった相互コンダクタンス不良の不良メモリセルとなる。
【００１４】
このような相互コンダクタンス不良の不良メモリセルを含む不揮発性半導体記憶装置において、全ビットまたはブロック単位で一括消去する際には、不良メモリセルを消去するために通常よりも多くの消去パルスを印加する必要があり、結果として時間がかかるばかりでなく、正常なメモリセルを過消去状態に導いてしまうという不具合が生じる虞がある。上記特許文献１の図１０に示すテストフローにおいては、追加の消去処理（ステップＳ６０）を行った場合、過消去不良判定ＣＢで検出されるものは、本来、正常なメモリセルであり、相互コンダクタンス不良の不良メモリセルを検出することはできない。従って、根本的な原因を的確に検出できないため、適切な救済手段を実施することができず、歩留りの向上を図ることが困難であるという問題があった。
【００１５】
本発明は上記の問題に鑑みてなされたものであり、その目的は、正常なメモリセルを過消去状態に導く相互インダクタンス不良の不良メモリセルを検出することができる不揮発性半導体記憶装置のテスト方法を提供する点にある。また、不揮発性半導体記憶装置のテスト方法で検出された不良メモリセルを冗長救済する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置のテスト方法は、チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置のテスト方法であって、前記メモリセルアレイに対する消去動作後に、前記メモリセルの制御ゲートに印加する制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、前記各ドレイン電流から前記メモリセルの相互コンダクタンスまたは対応する相当値を求める第１相互コンダクタンス算出工程と、前記相互コンダクタンスまたは対応する相当値と予め設定された所定の基準値とを比較し、前記相互コンダクタンスまたは対応する相当値が前記基準値以下の場合に前記メモリセルが相互コンダクタンス不良であると判定する第１判定工程と、を実行することを特徴とする。
【００１７】
更に、上記特徴の本発明に係る不揮発性半導体記憶装置のテスト方法は、前記第１判定工程において前記相互コンダクタンス不良の不良メモリセルが検出された場合に、前記不良メモリセルの前記相互コンダクタンスまたは対応する相当値を記憶する記憶工程と、前記不良メモリセルとビット線を共有し列方向に隣接する隣接メモリセルの少なくとも一方に対し、前記隣接メモリセルの制御ゲートに印加する制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、前記各ドレイン電流から前記隣接メモリセルの相互コンダクタンスまたは対応する相当値を求める第２相互コンダクタンス算出工程と、前記隣接メモリセルの前記相互コンダクタンスまたは対応する相当値と、前記不良メモリセルの前記相互コンダクタンスまたは対応する相当値とを比較し、前記隣接メモリセルの前記相互コンダクタンスまたは対応する相当値が、前記不良メモリセルの前記相互コンダクタンスまたは対応する相当値から所定の範囲内にある場合に、前記隣接メモリセルを相互コンダクタンス不良であると判定する第２判定工程と、を実行することを特徴とする。
【００１８】
本発明に係る不揮発性半導体記憶装置のテスト方法によれば、メモリセルアレイに対する消去動作後に、メモリセルの制御ゲートに印加する制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、各ドレイン電流からメモリセルの相互コンダクタンスまたは対応する相当値を求め、所定の基準値と比較し、相互コンダクタンスまたは対応する相当値が基準値以下の場合にメモリセルが相互コンダクタンス不良であると判定するので、従来技術では検出不可能な相互コンダクタンス不良を検出することが可能になる。また、メモリセルの制御ゲートには書き込み・消去用電源端子から電圧Ｖｐｐを供給するので、任意に電圧値を変化させることができる。
【００１９】
また、本発明に係る不揮発性半導体記憶装置のテスト方法において、不良メモリセルの相互コンダクタンスまたは対応する相当値を予め記憶しておき、不良メモリセルと同様に、隣接メモリセルの相互コンダクタンスまたは対応する相当値を求め、隣接メモリセルの相互コンダクタンスまたは対応する相当値が、不良メモリセルの相互コンダクタンスまたは対応する相当値から所定の範囲内にある場合に、隣接メモリセルを相互コンダクタンス不良であると判定する構成にすれば、不良メモリセルの列方向に隣接するメモリセルに対しても、相互コンダクタンス不良か否かの判定を行うことができる。これによって、１対のメモリセルが相互コンダクタンス不良となる場合にも、適切に相互コンダクタンス不良を判定できる。
【００２０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置のテスト方法において、前記相互コンダクタンス不良と判定されたメモリセルであって、列方向に隣接する１対の不良メモリセルが、予め用意された所定の冗長メモリ領域の内の同一列の２つの冗長メモリセルで置換されていることを第１の特徴とする。
【００２１】
更に、上記特徴の本発明に係る不揮発性半導体記憶装置は、前記所定の冗長メモリ領域が、少なくとも２つの冗長行で構成されることを特徴とする。
【００２２】
また、上記第１特徴の本発明に係る不揮発性半導体記憶装置は、前記所定の冗長メモリ領域が、少なくとも１つの冗長列で構成されることを特徴とする。
【００２３】
本発明に係る不揮発性半導体記憶装置によれば、相互コンダクタンス不良と判定されたメモリセルであって、列方向に隣接する１対の不良メモリセルに対し、冗長救済を同時に行うことができる。更に、ドレインを共有する１対の不良メモリセルの場合、２つの冗長行、若しくは、１つの冗長列を使って冗長救済を行うことができる。これにより、相互コンダクタンス不良と判定された１対の不良メモリセルに対する冗長救済を同時に行うことが可能となる。
【００２４】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、請求項１に記載の第１相互コンダクタンス算出工程、若しくは、請求項２に記載の第２相互コンダクタンス算出工程における前記制御ゲートに印加する電圧を微調整する回路と、前記相互コンダクタンスまたは対応する相当値を算出する算出回路を内蔵することを特徴とする。
【００２５】
更に、上記特徴の本発明に係る不揮発性半導体記憶装置は、前記第１相互コンダクタンス算出工程若しくは前記第２相互コンダクタンス算出工程において算出した結果を記憶する記憶手段を備えることを特徴とする。
【００２６】
本発明に係る不揮発性半導体記憶装置によれば、内蔵の回路で別途回路を設ける必要なく、従来技術では検出不可能な相互コンダクタンス不良を検出することが可能になる。
【発明の効果】
【００２７】
本発明に係る不揮発性半導体記憶装置のテスト方法によれば、メモリセルアレイに対する消去動作後に、メモリセルの制御ゲートに印加する制御ゲート電圧を変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、各ドレイン電流からメモリセルの相互コンダクタンスまたは対応する相当値を求め、所定の基準値と比較し、相互コンダクタンスまたは対応する相当値が基準値以下の場合にメモリセルが相互コンダクタンス不良であると判定するので、従来技術では検出不可能であった相互コンダクタンス不良を効率よく的確に検出することが可能になる。
【００２８】
また、本発明に係る不揮発性半導体記憶装置のテスト方法において、不良メモリセルの列方向に隣接するメモリセルに対しても、相互コンダクタンス不良か否かの判定を行うことにより、ペアの相互コンダクタンス不良を効率よく検出することができる。
【００２９】
更に、本発明に係る不揮発性半導体記憶装置によれば、本発明に係る不揮発性半導体記憶装置のテスト方法において不良メモリセルの列方向に隣接するメモリセルに対しても相互コンダクタンス不良か否かの判定を行うことにより検出した１対の不良メモリセルに対して、２つの冗長行、若しくは１つの冗長列を用いて置換することにより、工程上で生じた欠陥、それによる品質上の不具合を効率よく救済することができる。これによって、従来技術では相互コンダクタンス不良を的確に検出できないために救済ができなかった不良メモリセルに対する救済が可能となり、歩留りの向上を図ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る不揮発性半導体記憶装置及びそのテスト方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３１】
先ず、本発明装置の回路構成について図１〜図３を基に説明する。ここで、図１は、本発明装置におけるデータ入出力動作に係る回路構成を示す概略ブロック図である。この本発明装置６０は、チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成された絶縁ゲート型メモリトランジスタからなるメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイ６を備えている。尚、メモリセル３２は、図９（ａ）に示す従来技術と同じ構造である。メモリセルの制御ゲートは、ワード線デコーダ４に接続されたワード線に接続され、ドレインはビット線デコーダ５に接続されたビット線に接続され、ソースはソース線に接続されている。また、メモリセルアレイ６は、その一部（１ビット分）に閾値電圧が一定の基準値セルＳＲＣを備えており、基準値セルＳＲＣには、回路用電源端子２１からＳＥＬＥＣＴ回路２８及び書き込み・消去用高電圧回路１４を介して電源電圧Ｖｃｃが与えられる。
【００３２】
図２は、本発明装置におけるデータ読み出し回路の構成例を示している。図２に示すように、本発明装置は、メモリセル３２、基準値セルＳＲＣ３３、メモリセル３２に流れるドレイン電流Ｉｄ（ＡＲＲ）及び基準値セル３３に流れるドレイン電流Ｉｄ（ＳＲＣ）の大小を比較するコンパレータの一種であるセンスアンプ３１を備えてなる。尚、基準値セルＳＲＣ３３は、本来、リードベリファイやプログラムリードの際に使用されるものであり、図３に実線ＳＲＣで示す特性を有し、その閾値電圧ＶＴＨＲは一定に設定されている。図２のメモリセル３２及び基準値セル３３のソース側は接地され、ドレイン側にはセンスアンプ３１及び抵抗３４が接続され、電源電圧Ｖｃｃが供給されている。
【００３３】
そして、図２の各メモリセル３２及び基準値セルＳＲＣ３２の各制御ゲートへは、図１に示すように、電源と供給電圧を調整可能なＤ／Ａコンバータとをスイッチの切り替えで選択及び接続できるようにハードウェアを構成し、選択及び接続のアルゴリズムを予めマイクロコードストレージ１３に格納してあるので、該アルゴリズムを実行することにより電源とＤ／Ａコンバータの切り替えを制御することができる。具体的には、図２のメモリセル３２の制御ゲートに対しては、電圧Ｖｐｐを供給するために、図１に示すように、外部電源端子（書き込み・消去用電源端子）２０または供給電圧調整可能なＤ／Ａコンバータ２４を、ＳＥＬＥＣＴ回路２５により選択的に切り替えて接続することができる。また、基準値セルＳＲＣ３３の制御ゲートに対しても、図１に示すように、電圧Ｖｃｃを供給する内部電源端子（回路用電源端子）２１または供給電圧調整可能なＤ／Ａコンバータ２７を、ＳＥＬＥＣＴ回路２８により選択的に切り替えて接続することができる。更に、電圧の供給量はＶｐｐ電圧調整用入力端子２３及びＶｃｃ電圧調整用入力端子２６によって制御することができる。このように構成された本実施形態の不揮発性半導体記憶装置によれば、各制御ゲートに供給する電圧を微調整することができる。
【００３４】
この本発明装置６０において、カスタマモードでは、書き込み、消去または読み出しの各コマンドがデータ端子１８、アドレス端子１及びコントロール端子１９から入力されると、コマンド情報が入力バッファ１６及びデータラッチ１５を介してコマンドステートマシン１０に入力される。また、アドレス情報は入力バッファ２及びアドレスラッチ３を介してインターフェースレジスタ１２に入力される。そして、インターフェースレジスタ１２を介して書き込み・消去用高電圧回路１４を立ち上げてメモリセルアレイ６に対して書き込み処理または消去処理を実行する。ここで、入力されたコマンドがアルゴリズムを使用するコマンドである場合には、ライトステートマシン１１を用いて、マイクロコードストレージ１３に格納してあるカスタマルゴリズムに従ってそのアルゴリズムを実行する。この動作が完了すると、ライトステートマシン１１により、その結果がステータスレジスタ９に格納される。相互コンダクタンス不良と判定された不良メモリセルのドレイン電流の勾配値は、勾配値格納レジスタ６４に格納される。ユーザはその結果を出力ＭＵＸ７及び出力バッファ１７を介してデータ端子１８から得ることができる。
【００３５】
一方、不良メモリセルを予め用意された所定の冗長メモリ領域を用いて冗長救済するために、冗長メモリ領域として、冗長行回路２９及び冗長列回路３０が用意されている。そして、不良メモリセルを冗長救済するためのテストモードにおいては、マイクロコードストレージ１３に書き込まれたテスト専用のアルゴリズムを実行することにより、カスタマモードと同様の経路で、メモリセルアレイ６の不良メモリセルの接続されたワード線と冗長行回路２９との置換、或いはメモリセルアレイ６の不良メモリセルの接続されたビット線と冗長列回路３０との置換を行うことができる。
【００３６】
次に、本発明方法について、図４〜図８を基に詳細に説明する。尚、本発明方法を実行する本発明装置は、上述したような、各制御ゲートに、電源と供給電圧の調整が可能なＤ／Ａコンバータとをスイッチの切り替えで選択接続できるようにハードウェアを構成した場合に限らず、通常の不揮発性半導体記憶装置に対して、電源やＤ／Ａコンバータを別途接続したり、ソフトウェアによって制御することも可能である。
【００３７】
〈第１実施形態〉
本発明方法の第１実施形態について図４を基に説明する。本実施形態では、メモリセルアレイに対する消去動作後に、メモリセルの制御ゲートに印加する電圧Ｖｐｐを複数回変化させ、各制御ゲート電圧に対するドレイン電流を読み出し、各ドレイン電流からメモリセルの相互コンダクタンスの相当値として、供給電圧値に対するドレイン電流の勾配値を算出し、その勾配値と予め設定された所定の基準値との比較から相互コンダクタンス不良を検出する。
【００３８】
先ず、本発明装置６０のメモリセルアレイ６中の全てのメモリセルを一括消去する（ステップ１）。尚、ここでは一括消去する場合を例に説明するが、相互コンダクタンス不良の判定を行うメモリセルアレイ６の所定のメモリブロックに対して、ブロック消去するようにしても構わない。
【００３９】
続いて、メモリセル３２の制御ゲートに一定電圧Ｖｐｐを供給すると共に、基準値セル３３の制御ゲートに一定電圧Ｖｃｃを供給する。ここでは、メモリセル３２の制御ゲートには図１に示した書き込み・消去用電源端子２０から電圧Ｖｐｐを供給し、基準値セル３３の制御ゲートには回路用電源端子２１から電圧Ｖｃｃを供給する。本実施形態では、電圧Ｖｐｐは図３に示す電圧Ｖ２、電圧Ｖｃｃは電圧Ｖ３に設定する。尚、電圧Ｖ２及び電圧Ｖ３の設定基準は、例えば、Ｖ２＝６．１Ｖ、Ｖ３＝６．５Ｖというように、必ずＶＴＨＲ≪Ｖ２＜Ｖ３となるように設定する（ステップ２）。
【００４０】
引き続き、相互コンダクタンス不良の判定を行う全てのメモリセルのデータを順次読み出す。このとき、図２に示したデータ読み出し回路において、メモリセル３２に流れるドレイン電流Ｉｄ（ＡＲＲ）及び基準値セルＳＲＣ３３に流れるドレイン電流Ｉｄ（ＳＲＣ）が読み込まれる（ステップ３）。
【００４１】
引き続き、Ｉｄ（ＡＲＲ）及びＩｄ（ＳＲＣ）を比較し（ステップ４）、Ｉｄ（ＡＲＲ）≦Ｉｄ（ＳＲＣ）であればＦＡＩＬ（異常）とする（ステップ４でｎｏ分岐）。図３を用いて説明すると、基準値セル３３のＩｄ−Ｖｇ特性はＳＲＣのように常に一定であるが、メモリセル３２のＩｄ−Ｖｇ特性は状態によってはＡＲＲ１、ＡＲＲ２、ＡＲＲ３のようにＩ−Ｖ特性が標準の大きさ以下となるケースが考えられる。つまりこの場合、Ｉｄ−Ｖｇ特性がＡＲＲ３の状態であればＩｄ（ＡＲＲ３）≦Ｉｄ（ＳＲＣ）となり、Ｉ−Ｖ特性のなまりの程度は大きく、品質上問題がある相互コンダクタンス不良であると判断してＦＡＩＬ（異常）とする。
【００４２】
ステップ４においてＦＡＩＬと判定されなかった場合は（ステップ４でｙｅｓ分岐）、図２に示す比較判定回路５１により、Ｉｄ（ＡＲＲ）及びＩｄ（Ｒ）を比較する（ステップ５）。図３を用いて説明すると、Ｉｄ−Ｖｇ特性がＡＲＲ１の状態であればＩｄ（ＡＲＲ１）＞Ｉｄ（Ｒ）となり、Ｉ−Ｖ特性なまりの程度は小さいので品質に問題ないレベルと判断しＰＡＳＳ（正常）とする（ステップ５でｎｏ分岐）。一方、Ｉｄ−Ｖｇ特性がＡＲＲ２の状態であれば、Ｉｄ（ＡＲＲ２）≦Ｉｄ（Ｒ）となり、Ｉ−Ｖ特性なまりの程度を詳細に調べないと、品質に問題のある相互コンダクタンス不良であるか判定できない。
【００４３】
ステップ５においてＰＡＳＳと判定されなかった場合は（ステップ５でｙｅｓ分岐）、相互コンダクタンス不良の詳細な判定を行う。具体的には、先ず、メモリセル３２の制御ゲートに印加する電圧Ｖｐｐを複数回変化させる（ステップ６）。ここでは、メモリセル３２の制御ゲートに供給する電圧Ｖｐｐを、Ｖｐｐ電圧調整用入力端子２３及びＤ／Ａコンバータ２４によって変化させることができる。この電圧Ｖｐｐは、電圧Ｖ２に対して±０．１Ｖ〜０．２Ｖ程度に設定することができる。本実施形態では、電圧Ｖｐｐを６．２Ｖ、及び６．４Ｖに設定する。
【００４４】
引き続き、ステップ５にてＩｄ（ＡＲＲ）≦Ｉｄ（Ｒ）であったメモリセルについて、ステップ６で設定された各電圧Ｖｐｐに対するドレイン電流Ｉｄを順次読み出す（ステップ７）。ここでは、図２に示したデータ読み出し回路において、メモリセル３２に流れるドレイン電流としてＩｄ（６．２Ｖ）及びＩｄ（６．４Ｖ）を読み出す。
【００４５】
次に、供給電圧値に対するドレイン電流の勾配値ΔＩ／ΔＶを算出する（ステップ８）。勾配値ΔＩ／ΔＶは以下の数１で与えられる。
【００４６】
［数１］
ΔＩ／ΔＶ＝{Ｉｄ（６．４Ｖ）―Ｉｄ（６．２Ｖ）}／（６．４Ｖ―６．２Ｖ）
【００４７】
更に、ここでは、電圧Ｖｐｐ及び各電圧Ｖｐｐに対するドレイン電流Ｉｄの値等を、図１に示す勾配値格納レジスタ６４により記録する。また、数１はマイクロコードストレージ１３に予め格納されており、マイクロコードストレージ１３が勾配値ΔＩ／ΔＶを算出する。
【００４８】
引き続き、マイクロコードストレージ１３が、勾配値ΔＩ／ΔＶと予め設定された所定の基準値を比較し（ステップ９）、ΔＩ／ΔＶ＞基準値であれば、品質上問題のないレベルなのでＰＡＳＳ（正常）と判定し、ΔＩ／ΔＶ≦基準データであれば、Ｉ−Ｖ特性なまりの程度は軽いが品質上問題のある相互コンダクタンス不良であるとしてＦＡＩＬ（異常）と判定する。基準値は、実践的なデータに基づき予め定められた、品質に問題あるか否かを判断できる値である。
【００４９】
以上、本実施形態によれば、消去するために時間がかかり結果として正常なメモリセルを過消去状態に導くような相互コンダクタンス不良の不良メモリセルを、的確に検出することができる。
【００５０】
〈第２実施形態〉
本発明方法の第２実施形態について図４及び図５を基に説明する。本実施形態では、第１実施形態において相互コンダクタンス不良となる不良メモリセルを検出した後、該不良メモリセルに列方向に隣接するメモリセルについても、相互コンダクタンス不良であるか否かの判定を行う。
【００５１】
先ず、第１の実施形態の図４に示すステップ９において相互インダクタンス不良と判定された場合（ステップ９でｎｏ分岐）、該相互インダクタンス不良と判定された不良メモリセルの勾配値ΔＩ／ΔＶを勾配値格納レジスタ６４に格納する（ステップ１０）。
【００５２】
引き続き、図５に示すように、該不良メモリセルの列方向に隣接する隣接メモリセルの少なくとも何れか一方に対して、相互コンダクタンス不良か否かの判定を行う。具体的には、先ず、不良メモリセルの列方向に隣接する隣接メモリセルの一方を選択する（ステップ１１）。例えば、アドレスが行アドレス：０ｘ１ｃ、列アドレス：０ｘ５０のメモリセルが相互インダクタンス不良の不良メモリセルとして検出された場合は、アドレスが行アドレス：０ｘ１ｂ、列アドレス：０ｘ５０の隣接メモリセル、及び、アドレスが行アドレス：０ｘ１ｄ、列アドレス：０ｘ５０の隣接メモリセルの少なくとも何れか一方についても、相互コンダクタンス不良か否かの判定を行う。
【００５３】
ここでは、先ず、行アドレス：０ｘ１ｂ、列アドレス：０ｘ５０の隣接メモリセルに対して相互コンダクタンス不良か否かの判定を行う。具体的には、行アドレス：０ｘ１ｂ、列アドレス：０ｘ５０の隣接メモリセルの制御ゲートに印加する電圧ＶｐｐをＶ２に、基準値セルＳＲＣの制御ゲートに印加する電圧ＶｃｃをＶ３に設定する（ステップ１２）。そして、電圧Ｖ２を６．２Ｖ及び６．４Ｖに複数回変化させ（ステップ１３）、データ読み出し回路において、隣接メモリセルに流れるドレイン電流として、Ｉｄ（６．２Ｖ）及びＩｄ（６．４Ｖ）を読み出し（ステップ１４）、供給電圧値に対するドレイン電流の勾配値ΔＩ／ΔＶ’を算出する（ステップ１５）。
【００５４】
そして、予め格納しておいた不良メモリセルの勾配値ΔＩ／ΔＶの値と隣接メモリセルの勾配値ΔＩ／ΔＶ’の値をソフトアルゴリズムで比較し（ステップ１６）、隣接メモリセルの勾配値ΔＩ／ΔＶ’が不良メモリセルの勾配値ΔＩ／ΔＶから所定の範囲内にあるか否かを判定する。ここでの所定の範囲は、±５％であり、隣接メモリセルの勾配値ΔＩ／ΔＶ’が不良メモリセルの勾配値ΔＩ／ΔＶから±５％以内であれば（ステップ１６でｙｅｓ分岐）、相互コンダクタンス不良として検出する。そして、不良メモリセルと隣接メモリセルとを１対の不良メモリセルとして検出する（ステップ１７）。
【００５５】
行アドレス：０ｘ１ｂ、列アドレス：０ｘ５０の隣接メモリセルが相互インダクタンス不良と判定されなかった場合（ステップ１６でｎｏ分岐）は、行アドレス：０ｘ１ｄ、列アドレス：０ｘ５０の隣接メモリセルに対しても相互コンダクタンス不良か否かの判定を行う（ステップ１８）。具体的には、該隣接メモリセルの制御ゲートに印加する電圧ＶｐｐをＶ２に、基準値セルＳＲＣの制御ゲートに印加する電圧ＶｃｃをＶ３に設定する（ステップ１９）。そして、電圧Ｖ２を６．２Ｖ及び６．４Ｖに複数回変化させ（ステップ２０）、データ読み出し回路において、隣接メモリセルに流れるドレイン電流として、Ｉｄ（６．２Ｖ）及びＩｄ（６．４Ｖ）を読み出し（ステップ２１）、供給電圧値に対するドレイン電流の勾配値ΔＩ／ΔＶ”を算出する（ステップ２２）。
【００５６】
そして、予め格納しておいた不良メモリセルの勾配値ΔＩ／ΔＶの値と隣接メモリセルの勾配値ΔＩ／ΔＶ”の値とをソフトアルゴリズムで比較し（ステップ２３）、隣接メモリセルの勾配値ΔＩ／ΔＶ”が不良メモリセルの勾配値ΔＩ／ΔＶから所定の範囲内にあるか否かを判定する。ここでの所定の範囲は、ステップ１６と同様に±５％である。そして、隣接メモリセルの勾配値ΔＩ／ΔＶ”が不良メモリセルの勾配値ΔＩ／ΔＶから所定の範囲内にある場合には（ステップ２３でｙｅｓ分岐）、相互コンダクタンス不良であると判定し、不良メモリセルと隣接メモリセルとを１対の不良メモリセルとして検出する（ステップ２４）。また、隣接メモリセルの勾配値ΔＩ／ΔＶ”が不良メモリセルの勾配値ΔＩ／ΔＶから所定の範囲内にない場合には、不良メモリセルは単体での相互コンダクタンス不良であると判定する（ステップ２５）。
【００５７】
尚、実際には、メモリセル単体で相互インダクタンス不良となる場合もあれば、ドレインを共有する２つのメモリセルが相互インダクタンス不良となる場合もあるため、本実施形態の如く、不良メモリセルに列方向に隣接するメモリセルについても、相互コンダクタンス不良の判定を行うことで、適切に相互コンダクタンス不良の判定を行い、不良メモリセルを検出することができる。
【００５８】
〈第３実施形態〉
本発明方法の第３実施形態について、図６〜図８を基に説明する。本実施形態では、上記第２実施形態において１対の不良メモリセルを検出した後、該１対の不良メモリセルの冗長救済を同時に行う。具体的には、ドレインを共有する１対の不良メモリセルを、２つの冗長行若しくは１つの冗長列を用いて置き換えて冗長救済を行う。これにより相互インダクタンス不良と判定された１対の不良メモリセルの冗長救済を同時に行うことが可能となる。
【００５９】
図６に一般的なフラッシュメモリセルのＮＯＲ型アレイ構成を示す。図６に示すように、フラッシュメモリセルの主メモリアレイであるメモリセルアレイ６は、フローティングゲートと制御ゲートを有する絶縁ゲート型メモリトランジスタからなる複数のメモリセルが行方向及び列方向にマトリクス状に配置され、同一行のメモリセルの制御ゲートを相互に接続して共通のワード線とし、同一列のメモリセルのドレインを相互に接続して共通のビット線としている。
【００６０】
冗長行回路２９は、メモリセルアレイ６に対して、２つ単位で冗長行が用意されており、各ワード線に接続されているメモリセル夫々のドレイン同士が接続されているような構造となっている。また、冗長列回路３０は、メモリセルアレイ６に対して、１つ単位で冗長列が用意されており、冗長列回路３０のビット線には構造上等間隔でメモリセルが配置されている。
【００６１】
本実施形態では、図７に示すように、図５のステップ２５において不良メモリセルはメモリセル単体での相互コンダクタンス不良であると判定された場合は、割り当て可能な冗長列回路３０が残っているかを判定して冗長列回路３０（ビット線）での救済が可能かを判断し（ステップ３１）、冗長列回路３０での冗長救済が可能である場合は（ステップ３１でｙｅｓ分岐）、１つの冗長列回路３０で冗長救済を行う（ステップ３２）。冗長列回路３０での冗長救済が可能でない場合（ステップ３１でｎｏ分岐）は、ＦＡＩＬとしてリジェクトする（ステップ３３）。
【００６２】
また、図８に示すように、図５のステップ１７またはステップ２４において不良メモリセルと隣接メモリセルとを１対の不良メモリセルとして検出した場合は、割り当て可能な冗長行回路２９が残っているかを判定して冗長行回路２９（ワード線）での救済が可能かを判定し（ステップ４１）、冗長行回路２９での冗長救済が可能である場合は（ステップ４１でｙｅｓ分岐）、２つの冗長行回路２９で冗長救済を行う（ステップ４２）。冗長行回路２９での冗長救済が可能でない場合は（ステップ４１でｎｏ分岐）、割り当て可能な冗長列回路３０が残っているかを判定して冗長列回路３０（ビット線）での救済が可能かを判断し（ステップ４３）、冗長列回路３０での冗長救済が可能である場合は（ステップ４３でｙｅｓ分岐）、１つの冗長列回路３０で冗長救済を行う（ステップ４４）。冗長列回路３０での冗長救済が可能でない場合（ステップ４３でｎｏ分岐）、即ち、冗長行回路２９及び冗長列回路３０の何れも用いることができず冗長救済が不可能である場合は（ステップ４５）、ＦＡＩＬとしてリジェクトする。
【００６３】
〈第４実施形態〉
本発明方法の第４実施形態では、冗長行回路２９（ワード線）での救済例を示す。図６に示すように、冗長行回路２９はワード線の２本単位で用意されており、各ワード線に接続されている対応するメモリセルのドレイン同士が接続されているような構造となっている。これによりワード線で救済を行う場合は、２つの冗長行回路２９を用いて、相互インダクタンス不良と判定された１対の不良メモリセルの冗長救済を同時に行うことが可能となる。
【００６４】
〈第５の実施形態〉
本発明方法の第５の実施形態では、冗長列回路３０（ビット線）での救済例を示す。図６に示すように、冗長列回路３０はビット線の１本単位で用意されており、ビット線には構造上等間隔でメモリセルが配置されている。これにより、冗長列回路３０を用いて冗長救済を行う場合は、冗長列回路３０の１つを用いて、相互インダクタンス不良と判定された１対の不良メモリセルの冗長救済を同時に行うことが可能となる。
【００６５】
以上、第１〜第５の実施形態によれば、過消去不良（オーバーイレース）を引き起こす要因となる相互インダクタンス不良の不良メモリセルを効率よく的確に検出することが出来る。また、本発明方法によれば、どのレベルで問題あるかが容易に判定でき、冗長救済等、適切な処置を取ることが可能となる。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る不揮発性半導体記憶装置の概略構成例を示す概略ブロック図
【図２】本発明に係る不揮発性半導体記憶装置の読み出し回路の概略構成を示す図
【図３】本発明に係る不揮発性半導体記憶装置のメモリセルの消去時のＩｄ−Ｖｇ特性を示す図
【図４】本発明に係る不揮発性半導体記憶装置のテスト方法の第１実施形態における処理手順を示すフローチャート
【図５】本発明に係る不揮発性半導体記憶装置のテスト方法の第２実施形態における処理手順を示すフローチャート
【図６】本発明に係る不揮発性半導体記憶装置のメモリセルアレイ及び冗長救済回路の概略構成を示す概略構成図
【図７】本発明に係る不揮発性半導体記憶装置のテスト方法の第３実施形態における処理手順を示すフローチャート
【図８】本発明に係る不揮発性半導体記憶装置のテスト方法の第３実施形態における処理手順を示すフローチャート
【図９】従来技術に係る不揮発性半導体記憶装置のメモリセルの断面構造及びＩｄ−Ｖｇ特性及び閾値分布の一例を示す説明図
【図１０】従来技術に係る不揮発性半導体記憶装置のテスト方法の処理手順を示すフローチャート
【図１１】従来技術に係る不揮発性半導体記憶装置のメモリセルの断面構造及びＩｄ−Ｖｇ特性及び等価回路を示す説明図
【符号の説明】
【００６７】
１    アドレス端子
２    入力バッファ
３    アドレスラッチ
４    ワード線デコーダ
５    ビット線デコーダ
６    メモリセルアレイ
７    出力ＭＵＸ
８    センスアンプ
９    ステータスレジスタ
１０  コマンドステートマシン
１１  ライトステートマシン
１２  インターフェースレジスタ
１３  マイクロコードストレージ
１４  書き込み・消去用高電圧回路
１５  データラッチ
１６  入力バッファ
１７  出力バッファ
１８  データ端子
１９  コントロール端子
２０  書き込み・消去用電源端子
２１  回路用電源端子
２２  グランド端子
２３  Ｖｐｐ電圧調整用入力端子
２４  Ｄ／Ａコンバータ
２５  ＳＥＬＥＣＴ回路
２６  Ｖｃｃ電圧調整用入力端子
２７  Ｄ／Ａコンバータ
２８  ＳＥＬＥＣＴ回路
２９  冗長行回路
３０  冗長列回路
３１  センスアンプ
３２  メモリセル
３３  基準値セル
３４  抵抗
４１  基板
４２  ドレイン
４３  ソース
４４  制御ゲート
４５  フローティングゲート
４６  絶縁膜
４７  絶縁膜
４８  メタル配線
４９  プロセス上の欠陥（空洞）
５０  プロセス上の欠陥（空洞）
５１  比較判定手段
５２  抵抗
５３  抵抗
５４  センスアンプ
６０  本発明に係る不揮発性半導体記憶装置
６１  メモリセルの特性異常
６２  抵抗成分
６３  メモリセル
６４  勾配値格納レジスタ
【図１】
2007102933.tif 000003
【図２】
2007102933.tif 000004
【図３】
2007102933.tif 000005
【図４】
2007102933.tif 000006
【図５】
2007102933.tif 000007
【図６】
2007102933.tif 000008
【図７】
2007102933.tif 000009
【図８】
2007102933.tif 000010
【図９】
2007102933.tif 000011
【図１０】
2007102933.tif 000012
【図１１】
2007102933.tif 000013