(57)【要約】【課題】ソース／ドレイン領域とニッケルシリサイド膜との間の界面の平坦性を改善すること。【解決手段】ソース／ドレイン領域５sd上にＥｒを含むＮｉ膜を形成し、その後、ソース／ドレイン領域５sdと、Ｅｒを含むＮｉ膜とを加熱することにより、ニッケルシリサイド膜９を形成する。【選択図】      図５
2007067225.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉを含むシリコン領域と、
前記シリコン領域上に設けられ、Ｎｉ、Ｃｏ、ＰｄまたはＰｔとＳｉとの化合物からなり、かつ、Ｅｒを含むシリサイド膜と
を備えていることを特徴とする半導体装置。
【請求項２】
前記シリコン領域は、シリコンを含むソース／ドレイン領域、または、シリコンを含むソース／ドレイン領域およびシリコンを含むゲート電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリサイド膜がＮｉとＳｉとの化合物からなるニッケルシリサイド膜の場合、前記ニッケルシリサイド膜は、前記シリコン領域とコンタクトするＮｉＳｉ2 膜を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
シリコンを含むシリコン領域上に、Ｎｉ、Ｃｏ、ＰｄまたはＰｔからなり、かつ、Ｅｒを含む高融点金属膜を形成する工程と、
前記高融点金属膜上に前記Ｅｒの酸化を防止するためのキャップ膜を形成する工程と、
前記シリコン領域と前記高融点金属膜とを加熱することにより、前記シリコン領域上に、Ｎｉ、Ｃｏ、ＰｄまたはＰｔとＳｉとの化合物からなり、かつ、Ｅｒを含むシリサイド膜を形成する工程と
を含むことを特徴する半導体装置の製造方法。
【請求項５】
前記高融点金属膜が、前記Ｎｉからなり、かつ、前記Ｅｒを含む場合、前記Ｅｒを含む前記シリサイド膜を形成する工程において、４００℃以上７００℃以下の温度で前記シリコン領域と前記高融点金属膜とを加熱することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド膜を備えた半導体装置およびの製造方法に関する。
【背景技術】
【０００２】
近年の微細化の進んだ半導体素子、例えば、ＭＯＳトランジスタにおいては、素子の寄生抵抗を低減するために、ソース／ドレイン領域およびポリシリコンゲート電極上にシリサイド膜を自己整合的に形成するという、サリサイドプロセスが用いられている。
【０００３】
上記シリサイド膜の一つとして、ニッケルシリサイド膜が知られている（非特許文献１）。通常のニッケルシリサイド膜を用いたサリサイドプロセスでは、ニッケルモノシリサイド（ＮｉＳｉ）膜がソース／ドレイン領域上に形成される。
【０００４】
ソース／ドレイン領域上にＮｉＳｉ膜が形成されることにより、ソース／ドレイン領域とソース／ドレイン電極との間のコンタクト抵抗は低減される。
【０００５】
しかし、ソース／ドレイン領域とＮｉＳｉ膜との界面は平坦ではないため、今後、微細化がさらに進むと（Ｌｇ＜５０ｎｍ）、ＮｉＳｉ膜では接合リーク電流の低減化を図れなくなる可能性がある。
【非特許文献１】"Silicide for 65 nm CMOS and beyond" 著者:Kittl, J.A.;Lauwers, A.;Charmirian, O.;Van Dal, M.;Akheyar, A.;Richard,O.;Lisoni, J.G.;De Potter, M.;Lindsay, R.;Maex, K. CMOS Front-End Materials and Process Technology. Symposium ( Mater. Res. Soc. Symposium Proceedings Vol. 765)   (USA)  xi+308  P.P.267-78
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、シリサイド膜とシリコン領域との間の界面の平坦性を改善できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、Ｓｉを含むシリコン領域と、前記シリコン領域上に設けられ、Ｎｉ、Ｃｏ、ＰｄまたはＰｔとＳｉとの化合物からなり、かつ、Ｅｒを含むシリサイド膜とを備えていることを特徴とする。
【０００８】
本発明に係る半導体装置の製造方法は、シリコンを含むシリコン領域上に、Ｎｉ、Ｃｏ、ＰｄまたはＰｔからなり、かつ、Ｅｒを含む高融点金属膜を形成する工程と、前記高融点金属膜上に前記Ｅｒの酸化を防止するためのキャップ膜を形成する工程と、前記シリコン領域と前記高融点金属膜とを加熱することにより、前記シリコン領域上に、Ｎｉ、Ｃｏ、ＰｄまたはＰｔとＳｉとの化合物からなり、かつ、Ｅｒを含むシリサイド膜を形成する工程とを含むことを特徴する。
【発明の効果】
【０００９】
本発明によれば、シリサイド膜とシリコン領域との間の界面の平坦性を改善できる半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１−図６は、第１の実施形態のＭＯＳトランジスタの製造工程を示す断面図である。
【００１２】
［図１］
シリコン基板１の表面に素子分離領域２が形成される。素子分離領域２は、例えば、ＳＴＩ（Shallow Trench Isolation）プロセスにより形成される。
【００１３】
［図２］
シリコン基板１上にゲート絶縁膜３が形成される。ゲート絶縁膜３上に多結晶シリコン膜からなるゲート電極４が形成される。ゲート電極４をマスクにして不純物イオン（ｎチャネルの場合であれば例えば砒素イオン）をシリコン基板１の表面に注入し、さらに、ＲＴＡ（Rapid thermal Anneal）プロセスに上記不純物イオンを活性化することにより、エクステンション（ＬＤＤ）５exが形成される。上記不純物イオンの活性化は、ソース／ドレイン領域中の不純物を活性化するためのＲＴＡプロセスにより行っても構わない。
【００１４】
［図３］
全面にシリコン窒化膜を堆積し、該シリコン窒化膜をＲＩＥ（Reactive Ion Etching）プロセスによりエッチングすることにより、ゲート電極４の側壁にシリコン窒化膜からなるスペーサ６が形成される。
【００１５】
スペーサ６およびゲート電極４をマスクにしてシリコン基板１の表面に不純物イオンを注入し、さらに、上記不純物イオンをＲＴＡプロセスにより活性化することにより、ソース／ドレイン領域５sdが形成される。
【００１６】
［図４］
全面にエルビウム（Ｅｒ）を含むニッケル膜（Ｅｒ−Ｎｉ膜）７が形成される。Ｅｒ−Ｎｉ膜７は、例えば、スパッタプロセスにより形成される。このとき、ＥｒターゲットおよびＮｉターゲットの二つのターゲットを使用しても構わないし、あるいは、ＥｒとＮｉを含む１つのターゲットを使用しても構わない。上記二つのターゲットを用いた場合、ＥｒターゲットとＮｉターゲットとを交互にスパッタしても構わないし、あるいは、ＥｒターゲットとＮｉターゲットとを同時にスパッタしても構わない。
【００１７】
Ｅｒ−Ｎｉ膜７上にタングステン（Ｗ）膜８が形成される。Ｗ膜８は、Ｅｒ−Ｎｉ膜７中のＥｒの酸化を抑制するためのキャップ膜の役割を持つ。
【００１８】
Ｅｒの酸化は、例えば、Ｅｒ−Ｎｉ膜７を形成するためのスパッタ装置内から基板を取り出し、該基板をシリサイデーションのＲＴＡ装置内に搬入する際に生じる。このとき、スパッタ装置とＲＴＡ装置との間の搬送経路中の雰囲気が十分に制御されていても、雰囲気中に残存するごくわずかな酸素によってもＥｒは酸化される。
【００１９】
Ｅｒの酸化は、基板上に除去されずに残存している自然酸化膜によっても生じる。Ｅｒが酸化されると、後述する本実施形態の効果（界面平坦化など）は小さくなる。
【００２０】
したがって、Ｅｒ−Ｎｉ膜７中のＥｒの酸化を十分に抑制するためには、Ｗ膜８（キャップ膜）は重要である。
【００２１】
ただし、製造途中におけるＥｒの酸化を防止できるのであれば、Ｗ膜８（キャップ膜）は必ずしも必要ではない。
【００２２】
［図５］
ＲＴＡ等の加熱処理により、ゲート電極４およびソース／ドレイン領域５sdとＥｒ−Ｎｉ膜７とをそれぞれ反応させることにより、ニッケルシリサイド膜９が形成される（シリサイデーション）。ニッケルシリサイド膜９は、ゲート電極４およびソース／ドレイン領域５sd上に自己整合的に形成される（サリサイドプロセス）。ニッケルシリサイド膜９は単結晶状に形成され、あたかもエピタキシャル成長されたようであった。
【００２３】
その後、Ｗ膜８および未反応のＥｒ−Ｎｉ膜７は、例えば、希弗酸により除去される。
【００２４】
上記シリサイデーションのための加熱処理は、例えば、４００−７００℃の範囲内で行われる。その理由は、図６に示すように、シート抵抗が小さくなるからである。図６から、６００℃前後でシート抵抗は最小となることが分かる。さらに詳細の実験の結果、６００℃で最もシート抵抗が低くなることが分かった。加熱時間を変えても同様の結果が得られた。
【００２５】
実施形態の方法で形成されたシリコン基板１、Ｗ膜８、ニッケルシリサイド膜９を含む試料の断面形状および組成比をＴＥＭおよびＥＤＸにより調べた。その結果、図７に示すように、シリコン基板１とニッケルシリサイド膜９との界面の平坦性は良いことが確認された。
【００２６】
また、本実施形態のニッケルシリサイド膜９は、大部分がニッケルダイシリサイド（ＮｉＳｉ2 ）膜であることが確認された。さらに、ＮｉＳｉ2 膜上にニッケルモノシリサイド（ＮｉＳｉ）膜が存在することも確認された。ＮｉＳｉ膜はＮｉＳｉ2 膜に比べて抵抗が低いので、低抵抗化に有利である。加熱条件（温度、時間）により、ＮｉＳｉ膜が形成されないようにすることも可能である。
【００２７】
さらに、本実施形態のニッケルシリサイド膜９は、Ｅｒを含むことも明らかになった。すなわち、ニッケルシリサイド膜９上またはニッケルシリサイド膜９中にＥｒが残存することも明らかになった。
【００２８】
比較例の方法で形成された試料をＴＥＭおよびＳＩＭＳで調べた。比較例の方法は、シリコン基板上にニッケル膜を堆積し、その後、加熱処理により、シリコン基板とニッケル膜とを反応させてニッケルシリサイド膜を形成するという方法である。比較例の方法で形成された試料は、図８に示すように、ニッケルシリサイド膜はＮｉＳｉ膜であり、ＮｉＳｉ2 膜は形成されていないことが確認された。さらに、シリコン基板とＮｉＳｉ膜との界面の平坦性は良くないことが確認された。
【００２９】
さらに、実施形態の方法によれば、ニッケルシリサイド膜の凝集が抑制されることも分かった。
【００３０】
図５の後は、配線（ゲート配線、ソース／ドレイン配線）工程等の周知の工程を経てＭＯＳトランジスタが完成する。
【００３１】
本実施形態の方法にて得られたＭＯＳトランジスタを評価したところ、リーク電流が抑制されることが明らかになった。リーク電流が抑制された理由の一つとしては、シリコン基板１とニッケルシリサイド膜との界面が平坦であることがあげられる。他の理由としては、Ｅｒ−Ｎｉ膜７を用いたことにより、シリサイデーションの際にシリコン基板１中にＮｉが拡散することが抑制されたことがあげられる。シリコン基板１中にＮｉが拡散すると、シリコン基板１中にリーク電流の原因となる準位が形成される。
【００３２】
図９および図１０は、本実施形態の変形例を示す断面図である。
【００３３】
図９の変形例のＭＯＳトランジスタが、本実施形態のそれと異なる点は、メタルゲート電極４Ｍを備えていることにある。メタルゲート電極４Ｍの材料としては、ＴｉＮ、ＴｉＡｌＮ、Ｗ、ＷＳｉ、ＷＮ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＲｕＯ2 、ＡｌＮ、Ｐｔ，Ｐｄ、Ｒｅがあげられる。図９のＭＯＳトランジスタのプロセスは、Ｅｒ−Ｎｉ膜７を用いてニッケルシリサイド膜９を形成する点を除いて、周知のプロセスと同じである。
【００３４】
図１０の変形例のＭＯＳトランジスタが、本実施形態のそれと異なる点は、メタルゲート電極４Ｍを備え、かつ、一方のソース／ドレイン領域５sd上にはニッケルシリサイド膜（Ｅｒを含むニッケルシリサイド膜）９が形成され、他方のソース／ドレイン領域５sd上にはニッケルシリサイド膜９とは異なるシリサイド膜９'が形成されていることにある。シリサイド膜９'は、例えば、Ｅｒを含まないニッケルシリサイド膜である。図９のＭＯＳトランジスタのプロセスは、Ｅｒ−Ｎｉ膜７を用いてニッケルシリサイド膜９を一方のソース／ドレイン領域５sd上に形成する点を除いて、周知のプロセスと同じである。
【００３５】
（第２の実施形態）
図１１−図１８は、本発明の第２の実施形態に係るＦＩＮＦＥＴの製造方法を示す平面図および断面図である。
【００３６】
［図１１］
シリコン基板２０、シリコン酸化膜２１、シリコン層（ＳＯＩ層）２２が順次積層されてなる基板（ＳＯＩ基板）が用意される。ＳＯＩ基板は、図１１に示された構造以外のもであっても構わない。
【００３７】
［図１２］
ＳＯＩ層２２上に第１のハードマスク２３が形成され、その後、ハードマスク２３をマスクにしてＳＯＩ層２２をエッチングすることにより、活性領域（チャネル領域、ソース／ドレイン領域）が規定される。ＳＯＩ層２２のチャネル領域上に、図示しないゲート絶縁膜が例えば熱酸化により形成される。
【００３８】
ここでは、第１のハードマスク２３は、シリコン窒化膜で構成されている。このシリコン窒化膜を形成するときに、シリコン基板２０の裏面にもシリコン窒化膜を形成しても構わない。これにより、シリコン基板２０の裏面からの汚染を防止できる。
【００３９】
［図１３］
多結晶シリコンゲート電極となる第１の多結晶シリコン膜２４ａが例えばＣＶＤプロセスにより全面上に形成され、その後、第１のハードマスク２３が露出するまで、ＣＭＰプロセスにより第１の多結晶シリコン膜２４ａがエッチバックされる。その結果、第１のハードマスク２３および第１の多結晶シリコン膜２４ａを含む領域は平坦化される。
【００４０】
［図１４］
第１のハードマスク２３および第１の多結晶シリコンゲート膜２４ａを含む領域上に、多結晶シリコンゲート電極となる第２の多結晶シリコン膜２４ｂが形成される。以下、第１および第２の多結晶シリコン膜２４ａ，２４ｂをまとめて多結晶シリコン膜２４という。
【００４１】
［図１５］
多結晶シリコン膜２４上にゲート加工用の第２のハードマスク２５が形成され、その後、第２のハードマスク２５をマスクに用いて、多結晶シリコン膜２４をエッチングすることにより、多結晶シリコンゲート電極２４が形成される。図１９に、本工程におけるＦＩＮＦＥＴの斜視図を示す。
【００４２】
［図１６］
全面上にスペーサとなるシリコン窒化膜２６が形成される。
【００４３】
［図１７］
シリコン窒化膜２６、第１のハードマスク２３をＲＩＥプロセスによりエッチングすることにより、スペーサ２６が形成される。このとき、図１７のＤ−Ｄ'断面のシリコン窒化膜２６は除去され、ソース／ドレイン領域となるＳＯＩ層２２の側面が露出される。
【００４４】
［図１８］
露出されたＳＯＩ層２２の側面に不純物イオンを例えば斜めイオン注入プロセスにより注入し、さらに、ＲＴＡプロセスにより上記不純物イオンを活性化することにより、ＳＯＩ層２２の側面にソース／ドレイン領域２７が形成される。
【００４５】
第１の実施形態と同様に、全面上にＥｒ−Ｎｉ膜が形成され、該Ｅｒ−Ｎｉ膜上にＷ膜が形成され、ＲＴＡ等の加熱処理により、ソース／ドレイン領域２７とＥｒ−Ｎｉ膜とを反応させることにより、ニッケルシリサイド膜２８が形成される。ニッケルシリサイド膜２８は単結晶状に形成され、あたかもエピタキシャル成長されたようであった。
【００４６】
その後、Ｗ膜および未反応のＥｒ−Ｎｉ膜は、例えば、希弗酸により除去される。
【００４７】
上記シリサイデーションのための加熱処理は、第１の実施形態と同様の理由により、例えば、４００−７００℃の範囲内で行われる。
【００４８】
実施形態の方法で形成されたＳＯＩ層２２とニッケルシリサイド膜２８との界面の平坦性は良いことが確認された。
【００４９】
また、本実施形態のニッケルシリサイド膜２８は、大部分がＮｉＳｉ2 膜であることが確認された。さらに、ＮｉＳｉ2 膜上にＮｉＳｉ膜が存在することも確認された。ＮｉＳｉ膜はＮｉＳｉ2 膜に比べて抵抗が低いので、低抵抗化に有利である。加熱条件（温度、時間）により、ＮｉＳｉ膜が形成されないようにすることも可能である。
【００５０】
さらに、本実施形態のニッケルシリサイド膜２８は、Ｅｒを含むことも明らかになった。すなわち、ニッケルシリサイド膜２８上またはニッケルシリサイド膜２８中にＥｒが残存することも明らかになった。
【００５１】
さらに、実施形態の方法によれば、ニッケルシリサイド膜の凝集が抑制されることも分かった。
【００５２】
図１８の後は、配線（ゲート配線、ソース／ドレイン配線）工程等の周知の工程を経てＦＩＮＦＥＴが完成する。
【００５３】
本実施形態の方法にて得られたＦＩＮＦＥＴを評価したところ、リーク電流が抑制されることが明らかになった。リーク電流が抑制された理由の一つとしては、ＳＯＩ層２２とニッケルシリサイド膜２８との界面が平坦であることがあげられる。他の理由としては、Ｅｒ−Ｎｉ膜を用いたことにより、シリサイデーションの際にＳＯＩ層２２中にＮｉが拡散することが抑制されたことがあげられる。ＳＯＩ層２２中にＮｉが拡散すると、ＳＯＩ層２２中にリーク電流の原因となる準位が形成される。
【００５４】
なお、本発明は、上記実施形態に限定されるものではない。
【００５５】
例えば、上記実施形態では、高融点金属としてＮｉを用いたが、Ｃｏ、ＰｄまたはＰｔを用いても構わない。この場合、Ｃｏ、ＰｄまたはＰｔとＳｉとの化合物からなり、かつ、Ｅｒを含むシリサイド膜がシリコン領域上に形成される。
【００５６】
上記シリサイド膜は、シリコンを含むシリコン領域上に、Ｃｏ、ＰｄまたはＰｔからなり、かつ、Ｅｒを含む高融点金属膜を形成し、上記高融点金属膜上に上記Ｅｒの酸化を防止するためのキャップ膜を形成し、上記シリコン領域と上記高融点金属膜とを加熱することにより形成される。シリコン領域は、ソース／ドレイン領域、ポリシリコンゲート電極に限定されるものではない。
【００５７】
実施形態のニッケルシリサイド膜（ＮｉＳｉ2 を含む膜）はその膜厚が非常に薄くなったとき（例えば数原子層）の場合に、その効果が顕著になることが期待される。以下、この点についてさらに説明する。
【００５８】
従来より使用されているＮｉＳｉ膜はＮｉＳｉ2 膜に比べて抵抗が低い。しかし、従来のプロセスでは、界面の平坦性が良いＮｉＳｉ膜を形成することはできなかった。これに対して本実施形態によれば、界面の平坦性が良いＮｉＳｉ2 膜を形成することができる。その結果、ニッケルシリサイド膜の薄膜化が進むと、ニッケルシリサイド自身が持つ本来の抵抗と界面の平坦性の改善による接合リーク低減とで決まる、ニッケルシリサイド膜の抵抗は、本実施形態の方が小さくなる。
【００５９】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００６０】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００６１】
【図１】第１の実施形態のＭＯＳトランジスタの製造工程を示す断面図。
【図２】図１に続く第１の実施形態のＭＯＳトランジスタの製造工程を示す断面図。
【図３】図２に続く第１の実施形態のＭＯＳトランジスタの製造工程を示す断面図。
【図４】図３に続く第１の実施形態のＭＯＳトランジスタの製造工程を示す断面図。
【図５】図４に続く第１の実施形態のＭＯＳトランジスタの製造工程を示す断面図。
【図６】シリサイデーションのための加熱処理の温度とシート抵抗との関係を示す図。
【図７】実施形態の方法で形成されたシリコン基板、Ｗ膜、ニッケルシリサイド膜を含む試料を示す顕微鏡写真。
【図８】実施形態の方法で形成されたシリコン基板、ニッケルシリサイド膜を含む試料を示す顕微鏡写真。
【図９】実施形態の変形例を示す断面図。
【図１０】実施形態の他の変形例を示す断面図。
【図１１】第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１２】図１１に続く第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１３】図１２に続く第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１４】図１３に続く第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１５】図１４に続く第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１６】図１５に続く第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１７】図１６に続く第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１８】図１７に続く第２の実施形態のＦＩＮＦＥＴの製造工程を示す平面図および断面図。
【図１９】図１５の工程における第２の実施形態のＦＩＮＦＥＴの斜視図。
【符号の説明】
【００６２】
１…シリコン基板、２…素子分離領域、３…ゲート絶縁膜、４…ゲート電極、４Ｍ…メタルゲート電極、５ex…エクステンション、５ｓｄ…ソース／ドレイン領域、６…スペーサ、７…Ｅｒ−Ｎｉ膜、８…Ｗ膜、９…ニッケルシリサイド膜、９'…シリサイド膜、２０…シリコン基板、２１…シリコン酸化膜、２２…ＳＯＩ層、２３…第１のハードマスク、２４ａ，２４ｂ，２４…多結晶シリコン膜（ゲート電極）、２５…第２のハードマスク、２６…シリコン窒化膜（スペーサ）、２７…ソース／ドレイン領域、２８…ニッケルシリサイド膜。
【図１】
2007067225.tif 000003
【図２】
2007067225.tif 000004
【図３】
2007067225.tif 000005
【図４】
2007067225.tif 000006
【図５】
2007067225.tif 000007
【図６】
2007067225.tif 000008
【図７】
2007067225.tif 000009
【図８】
2007067225.tif 000010
【図９】
2007067225.tif 000011
【図１０】
2007067225.tif 000012
【図１１】
2007067225.tif 000013
【図１２】
2007067225.tif 000014
【図１３】
2007067225.tif 000015
【図１４】
2007067225.tif 000016
【図１５】
2007067225.tif 000017
【図１６】
2007067225.tif 000018
【図１７】
2007067225.tif 000019
【図１８】
2007067225.tif 000020
【図１９】
2007067225.tif 000021