(57)【要約】【課題】  チップ内に多くのセルを形成した場合でもオン抵抗を従来よりもさらに低減することが可能な縦型のＭＯＳＦＥＴを提供する。【解決手段】  本発明の縦型のパワーＭＯＳＦＥＴ１は、厚み方向に沿ってドレイン領域３、チャネル領域４、ソース電極６が形成され、これらの領域３，４および電極６の重複によって多数のセル１５が形成されており、互いに隣接するセル１５間で挟まれたドレイン領域３内の位置に、このドレイン領域３よりも低い抵抗値をもつ低抵抗層１６が各セル１５から離間して形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
厚み方向に沿ってドレイン領域、チャネル領域、ソース電極が層形成され、チャネル領域の表面にソース領域が設けられて、隣接するチャネル領域表面のソース領域間にはゲート電極が設けられ、これらの領域および電極の重複によって多数のセルが形成されている縦型のＭＯＳＦＥＴにおいて、
互いに隣接するセル間で挟まれたドレイン領域内の位置に、このドレイン領域よりも低い抵抗値をもつ低抵抗層が、各セルから離間して形成されていることを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記低抵抗層は、ドレイン領域よりも低抵抗値をもつ金属を用いて構成されていることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記低抵抗層は、チャネル領域よりも深く形成されていることを特徴とする請求項１または請求項２に記載のＭＯＳＦＥＴ。
【請求項４】
前記低抵抗層は、ドレイン領域内においてチャネル領域形成側とは反対側の端部に達する位置まで深く形成されていることを特徴とする請求項３に記載のＭＯＳＦＥＴ。
【請求項５】
前記低抵抗層の形成箇所に対応したチャネル領域形成側とは反対側に深い位置には、前記ドレイン領域よりも低濃度の埋込層が形成されていることを特徴とする請求項１ないし請求項３のいずれか１項に記載のＭＯＳＦＥＴ。
【請求項６】
前記低抵抗層は、各セル間を結ぶ最短距離の中間の領域に形成されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載のＭＯＳＦＥＴ。
【請求項７】
前記低抵抗層は、各セルから一定距離だけ離間した領域の全てに形成されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のＭＯＳＦＥＴに係り、特には、オン抵抗の低減化を図るための技術に関する。
【背景技術】
【０００２】
従来、この種のパワーＭＯＳＦＥＴとして、図６に示す構成のものが提案されている（例えば、特許文献１参照）。
【０００３】
この縦型のパワーＭＯＳＦＥＴ１は、Ｎチャネル型のもので、Ｎ＋＋型の半導体基板２、Ｎ−型のエピタキシャル層からなるドレイン領域３、ｐ＋形のイオンを注入した不純物拡散領域からなるチャネル領域４、リンや砒素などをイオン注入したｎ＋不純物拡散領域からなるソース領域５、アルミニウムやその合金をスパッタリングして形成されたソース電極６、熱酸化により形成されたゲート酸化膜７、ポリシリコンに不純物をドープするなどして形成されたゲート電極８を備えている。９はドレイン端子、１０はソース端子、１１はゲート端子である。なお、不純物拡散領域の形成はイオン注入に限定されない。
【０００４】
上記のソース領域５はチャネル領域４内にあって、両領域４，５が共にソース電極６に接続されている。また、ゲート電極８はその周囲を覆うゲート酸化膜７によって絶縁されている。そして、チャネル領域４およびソース電極６の重複によって多数のセル１５が形成されている。
【０００５】
ところで、例えば携帯電話のバッテリ通電制御を行う保護回路を構成する素子としてこのようなパワーＭＯＳＦＥＴ１を使用するような場合、消費電力を少なくする上で、オン抵抗が極力小さいことが望まれている。
【０００６】
ここで、図６に示す構成において、チップ内部に存在する抵抗成分としては、チャネル領域４における抵抗成分（以下、チャネル抵抗成分という）Ｒａや、ドレイン領域３において互いに隣接するセル１５の間に位置するπ部３ａの抵抗成分（以下、π部抵抗成分という）Ｒｂなどが存在する。
【０００７】
従来技術では、オン抵抗を小さくするために、チップ内にセル１５を数多く形成することによってチャネル幅を増大させ、これによってチャネル抵抗成分Ｒａを低減することにより、オン抵抗を低減するようにしている。
【特許文献１】特開２００３−０４６０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、チップ内に形成するセル１５の数が多くなると、それだけ互いに隣接するセル１５間の距離が短くなり、その結果、チャネル抵抗成分Ｒａよりも電流経路となるπ部３ａにおけるπ部抵抗成分Ｒｂが増加してしまい、かえって装置全体として見た場合のオン抵抗が増加するといった問題を生じている。
【０００９】
本発明は、上記の問題点に鑑みてなされたもので、チップ内に多くのセルを形成した場合でもオン抵抗を従来よりもさらに低減することが可能な縦型のＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、厚み方向に沿ってドレイン領域、チャネル領域、ソース電極が層形成され、チャネル領域の表面にソース領域が設けられて、隣接するチャネル領域表面のソース領域間にはゲート電極が設けられ、これらの領域および電極の重複によって多数のセルが形成されている縦型のＭＯＳＦＥＴにおいて、次の構成を採る。
【００１１】
すなわち、請求項１記載の発明は、互いに隣接するセル間で挟まれたドレイン領域内の位置に、このドレイン領域よりも低い抵抗値をもつ低抵抗層が、各セルから離間して形成されていることを特徴としている。
【００１２】
請求項２記載の発明は、請求項１記載の発明の構成において、前記低抵抗層は、ドレイン領域よりも低抵抗値をもつ金属を用いて構成されていることを特徴としている。
【００１３】
請求項３記載の発明は、請求項１または請求項２に記載の発明の構成において、前記低抵抗層は、チャネル領域よりも深く形成されていることを特徴としている。
【００１４】
請求項４記載の発明は、請求項３に記載の発明の構成において、前記低抵抗層は、ドレイン領域内においてチャネル領域形成側とは反対側の端部に達する位置まで深く形成されていることを特徴としている。
【００１５】
請求項５記載の発明は、請求項１ないし請求項３のいずれか１項に記載の発明の構成において、前記低抵抗層の形成箇所に対応したチャネル領域形成側とは反対側に深い位置には、前記ドレイン領域よりも低濃度の埋込層が形成されていることを特徴としている。
【００１６】
請求項６の発明は、請求項１ないし請求項５のいずれか１項に記載の発明の構成において、前記低抵抗層は、各セル間を結ぶ最短距離の中間の領域に形成されていることを特徴としている。
【００１７】
請求項７記載の発明は、請求項１ないし請求項５のいずれか１項に記載の発明の構成において、前記低抵抗層は、各セルから一定距離だけ離間した領域の全てに形成されていることを特徴としている。
【発明の効果】
【００１８】
請求項１記載の発明によれば、互いに隣接するセル間で挟まれたドレイン領域内の位置はソース、ドレイン間の電流通路となるが、この電流通路となる領域に低抵抗層が形成されているので、従来よりもオン抵抗を低減することができる。その結果、従来よりもさらに多くのセルを形成することができるので、一層オン抵抗を低下させることが可能となる。
【００１９】
請求項２記載の発明によれば、低抵抗層は金属を用いて構成されているので、オン抵抗をさらに低減することができる。その結果、チップ内に多数のセルを形成することが可能になる。
【００２０】
請求項３記載の発明によれば、低抵抗層はチャネル領域よりも深く形成されているので、この低抵抗層が電流経路となり易くて、さらにオン抵抗を低減することができる。
【００２１】
請求項４記載の発明によれば、低抵抗層はドレイン領域内においてチャネル領域形成側とは反対側の端部に達する位置まで深く形成されているので、この低抵抗層が優先的に電流経路となって、さらにオン抵抗を低減することができる。
【００２２】
請求項５記載の発明によれば、低抵抗層の形成箇所に対応したチャネル領域形成側とは反対側に深い位置には、ドレイン領域よりも低濃度の埋込層が形成されているので、この埋込層によって耐圧の低下を防止することができる。また、この埋込層は電流経路が広い場所に形成されているため、オン抵抗が上昇する恐れはない。
【００２３】
請求項６の発明によれば、低抵抗層は各セル間を結ぶ最短距離の中間の領域に形成されているので、効率的にオン抵抗を低減することができる。また、低抵抗層を配置する面積を徒に増加させることがないので、耐圧低下を抑制することができる。
【００２４】
請求項７記載の発明によれば、低抵抗層は各セルから一定距離だけ離間した領域の全てに形成されているので、低抵抗層の面積が大きくなり、オン抵抗のさらなる低減化が可能になる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について、図面を参照して詳しく説明する。
［実施の形態１］
図１は本発明の実施の形態１における縦型のＮチャネル型パワーＭＯＳＦＥＴの構成を示す縦断面図、図２は図１のＡ−Ａ線に沿う平面断面図である。
【００２６】
図１および図２において、符号１はＮチャネル型のパワーＭＯＳＦＥＴの全体を示し、２はＮ＋＋型の半導体基板、３はＮ−型のドレイン領域、４はｐ不純物拡散領域からなるチャネル領域、５はｎ＋不純物拡散領域からなるソース領域、６はソース電極、７はゲート酸化膜、８ゲート電極、９はドレイン端子、１０はソース端子、１１はゲート端子、１５はセルであり、これらの構成は図６に示した従来技術の場合と同様であるから、ここでは詳しい説明は省略する。
【００２７】
この実施の形態１の特徴は、互いに隣接するセル１５間で挟まれたドレイン領域３内のπ部３ａの上部位置に、このドレイン領域３よりも低い抵抗値をもつ低抵抗層１６が形成されていることである。この場合、低抵抗層１６は、例えば、イオン注入やエピタキシャル成長などの手法によってＮ−型のドレイン領域３の濃度よりも高濃度のＮ＋型にすることにより構成される。
【００２８】
特に、この実施の形態１において、この低抵抗層１６は、各セル１５を構成するチャネル領域４に接触しないように各チャネル領域４から所定距離だけ離間し、かつ、各チャネル領域４よりも深くならない位置に形成されている。しかも、低抵抗層１６を平面的に見た場合には、図２に示すように、電流経路が最も細くなる各セル１５間を結ぶ最短距離の中間位置の領域に形成されている。
【００２９】
図６に示した従来構成の場合、チップ内に形成されたセル１５の数が多いと、電流経路となるπ部抵抗成分Ｒｂが大きくなっているが、この実施の形態１では、そのπ部３ａの上部に低抵抗層１６を形成しているので、π部抵抗成分Ｒｂが低減し、その結果、Ｎチャネル型のパワーＭＯＳＦＥＴ１全体のオン抵抗を低下させることができる。
【００３０】
そして、各セル１５間に位置するπ部抵抗成分Ｒｂを低減させることができるために、従来のものよりもさらに多くのセル１５を形成することができるので、一層オン抵抗を低下させることが可能となる。さらに、電流経路が最も細くなる各セル１５間を結ぶ最短距離の中間位置の領域に低抵抗層１６を形成することで、効率的にオン抵抗を低減することができるとともに、低抵抗層１６を配置する面積を徒に増加させることがないため、耐圧低下を抑制することが可能になる。
［実施の形態２］
図３は本発明の実施の形態２におけるＮチャネル型のパワーＭＯＳＦＥＴの構成を示す縦断面図であり、図１および図２に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００３１】
この実施の形態２におけるパワーＭＯＳＦＥＴ１の特徴は、ドレイン領域３内の低抵抗層１６が、チャネル領域４よりも深く、更には、チャネル領域４形成側とは反対側の端部に達する位置まで深く形成されていることである。すなわち、この場合、ドレイン領域３内の低抵抗層１６は、半導体基板２に達する位置まで深く形成されている。
【００３２】
このように、低抵抗層１６が半導体基板２に達する位置まで深く形成されていると、この低抵抗層１６が優先的に電流経路となるので、さらにオン抵抗を低減できるという利点が得られる。その他の構成および作用効果は実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。
［実施の形態３］
図４は本発明の実施の形態３におけるＮチャネル型のパワーＭＯＳＦＥＴの構成を示す縦断面図であり、図１および図２に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００３３】
この実施の形態３におけるＮチャネル型のパワーＭＯＳＦＥＴ１の特徴は、低抵抗層の形成箇所よりも深い位置にＮ−型のドレイン領域３の濃度よりもさらに低濃度（Ｎ−）の埋込層１７が形成されていることである。
【００３４】
この構成にすれば、この埋込層１７が各セル１５間の耐圧の低下を抑制することができる。しかも、この埋込層１７はドレイン領域３のπ部３ａよりも下方の十分に電流経路が広くなっているところに形成されているので、π部抵抗成分Ｒｂを増加させる恐れはなく、むしろこの埋込層１７の上方に存在している低抵抗層１６によってオン抵抗が上昇するのを防止できる。その他の構成および作用効果は実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。
【００３５】
なお、上記の実施の形態１〜３では、低抵抗層１６は、イオン注入やエピタキシャル成長などの手法によってＮ−型のドレイン領域３の濃度よりも高濃度のＮ＋型にすることで構成しているが、これに限らず、例えば、アルミニウム、銅、金等の低抵抗値をもつ金属を用いて低抵抗層１６を形成することも可能である。このようにすれば、半導体シリコンをベースとして低抵抗層１６を形成する場合よりも低い抵抗値をもつようになるので、さらにオン抵抗を低下させることが可能になり、多数のセル１５をチップ上に形成することができる。
【００３６】
また、上記の実施の形態１〜３では、図２に示したように、電流経路が最も細くなる各セル１５間を結ぶ最短距離の中間位置の領域に低抵抗層１６を形成するようにしたが、これに限らず、例えば、図５に示すように、各セル１５から所定距離Δだけ離間した領域の全てに低抵抗層１６を形成することも可能である。このような構成にした場合には、低抵抗層１６が大きく広がっているため、さらにオン抵抗を低減することが可能になる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１における縦形のパワーＭＯＳＦＥＴの構成を示す縦断面図である。
【図２】図１のＡ−Ａ線に沿う平面断面図である。
【図３】本発明の実施の形態２におけるパワーＭＯＳＦＥＴの構成を示す縦断面図である。
【図４】本発明の実施の形態３におけるパワーＭＯＳＦＥＴの構成を示す縦断面図である。
【図５】本発明のパワーＭＯＳＦＥＴの変形例を示す平面断面図である。
【図６】従来の縦形のパワーＭＯＳＦＥＴの構成を示す縦断面図である。
【符号の説明】
【００３８】
１    パワーＭＯＳＦＥＴ
２    半導体基板
３    ドレイン領域
４    チャネル領域
５    ソース領域
６    ソース電極
７    ゲート酸化膜
８    ゲート電極
９    ドレイン端子
１０    ソース端子
１１    ゲート端子
１５    セル
１６    低抵抗層
１７    埋込層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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