(57)【要約】【課題】ビット線ノイズを抑える。【解決手段】半導体記憶装置として、第１及び第２の主ビット線と、第１〜第４の副ビット線と、前記第１の主ビット線と前記第１の副ビット線との間、前記第２の主ビット線と前記第２の副ビット線との間、前記第１の主ビット線と前記第３の副ビット線との間、及び前記第２の主ビット線と前記第４の副ビット線との間をそれぞれ接続する第１〜第４の階層スイッチと、前記第１及び第２の主ビット線をそれぞれプリチャージする第１及び第２のプリチャージ回路とを備える。前記第１の副ビット線に接続されているメモリセルから読み出しが行われる場合において、前記第３の階層スイッチは、導通状態から非導通状態になり、前記第１のプリチャージ回路は、前記第３の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了する。【選択図】図２
2007287209.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルの列にそれぞれ対応する第１及び第２の主ビット線と、
前記第１及び第２の主ビット線の間の電圧を差動増幅するセンスアンプと、
前記複数のメモリセルのうち、前記第１の主ビット線が対応する列に属するメモリセルの一部に接続された第１の副ビット線と、
前記複数のメモリセルのうち、前記第２の主ビット線が対応する列に属し、かつ、前記第１の副ビット線に接続されたメモリセルと同一の行に属するメモリセルに接続された第２の副ビット線と、
前記複数のメモリセルのうち、前記第１の主ビット線が対応する列に属し、前記第１の副ビット線には接続されていないメモリセルに接続された第３の副ビット線と、
前記複数のメモリセルのうち、前記第２の主ビット線が対応する列に属し、かつ、前記第３の副ビット線に接続されたメモリセルと同一の行に属するメモリセルに接続された第４の副ビット線と、
前記第１の主ビット線と前記第１の副ビット線との間を接続する第１の階層スイッチと、
前記第２の主ビット線と前記第２の副ビット線との間を接続する第２の階層スイッチと、
前記第１の主ビット線と前記第３の副ビット線との間を接続する第３の階層スイッチと、
前記第２の主ビット線と前記第４の副ビット線との間を接続する第４の階層スイッチと、
プリチャージ電源と前記第１の主ビット線との間に接続され、前記第１の主ビット線をプリチャージする第１のプリチャージ回路と、
前記プリチャージ電源と前記第２の主ビット線との間に接続され、前記第２の主ビット線をプリチャージする第２のプリチャージ回路と
を備え、
前記第１の副ビット線に接続されているメモリセルから読み出しが行われる場合において、
前記第３の階層スイッチは、
導通状態から非導通状態になり、
前記第１のプリチャージ回路は、
前記第３の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了するものである
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第４の階層スイッチは、
前記第１のプリチャージ回路がプリチャージを終了する前に、導通状態から非導通状態になるものであり、
前記第２のプリチャージ回路は、
前記選択されたワード線がアクティブになった後、かつ前記センスアンプが増幅を開始する前に、プリチャージを終了するものである
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記プリチャージ電源と前記第１の副ビット線との間に接続され、前記第１の副ビット線をプリチャージする第１の副ビット線プリチャージ回路と、
前記プリチャージ電源と前記第２の副ビット線との間に接続され、前記第２の副ビット線をプリチャージする第２の副ビット線プリチャージ回路と、
前記プリチャージ電源と前記第３の副ビット線との間に接続され、前記第３の副ビット線をプリチャージする第３の副ビット線プリチャージ回路と、
前記プリチャージ電源と前記第４の副ビット線との間に接続され、前記第４の副ビット線をプリチャージする第４の副ビット線プリチャージ回路とを更にを備え、
前記第１の副ビット線プリチャージ回路は、
前記第３及び第４の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了するものであり、
前記第２の副ビット線プリチャージ回路は、
前記選択されたワード線がアクティブになった後、かつ前記センスアンプが増幅を開始する前に、プリチャージを終了するものである
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記第１及び第３の副ビット線プリチャージ回路は、
前記第１のプリチャージ回路と同じ制御信号によって制御されるものであり、
前記第２及び第４の副ビット線プリチャージ回路は、
前記第２のプリチャージ回路と同じ制御信号によって制御されるものである
ことを特徴とする半導体記憶装置。
【請求項５】
請求項３に記載の半導体記憶装置において、
前記第３の副ビット線プリチャージ回路は、
前記第１の副ビット線プリチャージ回路がプリチャージを終了した後もプリチャージを継続するものであり、
前記第４の副ビット線プリチャージ回路は、
前記第２の副ビット線プリチャージ回路がプリチャージを終了した後もプリチャージを継続するものである
ことを特徴とする半導体記憶装置。
【請求項６】
請求項３に記載の半導体記憶装置において、
前記第１〜第４の副ビット線プリチャージ回路は、それぞれ、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されている
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記第１の副ビット線と前記第２の副ビット線との間を接続する第１のイコライズ回路と、
前記第３の副ビット線と前記第４の副ビット線との間を接続する第２のイコライズ回路とを更に備え、
前記第１及び第２のイコライズ回路は、
前記選択されたワード線がアクティブになった後、かつ前記センスアンプが増幅を開始する前に、導通状態から非導通状態になるものである
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記第１及び第２のイコライズ回路は、それぞれ、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
前記複数のメモリセルのうち、前記第１の主ビット線が対応する列に属し、前記第１の副ビット線には接続されていない互いに異なるメモリセルに接続された複数の副ビット線を、前記第３の副ビット線として備え、かつ、
前記第１の主ビット線と前記第３の副ビット線としての複数の副ビット線との間をそれぞれ接続する複数の階層スイッチを、前記第３の階層スイッチとして備え、
前記第１〜第４の階層スイッチは、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されており、
前記第３の階層スイッチとしての複数の階層スイッチのうちの１つは、
前記第１のプリチャージ回路がプリチャージを終了した後、かつ、前記選択されたワード線がアクティブになる前に、導通状態から非導通状態になるものである
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置において、
前記複数のメモリセルのうち、前記第２の主ビット線が対応する列に属し、前記第２の副ビット線には接続されていない互いに異なるメモリセルに接続された複数の副ビット線を、前記第４の副ビット線として備え、かつ、
前記第２の主ビット線と前記第４の副ビット線としての複数の副ビット線との間をそれぞれ接続する複数の階層スイッチを、前記第４の階層スイッチとして備え、
前記第４の階層スイッチとしての複数の階層スイッチのうちの少なくとも１つは、
前記選択されたワード線がアクティブになった後、かつ、前記センスアンプが増幅を開始する前に、導通状態から非導通状態になるものである
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
前記第４の階層スイッチとしての複数の階層スイッチの全てが、
前記選択されたワード線がアクティブになった後、かつ、前記センスアンプが増幅を開始する前に、導通状態から非導通状態になるものである
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置において、
前記第１及び第２の階層スイッチは、
前記センスアンプの増幅開始時を含む所定の期間内は非導通状態になる
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置において、
前記第１の主ビット線と前記第２の主ビット線とは、ツイストされている
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１２に記載の半導体記憶装置において、
前記第１の主ビット線と前記第２の主ビット線とは、折り返し形のビット線対を構成し、
前記第１〜第４の副ビット線は、オープンビット線方式で配置されている
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１に記載の半導体記憶装置において、
前記第１及び第２の階層スイッチは、
前記センスアンプが増幅を開始した後、所定の期間内は非導通状態になる
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１２に記載の半導体記憶装置において、
前記第１の主ビット線と前記第２の主ビット線とは、ツイストされている
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１２に記載の半導体記憶装置において、
前記第１の主ビット線と前記第２の主ビット線とは、折り返し形のビット線対を構成し、
前記第１〜第４の副ビット線は、オープンビット線方式で配置されている
ことを特徴とする半導体記憶装置。
【請求項１８】
請求項１に記載の半導体記憶装置において、
前記第１〜第４の階層スイッチは、それぞれ、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されている
ことを特徴とする半導体記憶装置。
【請求項１９】
請求項１８に記載の半導体記憶装置において、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタ及び前記第１〜第４の階層スイッチには、それぞれを非導通にするときには、制御電圧として負電圧が供給される
ことを特徴とする半導体記憶装置。
【請求項２０】
請求項１９に記載の半導体記憶装置において、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタには、それぞれを導通させるときには、前記第１〜第４の階層スイッチを導通させるときに供給される制御電圧よりも低い制御電圧が供給される
ことを特徴とする半導体記憶装置。
【請求項２１】
請求項１８に記載の半導体記憶装置において、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタには、それぞれを非導通にするときには、制御電圧として負電圧が供給され、
前記第１〜第４の階層スイッチには、それぞれを非導通にするときには、制御電圧として接地電圧が供給される
ことを特徴とする半導体記憶装置。
【請求項２２】
請求項２１に記載の半導体記憶装置において、
前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタには、それぞれを導通させるときには、前記第１〜第４の階層スイッチを導通させるときに供給される制御電圧よりも低い制御電圧が供給される
ことを特徴とする半導体記憶装置。
【請求項２３】
請求項１に記載の半導体記憶装置において、
前記第１〜第４の階層スイッチは、
それぞれの動作のしきい値電圧が、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタのしきい値電圧よりも低い
ことを特徴とする半導体記憶装置。
【請求項２４】
請求項１に記載の半導体記憶装置において、
前記プリチャージ電源が出力する電圧は、接地電圧である
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に階層ビット線アーキテクチャを有するＤＲＡＭ（dynamic random-access memory）の低ノイズ化及び動作の高速化に関する。
【背景技術】
【０００２】
近年、ＳＯＣ（system-on-a-chip）を低コストで実現するために、特に混載用ＤＲＡＭは高集積化することが求められている。メモリ面積の大半を占めるのが、メモリセルとセンスアンプ列を有するメモリセルアレイである。高集積化を実現するために、メモリセルトランジスタや高誘電率絶縁膜を用いたメモリキャパシタの微細化技術によってメモリセル面積の縮小化が行われてきた。
【０００３】
一方、センスアンプ列の縮小化は、メモリセルトランジスタほどには進まなくなってきている。センスアンプには、メモリからの微小読み出し信号を正確に増幅する事が求められているが、センスアンプを構成するトランジスタのサイズを縮小すると、トランジスタ間の電気的特性がばらついて性能が劣化するためである。そこで、ビット線１本に接続されるメモリセル数を増やし、メモリセルアレイ中のセンスアンプ数を相対的に減少させることがメモリ面積の削減には必須となってきている。
【０００４】
メモリセルアレイ中のセンスアンプ数を削減する技術として、下記特許文献１及び特許文献２に、階層ビット線技術が開示されている。例えば、特許文献２に開示されている階層ビット線アーキテクチャでは、１つの主ビット線対と複数の副ビット線対が複数の選択手段を介して接続され、主ビット線対の層は副ビット線対よりも上層に形成されている。
【０００５】
ビット線１本に接続可能なメモリセルの数は、メモリセルのデータがビット線ＢＬ上に読み出された時の、その相補ビット線／ＢＬとの間に生じる電位差（センシングシグナル）ΔＶの大きさによって定められる。アレイの電源電圧Ｖｄｄ、主ビット線１本当たりの寄生容量Ｃｂｍ、副ビット線１本当たりの寄生容量Ｃｂｌ、メモリセルキャパシタの容量Ｃｓとすると、センシングシグナルΔＶの絶対値は、
｜ΔＶ｜＝（Ｖｄｄ／２）／（（Ｃｂｌ＋Ｃｂｍ）／Ｃｓ＋１）
で表される。
【０００６】
いま、１本の主ビット線と、主ビット線よりも下層に形成されるＮ本の副ビット線から構成される階層ビット線アーキテクチャを考える。この時、Ｃｂｍ＜Ｎ×Ｃｂｌの条件を満たすのであれば、ビット線１本当たりのメモリセル数をＮ倍に増やしながら（センスアップ数を１／Ｎに減らしながら）、同時にセンシングシグナルも非階層ビット線アーキテクチャよりも大きくすることができることになる。
【０００７】
スタック型キャパシタ構造のＤＲＡＭにおいては、寄生容量Ｃｂｍは、主ビット線と周囲の通常配線導体との間の寄生容量やセンスアンプ部のゲート容量のトータルである。これに対して、寄生容量Ｃｂｌには、副ビット線とこれに特別なプロセスルールによって極限にまで近接して形成されているメモリキャパシタの上部・下部電極との間の寄生容量や、メモリセルトランジスタの接合容量、副ビット線とワード線とのオーバーラップ容量等が加わる。このため、一般的にＣｂｍ＜Ｃｂｌとなる。
【０００８】
更に、微細化が進んだサブ１００ｎｍ混載用ＤＲＡＭプロセスにおいては、Ｃｂｍ＜Ｎ×Ｃｂｌを満たす条件が存在しており、階層ビット線アーキテクチャを用いることにより、センスアンプ数を減らしながら、安定動作が可能なセンシングシグナルを確保することができる。
【特許文献１】米国再発行特許ＲＥ３３６９４号明細書
【特許文献２】特開平６−３４９２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１６は、従来の半導体記憶装置の構成を示す回路図である。図１７は、図１６の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図１７を参照して、図１６の半導体記憶装置の動作を説明する。
【００１０】
時刻ｔａでは、プリチャージ制御信号線ＰＲを接地電圧ＶＳＳにしてプリチャージを終了する。時刻ｔｂでは、アクセスされるブロックＢ０の副ビット線と主ビット線とを接続する階層スイッチ３０ａ，３０ｂ以外の階層スイッチ３１ａ〜３３ａ，３１ｂ〜３３ｂに対する階層スイッチ制御信号線ＢＳａ＜１：３＞，ＢＳｂ＜１：３＞の電圧を接地電圧ＶＳＳにする（例えばＢＳａ＜１：３＞は、ＢＳａ＜１＞〜ＢＳａ＜３＞を表す）。
【００１１】
その後、時刻ｔｃで、ワード線ＷＬ＜ｎ＞を昇圧電圧ＶＰＰにし、メモリセルのメモリキャパシタからビット線上にデータを読み出す（チャージシェアリング）。その後時刻ｔｄで、センスアンプ制御信号線ＳＡＥをアレイ電圧ＶＤＤにしてセンスアンプ１２による増幅を開始し、主ビット線ＢＬｍと／ＢＬｍとの間の電圧を最大にさせる。
【００１２】
時刻ｔｅでは、ワード線ＷＬ＜ｎ＞及びセンスアンプ制御信号線ＳＡＥを接地電圧ＶＳＳにしてセンスアンプ１２をオフにし、すべての階層スイッチ制御信号線ＢＳａ＜０：３＞，ＢＳｂ＜０：３＞をアクティブにし、プリチャージを開始する。その後、時刻ｔｆで、プリチャージ制御信号線ＰＲを昇圧電圧ＶＰＰにして、ビット線プリチャージを開始する。
【００１３】
しかしながら、このような動作では、非階層ビット線アーキテクチャに比べて、ビット線に対するノイズが大きく、次のように動作特性が悪化するという問題がある。
【００１４】
第１に、時刻ｔｂで非アクセスブロックの階層スイッチを切る際に、階層スイッチを構成するトランジスタのゲート・ソース間容量によるカップリングで、ビット線プリチャージレベルが減少する同相ノイズが発生する。これは、階層ビット線アーキテクチャ特有のノイズである。図１６に示すような主ビット線毎に４つの副ビット線を有する階層ビット線アーキテクチャにおいては、３つの階層スイッチトランジスタからカップリングノイズが発生する。副ビット線数が増えるほど、このノイズの影響は深刻となる。
【００１５】
第２に、時刻ｔｃでワード線をアクティブにし、メモリキャパシタからビット線上にデータを読み出すチャージシェアリング期間、及び時刻ｔｄ以降のセンスアンプによる増幅時に、隣接するビット線との間のサイドカップリング容量による隣接ビット線間ノイズが発生する。階層ビット線アーキテクチャでは、非階層ビット線アーキテクチャに比べると総ビット線容量に対するサイドカップリング容量比率が大きくなる。
【００１６】
副ビット線（非階層ビット線アーキテクチャの主ビット線に相当）は、特別なプロセスルールによって極限にまで近接して形成されているメモリキャパシタの上部・下部電極との間の寄生容量や、メモリセルトランジスタの接合容量、ワード線とのオーバーラップ容量等の容量成分が大きく、相対的に隣接ビット線間のカップリング容量が小さい。これに対して、上層に形成される主ビット線では、最狭ピッチ付近で隣接するビット線間のカップリング容量が支配的になるので、総ビット線容量に対する隣接ビット線間容量比率が相対的に大きいからである。この結果として、階層ビット線アーキテクチャでは、隣接ビット線間ノイズの影響を受けやすい。
【００１７】
階層ビット線アーキテクチャを採用した半導体記憶装置の設計では、メモリセルアレイ面積を最小化するために、ビット線１本当たりに接続されるメモリセルトランジスタ数を限界まで増やすことを目標とする。しかし、検出される信号が小さくなってしまうので、階層ビット線アーキテクチャに特有のノイズ問題を解決することが必須となる。
【００１８】
また、メモリセルアレイの面積削減のために、階層スイッチトランジスタにメモリセルトランジスタを用いることが行われている。メモリセルアレイの第１メタル配線層よりも下部は特殊なプロセスルールを用いてレイアウトされるので、特にサブ１００ｎｍの混載用ＤＲＡＭプロセス（スタックキャパシタ型）においては、メモリセルの周期的配置が製造容易性の観点から必要だからである（もしも、配置の周期性を乱すような階層スイッチを配置する場合は、メモリセルと階層スイッチとの境界にダミーセルを配する必要が有り、面積オーバーヘッドが不可避である）。
【００１９】
従来のメモリセルトランジスタは、キャパシタ電荷保持特性を向上させるために、ソース・ドレインが非シリサイドであり、コンタクト抵抗も数ｋΩ以上と大きく、オン電流特性を犠牲にしたトランジスタであった。このため、主ビット線と副ビット線との間で電荷を高速に転送する必要がある階層スイッチとして用いることは困難であった。
【００２０】
サブ１００ｎｍプロセスを採用した混載用ＤＲＡＭにおいては、メモリセルトランジスタのソース・ドレインをサリサイド化し、コンタクトをタングステン等の金属材料に置き換えた、いわゆる“フルメタルメモリセル”が実用化され、メモリセルトランジスタのオン電流特性が向上している。これらの背景から、メモリセルトランジスタを階層スイッチとして用いることが可能となっている。
【００２１】
しかしながら、階層スイッチを用いることによる、スピードオーバーヘッドは軽微ではあるが存在する。特に、高速ランダム動作性能が要求される用途などにおいては、スピードオーバーヘッドを削減し、かつ面積を最小化する階層ビット線アーキテクチャが必要となっている。
【００２２】
本発明は、階層ビット線アーキテクチャを有する半導体記憶装置において、ビット線ノイズを抑えること、及び読み出し速度を向上させることを目的とする。
【課題を解決するための手段】
【００２３】
前記課題を解決するため、請求項１の発明が講じた手段は、半導体記憶装置として、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの列にそれぞれ対応する第１及び第２の主ビット線と、前記第１及び第２の主ビット線の間の電圧を差動増幅するセンスアンプと、前記複数のメモリセルのうち、前記第１の主ビット線が対応する列に属するメモリセルの一部に接続された第１の副ビット線と、前記複数のメモリセルのうち、前記第２の主ビット線が対応する列に属し、かつ、前記第１の副ビット線に接続されたメモリセルと同一の行に属するメモリセルに接続された第２の副ビット線と、前記複数のメモリセルのうち、前記第１の主ビット線が対応する列に属し、前記第１の副ビット線には接続されていないメモリセルに接続された第３の副ビット線と、前記複数のメモリセルのうち、前記第２の主ビット線が対応する列に属し、かつ、前記第３の副ビット線に接続されたメモリセルと同一の行に属するメモリセルに接続された第４の副ビット線と、前記第１の主ビット線と前記第１の副ビット線との間を接続する第１の階層スイッチと、前記第２の主ビット線と前記第２の副ビット線との間を接続する第２の階層スイッチと、前記第１の主ビット線と前記第３の副ビット線との間を接続する第３の階層スイッチと、前記第２の主ビット線と前記第４の副ビット線との間を接続する第４の階層スイッチと、プリチャージ電源と前記第１の主ビット線との間に接続され、前記第１の主ビット線をプリチャージする第１のプリチャージ回路と、前記プリチャージ電源と前記第２の主ビット線との間に接続され、前記第２の主ビット線をプリチャージする第２のプリチャージ回路とを備え、前記第１の副ビット線に接続されているメモリセルから読み出しが行われる場合において、前記第３の階層スイッチは、導通状態から非導通状態になり、前記第１のプリチャージ回路は、前記第３の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了するものである。
【００２４】
これによると、階層ビット線アーキテクチャに特有のノイズである非アクセスブロックの階層スイッチがオフになる際のゲート・ソース間カップリング容量によるビット線への同相ノイズを抑制することができる。したがって、半導体記憶装置の動作マージンを大きくすることができる。
【００２５】
請求項２の発明では、請求項１に記載の半導体記憶装置において、前記第４の階層スイッチは、前記第１のプリチャージ回路がプリチャージを終了する前に、導通状態から非導通状態になるものであり、前記第２のプリチャージ回路は、前記選択されたワード線がアクティブになった後、かつ前記センスアンプが増幅を開始する前に、プリチャージを終了するものである。
【００２６】
これによると、階層ビット線アーキテクチャでより顕著になるチャージシェアリング期間での隣接ビット線間ノイズを抑制することができる。
【００２７】
請求項３の発明は、請求項２に記載の半導体記憶装置において、前記プリチャージ電源と前記第１の副ビット線との間に接続され、前記第１の副ビット線をプリチャージする第１の副ビット線プリチャージ回路と、前記プリチャージ電源と前記第２の副ビット線との間に接続され、前記第２の副ビット線をプリチャージする第２の副ビット線プリチャージ回路と、前記プリチャージ電源と前記第３の副ビット線との間に接続され、前記第３の副ビット線をプリチャージする第３の副ビット線プリチャージ回路と、前記プリチャージ電源と前記第４の副ビット線との間に接続され、前記第４の副ビット線をプリチャージする第４の副ビット線プリチャージ回路とを更にを備え、前記第１の副ビット線プリチャージ回路は、前記第３及び第４の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了するものであり、前記第２の副ビット線プリチャージ回路は、前記選択されたワード線がアクティブになった後、かつ前記センスアンプが増幅を開始する前に、プリチャージを終了するものである。
【００２８】
これによると、階層スイッチを介さずに副ビット線プリチャージが可能であるので、より高速なプリチャージが可能であり、高速なメモリサイクルを実現できる。
【００２９】
請求項４の発明では、請求項３に記載の半導体記憶装置において、前記第１及び第３の副ビット線プリチャージ回路は、前記第１のプリチャージ回路と同じ制御信号によって制御されるものであり、前記第２及び第４の副ビット線プリチャージ回路は、前記第２のプリチャージ回路と同じ制御信号によって制御されるものである。
【００３０】
これによると、制御信号の共通化により、回路面積の削減を図ることができる。
【００３１】
請求項５の発明では、請求項３に記載の半導体記憶装置において、前記第３の副ビット線プリチャージ回路は、前記第１の副ビット線プリチャージ回路がプリチャージを終了した後もプリチャージを継続するものであり、前記第４の副ビット線プリチャージ回路は、前記第２の副ビット線プリチャージ回路がプリチャージを終了した後もプリチャージを継続するものである。
【００３２】
これによると、アクセスされていない時に副ビット線を確実にプリチャージレベルに保つことができるので、電荷保持特性の悪化防止等を図ることができ、フォルトトレランスを向上させることができる。
【００３３】
請求項６の発明では、請求項３に記載の半導体記憶装置において、前記第１〜第４の副ビット線プリチャージ回路は、それぞれ、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されている。
【００３４】
これによると、省面積で高速な副ビット線プリチャージ回路を容易に作成することができる。
【００３５】
請求項７の発明は、請求項１に記載の半導体記憶装置において、前記第１の副ビット線と前記第２の副ビット線との間を接続する第１のイコライズ回路と、前記第３の副ビット線と前記第４の副ビット線との間を接続する第２のイコライズ回路とを更に備え、前記第１及び第２のイコライズ回路は、前記選択されたワード線がアクティブになった後、かつ前記センスアンプが増幅を開始する前に、導通状態から非導通状態になるものである。
【００３６】
これによると、回路面積の増加を最小限に抑えながら、副ビット線プリチャージを高速化でき、高速なメモリサイクルを実現できる。
【００３７】
請求項８の発明では、請求項７に記載の半導体記憶装置において、前記第１及び第２のイコライズ回路は、それぞれ、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されている。
【００３８】
これによると、省面積で高速な副ビット線イコライズ回路を容易に作成することができる。
【００３９】
請求項９の発明は、請求項１に記載の半導体記憶装置において、前記複数のメモリセルのうち、前記第１の主ビット線が対応する列に属し、前記第１の副ビット線には接続されていない互いに異なるメモリセルに接続された複数の副ビット線を、前記第３の副ビット線として備え、かつ、前記第１の主ビット線と前記第３の副ビット線としての複数の副ビット線との間をそれぞれ接続する複数の階層スイッチを、前記第３の階層スイッチとして備え、前記第１〜第４の階層スイッチは、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されており、前記第３の階層スイッチとしての複数の階層スイッチのうちの１つは、前記第１のプリチャージ回路がプリチャージを終了した後、かつ、前記選択されたワード線がアクティブになる前に、導通状態から非導通状態になるものである。
【００４０】
これによると、階層ビット線アーキテクチャに特有のノイズだけでなく、ワード線が選択された時のメモリセルトランジスタのゲート・ソース間容量に起因するノイズも抑制することができる。
【００４１】
請求項１０の発明は、請求項１に記載の半導体記憶装置において、前記複数のメモリセルのうち、前記第２の主ビット線が対応する列に属し、前記第２の副ビット線には接続されていない互いに異なるメモリセルに接続された複数の副ビット線を、前記第４の副ビット線として備え、かつ、前記第２の主ビット線と前記第４の副ビット線としての複数の副ビット線との間をそれぞれ接続する複数の階層スイッチを、前記第４の階層スイッチとして備え、前記第４の階層スイッチとしての複数の階層スイッチのうちの少なくとも１つは、前記選択されたワード線がアクティブになった後、かつ、前記センスアンプが増幅を開始する前に、導通状態から非導通状態になるものである。
【００４２】
これによると、チャージシェアリングによって読み出し側ビット線電位が変動した際に生じる、隣接ビット線間容量によるリファレンス側ビット線の電位変動を抑えることができる。
【００４３】
請求項１１の発明では、請求項１０に記載の半導体記憶装置において、前記第４の階層スイッチとしての複数の階層スイッチの全てが、前記選択されたワード線がアクティブになった後、かつ、前記センスアンプが増幅を開始する前に、導通状態から非導通状態になるものである。
【００４４】
これによると、ビット線間ノイズをより小さくすることができる。
【００４５】
請求項１２の発明では、請求項１に記載の半導体記憶装置において、前記第１及び第２の階層スイッチは、前記センスアンプの増幅開始時を含む所定の期間内は非導通状態になるものである。
【００４６】
これによると、センスアンプの増幅開始時において、センスアンプに接続される総ビット線容量を削減し、センスアンプによる高速な増幅が可能となる。
【００４７】
請求項１３の発明では、請求項１２に記載の半導体記憶装置において、前記第１の主ビット線と前記第２の主ビット線とは、ツイストされている。
【００４８】
これによると、主ビット線対がツイストされているので、ビット線電位が大きく変化するセンスアンプの増幅開始時点でのビット線間ノイズを大きく低減することができる。
【００４９】
請求項１４の発明では、請求項１２に記載の半導体記憶装置において、前記第１の主ビット線と前記第２の主ビット線とは、折り返し形のビット線対を構成し、前記第１〜第４の副ビット線は、オープンビット線方式で配置されている。
【００５０】
これによると、第１〜第４の副ビット線がオープンビット線方式で配置されているので、回路面積を削減することができる。
【００５１】
請求項１５の発明では、請求項１に記載の半導体記憶装置において、前記第１及び第２の階層スイッチは、前記センスアンプが増幅を開始した後、所定の期間内は非導通状態になるものである。
【００５２】
これによると、センスアンプに接続される総ビット線容量を削減するので、センスアンプが信号を最大振幅に増幅するまでの速度を向上させることができる。
【００５３】
請求項１６の発明では、請求項１２に記載の半導体記憶装置において、前記第１の主ビット線と前記第２の主ビット線とは、ツイストされている。
【００５４】
これによると、主ビット線対がツイストされているので、センスアンプの増幅時にビット線間ノイズを大きく低減することができる。
【００５５】
請求項１７の発明では、請求項１２に記載の半導体記憶装置において、前記第１の主ビット線と前記第２の主ビット線とは、折り返し形のビット線対を構成し、前記第１〜第４の副ビット線は、オープンビット線方式で配置されている。
【００５６】
これによると、第１〜第４の副ビット線がオープンビット線方式で配置されているので、回路面積を削減することができる。
【００５７】
請求項１８の発明では、請求項１に記載の半導体記憶装置において、前記第１〜第４の階層スイッチは、それぞれ、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成されている。
【００５８】
これによると、メモリセルアレイのレイアウトに周期性が得られるので、回路面積削減と製造容易性とを両立することができる。
【００５９】
請求項１９の発明は、請求項１８に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタ及び前記第１〜第４の階層スイッチには、それぞれを非導通にするときには、制御電圧として負電圧が供給されるものである。
【００６０】
これによると、非導通時のリーク電流を抑えることができるので、メモリセルトランジスタ及び階層スイッチのしきい値電圧を低くすることができる。このため、メモリセルトランジスタ及び階層スイッチのオン電流を増加させてメモリセルのデータをより高速に主ビット線に転送することができる。
【００６１】
請求項２０の発明は、請求項１９に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタには、それぞれを導通させるときには、前記第１〜第４の階層スイッチを導通させるときに供給される制御電圧よりも低い制御電圧が供給されるものである。
【００６２】
これによると、メモリセルトランジスタ及び階層スイッチに、必要な電荷転送速度に応じた制御電圧を与えることができるので、低消費電力化することができる。
【００６３】
請求項２１の発明は、請求項１８に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタには、それぞれを非導通にするときには、制御電圧として負電圧が供給され、前記第１〜第４の階層スイッチには、それぞれを非導通にするときには、制御電圧として接地電圧が供給されるものである。
【００６４】
これによると、負電圧の供給を抑えて負電圧電源のレベルを安定化させることができ、メモリキャパシタの電荷保持特性と低消費電力性を向上させることができる。
【００６５】
請求項２２の発明は、請求項２１に記載の半導体記憶装置において、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタには、それぞれを導通させるときには、前記第１〜第４の階層スイッチを導通させるときに供給される制御電圧よりも低い制御電圧が供給されるものである。
【００６６】
これによると、メモリセルトランジスタ及び階層スイッチに、必要な電荷転送速度に応じた制御電圧を与えることができるので、低消費電力化することができる。
【００６７】
請求項２３の発明では、請求項１に記載の半導体記憶装置において、前記第１〜第４の階層スイッチは、それぞれの動作のしきい値電圧が、前記複数のメモリセルのそれぞれに含まれるメモリセルトランジスタのしきい値電圧よりも低いものである。
【００６８】
これによると、階層スイッチは、高速な電荷転送を行うことができる。
【００６９】
請求項２４の発明では、請求項１に記載の半導体記憶装置において、前記プリチャージ電源が出力する電圧は、接地電圧である。
【００７０】
これによると、チャージシェアリング時及びセンスアンプによる増幅時において、階層スイッチのゲートとソースとの間の電圧を大きくすることができるので、階層スイッチの電荷転送速度を向上させることができる。
【発明の効果】
【００７１】
以上のように、本発明によれば、階層ビット線アーキテクチャを有する半導体記憶装置において、階層スイッチが動作するタイミングを制御することによってビット線ノイズを抑えることができる。したがって、半導体記憶装置の動作マージンを大きくすることができる。
【発明を実施するための最良の形態】
【００７２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００７３】
図１は、本発明の実施形態に係る半導体記憶装置の構成を示す回路図である。図１の半導体記憶装置は、マトリクス状に配置された複数のメモリセル２０ａ，２０ｂ，…を備えており、それぞれは、メモリセルトランジスタとキャパシタとを有している。各キャパシタにはセルプレート電圧ＶＣＰが与えられている。図１では省略しているが、メモリセル２０ａ，２０ｂ等のそれぞれの右にも、同様にメモリセルが並んでいる。
【００７４】
図１の半導体記憶装置は、これらのメモリセルの他に、メモリセル２０ａ，２０ｂに関係する部分については、センスアンプ１２と、プリチャージ回路としてのプリチャージトランジスタ１４，１５と、階層スイッチ３０ａ，３０ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂと、主ビット線ＢＬｍ，／ＢＬｍと、副ビット線ＢＬｌ０，／ＢＬｌ０，ＢＬｌ１，／ＢＬｌ１，ＢＬｌ２，／ＢＬｌ２，ＢＬｌ３，／ＢＬｌ３とを備えている。特に図示しないが、図１の半導体記憶装置は、各部へ制御信号を出力する制御部を備えている。
【００７５】
主ビット線ＢＬｍと／ＢＬｍとは、折り返し形の主ビット線対を構成している。読み出しが行われるメモリセルに係る主ビット線（例えばＢＬｍ）を読み出し側の主ビット線、もう一方の主ビット線（例えば／ＢＬｍ）をリファレンス側の主ビット線と称する。副ビット線ＢＬｌ０と／ＢＬｌ０、副ビット線ＢＬｌ１と／ＢＬｌ１、副ビット線ＢＬｌ２と／ＢＬｌ２、副ビット線ＢＬｌ３と／ＢＬｌ３は、それぞれ副ビット線対を構成している。
【００７６】
また、図１の半導体記憶装置は、同様の構成を図１の縦方向に繰り返し有しており、更に、ワード線ＷＬ＜ｎ＞，ＷＬ＜ｎ＋１＞，…と、階層スイッチ制御信号線ＢＳａ＜０＞，ＢＳｂ＜０＞，ＢＳａ＜１＞，ＢＳｂ＜１＞，ＢＳａ＜２＞，ＢＳｂ＜２＞，ＢＳａ＜３＞，ＢＳｂ＜３＞と、プリチャージ制御信号線ＰＲａ，ＰＲｂと、センスアンプ制御信号線ＳＡＥとを備えている。図１では省略しているが、ワード線ＷＬ＜ｎ＋１＞の右にも、同様にワード線が繰り返し配置されている。
【００７７】
メモリセルアレイは、図１のように、４つのブロックＢ０，Ｂ１，Ｂ２，Ｂ３を有している。アクセスされているメモリセルが属するブロックをアクセスブロック、その他のブロックを非アクセスブロックと称する。
【００７８】
副ビット線ＢＬｌ０〜ＢＬｌ３には、それぞれ、複数のメモリセル２０ａ，…が接続され、副ビット線／ＢＬｌ０〜／ＢＬｌ３には、それぞれ、複数のメモリセル２０ｂ，…が接続されている。
【００７９】
階層スイッチ３０ａは、主ビット線ＢＬｍと副ビット線ＢＬｌ０との間に接続され、階層スイッチ３０ｂは、主ビット線／ＢＬｍと副ビット線／ＢＬｌ０との間に接続されている。また、階層スイッチ３１ａは主ビット線ＢＬｍと副ビット線ＢＬｌ１との間に、階層スイッチ３１ｂは主ビット線／ＢＬｍと副ビット線／ＢＬｌ１との間に、階層スイッチ３２ａは主ビット線ＢＬｍと副ビット線ＢＬｌ２との間に、階層スイッチ３２ｂは主ビット線／ＢＬｍと副ビット線／ＢＬｌ２との間に、階層スイッチ３３ａは主ビット線ＢＬｍと副ビット線ＢＬｌ３との間に、階層スイッチ３３ｂは主ビット線／ＢＬｍと副ビット線／ＢＬｌ３との間に接続されている。階層スイッチ３０ａ〜３３ａ，３０ｂ〜３３ｂは、例えばＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタである。
【００８０】
プリチャージトランジスタ１４は、プリチャージ電源と主ビット線ＢＬｍとの間に接続され、プリチャージトランジスタ１５は、プリチャージ電源と主ビット線／ＢＬｍとの間に接続されている。プリチャージトランジスタ１４は、プリチャージ制御信号線ＰＲａの信号に従って、プリチャージ電源が出力するビット線プリチャージ電圧ＶＢＰを主ビット線ＢＬｍに与え、プリチャージトランジスタ１５は、プリチャージ制御信号線ＰＲｂの信号に従って、ビット線プリチャージ電圧ＶＢＰを主ビット線／ＢＬｍに与える。センスアンプ１２は、センスアンプ制御信号線ＳＡＥの信号に従って、主ビット線ＢＬｍ，／ＢＬｍの間の電圧を差動増幅する。
【００８１】
図２は、図１の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ＜ｎ＞及び副ビット線ＢＬｌ０に接続されたメモリセル２０ａから読み出しをする場合について説明する。例えば階層スイッチ制御信号線ＢＳａ＜０：３＞は、階層スイッチ制御信号線ＢＳａ＜０＞〜ＢＳａ＜３＞を表すものとし、他の信号線についても同様に表記する。
【００８２】
読み出しの開始前において、階層スイッチ制御信号線ＢＳａ＜０：３＞・ＢＳｂ＜０：３＞を昇圧電圧ＶＰＰにして、全ての階層スイッチ３０ａ〜３３ａ，３０ｂ〜３３ｂを導通させておく。また、プリチャージ制御信号線ＰＲａ，ＰＲｂも昇圧電圧ＶＰＰにして、プリチャージトランジスタ１４，１５を導通させておくので、全ての主ビット線ＢＬｍ，／ＢＬｍ等、及び副ビット線ＢＬｌ０〜ＢＬｌ３，／ＢＬｌ０〜／ＢＬｌ３等がプリチャージされる。
【００８３】
いま、ブロックＢ０へのアクセスを行うので、階層スイッチ制御信号線ＢＳａ＜０＞，ＢＳｂ＜０＞の電圧は変化させず、ブロックＢ０の階層スイッチ３０ａ，３０ｂ等を導通させておく。時刻ｔｂにおいて、階層スイッチ制御信号線ＢＳａ＜１：３＞，ＢＳｂ＜１：３＞を接地電圧ＶＳＳにし、ブロックＢ１〜Ｂ３の階層スイッチ３１ａ〜３３ａ，３１ｂ〜３３ｂ等を非導通にする。
【００８４】
次に、時刻ｔａ’でプリチャージ制御信号線ＰＲａを接地電圧ＶＳＳにして、プリチャージトランジスタ１４を非導通にし、読み出し側の主ビット線ＢＬｍのプリチャージを終了する。引き続き、時刻ｔｃでワード線ＷＬ＜ｎ＞を昇圧電圧ＶＰＰにし、読み出しが行われるべきメモリセルのメモリキャパシタからビット線上にデータの読み出し（チャージシェアリング）を行う。
【００８５】
チャージシェアリングが完了した後の時刻ｔｇでプリチャージ制御信号線ＰＲｂを接地電圧ＶＳＳにして、プリチャージトランジスタ１５を非導通にし、リファレンス側の主ビット線／ＢＬｍのプリチャージを終了する。その後、時刻ｔｄでセンスアンプ制御信号線ＳＡＥをアレイ電圧ＶＤＤにしてセンスアンプ１２に増幅を開始させ、主ビット線ＢＬｍ，／ＢＬｍの間の電圧を最大にさせる。
【００８６】
その後、時刻ｔｅでワード線ＷＬ＜ｎ＞及びセンスアンプ制御信号線ＳＡＥを接地電圧ＶＳＳにしてセンスアンプ１２をオフにし、かつ、全ての階層スイッチ制御信号線ＢＳａ＜０：３＞，ＢＳｂ＜０：３＞もアクティブにして、全ての階層スイッチ３０ａ〜３３ａ，３０ｂ〜３３ｂ等を導通させる。その後、時刻ｔｆでプリチャージ制御信号線ＰＲａ，ＰＲｂを昇圧電圧ＶＰＰにして、ビット線プリチャージを開始する。
【００８７】
以上のように動作させることによって、階層ビット線アーキテクチャに特有のノイズである、非アクセスブロックの階層スイッチがオフになる際のゲート・ソース間カップリング容量によるビット線への同相ノイズを抑制できるだけでなく、階層ビット線アーキテクチャでより顕著になるチャージシェアリング期間（時刻ｔｃ〜ｔｇ）での隣接ビット線間ノイズも抑制でき、動作マージンを大きくすることができる。
【００８８】
ここでのポイントは、最初に、アクセスされるブロック以外の階層スイッチをオフにし（時刻ｔｂ）、続いて読み出し側の主ビット線ＢＬｍのプリチャージを終了する（時刻ｔａ’）という制御タイミングである。
【００８９】
仮に、最初に、読み出し側の主ビット線ＢＬｍのプリチャージを終了し、その後に、アクセスされるブロック以外の階層スイッチをオフにするように制御されるのであれば、以下の理由で、階層ビット線アーキテクチャ特有のノイズが増大し、読み出しマージンが小さくなる。
【００９０】
まず第１に、階層スイッチをオフにする際にビット線プリチャージが終了しているので、ゲート・ソース間カップリング容量によるビット線への同相ノイズが発生する。
【００９１】
第２に、読み出し側の主ビット線のプリチャージを終了する際のプリチャージトランジスタ１４のゲート・ソース間（プリチャージ制御信号ＰＲａの信号線と主ビット線ＢＬｍとの間）の容量によるビット線カップリング量よりも、リファレンス側の主ビット線のプリチャージを終了する際のプリチャージトランジスタ１５のゲート・ソース間（プリチャージ制御信号ＰＲｂの信号線と主ビット線／ＢＬｍとの間）の容量によるビット線カップリング量の方が大きいので、これがビット線間の差動ノイズとなって動作マージンが小さくなる。
【００９２】
カップリング変動量が異なる理由は、プリチャージトランジスタ１４がオフ（非導通状態）となる段階では、全ての階層スイッチがオン（導通状態）であり、ビット線容量が“重い”状態であるのに対して、プリチャージトランジスタ１５がオフする段階では、アクセスされるブロックの階層スイッチのみがオンであり、ビット線容量が“軽い”状態であるからである。
【００９３】
本発明の実施形態においては、プリチャージトランジスタ１４，１５のいずれがオフになる際においても、アクセスされるブロックの階層スイッチのみがオンであり、ビット線容量が等しい状態なので、ビット線間の差動ノイズは発生しない。
【００９４】
なお、メモリセルアレイの面積削減のために、階層スイッチ３０ａ〜３３ａ，３０ｂ〜３３ｂのそれぞれを、メモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成するようにしてもよい。特にサブ１００ｎｍプロセスを採用した混載用ＤＲＡＭにおいては、メモリセルアレイの第１メタル配線層よりも下の層は特殊なプロセスルールを用いてレイアウトされるので、メモリセルの周期的配置が製造容易性の観点から必要だからである。
【００９５】
副ビット線の電荷を主ビット線に転送する大きな能力が必要な場合には、複数のメモリセルトランジスタを並列に接続して１つの階層スイッチとして用いたり、メモリセルトランジスタと同一サイズでしきい値電圧がメモリセルトランジスタよりも低いトランジスタを階層スイッチとして用いてもよい。
【００９６】
また、ここではブロック数が４の場合について示しているが、ブロック数は４以外であってもよい。また、主ビット線のイコライズ手段を更に有していてもよい。
【００９７】
（第１の変形例）
図３は、第１の変形例に係る半導体記憶装置の構成を示す回路図である。図３の半導体記憶装置は、図１の半導体記憶装置において、副ビット線プリチャージ回路としてのプリチャージトランジスタ４０ａ，４０ｂ，４１ａ，４１ｂ，４２ａ，４２ｂ，４３ａ，４３ｂ等を更に備えるようにしたものである。
【００９８】
プリチャージトランジスタ４０ａは、プリチャージ電源と副ビット線ＢＬｌ０との間に接続され、プリチャージトランジスタ４０ｂは、プリチャージ電源と副ビット線／ＢＬｌ０との間に接続されている。
【００９９】
プリチャージトランジスタ４０ａは、プリチャージ制御信号線ＰＲａ＜０＞の信号に従って、ビット線プリチャージ電圧ＶＢＰを副ビット線ＢＬｌ０に与え、プリチャージトランジスタ４０ｂは、プリチャージ制御信号線ＰＲｂ＜０＞の信号に従って、ビット線プリチャージ電圧ＶＢＰを副ビット線／ＢＬｌ０に与える。
【０１００】
同様に、プリチャージトランジスタ４１ａは、プリチャージ電源と副ビット線ＢＬｌ１との間に接続され、プリチャージトランジスタ４１ｂは、プリチャージ電源と副ビット線／ＢＬｌ１との間に接続されている。プリチャージトランジスタ４２ａは、プリチャージ電源と副ビット線ＢＬｌ２との間に接続され、プリチャージトランジスタ４２ｂは、プリチャージ電源と副ビット線／ＢＬｌ２との間に接続されている。プリチャージトランジスタ４３ａは、プリチャージ電源と副ビット線ＢＬｌ３との間に接続され、プリチャージトランジスタ４３ｂは、プリチャージ電源と副ビット線／ＢＬｌ３との間に接続されている。
【０１０１】
プリチャージトランジスタ４１ａ〜４３ａは、それぞれ、プリチャージ制御信号線ＰＲａ＜１：３＞の信号に従って、ビット線プリチャージ電圧ＶＢＰを副ビット線ＢＬｌ１〜ＢＬｌ３に与え、プリチャージトランジスタ４１ｂ〜４３ｂは、それぞれ、プリチャージ制御信号線ＰＲｂ＜１：３＞の信号に従って、ビット線プリチャージ電圧ＶＢＰを副ビット線／ＢＬｌ１〜／ＢＬｌ３に与える。
【０１０２】
図４は、図３の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図３の半導体記憶装置では、主ビット線対に接続されたプリチャージトランジスタ１４を制御するプリチャージ制御信号線ＰＲａと同じ信号が、プリチャージ制御信号線ＰＲａ＜０：３＞に与えられ、プリチャージトランジスタ１５を制御するプリチャージ制御信号線ＰＲｂと同じ信号が、プリチャージ制御信号線ＰＲｂ＜０：３＞に与えられている。その他の点は、図１の半導体記憶装置と同様である。
【０１０３】
図３の半導体記憶装置によると、階層スイッチを介さずに副ビット線のプリチャージが可能であるので、より高速なプリチャージが可能であり、高速なメモリサイクルを実現することができる。
【０１０４】
また、メモリセルアレイの面積削減のために、副ビット線に接続されるプリチャージトランジスタ４０ａ〜４３ａ，４０ｂ〜４３ｂのそれぞれを、メモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成するようにしてもよい。副ビット線の総寄生容量は、非階層ビット線アーキテクチャのビット線容量よりも小さいので、メモリセルトランジスタに流すことができる大きさの電流でも十分なプリチャージ能力を実現することができる。更に副ビット線のプリチャージ速度を高速化したい場合には、複数のメモリセルトランジスタを並列に接続して１つのプリチャージトランジスタとして用いてもよい。
【０１０５】
（第２の変形例）
図５は、第２の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【０１０６】
図５の場合は、図３の半導体記憶装置において、アクセスされるメモリセルが接続されている副ビット線ＢＬｌ０をプリチャージするプリチャージトランジスタ４０ａに制御信号を与えるプリチャージ制御信号線ＰＲａ＜０＞に、プリチャージ制御信号線ＰＲａと同じ信号を与え、副ビット線ＢＬｌ０と対になっている副ビット線／ＢＬｌ０をプリチャージするプリチャージトランジスタ４０ｂに制御信号を与えるプリチャージ制御信号線ＰＲｂ＜０＞に、プリチャージ制御信号線ＰＲｂと同じ信号を与える。
【０１０７】
一方、メモリアクセスに係る副ビット線以外の副ビット線ＢＬｌ１〜ＢＬｌ３，／ＢＬｌ１〜／ＢＬｌ３（非アクセス副ビット線と称する）をプリチャージするプリチャージトランジスタ４１ａ〜４３ａ，４１ｂ〜４３ｂに制御信号を与えるプリチャージ制御信号線ＰＲａ＜１：３＞，ＰＲｂ＜１：３＞を、昇圧電圧ＶＰＰに保ち、副ビット線ＢＬｌ１〜ＢＬｌ３，／ＢＬｌ１〜／ＢＬｌ３をプリチャージし続ける。その他の点は、図４の場合と同様である。
【０１０８】
図３の半導体記憶装置を図５のように動作させることによって、非アクセス副ビット線を確実にプリチャージレベルに保つことができる。このため、図４の場合と同様にビット線ノイズを抑制した高速プリチャージ動作が実現できるだけでなく、更に、例えば副ビット線がショートする不良等により、非アクセス副ビット線のプリチャージレベルが大きく変動し、メモリセルの電荷保持特性が劣化する不良を抑止でき、フォルトトレランスを向上させることができる。
【０１０９】
（第３の変形例）
図６は、第３の変形例に係る半導体記憶装置の構成を示す回路図である。図６の半導体記憶装置は、図１の半導体記憶装置において、イコライズ回路としてのイコライズトランジスタ５０，５１，５２，５３等を更に備えるようにしたものである。
【０１１０】
イコライズトランジスタ５０は、イコライズ制御信号線ＥＱ＜０＞の信号に従って副ビット線ＢＬｌ０と／ＢＬｌ０とを接続する。同様に、イコライズトランジスタ５１は、イコライズ制御信号線ＥＱ＜１＞の信号に従って副ビット線ＢＬｌ１と／ＢＬｌ１とを接続し、イコライズトランジスタ５２は、イコライズ制御信号線ＥＱ＜２＞の信号に従って副ビット線ＢＬｌ２と／ＢＬｌ２とを接続し、イコライズトランジスタ５３は、イコライズ制御信号線ＥＱ＜３＞の信号に従って副ビット線ＢＬｌ３と／ＢＬｌ３とを接続する。
【０１１１】
図７は、図６の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図６の半導体記憶装置では、プリチャージトランジスタ１４を制御するプリチャージ制御信号線ＰＲａの信号と同じ信号が、イコライズ制御信号線ＥＱ＜０：３＞に与えられている。その他の点は、図１の半導体記憶装置と同様である。
【０１１２】
図６の半導体記憶装置によると、図１の半導体記憶装置と同様にビット線ノイズを抑制できるだけではなく、最小限の面積オーバーヘッドでビット線プリチャージを高速化し、高速なメモリサイクルを実現することができる。
【０１１３】
なお、副ビット線に接続されるイコライズトランジスタ５０〜５３のそれぞれを、メモリセルトランジスタと同様に構成された１つ又は複数のトランジスタで構成するようにしてもよい。すると、メモリセルアレイの面積を削減することができる。
【０１１４】
また、図３の半導体記憶装置において、同様なイコライズトランジスタを追加するようにしてもよく、これにより高速なプリチャージが可能となる。
【０１１５】
（第４の変形例）
図８は、第４の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図８の場合は、図１の半導体記憶装置において、アクセスされないブロック（非アクセスブロック）の階層スイッチのうち、読み出し側の主ビット線に接続された階層スイッチの１つを、他の階層スイッチとは独立して制御する点が異なっている。また、階層スイッチ３０ａ〜３３ａ，３０ｂ〜３３ｂのそれぞれを、メモリセルトランジスタと同様に構成された１つ又は複数のトランジスタ、すなわち、メモリセルトランジスタとほぼ同一サイズであり、メモリセルトランジスタとほぼ同一の電気的特性を有するトランジスタで構成する。
【０１１６】
具体的には、例えば図８のように、時刻ｔｂで、階層スイッチ制御信号線ＢＳａ＜２：３＞，ＢＳｂ＜１：３＞を接地電圧ＶＳＳにして、読み出し側の主ビット線に接続されている非アクセスブロックの階層スイッチ３２ａ，３３ａ及びリファレンス側の主ビット線に接続される非アクセスブロックの階層スイッチ３１ｂ〜３３ｂをオフにする。
【０１１７】
その後、時刻ｔａ’でプリチャージ制御信号線ＰＲａを接地電圧ＶＳＳにして、プリチャージトランジスタ１４をオフにし、読み出し側の主ビット線ＢＬｍのプリチャージを終了する。その後、時刻ｔｂ’で階層スイッチ制御信号線ＢＳａ＜１＞を接地電圧ＶＳＳにし、非アクセスブロックＢ１の読み出し側の主ビット線に接続される階層スイッチ３１ａをオフにする。
【０１１８】
その後、時刻ｔｃでワード線ＷＬ＜ｎ＞を昇圧電圧ＶＰＰにし、時刻ｔｇでプリチャージ制御信号線ＰＲｂを接地電圧ＶＳＳにして、リファレンス側の主ビット線のプリチャージを終了する。その他の点は、図２の場合と同様である。
【０１１９】
図１の半導体記憶装置を図８のように動作させると、階層ビット線アーキテクチャに特有のノイズを抑制できるだけでなく、ワード線ＷＬ＜ｎ＞が選択された時のメモリセルトランジスタのゲート・ソース間容量（ワード線ＷＬ＜ｎ＞と副ビット線ＢＬｌとの間の容量）によって、読み出し側の主ビット線のみが電位の変動を受けることによる差動カップリングノイズをキャンセルできる。
【０１２０】
つまり、ワード線ＷＬ＜ｎ＞選択時のゲート・ソース間（ワード線ＷＬ＜ｎ＞と副ビット線ＢＬｌとの間）カップリングでビット線電位が大きくなる側に変動を受ける分だけ、予め、階層スイッチ３１ａをオフにする時の、階層スイッチ３１ａのゲート・ソース間（階層スイッチ制御信号線ＢＳａ＜１＞と副ビット線ＢＬｍとの間）カップリングで読み出し側のビット線電位を低くしている。
【０１２１】
メモリセルトランジスタと階層スイッチとでゲート・ソース間容量を同一とし、さらに階層スイッチ１つ分だけのカップリングによる電位の変動が読み出し側のビット線に現れるように、階層スイッチ制御信号線ＢＳａ＜１：３＞，ＢＳｂ＜１：３＞の電圧を制御しているので、ワード線選択時の差動ノイズを完全にキャンセルすることができる。
【０１２２】
（第５の変形例）
図９は、第５の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図９の場合は、図１の半導体記憶装置において、時刻ｔｂで階層スイッチ制御信号線ＢＳａ＜１：３＞を接地電圧ＶＳＳにして、非アクセスブロックＢ１〜Ｂ３の読み出し側の主ビット線に接続されている階層スイッチ３１ａ〜３３ａをオフにする。
【０１２３】
ついで時刻ｔａ’でプリチャージ制御信号線ＰＲａ，ＰＲｂを接地電圧ＶＳＳにして、主ビット線ＢＬｍ，／ＢＬｍのプリチャージを終了する。その後、時刻ｔｃでワード線ＷＬ＜ｎ＞を昇圧電圧ＶＰＰにして、読み出しが行われるべきメモリセルのメモリキャパシタからビット線上にデータの読み出し（チャージシェアリング）を行う。
【０１２４】
チャージシェアリングが完了した後、時刻ｔｂ”で階層スイッチ制御信号線ＢＳｂ＜１：３＞を接地電圧ＶＳＳにして、リファレンス側の主ビット線に接続されている非アクセスブロックの階層スイッチ３１ｂ〜３３ｂをオフにする。その後、時刻ｔｄでセンスアンプ制御信号線ＳＡＥをアレイ電圧ＶＤＤにしてセンスアンプ１２に増幅を開始させる。その他の点は、図２の場合と同様である。
【０１２５】
図１の半導体記憶装置を図９のように動作させると、チャージシェアリング期間中に、リファレンス側の主ビット線に接続されている階層スイッチが全て導通しているので、リファレンス側の総ビット線容量を読み出し側に対して相対的に大きくすることができる。このため、チャージシェアリングによって読み出し側の主ビット線電位が変動した際の、隣接ビット線間容量によるリファレンス側の主ビット線の電位変動が抑えられ、隣接ビット線間ノイズを低減して動作マージンを大きくすることができる。
【０１２６】
なお、ここではチャージシェアリング期間中にリファレンス側の主ビット線に接続される階層スイッチをすべて導通させた場合について説明したが、非アクセスブロックのリファレンス側の主ビット線に接続される階層スイッチのうちの一部のみを導通させるようにしてもよい。
【０１２７】
（第６の変形例）
図１０は、第６の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図１０の場合は、図１の半導体記憶装置において、チャージシェアリング終了後の時刻ｔｈで階層スイッチ制御信号線ＢＳａ＜０：３＞，ＢＳｂ＜０：３＞を接地電圧ＶＳＳにして、アクセスされるブロックの階層スイッチ３０ａ，３０ｂも含めた全階層スイッチ３０ａ〜３３ａ，３０ｂ〜３３ｂをオフにする。
【０１２８】
その後、時刻ｔｄでセンスアンプ制御信号線ＳＡＥをアレイ電圧ＶＤＤにしてセンスアンプ１２に増幅を開始させ、時刻ｔｉで階層スイッチ制御信号線ＢＳａ＜０＞，ＢＳｂ＜０＞を昇圧電圧ＶＰＰにして、アクセスされるブロックの階層スイッチ３０ａ，３０ｂのみを再度オンにする。その他の点は、図２の場合と同様である。
【０１２９】
図１の半導体記憶装置を図１０のように動作させると、センスアンプ１２が増幅する時の総ビット線容量が、主ビット線ＢＬｍ，／ＢＬｍの容量だけになるので、センスアンプ１２に高速な増幅をさせることが可能となる。
【０１３０】
なお、チャージチェアリング終了までの制御信号タイミングは、図１０に示されているもの以外であってもよい。
【０１３１】
（第７の変形例）
図１１は、第７の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。図１１の場合は、図１の半導体記憶装置において、時刻ｔｄでセンスアンプ１２に増幅を開始させた後、時刻ｔｈ’で全ての階層スイッチ３０ａ〜３３ａ，３０ｂ〜３３ｂをオフにする。その後、時刻ｔｉで、アクセスされるブロックの階層スイッチ３０ａ，３０ｂのみを再度オンにする。その他の点は、図２の場合と同様である。
【０１３２】
図１の半導体記憶装置を図１１のように動作させると、センスアンプ１２が増幅を始めた初期段階では、ビット線容量が大きく、センスアンプ１２による増幅がゆっくり行われるが、時刻ｔｉ以降は、総ビット線容量が主ビット線ＢＬｍ，／ＢＬｍの容量だけになるので、センスアンプ１２に高速な増幅をさせることが可能となる。つまり、センスアンプ１２による増幅の初期段階では、増幅がゆっくり行われるので、信号が小さい時のセンス感度を向上させて動作マージンを大きくすることができ、かつ、振幅が最大になるまでの時間を短縮することができる。
【０１３３】
なお、チャージチェアリング終了までの制御信号タイミングは、図１１に示されているもの以外であってもよい。
【０１３４】
（第８の変形例）
図１２は、第８の変形例に係る半導体記憶装置の構成を示す回路図である。図１２の半導体記憶装置は、各主ビット線対がツイスト構成を有している（例えば主ビット線ＢＬｍと／ＢＬｍとがツイストされている）点の他は、図１の半導体記憶装置と同様に構成されている。図１２の半導体記憶装置には、例えば図１０又は図１１のように信号を与える。
【０１３５】
前述のように、サブ１００ｎｍプロセスを採用した混載用ＤＲＡＭにおいては、メモリセルアレイの第１メタル配線層よりも下の層は特殊なプロセスルールを用いてレイアウトされるので、メモリセルの配置の周期性がアレイ面積削減や製造容易性の観点から求められている。このため、副ビット線間ノイズをキャンセルするようなツイスト構成を採用することは困難である。
【０１３６】
階層ビット線アーキテクチャでは、非階層ビット線アーキテクチャに比べると、総ビット線容量に対するサイドカップリング容量比率が大きい。特に上層に形成される主ビット線は、最狭ピッチ付近で隣接するビット線間のカップリング容量が支配的で、ビット線間干渉ノイズの影響を受け易い。そこで、主ビット線対についてはツイストビット線構成を備えるようにしている。
【０１３７】
図１２の半導体記憶装置によると、センスアンプ１２による増幅時において、全ての階層スイッチがオフになって副ビット線が切り離されていて、センスアンプ１２から見るとツイストされた主ビット線対のみが接続されている期間がある。このため、主ビット線電位が大きく変化するときのビット線間ノイズを大きく低減でき、動作マージンを大きくすることができる。
【０１３８】
なお、主ビット線のツイスト方式は、図１２に記載されているもの以外であってもよい。
【０１３９】
（第９の変形例）
図１３は、第９の変形例に係る半導体記憶装置の構成を示す回路図である。図１３の半導体記憶装置は、副ビット線対がオープンビット線方式で構成されている点の他は、図１の半導体記憶装置と同様に構成されている。図１３の半導体記憶装置には、例えば図１０又は図１１のように信号を与える。
【０１４０】
オープンビット線方式では、メモリセルを細密にレイアウトできるので面積削減効果が大きいが、特にセンスアンプによる増幅時に、隣接する複数のビット線の電位が高電位又は低電位に偏ることがあるので、ノイズマージンが悪化するという問題がある。すなわち、ワード線の方向に隣接するビット線のうち、増幅されて高電位になるビット線数と低電位になるビット線数とは、折り返しビット線方式の場合には同数であるが、オープンビット線方式の場合には異なる。最悪の場合には隣接する全てのビット線が高電位又は低電位になる。
【０１４１】
図１３の半導体記憶装置によると、センスアンプ１２による増幅時には、全ての階層スイッチがオフになって副ビット線が切り離されていて、センスアンプ１２から見ると折り返しされた主ビット線対のみが接続されている期間がある。このため、主ビット線電位が大きく変化するときのオープンビット線特有のビット線間ノイズを抑制でき、動作マージンを大きくすることができる。
【０１４２】
もちろん、図１３の半導体記憶装置において、主ビット線がツイストされていてもよい。
【０１４３】
（第１０の変形例）
図１４は、第１０の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。この変形例では、図１の半導体記憶装置において、各階層スイッチを、各メモリセルトランジスタとほぼ同一サイズであり、各メモリセルトランジスタとほぼ同一の電気的特性を有する１つ又は複数のトランジスタで構成する。また、いわゆるネガティブワード線アーキテクチャを採用しており、メモリセルトランジスタは、そのゲート電圧が負電圧ＶＢＢであるときにオフになる。同様に、各階層スイッチは、その制御信号（ゲート電圧）が負電圧ＶＢＢであるときにオフになる。
【０１４４】
図１４においては、階層スイッチ制御信号線ＢＳａ＜０：３＞，ＢＳｂ＜０：３＞が、昇圧電圧ＶＰＰ１になるとそれぞれに対応する階層スイッチがオンになり、負電圧ＶＢＢになるとそれぞれに対応する階層スイッチがオフになる。また、ワード線ＷＬ＜ｎ＞等が、昇圧電圧ＶＰＰ２になるとそれぞれに対応するメモリセルトランジスタがオンになり、負電圧ＶＢＢになるとそれぞれに対応するメモリセルトランジスタがオフになる。その他の点は、図２の場合と同様である。
【０１４５】
ネガティブワード線アーキテクチャは、特にサブ１００ｎｍ世代の混載用ＤＲＡＭにおいて、メモリセルトランジスタのゲート酸化膜厚を薄膜化してセルサイズを縮小しつつ、ショートチャネル効果によるリーク電流を低減して電荷保持特性を向上させるために必要となる技術である。非導通時のリーク電流を抑えることができるので、メモリセルトランジスタのしきい値電圧を低くすることができる。このため、メモリセルトランジスタのオン電流を増加させ、メモリセルのデータを速く読み出すことができる。
【０１４６】
本変形例によると、階層スイッチとメモリセルを有するメモリセルアレイのレイアウトの周期性を保って面積を最小化できる。また、非導通時のリーク電流を抑えることができるので、階層スイッチのオン電流を向上させて副ビット線のデータをより高速に主ビット線に転送することができる。
【０１４７】
なお、プリチャージ制御信号ＰＲａ，ＰＲｂのタイミング及び電位は、図１４に示されているもの以外であってもよい。
【０１４８】
図１５は、第１０の変形例を更に変形した半導体記憶装置の読み出し時の動作を示すタイミングチャートである。この半導体記憶装置は、図１の半導体記憶装置において、ゲート電圧が接地電圧ＶＳＳであるときに各階層スイッチがオフになるように半導体記憶装置を構成する点の他は、第１０の変形例と同様である。
【０１４９】
ネガティブワード線アーキテクチャでは、キャパシタ電荷保持特性を決定する負電圧レベルの安定性が非常に要求される。負電圧ＶＢＢは、通常はチャージポンプを使って発生されており、電流供給能力を大きくすることが難しいので、負電圧ＶＢＢが与えられる回路の消費電流を減らして電圧レベルを安定化させることが望ましい。また、階層スイッチに求められる特性は、ビット線データの高速な転送能力であり、オフ時のリーク電流は、メモリセルトランジスタほど少なくする必要はなく、通常はロジックトランジスタと同程度でよい。このため、ゲート電圧が接地電圧ＶＳＳであるときに各階層スイッチがオフになるようにしている。
【０１５０】
図１５によると、階層スイッチとメモリセルを有するメモリセルアレイのレイアウトの周期性を保って面積を最小化しつつ、階層スイッチのオン電流を向上させて副ビット線のデータをより高速に主ビット線に転送することができる。更に、負電圧電源はワード線放電時にのみ電流を流すので、供給電流を抑えて負電圧レベルを安定化させることができ、メモリキャパシタ電荷保持特性と低消費電力性を向上させることができる。
【０１５１】
なお、プリチャージ制御信号ＰＲａ，ＰＲｂのタイミング及び電位は、図１５に示されているもの以外であってもよい。
【０１５２】
また、図１４及び図１５において、昇圧電圧ＶＰＰ１，ＶＰＰ２は、同一であってもよいし、異なっていてもよい。例えば、メモリキャパシタの電荷を高速に転送するためにメモリセルトランジスタとして最適な電圧に、昇圧電圧ＶＰＰ２を設定し、ビット線データを高速に転送するために階層スイッチとして最適な電圧に、昇圧電圧ＶＰＰ１を設定すると、低消費電力化が可能となる。また、例えば、昇圧電圧ＶＰＰ２を昇圧電圧ＶＰＰ１よりも低くしてもよい。
【０１５３】
以上の実施形態においては、プリチャージレベルをビット線プリチャージ電圧ＶＢＰにする場合について説明したが、プリチャージレベルを接地電圧ＶＳＳとしてもよい。
【０１５４】
これによると、特にオン時の階層スイッチ（ＮＭＯＳトランジスタ）のゲートとソース（主ビット線ＢＬｍ又は副ビット線ＢＬｌ０〜ＢＬｌ３）との間の電圧を大きくする事ができるので、チャージシェアリング時及びセンスアンプによる増幅時の階層スイッチの電荷転送速度を向上させることができる。
【０１５５】
また、例えば、階層ビット線構造とシェアードセンスアンプ方式とを組み合わせるようにしてもよい。
【０１５６】
以上、本発明の実施形態について詳述したが、本発明の範囲は前述した実施形態によって限定されるものではなく、本発明の主旨や基本的な特徴から逸脱せずに他の特定の形態で具体化することができる。
【産業上の利用可能性】
【０１５７】
本発明は、ビット線ノイズを抑えて信頼性を向上させることができるので、階層ビット線アーキテクチャを有する半導体記憶装置等について有用である。
【図面の簡単な説明】
【０１５８】
【図１】本発明の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図２】図１の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図３】第１の変形例に係る半導体記憶装置の構成を示す回路図である。
【図４】図３の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図５】第２の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図６】第３の変形例に係る半導体記憶装置の構成を示す回路図である。
【図７】図６の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図８】第４の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図９】第５の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図１０】第６の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図１１】第７の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図１２】第８の変形例に係る半導体記憶装置の構成を示す回路図である。
【図１３】第９の変形例に係る半導体記憶装置の構成を示す回路図である。
【図１４】第１０の変形例に係る半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図１５】第１０の変形例を更に変形した半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【図１６】従来の半導体記憶装置の構成を示す回路図である。
【図１７】図１６の半導体記憶装置の読み出し時の動作を示すタイミングチャートである。
【符号の説明】
【０１５９】
１２  センスアンプ
１４，１５  プリチャージトランジスタ（プリチャージ回路）
２０ａ，２０ｂ  メモリセル
３０ａ，３０ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ  階層スイッチ
４０ａ，４０ｂ，４１ａ，４１ｂ，４２ａ，４２ｂ，４３ａ，４３ｂ  プリチャージトランジスタ（副ビット線プリチャージ回路）
５０，５１，５２，５３  イコライズトランジスタ（イコライズ回路）
ＢＬｍ，／ＢＬｍ  主ビット線
ＢＬｌ０，／ＢＬｌ０，ＢＬｌ１，／ＢＬｌ１，ＢＬｌ２，／ＢＬｌ２，ＢＬｌ３，／ＢＬｌ３  副ビット線
ＷＬ＜ｎ＞，ＷＬ＜ｎ＋１＞  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007287209.tif 000017
【図１６】
2007287209.tif 000018
【図１７】
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