(57)【要約】【課題】  差動増幅回路のＤＣオフセット方法、及びＤＣオフセット補正回路を備えた受信回路及び無線ＬＡＮシステムを提供する。【解決手段】  アンテナにて受信された高周波信号を増幅する可変利得増幅回路の出力信号を周波数変換回路によりダウンコンバートする。信号測定回路により、上記ダウンコンバートされた信号から受信レベル強度検出信号を形成して上記可変利得増幅回路の利得制御信号を形成する。上記信号測定回路に用いられる差動増幅回路に、かかる差動増幅回路の差動出力信号を受けて、上記差動増幅回路のＤＣオフセットを小さくする補正電圧を形成するオフセット補正回路を設ける。【選択図】  図１
2007005945.tif 000002
【特許請求の範囲】
【請求項１】
アンテナにて受信された高周波信号を増幅する可変利得増幅回路および受信した信号を低い周波数信号にダウンコンバートする周波数変換回路と、
上記受信した信号の強度を検出して上記可変利得増幅回路の利得制御信号を形成する信号測定回路とを備え、
上記信号測定回路は、
上記周波数変換回路によりダウンコンバートされた受信信号を増幅する差動増幅回路と、
上記差動増幅回路の差動出力信号を受けて、上記差動増幅回路のＤＣオフセットを小さくする補正電圧を形成するオフセット補正回路とを備え、
上記差動増幅回路は、ＭＯＳＦＥＴにより構成されるものであり、
上記オフセット補正電圧は、差動増幅回路の差動入力の両方に対して相補的に供給されてなることを特徴とする受信回路。
【請求項２】
請求項１において、
上記オフセット補正電圧は、上記差動入力に与えられるバイアス電圧よりも大きな所定電圧に一端が接続された一対の第１抵抗と、上記一対の第１抵抗の他端間に接続された複数個からなる第２抵抗と、上記第１抵抗と第２抵抗の接続点及び第２抵抗相互の接続点と電流源との間に設けられた複数のスイッチと、オフセット補正信号に従って上記複数のスイッチのいずれか１つを選択する制御回路とからなるバイアス電圧発生回路により形成され、
上記一対の第１抵抗の他端に形成されたバイアス電圧は、一対の第３抵抗を介して上記差動増幅回路の差動入力端子に伝えられるものであることを特徴とする受信回路。
【請求項３】
請求項１において、
上記オフセット補正電圧は、上記差動入力に与えられるバイアス電圧よりも大きな所定電圧に一端が接続された一対の第１抵抗と、上記一対の第１抵抗の他端と複数の電流源との間にそれぞれ設けられた複数のスイッチと、オフセット補正信号に従って上記複数のスイッチを選択して上記一対の第１抵抗に相補的に変化する電流を流す制御回路とからなるバイアス電圧発生回路により形成され、
上記第１抵抗の他端に形成されたバイアス電圧は、一対の第３抵抗を介して上記差動増幅回路の差動入力端子に伝えられるものであることを特徴とする受信回路。
【請求項４】
請求項２において、
上記オフセット補正回路は、
第１ステップにおいて、上記差動増幅回路の出力信号を受けて、その大小判定出力に対応した第１補正電圧を発生し、
第２ステップでは、上記第１補正電圧を与えた状態の上記上記差動増幅回路の出力信号を受けて、その大小判定出力に対応して上記第１補正電圧よりも小さな第２補正電圧を発生するという複数ステップを繰り返し、
最終ステップにより形成される補正電圧が最も小さい電圧にされるオフセットキャリブレーション動作を行うものであることを特徴とする受信回路。
【請求項５】
請求項３において、
上記オフセット補正回路は、
第１ステップにおいて、上記差動増幅回路の出力信号を受けて、その大小判定出力に対応した第１補正電圧を発生し、
第２ステップでは、上記第１補正電圧を与えた状態の上記上記差動増幅回路の出力信号を受けて、その大小判定出力に対応して上記第１補正電圧よりも小さな第２補正電圧を発生するという複数ステップを繰り返し、
最終ステップにより形成される補正電圧が最も小さい電圧にされるオフセットキャリブレーション動作を行うものであることを特徴とする受信回路。
【請求項６】
アンテナにて受信された高周波信号を増幅する可変利得増幅回路および受信した信号を低い周波数信号にダウンコンバートする周波数変換回路と、
上記受信した信号の強度を検出して上記可変利得増幅回路の利得制御信号を形成する信号測定回路と、
送信信号を形成してアンテナより出力する送信回路とを備え、
上記信号測定回路は、
上記周波数変換回路によりダウンコンバートされた受信信号を増幅する差動増幅回路と、
上記差動増幅回路の差動出力信号を受けて、上記差動増幅回路のＤＣオフセットを小さくする補正電圧を形成するオフセットキャリブレーション動作を行うオフセット補正回路とを含んでなることを特徴とする無線ＬＡＮシステム。
【請求項７】
請求項６において、
上記オフセットキャリブレーション動作は、上記送信回路が送信動作を行っている期間に入力された制御信号に従って行われることを特徴とする無線ＬＡＮシステム。
【請求項８】
請求項７において、
プロセッサ、プログラムメモリ及びデータメモリと入力ポート及び出力ポートを備えたベースバンド用半導体集積回路を更に備え、
上記制御信号は、上記ベースバンド用半導体集積回路により形成されるものであることを特徴とする無線ＬＡＮシステム。
【請求項９】
差動増幅回路のＤＣオフセット補正電圧を、差動増幅回路の差動入力の両方に対して相補的に供給してなることを特徴とするオフセット補正方法。
【請求項１０】
請求項９において、
上記オフセット補正方法は、
第１ステップにおいて、上記差動増幅回路の出力信号を受けて、その大小判定出力に対応した第１補正電圧を発生し、
第２ステップでは、上記第１補正電圧を与えた状態の上記上記差動増幅回路の出力信号を受けて、その大小判定出力に対応して上記第１補正電圧よりも小さな第２補正電圧を発生するという複数ステップを繰り返し、
最終ステップにより形成される補正電圧が最も小さい電圧にされることを特徴とするオフセット補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路及び無線ＬＡＮシステムとオフセット補正方法に関し、例えば受信した信号の強度を検出して上記可変利得増幅回路の利得制御信号を形成する信号測定回路のＤＣオフセット調整技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
現在実用化されている無線ＬＡＮシステムは、受信信号をダウンコンバートしたり送信信号をアップコンバートする周波数変換回路、増幅回路などを有するアナログ高周波ＩＣや受信信号を復調する復調器、送信信号を変調する変調器、復調されたＩ，Ｑ信号から受信データを復元したり送信データに基づいて変調前のＩ，Ｑ信号を生成したりするベースバンドＩＣなどのＩＣチップと、送信信号を電力増幅してアンテナを駆動する電力増幅回路（パワーアンプ）やインピーダンス整合回路などからなるパワーモジュール、送受信切替えスイッチや不要波を除去するフィルタ回路などを搭載したフロントエンドモジュールなどの電子部品により構成されることが多い。
【０００３】
上記無線ＬＡＮの受信系回路には、アンテナにて受信された高周波信号を増幅する可変利得増幅回路および受信した信号を低い周波数信号にダウンコンバートする周波数変換回路と、上記受信した信号の強度を検出して上記可変利得増幅回路の利得制御信号を形成する信号測定回路が含まれる。この信号測定回路（ＲＳＳＩ）は、設計時に温度特性、電源依存性が最小となるように設計されておいる。ＲＳＳＩの検出誤差を、補正パラメータを用いて補正している受信電界強度補償方法として特開２００２−１９０７８９公報があり、ＲＳＳＩの検出誤差を、テーブルを用いて補正している受信レベル検出装置として特開２００４−２２８８３６公報がある。
【特許文献１】特開２００２−１９０７８９公報
【特許文献１】特開２００４−２２８８３６公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本願発明者においては、上記信号測定回路としてＣＭＯＳ回路を用いることを検討した。ＭＯＳＦＥＴを用いた回路では、差動素子のプロセスバランスによる特性バラツキが大きく、その調整を行うことが必要となった。しかしながら、前記特許文献１、２では差動増幅回路におけるＤＣオフセットを調整する配慮が存在しない。これはかかるＤＣオフセットの調整そのものの必要性そのものが無かったものと考えられる。そこで、本願発明者においては、上記受信回路のＣＭＯＳ化等に向けて差動増幅回路のＤＣオフセットを自動的に調整することを検討して本願発明に至った。
【０００５】
この発明の目的は、差動増幅回路のＤＣオフセット補正方法、及びＤＣオフセット補正回路を備えた受信回路及び無線ＬＡＮシステムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。アンテナにて受信された高周波信号を増幅する可変利得増幅回路の出力信号を周波数変換回路によりダウンコンバートする。信号測定回路により、上記ダウンコンバートされた信号から受信レベル強度検出信号を形成して上記可変利得増幅回路の利得制御信号を形成する。上記信号測定回路に用いられる差動増幅回路に、かかる差動増幅回路の差動出力信号を受けて、上記差動増幅回路のＤＣオフセットを小さくする補正電圧を形成するオフセット補正回路を設ける。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。受信回路の送信回路を備えた無線ＬＡＮシステムにおいて、アンテナにて受信された高周波信号を増幅する可変利得増幅回路の出力信号を周波数変換回路によりダウンコンバートする。信号測定回路により上記ダウンコンバートされた信号から受信レベル強度検出信号を形成して上記可変利得増幅回路の利得制御信号を形成する。上記信号測定回路に用いられる差動増幅回路に、かかる差動増幅回路の差動出力信号を受けて、上記差動増幅回路のＤＣオフセットを小さくする補正電圧を形成するオフセット補正回路を設ける。
【発明の効果】
【０００８】
精度の高い受信レベルの測定が可能になる。受信レベルに対応した最適な信号増幅を行うことができる無線ＬＡＮシステムを実現できる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る測定回路の一実施例のブロック図が示されている。この実施例の測定回路は、後述するような無線ＬＡＮにおける受信系回路に設けられる。つまり、アンテナにて受信された高周波信号を増幅するＬＮＡ（低雑音増幅回路）および受信した信号を低い周波数信号にダウンコンバートする周波数変換回路と、上記受信した信号の強度を検出して上記可変利得増幅回路の利得制御信号を形成する信号測定回路とを備えた受信系回路において、上記信号測定回路として用いられる。
【００１０】
この実施例の測定回路１２は、次の各回路ブロックを備える。ローパスフィルタ（以下ＬＰＦという）１８１には、上記ダウンコンバートされた受信信号が入力される。ここで、受信信号中から隣接妨害信号や非隣接妨害信号が除去されて目的信号が取り出される。上記取り出された目的信号は、アンプ＆検波回路２３３、２３４により増幅と検波とが行われる。アンプ＆検波回路は、前段回路２３３と後段回路２３４に分けられる。上記前段のアンプ＆検波回路２３３に対してオフセット補正切り替え回路２３１が設けられ、後段のアンプ＆検波回路２３４に対してオフセット補正切り替え回路２３２が設けられる。上記アンプ＆検波回路２３３，２３４の検波出力は出力回路２３９を通して検出信号ＲＳＳＩＯＵＴとして出力される。コンパレータ切り替え回路２３５は、上記前段のアンプ＆検波回路２３３の差動出力と、後段のアンプ＆検波回路２３４の差動出力とを切り替えてコンパレータ２３８に入力する。コンパレータ２３８は、オフセット正負判定出力を制御回路２４０に伝える。上記オフセット補正切り替え回路２３１、２３２には、オフセット補正回路２３６、２３７がそれぞれ設けられ、上記制御回路２４０からの補正信号に従って補正電圧を生成する。
【００１１】
この実施例の測定回路１２のノーマルモードは、次の通りである。制御回路２４０から入力される制御信号ＲＳＣＡＬＥＮ＝Ｌ（ロウレベル）にされる。制御信号ＲＳＣＡＬＥＮによりオフセット補正切り替え回路２３１のスイッチＳ１，Ｓ２は開、Ｓ３，Ｓ４は閉にされて、ＬＰＦ１８１を通過した信号は、容量Ｃ１，Ｃ２にて交流結合され、アンプ＆検波回路２３３に送られる。また、上記制御信号ＲＳＣＡＬＥＮ＝Ｌによりオフセット補正切り替え回路２３２のスイッチＳ１，Ｓ２は開、スイッチＳ３，Ｓ４は閉にされて、上記前段回路２３４の出力信号が容量Ｃ１，Ｃ２にて交流結合され、アンプ＆検波回路２３４に送られる。
【００１２】
上記アンプ＆検波回路２３３及び２３４は、信号レベルが各アンプのダイナミックレンジ内にある場合は、ゲイン分の増幅をして後段アンプに信号を渡す。各アンプの出力が全波整流され、ＤＣ成分としてＶＩ変換される。各段のＶＩ変換出力は集積され、出力回路にて電圧に変換され、出力端子ＲＳＳＩＯＵＴより出力される。前記のようにアンプ＆検波回路２３３，２３４は１０ｄＢアンプ４段ずつでブロック化され、各ブロック２３３と２３４の入力は、オフセット補正回路２３１と２３２によりバイアスされている。
【００１３】
この実施例の測定回路１２のオフセット調整モードは、次の通りである。制御回路２４０から前段アンプ＆検波回路２３３のＤＣオフセット調整モードでは、制御信号ＲＳＣＡＬＥＮ＝Ｈ（ハイレベル）、制御信号ＲＳＣＡＬＳＥＬ＝Ｌ（ロウレベル）にされる。制御信号ＲＳＣＡＬＥＮによりスイッチＳ１，Ｓ２は閉、スイッチＳ３，Ｓ４は開にて、ＬＰＦ１８１とアンプ＆検波回路２３３，２３４は遮断され、アンプ＆検波回路２３３，２３４の各ブロックは、オフセット補正回路２３６，２３７によりバイアスされる。前段ＤＣオフセット調整モードでは、前段のアンプ＆検波回路２３３の差動出力が、上記制御信号ＲＳＣＡＬＳＥＬにより選ばれてコンパレータ２３８に入力され、ＤＣオフセットの正負（大小）の判別が成される。この判定結果は、出力信号ＲＳＡＤＣＯＵＴ１として出力される。制御回路２４０は、上記出力信号ＲＳＡＤＣＯＵＴ１を監視しながら、ＤＣオフセットが最も小さくなるようにＲＳＣＡＬ０４〜ＲＳＣＡＬ００を順次に制御する。アンプ＆検波回路２３３は同相成分も検波してＲＳＳＩ出力に反映させるため、ＤＣオフセット補正回路２３６は、後述するように同相成分の変動を起こさずにＤＣオフセットを変化させる。
【００１４】
上記制御回路２４０から後段アンプ＆検波回路２３４のＤＣオフセット調整モードでは、制御信号ＲＳＣＡＬＥＮ＝Ｈ（ハイレベル）、制御信号ＲＳＣＡＬＳＥＬ＝Ｈ（ハイレベル）にされる。前記同様にスイッチＳ１，Ｓ２は閉、スイッチＳ３，Ｓ４は開にて、ＬＰＦ１８１、アンプ＆検波回路２３３，２３４は遮断され、アンプ＆検波回路２３３，２３４の各ブロックは、オフセット補正回路２３１，２３２によりバイアスされる。後段ＤＣオフセット調整モードでは、後段のアンプ＆検波回路２３４の差動出力が、上記制御信号ＲＳＣＡＬＳＥＬにより選ばれてコンパレータ２３８に入力され、ＤＣオフセットの正負（大小）の判別が成される。この判定結果は、出力信号ＲＳＡＤＣＯＵＴ１として出力される。制御回路２４０は、上記出力信号ＲＳＡＤＣＯＵＴ１を監視しながら、ＤＣオフセットが最も小さくなるようにＲＳＣＡＬ１４〜ＲＳＣＡＬ１０を順次に制御する。アンプ＆検波回路２３４も同相成分も検波してＲＳＳＩ出力に反映させるため、前記同様にＤＣオフセット補正回路２３７は、後述するように同相成分の変動を起こさずにＤＣオフセットを変化させる。
【００１５】
図２には、上記オフセット調整モードのフローチャート図が示され、図３にはタイミング図が示されている。図３のように制御信号ＲＳＰＯＮ、ＲＳＡＤＣＰＯＮ、ＲＳＣＡＬＥＮをハイレベルにしてオフセット調整モードを設定し、制御信号ＲＡＳＣＡＬＳＥＬをロウレベルにして前段側のアンプ＆検波回路２３３の調整が開始される。
【００１６】
補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：１００００〕にされる。この状態で、アンプ＆検波回路２３３の差動出力の判定結果ＲＳＡＤＯＵＴ１がロウレベル（Ｌ）ならＲＳＣＡＬ０４がロウレベル（０）に変化させられる。もしも、上記判定結果ＲＳＡＤＯＵＴ１がハイレベル（Ｈ）ならＲＳＣＡＬ０４はハイレベル（１）に維持される。この結果Ｘを受けて、最上位（第５位）ビットがＸ（０又は１）に確定し、補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：Ｘ１０００〕にされる。
【００１７】
上記補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：Ｘ１０００の状態で、アンプ＆検波回路２３３の差動出力の判定結果ＲＳＡＤＯＵＴ１がロウレベル（Ｌ）ならＲＳＣＡＬ０３がロウレベル（０）に変化させられる。もしも、上記判定結果ＲＳＡＤＯＵＴ１がハイレベル（Ｈ）ならＲＳＣＡＬ０３はハイレベル（１）に維持される。この結果Ｘを受けて、第４ビットがＸとなり、補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸ１００〕にされる。
【００１８】
上記補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸ１００の状態で、アンプ＆検波回路２３３の差動出力の判定結果ＲＳＡＤＯＵＴ１がロウレベル（Ｌ）ならＲＳＣＡＬ０２がロウレベル（０）に変化させられる。もしも、上記判定結果ＲＳＡＤＯＵＴ１がハイレベル（Ｈ）ならＲＳＣＡＬ０２はハイレベル（１）に維持される。この結果Ｘを受けて、第３ビットがＸとなり、補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸＸ１０〕にされる。
【００１９】
上記補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸＸ１０の状態で、アンプ＆検波回路２３３の差動出力の判定結果ＲＳＡＤＯＵＴ１がロウレベル（Ｌ）ならＲＳＣＡＬ０１がロウレベル（０）に変化させられる。もしも、上記判定結果ＲＳＡＤＯＵＴ１がハイレベル（Ｈ）ならＲＳＣＡＬ０１はハイレベル（１）に維持される。この結果Ｘを受けて、第２ビットがＸとなり、補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸＸＸ１〕にされる。
【００２０】
そして、上記補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸＸＸ１の状態で、アンプ＆検波回路２３３の差動出力の判定結果ＲＳＡＤＯＵＴ１がロウレベル（Ｌ）ならＲＳＣＡＬ００がロウレベル（０）に変化させられる。もしも、上記判定結果ＲＳＡＤＯＵＴ１がハイレベル（Ｈ）ならＲＳＣＡＬ０１はハイレベル（１）に維持される。この結果Ｘを受けて、第１ビットがＸとなり、補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸＸＸＸ〕に全ビットが確定される。
【００２１】
図３において、制御信号ＲＡＳＣＡＬＳＥＬをハイレベルにして後段側のアンプ＆検波回路２３４のオフセット調整モードが開始される。図２では、省略されているが、図３のタイミング図から理解されるように、上記前段側のアンプ＆検波回路２３３のオフセット調整モードと同様な動作によって、補正信号ＲＳＣＡＬ１〔ＲＳＣＡＬ１４〜１０：ＸＸＸＸＸ〕の全ビットが確定される。
【００２２】
上記補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ０４〜００：ＸＸＸＸＸ〕及び補正信号ＲＳＣＡＬ０〔ＲＳＣＡＬ１４〜１０：ＸＸＸＸＸ〕により発生されるオフセット電圧は、上記２進の重みに従って小さくされる。例えば、ＲＳＣＡＬ０４及び１４で形成されるオフセット電圧が最も大きな電圧ΔＶのときには、ＲＳＣＡＬ０３及び１３で形成されるオフセット電圧は、ΔＶ／２とされ、以下同様にＲＳＣＡＬ０２及び１２から００及び１０までに対応した各補正電圧は、ΔＶ／４、ΔＶ／８、ΔＶ／１６のようにされる。これにより、例えば３２通りのオフセット補正電圧の中から最適なオフセット電圧を設定するのに５ステップのような単時間で終られることができる。
【００２３】
図４には、この発明に係る無線ＬＡＮシステムの一実施例の概略ブロック図が示されている。同図には、無線ＬＡＮシステムのうち受信した信号の強度を検出する測定回路に関係する部分が例示的に示されている。ベースバント集積回路ＢＢＩＣは、無線ＬＡＮの全体の動作のコントロールを行う制御信号を形成するものであり、前記制御回路２４０は、送信／受信切り替え制御信号と、ＤＣオフセットキャリブレーション制御信号とを受けて、上記測定回路（ＲＳＳＩ）１２に対する前記のような制御信号を形成する。例えば、ＢＢＩＣ２５０は、ＲＳＳＩ制御回路２４０に対して、ＤＣオフセットキャリブレーションコマンドを与え、それをトリガにしてＲＳＳＩ制御回路２４０は測定回路１２のＤＣオフセットキャリブレーションを行う。また、送信受信切り替え信号の変化をトリガにしてＤＣオフセットキャリブレーションを行う。
【００２４】
図５には、この発明に係るＤＣオフセットキャリブレーション動作の説明図が示されている。図５（Ａ）では、ＢＢＩＣ２５０からのＤＣオフセットキャリブレーション制御信号により、ＤＣオフセットキャリブレーション動作を行うことが示されている。つまり、ＲＳＳＩ制御回路２４０に対してＤＣオフセットキャリブレーション制御信号が与えられると、その都度ＤＣオフセットキャリブレーション動作が行われる。
【００２５】
図５（Ｂ）では、送信受信切り替え信号の変化をトリガにしてＤＣオフセットキャリブレーションを行うものであり、送信モードから受信モードに切り替えられ、受信モードの最初にＤＣオフセットキャリブレーション動作が実施される。したがって、この例では、上記ＤＣオフセットキャリブレーション動作の終了を待ってパケット受信動作が行われるものである。
【００２６】
図５（Ｃ）では、送信モードから受信モードに切り替えられる前の送信モード中にオフセットキャリブレーション制御信号が発生されてＤＣオフセットキャリブレーション動作が実施される。したがって、この例では、受信モードになると前記（Ｂ）のようにＤＣオフセットキャリブレーション動作の終了を待つことなく、パケット受信動作が行われるものである。これにより、動作速度を犠牲にすることなく、ＤＣオフセットキャリブレーション動作を最適に行うようにすることができる。
【００２７】
図６には、図１のオフセット補正回路２３６，２３７の一実施例の回路図が示されている。電源電圧ＶＣＣに一対の抵抗Ｒ１の一端が接続される。この抵抗Ｒ１の他端ノードＡ，Ｂ間には、特に制限されないが、大きな抵抗値の抵抗Ｒｒが設けられる。この抵抗Ｒｒには、直列接続されて微小抵抗ｒが並列形態に設けられる。上記抵抗Ｒ１と抵抗ｒの接続点及び抵抗ｒの相互接続点（タップ）と電流源Ｉｏとの間にスイッチＭＯＳＦＥＴＭ１〜Ｍ７が設けられる。このスイッチＭＯＳＦＥＴＭ１〜Ｍ７は、調整コードをデコードするデコーダにより形成された選択信号によりいずれか１つの接続点（タップ）のスイッチＭＯＳＦＥＴがオン状態にさせられる。上記スイッチＭＯＳＦＥＴＭ１〜Ｍ７のいずれか１つにより、１つのタップが選ばれて上記電流源Ｉｏの電流が流れるようにされる。この電流源Ｉｏの電流は、上記選択されたタップに電流を流すので、選択されたタップと上記電源電圧ＶＣＣとの間の抵抗比に対応して電流が流れて、ノードＡとＢに電位差（オフセット補正電圧）を発生させる。このノードＡ，Ｂのオフセット補正電圧を含むバイアス電圧は、バイアス抵抗Ｒ２を通して差動アンプの差動入力（＋）（−）に供給される。この差動入力（＋）（−）には、結合容量を介して信号入力が行われる。
【００２８】
このオフセット補正回路の原理は、天秤ばかりに類似したものであり、最初中点に対応したタップが選ばれ（同じ重りを載せて天秤ばかりをバランスさせた状態）とし、その状態でアンプ＆検波回路の差動出力の大小判定（アンバランス判定）が行われ、それを補正するような隣接タップが選ばれて、上記差動出力の大小判定出力が反転（逆転）するまで上記タップの移動を行うようにしてＤＣオフセットキャリブレーションが実施される。
【００２９】
このとき、この実施例のオフセット補正回路では、ノードＡに＋ΔＶの補正電圧が加えられるときには、ノードＢには−ΔＶのような相補的な補正電圧が与えられる。このように差動入力の両方（Ａ，Ｂ）に対して、相補的な補正電圧＋ΔＶと−ΔＶを加える構成では、差動増幅回路の動作点が移動しないから、オフセット電圧を片方の入力に加える場合のように差動増幅回路の動作点を移動させてしまい入力ダイナミックレンジを狭くしてしまうような問題が生じない。あるいは、同相成分が少ないＤＣオフセットキャリブレーションを実施することができる。このような差動アンプのＤＣオフセットキャンセル方法は、入力ダイナミックレンジを狭くしないＤＣオフセットキャンセル方法あるいは同相成分が少ないＤＣオフセットキャンセル方法として広く利用できる。
【００３０】
図７には、図１のオフセット補正回路２３６，２３７の他の一実施例の回路図が示されている。電源電圧ＶＣＣに一対の抵抗Ｒ１の一端が接続される。この抵抗Ｒ１の他端ノードＡ，Ｂには、バイアス中心を決める電流源Ｉ１、及び２進で重み付けされオフセット調整用の電流源Ｉ０，２Ｉ０、４Ｉ０を設け、２進の調整コードＢ０，Ｂ１、Ｂ２で重み付された電流源Ｉ０，２Ｉ０、４Ｉ０のオン／オフを制御することにより、Ａ，Ｂ間のオフセット調整を行う。このとき、調整コードＢ０，Ｂ１、Ｂ２によりノードＢ側の電流源Ｉ０，２Ｉ０、４Ｉ０のオン／オフを制御するときには、上記調整コードＢ０，Ｂ１、Ｂ２をインバータ回路ＮＶ０〜ＮＶ２で反転してノードＡ側の電流源Ｉ０，２Ｉ０、４Ｉ０のオン／オフを制御する。これにより、ノードＡ，Ｂの電流源Ｉ０，２Ｉ０、４Ｉ０が相補的にオン／オフ制御される。この実施例では、前記図２、図３で説明したように上位ビットＢ２から順次に確定することにより、この例では３ステップで最適補正電圧を形成することができる。したがって、回路規模の縮小と設定時間の短縮化を図ることができる。
【００３１】
この実施例のオフセット補正回路においても、片方にある電流源の電流が流れるときには、もう片方には電流が流れないといようにできるので、その半分電流を基準に考えるとノードＡに＋ΔＶの補正電圧が加えられるときには、ノードＢには−ΔＶのような相補的な補正電圧が与えられる。このように差動入力の両方（Ａ，Ｂ）に対して、相補的な補正電圧＋ΔＶと−ΔＶを加える構成では、差動増幅回路の動作点が移動しないから、オフセット電圧を片方の入力に加える場合のように差動増幅回路の動作点を移動させてしまい入力ダイナミックレンジを狭くしてしまうような問題が生じない。あるいは、同相成分が少ないＤＣオフセットキャリブレーションを実施することができる。このノードＡ，Ｂのオフセット補正電圧を含むバイアス電圧は、バイアス抵抗Ｒ２を通して差動アンプの差動入力（＋）（−）に供給される。この差動入力（＋）（−）には、結合容量を介して信号入力が行われる。このような差動アンプのＤＣオフセットキャンセル方法は、入力ダイナミックレンジを狭くしないＤＣオフセットキャンセル方法あるいは同相成分が少ないＤＣオフセットキャンセル方法として広く利用できる。
【００３２】
図８には、この発明に用いられるアンプ＆検波回路２３３、２３４を構成する差動アンプの一実施例が示されている。この差動アンプは入力としてＩＮ（＋）、ＩＮ（−）、出力としてＯＵＴＮ、ＯＵＴＰがある完全差動アンプである。差動入力がＩＮ（＋）、ＩＮ（−）に入力されてそれに基づいて、抵抗Ｒとそれぞれの入力トランジスタに流れる電流比に基づいた出力電圧が出力ＯＵＴＮ、ＯＵＴＰから差動で得られる。
【００３３】
図９には、この発明に用いられるコンパレータ２３８の一実施例が示されている。このコンパレータ２３８はＹＩＮ、ＸＩＮ端子に前記図１のアンプ＆検波回路２３３、２３４の差動出力がそれぞれ入力され、アンプ５００の出力を量子化器で端子ＡＤＣＯＮからのクロックＲＳＡＤＣＯＮに同期してデジタル信号を生成し、ＯＵＴ１端子から出力信号ＲＳＡＤＯＵＴ１を生成する。
【００３４】
図１０には、本発明を適用して好適な無線ＬＡＮシステムのＲＦ処理部（高周波ＩＣ）及びベースバンド処理部（ベースバンドＬＳＩ）の一実施例のブロック図が示されている。同図では、ＲＦ処理部４１とベースバンド処理部４２以外は省略されている。実際の無線ＬＡＮシステムでは、送信アンプ４０はインピーダンス整合回路や高調波を除去するフィルタなどとともにセラミック基板等の絶縁基板上にモジュール（パワーモジュール）として構成される。特に制限されないものの、高周波ＩＣ（４１）を形成する回路等はＳｉＧｅ等の一つの半導体基板上に形成され、ベースバンドＬＳＩ（４２）はシリコン等の一つの半導体基板上にＣＭＯＳを用いた回路で形成される。
【００３５】
上記構成により、ＲＦ処理部４１はアップコンバートやダウンコンバート動作を行う為の動作速度を容易に得ることができ、ベースバンド処理部４２は低消費電力での動作が可能となる。また、アンテナ切り替えスイッチ６０とＲＦ処理部４１との間に、受信信号から不要波を除去するバンドパスフィルタが設けられる。このバンドパスフィルタはＳＡＷフィルタのような狭帯域のものでなく、容量素子とインダクタ素子とからなる数１００ＭＨｚのような帯域幅を有するフィルタでよい。アンテナ切り替えスイッチ６０とバンドパスフィルタは、パワーモジュールとは別個の絶縁基板上にモジュール（フロントエンドモジュール）として構成される。そして、これらのモジュールと上記ＲＦ処理部（高周波ＩＣ）４１とベースバンド処理部（ベースバンドＬＳＩ）４２とが１つのプリント配線基板上に実装されて無線ＬＡＮシステムが構成される。
【００３６】
この実施例の無線ＬＡＮでの送受信動作は、次の通りである。受信信号は、受信アンテナ１ａ，１ｂより受信され、ＬＮＡ（ロウノイズアンプ）４で増幅され、第１段目ミキサー６にて中間周波数に変換され、ＩＦアンプ５で増幅されさらに第２段目ミキサー７ａ，７ｂにてベースバント信号に変換される。その後ＬＰＦ／ＰＧＡ１１ａ，１１ｂにて妨害信号除去および目的の信号が適当なレベルになるように増幅され、Ｉ，Ｑ信号別々にベースバンド処理部に伝えられ、復調回路３９にて復調される。送信信号は、変調回路３３にてベースバンド信号が作られ、送信ベースバンドＬＰＦ３１ａ，３１ｂを通り、送信第１段目ミキサー３０、送信第２段目ミキサー２９により目的のＲＦ周波数まで周波数変換され、送信アンプ４０で増幅され、送信アンテナ２８より送信される。
【００３７】
受信レベル調整動作は、次の通りである。受信側Ｉ、Ｑベースバンド信号のレベルを調整するための機構として、ＡＧＣ(Automatic Gain Contro1)が使用される。このための信号レベル測定に、第１測定回路１２、第２測定回路１３が使用される。第１測定回路（図１０では測定回路１）１２は、受信系第２段目ミキサー７ａ，７ｂの出力２６，２７を第１測定回路１２にて、妨害信号を除去し、検波および信号レベル値の対数圧縮を行い出力する。第２測定回路（図１０では測定回路２）１３は復調対象となるＩ、Ｑ信号をＡ／Ｄ変換した後、レベルを線形のままで測定する。
【００３８】
上記第１測定回路１２の出力はＡ／Ｄ変換され、第２測定回路１３の出力と共に制御回路１４に送られ、その結果をもとに、ゲイン設定値時分割データ１８を発生しゲイン制御回路２４を介して、Ｉ，Ｑ信号レベルが目標レベルとなるようにＬＰＦ／ＰＧＡ１１ａ，１１ｂのゲインを制御する。ゲイン制御回路２４では、制御回路１４から受け取ったゲイン設定値時分割データ１８を、同じく制御回路１４が発生したモード制御信号２５およびＤＣオフセットキャンセル制御１９による制御により、ゲイン制御回路２４にて、ＬＡＮ，ＩＦアンプ制御信号１６、ＰＧＡゲイン設定値データ１７、ゲイン制御信号２０に展開し、ＬＮＡ４，ＩＦアンプ５とＬＰＦ／ＰＧＡ１１ａ，１１ｂにそれぞれ与え、ベースバンド処理部４２のＡＤＣ５０ａ，５０ｂへの入力レベルが最適となるようにゲイン調整を行う。
【００３９】
送受信回路調整動作は、次の通りである。送受信回路は素子バラツキなどにより、特性バラツキを持っている。特性バラツキは、ＤＣオフセット、ＩＱインバランスなどの特性悪化を引き起こし、通信品質に影響を及ぼす。このため、送受信動作を行う前に、前処理としてこれらの特性バランスを調整しておく。以下にその手順を述べる。
【００４０】
＜受信系ＤＣオフセット補正＞
（１）ＬＦＧ／ＰＧＡ１１ａ，１１ｂの入力に設けられたＭＰＸ（マルチプレクサ）４８ａ，４８ｂを無信号に設定する。
（２）ＬＦＧ／ＰＧＡ１１ａ，１１ｂのゲインを０ｄＢに設定する。
（３）ＬＦＧ／ＰＧＡ１１ａ，１１ｂのＤＣオフセット自動キャリプジレーションを実施する。
（４）デジタルベースバンド処理部４２にてＡＤＣ５０ａ，５０ｂ後の補正回路５３，５４にて残留ＤＣオフセットを補正する。
【００４１】
＜送信系ＤＣオフセット補正＞
（５）ＬＰＦ／ＰＧＡ１１ａ，１１ｂの入力に設けられたＭＰＸ４８ａを送信系３１ａのベースバンドＬＰＦ出力に接続されるように設定し、ＭＰＸ４８ｂを送信系３１ｂのベースバンドＬＰＦ出力に接続されるように設定する。
（６）補正回路５５，５６により送信信号を遮断し無信状態とする。
（７）ベースバンド処理部４２の第２測定回路１３にて、ＡＤＣ５０ａ，５０ｂ出力でのＤＣオフセットを観測し、ＤＣオフセットが零になるように、補正回路５５，５６により送信系ＤＣオフセットを調整する。
【００４２】
＜ＲＸゲイン・インバランスキャリブレーション＞
（８）デジタルベース／バンド処理部４２の変調回路３３にて、ＤＡＣ５１ａ，５１ｂへの入力コードを固定値とし、ＤＡＣ５１ａ，５１ｂよりＤＣ信号が発生するようにする。（９）ＭＰＸ４８ａまたは４８ｂのどちらか一方で、ＬＰＦ３１ａの出力およびＬＰＦ３１ｂの出力を交互に接続し、そのレベル差を第２測定回路１３にて観測し、レベル差が無くなるようにベースバンド処理部４２の補正回路５５，５６補正回路にてゲインの調整を行う。
【００４３】
＜ＲＸダイン・インバランスキャリブレーション＞
（１０）ＭＰＸ４８ａ及び４８ｂの両方で、ＬＰＦ３１の出力またはＬＰＦ３１ｂの出力どちらか一方の出力を同時接続し、そのレベル差を第２測定回路１３にて観測し、レベル差が無くなるように、ベースバンド処理部４２の補正回路５３，５４にてゲインの調整を行う。
【００４４】
＜第１測定回路補正＞
（１１）内部自動調整機能を使用して、第１測定回路１２のＤＣオフセット調整を行う。このＤＣオフセット調整は、前記図２、図３に示したように動作手順により行われるものである。
（１２）ＭＰＸ４７ａ，４７ｂを第２ミキサー７ａ，７ｂ、ＬＰＦ３１ａ，３１ｂの出力側に接続するように設定する。
（１３）ベースバンド処理部４２の変調回路３３より信号レベルの異なるテスト信号を発生し、第１測定回路１２の出力を制御回路１４にて観測し、各信号レベルに対応した第１測定回路１２の出力電圧との対応関係（テーブル）として記憶する。実受信動作時にはこのテーブルに従い、第１測定回路１２の出力電圧からそれに対応する受信信号レベルを推定する。
【００４５】
図１１には、図９のＬＰＦ／ＰＧＡの一実施例のブロック図が示されている。ＬＰＦ／ＰＧＡ１１（ａ，ｂ）は、ＬＰＦ（Low Pass Filter）１０１，１０３，１０５とＰＧＡ（Programmable Gain Amp）１０２，１０４，１０６が交互に連結されている。それぞれのＰＧＡ１０２，１０４，１０６に対しては、ＰＧＡゲイン設定データ１７によりゲイン制御がなされる。ＤＣオフセットキャンセル制御信号２０は、ＰＧＡのゲイン切り替え時に発生するＤＣオフセットをキャンセルするために使用される。
【００４６】
図１２には、図１１のＬＰＦ／ＰＧＡに対応した各段の特性図が示されている。例えばＩＥＥＥ８０２．１１ａでは、目的信号に対して、隣接妨害信号は＋１６ｄＢ、非隣接妨害信号は＋３２ｄＢまで許容する必要がある。このため、目的信号を目標信号レベルまで増幅するにあたり、妨害信号による回路の飽和を防止することが必要となる。このため、必要なＬＰＦとＰＧＡの特性を例えば３段階に分割して、それを前記図１０と同様にＬＰＦ１０１、ＰＧＡ１０２、ＬＦＰ１０３、ＰＧＡ１０４、ＬＦＰ１０５、ＰＧＡ１０６のように交互に配置される。
【００４７】
入力信号として目的信号、隣接妨害、非隣接妨害が混合した信号が入ってくる場合、まずＬＰＦ１０１により妨害信号をある程度除去した後、ＰＧＡ１０２により増幅する。次にＬＰＦ１０３を通し妨害信号をさらに除去してＰＧＡ１０４にてさらに増幅する。同様にＬＰＦ１０５による妨害信号除去とＰＧＡ１０６による増幅を行い目的信号が目標とする信号レベルになるようにする。このとき、各ＬＰＦ１０１，１０３，１０５の妨害遮断特性とＰＧＡ１０２，１０４，１０６のゲインを制御することにより、信号が通過する回路が飽和することなく目的信号の増幅が可能となる。
【００４８】
図１３には、ＰＧＡとＤＣオフセットキャッセル回路の一実施例のブロック図が示されている。ＤＣオフセット電圧をＡ／Ｄ変換するためのＡＤＣ（アナログ／デジタル変換器）１４２、ＤＣオフセットキャッセル電圧を発生するためＤＡＣ（デジタル／アナログ変換器）１４１、ＰＧＡ１２５の各ゲイン毎のＤＣオフセットキャンセル電圧を発生するためにＤＡＣ１４１に与えるデータを記憶しておくためのメモリ１４４、ＤＣオフセットキャンセル制御回路１４３を持つ。外部からは、ＤＣオフセットキャンセルを制御するためのＤＣオフセットキャンセル制御信号２０、ＰＧＡゲイン設定値データ１７が入力される。
【００４９】
ＤＣオフセットキャンセル制御信号２０による制御により、ＡＤＣ１４２はＰＧＡ１２５に発生するＤＣオフセット値をＡ／Ｄ変換する。ＤＣオフセットキャンセル制御回路１４３はＡ／Ｄ変換されたＤＣオフセットキャンセルするための電圧をＤＡＣ１４１から出力しキャンセルする。Ａ／Ｄ変換、Ｄ／Ａ変換とＤＣオフセットキャリブレーション時間を短縮するため、信号受信時以外にあらかじめ、ＰＧＡ１２５の全ゲインについてＤＣオフセットキャリブレーションを行い、各ゲイン毎のＤＡＣ１４１に与えるデータをメモリ１４４に記憶して置く。信号受信時には、ＰＧＡ１２５のゲイン選択と同時にＤＣオフセットキャンセルデータをＤＡＣ１４１に与え瞬時でＤＣオフセットキャリブレーションを行うことにより、信号受信時のＤＣオフセットキャリブレーション時間を短縮することができる。
【００５０】
図１４には、この発明に係るＰＧＡの他の一実施例のブロック図が示されている。この実施例のＰＧＡ(Programmable Gain Amp) は、異なるゲインを持つ複数のＡＭＰ（アンプ）１６７、１６８、１６９を、スイッチ１６３、１７０により切り替え選択することにより構成できる。個々のＡＭＰ１６７、１６８、１６９はそれぞれ独立にＤＣオフセットを持つているためゲイン切り替え毎に異なるＤＣオフセット電圧が発生する。このため、かかるＰＡＧのオフセットキャンセルにおいても、同図では省略されているが、前記図１２と同様なオフセットキャンセル回路を設け、信号受信時以外にあらかじめ、ＡＭＰ１６７〜１６９のゲインについてＤＣオフセットキャリブレーションを行い、各ゲイン毎のＤＡＣ１４１に与えるデータをメモリ１４４に記憶して置く。信号受信時には、ＡＭＰ１６７〜１６９のゲイン選択と同時にＤＣオフセットキャンセルデータを前記同様にＤＡＣ１４１に与えて瞬時でＤＣオフセットキャリブレーションを行うことにより、信号受信時のＤＣオフセットキャリブレーション時間を短縮することができる。
【００５１】
図１５には、図１の第１測定回路の原理的なブロック図が示されている。第１測定回路１２は、２つのＩ，Ｑ入力を加算する加算器１８０、妨害信号を除去するためのＬＦＰ１８１、直流電圧に変換するための検波回路１８２、対数圧縮するためのｌｏｇアンプ１８３で構成される。これらの構成により、入力信号レベルの広い範囲に対して、信号の有無、信号レベル値を測定することができる。かかる第１測定回路１２について、図１のようなオフセットキャンセル回路が設けられるものである。
【００５２】
図１６には、図１の制御回路の一実施例のブロック図が示されている。制御回路１４は、プログラムを実行するプロセッサ２０１、プログラムを格納するプログラムメモリ２０２、プログラム実行結果を一時記憶するデータメモリ２０３、第１測定回路と第２測定回路からの出力を受け入れる入力ポート２０４、外部を制御するための信号を出力するための出力ポート２０５、それらの各モジュールを結合するバス２０６を持つ。この制御回路１４により、前記のような第１測定回路１２のＤＣオフセット自動キャリブレーション動作の制御を含んで受信系ゲイン制御、送信系回路調整などの全体システムを動作の制御が行われる。
【００５３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、第１測定回路に用いられる完全差動型増幅の具体的は、図８に示したものの他種々の実施形態を採ることができる。同様に図９に示したコンパレータも同様に種々の実施形態を採ることができる。この発明は、受信レベルの測定回路に含まれるような差動増幅回路のＤＣオフセット方法、及びＤＣオフセット補正回路を備えた受信回路及び無線ＬＡＮシステムに広く利用することができる。
【図面の簡単な説明】
【００５４】
【図１】この発明に係る測定回路の一実施例を示すブロック図である。
【図２】図１のオフセット調整モードを説明するためのフローチャート図である。
【図３】図１のオフセット調整モードを説明するためのタイミング図である。
【図４】この発明に係る無線ＬＡＮシステムの一実施例を示す概略ブロック図である。
【図５】この発明に係るＤＣオフセットキャリブレーション動作の説明図である。
【図６】図１のオフセット補正回路の一実施例を示す回路図である。
【図７】図１のオフセット補正回路の他の一実施例を示す回路図である。
【図８】この発明に用いられる差動アンプの一実施例を示す回路図である。
【図９】この発明に用いられるコンパレータの一実施例を示す回路図である。
【図１０】この発明を適用して好適な無線ＬＡＮシステムのＲＦ処理部及びベースバンド処理部の一実施例を示すブロック図である。
【図１１】図１０のＬＰＦ／ＰＧＡの一実施例を示すブロック図である。
【図１２】図１１のＬＰＦ／ＰＧＡに対応した各段の特性図である。
【図１３】ＰＧＡとＤＣオフセットキャンセル回路の一実施例を示すブロック図である。
【図１４】この発明に用いられるＰＧＡの他の一実施例を示すブロック図である。
【図１５】図１の第１測定回路の原理的なブロック図である。
【図１６】図１の制御回路の一実施例を示すブロック図である。
【符号の説明】
【００５５】
１ａ，１ｂ…受信アンテナ、４…ＬＮＡ、５…ＩＦアンプ、６，７…ミキサー、１１ａ，１１ｂ…ＬＰＦ／ＰＧＡ、１２…第１測定回路、１３…第２測定回路、１４…制御回路、１６…ＬＮＡ，ＩＦアンプ制御信号、１７…ＰＧＡゲイン設定値データ、１８…ゲイン設定値時分割データ＆クロック、１９…ＤＣオフセットキャンセル制御信号、２０…ゲイン制御信号、２１…ＬＰＦ出力信号、２２…Ｉ信号、２３…Ｑ信号、２５…モード制御信号、２８…送信アンテナ、２９，３０…送信ミキサー、３９…復調回路、４０…送信アンプ、４１…ＲＦ処理部、４２…ベースバンド処理部、４９，５０ａ，５０ｂ…ＡＤＣ、５１…ＤＡＣ、５２〜５６…補正回路、
１８１…ローパスフィルタ、２３１、２３２…オフセット補正切り替え回路、２３３、２３４…アンプ＆検波回路、２３５…コンパレータ切り替え回路、２３６、２３７…オフセット補正回路、２３８…コンパレータ、２３９…出力回路、２４０…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007005945.tif 000015
【図１４】
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【図１５】
2007005945.tif 000017
【図１６】
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