(57)【要約】【課題】  外部からのシリアルデータにより周辺機器を停止状態から復帰させるシステムにおいて、無駄な電力の消費を削減するとともにＣＰＵのパフォーマンスに関係なく高速受信を行えるシリアル割込み復帰回路を提供する。【解決手段】  受信シフトレジスタ１０２と、受信制御回路１０１と、復帰要求設定レジスタ１０７と、比較回路１０９と、割込み発生回路１１４と、受信割込み復帰制御回路１０６と、クロック制御回路１０５とを備えることにより、受信待受け、受信動作、復帰要求データ比較動作の際にＣＰＵ１１６を停止することができ、無駄なＣＰＵ動作を削減し、無駄な電力の消費を低減させることができる。また、ＣＰＵ動作と関係なく受信動作を行うことができるので、ＣＰＵのパフォーマンスに関係なく高速受信を安定して行える。【選択図】  図１（ａ）
2007102493.tif 000002
【特許請求の範囲】
【請求項１】
外部からのシリアルデータにより、ＣＰＵを有する周辺機器を、停止状態から通常動作状態に復帰させるシリアル割込み復帰回路において、
シリアルデータを受信するとともにシリアル／パラレル変換を行うための受信シフトレジスタと、
該受信シフトレジスタのシフト動作を制御するとともに前記受信データのエラー検出を制御する受信制御回路と、
予め定めた値を有する復帰要求データを保持する復帰要求設定レジスタと、
前記受信シフトレジスタおよび前記復帰要求設定レジスタが保持するデータ同士を比較し該データ同士が一致した旨を示す復帰要求一致信号を出力する比較回路と、
該復帰要求一致信号により割込み信号を発生する割込み発生回路と、
前記復帰要求一致信号によりシリアルデータの再受信もしくは再受信の終了を制御するとともに、前記割込み発生回路の制御を行なう受信割込み復帰制御回路と、
前記ＣＰＵの動作時および停止時に前記各回路及び前記受信シフトレジスタを動作させるためのクロックを発生するクロック制御回路とを備えた、
ことを特徴とするシリアル割込み復帰回路。
【請求項２】
請求項１に記載のシリアル割込み復帰回路において、
前記復帰要求一致信号をトリガとして、連続したシリアルデータを複数回分保持する受信レジスタを備えた、
ことを特徴とするシリアル割込み復帰回路。
【請求項３】
請求項２に記載のシリアル割込み復帰回路において、
連続したシリアルデータの受信を終了する旨の連続受信終了要求データを保持する連続受信終了要求設定レジスタを備え、
前記比較回路は、前記受信シフトレジスタおよび前記連続受信終了要求設定レジスタがそれぞれ保持するデータ同士を比較し該データ同士が一致した旨を示す連続受信終了要求一致信号を出力し、
前記割り込み発生回路は、前記連続受信終了要求一致信号により割込み信号を発生し、
前記受信割込み復帰制御回路は、前記連続受信終了要求一致信号によりシリアルデータの受信もしくは受信終了を制御するとともに、前記割込み発生回路、前記受信レジスタへのデータ転送の制御を行う、
ことを特徴とするシリアル割込み復帰回路。
【請求項４】
請求項２または３に記載のシリアル割込み復帰回路において、
前記シリアルデータを連続して受信した回数である連続受信回数をカウントする連続受信回数カウンタと、
該連続受信回数を比較するための値を保持する連続受信回数設定レジスタとを備え、
前記比較回路は、前記連続受信回数カウンタのカウント値と前記連続受信回数設定レジスタの保持データとを比較しこれらが一致した旨を示す連続受信回数一致信号を出力し、
前記割込み発生回路は、前記連続受信回数一致信号により割込み信号を発生し、
前記受信割込み復帰制御回路は、前記連続受信回数一致信号により前記シリアルデータの受信の終了の制御、前記割込み発生回路の制御を行う、
ことを特徴とするシリアル割込み復帰回路。
【請求項５】
請求項１記載ないし請求項４のいずれかに記載のシリアル割込み復帰回路と、
前記ＣＰＵとを備え、
該シリアル割込み復帰回路が前記ＣＰＵの割込み信号を出力することにより、前記ＣＰＵを停止状態から通常動作状態に復帰させることを可能とした、
ことを特徴とするマイクロコンピュータ。
【請求項６】
ＣＰＵと、
請求項１ないし請求項４のいずれかに記載のシリアル割込み復帰回路とを備え、
前記ＣＰＵが停止状態の際に、受信したシリアルデータを保持することを可能とした、
ことを特徴とするマイクロコンピュータ。
【請求項７】
請求項５に記載のマイクロコンピュータを備え、外部から予め定められた値のシリアルデータを受信することにより通常動作状態に復帰する周辺機器において、
前記ＣＰＵが停止状態の際に、前記シリアルデータの待受け、受信、比較判定を行い、通常動作状態に復帰することを可能とした、
ことを特徴とする周辺機器。
【請求項８】
請求項６に記載のマイクロコンピュータを備え、
前記ＣＰＵが停止状態の際に、外部からのシリアルデータを受信し、該シリアルデータを保持することを可能とした、
ことを特徴とする周辺機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル割込み復帰回路、すなわち、外部からのシリアルデータにより周辺機器を停止状態から復帰させるシステムに搭載される、マイクロコンピュータのシリアル受信割込み回路の改良を図ったものに関する。
【背景技術】
【０００２】
近年、ＡＶ機器などの周辺機器に、ＰＣなどに接続される用途が増えている。その接続方法として、パラレル通信では複数のデータを転送するのに専用端子が多く必要となるため、専用端子が少なくてすむシリアル通信、特にＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）通信のＥＩＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｉｎｄｕｓｔｒｉｅｓ  Ａｌｌｉａｎｃｅ）規格ＲＣ−２３２Ｃに準じた通信が一般的である。その通信方式としては、単発的な通信よりパケット通信のような纏まった連続した通信が多く、周辺機器を識別する宛先データなどを送信するデータに付加し、さらに本来のデータのデータ長が可変である場合は、転送バイト数データや、データ先頭、最後尾を表すデータなどを付加したうえで転送を行うことにより、通信を行っている。
【０００３】
また、前記周辺機器の機能として、パワーオン制御をＰＣから制御できるようにするために、予め復帰要求を示すデータ値を定めて、復帰要求と同じデータを受信した場合に、スタンバイ状態からパワーオン状態に復帰する機能がある。
【０００４】
前記機能を実現するものとして、図４及び図５に示す従来例がある。
図４に示す従来例においては、マイクロコンピュータ４０６に搭載されたＣＰＵ４０５が常時動作した状態（内部クロックを常時発生）のまま、受信待受け状態もしくは受信状態となり、ＰＣまたは外部シリアル送信機（以下、ＰＣまたはシリアル送信装置と称す）４０９からのシリアルデータ４５０をシリアル受信回路４０４で受信した後、ＣＰＵ４０５がそのソフトウエア処理によりシリアル受信バッファ（受信シフトレジスタ）４０１に保持された受信データと、復帰要求を意味する、予め定められた値を持つデータ（例えば「５５」）とを比較し、これらが一致した場合に、外部メモリ等の周辺ＬＳＩ４０７に対し復帰信号４５４を出力して、周辺装置（周辺機器）４０８全体をパワーオン状態に復帰させる。
【０００５】
また、図５に示す他の従来例は、特許文献１に示されたスタートビットのみを検出する回路を簡略化して示すもので、この従来例においては、マイクロコンピュータ５０６に搭載されたＣＰＵ５０５が停止した状態（内部クロックを停止）で受信待受けを行っており、ＰＣまたはシリアル送信装置５０９から受信したシリアルデータ５５０のスタートビットのエッジにより外部割込みを発生し、ＣＰＵ５０５をパワーオン状態に復帰させてから、シリアル受信回路５０４を動作させて受信し、シリアルデータ５５０を受信した後、シリアル受信バッファ（受信シフトレジスタ）５０１に保持された受信データと、復帰要求を意味する、予め定められた値を持つデータ（例えば「５５」）とを、ＣＰＵ５０５がソフトウエア処理により比較し、これらが一致した場合に、外部メモリ等の周辺ＬＳＩ５０７に対し復帰信号５５４を出力して、周辺装置（周辺機器）５０８全体をパワーオン状態に復帰させる。
【特許文献１】特開平８−２０２４６９号公報（第３頁，第４頁  図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図４に示されるような従来例の構成では、シリアルデータを待受けしている期間も、ＣＰＵ４０５が常時動作を行う必要があり、無駄な電力を消費してしまうという課題を有していた。
【０００７】
また、図５に示されるような従来例の構成では、ＰＣまたはシリアル送信装置５０９からの送信がＣＰＵ５０５の処理に比べ高速であった場合、スタートビットのエッジでＣＰＵ５０５が復帰し受信命令をシリアル受信回路５０４に送るまでの間にスタートビットの送信が終了してしまうことがあり、この場合、スタートビットを正しく受信することができない恐れがあるという課題がある。
【０００８】
またこの図５の従来例では、スタートビットのエッジのみでＣＰＵ５０５を復帰させるため、ノイズなどにより誤って復帰動作を行う可能性があり、また、復帰要求を示すデータ以外のデータがＰＣまたはシリアル送信装置５０９より送信された場合でも、ＣＰＵ５０５をパワーオン状態に復帰させ比較処理を行う必要があり、無駄な電力を消費してしまうという課題を有していた。すなわち、この図５の従来例では、ＣＰＵ５０５を停止状態にできるのは待受時のみであり、受信および比較はＣＰＵ５０５自らがこれを行うため、その分無駄な消費電力が生じるという課題があった。
【０００９】
本発明は、前記従来の課題を解決するためになされたもので、外部シリアルデータにより周辺機器を停止状態（スタンバイ状態）からパワーオン状態（通常動作状態）に復帰させるシステムにおいて、無駄な電力の消費を削減するとともに、ＣＰＵのパフォーマンスに関係なく高速受信を行うことが可能なシリアル割込み復帰回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、本発明の請求項１に記載のシリアル割込み復帰回路は、外部からのシリアルデータにより、ＣＰＵを有する周辺機器を、停止状態から通常動作状態に復帰させるシリアル割込み復帰回路において、シリアルデータを受信するとともにシリアル／パラレル変換を行うための受信シフトレジスタと、該受信シフトレジスタのシフト動作を制御するとともに前記受信データのエラー検出を制御する受信制御回路と、予め定めた値を有する復帰要求データを保持する復帰要求設定レジスタと、前記受信シフトレジスタおよび前記復帰要求設定レジスタが保持するデータ同士を比較し該データ同士が一致した旨を示す復帰要求一致信号を出力する比較回路と、該復帰要求一致信号により割込み信号を発生する割込み発生回路と、前記復帰要求一致信号によりシリアルデータの再受信もしくは再受信の終了を制御するとともに、前記割込み発生回路の制御を行なう受信割込み復帰制御回路と、前記ＣＰＵの動作時および停止時に前記各回路及び前記受信シフトレジスタを動作させるためのクロックを発生するクロック制御回路とを備えた、ことを特徴とする。
【００１１】
また、本発明の請求項２に記載のシリアル割込み復帰回路は、請求項１に記載のシリアル割込み復帰回路において、前記復帰要求一致信号をトリガとして、連続したシリアルデータを複数回分保持する受信レジスタを備えた、ことを特徴とする。
【００１２】
また、本発明の請求項３に記載のシリアル割込み復帰回路は、請求項２に記載のシリアル割込み復帰回路において、連続したシリアルデータの受信を終了する旨の連続受信終了要求データを保持する連続受信終了要求設定レジスタを備え、前記比較回路は、前記受信シフトレジスタおよび前記連続受信終了要求設定レジスタがそれぞれ保持するデータ同士を比較し該データ同士が一致した旨を示す連続受信終了要求一致信号を出力し、前記割り込み発生回路は、前記連続受信終了要求一致信号により割込み信号を発生し、前記受信割込み復帰制御回路は、前記連続受信終了要求一致信号によりシリアルデータの受信もしくは受信終了を制御するとともに、前記割込み発生回路、前記受信レジスタへのデータ転送の制御を行う、ことを特徴とする。
【００１３】
また、本発明の請求項４に記載のシリアル割込み復帰回路は、請求項２または３に記載のシリアル割込み復帰回路において、前記シリアルデータを連続して受信した回数である連続受信回数をカウントする連続受信回数カウンタと、該連続受信回数を比較するための値を保持する連続受信回数設定レジスタとを備え、前記比較回路は、前記連続受信回数カウンタのカウント値と前記連続受信回数設定レジスタの保持データとを比較しこれらが一致した旨を示す連続受信回数一致信号を出力し、前記割込み発生回路は、前記連続受信回数一致信号により割込み信号を発生し、前記受信割込み復帰制御回路は、前記連続受信回数一致信号により前記シリアルデータの受信の終了の制御、前記割込み発生回路の制御を行う、ことを特徴とする。
【００１４】
また、本発明の請求項５に記載のマイクロコンピュータは、請求項１記載ないし請求項４のいずれかに記載のシリアル割込み復帰回路と、前記ＣＰＵとを備え、該シリアル割込み復帰回路が前記ＣＰＵの割込み信号を出力することにより、前記ＣＰＵを停止状態から通常動作状態に復帰させることを可能とした、ことを特徴とする。
【００１５】
また、本発明の請求項６に記載のマイクロコンピュータは、ＣＰＵと、請求項１ないし請求項４のいずれかに記載のシリアル割込み復帰回路とを備え、前記ＣＰＵが停止状態の際に、受信したシリアルデータを保持することを可能とした、ことを特徴とする。
【００１６】
また、本発明の請求項７に記載の周辺機器は、請求項５に記載のマイクロコンピュータを備え、外部から予め定められた値のシリアルデータを受信することにより通常動作状態に復帰する周辺機器において、前記ＣＰＵが停止状態の際に、前記シリアルデータの待受け、受信、比較判定を行い、通常動作状態に復帰することを可能とした、ことを特徴とする。
【００１７】
また、本発明の請求項８に記載の周辺機器は、請求項６に記載のマイクロコンピュータを備え、前記ＣＰＵが停止状態の際に、外部からのシリアルデータを受信し、該シリアルデータを保持することを可能とした、ことを特徴とする。
【発明の効果】
【００１８】
本発明のシリアル割込み復帰回路によれば、ＣＰＵが停止中でもシリアル割込み復帰回路に、受信したデータと、予め定めていた値の、復帰要求を意味するデータを保持するレジスタと、比較し、割込みを発生する回路と各回路にクロックを供給する回路を備えることにより、ＣＰＵが停止状態でも受信待受け、受信動作、復帰要求データ比較、割込み出力動作が可能となる。すなわち、受信待受け、受信動作、復帰要求データ比較中にＣＰＵ動作を停止することができ、無駄なＣＰＵ動作を削減し、無駄な電力の消費を低減させることができる。また、ＣＰＵ動作と関係なく受信動作を行うことができるので、ＣＰＵのパフォーマンスに関係なく高速受信を安定して行える。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
本発明の実施の形態１は、外部からのシリアルデータにより周辺装置をスタンバイ状態からパワーオン状態に復帰させるシステムにおいて、従来例ではＣＰＵが行っていたシリアルデータの受信待ち受け、復帰要求データの受信、受信した復帰要求データと周辺装置に予め設定されている復帰要求データとの比較を、ＣＰＵとは別に設けた回路により実行することにより、これらの期間中はＣＰＵの動作を停止し、無駄な消費電力を削減するようにしたものである。
【００２０】
図１（ａ）は、本発明の実施の形態１におけるシリアル割込み復帰回路を用いた、外部シリアル信号により周辺機器を復帰させるためのシステム構成図である。
【００２１】
図１（ｂ）は、ＰＣまたはシリアル送信装置から周辺装置に向けて送信されるシリアルデータのフォーマットの一例である。
【００２２】
図２（ａ）は本発明の実施の形態１におけるシリアル割込み復帰回路の状態遷移を示す状態遷移図である。
図３（ａ）は本発明の実施の形態１におけるＣＰＵの状態遷移を示す状態遷移図である。
【００２３】
図１（ａ）において、周辺装置（周辺機器）１１９は、マイクロコンピュータ１１７、および外部メモリ、ＤＳＰなどの周辺ＬＳＩ１１８を搭載しており、周辺ＬＳＩ１１８は、マイクロコンピュータ１１７からの周辺ＬＳＩ制御信号１６６により動作あるいは停止する。
【００２４】
マイクロコンピュータ１１７には、ＣＰＵ１１６およびシリアル割込み復帰回路１１５が内蔵されている。ＣＰＵ１１６からシリアル割込み復帰回路１１５内部の各レジスタへのアクセスは、ＣＰＵ１１６からインターフェース回路１１０に内部バス１６５が接続されており、インターフェース回路１１０によりデコード処理が行われ、レジスタアクセスバス１６４より、そのアクセスを行うことができる。また、シリアル割込み復帰回路１１５内の割込み発生回路１１４から出力される復帰要求割込み信号１６３により、ＣＰＵ１１６は停止状態から通常動作状態へ復帰することができる。
【００２５】
シリアル割込み復帰回路１１５には、従来のシリアル受信回路と同様、ＰＣまたはシリアル送信装置１２０から送信されるシリアルデータ１５０のシリアル−パラレル変換を行う受信シフトレジスタ１０２と、受信シフトレジスタ１０２への受信シフトレジスタ制御信号１５１の出力やスタートビット検出、エラー検出などの受信制御を行なう受信制御回路１０１があり、１データ（例えば１バイト）ごとのシリアル受信を行う。
【００２６】
シリアルデータは図１（ｂ）に示すようなフォーマットを有し、先頭に復帰要求データＲＲＤが配置され、以下に、本来のデータであるデータ１  Ｄ１，データ２  Ｄ２，データ３  Ｄ３が順に配置される。そして、データが不定長、すなわちこれら本来のデータの個数が不定である場合、最後のデータの後に終了要求データＱＲＤが付加される。なお、データが固定長、すなわち本来のデータの個数が一定である場合、終了要求データは不要である。
【００２７】
連続した受信動作を制御する受信割込み復帰制御回路１０６が連続受信待ち状態Ｓ１（図２（ａ）参照）である場合、受信したシリアルデータ１５０は、受信シフトレジスタ１０２に保存され、受信シフトレジスタ出力信号１５４として、復帰要求設定レジスタ出力信号１６９と、比較回路１０９にて比較される。この復帰要求設定レジスタ出力信号１６９は、復帰要求設定レジスタ１０７が保持し出力する信号であり、予め定められた値である復帰要求データもしくは連続受信開始要求、周辺機器（周辺装置）１１９同士を識別するデータのいずれかである。
【００２８】
その比較結果は、復帰要求一致信号１５８として、受信割込み復帰制御回路１０６に入力される。受信割込み復帰制御回路１０６は、復帰要求一致信号１５８と受信制御回路１０１から出力される受信エラーフラグ信号１６７との比較結果に応じた動作を行う。
【００２９】
すなわち、受信エラーが検出されず、かつ比較結果が一致している場合には、ＰＣまたはシリアル送信装置１２０から周辺機器１１７へ復帰要求があったと判断し、連続受信待ち状態Ｓ１から連続受信中状態Ｓ２（図２（ａ）参照）に移行し、割込み発生回路１１４に割り込み発生許可信号１５９を出力すると共に、受信制御回路１０１に、ＰＣまたはシリアル送信装置１２０から続けて送信されるシリアルデータ１５０を受信するように受信制御回路制御信号１６８を出力する。また、受信レジスタ１１１，１１２，１１３に、受信シフトレジスタ出力１０２を転送、保存するように連続受信データ保存制御信号１６０を出力する。
【００３０】
また、前記比較結果が不一致している場合または受信エラーフラグ信号１６７がエラーを示している場合には、ＰＣまたはシリアル送信装置１２０から周辺機器１１９への復帰要求ではないシリアルデータを受信したのか、もしくはノイズ等により間違ったデータを受信したと判断し、連続受信待ち状態Ｓ１のまま状態移行せず、割込み発生回路１１４に割り込み発生許可信号１５９を出力しない。また、保存したシリアルデータを破棄し、再受信を行うように受信制御回路１０１に受信制御回路制御信号１６８を出力する。
【００３１】
割込み発生回路１１４は、比較回路１０９からの復帰要求一致信号１５８および受信割込み復帰制御回路１１５からの割り込み発生許可信号１５９により、比較結果が一致し、割込み発生が許可されている場合には復帰要求割込み信号１６３を出力する。
【００３２】
受信レジスタ１１１，１１２，１１３は、連続して受信したデータを保存するレジスタであり、最大連続受信回数分のレジスタが設けられている。シリアルデータ１５０を受信する受信シフトレジスタ１０２の出力は、受信割込み復帰制御回路１０６からの連続受信データ保存制御信号１６０のタイミングで、受信レジスタ１１１，１１２，１１３にシフト転送されて保存される。
【００３３】
受信割込み復帰制御回路１０６の状態が連続受信中状態Ｓ２の際に受信したシリアルデータは受信シフトレジスタ１０２に保存され、受信シフトレジスタ出力信号１５４として出力される。比較回路１０９は、この受信シフトレジスタ出力信号１５４と、予め定められた値を有する連続受信終了要求データＱＲＤを保持する連続受信終了要求設定レジスタ１０８の値である連続受信終了要求レジスタ出力信号１６１とを比較する。
【００３４】
その比較結果は、受信割込み復帰制御回路１０６に連続受信要求一致信号１６２として入力される。
【００３５】
受信割込み復帰制御回路１０６は、連続受信終了要求一致信号１６２と受信制御回路１０１より出力される受信エラーフラグ信号１６７との比較結果に応じて異なる動作を行う。
【００３６】
すなわち、受信エラーが検出されず、比較結果が一致している場合には、ＰＣまたはシリアル送信装置１２０から周辺機器１１７へ連続受信終了要求があったと判断し、連続受信中状態Ｓ２から連続受信終了状態Ｓ３（図２（ａ）参照）に移行し、割込み発生回路１１４に割り込み発生許可信号１５９を出力すると共に、受信制御回路１０１に、受信停止するように受信制御回路制御信号１６８を出力する。また、受信レジスタ１１１，１１２，１１３に、受信シフトレジスタ１０２出力を転送、保存するように連続受信データ保存制御信号１６０を出力する。
【００３７】
これに対し、前記比較結果が不一致である場合には、ＰＣまたはシリアル送信装置１２０から周辺機器１１７へ連続受信終了を要求していないと判断し、連続受信中状態Ｓ２のまま状態を移行せず、割込み発生回路１１４には割り込み発生許可信号１５９を出力しない。
【００３８】
また、受信制御回路１０１に、ＰＣまたはシリアル送信装置１２０から続けて送信されるシリアルデータ１５０を受信するように受信制御回路制御信号１６８を出力し、受信レジスタ１１１，１１２，１１３に、受信シフトレジスタ出力１０２を転送、保存するように連続受信データ保存制御信号１６０を出力する。
【００３９】
また、受信制御回路１０１からの受信エラーフラグ信号１６７がエラーを示している場合には、ノイズ等により間違ったデータを受信した可能性があり、今まで連続受信したデータについても信頼性がないと判断し、受信レジスタ１１１，１１２，１１３のデータをクリアするように連続受信データ保存制御信号１６０を出力し、連続受信中状態Ｓ２から連続受信待ち状態Ｓ１に戻る。また、割込み発生回路１１４には割り込み発生許可信号１５９を出力せず、また、保存したシリアルデータを破棄し、再受信するように受信制御回路１０１に受信制御回路制御信号１６８を出力する。
【００４０】
連続受信回数設定レジスタ１０４は、連続受信開始後に予め定めた受信回数で連続受信を終了するための、固定した値を保持するためのレジスタである。
【００４１】
連続受信回数カウンタ１０３は、連続受信中状態期間に受信制御回路１０１から出力さる受信完了信号１５２をカウントする。また、受信割込み復帰制御回路１０６から連続受信回数カウンタ制御信号１５３により、連続受信待ち状態Ｓ１ではカウント値がクリアされ、連続受信終了状態Ｓ３では、カウント値を保持する。
【００４２】
連続受信回数カウンタ出力１５５は、比較回路１０９で連続受信回数設定レジスタ出力１５６と比較される。
【００４３】
その比較結果は、受信割込み復帰制御回路１０６に連続受信回数一致信号１７０として入力される。
【００４４】
前記比較結果が一致した場合には、連続受信回数設定レジスタ１０４に設定された回数分連続受信したと判断し、連続受信中状態Ｓ２から連続受信終了状態Ｓ３に移行し、割込み発生回路１１４に割り込み発生許可信号１５９に出力すると共に、受信制御回路１０１に、受信停止するように受信制御回路制御信号１６８を出力する。
【００４５】
前記比較結果が不一致であった場合は、連続受信回数設定レジスタ１０４に設定された回数分連続受信していないと判断し、連続受信中状態Ｓ２のまま状態移行せず、割込み発生回路１１４には割り込み発生許可信号１５９を出力しない。
【００４６】
このため、例えば連続受信回数設定レジスタ１０４を“１回”に設定すれば、ＰＣまたはシリアル送信装置１２０からのシリアル送信が１データであっても、受信を完了し停止することができる。
【００４７】
クロック制御回路１０５は、ＣＰＵ１１６が停止しても、連続受信動作を行えるように、受信制御回路１０１、受信シフトレジスタ１０２、連続受信回数カウンタ１０３、比較回路１０９、割込み発生回路１１４、受信レジスタ１１１，１１２，１１３、受信割込み復帰制御回路１０６に対して、常に安定したクロック１５７を供給している。
【００４８】
次に、図２（ｂ）に示すフローチャートを用いて、シリアル割込み復帰回路１１５の動作について説明する。
初めに、ＣＰＵ１１６が、復帰要求設定レジスタ１０７、連続受信終了要求設定レジスタ１０８、連続受信回数設定レジスタ１０４、通信速度及び、シリアルデータ形式等の受信制御回路１０１内設定レジスタの設定、連続受信回数カウンタ１０３、受信割込み復帰制御回路１０６状態のクリア設定を行うことにより、シリアル割込み復帰回路１１５の初期設定を行う（２０１）。
【００４９】
次に、ＣＰＵ１１６はシリアル割込み復帰回路１１５の動作開始設定を行い、回路１１５を動作させる（２０２）。回路１１５が動作するとその受信制御回路１０１が受信を開始し始め、受信制御回路１０１がスタートビット検出（２０３）を行う。スタービット検出（２０３）は、スタートビットが検出できるまで繰り返し行われ、スタートビットが検出されると受信シフトレジスタ１０２はシリアルデータをシフトしながら１データ分（１バイト分）のデータを受信する（２０４）。
【００５０】
１データ分の受信が完了すると、受信制御回路１０１によりパリティーエラーやフレーミングエラーなどの受信エラー検出（２０５）が行われる。エラーが発生していた場合には正しい受信ができていないので、受信割込み復帰制御回路１０６はその内部の状態（連続受信待ち状態Ｓ１）をクリアし（２０６）、また、以前の受信動作により正しくないデータを蓄積している可能性があるので、受信レジスタ１１１，１１２，１１３をクリアし（２０７）、再度スタートビット検出（２０３）に戻る。
【００５１】
エラーが検出されなかった場合には、内部状態の判定（２０８）結果により動作が異なり、初期状態では連続受信待ち状態Ｓ１であるので、比較回路１０９は復帰要求設定レジスタ１０７および受信シフトレジスタ１０２の出力値同士の比較を行う（２０９）。
【００５２】
これらが一致していない場合は、ＰＣまたはシリアル送信装置１２０からの復帰要求ではないデータを受信したと判断し、割込み発生回路１１４は復帰要求割込み信号１６３を出力せず、再度スタートビット検出（２０３）を行い、復帰要求データを受信するまで以上の処理を繰り返す（連続受信待ち状態Ｓ１）。これら復帰要求設定レジスタ１０７および受信シフトレジスタ１０２の出力値同士が一致した場合は、ＰＣまたはシリアル送信装置１２０からの復帰要求データＲＲＤを受信したと判断し、受信割込み復帰制御回路１０６は受信シフトレジスタ１０２の受信データを受信レジスタ１１１，１１２，１１３へ転送、保存し（２１０）、受信回数カウンタ１０３のカウントアップ（２１１）を行い、その内部状態を連続受信待ち状態Ｓ１から連続受信中状態Ｓ２へと移行させ（２１２）、復帰要求割込み信号の出力（２１３）を行い、ＣＰＵ１１６をパワーオン状態に復帰させる。
【００５３】
次に、ＰＣまたはシリアル送信装置１２０より、復帰要求データＲＲＤを受信した後の送信データＤ１，Ｄ２，・・・を受信するため、受信制御回路１０１によりスタートビット検出（２０３）が行われる。スタートビットが検出されると受信シフトレジスタ１０２はシリアルデータをシフトしながら１データ分のデータを受信する（２０４）。
【００５４】
１データ分の受信が完了すると、受信制御回路１０１によりパリティーエラーやフレーミングエラーなどの受信エラー検出が行われ（２０５）、エラーが発生していた場合には正しい受信ができていないので、受信割込み復帰制御回路１０６の内部状態、受信レジスタ１１１，１１２，１１３をクリアし（２０６）、再度スタートビット検出（２０３）に戻る。
【００５５】
エラーが検出されなかった場合には、内部状態（２０８）が連続受信中状態Ｓ２であるので、受信割込み復帰制御回路１０６は受信シフトレジスタ１０２による受信データの受信レジスタ１１１，１１２，１１３への転送、保存（２１４）を行い、受信回数カウンタ１０３のカウントアップを行い（２１５）、連続受信終了要求設定レジスタ１０８および受信シフトレジスタ１０２の出力値同士の比較を行う（２１６）。これらが一致していない場合は、次のデータを受信するため、スタートビット検出（２０３）が行われる。これらが一致した場合は、比較回路１０９は、ＰＣまたはシリアル送信装置１２０より連続受信終了要求データＱＲＤを受信したと判断し、受信割込み復帰制御回路１０６は、その内部状態を連続受信中状態Ｓ２から連続受信終了状態Ｓ３へと移行し（２１７）、シリアル受信を停止し（２１８）、割込み発生回路１１４により連続受信終了要求割込み信号１７１の出力を行い（２１９）、ＣＰＵ１１７に連続したシリアルデータを全て受信完了したことを知らせる。
【００５６】
また、以上の受信データの比較動作と並列して、比較回路１０９による連続受信回数設定レジスタ１０４および連続受信回数カウンタ１０３の出力値同士の比較（２２０）が行われ、シリアル割込み復帰回路１１５が動作を開始（２２１）した時点から比較動作を行い続ける。これらが一致した場合は、受信割込み復帰制御回路１０６はその内部状態を連続受信終了状態Ｓ３に移行し（２２１）、シリアル受信を停止し（２２２）、割込み発生回路１１４により連続受信回数一致割込み信号１７２を出力させ（２２３）、ＣＰＵ１１６に予め定められた回数分の連続したシリアルデータを全て受信完了したことを知らせる。
【００５７】
なお、ＣＰＵ１１６が再連続受信開始命令を発行した場合、受信割込み復帰制御回路１０６はその内部状態を連続受信終了状態Ｓ３から連続受信待ち状態Ｓ１に移行させ、シリアル割込み復帰回路１１５はスタートビット検出（２０３）以降の動作を繰り返す。
【００５８】
次に、図３（ａ）の状態遷移図および図３（ｂ）のフローチャートを用いて、本実施の形態１におけるＣＰＵ１１６の動作を説明する。
【００５９】
図３（ｂ）において、電源投入後、ＣＰＵ１１６は初期動作状態Ｓ１１（図３（ａ）参照）に移行し、ＣＰＵ１０１の各機能の初期設定を行い（３０１）、シリアル割込み復帰回路１１５の復帰要求設定レジスタ１０７、連続受信終了要求設定レジスタ１０８、連続受信回数設定レジスタ１０４、受信制御回路１０１内設定レジスタの設定（通信速度、及び、シリアルデータ形式等）、連続受信回数カウンタ１０３、受信割込み復帰制御回路１０６の内部状態のクリア設定などを処理する。
【００６０】
次に、ＣＰＵ１１６は外部メモリ等の周辺ＬＳＩ１１８に動作命令を指示して（３０２）これらを動作させることで、通常動作状態Ｓ１２（図３（ａ）参照）に移行し、周辺装置１１９としての通常処理を実行する（３０３）。
【００６１】
通常処理を実行中（３０３）に、外部信号や内部処理により周辺装置１１９に待機要求が発生した場合（３０４）、停止動作状態Ｓ１３（図３（ａ）参照）に移行し、各機能の停止準備処理を行い（３０５）、周辺ＬＳＩ１１８に停止命令を出力し（３０６）、これを停止させる。待機要求が発生しない場合（３０４）は、引き続き通常処理を実行する（３０３）。
【００６２】
次にＣＰＵ１１６はシリアル割込み復帰回路１１５からの割込み信号（１６３，１７０，１７１，１７２のいずれか）を許可し（３０７）、シリアル割込み復帰回路１１５を動作させてから（３０８）、停止状態（待機状態，スタンバイ状態）Ｓ１４（図３（ａ）参照）に移行し、ＣＰＵ１１６自ら停止し、待機状態に入り（３０９）割込みを検出（３１０）しない限り待機状態を保持する。
【００６３】
これに対し、割込みが検出された場合（３１０）は、復帰処理を行う（３１１）。すなわち、シリアル割込み復帰回路１１５は、クロック制御回路１０５によりＣＰＵ停止（３０９）中でもクロックが供給されシリアル受信が可能であり、ＰＣまたはシリアル送信装置１２０より、復帰要求データが送信されるのを待ち、初期設定（３０１）で設定した復帰要求設定レジスタ１０７と比較一致したデータを受信すると復帰要求割込み信号１６３を出力する（図２（ｂ）のフローチャート参照）。
【００６４】
ＣＰＵ１１６は復帰要求割込み信号１６３を検出した後、復帰動作状態Ｓ１５（図３（ａ）参照）に移行し、復帰処理を行い（３１１）、周辺ＬＳＩ１１８の動作命令を発行し（３１２）、通常処理（３０３）、即ち通常動作状態Ｓ１２に戻る。
【００６５】
シリアル割込み復帰回路１１５は、連続受信終了要求データを受信するかもしくは、連続受信回数設定レジスタ１０４に設定した連続受信回数分を受信するまで、ＣＰＵ１１６の動作状態とは関係なく受信し続け、ＰＣまたはシリアル送信装置１２０より送信された連続データを全て受信レジスタ１１１，１１２，１１３に転送、保存し、受信を終了した時点で連続受信終了要求割り込み信号１７１もしくは連続受信回数一致割込み信号１７２を出力する。
【００６６】
ＣＰＵ１１６は、連続受信終了要求割り込み信号１７１もしくは連続受信回数一致割込み信号１７２を検出してから受信レジスタ１１１，１１２，１１３にアクセスすることにより、全受信データを受け取る。
【００６７】
このように、本実施の形態１によれば、外部からのシリアルデータにより周辺機器を停止状態から通常動作状態に復帰させるシステムにおいて、受信シフトレジスタと、前記受信シフトレジスタのシフト動作およびエラー検出を制御するシリアル受信制御回路と、シリアル受信を完了した前記受信シフトレジスタのデータと比較するためのデータを保持する復帰要求設定レジスタと、前記受信シフトレジスタと前記復帰要求設定レジスタを比較し復帰要求一致信号を出力する比較回路と、前記復帰要求一致信号により割込み信号を発生させる割込み発生回路と、前記復帰要求一致信号によりシリアルデータの再受信あるいは再受信の終了、前記割込み発生回路の制御、および前記受信レジスタへのデータ転送の制御を行なう受信割込み制御回路と、シリアル受信割込み回路をＣＰＵと接続するためのインターフェースと、ＣＰＵの動作，停止に関わらず前記回路及び前記受信シフトレジスタを動作させるためのクロック制御回路とを有し、シリアルデータの受信を行うものとしたので、本構成によって、シリアル受信待受け中のみならず受信時、比較中においてもＣＰＵを停止させることができ、不要な電力消費を削減することができる。
【００６８】
また、復帰要求データであるか否かの判定を行ってからＣＰＵをパワーオン状態に復帰させるので、ノイズや復帰要求でないシリアルデータによる誤復帰を防ぐことができる。
【００６９】
さらに、ＣＰＵの動作に関係なく、受信したデータを受信レジスタに転送、保存しているので、ＣＰＵのパフォーマンスに関係なく高速受信を行える。
【００７０】
なお、本実施の形態１において、受信割込み復帰制御回路１０６の内部状態をＣＰＵ１１６から読み出せるようにすれば、連続受信終了要求割込み信号１７１、連続受信回数一致割込み信号１７２は出力しなくてもよい。
【００７１】
また、ＣＰＵが復帰するタイミングを連続受信終了とする場合は、復帰要求割込み信号１６３を出力しなくてもよい。
【００７２】
また、受信レジスタを複数用意し、予め定めていた連続通信終了を意味するデータを保持するレジスタと、受信したデータと、比較する回路を追加することにより、連続した通信でもＣＰＵのパフォーマンスに関係なく高速受信することができ、さらに連続通信回数をカウントするカウンタと、予め定めていた連続通信回数を保持するレジスタと、連続通信回数のカウント値と予め定めていた連続通信回数とを比較する比較回路とを追加することにより、連続通信終了を意味する終了要求データがない固定長の連続通信においても、ＣＰＵのパフォーマンスに関係なく高速に受信することができる。
【００７３】
また、復帰要求設定レジスタ１０７は、１データ分に限るものではなく、送信されてくるフォーマットに従って、複数データ分用意してもよい。例えば、送信される連続データが、順に、先頭目印データ、宛先データ、データ１、データ２、最後尾目印データといったフォーマットであった場合は、復帰要求設定レジスタ１０７を２データ分用意し、予め先頭目印データと、宛先データを復帰要求設定レジスタ１０７に書きこみ、連続して比較一致動作を行えば、他の周辺機器への連続通信を受信して誤復帰を招くことを防ぐことができる。
【００７４】
さらに、復帰要求となるデータが連続データの先頭に送信されない場合でも、受信したデータを常に受信レジスタへ転送、保存し、受信回数を復帰要求となるデータが送信された回数と見なして復帰要求設定レジスタ１０７および受信シフトレジスタ１０２の比較一致処理を行えばよい。
【００７５】
さらに、シリアル割込み復帰回路１１５が持つ機能が、単発的な通信のみで通常動作状態に復帰する機能だけでよい場合は、受信レジスタ１１１，１１２，１１３、連続受信回数カウンタ１０３、連続受信回数設定レジスタ１０４、連続受信終了要求設定レジスタ１０８を削除してもよい。
【００７６】
また、周辺装置はＰＣまたはシリアル送信装置とシリアル接続されるものとしたが、復帰要求データが付いたシリアルデータを送信できるものであれば他の外部装置に接続されるものであってもよい。
【００７７】
また、マイクロコンピュータは周辺装置に内蔵されるものとしたが、ＰＣまたはシリアル送信装置とシリアル接続されるものであれば他の機器に組み込まれるものであってもよい。
【００７８】
また、シリアル割込み復帰回路はマイクロコンピュータ以外の情報処理装置に内蔵するようにしてもよい。
【００７９】
さらに、ＣＰＵをマイクロプロセッサとして、シリアル割込み復帰回路をマイクロプロセッサとは別のチップに内蔵するようにしてもよい。
【００８０】
また、ＣＰＵがスタンバイ状態の際にＣＰＵとは別の回路で実行する動作は、実施の形態１で述べた、受信データの待ち受けやデータの受信、受信データと予め定められた値のデータとの比較、以外の動作であってもよい。
【産業上の利用可能性】
【００８１】
以上のように、本発明にかかるシリアル割込み復帰回路は、無駄なＣＰＵ動作を削減し無駄な電力の消費を低減させること、およびＣＰＵのパフォーマンスに関係なく高速受信を安定して行うことが可能になるもので、外部からのシリアルデータにより周辺機器を停止状態から復帰させるシステム等に用いて有用である。
【図面の簡単な説明】
【００８２】
【図１（ａ）】本発明の実施の形態１におけるシリアル割込み復帰回路を搭載したマイクロコンピュータを有する周辺装置のブロック構成図
【図１（ｂ）】本発明の実施の形態１におけるシリアルデータのフォーマットを示す図
【図２（ａ）】本発明の実施の形態１におけるシリアル割込み復帰回路の状態遷移を示す状態遷移図
【図２（ｂ）】本発明の実施の形態１におけるシリアル割込み復帰回路の動作を示すフローチャート図
【図３（ａ）】本発明の実施の形態１におけるマイクロコンピュータの状態遷移を示す状態遷移図
【図３（ｂ）】本発明の実施の形態１におけるマイクロコンピュータの動作を示すフローチャート図
【図４】従来例１におけるシリアル受信割込み復帰システムの構成図
【図５】従来例２におけるシリアル受信割込み復帰システムの構成図
【符号の説明】
【００８３】
１０１  受信制御回路
１０２  受信シフトレジスタ
１０３  連続受信回数カウンタ
１０４  連続受信回数設定レジスタ
１０５  クロック制御回路
１０６  受信割込み復帰制御回路
１０７  復帰要求設定レジスタ
１０８  連続受信終了要求設定レジスタ
１０９  比較回路
１１０  インターフェース回路
１１１  受信レジスタ１
１１２  受信レジスタ２
１１３  受信レジスタｎ
１１４  割込み発生回路
１１５  シリアル割込み復帰回路
１１６  ＣＰＵ
１１７  マイクロコンピュータ
１１８  周辺ＬＳＩ
１１９  周辺装置
１２０  ＰＣまたはシリアル送信装置
１５０  シリアルデータ
１５１  受信シフトレジスタ制御信号
１５２  受信完了信号
１５３  連続受信回数カウンタ制御信号
１５４  受信シフトレジスタ出力信号
１５５  連続受信回数カウンタ出力信号
１５６  連続受信回数設定レジスタ出力信号
１５７  クロック
１５８  復帰要求一致信号
１５９  割り込み発生許可信号
１６０  連続受信データ保存制御信号
１６１  連続受信終了要求設定レジスタ信号
１６２  連続受信終了要求一致信号
１６３  復帰要求割込み信号
１６４  レジスタアクセスバス
１６５  ＣＰＵ内部バス
１６６  周辺ＬＳＩ制御信号
１６７  受信エラーフラグ信号
１６８  受信制御回路制御信号
１６９  復帰要求設定レジスタ出力信号
１７０  連続受信回数一致信号
１７１  連続受信終了要求割込み信号
１７２  連続受信回数一致割込み信号
【図１（ａ）】
2007102493.tif 000003
【図１（ｂ）】
2007102493.tif 000004
【図２（ａ）】
2007102493.tif 000005
【図２（ｂ）】
2007102493.tif 000006
【図３（ａ）】
2007102493.tif 000007
【図３（ｂ）】
2007102493.tif 000008
【図４】
2007102493.tif 000009
【図５】
2007102493.tif 000010