(57)【要約】【課題】第１の水平レジスタ転送パルスと第２の水平レジスタ転送パルスの位相関係のバラツキを抑制することができる水平レジスタ転送パルス生成回路を提供する。【解決手段】複数のＴＡＰ出力信号を生成するＤＬＬ回路３と、第１のＴＡＰ出力信号及び第２のＴＡＰ出力信号を選択して第１中間信号を生成すると共に、第３のＴＡＰ出力信号及び第４のＴＡＰ出力信号を選択して第２中間信号を生成する位相調整回路５と、第１中間信号の立ち上がりタイミングに対する、第１中間信号の立ち下がりタイミング、第２中間信号の立ち上がりタイミング及び第２中間信号の立ち下がりタイミングのＴＡＰ出力信号差が所望のＴＡＰ出力信号差となる様に制御するためのフィードバック信号を出力するフィードバック制御信号生成器２０を備える。【選択図】図１
2007266720.tif 000002
【特許請求の範囲】
【請求項１】
第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、
該ディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択手段と、
前記ディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択手段と、
前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成手段と、
前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成手段と、
前記第１のＴＡＰ出力信号選択手段により選択する前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号、並びに前記第２のＴＡＰ出力信号選択手段により選択する前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を制御し、前記第１の信号の立ち上がりタイミングに対する、前記第１の信号の立ち下がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする、若しくは、前記第１の信号の立ち下がりタイミングに対する、前記第１の信号の立ち上がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする信号制御手段とを備える
ことを特徴とする水平レジスタ転送パルス生成回路。
【請求項２】
第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路を有する撮像装置において、
前記水平レジスタ転送パルス生成回路は、
第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、
該ディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択手段と、
前記ディレイロックドループ手段で生成された複数の前記ＴＡＰ信号出力から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択手段と、
前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成手段と、
前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成手段と、
前記第１のＴＡＰ出力信号選択手段により選択する前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号、並びに前記第２のＴＡＰ出力信号選択手段により選択する前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を制御し、前記第１の信号の立ち上がりタイミングに対する、前記第１の信号の立ち下がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする、若しくは、前記第１の信号の立ち下がりタイミングに対する、前記第１の信号の立ち上がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする信号制御手段とを備える
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水平レジスタ転送パルス生成回路及び撮像装置に関する。詳しくは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型固体撮像素子の水平レジスタの駆動に用いる水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路及びこうした回路を有するＣＣＤ型固体撮像素子を具備した撮像装置に係るものである。
【背景技術】
【０００２】
従来、ＣＣＤ型固体撮像素子を具備した撮像装置では、ＣＣＤ型固体撮像素子の受光部に設けた各受光素子で蓄積した電荷をそれぞれ垂直レジスタに転送し、この垂直レジスタに転送した電荷を水平レジスタに転送し、この水平レジスタに転送した電荷を出力回路に転送して出力している。
【０００３】
ここで、水平レジスタで電荷を転送する場合には、垂直レジスタの動作を停止させた状態で水平レジスタを駆動させることにより、１水平ライン分の電荷情報の取り出しを行なっており、この１水平ライン分の電荷の転送後、水平レジスタの駆動を停止させて垂直レジスタを駆動させることにより、垂直レジスタから水平レジスタに次の１水平ライン分の電荷情報を転送している。
【０００４】
そして、垂直レジスタから水平レジスタへの１水平ライン分の電荷情報のライン転送と、水平レジスタでの１水平ライン分の電荷情報の転送とを１画像分繰り返すことにより、１画像分の電荷情報の取り出しを行なって、画像データを得るようにしている。
【０００５】
以下、水平レジスタ転送パルスを生成する従来の水平レジスタ転送パルス生成回路について説明する（例えば、特許文献１参照。）。
図４は従来の水平レジスタ転送パルス生成回路を説明するための模式的なブロック図であり、図４中符合Ａで示す水平レジスタ転送パルス生成回路は、ＣＣＤ型固体撮像素子を有する撮像装置に内蔵されたタイミングジェネレータ回路１０１内に設けてある。なお、図４中符合１０６ａ、１０６ｂ及び１０７はそれぞれ入力バッファであり、符合１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ、１０９ｅ及び１０９ｆはそれぞれ出力バッファである。
【０００６】
このタイミングジェネレータ回路では、図示しない他の回路との同期信号ｓ１１や、制御信号ｓ１２が、それぞれ入力バッファ１０６ａ、１０６ｂを介して入力される様に構成されており、入力された同期信号や制御信号はロジック回路から成る信号入出力制御部１０２で処理される様に構成されている。
【０００７】
信号入出力制御部では、入力された同期信号や制御信号及び後述する内部メインクロック信号に基づいて所定の処理を行い、垂直レジスタ転送パルスＶφやシャッタパルス等に用いる所定の信号を生成し、出力バッファを介して出力することができる様に構成されている。また、同期信号や制御信号及び内部メインクロック信号ＩＭＣＫに基づいて、後述する位相調整回路１０５に入力する位相調整制御信号ｓ４０を生成して出力している。
【０００８】
水平レジスタ転送パルス生成回路は、入力バッファ１０７を介して入力された基本クロック信号ＣＫを分周する分周器１１２と、この分周器で生成されたクロック信号に基づいて複数のＴＡＰ出力信号を生成するディレイロックドループ手段であるディレイロックドループ回路（以下「ＤＬＬ回路」と称する。）１０３と、このＤＬＬ回路で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択して、この２つのＴＡＰ出力信号から中間信号を生成する中間信号生成手段である位相調整回路１０５から構成されている。
【０００９】
ＤＬＬ回路では、内部メインクロック信号ＩＭＣＫからなる基準信号の入力に伴って、この基準信号に基づいてそれぞれ所定の位相だけ均等に遅延させた複数のＴＡＰ出力信号を生成して出力できる様に構成されている。
例えば、ＤＬＬ回路によって、基準信号に４８段階の均等な遅延処理を行なうことにより、それぞれ位相の異なる４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号であるＴＡＰ０〜ＴＡＰ４７を生成している。
【００１０】
ＤＬＬ回路で生成した第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号は位相調整回路に入力し、位相調整回路は、信号入出力制御部から入力された位相調整制御信号に基づいて、４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号の中から２つのＴＡＰ出力信号（立ち上がりのタイミングを指定するためのＴＡＰ出力信号及び立ち下がりのタイミングを指定するためのＴＡＰ出力信号）を選択するＴＡＰセレクタ回路と、このＴＡＰセレクタ回路で選択した２つのＴＡＰ出力信号に基づいて中間信号を生成するゲートセレクタ回路で構成されている。
例えば、通常のＣＣＤ型固体撮像素子では２相の水平レジスタ転送パルスが必要であるため、第１ＴＡＰセレクタ回路１１０ａ−１と第１ゲートセレクタ回路１１０ｂ−１とを第１中間信号生成手段として、第１ＴＡＰセレクタ回路と第１ゲートセレクタ回路とによって所定の位相状態及びデューティ比となった第１中間信号Ｘ１を生成し、第２ＴＡＰセレクタ回路１１０ａ−２と第２ゲートセレクタ回路１１０ｂ−２とを第２中間信号生成手段として、第２ＴＡＰセレクタ回路と第２ゲートセレクタ回路とによって所定の位相状態及びデューティ比となった第２中間信号Ｘ２を生成している。また、通常のＣＣＤ型固体撮像素子ではリセットゲートパルスも必要であるため、第３ＴＡＰセレクタ回路１１０ａ−３と第３ゲートセレクタ回路１１０ｂ−３とを第３中間信号生成手段として、第３ＴＡＰセレクタ回路と第３ゲートセレクタ回路とによって所定の位相状態及びデューティ比となった第３中間信号Ｘ３を生成している。
【００１１】
位相調整回路から出力された第１中間信号は出力バッファ１０９ｂを介して出力されて第１の水平レジスタ転送パルスＨφ１とされ、位相調整回路から出力された第２中間信号は出力バッファ１０９ｃを介して出力されて第２の水平レジスタ転送パルスＨφ２とされ、位相調整回路から出力された第３中間信号は出力バッファ１０９ｆを介して出力されてリセットゲートパルスφＲＧとされる。
【００１２】
さて、図５は基本クロック信号ＣＫ、第１中間信号Ｘ１、第２中間信号Ｘ２、第１の水平レジスタ転送パルスＨφ１及び第２の水平レジスタ転送パルスＨφ２のタイミングチャートの一例であるが、図５で示す様に、無負荷時のタイミングジェネレータ単体の状態で、即ち、ＣＣＤ型固体撮像素子を接続していない状態で、第１中間信号Ｘ１若しくは第２中間信号Ｘ２の一方が所定の電圧値以上（例えば、電圧振幅の９０％以上）であると共に、第１中間信号Ｘ１若しくは第２中間信号Ｘ２の他方が所定の電圧値以下（例えば、電圧振幅の１０％以下）となる図５中符合ｔｗｏで示すオーバーラップ期間が最大となる様に初期設定されていたとしたとしても、タイミングジェネレータにＣＣＤ型固体撮像素子を接続した場合には、第１の水平レジスタと第２の水平レジスタにかかる負荷容量が異なる（図５の場合には、第１の水平レジスタの負荷容量＜第２の水平レジスタの負荷容量）ために、第１の水平レジスタ転送パルスＨφ１と第２の水平レジスタ転送パルスＨφ２のオーバーラップ期間が減少することがある。
【００１３】
そこで、タイミングジェネレータにＣＣＤ型固体撮像素子を接続した場合において第１の水平レジスタ転送パルスＨφ１と第２の水平レジスタ転送パルスＨφ２のオーバーラップ期間が最大となるように、位相調整回路の制御を行う必要がある。具体的には、図６で示す様に、第１中間信号及び第２中間信号の位相を制御することによって、第１の水平レジスタ転送パルスＨφ１と第２の水平レジスタ転送パルスＨφ２のオーバーラップ期間が最大となるように調整を行なう必要がある。
【００１４】
【特許文献１】特開２００５−２７７８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、各種ＣＣＤ型固体撮像素子毎に水平レジスタの負荷容量が異なり、また同種のＣＣＤ型固体撮像素子であったとしても第１の水平レジスタと第２の水平レジスタの負荷容量が同一であるとは限らない。また、各社のセットごとに、タイミングジェネレータの第１の水平レジスタ転送パルスの出力端子からＣＣＤ型固体撮像素子の第１の水平レジスタ転送パルスの入力端子までの配線長とタイミングジェネレータの第２の水平レジスタ転送パルスの出力端子からＣＣＤ型固体撮像素子の第２の水平レジスタ転送パルスの入力端子までの配線長が同一であるとは限らない。
このため、無負荷時のタイミングジェネレータ単体の状態で第１の水平レジスタ転送パルスと第２の水平レジスタ転送パルスの位相関係が最適となるように合わせ込みを行ったとしても、ＣＣＤ型固体撮像素子を接続した場合に第１の水平レジスタ転送パルスと第２の水平レジスタ転送パルスの位相関係は各種ＣＣＤ型固体撮像素子ごと、各種セットごとにバラツキが生じてしまう。
【００１６】
特に、昨今のように高画素数化するとともに高速動作が要求される場合には、水平レジスタ転送パルスの位相ズレの影響が顕著になりやすく、場合によっては色反転や画素ズレ等の誤動作を生じることもある。
【００１７】
本発明は以上の点に鑑みて創案されたものであって、第１の水平レジスタ転送パルスと第２の水平レジスタ転送パルスの位相関係のバラツキを抑制することができる水平レジスタ転送パルス生成回路及びこうした回路を有する撮像装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１８】
上記の目的を達成するために、本発明に係る水平レジスタ転送パルス生成回路では、第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、該ディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択手段と、前記ディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択手段と、前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成手段と、前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成手段と、前記第１のＴＡＰ出力信号選択手段により選択する前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号、並びに前記第２のＴＡＰ出力信号選択手段により選択する前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を制御し、前記第１の信号の立ち上がりタイミングに対する、前記第１の信号の立ち下がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする、若しくは、前記第１の信号の立ち下がりタイミングに対する、前記第１の信号の立ち上がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする信号制御手段とを備える。
【００１９】
また、上記の目的を達成するために、本発明に係る撮像装置では、第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスを生成する水平レジスタ転送パルス生成回路を有する撮像装置において、前記水平レジスタ転送パルス生成回路は、第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスを生成するための基準となる基準信号から位相の異なる複数のＴＡＰ出力信号を生成するディレイロックドループ手段と、該ディレイロックドループ手段で生成された複数の前記ＴＡＰ出力信号から、第１の信号の立ち上がりタイミングを指定するための第１のＴＡＰ出力信号及び第１の信号の立ち下がりタイミングを指定するための第２のＴＡＰ出力信号を選択する第１のＴＡＰ出力信号選択手段と、前記ディレイロックドループ手段で生成された複数の前記ＴＡＰ信号出力から、第２の信号の立ち上がりタイミングを指定するための第３のＴＡＰ出力信号及び第２の信号の立ち下がりタイミングを指定するための第４のＴＡＰ出力信号を選択する第２のＴＡＰ出力信号選択手段と、前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号を用いて第１の信号を生成する第１の信号生成手段と、前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を用いて第２の信号を生成する第２の信号生成手段と、前記第１のＴＡＰ出力信号選択手段により選択する前記第１のＴＡＰ出力信号及び前記第２のＴＡＰ出力信号、並びに前記第２のＴＡＰ出力信号選択手段により選択する前記第３のＴＡＰ出力信号及び前記第４のＴＡＰ出力信号を制御し、前記第１の信号の立ち上がりタイミングに対する、前記第１の信号の立ち下がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする、若しくは、前記第１の信号の立ち下がりタイミングに対する、前記第１の信号の立ち上がりタイミング、前記第２の信号の立ち上がりタイミング及び前記第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差を所定のＴＡＰ出力信号差とする信号制御手段とを備える。
【００２０】
ここで、第１の信号の立ち上がりタイミングに対する、第１の信号の立ち下がりタイミング、第２の信号の立ち上がりタイミング及び第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差が所定のＴＡＰ出力信号差、即ち、第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスとの位相関係が最適となる様に予め定められた理想的なＴＡＰ出力信号差となる様に、若しくは、第１の信号の立ち下がりタイミングに対する、第１の信号の立ち上がりタイミング、第２の信号の立ち上がりタイミング及び第２の信号の立ち下がりタイミングの各ＴＡＰ出力信号差が所定のＴＡＰ出力信号差、即ち、第１の水平レジスタ転送パルス及び第２の水平レジスタ転送パルスとの位相関係が最適となる様に予め定められた理想的なＴＡＰ出力信号差となる様に、第１のＴＡＰ出力信号選択手段により選択する第１のＴＡＰ出力信号及び第２のＴＡＰ出力信号、並びに第２のＴＡＰ出力信号選択手段により選択する第３のＴＡＰ出力信号及び第４のＴＡＰ出力信号を制御する信号制御手段によって、ディレイロックドループ手段が生成するＴＡＰ出力信号の数に応じた精度で第１の水平レジスタ転送パルスと第２の水平レジスタ転送パルスとの位相関係を制御することが可能である。
【発明の効果】
【００２１】
上記した本発明の水平レジスタ転送パルス生成回路では、第１の水平レジスタ転送パルスと第２の水平レジスタ転送パルスの位相関係のバラツキを抑制することができ、しかも、精密な位相調整を行うことができるために高品質な水平レジスタ転送パルスを生成することが可能である。
【００２２】
また、上記した本発明の撮像装置では、高品質な水平レジスタ転送パルスを生成することができることに起因して色反転や画素ズレ等の誤動作を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した水平レジスタ転送パルス生成回路を説明するための模式的なブロック図であり、図１中符合ａで示す水平レジスタ転送パルス生成回路は、ＣＣＤ固体撮像素子を有する撮像装置内に内蔵されたタイミングジェネレータ回路１内に設けてある。なお、図１中符合６ａ、６ｂ及び７は入力バッファであり、符合８ａ、８ｂ、８ｃ、８ｄ、９ａ、９ｂ、９ｃ、９ｄ、９ｅ及び９ｆはそれぞれ出力バッファである。
【００２４】
このタイミングジェネレータ回路では、上記した従来のタイミングジェネレータと同様に、図示しない他の回路との同期信号ｓ１１や、制御信号ｓ１２が、それぞれ入力バッファ６ａ、６ｂを介して入力される様に構成されており、入力された同期信号や制御信号はロジック回路から成る信号入出力制御部２で処理される様に構成されている。
【００２５】
信号入出力制御部では、上記した従来のタイミングジェネレータと同様に、入力された同期信号や制御信号及び後述する内部メインクロック信号に基づいて所定の処理を行い、垂直レジスタ転送パルスＶφやシャッタパルス等を用いる所定の信号を生成し、出力バッファを介して出力ができる様に構成されている。また、同期信号や制御信号及び内部メインクロック信号ＩＭＣＫに基づいて、後述する位相調整回路５に入力する位相調整制御信号ｓ４０を生成して出力している。
【００２６】
水平レジスタ転送パルス生成回路では、上記した従来のタイミングジェネレータと同様に、入力バッファ７を介して入力された基本クロック信号ＣＫを分周する分周器１２と、この分周器で生成されたクロック信号に基づいて複数のＴＡＰ出力信号を生成するＤＬＬ回路３と、このＤＬＬ回路で生成された複数のＴＡＰ出力信号からいずれか２つのＴＡＰ出力信号を選択して、この２つのＴＡＰ出力信号から中間信号を生成する中間信号生成手段である位相調整回路５とを備える。
また、位相調整回路から出力バッファ９ｂを介して出力された信号が第１の水平レジスタ転送パルスＨφ１とされ、位相調整回路から出力バッファ９ｂを介して出力された信号が水平レジスタ転送パルスＨφ２とされ、位相調整回路から出力バッファ９ｆを介して出力された信号がリセットゲートパルスφＲＧとされるのであるが、これらの信号（Ｈφ１、Ｈφ２及びφＲＧ。以下、これらの信号を「出力信号」と称する。）の位相差を検出し、検出した位相差の情報を制御信号セレクタ２１にフィードバックするフィードバック制御信号生成器２０も設けられている。
【００２７】
図７はフィードバック制御信号生成器を説明するための模式図であり、ここで示すフィードバック制御信号生成器は出力信号の立ち上がりタイミングや出力信号の立ち下がりタイミングを検出するエッジ検出部２０１とエッジ検出部によって検出されたタイミングに基づいて演算処理を行なう演算器２０２とを備える。エッジ検出部は、ＴＡＰ間位相差検出器２０３、ゲート２０４及びカウンタ２０５を備えている。ＴＡＰ間位相差検出器は、ＤＬＬ回路が生成する各ＴＡＰ出力信号の位相差を検出して検出結果をカウンタに出力する様に構成され、ゲートは入力されるＨφ１、Ｈφ２及びφＲＧの各信号の位相差を検出して検出結果をカウンタに出力する様に構成され、カウンタはＨφ１、Ｈφ２及びφＲＧの各信号のＴＡＰ間位相差をカウントし、カウント結果を演算器に出力する様に構成されている。
【００２８】
なお、分周器に入力される基本クロック信号ＣＫは、適宜の発信器（図示せず）等を用いて生成された適宜のクロック信号であれば良い。
また、分周器では、入力された基本クロック信号ＣＫを分周して内部メインクロック信号ＩＭＣＫを生成しており、この内部メインクロック信号ＩＭＣＫを信号入出力制御部に入力してタイミングジェネレータ回路における処理の基準としている。なお、この内部メインクロック信号ＩＭＣＫは、出力バッファを介して出力することにより、タイミングジェネレータ回路が生成したメインクロックＭＣＫとしている。
【００２９】
ここで、本実施例では、分周器で生成した内部メインクロック信号ＩＭＣＫをＤＬＬ回路にも入力しており、この内部メインクロック信号ＩＭＣＫを、水平レジスタ転送パルスを生成するための基準となる基準信号としている。しかし、基準信号には必ずしも内部メインクロック信号ＩＭＣＫを用いる必要はなく、分周器で適宜分周されたクロック信号を用いてもよい。
【００３０】
ＤＬＬ回路では、内部メインクロック信号ＩＭＣＫからなる基準信号の入力に伴って、この基準信号に基づいてそれぞれ所定の位相だけ均等に遅延させた複数のＴＡＰ出力信号を生成して出力できる様に構成されている。
具体的には、本実施例では、ＤＬＬ回路によって基準信号に４８段階に均等な遅延処理を行なうことにより、それぞれ位相の異なる４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号であるＴＡＰ０〜ＴＡＰ４７を生成している。
【００３１】
ＤＬＬ回路で生成した第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号は位相調整回路及びフィードバック制御信号生成器に入力し、位相調整回路は、信号入出力制御部から入力された位相調整制御信号に基づいて、４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号の中から２つのＴＡＰ出力信号（立ち上がりのタイミングを指定するためのＴＡＰ出力信号及び立ち下がりのタイミングを指定するためのＴＡＰ出力信号）を選択するＴＡＰセレクタ回路と、このＴＡＰセレクタ回路で選択した２つのＴＡＰ出力信号に基づいて中間信号を生成するゲートセレクタ回路で構成されている。
ここで、通常のＣＣＤ型固体撮像素子では２相の水平レジスタ転送パルスが必要であるため、本実施例では、第１ＴＡＰセレクタ回路１０ａ−１と第１ゲートセレクタ回路１０ｂ−１とを第１中間信号生成手段として、第１ＴＡＰセレクタ回路と第１ゲートセレクタ回路とによって所定の位相状態及びデューティ比となった第１中間信号Ｘ１を生成し、第２ＴＡＰセレクタ回路１０ａ−２と第２ゲートセレクタ回路１０ｂ−２とを第２中間信号生成手段として、第２ＴＡＰセレクタ回路と第２ゲートセレクタ回路とによって所定の位相状態及びデューティ比となった第２中間信号Ｘ２を生成している。また、通常のＣＣＤ型固体撮像素子ではリセットゲートパルスも必要であるため、第３ＴＡＰセレクタ回路１０ａ−３と第３ゲートセレクタ回路１０ｂ−３とを第３中間信号生成手段として、第３ＴＡＰセレクタ回路と第３ゲートセレクタ回路とによって所定の位相状態及びデューティ比となった第３中間信号Ｘ３を生成している。
【００３２】
さて、４８種類の第１ＴＡＰ出力信号〜第４８ＴＡＰ出力信号の中から２つのＴＡＰ出力信号に基づいて中間信号を生成する具体例としては、例えば図２で示す様に、中間信号（図２中符号ＯＵＴＰＵＴで示す信号）の立ち上がりのタイミングを指定するためのＴＡＰ出力信号がＴＡＰ１５であり、中間信号の立ち下がりタイミングを指定するためのＴＡＰ出力信号がＴＡＰ１９であるとすると、中間信号はＴＡＰ１５の立ち上がりタイミングで立ち上がると共に、ＴＡＰ１９の立ち上がりタイミングで立ち下がるタイミングとなるのである。
【００３３】
なお、位相調整回路には、必要な数だけＴＡＰセレクタ回路１０ａ−１，・・・，１０ａ−ｎを設けると共に、ゲートセレクタ回路１０ｂ−１，・・・，１０ｂ−ｎを設けて所定の位相状態及びデューティ比となった信号を生成可能としており、出力バッファ９ｄ，９ｅ，９ｆを介して出力するようにしている。
【００３４】
フィードバック制御信号生成器は、Ｈφ１の立ち上がりタイミングを基準として、Ｈφ１の立ち下がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち上がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち下がりタイミングまでのＴＡＰ出力信号差、φＲＧの立ち上がりタイミングまでのＴＡＰ出力信号差、φＲＧの立ち下がりタイミングまでのＴＡＰ出力信号差を検出し、検出結果に基づいて、Ｈφ１の立ち上がりタイミングを基準としたＨφ１の立ち下がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち上がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち下がりタイミングまでのＴＡＰ出力信号差、φＲＧの立ち上がりタイミングまでのＴＡＰ出力信号差、φＲＧの立ち下がりタイミングまでのＴＡＰ出力信号差の各ＴＡＰ出力信号差が理想的なＴＡＰ出力信号差（Ｈφ１とＨφ２との位相関係が最適となるための理想的なＴＡＰ出力信号差、Ｈφ１及びＨφ２とφＲＧとの位相関係が最適となるための理想的なＴＡＰ出力信号差）となる様に、ＴＡＰ出力信号差の情報を制御信号セレクタにフィードバックする様に構成されている。
なお、フィードバック制御信号生成器からＴＡＰ出力信号差の情報がフィードバックされた制御信号セレクタは、フィードバックされた情報に基づいて、Ｈφ１の立ち上がりタイミングを基準としたＨφ１の立ち下がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち上がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち下がりタイミングまでのＴＡＰ出力信号差、φＲＧの立ち上がりタイミングまでのＴＡＰ出力信号差、φＲＧの立ち下りタイミングまでのＴＡＰ出力信号差の各ＴＡＰ出力信号差を理想的なＴＡＰ出力信号差に制御できる様に構成されている。
【００３５】
以下、各中間信号の制御方法について説明を行う。
即ち、理想状態において、Ｈφ１の立ち上がりタイミングを基準とすると、Ｈφ１の立ち下がりタイミングまでが２４ＴＡＰ出力信号差であり、Ｈφ２の立ち下がりタイミングとはＴＡＰ出力信号差は無く、Ｈφ２の立ち上がりタイミングまでが２４ＴＡＰ出力信号差であり、φＲＧの立ち上がりタイミングとはＴＡＰ出力信号差は無く、φＲＧの立ち下がりタイミングまでが１２ＴＡＰ出力信号差であるとした場合に、図３（ａ）で示す様に、Ｈφ１の立ち上がりタイミングを基準として、Ｈφ１の立ち下がりタイミングまでが２３ＴＡＰ出力信号差であり、Ｈφ２の立ち下がりタイミングまでが２ＴＡＰ出力信号差であり、Ｈφ２の立ち上がりタイミングまでが２６ＴＡＰ出力信号差であり、φＲＧの立ち上がりタイミングまでが１ＴＡＰ出力信号差であり、φＲＧの立ち下がりタイミングまでが１３ＴＡＰ出力信号差であるとすると、こうしたＴＡＰ出力信号差の情報が制御信号セレクタにフィードバックされ、制御信号セレクタは、Ｈφ１の立ち上がりタイミングを基準として、Ｈφ１の立ち下がりタイミングまでが１ＴＡＰ出力信号分だけ増加し、Ｈφ２の立ち下がりタイミングまでが２ＴＡＰ出力信号だけ減少し、Ｈφ２の立ち上がりタイミングまでが２ＴＡＰ出力信号だけ減少し、φＲＧの立ち上がりタイミングまでが１ＴＡＰ出力信号だけ減少すると共にφＲＧの立ち上がりタイミングまでが１ＴＡＰ出力信号だけ減少する様な位相調整制御信号を生成して出力することで、Ｈφ１の立ち下がりタイミング、Ｈφ２の立ち下がりタイミング、Ｈφ２の立ち上がりタイミング、φＲＧの立ち上がりタイミング及びφＲＧの立ち下がりタイミングが制御されて図３（ｂ）で示す様な信号を得ることができる。
【００３６】
［Ｈφ２の立ち下がりタイミングの制御］（図８参照）
具体的なＨφ２の立ち下がりタイミングの制御は、Ｈφ１とＨφ２の信号が共にハイレベル（Ｈレベル）となる期間をゲートで検出し、即ち、Ｈφ１の立ち上がりタイミングからＨφ２の立ち下がりタイミングまでの期間をゲートで検出し、Ｈφ１とＨφ２が共にＨレベルである期間でカウンタを動作させ、カウント結果を演算器に出力する。例えば、図８（ｂ）で示す例では、Ｈφ１とＨφ２が共にＨレベルとなる期間は図中符合Ｚで示す信号がＨレベルとなる期間であり、かかる期間のカウント数は３であるために、「カウント数：３」という情報を演算器に出力することとなる。演算器では、予め設定された状態（理想状態）となる様に、即ち、Ｈφ１の立ち上がりタイミングとＨφ２の立ち下がりタイミングとはＴＡＰ出力信号差が無い状態となる様に、フィードバック制御信号を出力する。
即ち、演算器ではフィードバック制御信号によって調整を行う前の位相調整回路からの信号とカウンタの出力値とを演算してフィードバック制御信号を出力するのである。
【００３７】
［Ｈφ１の立ち下がりタイミングの制御］（図９参照）
先ず、Ｈφ１及びＨφ１よりも１ＴＡＰ出力信号だけ遅延させた信号（図９（ｂ）中符合Ｈ１＿Ｄで示す信号）を生成し、カウンタでＨφ１信号若しくはＨ１＿Ｄ信号の一方のみがＨレベルとなるＴＡＰ出力信号位置である「カウント数：３」及び「カウント数：２９」を検出する。即ち、Ｈφ１の立ち上がりタイミングがカウント数３であり、Ｈφ１の立ち下がりタイミングがカウント数２９であることを検出する。
カウンタの検出結果に基づいて、演算器では基準となるＨφ１の立ち上がりタイミングに対するＨφ１の立ち下がりタイミングのＴＡＰ出力信号差である「カウント数：２６」を算出する。続いて、こうした算出結果と予定された状態（理想状態）との差分である「カウント数：２」を算出し、この差分が無い状態となる様に、フィードバック制御信号を出力する。
【００３８】
上記した本発明を適用した水平レジスタ転送パルス生成回路では、Ｈφ１の立ち上がりタイミングを基準として、Ｈφ１の立ち下がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち下がりタイミングまでのＴＡＰ出力信号差、Ｈφ２の立ち上がりタイミングまでのＴＡＰ出力信号差、φＲＧの立ち上がりタイミングまでのＴＡＰ出力信号差及びφＲＧの立ち下がりタイミングまでのＴＡＰ出力信号差を制御信号セレクタにフィードバックして、Ｈφ１、Ｈφ２及びφＲＧのタイミングを制御することにより、Ｈφ１及びＨφ２とが最適な位相関係となる様に制御することがでる。また、水平レジスタ転送パルス（Ｈφ１及びＨφ２）とφＲＧも最適な位相関係となる。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用した水平レジスタ転送パルス生成回路を説明するための模式的なブロック図である。
【図２】中間信号の生成方法を説明するための模式図である。
【図３】第１中間信号と第２中間信号の位相関係を説明するための模式図である。
【図４】従来の水平レジスタ転送パルス生成回路を説明するための模式的なブロック図である。
【図５】タイミングジェネレータにＣＣＤ型固体撮像素子を接続していない場合の各パルスのタイミングチャートの一例である。
【図６】タイミングジェネレータにＣＣＤ型固体撮像素子を接続した場合の各パルスのタイミングチャートの一例である。
【図７】フィードバック制御信号生成器を説明するための模式図である。
【図８】Ｈφ２の立ち下がりタイミングの制御を説明するための図である。
【図９】Ｈφ１の立ち下がりタイミングの制御を説明するための図である。
【符号の説明】
【００４０】
１    タイミングジェネレータ回路
２    信号入出力制御部
３    ＤＬＬ回路
５    位相調整回路
６ａ、６ｂ、７    入力バッファ
８ａ、８ｂ、８ｃ、８ｄ、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ  出力バッファ
１２    分周器
２０    フィードバック制御信号生成器
２１    制御信号セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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