(57)【要約】【課題】  ゲートドレイン電流の低減をはかり、ホットキャリア寿命の長い半導体装置を提供する。【解決手段】  ゲート電極の側壁に形成されるサイドウォールが、ゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含むようにし、サイドウォールの形成に際し、ゲート絶縁膜を除去することなく形成でき、ゲート絶縁膜へのプラズマダメージを防ぐ。【選択図】図１
2007005691.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面にＬＤＤ構造のＭＯＳデバイスを形成する半導体装置の製造方法であって、
半導体基板表面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の表面を酸化し、ポスト酸化膜を形成する工程と、
このゲート電極をマスクとして低濃度の不純物拡散を行い、低濃度拡散領域を形成する工程と、
前記ポスト酸化膜の上層にゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含むサイドウォールを形成する工程と、
前記ゲート電極及びサイドウォールをマスクとして不純物拡散を行い、前記低濃度拡散領域よりも高濃度のソース・ドレイン領域を形成する工程とを含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記サイドウォールを形成する工程は、窒化シリコン膜を形成する工程を含む半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記サイドウォールを形成する工程は、前記ゲート電極の周囲を覆うポスト酸化膜を介して導電性膜を形成する工程を含む半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記導電性膜は、シリコン系導電性膜である半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置であって、
前記導電性膜は、多結晶シリコン膜である半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置であって、
前記導電性膜は、アモルファスシリコン膜である半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置であって、
前記導電性膜は金属膜である半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置であって、
前記サイドウォールの形成工程は、前記ストッパ層を形成する工程と、前記ストッパ層の上層に酸化シリコン膜を形成する工程を含む半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置の製造方法であって、
前記ゲート電極は、ＭＯＳＦＥＴのゲート電極である半導体装置の製造方法。
【請求項１０】
半導体基板表面にＬＤＤ構造のＭＯＳデバイスを形成した半導体装置であって、
ゲート電極の側壁に形成されるサイドウォールが、ゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含む半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記サイドウォールは、窒化シリコン膜で構成される半導体装置。
【請求項１２】
請求項１０に記載の半導体装置であって、
前記サイドウォールは、ゲート電極の側壁に、前記ゲート電極表面を覆う絶縁膜を介して形成された導電性膜で構成される半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記導電性膜は、シリコン系導電性膜である半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記導電性膜は、多結晶シリコン膜である半導体装置。
【請求項１５】
請求項１３に記載の半導体装置であって、
前記導電性膜は、アモルファスシリコン膜である半導体装置。
【請求項１６】
請求項１２に記載の半導体装置であって、
前記導電性膜は金属膜である半導体装置。
【請求項１７】
請求項１０に記載の半導体装置であって、
前記サイドウォールは、前記ストッパ層と、前記ストッパ層の上層に形成された酸化シリコン膜を含む半導体装置。
【請求項１８】
請求項１０乃至１７のいずれかに記載の半導体装置であって、
前記ゲート電極は、ＭＯＳＦＥＴのゲート電極である半導体装置。
【請求項１９】
請求項１８に記載の半導体装置であって、
前記半導体基板表面に、光電変換部と電荷転送部とを備えた固体撮像素子が配列されており、
前記ＭＯＳＦＥＴはアンプ回路を構成するものである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法にかかり、特にそのホットキャリア寿命の改善に関する。
【背景技術】
【０００２】
ＭＯＳＬＳＩなどの半導体装置の高集積化に伴い、ＭＯＳＦＥＴなどの半導体デバイスの微細化は進む一方である。ＭＯＳＦＥＴにおいてもゲート絶縁膜の薄膜化が進んでおり、ゲート／ドレイン間での電界が大きくなり、トンネリングが生じやすいという問題がある。ＭＯＳＦＥＴの動作において、チャネルに沿ったドレインからソースへの電界は、均一ではなくドレイン端で最大となる。特に飽和領域動作の場合は、チャネルがドレイン拡散層まで到達しないため、ドレイン側に空乏化した領域すなわちピンチオフ領域が形成される。ソース／ドレイン間の電圧の大部分をこの狭い領域で支えることになるため、非常な高電界となる。電界が１０５Ｖ／ｃｍ以上になると衝撃電離現象が観察される。
【０００３】
チャネル領域に注入された電子は、チャネル電界及びドレイン近傍のピンチオフ領域の高電界で加速され、衝撃電離を起こすのに十分な運動エネルギーを得て電子・正孔対を生成する。生成された電子の大部分はドレインに吸収されドレイン電流となるが、一部の熱い電子（高エネルギーを持った電子：ホットエレクトロン）は、ゲート絶縁膜に突入してゲート電流（ＩＧ）として観測される。また生成された正孔のほとんどすべてはシリコン基板に吸収され、基板電流となる。
【０００４】
このように飽和領域で動作中のＭＯＳＦＥＴは、衝突電離現象によってホットキャリアが発生し、種々の信頼性上の問題を引き起す。例えば、ゲート絶縁膜に注入された電子の一部はゲート絶縁膜中のトラップに捕獲されるため、ＭＯＳＦＥＴの閾値電圧や相互コンダクタンスを変化させ、ＭＯＳＬＳＩにおいては種々の電気的特性を変化させることになる。ゲート電極が外部に接続されていない浮遊ゲート型ＭＯＳメモリなどにおいては、注入された電子がゲート電極に蓄積され、いわゆるソフトライト故障が引き起される。また、正孔のごく一部がゲート絶縁膜中に注入されることによって種々の劣化の要因となることも報告されている。
【０００５】
このようにＭＯＳデバイスの微細化に伴い、ホットキャリア寿命が深刻な問題となっている。そこで、ゲートドレイン間の電界を緩和し、ゲートからドレインへのリーク電流を抑制すべく、ソース／ドレイン領域に低濃度の不純物拡散領域を形成したＬＤＤ構造が提案されている（特許文献１）
【０００６】
この方法は、例えば図６（ａ）乃至（ｄ）にその製造工程図を示すようにゲート電極形成後、このゲート電極をマスクとして低濃度のイオン注入を行い低濃度拡散領域を形成した後、ゲート電極の側壁にサイドウォールを形成しこのサイドウォールの形成されたゲート電極をマスクとしてソース・ドレイン領域形成のためのイオン注入を行うという方法がとられる。
この方法では、シリコン基板１表面に、熱酸化法により酸化シリコン膜からなるゲート絶縁膜２を形成するとともに、この上層に多結晶シリコン膜からなるゲート電極３を形成する（図６（ａ））。
そして、表面酸化を行いゲート電極３を含む表面全体に酸化シリコン膜４を形成する。
この後、このゲート電極３をマスクとして低濃度のイオン注入を行い低濃度拡散領域５Ｌ、６Ｌを形成する（図６（ｂ））。
そして、ＣＶＤ法により酸化シリコン膜７を形成し（図６（ｃ））、異方性エッチングにより側壁残しを行い、酸化シリコン膜からなるサイドウォールを形成し、このサイドウォールをマスクとしてイオン注入し、アニールすることによりソースおよびドレイン領域５，６を形成し図１に示したＭＯＳＦＥＴが得られる（図６（ｄ））。
【０００７】
【特許文献１】特開平１１−１６３３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、従来のＭＯＳＦＥＴでは、ＬＤＤ構造を形成するに際し、ゲート電極形成後ポスト酸化を行い、ゲート電極をマスクとしてイオン注入を行い、低濃度不純物領域を形成した後、酸化シリコン膜を形成し、異方性エッチングによりゲート電極の側壁に残留させ、サイドウォール状をなすようにし、これをマスクとしてソース・ドレイン領域形成のためのイオン注入を行うという方法がとられている。
【０００９】
しかしながら、このサイドウォールを形成するためのエッチング工程で、ゲート絶縁膜までエッチングされることになる。このため、シリコン基板表面が露呈し、荒れが生じる原因となることがあった。
【００１０】
また、ゲート絶縁膜までエッチングされるため、異方性エッチングとして通常用いられるプラズマエッチングにおいて、端部つまりゲート電極の端縁下に露呈するゲート絶縁膜の端面から、プラズマによるチャージングダメージが生じ、ホットキャリア耐性が劣化するという問題があった。
【００１１】
本発明は前記実情に鑑みてなされたもので、ゲートドレイン電流の低減をはかり、ホットキャリア寿命の長い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
そこで本発明の方法は、半導体基板表面にＬＤＤ構造のＭＯＳデバイスを形成する半導体装置の製造方法であって、半導体基板表面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の表面を酸化し、ポスト酸化膜を形成する工程と、このゲート電極をマスクとして低濃度の不純物拡散を行い、低濃度拡散領域を形成する工程と、前記ポスト酸化膜の上層にゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含むサイドウォールを形成する工程と、前記ゲート電極及びサイドウォールをマスクとして不純物拡散を行い、前記低濃度拡散領域よりも高濃度のソース・ドレイン領域を形成する工程とを含む。
【００１３】
この構成により、ゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含むサイドウォールを形成するようにしているため、ゲート絶縁膜がゲート電極周辺でも残留しており、前記ゲート電極の端縁で、ゲート絶縁膜を、エッチングすることなく形成できるため、基板へのダメージだけでなく、ゲート絶縁膜への基板にダメージが入りトランジスタのリーク電流が増えるなどの特性劣化を生じることなく、形成することができ、ホットキャリア耐性の高い半導体装置を提供することが可能となる。
【００１４】
また、本発明の方法は、上記方法において、前記サイドウォールを形成する工程が、窒化シリコン膜を形成する工程を含むものを含む。
【００１５】
この構成により、ゲート絶縁膜の酸化シリコンに対しエッチング選択性のある条件でパターニングすることができ、信頼性の向上を図ることができる。
【００１６】
また、本発明の方法は、上記方法において、前記サイドウォールを形成する工程が、前記ゲート電極の周囲を覆うポスト酸化膜を介して導電性膜を形成する工程を含むものを含む。
【００１７】
この構成により、ゲート絶縁膜の酸化シリコンに対しエッチング選択性のある条件でパターニングすることができ、信頼性の向上を図ることができる。
【００１８】
また、本発明の方法は、上記方法において、前記導電性膜が、シリコン系導電性膜であるものを含む。
【００１９】
また、本発明の方法は、上記方法において、前記導電性膜は、多結晶シリコン膜であるものを含む。
【００２０】
また、本発明の方法は、上記方法において、前記導電性膜は、アモルファスシリコン膜であるものを含む。
【００２１】
この構成により、集積回路の他の領域の配線の形成工程などと同時に形成することができ、工数の増大を抑制しつつ所望のＬＤＤ構造を形成することができる。
【００２２】
また、本発明の方法は、上記方法において、前記導電性膜は金属膜であるものを含む。
【００２３】
この構成により、多結晶シリコン膜などのシリコン系導電性膜の場合と同様、集積回路の他の領域の配線の形成工程などと同時に形成することができ、工数の増大を抑制しつつ所望のＬＤＤ構造を形成することができる。
【００２４】
また、本発明の方法は、上記方法において、前記サイドウォールの形成工程は、前記ストッパ層を形成する工程と、前記ストッパ層の上層に酸化シリコン膜を形成する工程を含むものを含む。
【００２５】
この構成により、窒化シリコン膜や多結晶シリコン膜などのストッパ層を用いることにより、通常用いられる酸化シリコン膜をサイドウォールに用いることができ、工程を大きく変更することなく信頼性の高い半導体装置を形成することが可能となる。
【００２６】
また、本発明の方法は、上記方法において、前記ゲート電極は、ＭＯＳＦＥＴのゲート電極であるものを含む。
【００２７】
この構成により、微細化に際してもホットキャリア耐性寿命が長く信頼性の高いＭＯＳＦＥＴを形成することが可能となる。
【００２８】
また、本発明は、ゲート電極の側壁に形成されるサイドウォールが、ゲート絶縁膜に対してエッチング選択性をもつ材料で構成されたストッパ層を含む。
【００２９】
この構成により、サイドウォールの形成に際し、ゲート絶縁膜を除去することなく形成でき、ゲート絶縁膜へのプラズマダメージを防ぐことができる。
【００３０】
また、本発明は、上記装置において、前記サイドウォールは、窒化シリコン膜で構成されるものを含む。
【００３１】
この構成により、サイドウォールの形成に際し、ゲート絶縁膜を残すことができるため、ゲート絶縁膜へのプラズマダメージを防ぐことができる。
【００３２】
また、本発明は、上記装置において、前記サイドウォールは、ゲート電極の側壁に、前記ゲート電極表面を覆う絶縁膜を介して形成された導電性膜で構成されるものを含む。
【００３３】
また、本発明は、上記装置において、前記導電性膜は、シリコン系導電性膜であるものを含む。
【００３４】
また、本発明は、上記装置において、前記導電性膜は、多結晶シリコン膜であるものを含む。
【００３５】
また、本発明は、上記装置において、前記導電性膜は、アモルファスシリコン膜であるものを含む。
【００３６】
また、本発明は、上記装置において、前記導電性膜は金属膜であるものを含む。
【００３７】
また、本発明は、上記装置において、前記サイドウォールは、前記ストッパ層と、前記ストッパ層の上層に形成された酸化シリコン膜を含むものを含む。
【００３８】
また、本発明は、上記装置において、前記ゲート電極は、ＭＯＳＦＥＴのゲート電極であるものを含む。
【００３９】
また、本発明は、上記装置において、前記半導体基板表面に、光電変換部と電荷転送部とを備えた固体撮像素子が配列されており、前記ＭＯＳＦＥＴはアンプ回路を構成するものであるものを含む。
【発明の効果】
【００４０】
上記構成によれば、ホットキャリアに対する寿命を増大し、リーク電流の抑制された信頼性の高い半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００４１】
以下本発明の実施の形態について図面を参照しつ説明する。
（実施の形態１）
【００４２】
本実施の形態の半導体装置としてＭＯＳＦＥＴについて説明する。このＭＯＳＦＥＴは、図１に拡大図を示すように、シリコン基板１表面に、酸化シリコン膜で構成されたゲート絶縁膜２を介してドープト多結晶シリコン膜で構成されたゲート電極３と、ゲート電極下に形成されるチャネルを介してソース拡散層５及びドレイン拡散層６が形成されてなるＬＤＤ構造のＭＯＳＦＥＴであり、ゲート電極３の側壁に形成されるサイドウォール７が窒化シリコン膜で形成されたことを特徴とする。５Ｌ，６Ｌはそれぞれソース及びドレインに形成される低濃度不純物拡散領域である。本実施の形態では、サイドウォールの形成のための異方性エッチングに際し、ゲート絶縁膜２が、エッチングストッパとなり、基板表面に残留するため、基板表面及びゲート絶縁膜側面がゲート電極下でプラズマダメージを受けることなく良好に維持され、ホットキャリアに対する寿命のＭＯＳＦＥＴを提供することが可能となる。
【００４３】
次にこのＭＯＳＦＥＴの製造方法について説明する。
まず、例えば不純物濃度１．０×１０１６ｃｍ−３程度のｎ型のシリコン基板１表面に、熱酸化法により膜厚２００ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜２を形成するとともに、この上層に減圧ＣＶＤ法により多結晶シリコン膜３を形成する。成膜に際しては、減圧ＣＶＤ法により、多結晶シリコン膜３を形成した後ドーピングを行う。このときの基板温度は８００〜９５０℃とする。そしてフォトリソグラフィによりゲート電極のパターニングのためのレジストパターンを形成する。そして、このレジストパターンをマスクとして異方性エッチング（ＲＩＥ）を行い、ゲート電極３のパターンを形成する（図２（ａ））。
【００４４】
この後、９５０℃３０分程度の熱酸化を行い、ゲート電極の周りおよびシリコン基板１表面に膜厚１０ｎｍ程度の酸化シリコン４を形成する（ポスト酸化）。この後、ゲート電極３をマスクとして低濃度で浅いイオン注入を行い低濃度不純物拡散領域５Ｌ、６Ｌを形成する（図２（ｂ））。
【００４５】
そして、ＣＶＤ法により、窒化シリコン膜７を形成する。（図２（ｃ））。
この後、異方性エッチングによりゲート電極３の側壁の窒化シリコン膜を残して平坦部の窒化シリコン膜をエッチング除去する。このときポスト酸化膜４およびゲート絶縁膜の酸化シリコンがエッチングストッパとして作用し、シリコン基板１表面が露呈するのを防止することができる。
【００４６】
こののち、ゲート電極３およびサイドウォールの窒化シリコン膜７をマスクとしてｐ型不純物をイオン注入し、アニールすることによりソースおよびドレイン領域５，６を形成する（図２（ｄ））。このようにして図１に示したＭＯＳＦＥＴが得られる。
【００４７】
このようにして、サイドウォールの材料を酸化シリコン膜から窒化シリコン膜に代えるのみで、極めて容易に、半導体基板１表面を、エッチングすることなくゲート絶縁膜２で覆った状態を維持することができ、ゲート絶縁膜の端縁部にダメージが入りトランジスタのリーク電流が増えるなどの特性劣化を生じることなく、ホットキャリア耐性の高い半導体装置を提供することが可能となる。
【００４８】
なお、前記実施の形態では電極として、多結晶シリコン膜を用いたが、これに代えてアモルファスシリコン膜を用いるようにしてもよい。
【００４９】
（実施の形態２）
次に本発明の実施の形態２について説明する。
前記実施の形態では、サイドウォールとして窒化シリコン膜を用いたが、窒化シリコン膜に代えて、図３に示すように、多結晶シリコン膜などの導電性膜７Ｍを用いてもよい。他は前記実施の形態１と同様に形成される。
この場合、半導体集積回路を構成する場合には他の配線層と同一工程で形成すればよく、工数を増大することなく形成可能である。アモルファスシリコン膜などのシリコン系導電性膜のほか、タングステン、チタン、アルミニウムなど他の金属膜を用いてもよい。
【００５０】
（実施の形態３）
次に本発明の実施の形態３について説明する。
本実施の形態では、図４に示すように、サイドウォール自体は酸化シリコン膜１０で形成するが、ストッパ膜８として窒化シリコン膜を介在させたことを特徴とするものである。他は、前記実施の形態１及び２と同様である。
【００５１】
製造に際しても、図５（ａ）乃至（ｅ）に示すように、従来例で示した図６（ａ）乃至（ｄ）に示した工程にストッパ膜８として窒化シリコン膜を形成する工程を付加するのみでよい。
【００５２】
すなわち、図６（ａ）および（ｂ）に示したように、ポスト酸化を行いゲート電極の回りに酸化シリコン膜４を形成した後、プラズマＣＶＤ法により膜厚１５ｎｍ程度の窒化シリコン膜８を形成する（図５（ｃ））。
【００５３】
そして、ＣＶＤ法により、酸化シリコン膜９を形成する。（図５（ｄ））。
この後、異方性エッチングによりゲート電極３の側壁の酸化シリコン膜を残して平坦部の酸化シリコン膜をエッチング除去する。このときストッパ膜である窒化シリコン膜８がストッパとして作用し、シリコン基板１表面が露呈するのを防止することができる。
【００５４】
こののち、このようにして形成されたサイドウォールとしての酸化シリコン膜９をマスクとしてシリコン基板表面の窒化シリコン膜８をエッチング除去する。そして、ゲート電極３およびサイドウォールの酸化シリコン膜９をマスクとしてｐ型不純物をイオン注入し、アニールすることによりソースおよびドレイン領域５，６を形成する（図５（ｅ））このようにして図４に示したＭＯＳＦＥＴが得られる。
【００５５】
このようにして、サイドウォールの形成に先立ち、ストッパとなる下地膜（ストッパ膜）を形成しておくことにより、半導体基板１表面を、エッチングすることなくゲート絶縁膜２で覆った状態を維持することができ、ゲート絶縁膜の端縁部にダメージが入りトランジスタのリーク電流が増えるなどの特性劣化を生じることなく、ホットキャリア耐性の高い半導体装置を提供することが可能となる。
【００５６】
この構造は特に半導体集積回路例えば、固体撮像素子のアンプ回路に形成するＭＯＳＦＥＴのように、他の素子領域に対して熱工程を低減する必要があるときにも極めて有効であり、他の素子の配線層などの形成と同一工程で形成すればよいため、工数を増大することなく形成可能である。
【００５７】
なお前記実施の形態では、ＭＯＳＦＥＴについて説明したが、ＭＯＳＦＥＴをスイッチングトランジスタとして用いたＤＲＡＭなどのメモリのほか、浮遊ゲート型ＭＯＳメモリなどのメモリデバイスなど種々の半導体装置に対して適用可能である。
【産業上の利用可能性】
【００５８】
この構成によれば、ホットキャリア寿命の長いＭＯＳデバイスを形成することができることから、固体撮像素子のアンプ回路をはじめ種々のＭＯＳＬＳＩに適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１のＭＯＳＦＥＴを示す図
【図２】本発明の実施の形態１のＭＯＳＦＥＴの製造工程を示す図
【図３】本発明の実施の形態２のＭＯＳＦＥＴを示す図
【図４】本発明の実施の形態３のＭＯＳＦＥＴを示す図
【図５】本発明の実施の形態３のＭＯＳＦＥＴの製造工程を示す図
【図６】従来例のＭＯＳＦＥＴの製造工程を示す図
【符号の説明】
【００６０】
１  シリコン基板
２  ゲート絶縁膜
３  ゲート電極
４  酸化シリコン膜
５  ソース領域
６  ドレイン領域
５Ｌ  低濃度不純物拡散領域
６Ｌ  低濃度不純物拡散領域
７  窒化シリコン膜
８  窒化シリコン膜（ストッパ）
９  酸化シリコン膜
【図１】
2007005691.tif 000003
【図２】
2007005691.tif 000004
【図３】
2007005691.tif 000005
【図４】
2007005691.tif 000006
【図５】
2007005691.tif 000007
【図６】
2007005691.tif 000008