(57)【要約】【課題】埋め込み絶縁膜の形成によって応力が発生した場合であっても、この応力に起因した欠陥の発生を防止することが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１上に無機マスク３ａからなるマスクパターンを形成し、無機マスク３ａ上からのエッチングにより半導体基板１の表面側を複数の活性化領域１ａに分離する状態で溝パターン４を形成する。等方性エッチングにより無機マスク３ａを後退させ、溝パターン４ａの外周となる上方肩部を露出させる。無機マスク３ａパターン上からのイオン注入により、溝パターン４の上方肩部Ａから内壁に掛けての半導体基板１の露出表面層に非晶質層５を連続的に形成する。酸化処理を行うことにより非晶質層５をその表面側から酸化させて内壁酸化膜６を形成する。内壁酸化膜６を介して溝パターン４内を埋め込み絶縁膜７で埋め込に、ＣＭＰを行うことにより溝パターン４内のみに埋め込み絶縁膜７を残した溝型素子分離８を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上にマスクパターンを形成し、当該マスクパターン上からのエッチングにより当該半導体基板の表面側を複数の活性化領域に分離する状態で溝パターンを形成する工程と、
等方性エッチングにより前記マスクパターンを後退させ、前記溝パターンの外周となる上方肩部を露出させる工程と、
前記マスクパターン上からのイオン注入により、前記溝パターンの上方肩部から内壁に掛けての前記半導体基板の露出表面層に非晶質層を連続的に形成する工程と、
酸化処理を行うことにより前記非晶質層をその表面側から酸化させて内壁酸化膜を形成する工程と、
前記内壁酸化膜を介して前記溝パターン内を埋め込み絶縁膜で埋め込む工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記溝パターン内を埋め込み絶縁膜で埋め込んだ後、平坦化処理により前記マスクパターン上における当該埋め込み絶縁膜部分を除去すると共に前記溝パターン内に当該埋め込み絶縁膜を残してなる溝型素子分離を形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記溝型素子分離を形成した後、当該溝型素子分離間に残されたマスクパターンを除去した前記活性化領域にＭＯＳトランジスタを形成する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記ＭＯＳトランジスタを形成する際には、前記当該ＭＯＳトランジスタのソース／ドレイン拡散を、前記溝パターンの上方肩部に形成された前記非晶質層よりも深く形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記ＭＯＳトランジスタをＤＲＡＭのセルトランジスタとして形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
溝パターンの内部を埋め込み絶縁膜で埋め込んでなる溝型素子分離によって、半導体基板の表面側が複数の活性化領域に分離された半導体装置において、
前記溝パターンの内壁から上方肩部に掛けて、前記半導体基板を非晶質化させた非晶質層の酸化処理によって形成された略均等な膜厚の内壁酸化膜によって連続的に覆われている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特には溝型素子分離を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
素子構造の微細化が進んだ半導体装置においては、活性領域の分離に溝型素子分離（shallow trench isolation：ＳＴＩ）が用いられている。
【０００３】
溝型素子分離の形成は、次のようにして行われている。先ず、図５（１）に示すように、半導体基板１０１上に薄い酸化膜１０２を介して窒化シリコン膜１０３を成膜した後、この窒化シリコン膜１０３をパターニングして無機マスク１０３ａを形成する。次いで、この無機マスク１０３ａ上からの酸化膜１０２および半導体基板１０１のエッチングにより、半導体基板１０１に溝パターン１０４を形成する。その後、図５（２）に示すように、酸化処理を行うことにより溝パターン１０４の露出壁部に内壁酸化膜１０５を成長させる。その後、図５（３）に示すように、少なくとも溝パターン１０４内を埋め込む状態でＨＤＰ−ＣＶＤ法によって酸化シリコンからなる埋め込み絶縁膜１０６を成膜し、次いで溝パターン１０４の外側の埋め込み絶縁膜１０６部分をＣＭＰのような平坦化法によって除去する。これにより、溝パターン１０４内のみを埋め込み絶縁膜１０６で埋め込んでなる溝型素子分離１０７を形成する。
【０００４】
このような溝型素子分離１０７の形成においては、無機マスクの下地にポリシリコン膜を設け、酸化処理を行う前にポリシリコン膜を後退させることにより、次の酸化処理工程において、溝パターン１０４の上方肩部をラウンドさせ、この分部のストレスを除去する方法が提案されている（下記特許文献１参照）。
【０００５】
【特許文献１】特開２００１−１８９３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、素子構造の微細化が進むにしたがい、熱プロセスの低温化も必須アイテムになってきている。このため製造工程中に誘発された結晶欠陥が半導体基板中にそのまま残存し易く、この結晶欠陥がデバイス特性に悪影響を及ぼし易くなってきている。
【０００７】
例えば、上述したような埋め込み酸化膜の形成によって圧縮応力を発生させた場合、この圧縮応力が後の酸化工程において欠陥を誘発する要因になり、誘発された欠陥がそのまま活性化領域に残されることになる。
【０００８】
特に、図５（２）を用いて説明した溝パターンの内壁酸化プロセスにおいてドライ酸化を行った場合には、半導体基板１０１の面方位沿って酸化が進む。このため、半導体基板１０１に形成した溝パターン１０４の上方肩部Ａにおいて、内壁酸化膜１０５が形成されない部分が発生し、この部分がラウンド形状とはなり難い。このため、この上方肩部Ａは、次の埋め込み酸化膜１０６の成膜によるストレス（圧縮応力）による欠陥が発生し易い構造となる。
【０００９】
そしてこのような欠陥が半導体基板中に残存することにより、この活性化領域に形成される素子における接合リークの増大が懸念される。さらに混載ＤＲＡＭを考慮すると、ＤＲＡＭ部のメモリセルトランジスタにおけるソース／ドレイン付近にこの欠陥が分布してしまうと、ＧＩＤＬ（Gate-Induced-Drain-Leakage）や、ジャンクションリークが発生してしまい、ＤＲＡＭ＿Ｐａｕｓｅ特性に悪影響を及ぼす。
【００１０】
そこで本発明は、埋め込み絶縁膜の形成によって半導体基板に応力が加えられた場合であっても、この応力に起因した欠陥の発生を防止することができ、これにより半導体基板に良好な特性の素子を設けることが可能な半導体装置の製造方法を提供すること、さらにはこのような製造方法によって得られる特性の良好な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
このような目的を達成するための本発明の半導体装置の製造方法は、次の手順を行うことを特徴としている。先ず、半導体基板上にマスクパターンを形成し、当該マスクパターン上からのエッチングにより当該半導体基板の表面側を複数の活性化領域に分離する状態で溝パターンを形成する。次に、等方性エッチングによりマスクパターンを後退させ、溝パターンの外周となる上方肩部を露出させる。その後、マスクパターン上からのイオン注入により、溝パターンの上方肩部から内壁に掛けての半導体基板の露出表面層に非晶質層を連続的に形成する。次に、酸化処理を行うことにより非晶質層をその表面側から酸化させて内壁酸化膜を形成する。次いで、内壁酸化膜を介して溝パターン内を埋め込み絶縁膜で埋め込む。
【００１２】
このような半導体装置の製造方法では、半導体基板の露出表面に形成した非晶質層を表面側から酸化させて内壁酸化膜を形成している。このため、この内壁酸化膜は、非晶質層の膜厚の範囲内において、半導体基板の結晶方位に影響を受けず、非晶質層の露出表面から全方向にほぼ均等な速度で酸化成長した膜となる。ここで非晶質層は、イオン注入によって形成された層であり、溝パターンの上方肩部から内壁に掛けての半導体基板の露出表面層に連続的に形成されている。このため、この非晶質層の露出表面側からの酸化成長によって形成された内壁酸化膜は、溝パターンの外周である上方肩部から内壁に掛けてほぼ均等な膜厚で形成された膜となる。
【００１３】
したがって、溝パターン内に内壁酸化膜を介して埋め込まれた埋め込み絶縁膜から半導体基板に対して応力が加わった場合であっても、内壁酸化膜が局部的に薄いことによる応力の集中が防止され、このような応力の集中による欠陥の発生が抑えられる。
【００１４】
そして、平坦化処理により溝パターン内に埋め込み絶縁膜を残して溝型素子分離を形成した場合、この溝型素子分離によって分離された半導体基板の活性化領域において欠陥が誘発されることが防止される。
【００１５】
また本発明はこのような製造方法によって得られる半導体装置でもある。この半導体装置は、溝パターンの内部を埋め込み絶縁膜で埋め込んでなる溝型素子分離によって、半導体基板の表面側が複数の活性化領域に分離された半導体装置において、溝パターンの内壁から上方肩部に掛けて、半導体基板を非晶質化させた非晶質層の酸化処理によって形成された略均等な膜厚の内壁酸化膜によって連続的に覆われていることを特徴としている。
【発明の効果】
【００１６】
以上説明した本発明によれば、上述したように埋め込み絶縁膜の形成によって半導体基板に応力えられた場合であっても、この応力に起因した欠陥の発生を防止することができるため、埋め込み絶縁膜が埋め込まれた溝パターンで分離された半導体基板部分に、良好な特性の素子を設けることが可能である。したがって、このようにして得られた半導体装置における装置特性の向上を図ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚ここでは、本発明をＤＲＡＭの製造方法に本発明を適用した実施の形態を説明する。
【００１８】
先ず、図１（１）に示すように、単結晶シリコンからなる半導体基板１上に、２ｎｍ程度の熱酸化膜２を形成し、この上部に半導体基板１の酸化防止機能を備えた窒化シリコン膜３を堆積成膜する。そして、窒化シリコン膜３上に、リソグラフィー法によってここでの図示を省略したレジストパターンを形成する。その後、このレジストパターンをマスクにして窒化シリコン膜３をエッチングすることにより、窒化シリコンからなる無機マスク３ａをパターン形成する。
【００１９】
次に、窒化シリコンからなる無機マスク３ａをマスクパターンとし、この上方から熱酸化膜２および半導体基板１をエッチングする。これにより、半導体基板１の表面側を複数の活性化領域１ａに分割する状態で、溝パターン４を形成する。
【００２０】
次いで、図１（２）に示すように、熱リン酸液を用いたウェットエッチングによって、窒化シリコンからなる無機マスク３ａを等方的にエッチングして後退させる。これにより、溝パターン４の外周における半導体基板１の上方肩部Ａを、無機マスク３ａから露出させる。ただし、この状態では、無機マスク３ａから露出させた半導体基板１の上面部分は、極薄膜化した熱酸化膜２で覆われている。また無機マスク３ａを後退させる幅、すなわち無機マスク３ａから露出させる半導体基板１の上面部分の幅ｗは、以降の工程で形成される内壁酸化膜の形成幅よりも充分に広ければ良く、また溝パターン４内の埋め込みが容易になるように、開口幅が広げられる程度で良い。
【００２１】
次に、図１（３）に示すように、後退させた無機マスク３ａ上からノンキャリアドーパントをイオン注入によって導入することにより、半導体基板１の露出表面を非晶質化させた非晶質層５を形成する。例えば、ノンキャリアドーパントとしてシリコン（Ｓｉ）を用いる場合には、１０15個／ｃｍ2以上のドーズ量で半導体基板１に対してイオン注入を行うこととする。
【００２２】
またこのイオン注入は、非晶質層５は、溝パターン４の内壁から溝パターン４の外周における半導体基板１の上方肩部を連続的に覆う状態で非晶質層５が形成されるように行われることとする。またこれによって形成される非晶質層５は、溝パターン４の底面および半導体基板１の上面部分の膜厚ｄと比較して、溝パターン４の側壁の膜厚が薄く形成される。このような非晶質層５は、溝パターン４の側壁部分の膜厚が、次の工程でこの非晶質膜５を酸化させて形成する内壁酸化膜の必要膜厚と同程度となるように形成されることとする。尚、非晶質層５の膜厚は、イオン注入における加速電圧（注入エネルギー）の調整によって制御される。
【００２３】
以上の後、図２（４）に示すように、ＲＴＯ（Rapid Thermal Oxidation）等の酸化処理を行うことによって、非晶質層５を露出表面側から酸化させて内壁酸化膜６を形成する。この酸化処理においては、内壁酸化膜６が必要膜厚となるまで行って良いが、非晶質層５の範囲内で酸化を止めることが好ましく、さらには非晶質層５の大部分を酸化させることが好ましい。
【００２４】
次に、図２（５）に示すように、無機マスク３ａの開口内を含む溝パターン４内を充分に埋め込む状態で、埋め込み絶縁膜７を堆積成膜する。ここでは、ＨＤＰ−ＣＶＤ法などの成膜法により、膜密度の高い酸化シリコン膜などを埋め込み絶縁膜７として成膜することとする。これにより、活性化領域１ａに圧縮応力を加え、以降に形成されるｐチャンネルＭＯＳトランジスタ（ＰＭＯＳ）の駆動能力向上に利用する。
【００２５】
その後、図２（６）に示すように、無機マスク３ａをストッパにしたＣＭＰ等の研磨によって、埋め込み絶縁膜７を平坦化して無機マスク３ａを露出させる。これにより、溝パターン４内のみに埋め込み絶縁膜７を埋め込んでなる溝型素子分離８を形成する。また次いで、ウェットエッチングによって窒化シリコンからなる無機マスク３ａを除去することにより、溝型素子分離８で分離された半導体基板１の表面側を露出させる。尚、この状態では、半導体基板１の上面には熱酸化膜２が極薄膜状態で残されている場合もある。
【００２６】
以上のようにして形成された溝型素子分離８は、溝パターンの内壁から上方肩部に掛けて、半導体基板１を非晶質化させた非晶質層５の酸化処理によって形成された略均等な膜厚の内壁酸化膜６によって連続的に覆われた構成となる。
【００２７】
次に、上述した溝型素子分離８によって分離された活性化領域１ａに半導体素子（ここではＤＲＡＭ）を形成する手順を説明する。
【００２８】
先ず、溝型素子分離８が形成された半導体基板１の表面側に犠牲酸化膜を形成し、この状態でｐウェル領域、およびしきい値電圧調整のためにホウ素イオン（Ｂ+）の注入を行う。
【００２９】
その後、図３（１）に示すように、活性化領域１ａ上を横切る状態で、ゲート絶縁膜１１を介してゲート電極１２を形成する。この際、先ず、上述した犠牲酸化膜を除去した後、ゲート絶縁膜１１を介してアモルファスシリコン膜を形成し、レジストパターンをマスクに用いてアモルファスシリコン膜のＮＭＯＳ領域とＰＭＯＳ領域とにそれぞれ不純物を導入する。その後、レジストアパターンをマスクに用いてアモルファスシリコン膜をパターンエッチングしてゲート電極１２を形成する。
【００３０】
次いで、ゲート電極１２の両脇に低濃度拡散層１３を形成するためのイオン注入をおこう。このイオン注入は、レジストパターンをマスクに用いてＮＭＯＳ領域とＰＭＯＳ領域とに対して別々に行う。
【００３１】
次に、図３（２）に示すように、ゲート電極１２およびゲート絶縁膜１１の側壁に絶縁性のサイドウォール１４を形成する。このサイドウォール１４は、ゲート電極１２を覆う状態で成膜した絶縁膜を、ＲＩＥによりエッチバックすることによりゲート電極１２およびゲート絶縁膜１１の側壁のみに残すことによって形成する。
【００３２】
その後、ゲート電極１２およびサイドウォール１４をマスクにしたイオン注入により、ソース／ドレイン拡散層１５形成のための不純物を導入する。この際、ソース／ドレイン拡散層１５が、溝パターン４の上方肩部からのイオン注入によって形成された非晶質層５の部分よりも深くなるようにする。尚、このイオン注入は、レジストパターンをマスクに用いてＮＭＯＳ領域とＰＭＯＳ領域とに対して別々に行う。
【００３３】
次いで、スパッタ法によって金属膜を成膜し、その後熱処理を行うことにより金属膜が半導体基板１およびゲート電極１２などのシリコンと接している部分をシリサイド化させる。これにより、ソース／ドレイン拡散層１５の表面層およびゲート電極１２の表面層に、セルフアラインでシリサイド層１６を形成する。シリサイド層１６形成の後には、シリサイド化されずに残った金属膜をエッチング除去する。以上により、ＭＯＳトランジスタ１７を作製する。
【００３４】
尚、先に形成した非晶質層５の残り部分は、以上までのＭＯＳトランジスタ１７の形成工程中における熱処理において再結晶化される。
【００３５】
次に、図３（３）に示すように、溝型素子分離８およびＭＯＳトランジスタ１７を覆う状態で、半導体基板１上の全面に第１層間絶縁膜２１を形成する。その後、第１層間絶縁膜２１に、ソース／ドレイン拡散層１５上のシリサイド層１６に達するコンタクトホール２１ａを形成する。
【００３６】
その後、スパッタ法もしくはＣＶＤ法により、コンタクトホール２１ａの内壁に沿ってバリアメタル層２２を形成する。次いで、バリアメタル層２２を介してコンタクトホール２１ａ内を埋め込む形状状態で、タングステン（Ｗ）膜２３をＣＶＤ成膜する。次に、ＣＭＰ法により、コンタクトホール２１ａ内のみにタングステン膜２３およびバリアメタル層２２を残してストレージノード側のプラグ（ノードコンタクト）２３ａを形成する。
【００３７】
次に、図４（４）に示すように、第１層間絶縁膜２１上に、さらに第２層間絶縁膜２５を形成する。その後、第２層間絶縁膜２５を部分的にエッチングすることにより、底部にノードコンタクト２３ａを露出させた凹状のキャパシタ部２５ａを形成する。
【００３８】
次いで、キャパシタ部２５ａの内壁を覆う状態でタンタル（Ｔａ）等を堆積成膜して下部電極２６とし、この表面層を酸化させることにより高誘電率の誘電膜２７を形成し、下部電極２６および誘電膜２７をパターニングする。さらに、誘電膜２７を覆う状態でＴｉＮ等の電極材料をプレート電極（上部電極）２８として堆積させ、これをパターンニングすることによりキャパシタ２９を形成する。
【００３９】
その後、図４（５）に示すように、第２層間絶縁膜２５上に、キャパシタ２９を埋め込む状態で第１層間絶縁膜３１を形成する。この第３層間絶縁膜３１は、例えばノンドープの酸化シリコン膜などからなることとする。次に、第３層間絶縁膜３１、第２層間絶縁膜２５、および第１層間絶縁膜２１に、もう一方のソース／ドレイン拡散層１５上のシリサイド層１６に達するコンタクトホール３１ａを形成する。
【００４０】
その後、スパッタ法もしくはＣＶＤ法により、コンタクトホール３１ａの内壁に沿って窒化チタン（ＴｉＮ）等からなるバリアメタル層３２を形成する。次いで、バリアメタル層３２を介してコンタクトホール３１ａを埋め込む形状状態で、タングステン（Ｗ）膜３３をＣＶＤ成膜する。次に、ＣＭＰ法により、コンタクトホール３１ａ内のみにタングステン膜３３およびバリアメタル層３２を残すことにより、ビットライン側のコンタクトプラグ（ビットコンタクト）３３ａを形成する。
【００４１】
さらに、第３層間絶縁膜３１上に、ここでの図示を省略した絶縁膜を形成し、この絶縁膜に配線溝を形成する。配線溝の底部には、ビットコンタクト３３ａを露出させる。そして、この配線溝内にタンタル（Ｔａ）または窒化タンタル（ＴａＮ）等からなるバリアメタル層３４を介して銅（Ｃｕ）膜３５を成膜し、配線溝内のみにバリアメタル層３４および銅膜３５を残すようにＣＭＰを行うことにより、ビットコンタクト３３ａに接続された銅の埋め込み配線３５ａを形成する。これにより、ＤＲＡＭ３６を完成させる。
【００４２】
以上の説明した手順によれば、溝型素子分離８を形成する際に、図２（４）を用いて説明したように、半導体基板１の露出表面に形成した非晶質層５を表面側から酸化させて内壁酸化膜６を形成している。このため、この内壁酸化膜６は、非晶質層５の膜厚の範囲内において、半導体基板の結晶方位に影響を受けず、非晶質層５の露出表面から全方向にほぼ均等な速度で酸化成長した膜となる。ここで非晶質層５は、イオン注入によって形成された層であり、溝パターン４の上方肩部から内壁に掛けての半導体基板１の露出表面層に連続的に形成されている。このため、この非晶質層５の露出表面側からの酸化成長によって形成された内壁酸化膜６は、溝パターン４の外周である上方肩部Ａから内壁に掛けてほぼ均等な膜厚で形成された膜となる。
【００４３】
したがって、次の図２（５）を用いて説明したように、溝パターン４内に内壁酸化膜６を介して埋め込まれた埋め込み絶縁膜７から、半導体基板１の活性領域１ａに対して圧縮応力が加わった場合であっても、内壁酸化膜６が局部的に薄いことによる応力の集中が防止される。したがって、以降に行われる酸化工程において、このような応力の集中によって活性化領域１ａにおいての欠陥の発生が抑えられる。
【００４４】
これにより、この活性化領域１ａに形成されたＤＲＡＭの素子特性を良好に保ち、装置特性の向上を図ることができる。具体的には、活性化領域１ａに形成されるメモリセルトランジスタ（ＭＯＳトランジスタ１７）のＧＩＤＬもしくは欠陥起因のジャンクションリークを防ぐことができ、良好なＤＲＡＭ−Ｐａｕｓｅ特性（保持特性）を得ることができる。
【００４５】
さらに、図３（２）を用いて説明したシリサイド層１６の形成においては、活性化領域１ａにおける欠陥起因のシリサイドの異常成長も抑制でき、これによるＭＯＳトランジスタ１７の特性向上を図ることも可能である。
【００４６】
またさらに、図３（２）を用いて説明したように、ソース／ドレイン拡散層１５を形成する際には、溝パターン４の上方肩部Ａからのイオン注入によって形成された非晶質層５の部分よりも深くなるように、ソース／ドレイン拡散層１５を形成した。これにより、内壁酸化されずに残った非晶質層５が、以降の工程で再結晶化された場合に、再結晶化部分ともともとの半導体基板１部分との境界部分で欠陥が発生した場合であっても、この欠陥の発生部分が、ソース／ドレイン拡散層１５よりも残くなる。このため、欠陥によるジャンクションリークを懸念する必要はない。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体装置の製造方法を示す断面工程図（その１）である。
【図２】本発明の半導体装置の製造方法を示す断面工程図（その１）である。
【図３】本発明の半導体装置の製造方法を示す断面工程図（その１）である。
【図４】本発明の半導体装置の製造方法を示す断面工程図（その１）である。
【図５】従来の半導体装置の製造方法を示す断面工程図である。
【符号の説明】
【００４８】
１…半導体基板、１ａ…活性化領域、３ａ…無機マスク（マスクパターン）、４…溝パターン、５…非晶質層、６…内壁酸化膜、７…埋め込み絶縁膜、８…溝型素子分離、１７…ＭＯＳトランジスタ、３６…ＤＲＡＭ
【図１】
2007134423.tif 000003
【図２】
2007134423.tif 000004
【図３】
2007134423.tif 000005
【図４】
2007134423.tif 000006
【図５】
2007134423.tif 000007