(57)【要約】【課題】ｎＦＥＴとｐＦＥＴの両方のためのＳＭＴ（応力記憶技術）を提供すること。【解決手段】ｎＦＥＴ１０４の上に引っ張り応力層１２０を、ｐＦＥＴ１０６の上に圧縮応力層１２２を形成すること、半導体デバイスに応力を記憶するようにアニール１５０すること、および応力層を除去することを含む。圧縮応力層１２２は、高密度プラズマ（ＨＤＰ）堆積方法を使用して堆積された高応力窒化珪素を含むことができる。アニールするステップは、ほぼ４００〜１２００℃の温度を使用することを含むことができる。高応力圧縮性窒化珪素またはアニール温度あるいはその両方によって、圧縮応力記憶がｐＦＥＴ１０６に維持されることが保証される。【選択図】図６
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【特許請求の範囲】
【請求項１】
ｎＦＥＴおよびｐＦＥＴを含んだ半導体デバイスに２つの応力を記憶させるための方法であって、
前記半導体デバイスの上に第１の応力層を形成するステップと、
前記第１の応力層の上にエッチング停止層を形成するステップと、
前記ｎＦＥＴおよび前記ｐＦＥＴのうちの一方の上の前記第１の応力層および前記エッチング停止層を除去するステップと、
前記半導体デバイスの上に第２の応力層を形成するステップとを含み、前記ｐＦＥＴの上の応力層が圧縮応力窒化珪素を含むものであり、さらに、
前記半導体デバイスに応力を記憶するようにアニールするステップと、
前記第１および第２の応力層、および前記エッチング停止層を除去するステップとを含む方法。
【請求項２】
前記圧縮応力窒化珪素が、高密度プラズマ（ＨＤＰ）窒化珪素を含む、請求項１に記載の方法。
【請求項３】
前記第１の応力層を形成するステップより前に追加のエッチング停止層を堆積するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記圧縮応力窒化珪素が、前記アニールするステップの後で−１００ＭＰａ／ｃｍ２の応力を有している、請求項１に記載の方法。
【請求項５】
前記アニールするステップが、４００℃以上で１２００℃以下の温度を使用することを含む、請求項１に記載の方法。
【請求項６】
前記アニールするステップより前に前記ｎＦＥＴおよび前記ｐＦＥＴのうちの他方の上の前記第２の応力層を除去するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記ｎＦＥＴおよび前記ｐＦＥＴのうちの前記一方が前記ｎＦＥＴであり、前記第１の応力層が、真性引っ張り応力材料を含み、そして前記第２の応力層が、前記圧縮応力窒化珪素を含む、請求項１に記載の方法。
【請求項８】
各応力層が、窒化珪素を含む、請求項１に記載の方法。
【請求項９】
前記エッチング停止層が、二酸化珪素を含む、請求項１に記載の方法。
【請求項１０】
ｎＦＥＴおよびｐＦＥＴを含んだ半導体デバイスに２つの応力を記憶させるための方法であって、
前記ｎＦＥＴの上に引っ張り応力層を、前記ｐＦＥＴの上に圧縮応力層を形成するステップであって、前記圧縮応力層が、後のアニール中に少なくとも部分圧縮応力を維持する高応力膜を含むものであるステップと、
前記半導体デバイスに応力を記憶するようにアニールするステップと、
前記圧縮応力層および引っ張り応力層を除去するステップとを含む方法。
【請求項１１】
前記圧縮応力層を形成するステップが、次の条件、５０ｍＴｏｒｒの圧力、２００標準立方センチメートル（ｓｃｃｍ）のアルゴン（Ａｒ）、１００ｓｃｃｍのシラン（ＳｉＨ４）、３００ｓｃｃｍの窒素（Ｎ２）、０〜１５００Ｗの無線周波（ＲＦ）バイアス・パワーおよび２０００Ｗ〜４５００ＷのＲＦ電源パワーを使用して、窒化珪素の高密度プラズマ（ＨＤＰ）堆積を行うことを含む、請求項１０に記載の方法。
【請求項１２】
その一部に記憶された引っ張り応力を有するｎＦＥＴと、
その一部に記憶された圧縮応力を有するｐＦＥＴとを備える半導体デバイス。
【請求項１３】
前記ｐＦＥＴが、圧縮性高密度プラズマ（ＨＤＰ）窒化珪素層において記憶された圧縮応力を有する、請求項１２に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、応力記憶技術に関し、より詳細には、半導体デバイスでの２応力記憶技術を実現する方法および関連した構造に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）に応力を加えると、その性能が改善されることが知られている。縦方向（すなわち、電流の流れの方向）に加えられたとき、引っ張り応力は電子移動度（または、ｎチャネルＦＥＴ（ｎＦＥＴ）駆動電流）を高めることが知られているが、一方で、圧縮応力は正孔移動度（または、ｐチャネルＦＥＴ（ｐＦＥＴ）駆動電流）を高めることが知られている。
【０００３】
この応力を与える１つの方法は、応力記憶技術（ＳＭＴ）と呼ばれ、これは、チャネル領域の上に真性（intrinsically）応力材料（例えば、窒化珪素）を付けること、および、例えばゲート・ポリシリコンまたは拡散領域に応力を記憶させるようにアニールすることを含む。それから、応力材料は除去される。しかし、応力は残っていて、電子または正孔移動度を改善し、これによって全体的な性能が改善される。アニールは、一般に、ドーパント活性化アニールの一部として行われる。
【０００４】
ＳＭＴの１つの問題は、ｎ型電界効果トランジスタ（ｎＦＥＴ）にだけ適用できることである。特に、圧縮応力窒化珪素層をｐＦＥＴの上に形成して圧縮応力を与えることができるが、この応力は、後の必要なドーパント活性化アニールによって大部分が除去される。すなわち、圧縮応力の大部分はｐＦＥＴに記憶されない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、当技術分野ではｎＦＥＴとｐＦＥＴの両方のためのＳＭＴを実現する必要がある。
【課題を解決するための手段】
【０００６】
ｎＦＥＴおよびｐＦＥＴを含んだ半導体デバイスに２応力記憶技術を実現する方法および関連した構造が開示される。本方法の一実施形態は、ｎＦＥＴの上に引っ張り応力層を、ｐＦＥＴの上に圧縮応力層を形成すること、半導体デバイスに応力を記憶するようにアニールすること、および応力層を除去することを含む。圧縮応力層は、高密度プラズマ（ＨＤＰ）堆積方法を使用して堆積された高応力窒化珪素を含むことができる。アニールするステップは、ほぼ４００〜１２００℃の温度を使用することを含むことができる。高応力圧縮性窒化珪素またはアニール温度あるいはその両方によって、圧縮応力記憶がｐＦＥＴで維持されることが保証される。
【０００７】
本発明の第１の態様は、ｎＦＥＴおよびｐＦＥＴを含んだ半導体デバイスに２応力記憶技術を実現する方法を提供し、この方法は、半導体デバイスの上に第１の応力層を形成するステップと、第１の応力層の上にエッチング停止層を形成するステップと、ｎＦＥＴおよびｐＦＥＴのうちの第１のものの上の第１の応力層およびエッチング停止層を除去するステップと、半導体デバイスの上に第２の応力層を形成するステップとを含み、ｐＦＥＴの上の応力層は圧縮応力窒化珪素を含むものであり、さらに、半導体デバイスに応力を記憶するようにアニールするステップと、第１および第２の応力層、およびエッチング停止層を除去するステップとを含む。
【０００８】
本発明の第２の態様は、ｎＦＥＴおよびｐＦＥＴを含んだ半導体デバイスに２応力記憶技術を実現する方法を提供し、この方法は、ｎＦＥＴの上に引っ張り応力層を、ｐＦＥＴの上に圧縮応力層を形成するステップであって、圧縮応力層が、後のアニール中に少なくとも部分圧縮応力を維持する高応力膜を含むものであるステップと、半導体デバイスに応力を記憶するようにアニールするステップと、圧縮応力層および引っ張り応力層を除去するステップとを含む。
【０００９】
本発明の第３の態様は、その一部に記憶された引っ張り応力を有するｎＦＥＴと、その一部に記憶された圧縮応力を有するｐＦＥＴとを備える半導体デバイスを提供する。
【００１０】
本発明の例示の態様は、本明細書で説明した問題および、当業者は気が付く、述べなかった他の問題を解決するように設計されている。
【００１１】
本発明のこれらおよび他の特徴は、添付の図面に関連して解釈される本発明の様々な態様についての以下の詳細な説明からいっそう容易に理解されるだろう。添付の図面は、本発明の様々な実施形態を図示する。
【００１２】
本発明の図面は、一定の比率に応じていないことに留意されたい。図面は、本発明の一般的な態様だけを図示する意図であり、したがって、本発明の範囲を制限するものとして考えるべきでない。図面では、同様な番号付けは図面間で同様な要素を表す。
【発明を実施するための最良の形態】
【００１３】
図面に注意を向けて、図１は、半導体デバイス１００に２応力記憶技術（ＳＭＴ）を実現する方法の一実施形態のための準備構造を示す。準備構造は、ｎ型電界効果トランジスタ（ｎＦＥＴ）１０４およびｐ型電界効果トランジスタ（ｐＦＥＴ）１０６がその上に形成されている基板１０２を含む。図示のように、半導体デバイス１００は、従来の浅いトレンチ分離（ＳＴＩ）１１０の形成、ウェル打込み、ゲート誘電体１１２の形成、ゲート導体１１４の形成、および拡散のための延長／ハロー／ソース／ドレイン打込み１１６のような初期処理を終えている。
【００１４】
図２を参照して、本方法の一実施形態では、第１のステップは、ｎＦＥＴ１０４の上に引っ張り応力層１２０を、そしてｐＦＥＴ１０６の上に圧縮応力層１２２を形成することを含む。引っ張り応力層１２０と圧縮応力層１２２の両方は真性応力窒化珪素（Ｓｉ３Ｎ４）を含むことができる。しかし、好ましい一実施形態では、圧縮応力層１２２は、高密度プラズマ（ＨＤＰ）窒化珪素（Ｓｉ３Ｎ４）、すなわち高密度プラズマ堆積プロセスを使用して形成された窒化珪素を含む。好ましい一実施形態では、圧縮応力層を形成するステップは、次の条件を使用して窒化珪素のＨＤＰ堆積を行うことを含む。すなわち、ほぼ５０ｍＴｏｒｒの圧力、ほぼ２００標準立方センチメートル（ｓｃｃｍ）のアルゴン（Ａｒ）、ほぼ１００ｓｃｃｍのシラン（ＳｉＨ４）、ほぼ３００ｓｃｃｍの窒素（Ｎ２）、ほぼ０〜１５００Ｗの無線周波（ＲＦ）バイアス・パワーおよびほぼ２０００Ｗ〜４５００ＷのＲＦ電源パワー。したがって、圧縮応力層１２２は、２ＳＭＴの実現を可能にする高応力窒化珪素を含む。というのは、以下で説明するが、窒化珪素は、後のアニールするステップ中にｐＦＥＴ１０６の部分に応力が記憶されるように、圧縮応力（全部の、または部分の）の維持を可能にするからである。
【００１５】
この形成するステップは多くのやり方で行うことができるが、そのうちの２つの例示実施形態だけを本明細書で説明する。図３〜６は、２つの例示の実施形態を示す。第１の随意の準備ステップは、図３に示すように、例えば二酸化珪素（ＳｉＯ２）のエッチング停止層１１８を形成することを含む（図３だけに透視で示す）。次に、図３に示す第１のサブステップは、半導体デバイス１００の上に第１の応力層１３０を形成することを含む。以下で説明するように、第１の応力層１３０は、引っ張り応力層１２０（図２）か圧縮応力層１２２（図２）のどちらであってもよい。しかし、図３に示すように、第１の応力層１３０は、真性引っ張り応力窒化珪素を含む。同じく図３に示す第２のサブステップは、第１の応力層１３０の上にエッチング停止層１３２を形成することを含む。エッチング停止層１３２は、二酸化珪素（ＳｉＯ２）のような現在知られているまたは後に開発されるどんなエッチング停止材料も含むことができる。次に、また図３に示すように、ＦＥＴの一方を露出させるために、ｎＦＥＴ１０４およびｐＦＥＴ１０６のうちの第１のもの（図示のようにｐＦＥＴ１０６）の上の第１の応力層１３０およびエッチング停止層１３２が除去される。エッチング１３８は、パターン形成されたマスク１３６（透視で示す）および使用された材料に対しての任意の従来ドライ・エッチング化学の使用を含むことができる。図４は結果として得られた構造を示し、露出されたｐＦＥＴ１０６を含む。
【００１６】
次に、図５に示すように、第２の応力層１４０が半導体デバイス１００の上に形成される。図示のように、第２の応力層１４０はｐＦＥＴ１０６の上に形成され、したがって、上述の高密度圧縮応力窒化珪素を含む。他の一実施形態では、次のステップは、以下で説明するが、アニールするステップより前にｎＦＥＴ１０４の上の第２の応力層１４０を除去することを含むことができる。除去するステップは、パターン形成されたマスク１４６（透視で示す）および使用された材料に対する任意の従来ドライ・エッチング１４４の使用を含むことができる。図６は、結果として得られた構造を示す。第２の応力層１４０が除去されない場合、第１の応力層１３０で与えられた応力のいくらかの低下が存在する可能性があるが、この低下は最小限であることを認めるべきである。
【００１７】
他の実施形態では、上述のステップを切り換えることができる。すなわち、形成するステップは、半導体デバイス１００の上に圧縮応力層１２２を形成すること、圧縮応力層の上にエッチング停止層１３２を形成すること、ｎＦＥＴ１０４の上の圧縮応力層１２２およびエッチング停止層１３２を除去すること、および、半導体デバイス１００の上に引っ張り応力層１２０を形成することを含むことができる。上述の実施形態のように、アニールするステップより前にｐＦＥＴ１０６の上の引っ張り応力層１２０を随意に除去することができ、これは以下で説明する。引っ張り応力層１２０が除去されない場合、圧縮応力層１２２で与えられた応力のいくらかの低下が存在する可能性があるが、この低下は最小限であることを認めるべきである。
【００１８】
また、図６は、本方法の一実施形態に従った第２のステップを示し、このステップは、半導体デバイス１００に応力を記憶するためのアニール１５０を含む。アニール１５０は、好ましくは、ほぼ４００℃以上でほぼ１２００℃以下の温度を使用することを含む。アニール温度は、デバイス１００が応力層１２０、１２２からの応力を記憶することができ、かつｐＦＥＴ１０６の部分にかかる圧縮応力を失わないように最適化される。これによって、ｐＦＥＴにかかる中性または引っ張り応力がもたらされる。例えば、ほぼ−１．８ＧＰａ／ｃｍ２の応力の状態で形成された１つの従来プラズマ増速化学蒸着（ＰＥＣＶＤ）圧縮性窒化珪素は、アニール後にほぼ０．０４ＧＰａ／ｃｍ２に、すなわち引っ張り応力に低下する。対照的に、一実施形態では、本発明に従ったＨＤＰ圧縮応力窒化珪素は、ほぼ−３．０ＧＰａ／ｃｍ２の状態で形成され、これは−１００ＭＰａ／ｃｍ２もの応力をもたらし、したがって圧縮応力を維持する。一実施形態では、圧縮応力は、ほぼ−１ＧＰａ／ｃｍ２の範囲であってもよい。
【００１９】
図７は、応力層１２０、１２２およびエッチング停止層１３２を除去することを含んだ第３のステップを示す。この除去するステップ１４８は、ウェット・エッチング、ドライ・エッチング、またはそれらの組合せを含むことができる。例えば、エッチング停止層１３２を除去するためのウェットまたはドライ・エッチング、それから窒化珪素応力層を除去するための熱燐酸を使用するウェット剥離。図７は、また、その一部例えばゲート導体２１４または拡散領域２１６あるいはその両方に記憶された引っ張り応力２６０を有するｎＦＥＴ２０４と、その一部例えばゲート導体２２０または拡散領域２２２あるいはその両方に記憶された圧縮応力２６２を有するｐＦＥＴ２０６とを含んだ、本発明に従った半導体デバイス２００を示す。
【００２０】
本発明の様々な態様についての前記の説明は、例示と説明の目的のために示した。網羅的である意図でなく、または本発明を開示されたまさにその形に限定する意図でなく、明らかに、多くの修正物および変形物が可能である。当業者に明らかである可能性のあるそのような修正物および変形物は、添付の特許請求の範囲で定義されるような本発明の範囲内に含まれる意図である。
【図面の簡単な説明】
【００２１】
【図１】本発明に従った方法の一実施形態のための準備の構造を示す図である。
【図２】本発明の一実施形態に従った方法を示す図である。
【図３】本発明の一実施形態に従った方法を示す図である。
【図４】本発明の一実施形態に従った方法を示す図である。
【図５】本発明の一実施形態に従った方法を示す図である。
【図６】本発明の一実施形態に従った方法を示す図である。
【図７】本発明の一実施形態に従った方法を示す図である。
【符号の説明】
【００２２】
１００  半導体デバイス
１０４  ｎＦＥＴ
１０６  ｐＦＥＴ
１１８  エッチング停止層
１２０  引っ張り応力層
１２２  圧縮応力層
１３０  第１の応力層
１４０  第２の応力層
１３２  エッチング停止層
１４４  ドライ・エッチング
１５０  アニール
２００  半導体デバイス
２０４  ｎＦＥＴ
２０６  ｐＦＥＴ
２６０  引っ張り応力
２６２  圧縮応力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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