(57)【要約】【課題】  ヒューズの切断不良による誤動作を防止するとともに、テストの作業時間を短縮し、チップ面積を削減すること。【解決手段】  本発明にかかる半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイ３０と、メモリセルアレイ３０に生じた不良メモリセルを救済する冗長メモリセルと、冗長メモリセルに対応して設けられた電気ヒューズ１０ａ，１０ｂと、不良メモリセルを示すデータ信号に応じて電気ヒューズ１０ａ，１０ｂを選択するセレクタ１１と、選択された電気ヒューズ１０ａ，１０ｂに電流を流して切断する切断回路２１と、電気ヒューズ１０ａ，１０ｂの切断状態に基づいて切替信号を生成する切替信号生成回路２２と、切替信号に応じて不良メモリセルを冗長メモリセルに切り替える切替回路２と、を有するものである。【選択図】  図２
2007172720.tif 000002
【特許請求の範囲】
【請求項１】
電気的に切断可能な複数の電気ヒューズと、
選択信号に応じて前記複数の電気ヒューズを選択する選択回路と、
前記選択された複数の電気ヒューズに電流を流して切断する切断回路と、
前記複数の電気ヒューズの切断状態に基づいて、被制御対象を制御する制御信号を生成する制御信号生成回路と、を有する、
半導体装置。
【請求項２】
前記制御信号生成回路は、前記複数の電気ヒューズのいずれかが切断されている場合に、切断されていることを示す制御信号を生成する、
請求項１に記載の半導体装置。
【請求項３】
前記複数の電気ヒューズのそれぞれは、並列に接続されている、
請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の電気ヒューズのそれぞれは、直列に接続されている、
請求項１又は２に記載の半導体装置。
【請求項５】
被制御対象を制御する制御信号を生成する制御信号生成方法であって、
選択信号に応じて複数の電気ヒューズを選択し、
前記選択された複数の電気ヒューズに電流を流して切断し、
前記複数の電気ヒューズの切断状態に基づいて制御信号を生成する、
制御信号生成方法。
【請求項６】
複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに生じた不良メモリセルを救済する冗長メモリセルと、
前記冗長メモリセルに対応して設けられた複数の電気ヒューズと、
前記不良メモリセルを示す選択信号に応じて前記複数の電気ヒューズを選択する選択回路と、
前記選択された複数の電気ヒューズに電流を流して切断する切断回路と、
前記複数の電気ヒューズの切断状態に基づいて切替信号を生成する切替信号生成回路と、
前記切替信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替える切替回路と、を有する、
半導体記憶装置。
【請求項７】
前記切替信号生成回路は、前記複数の電気ヒューズのいずれかが切断されている場合に、前記不良メモリセルの切り替えを示す切替信号を生成する、
請求項６に記載の半導体記憶装置。
【請求項８】
前記複数の電気ヒューズのそれぞれは、並列に接続されている、
請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記選択回路は、前記複数の電気ヒューズを一度に選択し、
前記切断回路は、前記複数の電気ヒューズを一度に切断する、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数の電気ヒューズのそれぞれは、直列に接続されている、
請求項６又は７に記載の半導体記憶装置。
【請求項１１】
前記選択回路は、前記複数の電気ヒューズを順次選択し、
前記切断回路は、前記複数の電気ヒューズを選択順に切断する、
請求項１０に記載の半導体記憶装置。
【請求項１２】
前記切替信号生成回路は、
前記複数の電気ヒューズの切断状態を読み出すための１ショットパルスを生成するパルス生成回路と、
前記生成された１ショットパルスに応じて前記複数の電気ヒューズの切断状態を保持し、前記切替信号を出力するラッチ回路と、を有する、
請求項６乃至１１のいずれか一つに記載の半導体記憶置。
【請求項１３】
前記生成される１ショットパルスのパルス幅は、前記ラッチ回路の保持動作が完了する時間よりも長い、
請求項１２に記載の半導体記憶装置。
【請求項１４】
複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに生じた不良メモリセルを救済する複数の冗長メモリセルと、前記冗長メモリセルに対応して設けられた複数の電気ヒューズを有する半導体記憶装置における不良メモリセルの救済方法であって、
前記不良メモリセルを示す選択信号に応じて前記複数の電気ヒューズを選択し、
前記選択された複数の電気ヒューズに電流を流して切断し、
前記複数の電気ヒューズの切断状態に基づいて切替信号を生成し、
前記切替信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替える、
救済方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法に関し、特に、電気的に切断可能な電気ヒューズを有する半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法に関する。
【背景技術】
【０００２】
近年、半導体装置では、電源を切っても記憶された情報を保持できる不揮発性の記憶手段が不可欠な要素となっている。例えば、不揮発性の記憶手段として、素子を切断することで不可逆的に情報を記憶するヒューズが知られている。
【０００３】
このヒューズは、半導体記憶装置における不良メモリセルの救済などに利用されている。半導体記憶装置では、歩留まりを向上させチップコストを低減するため、製造工程で発生したメモリセルの不良を救済する冗長メモリセル（冗長回路）を有しており、テスト工程において、この不良メモリセルを冗長メモリセルに置き換えることで、メモリセルの不良を救済している。この不良メモリセルを特定するアドレス等の情報を記憶するために、ヒューズが利用されている。
【０００４】
ヒューズは、その切断状態によって情報を記憶するため、切断不十分などの切断不良が発生した場合、記憶された情報が誤認識され、回路が誤動作する可能性がある。ヒューズの切断不良により冗長メモリセルへの切り替えが行われないと、不良メモリセルを救済することがでず、歩留まりが低下してしまう。ヒューズの切断不良による誤動作を防止するための従来技術として、例えば、特許文献１，２が知られている。
【０００５】
図６は、特許文献１に記載のものと同様の従来の半導体装置の構成を示す回路図である。この回路では、レーザヒューズ６０１ａ，６０１ｂが直列に接続されており、レーザヒューズ６０１ａ，６０１ｂをレーザにより同時に切断する。そして、レーザヒューズ６０１ａ，６０１ｂのいずれかが完全に切断されている場合に、ヒューズが切断状態であるとして動作する。
【０００６】
すなわち、レーザヒューズ６０１ａ，６０１ｂが未切断の場合、電源電圧ＶＤＤから抵抗６０４を介して電流が流れるためスイッチ６０３がオフであり、レーザヒューズ６０１ａ，６０１ｂのいずれか切断されていると、電源電圧ＶＤＤと抵抗６０４の間が切り離されるためスイッチ６０３がオンし、インバータ６０２の出力がＯＵＴ端子へ出力される。尚、図では省略しているが実際には、レーザヒューズ６０１ａ，６０１ｂが非切断の場合、ＯＵＴ端子がフローティング状態となるため、ＯＵＴ端子にインバータ６０２の信号が出力されるか、もしくは、フローティング状態になるかによって、レーザヒューズ６０１ａ，６０１ｂの切断／非切断状態を検出する回路が必要である。
【０００７】
図７は、特許文献２に記載のものと同様の従来の半導体装置の構成を示す回路図である。この回路では、レーザヒューズ７０１ａ〜７０１ｃが並列に接続されており、レーザヒューズ７０１ａ〜７０１ｃをレーザにより同時に切断する。そして、レーザヒューズ７０１ａ〜７０１ｃのいずれかが完全に切断されている場合に、ヒューズが切断状態であるとして動作する。
【０００８】
すなわち、レーザヒューズ７０１ａ〜７０１ｃが未切断の場合、電源電圧ＶＤＤから抵抗７０３ａ〜７０３ｃを介して電流が流れるため、ＮＡＮＤ回路７０２からＯＵＴ端子へローレベルが出力され、レーザヒューズ７０１ａ〜７０１ｃのいずれか１つでも切断されると、電源電圧ＶＤＤと抵抗７０３ａ〜７０３ｃ間のいずれかが切り離されるため、ＮＡＮＤ回路７０２からＯＵＴ端子へハイレベルが出力される。
【０００９】
しかしながら、特許文献１，２では、ヒューズとして、レーザにより切断するレーザヒューズを用いているため、次のような問題がある。
【００１０】
ヒューズをレーザで切断するには、ウェハ状態でレーザを照射するため、ウェハテストの工程でヒューズを切断する。このとき、レーザによる切断は、ウェハテスト装置とは別の専用のヒューズ切断装置で行う必要がある。このため、ウェハテスト装置においてウェハテストを実施し不良メモリセルを検出した後、ヒューズ切断装置へウェハを移送してレーザによりヒューズを切断し、さらに、ウェハテスト装置で再びウェハテストを実施して冗長セルによる救済に不良が無いか確認しなければならない。したがって、装置を移動することよってテストの作業時間が増加するという問題がある。
【００１１】
また、レーザによる切断では、レーザの照射で切断できるヒューズの数が限られているとともに、チップ毎で切断するヒューズの位置が様々であるため、一度にウェハ上の全チップの切断対象ヒューズを切ることはできない。したがって、レーザの位置合わせと切断を何度も繰り返す必要があり、ヒューズの切断によってテストの作業時間がさらに増加してしまう。
【００１２】
また、レーザの照射によりヒューズを切断するため、ヒューズを半導体チップの表面に露出して配置する必要があり、ヒューズ上には配線などをレイアウトできず、ヒューズの下にも、レーザの影響がある領域にはレイアウトできない。また、レーザヒューズは、その最小寸法が使用するレーザ光の波長で決まるため、微細化が進む他の回路部分と異なり、相対的にレーザヒューズの面積が占める割合も大きくなっている。このため、半導体チップ上に数十〜数百本のヒューズを作りこむ場合、回路の集積度が低下し、チップ面積削減に大きな制約となる。
【００１３】
さらに他の問題として、図６，図７の回路では、ヒューズを切断しない状態では、ヒューズと抵抗を介して電源電圧ＶＤＤからＧＮＤまで電流が流れ続けるため、常に電流を消費するという問題がある。抵抗値を適切に選択することである程度は消費電流を抑えられるが、数百本程度のヒューズが必要な回路では、未切断ヒューズによる消費電流の増加は大きな問題となる。
【特許文献１】特開平３−２８３１９６号公報
【特許文献２】特開平４−１８８８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このように、従来の半導体装置では、ヒューズの切断不良による誤動作を防止するため複数のヒューズを設けているが、複数のヒューズがレーザで切断するレーザヒューズであるため、テストの作業時間が増加するとともに、チップ面積も増大するという問題があった。
【課題を解決するための手段】
【００１５】
本発明にかかる半導体装置は、電気的に切断可能な複数の電気ヒューズと、選択信号に応じて前記複数の電気ヒューズを選択する選択回路と、前記選択された複数の電気ヒューズに電流を流して切断する切断回路と、前記複数の電気ヒューズの切断状態に基づいて、被制御対象を制御する制御信号を生成する制御信号生成回路と、を有するものである。この半導体装置によれば、ヒューズを電気的に切断するため、テストの作業時間を短縮できるとともに、チップ面積を削減することができる。
【００１６】
本発明にかかる制御信号生成方法は、被制御対象を制御する制御信号を生成する制御信号生成方法であって、選択信号に応じて複数の電気ヒューズを選択し、前記選択された複数の電気ヒューズに電流を流して切断し、前記複数の電気ヒューズの切断状態に基づいて制御信号を生成するものである。この制御信号生成方法によれば、ヒューズを電気的に切断するため、テストの作業時間を短縮できるとともに、チップ面積を削減することができる。
【００１７】
本発明にかかる半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに生じた不良メモリセルを救済する冗長メモリセルと、前記冗長メモリセルに対応して設けられた複数の電気ヒューズと、前記不良メモリセルを示す選択信号に応じて前記複数の電気ヒューズを選択する選択回路と、前記選択された複数の電気ヒューズに電流を流して切断する切断回路と、前記複数の電気ヒューズの切断状態に基づいて切替信号を生成する切替信号生成回路と、前記切替信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替える切替回路と、を有するものである。この半導体記憶装置によれば、ヒューズを電気的に切断するため、テストの作業時間を短縮できるとともに、チップ面積を削減することができる。
【００１８】
本発明にかかる救済方法は、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに生じた不良メモリセルを救済する複数の冗長メモリセルと、前記冗長メモリセルに対応して設けられた複数の電気ヒューズを有する半導体記憶装置における不良メモリセルの救済方法であって、前記不良メモリセルを示す選択信号に応じて前記複数の電気ヒューズを選択し、前記選択された複数の電気ヒューズに電流を流して切断し、前記複数の電気ヒューズの切断状態に基づいて切替信号を生成し、前記切替信号に応じて前記不良メモリセルを前記冗長メモリセルに切り替えるものである。この救済方法によれば、ヒューズを電気的に切断するため、テストの作業時間を短縮できるとともに、チップ面積を削減することができる。
【発明の効果】
【００１９】
本発明によれば、ヒューズの切断不良による誤動作を防止するとともに、テストの作業時間を短縮し、チップ面積を削減することができる。
【発明を実施するための最良の形態】
【００２０】
発明の実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、並列に接続された複数の電気ヒューズを電流により切断し、いずれかの電気ヒューズが切断されている場合に、該当する不良セルを冗長セルに切り替えることを特徴としている。
【００２１】
図１を用いて、本実施形態にかかる半導体装置の構成について説明する。この半導体装置１００は、例えば、メモリセルに所望の情報を記憶する半導体記憶装置である。図に示されるように、半導体装置１００は、ヒューズ切断・読出回路１、切替回路２、メモリセルアレイ３０、入出力パッド４を備えている。
【００２２】
メモリセルアレイ３０は、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などのメモリである。例えば、メモリセルアレイ３０には、複数のメモリセルが格子状に配列されている。メモリセルアレイ３０は、行方向に並ぶ複数のワード線と、列方向に並ぶ複数のビット線とを有し、ワード線とビット線が交差する位置にメモリセルが配置されている。例えば、駆動回路（不図示）によってワード線とビット線が選択され、所定の電位が与えられることで、所望の情報の書き込み・読み出しが行われる。
【００２３】
また、メモリセルアレイ３０は、通常セル領域３１と冗長セル領域３２とを有している。通常セル領域３１は、不良の無いメモリセルによって情報を記憶する領域であり、冗長セル領域３２は、通常セル領域３１の不良セル（不良メモリセル）を置き換えて救済するための領域である。通常セル領域３１内のメモリセルを通常セル（通常メモリセル）といい、冗長セル領域３２内のメモリセルを冗長セル（冗長メモリセル）という。例えば、通常セル領域３１に不良セルが検出されると、ビット線単位に冗長セルに置き換えられる。
【００２４】
切替回路２は、ヒューズ切断・読出回路１からの切替信号に基づいて、通常セル領域３１の不良セルを冗長セル領域３２の冗長セルに切り替える。例えば、切替回路２は、書き込み・読み出しを行う駆動回路とメモリセルアレイ３０のビット線との接続を切り替えることで、不良セルを冗長セルに置き換え、不良セルを救済する。すなわち、切替回路２は、切替信号が示すアドレスのビット線を冗長セルのビット線へ切り替える。
【００２５】
ヒューズ切断・読出回路１は、後述するように、不可逆的な記憶素子として複数の電気ヒューズを有しており、複数の電気ヒューズの切断・読み出しを行い切替信号を生成する。電気ヒューズは、電圧を印加し電流を流すことで電気的に切断可能なヒューズであり、例えば、ＡｌやＣｕなどの金属で形成されている。複数の電気ヒューズは、その切断状態によって、不良セルを冗長セルに切り替えるための切替情報（不良セル情報）を記憶する不揮発性記憶部でもある。例えば、切替情報は、不良セルのアドレス（不良アドレス）である。
【００２６】
すなわち、ヒューズ切断・読出回路１は、入力されるデータ信号に応じて複数の電気ヒューズを切断して切替情報を記憶し、電気ヒューズの切断状態によって切替情報を読み出してラッチし、切替信号を切替回路２へ出力する。切替信号は、不良メモリセルを特定し冗長セルに切り替えるための信号であり、被制御対象である切替回路２及びメモリセルアレイ３０を制御するための制御信号でもある。
【００２７】
入出力パッド４は、半導体装置１００の外部端子であり、外部のテスタ等によりプロービングされて各信号が入出力される。
【００２８】
次に、図２を用いて、本実施形態にかかるヒューズ切断・読出回路１の構成について説明する。図に示されるように、ヒューズ切断・読出回路１は、電気ヒューズ１０ａ，１０ｂ、セレクタ１１、切断回路２１、切替信号生成回路２２を備えている。
【００２９】
電気ヒューズ１０ａ，１０ｂは、どの不良セルを冗長セルに切り替えるかを記憶する記憶素子である。本実施形態では、複数の電気ヒューズ１０ａ，１０ｂを、救済単位ごとに設けている。すなわち、電気ヒューズ１０ａ，１０ｂは、不良セルを救済する冗長セルに対応して設けられ、例えば、複数の電気ヒューズは、メモリセルアレイ３０の１本のビット線（１ビット）に対応している。尚、ここでは、２本の電気ヒューズを並列に接続しているが、その他の任意の数の電気ヒューズを接続してもよい。
【００３０】
セレクタ１１は、入力されるデータ信号（選択信号）に応じて不良セルに対応する電気ヒューズ１０ａ，１０ｂを選択する選択回路である。例えば、データ信号は、不良セルのアドレスである。ここでは、セレクタ１１は、データ信号に応じて電気ヒューズ１０ａ，１０ｂに接続されたトランジスタＮ１，Ｎ２に選択信号ＣＮＴ１，ＣＮＴ２を出力することで、電気ヒューズ１０ａ，１０ｂの選択と切断を実現している。
【００３１】
切断回路２１は、セレクタ１１により選択された電気ヒューズ１０ａ，１０ｂに電流を流して切断する。切断回路２１は、電気ヒューズを切断するためのトランジスタ（切断トランジスタ）Ｎ１，Ｎ２を有している。トランジスタＮ１は、選択信号ＣＮＴ１に応じてオンし電気ヒューズ１０ａを切断し、トランジスタＮ２は、選択信号ＣＮＴ２に応じてオンし電気ヒューズ１０ｂを切断する。トランジスタＮ１，Ｎ２は、Ｎチャネル型のＭＯＳトランジスタである。
【００３２】
切替信号生成回路２２は、電気ヒューズ１０ａ，１０ｂの切断状態に基づいて切替信号を生成する。すなわち、切替信号生成回路２２は、電気ヒューズ１０ａ，１０ｂの切断状態を読み出してラッチし、ラッチした状態を切替信号として出力する。
【００３３】
切替信号生成回路２２は、１ショットパルス発生器１２、トランジスタＮ３〜Ｎ６、ラッチ１３ａ，１３ｂ、ＯＲ回路１４を有している。トランジスタＮ３〜Ｎ６は、Ｎチャネル型のＭＯＳトランジスタである。１ショットパルス発生器１２は、電気ヒューズ１０ａ，１０ｂの切断状態を読み出すための１ショットパルスを生成する。トランジスタ（読出トランジスタ）Ｎ３〜Ｎ６は、１ショットパルスに応じて電気ヒューズ１０ａ，１０ｂの切断状態を読み出す。トランジスタＮ３，Ｎ５は、電気ヒューズ１０ａの読み出し用であり、トランジスタＮ４，Ｎ６は、電気ヒューズ１０ｂの読み出し用である。ラッチ１３ａ，１３ｂは、読み出した電気ヒューズ１０ａ，１０ｂの切断状態を保持する。ラッチ１３ａは、電気ヒューズ１０ａの状態保持用であり、ラッチ１３ｂは、電気ヒューズ１０ｂの状態保持用である。ＯＲ回路１４は、ラッチした切断状態に基づき切替信号を出力する。ＯＲ回路１４では、電気ヒューズ１０ａ，１０ｂのいずれかが切断された状態であれば、ヒューズが切断されていることを示す信号、つまり、不良セルを冗長セルに切り替えるための信号を出力する。
【００３４】
入出力パッド４ａは、電気ヒューズの切断・読み出しを行うための基準電圧である切断・読出電圧を入力するための端子である。入出力パッド４ｂは、不良セルのアドレスを示すデータ信号をセレクタ１１へ入力するための端子である。入出力パッド４ｃは、電気ヒューズの読み出しとラッチ（切替信号の生成）を行うための冗長セル制御信号を１ショットパルス発生器１２へ入力するための端子である。入出力パッド４ｄは、電気ヒューズの読み出しのために電源電圧ＶＤＤ（ハイレベルの信号）をトランジスタＮ５，Ｎ６へ供給する端子である。入出力パッド４ｅは、電気ヒューズの切断状態をラッチするためのラッチクロックをラッチ１３ａ，１３ｂへ入力するための端子である。
【００３５】
ここで、ヒューズ切断・読出回路１の各構成要素の接続関係について説明する。入出力パッド４ａとＧＮＤとの間に、電気ヒューズ１０ａと電気ヒューズ１０ｂが、並列に接続されている。入出力パッド４ａからＧＮＤに向かって、電気ヒューズ１０ａ，トランジスタＮ１の順に直列に接続され、電気ヒューズ１０ｂ，トランジスタＮ２の順に直列に接続されている。
【００３６】
すなわち、電気ヒューズ１０ａ，１０ｂの一端には、入出力パッド４ａから切断・読出電圧が供給される。電気ヒューズ１０ａの他端は、トランジスタＮ１のドレインが接続され、トランジスタＮ１は、ゲートにセレクタ１１からの選択信号ＣＮＴ１が供給され、ソースが接地されている。同様に、電気ヒューズ１０ｂの他端は、トランジスタＮ２のドレインに接続され、トランジスタＮ２は、ゲートにセレクタ１１からの選択信号ＣＮＴ２が供給され、ソースが接地されている。
【００３７】
トランジスタＮ１は、ゲートにハイレベルが入力されると、オンとなって電気ヒューズ１０ａの他端とＧＮＤを接続する。トランジスタＮ２は、ゲートにハイレベルが入力されると、オンとなって電気ヒューズ１０ｂの他端とＧＮＤを接続する。
【００３８】
トランジスタＮ３は、ドレインが電気ヒューズ１０ａとトランジスタＮ１間のノードＣに接続され、ゲートに１ショットパルス発生器１２からの１ショットパルスが供給され、ソースがラッチ１３ａの入力端に接続されている。トランジスタＮ４は、ドレインが電気ヒューズ１０ｂとトランジスタＮ２間のノードＤに接続され、ゲートに１ショットパルス発生器１２からの１ショットパルスが供給され、ソースがラッチ１３ｂの入力端に接続されている。
【００３９】
トランジスタＮ５は、ドレインに入出力パッド４ｄから電源電圧ＶＤＤが供給され、ゲートに１ショットパルス発生器１２からの１ショットパルスが供給され、ソースがトランジスタＮ３とラッチ１３ａ間のノードＡに接続されている。トランジスタＮ６は、ドレインに入出力パッド４ｄから電源電圧ＶＤＤが供給され、ゲートに１ショットパルス発生器１２からの１ショットパルスが供給され、ソースがトランジスタＮ４とラッチ１３ｂ間のノードＢに接続されている。
【００４０】
トランジスタＮ３は、ゲートにハイレベルが入力されると、オンとなりノードＣとノードＡとを接続する。トランジスタＮ４は、ゲートにハイレベルが入力されると、オンとなりノードＤとノードＢを接続する。トランジスタＮ５は、ゲートにハイレベルが入力されると、オンとなり電源電圧ＶＤＤとノードＡを接続する。トランジスタＮ６は、ゲートにハイレベルが入力されると、オンとなり電源電圧ＶＤＤとノードＢを接続する。
【００４１】
ラッチ１３ａは、トランジスタＮ３とトランジスタＮ５間のノードＡ（論理点）の信号が入力され、入出力パッド４ｅから入力されるラッチクロックに同期して、ノードＡの信号レベル（論理レベル）を保持し出力する。ラッチ１３ｂは、トランジスタＮ４とトランジスタＮ６間のノードＢ（論理点）の信号が入力され、入出力パッド４ｅから入力されるラッチクロックにしたがって、ノードＢの信号レベル（論理レベル）を保持し出力する。
【００４２】
ＯＲ回路１４は、ラッチ１３ａとラッチ１３ｂの出力信号が入力され、ＯＲ演算の結果を出力する。すなわち、ＯＲ回路１４は、少なくともラッチ１３ａとラッチ１３ｂのいずれかの出力がハイレベルの場合、ハイレベルを出力し、両方の出力がローレベルの場合、ローレベルを出力する。尚、ＯＲ回路と同様の演算を行う回路であれば、ＯＲ回路１４の代わりに他の回路を設けてもよい。
【００４３】
次に、図３のフローチャートを用いて、本実施形態にかかる不良セルの救済方法について説明する。この救済方法では、ウェハテストなどのテスト工程において、テストによって不良セルを検出し、検出された不良セルを救済する。尚、本実施形態では、ヒューズを電気的に切断することで不良セルを救済するため、ウェハ状態以外、例えば、組み立て後の状態などにおいても以下のテストと不良セルの救済が可能である。組み立て後のテストにおいても不良セルを救済できるため、より歩留まりを向上することができる。
【００４４】
まず、テスタによってメモリセルのテストが行われる（Ｓ３０１）。例えば、テスタは、半導体装置１００の入出力パッド４にプロービングし、テストパターンを入力して、メモリセルの書き込みや読み出し等が正常に行われるかテストする。
【００４５】
次いで、テスタは、救済対象のセルが有るかどうか判定する（Ｓ３０２）。ここでは、Ｓ３０１のテストの結果、異常が検出された不良セルが存在した場合、救済対象セルありと判定され、異常が検出されない場合、救済対象セルなしと判定される。Ｓ３０２において、救済対象のセルが無いと判定された場合、ヒューズの切断・救済が必要ないため、メモリセルのテストは正常に終了する。
【００４６】
Ｓ３０２において、救済対象のセルが有ると判定された場合、ヒューズ切断シーケンス（Ｓ３０３〜Ｓ３０６）と、不良セル救済シーケンス（Ｓ３０７〜Ｓ３１０）が行われる。
【００４７】
ヒューズ切断シーケンスでは、まず、テスタにおいて、不良セルの情報が取得される（Ｓ３０３）。すなわち、テスタは、テストが失敗した全ての不良セルのアドレスをテスタ内部に保持しており、この不良セルのアドレスを順に取得する。
【００４８】
次いで、不良セルに対応したヒューズが切断される（Ｓ３０４）。後述するように、ヒューズ切断・読出回路１では、テスタによって、入出力パッド４ａに切断用の電圧が印加され、入出力パッド４ｂに不良セルのアドレスを示すデータ信号が入力されると、不良セルに対応した電気ヒューズ１０ａ，１０ｂに電流を流し切断する。
【００４９】
次いで、テスタは、全ての不良セルについてヒューズの切断が完了したかどうか判定する（Ｓ３０５）。Ｓ３０５において、ヒューズの切断が完了していないと判定された場合、次の不良セルの情報を取得し選択して（Ｓ３０６）、この不良セルに対応したヒューズが切断される（Ｓ３０４）。すなわち、全ての不良セルについてヒューズの切断が完了するまで、Ｓ３０６の不良セルの選択と、Ｓ３０４のヒューズの切断を繰り返す。
【００５０】
Ｓ３０５において、ヒューズの切断が完了していると判定された場合、不良セル救済シーケンスが行われる。不良セル救済シーケンスでは、まず、テスタによって、入出力パッド４ｃから冗長セル制御信号としてハイレベルが入力される（Ｓ３０７）。
【００５１】
そうすると、ヒューズ切断・読出回路１と切替回路２によって、不良セルの切替が行われる（Ｓ３０８）。すなわち、後述するように、ヒューズ切断・読出回路１において、ヒューズの切断状態が読み出され、切替信号が生成されて、切替回路２において、切替信号にしたがって不良セルを冗長セルに切り替える。
【００５２】
次いで、テスタによって、再テストが行われる（Ｓ３０９）。すなわち、テスタは、不良セルを冗長セルに切り替えた部分が正常に動作するかどうかテストする。
【００５３】
次いで、テスタは、再テストの結果さらに不良セルが有るかどうか判定する（Ｓ３１０）。すなわち、切り替えた冗長セルの部分にも異常があるかどうか判定する。Ｓ３１０において、不良セルが無いと判定された場合、不良セルが救済されているため正常終了（Ｐａｓｓ）し、その後、半導体装置は良品として扱われる。しかし、不良セルが有ると判定された場合、不良セルの救済が失敗しているため異常終了（Ｆａｉｌ）し、その後、半導体装置は不良品として扱われる。
【００５４】
次に、図４のタイミングチャートを用いて、本実施形態にかかるヒューズの切断・読み出し方法について説明する。尚、図４において、ヒューズの切断期間の動作は、図３のＳ３０４に対応しており、ヒューズの読み出し期間の動作は、図３のＳ３０７，Ｓ３０８に対応している。
【００５５】
ヒューズを切断する場合、まず、図４（ａ）に示されるように、入出力パッド４ａに切断・読出電圧として任意の電圧（切断電圧）が印加される。このとき印加される切断電圧は、電気ヒューズ１０ａ，１０ｂの切断に必要な電圧でＧＮＤよりも十分高い電圧であり、例えば、電源電圧ＶＤＤよりも高く、２Ｖや３Ｖである。
【００５６】
次いで、図４（ｂ）に示されるように、入出力パッド４ｂに不良セルのアドレスを示すデータ信号が入力される。そうすると、ヒューズ切断・読出回路１では、セレクタ１１が、不良セルに対応した電気ヒューズ１０ａ，１０ｂを切断するため、トランジスタＮ１，Ｎ２の選択信号ＣＮＴ１，ＣＮＴ２をハイレベルにし、トランジスタＮ１，Ｎ２がオンとなる。このとき、冗長セル制御信号は、ローレベルであり、１ショットパルスが生成されないため、トランジスタＮ３〜Ｎ６はオフである。
【００５７】
したがって、入出力パッド４ａから電気ヒューズ１０ａ−トランジスタＮ１の順にＧＮＤへ電流が流れるとともに、電気ヒューズ１０ｂ−トランジスタＮ２の順にＧＮＤへ電流が流れることになり、電気ヒューズ１０ａ，１０ｂが溶断によって切断される。つまり、本実施形態では、並列に接続された電気ヒューズ１０ａ，１０ｂを一度に選択した後、一度に切断し効率化を図っている。
【００５８】
尚、このとき、不良の無いメモリセルについては、対応する電気ヒューズの切断トランジスタをオフにしておき、電気ヒューズを切断しない。
【００５９】
次に、ヒューズの切断が完了し切断状態を読み出す場合、図４（ａ），（ｂ）に示されるように、切断・読出電圧としてローレベル（ＧＮＤ）の読出電圧が印加され、データ信号の入力が停止される。このため、セレクタ１１からの選択信号ＣＮＴ１，ＣＮＴ２がローレベルとなり、トランジスタＮ１，Ｎ２がオフとなる。
【００６０】
次いで、図４（ｃ）に示されるように、入出力パッド４ｃに冗長セル制御信号としてハイレベルが入力される。そうすると、図４（ｄ）に示されるように、１ショットパルス発生器１２から、冗長セル制御信号に応じて１ショットパルスが出力される。１ショットパルスは、冗長セル制御信号とほぼ同じタイミングで立ち上がり、所定の期間経過後、立ち下がる。この１ショットパルスがハイレベルの期間、トランジスタＮ３〜Ｎ６がオンとなる。
【００６１】
そうすると、電気ヒューズ１０ａ，１０ｂの切断状態によって、ノードＡ，Ｂの電圧が切り替わる。電気ヒューズ１０ａ，１０ｂが非切断状態（未切断や切断不良時）の場合、入出力パッド４ｄ−入出力パッド４ａ間に電流パスが形成され、入出力パッド４ｄからトランジスタＮ５−トランジスタＮ３−電気ヒューズ１０ａの順に入出力パッド４ａへ電流が流れ、入出力パッド４ｄからトランジスタＮ６−トランジスタＮ４−電気ヒューズ１０ｂの順に入出力パッド４ａへ電流が流れる。したがって、電気ヒューズ１０ａ，１０ｂが非切断状態の場合、ノードＡ，Ｂはローレベル（ＧＮＤ）となる。
【００６２】
電気ヒューズ１０ａ，１０ｂが切断状態（完全に切断されている時）の場合、トランジスタＮ３−入出力パッド４ａ間が切り離され、トランジスタＮ４−入出力パッド４ａ間が切り離されるため、入出力パッド４ｄ−入出力パッド４ａ間に電流パスが形成されず、ノードＡ，Ｂはハイレベル（ＶＤＤ）となる。
【００６３】
次いで、ノードＡ，Ｂの論理レベルが確定すると、図４（ｅ）に示されるように、入出力パッド４ｅからラッチクロックが入力される。例えば、このラッチクロックは、１ショットパルス発生器１２やトランジスタＮ３〜Ｎ６の動作時間を考慮して、冗長セル制御信号よりも遅延させて入力する。これにより、ラッチ１３ａ，１３ｂに正確な切断状態をラッチさせる。尚、このラッチクロックは、外部から入力せずに、内部で生成してもよい。例えば、ラッチクロックは、冗長セル制御信号からインバータなどの遅延素子を介して生成することができる。
【００６４】
ラッチクロックが入力されると、図４（ｆ）に示されるように、ラッチ１３ａ，１３ｂは、ラッチクロックの立ち上がりのタイミングで、ノードＡ，Ｂの論理レベルを保持し、ラッチ１３ａ，１３ｂの保持状態がＯＲ回路１４から切替信号として出力される。電気ヒューズ１０ａ，１０ｂのいずれかが切断されていれば、ノードＡもしくはノードＢのいずれかがハイレベルとなり、ＯＲ回路１４から切替信号としてハイレベルが出力される。
【００６５】
ここでは、１ショットパルスの期間（パルス幅）を、ラッチ１３ａ，１３ｂのデータ保持に必要な所要期間と動作マージンを含む期間とする。１ショットパルスの期間は、トランジスタＮ３〜Ｎ６がオンし、ノードＡ，Ｂのレベルが固定されているため、電気ヒューズの切断状態に応じた論理レベルを確実にラッチすることができる。例えば、１ショットパルスのパルス幅は、１ｍｓｅｃ以下である。
【００６６】
本実施形態では、並列に接続された電気ヒューズ１０ａ，１０ｂを一度に効率よく読み出し、切替信号を生成している。ラッチ１３ａ，１３ｂによりデータ保持が完了した後、１ショットパルスが立ち下がり、トランジスタＮ３〜Ｎ６がオフするが、ラッチ１３ａ，１３ｂによって切替信号がそのまま出力される。尚、１ショットパルスが立ち下がった後は、冗長セル制御信号をローレベルにしてもよい。
【００６７】
尚、この例では、テスト工程において、冗長セル制御信号を外部から所定のタイミングで投入しているが、製品出荷後の実動作では、冗長セル制御信号を半導体装置のパワーオンリセット信号と兼用することができる。これにより、不良セル救済専用の制御フローを追加することなく、電源投入後、自動的に不良セルの救済を行うことができる。
【００６８】
以上のように、本実施形態では、並列に接続された複数の電気ヒューズの切断状態に応じて、不良セルの救済を行うようにした。ヒューズには、切断時に完全に切断されない場合や、切断後に熱によるヒューズの再結晶化によって再癒着する場合など切断不良が生じるが、複数の電気ヒューズのいずれかが切断されていれば、不良セルの切替を行うため、切断不良による問題の発生率を抑えることができる。したがって、ヒューズの切断不良による回路の誤動作を防止し、冗長セルへの切り替えを確実に行うことができるため、半導体装置の歩留まりを向上することができる。
【００６９】
また、本実施形態では、従来例のようなレーザヒューズではなく、電流により溶断させる電気ヒューズを用いている。このため、テスト工程において、テスト装置とレーザ装置間を移送する必要が無くなるとともに、外部からの任意の印加電圧とセレクタの状態を変えるデータ信号などの電気的制御信号によって、ヒューズの切断・読み出しが可能となる。これにより、ウェハ状態で実施するメモリテストの中に不良セルの救済フローを組み込むことができる。また、ヒューズの切断は、電流によって瞬間的に行われるため、１本当たりの切断所要時間は数十ｍｓｅｃで可能である。したがって、テスト工程において冗長セルの救済を行うときの作業フローを簡略化し、作業時間を削減することができ、製造コストを抑えることができる。
【００７０】
また、レーザヒューズではレイアウト上の制約があったが、電気ヒューズを用いるため、ヒューズの上層にもレイアウトが可能となり、レイアウト上の制約が低減されるため、チップ面積の削減を図ることができる。
【００７１】
さらに、本実施形態では、ヒューズの切断・読み出しを行うための電流パスは全てトランジスタによって制御されており、一度ヒューズから読み出した後は、ヒューズを通る電流パスによらず、ラッチの状態によって不良セルの救済が行われる。このため、半導体装置の実使用時には、ヒューズや抵抗を介して電流を流す必要がないため、消費電流を削減することができる。
【００７２】
発明の実施の形態２．
次に、本発明の実施の形態２にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、直列に接続された複数の電気ヒューズを電流により切断し、いずれかの電気ヒューズが切断されている場合に、該当する不良セルを冗長セルに切り替えることを特徴としている。
【００７３】
本実施形態にかかる半導体装置の構成については、図１と同様であり、説明を省略する。ここでは、図５を用いて、本実施形態にかかるヒューズ切断・読出回路１の構成について説明する。尚、図５において、図２と同一の符号を付されたものは同様の要素である。
【００７４】
図に示されるように、ヒューズ切断・読出回路１は、電気ヒューズ１０ａ，１０ｂ、セレクタ１１ａ〜１１ｃ、切断回路２１、切替信号生成回路２２を備えている。
【００７５】
電気ヒューズ１０ａ，１０ｂは、直列に接続されている。直列に接続する電気ヒューズの数は、これに限らず任意の数でもよい。セレクタ１１ａ，１１ｂは、入力されるデータ信号（選択信号）に応じて、不良セルに対応する電気ヒューズ１０ａ，１０ｂを切断するために、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８を選択し制御する。セレクタ１１ｃは、電気ヒューズ１０ａ，１０ｂの切断状態を読み出すために、トランジスタＰ１を選択し制御する。
【００７６】
切断回路２１は、電気ヒューズを切断するためのトランジスタ（切断トランジスタ）Ｎ１，Ｎ２，Ｎ７，Ｎ８を有している。トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８は、Ｎチャネル型のＭＯＳトランジスタであり、それぞれ選択信号ＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４によりオン・オフが制御されている。
【００７７】
切替信号生成回路２２は、１ショットパルス発生器１２、トランジスタ（読出トランジスタ）Ｎ４，Ｎ６，Ｐ１、ラッチ１３ｂを有している。トランジスタＮ４，Ｎ６は、Ｎチャネル型のＭＯＳトランジスタであり、トランジスタＰ１は、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＰ１は、選択信号ＣＮＴ５によりオン・オフ制御されている。本実施形態では、電気ヒューズ１０ａ，１０ｂが直列に接続され、ヒューズを通る電流パスが１本のため、実施の形態１にあったトランジスタＮ３，Ｎ５，ラッチ１３ａ，ＯＲ回路１４を設けなくてよい。
【００７８】
ここで、ヒューズ切断・読出回路１の各構成要素の接続関係について説明する。入出力パッド４ａとＧＮＤとの間に、電気ヒューズ１０ａと電気ヒューズ１０ｂが、直列に接続されている。入出力パッド４ａからＧＮＤに向かって、トランジスタＮ７，電気ヒューズ１０ａ，１０ｂ，トランジスタＮ２の順に直列に接続されている。トランジスタＮ７とトランジスタＰ１は並列に接続され、トランジスタＮ７，電気ヒューズ１０ａとトランジスタＮ８は並列に接続され、電気ヒューズ１０ｂ，トランジスタＮ２とトランジスタＮ１は並列に接続されている。
【００７９】
すなわち、トランジスタＮ７は、ドレインに入出力パッド４ａから切断・読出電圧が供給され、ゲートにセレクタ１１ｂからの選択信号ＣＮＴ３が供給され、ソースが電気ヒューズ１０ａの一端に接続されている。電気ヒューズ１０ａの他端と電気ヒューズ１０ｂの一端が接続されている。トランジスタＮ２は、ドレインが電気ヒューズ１０ｂの他端に接続され、ゲートにセレクタ１１ａからの選択信号ＣＮＴ２が供給され、ソースが接地されている。
【００８０】
トランジスタＰ１は、ソースが入出力パッド４ａに接続され、ゲートにセレクタ１１ｃからの選択信号ＣＮＴ５が供給され、ドレインがトランジスタＮ７と電気ヒューズ１０ａ間のノードＦに接続されている。トランジスタＮ８は、ドレインが入出力パッド４ａに接続され、ゲートにセレクタ１１ｂからの選択信号ＣＮＴ４が供給され、ソースが電気ヒューズ１０ａと電気ヒューズ１０ｂ間のノードＥに接続されている。トランジスタＮ１は、ドレインがノードＥに接続され、ゲートにセレクタ１１ａからの選択信号ＣＮＴ１が供給され、ソースが接地されている。
【００８１】
トランジスタＮ１は、ゲートにハイレベルが入力されると、オンとなり電気ヒューズ１０ａの他端とＧＮＤと接続する。トランジスタＮ２は、ゲートにハイレベルが入力されると、オンとなり電気ヒューズ１０ｂの他端とＧＮＤと接続する。トランジスタＮ７は、ゲートにハイレベルが入力されると、オンとなり入出力パッド４ａと電気ヒューズ１０ａの一端を接続する。トランジスタＮ８は、ゲートにハイレベルが入力されると、オンとなり入出力パッド４ａと電気ヒューズ１０ｂの一端を接続する。トランジスタＰ１は、ゲートにローレベルが入力されると、オンとなり入出力パッド４ａと電気ヒューズ１０ａの一端を接続する。
【００８２】
トランジスタＮ４，Ｎ６、１ショットパルス発生器１２、ラッチ１３ｂについては、実施の形態１と同様に接続されている。また、本実施形態では、ＯＲ回路などを介さずにラッチ１３ｂから直接、切替信号が出力される。
【００８３】
次に、ヒューズの切断・読み出し方法について説明する。まず、入出力パッド４ａに切断・読出電圧として任意の電圧（切断電圧）が印加され、入出力パッド４ｂにデータ信号が入力される。
【００８４】
そうすると、セレクタ１１ａ，１１ｂによって、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８，Ｐ１が制御され、電気ヒューズ１０ａが切断された後、電気ヒューズ１０ｂが切断される。すなわち、データ信号を入力し、セレクタ１１ａ，１１ｂによって、選択信号ＣＮＴ１，ＣＮＴ３をハイレベルにし、トランジスタＮ１，Ｎ７がオンとなり、トランジスタＮ２，Ｎ８，Ｐ１がオフとなる。このとき、冗長セル制御信号は、ローレベルであり、１ショットパルスが生成されないため、トランジスタＮ４，Ｎ６はオフである。したがって、入出力パッド４ａからトランジスタＮ７−電気ヒューズ１０ａ−トランジスタＮ１の順にＧＮＤへ電流が流れ、電気ヒューズ１０ａが溶断によって切断される。
【００８５】
次に、データ信号を変化させて、セレクタ１１ａ，１１ｂによって、選択信号ＣＮＴ２，ＣＮＴ４をハイレベルにし、トランジスタＮ２，Ｎ８がオンとなり、トランジスタＮ１，Ｎ７，Ｐ１がオフとなる。したがって、入出力パッド４ａからトランジスタＮ８−電気ヒューズ１０ｂ−トランジスタＮ２の順にＧＮＤへ電流が流れ、電気ヒューズ１０ｂが溶断によって切断される。つまり、本実施形態では、直列に接続された電気ヒューズ１０ａ，１０ｂを１つずつ順次選択し、選択順に確実に切断している。
【００８６】
次に、ヒューズの切断が完了し切断状態を読み出す場合、切断・読出電圧としてローレベル（ＧＮＤ）の読出電圧が印加され、セレクタ１１ａ，１１ｂへデータ信号の入力が停止されて、トランジスタＮ１，Ｎ２，Ｎ７，Ｎ８がオフとなる。このとき、セレクタ１１ｃへは、データ信号が入力され、選択信号ＣＮＴ５がローレベルとなり、トランジスタＰ１がオンとなる。尚、トランジスタＰ１は、セレクタ１１ｃではなく、１ショットパルスの反転信号などで制御されてもよい。
【００８７】
次いで、実施の形態１と同様に、冗長セル制御信号にハイレベルが入力されると、１ショットパルス発生器１２から１ショットパルスが出力され、トランジスタＮ４，Ｎ６がオンとなり、電気ヒューズ１０ａ，１０ｂの切断状態に応じて切替信号が生成される。本実施形態では、直列に接続された電気ヒューズ１０ａ，１０ｂを一度に効率よく読み出し、切替信号を生成する。
【００８８】
電気ヒューズ１０ａ，１０ｂの両方が非切断状態（未切断や切断不良時）の場合、入出力パッド４ｄ−入出力パッド４ａ間に電流パスが形成され、入出力パッド４ｄからトランジスタＮ６−トランジスタＮ４−電気ヒューズ１０ｂ，１０ａ−トランジスタＰ１の順に入出力パッド４ａへ電流が流れる。したがって、電気ヒューズ１０ａ，１０ｂが非切断状態の場合、ノードＢはローレベル（ＧＮＤ）となり、ラッチ１３ｂでラッチされて切替信号としてローレベルが出力される。
【００８９】
電気ヒューズ１０ａ，１０ｂのいずれかが切断状態（完全に切断されている時）の場合、トランジスタＮ４−トランジスタＰ１間が切り離されるため、入出力パッド４ｄ−入出力パッド４ａ間に電流パスが形成されず、ノードＢはハイレベル（ＶＤＤ）となり、ラッチ１３ｂでラッチされて切替信号としてハイレベルが出力される。
【００９０】
以上のように、本実施形態では、直列に接続された複数の電気ヒューズの切断状態に応じて、不良セルの救済を行うようにした。これにより、実施の形態１と同様に、切断不良による誤動作を防止することができる。また、電気ヒューズを用いることで、テストの作業時間短縮や、チップ面積の削減を図ることができる。
【００９１】
その他の発明の実施の形態．
尚、上述の例では、ヒューズによって不良セルを救済する切替信号を生成する回路について説明したが、これに限らず、図２や図５の回路を、ヒューズの切断に基づいて被制御対象を制御する制御信号を生成する制御信号生成回路としてもよい。
【００９２】
また、上述の例では、ヒューズ切断・読出回路１へ入力される信号は、入出力パッド４を介して外部から入力されているが、各信号を半導体装置１００の内部で生成し、ヒューズ切断・読出回路１へ入力してもよい。すなわち、半導体装置１００の内部にメモリセルをテストするＢＩＳＴ（Built In Self Test）回路を設け、半導体装置１００内で、メモリセルのテストを行い、テスト結果により不良セルのアドレスを特定し、ヒューズ切断、不良セルの救済を自動的に行うようにしてもよい。
【００９３】
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明にかかる半導体装置の構成図である。
【図２】本発明にかかるヒューズ切断・読出回路の構成図である。
【図３】本発明にかかる救済方法を示すフローチャートである。
【図４】本発明にかかるヒューズ切断・読み出し動作を示すタイミングチャートである。
【図５】本発明にかかるヒューズ切断・読出回路の構成図である。
【図６】従来の半導体装置の構成図である。
【図７】従来の半導体装置の構成図である。
【符号の説明】
【００９５】
１  ヒューズ切断・読出回路
２  切替回路
４  入出力パッド
１０ａ，１０ｂ  電気ヒューズ
１１  セレクタ
１２  １ショットパルス発生器
１３ａ，１３ｂ  ラッチ
１４  ＯＲ回路
２１  切断回路
２２  切替信号生成回路
３０  メモリセルアレイ
３１  通常セル領域
３２  冗長セル領域
Ｎ１〜Ｎ８，Ｐ１  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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