(57)【要約】【課題】ＳＢＳＩ法によって半導体基板上にバックゲート構造やダブルゲート構造を形成する際に、半導体層のエッチング残りを防止できるようにした半導体装置の製造方法を提供する。【解決手段】半導体基板１１上に形成される第１ＳｉＧｅ層１２ａのＧｅ濃度を、その上方に形成される第２ＳｉＧｅ層１３ａのＧｅ濃度より低く設定することで、第１ＳｉＧｅ層１２ａと第２ＳｉＧｅ層１３ａのエッチングレートをほぼ同じにする。このような構成であれば、Ｓｉ層の増速エッチングや、ＳｉＧｅ層１３ａのエッチング残り等を防止しつつ、多層構造のＳｉＧｅ層１２ａ、１３ａの選択エッチングが可能である。【選択図】図１
2007266390.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層とエッチングレートが同じ又は、前記第１半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第４半導体を前記第３半導体層上に形成する工程と、  
前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層とを貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層と前記第４半導体層とを支持する支持体を前記第１溝内に形成する工程と、
前記支持体を形成した後で前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１半導体層を形成する工程では、当該第１半導体層を前記第３半導体層よりも厚く形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１半導体層及び前記第３半導体層はそれぞれシリコンゲルマニウム（ＳｉＧｅ）であり、前記第２半導体層及び前記第４半導体層はそれぞれシリコン（Ｓｉ）であり、
前記第１半導体層のゲルマニウム（Ｇｅ）濃度は、前記第３半導体層のＧｅ濃度よりも低いことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングする前に、前記第２半導体層にｐ型不純物を導入する工程、を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
シリコン（Ｓｉ）基板上に第１シリコンゲルマニウム（ＳｉＧｅ）層を形成する工程と、
前記第１ＳｉＧｅ層上に第１Ｓｉ層を形成する工程と、
前記第１Ｓｉ層上に前記第１ＳｉＧｅ層よりもゲルマニウム（Ｇｅ）濃度が高い第２ＳｉＧｅ層を形成する工程と、
前記第２ＳｉＧｅ層上に第２Ｓｉ層を形成する工程と、
前記第２Ｓｉ層と、前記第２ＳｉＧｅ層と、前記第１Ｓｉ層及び前記第１ＳｉＧｅ層を貫通して前記Ｓｉ基板を露出させる第１溝を形成する工程と、
前記第１Ｓｉ層と前記第２Ｓｉ層とを支持する支持体を前記第１溝内に形成する工程と、
前記支持体を形成した後で前記第２Ｓｉ層下から前記第２ＳｉＧｅ層を露出させると共に、前記第１Ｓｉ層下から前記第１ＳｉＧｅ層を露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１ＳｉＧｅ層と前記第２ＳｉＧｅ層とをエッチングすることによって、前記Ｓｉ基板と前記第１Ｓｉ層との間に第１空洞部を形成すると共に、前記第１Ｓｉ層と前記第２Ｓｉ層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１ＳｉＧｅ層のＧｅ濃度を、組成比でＳｉＧｅの２０％以上、４０％以下の範囲内に設定することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２ＳｉＧｅ層のＧｅ濃度を、組成比でＳｉＧｅの３０％以上、７０％以下の範囲内に設定することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上に形成する工程と、
前記第１半導体層と前記第３半導体層の両方よりもエッチングレートが小さな第４半導体を前記第３半導体層上に形成する工程と、  
前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層とを貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層と前記第４半導体層とを支持する支持体を前記第１溝内に形成する工程と、
前記支持体を形成した後で前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層にｐ型不純物を導入する工程と、
前記ｐ型不純物を導入した後で、前記第１半導体層と前記第３半導体層とを前記第２溝を介してエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、
前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＳＢＳＩ法によって半導体基板上にバックゲート構造やダブルゲート構造を形成する際に、半導体層のエッチング残りを防止できるようにした技術に関する。
【背景技術】
【０００２】
ユビキタス社会を支える半導体装置には、一層の高速化、高機能化と低消費電力化の実現が求められている。両者は一般にトレードオフの関係にありその両立は難しいが、ＳＯＩはＢｕｌｋ−Ｓｉに対して、高速化と低消費電力化を実現しうるデバイスとして期待されて久しい。
一方、バックゲート構造を有するＳＯＩ素子（即ち、ＳＯＩ基板に形成されるＭＩＳ型トランジスタ等の素子）は、バックゲートバイアスにより、閾値電圧を制御し、待機時の消費電力の低減と動作速度の確保を両立する技術として注目されている。又、ダブルゲート電極を有するＳＯＩ素子では短チャンネル効果の抑制のほか、理想的なＳ値（サブスレショルド領域の傾き）が実現できることが知られており、低電圧化による更なる低消費電力化の手段として注目されている。
【０００３】
しかし、このようなＳＯＩ素子は、ＳＯＩ基板の価格がＢｕｌｋ−Ｓｉ基板に比べてかなり高価で、その全面的な普及には到っていないのが実情である。
即ち、ＳＯＩ基板の製造方法としては、埋め込み絶縁膜層（Ｂｏｘ層）を、酸素のイオン注入で形成する方法や２枚のＳｉ基板の張り合わせ（例えば、特許文献１参照。）により形成されていた。従来の酸素イオン注入法では、高濃度の酸素イオン注入が必要で、注入時間が長く、経済的でない上、Ｂｏｘ層、ＳＯＩ層ともにその品質に課題がある。また、従来の２枚のＳｉ基板を張り合わせる方法では、Ｓｉ基板を２枚必要とする。片方のＳｉ基板を数回再利用する等の工夫は見られるものの、材料費、加工費の観点から、Ｂｕｌｋ−Ｓｉ基板と比べて高価な物にならざるを得ないのが実情である。
そこで、１枚のＢｕｌｋ−Ｓｉ基板を用いて、低コストなＳＯＩ基板を製造する方法が提案された（例えば、非特許文献１参照。）。この方法はＳＢＳＩ法とも呼ばれ、Ｓｉ／ＳｉＧｅ／Ｓｉ基板を積層し、ＳｉＧｅ層のみを選択的にエッチング除去し、上下に露出したＳｉ層を熱酸化したＳｉＯ２層で埋めることでＢｏｘ層を形成する技術である。
【特許文献１】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＢＳＩ法では、Ｓｉ基板上に、Ｓｉ／ＳｉＧｅ層を複数積層することで、上部のＳｉ層をＳＯＩ素子を形成する半導体層として、又、下部のＳｉ層をバックゲート電極、若しくはダブルゲート電極として使用する事が可能となる。
しかしながら、本発明者は、ＳＢＳＩ法においてＳｉ／ＳｉＧｅ層を複数積層すると、ＳｉＧｅ層の選択エッチング時に、上部のＳｉＧｅ層のエッチングレートが下部のＳｉＧｅ層のエッチングレートと比べて小さく、上部のＳｉＧｅ層にエッチング残りが発生しやすい、という課題に気がついた。上部のＳｉＧｅ層にエッチング残りが生じると、そこに形成されるＢＯＸ層の厚さや品質に問題が生じる可能性がある他、トランジスタを形成するＳｉ層がＧｅに汚染される等の課題があった。
【０００５】
そこで、この発明はこのような事情に鑑みてなされたものであって、ＳＢＳＩ法によって半導体基板上にバックゲート構造やダブルゲート構造を形成する際に、半導体層のエッチング残りを防止できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層とエッチングレートが同じ又は、前記第１半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第４半導体を前記第３半導体層上に形成する工程と、前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層とを貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層と前記第４半導体層とを支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含むことを特徴とするものである。
【０００７】
このような構成であれば、第１空洞部と第２空洞部とをほぼ同時に完成させることができるので、第３半導体層のエッチング残りを防止することができる。従って、第１、第２空洞部内に、膜質が良好で所望の厚さを有する第１、第２絶縁層をそれぞれ形成することができる。これにより、例えば、第２半導体層がバックゲート電極やダブルゲート電極として使用される素子の閾値制御性を向上させることが可能である。
【０００８】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第１半導体層を形成する工程では、当該第１半導体層を前記第３半導体層よりも厚く形成することを特徴とするものである。
このような構成であれば、第１絶縁層を厚く形成すると共に、第２絶縁層を薄く形成することができる。従って、第２半導体層と半導体基板とのカップリング容量（即ち、寄生容量）を少なくすることができる。また、例えば、第２半導体層をバックゲート電極やダブルゲート電極として使用する場合には、その上に形成される素子の閾値を低電圧で制御することができる。
【０００９】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記第１半導体層及び前記第３半導体層はそれぞれシリコンゲルマニウム（ＳｉＧｅ）であり、前記第２半導体層及び前記第４半導体層はそれぞれシリコン（Ｓｉ）であり、前記第１半導体層のゲルマニウム（Ｇｅ）濃度は、前記第３半導体層のＧｅ濃度よりも低いことを特徴とするものである。
【００１０】
このような構成であれば、Ｇｅ濃度が高いほどＳｉＧｅ層のエッチングレートを高めることができるため、Ｇｅ濃度が高い第２ＳｉＧｅ層（即ち、上部のＳｉＧｅ層）のエッチングが早く進み、結果としてエッチング残りを防止することができる。特に前記第１半導体層のエッチングが先に終了した場合、前期第３半導体層のエッチングが極端に遅くなることから、上記構成により、前記第３半導体層のエッチンぐレート高め、第３半導体層のエッチングが先に終了するようにしておくことが肝要である。結果として、第１、第２空洞部内に、膜質が良好で所望の厚さを有する第１、第２絶縁層をそれぞれ形成することができる。これにより、例えば、第１Ｓｉ層（即ち、下部のＳｉ層）がバックゲート電極やダブルゲート電極として使用されるＳＯＩ素子の閾値制御性を向上させることが可能である。
【００１１】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の半導体装置の製造方法において、前記第２溝を介して前記第１半導体層と前記第３半導体層とをエッチングする前に、前記第２半導体層にｐ型不純物を導入する工程、を含むことを特徴とするものである。
このような構成であれば、第２半導体層から第３半導体層にホールが供給されるので、第３半導体層をエッチングされ易くする（即ち、エッチングレートを大きくする）ことが可能である。
【００１２】
〔発明５〕  発明５の半導体装置の製造方法は、シリコン（Ｓｉ）基板上に第１シリコンゲルマニウム（ＳｉＧｅ）層を形成する工程と、前記第１ＳｉＧｅ層上に第１Ｓｉ層を形成する工程と、前記第１Ｓｉ層上に前記第１ＳｉＧｅ層よりもゲルマニウム（Ｇｅ）濃度が高い第２ＳｉＧｅ層を形成する工程と、前記第２ＳｉＧｅ層上に第２Ｓｉ層を形成する工程と、前記第２Ｓｉ層と、前記第２ＳｉＧｅ層と、前記第１Ｓｉ層及び前記第１ＳｉＧｅ層を貫通して前記Ｓｉ基板を露出させる第１溝を形成する工程と、前記第１Ｓｉ層と前記第２Ｓｉ層とを支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で前記第２Ｓｉ層下から前記第２ＳｉＧｅ層を露出させると共に、前記第１Ｓｉ層下から前記第１ＳｉＧｅ層を露出させる第２溝を形成する工程と、前記第２溝を介して前記第１ＳｉＧｅ層と前記第２ＳｉＧｅ層とをエッチングすることによって、前記Ｓｉ基板と前記第１Ｓｉ層との間に第１空洞部を形成すると共に、前記第１Ｓｉ層と前記第２Ｓｉ層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含むことを特徴とするものである。
【００１３】
このような構成であれば、第２ＳｉＧｅ層のエッチングレートを、第１ＳｉＧｅ層と同じか、または、それ以上に大きくすることができるので、第１空洞部と第２空洞部とをほぼ同時に完成させることができる。
従って、第２ＳｉＧｅ層のエッチング残りや、Ｓｉの増速エッチング（Ｓｉ層の増速エッチングとは、Ｓｉをエッチング液中に浸漬すると、一定時間を経過した後でＳｉのエッチングレートが急激に上昇する現象のことである。）を防止しつつ、多層構造のＳｉＧｅ層をエッチングすることが可能である。これにより、例えば、第１Ｓｉ層がバックゲート電極やダブルゲート電極として使用されるＳＯＩ素子の閾値制御性を向上させることが可能である。
【００１４】
〔発明６〕  発明６の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記第１ＳｉＧｅ層のＧｅ濃度を、組成比でＳｉＧｅの２０％以上、４０％以下の範囲内に設定することを特徴とするものである。
このような構成であれば、第１ＳｉＧｅ層をエッチングされにくくする（即ち、エッチングレートを小さくする）ことができる。
【００１５】
〔発明７〕  発明７の半導体装置の製造方法は、発明５の半導体装置の製造方法において、前記第２ＳｉＧｅ層のＧｅ濃度を、組成比でＳｉＧｅの３０％以上、７０％以下の範囲内に設定することを特徴とするものである。
このような構成であれば、第１ＳｉＧｅ層に対して、第２ＳｉＧｅ層のエッチングレートを高くすることができ、第２ＳｉＧｅ層のエッチングのエッチング残りを防止することができる。
【００１６】
〔発明８〕  発明８の半導体装置の製造方法は、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上に形成する工程と、前記第１半導体層と前記第３半導体層の両方よりもエッチングレートが小さな第４半導体を前記第３半導体層上に形成する工程と、  前記第４半導体層と、前記第３半導体層と、前記第２半導体層及び前記第１半導体層とを貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層と前記第４半導体層とを支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で前記第４半導体層下から前記第３半導体層を露出させると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層にｐ型不純物を導入する工程と、前記ｐ型不純物を導入した後で、前記第１半導体層と前記第３半導体層とを前記第２溝を介してエッチングすることによって、前記半導体基板と前記第２半導体層との間に第１空洞部を形成すると共に、前記第２半導体層と前記第４半導体層との間に第２空洞部を形成する工程と、前記第１空洞部内に第１絶縁層を形成すると共に、前記第２空洞部内に第２絶縁層を形成する工程と、を含むことを特徴とするものである。
【００１７】
このような構成であれば、第２半導体層から第３半導体層にホールが供給されるので、第３半導体層をエッチングされ易くする（即ち、エッチングレートを大きくする）ことが可能である。従って、第１半導体層を厚く形成し、前記第３半導体層を薄く形成した場合でも、第３半導体層のエッチング残りを防止することが可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
以下、本発明の第１実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。  図１（ａ）〜図１１（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）をＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断したときの断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）をＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断したときの断面図である。なお、図１１（ａ）では層間絶縁膜３２の図示を省略している。
【００１９】
図１（ａ）〜（ｃ）に示すように、まず始めに、半導体基板１１上に、第１半導体層１２ａと、第２半導体層１２ｂと、第３半導体層１３ａと、第４半導体層１３ｂとをエピタキシャル成長にて順次形成する。第１半導体層１２ａおよび第３半導体層１３ａは、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂよりもエッチングレート（即ち、エッチング速度）が大きな材質を用いる。ここで、エッチングレートとは、図６（ａ）〜（ｃ）に示す空洞部２０ａ、２０ｂを形成する際の単位時間当たりのエッチング量のことである。
【００２０】
図１（ａ）〜（ｃ）において、半導体基板１１、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。例えば、半導体基板１１の材質はＳｉであり、第１半導体層１２ａおよび第３半導体層１３ａの材質はＳｉＧｅであり、第２半導体層１２ｂおよび第４半導体層１３ｂの材質はＳｉである。
【００２１】
また、本発明では、第１半導体層１２ａと第３半導体層１３ａの材質、または組成比の一方を異ならせて、第３半導体層１３ａのエッチングレートを第１半導体層１２ａのエッチングレートと同じか、または、第１半導体層１２ａのエッチングレートよりも大きくする。
例えば、第１半導体層１２ａと第３半導体層１３ａの材質が共にＳｉＧｅである場合には、第１半導体層１２ａのゲルマニウム（Ｇｅ）濃度を、第３半導体層１３ａのＧｅ濃度よりも低くする。これにより、第３半導体層１３ａのエッチングレートを、第１半導体層１２ａのエッチングレートと同じか、または、第１半導体層１２ａのエッチングレートよりも大きくすることが可能である。このとき、第３半導体層１３ａのＧｅ濃度を、組成比（ａｔ％）でＳｉＧｅの３０％以上、７０％以下の範囲内に設定することが好ましい。さらに、第１半導体層１２ａのＧｅ濃度を、組成比（ａｔ％）でＳｉＧｅの２０％以上、４０％以下の範囲内に設定することがより好ましい。ＳｉＧｅのＧｅ濃度を低めに調整することで、そのエッチングレートを小さくすることができる。
【００２２】
なお、Ｇｅ濃度の調整は、例えば、ＳｉＧｅ層をエピタキシャル成長させる際のガスの混合比を変えることで行う。第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂの膜厚は、例えば１〜２００ｎｍ程度とする。
次に、図１（ａ）〜（ｃ）に示すように、第４半導体層１３ｂの熱酸化により第４半導体層１３ｂの表面に下地酸化膜１４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１４上の全面に酸化防止膜１５を形成する。酸化防止膜１５は、例えばシリコン窒化膜である。酸化防止膜１５がシリコン窒化膜である場合には、第４半導体層１３ｂの酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００２３】
次に、図２（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、下地酸化膜１４、第４半導体層１３ｂ、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂをパターニングすることにより、半導体基板１１の表面を露出させる溝１６を形成する。なお、溝１６を形成するエッチング工程では、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝１６の配置位置は、第４半導体層１３ｂの素子分離領域の一部に対応させる。
【００２４】
次に、図３（ａ）〜（ｃ）に示すように、溝１６を介して第１半導体層１２ａと第３半導体層１３ａとをエッチングすることによって、溝１６の内壁に凹部５１を形成する。なお、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂがＳｉ、第１半導体層１２ａおよび第３半導体層１３ａがＳｉＧｅの場合、第１半導体層１２ａおよび第３半導体層１３ａのエッチング液として、例えばフッ硝酸（フッ酸、硝酸、水の混合液）を用いる。これにより、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂのオーバーエッチングを抑制しつつ、第１半導体層１２ａおよび第３半導体層１３ａを削ることが可能となる。
【００２５】
次に、図４（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝１６内に埋め込まれた支持体１８を成膜する。ここで、支持体１８は、溝１６内における第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂの側壁にも成膜され、溝１６の内壁に面した凹部５１は埋め込まれる。つまり、第２半導体層１２ｂ及び第４半導体層１３ｂは、支持体１８によって、その側面だけでなく上下方向から挟まれるように支持される。これにより、支持体１８は、第１半導体層１２ａおよび第３半導体層１３ａが除去された時に第２半導体層１２ｂおよび第４半導体層１３ｂを半導体基板１１上で支持することができる。
【００２６】
なお、基板全体を覆うように形成された支持体１８は、第２半導体層１２ｂおよび第４半導体層１３ｂの撓み等を抑制して、平坦性を保ったまま第４半導体層１３ｂを支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体１８の材質としては、例えば、シリコン酸化膜などの絶縁体を用いる。
【００２７】
次に、図５（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１８、酸化防止膜１５、下地酸化膜１４、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂをパターニングすることにより、半導体基板１１の表面を露出させる溝１９を形成する。なお、溝１９を形成するエッチング工程では、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝１９の配置位置は第４半導体層１３ｂの素子分離領域の一部に対応させ、その向きは例えば溝１６の形成方向と平面視で概略直交する方向とする。
【００２８】
次に、図６（ａ）〜（ｃ）に示すように、溝１９を介してエッチングガスまたはエッチング液を第１半導体層１２ａおよび第３半導体層１３ａに接触させることにより、第１半導体層１２ａおよび第３半導体層１３ａをエッチング除去し、半導体基板１１と第２半導体層１２ｂとの間に空洞部２０ａを形成するとともに、第２半導体層１２ｂと第４半導体層１３ｂとの間に空洞部２０ｂを形成する。
【００２９】
ここで、溝１６内には支持体１８が設けられているので、第１半導体層１２ａおよび第３半導体層１３ａが除去された場合においても、第２半導体層１２ｂおよび第４半導体層１３ｂを半導体基板１１上で支持することが可能である。また、溝１６とは別に溝１９が設けられていることにより、第２半導体層１２ｂおよび第４半導体層１３ｂ下の第１半導体層１２ａおよび第３半導体層１３ａにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１２ｂおよび第４半導体層１３ｂの品質を損なうことなく、半導体基板１１と第２半導体層１２ｂとの間に空洞部２０ａを形成するとともに、第２半導体層１２ｂと第４半導体層１３ｂとの間に空洞部２０ｂを形成することが可能となる。  
【００３０】
なお、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂがＳｉ、第１半導体層１２ａおよび第３半導体層１３ａがＳｉＧｅの場合、第１半導体層１２ａおよび第３半導体層１３ａのエッチング液として例えばフッ硝酸を用いる。これにより、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂのオーバーエッチングを抑制しつつ、第１半導体層１２ａおよび第３半導体層１３ａを除去することが可能となる。
【００３１】
次に、図７（ａ）〜（ｃ）に示すように、半導体基板１１を熱酸化して、空洞部２０ａ、２０ｂの少なくとも壁面にそれぞれ絶縁膜２１ａ、２１ｂを形成する。そして、図８（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、基板全面に絶縁膜を成膜して溝１９内を埋め込む。この絶縁膜２２の形成によって、絶縁膜２１ａ、２１ｂによる空洞部の埋め込みも補完される。なお、絶縁膜２１ａ、２１ｂの材質は、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂがＳｉの場合はシリコン酸化膜となる。また、ＣＶＤなどの方法により成膜される絶縁膜２２の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。
【００３２】
次に、基板全面を覆う絶縁膜２２を例えばＣＭＰにより平坦化して、酸化防止膜１５上から絶縁膜２２を取り除く。上述したように、酸化防止膜１５がシリコン窒化膜である場合には、酸化防止膜１５がＣＭＰによる平坦化プロセスのストッパー層として機能する。
次に、酸化防止膜１５と下地酸化膜１４とをエッチングして除去する。酸化防止膜１５がシリコン窒化膜である場合にはエッチング液として例えば熱リン酸を使用し、下地酸化膜１４がシリコン酸化膜である場合にはエッチング液として例えば希フッ酸を使用する。これにより、図９（ａ）〜（ｃ）に示すように、第４半導体層１３ｂの表面が露出する。
【００３３】
また、ここでは、酸化防止膜１５を除去した後で、第２半導体層１２ｂにリン又はボロン等の不純物をイオン注入する。これにより、第２半導体層１２ｂに導電性を持たせることができ、第２半導体層１２ｂをバックゲート電極や、ダブルゲート電極の一方として使用することが可能となる。第２半導体層１２ｂにｐ型層とｎ型層とを作り分ける場合には、レジストパターン等を用いて選択的にイオン注入を行う。また、ｐ型層とｎ型層の作り分けを行わない（即ち、基板全体で、第２半導体層１２ｂにｐ型層またはｎ型層のどちらか一方のみを形成する）場合には、レジストパターンを形成することなく、基板全面にリン又はボロンをイオン注入する。
【００３４】
なお、このイオン注入工程は下地酸化膜１４を除去する前に行うことが好ましい。これにより、第４半導体層１４ｂの表面付近の結晶欠陥をできるだけ少なくすることが可能である。さらに、このイオン注入工程では、不純物の注入ピークが絶縁膜２１ａと第２半導体層１２ｂとの界面となるようにその注入エネルギーを調整することが好ましい。これにより、絶縁膜２１ｂに対する不純物の導入量をできるだけ少なくすることが可能である。
【００３５】
次に、図１０（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第４半導体層１３ｂをパターニングすることにより、絶縁膜２１ｂを露出させる開口部３１を第４半導体層１３ｂに形成する。
次に、第４半導体層１３ｂの表面の熱酸化を行うことにより、第４半導体層１３ｂの表面にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された第４半導体層１３ｂ上に多結晶シリコン層を形成する。さらに、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第４半導体層１３ｂ上にゲート電極２４を形成する。
【００３６】
次に、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４半導体層１３ｂ内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第４半導体層１３ｂに形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第４半導体層１３ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォール２５を形成する。さらに、ゲート電極２４およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４半導体層１３ｂ内にイオン注入することにより、サイドウォール２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを第４半導体層１３ｂに形成する。
【００３７】
その後、図１１（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、ゲート電極２４上に層間絶縁層３２を堆積する。そして、フォトリソグラフィー技術及びエッチング技術を用いて、層間絶縁膜３２と、開口部３１直下の絶縁膜３１ｂをエッチングして除去し、ソース層２６ａ上と、ドレイン層２６ｂ上と、第２半導体層１２ｂ上とにそれぞれコンタクトホールを形成する。そして、金属膜の成膜及びパターニングを経て、ソースコンタクト電極３３ａ及びドレインコンタクト電極３３ｂと、ゲートコンタクト電極３３ｃと、バックゲートコンタクト電極３３ｄとを形成する。ソースコンタクト電極３３ａ、ドレインコンタクト電極３３およびゲートコンタクト電極３３ｃは、それぞれ層間絶縁層３２に埋め込まれ、ソース層２６ａ、ドレイン層２６ｂおよびゲート電極２４にそれぞれ接続された電極である。また、バックゲートコンタクト電極３３ｄは、層間絶縁層３２および絶縁膜２１ｂに埋め込まれ、開口部３１を介して第２半導体層（即ち、バックゲート電極）１２ｂに接続された電極である。
【００３８】
このように、本発明の第１実施形態によれば、空洞部２０ａと空洞部２０ｂとをほぼ同時に完成させることができるので、第３半導体層１３ａのエッチング残りを防止することができる。従って、空洞部２０ａ、２０ｂ内に、膜質が良好で所望の厚さを有する絶縁膜２１ａ、２１ｂをそれぞれ形成することができる。これにより、例えば、第２半導体層がバックゲート電極として使用されるＭＩＳ型トランジスタの閾値制御性を向上させることが可能である。
【００３９】
即ち、上部のＳｉＧｅ層１３ａのＧｅ濃度を下部のＳｉＧｅ層１２ａのＧｅ濃度より高く設定することで、上部のＳｉＧｅ層１３ａと下部のＳｉＧｅ層１２ａのエッチングレートをほぼ同じにすることができる。これにより、Ｓｉ層の増速エッチングや、ＳｉＧｅ層１３ａのエッチング残り等を防止しつつ、多層構造のＳｉＧｅ層１２ａ、１３ａの選択エッチングが可能である。それゆえ、バックゲート構造やダブルゲート構造を有するＳＯＩ素子を、低コストで実現することができる。
【００４０】
なお、この第１実施形態では、バックゲートコンタクト電極３３ｄを介してゲート電極２４と第２半導体層１２ｂとを電気的に接続する（即ち、ダブルゲート電極を構成する）ようにしてもよい。これにより、第２半導体層１２ｂとゲート電極２４とが同電位となるように制御することができ、短チャンネル効果の抑制や、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となり、トランジスタの微細化や、オフ時のリーク電流の低減に有効である。
（２）第２実施形態
図１２（ａ）および図１３（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）および図１３（ｂ）は、図１２（ａ）および図１３（ａ）を、Ａ１２−Ａ１２´およびＡ１３−Ａ１３´線でそれぞれ切断したときの断面図、図１２（ｃ）および図１３（ｃ）は、図１２（ａ）および図１３（ａ）を、Ｂ１２−Ｂ１２´およびＢ１３−Ｂ１３´線でそれぞれ切断したときの断面図である。  図１２（ａ）〜図１３（ｃ）において、図１（ａ）〜図１１（ｃ）と同一の構成を有する部分には同一の符号を付し、その詳細な説明は省略する。なお、図１２（ａ）では層間絶縁膜３２の図示を省略している。
【００４１】
この第２実施形態では、図１（ａ）〜（ｃ）に示すように、第１半導体層１１２ａを第３半導体層１１３ａよりも厚く形成する。第１半導体層１１２ａ及び第３半導体層１１３ａの材質は、例えばＳｉＧｅである。また、第１半導体層１２ａのゲルマニウム（Ｇｅ）濃度を、第３半導体層１３ａのＧｅ濃度よりも低く設定している。
このような構成であれば、半導体基板１１と第２半導体層１２ｂとの間に高さの大きい空洞部を形成することができ、第２半導体層１２ｂと第４半導体層１３ｂとの間に高さの小さい空洞部を形成することができる。従って、図１３（ａ）〜（ｃ）に示すように、絶縁膜１２１ａを厚く形成することができ、絶縁膜１２１ｃを薄く形成することができる。
【００４２】
これにより、第２半導体層１２ｂと半導体基板１１とのカップリング容量（即ち、寄生容量）を少なくすることができる。また、第２半導体層１２ｂをバックゲート電極やダブルゲート電極として使用する場合には、その上に形成されるＭＩＳ型トランジスタなどの閾値を低電圧で制御することが可能である。
なお、第１半導体層１２ａを厚く形成すると、第１半導体層１２ａはエッチングされ易くなることが確認されている。この現象について、本発明者は、半導体層の膜厚が大きいと、当該半導体層のエッチングによって形成される空洞部も大きくなり、その結果、空洞部内へのエッチャントの入り込みが容易になることが原因であると考えている。また、第３半導体層１３ａを薄く形成すると、第３半導体層１３ａはエッチングされにくくなることが確認されている。この現象について、本発明者は、半導体層の膜厚が小さいと、当該半導体層のエッチングによって形成される空洞部も小さくなり、その結果、空洞部内へのエッチャントの入り込みが難しくなることが原因であると考えている。
【００４３】
以上のことから、第１半導体層を厚く形成すると共に、第３半導体層を薄く形成した場合には、第１半導体層のエッチングレートが大きくなり、第３半導体層のエッチングレートが小さくなる。
このような現象に対して、第１実施形態で説明したように、第１半導体層と第３半導体層の組成比（即ち、Ｇｅ濃度）を調整することで、各々のエッチングレートを近づけることは可能である。即ち、第３半導体層のＧｅ濃度を第１半導体層のＧｅ濃度よりも高く設定することで、膜厚が厚くエッチングレートが高い第１半導体層と同等もしくはそれ以上のエッチングレートで第３半導体層をエッチングすることができる。
【００４４】
一方、本発明者は、上記第１実施形態で使用される半導体基板１１として、ｎ型シリコン基板とｐ型シリコン基板とをそれぞれ用意し、それぞれの基板を用いた際の第３半導体層１３ａのエッチングレートを比較してみた。その結果、ｐ型シリコン基板に形成された第３半導体層１３ａの方が、ｎ型シリコン基板に形成された第３半導体層１３ａよりもエッチングレートが大きい、ということを確認した。この現象について、本発明者は、ｐ型シリコン基板では、基板側から第１、第２半導体層を経由して、第３半導体層１３ａにホールが供給されていることが原因であると考えている。
【００４５】
従って、前述したＧｅの濃度調整だけでは第３半導体層と第１半導体層のエッチングレートを概略等しくできない場合には、例えば追加処置として、第２半導体層１３ａにｐ型不純物（例えば、ボロン）を低濃度導入することが考えられる。このような構成であれば、第２半導体層１２ｂから第３半導体層１３ａにホールが供給されるので、第３半導体層１３ａのエッチングレートを大きくすることが可能である。
【００４６】
なお、第２半導体層１３ａに対するｐ型不純物の導入は、例えば、ジボランガスを含む雰囲気中で第２半導体層１３ａをエピタキシャル成長させて、エピしながらボロンをドープすれば良い。このような構成であれば、第２半導体層にｐ型不純物を導入できるだけでなく、ドーピングの狙い位置（即ち、ピーク）を時間調整で変えることができるので便利である。
【００４７】
また、ドープの狙い位置は、例えば、第２半導体層１２ｂと第３半導体層１３ａとの界面付近、即ち、第２半導体層１２ｂの上側の部分であることが好ましい。このような構成であれば、第２半導体層１２ｂから第３半導体層１３ａにホールを効率良く供給することが可能である。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】第１実施形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】第２実施形態に係る半導体装置の製造方法を示す図（その１）。
【図１３】第２実施形態に係る半導体装置の製造方法を示す図（その２）。
【符号の説明】
【００４９】
１１  半導体基板、１２ａ  第１半導体層（第１ＳｉＧｅ層）、１２ｂ  第２半導体層（第１Ｓｉ層）、１３ａ  第３半導体層（第２ＳｉＧｅ層）、１３ｂ  第４半導体層（第２Ｓｉ層）、１４  下地酸化膜、１５  酸化防止膜、１６、１９  溝、１８  支持体、２０  空洞部、２１ａ、２１ｂ  絶縁膜、２２  絶縁膜、２３  ゲート絶縁膜、２４  ゲート電極、２５  サイドウォール、２６ａ  ソース層、２６ｂ  ドレイン層、３１  開口部、３２  層間絶縁膜、３３ａ  ソースコンタクト、３３ｂ  ドレインコンタクト、３３ｃ  ゲートコンタクト、３３ｄ  バックゲートコンタクト
【図１】
2007266390.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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