(57)【要約】【課題】ノイズの影響による信号のタイミング変動を動的に解析して、そのタイミング変動をリアルタイムに補正し、ＬＳＩの性能をより正確に算出することができるノイズ対策回路を提供する。【解決手段】本発明のノイズ対策回路は、ノイズの影響による信号のタイミング変動を補正するもので、その後段論理をドライブするプリドライバを備えるセルにおいて、セルに入力される入力信号とその反転信号との論理をとって、ノイズの影響による入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備えている。また、プリドライバは、ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えている。【選択図】図２
2007134938.tif 000002
【特許請求の範囲】
【請求項１】
ノイズの影響による信号のタイミング変動を補正するノイズ対策回路であって、
その後段論理をドライブするプリドライバを備えるセルにおいて、
前記セルに入力される入力信号とその反転信号との論理をとって、前記ノイズの影響による前記入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備え、
前記プリドライバは、前記ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、前記入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えていることを特徴とするノイズ対策回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（大規模集積回路）において、ノイズの影響による信号のタイミング変動を補正するノイズ対策回路に関するものである。
【背景技術】
【０００２】
従来、ＬＳＩチップ内において、配線間のカップリング容量によって生じるノイズの影響で引き起こされる信号のタイミング変動を補正するために、そのレイアウト設計に様々な工夫が施されている。例えば、並行配線を削減する、配線間の間隔を広げる、配線同士の間に電源配線もしくはグランド配線を挿入するなどの対策を行うことによって、ノイズを低減する技術が提案されている。
【０００３】
しかし、実際のＬＳＩが動作する時に、どの程度のノイズが発生しているのかに関しては、そのほとんどが静的な解析を行うことによって、ＬＳＩの動作検証が行われているのが現状である。
【０００４】
例えば、図７（ａ）に示すように、信号Ｓが伝搬される配線２８の上層を、信号Ａが伝搬される配線３０がほぼ直角に横切る場合、もしくは同図（ｂ）に示すように、信号Ｓとその反転信号Ｓ￣が伝搬される２本の並列配線２８ａ、２８ｂの上層を、信号Ａが伝搬される配線３０がほぼ直角に横切る場合、配線２８もしくは２８ａ、２８ｂと配線３０との間には、配線２８もしくは２８ａ、２８ｂの上面と配線３０の下面や側面との間に容量結合（カップリング容量）が存在する。
【０００５】
従って、信号Ａが変化すると、それがノイズ源となって、図７（ａ）の場合には信号Ｓ、同図（ｂ）の場合には信号Ｓとその反転信号Ｓ￣に何らかの影響が及ぼされ、その動作タイミング（遅延値）が変動する。
【０００６】
ノイズの影響によって信号の遅延値が変動した場合、その遅延変動分を考慮して遅延情報を抽出し、ＬＳＩチップ全体のタイミング解析を行う必要がある。しかし、上記例において、例えば信号Ａが伝搬される配線３０が複数本ある場合の静的な解析は、複数本ある信号Ａが全て同じタイミングで同時に変化した場合に、信号Ｓとその反転信号Ｓ￣に生じるノイズがどれくらいになるか、すなわち信号Ｓとその反転信号Ｓ￣の遅延値がどれくらいになるかというものである。
【０００７】
すなわち、静的な解析では、複数本ある信号Ａの全てが同時に同じ方向（ローレベルからハイレベル、もしくはハイレベルからローレベル）に変化するというワーストケースを想定して、ＬＳＩチップ全体の動作検証が行われている。しかし、信号Ａが複数本ある場合、その全てが同時に変化するとは限らないし、同時に変化する信号Ａの全てが同じ方向に変化するとも限らない。
【０００８】
上記のように、静的解析では、ワーストケースで動作検証が行われるため、実際のＬＳＩチップ内で発生している状況が反映されておらず、結局、遅延の増減がある箇所が放置されている状態である。従って、複数本ある信号Ａのうち、同時に同じ方向に変化するものが最大でその半分であっても、ワーストケースでしか動作検証が行われないので、ＬＳＩの性能を正確に算出することができず、その性能を最大限に発揮させることができないという問題がある。
【０００９】
なお、本発明に関連性のある先行技術文献としては、例えば下記特許文献１，２などがある。
【００１０】
特許文献１は、大規模集積回路内の配線のクロストークノイズを抑えるクロストークキャンセル回路であって、Ｎ個（Ｎは２以上の偶数）の第１の反転回路と、Ｎ個の第１の反転回路を直列接続する第１の配線と、Ｎ個の第２の反転回路と、Ｎ個の第２の反転回路を直列接続する第２の配線とを有し、第１および第２の配線は、互いに平行または略平行に隣接するように配置されており、Ｎ個の第１の反転回路のうち１個以上の第１の反転回路は、第１および第２の配線間の寄生容量によるクロストークノイズが第２の配線上で相殺または略相殺されるような位置に配置されており、Ｎ個の第２の反転回路のうち１個以上の第２の反転回路は、第１および第２の配線間の寄生容量によるクロストークノイズが第１の配線上で相殺または略相殺されるような位置に配置されているものである。
【００１１】
特許文献２は、半導体集積回路のレイアウトにおけるクロストーク改善設計方法であって、クロストークノイズが問題となるクロストーク対象パスを抽出する工程と、クロストーク対象パスを経由する全てのパスについてクロストーク対象パスへの信号伝搬時間をクロック基準点から計算する工程と、クロストーク対象パスにおける信号動作タイミングのオーバーラップ時間を計算する工程と、クロストーク対象パスにおけるフリップフロップのセットアップタイムとホールドタイムのマージン計算を行う工程と、マージン計算の結果からクロストーク対象パスにおけるフリップフロップのクロックスキューの変動可能範囲を計算する工程と、クロックスキューの変動可能範囲内でクロストーク対象パスにおけるフリップフロップのクロックスキュー調整を行い信号動作タイミングのオーバーラップ時間を変化させる工程と、を備えるものである。
【００１２】
【特許文献１】特開２００１−２９１８３４号公報
【特許文献２】特開２００５−５７１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、前記従来技術に基づく問題点を解消し、ノイズの影響による信号のタイミング変動を動的に解析して、そのタイミング変動をリアルタイムに補正し、ＬＳＩの性能をより正確に算出することができるノイズ対策回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、ノイズの影響による信号のタイミング変動を補正するノイズ対策回路であって、
その後段論理をドライブするプリドライバを備えるセルにおいて、
前記セルに入力される入力信号とその反転信号との論理をとって、前記ノイズの影響による前記入力信号とその反転信号のタイミング変動に応じたパルス幅を持つ検出信号を出力するノイズ検出部を備え、
前記プリドライバは、前記ノイズ検出部から入力される検出信号に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、前記入力信号とその反転信号のタイミングのずれを補正するドライブ能力可変回路を備えていることを特徴とするノイズ対策回路を提供するものである。
【発明の効果】
【００１５】
本発明によれば、ノイズの影響によって、その動作タイミングが変動された入力信号とその反転信号は、ノイズの影響によるタイミング変動が動的に解析され、そのタイミング変動がリアルタイムに補正される。従って、ワーストケースを想定して、ＬＳＩチップ全体の動作検証を行う必要がないので、ＬＳＩの性能をより正確に算出することができ、その性能を最大限に発揮させることができる。また、ＬＳＩのロジック設計への応用が期待されるだけでなく、遅延変動を好まない回路部分に適用することによって一定の遅延値を得ることが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のノイズ対策回路を詳細に説明する。
【００１７】
図１は、ＬＳＩの内部回路を表す一実施形態の概念図である。同図に示す内部回路１０は、２つのセル（セル１、セル２）１２，１４によって構成されている。セル１２からは、信号Ｓとその反転信号Ｓ￣が出力され、セル１２とセル１４との間に並行に接続された２本の配線２８ａ、２８ｂを介してそれぞれセル１４に入力されている。また、信号Ａは、これらの信号Ｓとその反転信号Ｓ￣の２本の並行配線２８ａ、２８ｂの上層をほぼ直角に横切るように配線されている。
【００１８】
ここで、セル１２は、ＬＳＩ内部で使用される一般的なセルを概念的に表したものである。一方、セル１４は、ノイズの影響による信号のタイミング変動を補正する本発明のノイズ対策回路を適用したものである。従って、以下、セル１４について説明する。
【００１９】
図２は、図１に示すセル１４の構成を表す一例の概略図である。同図に示すセル１４ａは、ノイズ検出部１６と、プリドライバ１８ａと、後段論理２０と、出力ドライバ２２とによって構成されている。
【００２０】
ノイズ検出部１６は、ＮＯＲ回路２４と、ＮＡＮＤ回路２６とによって構成されている。ＮＯＲ回路２４およびＮＡＮＤ回路２６には、それぞれ入力信号Ｓとその反転信号Ｓ￣が入力されている。ノイズ検出部１６のＮＯＲ回路２４およびＮＡＮＤ回路２６は、セル１４ａに入力される入力信号Ｓとその反転信号Ｓ￣との論理をとって、ノイズの影響による入力信号Ｓとその反転信号Ｓ￣のタイミング変動に応じたパルス幅を持つ検出信号Ｄ１，Ｄ２をそれぞれ出力する。
【００２１】
ＮＯＲ回路２４から出力される検出信号Ｄ１は、入力信号Ｓとその反転信号Ｓ￣の少なくとも一方がハイレベルの時にローレベルとなり、両者がローレベルの時だけにハイレベルのパルスが出力される。また、ＮＡＮＤ回路２６から出力される検出信号Ｄ２は、入力信号Ｓとその反転信号Ｓ￣の少なくとも一方がローレベルの時にハイレベルとなり、両者がハイレベルの時だけにローレベルのパルスが出力される。
【００２２】
続いて、プリドライバ１８ａは、インバータやバッファなどのように、後段論理２０をドライブする前段のドライバを概念的に表したものである。プリドライバ１８ａは、ノイズ検出部１６から入力される検出信号Ｄ１，Ｄ２に応じて、そのプリチャージ側およびディスチャージ側のドライブ能力を変更し、入力信号Ｓのタイミングのずれを補正するドライブ能力可変回路を備えている。
【００２３】
ここで、前述のノイズ検出部１６と、プリドライバ１８ａに含まれるドライブ能力可変回路は、本発明のノイズ対策回路を構成する。なお、プリドライバ１８ａの詳細については後述する。
【００２４】
続いて、後段論理２０は、プリドライバ１８ａの出力信号に応じて動作する回路を概念的に表したものである。同様に、出力ドライバ２２は、インバータやバッファなどのように、後段論理２０の出力信号をドライブして出力するドライバを概念的に表したものである。プリドライバ１８ａの出力信号は、後段論理２０によって処理され、出力ドライバ２２によってドライブされ、出力信号ＯＵＴとして出力される。
【００２５】
次に、プリドライバ１８ａについて説明する。
【００２６】
図３は、図２に示すプリドライバ１８ａの構成を表す回路図である。同図に示すプリドライバ１８ａは、４つのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）Ｐ０，Ｐ１，Ｐ２，Ｐ３と、４つのＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）Ｎ０，Ｎ１，Ｎ２，Ｎ３とによって構成されている。ここで、ＰＭＯＳＰ０とＮＭＯＳＮ０はインバータを構成し、ＰＭＯＳＰ１〜Ｐ３とＮＭＯＳＮ１〜Ｎ３は本発明のドライブ能力可変回路を構成する。
【００２７】
ＰＭＯＳＰ１，Ｐ２，Ｐ３のソースは電源Ｖｄｄに接続され、そのドレインはＰＭＯＳＰ０のソースに接続されている。また、ＰＭＯＳＰ１，Ｐ２のゲートには、それぞれ検出信号Ｄ１，Ｄ２が入力され、ＰＭＯＳＰ３のゲートはグランドに接続されている。
【００２８】
ＰＭＯＳＰ０のドレインとＮＭＯＳＮ０のドレインは接続され、その接続点から、プリドライバ１８ａの出力信号が出力されている。この出力信号は、後段論理２０へ入力される。また、ＰＭＯＳＰ０とＮＭＯＳＮ０のゲートには入力信号Ｓが入力されている。
【００２９】
ＮＭＯＳＮ１，Ｎ２，Ｎ３のソースはグランドＧｎｄに接続され、そのドレインはＮＭＯＳＮ０のソースに接続されている。また、ＮＭＯＳＮ１，Ｎ２のゲートには、それぞれ検出信号Ｄ１，Ｄ２が入力され、ＮＭＯＳＮ３のゲートは電源Ｖｄｄに接続されている。
【００３０】
プリドライバ１８ａを構成するＰＭＯＳＰ３とＮＭＯＳＮ３は常にオン状態である。従って、プリドライバ１８ａは、基本的にインバータ回路として機能する。一方、ＰＭＯＳＰ１，Ｐ２とＮＭＯＳＮ１，Ｎ２は、検出信号Ｄ１，Ｄ２の状態に応じて、そのオン状態、オフ状態が切り替えられ、そのプリチャージ側（ＰＭＯＳ側）およびディスチャージ側（ＮＭＯＳ）のドライブ能力は可変となる。
【００３１】
次に、図４に示すタイミング図を参照して、セル１４ａの動作を説明する。
【００３２】
まず、図４（ａ）は、信号Ａがローレベルからハイレベルに変化する時同時に、信号Ｓがローレベルからハイレベル、その反転信号Ｓ￣がハイレベルからローレベルに変化する状態を表したものである。図中、実線で表す波形は、信号Ａによるノイズの影響がない場合、点線で表す波形は、信号Ａによるノイズの影響がある場合の信号Ｓとその反転信号Ｓ￣の変化をそれぞれ表す。以下の説明においても同様である。
【００３３】
実線で示すように、信号Ａによるノイズの影響がない場合には、信号Ｓとその反転信号Ｓ￣はほぼ同時に変化するが、点線で示すように、信号Ａがローレベルからハイレベルに変化する時同時に、信号Ｓがローレベルからハイレベルに変化し、その反転信号Ｓ￣がハイレベルからローレベルに変化すると、信号Ａのハイレベルに引っ張られて、信号Ｓは、その立ち上がりのタイミングが早くなり、反転信号Ｓ￣は、その立ち下がりのタイミングが遅くなる。
【００３４】
信号Ａによるノイズの影響がない場合、上記の通り、信号Ｓとその反転信号Ｓ￣はほぼ同時に変化するので、ノイズ検出部１６のＮＯＲ回路２４の出力信号Ｄ１は常にローレベル、ＮＡＮＤ回路２６の出力信号Ｄ２は常にハイレベルとなる。このため、プリドライバ１８ａでは、プリチャージ側のドライブ能力とディスチャージ側のドライブ能力はほぼ等しくなる。
【００３５】
これに対し、信号Ａがローレベルからハイレベルに変化する時同時に、信号Ｓがローレベルからハイレベルに変化し、その反転信号Ｓ￣がハイレベルからローレベルに変化すると、ＮＯＲ回路２４の出力信号Ｄ１は常にローレベルとなるが、ＮＡＮＤ回路２６の出力信号Ｄ２は、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するローレベルのパルスとなる。
【００３６】
この時、プリドライバ１８ａの出力信号は、信号Ｓが反転されてハイレベルからローレベルに変化するが、ＮＡＮＤ回路２６の出力信号がローレベルとなる期間、プリドライバ１８ａのＰＭＯＳＰ１，Ｐ２，Ｐ３はオン状態、ＮＭＯＳＮ１，Ｎ２はオフ状態、ＮＭＯＳＮ３はオン状態となる。このため、プリドライバ１８ａでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
【００３７】
その結果、プリドライバ１８ａの出力信号は、ハイレベルからローレベルに変化するタイミングが遅くなる方向に補正される。これにより、信号Ａによるノイズの影響によって、その動作タイミングが変動した信号Ｓとその反転信号Ｓ￣は、ノイズ対策回路によって、ノイズの影響によるタイミング変動が動的に解析され、そのタイミング変動がリアルタイムに補正される。
【００３８】
つまり、内部回路１０では、セル１４ａが、信号Ａによるノイズの影響をリアルタイムに補正しながら動作するので、静的解析のように、常にワーストケースを想定して、ＬＳＩチップ全体の動作検証を行う必要がない。このため、ＬＳＩの性能をより正確に算出することができ、その性能を最大限に発揮させることができる。また、ＬＳＩのロジック設計への応用が期待されるだけでなく、遅延変動を好まない回路部分に適用することによって一定の遅延値を得ることが可能になる。
【００３９】
以下同様に、図４（ｂ）は、信号Ａがハイレベルからローレベルに変化する時同時に、信号Ｓがローレベルからハイレベル、その反転信号Ｓ￣がハイレベルからローレベルに変化する状態を表したものである。この場合、信号Ａのローレベルに引っ張られて、信号Ｓは、その立ち上がりのタイミングが遅くなり、反転信号Ｓ￣は、その立ち下がりのタイミングが早くなる。
【００４０】
信号Ａがハイレベルからローレベルに変化する時同時に、信号Ｓがローレベルからハイレベルに変化し、その反転信号Ｓ￣がハイレベルからローレベルに変化すると、ＮＡＮＤ回路２６の出力信号Ｄ２は常にハイレベルとなるが、ＮＯＲ回路２４の出力信号Ｄ１として、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するハイレベルのパルスとなる。
【００４１】
この時、プリドライバ１８ａの出力信号は、ハイレベルからローレベルに変化するが、ＮＯＲ回路２４の出力信号Ｄ１がハイレベルとなる期間、プリドライバ１８ａのＰＭＯＳＰ１，Ｐ２はオフ状態、ＰＭＯＳＰ３はオン状態、ＮＭＯＳＮ１，Ｎ２，Ｎ３はオン状態となる。このため、プリドライバ１８ａでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
【００４２】
その結果、プリドライバ１８ａの出力信号は、ハイレベルからローレベルに変化するタイミングが早くなる方向に補正される。
【００４３】
続いて、図４（ｃ）は、信号Ａがローレベルからハイレベルに変化する時同時に、信号Ｓがハイレベルからローレベル、その反転信号Ｓ￣がローレベルからハイレベルに変化する状態を表したものである。この場合、信号Ａのハイレベルに引っ張られて、信号Ｓは、その立ち下がりのタイミングが遅くなり、反転信号Ｓ￣は、その立ち上がりのタイミングが早くなる。
【００４４】
信号Ａがローレベルからハイレベルに変化する時同時に、信号Ｓがハイレベルからローレベルに変化し、その反転信号Ｓ￣がローレベルからハイレベルに変化すると、ＮＯＲ回路２４の出力信号Ｄ１は常にローレベルとなるが、ＮＡＮＤ回路２６の出力信号Ｄ２は、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するローレベルのパルスとなる。
【００４５】
この時、プリドライバ１８ａの出力信号は、ローレベルからハイレベルに変化するが、ＮＡＮＤ回路２６の出力信号Ｄ２がローレベルとなる期間、プリドライバ１８ａのＰＭＯＳＰ１，Ｐ２，Ｐ３はオン状態、ＮＭＯＳＮ１，Ｎ２はオフ状態、ＮＭＯＳＮ３はオン状態となる。このため、プリドライバ１８ａでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
【００４６】
その結果、プリドライバ１８ａの出力信号は、ローレベルからハイレベルに変化するタイミングが早くなる方向に補正される。
【００４７】
最後に、図４（ｄ）は、信号Ａがハイレベルからローレベルに変化する時同時に、信号Ｓがハイレベルからローレベル、その反転信号Ｓ￣がローレベルからハイレベルに変化する状態を表したものである。この場合、信号Ａのローレベルに引っ張られて、信号Ｓは、その立ち下がりのタイミングが早くなり、反転信号Ｓ￣は、その立ち上がりのタイミングが遅くなる。
【００４８】
信号Ａがハイレベルからローレベルに変化する時同時に、信号Ｓがハイレベルからローレベルに変化し、その反転信号Ｓ￣がローレベルからハイレベルに変化すると、ＮＡＮＤ回路２６の出力信号Ｄ２は常にハイレベルとなるが、ＮＯＲ回路２４の出力信号Ｄ１は、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するハイレベルのパルスとなる。
【００４９】
この時、プリドライバ１８ａの出力信号は、ローレベルからハイレベルに変化するが、ＮＯＲ回路２４の出力信号Ｄ１がハイレベルとなる期間、プリドライバ１８ａのＰＭＯＳＰ１，Ｐ２はオフ状態、ＰＭＯＳＰ３はオン状態、ＮＭＯＳＮ１，Ｎ２，Ｎ３はオン状態となる。このため、プリドライバ１８ａでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
【００５０】
その結果、プリドライバ１８ａの出力信号は、ローレベルからハイレベルに変化するタイミングが遅くなる方向に補正される。
【００５１】
次に、セル１４の別の例を挙げて説明する。
【００５２】
図５は、図１に示すセル１４の構成を表す別の例の概略図である。同図に示すセル１４ｂは、プリドライバ１８ａではなく、プリドライバ１８ｂを用いている点を除いてセル１４ａと同じである。なお、両者の違いは、図２および図３に示すプリドライバ１８ａには入力信号Ｓが入力されているのに対して、図５および図６に示すプリドライバ１８ｂには反転信号Ｓ￣が入力されている点だけである。
【００５３】
図２および図３に示すセル１４ａと図５及び図６に示すセル１４ｂは、その動作もほぼ同じであるから、以下、図４に示すタイミング図を参照して、セル１４ｂの動作を簡単に説明する。
【００５４】
図４（ａ）に示すように、信号Ａがローレベルからハイレベルに変化する時同時に、信号Ｓがローレベルからハイレベル、その反転信号Ｓ￣がハイレベルからローレベルに変化する場合、ＮＯＲ回路２４の出力信号Ｄ１は常にローレベル、ＮＡＮＤ回路２６の出力信号Ｄ２は、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するローレベルのパルスとなる。
【００５５】
プリドライバ１８ｂの出力信号は、反転信号Ｓ￣が反転されてローレベルからハイレベルに変化するが、ＮＡＮＤ回路２６の出力信号Ｄ２がローレベルとなる期間、プリドライバ１８ｂのＰＭＯＳＰ１，Ｐ２，Ｐ３はオン状態、ＮＭＯＳＮ１，Ｎ２はオフ状態、ＮＭＯＳＮ３はオン状態となる。従って、プリドライバ１８ｂでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
【００５６】
その結果、プリドライバ１８ｂの出力信号は、ローレベルからハイレベルに変化するタイミングが早くなる方向に補正される。
【００５７】
続いて、図４（ｂ）に示すように、信号Ａがハイレベルからローレベルに変化する時同時に、信号Ｓがローレベルからハイレベル、その反転信号Ｓ￣がハイレベルからローレベルに変化する場合、ＮＡＮＤ回路２６の出力信号Ｄ２は常にハイレベル、ＮＯＲ回路２４の出力信号Ｄ１は、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するハイレベルのパルスとなる。
【００５８】
プリドライバ１８ｂの出力信号は、ローレベルからハイレベルに変化するが、ＮＯＲ回路２４の出力信号Ｄ１がハイレベルとなる期間、プリドライバ１８ｂのＰＭＯＳＰ１，Ｐ２はオフ状態、ＰＭＯＳＰ３はオン状態、ＮＭＯＳＮ１，Ｎ２，Ｎ３はオン状態となる。従って、プリドライバ１８ｂでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
【００５９】
その結果、プリドライバ１８ｂの出力信号は、ローレベルからハイレベルに変化するタイミングが遅くなる方向に補正される。
【００６０】
続いて、図４（ｃ）に示すように、信号Ａがローレベルからハイレベルに変化する時同時に、信号Ｓがハイレベルからローレベル、その反転信号Ｓ￣がローレベルからハイレベルに変化する場合、ＮＯＲ回路２４の出力信号Ｄ１は常にローレベル、ＮＡＮＤ回路２６の出力信号Ｄ２は、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するローレベルのパルスとなる。
【００６１】
プリドライバ１８ｂの出力信号は、ハイレベルからローレベルに変化するが、ＮＡＮＤ回路２６の出力信号Ｄ２がローレベルとなる期間、プリドライバ１８ｂのＰＭＯＳＰ１，Ｐ２，Ｐ３はオン状態、ＮＭＯＳＮ１，Ｎ２はオフ状態、ＮＭＯＳＮ３はオン状態となる。従って、プリドライバ１８ｂでは、プリチャージ側のドライブ能力が増大され、ディスチャージ側のドライブ能力が減少される。
【００６２】
その結果、プリドライバ１８ｂの出力信号は、ハイレベルからローレベルに変化するタイミングが遅くなる方向に補正される。
【００６３】
最後に、図４（ｄ）に示すように、信号Ａがハイレベルからローレベルに変化する時同時に、信号Ｓがハイレベルからローレベル、その反転信号Ｓ￣がローレベルからハイレベルに変化する場合、ＮＡＮＤ回路２６の出力信号Ｄ２は常にハイレベル、ＮＯＲ回路２４の出力信号Ｄ１は、信号Ａによるノイズの影響によって、信号Ｓとその反転信号Ｓ￣の動作タイミングの変動分に相当するハイレベルのパルスとなる。
【００６４】
プリドライバ１８ｂの出力信号は、ハイレベルからローレベルに変化するが、ＮＯＲ回路２４の出力信号Ｄ１がハイレベルとなる期間、プリドライバ１８ｂのＰＭＯＳＰ１，Ｐ２はオフ状態、ＰＭＯＳＰ３はオン状態、ＮＭＯＳＮ１，Ｎ２，Ｎ３はオン状態となる。従って、プリドライバ１８ｂでは、プリチャージ側のドライブ能力が減少され、ディスチャージ側のドライブ能力が増大される。
【００６５】
その結果、プリドライバ１８ｂの出力信号は、ハイレベルからローレベルに変化するタイミングが早くなる方向に補正される。
【００６６】
以上のように、プリドライバ１８ａに入力信号Ｓが入力された場合も、プリドライバ１８ｂに反転信号Ｓ￣が入力された場合も同様に、信号Ａによるノイズの影響によって、その動作タイミングが変動された信号Ｓとその反転信号Ｓ￣は、ノイズ対策回路によって、ノイズの影響によるタイミング変動が動的に解析され、そのタイミング変動がリアルタイムに補正される。
【００６７】
なお、本発明は、信号Ａが伝搬される配線が、信号Ｓとその反転信号Ｓ￣が伝搬される２本の並行配線の上層もしくは下層のどちらに配線されている場合であっても適用可能である。
【００６８】
また、本発明は、プリドライバを有するセルにおいて適用可能であるが、後段論理の具体的構成は何ら限定されないし、出力ドライバも必須ではない。また、ノイズ検出部の構成も何ら限定されず、入力信号Ｓとその反転信号Ｓ￣との論理をとって、ノイズの影響による入力信号Ｓとその反転信号Ｓ￣のタイミング変動に応じたパルス幅を持つ検出信号Ｄ１，Ｄ２を出力可能なものであれば良い。
【００６９】
また、プリドライバの構成も何ら限定されない。図３および図６に示す例では、インバータ構成のプリドライバに対して、本発明のドライブ能力可変回路を適用した構成ものであるが、プリドライバはバッファ構成のものでも良いし、他の構成のものでも良い。また、ドライブ能力可変回路も図示例のものに限定されず、同様の機能を果たすことのできる各種構成の回路で実現することが可能である。
【００７０】
本発明は、基本的に以上のようなものである。
以上、本発明のノイズ対策回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００７１】
【図１】ＬＳＩの内部回路を表す一実施形態の概念図である。
【図２】図１に示すセル１４の構成を表す一例の概略図である。
【図３】図２に示すプリドライバ１８ａの構成を表す回路図である。
【図４】（ａ）〜（ｄ）は、いずれも図２に示すノイズ検出部１６の動作を表すタイミング図である。
【図５】図１に示すセル１４の構成を表す別の例の概略図である。
【図６】図５に示すプリドライバ１８ｂの構成を表す回路図である。
【図７】（ａ）は、配線Ａが配線Ｓの上層をほぼ直角に横切る状態を表す概略図、（ｂ）は、配線Ａが２本の並行配線Ｓ、Ｓ￣の上層をほぼ直角に横切る状態を表す概略図である。
【符号の説明】
【００７２】
１０  内部回路
１２、１４、１４ａ、１４ｂ  セル
１６  ノイズ検出部
１８ａ、１８ｂ  プリドライバ
２０  後段論理
２２  出力ドライバ
２４  ＮＯＲ回路
２６  ＮＡＮＤ回路
２８、２８ａ、２８ｂ、３０  配線
Ｐ０〜Ｐ３  Ｐ型ＭＯＳトランジスタ
Ｎ０〜Ｎ３  Ｎ型ＭＯＳトランジスタ
Ａ、Ｓ  信号
Ｓ￣  反転信号
Ｄ１、Ｄ２  検出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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