(57)【要約】【課題】  拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置を実現する。【解決手段】  トランジスタは、ゲート電極２、ゲート絶縁膜４および拡散ビット線５を構成する拡散層とからなる。拡散ビット線５上にはビット線絶縁膜３が形成されている。ゲート絶縁膜と同一の絶縁膜を介して、ビット線絶縁膜と平行に拡散ビット線方向に配置されたゲート保護用絶縁膜６を有する。トランジスタのゲート電極は、ゲート絶縁膜上、ビット線絶縁膜上、ゲート絶縁膜と同一の絶縁膜上およびゲート保護用絶縁膜上に跨るように延伸して配置されることによってワード線を構成するとともに、ゲート電極、ゲート保護用絶縁膜および基板とによって構成されるＭＯＳ型ダイオードと接続されている。ここで、ゲート保護用絶縁膜の耐圧は、ゲート絶縁膜の耐圧よりも低い。【選択図】  図１
2007005441.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成された拡散ビット線とこれに交差するワード線とを備えたトランジスタアレイを構成し、前記トランジスタは、ゲート電極、ゲート絶縁膜および前記拡散ビット線を構成する拡散層からなり、前記トランジスタと前記ゲート電極で接続したＭＯＳ型ダイオードを有する半導体装置であって、
前記拡散ビット線上にビット線絶縁膜が形成され、
前記ゲート絶縁膜と同一の絶縁膜を介して、前記ビット線絶縁膜と平行に前記拡散ビット線方向に配置されたゲート保護用絶縁膜を有し、
前記トランジスタのゲート電極は、前記ゲート絶縁膜上、前記ビット線絶縁膜上、前記ゲート絶縁膜と同一の絶縁膜上および前記ゲート保護用絶縁膜上に跨がるように延伸して配置されることによって前記ワード線を構成するとともに、前記ゲート電極、前記ゲート保護用絶縁膜および前記半導体基板により前記ＭＯＳ型ダイオードが構成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート保護用絶縁膜の耐圧は、前記ゲート絶縁膜の耐圧より低い請求項１記載の半導体装置。
【請求項３】
前記ゲート保護用絶縁膜下に前記拡散ビット線が形成されている請求項１または２記載の半導体装置。
【請求項４】
前記ゲート保護用絶縁膜の膜厚は前記ゲート絶縁膜の膜厚よりも薄い請求項１，２または３記載の半導体装置。
【請求項５】
前記ゲート絶縁膜の膜厚は２０ｎｍ以上であり、前記ゲート保護用絶縁膜の膜厚は１０〜１５ｎｍの範囲である請求項４記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、電荷蓄積機能を有する絶縁膜を含む請求項１，２，３，４または５記載の半導体装置。
【請求項７】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の第１の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第１の開口部を設ける工程と、
前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、
前記第１の絶縁膜の第２の所定領域を選択的に除去して、前記ビット線に平行して前記一方向に延伸する第２の開口部を設ける工程と、
前記ビット線上および前記第２の開口部に露出した前記半導体基板上を熱酸化して、前記ビット線上にビット線絶縁膜を形成するとともに、前記第２の開口部に露出した前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第１および第２の絶縁膜上および前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、
前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第１の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記第２の絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりＭＯＳ型ダイオードを形成する工程とを含む半導体装置の製造方法。
【請求項８】
前記第２の開口部を熱酸化する前に、前記第２の開口部から前記半導体基板中に窒素を導入する請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の第１の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第１の開口部を設ける工程と、
前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、
前記ビット線上を熱酸化して、前記ビット線上にビット線絶縁膜を形成する工程と、
複数の前記ビット線絶縁膜のうちの少なくとも１つに対し、その上層をエッチング除去して薄膜化されたビット線絶縁膜を形成する工程と、
前記第１の絶縁膜上、薄膜化されたビット線絶縁膜上およびそれ以外の前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、
前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第１の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記薄膜化されたビット線絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりＭＯＳ型ダイオードを形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に用いられる半導体装置、特に拡散ビット線とこれに交差するワード線を備えたトランジスタアレイを構成する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、トランジスタのゲート保護素子としてＭＯＳ型ダイオード素子が使用されてきた。具体的には、トランジスタとＭＯＳ型ダイオードをゲート電極で接続することにより、ドライエッチング工程等において基板とウエハ上方の対向電極との間に高電圧が印加された時、ゲート電極に蓄積された電荷を、ＭＯＳ型ダイオードを介して基板へ放出することによって、ＭＯＳ型ダイオードがゲート保護素子として機能する。
【０００３】
図５は、従来のトランジスタとこのトランジスタのゲート保護素子として機能するＭＯＳ型ダイオード素子の要部断面図であり、１は半導体基板、２はゲート電極、４はトランジスタのゲート酸化膜、８は素子分離絶縁膜、９はＭＯＳダイオードのゲート酸化膜である（例えば、特許文献１参照）。
【特許文献１】特開平２−６７７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では、図５より明らかなように、トランジスタとは別にＭＯＳ型ダイオード素子を形成する必要があり、半導体装置の大きさが増大してしまう。また、トランジスタとＭＯＳ型ダイオード素子の２種類の膜厚のゲート酸化膜を形成する必要があり、製造方法が煩雑となる問題がある。
【０００５】
したがって、本発明の目的は、上記の課題に鑑みて、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、半導体基板中に形成された拡散ビット線とこれに交差するワード線とを備えたトランジスタアレイを構成し、前記トランジスタは、ゲート電極、ゲート絶縁膜および前記拡散ビット線を構成する拡散層からなり、前記トランジスタと前記ゲート電極で接続したＭＯＳ型ダイオードを有する半導体装置であって、前記拡散ビット線上にビット線絶縁膜が形成され、前記ゲート絶縁膜と同一の絶縁膜を介して、前記ビット線絶縁膜と平行に前記拡散ビット線方向に配置されたゲート保護用絶縁膜を有し、前記トランジスタのゲート電極は、前記ゲート絶縁膜上、前記ビット線絶縁膜上、前記ゲート絶縁膜と同一の絶縁膜上および前記ゲート保護用絶縁膜上に跨がるように延伸して配置されることによって前記ワード線を構成するとともに、前記ゲート電極、前記ゲート保護用絶縁膜および前記半導体基板により前記ＭＯＳ型ダイオードが構成されている。
【０００７】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記ゲート保護用絶縁膜の耐圧は、前記ゲート絶縁膜の耐圧より低くした。
【０００８】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記ゲート保護用絶縁膜下に前記拡散ビット線が形成されている。
【０００９】
請求項４記載の半導体装置は、請求項１，２または３記載の半導体装置において、前記ゲート保護用絶縁膜の膜厚は前記ゲート絶縁膜の膜厚よりも薄い。
【００１０】
請求項５記載の半導体装置は、請求項４記載の半導体装置において、前記ゲート絶縁膜の膜厚は２０ｎｍ以上であり、前記ゲート保護用絶縁膜の膜厚は１０〜１５ｎｍの範囲である。
【００１１】
請求項６記載の半導体装置は、請求項１，２，３，４または５記載の半導体装置において、前記ゲート絶縁膜は、電荷蓄積機能を有する絶縁膜を含む。
【００１２】
請求項７記載の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の第１の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第１の開口部を設ける工程と、前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、前記第１の絶縁膜の第２の所定領域を選択的に除去して、前記ビット線に平行して前記一方向に延伸する第２の開口部を設ける工程と、前記ビット線上および前記第２の開口部に露出した前記半導体基板上を熱酸化して、前記ビット線上にビット線絶縁膜を形成するとともに、前記第２の開口部に露出した前記半導体基板上に第２の絶縁膜を形成する工程と、前記第１および第２の絶縁膜上および前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第１の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記第２の絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりＭＯＳ型ダイオードを形成する工程とを含む。
【００１３】
請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法において、前記第２の開口部を熱酸化する前に、前記第２の開口部から前記半導体基板中に窒素を導入する。
【００１４】
請求項９記載の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の第１の所定領域を選択的に除去して、一方向に延伸して並ぶ複数の第１の開口部を設ける工程と、前記開口部から前記半導体基板中に不純物を導入して、前記半導体基板の表層に拡散層からなるビット線を形成する工程と、前記ビット線上を熱酸化して、前記ビット線上にビット線絶縁膜を形成する工程と、複数の前記ビット線絶縁膜のうちの少なくとも１つに対し、その上層をエッチング除去して薄膜化されたビット線絶縁膜を形成する工程と、前記第１の絶縁膜上、薄膜化されたビット線絶縁膜上およびそれ以外の前記ビット線絶縁膜上を覆うように、前記半導体基板上に導電膜を形成する工程と、前記導電膜の所定領域を選択的に除去して、前記一方向と交差する他の方向に延伸して並ぶ複数のワード線となるゲート電極を形成するとともに、前記第１の絶縁膜からゲート絶縁膜を形成することで、前記ゲート電極、ゲート絶縁膜および拡散層によりトランジスタを構成し、前記薄膜化されたビット線絶縁膜からゲート保護用絶縁膜を形成することで、前記ゲート電極、ゲート保護用絶縁膜および半導体基板によりＭＯＳ型ダイオードを形成する工程とを含む。
【発明の効果】
【００１５】
本発明の請求項１，２記載の半導体装置によれば、ゲート絶縁膜と同一の絶縁膜を介して、ビット線絶縁膜と平行に拡散ビット線方向に配置されたゲート保護用絶縁膜を有し、トランジスタのゲート電極は、ゲート絶縁膜上、ビット線絶縁膜上、ゲート絶縁膜と同一の絶縁膜上およびゲート保護用絶縁膜上に跨がるように延伸して配置されることによってワード線を構成するとともに、ゲート電極、ゲート保護用絶縁膜および半導体基板によりＭＯＳ型ダイオードが構成されているので、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えることができる。また、ゲート保護用絶縁膜の耐圧は、ゲート絶縁膜の耐圧より低くすることが好ましい。
【００１６】
請求項３では、ゲート保護用絶縁膜下に拡散ビット線が形成されているので、ビット線上を熱酸化したビット線絶縁膜をゲート保護用絶縁膜とすることができる。
【００１７】
請求項４では、ゲート保護用絶縁膜の膜厚はゲート絶縁膜の膜厚よりも薄いので、ゲート保護用絶縁膜の耐圧を、ゲート絶縁膜の耐圧より低くすることができる。
【００１８】
請求項５では、ゲート絶縁膜の膜厚は２０ｎｍ以上であり、ゲート保護用絶縁膜の膜厚は１０〜１５ｎｍの範囲であるので、ゲート保護用絶縁膜の耐圧を、ゲート絶縁膜の耐圧より低くすることができる。
【００１９】
請求項６では、ゲート絶縁膜は、電荷蓄積機能を有する絶縁膜を含むので、不揮発性半導体記憶装置としての機能を有する。
【００２０】
本発明の請求項７記載の半導体装置の製造方法によれば、第１の絶縁膜の第２の所定領域を選択的に除去して、ビット線に平行して一方向に延伸する第２の開口部を設け、ビット線上および第２の開口部に露出した半導体基板上を熱酸化して、ビット線上にビット線絶縁膜を形成するとともに、第２の開口部に露出した半導体基板上に第２の絶縁膜を形成し、第２の絶縁膜からゲート保護用絶縁膜を形成することで、ゲート電極、ゲート保護用絶縁膜および半導体基板によりＭＯＳ型ダイオードを形成するので、トランジスタアレイの一部を簡単なＭＯＳ型ダイオード構造に変更してゲート保護素子とすることができる。このため、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えることができる。
【００２１】
請求項８では、第２の開口部を熱酸化する前に、第２の開口部から半導体基板中に窒素を導入するので、基板表面の酸化速度を抑制することができる。
【００２２】
本発明の請求項９記載の半導体装置の製造方法によれば、複数のビット線絶縁膜のうちの少なくとも１つに対し、その上層をエッチング除去して薄膜化されたビット線絶縁膜を形成し、薄膜化されたビット線絶縁膜からゲート保護用絶縁膜を形成することで、ゲート電極、ゲート保護用絶縁膜および半導体基板によりＭＯＳ型ダイオードを形成するので、トランジスタアレイの一部を簡単なＭＯＳ型ダイオード構造に変更してゲート保護素子とすることができる。このため、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の半導体装置およびその製造方法に係る実施形態について、図面を参照しながら説明する。
（第１の実施形態）
本発明の第１の実施形態を図１および図２に基づいて説明する。図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。
【００２４】
この半導体装置は、半導体基板１中に形成されたビット線５とこれに交差するワード線とを備えたトランジスタアレイを構成する。トランジスタは、ゲート電極２、ゲート絶縁膜４およびビット線５を構成する拡散層からなる。また、トランジスタのゲート保護素子として、トランジスタとゲート電極２で接続したＭＯＳ型ダイオードを有する。
【００２５】
半導体基板１には、上記のように拡散層で形成されたビット線５と、ビット線５の上にはビット線絶縁膜３とが形成され、さらにゲート保護用の絶縁膜６が形成されている。このゲート保護用絶縁膜６は、ゲート絶縁膜４と同一の絶縁膜を介して、ビット線絶縁膜３と平行に拡散ビット線方向に配置されている。また、ビット線絶縁膜３同士の間、およびビット線絶縁膜３とゲート保護用の絶縁膜６の間の半導体基板１上にはゲート絶縁膜４が形成され、ビット線絶縁膜３とゲート保護用の絶縁膜６とゲート絶縁膜４の上部にはゲート電極２が連続して形成されている。このゲート電極２は、ゲート絶縁膜４上、ビット線絶縁膜３上、ゲート絶縁膜４と同一の絶縁膜上およびゲート保護用絶縁膜６上に跨がるように延伸して配置されることによってワード線を構成する。
【００２６】
ゲート絶縁膜４の膜厚は２０ｎｍ程度であり、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したＯＮＯ膜で構成され、電荷蓄積層としての役割を果たすこともできる。
【００２７】
また、ビット線絶縁膜３の膜厚は約４０〜６０ｎｍ程度であり、ゲート保護用の絶縁膜６の膜厚は約１０〜１５ｎｍ程度である。
【００２８】
本実施形態においては、基板１とこのゲート保護用の絶縁膜６とこの上に形成されたゲート電極２とでＭＯＳ型ダイオードが構成される。
【００２９】
図２（Ａ）〜（Ｅ）は、本実施形態に係る半導体装置の製造方法を示す工程断面フロー図である。
【００３０】
まず、図２（Ａ）に示すように、半導体基板１上にゲート絶縁膜４を形成する。このゲート絶縁膜４としては、通常、シリコン酸化膜が用いられるが、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したＯＮＯ膜で構成し、電荷蓄積層としての役割を持たすこともできる。
【００３１】
次に、図２（Ｂ）に示すように、フォトマスク７ａを用いて、ゲート絶縁膜４の第１の所定領域を選択的にエッチング除去した後、開口部から不純物注入して拡散層からなるビット線５を形成する。ビット線５形成のための不純物注入は、典型的には１×１０１５〜１×１０１６／ｃｍ−２、および２０〜８０ｋｅＶの条件での砒素注入により形成される。この後フォトマスク７ａを除去する。
【００３２】
次に、図２（Ｃ）に示すように、フォトマスク７ｂを用いて、ゲート絶縁膜４の第２の所定領域を選択的にエッチングする。この後フォトマスク７ｂを除去する。
【００３３】
次に、図２（Ｄ）に示すように、先に選択的にゲート絶縁膜４がエッチング除去された第１および第２の所定領域上に、熱酸化により、それぞれビット線酸化膜３及びシリコン酸化膜６を形成する。このとき、ゲート絶縁膜４の存在する部分は酸化速度が遅く、ビット線５が下方に形成されている第１の所定領域では、基板１表面には増速酸化により、膜厚が厚いビット線酸化膜３が例えば５０ｎｍの厚みで形成される。また、ビット線５が下方に形成されていない第２の所定領域では、基板１表面には通常の酸化により、ビット線酸化膜３よりは膜厚が薄いシリコン酸化膜６が例えば１５ｎｍの厚みで形成される。これは、下方に拡散層のないシリコン酸化膜６の酸化速度が、下方に拡散層のあるビット線酸化膜３の酸化速度よりも遅いことによる。
【００３４】
次に、図２（Ｅ）に示すように、ゲート電極２を形成すれば、本実施形態のトランジスタアレイ（不揮発性半導体記憶装置）が完成する。
【００３５】
なお、本実施形態の製造方法においては、図２（Ｃ）に示すゲート絶縁膜４の第２の所定領域を選択的にエッチングする工程において、窒素注入を行うことで酸化速度をさらに抑制することが可能である。
【００３６】
以上のように構成された本実施形態の半導体装置について、以下その動作を説明する。
上記のようにゲート絶縁膜４をＯＮＯ膜で構成し、電荷蓄積層として使用する場合、ゲート電圧は約１０Ｖ、ドレイン電圧は３〜６Ｖ程度を印加して電荷をシリコン窒化膜中に導入することができる。
【００３７】
一方、ドライエッチング工程等において、ゲート電極２と基板１の間には１５Ｖ程度の電圧がかかり、これによっても電荷がシリコン窒化膜中に導入され、トランジスタの閾値電圧を変動させる要因となる。
【００３８】
しかし、図１に示すような構造にすることで、ゲート電極２と基板１の間に１５Ｖ程度の電圧がかかった場合は、メモリセル本体を構成するトランジスタよりも先に、ゲート保護用の絶縁膜６を有するＭＯＳ型ダイオードにおいて、ゲート保護用の絶縁膜６中をＦ−Ｎ電流が流れ、ゲート電極２に蓄積された電荷を基板１へ放出するため、メモリセル本体を構成するトランジスタの閾値電圧が変動することを防止できる。
【００３９】
一方、通常動作時に１０Ｖの電圧がゲート電極２に印加された場合には、メモリセル本体を構成するトランジスタはもちろんのこと、ゲート保護用の絶縁膜６を有するＭＯＳ型ダイオードにおいても、ゲート保護用の絶縁膜６中をＦ−Ｎ電流が流れることはなく、メモリセル本体を構成するトランジスタは、通常の動作が可能となる。
【００４０】
以上のように、本実施形態では、トランジスタアレイの一部を簡単なＭＯＳ型ダイオード構造に変更してゲート保護素子とするため、従来技術のようなトランジスタに隣接してＭＯＳ型ダイオードを設ける場合に比べ、アレイ面積の増大を大幅に抑制することができ、また、その製造方法においても、若干の工程増加のみで達成することが可能であるため、複雑な製造工程の追加が必要なく、コスト増加も少ない簡便な製造方法を提供できる。
（第２の実施形態）
本発明の第２の実施形態を図３および図４に基づいて説明する。図３は、本発明の第２の実施形態に係る半導体装置の一例を示す断面図である。なお、第１の実施形態と同一部分の説明は省略する。
【００４１】
半導体基板１には、拡散層で形成されたビット線５と、ビット線５の上にはビット線絶縁膜３が形成されている。また、ビット線絶縁膜３同士の間にはゲート絶縁膜４が形成され、ビット線絶縁膜３の上部にはゲート電極２が連続して形成されている。
【００４２】
ゲート絶縁膜４の膜厚は２０ｎｍ程度であり、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したＯＮＯ膜で構成され、電荷蓄積層としての役割を果たすこともできる。
【００４３】
また、ビット線絶縁膜３の膜厚は約４０〜６０ｎｍ程度であり、ゲート保護のために利用されるビット線絶縁膜３の膜厚は１０〜１５ｎｍ程度である。
【００４４】
本実施形態においては、基板１とこの薄膜化されたビット線酸化膜３とこの上に形成されたゲート電極２とでＭＯＳ型ダイオードが構成される。
【００４５】
図４（Ａ）〜（Ｅ）は、本実施形態に係る半導体装置の製造方法を示す工程断面フロー図である。
【００４６】
まず、図４（Ａ）に示すように、半導体基板１上にゲート絶縁膜４を形成する。このゲート絶縁膜４としては、通常、シリコン酸化膜が用いられるが、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に蓄積したＯＮＯ膜で構成し、電荷蓄積層としての役割を持たすこともできる。
【００４７】
次に、図４（Ｂ）に示すように、フォトマスク７ａを用いて、ゲート絶縁膜４の第１の所定領域を選択的にエッチング除去した後、開口部から不純物注入して拡散層からなるビット線５を形成する。ビット線５形成のための不純物注入は、典型的には１×１０１５〜１×１０１６／ｃｍ−２、および２０〜８０ｋｅＶの条件での砒素注入により形成される。この後フォトマスク７ａを除去する。
【００４８】
次に、図４（Ｃ）に示すように、先に選択的にゲート絶縁膜４がエッチング除去された第１の所定領域上に、熱酸化により、ビット線酸化膜３を形成する。このとき、ゲート絶縁膜４の存在する部分は酸化速度が遅く、ビット線５が下方に形成されている第１の所定領域では、基板１表面には増速酸化により、膜厚が厚いビット線酸化膜３が例えば５０ｎｍの厚みで形成される。
【００４９】
次に、図４（Ｄ）に示すように、特定のビット線絶縁膜３である第２の所定領域を、フォトマスク７ｂを用いて選択的にエッチングする。このとき、第２の所定領域では、ビット線絶縁膜３の膜厚が例えば１５ｎｍの厚みだけ残存するようにエッチングする。
【００５０】
次に、図４（Ｅ）に示すように、ゲート電極２を形成すれば、本実施形態の不揮発性半導体記憶装置が完成する。
【００５１】
本実施形態の製造方法においては、図４（Ｄ）に示すビット線絶縁膜３の第２の所定領域を選択的にエッチングする工程において、一旦、この領域のビット線絶縁膜３を完全に除去した後、再度熱酸化することにより、この領域に例えば１５ｎｍの厚みのビット線絶縁膜３を形成する方法を用いても構わない。
【００５２】
以上のように構成された本実施形態の半導体装置について、以下その動作を説明する。
【００５３】
上記のようにゲート絶縁膜４をＯＮＯ膜で構成し、電荷蓄積層として使用する場合、ゲート電圧は約１０Ｖ、ドレイン電圧は３〜６Ｖ程度を印加して電荷をシリコン窒化膜中に導入することができる。
【００５４】
一方、ドライエッチング工程等において、ゲート電極２と基板の間には１５Ｖ程度の電圧がかかり、これによっても電荷がシリコン窒化膜中に導入され、トランジスタの閾値電圧を変動させる要因となる。
【００５５】
しかし、図３に示すような構造にすることで、ゲート電極２と基板１の間に１５Ｖ程度の電圧がかかった場合は、メモリセル本体を構成するトランジスタよりも先に、薄膜化されたビット線絶縁膜３を有するＭＯＳ型ダイオードにおいて、薄膜化されたビット線絶縁膜３中をＦ−Ｎ電流が流れ、ゲート電極２に蓄積された電荷を基板へ放出するため、メモリセル本体を構成するトランジスタの閾値電圧が変動することを防止できる。
【００５６】
一方、通常動作時に１０Ｖの電圧がゲート電極に印加された場合には、メモリセル本体を構成するトランジスタはもちろんのこと、薄膜化されたビット線絶縁膜３を有するＭＯＳ型ダイオードにおいても、薄膜化されたビット線絶縁膜３中をＦ−Ｎ電流が流れることはなく、メモリセル本体を構成するトランジスタは、通常の動作が可能となる。
【００５７】
以上のように、本実施形態では、トランジスタアレイの一部を簡単なＭＯＳ型ダイオード構造に変更してゲート保護素子とするため、従来技術のようなトランジスタに隣接してＭＯＳ型ダイオードを設ける場合に比べ、アレイ面積の増大を大幅に抑制することができ、また、その製造方法においても、若干の工程増加のみで達成することが可能であるため、複雑な製造工程の追加が必要なく、コスト増加も少ない簡便な製造方法を提供できる。
【産業上の利用可能性】
【００５８】
本発明の半導体装置およびその製造方法は、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイにおいて、アレイ面積の増大を抑制しつつ、ゲート保護機能を備えた半導体装置とその簡便な製造方法を提供するものであり、特に、拡散ビット線とこれに交差するワード線を備えたトランジスタアレイおよびその製造方法等に有用である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態における半導体装置を示す断面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す工程断面フロー図である。
【図３】本発明の第２の実施形態における半導体装置を示す断面図である。
【図４】本発明の第２の実施形態における半導体装置の製造方法を示す工程断面フロー図である。
【図５】従来の半導体装置を示す断面図である。
【符号の説明】
【００６０】
１  半導体基板
２  ゲート電極
３  ビット線絶縁膜
４  ゲート絶縁膜
５  ビット線
６  ゲート保護用の絶縁膜
７ａ，７ｂ  フォトレジスト
８  素子分離絶縁膜
９  ＭＯＳダイオードの絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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