(57)【要約】【課題】工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＭＩＳトランジスタを備えた半導体装置の提供。【解決手段】基板１と、基板上に設けられたＰ型半導体層３と、Ｐ型半導体層上に設けられた第１ゲート絶縁膜９と、第１ゲート絶縁膜上に設けられＲｕ、Ｐｔ、Ｒｈからなる群から選択された１つの金属と希土類金属との合金を有する第１ゲート電極１１と、第１ゲート電極の両側のＰ型半導体層に設けられたＮ型不純物領域７，８と、を有するＮチャネルＭＩＳトランジスタ１５を備えている。【選択図】図１
2007134650.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に設けられたＰ型半導体層と、前記Ｐ型半導体層上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられＲｕ、Ｐｔ、Ｒｈからなる群から選択された１つの金属と希土類金属との合金を有する第１ゲート電極と、前記第１ゲート電極の両側の前記Ｐ型半導体層に設けられたＮ型不純物領域と、を有するＮチャネルＭＩＳトランジスタを備えたことを特徴とする半導体装置。
【請求項２】
前記基板上に設けられたＮ型半導体層と、前記Ｎ型半導体層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ前記選択された金属を有する第２ゲート電極と、前記第２ゲート電極の両側の前記Ｎ型半導体層に設けられたＰ型不純物領域と、を有するＰチャネルＭＩＳトランジスタを更に備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＮチャネルＭＩＳトランジスタは、前記第１ゲート絶縁膜と前記第１ゲート電極との間に設けられた第１タングステン層を備え、
前記ＰチャネルＭＩＳトランジスタは、前記第２ゲート絶縁膜と前記第２ゲート電極との間に設けられた第２タングステン層を備えていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記選択された金属と前記希土類金属との合金は、前記選択された金属に対する前記希土類金属の組成濃度（原子％）の比が、２．５以上３以下である領域を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記選択された金属に対する前記希土類金属の組成濃度（原子％）の比が２．５以上３以下である領域は、前記第１ゲート電極のうち前記第１ゲート絶縁膜側に位置し、膜厚が１．５ｎｍ以上であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記希土類金属は、Ｅｒ、Ｙ、Ｌａ、Ｇｄ、Ｙｂのいずれかであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にＲｕ、Ｐｔ、Ｒｈの群から選択された１つの金属を有する膜を形成する工程と、
前記選択された金属を有する膜の上部に希土類金属を有する膜を形成する工程と、
熱処理を行うことにより前記選択された金属と前記希土類金属を固相反応させ前記選択された金属と前記希土類金属との合金を有するゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
前記選択された金属を有する膜を形成した後、前記希土類金属を有する膜を形成する前に、前記選択された金属を有する膜上にタングステン膜を積層する工程と、
熱処理を行うことによりタングステンを拡散させ前記選択された金属と前記ゲート絶縁膜との界面にタングステン層を形成する工程と、
前記選択された金属を有する膜上に残存したタングステン膜を除去する工程と、を備えたことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコンＣＭＩＳ(complementary metal insulator semiconductor）デバイスは、高速、低消費電力なシステムＬＳＩ製品の心臓部を構成する最重要な電子デバイスである。
【０００３】
ゲート長がサブミクロンサイズとなる次世代のＣＭＩＳデバイスを製造する場合、それを構成するＭＩＳトランジスタのゲート電極としては、それよりも前の世代に用いられていたシリコンをそのまま利用できない可能性が高い。その最大の理由はゲート電極の空乏化である。不純物（ドーパント）のシリコンに対する固溶限界は、１×１０２０ｃｍ−３程度であるため、ゲート電極をシリコンで構成した場合、ゲート電極に有限の長さの空乏層が広がる。この空乏層は、ゲート電極とチャネルとの間においてゲート絶縁膜に直列接続された容量となるため、ＭＩＳトランジスタのゲート容量は、実質的には、ゲート絶縁膜による容量に空乏層による容量が上乗せされた形となってしまう。この上乗せされた容量は、例えば、ゲート絶縁膜を構成する酸化シリコンの厚さに換算すると、約０．３ｎｍ〜０．５ｎｍとなる。これにより、トランジスタ素子の電流駆動力が低下するという問題が生じる。
【０００４】
今後、ＭＩＳトランジスタのゲート長がサブミクロンサイズとなった時、ゲート絶縁膜の厚さは、酸化シリコンに換算して１．５ｎｍ以下となることが想定される。このため、前記空乏層による容量は、ゲート絶縁膜によるそれの２割以上となり、無視できない。
【０００５】
そこで、近年では、金属或いはこれらの化合物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
【０００６】
メタルゲート技術によれば、ゲート電極内部には原理的に空乏層が発生しないので、シリコンゲートの場合のように空乏層によるＭＩＳトランジスタの電流駆動力の低下は発生しない。
【０００７】
ここで、従来技術のポリシリコンゲート電極でＣＭＯＳを形成し、後工程でシリコンゲートをＡｌ、Ｐｔ、Ｃｕ、Ａｕ、Ａｇ、Ｐｄ、Ｎｉなどを持って置換することで、上記問題を解決する技術が提案されている（特許文献１参照）。しかしながら、この技術では、ＮチャネルＭＩＳトランジスタ、ＰチャネルＭＩＳトランジスタのシリコンゲートを、それぞれのトランジスタに適した仕事関数を持つ金属で、別々のプロセスで置換せねばならない。これは原理的には可能とおもわれるが、プロセスフローの増加、複雑化の問題は解決されていない。
【特許文献１】特開２００４−１６５３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、メタルゲート技術はシリコンゲート技術の性能限界を打破するものであるが、メタルゲート技術に特有の問題が新たに生じる。
【０００９】
第一の問題は、適切なゲート電極物質選択によるしきい値電圧制御の必要性が生じる点である。従来のシリコンゲート技術では、ＰチャネルＭＩＳトランジスタにｐ＋シリコン、ＮチャネルＭＩＳトランジスタにｎ＋シリコンを用いることにより、両チャネルトランジスタのしきい値電圧を十分低い値に設定することが出来た。メタルゲート技術ではｐ＋／ｎ＋シリコン同等の仕事関数を有する金属材料を発見し、両チャネルトランジスタに配する必要がある。
【００１０】
上記の第一の問題を解決する適切な仕事関数を有するゲート金属が発見された場合、どのような方法でＣＭＩＳトランジスタを製造するかが第二の問題となる。従来のシリコンゲート技術では両チャネルトランジスタのゲート電極は同時一括加工していた。しかし、メタルゲート技術においては仕事関数の異なる２種の金属を別プロセスによって加工する必要がある。これにより、従来法と比べて工程数の増加、条件設定の複雑化などが生じ、メタルゲート技術の実用化を強く阻害している。
【００１１】
以上説明したように、従来のシリコンゲート技術の性能限界を打ち破るメタルゲート技術には、適正な仕事関数を持つ材料選択およびＣＭＩＳデバイスの製法の複雑化という２つの技術的問題があり、これらを解決しないことにはメタルゲート技術の実用化はありえない。
【００１２】
このように、トランジスタの電流駆動力を向上させ、処理速度の速いシリコンＣＭＩＳデバイスを実現する為に、従来のシリコンゲートに替えてメタルゲート技術を導入することが必須である。しかし、両チャネルトランジスタのしきい値電圧制御に適した仕事関数を有する２種のゲート電極材料を、従来技術に対して大きな変更を伴わない製造方法によりＣＭＩＳトランジスタのゲート電極として形成する技術は未熟である。
【００１３】
本発明は、上記事情を考慮してなされたものであって、工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＭＩＳトランジスタを備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の態様による半導体装置は、基板と、前記基板上に設けられたＰ型半導体層と、前記Ｐ型半導体層上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられＲｕ、Ｐｔ、Ｒｈからなる群から選択された１つの金属と希土類金属との合金を有する第１ゲート電極と、前記第１ゲート電極の両側の前記Ｐ型半導体層に設けられたＮ型不純物領域と、を有するＮチャネルＭＩＳトランジスタを備えたことを特徴とする。
【００１５】
なお、前記基板上に設けられたＮ型半導体層と、前記Ｎ型半導体層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ前記選択された金属を有する第２ゲート電極と、前記第２ゲート電極の両側の前記Ｎ型半導体層に設けられたＰ型不純物領域と、を有するＰチャネルＭＩＳトランジスタを更に備えるようにしてもよい。
【００１６】
なお、前記ＮチャネルＭＩＳトランジスタは、前記第１ゲート絶縁膜と前記第１ゲート電極との間に設けられた第１タングステン層を備え、前記ＰチャネルＭＩＳトランジスタは、前記第２ゲート絶縁膜と前記第２ゲート電極との間に設けられた第２タングステン層を備えていてもよい。
【００１７】
なお、前記選択された金属と前記希土類金属との合金は、前記選択された金属に対する前記希土類金属の組成濃度（原子％）の比が、２．５〜３である領域を有していてもよい。
【００１８】
なお、前記選択された金属に対する前記希土類金属の組成濃度（原子％）の比が、２．５〜３である領域は、前記第１ゲート電極のうち前記第１ゲート絶縁膜側に位置し、膜厚が１．５ｎｍ以上であってもよい。
【００１９】
なお、前記第１ゲート電極を構成する希土類金属は、Ｅｒ、Ｙ、Ｌａ、Ｇｄ、Ｙｂのいずれかであってもよい。
【００２０】
なお、前記第１および第２ゲート絶縁膜は、シリコン酸化膜、高誘電率絶縁膜（シリコン酸化膜に比して高誘電率である絶縁膜材料）、あるいはこれらの混合材料等が挙げられる。高誘電率絶縁膜としては、例えば、Ｈｆ，Ｚｒ、Ｌａ等による金属シリケート、金属アルミネート、あるいはこれらに窒素を供給した絶縁膜の他に、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等が挙げられる。なお、シリコン酸化膜としては、ＳｉＯ２、高誘電率絶縁膜としては、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＯｘＮｙ、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ、ＨｆＡｌｘＯｙ、ＨｆＡｌｘＯｙＮｚ、ＬａＨｆｘＯｙ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉｘＯｙ、ＺｒＳｉｘＯｙＮｚなどが挙げられる。
【００２１】
本発明の第２の態様による半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にＲｕ、Ｐｔ、Ｒｈの群から選択された１つの金属を有する膜を形成する工程と、前記選択された金属を有する膜の上部に希土類金属を有する膜を形成する工程と、熱処理を行うことにより前記選択された金属と前記希土類金属を固相反応させ前記選択された金属と前記希土類金属との合金を有するゲート電極を形成する工程と、を備えたことを特徴とする。
【００２２】
なお、前記選択された金属を有する膜を形成した後、前記希土類金属を有する膜を形成する前に、前記選択された金属からなる膜上にタングステン膜を積層する工程と、熱処理を行うことによりタングステンを拡散させ前記選択された金属と前記ゲート絶縁膜との界面にタングステン層を形成する工程と、前記選択された金属を有する膜上に残存した前記タングステン膜を除去する工程と、を備えていてもよい。
【発明の効果】
【００２３】
本発明によれば、工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＭＩＳトランジスタを備えた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。
【００２５】
（第１実施形態）  
次に、本発明の第１実施形態による半導体装置を図１乃至図１５を参照して説明する。本実施形態の半導体装置は、ＣＭＩＳデバイスであって、その断面構造を図１に示す。
【００２６】
半導体基板１内には、Ｎ型ウェル領域２及びＰ型ウェル領域３が設けられている。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域４により分離される。
【００２７】
Ｎ型ウェル領域２内には、ＰチャネルＭＩＳトランジスタ１４が設けられる。このＰチャネルＭＩＳトランジスタ１４は、Ｐ型拡散層５と、Ｐ型エクステンション層６と、ゲート絶縁膜９と、ルテニウムを有するゲート電極１０とを備えている。ゲート絶縁膜９はＮ型ウェル領域２上に設けられ、このゲート絶縁膜９上にルテニウムを有するゲート電極１０が設けられている。なお、本実施形態においては、ゲート絶縁膜９と、ゲート電極１０の積層構造の両側部には、絶縁体からなるゲート側壁１２が設けられている。
【００２８】
また、Ｐ型エクステンション層６はゲート絶縁膜９と、ゲート電極１０の積層構造の両側のＮ型ウェル領域２に設けられ、Ｐ型拡散層５はゲート側壁１２の両側のＮ型ウェル領域２に設けられている。そして、Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ１４のソース・ドレイン領域となる。
【００２９】
一方、Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ１５が設けられる。ＮチャネルＭＩＳトランジスタ１５は、Ｎ型拡散層７と、Ｎ型エクステンション層８と、ゲート絶縁膜９と、ルテニウムおよび希土類金属の合金を有するゲート電極１１とを備えている。ゲート絶縁膜９はＰ型ウェル領域３上に設けられ、このゲート絶縁膜９上にゲート電極１１が設けられている。なお、本実施形態においては、ゲート絶縁膜９と、ゲート電極１１の積層構造の両側部には、絶縁体からなるゲート側壁１２が設けられている。
【００３０】
また、Ｎ型エクステンション層８はゲート絶縁膜９と、ゲート電極１１の積層構造の両側のＰ型ウェル領域３に設けられ、Ｎ型拡散層７はゲート側壁１２の両側のＰ型ウェル領域３に設けられている。そして、Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。そして、Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ１５のソース・ドレイン領域となる。なお、ＰチャネルＭＩＳトランジスタ１４およびＮチャネルＭＩＳトランジスタ１５の間には層間絶縁膜１３が設けられている。
【００３１】
本実施形態および後述する第２乃至第３実施形態のＣＭＩＳデバイスを備えた半導体装置においては、ＰチャネルＭＩＳトランジスタ１４のゲート電極１０は５．０ｅＶ程度の仕事関数を持つルテニウムを有しており、ＮチャネルＭＩＳトランジスタのゲート電極は３．９ｅＶ程度の仕事関数を持つルテニウムと希土類金属との合金を有している。
【００３２】
本発明の各実施形態の特徴は、図１の構造を実現する為の特徴的な製造方法と、この製造方法に必須なゲート電極材料の組み合わせにある。本発明の各実施形態では、ルテニウムを用い従来のシリコンゲート技術と同等の製造法でＣＭＩＳトランジスタを形成した後、ＮチャネルＭＩＳトランジスタのゲート電極のルテニウムを希土類金属と固相反応せしめ合金化することにより、所望の構造を得るものである（図２参照）。なお、図２においては、ＮチャネルＭＩＳトランジスタのゲート電極材料としてルテニウム（Ｒｕ）の他に白金（Ｐｔ）、ロジウム（Ｒｈ）が示されているが、後述するように、ルテニウム（Ｒｕ）の代わりに、白金（Ｐｔ）、ロジウム（Ｒｈ）を用いることができる。
【００３３】
ここで、ルテニウム、白金（Ｐｔ）、ロジウム（Ｒｈ）のいずれかと希土類金属を固相反応させてＮチャネルＭＩＳトランジスタのゲート電極を形成することが本発明の各実施形態の特徴であり、またこれらの材料系の組み合わせなくしては本発明の各実施形態による半導体装置を実現できない。
【００３４】
上記固相反応は、本発明の各実施形態では、ＣＭＩＳトランジスタがほぼ完成した時点で行われる為、高々５００℃程度の温度で進行できることが制約条件となる。これ以上の温度だと、トランジスタのチャネル不純物の再分布、拡散層上に形成したシリサイド（サリサイド）の熱破壊によるｐｎ接合リーク電流増加などにより、デバイス性能が著しく劣化してしまう。
【００３５】
また、ルテニウムと固相反応させる金属材料に対しては、合金化したときに仕事関数を低下させ、理想的には４ｅＶ程度の仕事関数を示すという制約条件がある。このような性質を示す可能性がある金属としては、単体で仕事関数が低い希土類金属、ハフニウム、タンタルなどの金属を挙げられる。
【００３６】
上記制約に従って材料系を選択したことが本発明の各実施形態の特徴であり、その選択原理を以下で説明する。
【００３７】
まず、形成温度制約に基づく選択原理を、ゲート電極材料としてルテニウムを例にとって説明する。一般に、２種金属が固相反応により化合物を形成する際、最初に形成される化合物相は、相図における最小共晶点に最も近い化合物であることが知られている。図３は、ルテニウムと、希土類金属の一つであるイットリウムの２元相図である。最小共晶点（１０８０℃）はイットリウムの濃度が８５％にあり、この最小共晶点に最も近い安定な化合物は相図上の曲線において山の頂点近傍となる部分に相当し、具体的にはＲｕＹ３，Ｒｕ２Ｙ５である。固相反応が進行する温度の目安は共晶点温度の半分程度（絶対温度）の温度であり、Ｒｕ−Ｙ系の場合には約４００℃でＲｕＹ化合物が形成すると推定される。
【００３８】
イットリウム以外の希土類金属（以下、ＲＥと表示する）では、その化学的性質の類似性から類推されるように相図はほぼイットリウムと同様であり、最初に形成される化合物はＲｕＲＥ３，Ｒｕ２ＲＥ５の組成である。イットリウムとは共晶点温度に若干の違いがあるものの、図４に示すように、共晶点温度から予測される反応開始温度はおよそ２５０℃〜４００℃である。すなわち、希土類金属は、ＣＭＩＳトランジスタの形成後に５００℃程度の比較的低い温度でルテニウムと合金化させることが可能な、本発明の各実施形態の構成に相応しい材料である。
【００３９】
図５はルテニウムとハフニウムの２元相図である。最小共晶点は１７１０℃（ハフニウムの濃度が２３％）、反応の目安となる温度は約７２０℃と比較的高く、本発明の各実施形態の制約にそぐわない。また、相図を示さないが、ルテニウムータンタル系の最小共晶点は１９７０℃で、反応開始温度の目安は約８５０℃であり、こちらも本発明の各実施形態の制約にそぐわない。
【００４０】
図４は本発明で選択すべき材料系について、固相反応で形成される化合物組成、共晶点、融点等をまとめたものである。形成温度５００℃以下の制約から、ルテニウムと組み合わせる材料は希土類金属材料に限定される。
【００４１】
また、これら希土類金属とルテニウムの化合物が希土類金属リッチな組成を有するため、仕事関数がより希土類金属の物性値に近づき、４ｅＶに近くなる。この仕事関数値は、ＮチャネルＭＩＳトランジスタのゲート電極として従来用いられてきたｎ＋シリコンゲートと同等の値である。この側面からも本発明の各実施形態の半導体装置の製造に用いられる固相反応で形成する希土類金属−ルテニウム合金はＣＭＩＳトランジスタの性能向上に貢献する。
【００４２】
本実施形態に係るＮチャネルＭＩＳトランジスタのゲート電極材料としてルテニウムとともに用いられる希土類金属は、エルビウム、イットリウム、ランタン、ガドリニウム、イッテルビウムのいずれかが用いられることが望ましい。これは、これらの希土類金属が５００℃以下の低温熱処理でルテニウムと固相反応し合金を形成できる為である（図４参照)。
【００４３】
また、本発明の各実施形態に係るＮチャネルＭＩＳトランジスタのゲート電極材料である、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）のいずれかと希土類金属（ＲＥ）との合金は、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）のいずれかに対する希土類金属の組成濃度（原子％）の比（＝ＲＥの濃度（原子％）／（Ｒｕ、Ｐｔ、Ｒｈの群から選択された金属の濃度（原子％）））が２．５〜３であることが望ましい。これは、上記固相反応により形成した化合物がこの組成比の範囲に限定され、この組成比を取る限りゲート電極の構造は熱力学的に安定なためである。
【００４４】
また、本発明の各実施形態に係るＮチャネルＭＩＳトランジスタのゲート電極材料である、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）のいずれかと希土類金属との合金が、上記のような希土類リッチな組成を取ることは、ＮチャネルＭＩＳトランジスタ用ゲート電極として仕事関数を出来る限り低くする、という効果も有しており望ましい。
【００４５】
この際、上記の組成濃度の比が２．５〜３となるゲート電極の領域は、ゲート電極のうちゲート絶縁膜側に位置し、膜厚が１．５ｎｍ以上であることが望ましい。この位置で、この膜厚以上であるときにはじめて、このゲート電極の低い仕事関数がＮチャネルＭＯＳトランジスタのしきい値電圧を低く設定する作用を示す為である。
【００４６】
（製造方法）
次に、第１実施形態の半導体装置の製造方法を説明する。
【００４７】
本実施形態の半導体装置の製造工程を図６乃至図１０に示す。なお、この製造方法は、ルテニウムと希土類金属との合金からなるゲート電極１１に合金ＲｕＥｒ３を使用した場合を例にとって説明する。
【００４８】
まず図６に示すように、半導体基板１に、ＳＴＩ構造の素子分離領域４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、半導体基板１上にゲート絶縁膜９、ルテニウムからなるゲート電極膜１０を堆積する。ゲート絶縁材料としては、シリコン酸化膜、高誘電率（high-k）絶縁膜（シリコン酸化膜に比して高誘電率である絶縁膜材料）、あるいはこれらの混合材料等が挙げられる。高誘電率絶縁膜としては、例えば、Ｈｆ，Ｚｒ、Ｌａ等による金属シリケート、金属アルミネート、あるいはこれらに窒素を供給した絶縁膜の他に、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ５、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等が挙げられる。なお、シリコン酸化膜としては、ＳｉＯ２、高誘電率絶縁膜としては、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＯｘＮｙ、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ、ＨｆＡｌｘＯｙ、ＨｆＡｌｘＯｙＮｚ、ＬａＨｆｘＯｙ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉｘＯｙ、ＺｒＳｉｘＯｙＮｚなどが挙げられる。ここでは一例として、厚さ２ｎｍの熱酸化ＳｉＯ２膜、あるいは厚さ３ｎｍのＨｆＳｉＯＮ（組成比（＝Ｈｆ／（Ｈｆ＋Ｓｉ））が０．５程度、窒素濃度が２０原子％）をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により堆積した。堆積法としては、ＡＬＤ(Atomic Layer Deposition)法、ＭＢＥ（Molecular Beam Epitaxy）法、ＰＶＤ（Physical Vapor Deposition）法などを用いることができる。また、ルテニウムからなるゲート電極１０は、ＣＶＤ法、ＰＶＤ法などの通常プロセスで形成することができる。本実施形態のルテニウムからなるゲート電極１０の膜厚は５０ｎｍとした。
【００４９】
次に図７に示すように、Ｎ型ウェル領域２上及びＰ型ウェル領域３上のルテニウムからなるゲート電極１０をパターニングする。本実施形態では、酸素ＲＩＥ（Reactive Ion Etching）によりパターニングした。引き続き、ゲート電極１０でマスクされていない部分のゲート絶縁層９を、例えばウェットエッチングにより除去する。ルテニウムは耐薬品性に優れており、例えばふっ酸水溶液を用いてＳｉＯ２またはＨｆＳｉＯＮからなるゲート絶縁膜９をエッチングしても、ルテニウムが薬品で侵されることはない。その後、Ｎ型ウェル領域２上及びＰ型ウェル領域３上に別々の工程でゲート電極１０をマスクとして自己整合的にイオン注入を行い、エクステンション層６、８を形成する（図７参照）。
【００５０】
次に図８に示すように、ゲート電極１０の側部に絶縁材からなるゲート側壁１２を形成する。その後、ゲート側壁１２およびゲート電極１０をマスクとしてＮ型ウェル領域２およびＰ型ウェル領域３に別々にイオン注入することにより拡散層５および拡散層７を形成する。続いて、基板１の全面に層間絶縁膜１３を堆積し、平坦化のための研磨（例えば、ＣＭＰ(Chemical Mechanical Polishing）)を行い、図８に示す構造を得る。この一連の工程を通して、ルテニウム（Ｒｕ）は熱的、化学的に極めて安定であるが故に、ほとんどの工程を従来のシリコンゲートの場合と同様に進めることが可能である。ただし、ルテニウムは唯一酸素との反応性が高いという難点があり、例えば従来のシリコンゲート技術のおけるゲート加工後の後酸化工程は省略する必要がある。
【００５１】
次に図９に示すように、Ｐ型ウェル領域３上にのみ、エルビウム層１６を堆積する。エルビウム層１６の膜厚は、最終的なルテニウムーエルビウム合金を確実にエルビウムリッチの組成にする為に、ルテニウムからなるゲート電極１０の膜厚よりも厚い２００ｎｍに設定した。
【００５２】
なお、エルビウム層１６上にタングステン層を更に堆積すると、後工程によるエルビウムの酸化を抑制できる。さらにこのタングステン層はエルビウムとルテニウムの固相反応における薄膜の凝集作用（アグロメレーション）を緩和する作用も有しており、結果としてゲート絶縁膜の損傷を和らげるといった効果も有する。
【００５３】
引き続き、５００℃以下の温度で熱処理することによりＰ型ウェル領域３上のエルビウム層１６とルテニウムからなるゲート電極１０を固相反応せしめ、ルテニウム−エルビウム合金からなるゲート電極１１を形成する（図１０参照）。
【００５４】
この後、未反応のエルビウムを、例えば硫酸と過酸化水素水の混合薬液処理により除去し、デバイス表面を平坦化することにより、図１に示す本実施形態の半導体装置を得ることができる。
【００５５】
図１１は、ルテニウムとエルビウムの固相反応現象を確認する為の予備実験の結果を示す図である。タングステン（２５ｎｍ）／エルビウム（１００ｎｍ）／ルテニウム（２５ｎｍ）／ＳｉＯ２（１０ｎｍ）／Ｓｉの積層構造を３５０℃〜５５０℃の範囲でそれぞれの１分間熱処理し、その結晶構造の変化をＸＲＤ（X-ray diffractometry)で調べた。括弧内の数値はそれぞれの膜厚を示している。図１１において、横軸は回折したＸ線の試料表面からの回折角度２θを示し、縦軸は結晶回折強度を示す。図１１からわかるように、反応温度３５０℃までは膜の結晶構造に変化は見られない。しかし、４５０℃ではルテニウムのピーク強度が弱くなり、ＥｒＲｕｘの回折ピークが出現する。反応温度を５５０℃まで上昇させると、ルテニウムのピーク強度はさらに弱く、ＥｒＲｕｘのピーク強度はさらに強くなり、固相反応が高温ほど進行しやすいことが明らかになった。この結果は、およそ４００℃で反応開始するとした図４のＥｒ−Ｒｕの共晶点からの予測と矛盾しない。
【００５６】
図１２は、タングステン（２５ｎｍ）／ハフニウム（１００ｎｍ）／ルテニウム（２５ｎｍ）／ＳｉＯ２（１０ｎｍ）／Ｓｉの積層構造を３５０℃〜５５０℃の範囲でそれぞれ１分間熱処理し、その結晶構造の変化をＸＲＤ（X-ray diffractometry)で調べた結果を示す図である。図１２から明らかなように、この熱処理の温度範囲ではルテニウムとハフニウムの固相反応は進行せず、ＸＲＤ回折スペクトルには一切の変化が観測されなかった。このことは、図４でＨｆ−Ｒｕを反応させる為に７２０℃程度の温度が必要であるという予測と矛盾しない。
【００５７】
図１３は、タングステン／エルビウム／ルテニウム／ＳｉＯ２（７ｎｍ）／ｐ−型Ｓｉの積層構造を熱処理したＭＩＳキャパシタの電流−電圧特性である。熱処理温度４５０℃ではゲートリーク電流は低い水準を保つが、熱処理温度５５０℃では著しいゲートリークの増大が生じた。これは、この温度ではルテニウムと反応したエルビウムがゲート絶縁膜と化学反応し、ＭＩＳキャパシタが電気的に短絡したことを示唆する。
【００５８】
本実施形態のルテニウムと希土類金属との固相反応は、反応開始させるにはある程度の温度が必要だが、温度を上げすぎるとゲート絶縁膜を電気的短絡させるという上下温度の制約がある。その温度範囲は、下限については材料に依存し（図４参照）、２００℃〜４００℃程度である。これに対して上限は、希土類金属とゲート絶縁膜の反応性を考慮して最大でも５００℃である。
【００５９】
図１４は、ゲート絶縁膜材料としてＳｉＯ２を用いた場合の、ＥｒＲｕ合金からなるゲート電極の仕事関数（Φeff）を調べた実験結果を示す図である。図１４において、横軸はＳｉＯ２膜の物理的膜厚Ｔphysを示し、縦軸はフラットバンド電圧を示す。この実験では、仕事関数の値を調べる為にＳｉＯ２膜の膜厚を変化させた。この実験から図１４に示すように、ＥｒＲｕ合金からなるゲート電極の仕事関数は約３．９ｅＶであることがわかった。これは、ルテニウムの仕事関数（５．０ｅＶ）とエルビウムの仕事関数（３．５ｅＶ）とを考慮すれば明らかにエルビウムの物性に近いものであり、固相反応によりエルビウムリッチなＥｒＲｕ合金が自動的に形成できる本実施形態の独特の効果である。
【００６０】
図１５は、ゲート絶縁膜としてＨｆＳｉＯＮを用いた場合の、ＥｒＲｕ合金からなるゲート電極の仕事関数を調べた実験結果である。この実験では仕事関数の値を調べる為にＨｆＳｉＯＮの膜厚を変化させた。この実験から図１５に示すように、その仕事関数は約３．９ｅＶであることがわかった。一般に、ＨｆＳｉＯＮなどの高誘電率絶縁膜上に形成されたメタルゲートの仕事関数は、ＳｉＯ２からなる絶縁膜上に形成した場合よりも若干高くなることが知られている。しかし、本実施形態のゲート電極１１のＥｒ−Ｒｕ合金ではこのようなことは無く、下地に依存しない仕事関数値が得られた。高誘電率絶縁膜上に形成されたメタルゲートの仕事関数の増大はメタルゲートと高誘電率絶縁膜との微視的反応が原因と推測される。したがって、本実施形態で形成したゲート電極１１のＥｒＲｕ合金は高誘電率絶縁膜との反応を引き起こさない、相性のよい物質系といえる。
【００６１】
本実施形態では、通常のポリシリコンゲート電極同様のセルフアラインプロセスを、メタルゲート電極に適用している。セルフアラインプロセスに最も適しているのは、前出のゲート電極材料のうち最も耐熱性の高いルテニウムである。
【００６２】
以上説明したように、本実施形態によれば、低抵抗で耐熱性を有し、空乏化問題もないゲート電極を有するＣＭＩＳデバイスを得ることができる。また、このＣＭＩＳデバイスを製造する際の工程数が従来法と比較して増加するのを防止できるとともに、複雑なプロセスが必要でなくなる。
【００６３】
（第２実施形態）  
次に、本発明の第２実施形態による半導体装置の断面を図１６に示す。本実施形態の半導体装置はＣＭＩＳデバイスであって、図１に示す第１実施形態のＣＭＩＳデバイスにおいて、ゲート絶縁膜９と、ゲート電極１０、１１との間にタングステン層１７を設けた構成となっている。
【００６４】
本実施形態のＣＭＩＳデバイスの製造方法は、まず図１７に示すように、ゲート絶縁膜９およびルテニウムからなるゲート電極１０を第１実施形態と同様に形成し、このゲート電極１０上にタングステン層１８を堆積し、その後、８００℃以上９５０℃以下の温度で熱処理することでゲート絶縁膜９とゲート電極１０との界面にタングステン層１７を形成する。その後、タングステン層１８を除去した後、第１実施形態の図７に示す以降の工程を行い、図１６に示すＣＭＩＳデバイスを得ることができる。
【００６５】
本実施形態の効果は、図１６に示すＮチャネルＭＩＳトランジスタ１５のルテニウムと希土類金属との合金からなるゲート電極１１と絶縁膜９との界面が、タングステン層１７を設けることによって安定化することである。タングステンは希土類金属やルテニウムと異なり熱力学的に安定な酸化物を作りにくく、このことがゲート絶縁膜との界面安定性をもたらす。
【００６６】
タングステン層１７は、図１７に示す工程でＲｕの粒界を高速拡散しゲート絶縁膜９の界面に偏析したものであり、その厚みは数原子層〜１．５ｎｍ程度と極薄い。したがって、上記界面の安定化の作用は果たしつつも、仕事関数としてはタングステン本来の値を発揮することはなく、上部のルテニウムと希土類金属との合金からなるゲート電極１１の仕事関数の機能が発揮される。
【００６７】
本実施形態も、第１実施形態と同様に、工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＣＭＩＳデバイスを備えた半導体装置を得ることができる。
【００６８】
（第３実施形態）  
次に、本発明の第３実施形態による半導体装置の断面を図１８に示す。本実施形態の半導体装置はＣＭＩＳデバイスであって、図１に示す第１実施形態のＣＭＩＳデバイスにおいて、ルテニウムからなるゲート電極１０を白金からなるゲート電極２０に、ルテニウムと希土類金属との合金からなるゲート電極１１を白金と希土類金属との合金からなるゲート電極２１にそれぞれ置き換えるとともに、これらゲート電極２０、２１とゲート側壁１２との間に絶縁膜９ａを設けた構成となっている。
【００６９】
このように構成された本実施形態の半導体装置は、リプレースメントゲートプロセスによって形成される。本実施形態の半導体装置の製造方法を、図１９乃至図２３を参照して説明する。
【００７０】
まず、図１９に示すように、半導体基板１に、ＳＴＩ構造の素子分離領域４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、Ｎ型ウェル領域２およびＰ型ウェル領域３にそれぞれダミーゲート（図示せず）を形成し、上記ダミーゲートをマスクとして、Ｎ型ウェル領域２にＰ型不純物を注入してＰ型エクステンション層６を形成し、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型エクステンション層８を形成する。その後、上記ダミーゲートの側部にゲート側壁１２を形成する。そして、上記ダミーゲートおよびゲート側壁１２をマスクとしてＮ型ウェル領域２にＰ型不純物を注入してＰ型拡散層５を形成し、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型拡散層７を形成する。続いて、層間絶縁膜１３を堆積し、この層間絶縁膜１３を平坦化する。その後、上記ダミーゲートを除去することにより図１９に示す構造を得る。図１９からわかるように、ダミーゲートが除去された後に、溝１９が形成される。なお、拡散層５、７上にサリサイド層が形成されていてもよい。
【００７１】
次に、図２０に示すようにゲート絶縁膜９を堆積する。例えば、ＡＬＤ法によりハフニウムシリケートを３ｎｍ堆積した。堆積法は、ダミーゲートが除去された後の溝１９の底面に絶縁膜を形成することが可能であれば良く、ＭＯＣＶＤ法などでもかまわない。ゲート絶縁膜９の種類は、ハフニウムシリケートに窒素が添加されたＨｆＳｉＯＮであっても良いし、特に本実施形態の効果に関して制約は受けない。
【００７２】
次に、図２１に示すように、ゲート絶縁膜９上に白金からなるゲート電極２０を約１００ｎｍ堆積する。第１および第２実施形態では。セルフアラインプロセスを用いたが、本実施形態ではリプレースメントゲートプロセスを用いている。トランジスタのソース・ドレイン領域は既に形成されているので、ゲート電極の形成プロセスは高々４００℃〜５００℃程度の耐熱性を有していればよく、白金のほかにロジウムを用いることもできる。もちろん、最も耐熱性の高いルテニウムをゲート電極に用いても良い。
【００７３】
次に、通常のＣＭＰプロセスによってデバイス構造を平坦化することにより、図２２に示す構造を得る。
【００７４】
引き続き、Ｐ型ウェル領域の上部にのみエルビウム層１６を約３００ｎｍ形成して、図２３の構造を得た。エルビウムの代わりに、前述の希土類金属を選択しても良い。続いて、白金からなるゲート電極２０とエルビウム層１６を反応させて、白金とエルビウムとからなる合金を形成した。この後、未反応のエルビウムを硫酸と過酸化水素水の混合溶液によって除去し、図１８に示す構造を得た。
【００７５】
なお、本実施形態の変形例では、ゲート電極材料として、白金（Ｐｔ）の代わりに、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）のいずれかを用い、リプレースメントゲートプロセスによってＰチャネルＭＩＳトランジスタおよびＮチャネルＭＩＳトランジスタを形成した後、ＮチャネルＭＩＳトランジスタのゲート電極のみを希土類金属と固相反応させ、３．９ｅＶ程度の仕事関数を持つ、Ｒｕ、Ｒｈのいずれかと希土類金属との合金からなるゲート電極を形成する。この変形例では、リプレースメントゲートという低温プロセスを用いるがゆえ、ＰチャネルＭＩＳトランジスタ用のゲート電極に対するセルフアラインプロセス整合性は制約条件から外れる。５００℃程度の低温で固相反応が可能で、希土類金属の割合が多い化合物を形成し仕事関数を低く設定できるという制約条件を考えると、図４に示したように、ルテニウムに加え、白金、ロジウムを利用することができる。なお、白金（Ｐｔ）と希土類金属との合金からなるゲート電極は、ルテニウム（Ｒｕ）やロジウム（Ｒｈ）の場合と同様に、３．９ｅＶ程度の仕事関数を有している。
【００７６】
本実施形態も、工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＣＭＩＳデバイスを備えた半導体装置を得ることができる。
【００７７】
本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施形態によるＣＭＩＳ半導体装置の断面図。
【図２】本発明の各実施形態の特徴を示すゲートスタック製造法の説明する模式図。
【図３】ルテニウムーイットリウムの２元相図。
【図４】本発明の各実施形態の材料選択原理を示す図。
【図５】ルテニウムーハフニウムの２元相図。
【図６】第１実施形態の半導体装置の製造工程を示す断面図。
【図７】第１実施形態の半導体装置の製造工程を示す断面図。
【図８】第１実施形態の半導体装置の製造工程を示す断面図。
【図９】第１実施形態の半導体装置の製造工程を示す断面図。
【図１０】第１実施形態の半導体装置の製造工程を示す断面図。
【図１１】エルビウムールテニウム固相反応現象を調べる為のＸＲＤ結果を示す図。
【図１２】ハフニウムールテニウム固相反応現象を調べる為のＸＲＤ結果を示す図。
【図１３】ＭＩＳキャパシタリーク特性の固相反応温度依存性を説明する図。
【図１４】ＳｉＯ２絶縁膜上のルテニウムと希土類金属との合金の仕事関数を求めた実験結果を示す図。
【図１５】ＨｆＳｉＯＮ絶縁膜上のルテニウムと希土類金属との合金の仕事関数を求めた実験結果を示す図。
【図１６】本発明の第２実施形態による半導体装置の断面図。
【図１７】第２実施形態の半導体装置の製造工程を示す断面図。
【図１８】本発明の第３実施形態による半導体装置の断面図。
【図１９】第３実施形態の半導体装置の製造工程を示す断面図。
【図２０】第３実施形態の半導体装置の製造工程を示す断面図。
【図２１】第３実施形態の半導体装置の製造工程を示す断面図。
【図２２】第３実施形態の半導体装置の製造工程を示す断面図。
【図２３】第３実施形態の半導体装置の製造工程を示す断面図。
【符号の説明】
【００７９】
１  半導体基板
２  Ｎ型ウェル領域
３  Ｐ型ウェル領域
４  素子分離領域
５  Ｐ型拡散層
６  Ｐ型エクステンション層
７  Ｎ型拡散層
８  Ｎ型エクステンション層
９  ゲート絶縁膜
１０  ルテニウムからなるゲート電極
１１  ルテニウムと希土類金属との合金からなるゲート電極
１２  ゲート側壁  
１３  層間絶縁膜
１４  ＰチャネルＭＩＳトランジスタ
１５  ＮチャネルＭＩＳトランジスタ
１６  エルビウム層
１７  タングステン層
１８  タングステン層
１９  ダミーゲート溝
２０  白金からなるゲート電極
２１  白金と希土類金属との合金からなるゲート電極
【図１】
2007134650.tif 000003
【図２】
2007134650.tif 000004
【図３】
2007134650.tif 000005
【図４】
2007134650.tif 000006
【図５】
2007134650.tif 000007
【図６】
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【図７】
2007134650.tif 000009
【図８】
2007134650.tif 000010
【図９】
2007134650.tif 000011
【図１０】
2007134650.tif 000012
【図１１】
2007134650.tif 000013
【図１２】
2007134650.tif 000014
【図１３】
2007134650.tif 000015
【図１４】
2007134650.tif 000016
【図１５】
2007134650.tif 000017
【図１６】
2007134650.tif 000018
【図１７】
2007134650.tif 000019
【図１８】
2007134650.tif 000020
【図１９】
2007134650.tif 000021
【図２０】
2007134650.tif 000022
【図２１】
2007134650.tif 000023
【図２２】
2007134650.tif 000024
【図２３】
2007134650.tif 000025
【手続補正書】
【提出日】平成18年10月26日(2006.10.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、前記基板上に設けられたＰ型半導体層と、前記Ｐ型半導体層上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられＲｕ、Ｐｔ、Ｒｈからなる群から選択された１つの金属と希土類金属との合金を有する第１ゲート電極と、前記第１ゲート電極の両側の前記Ｐ型半導体層に設けられたＮ型ソース／ドレイン領域と、を有するＮチャネルＭＩＳトランジスタを備えたことを特徴とする半導体装置。
【請求項２】
前記基板上に設けられたＮ型半導体層と、前記Ｎ型半導体層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ前記選択された金属を有する第２ゲート電極と、前記第２ゲート電極の両側の前記Ｎ型半導体層に設けられたＰ型ソース／ドレイン領域と、を有するＰチャネルＭＩＳトランジスタを更に備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＮチャネルＭＩＳトランジスタは、前記第１ゲート絶縁膜と前記第１ゲート電極との間に設けられた第１タングステン層を備え、
前記ＰチャネルＭＩＳトランジスタは、前記第２ゲート絶縁膜と前記第２ゲート電極との間に設けられた第２タングステン層を備えていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記選択された金属と前記希土類金属との合金は、前記選択された金属に対する前記希土類金属の組成濃度（原子％）の比が、２．５以上３以下である領域を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記選択された金属に対する前記希土類金属の組成濃度（原子％）の比が２．５以上３以下である領域は、前記第１ゲート電極のうち前記第１ゲート絶縁膜側に位置し、膜厚が１．５ｎｍ以上であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記希土類金属は、Ｅｒ、Ｙ、Ｌａ、Ｇｄ、Ｙｂのいずれかであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にＲｕ、Ｐｔ、Ｒｈの群から選択された１つの金属を有する膜を形成する工程と、
前記選択された金属を有する膜の上部に希土類金属を有する膜を形成する工程と、
熱処理を行うことにより前記選択された金属と前記希土類金属を固相反応させ前記選択された金属と前記希土類金属との合金を有するゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
前記選択された金属を有する膜を形成した後、前記希土類金属を有する膜を形成する前に、前記選択された金属を有する膜上にタングステン膜を積層する工程と、
熱処理を行うことによりタングステンを拡散させ前記選択された金属と前記ゲート絶縁膜との界面にタングステン層を形成する工程と、
前記選択された金属を有する膜上に残存したタングステン膜を除去する工程と、を備えたことを特徴とする請求項７記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
まず図６に示すように、半導体基板１に、ＳＴＩ構造の素子分離領域４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、半導体基板１上にゲート絶縁膜９、ルテニウムからなるゲート電極膜１０を堆積する。ゲート絶縁材料としては、シリコン酸化膜、高誘電率（high-k）絶縁膜（シリコン酸化膜に比して高誘電率である絶縁膜材料）、あるいはこれらの混合材料等が挙げられる。高誘電率絶縁膜としては、例えば、Ｈｆ，Ｚｒ、Ｌａ等による金属シリケート、金属アルミネート、あるいはこれらに窒素を供給した絶縁膜の他に、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３等が挙げられる。なお、シリコン酸化膜としては、ＳｉＯ２、高誘電率絶縁膜としては、ＳｉＯｘＮｙ、ＨｆＯ２、ＨｆＯｘＮｙ、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ、ＨｆＡｌｘＯｙ、ＨｆＡｌｘＯｙＮｚ、ＬａＨｆｘＯｙ、Ａｌ２Ｏ３、ＺｒＯ２、ＺｒＳｉｘＯｙ、ＺｒＳｉｘＯｙＮｚなどが挙げられる。ここでは一例として、厚さ２ｎｍの熱酸化ＳｉＯ２膜、あるいは厚さ３ｎｍのＨｆＳｉＯＮ（組成比（＝Ｈｆ／（Ｈｆ＋Ｓｉ））が０．５程度、窒素濃度が２０原子％）をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により堆積した。堆積法としては、ＡＬＤ(Atomic Layer Deposition)法、ＭＢＥ（Molecular Beam Epitaxy）法、ＰＶＤ（Physical Vapor Deposition）法などを用いることができる。また、ルテニウムからなるゲート電極１０は、ＣＶＤ法、ＰＶＤ法などの通常プロセスで形成することができる。本実施形態のルテニウムからなるゲート電極１０の膜厚は５０ｎｍとした。