(57)【要約】【課題】従来の発振回路では、インダクタを有することから、小型化が困難であった。【解決手段】各エミッタが実質的に接地電位に接続された第１のトランジスタ及び第２のトランジスタと、第１のトランジスタのベース及び第２のトランジスタのベース間に接続された水晶振動子と、第１のトランジスタのコレクタ及び電源電位間に接続された第１の抵抗器と、第２のトランジスタのコレクタ及び電源電位間に接続された第２の抵抗器と、第１のトランジスタのコレクタ及び第２のトランジスタのベース間に接続された第１のキャパシタと、第２のトランジスタのコレクタ及び第１のトランジスタのベース間に接続された第２のキャパシタと、第１のトランジスタのベース及びエミッタ間に接続された第３のキャパシタと、第２のトランジスタのベース及びエミッタ間に接続された第４のキャパシタと、を含む。【選択図】図１
2007266912.tif 000002
【特許請求の範囲】
【請求項１】
各エミッタが実質的に接地電位に接続された第１のトランジスタ及び第２のトランジス
タと、
前記第１のトランジスタのベース及び前記第２のトランジスタのベース間に接続された
圧電振動子と、
前記第１のトランジスタのコレクタ及び前記電源電位間に接続された第１の抵抗器と、
前記第２のトランジスタのコレクタ及び前記電源電位間に接続された第２の抵抗器と、
前記第１のトランジスタのコレクタ及び前記第２のトランジスタのベース間に接続され
た第１のキャパシタと、
前記第２のトランジスタのコレクタ及び前記第１のトランジスタのベース間に接続され
た第２のキャパシタと、
前記第１のトランジスタのベース及びエミッタ間に接続された第３のキャパシタと、
前記第２のトランジスタのベース及びエミッタ間に接続された第４のキャパシタと、を
含むことを特徴とする発振回路。
【請求項２】
各エミッタが実質的に接地電位に接続された第１のトランジスタ及び第２のトランジス
タと、
前記第１のトランジスタのコレクタ及び前記第２のトランジスタのコレクタ間に接続さ
れた圧電振動子と、
前記第１のトランジスタのコレクタ及び前記電源電位間に接続された第１の抵抗器と、
前記第２のトランジスタのコレクタ及び前記電源電位間に接続された第２の抵抗器と、
前記第１のトランジスタのコレクタ及び前記第２のトランジスタのベース間に接続され
た第１のキャパシタと、
前記第２のトランジスタのコレクタ及び前記第１のトランジスタのベース間に接続され
た第２のキャパシタと、
前記第１のトランジスタのベース及びエミッタ間に接続された第３のキャパシタと、
前記第２のトランジスタのベース及びエミッタ間に接続された第４のキャパシタと、を
含むことを特徴とする発振回路。
【請求項３】
第１のインバータ及び第２のインバータと、
前記第１のインバータの出力端及び前記第２のインバータの出力端に接続された圧電振
動子と、
前記第１のインバータの前記出力端及び入力端に接続された第１の抵抗器と、
前記第２のインバータの前記出力端及び入力端に接続された第２の抵抗器と、
前記第１のインバータの前記出力端及び前記第２のインバータの前記入力端間に接続さ
れた第１のキャパシタと、
前記第２のインバータの前記出力端及び前記第１のインバータの前記入力端間に接続さ
れた第２のキャパシタと、
前記第１のインバータの前記入力端及び接地電位間に接続された第３のキャパシタと、
前記第２のインバータの前記入力端及び前記設置電位間に接続された第４のキャパシタ
と、を含むことを特徴とする発振回路。
【請求項４】
相互に並列接続された第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタと、
相互に並列接続された第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレイン、並
びに、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレイン
間に接続された圧電振動子と、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのゲート及び前
記ドレイン間に接続された第１のゲート・ドレイン間抵抗器と、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲート及び前
記ドレイン間に接続された第２のゲート・ドレイン間抵抗器と、
前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタの前記ドレイ
ン、及び、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの前記
ゲート間に接続された第１のキャパシタと、
前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記ドレイ
ン、及び、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの前記
ゲート間に接続された第２のキャパシタと、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの前記ゲート、
及び、接地電位間に接続された第３のキャパシタと、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの前記ゲート、
及び、前記接地電位間に接続された第４のキャパシタと、を特徴とする発振回路。
【請求項５】
第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレイン及び電源電位間に接続された第１の抵抗器
と、
第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのドレイン及び前記電源電位間に接続された第２の抵
抗器と、
前記第１のＮＭＯＳトランジスタの前記ドレイン及び前記第２のＮＭＯＳトランジスタ
の前記ドレイン間に接続された圧電振動子と、  前記第１のＮＭＯＳトランジスタのゲー
ト及び前記ドレイン間に接続された第１のゲート・ドレイン間抵抗器と、
前記第２のＮＭＯＳトランジスタのゲート及び前記ドレイン間に接続された第２のゲー
ト・ドレイン間抵抗器と、
前記第１のＮＭＯＳトランジスタの前記ドレイン及び前記第２のＮＭＯＳトランジスタ
の前記ゲート間に接続された第１のキャパシタと、
前記第２のＰＭＯＳトランジスタの前記ドレイン及び前記第１のＮＭＯＳトランジスタ
の前記ゲート間に接続された第２のキャパシタと、
前記第１のＮＭＯＳトランジスタの前記ゲート及び接地電位間に接続された第３のキャ
パシタと、
前記第２のＮＭＯＳトランジスタの前記ゲート及び前記接地電位間に接続された第４の
キャパシタと、含むことを特徴とする発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子を有する発振回路に関し、特に、前記水晶振動子に基づき、逆相
関係にある２つの発振信号を生成する発振回路に関する。
【背景技術】
【０００２】
図２２に示されるように、１つの発振信号ＯＳ１００を出力する従来の発振回路ＯＳＣ
１００は、ＣＭＯＳインバータＩＮ１００と、キャパシタＣ１００、Ｃ１１０と、水晶振
動子Ｘ１００と、抵抗器Ｒ１００とを含む。他方で、図２３に示されるように、逆相関係
にある２つの発振信号ＯＳ２００＋、ＯＳ２００−を出力する従来の電圧制御発振器ＶＣ
Ｏ２００は、インダクタンスＬ２００、２１０と、バラクタダイオードＤ２００、Ｄ２１
０と、抵抗器Ｒ１００、Ｒ１１０と、キャパシタＣ１００、Ｃ１１０、Ｃ１２０、Ｃ１３
０と、トランジスタＴＲ２００、ＴＲ２１０を含む。また、前記電圧制御発振器ＶＣＯ２
００を有する従来の発振回路ＯＳＣ３００は、図２４に示されるように、更に、水晶振動
子Ｘ３００を含み、逆相関係にある２つの発振信号ＯＳ３００＋、ＯＳ３００−（ＯＳ２
００＋、ＯＳ２００−に相当。）を出力する。
【０００３】
図２４に示される発振回路ＯＳＣ３００は、図２５に示されるような等価回路で表され
る。発振回路ＯＳＣ３００の等価回路で、水晶振動子Ｘ３００から見た発振回路ＯＳＣ３
００の合成インピーダンスは、（１）式で与えられる。
【０００４】
【数１】
2007266912.tif 000003
ここで、インピーダンスｚ１、ｚ２、ｚ３は、（２）式で与えられ、（２）式中のｒ３
、ｃ３は、（３）式で与えられる。
【０００５】
【数２】
2007266912.tif 000004
【０００６】
【数３】
2007266912.tif 000005
他方で、回路抵抗Ｒｃ（発振回路を構成する素子のうち水晶振動子以外の素子により規
定される抵抗）及び回路リアクタンスＬｃ（発振回路を構成する素子のうち水晶振動子以
外の素子により規定されるリアクタンス）は、Ｒｎ、Ｌｎ、Ｒｐ、Ｌｐをそれぞれ、（４
）式及び（５）式のように定義すると、（６）式で与えられる。
【０００７】
【数４】
2007266912.tif 000006
【０００８】
【数５】
2007266912.tif 000007
【０００９】
【数６】
2007266912.tif 000008
従来の発振回路ＯＳＣ３００では、より正確には、従来の電圧制御発振器ＶＣＯ２００
では、インダクタＬ２００、Ｌ２１０が設けられていることから、（４）式及び（５）式
に示されるように、インダクタとキャパシタが周波数的に相殺され、例えば、インダクタ
Ｌ１とキャパシタｃ３とが周波数的に相殺され、その結果、（６）式に示される回路抵抗
Ｒｃは、周波数に依存しなくなり、換言すれば、いずれの周波数でも一定の値となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の発振回路ＯＳＣ３００は、上記したインダクタＬ２００、Ｌ２１
０を有することから、小型化が困難であるという問題があった。
【課題を解決するための手段】
【００１１】
本発明に係る第１の発振回路は、上記した課題を解決すべく、各エミッタが実質的に接
地電位に接続された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジ
スタのベース及び前記第２のトランジスタのベース間に接続された圧電振動子と、前記第
１のトランジスタのコレクタ及び前記電源電位間に接続された第１の抵抗器と、前記第２
のトランジスタのコレクタ及び前記電源電位間に接続された第２の抵抗器と、前記第１の
トランジスタのコレクタ及び前記第２のトランジスタのベース間に接続された第１のキャ
パシタと、前記第２のトランジスタのコレクタ及び前記第１のトランジスタのベース間に
接続された第２のキャパシタと、前記第１のトランジスタのベース及びエミッタ間に接続
された第３のキャパシタと、前記第２のトランジスタのベース及びエミッタ間に接続され
た第４のキャパシタと、を含む。
【００１２】
本発明に係る第２の発振回路は、各エミッタが実質的に接地電位に接続された第１のト
ランジスタ及び第２のトランジスタと、前記第１のトランジスタのコレクタ及び前記第２
のトランジスタのコレクタ間に接続された圧電振動子と、前記第１のトランジスタのコレ
クタ及び前記電源電位間に接続された第１の抵抗器と、前記第２のトランジスタのコレク
タ及び前記電源電位間に接続された第２の抵抗器と、前記第１のトランジスタのコレクタ
及び前記第２のトランジスタのベース間に接続された第１のキャパシタと、前記第２のト
ランジスタのコレクタ及び前記第１のトランジスタのベース間に接続された第２のキャパ
シタと、前記第１のトランジスタのベース及びエミッタ間に接続された第３のキャパシタ
と、前記第２のトランジスタのベース及びエミッタ間に接続された第４のキャパシタと、
を含む。
【００１３】
本発明に係る第３の発振回路は、第１のインバータ及び第２のインバータと、前記第１
のインバータの出力端及び前記第２のインバータの出力端に接続された圧電振動子と、前
記第１のインバータの前記出力端及び入力端に接続された第１の抵抗器と、前記第２のイ
ンバータの前記出力端及び入力端に接続された第２の抵抗器と、前記第１のインバータの
前記出力端及び前記第２のインバータの前記入力端間に接続された第１のキャパシタと、
前記第２のインバータの前記出力端及び前記第１のインバータの前記入力端間に接続され
た第２のキャパシタと、前記第１のインバータの前記入力端及び接地電位間に接続された
第３のキャパシタと、前記第２のインバータの前記入力端及び前記設置電位間に接続され
た第４のキャパシタと、を含む。
【００１４】
本発明に係る第４の発振回路は、相互に並列接続された第１のＰＭＯＳトランジスタと
第１のＮＭＯＳトランジスタと、相互に並列接続された第２のＰＭＯＳトランジスタと第
２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳ
トランジスタのドレイン、並びに、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭ
ＯＳトランジスタのドレイン間に接続された圧電振動子と、前記第１のＰＭＯＳトランジ
スタ及び前記第１のＮＭＯＳトランジスタのゲート及び前記ドレイン間に接続された第１
のゲート・ドレイン間抵抗器と、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯ
Ｓトランジスタのゲート及び前記ドレイン間に接続された第２のゲート・ドレイン間抵抗
器と、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタの前記ド
レイン、及び、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタの
前記ゲート間に接続された第１のキャパシタと、前記第２のＰＭＯＳトランジスタおよび
前記第２のＮＭＯＳトランジスタの前記ドレイン、及び、前記第１のＰＭＯＳトランジス
タ及び前記第１のＮＭＯＳトランジスタの前記ゲート間に接続された第２のキャパシタと
、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの前記ゲート、
及び、接地電位間に接続された第３のキャパシタと、前記第２のＰＭＯＳトランジスタ及
び前記第２のＮＭＯＳトランジスタの前記ゲート、及び、前記接地電位間に接続された第
４のキャパシタと、を含む。
【００１５】
本発明に係る第５の発振回路は、第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳ
トランジスタのドレイン及び電源電位間に接続された第１の抵抗器と、第２のＮＭＯＳト
ランジスタと、前記第２のＮＭＯＳトランジスタのドレイン及び前記電源電位間に接続さ
れた第２の抵抗器と、前記第１のＮＭＯＳトランジスタの前記ドレイン及び前記第２のＮ
ＭＯＳトランジスタの前記ドレイン間に接続された圧電振動子と、前記第１のＮＭＯＳト
ランジスタのゲート及び前記ドレイン間に接続された第１のゲート・ドレイン間抵抗器と
、前記第２のＮＭＯＳトランジスタのゲート及び前記ドレイン間に接続された第２のゲー
ト・ドレイン間抵抗器と、前記第１のＮＭＯＳトランジスタの前記ドレイン及び前記第２
のＮＭＯＳトランジスタの前記ゲート間に接続された第１のキャパシタと、前記第２のＰ
ＭＯＳトランジスタの前記ドレイン及び前記第１のＮＭＯＳトランジスタの前記ゲート間
に接続された第２のキャパシタと、前記第１のＮＭＯＳトランジスタの前記ゲート及び接
地電位間に接続された第３のキャパシタと、前記第２のＮＭＯＳトランジスタの前記ゲー
ト及び前記接地電位間に接続された第４のキャパシタと、含む。
【００１６】
上記した本発明に係る第１〜第５の発振回路によれば、従来の発振回路において必要で
あったインダクタを用いることなく発振することから、小型化が容易となる。
【発明を実施するための最良の形態】
【００１７】
本発明に係る発振回路の実施例について図面を参照して説明する。
【００１８】
《実施例１》
実施例１の発振回路ＯＳＣ１Ａは、図１に示されるように、逆相の関係にある発振信号
ＯＳ１＋及びＯＳ１−を出力すべく、トランジスタＴＲａ、ＴＲｂと、水晶振動子Ｘ１と
、抵抗器Ｒ１ａ、Ｒ２ａ、Ｒ３ａ、Ｒ４ａ、Ｒ１ｂ、Ｒ２ｂ、Ｒ３ｂ、Ｒ４ｂと、キャパ
シタＣ１ａ、Ｃ２ａ、Ｃ３ａ、Ｃ４ａ、Ｃ５ａ、Ｃ７ａ、Ｃ１ｂ、Ｃ２ｂ、Ｃ３ｂ、Ｃ４
ｂ、Ｃ５ｂ、Ｃ７ｂ、Ｃ６とを含む。
【００１９】
発振回路ＯＳＣ１Ａでは、（１ａ）トランジスタＴＲａのコレクタ及び正側の出力端Ｏ
ＵＴ＋間にキャパシタＣ５ａが設けられ、（２ａ）当該コレクタ及び電源電位Ｖｃｃ間に
キャパシタＣ１ａ及び抵抗器Ｒ１ａが並列に接続され、（３ａ）トランジスタＴＲａのベ
ース及び電源電位Ｖｃｃ間に抵抗器Ｒ２ａが設けられ、（４ａ）当該ベース及び接地電位
ＧＮＤ間に抵抗器Ｒ４ａが設けられており、（５ａ）トランジスタＴＲａのエミッタ及び
接地電位ＧＮＤ間にキャパシタＣ７ａ及び抵抗器Ｒ３ａが並列に設けられ、（６ａ）前記
エミッタ及び前記ベース間にキャパシタＣ３ａが設けられている。ここで、キャパシタＣ
５ａは、カップリング用であり、抵抗器Ｒ１ａ及びキャパシタＣ２ａは、時定数を規定し
、キャパシタＣ３ａは、トランジスタＴＲａのベース及びエミッタ間のリアクタンスを確
保し、抵抗器Ｒ２ａ、Ｒ４ａは、トランジスタＴＲａのベース電位を規定し、キャパシタ
Ｃ４ａ、Ｃ４ｂは、発振周波数ｆ１の調整用である。また、トランジスタＴＲａのエミッ
タは、交流的に接地されている。
【００２０】
同様にして、（１ｂ）トランジスタＴＲｂのコレクタ及び負側の出力端ＯＵＴ−間にキ
ャパシタＣ５ｂが設けられ、（２ｂ）当該コレクタ及び電源電位Ｖｃｃ間にキャパシタＣ
１ｂ及び抵抗器Ｒ１ｂが並列に接続され、（３ｂ）トランジスタＴＲｂのベース及び電源
電位Ｖｃｃ間に抵抗器Ｒ２ｂが設けられ、（４ｂ）当該ベース及び接地電位ＧＮＤ間に抵
抗器Ｒ４ｂが設けられており、（５ｂ）トランジスタＴＲｂのエミッタ及び接地電位ＧＮ
Ｄ間にキャパシタＣ７ｂ及び抵抗器Ｒ３ｂが並列に設けられ、（６ｂ）前記エミッタ及び
前記ベース間にキャパシタＣ３ｂが設けられている。
【００２１】
発振回路ＯＳＣ１Ａでは、さらに、（１ｃ）トランジスタＴＲａのコレクタ及びトラン
ジスタＴＲｂのベース間にキャパシタＣ２ａが設けられ、（２ｃ）トランジスタＴＲｂの
コレクタ及びトランジスタＴＲａのベース間にキャパシタＣ２ｂが設けられ、（３ｃ）ト
ランジスタＴＲａのベース及びトランジスタＴＲｂのベース間にキャパシタＣ４ａ、Ｃ４
ｂ、水晶振動子Ｘ１が直列に設けられている。（４）電源電位Ｖｃｃ（例えば、５Ｖ）及
び接地電位ＧＮＤ間に、バイパスコンデンサとして、キャパシタＣ６が接続されている。
【００２２】
図１に示される発振回路ＯＳＣ１Ａの構成に代えて、図２に示されるような発振回路Ｏ
ＳＣ１Ｂの構成でもよい。発振回路ＯＳＣ１Ｂは、基本的に、発振回路ＯＳＣ１Ａと同様
な構成を有するものの、発振回路ＯＳＣ１Ａが備える抵抗器Ｒ３ａ、Ｒ３ｂ、Ｒ４ａ、Ｒ
４ｂ、キャパシタＣ７ａ、Ｃ７ｂを備えていない。
【００２３】
図３に示される、発振回路ＯＳＣ１Ａ及び発振回路ＯＳＣ１Ｂの等価回路ＯＳＣｅ（１
Ａ、１Ｂ）では、対応する素子同士（例えば、キャパシタＣ１ａとキャパシタＣ１ｂ）は
同じ定数であり、トランジスタＴＲａ、ＴＲｂは、π型等価回路で示されている。等価回
路ＯＳＣｅ（１Ａ、１Ｂ）で、抵抗器Ｒ１に流れる電流を第１の電流ｉ１と定義し、トラ
ンジスタＴＲａのコレクタ及びトランジスタＴＲｂのベース、並びに、トランジスタＴＲ
ｂのコレクタ及びトランジスタＴＲａのベースに流れる電流を第２の電流ｉ２と定義し、
トランジスタＴＲａのエミッタ及びベース間に流れる電流、並びに、トランジスタＴＲｂ
のベース及びエミッタ間に流れる電流を第３の電流ｉ３と定義し、水晶振動子Ｘ１に流れ
る電流をｉｘと定義すると、（７）式、（８）式、（９）式、及び（１０）式が与えられ
る。
【００２４】
【数７】
2007266912.tif 000009
【００２５】
【数８】
2007266912.tif 000010
【００２６】
【数９】
2007266912.tif 000011
【００２７】
【数１０】
2007266912.tif 000012
ここで、ｇｍは、相互インダクタンスを示す。上記の（７）式〜（１０）式から、発振
の境界条件を示す（１１）式が得られ、当該（１１）式より、発振回路ＯＳＣｅ（１Ａ、
１Ｂ）の回路側（発振回路ＯＳＣｅ（１Ａ、１Ｂ）を構成する素子のうち水晶振動子Ｘ１
以外の素子）の複合インピーダンスを示す（１２）式が得られる。
【００２８】
【数１１】
2007266912.tif 000013
【００２９】
【数１２】
2007266912.tif 000014
ここで、インピーダンスｚ１、ｚ２、ｚ３は、（１３）式で表され、さらに、インピー
ダンスｚ１、ｚ２、ｚ３を構成するｒ１、ｒ３、ｃ１、ｃ３は、（１４）式及び（１５）
式で表される。
【００３０】
【数１３】
2007266912.tif 000015
【００３１】
【数１４】
2007266912.tif 000016
【００３２】
【数１５】
2007266912.tif 000017
（１２）式の分母である「ｚ１＋ｚ２＋ｚ３−ｇｍｚ１ｚ３」をＲｎとｃｎで置き換え
ると、（１６）式が得られる。
【００３３】
【数１６】
2007266912.tif 000018
ここで、Ｒｎ、ｃｎは、（１７）式のように定義される。
【００３４】
【数１７】
2007266912.tif 000019
また、（１２）式の分子である「２ｚ３（ｚ１＋ｚ２）」をＲｍとｃｍで置き換えると
、（１８）式が得られる。
【００３５】
【数１８】
2007266912.tif 000020
ここで、Ｒｍ、ｃｍは、（１９）式のように定義される。
【００３６】
【数１９】
2007266912.tif 000021
発振回路ＯＳＣｅ（１Ａ、１Ｂ）の回路側の抵抗である回路抵抗をＲｃとし、回路側の
容量である回路容量をＣｃとすると、（１２）式は、（２０）式のように置き換えられる
。
【００３７】
【数２０】
2007266912.tif 000022
ここで、Ｒｃ、Ｃｃは、（２１）式のように定義される。
【００３８】
【数２１】
2007266912.tif 000023
図４は、実施例１の発振回路ＯＳＣｅ（１Ａ、１Ｂ）のシミュレーション結果を示す。
当該シミュレーションでは、Ｃ１ａ＝Ｃ１ｂ＝４ｐＦ、Ｃ２ａ＝Ｃ２ｂ＝６ｐＦ、Ｃ３ａ
＝Ｃ３ｂ＝０ｐＦ、Ｃ４ａ＝Ｃ４ｂ＝Ｃ５ａ＝Ｃ５ｂ＝Ｃ７ａ＝Ｃ７ｂ＝０．１μＦ、Ｃ
６＝１０μＦ、Ｒ１＝１．５ｋΩ、Ｒπ＝２．６ｋΩ、Ｃπ＝２ｐＦ、ｇｍ＝０．００３
８である。
【００３９】
図４のシミュレーション結果に示されるように、回路抵抗Ｒｃの値は、１０ＭＨｚで最
小となることから、発振回路ＯＳＣｅ（１Ａ、１Ｂ）は、１０ＭＨｚで発振することが可
能であり、実際に、例えば、図５に示されるように、発振回路ＯＳＣ１Ａ、ＯＳＣ１Ｂは
、１０ＭＨｚで発振し、しかも、当該発振を従来の発振回路のようなインダクタＬを用い
ることなく行うことから、発振回路ＯＳＣ１Ａ、１Ｂの小型化が容易となる。上記したＣ
１ａ＝Ｃ１ｂ＝４ｐＦに代えて、Ｃ１ａ＝Ｃ１ｂ＝０ｐＦにすると、発振回路ＯＳＣ１Ａ
は、図６に示されるような波形で発振し、さらに、発振回路ＯＳＣ１Ｂも、図７に示され
るように、やや波形が歪むものの、発振することができる。
【００４０】
《実施例２》
実施例２の発振回路ＯＳＣ２Ａでは、図８に示されるように、キャパシタＣ４ａ、Ｃ４
ｂ、水晶振動子Ｘ１は、実施例１の発振回路ＯＳＣ１Ａにおける、トランジスタＴＲａの
ベース及びトランジスタＴＲｂのベース間に設けられることと異なり、トランジスタＴＲ
ａのコレクタ及びトランジスタＴＲｂのコレクタ間に設けられている。実施例２の発振回
路ＯＳＣ２Ａは、他の構成については、実施例１の発振回路ＯＳＣ１Ａと同様である。
【００４１】
実施例１の発振回路ＯＳＣ１Ａと発振回路ＯＳＣ１Ｂとの関係と同様に、実施例２の発
振回路ＯＳＣ２Ａに代えて、図９に示されるように、キャパシタＣ７ａ、Ｃ７ｂ、抵抗器
Ｒ３ａ、Ｒ３ｂ、Ｒ４ａ、Ｒ４ｂを備えない発振回路ＯＳＣ２Ｂの構成であっても良い。
【００４２】
実施例２の発振回路ＯＳＣ２Ａ、ＯＳＣ２Ｂは、図１０に示される発振回路の等価回路
ＯＳＣ２ｅ（２Ａ、２Ｂ）で表される。ここで、抵抗器Ｒ１に流れる電流を電流ｉ１と定
義し、トランジスタＴＲ１ａのベース及びトランジスタＴＲ１ｂのベース間に流れる電流
を電流ｉ２と定義し、水晶振動子Ｘ１に流れる電流をｉｘと定義すると、（２２）式、（
２３）式、（２４）式が得られる。
【００４３】
【数２２】
2007266912.tif 000024
【００４４】
【数２３】
2007266912.tif 000025
【００４５】
【数２４】
2007266912.tif 000026
上記の（２２）式〜（２４）式より、発振の境界条件を表す（２５）式が得られ、さら
に、回路側の複合インピーダンスを表す（２６）式が得られる。
【００４６】
【数２５】
2007266912.tif 000027
【００４７】
【数２６】
2007266912.tif 000028
ここで、インピーダンスｚ１、ｚ２、ｚ３は、上記した（１３）式で表され、当該イン
ピーダンスｚ１、ｚ２、ｚ３を構成するｒ１、ｒ３、ｃ１、ｃ３は、上記した（１４）式
で表される。
【００４８】
さらに、（２６）式中の分母である「ｚ１＋ｚ２＋ｚ３−ｇｍｚ１ｚ３」は、上記した
（１６）式で表され、また、（２５）式中の分子である「ｚ１（ｚ２＋ｚ３）」は、Ｒｐ
及びＣｐを用いて（２７）式で表される。
【００４９】
【数２７】
2007266912.tif 000029
但し、Ｒｐ、Ｃｐは、（２８）式で定義される。
【００５０】
【数２８】
2007266912.tif 000030
（２６）式における回路抵抗をＲｃとし、回路容量をＣｃとすると、回路抵抗Ｒｃ、回
路容量Ｃｃは、（２９）式で与えられる。
【００５１】
【数２９】
2007266912.tif 000031
図１１は、実施例２の発振回路ＯＳＣ２Ａ、ＯＳＣ２Ｂのシミュレーション結果を示す
。当該シミュレーションでは、Ｃ１ａ＝Ｃ１ｂ＝４ｐＦ、Ｃ２ａ＝Ｃ２ｂ＝６ｐＦ、Ｃ３
ａ＝Ｃ３ｂ＝０ｐＦ、Ｃ４ａ＝Ｃ４ｂ＝Ｃ５ａ＝Ｃ５ｂ＝Ｃ７ａ＝Ｃ７ｂ＝０．１μＦ、
Ｃ６＝１０μＦ、Ｒ１＝１．５ｋΩ、Ｒπ＝２．６ｋΩ、Ｃπ＝２ｐＦである。図１１に
示されるように、発振回路ＯＳＣ２Ａ、ＯＳＣ２Ｂは、実施例１の発振回路ＯＳＣ１Ａ、
ＯＳＣ１Ｂと同様に発振することができ、より正確には、概ね１ＭＨｚから１０ＭＨｚま
での範囲で、かつ、図１２に示されるように、略正弦波の波形で発振することが可能であ
り、しかも、当該発振を、従来の発振回路が備えたインダクタを用いることなく行うこと
ができ、これにより、発振回路ＯＳＣ２Ａ、２Ｂを小型化することが容易となる。
【００５２】
発振回路ＯＳＣ２Ａは、上記のＣ１ａ＝Ｃ１ｂ＝４ｐＦに代えて、Ｃ１ａ＝Ｃ１ｂ＝０
ｐＦにすることにより、図１３に示されるように、略正弦波の波形で発振することができ
る。また、発振回路ＯＳＣ２Ｂは、図１４に示されるように、略正弦波の波形を以って発
振することができる。
【００５３】
《実施例３》
実施例３の発振回路ＯＳＣ３は、図１５に示されるように、実施例２の発振回路ＯＳＣ
２Ａが有するトランジスタＴＲ１ａ、ＴＲ１ｂに代えて、インバータＩＮ１ａ、ＩＮ１ｂ
を有し、他の構成については、基本的に、実施例２の発振回路ＯＳＣ２Ａと同様である。
接続関係について説明すると、（１ａ）インバータＩＮ１ａの出力端及び電源電位Ｖｃｃ
間にキャパシタＣ１ａが設けられ、（２ａ）インバータＩＮ１ａの入力端及び接地電位Ｇ
ＮＤ間にキャパシタＣ３ａが設けられ、（３ａ）当該入力端及び前記出力端間に抵抗器Ｒ
１ａが設けられている。
【００５４】
同様にして、（１ｂ）インバータＩＮ１ｂの出力端及び電源電位Ｖｃｃ間にキャパシタ
Ｃ１ｂが設けられ、（２ｂ）インバータＩＮ１ｂの入力端及び接地電位ＧＮＤ間にキャパ
シタＣ３ｂが設けられ、（３ｂ）当該入力端及び前記出力端間に抵抗器Ｒ１ｂが設けられ
ている。
【００５５】
さらに、（１ｃ）インバータＩＮ１ａの出力端及びインバータＩＮ１ｂの出力端間にキ
ャパシタＣ４ａ、Ｃ４ｂ、水晶振動子Ｘ１が直列接続され、（２ｃ）インバータＩＮ１ａ
の出力端及びインバータＩＮ１ｂの入力端間にキャパシタＣ２ａが設けられ、（３ｃ）イ
ンバータＩＮ１ｂの出力端及びインバータＩＮ１ａの入力端間にキャパシタＣ２ｂが設け
られ、（４ｃ）電源電位Ｖｃｃ及び接地電位ＧＮＤ間にキャパシタＣ５が設けられている
。
【００５６】
図１６は、実施例３の発振回路ＯＳＣ３の詳細を示す。図１５に示されるインバータＩ
Ｎ１ａは、図１６に示されるように、ＰＭＯＳトランジスタ及びＮＮＯＳトランジスタか
らなるＣＭＯＳトランジスタＣＭＯＳ１ａから構成されており、また、インバータＩＮ１
ｂは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣＭＯＳトランジスタＣ
ＭＯＳ１ｂから構成されている。
【００５７】
図１７は、図１５、図１６に示される発振回路の等価回路である。等価回路の発振回路
ＯＳＣｅ（３）では、キャパシタＣ１に流れる電流を電流ｉ１と定義し、インバータＩＮ
１ａの入力端及びインバータＩＮ１ｂの出力端間に流れる電流、及び、インバータＩＮ１
ａの出力端及びインバータＩＮ１ｂの入力端間に流れる電流を電流ｉ２と定義し、水晶振
動子Ｘ１に流れる電流を電流ｉｘと定義している。      
【００５８】
等価回路の発振回路ＯＳＣｅ（３）における電流及び電圧の関係から、（３０）式、（
３１）式、（３２）式が得られる。
【００５９】
【数３０】
2007266912.tif 000032
【００６０】
【数３１】
2007266912.tif 000033
【００６１】
【数３２】
2007266912.tif 000034
上記の（３０）式〜（３２）式により、発振の条件を示す（３３）式が与えられ、さら
に、当該（３３）式より回路側の複合インピーダンスを示す（３４）式が与えられる。
【００６２】
【数３３】
2007266912.tif 000035
【００６３】
【数３４】
2007266912.tif 000036
ここで、（３３）式における各インピーダンスｚ１、ｚ２、ｚ３は、（３５）式により
表される。
【００６４】
【数３５】
2007266912.tif 000037
（３５）式で表されるインピーダンスｚ１、ｚ２、ｚ３を上記の（３４）式に代入する
と、（３６）式（１番めの式）が与えられる。ここで、Ｒｎ、Ｃｎは、（３６）式（２番
めの式、３番めの式）により表される。
【００６５】
【数３６】
2007266912.tif 000038
（３４）式に示される回路側のインピーダンスを回路抵抗Ｒｃ及び回路容量Ｃｃを用い
て表すと、（３７）式のように表される。
【００６６】
【数３７】
2007266912.tif 000039
ここで、回路抵抗Ｒｃ、回路容量Ｃｃは、（３８）式で表される。
【００６７】
【数３８】
2007266912.tif 000040
図１８は、実施例３の発振回路のシミュレーション結果を示す。当該シミュレーション
では、Ｃ１ａ＝Ｃ１ｂ＝１０ｐＦ、Ｃ２ａ＝Ｃ２ｂ＝５ｐＦ、Ｃ３ａ＝Ｃ３ｂ＝０ｐＦ、
Ｃ４ａ＝Ｃ４ｂ＝０．１μＦ、Ｃ５＝１０μＦ、Ｒ１ａ＝Ｒ１ｂ＝１．５ｋΩ、Ｒπ＝２
．６ｋΩ、Ｃπ＝２ｐＦである。実施例３の発振回路ＯＳＣ３は、図１８に示されるよう
に、キャパシタＣ３の値に拘わらず、発振可能である。
【００６８】
《実施例４》
図１９に示される実施例４の発振回路ＯＳＣ４は、実施例の発振回路ＯＳＣ３（図１６
に図示。）におけるＰＭＯＳトランジスタに代えて、抵抗器Ｒ２ａ、Ｒ２ｂを有し、他の
構成については、実施例３の発振回路ＯＳＣ３と同様である。
【００６９】
図２０は、実施例４の発振回路の等価回路である。等価回路の発振回路ＯＳＣｅ（４）
では、キャパシタＣ１に流れる電流をｉ１と定義し、キャパシタＣ２及びキャパシタＣ３
に流れる電流をｉ２と定義し、水晶振動子Ｘ１に流れる電流をｉｘと定義している。等価
回路の発振回路ＯＳＣｅ（４）は、図１７に示された等価回路ＯＳＣｅ（３）における、
（２６）式で示される回路側の複合インピーダンスのｚ１を（３９）式で示した場合に相
当する。
【００７０】
【数３９】
2007266912.tif 000041
回路抵抗Ｒｃ及び回路容量Ｃｃは、（４０）式で表され、回路抵抗Ｒｃ及び回路容量Ｃ
ｃを構成するＲｎ、Ｃｎ、Ｒｐ、Ｃｐは、（４１）式及び（４２）式で表される。
【００７１】
【数４０】
2007266912.tif 000042
【００７２】
【数４１】
2007266912.tif 000043
【００７３】
【数４２】
2007266912.tif 000044
図２１は、実施例４の発振回路のシミュレーション結果である。当該シミュレーション
では、Ｒ１＝１０ｋΩ、Ｃ１＝Ｃ２＝１０ｐＦ、ｇｍ＝０．００１Ａ／Ｖ、Ｃ３＝１０ｐ
Ｆである。図２１に示されるように、図１８に示される実施例３の発振回路ＯＳＣ３と同
様に、実施例４の発振回路ＯＳＣ４は、キャパシタＣ３の値に拘わらず、発振することが
できる。
【図面の簡単な説明】
【００７４】
【図１】実施例１の発振回路の構成を示す図（その１）。
【図２】実施例１の発振回路の構成を示す図（その２）。
【図３】実施例１の発振回路の等価回路を示す図。
【図４】実施例１の発振回路のシミュレーション結果を示す図。
【図５】実施例１の発振回路の実験結果を示す図（その１）。
【図６】実施例１の発振回路の実験結果を示す図（その２）。
【図７】実施例１の発振回路の実験結果を示す図（その３）。
【図８】実施例２の発振回路の構成を示す図（その１）。
【図９】実施例２の発振回路の構成を示す図（その２）。
【図１０】実施例２の発振回路の等価回路を示す図。
【図１１】実施例２の発振回路のシミュレーション結果を示す図。
【図１２】実施例２の発振回路の実験結果を示す図（その１）。
【図１３】実施例２の発振回路の実験結果を示す図（その２）。
【図１４】実施例２の発振回路の実験結果を示す図（その３）。
【図１５】実施例３の発振回路の構成を示す図。
【図１６】実施例３の発振回路の構成の詳細を示す図。
【図１７】実施例３の発振回路の等価回路を示す図。
【図１８】実施例３の発振回路のシミュレーション結果を示す図。
【図１９】実施例４の発振回路の構成を示す図。
【図２０】実施例４の発振回路の等価回路を示す図。
【図２１】実施例４の発振回路のシミュレーション結果を示す図。
【図２２】従来の発振回路の構成を示す図。
【図２３】従来の他の発振回路の構成を示す図。
【図２４】従来の電圧制御発振器の構成を示す図。
【図２５】従来の発振回路の等価回路を示す図。
【符号の説明】
【００７５】
ＯＳＣ１Ａ…発振回路、Ｘ１…水晶振動子、ＴＲａ、ＴＲｂ…トランジスタ、Ｒ１ａ、
Ｒ１ｂ…抵抗器、Ｃ１ａ、Ｃ１ｂ、Ｃ３ａ、Ｃ３ｂ…キャパシタ。
【図１】
2007266912.tif 000045
【図２】
2007266912.tif 000046
【図３】
2007266912.tif 000047
【図４】
2007266912.tif 000048
【図５】
2007266912.tif 000049
【図６】
2007266912.tif 000050
【図７】
2007266912.tif 000051
【図８】
2007266912.tif 000052
【図９】
2007266912.tif 000053
【図１０】
2007266912.tif 000054
【図１１】
2007266912.tif 000055
【図１２】
2007266912.tif 000056
【図１３】
2007266912.tif 000057
【図１４】
2007266912.tif 000058
【図１５】
2007266912.tif 000059
【図１６】
2007266912.tif 000060
【図１７】
2007266912.tif 000061
【図１８】
2007266912.tif 000062
【図１９】
2007266912.tif 000063
【図２０】
2007266912.tif 000064
【図２１】
2007266912.tif 000065
【図２２】
2007266912.tif 000066
【図２３】
2007266912.tif 000067
【図２４】
2007266912.tif 000068
【図２５】
2007266912.tif 000069