(57)【要約】【課題】ダマシン配線プロセスにおける層間膜剥れ及び加工特性の変動を抑えることが可能な半導体製造方法を提供する。【解決手段】半導体基板１上に、第１の層間膜５、６を形成する工程と、前記第１の層間膜５、６に、配線溝７を形成する工程と、前記第１の層間膜５、６の外周部に、外周溝８を形成する工程と、前記配線溝７及び前記外周溝８内に、金属膜９、１０を形成する工程と、少なくとも金属膜９、１０上に、第２の層間膜１２を形成する工程を備える。【選択図】図１ｄ
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１の層間膜を形成する工程と、
前記第１の層間膜に、配線溝を形成する工程と、
前記第１の層間膜の外周部に、外周溝を形成する工程と、
前記配線溝及び前記外周溝内に、金属膜を形成する工程と、
少なくとも前記金属膜上に、第２の層間膜を形成する工程を備えることを特徴とする半導体製造方法。
【請求項２】
前記第１の層間膜は、有機膜を含むことを特徴とする請求項１に記載の半導体製造方法。
【請求項３】
前記第２の層間膜を、ドライエッチングにより加工することを特徴とする請求項１又は２に記載の半導体製造方法。
【請求項４】
前記金属膜を形成する工程は、
金属を前記配線溝及び前記外周溝を埋め込む工程と、
前記配線溝内及び前記外周溝内を除く領域に形成された前記金属を除去する工程を備えることを特徴とする請求項１乃至３に記載の半導体製造方法。
【請求項５】
前記金属を除去する工程は、前記第１の層間膜の外側面に形成された金属を除去する工程を備えることを特徴とする請求項４に記載の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＬｏｗ−ｋ膜を用いてダマシンプロセスにより配線層を形成する工程を備えた半導体製造方法に関する。
【背景技術】
【０００２】
一般に、Ｃｕ配線の形成方法としては、シリコン酸化膜などに溝パターンを形成し、Ｃｕめっきにより配線を埋め込み形成するダマシン配線プロセスが用いられている（例えば特許文献１参照）。
【０００３】
近年、半導体装置の微細化、高性能化に伴い、層間膜として有機シリコン酸化膜、有機膜などからなるＬｏｗ−ｋ膜が導入されている。例えば、図４に示すように、層間膜１０２、１０３、コンタクトプラグ１０４が形成された半導体基板１０１上に、ＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）法などにより、層間膜（Ｌｏｗ−ｋ膜）１０５、１０６を形成し、エッジカットを行なった後、配線溝を形成し、スパッタ技術とメッキ技術により、Ｃｕ層を形成する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により、層間膜上のＣｕを除去してＣｕ配線層１０９を形成する。
【０００４】
このとき、従来より用いられているシリコン酸化膜などにおいては、特に問題とならなっていなかったが、特に有機膜１０５を含む層間膜においては、ＣＭＰによるストレスにより、層間膜と下層との密着性が劣化し、層間膜が剥れるという問題が発生する。そこで、最外周にＣｕ膜１１１を残すことにより、層間膜１０５の剥離を抑える手法が用いられている。
【０００５】
しかしながら、最外周に残存したＣｕ膜が、後工程のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチング工程において、加工装置内を汚染することにより、エッチングレートなど加工特性を変動させるという問題が生じてしまう。
【特許文献１】特開２０００−２５２２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ダマシン配線プロセスにおける層間膜剥れ及び加工特性の変動を抑えることが可能な半導体製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板上に、第１の層間膜を形成する工程と、前記第１の層間膜に、配線溝を形成する工程と、前記第１の層間膜の外周部に、外周溝を形成する工程と、前記配線溝及び前記外周溝内に、金属膜を形成する工程と、少なくとも金属膜上に、第２の層間膜を形成する工程を備えることを特徴とする半導体製造方法が提供される。
【発明の効果】
【０００８】
本発明の一実施態様によれば、ダマシン配線プロセスにおける層間膜剥れ及び加工特性の変動を抑えることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施形態について、図を参照して説明する。
【００１０】
（実施形態１）
図１ａ〜図１ｄに本実施形態の半導体製造工程を示す。先ず、図１に示すように、素子領域（図示せず）の形成された半導体基板１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜２、シリコン酸化膜３を形成し、通常のリソグラフィ、スパッタなどにより、半導体基板１に到達するコンタクトプラグ４を形成する。そして、その上層にＳＯＤ法によりＰｏｌｙ  Ａｒｙｌｅｎｅ  Ｅｔｈｅｒ（以下ＰＡＥと記す）などの有機膜５、ＳＯＤ法、ＣＶＤ法により有機シリコン酸化膜（ＳｉＯＣ膜）６を順次成膜し、層間膜を形成した後、半導体基板周縁部においてシンナーなどを用いて層間膜のエッジカットを行なう。そして、通常のリソグラフィ、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、コンタクトプラグ４に到達する配線溝７を形成するとともに、層間膜（有機膜５、有機シリコン酸化膜６）の外周の内側に、環状の外周溝８を形成する。
【００１１】
次いで、図１ｂに示すように、通常のダマシン配線プロセスを用いて、金属（Ｃｕ）により配線溝７及び外周溝８を埋め込み、表面の金属をＣＭＰにより除去することにより、Ｃｕ配線９を形成する。このとき、同時に外周溝８内にもＣｕ膜１０が埋め込まれるとともに、層間膜（有機膜５、有機シリコン酸化膜６）の最外周にもＣｕ膜１１が残存する状態となる。
【００１２】
次いで、図１ｃに示すように、層間膜（有機膜５、有機シリコン酸化膜６）の最外周に形成されたＣｕ膜１１を、フッ酸と過酸化水素水などのウエットエッチングにより除去する。
【００１３】
さらに、図１ｄに示すように、外周溝８上を含む全面に、ＳＯＤ法、ＣＶＤ法などによりシリコン炭化膜１２、有機シリコン酸化膜１３、有機膜１４、シリコン酸化膜１５を順次成膜し、層間膜を形成した後、半導体基板周縁部においてシンナー、ＲＩＥなどにより層間膜のエッジカットを行なう。
【００１４】
このようにして、外周溝８を形成し、その内部に配線材料を埋め込むことにより、ＣＭＰによる有機膜５へのストレスが緩和され、有機膜の剥離を抑えることが可能となる。さらに、上層に形成される層間膜にＲＩＥなどにより配線溝を形成する際、Ｃｕ膜の露出がない状態で加工することができるため、Ｃｕによる加工装置内の汚染が抑えられ、エッチングレートなど加工特性の変動を抑えることが可能となる。
【００１５】
（実施形態２）
図２ａ〜ｃに本実施形態の半導体製造工程を示す。尚、符号は実施形態１と同じものについては同一の番号を付して、詳細な説明は省略する。図２ａに示すように、実施形態１と同様に、配線溝７、外周溝８の形成された層間膜（有機膜５、有機シリコン酸化膜６）上に、ＳＯＤ法、ＣＶＤ法などによりシリコン炭化膜１２、有機シリコン酸化膜１３、有機膜１４、シリコン酸化膜からなる層間膜を形成した後、半導体基板周縁部のエッジカットを行なう。
【００１６】
次いで、図２ｂに示すように、ＲＩＥによりＣｕ配線９に到達する配線溝１６及び環状の外周溝１７を形成した後、図２ｃに示すように、通常のデュアルダマシンプロセスにより、Ｃｕ膜などを埋め込み、同様にデュアルダマシン構造のＣｕ配線１８とともに、外周溝１５内にＣｕ膜１９などを形成した後、層間膜の最外周に形成されたＣｕ膜１１’を同様にウエットエッチングにより除去する。
【００１７】
このようにして、上層配線においても、外周溝１７を形成し、その内部に配線材料を埋め込むことにより、実施形態１と同様に、ＣＭＰによる有機膜へのストレスが緩和され、有機膜の剥離を抑えることが可能となる。さらに、上層に形成される層間膜にＲＩＥなどにより配線溝を形成する際、Ｃｕ膜の露出がない状態で加工することができるため、Ｃｕによる加工装置内の汚染が抑えられ、エッチングレートなど加工特性の変動を抑えることが可能となる。  
（実施形態３）
図３ａ〜ｃに本実施形態の半導体製造工程を示す。尚、符号は実施形態１と同じものについては同一の番号を付して、詳細な説明は省略する。先ず、図３ａに示すように、実施形態１と同様に、素子領域（図示せず）の形成された半導体基板１上に、シリコン窒化膜２、シリコン酸化膜３を形成し、コンタクトプラグ４を形成する。そして、その上層にＳＯＤ法により有機膜５’を形成し、エッジカットを行なう。
【００１８】
次いで、図３ｂに示すように、ＳＯＤ法、ＣＶＤ法により有機シリコン酸化膜（ＳｉＯＣ膜）６’を成膜し、エッジカットを行なう。このとき、有機シリコン酸化膜６’のエッジカット位置は、有機膜５‘の内側となっている。
【００１９】
そして、図３ｃに示すように、実施形態１と同様に、通常のリソグラフィ、ＲＩＥにより、コンタクトプラグ４に到達する配線溝７を形成するとともに、有機膜５’の外周の内側に、環状の外周溝８’を形成する。
【００２０】
次いで、図３ｄに示すように、通常のダマシン配線プロセスを用いて、金属（Ｃｕ）により配線溝７及び外周溝８’を埋め込み、表面の金属をＣＭＰにより除去することにより、Ｃｕ配線９を形成するとともに、外周溝８’内にＣｕ膜１０’などを形成した後、有機膜５’、有機シリコン酸化膜６’の外周側面に形成されたＣｕ膜を同様にウエットエッチングにより除去する。
【００２１】
このようにして、下層に有機膜５’が形成され、段差を有する層間膜において、有機膜５’に外周溝８’を形成し、その内部に配線材料を埋め込むことにより、実施形態１と同様に、ＣＭＰによる有機膜へのストレスが緩和され、有機膜の剥離を抑えることが可能となる。さらに、上層に形成される層間膜にＲＩＥなどにより配線溝を形成する際、Ｃｕ膜の露出がない状態で加工することができるため、Ｃｕによる加工装置内の汚染が抑えられ、エッチングレートなど加工特性の変動を抑えることが可能となる。
【００２２】
尚、これら実施形態において、外周溝の形状を環状としたが、それが連続していても、分離されていてもよい。但し、その終端が層間膜の外周に露出しない状態である必要がある。そして、例えば、ライン間隔０．１ｍｍ以下、ライン長０．１ｍｍ以上の点線状や、０．１ｍｍ径以上の円状、楕円状に形成することも可能である。そして、その断面形状は、Ｔｏｐ≧Ｂｏｔｔｏｍで、深さは層間膜厚以上とすることが好ましい。
【００２３】
また、層間膜についても、上述の層構成に限定されるものではなく、一般に用いられるＣＶＤ、ＳＯＤなどにより形成されたＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣ、ＳｉＯＦ、ＭＳＱ（Ｍｅｔｈｙｌ  Ｓｉｌｓｅｓ  Ｑｕｉｏｘａｎｅ）などのＳｉＯＣ膜、ＰＡＥなどを用いることが可能である。
【００２４】
また、金属膜についても、Ｃｕ膜を用いているが、Ｔｉ膜などを含むバリアメタル膜／Ｃｕスパッタ膜／Ｃｕめっき膜を用いた多層膜など、通常ダマシンプロセスにより形成される金属膜について適用することが可能である。  
また、外周溝を配線溝と同時に形成しているが、必ずしも同時に形成する必要はなく、配線溝を形成する前、或いは後に形成しても良い。また、外周溝を形成する際、ＷＥＥ（Ｗａｆｅｒ  Ｅｄｇｅ  Ｅｘｐｏｒｓｕｒｅ）法を用いることにより、新たなマスクを形成することなく、外周溝を形成することが可能である。また、外周溝のパターニングのマスク材料は、配線溝を形成する際に用いられるものと同じものを用いることが好ましい。さらに、配線溝、外周溝のマスク加工には、夫々コヒーレント光、レーザ光、電子線の少なくとも1種以上のものを用いることができる。
【００２５】
そして、層間膜の最外周に形成されたＣｕ膜などの金属膜を、ウエットエッチングにより除去しているが、特に限定されるものではなく、ＭＰ（Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、ＣＭＰ、種々のドライエッチングなど適宜用いることができる。
【００２６】
また、外周溝の上層に形成される層間膜は、下層の層間膜と同じパターンでエッジカットされているが、必ずしも同じである必要はなく、外周溝の外側まで被覆していればよい。
【００２７】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２８】
【図１ａ】本発明の一態様における半導体製造工程を示す図。
【図１ｂ】本発明の一態様における半導体製造工程を示す図。
【図１ｃ】本発明の一態様における半導体製造工程を示す図。
【図１ｄ】本発明の一態様における半導体製造工程を示す図。
【図２ａ】本発明の一態様における半導体製造工程を示す図。
【図２ｂ】本発明の一態様における半導体製造工程を示す図。
【図２ｃ】本発明の一態様における半導体製造工程を示す図。
【図３ａ】本発明の一態様における半導体製造工程を示す図。
【図３ｂ】本発明の一態様における半導体製造工程を示す図。
【図３ｃ】本発明の一態様における半導体製造工程を示す図。
【図３ｄ】本発明の一態様における半導体製造工程を示す図。
【図４】従来の半導体製造工程を示す図。
【符号の説明】
【００２９】
１  半導体基板
２  シリコン窒化膜
３、１５  シリコン酸化膜
４  コンタクトプラグ
５、５’、１４  有機膜
６、６’、１３  有機シリコン酸化膜
７、１６  配線溝
８、８’、１７  外周溝
９、９’、１８  Ｃｕ配線
１０、１１、１１’  Ｃｕ膜
１２  シリコン炭化膜
【図１ａ】
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【図１ｂ】
2007134451.tif 000004
【図１ｃ】
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【図１ｄ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
2007134451.tif 000009
【図３ａ】
2007134451.tif 000010
【図３ｂ】
2007134451.tif 000011
【図３ｃ】
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【図３ｄ】
2007134451.tif 000013
【図４】
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【手続補正書】
【提出日】平成17年11月10日(2005.11.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
（実施形態１）
図１ａ〜図１ｄに本実施形態の半導体製造工程を示す。先ず、図１ａに示すように、素子領域（図示せず）の形成された半導体基板１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜２、シリコン酸化膜３を形成し、通常のリソグラフィ、スパッタなどにより、半導体基板１に到達するコンタクトプラグ４を形成する。そして、その上層にＳＯＤ法によりＰｏｌｙ  Ａｒｙｌｅｎｅ  Ｅｔｈｅｒ（以下ＰＡＥと記す）などの有機膜５、ＳＯＤ法、ＣＶＤ法により有機シリコン酸化膜（ＳｉＯＣ膜）６を順次成膜し、層間膜を形成した後、半導体基板周縁部においてシンナーなどを用いて層間膜のエッジカットを行なう。そして、通常のリソグラフィ、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、コンタクトプラグ４に到達する配線溝７を形成するとともに、層間膜（有機膜５、有機シリコン酸化膜６）の外周の内側に、環状の外周溝８を形成する。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２ｂ
【補正方法】変更
【補正の内容】
【図２ｂ】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２ｃ
【補正方法】変更
【補正の内容】
【図２ｃ】
2007134451.tif 000016