(57)【要約】【課題】  少ない付加回路でメモリセル部のテスト時間を大幅に短縮することができる半導体集積回路装置を実現する。【解決手段】  本発明の半導体集積回路装置は、ＳＲＡＭタイプのメモリセル１１ａと、メモリセル１１ａが行および列方向に繰り返し配置されたメモリセルアレイと、メモリセルアレイの列ごとに共通に接続され、相補的なデータ信号をメモリセル１１ａに書き込みあるいはメモリセル１１ａから読み出すための一対のビット線１２ａおよび１２ｂと、メモリセルアレイの行ごとに共通に接続されるワード線ＷＫと、テスト時に、メモリセルアレイの全行を選択するようワード線ＷＫを駆動する行デコーダ１３と、主電源線とメモリセル１１ａの電源との間に接続され、テスト読み出し時に通常動作時より少ない電流をメモリセル１１ａに供給するよう制御される電流制限回路１４を有する。【選択図】  図１
2007134001.tif 000002
【特許請求の範囲】
【請求項１】
２個のインバータからなるフリップフロップ回路および前記フリップフロップ回路に接続される一対のトランスファーゲートからなるメモリセルと、
前記メモリセルが行および列方向に繰り返し配置されたメモリセルアレイと、
前記メモリセルアレイの列ごとに共通に前記トランスファーゲートに接続され、相補的なデータ信号を前記メモリセルに書き込みあるいは前記メモリセルから読み出すためのビット線対と、
前記メモリセルアレイの行ごとに共通に前記トランスファーゲートの制御端子に接続されるワード線と、
テスト時に、前記メモリセルアレイの全行を選択するよう前記ワード線を駆動する行デコーダと、
主電源線と前記フリップフロップ回路の電源との間に接続され、テスト読み出し時に通常動作時より少ない電流を前記フリップフロップ回路に供給するよう制御される電流制限手段を有することを特徴とする半導体集積回路装置。
【請求項２】
前記電流制御手段は、前記外部電源端子と前記フリップフロップ回路の電源端子との間に並列接続された抵抗素子およびスイッチ素子を具備し、前記スイッチ素子は、テスト読み出し時にオフするよう制御されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記ビット線対に接続され、テスト時に、前記メモリセルに書き込まれたデータに基づいて読み出し時のビット線を前記ビット線対から選択するデータ読み出し手段をさらに有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記データ読み出し手段は、
前記ビット線対の一方のビット線に直列に接続された正転バッファおよび第１のスイッチ素子と、
前記ビット線対の他方のビット線に直列に接続された反転バッファおよび第２のスイッチ素子を具備し、
テスト時に、前記メモリセルに書き込まれたデータに基づいて前記第１または前記第２のスイッチ素子を選択的にオンさせることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
２個のインバータからなるフリップフロップ回路および前記フリップフロップ回路に接続される一対のトランスファーゲートからなるメモリセルと、
前記メモリセルが行および列方向に繰り返し配置されたメモリセルアレイと、
前記メモリセルアレイの列ごとに共通に前記トランスファーゲートに接続され、相補的なデータ信号を前記メモリセルに書き込みあるいは前記メモリセルから読み出すためのビット線対と、
前記メモリセルアレイの行ごとに共通に前記トランスファーゲートの制御端子に接続されるワード線と、
テスト時に、前記メモリセルアレイの偶数行または奇数行を選択するよう前記ワード線を駆動する行デコーダと、
主電源線と前記フリップフロップ回路の電源との間に接続され、テスト読み出し時に通常動作時より少ない電流を前記フリップフロップ回路に供給するよう制御される電流制限手段を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ回路を有する半導体集積回路装置に係わり、特に、ディスプレイＲＡＭを有する液晶表示装置におけるメモリセル部のテストに関する。
【背景技術】
【０００２】
大規模なメモリセル部、例えば、液晶表示装置におけるディスプレイＲＡＭなどを有する従来の#半導体集積回路装置#では、製造時の動作テストにおいて、メモリセル部の隣接するメモリセル同士のリーク電流不良を判定するテストが行われる。一般に、このテストには、全メモリセルに“０”を書き込むＡｌｌ“０”テスト、全メモリセルに“１”を書き込むＡｌｌ“１”テスト、行ごとあるいは列ごとに“０”と“１”を繰り返すストライプテスト、“０”と“１”を市松模様に書き込むチェッカーテストなどがある。これらのテストでは、メモリセルごとに書き込んだデータと読み出したデータとが一致しているかを判定する必要があるため、メモリセル部の大規模化に伴ってテスト時間が増大する傾向にあった。特に、ディスプレイＲＡＭを搭載した液晶表示用の#半導体集積回路装置#では、近年の高精細化、大画面化に伴って、このメモリセル部のテスト時間の増大がコストに与える影響を無視できなくなっているという問題があった。
【０００３】
このような問題に対応するため、列ごとに全行のデータを１回で書き込む手段や１回の読み出しで全行のデータを判定するテスト回路の内蔵などが提案されている。例えば、「特許文献１」では、列ごとに読み出した全行のデータが互いに一致しているかを複数段のＥＸＯＲ（排他的論理和）回路で構成されるテスト回路で判定している。しかしながら、このようなテスト回路を用いる方法は、テスト回路のためにチップサイズが増加するという問題以外にも、ＤＲＡＭタイプのメモリセルと異なり行ごとのラッチ回路を持たないＳＲＡＭタイプのメモリセルには適用できないという問題があった。
【特許文献１】特開２００２−２４５７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、少ない付加回路でメモリセル部のテスト時間を大幅に短縮することができる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、２個のインバータからなるフリップフロップ回路および前記フリップフロップ回路に接続される一対のトランスファーゲートからなるメモリセルと、前記メモリセルが行および列方向に繰り返し配置されたメモリセルアレイと、前記メモリセルアレイの列ごとに共通に前記トランスファーゲートに接続され、相補的なデータ信号を前記メモリセルに書き込みあるいは前記メモリセルから読み出すためのビット線対と、前記メモリセルアレイの行ごとに共通に前記トランスファーゲートの制御端子に接続されるワード線と、テスト時に、前記メモリセルアレイの全行を選択するよう前記ワード線を駆動する行デコーダと、主電源線と前記フリップフロップ回路の電源との間に接続され、テスト読み出し時に通常動作時より少ない電流を前記フリップフロップ回路に供給するよう制御される電流制限手段を有することを特徴とする半導体集積回路装置が提供される。
【０００６】
本発明の別の一態様によれば、２個のインバータからなるフリップフロップ回路および前記フリップフロップ回路に接続される一対のトランスファーゲートからなるメモリセルと、前記メモリセルが行および列方向に繰り返し配置されたメモリセルアレイと、前記メモリセルアレイの列ごとに共通に前記トランスファーゲートに接続され、相補的なデータ信号を前記メモリセルに書き込みあるいは前記メモリセルから読み出すためのビット線対と、前記メモリセルアレイの行ごとに共通に前記トランスファーゲートの制御端子に接続されるワード線と、テスト時に、前記メモリセルアレイの偶数行または奇数行を選択するよう前記ワード線を駆動する行デコーダと、主電源線と前記フリップフロップ回路の電源との間に接続され、テスト読み出し時に通常動作時より少ない電流を前記フリップフロップ回路に供給するよう制御される電流制限手段を有することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００７】
本発明によれば、列ごとに少ない書き込みおよび読み出し回数で全行のメモリセル不良を判定できるので、メモリセル部のテスト時間を大幅に短縮することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【０００９】
図１は、本発明の実施例１に係わる半導体集積回路装置を示す回路図である。ここでは、主に、メモリセルアレイにおけるＭ列目の一部（図１には、Ｋ行目〜（Ｋ＋２）行目を示した。）とそのデータ書き込みおよびデータ読み出しにかかわる部分を示した。
【００１０】
メモリセルアレイは、行および列方向に繰り返し配置されたメモリセルにより構成され、行ごとに共通にメモリセルに接続される複数のワード線と、列ごとに共通にメモリセルに接続される複数のビット線対を含んでいる。
【００１１】
本発明の実施例１に係わる半導体集積回路装置は、ＳＲＡＭタイプのメモリセル１１ａ〜１１ｃ、メモリセルアレイの列ごとにメモリセル１１ａ〜１１ｃにデータ信号を書き込みまたは読み出すための一対のビット線１２ａおよび１２ｂ、メモリセルアレイの行ごとにメモリセル１１ａを選択するワード線ＷＫ、ワード線ＷＫを駆動する行デコーダ１３、テスト時にメモリセル１１ａ〜１１ｃへの電流を制御する電流制限回路１４、バスライン１５からのデータ信号をビット線１２ａおよび１２ｂへ書き込む書き込み回路１６、およびビット線１２ａまたは１２ｂからのデータ信号をバスライン１５へ出力する読み出し回路１７を備えている。
【００１２】
メモリセル１１ａの第１の入出力はビット線１２ａに接続され、第２の入出力はビット線１２ｂに接続され、制御入力はワード線ＷＫに接続され、メモリセル１１ａの第１の電源は電流制限回路１４の出力に接続され、第２の電源は接地電圧（０Ｖ）を供給するグランド線（図１には明示していない。）に接続されている。
【００１３】
行デコーダ１３の第１の入力にはテスト時に活性化されるテスト信号（以下、「Ｔｅｓｔ」という。）が入力され、第２の入力にはメモリセルアレイの行を選択するためのアドレス信号が入力され、行デコーダ１３の出力はワード線ＷＫに接続されている。電流制限回路１４の入力は高位電圧（Ｖｃｃ）を供給する主電源線（図１には明示していない。）に接続されている。
【００１４】
書き込み回路１６の第１および第２の入力はバスライン１５に接続され、書き込み回路１６の第１の出力はビット線１２ａに接続され、第２の出力はビット線１２ｂに接続されている。読み出し回路１７の第１の入力はビット線１２ａに接続され、第２の入力はビット線１２ｂに接続され、読み出し回路１７の第１および第２の出力はバスライン１５に接続されている。
【００１５】
また、図１には明示していないが、メモリセル１１ｂおよびメモリセル１１ｃもメモリセル１１ａと同様に接続されている。メモリセル１１ａとの違いは、メモリセル１１ｂおよび１１ｃの制御入力がそれぞれ異なるワード線に接続され、それらがそれぞれ専用の行デコーダに接続されていることである。
【００１６】
メモリセル１１ａは、図１に示したように、２つのインバータからなるフリップフロップ回路と２つのトランスファーゲートとで構成されるＳＲＡＭセルである。すなわち、メモリセル１１ａは、２つのｐ型ＭＯＳ−ＦＥＴ（以下、「ＭＰ１１およびＭＰ１２」という。）、２つのｎ型ＭＯＳ−ＦＥＴ（以下、「ＭＮ１１およびＭＮ１２」という。）、およびｎ型ＭＯＳ−ＦＥＴからなる２つのトランスファーゲート（以下、「ＭＮＫ１およびＭＮＫ２」という。）を有している。
【００１７】
ＭＰ１１のソース端子はメモリセル１１ａの第１の電源を介して電流制限回路１４の出力に接続され、ドレイン端子はＭＰ１２のゲート端子に接続され、ＭＰ１２のソース端子はメモリセル１１ａの第１の電源を介して電流制限回路１４の出力に接続され、ドレイン端子はＭＰ１１のゲート端子に接続されている。
【００１８】
ＭＮ１１のソース端子はメモリセル１１ａの第２の電源を介してグランド線に接続され、ドレイン端子はＭＰ１１のドレイン端子に接続されるとともにＭＮ１２のゲート端子に接続され、ＭＮ１２のソース端子はメモリセル１１ａの第２の電源を介してグランド線に接続され、ドレイン端子はＭＰ１２のドレイン端子に接続されるとともにＭＮ１１のゲート端子に接続されている。
【００１９】
ＭＮＫ１のドレイン端子はビット線１２ａに接続され、ソース端子はＭＰ１１のドレイン端子に接続され、ゲート端子はメモリセル１１ａの制御入力を介してワード線ＷＫに接続されている。ＭＮＫ２のドレイン端子はビット線１２ｂに接続され、ソース端子はＭＰ１２のドレイン端子に接続され、ゲート端子はメモリセル１１ａの制御入力を介してワード線ＷＫに接続されている。
【００２０】
メモリセル１１ｂおよび１１ｃは、上述したメモリセル１１ａと同様の構成である。
【００２１】
ビット線１２ａおよび１２ｂは、データ信号をメモリセル１１ａ〜１１ｃに書き込みまたは読み出すためにビット線対として相補的に使用される。図１には示していないが、メモリセルアレイのＭ列に配置された全て（Ｋ＝１〜ＮのＮ個。）のメモリセルがメモリセル１１ａと同様にこのビット線対に接続されている。
【００２２】
行デコーダ１３は、行アドレスが入力されるデコード部（図１では、「ＡＮＤ２１」で示した。）とデコード部の出力およびＴｅｓｔが入力されるＯＲ２２で構成される。通常動作時はＴｅｓｔ＝“Ｌ”であり、デコード部の出力がそのままワード線ＷＫに出力され、行アドレスに基づいてワード線が選択駆動される。一方、テスト時にはＴｅｓｔ＝“Ｈ”となり、デコード部へ入力される行アドレスには関わりなく、ワード線ＷＫが選択駆動される。
【００２３】
図１には示していないが、メモリセルアレイの各行のワード線にはこれと同様の行デコーダが接続されている。行デコーダ１３との違いは入力される行アドレスに基づくデコード部の出力がそれぞれ異なることである。したがって、テスト時には、全ての行に対応する行デコーダにおいて、同様に、Ｔｅｓｔによってワード線が選択駆動され、結果として、全ての行のメモリセルが選択される。
【００２４】
電流制限回路１４は、メモリセル１１ａ〜１１ｃの第１の電源と主電源線との間に挿入され、テスト時に、メモリセル１１ａ〜１１ｃへのセル電流を制御する。すなわち、図１に示したように、電流制限回路１４は、抵抗Ｒ１１とｐ型ＭＯＳ−ＦＥＴ（以下、「ＭＰ６１」という。）とが並列接続され、ＭＰ６１のゲート端子にはテスト時の読み出し信号（以下、「ΦＲｔ」という。）が入力されている。
【００２５】
書き込み回路１６は、図１に示したように、１つのインバータ２３（以下、「ＩＮＶ２３」という。）とｎ型ＭＯＳ−ＦＥＴからなる２つのスイッチ素子（以下、「ＭＮ３１およびＭＮ３２」という。）を有している。
【００２６】
ＭＮ３１のドレイン端子は書き込み回路１６の第１の入力を介してバスライン１５に接続され、ソース端子は書き込み回路１６の第１の出力を介してビット線１２ａに接続され、ＭＮ３１のゲート端子には書き込み信号ΦＷが入力されている。ＩＮＶ２３の入力は書き込み回路１６の第２の入力を介してバスライン１５に接続され、ＩＮＶ２３の出力はＭＮ３２のドレイン端子に接続されている。ＭＮ３２のソース端子は書き込み回路１６の第２の出力を介してビット線１２ｂに接続され、ＭＮ３１のゲート端子にはΦＷが入力されている。
【００２７】
このような構成で、書き込み回路１６は、ΦＷが“Ｈ”の時に、バスライン１５からのデータ信号を相補的な２つの信号に変換し、それぞれビット線１２ａおよび１２ｂへ出力する。
【００２８】
読み出し回路１７は、図１に示したように、正転バッファを構成する２つのインバータ２４および２５（以下、「ＩＮＶ２４および２５」という。）、反転バッファであるインバータ２６（以下、「ＩＮＶ２６」という。）、およびｎ型ＭＯＳ−ＦＥＴからなる２つのスイッチ素子（以下、「ＭＮ５１およびＭＮ５２」という。）を有している。
【００２９】
ＩＮＶ２４の入力には読み出し回路１７の第１の入力を介してビット線１２ａが接続され、ＩＮＶ２４の出力はＩＮＶ２５の入力に接続され、ＩＮＶ２５の出力はＭＮ５１のドレイン端子に接続され、ＭＮ５１のソース端子は読み出し回路１７の第１の出力を介してバスライン１５に接続され、ＭＮ５１のゲート端子には第１の読み出し信号ΦＲ１が入力されている。
【００３０】
ＩＮＶ２６の入力には読み出し回路１７の第２の入力を介してビット線１２ｂが接続され、ＩＮＶ２６の出力はＭＮ５２のドレイン端子に接続され、ＭＮ５２のソース端子は読み出し回路１７の第２の出力を介してバスライン１５に接続され、ＭＮ２６のゲート端子には第２の読み出し信号ΦＲ２が入力されている。
【００３１】
このような構成で、読み出し回路１７は、ΦＲ１またはΦＲ２に基づいてビット線１２ａまたはビット線１２ｂのデータ信号を選択的にバスライン１５へ出力する。ΦＲ１およびΦＲ２の詳細は、図２を用いて後述する。
【００３２】
次に、上述した構成を持つ半導体集積回路装置のテスト動作について説明する。  
図２は、本発明の実施例１に係わる半導体集積回路装置のテスト動作を示す波形図である。ここでは、主に、図１に示したＭ列目のＡｌｌ“１”テストおよびＡｌｌ“０”テストにかかわる信号波形を示した。
【００３３】
すなわち、列間の隣接したメモリセル同士のリーク関係等をテストするために、期間ｔ１でＡｌｌ“１”テストを行い、期間ｔ２でＡｌｌ“０”テストを行う場合のアドレス信号、データ信号（バスライン１５およびビット線１２ａ）、および制御信号（Ｔｅｓｔ、Ｔ１、Ｔ２、ΦＷ、ΦＲ１、およびΦＲ２）を示した。
【００３４】
ΦＲ１およびΦＲ２は、通常動作時と同様の読み出し信号ΦＲと期間ｔ１を示す制御信号Ｔ１との論理演算で生成され、
ΦＲ１ ＝ Ｔ１・ΦＲ
ΦＲ２ ＝ ／Ｔ１・ΦＲ      ………（１）
である。ここで、“／”は論理否定を表し、“・”は論理積を表している。
【００３５】
また、図２には示していないが、電流制限回路１４に入力されるΦＲｔは、
ΦＲｔ ＝ （Ｔ１＋Ｔ２）・ΦＲ      ……………（２）
である。ここで、Ｔ２は期間ｔ２を示す制御信号であり、“＋”は論理和を表している。ΦＲｔは、電流制限回路１４のＭＰ６１に入力されるので、（２）式は、テスト読み出し時に、ＭＰ６１がＯＦＦされ、電流制限回路１４がメモリセルへの電流を制限することを意味している。
【００３６】
図２に示したように、本発明の実施例１に係わる半導体集積回路装置のテスト動作では、全行のメモリセルにデータ“１”を書き込むために、まず、期間ｔ１の最初で行デコーダ１３のＯＲ２２にＴｅｓｔ＝“Ｈ”が入力されてワード線ＷＫが活性化され、メモリセル１１ａのトランスファーゲートであるＭＮＫ１およびＭＮＫ２がＯＮされる。テスト時の書き込みでは、同様に、全てのワード線がＴｅｓｔによって活性化され、メモリセル１１ｂおよび１１ｃを含む全て（Ｋ＝１〜Ｎ）のメモリセルのトランスファーゲートがＯＮされる。
【００３７】
次に、ΦＷが“Ｈ”にされると書き込み回路１６のＭＮ３１およびＭＮ３２がＯＮされ、バスライン１５のデータ“１”がビット線１２ａおよび１２ｂへ伝達される。そして、ＭＮＫ１およびＭＮＫ２（Ｋ＝１〜Ｎ）を介してデータ“１”が全てのメモリセルへ書き込まれる。
【００３８】
この書き込みにより、図１に示したメモリセル１１ａの内部ノードＱＮ＋は“Ｈ”になり、ＱＮ−は“Ｌ”になる。そして、ΦＷが“Ｌ”になっても、メモリセル１１ａに異常がない限り、メモリセル１１ａは次の書き込み動作までその状態を保持する。
【００３９】
次に、ΦＲ１が“Ｈ”にされると、読み出し回路１７のＭＮ５１がＯＮされ、ＩＮＶ２４および２５によってビット線１２ａのデータ“１”がＭＮ５１を介してバスライン１５へ出力される。
【００４０】
ところでｎ型ＭＯＳ−ＦＥＴは、構造的にドレイン電圧またはソース電圧がゲート電圧より閾値分低くならなければ、ドレイン−ソース間に電流は流れない。したがって、読み出し時、ビット線１２ａはＭＮＫ１により、Ｖｃｃ−Ｖｔｈとなる。そして、ＭＮＫ１のＯＮ抵抗値ＲＶは、トランジスタサイズの制約などのために一般的に高い値となっている。
【００４１】
そこで、図１に示したように、メモリセル１１ａの第１の電源に接続した電流制限回路１４のＲ１１の抵抗値を、
Ｒ１１ ＞ ＲＶ／（Ｎ−１）−Ｒ０      …………（３）
となるように設定している。ここで、Ｒ０はＭＮＫ２のＯＮ抵抗値であり、Ｎはビット線１２ａおよび１２ｂに接続されたメモリセルの総数である。
【００４２】
（３）式のようにＲ１１を設定すれば、ビット線１２ａに接続された読み出し回路１７のＩＮＶ２４によりメモリセルの誤動作を判別することができる。すなわち、Ｎ個のメモリセルの内１個でも誤動作しＱＮ＋が０Ｖとなってビット線１２ａを“Ｌ”側に駆動すれば、他の（Ｎ−１）個のメモリセルがビット線１２ａを“Ｈ”側に駆動したとしても、（３）式により“Ｌ”側の駆動能力が勝り、結果としてビット線１２ａの電圧はＩＮＶ２４によって“Ｌ”と判定されるレベルまで引き下げられることになる。
【００４３】
したがって、読み出し回路１７によってバスライン１５に出力されるデータ信号は書き込み時の逆となり、１回の読み出しでメモリセルの誤動作を容易に検出することができる。
【００４４】
期間ｔ２におけるＡｌｌ“０”テストも、同様にして実行される。Ａｌｌ“１”テストとの違いは、書き込むデータが“０”であることと、読み出し時にΦＲ２によってＭＮ５２がＯＮされ、ＩＮＶ２６によって判定されたビット線１２ｂのデータがＭＮ５２を介してバスライン１５へ出力されることである。
【００４５】
Ａｌｌ“０”テストでは、ＱＮ＋に“Ｌ”が書き込まれ、ＱＮ−に“Ｈ”が書き込まれるので、メモリセルに誤動作があった場合の（３）式による電圧低下はビット線１２ｂで生ずることになる。このため、ＭＮＫ１およびＭＮＫ２は共に（３）を満たすように設定されている。
【００４６】
ここでは、一例として、メモリセル１１ａについて説明したが、他のメモリセルのトランスファーゲートも、同様に、（３）式を満たすように設定されている。
【００４７】
図３は、本発明の実施例１に係わる半導体集積回路装置のストライプテストにおけるメモリセルデータの様子を示すイメージ図である。ここでは、メモリセルアレイの一部、すなわち、Ｍ〜（Ｍ＋３）列のＫ〜（Ｋ＋３）行を示した。
【００４８】
ストライプテストでは、図３に示したように、１列ごとにＡｌｌ“１”書き込みとＡｌｌ“０”書き込みを繰り返し、全ての列について書き込みが終了した後、列ごとに読み出しを繰り返してメモリセルの誤動作を判定する。
【００４９】
こうすることで、隣接する列のメモリセル間、例えば、図３のＭ列と（Ｍ＋１）列との間でリーク電流がある場合に、容易にメモリセルのリーク電流不良を検出することができる。
【００５０】
上記実施例１によれば、メモリセルアレイの列ごとに１回の読み出しで全行のメモリセルの誤動作を判定できるので、メモリセル部のＡｌｌ“１”テスト、Ａｌｌ“０”テスト、およびストライプテストなどのテスト時間を大幅に短縮することができる。
【実施例２】
【００５１】
図４は、本発明の実施例２に係わる半導体集積回路装置を示す回路図である。ここでは、実施例１と同様に、主に、メモリセルアレイにおけるＭ列目の一部とそのデータ書き込みおよびデータ読み出しにかかわる部分を示した。また、メモリセルアレイの構成も実施例１と同様である。
【００５２】
本発明の実施例２に係わる半導体集積回路装置は、ＳＲＡＭタイプのメモリセル４１ａ〜４１ｄ、メモリセルアレイの列ごとにメモリセル４１ａ〜４１ｄにデータ信号を書き込みまたは読み出すための一対のビット線４２ａおよび４２ｂ、メモリセルアレイの行ごとにメモリセル４１ａ〜４１ｄをそれぞれ選択するワード線Ｗ（２ｋ−１）〜Ｗ（２ｋ＋２）、ワード線Ｗ（２ｋ−１）〜Ｗ（２ｋ＋２）をそれぞれ駆動する行デコーダ４３ａ〜４３ｄ、テスト時にメモリセル４１ａ〜４１ｄへの電流を制御する電流制限回路４４、バスライン４５からのデータ信号をビット線４２ａおよび４２ｂへ書き込む書き込み回路４６、ビット線４２ａまたは４２ｂからのデータ信号をバスライン４５へ出力する読み出し回路４７、および読み出し回路４７を制御する読み出し信号ΦＲ１およびΦＲ２を生成する読み出し信号生成回路４８を備えている。
【００５３】
メモリセル４１ａの第１の入出力はビット線４２ａに接続され、第２の入出力はビット線４２ｂに接続され、制御入力はワード線Ｗ（２ｋ−１）に接続され、メモリセル４１ａの第１の電源は電流制限回路４４の出力に接続され、第２の電源は接地電圧（０Ｖ）を供給するグランド線（図４には明示していない。）に接続されている。
【００５４】
行デコーダ４３ａの第１の入力にはテスト時に活性化されるテスト信号（以下、「Ｃｈ１」という。）が入力され、第２の入力にはメモリセルアレイの行を選択するためのアドレス信号が入力され、行デコーダ４３ａの出力はワード線Ｗ（２ｋ−１）に接続されている。電流制限回路４４の入力は高位電圧（Ｖｃｃ）を供給する主電源線（図４には明示していない。）に接続されている。
【００５５】
メモリセル４１ｂ〜４１ｄは、メモリセル４１ａと同様に接続されている。メモリセル４１ａとの違いは、制御入力が行デコーダ４３ｂ〜４３ｄによって駆動されるワード線Ｗ（２ｋ）〜Ｗ（２ｋ＋２）にそれぞれ接続されていることである。
【００５６】
行デコーダ４３ｂ〜４３ｄは、行デコーダ４３ａと同様に接続されている。行デコーダ４３ａとの違いは、偶数番目のワード線Ｗ（２ｋ）およびＷ（２ｋ＋２）を選択駆動する行デコーダ４３ｂおよび４３ｄの入力にＣｈ１の替わりにテスト信号Ｃｈ２が入力されていることである。
【００５７】
書き込み回路４６の第１および第２の入力はバスライン４５に接続され、書き込み回路４６の第１の出力はビット線４２ａに接続され、第２の出力はビット線４２ｂに接続されている。読み出し回路４７の第１の入力はビット線４２ａに接続され、第２の入力はビット線４２ｂに接続され、読み出し回路４７の第１および第２の出力はバスライン４５に接続されている。
【００５８】
読み出し回路４７の第１の制御入力は読み出し信号生成回路４８の第１の出力に接続され、第２の制御入力は読み出し信号生成回路４８の第２の出力に接続され、読み出し信号生成回路４８の入力はバスライン４５に接続されている。
【００５９】
メモリセル４１ａ〜４１ｄ、ビット線４２ａおよび４２ｂ、電流制限回路４４、書き込み回路、および読み出し回路４７の構成、機能、および動作は、実施例１のそれらと同様なので詳しい説明は省略する。また、以下の説明において、トランジスタやインバータなどのこれら回路の構成要素については、実施例１と同じ符号を用いる。
【００６０】
行デコーダ４３ａ〜４３ｄは、実施例１と同様に、それぞれデコード部とＣｈ１またはＣｈ２が入力されるＯＲ回路とで構成されている。通常動作時はＣｈ１＝Ｃｈ２＝“Ｌ”であり、デコード部の出力がそのままワード線Ｗ（２ｋ−１）〜Ｗ（２ｋ＋２）にそれぞれ出力され、行アドレスに基づいてワード線が選択駆動される。一方、テスト時にはＣｈ１＝“Ｈ”またはＣｈ２＝“Ｈ”となり、奇数番目のワード線Ｗ（２ｋ−１）およびＷ（２ｋ＋１）、あるいは、偶数番目のワード線Ｗ（２ｋ）およびＷ（２ｋ＋２）が選択駆動される。
【００６１】
図４には明示していないが、Ｃｈ１は奇数番目の全ての行デコーダに入力され、Ｃｈ２は偶数番目の全ての行デコーダに入力されている。したがって、テスト時には、Ｃｈ１およびＣｈ２を制御することで、奇数番目のワード線と偶数番目のワード線をそれぞれ独立に選択駆動することができる。
【００６２】
読み出し信号生成回路４８は、チェッカーテストを可能にするため、テスト読み出し時に読み出し回路４７の制御信号ΦＲ１およびΦＲ２を書き込み時のデータ信号に基づいて生成する。
【００６３】
図５は、本発明の実施例２に係わる半導体集積回路装置の読み出し信号生成回路４８の一例を示す回路図である。
【００６４】
本発明の実施例２に係わる半導体集積回路装置の読み出し信号生成回路４８は、２つのデータラッチ回路５１および５２（以下、「ＬＡＴ５１および５２」という。）、８つのＮＡＮＤ回路５３〜６０（以下、「ＮＡＮＤ５３〜６０」という。）、および２つのインバータ６１および６２（以下、「ＩＮＶ６１および６２」という。）を備えている。
【００６５】
ＬＡＴ５１のデータ入力にはバスライン４５からのデータ信号が入力され、ＬＡＴ５１の制御入力にはテスト時の書き込み信号ΦＷ１が入力され、ＬＡＴ５１の第１の出力はＮＡＮＤ５３の第１の入力に接続され、第２の出力はＮＡＮＤ５４の第１の入力に接続されている。
【００６６】
ＬＡＴ５２のデータ入力にはバスライン４５からのデータ信号が入力され、ＬＡＴ５２の制御入力にはテスト時の書き込み信号ΦＷ２が入力され、ＬＡＴ５２の第１の出力はＮＡＮＤ５５の第１の入力に接続され、第２の出力はＮＡＮＤ５６の第１の入力に接続されている。
【００６７】
ＮＡＮＤ５３の第２の入力にはＣｈ１が入力され、ＮＡＮＤ５３の出力はＮＡＮＤ５７の第１の入力に接続され、ＮＡＮＤ５４の第２の入力にはＣｈ１が入力され、ＮＡＮＤ５４の出力はＮＡＮＤ５８の第１の入力に接続されている。
【００６８】
ＮＡＮＤ５５の第２の入力にはＣｈ２が入力され、ＮＡＮＤ５５の出力はＮＡＮＤ５７の第２の入力に接続され、ＮＡＮＤ５６の第２の入力にはＣｈ２が入力され、ＮＡＮＤ５６の出力はＮＡＮＤ５８の第２の入力に接続されている。
【００６９】
ＮＡＮＤ５７の出力はＮＡＮＤ５９の第１の入力に接続され、ＮＡＮＤ５８の出力はＮＡＮＤ６０の第１の入力に接続され、ＮＡＮＤ５９およびＮＡＮＤ６０の第２の入力には読み出し信号ΦＲが入力されている。
【００７０】
ＮＡＮＤ５９の出力はＩＮＶ６１の入力に接続され、ＩＮＶ６１の出力はΦＲ１として読み出し信号生成回路４８の第１の出力を介して読み出し回路４７にあるＭＮ５１のゲート端子に接続されている。
【００７１】
ＮＡＮＤ６０の出力はＩＮＶ６２の入力に接続され、ＩＮＶ６２の出力はΦＲ２として読み出し信号生成回路４８の第２の出力を介して読み出し回路４７にあるＭＮ５２のゲート端子に接続されている。  
ΦＷ１およびΦＷ２については、図６を用いて後述する。
【００７２】
上述した構成の読み出し信号生成回路４８は、テスト時の書き込み動作、つまり、ΦＷのタイミングでバスライン４５のデータ信号をＬＡＴ５１またはＬＡＴ５２に取り込み、次の読み出し動作、つまり、ΦＲのタイミングで、取り込んだデータ信号に基づいて、ΦＲ１またはΦＲ２を生成する。
【００７３】
図４に示したΦＷ１およびΦＷ２は、ΦＷとＣｈ１またはＣｈ２との論理演算により生成され、
ΦＷ１ ＝ Ｃｈ１・ΦＷ
ΦＷ２ ＝ Ｃｈ２・ΦＷ      ………（４）
である。
【００７４】
例えば、ΦＷのタイミングでバスライン４５のデータ信号が“１”であれば、読み出し信号生成回路４８は、次のΦＲのタイミングでΦＲ１＝“Ｈ”、ΦＲ２＝“Ｌ”を出力し、ＭＮ５１をＯＮさせ、ＭＮ５２を０ＦＦさせて、ビット線４２ａのデータをバスライン４５に出力するよう読み出し回路４７を制御する。
【００７５】
同様に、ΦＷのタイミングでバスライン４５のデータ信号が“０”であれば、読み出し信号生成回路４８は、次のΦＲのタイミングでΦＲ１＝“Ｌ”、ΦＲ２＝“Ｈ”を出力し、ＭＮ５１をＯＦＦさせ、ＭＮ５２を０Ｎさせて、ビット線４２ｂのデータをバスライン４５に出力するよう読み出し回路４７を制御する。
【００７６】
上述したような行デコーダ４３ａ〜４３ｄと読み出し信号生成回路４８を用いることにより、図８に示した多様なパターンでのメモリセルテストが可能になる。  
図８は、本発明の実施例２に係わる半導体集積回路装置の各種テスト動作における信号制御の一例を示すテーブルである。
【００７７】
図８に示したように、例えば、市松模様（チェッカーパターン）のデータでテストする場合には、ΦＷ１のタイミングでデータ信号“１”を奇数行に書き込み、ΦＷ２のタイミングでデータ信号“０”を偶数行に書き込み、読み出しは、奇数行の読み出しをΦＲ１で行い、偶数行の読み出しをΦＲ２で行えばよい。
【００７８】
次に、上述した構成を持つ半導体集積回路装置のテスト動作について説明する。  
図６は、本発明の実施例２に係わる半導体集積回路装置のテスト動作を示す波形図である。ここでは、主に、図４に示したＭ列目のチェッカーテストにかかわる信号波形を示した。
【００７９】
すなわち、行間の隣接したメモリセル同士のリーク関係等をテストするために、期間ｔ１で奇数行にデータ信号“１”を書き込み、期間ｔ２で偶数行にデータ信号“０”を書き込み、期間ｔ３で奇数行からΦＲ１で読み出し、期間ｔ４で偶数行からΦＲ２で読み出す場合のアドレス信号、データ信号（バスライン４５およびノードＱＮ＋）、および制御信号（Ｔｅｓｔ、Ｃｈ１、Ｃｈ２、ΦＷ１、ΦＷ２、ΦＲ１、およびΦＲ２）を示した。
【００８０】
図６に示したように、本発明の実施例２に係わる半導体集積回路装置のテスト動作では、奇数行のメモリセルにデータ“１”を書き込み、偶数行のメモリセルにデータ“０”を書き込むために、まず、期間ｔ１で行デコーダ４３ａおよび４３ｃのＯＲ２２にＣｈ１＝“Ｈ”が入力されてワード線Ｗ（２ｋ−１）およびＷ（２ｋ＋１）が活性化され、メモリセル４１ａおよび４１ｃのトランスファーゲートであるＭＮＫ１およびＭＮＫ２がＯＮされる。テスト時の書き込みでは、同様に、奇数行全てのワード線がＣｈ１によって活性化され、奇数行全てのメモリセルのトランスファーゲートがＯＮされる。
【００８１】
次に、ΦＷ１が“Ｈ”にされると書き込み回路４６のＭＮ３１およびＭＮ３２がＯＮされ、バスライン４５のデータ“１”がビット線４２ａおよび４２ｂへ伝達される。そして、ＭＮＫ１およびＭＮＫ２を介してデータ“１”が奇数行全てのメモリセルへ書き込まれる。
【００８２】
次に、期間ｔ２で、Ｃｈ２とΦＷ２を用いて同様に偶数行全てのメモリセルにデータ“０”が書き込まれる。
【００８３】
次に、期間ｔ３で、Ｃｈ１とΦＲ１を用いて、実施例１と同様に、ビット線４２ａのデータが読み出し回路４７によってバスライン４５へ出力される。この時、ビット線４２ａに接続されるメモリセルは奇数行だけなので、トランスファーゲートの抵抗値が（３）式を満たすように設定されていれば、１つのメモリセルでの誤動作を容易に検出できる。
【００８４】
最後に、期間ｔ４で、Ｃｈ２とΦＲ２を用いて同様に偶数行全てのメモリセルを同時に読み出してテストが終了する。
【００８５】
図７は、本発明の実施例２に係わる半導体集積回路装置のチェッカーテストにおけるメモリセルデータの様子を示すイメージ図である。ここでは、メモリセルアレイの一部、すなわち、Ｍ〜（Ｍ＋３）列のＫ〜（Ｋ＋３）行を示した。
【００８６】
チェッカーテストでは、図７に示したように、列ごとに市松模様と逆市松模様でテストすることで、隣接する行間および列間で同時にリーク電流不良を検出することができる。また、図には示していないが、図８に示した市松模様または、逆市松模様を全ての列に適用して、行ごとのストライプテストを実施することもできる。
【００８７】
上記実施例２によれば、メモリセルアレイの列ごとに奇数行と偶数行を独立に読み出しできるので、メモリセル部のチェッカーテスト、行ストライプテストなどのテスト時間を大幅に短縮することができる。
【００８８】
また、上記実施例２によれば、メモリセルアレイの列ごとに２回の書き込みおよび２回の読み出しで全行のメモリセルの誤動作を検出できるので、メモリセル部のチェッカーテスト、行ストライプテストなどのテスト時間を大幅に短縮することができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１に係わる半導体集積回路装置を示す回路図。
【図２】本発明の実施例１に係わる半導体集積回路装置のテスト動作を示す波形図。
【図３】本発明の実施例１に係わる半導体集積回路装置のストライプテストにおけるメモリセルデータの様子を示すイメージ図。
【図４】本発明の実施例２に係わる半導体集積回路装置を示す回路図。
【図５】本発明の実施例２に係わる半導体集積回路装置の読み出し信号生成回路の一例を示す回路図。
【図６】本発明の実施例２に係わる半導体集積回路装置のテスト動作を示す波形図。
【図７】本発明の実施例２に係わる半導体集積回路装置のチェッカーテストにおけるメモリセルデータの様子を示すイメージ図。
【図８】本発明の実施例２に係わる半導体集積回路装置の各種テスト動作における信号制御の一例を示すテーブル。
【符号の説明】
【００９０】
１１ａ〜１１ｃ、４１ａ〜４１ｄ  メモリセル
１２ａ、１２ｂ、４２ａ、４２ｂ  ビット線
１３、４３ａ〜４３ｄ  行デコーダ
１４、４４  電流制限回路
１５、４５  バスライン
１６、４６  書き込み回路
１７、４７  読み出し回路
４８  読み出し信号生成回路
【図１】
2007134001.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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