(57)【要約】【課題】高耐圧特性を確保しつつ、オン抵抗を確実に低減できる半導体装置を提供する。【解決手段】ｎ型（第１導電型）半導体基板10に、ｐ型（第２導電型）のソース領域20およびドレイン領域40と、ドレイン領域40に接続してソース領域20との間に間隔をおいて形成されたｐ型ドレインドリフト領域30と、ｐ型ドレインドリフト領域30とｐ型ソース領域20との間に少なくとも形成されたｎ型ウェル（ベース）領域120とを備え、ソース電極100およびドレイン電極90と、ｎ型ウェル領域120にゲート絶縁膜50を介して接続するゲート電極60とを有した半導体装置において、ｐ型ドレインドリフト領域30内の端部を含む所定の領域に、ｎ型ウェル領域120に接続するｎ型電界緩和層110を形成する。オン抵抗の低減を目的としてｐ型ドレインドリフト領域30の不純物濃度を高くした場合も、ｎ型電界緩和層110から広がる空乏層によって、ゲート電極60の近傍のｐ型ドレインドリフト領域30の表層への電界集中を緩和することができ、耐圧低下を抑えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板に、第２導電型のソース領域およびドレイン領域と、前記ドレイン領域に接続して前記ソース領域との間に間隔をおいて形成された第２導電型ドレインドリフト領域と、前記第２導電型ドレインドリフト領域と第２導電型ソース領域との間に少なくとも形成された第１導電型ベース領域とを備え、前記ソース領域およびドレイン領域にそれぞれ接続するソース電極およびドレイン電極と、第１導電型ベース領域にゲート絶縁膜を介して接続するゲート電極とを有した半導体装置において、
前記第２導電型ドレインドリフト領域内の端部を含む所定の領域に、前記第１導電型ベース領域と接続する第１導電型電界緩和層が形成された半導体装置。
【請求項２】
ゲート絶縁膜は、少なくとも第１導電型電界緩和層の端部から第２導電型ソース領域の端部までを覆っている請求項１記載の半導体装置。
【請求項３】
第１導電型電界緩和層は、第１導電型ベース領域の不純物濃度よりも低い不純物濃度を有している請求項１記載の半導体装置。
【請求項４】
第１導電型電界緩和層は、第２導電型ドレイン領域と第２導電型ソース領域とを結ぶ方向と交わる方向に沿って間隔をおいて形成されている請求項１記載の半導体装置。
【請求項５】
第２導電型ドレインドリフト領域内に、第２導電型ソース領域と同電位の第１導電型領域が形成されている請求項１記載の半導体装置。
【請求項６】
第１導電型半導体基板に第２導電型ドレインドリフト領域を形成する工程と、
前記第２導電型ドレインドリフト領域の外部に第１導電型ベース領域を形成するとともに、前記第２導電型ドレインドリフト領域内の端部から第１導電型ベース領域に至る第１導電型電界緩和層を形成する工程と、
少なくとも前記第１導電型電界緩和層の端部から第１導電型ベース領域の端部までを覆うゲート絶縁膜を形成する工程と、
前記第１導電型ベース領域に接続する第２導電型ソース領域を形成するとともに、前記第２導電型ドレインドリフト領域に接続する第２導電型ドレイン領域を形成する工程と
を少なくとも備えている半導体装置の製造方法。
【請求項７】
第２導電型ドレインドリフト領域の所定部分上にフィールド絶縁膜を形成し、このフィールド絶縁膜をマスクパターンとして利用して、第１導電型ベース領域と同時に第１導電型電界緩和層を形成する請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧特性を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、環境への配慮から様々な省エネルギー化技術が開発されており、高電圧で動作可能な高耐圧トランジスタに関しても、消費電力削減をめざして低オン抵抗化がすすめられている。一般に高耐圧トランジスタのオン抵抗を低減すると高耐圧特性の確保が難しくなるので、高耐圧特性を確保しながらオン抵抗を低減できる技術が提案されている。
【０００３】
特許文献１に提案された半導体装置を一例として図４に示す。ｐ型の半導体基板１０の表層部の所定領域に、ｎ+型ソース領域２０とｎ型ドレインドリフト領域３０とが形成され、ｎ型ドレインドリフト領域３０内の表層部の所定領域に、フィールド絶縁膜７０によってｎ+型ソース領域２０から分離してｎ+型ドレイン領域４０が形成されている。
【０００４】
またｎ型ドレインドリフト領域３０からｎ+型ソース領域２０までの所定領域を含む半導体基板１０の表層部にｐウェル領域１２０が形成されるとともに、少なくともｎ型ドレインドリフト領域３０の端部からｎ+型ソース領域２０までの上にゲート絶縁膜５０が形成され、このゲート絶縁膜５０上にゲート電極６０が延設されている。ｎ+型ソース領域２０およびｎ+型ドレイン領域４０にそれぞれ接続するドレイン電極９０およびソース電極１００も形成されている。半導体基板１０の電位は図示されないところでソース電位と接続されている。
【０００５】
さらにｎ型ドレインドリフト領域３０の内部にｐ型埋め込み領域１３０，１４０が互いに上下に形成されており、このことがこの半導体装置の特徴である。ｐ型埋め込み領域１３０，１４０は好ましくはソース電位と接続される。８０はゲート電極６０を含む半導体基板１０の表面を覆った絶縁膜である。
【０００６】
この横型高耐圧MOSFETでは、オフ状態でドレイン電極９０に高電圧が印加されると、ｎ型ドレインドリフト領域３０と、ｐ型半導体基板１０と、ｐ型埋め込み領域１３０，１４０とが互いに逆バイアス状態になり、ｎ型ドレインドリフト領域３０とｐ型半導体基板１０との接合部分だけでなく、ｎ型ドレインドリフト領域３０とｐ型埋め込み領域１３０，１４０との接合部分からそれぞれ空乏層が拡がるとともに、各空乏層が互いに連続し、その結果、空乏層の領域は縦方向と横方向に２次元的に拡がる。つまりｎ型ドレインドリフト領域３０は、ｐ型埋め込み領域１３０，１４０が無い場合に比べて、オン抵抗の低減を目的として不純物濃度を高くしたときも空乏層の領域が大きくなり、高耐圧化される。
【０００７】
ゲート電極６０に閾値以上の電圧が印加されると、ゲート電極６０の直下のチャネル領域が反転し、MOSFETはオン状態となり、電流は、ドレイン電極９０からソース電極１００に向けて、ｎ＋型ドレイン領域４０と、ｎ型ドレインドリフト領域３０内におけるｐ型埋め込み領域１３０，１４０を除く領域と、反転層と、ｎ＋型ソース領域２０という順に流れる。従来に較べて、ｎ型ドレインドリフト領域３０内を電流が流れる経路が、ｐ型埋め込み領域１３０の上側、ｐ型埋め込み領域１３０，１４０の間、ｐ型埋め込み領域１４０の下側というように３経路に増えるため、MOSFETのオン抵抗は大きく低減される。高耐圧特性を実現しつつ、低オン抵抗化できる構造である。
【特許文献１】特許第３４４８０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の従来構造を持った半導体装置において、オン抵抗の更なる低減を実現するためには、ｎ型ドレインドリフト領域３０の不純物濃度をさらに高くすることが必要となる。しかし高濃度化することによって、上述したような空乏化、すなわちｎ型ドレインドリフト領域３０とｐ型半導体基板１０との接合部分、および、ｐ型埋め込み領域１３０，１４０とその各々の上下のｎ型ドレインドリフト領域３０との接合部分からの空乏化が不十分となり、局所的なブレークダウンが発生し、耐圧が低下する。特にドレイン電極４０に高バイアスを印加する場合に、ゲート電極６０の近傍のドレインドリフト領域３０の表層に電界が集中し、局所的にブレークダウンし、耐圧が低下する。高耐圧特性を確保しつつ、オン抵抗を低減することには、限界があったのである。
【０００９】
本発明は上記問題を解決するもので、高耐圧特性を確保しつつ、オン抵抗を確実に低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型半導体基板に、第２導電型のソース領域およびドレイン領域と、前記ドレイン領域に接続して前記ソース領域との間に間隔をおいて形成された第２導電型ドレインドリフト領域と、前記第２導電型ドレインドリフト領域と第２導電型ソース領域との間に少なくとも形成された第１導電型ベース領域とを備え、前記ソース領域およびドレイン領域にそれぞれ接続するソース電極およびドレイン電極と、前記第１導電型ベース領域にゲート絶縁膜を介して接続するゲート電極とを有した半導体装置において、前記第２導電型ドレインドリフト領域内の端部を含む所定の領域に、前記第１導電型ベース領域に接続する第１導電型電界緩和層が形成されたことを特徴とする。
【００１１】
これによれば、オン抵抗の低減を目的として第２導電型ドレインドリフト領域の不純物濃度を高くした場合も、第１導電型電界緩和層から広がる空乏層によって、ゲート電極の近傍の第２導電型ドレインドリフト領域の表層への電界集中を緩和することができ、耐圧低下を抑えることができる。
【００１２】
ゲート絶縁膜が、少なくとも第１導電型電界緩和層の端部から第２導電型ソース領域の端部までを覆っていることを特徴とするもので、第１導電型電界緩和層の端部上までゲート絶縁膜とゲート電極とを延設することで、前記第１導電型電界緩和層をチャネルとしても利用することができ、オン抵抗のさらなる低減を実現できる。
【００１３】
第１導電型電界緩和層が、第１導電型ベース領域の不純物濃度よりも低い不純物濃度を有していることを特徴とするもので、ｐ型ベース領域とｐ型電界緩和層とを同時に形成することができる。
【００１４】
第１導電型電界緩和層が、第２導電型ドレイン領域と第２導電型ソース領域とを結ぶ方向と交わる方向に沿って間隔をおいて形成されていることを特徴とするもので、第２導電型ドレインドリフト領域と第１導電型電界緩和層とが交互に並ぶことになり、オン状態でのドレイン領域からソース領域への電流経路が増加するため、オン抵抗のさらなる低減を実現できる。
【００１５】
第２導電型ドレインドリフト領域内に、第２導電型ソース領域と同電位の第１導電型領域が形成されていることを特徴とするもので、第２導電型ドレインドリフト領域の不純物濃度を高めることが可能となり、オン抵抗のさらなる低減を実現できる。
【００１６】
本発明の半導体装置の製造方法は、第１導電型半導体基板に第２導電型ドレインドリフト領域を形成する工程と、前記第２導電型ドレインドリフト領域の外部に第１導電型ベース領域を形成するとともに、前記第２導電型ドレインドリフト領域内の端部から第１導電型ベース領域に至る第１導電型電界緩和層を形成する工程と、少なくとも前記第１導電型電界緩和層の端部から第１導電型ベース領域の端部までを覆うゲート絶縁膜を形成する工程と、前記第１導電型ベース領域に接続する第２導電型ソース領域を形成するとともに、前記第２導電型ドレインドリフト領域に接続する第２導電型ドレイン領域を形成する工程とを少なくとも備えていることを特徴とするもので、第１導電型ベース領域と第１導電型電界緩和層とを同時に形成することが可能であり、工程を簡素化できる。
【００１７】
第２導電型ドレインドリフト領域の所定部分上にフィールド絶縁膜を形成し、このフィールド絶縁膜をマスクパターンとして利用して、第１導電型ベース領域と同時に第１導電型電界緩和層を形成するのが好ましい。第１導電型ベース領域に接続された第１導電型電界緩和層を容易に形成できるだけでなく、この第１導電型電界緩和層をフィールド絶縁膜とセルフアラインで形成できるので、第１導電型電界緩和層の位置精度が高まるからである。
【発明の効果】
【００１８】
本発明の半導体装置によると、オン抵抗の低減を目的として第２導電型ドレインドリフト領域の不純物濃度を高くした場合も、第１導電型電界緩和層から広がる空乏層によって、ゲート電極の近傍の第２導電型ドレインドリフト領域の表層への電界集中を緩和することができ、耐圧低下を抑えることができる。よって、高耐圧特性を確保しつつ、オン抵抗を確実に低減できる。
【００１９】
本発明の半導体装置の製造方法によると、第１導電型ベース領域と第１導電型電界緩和層とを同時に形成することが可能であり、工程を簡素化することができ、コスト削減も可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の第１の実施形態における半導体装置の構造を示し、（ａ）は同半導体装置のチップ構造を示した一部斜視図、（ｂ）（ｃ）はそれぞれ同半導体装置の（ａ）におけるＡ−Ａ’断面図、Ｂ−Ｂ’断面図である。
【００２１】
ｐ型の半導体基板１０（不純物濃度：約１Ｅ１４〜約１Ｅ１５／cm３）の表層部の所定領域に、ｎ+型ドレイン領域４０（不純物濃度：約１Ｅ１８〜約１Ｅ２０／cm３）が形成され、このｎ+型ドレイン領域４０に接続してｎ型ドレインドリフト領域３０（不純物濃度：約１Ｅ１５〜約１Ｅ１６／cm３）が形成されている。ｎ型ドレインドリフト領域３０との間に間隔をおいてｎ+型ソース領域２０（不純物濃度：約１Ｅ１８〜約１Ｅ２０／cm３）が形成され、ｎ+型ソース領域２０とｎ型ドレインドリフト領域３０とに接続してｐウェル領域１２０( 不純物濃度：約１Ｅ１６〜約１Ｅ１７／cm３)が形成されている。ｎ型ドレインドリフト領域上の一部にはフィールド絶縁膜７０が形成されている。
【００２２】
少なくともｎ型ドレインドリフト領域３０の端部からｎ+型ソース領域２０までの半導体基板１０上にゲート絶縁膜５０が形成され、このゲート絶縁膜５０上にゲート電極６０が延設されている。ゲート電極６０を含めたｎ+型ソース領域２０とｎ+型ドレイン領域４０との上を覆う層間膜８０が形成され、この層間膜８０を貫通するように、ｎ+型ソース領域２０に接続するソース電極１００と、ｎ+型ドレイン領域４０に接続するドレイン電極９０とが形成されている。
【００２３】
ｎ型ドレインドリフト領域３０内には、第一のｐ型埋め込み領域１３０( 不純物濃度：約１Ｅ１６〜約１Ｅ１７／cm３)と、第二のｐ型埋め込み領域１４０(不純物濃度：約１Ｅ１６〜約１Ｅ１７／cm３)とが互いに上下に間隔をおいて形成されている。第一のｐ型埋め込み領域１３０および第二のｐ型埋め込み領域１４０は、図示されないところでソース電位と接続されている。ｐ型半導体基板１０も、図示されないところでソース電位と接続されている。
【００２４】
この半導体装置が、先に図４を用いて説明した従来のものと相違するのは、ｐ型半導体基板１０の表層部のｎ型ドレインドリフト領域３０内に、ｐウェル領域１２０に接続して、ｐ型電界緩和層１１０( 不純物濃度：約１Ｅ１６〜約１Ｅ１７／cm３)が形成されている点である。ただし、ｎ+型ソース領域２０とｎ+型ドレイン領域４０とを結ぶＡ−Ａ'方向に沿うＡ−Ａ'断面で示される部分（以下Ａ−Ａ'断面部という）には、ｐウェル領域１２０に接続してｐ型電界緩和層１１０が形成される一方で、Ｂ−Ｂ'断面で示される部分（以下Ｂ−Ｂ'断面部という）には、ｐ型電界緩和層１１０は形成されておらず、ｎ型ドレインドリフト領域３０が直接にｐウェル領域１２０に接続している。つまり、Ａ−Ａ'方向と垂直な方向に沿ってｎ型ドレインドリフト領域３０とｐ型電界緩和層１１０とが交互に並び、それぞれの端部がｐウェル領域１２０に接続している。
【００２５】
以下、上記半導体装置（横型高耐圧MOSFET）の動作について説明する。
オフ状態でドレイン電極９０に高電圧が印加されると、Ａ−Ａ'断面部では、ｎ型ドレインドリフト領域３０に対する、ｐ型半導体基板１０、第一のｐ型埋め込み領域１３０、第二のｐ型埋め込み領域１４０、ｐ型電界緩和層１１０のそれぞれの接合部分に逆方向電圧が印加されて、それぞれの接合部分から空乏層がｎ型ドレインドリフト領域３０内に３次元的に広がり、ｎ型ドレインドリフト領域３０内は完全に空乏化され、高耐圧特性が得られる。
【００２６】
ｎ型ドレインドリフト領域３０の不純物濃度が高い場合でも、ｐ型電界緩和層１１０との接合部分からｎ型ドレインドリフト領域３０へ空乏層が広がるため、ゲート絶縁膜５０の近傍のｎ型ドレインドリフト領域３０の表層に局所的な電界集中によるブレークダウンが発生するのを避けることができる。ｎ型ドレインドリフト領域３０を高濃度化することでオン抵抗の低減を図った場合も、安定した高耐圧特性を確保できるのである。
【００２７】
ゲート電極６０に閾値以上の電圧が印加されると、ゲート電極６０の直下のｐウェル領域１２０とｐ型電界緩和層１１０との表層のチャネル領域は反転し、MOSFETはオン状態となり、電流は、ドレイン電極９０からソース電極１００に向けて、ｎ+型ドレイン領域４０を経て、ｎ型ドレインドリフト領域３０内の第二のｐ型埋め込み領域１４０の上方、第一のｐ型埋め込み領域１３０と第二のｐ型埋め込み領域１４０の間、第一のｐ型埋め込み領域１３０の下方という３経路の内のいずれかを流れ、次いで、ゲート電極６０直下のｐ型電界緩和層１１０の表層に形成される反転層、もしくはｎ型ドレインドリフト領域３０がｐウェル領域１２０と直接接続されている部分という２経路の内のいずれかを流れ、次いで、ｐウェル領域１２０表層に形成される反転層を経て、ｎ+型ソース領域２０へと流れる。
【００２８】
従来に較べて、ｎ型ドレインドリフト領域３０内を電流が流れる経路が、ｐ型埋め込み領域１３０の上側、ｐ型埋め込み領域１３０，１４０の間、ｐ型埋め込み領域１４０の下側というように３経路に増えるため、MOSFETのオン抵抗は大きく低減される。高耐圧特性を実現しつつ、低オン抵抗化できる構造である。
【００２９】
ここで、ｎ型ドレインドリフト領域３０を高濃度化することでオン抵抗の低減を図る場合、ｐ型電界緩和層１１０を形成しているがゆえに、ｐ型電界緩和層１１０がない場合に比べてオン抵抗の低減効果が薄くなる恐れがある。しかしこのMOSFETは、上述したように、Ｂ−Ｂ'断面部に、ｎ型ドレインドリフト領域３０が直接にｐウェル領域１２０に接続している部分をも有していることから、ｐ型電界緩和層１１０の表層に形成される反転層を経由しない経路、すなわちｐウェル領域１２０がｎ型ドレインドリフト領域３０に直接接続している部分という経路ができ、オン抵抗の低減に有利になる。
【００３０】
つまり、図１に示すような構造を採用することによって、ｎ型ドレインドリフト領域３０を高濃度化することでオン抵抗の低減を図った場合の、オン抵抗低減効果を最大限に活かすことができるのである。
【００３１】
次に、上記半導体装置の製造方法について説明する。
まず、図２(ａ)に示すように、ｐ半導体基板１０の所定領域に、ｎ型不純物例えばリンをイオン注入し、熱拡散させることによって、８.０μm程度の深さのｎ型ドレインドリフト領域３０を形成する。
【００３２】
次に、図２(ｂ)に示すように、ｎ型ドレインドリフト領域３０の表層に、例えばＳｉＮなどをマスクパターンとして使用し、ウェットエッチングなどを利用して、フィールド絶縁膜７０を形成する。このフィールド絶縁膜の厚みは、約１.０μm程度が好ましい。
【００３３】
次に、図２(ｃ)に示すように、フィールド絶縁膜７０および、レジスト（図示せず）などをマスクパターンとして利用して選択的に、ｐ型不純物例えばボロンをイオン注入することにより、ｐウェル領域１２０およびｐ型電界緩和層１１０を形成する。
【００３４】
この際に、ｐウェル領域１２０およびｐ型電界緩和層１１０の拡散深さは、ｎ型ドレインドリフト領域３０の深さよりも例えば５.０μm程度浅くすることが望ましい。ｐ型電界緩和層１１０の不純物濃度は、ｎ型ドレインドリフト領域３０の不純物濃度よりも例えば１ケタ程度、高濃度とすることが好ましい。ゲート絶縁膜５０（後述する図３参照）と接するｐ型電界緩和層１１０の幅Ｗは、例えば７００Ｖ程度の耐圧特性を有する高耐圧MOSFETであれば、約６.０μmが好ましい。このようにすると、上述したように、高耐圧特性を維持しつつ、ｐ型電界緩和層１１０の表層の反転層における抵抗の上昇を抑えることができる。
【００３５】
次に、図２(ｄ)に示すように、ｎ型ドレインドリフト領域３０内に、例えばレジストを利用して高エネルギーでボロンをイオン注入して、第一のｐ型埋め込み領域１３０を形成し、さらに例えば第一のｐ型埋め込み領域１３０のイオン注入より低い高エネルギーでボロンをイオン注入して、第二のｐ型埋め込み領域１４０を形成する。
【００３６】
次に、図３(ａ)に示すように、少なくともフィールド絶縁膜７０の一部からｐウェル領域１２０表層の一部まで、例えば１１００℃のドライ酸化を行なうことによって、厚さ５００Åのゲート絶縁膜５０を形成し、その後に例えばＬＰ−ＣＶＤ成長によって厚さ４０００Åのポリシリコンを堆積し、パターンニングを行なうことによって、ゲート電極６０を形成する。
【００３７】
次に、図３(ｂ)に示すように、ｐウェル領域１２０内に、例えばレジスト（図示せず）とゲート電極６０の端部とを利用して自己整合的にｎ型不純物例えば砒素をイオン注入することにより、ｎ+型ソース領域２０を形成する。またこのｎ+型ソース領域２０とはフィールド絶縁膜７０に関して反対側に、例えばレジスト（図示せず）を利用して選択的に砒素をイオン注入することにより、ｎ型ドレインドリフト領域３０内を含む所定の領域にｎ+型ドレイン領域４０を形成する。
【００３８】
次に、図３(ｃ)に示すように、ｎ+型ソース領域２０からｎ+型ドレイン領域４０までの上に１.５μm程度の厚さでＣＶＤ酸化膜を堆積して層間膜８０とする。最後に図３（ｄ）に示すように、層間膜８０にレジスト（図示せず）を用いて選択的に、ｎ+型ソース領域２０とｎ+型ドレイン領域４０にそれぞれ接続するコンタクトホールを形成し、各コンタクトホールが埋め込まれるように層間膜８０の上に例えばＡｌ−Ｓｉにてソース電極１００およびドレイン電極９０を形成する。
【００３９】
以上の本発明方法によれば、ｐ型ベース領域（ｐウェル領域１２０）とｐ型電界緩和層１１０とを同時に形成するので、工程を簡素化でき、プロセスコストも安価になる。またその際に、フィールド絶縁膜７０をマスクパターンとして利用してｐ型電界緩和層１１０をセルフアラインで形成するので、ｐ型電界緩和層１１０の位置精度が高くなる。
【００４０】
なお、上記の半導体装置においては、第一のｐ型埋め込み領域１３０と第二のｐ型埋め込み領域１４０という２層のｐ型埋め込み領域を形成した例を示したが、第一のｐ型埋め込み領域１３０と第二のｐ型埋め込み領域１４０のいずれか一方もしくは双方が形成されていない構造、あるいはｐ型埋め込み領域が３層以上形成されている構造であっても、上記と同様の効果は得られる。すなわち、ｎ型ドレインドリフト領域３０を高濃度化してオン抵抗の低減を図るときに、ゲート絶縁膜５０の近傍のフィールド絶縁膜７０直下の局所的な電界集中が発生するのを、ｐ型電界緩和層１１０の存在によって回避することができ、安定した高耐圧特性を実現できる。
【００４１】
また、Ａ−Ａ'方向と垂直な方向に沿ってｎ型ドレインドリフト領域３０とｐ型電界緩和層１１０とが交互に形成され、それぞれの端部でｐウェル領域１２０に接続している例を示したが、ｐ型電界緩和層１１０のみがｐウェル領域１２０に接続されていても構わない。
【００４２】
さらには、上記した構造は横型高耐圧MOSFETだけでなく縦型の高耐圧MOSFETに適用することもできる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態における半導体装置の一部斜視図および断面図
【図２】図１の半導体装置を製造する前半工程を説明する工程断面図
【図３】図１の半導体装置を製造する後半工程を説明する工程断面図
【図４】従来の半導体装置の断面図
【符号の説明】
【００４４】
10    ｐ型半導体基板
20    ｎ+型ソース領域
30    ｎ型ドレインドリフト領域
40    ｎ+型ドレイン領域
50    ゲート絶縁膜
60    ゲート電極
70    フィールド絶縁膜
80    層間膜
90    ドレイン電極
100   ソース電極
110   ｐ型ドレイン緩和層
120   ｐウェル領域
130   第一のｐ型埋め込み層
140   第二のｐ型埋め込み層
【図１】
2007115791.tif 000003
【図２】
2007115791.tif 000004
【図３】
2007115791.tif 000005
【図４】
2007115791.tif 000006