(57)【要約】【課題】半導体装置に供給される電源電圧の低下を判定する閾値を用途に応じて設定できる技術を提供する。また、そのような機能を半導体装置に内蔵できる技術を提供する。【解決手段】半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録し、電源電圧をアナログ／デジタル変換して電源電圧の大きさに応じた検出データを出力し、閾値と検出データとを比較して、比較の結果に応じて半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する。【選択図】図１
2007172350.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録手段と、
前記電源電圧をアナログ／デジタル変換して前記電源電圧の大きさに応じた検出データを出力する検出データ出力手段と、
前記閾値と前記検出データとを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する制御手段と
を備える低電圧検出装置。
【請求項２】
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録手段と、
前記閾値をデジタル／アナログ変換して前記閾値に応じた電圧を出力する電圧出力手段と、
前記電源電圧と前記閾値に応じた電圧とを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する制御手段と
を備える低電圧検出装置。
【請求項３】
電源電圧投入直後からの所定時間、前記半導体装置の設定を初期状態とし、前記所定時間後、前記半導体装置の設定を前記初期状態から遷移させる第２制御信号を出力する第２制御手段を更に備える請求項１又は２に記載の低電圧検出装置。
【請求項４】
前記電源電圧を検出し、検出された前記電源電圧が所定の値に達しないとき、前記制御手段による制御信号とは独立に前記半導体装置の設定を初期状態とする信号を出力する第３制御手段を更に備える請求項１〜３のいずれかに記載の低電圧検出装置。
【請求項５】
半導体装置の設定を初期状態とするか否かを制御する信号の入力を1つ以上受け付けて
、受け付けた信号のうちの一つが前記半導体装置の設定を初期状態とする信号であるとき、前記半導体装置の設定を初期状態とする信号を出力する第４制御手段を更に備える請求項１〜４のいずれかに記載の低電圧検出装置。
【請求項６】
半導体装置の設定を初期状態とするか否かを制御する信号を入力する入力手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号であり、かつ、前記半導体装置の設定が初期状態にないとき、前記半導体装置の設定を初期状態とする手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号であり、かつ、前記半導体装置の設定が初期状態のとき、前記半導体装置の初期状態を継続する手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号以外の信号であり、かつ、前記半導体装置の設定が初期状態にないとき、前記半導体装置の設定を継続する手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号以外の信号であり、かつ、前記半導体装置の設定が初期状態のとき、前記半導体装置の初期状態を解除する手段と
を備える請求項１〜５のいずれかに記載の低電圧検出装置。
【請求項７】
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録ステップと、
前記電源電圧をアナログ／デジタル変換して前記電源電圧の大きさに応じた検出データを出力する検出データ出力ステップと、
前記閾値と前記検出データとを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する制御ステップと
を含む低電圧検出方法。
【請求項８】
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録ステップと、
前記閾値をデジタル／アナログ変換して前記閾値に応じた電圧を出力する電圧出力ステップと、
前記電源電圧と前記閾値に応じた電圧とを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御ステップと
を含む低電圧検出方法。
【請求項９】
電源電圧投入直後からの所定時間、前記半導体装置の設定を初期状態とし、前記所定時間後、前記半導体装置の設定を前記初期状態から遷移させる信号を出力する第２制御ステップを更に含む請求項７又は８に記載の低電圧検出方法。
【請求項１０】
前記電源電圧を検出し、検出された前記電源電圧が所定の値に達しないとき、前記制御ステップによる制御信号とは独立に前記半導体装置の設定を初期状態とする信号を出力する第３制御ステップを更に含む請求項７〜９のいずれかに記載の低電圧検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧検出装置および低電圧検出方法に関する。
【背景技術】
【０００２】
現在、自動車のエンジン制御システムやキーレスエントリシステムには、一般的に、マイクロコンピュータ等の半導体装置（典型的には、ＬＳＩ（Large Scale Integrated circuit））が搭載されている。このシステムに対しては、電源電圧降下に起因する半導体装置の暴走を防止する必要がある。したがって、従来、このようなＬＳＩには、電源電圧が所定の大きさ以下になると、電源電圧の低下を検知し、システムを初期状態に戻す（以下、リセットするともいう）等の処理（以下、低電圧処理という）を実行する必要がある。したがって、従来、半導体装置には電源電圧の低下を検知する装置が外付けされている。例えば、この低電圧検知の閾値として、４．０Ｖが使用されるとする。この場合、半導体装置の電源電圧が４．０Ｖ以下になったとき、低電圧が検知された状態となり、設定を初期状態にする等の所定の処理が実行される。
【０００３】
本発明に係る先行技術文献としては、次に示すものがある。
【特許文献１】特開２００２−１０８５１０号公報
【特許文献２】特開２００５−１５１６９７号公報
【特許文献３】特開２００３−３２０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、電源電圧の低下に応じて半導体装置を初期状態にする閾値は一つに固定されていた。このため、電圧の閾値がそれぞれ設定された半導体装置を、各使用目的に応じて、それぞれ製造する必要があった。例えば、半導体装置が自動車の鍵に使用される場合を考える。この場合、自動車本体による出力電圧ではなく、ボタン電池等による出力電圧が半導体装置の電源電圧として使用される。電池の電圧は、一般的に、自動車本体による出力電圧と比べて低い。したがって、半導体装置の用途や電源電圧に応じて、半導体装置をリセットする電圧の閾値が車載メーカー等のメーカー側で容易に設定できることが望ましいという要求がある。
【０００５】
また、従来、このリセット機能の実現のために、外部回路や複数のチップがリセット対象の半導体装置に接続されていた。しかしながら、資源の節約や省スペース化のために、半導体装置にこのリセット機能が内蔵されることが望ましいという要求がある。
【０００６】
本願はこのような従来技術が持つ要求に鑑みてなされたものである。すなわち、本発明の目的は、半導体装置に供給される電源電圧の低下を判定する閾値を用途に応じて設定できる技術を提供することである。また、本発明の目的は、そのような機能を半導体装置に内蔵できる技術を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は以下の構成を採用した。
【０００８】
（１）すなわち、本発明による低電圧検出装置は、半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録し、電源電圧をＡ／Ｄ（アナログ／デジタル）変換して電源電圧の大きさに応じた検出データを出力し、閾値と検出データとを比較して、比較の結果に応じて半導体装置の設定を初期状態とするか否かを制御す
る制御信号を出力する。
【０００９】
この構成によると、この低電圧検出装置に対して、半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録できる。この低電圧検出装置は、電源電圧をＡ／Ｄ（アナログ／デジタル）変換して電源電圧の大きさに応じた検出データを出力する。この低電圧検出装置は、電源電圧低下を判定する基準となる閾値と電源電圧の大きさに応じた検出データとを比較して、比較の結果に応じて半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する。このようにして、この低電圧検出装置は、半導体装置に供給させる電源電圧低下を判定する基準となる閾値を登録し、登録された閾値に応じて半導体装置の設定を初期状態にすることができる。
【００１０】
（２）また、本発明による低電圧検出装置は、半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録し、この閾値をデジタル／アナログ変換して閾値に応じた電圧を出力し、電源電圧と閾値に応じた電圧とを比較して、比較の結果に応じて半導体装置の設定を初期状態とするか否かを制御する制御信号を出力してもよい。
【００１１】
この構成によると、この低電圧検出装置に対して、半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録できる。この低電圧検出装置は、電源電圧低下を判定する基準となる閾値をＤ／Ａ（デジタル／アナログ）変換して閾値に応じた電圧を出力する。この低電圧検出装置は、電源電圧と電源電圧低下を判定する基準となる閾値に応じた電圧とを比較して、比較の結果に応じて半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する。このようにして、この低電圧検出装置は、半導体装置に供給させる電源電圧低下を判定する基準となる閾値を登録し、登録された閾値に応じて半導体装置の設定を初期状態にすることができる。
【００１２】
（３）また、本発明による低電圧検出装置は、電源電圧投入直後からの所定時間、半導体装置の設定を初期状態とし、所定時間後、半導体装置の設定を前記初期状態から遷移させる第２制御信号を出力してもよい。
【００１３】
この構成によると、この低電圧検出装置は、電源電圧投入直後からの所定時間、半導体装置の設定を初期状態とする信号を出力することができる。
【００１４】
（４）また、本発明による低電圧検出装置は、電源電圧を検出し、検出された電源電圧が所定の値に達しないとき、制御信号とは独立に半導体装置の設定を初期状態とする信号を出力してもよい。
【００１５】
この構成によると、この低電圧検出装置は、電源電圧を検出する。この低電圧検出装置は、検出された電源電圧が所定の値に達しないとき、半導体装置の設定を初期状態にすることができる。
【００１６】
（５）また、本発明による低電圧検出装置は、半導体装置の設定を初期状態とするか否かを制御する信号の入力を１つ以上受け付けて、受け付けた信号のうちの一つが半導体装置の設定を初期状態とする信号であるとき、半導体装置の設定を初期状態とする信号を出力してもよい。
【００１７】
この構成によると、この低電圧検出装置は、半導体装置の設定を初期状態とするか否かを制御する信号を１つ以上受け付ける。この低電圧検出装置は、受け付けた信号のうちの一つが半導体装置の設定を初期状態とする信号であるとき、半導体装置の設定を初期状態にすることができる。このようにして、この低電圧検出装置は、半導体装置の設定を初期
状態とする１つ以上の信号があるとき、半導体の設定を初期状態にすることができる。
【００１８】
（６）また、本発明による低電圧検出装置は、半導体装置の設定を初期状態とするか否かを制御する信号を入力し、入力された信号が半導体装置の設定を初期状態とする信号であり、かつ、半導体装置の設定が初期状態にないとき、半導体装置の設定を初期状態にし、入力された信号が半導体装置の設定を初期状態とする信号であり、かつ、半導体装置の設
定が初期状態のとき、半導体装置の初期状態を継続し、入力された信号が半導体装置の設定を初期状態としないことを示す信号であり、かつ、半導体装置の設定が初期状態にないとき、半導体装置の設定を継続し、入力された信号が半導体装置の設定を初期状態としないことを示す信号であり、かつ、半導体装置の設定が初期状態のとき、半導体装置の初期状態を解除してもよい。
【００１９】
この構成によると、この低電圧検出装置は、半導体装置の設定を初期状態とするか否かを制御する信号の入力に応じて、半導体装置の設定を初期状態とするか否かを制御できる。
【００２０】
本発明は、以上のような処理を実行する低電圧検出方法であってもよい。
【発明の効果】
【００２１】
本発明によれば、半導体装置に供給される電源電圧の低下を判定する閾値を用途に応じて設定できる。また、本発明によれば、そのような機能を半導体装置に内蔵できる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明の実施形態を説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００２３】
《第１実施形態》
以下、本発明の第１実施形態の低電圧検出装置を図１−図３の図面に基づいて説明する。この低電圧検出装置は、電源電圧Ｖｃｃに接続された定電流源１に接続されたダイオード２、ダイオード２及びアースに接続されたダイオード３、電源電圧に接続された抵抗４、抵抗４及びアースに接続された抵抗５、定電流源１とダイオード２と抵抗４と抵抗５とに接続されたＡ／Ｄ変換器６、ＣＰＵ７に接続されたフラッシュメモリ８、Ａ／Ｄ変換器６とフラッシュメモリ８とに接続された比較部９、比較部９と電源投入検出部１０と動作不可電圧検出部１１とに接続された信号統合器１２、及び信号統合器１２に接続されたリセット装置１３を有する。抵抗４及び抵抗５はＲの大きさの抵抗とする。
【００２４】
まず、ＣＰＵ７は、ユーザからＬＳＩのリセットを実行させる電圧の閾値の指定を受ける。ＣＰＵ７は、この指定を受けると、この指定をビットパタン（検出パタン）に変換し、フラッシュメモリ８に登録する。例えば、検出パタンとして、「ＨＨＬＬ」がある。この登録の処理は、フラッシュメモリ８に格納されているプログラムをＣＰＵ７が処理することによって実行される。ＣＰＵ７及びフラッシュメモリ８が本発明の「登録手段」に相当する。また、フラッシュメモリ８はデフォルトの検出パタンを有してもよい。フラッシュメモリ８がデフォルトの検出パタンを有することにより、ユーザがＬＳＩのリセットを実行させる電圧の閾値を指定せずとも、この低電圧検出装置は、電源電圧がデフォルトの検出パタンにより指定される所定の電圧の大きさ以下となるとき、ＬＳＩのリセットを実行できる。
【００２５】
定電流源１とダイオード２との間の電圧を比較電圧Ｖｒｅｆとする。比較電圧Ｖｒｅｆは、定電流源１とダイオード２とダイオード３とによって、電源電圧Ｖｃｃの大きさの変
化に依存しにくい一定の電圧となっている。例として、ダイオード２及びダイオード３の順方向電圧を、それぞれ０．６Ｖとする。すると、比較電圧Ｖｒｅｆは１．２Ｖとなる。この比較電圧ＶｒｅｆはＡ／Ｄ変換器６に入力される。
【００２６】
また、抵抗４及び抵抗５の間の電圧をＶとする。電圧Ｖの大きさはＶｃｃ／２である。電圧Ｖは、Ａ／Ｄ変換器６に入力され、低電圧検出の対象（すなわち、低電圧処理を起動する電圧以下であるか否かの検出の対象）となる。Ａ／Ｄ変換器６は、比較電圧Ｖｒｅｆ及び電圧Ｖが入力されると、比較電圧Ｖｒｅｆに基づいて、電源電圧に関する電圧Ｖをビットパタンに変換する。例えば、ビットパタンとして、「ＨＬＬＬ」がある。Ａ／Ｄ変換器６は、ビットパタンを比較部９に出力する。Ａ／Ｄ変換器６が本発明の「ビットパタン出力手段」に相当する。
【００２７】
比較部９には、Ａ／Ｄ変換器６からビットパタンとフラッシュメモリ８から検出パタンとが入力される。比較部９は、入力されたビットパタンと検出パタンとに応じて信号「Ｌ」又は信号「Ｈ」を信号統合器１２に出力する。比較部９が本発明の「制御手段」に相当する。例えば、比較部９は、入力されたビットパタン「ＨＬＬＬ」と検出パタン「ＨＨＬＬ」とを対比して、対比された結果に応じて、信号「Ｌ」又は信号「Ｈ」を信号統合器１２に出力する。
【００２８】
電源投入検出部１０は、電源投入直後から電源電圧の大きさが所定の大きさ以上になるまでの所定時間、信号「Ｌ」を信号統合器１２に出力する。電源投入検出部１０は、この所定時間以降、信号「Ｈ」を信号統合器１２に出力する。信号「Ｌ」はＬＳＩのリセットの実行、すなわち、ＬＳＩの設定を初期状態にすることを意味する。信号「Ｈ」はＬＳＩのリセットの実行以外を意味する。例えば、信号「Ｈ」はＬＳＩのリセットを実行せず、そのままＬＳＩを動作させる信号である。あるいは、ＬＳＩがリセット状態ならば、ＬＳＩを動作状態にする信号である。したがって、電源投入検出部１０により、電源投入直後からの所定時間、ＬＳＩのリセットが実行される。電源投入検出部１０が本発明の「第２制御手段」に相当する。
【００２９】
動作不可電圧検出部１１は電源電圧を検出する。動作不可電圧検出部１１は、検出された電圧の大きさが所定の大きさ以下と判定すると、信号「Ｌ」を信号統合器１２に出力する。動作不可電圧検出部１１は、検出された電圧の大きさが所定の大きさより大きいと判定すると、信号「Ｈ」を信号統合器１２に出力する。比較部９等に内蔵されるロジック部（論理回路）に対する電源電圧が所定の大きさ以下となるとき、この低電圧検出装置は出力不定となる。動作不可電圧検出部１１は、電源電圧がこのような所定の大きさ以下となるとき、ＬＳＩのリセットを強制的に実行させるためにある。動作不可電圧検出部１１が本発明の「第３制御手段」に相当する。
【００３０】
信号統合器１２には、比較部９と電源投入検出部１０と動作不可電圧検出部１１とから、信号「Ｌ」又は「Ｈ」のどちらかの信号がそれぞれ入力される。信号統合器１２は、比較部９と電源投入検出部１０と動作不可電圧検出部１１とから入力された信号のうち、信号「Ｌ」が少なくとも一つあるとき、リセット装置１３に対して信号「Ｌ」を出力する。信号統合器１２は、これらの信号の中に信号「Ｌ」が一つもないとき、リセット装置１３に対して信号「Ｈ」を出力する。信号統合器１２が本発明の「第４制御手段」に相当する。
【００３１】
リセット装置１３は、信号統合器１２から信号「Ｌ」が入力されると、リセット装置１３に接続されたＬＳＩのリセットを実行する。また、リセット装置１３は、信号統合器１２から信号「Ｈ」が入力された場合、ＬＳＩのリセットを実行しない。また、一度、リセットが実行された後、信号「Ｌ」の入力が継続すると、ＬＳＩはリセット状態で停止する
。そして、信号「Ｈ」が入力されると、リセット状態を解除する。
【００３２】
以上のようにして、この低電圧検出装置は、ＬＳＩをリセットする電圧の閾値を指定する検出パタンを登録し、電源電圧をＡ／Ｄ（アナログ／デジタル）変換して電源電圧の大きさに応じたビットパタンを出力し、登録された検出パタンと出力されたビットパタンとを対比し、対比された結果に応じてＬＳＩをリセットさせ、リセットを継続し、あるいは、リセット状態を解除することができる。
【００３３】
以上のように、ＬＳＩに内蔵が可能なフラッシュメモリ８に設定された電圧の大きさを閾値としてＬＳＩのリセットが実行される。また、この低電圧検出装置の他の構成要素も含めて、この低電圧検出装置を一つのＬＳＩに内蔵させてもよい。
【００３４】
また、ＣＰＵ７がフラッシュメモリ８に対して電源電圧の低下を判定する閾値を一つのＬＳＩで低電圧検出の電圧の閾値を複数設定できる。したがって、ＬＳＩの用途や利用可能な電源電圧によってＬＳＩをそれぞれ製造する必要がない。
【００３５】
＜Ａ／Ｄ変換器の構成例＞
以下、本実施形態１に係る低電圧検出装置に含まれるＡ／Ｄ変換器６を図２の図面に基づいて説明する。Ａ／Ｄ変換器６は、Ｖｃｃ／２の入力電圧に接続された抵抗１４、抵抗１４に接続された抵抗１５、抵抗１５に接続された抵抗１６、抵抗１６に接続された抵抗１７、抵抗１７に接続された抵抗１８、抵抗１４及び抵抗１５及び比較電圧Ｖｒｅｆに接続された比較器１９、抵抗１５及び抵抗１６及び比較電圧Ｖｒｅｆに接続された比較器２０、抵抗１６及び抵抗１７及び比較電圧Ｖｒｅｆに接続された比較器２１、抵抗１７及び抵抗１８及び比較電圧Ｖｒｅｆに接続された比較器２２を有する。抵抗１４〜１７はＲの大きさの抵抗とする。抵抗１８は６Ｒの大きさの抵抗とする。
【００３６】
抵抗１４及び抵抗１５の間の電圧をＶ１とする。電圧Ｖ１は電源電圧Ｖｃｃの９／２０の大きさである。電圧Ｖ１は比較器１９に入力される。比較器１９は、電圧Ｖ１と比較電圧Ｖｒｅｆ（１．２Ｖ）とを比較する。比較電圧Ｖｒｅｆよりも電圧Ｖ１の方が大きいとき、比較器１９は信号「Ｈ」を比較部１０に出力する。また、比較電圧Ｖｒｅｆよりも電圧Ｖ１の方が小さいとき、比較器１９は信号「Ｌ」を比較部１０に出力する。比較器１９による電圧Ｖ１と電源電圧Ｖｃｃとの比較は、電源電圧Ｖｃｃと比較電圧Ｖｒｅｆの２０／９の大きさの電圧（２．７Ｖ）との比較と考えることができる。
【００３７】
抵抗１５及び抵抗１６の間の電圧をＶ２とする。電圧Ｖ２は電源電圧Ｖｃｃの８／２０の大きさである。電圧Ｖ２は比較器２０に入力される。比較器２０は、電圧Ｖ２と比較電圧Ｖｒｅｆとを比較する。比較電圧Ｖｒｅｆよりも電圧Ｖ２の方が大きいとき、比較器２０は信号「Ｈ」を比較部１０に出力する。また、比較電圧Ｖｒｅｆよりも電圧Ｖ２の方が小さいとき、比較器２０は信号「Ｌ」を比較部１０に出力する。比較器２０による電圧Ｖ２と電源電圧Ｖｃｃとの比較は、電源電圧Ｖｃｃと比較電圧Ｖｒｅｆの２０／８の大きさの電圧（３．０Ｖ）との比較と考えることができる。
【００３８】
抵抗１６及び抵抗１７の間の電圧をＶ３とする。電圧Ｖ３は電源電圧Ｖｃｃの７／２０の大きさである。電圧Ｖ３は比較器２１に入力される。比較器２１は、電圧Ｖ３と比較電圧Ｖｒｅｆとを比較する。比較電圧Ｖｒｅｆよりも電圧Ｖ３の方が大きいとき、比較器２１は信号「Ｈ」を比較部１０に出力する。また、比較電圧Ｖｒｅｆよりも電圧Ｖ３の方が小さいとき、比較器２１は信号「Ｌ」を比較部１０に出力する。比較器２１による電圧Ｖ３と電源電圧Ｖｃｃとの比較は、電源電圧Ｖｃｃと比較電圧Ｖｒｅｆの２０／７の大きさの電圧（３．４Ｖ）との比較と考えることができる。
【００３９】
抵抗１７及び抵抗１８の間の電圧をＶ４とする。電圧Ｖ４は電源電圧Ｖｃｃの６／２０の大きさである。電圧Ｖ４は比較器２２に入力される。比較器２２は、電圧Ｖ４と比較電圧Ｖｒｅｆとを比較する。比較電圧Ｖｒｅｆよりも電圧Ｖ４の方が大きいとき、比較器２２は信号「Ｈ」を比較部１０に出力する。また、比較電圧Ｖｒｅｆよりも電圧Ｖ４の方が小さいとき、比較器２２は信号「Ｌ」を比較部１０に出力する。比較器２２による電圧Ｖ４と電源電圧Ｖｃｃとの比較は、電源電圧Ｖｃｃと比較電圧Ｖｒｅｆの２０／６の大きさの電圧（４．０Ｖ）との比較と考えることができる。
【００４０】
このようにして、Ａ／Ｄ変換器６は、電源電圧Ｖｃｃが２．７Ｖよりも小さいとき、信号「ＬＬＬＬ」を比較部９に出力する。Ａ／Ｄ変換器６は、電源電圧Ｖｃｃが２．７Ｖ〜３．０Ｖのとき、信号「ＨＬＬＬ」を比較部９に出力する。Ａ／Ｄ変換器６は、電源電圧Ｖｃｃが３．０Ｖ〜３．４Ｖのとき、信号「ＨＨＬＬ」を比較部９に出力する。Ａ／Ｄ変換器６は、電源電圧Ｖｃｃが３．４Ｖ〜４．０Ｖのとき、信号「ＨＨＨＬ」を比較部９に出力する。Ａ／Ｄ変換器６は、電源電圧Ｖｃｃが４．０Ｖよりも大きいとき、信号「ＨＨＨＨ」を比較部９に出力する。
【００４１】
＜比較部の論理表の例＞
以下、本実施形態１に係る比較部９が出力する信号の種類を図３に基づいて説明する。
【００４２】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＬＬＬＬ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＬＬＬ」の信号が入力されると、信号「Ｌ」を信号統合器１２に出力する。
【００４３】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＨＬＬＬ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＬＬＬ」の信号が入力されると、信号「Ｈ」を信号統合器１２に出力する。
【００４４】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＸＬＬＬ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＨＬＬ」の信号が入力されると、信号「Ｌ」を信号統合器１２に出力する。ここで、「Ｘ」は、「Ｈ」、「Ｌ」、どちらの値でも良いものとする。
【００４５】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＸＨＬＬ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＨＬＬ」の信号が入力されると、信号「Ｈ」を信号統合器１２に出力する。
【００４６】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＸＸＬＬ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＨＨＬ」の信号が入力されると、信号「Ｌ」を信号統合器１２に出力する。
【００４７】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＸＸＨＬ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＨＨＬ」の信号が入力されると、信号「Ｈ」を信号統合器１２に出力する。
【００４８】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＸＸＸＬ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＨＨＨ」の信号が入力されると、信号「Ｌ」を信号統合器１２に出力する。
【００４９】
比較部９は、Ａ／Ｄ変換器６からの入力として「ＸＸＸＨ」の信号が入力され、フラッシュメモリ８からの入力として「ＨＨＨＨ」の信号が入力されると、信号「Ｈ」を信号統
合器１２に出力する。
【００５０】
このように、比較部９は、Ａ／Ｄ変換器６からの入力とフラッシュメモリ９からの入力とに応じて、信号「Ｌ」又は「Ｈ」を信号統合器１２に出力する。
【００５１】
＜電圧の閾値の登録が可能な数について＞
ＣＰＵ７がフラッシュメモリ８に対して実行する電圧の閾値の登録の際、登録が可能な数は、Ａ／Ｄ変換器６から出力されるビットパタンのビット数に依存する。例えば、Ａ／Ｄ変換器６から比較部９への出力信号として、信号「ＨＨＬ」のように、３ビットの情報を含む信号が出力される場合を考える。この場合、フラッシュメモリ８には、電圧の大きさを３つまで登録できる。次に、Ａ／Ｄ変換器６から比較部９への出力信号として、信号「ＨＨＨＨ」のように、４ビットの情報を含む信号が出力される場合を考える。この場合、フラッシュメモリ８には、電圧の大きさを４つまで登録できる。このように、Ａ／Ｄ変換器６から比較部９に出力される信号に含まれる情報のビット数が多いほど、電圧の閾値の登録が可能な数は多くなる。
【００５２】
本実施形態では、フラッシュメモリ８が記憶媒体の一つとして使用された。しかしながら、本発明の実施形態は、このような構成に限定されない。例えば、ＥＰＰＲＯＭでもよい。要するに、書き換え可能な不揮発性メモリが使用されれば良い。
【００５３】
《第２実施形態》 
以下、本発明の第２実施形態の電圧検出装置を図４の図面に基づいて説明する。この低電圧検出装置は、電源電圧Ｖｃｃに接続された電圧検出統合部２３、ＣＰＵ２７に接続されたフラッシュメモリ２８、電圧検出統合部２３とフラッシュメモリ２８とに接続されたマルチプレクサー２９、電源投入検出部３０、動作不可電圧検出部３１、マルチプレクサー２９と電源投入検出部３０と動作不可電圧検出部３１とに接続された信号統合器３２、信号統合器３２に接続されたリセット装置３３を有する。電圧検出統合部２３は、電圧検出部２４，２５，及び，２６を含んでいる。この低電圧検出装置はＬＳＩに内蔵されている。
【００５４】
まず、ＣＰＵ２７は、ユーザからＬＳＩのリセットを実行させる電圧の閾値の指定を受ける。ＣＰＵ２７は、この指定を受けると、この指定をビットパタン（検出パタン）に変換し、フラッシュメモリ２８に登録する。例えば、検出パタンとして、検出パタン「ＨＬＬ」がある。この登録の処理は、フラッシュメモリ２８に格納されているプログラムをＣＰＵ２７が処理することによって実行される。ＣＰＵ２７及びフラッシュメモリ２８が本発明の「登録手段」に相当する。また、フラッシュメモリ２８はデフォルトの検出パタンを有してもよい。フラッシュメモリ２８がデフォルトの検出パタンを有することにより、ユーザがＬＳＩのリセットを実行させる電圧の閾値を指定せずとも、この低電圧検出装置は、電源電圧がデフォルトの検出パタンにより指定される所定の電圧の大きさ以下となるとき、ＬＳＩのリセットを実行できる。
【００５５】
電圧検出部２４は電源電圧Ｖｃｃを検出する。電圧検出部２４は、検出された電圧が３Ｖ以下と判定したとき、信号「Ｌ」をマルチプレクサー２９に出力する。電圧検出部２５は、検出された電圧が３Ｖより大きいと判定したとき、信号「Ｈ」をマルチプレクサー２９に出力する。
【００５６】
電圧検出部２５は電源電圧Ｖｃｃを検出する。電圧検出部２５は、検出された電圧が３．５Ｖ以下と判定したとき、信号「Ｌ」をマルチプレクサー２９に出力する。電圧検出部２５は、検出された電圧が３．５Ｖより大きいと判定したとき、信号「Ｈ」をマルチプレクサー２９に出力する。
【００５７】
電圧検出部２６は電源電圧Ｖｃｃを検出する。電圧検出部２６は、検出された電圧が４Ｖ以下と判定したとき、信号「Ｌ」をマルチプレクサー２９に出力する。電圧検出部２６は、検出された電圧が４Ｖより大きいと判定したとき、信号「Ｈ」をマルチプレクサー２９に出力する。
【００５８】
このようにして、電圧検出統合部２３は、電源電圧を検出し、検出された電圧に応じた信号をマルチプレクサー２９に出力する。例えば、電圧検出統合部２３が３Ｖの電圧を検出すると、マルチプレクサー２９には「ＬＬＬ」の信号が入力される。電圧検出統合部２３が３．５Ｖの電圧を検出すると、マルチプレクサー２９には「ＨＬＬ」の信号が入力される。電圧検出統合部２３が４Ｖの電圧を検出すると、マルチプレクサー２９には「ＨＨＬ」の信号が入力される。電圧検出統合部２３が４Ｖより大きい電圧を検出すると、マルチプレクサー２９には「ＨＨＨ」の信号が入力される。電圧検出統合部２３が本発明の「ビットパタン出力手段」に相当する。  
【００５９】
マルチプレクサー２９には、フラッシュメモリ２８から登録された検出パタンと電圧検出統合部２３から電源電圧の大きさに応じた信号とが入力される。マルチプレクサー２９は、入力された二つの信号が等しいか否かを判定する。さらに、マルチプレクサー２９は、判定された信号が等しいか否かによって異なる信号を信号統合器３２に出力する。例えば、マルチプレクサー２９は、入力された信号の一つが「ＨＨＬ」であり、他の一つの信号が「ＨＨＬ」であると判定すると、信号「Ｌ」を信号統合器３２に出力する。また、マルチプレクサー２９は、入力された信号の一つが「ＨＨＬ」であり、他の一つの信号が「ＬＬＬ」であると判定すると、信号「Ｈ」を信号統合器３２に出力する。このようにして、マルチプレクサー２９は、入力された二つの信号が等しいと判定すると、信号「Ｌ」を信号統合器３２に出力する。また、マルチプレクサー２９は、入力された二つの信号が異なると判定すると、信号「Ｈ」を信号統合器３２に出力する。マルチプレクサー２９が本発明の「制御手段」に相当する。
【００６０】
電源投入検出部３０は、電源投入直後から電源電圧の大きさが所定の大きさ以上になるまでの所定時間、信号「Ｌ」を信号統合器３２に出力する。電源投入検出部３０は、この所定時間以降、信号「Ｈ」を信号統合器３２に出力する。したがって、電源投入検出部３０により、電源投入直後からの所定時間、ＬＳＩのリセットが実行される。電源投入検出部３０が本発明の「第２制御手段」に相当する。
【００６１】
動作不可電圧検出部３１は電源電圧を検出する。動作不可電圧検出部３１は、検出された電圧の大きさが所定の大きさ以下と判定すると、信号「Ｌ」を信号統合器３２に出力する。動作不可電圧検出部３１は、検出された電圧の大きさが所定の大きさより大きいと判定すると、信号「Ｈ」を信号統合器３２に出力する。マルチプレクサー２９等に内蔵されるロジック部に対する電源電圧が所定の大きさ以下となるとき、この低電圧検出装置は出力不定となる。動作不可電圧検出部３１は、電源電圧がこのような所定の大きさ以下となるとき、ＬＳＩのリセットを強制的に実行させるためにある。動作不可電圧検出部３１が本発明の「第３制御手段」に相当する。
【００６２】
信号統合器３２には、マルチプレクサー２９と電源投入検出部３０と動作不可電圧検出部３１とからの信号がそれぞれ入力される。信号統合器３２は、これらの信号の中に信号「Ｌ」が少なくとも一つあるとき、リセット装置３３に対して信号「Ｌ」を出力する。信号統合器３２は、これらの信号の中に信号「Ｌ」が一つもないとき、リセット装置３３に対して信号「Ｈ」を出力する。信号統合器３２が本発明の「第４制御手段」に相当する。
【００６３】
リセット装置３３は、信号統合器３２から信号「Ｌ」が入力されると、リセット装置３
３に接続されたＬＳＩのリセットを実行する。また、リセット装置３３は、信号統合器３２から信号「Ｈ」が入力される場合、ＬＳＩのリセットを実行しない。また、一度、リセットが実行された後、信号「Ｌ」の入力が継続すると、ＬＳＩはリセット状態で停止する。そして、信号「Ｈ」が入力されると、リセット状態を解除する。
【００６４】
以上のようにして、この低電圧検出装置は、ＬＳＩをリセットする電圧の閾値を指定する検出パタンを登録し、電源電圧をＡ／Ｄ（アナログ／デジタル）変換して電源電圧の大きさに応じたビットパタンを出力し、登録された検出パタンと出力されたビットパタンとを対比し、対比された結果に応じてＬＳＩをリセットさせ、リセット継続し、あるいは、リセット状態を解除することができる。
【００６５】
以上のように、ＬＳＩに内蔵が可能なフラッシュメモリ２８に設定された電圧の大きさを閾値としてＬＳＩのリセットが実行される。また、この低電圧検出装置の他の構成要素も含めて、この低電圧検出装置を一つのＬＳＩに内蔵させてもよい。
【００６６】
また、ＣＰＵ２７がフラッシュメモリ２８に対してＬＳＩをリセットすり電圧を設定するので、一つのＬＳＩで低電圧検出の電圧の閾値を複数設定できる。したがって、ＬＳＩの用途や利用可能な電源電圧によってＬＳＩをそれぞれ製造する必要がない。
【００６７】
＜電圧の閾値の登録が可能な数について＞
ＣＰＵ２７がフラッシュメモリ２８に対して実行する電圧の閾値の登録が可能な数は、電圧検出統合部２３から出力されるビットパタンのビット数に依存する。例えば、電圧検出統合部２３からマルチプレクサー２９への出力信号として、信号「ＨＨＬ」のように、３ビットの情報を含む信号が出力される場合を考える。この場合、フラッシュメモリ２８には、電圧の大きさを３つまで登録できる。次に、電圧検出統合部２３からマルチプレクサー２９への出力信号として、信号「ＨＨＨＨ」のように、４ビットの情報を含む信号が出力される場合を考える。この場合、フラッシュメモリ２８には、電圧の大きさを４つまで登録できる。このように、電圧検出統合部２３からマルチプレクサー２９に出力される信号に含まれる情報のビット数が多いほど、電圧の閾値の登録が可能な数は多くなる。
【００６８】
《第３実施形態》
以下、本発明の第３実施形態の電圧検出装置を図５及び図６の図面に基づいて説明する。この低電圧検出装置は、電源電圧Ｖｃｃに接続された定電流源３４、定電流源３４に接続されたダイオード３５、ダイオード３５及びアースに接続されたダイオード３６、ＣＰＵ（中央処理装置）３７、ＣＰＵ３７に接続されたフラッシュメモリ３８、定電流源３４とダイオード３５とフラッシュメモリ３８とに接続されたＤ／Ａ変換器３９、電源電圧に接続された抵抗４０、抵抗４０及びアースに接続された抵抗４１、抵抗４０と抵抗４１とＤ／Ａ変換器３９とに接続された比較器４２、比較器４２と電源投入検出部４３と動作不可電圧検出部４４とに接続された信号統合器４５、及び信号統合器４５に接続されたリセット装置４６を有する。抵抗４０は４Ｒ、抵抗４１はＲの大きさの抵抗とする。この低電圧検出装置はＬＳＩに内蔵されている。
【００６９】
まず、ＣＰＵ３７は、ユーザからＬＳＩのリセットを実行させる電圧の閾値の指定を受ける。ＣＰＵ３７は、この指定を受けると、この指定をビットパタン（検出パタン）に変換し、フラッシュメモリ３８に登録する。例えば、検出パタンとして、検出パタン「ＬＨＬＬ」がある。この登録の処理は、フラッシュメモリ３８に格納されているプログラムをＣＰＵ３７が処理することによって実行される。ＣＰＵ３７及びフラッシュメモリ３８が本発明の「登録手段」に相当する。また、フラッシュメモリ３８はデフォルトの検出パタンを有してもよい。フラッシュメモリ３８がデフォルトの検出パタンを有することにより、ユーザがＬＳＩのリセットを実行させる電圧の閾値を指定せずとも、この低電圧検出装
置は、電源電圧がデフォルトの検出パタンにより指定される所定の電圧の大きさ以下となるとき、ＬＳＩのリセットを実行できる。
【００７０】
定電流源３４とダイオード３５との間の電圧を比較電圧Ｖｒｅｆとする。比較電圧Ｖｒｅｆは、定電流源３４とダイオード３５とダイオード３６とによって、電源電圧Ｖｃｃの大きさの変化に依存しにくい一定の電圧となっている。例として、比較電圧Ｖｒｅｆを約１．２Ｖとする。比較電圧Ｖｒｅｆは、Ｄ／Ａ変換器３９に入力される。一方で、フラッシュメモリ３８からは検出パタンがＤ／Ａ変換器３９に入力される。Ｄ／Ａ変換器３９は、入力された比較電圧に対して、入力された検出パタンに応じた電圧を比較器４２に出力する。Ｄ／Ａ変換器３９が本発明の「電圧出力手段」に相当する。
【００７１】
抵抗４０及び抵抗４１の間の電圧をＶとする。電圧Ｖの大きさはＶｃｃ／５である。電圧Ｖは比較器４２に入力される。比較器４２は、入力された二つの電圧、すなわち、電源電圧に関する電圧Ｖと比較電圧Ｖｒｅｆとを比較する。そして、比較器４２は、比較の結果に応じて、信号統合器４５に信号「Ｈ」又は「Ｌ」を出力する。例えば、比較器４２は、Ｄ／Ａ変換器３９から入力された電圧の大きさが電圧Ｖの大きさよりも大きいとき、信号「Ｌ」を信号統合器４５に出力する。また、比較器４２は、Ｄ／Ａ変換器３９から入力された電圧の大きさが電圧Ｖの大きさよりも小さいとき、信号「Ｈ」を信号統合器４５に出力する。比較器４２が本発明の「制御手段」に相当する。
【００７２】
電源投入検出部４３は、電源投入直後から電源電圧の大きさが所定の大きさ以上になるまでの所定時間、信号「Ｌ」を信号統合器４５に出力する。電源投入検出部４３は、この所定時間以降、信号「Ｈ」を信号統合器４５に出力する。したがって、電源投入検出部４３により、電源投入直後からの所定時間、ＬＳＩのリセットが実行される。電源投入検出部４３が本発明の「第２制御手段」に相当する。
【００７３】
動作不可電圧検出部４４は電源電圧を検出する。動作不可電圧検出部４４は、検出された電圧の大きさが所定の大きさ以下と判定すると、信号「Ｌ」を信号統合器４５に出力する。動作不可電圧検出部４４は、検出された電圧の大きさが所定の大きさより大きいと判定すると、信号「Ｈ」を信号統合器４５に出力する。比較器４２等に内蔵されるロジック部に対する電源電圧が所定の大きさ以下となるとき、この低電圧検出装置は出力不定となる。動作不可電圧検出部４４、電源電圧がこのような所定の大きさ以下となるとき、ＬＳＩのリセットを強制的に実行させるためにある。動作不可電圧検出部４４が本発明の「第３制御手段」に相当する。
【００７４】
信号統合器４５には、比較器４２と電源投入検出部４３と動作不可電圧検出部４４とから信号「Ｌ」又は「Ｈ」がそれぞれ入力される。信号統合器４５は、これらの信号の中に信号「Ｌ」が少なくとも一つあるとき、リセット装置４６に対して信号「Ｌ」を出力する。信号統合器４５は、これらの信号の中に信号「Ｌ」が一つもないとき、リセット装置４６に対して信号「Ｈ」を出力する。信号統合器４６が本発明の「第４制御手段」に相当する。
【００７５】
リセット装置４６は、信号統合器４５から信号「Ｌ」が入力されると、リセット装置４６に接続されたＬＳＩのリセットを実行する。また、リセット装置４６は、信号統合器４５から信号「Ｈ」が入力される場合、ＬＳＩのリセットを実行しない。また、一度、リセットが実行された後、信号「Ｌ」の入力が継続すると、ＬＳＩはリセット状態で停止する。そして、信号「Ｈ」が入力されると、リセット状態を解除する。
【００７６】
以上のようにして、この低電圧検出装置は、ＬＳＩをリセットする電圧の閾値を指定する検出パタンを登録し、登録された検出パタンの値をＤ／Ａ（デジタル／アナログ）変換
して検出パタンに応じた電圧を出力し、電源電圧の大きさと出力された電圧の大きさとの大小関係を対比し、対比された結果に応じてＬＳＩをリセットさせ、リセットを継続し、あうるいは、リセット状態を解除することができる。
【００７７】
以上のように、ＬＳＩに内蔵が可能なフラッシュメモリ３８に設定された電圧の大きさを閾値としてＬＳＩのリセットが実行される。また、この低電圧検出装置の他の構成要素も含めて、この低電圧検出装置を一つのＬＳＩに内蔵させてもよい。
【００７８】
また、ＣＰＵ３７がフラッシュメモリ３８に対してＬＳＩをリセットする電圧の閾値を設定するので、一つのＬＳＩで低電圧検出の電圧の閾値を複数設定できる。したがって、ＬＳＩの用途や利用可能な電源電圧によってＬＳＩをそれぞれ製造する必要がない。
【００７９】
＜Ｄ／Ａ変換器の構成例＞
以下、本発明の第３実施形態に係るＤ／Ａ変換器３９を図６の図面に基づいて説明する。Ｄ／Ａ変換器３９は、比較電圧Ｖｒｅｆに接続された抵抗４７〜５０、抵抗４７に接続された抵抗５１、抵抗４８に接続された抵抗５２、抵抗４９に接続された抵抗５３、抵抗５０に接続された抵抗５４、抵抗４７〜５４に接続されたアナログスイッチ５５を有する。アナログスイッチ５５は、スイッチ５６〜５９を有する。抵抗４７は５Ｒ、抵抗４８は４Ｒ、抵抗４９は３Ｒ、抵抗５０は２Ｒ、抵抗５１は５Ｒ、抵抗５２は６Ｒ、抵抗５３は７Ｒ、抵抗５４は８Ｒの大きさの抵抗とする。
【００８０】
抵抗４７及び抵抗５１の間の電圧をＶ５とする。電圧Ｖ５はＶｒｅｆ（１．２Ｖ）の５／１０の大きさの電圧である。したがって、スイッチ５６が入ると、Ｖｒｅｆの５／１０の大きさの電圧（０．６Ｖ）が比較器４２に入力される。
【００８１】
抵抗４８及び抵抗５２の間の電圧をＶ６とする。電圧Ｖ６はＶｒｅｆの６／１０の大きさの電圧である。したがって、スイッチ５７が入ると、Ｖｒｅｆの６／１０の大きさの電圧（０．７２Ｖ）が比較器４２に入力される。
【００８２】
抵抗４９及び抵抗５３の間の電圧をＶ７とする。電圧Ｖ７はＶｒｅｆの７／１０の大きさの電圧である。したがって、スイッチ５８が入ると、Ｖｒｅｆの７／１０の大きさの電圧（０．８４Ｖ）が比較器４２に入力される。
【００８３】
抵抗５０及び抵抗５４の間の電圧をＶ８とする。電圧Ｖ８はＶｒｅｆの８／１０の大きさの電圧である。したがって、スイッチ５９が入ると、Ｖｒｅｆの８／１０の大きさの電圧（０．９６Ｖ）が比較器４２に入力される。  
【００８４】
アナログスイッチ５５は、フラッシュメモリ３８から入力された検出パタンに基づいて、スイッチ５６〜５９までのスイッチのどれかを入れ、残りのスイッチを切る。例えば、フラッシュメモリ３８から入力された検出パタンが「ＨＬＬＬ」のとき、アナログスイッチ５５はスイッチ５６を入れる。このことにより、Ｄ／Ａ変換器３９から比較器４２に０．６Ｖの電圧が出力される。また、フラッシュメモリ３８から入力された検出パタンが「ＬＨＬＬ」のとき、アナログスイッチ５５はスイッチ５７を入れる。このことにより、Ｄ／Ａ変換器３９から比較器４２に０．７２Ｖの電圧が出力される。また、フラッシュメモリ３８から入力された検出パタンが「ＬＬＨＬ」のとき、スイッチ５８を入れる。このことにより、Ｄ／Ａ変換器３９から比較器４２に０．８４Ｖの電圧が出力される。また、フラッシュメモリ３８から入力された検出パタンが「ＬＬＬＨ」のとき、スイッチ５９を入れる。このことにより、Ｄ／Ａ変換器３９から比較器４２に０．９６Ｖの電圧が比較器４２に出力される。このようにして、Ｄ／Ａ変換器３９は、フラッシュメモリ３８から入力された検出パタンに応じた電圧を出力できる。
【００８５】
フラッシュメモリ３８に「ＨＬＬＬ」の検出パタンが格納されている場合、Ｄ／Ａ変換器３９から０．６Ｖの電圧が出力される。この場合、比較器４２は、信号統合器４５に対して、電圧Ｖ（＝Ｖｃｃ／５）が０．６Ｖ以上であるとき、信号「Ｈ」を出力し、電圧Ｖが０．６Ｖよりも小さいとき、信号「Ｌ」を出力する。
【００８６】
フラッシュメモリ３８に「ＬＨＬＬ」の検出パタンが格納されている場合、Ｄ／Ａ変換器３９から０．７２Ｖの電圧が出力される。この場合、比較器４２は、信号統合器４５に対して、電圧Ｖ（＝Ｖｃｃ／５）が０．７２Ｖ以上であるとき、信号「Ｈ」を出力し、電圧Ｖが０．７２Ｖよりも小さいとき、信号「Ｌ」を出力する。
【００８７】
フラッシュメモリ３８に「ＬＬＨＬ」の検出パタンが格納されている場合、Ｄ／Ａ変換器３９から０．８４Ｖの電圧が出力される。この場合、比較器４２は、信号統合器４５に対して、電圧Ｖ（＝Ｖｃｃ／５）が０．８４Ｖ以上であるとき、信号「Ｈ」を出力し、電圧Ｖが０．８４Ｖよりも小さいとき、信号「Ｌ」を出力する。
【００８８】
フラッシュメモリ３８に「ＬＬＬＨ」の検出パタンが格納されている場合、Ｄ／Ａ変換器３９から０．９６Ｖの電圧が出力される。この場合、比較器４２は、信号統合器４５に対して、電圧Ｖ（＝Ｖｃｃ／５）が０．９６Ｖ以上であるとき、信号「Ｈ」を出力し、電圧Ｖが０．９６Ｖよりも小さいとき、信号「Ｌ」を出力する。
【００８９】
＜電圧の閾値の登録が可能な数について＞
ＣＰＵ３７がフラッシュメモリ３８に対して実行する電圧の閾値の登録の際、登録が可能な数は、Ｄ／Ａ変換器３９から出力される電圧の大きさのパタンがいくつあるかに依存する。例えば、Ｄ／Ａ変換器３９から比較器４２に出力される電圧の大きさのパタンの数が３つある場合を考える。この場合、フラッシュメモリ３８には、電圧の大きさを３つまで登録できる。次に、Ｄ／Ａ変換器３９から比較器４２に出力される電圧の大きさのパタンの数が４つある場合を考える。この場合、フラッシュメモリ３８には、電圧の大きさを４つまで登録できる。このように、Ｄ／Ａ変換器３９から比較器４２に出力される電圧の大きさのパタンの数が多いほど、電圧の閾値の登録が可能な数は多くなる。
《その他》
さらに、本実施の形態は以下の発明（以下付記と呼ぶ）を開示する。
（付記１）
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録手段と、
前記電源電圧をアナログ／デジタル変換して前記電源電圧の大きさに応じた検出データを出力する検出データ出力手段と、
前記閾値と前記検出データとを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する制御手段と
を備える低電圧検出装置。
（付記２）
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録手段と、
前記閾値をデジタル／アナログ変換して前記閾値に応じた電圧を出力する電圧出力手段と、
前記電源電圧と前記閾値に応じた電圧とを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する制御手段と
を備える低電圧検出装置。
（付記３）
電源電圧投入直後からの所定時間、前記半導体装置の設定を初期状態とし、前記所定時
間後、前記半導体装置の設定を前記初期状態から遷移させる第２制御信号を出力する第２制御手段を更に備える付記１又は２に記載の低電圧検出装置。
（付記４）
前記電源電圧を検出し、検出された前記電源電圧が所定の値に達しないとき、前記制御手段による制御信号とは独立に前記半導体装置の設定を初期状態とする信号を出力する第３制御手段を更に備える付記１〜３のいずれかに記載の低電圧検出装置。
（付記５）
半導体装置の設定を初期状態とするか否かを制御する信号の入力を１つ以上受け付けて、受け付けた信号のうちの１つが前記半導体装置の設定を初期状態とする信号であるとき、前記半導体装置の設定を初期状態とする信号を出力する第４制御手段を備える付記１〜４のいずれかに記載の低電圧検出装置。
（付記６）
半導体装置の設定を初期状態とするか否かを制御する信号を入力する入力手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号であり、かつ、前記半導体装置の設定が初期状態にないとき、前記半導体装置の設定を初期状態とする手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号であり、かつ、前記半導体装置の設定が初期状態のとき、前記半導体装置の初期状態を継続する手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号以外の信号であり、かつ、前記半導体装置の設定が初期状態にないとき、前記半導体装置の設定を継続する手段と、
前記入力手段によって入力された信号が前記半導体装置の設定を初期状態とする信号以外の信号であり、かつ、前記半導体装置の設定が初期状態のとき、前記半導体装置の初期状態を解除する手段と
を備える付記１〜５のいずれかに記載の低電圧検出装置。
（付記７）
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録ステップと、
前記電源電圧をアナログ／デジタル変換して前記電源電圧の大きさに応じた検出データを出力する検出データ出力ステップと、
前記閾値と前記検出データとを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御信号を出力する制御ステップと
を含む低電圧検出方法。
（付記８）
半導体装置に供給される電源電圧低下を判定する基準となる閾値をデジタルデータとして登録する登録ステップと、
前記閾値をデジタル／アナログ変換して前記閾値に応じた電圧を出力する電圧出力ステップと、
前記電源電圧と前記閾値に応じた電圧とを比較して、前記比較の結果に応じて前記半導体装置の設定を初期状態とするか否かを制御する制御ステップと
を含む低電圧検出方法。
（付記９）
電源電圧投入直後からの所定時間、前記半導体装置の設定を初期状態とする信号を出力し、前記所定時間後、前記半導体装置の設定を前記初期状態から遷移させる信号を出力する第２制御ステップを更に含む付記７又は８に記載の低電圧検出方法。
（付記１０）
前記電源電圧を検出し、検出された前記電源電圧が所定の値に達しないとき、前記制御ステップによる制御信号とは独立に前記半導体装置の設定を初期状態とする信号を出力する第３制御ステップを更に含む付記７〜９のいずれかに記載の低電圧検出方法。
（付記１１）
半導体装置の設定を初期状態とするか否かを制御する信号の入力を１つ以上受け付けて、受け付けた信号のうちの１つが前記半導体装置の設定を初期状態とする信号であるとき、前記半導体装置の設定を初期状態とする信号を出力する第４制御ステップを更に含む付記７〜１０のいずれかに記載の低電圧検出方法。
（付記１２）
半導体装置の設定を初期状態とするか否かを制御する信号を入力する入力ステップと、
前記入力ステップによって入力された信号が前記半導体装置の設定を初期状態とする信号であり、かつ、前記半導体装置の設定が初期状態にないとき、前記半導体装置の設定を初期状態とするステップと、
前記入力ステップによって入力された信号が前記半導体装置の設定を初期状態とする信号であり、かつ、前記半導体装置の設定が初期状態のとき、前記半導体装置の初期状態を継続するステップと、
前記入力ステップによって入力された信号が前記半導体装置の設定を初期状態とする信号以外の信号であり、かつ、前記半導体装置の設定が初期状態にないとき、前記半導体装置の設定を継続するステップと、
前記入力ステップによって入力された信号が前記半導体装置の設定を初期状態とする信号以外の信号であり、かつ、前記半導体装置の設定が初期状態のとき、前記半導体装置の初期状態を解除するステップと
を含む付記７〜１１のいずれかに記載の低電圧検出方法。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態の低電圧検出装置の基本構成図である。
【図２】本発明の第１実施形態に係るＡ／Ｄ変換器の構成例である。
【図３】本発明の第１実施形態に係る比較部の論理値表の例である。
【図４】本発明の第２実施形態の低電圧検出装置の基本構成図である。
【図５】本発明の第３実施形態の低電圧検出装置の基本構成図である。
【図６】本発明の第３実施形態に係るＤ／Ａ変換器の構成例である。
【符号の説明】
【００９１】
１  定電流源
２  ダイオード
３  ダイオード
４  抵抗
５  抵抗
６  Ａ／Ｄ変換器
７  ＣＰＵ
８  フラッシュメモリ
９  比較部
１０  電源投入検出部
１１  動作不可電圧検出部
１２  信号統合器
１３  リセット装置
１４  抵抗
１５  抵抗
１６  抵抗
１７  抵抗
１８  抵抗
１９  比較器
２０  比較器
２１  比較器
２２  比較器
２３  電圧検出統合部
２４  電圧検出部
２５  電圧検出部
２６  電圧検出部
２７  ＣＰＵ
２８  フラッシュメモリ
２９  マルチプレクサー
３０  電源投入検出部
３１  動作不可電圧検出部
３２  信号統合器
３３  リセット装置
３４  定電流源
３５  ダイオード
３６  ダイオード
３７  ＣＰＵ
３８  フラッシュメモリ
３９  Ｄ／Ａ変換器
４０  抵抗
４１  抵抗
４２  比較器
４３  電源投入検出部
４４  動作不可電圧検出部
４５  信号統合器
４６  リセット装置
４７  抵抗
４８  抵抗
４９  抵抗
５０  抵抗
５１  抵抗
５２  抵抗
５３  抵抗
５４  抵抗
５５  アナログスイッチ
５６  スイッチ
５７  スイッチ
５８  スイッチ
５９  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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