(57)【要約】【課題】多層配線を有する半導体装置の製造歩留まりを向上することのできる技術を提供する。【解決手段】絶縁膜４上にウエハ全面露光により第１レジスト膜のパターンを形成し、続いてウエハ周辺露光によりウエハ周辺部の第１レジスト膜を除去した後、第１レジスト膜をマスクとしたエッチングによりチップ形成領域の絶縁膜４にビア７を形成し、周辺露光領域の絶縁膜４を除去する工程と、絶縁膜４上にウエハ全面露光により第２レジスト膜のパターンを形成し、続いてウエハ周辺露光によりウエハ周辺部の第２レジスト膜を除去した後、第２レジスト膜をマスクとしたエッチングによりチップ形成領域の絶縁膜４に配線溝１１を形成する工程と、銅めっき膜を形成した後、ウエハ周辺部の銅めっき膜を洗浄除去する工程と、銅めっき膜をＣＭＰ法により研磨して配線１４を形成する工程とを有する。【選択図】図５
2007287731.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体ウエハの主面上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１レジスト膜を堆積して、ウエハ全面への第１パターンの露光により前記第１レジスト膜に第１レジストパターンを形成した後、ウエハ周辺部に白抜きパターンを有する第１のウエハ周辺露光によりウエハ周辺部の前記第１レジスト膜を除去する工程と、
（ｃ）前記第１レジスト膜をマスクとしたエッチングにより、周辺露光領域以外のチップ形成領域の前記第１絶縁膜に前記第１パターンを形成し、前記周辺露光領域の前記第１絶縁膜を除去する工程と、
（ｄ）前記第１レジスト膜を除去する工程と、
（ｅ）前記第１絶縁膜上に第２レジスト膜を堆積して、ウエハ全面への第２パターンの露光により前記第２レジスト膜に第２レジストパターンを形成した後、ウエハ周辺部に白抜きパターンを有する第２のウエハ周辺露光によりウエハ周辺部の前記第２レジスト膜を除去する工程と、
（ｆ）前記第２レジスト膜をマスクとしたエッチングにより、前記チップ形成領域の前記第１絶縁膜に前記第２パターンを形成する工程と、
（ｇ）前記第２レジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記チップ形成領域の端部の前記第１絶縁膜に前記第２パターンの一部が形成されて、前記チップ形成領域の端部の前記第１絶縁膜に段差形状が形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記周辺露光領域の幅は２〜４ｍｍであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程で形成される前記第１パターンはビアであり、前記（ｆ）工程で形成される前記第２パターンは配線溝であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、前記（ｇ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｈ）前記半導体ウエハの主面上にバリアメタル層を堆積した後、前記バリアメタル層上に銅めっき膜を形成する工程と、
（ｉ）前記チップ形成領域よりも広い領域に前記銅めっき膜を残して、前記ウエハ周辺部の前記銅めっき膜を除去する工程と、
（ｊ）前記銅めっき膜および前記バリアメタル膜をＣＭＰ法により研磨して、前記第１パターンおよび前記第２パターンに埋め込む工程。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程の前記第１のウエハ周辺露光の幅が前記（ｅ）工程の前記第２のウエハ周辺露光の幅よりも小さいことを特徴とする半導体装置の製造方法。
【請求項７】
（ａ）半導体ウエハの主面上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１レジスト膜を堆積して、ウエハ周辺部に遮光領域を有するブレードを用いた露光により前記第１レジスト膜に第１レジストパターンを形成する工程と、
（ｃ）前記第１レジスト膜をマスクとしたエッチングにより、前記第１絶縁膜に第１パターンを形成する工程と、
（ｄ）前記第１レジスト膜を除去する工程と、
（ｅ）前記第１絶縁膜上に第２レジスト膜を堆積して、ウエハ全面への第２パターンの露光により前記第２レジスト膜に第２レジストパターンを形成した後、ウエハ周辺部に白抜きパターンを有するウエハ周辺露光によりウエハ周辺部の前記第２レジスト膜を除去する工程と、
（ｆ）前記第２レジスト膜をマスクとしたエッチングにより、周辺露光領域以外のチップ形成領域の前記第１絶縁膜に前記第２パターンを形成し、前記周辺露光領域の前記第１絶縁膜を薄く加工する工程と、
（ｇ）前記第２レジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記周辺露光領域の幅は２〜４ｍｍであることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、前記（ｆ）工程で薄く加工された前記周辺露光領域の前記第１絶縁膜の厚さは、前記第２パターン下の前記第１絶縁膜の厚さと同じであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、前記（ｃ）工程で形成される前記第１パターンはビアであり、前記（ｆ）工程で形成される前記第２パターンは配線溝であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記（ｇ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｈ）前記半導体ウエハの主面上にバリアメタル層を堆積した後、前記バリアメタル層上に銅めっき膜を形成する工程と、
（ｉ）前記チップ形成領域よりも広い領域に前記銅めっき膜を残して、前記ウエハ周辺部の前記銅めっき膜を除去する工程と、
（ｊ）前記銅めっき膜および前記バリアメタル膜をＣＭＰ法により研磨して、前記第１パターンおよび前記第２パターンに埋め込む工程。
【請求項１２】
（ａ）半導体ウエハの主面上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１レジスト膜を堆積して、ウエハ全面への第１パターンの露光により前記第１レジスト膜に第１レジストパターンを形成する工程と、
（ｃ）前記第１レジスト膜をマスクとしたエッチングにより、前記第１絶縁膜に前記第１パターンを形成する工程と、
（ｄ）前記第１レジスト膜を除去する工程と、
（ｅ）前記第１絶縁膜上に第２レジスト膜を堆積して、ウエハ全面への第２パターンの露光により前記第２レジスト膜に第２レジストパターンを形成した後、ウエハ周辺部に白抜きパターンを有するウエハ周辺露光によりウエハ周辺部の前記第２レジスト膜を除去する工程と、
（ｆ）前記第２レジスト膜をマスクとしたエッチングにより、周辺露光領域以外のチップ形成領域の前記第１絶縁膜に前記第２パターンを形成し、前記周辺露光領域の前記第１絶縁膜を薄く加工する工程と、
（ｇ）前記第２レジスト膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、前記周辺露光領域の幅は２〜４ｍｍであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、前記（ｆ）工程で薄く加工された前記周辺露光領域の前記第１絶縁膜の厚さは、前記第２パターン下の前記第１絶縁膜の厚さと同じであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、前記（ｃ）工程で形成される前記第１パターンはビアであり、前記（ｆ）工程で形成される前記第２パターンは配線溝であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記（ｇ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｈ）前記半導体ウエハの主面上にバリアメタル層を堆積した後、前記バリアメタル層上に銅めっき膜を形成する工程と、
（ｉ）前記チップ形成領域よりも広い領域に前記銅めっき膜を残して、前記ウエハ周辺部の前記銅めっき膜を除去する工程と、
（ｊ）前記銅めっき膜および前記バリアメタル膜をＣＭＰ法により研磨して、前記第１パターンおよび前記第２パターンに埋め込む工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、多層配線を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば銅配線のＣＭＰ（Chemical Mechanical Polishing）処理においてスラリがウエハ周辺部の空きの溝内に留まり、スラリ異物が発塵することを防止するために、ウエハ周辺部のみに予めネガレジストを露光して残存させ、続いてポジレジストによりビアパターンおよび配線溝パターンを露光して形成した後、ポジレジストをマスクにエッチングすることにより、ウエハ周辺部にビアパターンあるいは配線溝パターンを開口しないようにしてダマシン配線構造を形成する技術がある（特許文献１等参照）。
【０００３】
銅配線のＣＭＰ処理においてウエハ周辺部に銅パターンが残らないようにするために、予めウエハ周辺部のレジストに熱線を照射してレジストの孔を埋め込み、続いてポジレジストによりビアパターンおよび配線溝パターンを露光して形成した後、ポジレジストをマスクにエッチングすることにより、ウエハ周辺部に銅パターンを形成せずにダマシン配線構造を形成する技術がある（特許文献２等参照）。
【０００４】
銅配線のＣＭＰ処理においてウエハ周辺部にコンタクトパターンが形成されないようにするために、ウエハ周辺部のレジストには過剰なエネルギーを照射してレジストを硬化させ、ウエハ製品取得領域のレジストには通常のエネルギーを照射してレジストにコンタクトパターンを形成した後、レジストをマスクにエッチングすることにより、ウエハ周辺部にコンタクトパターンを形成しないようにしてダマシン配線構造を形成する技術がある（特許文献３等参照）。
【０００５】
銅配線のＣＭＰ処理においてウエハ全面に配線パターンを開口した後にウエハ周辺部のみにレジストを塗布してキュアすることにより、ウエハ製品取得領域のみに配線パターンを形成し、ウエハ周辺部には配線パターンを形成しないで、ウエハ製品取得領域のみに銅ダマシン配線を形成する技術がある（特許文献４等参照）。
【０００６】
銅配線のＣＭＰ処理において、配線溝を形成し、配線溝に埋め込まれた銅をＣＭＰにより平坦化し、さらにウエハ周辺部の銅を除去した後に配線部上にバリア絶縁膜を形成する技術がある（特許文献５等参照）。
【０００７】
銅配線のＣＭＰ処理においてウエハ周辺部の銅残りが露出するのを防止するために、周辺露光によりウエハ周辺部にアルミパッドパターンを残し、下層の銅残り部分の上にアルミパッドパターンが蓋をするような構造とするダマシン配線構造を形成する技術がある（特許文献６等参照）。
【０００８】
銅配線の溝パターンの形成において、有効ショット領域を露光した後、ウエハ周辺部が露光されないように遮光してウエハ周辺部の欠け領域を露光することにより、ウエハ周辺部には溝パターンを形成しないようにしてダマシン配線構造を形成する技術がある（特許文献７等参照）。
【０００９】
銅配線のＣＭＰ処理において、ウエハ周辺部にもウエハ有効領域と同じ製品パターンを露光して配線溝を形成し、その溝に銅を埋め込みＣＭＰすることにより平坦性を向上させたダマシン配線を形成する技術がある（特許文献８等参照）。
【００１０】
シリコン基板上に直接金属配線が形成されないように、シリコン酸化膜をパターン形成する際に周辺露光を行い、金属配線の下層にシリコン酸化膜が残るようにする技術がある（特許文献９等参照）。
【００１１】
ウエハ周辺部のパターン細りによるパターンの飛散を防止するために、ウエハ有効領域では最適な開口数で露光を行ない、ウエハ周辺部では開口数を小さくして露光することにより解像度を下げまた焦点深度を深くしてウエハ周辺部のパターン細りを抑制したパターン形成の技術がある（特許文献１０等参照）。
【００１２】
ウエハ有効領域の第１絶縁膜にビアパターンを形成し、ウエハ周辺部の第１絶縁膜にはビアパターンを形成せずに、その上の第２絶縁膜にはウエハ有効領域とウエハ周辺部に配線溝パターンを形成した後、配線溝パターンを埋め込むことにより、ウエハ周辺部にビアパターンを持たない孤立した配線溝パターンのみが埋め込まれた配線部を形成する技術がある（特許文献１１等参照）。
【００１３】
銅配線の埋め込みパターン形成において、配線溝パターンはウエハ有効領域とウエハ周辺部に形成し、ビアパターンはウエハ有効領域のみに形成することによりＣＭＰ時の銅研摩均一性を向上する技術がある（特許文献１２等参照）。
【特許文献１】特開２００５−７９４４１号公報（段落［００２２］〜［００４２］、図３〜図１５）
【特許文献２】特開２００３−１３３３１３号公報（段落［０００６］、［０００７］、図３、図５）
【特許文献３】特開２００４−３１１５７０号公報（段落［００２５］〜［００４１］、図１〜図４）
【特許文献４】特開２００３−１９７６２１号公報（段落［００４５］〜［００５１］、図２、図３）
【特許文献５】特開２０００−６８２７３号公報（段落［００１２］〜［００２１］、図１）
【特許文献６】特開２００５−１０１４５０号公報（段落［００４１］〜［００４３］、図１、図８）
【特許文献７】特開２００５−４５１６０号公報（段落［００１７］〜［００２１］、図１、図２）
【特許文献８】特開平１１−４５８６８号公報（段落［００５４］〜［００５７］、図１２〜図１５）
【特許文献９】特開平１１−３２９９２０号公報（段落［００１８］〜［００２７］、図１〜図３）
【特許文献１０】特開２００２−１６４２８０号公報（段落［００１５］〜［００１７］、図１、図２）
【特許文献１１】特開２００３−１７５５９号公報（段落［００５３］〜［００６７］、図１〜図３）
【特許文献１２】特開２０００−２１８８２号公報（段落［００２２］、［００２３］、［００３３］〜［００３７］、図１、図５〜図７）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
銅ダマシン配線の形成においては、半導体基板上に堆積された銅をＣＭＰにより研磨して溝の内部に銅を残す工程を有するが、ＣＭＰの際に用いられるスラリが半導体ウエハの外周から約２〜４ｍｍ程度の範囲内の空の溝の内部に残るという問題がある。その溝の内部に残ったスラリ内の研摩粒子等が後の工程で異物（以下、スラリ異物という）となって発塵する可能性があり、半導体製品の性能劣化の原因となる。
【００１５】
そこで、上記スラリ異物の問題を回避するために、ブレード露光方式を用いてウエハ周辺部に溝またはビアを形成しない銅ダマシン配線の形成方法を検討した。しかしながら、ブレード露光方式を用いた銅ダマシン配線の形成においても、以下に説明する種々の技術的課題が存在する。
【００１６】
ブレード露光方式では、ウエハ周辺部の溝またはビアを形成しないチップ（以下、有効でないチップという）をブレードで隠す際に、できるだけ溝およびビアを形成するチップ（以下、有効なチップという）の取得数が増えるように４つのブレードは動かされるが、ウエハ周辺部に掛かる全てのショットに対するブレードの設定位置が異なるため、ブレードの設定位置の決定に手間が掛かり、１ショットの露光時間に要する時間が長くなる。さらにブレードは上下移動もしくは左右移動しかできないため、ウエハ周辺部の有効でないチップをブレードで隠す際に、本来の有効なチップもブレードで隠してしまう場合があり、有効なチップの取得数が減少する。面積の小さいチップほど有効なチップの取得数の減少が顕著になる。また、銅配線を有する有効なチップが形成される領域とウエハ周辺部の銅配線を有しない有効でないチップが形成される領域とでは銅配線の占有率の違いにより、層間膜をＣＭＰにより研磨する際に研磨速度の差が生じ、ウエハ周辺部の層間膜が盛り上がることがある。このウエハ周辺部における層間膜の盛り上がりは、銅配線を多層に積み重ねるごとに蓄積されるため、最上層配線に近づくにつれて、露光工程におけるデフォーカスの発生率が高くなる。
【００１７】
本発明の目的は、多層配線を有する半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体装置の製造方法は、絶縁膜上に第１レジスト膜を堆積した後、ウエハ全面へのパターンの露光（以下、ウエハ全面露光と表記する）によりレジストパターンを形成し、続いてウエハ周辺部に白抜きパターンを有する周辺露光（以下、ウエハ周辺露光と表記する）によりウエハ周辺部の第１レジスト膜を除去する工程と、第１レジスト膜をマスクとしたエッチングによりチップ形成領域の絶縁膜にビアを形成し、周辺露光領域の絶縁膜を除去する工程と、第１レジスト膜を除去する工程と、絶縁膜上に第２レジスト膜を堆積した後、ウエハ全面露光によりレジストパターンを形成し、続いてウエハ周辺露光によりウエハ周辺部の第２レジスト膜を除去する工程と、第２レジスト膜をマスクとしたエッチングによりチップ形成領域の絶縁膜に配線溝を形成する工程と、第２レジスト膜を除去する工程と、半導体ウエハの主面上に銅めっき膜を形成した後、ウエハ周辺部の銅めっき膜を洗浄除去する工程と、銅めっき膜をＣＭＰ法により研磨して配線を形成する工程とを有するものである。
【００２１】
本発明による半導体装置の製造方法は、絶縁膜上に第１レジスト膜を堆積した後、ウエハ周辺部に遮光領域を有するブレードを用いた露光（以下、ブレード露光と表記する）によりレジストパターンを形成する工程と、第１レジスト膜をマスクとしたエッチングにより絶縁膜にビアを形成する工程と、第１レジスト膜を除去する工程と、絶縁膜上に第２レジスト膜を堆積した後、ウエハ全面露光によりレジストパターンを形成し、続いてウエハ周辺露光によりウエハ周辺部の第２レジスト膜を除去する工程と、第２レジスト膜をマスクとしたエッチングによりチップ形成領域の絶縁膜に配線溝を形成し、周辺露光領域の絶縁膜を薄く加工する工程と、第２レジスト膜を除去する工程と、半導体ウエハの主面上に銅めっき膜を形成した後、ウエハ周辺部の銅めっき膜を洗浄除去する工程と、銅めっき膜をＣＭＰ法により研磨して配線を形成する工程とを有するものである。
【００２２】
本発明による半導体装置の製造方法は、絶縁膜上に第１レジスト膜を堆積した後、ウエハ全面露光によりレジストパターンを形成する工程と、第１レジスト膜をマスクとしたエッチングにより絶縁膜にビアを形成する工程と、第１レジスト膜を除去する工程と、絶縁膜上に第２レジスト膜を堆積した後、ウエハ全面露光によりレジストパターンを形成し、続いてウエハ周辺露光によりウエハ周辺部の第２レジスト膜を除去する工程と、第２レジスト膜をマスクとしたエッチングによりチップ形成領域の絶縁膜に配線溝を形成し、周辺露光領域の絶縁膜を薄く加工する工程と、第２レジスト膜を除去する工程と、半導体ウエハの主面上に銅めっき膜を形成した後、ウエハ周辺部の銅めっき膜を洗浄除去する工程と、銅めっき膜をＣＭＰ法により研磨して配線を形成する工程とを有するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
半導体ウエハの周辺部に配線溝を形成しないことによりＣＭＰ工程で使用するスラリが異物となって発塵するのを防止することができ、さらに半導体ウエハの周辺部に盛り上がりが形成されにくくなり、配線の露光工程におけるデフォーカスの発生を抑えることができるので、半導体装置の製造歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２５】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
本発明の実施の形態１によるデュアルダマシンを用いた多層配線の製造方法を図１〜図９に示すチップ形成領域の一部およびウエハ周辺部の要部断面図を用いて工程順に説明する。
【００２８】
まず、シリコン単結晶からなる半導体ウエハ上にＭＩＳ（Metal Insulator Semiconductor）トランジスタ、バイポーラトランジスタ、抵抗素子、容量素子などの種々の半導体素子を形成する。その後、図１に示すように、半導体ウエハ１上に形成された半導体素子を覆って層間絶縁膜２を形成する。層間絶縁膜２は、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積されるＳｉＯ膜とすることができる。なお、この層間絶縁膜２の表面をＣＭＰ法により平坦化してもよい。
【００２９】
次に、層間絶縁膜２上にストッパ絶縁膜３を堆積し、さらに配線およびプラグ形成用の絶縁膜４を堆積する。ストッパ絶縁膜３は、絶縁膜４へのプラグ加工の際にエッチングストッパとなる膜であり、絶縁膜４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜３は、例えばＣＶＤ法により堆積されるＳｉＣ膜、ＳｉＮ膜またはＳｉＣＮ膜等とし、例えばその膜厚は５０ｎｍ程度である。絶縁膜４は、例えばＣＶＤ法により堆積されるＳｉＯ膜、ＦＳＧ膜またはＳｉＯＣ膜等とし、例えばその膜厚は５００ｎｍ程度である。
【００３０】
次に、絶縁膜４上にポジレジスト膜５を塗布した後、そのポジレジスト膜５に対してビア形成用のウエハ全面露光およびウエハ周辺部のみを露光するウエハ周辺露光を順次行い、続いて現像処理を施すことにより、ポジレジスト膜５をパターニングする。ビア形成用のウエハ全面露光を行うことにより、ポジレジスト膜５にビア形成用パターン６が形成され、ウエハ周辺露光を行うことにより、周辺露光領域において所定の幅のポジレジスト膜５が除去される。周辺露光領域が有効なチップの形成されない領域となる。周辺露光領域の上記所定の幅は、後の工程で半導体ウエハ１の主面上に銅めっき膜が成膜されるが、その銅めっき膜が成膜されない領域よりも広い幅を設定することが望ましく、例えば２〜４ｍｍである。これは銅めっき膜のＣＭＰ工程におけるスラリ詰まりを防止するためである。ウエハ周辺露光は、図２９に示すように、ポジレジスト膜を用いた場合、ウエハ周辺部を白抜きとし、ウエハ中央部を黒抜きとしたパターンを用いて露光を行い、ウエハ周辺部のみを露光することによってウエハ周辺部にポジレジスト膜が残らないようにする露光方法である。
【００３１】
次に、図２に示すように、ビア形成用パターン６が形成されたポジレジスト膜５をマスクとして絶縁膜４をドライエッチングまたはウエットエッチングすることにより絶縁膜４の所定の領域にビア７を形成する。周辺露光領域ではポジレジスト膜５が残されていないため、このエッチングにより周辺露光領域の絶縁膜４が除去されて周辺露光領域ではストッパ絶縁膜３が露出する。続いてポジレジスト膜５を除去した後、半導体ウエハ１の主面上にレジスト膜８を塗布し、そのレジスト膜８をエッチバックすることにより、ビア７の内部および周辺露光領域にレジスト膜８を残す。ビア７の内部に埋め込まれたレジスト膜８は、絶縁膜４に配線溝を形成する際にビア７の底部が過度にエッチングされるのを防止する機能を有する。
【００３２】
次に、絶縁膜４上にポジレジスト膜９を塗布した後、そのポジレジスト膜９に対して配線溝形成用のウエハ全面露光およびウエハ周辺部のみを露光するウエハ周辺露光を順次行い、続いて現像処理を施すことにより、ポジレジスト膜９をパターニングする。配線溝形成用のウエハ全面露光を行うことにより、周辺露光領域以外のチップ形成領域のポジレジスト膜９に配線溝形成用パターン１０が形成され、ウエハ周辺露光を行うことにより、周辺露光領域において所定の幅のポジレジスト膜９が除去される。周辺露光領域の上記所定の幅は、銅めっき膜のＣＭＰ工程におけるスラリ詰まりを防止するため、その銅めっき膜が成膜されない領域よりも広い幅を設定することが望ましい。すなわち、ポジレジスト膜５に対するウエハ周辺露光とポジレジスト膜９に対するウエハ周辺露光とでは周辺露光領域を同じとする。なお、ポジレジスト膜９の端部には配線溝形成用パターン１０が形成される。
【００３３】
次に、図３に示すように、配線溝形成用パターン１０が形成されたポジレジスト膜９をマスクとして絶縁膜４をドライエッチングまたはウエットエッチングすることにより、チップ形成領域の絶縁膜４の所定の領域に所定の深さの配線溝１１を形成し、チップ形成領域の端部の絶縁膜４にダミー溝１１ａを形成する。続いてレジスト膜８およびポジレジスト膜９を除去した後、絶縁膜４をマスクとしてストッパ絶縁膜３をドライエッチングまたはウエットエッチングすることにより、絶縁膜４に形成されたビア７の底部のストッパ絶縁膜３および周辺露光領域のストッパ絶縁膜３を除去する。
【００３４】
次に、図４に示すように、配線溝１１およびビア７の内部を含む半導体ウエハ１の主面上にバリアメタル層１２を形成する。バリアメタル層１２は銅の絶縁膜４への拡散を防止する機能を有し、例えばＴａ膜、ＴｉＮ膜、ＴａＮ膜等であり、例えばその膜厚は平面上で５０ｎｍ程度である。続いて図示は省略するが、ＣＶＤ法またはスパッタリング法を用いてバリアメタル層１２上に銅のシード層を形成する。シード層の膜厚は、例えば平面上で１００ｎｍ程度とすることができる。この時、バリアメタル層１２およびシード層はウエハ周辺部にも形成される。
【００３５】
さらに電解めっき法によりシード層上に銅めっき膜１３を形成する。銅めっき膜１３の膜厚は、例えば平面上で６００ｎｍ程度とすることができる。これにより、配線溝１１およびビア７の内部にバリアメタル層１２、シード層および銅めっき膜１３が埋め込まれる。その後、次工程以降、フープを渡っての半導体製造装置または他の半導体ウエハへの銅汚染が懸念されるため、ウエハ周辺部の銅めっき膜１３およびシード層は硫酸過水等の水溶液を用いた洗浄により取り除かれる。この際、周辺露光領域以外のチップ形成領域よりも広い領域に銅めっき膜１３およびシード層を残して、チップ形成領域の端部を銅めっき膜１３およびシード層により覆う。なお、バリアメタル層１２はこの洗浄により除去されず、ウエハ周辺部に残される。
【００３６】
次に、図５に示すように、ＣＭＰ法を用いて銅めっき膜１３、シード層およびバリアメタル層１２を研磨する。銅は研磨速度が速いので、まず先に銅の部分が除去される。この時、周辺露光領域の銅めっき膜１３およびシード層も除去される。さらに研磨を継続してバリアメタル膜１２を除去する。これにより、配線溝１１およびビア７以外の領域の銅めっき膜１３、シード層およびバリアメタル層１２が除去されて、接続部材と一体に形成された配線１４が形成される。ウエハ周辺部に残されたバリアメタル層１２も研磨除去される。
【００３７】
前述したように、ウエハ周辺部には配線溝１１又はビア７が形成されていないので、ＣＭＰ法による研磨工程の際、ウエハ周辺部にはスラリ詰まりは発生しない。また、チップ形成領域の端部がダミー溝１１ａの形成により段差形状となっていることおよび周辺露光領域には絶縁膜４およびストッパ絶縁膜３が形成されていないことから、ウエハ周辺部には盛り上がりは生じない。ただし、ＣＭＰ法による研磨が過度になると、チップ形成領域の端部において銅めっき膜１３等が過度に削られて肩落ち領域が形成される。さらにＣＭＰ法による研磨が過度になると、チップ形成領域の端部に隣接する領域においても銅めっき膜１３等が過度に削られることにより肩落ち領域が広がり、チップ形成領域において不良製品が多数発生することが懸念されるので、このＣＭＰ法による研磨工程では最適な研磨量が設定される。
【００３８】
次に、図６に示すように、半導体ウエハ１の主面上に、銅の拡散を防止する機能を有するバリア絶縁層１５を、例えばＣＶＤ法により堆積する。バリア絶縁層１５は、例えばＳｉＮ膜、ＳｉＣＮ膜等であり、例えばその膜厚は５０ｎｍ程度である。
【００３９】
次に、図７に示すように、バリア絶縁層１５上に、例えばＣＶＤ法により絶縁膜１６を形成する。絶縁膜１６は、例えばＳｉＯ膜、ＦＳＧ膜またはＳｉＯＣ膜等である。続いて図８に示すように、ＣＭＰ法を用いて絶縁膜１６を研磨することにより、絶縁膜１６の表面を平坦化する。この時、周辺露光領域には絶縁膜４およびストッパ絶縁膜３が形成されていないことから、ウエハ周辺部には絶縁膜１６の盛り上がりは発生しない。ただし、前述したと同様に、絶縁膜１６を過度に研磨すると、絶縁膜１６の肩落ち領域が広がり、チップ形成領域において不良製品が多発することが懸念されるので、このＣＭＰ工程では最適な研磨量が設定される。
【００４０】
その後、前記図１〜図８を用いて説明した配線形成工程を繰り返すことにより、例えば図９に示す多層配線１７が完成する。
【００４１】
なお、本実施の形態１では、ビア７を形成する際のウエハ周辺露光の領域と配線溝１１を形成する際のウエハ周辺露光の領域とを同じとしたが、配線溝１１を形成する際のウエハ周辺露光の領域を広げてもよい。これにより、ＣＭＰ工程においてチップ形成領域の外周部にあたる研磨パッドの角度を緩くすることができて、図１０に示すように、肩落ち領域を低減することが可能となる。
【００４２】
このように、本実施の形態１によれば、ウエハ全面露光とウエハ周辺露光とを用いて配線溝１１およびビア７をそれぞれ形成することにより、ブレード露光を用いた場合よりも有効なチップの取得数を増やすことができる。また、ウエハ周辺露光を用いることでウエハ周辺部に配線溝１１またはビア７が形成されないので、ＣＭＰ法による研磨工程におけるスラリ詰まりが発生しない。また、チップ形成領域の端部がダミー溝１１ａの形成により段差形状となっていることおよびウエハ周辺部の絶縁膜４が除去されていることから、ウエハ周辺部に盛り上がりが生じないので、露光工程におけるデフォーカスが発生しない。
【００４３】
（実施の形態２）
本発明の実施の形態２によるデュアルダマシンを用いた多層配線の製造方法を図１１〜図１９に示すチップ形成領域の一部およびウエハ周辺部の要部断面図を用いて工程順に説明する。
【００４４】
まず、図１１に示すように、前述した実施の形態１と同様にして、半導体ウエハ２１の主面上に半導体素子を覆う層間絶縁膜２２を形成し、続いて層間絶縁膜２２上にストッパ絶縁膜２３を堆積し、さらに配線およびプラグ形成用の絶縁膜２４を堆積する。
【００４５】
次に、絶縁膜２４上にポジレジスト膜２５を塗布した後、そのポジレジスト膜２５に対して、ビア形成用のブレード露光を行い、続いて現像処理を施すことにより、ポジレジスト膜２５をパターニングする。ビア形成用のブレード露光を行うことにより、チップ形成領域のポジレジスト膜２５にビア形成用パターン２６が形成されるが、ウエハ周辺部のブレード露光領域にはブレード露光で設定した幅のポジレジスト膜２５が残る。なお、ウエハ周辺部のブレード露光で設定した幅は、銅めっき膜のＣＭＰ工程におけるスラリ詰まりを防止するため、その銅めっき膜が成膜されない領域よりも広い幅を設定することが望ましいが、ウエハ周辺部のブレード露光ではチップを取得することのできるチップ形成領域もブレードで隠されて露光されるため、チップ形成領域が削られるという問題は残る。ブレード露光は、図３０に示すように、チップ形成領域を除いてブレード１０２，１０３，１０４，１０５によりウエハ周辺領域を遮光してパターンを露光するものであって、ポジレジスト膜を用いた場合は、ブレード１０２，１０３，１０４，１０５により遮光されたウエハ周辺領域（図中、遮光された領域１０７を網掛けのハッチングで示す）にパターンを形成しないでホトレジスト膜を残すようにする露光方法である。
【００４６】
次に、図１２に示すように、ビア形成用パターン２６が形成されたポジレジスト膜２５をマスクとして絶縁膜２４をドライエッチングまたはウエットエッチングすることにより絶縁膜２４の所定の領域にビア２７を形成する。この時、ウエハ周辺部ではブレード露光で設定した幅のポジレジスト膜２５が残っているため、それと同様の絶縁膜２４がウエハ周辺部に残る。続いてポジレジスト膜２５を除去した後、半導体ウエハ２１の主面上にレジスト膜２８を塗布し、そのレジスト膜２８をエッチバックすることにより、ビア２７の内部にレジスト膜２８を埋め込む。ビア２７の内部に埋め込まれたレジスト膜２８は、絶縁膜２４に配線溝を形成する際にビア２７の底部が過度にエッチングされるのを防止する機能を有する。
【００４７】
次に、絶縁膜２４上にポジレジスト膜２９を塗布した後、そのポジレジスト膜２９に対して配線溝形成用のウエハ全面露光およびウエハ周辺部のみを露光するウエハ周辺露光を順次行い、続いて現像処理を施すことにより、ポジレジスト膜２９をパターニングする。配線溝形成用のウエハ全面露光を行うことにより、チップ形成領域のポジレジスト膜２９に配線溝形成用パターン３０が形成され、ウエハ周辺露光を行うことにより、周辺露光領域において所定の幅のポジレジスト膜２９が除去される。周辺露光領域の上記所定の幅は、銅めっき膜のＣＭＰ工程におけるスラリ詰まりを防止するため、その銅めっき膜が成膜されない領域よりも広く幅を設定することが望ましい。なお、ポジレジスト膜２９の端部には配線溝形成用パターン３０が形成される。
【００４８】
次に、図１３に示すように、配線溝形成用パターン３０が形成されたポジレジスト膜２９をマスクとして絶縁膜２４をドライエッチングまたはウエットエッチングすることにより、チップ形成領域の絶縁膜２４の所定の領域に所定の深さの配線溝３１を形成し、チップ形成領域の端部の絶縁膜２４にダミー溝３１ａを形成する。この時、周辺露光領域にはポジレジスト膜２９が残っていないため、周辺露光領域の絶縁膜２４もエッチングされて、配線溝３１の下の絶縁膜２４の厚さとほぼ同じ厚さまで薄く加工される。続いてレジスト膜２８およびポジレジスト膜２９を除去した後、絶縁膜２４をマスクとしてストッパ絶縁膜２３をドライエッチングまたはウエットエッチングすることにより、絶縁膜２４に形成されたビア２７の底部のストッパ絶縁膜２３を除去する。
【００４９】
次に、図１４に示すように、配線溝３１およびビア２７の内部を含む半導体ウエハ２１の主面上にバリアメタル層３２を形成する。続いて図示は省略するが、ＣＶＤ法またはスパッタリング法を用いてバリアメタル層３２上に銅のシード層を形成する。さらに電解めっき法によりシード層上に銅めっき膜３３を形成する。これにより、配線溝３１およびビア２７の内部にバリアメタル層３２、シード層および銅めっき膜３３が埋め込まれる。その後、次工程以降、フープを渡っての半導体製造装置または他の半導体ウエハへの銅汚染が懸念されるため、ウエハ周辺部の銅めっき膜３３およびシード層は硫酸過水等の水溶液を用いた洗浄により取り除かれる。この際、チップ形成領域よりも広い領域に銅めっき膜３３およびシード層を残して、チップ形成領域の端部を銅めっき膜３３および銅のシード層により覆う。なお、バリアメタル層３２はこの洗浄により除去されず、ウエハ周辺部に残される。
【００５０】
次に、図１５に示すように、ＣＭＰ法を用いて銅めっき膜３３、シード層およびバリアメタル層３２を研磨する。銅は研磨速度が速いので、まず先に銅の部分が除去される。さらに研磨を継続してバリアメタル膜３２を除去する。これにより、配線溝３１およびビア２７以外の領域の銅めっき膜３３、シード層およびバリアメタル層３２が除去されて、接続部材と一体に形成された配線３４が形成される。
【００５１】
ウエハ周辺部には配線溝３１又はビア２７が形成されていないので、ＣＭＰ法による研磨工程の際、ウエハ周辺部にはスラリ詰まりは発生しない。また、ウエハ周辺部の絶縁膜２４の厚さが堆積された時の厚さのほぼ半分程度に薄くなっていることから、ウエハ周辺部には盛り上がりは生じにくい。ただし、ＣＭＰ法による研磨が過度になると、チップ形成領域の端部において銅めっき膜３３等が過度に削られて肩落ち領域が形成される。しかし、前述した実施の形態１と比べると肩落ち領域の段差が小さいので、肩落ち領域の幅は相対的に小さいと思われる。
【００５２】
その後は、前述した実施の形態１と同様にして、図１６に示すように、半導体ウエハ２１の主面上にバリア絶縁層３５を堆積し、図１７に示すように、バリア絶縁層３５上に絶縁膜３６を形成する。続いて図１８に示すように、ＣＭＰ法を用いて絶縁膜３６を研磨することにより、絶縁膜３６の表面を平坦化する。この時、ウエハ周辺部の絶縁膜２４の厚さが堆積された時の厚さのほぼ半分程度と薄いことから、絶縁膜３６の盛り上がりは発生しにくい。ただし、ＣＭＰ法による研磨が過度になると、チップ形成領域の端部において絶縁膜３６が過度に削られて肩落ち領域が形成される。しかし、前述した実施の形態１と比べると肩落ち領域の段差が小さいので、肩落ち領域の幅は相対的に小さいと思われる。
【００５３】
その後、前記図１１〜図１８を用いて説明した配線形成工程を繰り返すことにより、例えば図１９に示す多層配線３７が完成する。
【００５４】
このように、本実施の形態２によれば、配線溝３１の形成にウエハ全面露光とウエハ周辺露光を用い、ビア２７の形成にブレード露光を用いることにより、ウエハ周辺部に配線溝３１またはビア２７が形成されないので、ＣＭＰ法による研磨工程におけるスラリ詰まりが発生しない。また、ウエハ周辺部の絶縁膜２４が、配線溝３１が形成された残りの厚さまで薄くなっていることから、ウエハ周辺部に盛り上がりが生じにくくなるので、露光工程におけるデフォーカスの発生を防ぐことができる。
【００５５】
（実施の形態３）
本発明の実施の形態３によるデュアルダマシンを用いた多層配線の製造方法を図２０〜図２８に示すチップ形成領域の一部およびウエハ周辺部の要部断面図を用いて工程順に説明する。
【００５６】
まず、図２０に示すように、前述した実施の形態１と同様にして、半導体ウエハ４１の主面上に半導体素子を覆う層間絶縁膜４２を形成し、続いて層間絶縁膜４２上にストッパ絶縁膜４３を堆積し、さらに配線およびプラグ形成用の絶縁膜４４を堆積する。
【００５７】
次に、絶縁膜４４上にポジレジスト膜４５を塗布した後、そのポジレジスト膜４５に対してビア形成用のウエハ全面露光を行い、続いて現像処理を施すことにより、ポジレジスト膜４５をパターニングする。ビア形成用のウエハ全面露光を行うことにより、半導体ウエハ４１の全面のポジレジスト膜４５にビア形成用パターン４６が形成される。
【００５８】
次に、図２１に示すように、ビア形成用パターン４６が形成されたポジレジスト膜４５をマスクとして絶縁膜４４をドライエッチングまたはウエットエッチングすることにより絶縁膜４４の所定の領域にビア４７を形成する。この際、ウエハ周辺部にもビア４７が形成される。続いてポジレジスト膜４５を除去した後、半導体ウエハ４１の主面上にレジスト膜４８を塗布し、そのレジスト膜４８をエッチバックすることにより、ビア４７の内部にレジスト膜４８を埋め込む。ビア４７の内部に埋め込まれたレジスト膜４８は、絶縁膜４４に配線溝を形成する際にビア４７の底部が過度にエッチングされるのを防止する機能を有する。
【００５９】
次に、絶縁膜４４上にポジレジスト膜４９を塗布した後、そのポジレジスト膜４９に対して配線溝形成用のウエハ全面露光およびウエハ周辺部のみを露光するウエハ周辺露光を順次行い、続いて現像処理を施すことにより、ポジレジスト膜４９をパターニングする。配線溝形成用のウエハ全面露光を行うことにより、チップ形成領域のポジレジスト膜４９に配線溝形成用パターン５０が形成され、ウエハ周辺露光を行うことにより、周辺露光領域において所定の幅のポジレジスト膜４９が除去される。周辺露光領域の上記所定の幅は、銅めっき膜のＣＭＰ工程におけるスラリ詰まりを防止するため、その銅めっき膜が成膜されない領域よりも広い幅を設定することが望ましい。なお、ポジレジスト膜４９の端部には配線溝形成用パターン５０が形成される。
【００６０】
次に、図２２に示すように、配線溝形成用パターン５０が形成されたポジレジスト膜４９をマスクとして絶縁膜４４をドライエッチングまたはウエットエッチングすることにより、チップ形成領域の絶縁膜４４の所定の領域に所定の深さの配線溝５１を形成し、チップ形成領域の端部の絶縁膜４４にダミー溝５１ａを形成する。この時、周辺露光領域にはポジレジスト膜４９が残っていないため、周辺露光領域の絶縁膜４４もエッチングされて、配線溝５１の下の絶縁膜４４の厚さとほぼ同じ厚さまで薄く加工される。続いてレジスト膜４８およびポジレジスト膜４９を除去した後、絶縁膜４４をマスクとしてストッパ絶縁膜４３をドライエッチングまたはウエットエッチングすることにより、絶縁膜４４に形成されたビア４７の底部のストッパ絶縁膜４３を除去する。
【００６１】
次に、図２３に示すように、配線溝５１およびビア４７の内部を含む半導体ウエハ４１の主面上にバリアメタル層５２を形成する。続いて図示は省略するが、ＣＶＤ法またはスパッタリング法を用いてバリアメタル層５２上に銅のシード層を形成する。さらに電界めっき法によりシード層上に銅めっき膜５３を形成する。これにより、配線溝５１およびビア４７の内部にバリアメタル層５２、シード層および銅めっき膜５３が埋め込まれる。その後、次工程以降、フープを渡っての半導体製造装置または他の半導体ウエハへの銅汚染が懸念されるため、ウエハ周辺部の銅めっき膜５３およびシード層は硫酸過水等の水溶液を用いた洗浄により取り除かれる。この際、チップ形成領域よりも広い領域に銅めっき膜５３およびシード層を残して、チップ形成領域の端部を銅めっき膜５３およびシード層により覆う。なお、バリアメタル層５２はこの洗浄により除去されず、ウエハ周辺部に残される。
【００６２】
次に、図２４に示すように、ＣＭＰ法を用いて銅めっき膜５３、シード層およびバリアメタル層５２を研磨する。銅は研磨速度が速いので、まず先に銅の部分が除去される。さらに研磨を継続してバリアメタル膜５２を除去する。これにより、配線溝５１およびビア４７以外の領域の銅めっき膜５３、シード層およびバリアメタル層５２が除去されて、接続部材と一体に形成された配線５４が形成される。
【００６３】
ウエハ周辺部にはビア４７が形成されているので、ＣＭＰ法による研磨工程の際、ウエハ周辺部のビア４７にはスラリ詰まりＣＳが発生する。しかし、ウエハ周辺部に形成されるのはビア４７のみであり、半導体ウエハ４１全体からみてビア４７の開口率は１パーセント程度（配線溝５１の開口率は３０パーセント程度）と小さいことから、スラリ詰まりＣＳの後の工程における発塵の影響は小さいと考えられる。また、ウエハ周辺部の絶縁膜４４の厚さが堆積された時の厚さのほぼ半分程度に薄くなっていることから、ウエハ周辺部には盛り上がりは生じにくい。ただし、ＣＭＰ法による研磨が過度になると、チップ形成領域の端部において銅めっき膜５３等が過度に削られて肩落ち領域が形成される。しかし、前述した実施の形態１と比べると肩落ち領域の段差が小さいので、肩落ち領域の幅は相対的に小さいと思われる。
【００６４】
その後は、前述した実施の形態１と同様にして、図２５に示すように、半導体ウエハ４１の主面上にバリア絶縁層５５を堆積し、図２６に示すように、バリア絶縁層５５上に絶縁膜５６を形成する。続いて図２７に示すように、ＣＭＰ法を用いて絶縁膜５６を研磨することにより、絶縁膜５６の表面を平坦化する。この時、ウエハ周辺部の絶縁膜４４の厚さが堆積された時の厚さのほぼ半分程度と薄いことから、絶縁膜５６の盛り上がりは発生しにくい。ただし、ＣＭＰ法による研磨が過度になると、チップ形成領域の端部において絶縁膜５６が過度に削られて肩落ち領域が形成される。しかし、前述した実施の形態１と比べると肩落ち領域の段差が小さいので、肩落ち領域の幅は相対的に小さいと思われる。
【００６５】
その後、前記図２０〜図２７を用いて説明した配線形成工程を繰り返すことにより、例えば図２８に示す多層配線５７が完成する。
【００６６】
このように、本実施の形態３によれば、配線溝５１の形成にウエハ全面露光とウエハ周辺露光を用い、ビア４７の形成にウエハ全面露光を用いることにより、ウエハ周辺部に配線溝５１が形成されないので、スラリ詰まりＣＳの発生はウエハ周辺部に形成されるビア４７のみからとなるが、ビア４７の開口率が１パーセント程度であることからスラリ詰まりＣＳによる影響は小さいと考えられる。また、ウエハ周辺部の絶縁膜４４が、配線溝５１が形成された残りの厚さまで薄くなっていることから、ウエハ周辺部に盛り上がりが生じにくくなるので、露光工程におけるデフォーカスの発生を防ぐことができる。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
例えば前記実施の形態では、デュアルダマシンを用いた多層配線の製造方法に適用した場合について説明したが、シングルダマシンを用いた多層配線の製造方法、または半導体ウエハの主面上に堆積された金属材料（例えばアルミニウム合金膜またはタングステン膜）をフォトリソグラフィ技術とドライエッチング技術により加工して形成される配線にも適用することができる。
【産業上の利用可能性】
【００６９】
本発明の半導体装置の製造方法は、多層配線を用いた半導体製品に適用することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１によるデュアルダマシンを用いて形成される多層配線の製造工程を示す配線部分の要部断面図である。
【図２】図１に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図６】図５に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続く多層配線の製造工程中の図１と同じ箇所の要部断面図である。
【図１０】本発明の実施の形態１によるデュアルダマシンを用いて形成される多層配線の製造工程の他の例を示す配線部分の要部断面図である。
【図１１】本発明の実施の形態２によるデュアルダマシンを用いて形成される多層配線の製造工程を示す配線部分の要部断面図である。
【図１２】図１１に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図１３】図１２に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図１４】図１３に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図１５】図１４に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図１６】図１５に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図１７】図１６に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図１８】図１７に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図１９】図１８に続く多層配線の製造工程中の図１１と同じ箇所の要部断面図である。
【図２０】本発明の実施の形態３によるデュアルダマシンを用いて形成される多層配線の製造工程を示す配線部分の要部断面図である。
【図２１】図２０に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２２】図２１に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２３】図２２に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２４】図２３に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２５】図２４に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２６】図２５に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２７】図２６に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２８】図２７に続く多層配線の製造工程中の図２０と同じ箇所の要部断面図である。
【図２９】ウエハ周辺露光を説明する半導体ウエハの平面図である。
【図３０】（ａ）、（ｂ）および（ｃ）は、それぞれブレード露光の露光前、露光時および露光後を説明するウエハ周辺部の模式平面図である。
【符号の説明】
【００７１】
１  半導体ウエハ
２  層間絶縁膜
３  ストッパ絶縁膜
４  絶縁膜
５  ポジレジスト膜
６  ビア形成用パターン
７  ビア
８  レジスト膜
９  ポジレジスト膜
１０  配線溝形成用パターン
１１  配線溝
１１ａ  ダミー溝
１２  バリアメタル層
１３  銅めっき膜
１４  配線
１５  バリア絶縁層
１６  絶縁膜
１７  多層配線
２１  半導体ウエハ
２２  層間絶縁膜
２３  ストッパ絶縁膜
２４  絶縁膜
２５  ポジレジスト膜
２６  ビア形成用パターン
２７  ビア
２８  レジスト膜
２９  ポジレジスト膜
３０  配線溝形成用パターン
３１  配線溝
３１ａ  ダミー溝
３２  バリアメタル層
３３  銅めっき膜
３４  配線
３５  バリア絶縁層
３６  絶縁膜
３７  多層配線
４１  半導体ウエハ
４２  層間絶縁膜
４３  ストッパ絶縁膜
４４  絶縁膜
４５  ポジレジスト膜
４６  ビア形成用パターン
４７  ビア
４８  レジスト膜
４９  ポジレジスト膜
５０  配線溝形成用パターン
５１  配線溝
５１ａ  ダミー溝
５２  バリアメタル層
５３  銅めっき膜
５４  配線
５５  バリア絶縁層
５６  絶縁膜
５７  多層配線
１００  半導体ウエハの外周
１０１  ウエハ周辺露光の露光領域
１０２  ブレード
１０３  ブレード
１０４  ブレード
１０５  ブレード
１０６  １ショット
１０７  遮光された領域
ＣＳ  スラリ詰まり
【図１】
2007287731.tif 000003
【図２】
2007287731.tif 000004
【図３】
2007287731.tif 000005
【図４】
2007287731.tif 000006
【図５】
2007287731.tif 000007
【図６】
2007287731.tif 000008
【図７】
2007287731.tif 000009
【図８】
2007287731.tif 000010
【図９】
2007287731.tif 000011
【図１０】
2007287731.tif 000012
【図１１】
2007287731.tif 000013
【図１２】
2007287731.tif 000014
【図１３】
2007287731.tif 000015
【図１４】
2007287731.tif 000016
【図１５】
2007287731.tif 000017
【図１６】
2007287731.tif 000018
【図１７】
2007287731.tif 000019
【図１８】
2007287731.tif 000020
【図１９】
2007287731.tif 000021
【図２０】
2007287731.tif 000022
【図２１】
2007287731.tif 000023
【図２２】
2007287731.tif 000024
【図２３】
2007287731.tif 000025
【図２４】
2007287731.tif 000026
【図２５】
2007287731.tif 000027
【図２６】
2007287731.tif 000028
【図２７】
2007287731.tif 000029
【図２８】
2007287731.tif 000030
【図２９】
2007287731.tif 000031
【図３０】
2007287731.tif 000032