(57)【要約】【課題】低コストで製造することができ、サイズが小さく、データ読み出し時の閾値電圧差が大きく、かつ、バイポーラディスターブを抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体材料からなる支持基板ＳＵＢと、支持基板上に設けられた絶縁膜ＢＧＩと、絶縁膜を貫通して支持基板に接続された半導体膜１１と、絶縁膜上に設けられたドレイン層Ｄと、絶縁膜上に設けられ、半導体膜に接続されたソース層Ｓと、ドレイン層とソース層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積することができるボディ領域Ｂと、ボディ領域上に設けられたゲート絶縁膜ＧＩと、ゲート絶縁膜上に設けられたゲート電極Ｇとを備えている。【選択図】図３
2007266569.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料からなる支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜を貫通して前記支持基板に接続された半導体膜と、
前記絶縁膜上に設けられた第１の拡散層と、
前記絶縁膜上に設けられ、前記半導体膜に接続された第２の拡散層と、
前記第１の拡散層と前記第２の拡散層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備えた半導体記憶装置。
【請求項２】
半導体材料からなる支持基板と、
前記支持基板の上方に設けられ半導体材料からなるプレートと、
前記プレート上に設けられた絶縁膜と、
前記絶縁膜および前記プレートを貫通して前記支持基板に接続された半導体膜と、
前記絶縁膜上に設けられた第１の拡散層と、
前記絶縁膜上に設けられ、前記半導体膜に接続された第２の拡散層と、
前記第１の拡散層と前記第２の拡散層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備えた半導体記憶装置。
【請求項３】
前記絶縁膜に形成された開口の側面に形成されたスペーサをさらに備えたことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
第１の拡散層と第２の拡散層との間に設けられ電気的に浮遊状態のボディ領域を備え、該ボディ領域に蓄積された電荷量によってデータを記憶する半導体記憶装置の製造方法であって、
半導体材料からなる支持基板上に絶縁膜を形成し、
前記第２の拡散層の形成領域にある前記絶縁膜を除去することによって、前記支持基板の表面を露出させ、
前記第２の拡散層の形成領域において露出した前記支持基板上に第１の半導体膜を形成し、
前記第１の半導体膜上および前記絶縁膜上に第２の半導体膜を形成し、
前記第２の半導体膜のうち前記ボディ領域上にゲート絶縁膜およびゲート電極を形成し、
隣り合う前記ゲート電極間に不純物を導入して、前記第２の半導体膜に前記第２の拡散層および前記第１の拡散層を形成することを具備した半導体記憶装置の製造方法。
【請求項５】
第１の拡散層と第２の拡散層との間に設けられ電気的に浮遊状態のボディ領域を備え、該ボディ領域に蓄積された電荷量によってデータを記憶する半導体記憶装置の製造方法であって、
支持基板上に絶縁膜を介して設けられた半導体層を有する基板を準備し、
前記第２の拡散層の形成領域にある前記半導体層および前記絶縁膜を除去し、
前記半導体層および前記絶縁膜の除去によって形成された開口部に半導体膜を埋め込むことによって、前記支持基板と前記半導体層とを接続する半導体膜を形成し、
前記半導体層上にゲート絶縁膜およびゲート電極を形成し、
隣り合う前記ゲート電極間に不純物を導入して、前記半導体層に前記第１の拡散層および前記第２の拡散層を形成することを具備した半導体記憶装置の製造方法。
【請求項６】
前記第２の拡散層の形成領域にある前記絶縁膜の除去後、該絶縁膜に形成された開口部の側面にスペーサを形成することをさらに具備したことを特徴とする請求項４または請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
第１の拡散層と第２の拡散層との間に設けられ電気的に浮遊状態のボディ領域を備え、該ボディ領域に蓄積された電荷量によってデータを記憶する半導体記憶装置の製造方法であって、
支持基板上に絶縁膜を介して設けられた半導体層を有する基板を準備し、
素子分離領域にある前記半導体層を除去し、
素子分離部材を前記素子分離領域に埋め込み、
隣り合う前記第２の拡散層の形成領域間にある前記素子分離部材および前記絶縁膜を除去し、
前記素子分離部材および前記絶縁膜の除去によって形成された開口部に半導体膜を埋め込むことによって、前記支持基板と前記半導体層とを接続する半導体膜を形成し、
前記半導体層上にゲート絶縁膜およびゲート電極を形成し、
隣り合う前記ゲート電極間に不純物を導入して、前記半導体層に前記第１の拡散層および前記第２の拡散層を形成することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＦＢＣメモリは、１Ｔ−１Ｃ（1 Transistor-1 Capacitor）型のＤＲＡＭに比べて微細化において優れている。このため、ＤＲＡＭに代わる半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリが注目されている。
【０００３】
ＦＢＣのメモリセルは、通常、ＳＯＩ基板に形成されたＭＩＳＦＥＴによって構成されている。ＦＢＣでは、ソース、ドレインおよびボディ領域がＳＯＩ層に形成されている。ソースとドレインとの間に挟まれたボディ領域は、電気的に浮遊状態である。例えば、ＦＢＣがＮ型ＦＥＴからなる場合、メモリセルは、このボディ領域に蓄積されたホールの量によってデータを記憶することができる。
【０００４】
データ“０”が格納されたメモリセルの読み出し時における閾値電圧とデータ“１”が格納されたメモリセルの読み出し時における閾値電圧との差ΔＶｔｈが小さいと、データ“０”とデータ“１”との識別が難しく、不良ビット数が増大する。ΔＶｔｈが小さくなる原因として支持基板の表面が空乏化してしまい、ボディと支持基板との間の容量Ｃｓｕｂが小さくなる、という問題があった。
【０００５】
メモリセルは、隣接するメモリセルとソースまたはドレインを共有する。従って、従来のＦＢＣでは、選択されたメモリセルのホールがそれに隣接する非選択のメモリセルへ流れ込むことにより、非選択のメモリセルに誤ってデータをプログラムしてしまうという現象があった。例えば、選択メモリセルのゲートに１．５Ｖを印加し、ドレインに２．２Ｖを印加することにより、ドレインとボディ領域との間のＰＮ接合近傍でインパクトイオン化を引き起こす。これにより、選択メモリセルのボディ領域にホールを蓄積し、データ“１”がプログラムされる。このデータ“１”の書込み時に、ホールの一部が、ソース方向へ拡散して、選択メモリセルに隣接する非選択メモリセルのボディ領域に流れ込む。これにより、非選択メモリセルのボディ領域に誤ってデータ“１”がプログラムされてしまう。また、選択メモリセルのホールがドレインを介して非選択メモリセルへ流れ込む場合もある。この現象は、バイポーラディスターブと呼ばれる。
【０００６】
隣り合うメモリセルがドレインまたはソースを共有しない場合には、これらの問題は発生しない。しかし、この場合には、セル面積が著しく増大してしまう。
【０００７】
また、ＳＯＩ基板は通常のバルク基板の約１０倍ほど高価であるので、従来のＦＢＣは、バルク基板上に形成されたＤＲＡＭ等と比べるとコスト高であった。
【特許文献１】特開２００５−１５８８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
サイズが小さく、低コストで製造することができ、データ読み出し時の閾値電圧差が大きく、かつ、バイポーラディスターブを抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、半導体材料からなる支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜を貫通して前記支持基板に接続された半導体膜と、前記絶縁膜上に設けられた第１の拡散層と、前記絶縁膜上に設けられ、前記半導体膜に接続された第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えている。
【００１０】
本発明に係る他の実施形態に従った半導体記憶装置は、半導体材料からなる支持基板と、前記支持基板の上方に設けられ半導体材料からなるプレートと、前記プレート上に設けられた絶縁膜と、前記絶縁膜および前記プレートを貫通して前記支持基板に接続された半導体膜と、前記絶縁膜上に設けられた第１の拡散層と、前記絶縁膜上に設けられ、前記半導体膜に接続された第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積または放出するボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えている。
【００１１】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、第１の拡散層と第２の拡散層との間に設けられ電気的に浮遊状態のボディ領域を備え、該ボディ領域に蓄積された電荷量によってデータを記憶する半導体記憶装置の製造方法であって、
半導体材料からなる支持基板上に絶縁膜を形成し、前記第２の拡散層の形成領域にある前記絶縁膜を除去することによって、前記支持基板の表面を露出させ、前記第２の拡散層の形成領域において露出した前記支持基板上に第１の半導体膜を形成し、前記第１の半導体膜上および前記絶縁膜上に第２の半導体膜を形成し、前記第２の半導体膜のうち前記ボディ領域上にゲート絶縁膜およびゲート電極を形成し、隣り合う前記ゲート電極間に不純物を導入して、前記第２の半導体膜に前記第２の拡散層および前記第１の拡散層を形成することを具備する。
【００１２】
本発明に係る実施形態に従った半導体装置の製造方法は、第１の拡散層と第２の拡散層との間に設けられ電気的に浮遊状態のボディ領域を備え、該ボディ領域に蓄積された電荷量によってデータを記憶する半導体記憶装置の製造方法であって、
支持基板上に絶縁膜を介して設けられた半導体層を有する基板を準備し、前記第２の拡散層の形成領域にある前記半導体層および前記絶縁膜を除去し、前記半導体層および前記絶縁膜の除去によって形成された開口部に半導体膜を埋め込むことによって、前記支持基板と前記半導体層とを接続する半導体膜を形成し、前記半導体層上にゲート絶縁膜およびゲート電極を形成し、隣り合う前記ゲート電極間に不純物を導入して、前記半導体層に前記第１の拡散層および前記第２の拡散層を形成することを具備する。
【００１３】
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の拡散層と第２の拡散層との間に設けられ電気的に浮遊状態のボディ領域を備え、該ボディ領域に蓄積された電荷量によってデータを記憶する半導体記憶装置の製造方法であって、
支持基板上に絶縁膜を介して設けられた半導体層を有する基板を準備し、素子分離領域にある前記半導体層を除去し、素子分離部材を前記素子分離領域に埋め込み、隣り合う前記第２の拡散層の形成領域間にある前記素子分離部材および前記絶縁膜を除去し、前記素子分離部材および前記絶縁膜の除去によって形成された開口部に半導体膜を埋め込むことによって、前記支持基板と前記半導体層とを接続する半導体膜を形成し、前記半導体層上にゲート絶縁膜およびゲート電極を形成し、隣り合う前記ゲート電極間に不純物を導入して、前記半導体層に前記第１の拡散層および前記第２の拡散層を形成することを具備する。
【発明の効果】
【００１４】
本発明による半導体記憶装置は、サイズが小さく、低コストで製造することができ、データ読み出し時の閾値電圧差が大きく、かつ、バイポーラディスターブを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は本発明を限定するものではない。
【００１６】
（第１の実施形態）
図１および図２は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の平面図である。図１がメモリセル領域内のメモリセルを示し、図２がロジック回路領域内の１つのＭＩＳＦＥＴを示す。
【００１７】
メモリセル領域では、ビット線ＢＬとワード線ＷＬ（ゲート）とが交差している。メモリセルは、ビット線ＢＬとワード線ＷＬとの交差点に対応して設けられている。ソース線ＳＬは、ワード線ＷＬと平行に延びている。アクティブ領域ＡＡは、ビット線ＢＬの下に、ビット線ＢＬとほぼ平行してストライプ状に延在している。ＳＴＩ（Shallow Trench Isolation）は、アクティブ領域ＡＡ間を分離している。
【００１８】
ロジック領域では、アクティブ領域ＡＡにソースＳ、ドレインＤおよびゲートＧからなるＭＩＳＦＥＴが形成されている。
【００１９】
図３は、図１の３−３線に沿った断面図である。図３に示すように、本実施形態によるＦＢＣメモリ装置は、支持基板ＳＵＢと、バックゲート絶縁膜ＢＧＩと、ドレイン層Ｄと、ソース層Ｓと、ボディ領域Ｂと、ゲート絶縁膜ＧＩと、ゲート電極Ｇ（ワード線ＷＬ）と、第１の半導体膜１１と、第２の半導体膜１２と、ビット線ＢＬと、ソース線ＳＬとを備えている。
【００２０】
支持基板ＳＵＢは、半導体材料からなり、例えば、バルクシリコン基板である。バックゲート絶縁膜ＢＧＩは、支持基板ＳＵＢ上に設けられている。バックゲート絶縁膜ＢＧＩは、約２ｎｍの厚みを有するシリコン酸化膜および約５ｎｍから２０ｎｍの厚みを有するシリコン窒化膜からなる積層膜である。バックゲート絶縁膜ＢＧＩは、シリコン酸化膜またはシリコン窒化膜からなる単層膜であってもよい。あるいは、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなる積層膜（ＯＮＯ膜）であってもよい。バックゲート絶縁膜ＢＧＩに積層膜を用いることによってバックゲート絶縁膜ＢＧＩを通過するリーク電流が低下する。また、シリコン窒化膜はシリコン酸化膜よりも誘電率が高いので、バックゲート絶縁膜ＢＧＩにシリコン窒化膜を含めることによって、ボディ領域−基板（プレート）間容量を増大させることができる。ボディ領域−基板間容量をさらに増大させるために、バックゲート絶縁膜ＢＧＩとしてハフニウムシリケートなどの高誘電体材料を用いてもよい。ボディ領域−基板間容量の増大によって、データ“０”を格納するメモリセルとデータ“１”を格納するメモリセルとの間の閾値電圧差を大きくすることができ、かつ、データ保持時間(data retention time)が長くなる。
【００２１】
ソース層Ｓの下にはバックゲート絶縁膜ＢＧＩが設けられておらず、第１の半導体膜１１が設けられている。第１の半導体膜１１は、例えば、シリコン単結晶などの半導体材料からなり、ソース層Ｓの下の支持基板ＳＵＢ上に設けられている。第２の半導体膜１２は、例えば、シリコン単結晶などの半導体材料からなり、バックゲート絶縁膜ＢＧＩおよび第１の半導体膜１１上に設けられている。第１および第２の半導体膜１１、１２は、不純物を含み、導電体として作用する。
【００２２】
第１の半導体膜１１の下には、第１の半導体膜１１と同じ導電型（例えば、ｎ型）の拡散層８８が設けられている。拡散層８８は、第１の半導体膜１１の不純物が支持基板ＳＵＢへ拡散することによって形成されている。第２の半導体膜１２、バックゲート絶縁膜ＢＧＩ、拡散層８８およびプレートがゲーテッドダイオード（Gated Diode）を構成する。これにより、図５Ｂで示すように、データ“０”とデータ“１”との閾値電圧差ΔＶｔｈを大きくすることができる。
【００２３】
ソース層Ｓ、ドレイン層Ｄおよびボディ領域Ｂは、第２の半導体膜１２内に設けられている。ドレイン層Ｄおよびボディ領域Ｂはバックゲート絶縁膜ＢＧＩ上に設けられている。これにより、ドレイン層Ｄは、支持基板ＳＵＢから電気的に絶縁されている。ボディ領域Ｂは、ドレイン層Ｄとソース層Ｓとの間に設けられ、電気的に浮遊状態である。ボディ領域Ｂは、データを記憶するために電荷を蓄積することができる。ソース層Ｓは、バックゲート絶縁膜ＢＧＩおよび第１の半導体膜１１上に設けられている。これにより、ソース層Ｓは、第１の半導体膜１１に接続されており、第１の半導体膜１１を介して支持基板ＳＵＢと電気的に接続されている。ゲート絶縁膜ＧＩは、例えば、シリコン酸化膜、シリコン窒化膜などからなり、ボディ領域Ｂ上に設けられている。ゲート電極Ｇは、例えば、ポリシリコンからなり、ゲート絶縁膜ＧＩ上に設けられている。ソース層Ｓおよびドレイン層Ｄの各表面には、シリサイド層１５が設けられている。
【００２４】
ソース層Ｓおよびドレイン層Ｄは、例えば、約１０２０ｃｍ−３のN型不純物を含有する。支持基板ＳＵＢの表面領域は、例えば、１０１８ｃｍ−３から１０１９ｃｍ−３のＰ型不純物を含むウェル(プレートとも呼ぶ)が形成されている。ソース層Ｓは、このプレートと電気的に接続されている。
【００２５】
ビット線ＢＬは、ビット線コンタクトＢＬＣを介してメモリセルのドレイン層Ｄに接続されている。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してメモリセルのソース層Ｓに接続されている。ゲート電極Ｇは、ワード線ＷＬとしても機能する。
【００２６】
ドレイン層Ｄには再結合中心ＲＥＣが設けられている。再結合中心ＲＥＣは、第２の半導体膜１２を固相ラテラルエピタキシャル成長(Solid Phase Lateral Epitaxial Growth)させるときに形成されるシリコン単結晶のミスフィット部分である。
【００２７】
図４は、図２の４−４線に沿った断面図である。図４には、代表的に１つのＭＩＳＦＥＴの断面が示されている。ＭＩＳＦＥＴは、ソースＳと、ドレインＤと、ゲート絶縁膜ＧＩと、ゲート電極Ｇと、コンタクトＬＣと、配線ＬＩＣとを備えている。ソースＳおよびドレインＤは、支持基板ＳＵＢ上に設けられている。ゲート電極Ｇは、ゲート絶縁膜ＧＩを介して支持基板ＳＵＢ上に設けられている。配線ＬＩＣは、コンタクトＬＣを介して、ソースＳおよびドレインＤ上にそれぞれ設けられたシリサイド層１５に接続されている。
【００２８】
図５Ａは、図１の５−５線に沿ったソース層Ｓ部分の断面図である。図６は、図１の６−６線に沿ったゲート電極Ｇおよびボディ領域Ｂ部分の断面図である。図５Ａに示すように、第１の半導体膜１１がソース層Ｓの下に存在し、これにより、ソース層Ｓは支持基板ＳＵＢと電気的に接続されている。図６に示すように、バックゲート絶縁膜ＢＧＩがボディ領域Ｂの下に存在し、かつ、ゲート絶縁膜ＧＩがボディ領域Ｂ上に存在している。さらに、図３に示すように、ボディ領域Ｂは、ソース層Ｓ、ドレイン層Ｄ、ＳＴＩによってその前後左右を取り囲まれている。これにより、ボディ領域Ｂは、電気的に浮遊状態となっている。
【００２９】
メモリセル領域では、ドレイン層Ｄ、ソース層Ｃ、ボディ領域Ｂ、ゲート絶縁膜ＧＩおよびゲート電極Ｇがメモリセルを構成し、同一構造のメモリセルがマトリクス状に配列されている。
【００３０】
図５Ｂは、データ読出し動作における閾値電圧とプレート電圧（基板電圧）との関係をシミュレーションした結果である。このシミュレーションに用いた構造のＳＯＩ層の膜厚は、１５ｎｍであり、バックゲート絶縁膜の膜厚は８ｎｍであり、ゲート絶縁膜の膜厚は６ｎｍであり、ゲート長は０．１２μｍであり、チャネルの不純物濃度は、１×１０１７ｃｍ−３であり、プレートの不純物濃度は１×１０１８ｃｍ−３である。図５Ｃはシミュレーションに用いた入力波形である。
【００３１】
図５ＢのラインＬ１で示すように、従来のＦＢＣでは、データ“１”のメモリセルの閾値電圧は、上昇し、データ“０”のメモリセルの閾値電圧に接近する。これは、プレート電圧が−１．５Ｖより低いと、支持基板の表面が反転状態となり、ボディ−プレート間の容量が減少するためである。その結果、プレート電圧が−１．５Ｖのとき、ΔＶｔｈは最大０．５４３Ｖであった。
【００３２】
ラインＬ２は、本実施形態において、ソースをＰ型のプレートに接続した構造（図３）のシミュレーション結果である。本実施形態では、プレート電圧が−３Ｖのとき、ΔＶｔｈは最大０．７３８Ｖであった。また、図示しないが、プレートの濃度を１×１０１８ｃｍ−３から１×１０１９ｃｍ−３へ上昇させると、プレート電圧が−２Ｖのときに、ΔＶｔｈは、０．９０８Ｖまで増大した。図５Ｂに示すように、Ｐ型プレートを用いたＦＢＣメモリ装置は、後述するＮ型プレートを用いたＦＢＣメモリ装置と比べ、０Ｖに近いプレート電圧で大きな閾値電圧差を得ることができる。従って、Ｐ型プレートを用いたＦＢＣメモリ装置では消費電力が低減する。
【００３３】
本実施形態の閾値電圧差ΔＶｔｈが従来のそれよりも大きい理由は次のとおりである。本実施形態では、図３を参照して説明したように、ゲーテッドダイオードが支持基板ＳＵＢの表面に形成されている。ゲーテッドダイオードとは、Ｐ型半導体およびその表面に形成されたＮ型拡散層から構成されたｐｎ接合と、さらにそのＮ型拡散層上に形成されたゲート絶縁膜およびゲート電極を備えた構造である。ゲーテッドダイオード構造では、支持基板ＳＵＢの表面が反転した場合に、Ｎ型拡散層８８から反転層に電子が供給される。このため、ボディ直下の支持基板ＳＵＢの表面に形成される空乏層幅が小さくなり、ボディＢと支持基板ＳＵＢ（プレート）との容量Ｃｓｕｂが大きくなる。その結果、データ“１”のメモリセルＭＣの閾値電圧の上昇を抑制することができる。
【００３４】
また、バックゲート絶縁膜ＢＧＩと支持基板ＳＵＢとの界面端部ＥがＮ型拡散層８８に含まれている。そして、Ｎ型拡散層８８はソース層Ｓに接続されている。このような構造では、本実施形態のデータ“０”のメモリセルの閾値電圧は、プレート電圧が低い領域で従来構造よりも増大する。これは、プレート電圧が低い領域でＳＯＩ層中のキャリア分布が変調され、その結果、データ０を書き込んだ段階でのボディポテンシャルが低くなるためである。
【００３５】
本実施形態によれば、図３に示すようにソース層Ｓが支持基板ＳＵＢ（プレート）と電気的に接続されている。データの書込み時には、通常、支持基板ＳＵＢはソース線ＳＬよりも低い電圧に維持される。例えば、ソース線ＳＬは０Ｖであり、支持基板ＳＵＢは−３Ｖである。これにより、インパクトイオン化によって生じたホールは、非選択メモリセルへ流れることなく、支持基板ＳＵＢへ排除される。例えば、データ“１”の書込み時における選択メモリセルが図３のＭＣ１であり、非選択メモリセルがＭＣ２であるとすると、ホールは、図３の矢印Ａに示すようにソース層Ｓおよび第１の半導体膜１１を介して支持基板ＳＵＢへ流れる。その結果、バイポーラディスターブが抑制される。
【００３６】
また、本実施形態によれば、図３に示すようにドレイン層Ｄの中間に再結合中心ＲＥＣが設けられている。これにより、インパクトイオン化によって生じたホールは、非選択メモリセルへ流れることない。例えば、データ“１”の書込み時における選択メモリセルがＭＣ１であり、非選択メモリセルがＭＣ３であるとすると、メモリセルＭＣ１からドレイン層Ｄに流れ込んだホールは、再結合中心ＲＥＣにより阻止され、非選択メモリセルＭＣ３へ到達しない。その結果、バイポーラディスターブが抑制される。
【００３７】
以上のように、本実施形態によれば、ソース層Ｓに流れ込んだホールはプレートへ排除され、ドレイン層Ｄへ流れ込んだホールは再結合中心ＲＥＣにより阻止されるので、バイポーラディスターブが抑制される。
【００３８】
本実施形態によるＦＢＣメモリ装置は、図３に示すようにドレイン層Ｄまたはソース層Ｓと、ボディ領域Ｂとが、交互に繰り返して配列されている。即ち、第２の半導体膜１２において、ドレイン層Ｄ、ソース層Ｓおよびボディ領域Ｂは、Ｄ−Ｂ−Ｓ−Ｂ−Ｄ−Ｂ−Ｓ−Ｂ−・・・のように配列されている。このような配列は、メモリセルの各々が隣接するメモリセルとドレイン層Ｄまたはソース層Ｓを共用していることにより実現される。隣り合うメモリセルがドレイン層Ｄまたはソース層Ｓを共用しているので、メモリセル領域の面積が小さくなる。これにより、ＦＢＣメモリ装置全体のサイズが小さくなる。
【００３９】
図７は、メモリセル領域、その周辺に設けられたプレート線コンタクトＰＬＣ、並びに、ロジック回路領域の平面図である。図８は、図７の８−８線に沿った断面図である。図７の破線枠がメモリセル領域とロジック回路領域の境界Ｂ１を示す。この境界はＳＴＩ領域に位置する。図７に示すように、プレート線コンタクトＰＬＣは、メモリセル領域を取り囲むように設けられている。図８に示すようにプレート線ＰＬは、プレート線コンタクトＰＬＣを介してＰ型プレートに接続されている。Ｐ型プレートは、Ｎ型ウェルに囲まれている。
【００４０】
プレート線コンタクトＰＬＣは、配線としてのプレート線ＰＬと支持基板ＳＵＢ（プレート）との間を接続する。ロジック回路領域では、コンタクトＬＣは、配線ＬＩＣとソース層Ｓまたはドレイン層Ｄとの間を接続する。
【００４１】
ここで、プレート線コンタクトＰＬＣのコンタクトプラグの深さＤ０は、ロジック側コンタクトＬＣのコンタクトプラグの深さＤ０とほぼ等しい。換言すると、支持基板ＳＵＢの表面を基準として、プレート線コンタクトＰＣＬのコンタクトプラグの高さは、ロジック側コンタクトＬＣのコンタクトプラグの高さとほぼ等しい。
【００４２】
従来、プレート線コンタクトＰＬＣは、素子分離領域を貫通するように形成されていた。しかし、この従来の方法は、素子分離領域をエッチングする工程が必要となる。さらに、この場合、プレート線コンタクトの深さがロジック回路領域のコンタクトの深さと相違するので、コンタクトの欠陥率が高くなるという問題が生じていた。
【００４３】
本実施形態では、プレート線コンタクトＰＬＣは、ロジック側コンタクトＬＣとほぼ同じ深さに形成されているので、支持基板ＳＵＢの表面までのコンタクトホールの深さがばらつかない。よって、コンタクトの欠陥率を下げることができる。さらに、素子分離領域を貫通するコンタクトホールを形成する必要がないので製造コストが削減される。
【００４４】
図９（Ａ）から図２１（Ｂ）は、第１の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図である。図９（Ａ）、図１０（Ａ）、図１１（Ａ）、図１２（Ａ）、図１３（Ａ）、図１４（Ａ）、図１５（Ａ）、図１９（Ａ）、図２０（Ａ）、図２１（Ａ）は、メモリセル領域を示し、図９（Ｂ）、図１０（Ｂ）、図１１（Ｂ）、図１２（Ｂ）、図１３（Ｂ）、図１４（Ｂ）、図１５（Ｂ）、図１９（Ｂ）、図２０（Ｂ）、図２１（Ｂ）は、ロジック回路領域を示す。
【００４５】
まず、支持基板ＳＵＢ上に絶縁膜としてシリコン酸化膜２０およびシリコン窒化膜３０を堆積する。シリコン酸化膜２０およびシリコン窒化膜３０の積層膜は、バックゲート絶縁膜ＢＧＩとなる。次に、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）を用いて、ソース層Ｓの形成領域にあるシリコン酸化膜２０およびシリコン窒化膜３０を除去する。これにより、図１０（Ａ）に示すように、ソース層Ｓの形成領域における支持基板ＳＵＢが露出する。尚、このとき、図１０（Ｂ）に示すように、ロジック回路領域では、シリコン酸化膜２０およびシリコン窒化膜３０が支持基板ＳＵＢ上を被覆している。次に、メモリセル領域の支持基板ＳＵＢ中にＰ型不純物（例えば、ボロン）をイオン注入することにより、プレート（図示せず）を形成する。プレートの濃度は、例えば、約１０１９ｃｍ−３である。
【００４６】
次に、図１１（Ａ）に示すように、ソース層Ｓの形成領域において露出した支持基板ＳＵＢ上にシリコン単結晶を選択エピタキシャル成長させる。これにより、第１の半導体膜としてのシリコン層４０が形成される。
【００４７】
次に、図１２（Ａ）および図１２（Ｂ）に示すように、アモルファス・シリコン膜５０をシリコン窒化膜３０およびシリコン層４０上に堆積する。続いて、約６００℃の窒素雰囲気中で数時間のアニールを行う。これにより、メモリセル領域では、固相ラテラルエピタキシャル成長が生じる。より詳細には、図１３（Ａ）に示すように、アモルファス・シリコン膜５０は、熱処理によってシリコン層４０に接触している部分から単結晶化される。アモルファス・シリコン膜５０がシリコン単結晶へ変質することによって、第２の半導体膜としてのシリコン層６０が形成される。この単結晶化が進むと、隣り合うシリコン層４０間の中間付近においてミスフィットが生じる。このミスフィットがドレイン層Ｄ内の再結合中心ＲＥＣとして作用する。
【００４８】
尚、図１３（Ｂ）に示すように、ロジック回路領域では、アモルファス・シリコン膜５０はシリコン窒化膜３０上に堆積されているので、アモルファス・シリコン膜５０は単結晶化されず、ポリシリコン５１となる。シリコン層６０とポリシリコン５１との境界Ｂ１は、図７に示すように、第１の半導体膜１１から一定の距離Ｄ１だけ離れた位置に形成される。距離Ｄ１は、固相エピタキシャル成長されたシリコン層６０の横方向の寸法である。距離Ｄ１は、隣り合うソース層Ｓ間の距離の半分よりも長くなるように設定される。
【００４９】
次に、図１４（Ｂ）に示すように、ＨＣＬガス等を用いて、ロジック回路領域のポリシリコン５１を除去する。さらに、ロジック回路領域のシリコン窒化膜３０およびシリコン酸化膜２０を除去する。なお、シリコン層４０の形成からこのポリシリコンの除去までの工程は、同一の半導体製造装置で連続して行うことができる。即ち、これらの工程を、In-situ Processで処理することができる。よって、本実施形態は、製造コストの低減に大きく寄与する。
【００５０】
次に、図１５（Ａ）および図１５（Ｂ）に示すように、非活性領域にＳＴＩを形成する。メモリセル領域において、ＳＴＩは、シリコン窒化膜３０およびシリコン酸化膜２０を貫通して支持基板ＳＵＢに達するように形成される。メモリセル領域とロジック回路領域との境界Ｂ１は、異なる膜構造が対向するので、表面に段差が生じていた。しかし、ＳＴＩ形成後、製造工程を経るに従い、その段差は、徐々に滑らかになる。従って、境界Ｂ１の段差に起因したゲートポリシリコン等のエッチング残渣は発生しない。図１６は、図１５（Ａ）の１６−１６線に沿った断面図である。図１６では、シリコン層４０（第１の半導体膜）およびシリコン層６０（第２の半導体膜）の断面が現れている。図１７は、図１５（Ａ）の１７−１７線に沿った断面図である。図１７では、シリコン酸化膜２０、シリコン窒化膜３０およびシリコン層６０の断面が現れている。図１８は、図１５（Ｂ）の１８−１８線に沿ったロジック回路領域の断面図である。以下、便宜的に、シリコン層４０を第１の半導体膜１１とし、シリコン層６０を第２の半導体膜１２とする。
【００５１】
ゲート絶縁膜を形成した後に、図１９（Ａ）および図１９（Ｂ）に示すようにゲート電極Ｇを形成する。
【００５２】
図２０（Ａ）は、図１９（Ａ）の２０Ａ−２０Ａ線に沿った断面図である。図２０（Ｂ）は、図１９（Ｂ）の２０Ｂ−２０Ｂ線に沿った断面図である。図１９（Ａ）〜図２０（Ｂ）に示すように、第２の半導体膜１２のうちボディ領域Ｂ上にゲート絶縁膜ＧＩおよびゲート電極Ｇを形成する。
【００５３】
次に、必要に応じてエクステンション層（図示せず）をソース／ドレイン領域に形成する。さらに、図２１（Ａ）および図２１（Ｂ）に示すように、ゲート電極Ｇの側面に側壁膜８０を形成する。ゲート電極Ｇおよび側壁膜８０をマスクとして用いて、ソース／ドレイン領域にＮ型不純物をイオン注入する。そして、熱処理を行うことにより、Ｎ型不純物を第１の半導体膜１１を介して支持基板ＳＵＢの表面に拡散させ、Ｎ型拡散層８８を形成する。あるいは、イオン注入の段階で、第１の半導体膜１１および支持基板ＳＵＢの表面にＮ型不純物を導入し、その後に熱処理を行う。さらに、ソース／ドレイン領域およびゲート電極の表面にシリサイド層１５を形成する。
【００５４】
その後、従来の工程を経て、層間絶縁膜ＩＬ、コンタクトＳＬＣ、ＢＬＣ、ＬＣ、配線ＢＬ、ＳＬ、ＬＩＣを形成する。ソース線コンタクトＳＬＣは、層間絶縁膜ＩＬを貫通してソース層Ｓに達し、該ソース層Ｓおよび第１の半導体膜１１を介して支持基板ＳＵＢに電気的に接続される。これにより、ＦＢＣメモリ装置が完成する。
【００５５】
従来、ＦＢＣメモリ装置を形成する場合、ＳＯＩ基板を用いていた。特に、ＢＯＸ層が、１０ｎｍ程度と非常に薄いＳＯＩ基板は、通常のバルクシリコン基板の１０倍以上ものコストがかかる。
【００５６】
これに対し、本実施形態による製造方法では、プレートとメモリセルのソースとを接続する第１の半導体膜１１を形成し、その後にボディ領域Ｂを含む第２の半導体膜１２を形成している。従って、ＳＯＩ基板を用いることなく、バルクシリコン基板を用いてＦＢＣメモリ装置を形成することができる。これにより、製造コストが大幅に低減される。
【００５７】
バルク基板を用いてＦＢＣを形成することによって、ロジック回路も同一のバルク基板上に形成することが可能となる。ロジック回路をバルク基板上に形成する場合、ロジック回路の回路設計技術は、従来からの豊富な蓄積がある。よって、ＦＢＣメモリおよびロジック回路をともに同一のバルク基板上に形成可能であることは設計上有利である。
【００５８】
本実施形態では、固相ラテラルエピタキシャル成長により第２の半導体膜１２を形成することによって、バルク基板上にＳＯＩ構造を形成する。この場合、隣り合うソース形成領域から横方向に固相成長した単結晶がぶつかるとミスフィットが生じる。
【００５９】
一般に、ミスフィットは、ＰＮ接合のリーク電流を増加させてしまう。あるいは、ミスフィットを回避するために、回路面積が大きくなってしまう。特に、メモリセルアレイでは、セル面積の増大は大きな問題である。
【００６０】
本実施形態では、ミスフィットをドレイン層Ｄ内に形成し、リーク電流を抑制しつつ、バイポーラディスターブを回避している。即ち、本実施形態は、一般に好ましくないミスフィット（再結合中心）を積極的に利用することによって、バイポーラディスターブを抑制している。
【００６１】
従来の製造方法では、プレート形成のための不純物は、ＳＴＩ形成後に、ＳＯＩ層およびＢＯＸ層を介して支持基板へイオン注入されていた。しかしながらこの方法では、ＢＯＸ層が薄い場合に、不純物は支持基板だけでなくＳＯＩ層にも注入されていた。よって、支持基板の表面濃度をＳＯＩ層の濃度と独立して設定することができなかった。ボディ領域の濃度は、接合リーク電流を抑制するために、１０１８ｃｍ−３程度以下にする必要がある。このため、支持基板の濃度も１０１８ｃｍ−３程度にせざるを得なかった。その結果、データの読出し時および書込み時に支持基板に空乏層が形成されてしまい、ボディ−プレート間容量を大きくすることができなかった。
【００６２】
一方、本実施形態の製造方法では、支持基板ＳＵＢへ不純物をイオン注入した後に、第２の半導体膜１２を形成している。従って、プレートの不純物濃度は、第２の半導体膜１２の不純物濃度と独立して設定することができる。例えば、１０１８ｃｍ−３以上の不純物濃度を有するプレートを形成した後に、１０１８ｃｍ−３未満の不純物濃度を有するボディ領域を形成することが可能である。これにより、本実施形態は、データ“０”を格納するメモリセルとデータ“１”を格納するメモリセルとの閾値電圧差を大きくすることができるとともに、接合リーク電流を抑制してデータ保持時間を長くすることができる。
【００６３】
さらに、上述のように、プレート線コンタクトＰＬＣは、ロジック側コンタクトＬＣとほぼ同じ深さに形成されている。これにより素子分離領域を貫通するコンタクトホールを形成する必要がないので、本実施形態によるＦＢＣメモリ装置は、従来よりも容易に製造することができる。
【００６４】
ドレインＤが支持基板ＳＵＢに接続されている場合、ビット線ＢＬと支持基板ＳＵＢとの間の寄生容量が増大する。ビット線ＢＬはデータの読出し／書込みを行う際に高い電圧あるいは低い電圧に駆動される。第１の実施形態では、ドレインＤと支持基板ＳＵＢはバックゲート絶縁膜ＢＧＩで分離されているので、第２の実施形態に比べて寄生容量が小さく、回路の動作速度が速くなり、かつ、消費電力が低減する。
【００６５】
なお、図１１を用いて説明した選択エピタキシャル工程を省略してもよい。この場合、アモルファス・シリコン５０が単結晶となり、第１の半導体膜および第２の半導体膜の役割を果たす。選択エピタキシャル成長を省略した製造方法では製造コストが低減する。
【００６６】
一方、選択エピタキシャル成長を使用する製造方法では、固相成長により単結晶化する距離が短いので、結晶内に欠陥が発生する確率が低くなる。これにより、この製造方法はデータ保持時間の長いメモリを製造することができる。
【００６７】
（第２の実施形態）
図２２は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の断面図である。第２の実施形態は、ドレイン層Ｄが支持基板ＳＵＢ（プレート）と電気的に接続され、ソース層Ｓに再結合中心ＲＥＣが設けられている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。ドレイン層Ｄは、第１の半導体膜１１上に設けられており、この第１の半導体膜１１を介して支持基板ＳＵＢと電気的に接続されている。ソース層Ｓはバックゲート絶縁膜ＢＧＩ上に設けられており、支持基板ＳＵＢとは接続されていないが、ソース層Ｓ中に再結合中心ＲＥＣが設けられている。
【００６８】
ドレイン層Ｄが支持基板ＳＵＢと電気的に接続されていることにより、データ書込み時にインパクトイオン化によって生じたホールはドレイン層Ｄから支持基板ＳＵＢへ流れる。その結果、ホールが非選択メモリセルへ流れ込むことを抑制することができる。また、ソース層Ｓ内に再結合中心ＲＥＣが設けられていることによって、インパクトイオン化によって生じたホールは、非選択メモリセルへ流れない。このように第２の実施形態はバイポーラディスターブを抑制することができる。即ち、第２の実施形態は、第１の実施形態とソース層Ｓおよびドレイン層Ｄの位置関係が逆になっているが、第１の実施形態と同様の効果を得ることができる。
【００６９】
（第３の実施形態）
図２３は、本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の平面図である。図２４は、図２３の２４−２４線に沿った断面図である。第３の実施形態は、複数のソース層Ｓをシリサイド層１５によって接続し、ソース線コンタクトＳＬＣおよびソース線ＳＬを有さない点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００７０】
第３の実施形態によれば、ソース線コンタクトＳＬＣとゲートＧとの間の距離をより短くすることができるので、メモリセルのサイズが縮小され得る。さらに、第３の実施形態は第１の実施形態の効果を有することができる。
【００７１】
（第４の実施形態）
第１の実施形態では、図１４に示すように、ロジック回路領域に堆積されたアモルファス・シリコン膜５０、シリコン窒化膜３０およびシリコン酸化膜２０を除去する。このため、ロジック回路が形成される支持基板ＳＵＢの表面は、メモリセルが形成される第２の半導体膜１２の表面と高さのレベルが異なる。これは、ゲート電極Ｇの形成時のリソグラフィにおいて、メモリセルとロジック回路との間でフォーカスずれを引き起こす場合がある。その結果、チップの歩留まりが低下する可能性がある。
【００７２】
そこで、図１４に示したメモリセル領域のシリコン膜６０（第２の半導体膜）の表面とロジック回路領域の支持基板ＳＵＢの表面とを同じ高さレベルにすることが好ましい。これにより、第４の実施形態によるＦＢＣメモリ装置は、図２５に示すようにロジック回路領域の支持基板ＳＵＢの上面がメモリセルのボディ領域Ｂの上面ほぼ同じ高さレベルである。また、第４の実施形態による製造方法は、メモリセル領域のシリコン膜６０の表面とロジック回路領域の支持基板ＳＵＢの表面とを同じ高さレベルにすることができる。
【００７３】
図２６（Ａ）から図３１（Ｂ）は、本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の製造方法を示す断面図である。図２６（Ａ）、図２７（Ａ）、図２８（Ａ）、図２９（Ａ）、図３０（Ａ）、図３１（Ａ）はメモリセル領域の断面を示し、図２６（Ｂ）、図２７（Ｂ）、図２８（Ｂ）、図２９（Ｂ）、図３０（Ｂ）、図３１（Ｂ）はロジック回路領域の断面を示している。
【００７４】
まず、図２６（Ａ）および図２６（Ｂ）に示すように、支持基板上にシリコン酸化膜２４およびシリコン窒化膜３４を堆積する。次に、フォトリソグラフィおよびウェットエッチングを用いて、メモリセル領域にあるシリコン酸化膜２４およびシリコン窒化膜３４を除去する。ここで、メモリセル領域とは、図７に示した境界Ｂ１の内側の領域をさす。さらに、支持基板ＳＵＢを熱酸化することによって、図２７（Ａ）に示すように支持基板ＳＵＢ上にシリコン酸化膜４４を形成する。シリコン酸化膜４４の膜厚を調整することにより最終的に第２の半導体膜１２の高さとロジック回路領域の支持基板ＳＵＢの高さとを同じレベルにすることができる。さらに、シリコン酸化膜４４をフッ化アンモニウムにより除去する。
【００７５】
続いて、メモリセル領域の支持基板ＳＵＢにボロンなどのＰ型不純物をイオン注入する。これにより、約１０１９ｃｍ−３の濃度を有するプレートを形成する。
【００７６】
次に、図２８（Ａ）に示すように、支持基板ＳＵＢを熱酸化し、シリコン酸化膜２０を形成する。さらに、シリコン酸化膜２０上にシリコン窒化膜３０を堆積する。シリコン酸化膜２０およびシリコン窒化膜３０は、バックゲート絶縁膜ＢＧＩとして機能する。次に、ソース層Ｓの形成領域にあるシリコン酸化膜２０およびシリコン窒化膜３０を除去する。このとき、ロジック回路領域は、図２８（Ｂ）に示すように図２７（Ａ）の構成とほとんど変わらない。
【００７７】
次に、図２９（Ａ）に示すように、第１の実施形態と同様に、シリコン膜４０およびシリコン膜６０を形成する。このとき、ロジック回路領域では、ポリシリコン膜５１がシリコン窒化膜３４上に形成される。シリコン膜６０とポリシリコン膜５１の境界は図７で示した境界Ｂ１となり、シリコン窒化膜３４の境界と一致する。
【００７８】
次に、図３０に示すように、ポリシリコン膜５１、シリコン窒化膜３４およびシリコン酸化膜２４を除去する。図３０に示す構造は、図１４に示す構造に類似するが、メモリセル領域のシリコン膜６０（第２の半導体膜）の表面の高さとロジック回路領域の支持基板ＳＵＢの表面の高さが同じレベルである点で図１４に示す構造と異なる。その後、第１の実施形態において図１５（Ａ）〜図２１（Ｂ）で示した工程と同様の工程を経て第４の実施形態によるＦＢＣメモリ装置が完成する。
【００７９】
第４の実施形態は、第２または第３の実施形態に適用することができる。これにより、第４の実施形態は、第２または第３の実施形態の効果をも得ることができる。
【００８０】
（第４の実施形態の変形例）
図３１（Ａ）から図３４（Ｂ）は、第４の実施形態の変形例によるＦＢＣメモリ装置の製造方法を示す断面図である。本変形例による方法を用いても、第４の実施形態のようにメモリセル領域の第２の半導体膜１２の表面の高さとロジック回路領域の支持基板ＳＵＢの表面の高さを同じレベルにすることができる。
【００８１】
まず、第１の実施形態の図１０（Ａ）および図１０（Ｂ）と同様の構造を形成した後、図３１に示すように、ロジック回路領域のシリコン窒化膜３０およびシリコン酸化膜２０を除去する。ここで、ロジック領域の境界は、図７で示した境界Ｂ１である。これにより、メモリセル領域のソース形成領域の支持基板ＳＵＢおよびロジック回路領域の支持基板ＳＵＢの表面が露出される。
【００８２】
次に、図３２（Ａ）および図３２（Ｂ）に示すように、選択エピタキシャル成長により、露出した支持基板ＳＵＢ上にシリコン単結晶からなるシリコン膜４０を形成する。
【００８３】
次に、図３３（Ａ）および図３３（Ｂ）に示すように、シリコン膜４０およびシリコン窒化膜３０上にアモルファス・シリコン膜５０を堆積する。続いて、約６００℃の窒素雰囲気中で約６０分間のアニールを行う。これにより、メモリセル領域では、上述のように固相ラテラルエピタキシャル成長が生じる。また、ロジック回路領域においても、固相エピタキシャル成長が生じる。これにより、シリコン単結晶から成るシリコン膜６０がメモリセル領域およびロジック回路領域の両方に形成される。続いて、１０００℃の水素雰囲気中において、１００Ｔｏｒｒの気圧のもとで、約１分間アニールを行う。これによりシリコン原子の変位が起こり、シリコン膜６０の表面の平坦性が向上する。尚、シリコン膜４０が第１の半導体膜１１となり、シリコン膜６０が第２の半導体膜１２となる。
【００８４】
その後、第１の実施形態の図１５（Ａ）〜図２１（Ｂ）で示した工程を経てＦＢＣメモリ装置が完成する。ここで、ロジック回路領域では、回路素子は、支持基板ＳＵＢ上ではなく、シリコン膜６０上に形成される。ロジック回路領域のシリコン膜６０の表面の高さは、メモリセル領域のシリコン膜６０の表面の高さと同じレベルである。従って、ロジック回路素子をシリコン膜６０上に形成することによって、第４の実施形態と同様に図２５に示すＦＢＣメモリ装置が製造され得る。
【００８５】
（第５の実施形態）
図３５は、本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の断面図である。第５の実施形態では、プレートはＮ型半導体である。Ｐ型の分離領域（分離拡散層）９８がプレート内において拡散層８８の周囲に形成されている。
【００８６】
本実施形態によればプレートの導電型がＮ型であるので、プレートに負電圧を与えた場合に支持基板ＳＵＢの表面が蓄積状態となる。これにより、ボディ−プレート間の容量の低下を回避することができる。図５ＢのラインＬ４に示すように、プレートがＮ型である場合、プレート電圧が−４Ｖ付近であるときに、ΔＶｔｈは最大値０．９６９Ｖとなった。即ち、Ｎ型プレートを有するＦＢＣメモリ装置は、Ｐ型プレートを有するＦＢＣメモリ装置よりも大きな閾値電圧差ΔＶｔｈを得ることができる。
【００８７】
プレートに−３Ｖの電位が与えられた場合、ソースＳとＰ型の分離領域９８との間のｐｎ接合に逆バイアスがかかる。Ｐ型分離領域９８とプレートとの間のｐｎ接合には順バイアスがかかる。この状態のもとで、データ“１”のメモリセルＭＣからのホールがソースＳに達した場合、ホールは電界により直ちに支持基板ＳＵＢ側に吸い出される。これにより、バイポーラディスターブが抑制される。
【００８８】
図３６は、メモリセル領域およびロジック回路領域の断面図である。メモリセル領域にはＮ型プレートが形成され、メモリセル領域の周囲を囲むようにプレート線コンタクトＰＬＣが形成されている。メモリセル領域のＳＴＩの深さＤ３、境界８１付近でのＳＴＩの深さＤ４、および、ロジック回路領域のＳＴＩの深さＤ５は同じである。これにより、ＳＴＩの形成が容易となる。代表的には、ＳＴＩの深さは、０．３μｍ程度である。
【００８９】
第５の実施形態の製造方法を説明する。まず、図３７（Ａ）および図３７（Ｂ）に示すように、メモリセル領域にＮ型不純物をイオン注入し、Ｎ型プレートを形成する。例えば、濃度１０１８ｃｍ−３のリンを支持基板ＳＵＢへ導入する。次に、支持基板ＳＵＢ上にシリコン酸化膜２０およびシリコン窒化膜３０を堆積する。次に、シリコン酸化膜２１０をシリコン窒化膜３０上に堆積する。フォトリソグラフィおよびＲＩＥを用いてソース層Ｓの形成領域にあるシリコン酸化膜２１０を除去する。このとき、ロジック回路領域上にあるシリコン酸化膜２１０も除去する。
【００９０】
次に、シリコン酸化膜２０およびシリコン窒化膜３０をマスク材として用いて、ドーズ量１０１４ｃｍ−２のボロンを加速エネルギー５ｋｅＶでイオン注入する。その後、９５０℃の窒素雰囲気中で６０分間アニールする。これにより、図３８（Ａ）および図３８（Ｂ）に示すようなＰ型拡散層９８を形成する。このＰ型不純物の横方向の拡散距離Ｘは、シリコン酸化膜２０およびシリコン窒化膜３０のエッジ、および、アニールの温度や時間を調節することによって制御することができる。また、ボロンのドーズ量を調整することによって、図３５に示す拡散層８８の端から分離領域９８の端までの幅Ｗが最小となる部分のボロン濃度を高くする。これにより、ソースＳと支持基板ＳＵＢとがパンチスルーによって電気的にショートすることを抑制することができる。
【００９１】
シリコン酸化膜２１０を除去した後、図３２から図３４を参照して説明したように、シリコン層４０および６０を形成する。その後、第１の実施形態の図１５から図２１で示した工程を行う。その結果、図３５に示す装置が完成する。
【００９２】
Ｐ型の分離領域９８は、第２の実施形態におけるドレイン層Ｄの下方に設けられていてもよい。これにより、第５の実施形態の効果を第２の実施形態に適用することができる。
【００９３】
（第６の実施形態）
第５の実施形態では、図３６に示すように、ＳＴＩの深さＤ３、Ｄ４およびＤ５は、等しく、例えば、０．３μｍ程度である。第２の半導体膜１２は、代表的には、１０ｎｍから５０ｎｍである。しかし、ＳＴＩが深いと、プレート線コンタクトＰＬＣからメモリセル領域の中心のメモリセルＭＣまでの経路Ｌ１が長くなる。また、プレートのシート抵抗はＳＴＩが深くなるほど高くなる。その結果、経路Ｌ１の抵抗が高くなり、ボディ領域Ｂの直下のプレート電位が不安定になる。プレート電位が不安定になると、データ“０”を格納するメモリセルとデータ“１”を格納するメモリセルとの閾値電圧差を十分に確保することができなくなるおそれがある。
【００９４】
図３９は、本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の平面図である。図４０は、図３９の４０−４０線に沿った断面図である。第６の実施形態では、プレート線コンタクトＰＬＣとメモリセル領域との間に設けられたＳＴＩは浅く、その底面の高さは支持基板ＳＵＢの表面よりも高い。これにより、プレート線コンタクトＰＬＣからメモリセル領域の中心のメモリセルＭＣまでの経路Ｌ２が比較的短くなる。また、ＳＴＩが浅いのでプレートのシート抵抗は低い。その結果、経路Ｌ２の抵抗が低くなる。プレート線コンタクトＰＬＣからメモリセル領域までの抵抗が低下するので、ボディ領域Ｂの直下のプレート電位が安定化し、ボディ−プレート間容量を増大させることができる。その結果、データ“０”を格納するメモリセルとデータ“１”を格納するメモリセルとの閾値電圧差を十分に確保することができる。図４１は、本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の断面図である。この図は、第１の実施形態の図６に相当する断面図である。図４１に示すように、ＳＴＩはボディＢおよび第２の半導体層１１を除去して形成される。よって、ボディＢの側面Ｓとプレートとの距離ＬＳ１が第１の実施形態のそれＬＳ２（図６参照）と比べ短い。その結果、ボディ−プレート間のフリンジ容量が大きくなり、データ“０”を格納するメモリセルとデータ“１”を格納するメモリセルとの閾値電圧差を増大させることができる。
【００９５】
次に、第６の実施形態によるＦＢＣメモリ装置の製造方法を説明する。図４２（Ａ）から図４６は、本実施形態によるＦＢＣメモリ装置の製造方法を示す平面図および断面図である。まず、第５の実施形態と同様に図３７（Ａ）〜図３８（Ｂ）、および、図３２（Ａ）〜図３４（Ｂ）までの工程を実行する。窒化膜３０および酸化膜２０が存在する領域とそれらが存在しない領域との境界は、図３９の境界Ｂ２となる。この境界Ｂ２は後で行う工程で素子領域に含まれている。次に、図４２（Ａ）および図４２（Ｂ）に示すように、ＳＴＩを形成する。図４３は、図４２（Ａ）の４２−４２線に沿った断面図である。この断面図は、第１の実施形態の図１５に示す断面図と同様である。
【００９６】
図４４は、図４２（Ａ）の４３−４３線に沿ったソース層Ｓの形成領域の断面図である。ソース層Ｓの形成領域では、ＳＴＩは支持基板ＳＵＢに達するように形成されている。図４５は、図４２（Ａ）の４４−４４線に沿ったボディ領域Ｂの形成領域の断面図である。ボディ領域Ｂの形成領域では、ＳＴＩはシリコン窒化膜３０まで形成されているが、支持基板ＳＵＢには達していない。図４６は、図４２（Ｂ）の４５−４５線に沿ったロジック回路領域の断面図である。ロジック回路領域では、ＳＴＩは、図４４で示したＳＴＩと同様に比較的深く形成されている。その後、図１９（Ａ）〜図２１（Ｂ）で示した工程を経て、第６の実施形態によるＦＢＣメモリ装置が完成する。
【００９７】
図４４および図４６の支持基板ＳＵＢを異方性エッチングするときには、シリコン窒化膜３０をエッチングストッパとして用いる。これにより、ボディ領域Ｂの形成領域では、ＳＴＩが支持基板ＳＵＢに達しないので、図４０に示す構成が得られる。
【００９８】
（第７の実施形態）
図３５に示すＰ型分離領域９８の幅Ｗが小さいと、ソース層Ｓと支持基板ＳＵＢとの間にパンチスルーが生じるおそれがある。これを防止するために、分離領域９８を横方向により広く拡散させることが考えられる。この場合、Ｐ型分離領域９８がボディＢの下に広がるため、ボディ−プレート間容量が低下し、それに伴い、閾値電圧差ΔＶｔｈが低下してしまう。
【００９９】
図４７は、本発明に係る第７の実施形態に従ったＦＢＣメモリ装置の断面図である。本実施形態によるＦＢＣメモリ装置は、ソース層Ｓと支持基板ＳＵＢとを接続する第１の半導体膜１１の側面に形成されたスペーサ７０１を備えている。即ち、スペーサ７０１は、第１の半導体膜１１が貫通するためにバックゲート絶縁膜ＢＩＧに形成された開口の側面に形成されている。スペーサ７０１の材料は、例えば、シリコン酸化膜またはシリコン窒化膜でよい。スペーサ７０１は、第１の半導体膜１１の幅Ｙをリソグラフィで形成可能な最小線幅よりも小さく形成することを可能にする。Ｎ型の、第１の半導体膜１１は、スペーサ７０１の厚みの分だけボディＢから横方向に離れた位置に形成される。これに伴い、Ｐ型分離領域９８も、スペーサ７０１の厚みの分だけボディＢから横方向に離れた位置に形成され得る。一方、第１の半導体膜１１の端から分離領域９８の端までの幅Ｗは図３５に示す幅Ｗとほぼ等しくすることができる。その結果、本実施形態によるＦＢＣメモリ装置は、ソース層Ｓと支持基板ＳＵＢとの間のパンチスルーを抑制しつつ、閾値電圧差ΔＶｔｈを増大させることができる。
【０１００】
次に、第７の実施形態によるＦＢＣメモリ装置の製造方法を説明する。まず、メモリセル領域の支持基板ＳＵＢにＮ型不純物をイオン注入しプレートを形成する。例えば、濃度１０１８ｃｍ−３のリンを導入する。次に、図４８（Ａ）に示すように、支持基板ＳＵＢ上にシリコン酸化膜２０、シリコン窒化膜３０、シリコン酸化膜２１０からなるマスク材を形成する。シリコン酸化膜２０とシリコン窒化膜３０の厚さの和をＨ１とする。フォトリソグラフィおよびＲＩＥを用いてソース層Ｓの形成領域にあるマスク材を除去する。このときロジック回路領域では、マスク材が支持基板ＳＵＢ上を被覆している。次にＲＩＥを用いて支持基板ＳＵＢに深さＨ２の溝７０３を形成する。
【０１０１】
次に、ボロン等をイオン注入することによって、図４９に示すように、分離領域９８を形成する。溝７０３の側面にＰ型拡散層を形成するために、斜め方向からボロンをイオン注入してもよい。これにより、幅Ｗを容易に確保することができる。さらに、熱処理することにより不純物を活性化させる。次に、支持基板ＳＵＢ上にシリコン窒化膜を堆積し、これを異方性エッチングする。これにより、スペーサ７０１が分離領域９８、シリコン酸化膜２０およびシリコン窒化膜３０（バックゲート絶縁膜ＢＧＩ）の側壁に形成される。
【０１０２】
次に、シリコン酸化膜２１０をフッ酸等により除去する。このとき、スペーサ７０１がバックゲート絶縁膜ＢＧＩの側壁（エッジ）を被覆しているので、バックゲート絶縁膜ＢＧＩはエッチングされない。次に、ロジック回路領域のシリコン酸化膜２０およびシリコン窒化膜３０を除去する。次に、図５０に示すように、選択エピタキシャル成長により第１の半導体膜４０、４１を形成する。第１の半導体膜４０、４１の膜厚はＨ１＋Ｈ２である。メモリセル領域では支持基板ＳＵＢに深さＨ２の溝７０３を形成していた（図４８）ので、メモリ領域のシリコン窒化膜３０の表面の高さは半導体膜４１の表面の高さよりもほぼＨ２だけ低い。ここで、選択エピタキシャル成長の前処理として、フッ酸を用いて支持基板ＳＵＢ上の酸化膜を除去するが、スペーサ７０１がバックゲート絶縁膜ＢＧＩの側壁を被覆しているので、バックゲート絶縁膜ＢＧＩの側壁はエッチングされない。このように、バックゲート絶縁膜ＢＧＩの側壁のエッチングを防止すると、第１の半導体膜４０がボディＢの近傍に形成されない。これにより、ソースＳ−支持基板ＳＵＢ間にパンチスルーが発生することを抑制することができる。
【０１０３】
次に、第１の半導体膜４０上に熱酸化膜７０２を形成し、メモリセル領域の半導体膜４０上にある熱酸化膜を除去する。次に、図１２および図１３を参照して説明したように、メモリセル領域に第２の半導体膜６０を形成する。これにより、図５１に示す構造が得られる。第２の半導体膜６０の厚さはＨ２である。この段階でメモリセル領域の第２の半導体膜６０の高さは、ロジック回路領域の第１の半導体膜４１の高さと同じになる。この段階における境界Ｂ２付近の断面図は、図５２に示す。メモリセル領域において第２の半導体膜６０は、第１の半導体膜４０からエピタキシャル成長するので、シリコン単結晶になる。ロジック回路領域では、ポリシリコン６１がシリコン酸化膜７０２上に成長する。図５２に示すように、境界Ｂ２の近傍では、第２の半導体膜６０とポリシリコン膜６１とが隣接している。この隣接部から第１の半導体膜４０までの距離をＤ１とする。尚、ポリシリコン６１は、この後、ＨＣＬガスにより除去される。
【０１０４】
図４２〜図４６を参照して説明したように、ＳＴＩを形成し、その後、ゲート、ソース・ドレイン層、コンタクト、配線を形成することによって、図４７に示す構造が完成する。
【０１０５】
上述した製造方法は、支持基板ＳＵＢ上に第１の厚さＨ１の絶縁膜２０、３０を形成する工程と、メモリセルのソース領域の絶縁膜２０、３０と支持基板ＳＵＢに溝７０３を形成する工程と、前記溝７０３とロジック回路領域に同時に第３の厚さ（Ｈ１＋Ｈ２）の第１の半導体膜４０、４１を形成する工程と、メモリセル領域の前記絶縁膜２０、３０上に第４の厚さＨ４の第２の半導体膜６０を形成する工程とを具備する。尚、支持基板ＳＵＢ表面からの深さを第２の深さＨ２とする。メモリセル領域の活性領域の高さは、支持基板ＳＵＢ表面から第１の厚さＨ１と第４の厚さＨ４との和だけ高いレベルである。ロジック回路領域の活性領域の高さは、第３の厚さ（Ｈ１＋Ｈ２）となる。Ｈ１＋Ｈ４＝Ｈ１＋Ｈ２と等しくすることによって、メモリセル領域およびロジック回路領域をほぼ同じ高さにすることができる。これにより、リソグラフィのフォーカスずれを防止することができるので、メモリセルおよびロジック回路を正確かつ容易に形成することができる。本実施形態では、第３の厚さが第１の厚さＨ１と第２の深さＨ２との和に等しい。これにより、ソース領域の表面が活性領域の表面とほぼ同じ高さになる。
【０１０６】
第１の半導体膜４０を形成する工程において、スペーサ７０１が溝７０３の側面（バックゲート絶縁膜ＢＧＩの側面）を被覆しているので、第１の半導体が溝７０３の側面に堆積されない。この方法によれば表面の高さがほぼ同じであるメモリセル領域とロジック回路領域を低コストで形成することができる。
【０１０７】
ポリシリコン６１を選択的に除去した後、境界Ｂ２にシリコン６０とシリコン４１との間に隙間が形成され、あるいは、シリコン６０とシリコン４１との重複部が形成させる可能性がある。隙間ができるか、重複部ができるかは、レジストパターンのアライメントずれに依存する。境界Ｂ２を活性領域とする場合、この隙間あるいは重複部に段差が生じる。この段差は、ゲートエッチングにおいてエッチングされるべきポリシリコンを残存させる原因となる可能性がある。
【０１０８】
この段差を防止するために、リソグラフィのアライメントずれが幾分生じた場合であっても、即ち、Ｄ１が幾分ばらついた場合であっても、シリコン６０とシリコン４１との隙間または重複部が図７の境界Ｂ１のようにＳＴＩに含まれるようにする。これにより、深いＳＴＩ用のトレンチを形成する必要があるが、ＳＴＩの表面は平坦であるので、ゲートポリシリコンのエッチング残りが発生しない。また、メモリセル領域のＳＴＩは浅いので、フリンジ容量の増大やプレートのシート抵抗の低減は達成される。
【０１０９】
第７の実施形態は、Ｎ型のプレートを備えていたが、Ｐ型のプレートであっても本実施形態の効果は失われない。Ｐ型のプレートの場合、分離領域９８にはＮ型不純物を導入し、分離領域９８をソース層Ｓと接続する。このとき分離領域９８は、第１の実施形態におけるＮ型拡散層８８と同じ役割を果たす。また、第７の実施形態は、第２の実施形態と同様にドレイン層Ｄが支持基板ＳＵＢ（プレート）と電気的に接続され、ソース層Ｓに再結合中心ＲＥＣが設けられていてもよい。
【０１１０】
（第８の実施形態）
図５３は、本発明に係る第８の実施形態に従ったメモリセル領域、プレート線コンタクトＰＬＣ、並びに、ロジック回路領域の平面図である。プレート線コンタクトＰＬＣは  メモリセル領域を囲むようにリング状に形成されている。これにより、プレート線コンタクトＰＬＣから各メモリセルまでのプレート抵抗が比較的低くなる。
【０１１１】
領域Ｒ１は、ソース層Ｓの形成領域を示している。第１の実施形態では、第１の半導体膜１１は、アクティブエリアＡＡと領域Ｒ１との重複領域に形成された。しかし、第８の実施形態では、第１の半導体膜１１は、アクティブエリアＡＡと領域Ｒ１との重複領域に形成されず、アクティブエリアＡＡ間（ソース層形成領域間）にある領域Ｒ１（Ｒ１０で示された領域）に形成される。
【０１１２】
図５４は、図５３の５４−５４線に沿った断面図である。第８の実施形態におけるロジック回路は、ＳＯＩ層に形成されたトランジスタにより構成されるので、ソースコンタクトおよびドレインコンタクトの各深さはほぼ同じになる。これにより、図８に示す形態と比べてコンタクトの欠陥率が低下する。また、プレート線コンタクトとメモリセル領域との間、すなわち、プレート線コンタクトＰＬＣのリング内のＳＴＩの底面は、支持基板ＳＵＢの表面レベルよりも高いので、図８に示す形態と比べてプレート線ＰＬの抵抗が低くなる。
【０１１３】
メモリセル領域の平面構造は図２３に示す構造と同様でよい。図５５は図２３の２４−２４線に沿った断面図に相当する。図５６は、ワード線ＷＬに沿ったソース層Ｓの断面図であり、図５７は、プレート線コンタクト領域の断面図である。
【０１１４】
図５６において、ビット線ＢＬの下方にはバックゲート絶縁膜ＢＧＩが形成されている。コネクタ層１１（第１の半導体膜）は、図５６の断面において、ワード線ＷＬに沿ってバックゲート絶縁膜ＢＧＩの左右に形成されている。コネクタ層１１は、支持基板ＳＵＢとソース層Ｓとを電気的に接続する。Ｎ型拡散層８８が、ソース層Ｓに沿った断面において、コネクタ層１１の下方の支持基板ＳＵＢの表面に形成されている。拡散層８８は、コネクタ層１１、ソース層Ｓに電気的に接続されている。このように第８の実施形態では、コネクタ層１１および拡散層８８は、ソース層Ｓの直下に設けられているのではなく、ワード線ＷＬに沿ったソース層Ｓの断面において、ソース層Ｓの左右に設けられている。即ち、コネクタ層１１および拡散層８８の形成領域は、図５３の領域Ｒ１０である。
【０１１５】
この場合のＮ型拡散層８８とボディ領域Ｂとの距離は、ソース層Ｓの直下に設けられている場合（図３、図２４）のその距離よりも長くなる。Ｎ型拡散層８８がボディ領域Ｂに近すぎると、ゲートＧを駆動させたときにボディ領域Ｂの下方のプレートに空乏層が形成される。この空乏層は、ボディ−プレート間容量を低下させ、それにより閾値電圧差ΔＶｔｈを低下させる原因となる。
【０１１６】
しかし、第８の実施形態によれば、Ｎ型拡散層８８とボディ領域Ｂとの距離が比較的長くなるので、上述のような空乏層の形成を防止することができる。さらに、第８の実施形態は、第１の実施形態で説明した読出し時の閾値電圧差の増大効果をも得ることができる。
【０１１７】
図５６に示すように、隣り合うソース層は、シリサイド層１５によって接続され、ソース線として機能する。ソース線はメモリセルアレイ（図示せず）の外側に引き出され、ソース線コンタクトを介して電位が与えられる。このように、第８の実施形態では、メモリセルアレイ内にソース線コンタクトを必要としないのでセルサイズが縮小される。尚、第８の実施形態では、ビット線ＢＬは、第２層目の配線層で形成されているが、第１層目の配線層で形成されてもよい。
【０１１８】
また、第８の実施形態によれば、メモリセルＭＣ１のホールがソース層Ｓを通過して隣りのメモリセルＭＣ２に流れ込む現象を抑制することができる。これは、図５６の矢印で示したように、ホールがメモリセルＭＣ２に到達する前にコネクタ層１１を介して支持基板側に流れ込むためである。
【０１１９】
図５７に示すプレート線コンタクトＰＬＣの下方には、第１の半導体層１１がバックゲート絶縁膜ＢＧＩおよびＳＴＩを貫通して形成されている。第１の半導体層１１は、プレート線コンタクト領域では、支持基板ＳＵＢとプレート線コンタクトＰＬＣとを接続するとともに、プレート線コンタクトＰＬＣの深さをロジック回路領域のソース・ドレインのコンタクトの深さとほぼ等しくする。
【０１２０】
図５８（Ａ）から図６０（Ｂ）は、第８の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。図５８（Ａ）、図５９（Ａ）、図６０（Ａ）は、ソース線に沿った断面を示し、図５８（Ｂ）、図５９（Ｂ）、図６０（Ｂ）は、プレート線コンタクトＰＬＣの断面を示す。
【０１２１】
まず、図５８（Ａ）および図５８（Ｂ）に示すように、ＳＯＩ基板９９を用意する。ＳＯＩ基板９９は、約５０ｎｍの厚みを有する埋込み酸化膜（ＢＯＸ）１０１と、約５０ｎｍの厚みを有するＳＯＩ層１０２とを含む。次に、ＳＯＩ層１０２上に約２ｎｍの厚みを有するシリコン酸化膜１０３、約２００ｎｍの厚みを有するシリコン窒化膜１０４を順次形成する。
【０１２２】
次に、図５３に示したアクティブエリアＡＡのレジストパターンを形成し、ＲＩＥによりシリコン窒化膜１０４、シリコン酸化膜１０３、ＳＯＩ層１０２を順次エッチングする。レジストの除去後、シリコン酸化膜を堆積し、アクティブエリアＡＡ間にこのシリコン酸化膜を充填する。さらに、シリコン窒化膜１０４をストッパとして用いて、このシリコン酸化膜をＣＭＰで研磨し、アクティブエリアＡＡ間に素子分離ＳＴＩを形成する。
【０１２３】
次に、図５９（Ａ）および図５９（Ｂ）に示すように、図５３に示した領域Ｒ１を開口したレジストパターンを形成し、ＳＴＩおよびＢＯＸ層１０１を異方性エッチングする。これにより、隣り合うソース層形成領域間にある素子分離ＳＴＩの部分およびその下にあるＢＯＸ層１０１を除去する。即ち、領域Ｒ１０にあるシリコン酸化膜およびＢＯＸ層１０１を除去する。
【０１２４】
次に、図６０（Ａ）および図６０（Ｂ）に示すように、アモルファス・シリコン１１０を堆積し、ＣＤＥを用いてエッチバックを行う。これにより、アモルファス・シリコン１１０の表面の高さをＳＯＩ層の表面の高さと同じレベルにする。続いて、約６００℃の窒素雰囲気中で数時間のアニールを行う。その結果、アモルファス・シリコン１１０は単結晶シリコンとなる。このように、素子分離ＳＴＩおよびＢＯＸ層１０１の除去によって形成された開口部にアモルファス・シリコン１１０を埋め込む。アモルファス・シリコン１１０は、支持基板１００とＳＯＩ層１０２とを接続する半導体膜として機能する。
【０１２５】
その後、シリコン酸化膜１０３およびシリコン窒化膜１０４を除去する。さらに、図１９〜図２１を参照して説明したように、ＳＯＩ層１０２上にゲート絶縁膜およびゲート電極を形成し、隣り合う前記ゲート電極間に不純物を導入して、ＳＯＩ層１０２にソース層およびドレイン層を形成する。ゲート電極、ソース層およびドレイン層上にシリサイドを形成し、さらに、層間絶縁膜、コンタクトプラグ、ビット線等を形成することによって、図５５〜図５７に示したＦＢＣメモリ装置が完成する。
【０１２６】
アモルファス・シリコン１１０を熱処理することによって形成された単結晶シリコンがコネクタ層（第１の半導体層）１１に該当する。ソース層Ｓは、ＳＯＩ層１０２に形成される。これにより、図５６に示したように、ソース層Ｓは、コネクタ層１１を介して支持基板ＳＵＢに接続される。本実施形態では、支持基板ＳＵＢはプレートの役割も果たす。
【０１２７】
第８の実施形態による製造方法は、ＳＯＩ基板を使用しているため、第１の実施形態による製造方法ほどの低コスト化を実現することができない。しかし、通常、ＳＯＩ基板を用いた製造方法では、支持基板ＳＵＢへのコンタクトの深さを調節するための半導体膜を形成する工程と、メモリセルのソース層Ｓおよび支持基板ＳＵＢを接続する半導体膜を形成する工程とは個別に実行されていた。この場合、支持基板ＳＵＢに接続するコンタクトを形成するために、リソグラフィ工程およびエッチング工程を追加する必要があった。
【０１２８】
一方、本実施形態の製造方法では、支持基板ＳＵＢへのコンタクトの深さを調節するための半導体膜を形成する工程と、メモリセルのソース層Ｓおよび支持基板ＳＵＢを接続する半導体膜を形成する工程とを同時に行う。従って、第８の実施形態による製造方法は、ＳＯＩ基板を用いた製造方法においてコストの増大を抑制することができる。
【０１２９】
（第９の実施形態）
図６１は、本発明に係る第９の実施形態に従ったメモリセル領域、プレート線コンタクトＰＬＣ、並びに、ロジック回路領域の平面図である。プレート線コンタクトＰＬＣは  メモリセル領域を囲むようにリング状に形成されている。これにより、プレート線コンタクトＰＬＣから各メモリセルまでのプレート抵抗が比較的低くなる。
【０１３０】
領域Ｒ２は、ソース層Ｓおよびドレイン層Ｄの形成領域を示している。第９の実施形態では、第１の半導体膜１１は、アクティブエリアＡＡと領域Ｒ２との重複領域Ｒ２０に形成される。
【０１３１】
図６２は、第９の実施形態に従ったメモリセル領域の断面図である。第９の実施形態では、ソース層Ｓおよびドレイン層Ｄの両者は、Ｎ型拡散層８８およびＰ型支持基板ＳＵＢで構成されるＰＮ接合を介して支持基板ＳＵＢ（プレート）に電気的に接続されている。これにより、メモリセルＭＣ１のホールが両側に隣接するメモリセルＭＣ２およびＭＣ３に流れ込むことを抑制することができる。また、閾値電圧差ΔＶｔｈを増大させることができる。
【０１３２】
第１の半導体膜１１のほぼ中央には、縦方向に延びている結晶ミスフィットが存在する。図示してはいないが、この結晶ミスフィットが存在する部分では、シリサイドが厚くなっている。シリサイドを形成する際に金属原子が結晶ミスフィット中に拡散し、結晶ミスフィットにおける金属原子濃度は高くなっている。結晶ミスフィット、金属原子およびシリサイドは、再結合中心ＲＥＣとして作用する。再結合中心ＲＥＣは、再結合によりホールを消滅させるので、ホールの流れを効果的に阻止することができる。
【０１３３】
さらに、金属原子が拡散している再結合中心ＲＥＣの領域には、高濃度のＮ型不純物を導入する。これによって、ソース・ドレインとＰウェルとの間の逆方向ＰＮ接合電流の増大が抑制され得る。
【０１３４】
図６２に示すように、第１の半導体膜１１の幅はコンタクトの幅よりも狭い。これにより、Ｎ型拡散層８８の幅をも比較的狭くすることができ、Ｎ型拡散層８８をボディ領域Ｂから離隔することができる。その結果、データ読出し時の閾値電圧差ΔＶｔｈの低下を防止することができる。また、Ｎ型拡散層８８の面積が小さくなるので、ソース・ドレインと支持基板ＳＵＢとの間の逆方向ＰＮ接合電流の増大を抑制する。
【０１３５】
図６３は、第９の実施形態におけるプレート線コンタクトＰＬＣの断面図である。プレート線コンタクトＰＬＣの下方には、バックゲート絶縁膜ＢＧＩおよびＳＴＩを貫通した第１の半導体層１１が設けられている。第１の半導体層１１の周囲のバックゲート絶縁膜ＢＧＩ上には、第２の半導体膜１２が設けられている。第１の半導体膜１１および第２の半導体膜１２はそれぞれの側面で接触している。
【０１３６】
図６４（Ａ）から図６６（Ｂ）は、第９の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。図６４（Ａ）、図６５（Ａ）、図６６（Ａ）は、メモリセル領域の断面を示し、図６４（Ｂ）、図６５（Ｂ）、図６６（Ｂ）は、プレート線コンタクト部の断面を示す。
【０１３７】
まず、図６４（Ａ）および図６４（Ｂ）に示すように、ＳＯＩ基板９９を用意する。ＳＯＩ基板９９は、約５０ｎｍの厚みを有する埋込み酸化膜（ＢＯＸ）１０１と、約５０ｎｍの厚みを有するＳＯＩ層１０２とを含む。次に、ＳＯＩ層１０２上に約２ｎｍの厚みを有するシリコン酸化膜１０３、約２００ｎｍの厚みを有するシリコン窒化膜１０４を順次形成する。次に、図６１に示した領域Ｒ２を開口したレジストパターンを形成し、ＲＩＥを用いて、シリコン窒化膜１０４およびシリコン酸化膜１０３をエッチングする。
【０１３８】
次に、図６５（Ａ）および図６５（Ｂ）に示すように、シリコン窒化膜を堆積し、ＲＩＥを用いてこのシリコン窒化膜を異方性エッチングする。これにより、シリコン窒化膜１０４の側面にスペーサ１１８を形成する。スペーサ１１８によって、レジストの最小線幅よりも狭い溝を有するマスク材（１１８および１０４）を形成することができる。次に、シリコン窒化膜１１８および１０４をマスクとして用いて、ＳＯＩ層１０２およびＢＯＸ層１０１を異方性エッチングする。アモルファス・シリコン１１０を堆積し、これをＳＯＩ層１０２の表面の高さと同じレベルまでエッチバックする。これにより、ＳＯＩ層１０２およびＢＯＸ層１０１のエッチングにより形成された溝にアモルファス・シリコン１１０を充填する。
【０１３９】
次に、図６６（Ａ）および図６６（Ｂ）に示すように、シリコン酸化膜１０３およびシリコン窒化膜１０４を除去する。次に、固層エピタキシャル成長により、アモルファス・シリコン１１０を単結晶シリコン１０８に変質させる。第９の実施形態では、支持基板ＳＵＢおよびＳＯＩ層１０２から単結晶化が起こるため、図６６（Ａ）および図６６（Ｂ）に示すように、逆Ｔ字状に再結合中心ＲＥＣが形成される。また、平面図では、図６１に示すように、ライン状の領域Ｒ２の中央部に再結合中心ＲＥＣが形成される。その後、アクティブアリア以外の素子分離領域にＳＴＩを形成する。
【０１４０】
さらに、図１９〜図２１を参照して説明したように、ゲート絶縁膜、ゲート電極、シリサイド、層間絶縁膜、コンタクトプラグ、ビット線等を形成することによって、図６２および図６３に示したＦＢＣメモリ装置が完成する。
【０１４１】
（第９の実施形態の変形例１）
図６７は、第９の実施形態の変形例１に従ったメモリセルの断面図である。本変形例では、第１の半導体膜１１の中間部におけるシリサイド１５の上面の高さ（Ｈ５）が、スペーサ１１１の端部（シリサイド１５とスペーサ１１１との接触部）におけるシリサイド１５の上面の高さ（Ｈ６）よりも低い。同様に、第１の半導体膜１１の中間部におけるシリサイド１５の底面の高さが、スペーサ１１１の端部におけるシリサイド１５の底面の高さよりも低い。これにより、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣがともに第１の半導体層１１に近接しており、隣接するメモリセルのソースおよびドレインのそれぞれの中間部が狭くなっている。隣接するメモリセルのソースおよびドレインがそれぞれシリサイド１５によって分離されていると言ってもよい。
【０１４２】
一般に、ホールは、電位の低いソース・ドレイン層の底面を拡散する。従って、図６７のように、ソース・ドレイン層の中間部を狭くすることによって、ソース・ドレイン層で拡散するホールが再結合によって消滅する確率は高くなる。これにより、隣接するメモリセルにホールが流れ込むことをより効果的に抑制することができる。
【０１４３】
また、図６１（Ａ）および図６１（Ｃ）ともに、スペーサ１１１の端部において、シリサイド層１５の下にＳＯＩ層１０２を膜厚Ｔ１だけ残存させている。これは、シリサイド層１５とＳＯＩ層１０２（ソース・ドレイン層）との接触面積を大きくするためである。シリサイド層１５とソース・ドレイン層との接触面積を大きくすると、寄生抵抗が小さくなり、トランジスタの駆動電流を増大させることができる。
【０１４４】
一方、ボディ−ソース間あるいはボディ−ドレイン間のＰＮ接合の近傍における金属原子濃度が高くなると、ＰＮ接合のリーク電流が増大し、データ保持時間が短くなるという問題が発生する。しかしながら、スペーサ１１１の端部において、シリサイド層１５の下にＳＯＩ層１０２を膜厚Ｔ１だけ残存させることにより、シリサイド層１５内の金属原子が上記ＰＮ接合に拡散し難くなる。その結果、それらのＰＮ接合でのリーク電流が抑制される。
【０１４５】
縦方向の結晶ミスフィットに沿って局所的にシリサイド層１５が厚くなる。これは、シリサイド層１５とＳＯＩ層１０２との接触面積を増大させ、寄生抵抗を低下させる。尚且つ、これは、ホールが隣接するメモリセル間を通り抜け難くするので好ましいことである。
【０１４６】
通常、コンタクトがより深いと、コンタクトの欠陥率は上昇する。従って、第１の半導体膜１１上のシリサイド層１５の上面の高さがソース・ドレイン層上のシリサイド層１５の上面の高さより低い場合、コンタクトＳＬＣ、ＢＬＣの幅が第１の半導体膜１１の幅より狭いと、コンタクトＳＬＣ、ＢＬＣの深さが深くなってしまう。
【０１４７】
しかし、本変形例では、第１の半導体膜１１の幅がコンタクトＳＬＣ、ＢＬＣの幅より広い。これにより、コンタクトＳＬＣ、ＢＬＣ内に比較的浅い領域が形成されるので、欠陥率が減少する。さらに、コンタクトＳＬＣ、ＢＬＣとシリサイド層１５との接触面積が大きくなるのでコンタクトＳＬＣ、ＢＬＣの寄生抵抗が小さくなる。
【０１４８】
図６８（Ａ）から図６９（Ｂ）は、第９の実施形態の変形例１の製造方法を示す断面図である。本変形例は、図６５（Ａ）および図６５（Ｂ）で示した工程までは第９の実施形態と同様に製造される。
【０１４９】
図６５（Ａ）および図６５（Ｂ）のアモルファス・シリコン１１０のエッチバックにおいて、アモルファス・シリコン１１０は、その上面がＳＯＩ層１０２の上面よりもＴ１だけ低いレベルになるようにエッチングされる。それにより、図６８（Ａ）および図６８（Ｂ）に示す構造が得られる。
【０１５０】
次に、図６９（Ａ）および図６９（Ｂ）に示すように、シリコン酸化膜１０３およびシリコン窒化膜１０４を除去する。次に、固層エピタキシャル成長により、アモルファス・シリコン１１０を単結晶シリコン１０８に変質させる。
【０１５１】
その後、ゲート絶縁膜、ゲート電極、シリサイド、層間絶縁膜、コンタクト、配線等を形成することによって、図６７に示す構造が完成する。
【０１５２】
（第９の実施形態の変形例２）
図７０は、第９の実施形態の変形例２を示す断面図である。一般に、ボディＢのシリコン膜の膜厚が薄いと、次のような利点がある。読出し時の閾値電圧差ΔＶｔｈが大きくなる。データ１の書込み時間が短くなる。ＰＮ接合のリーク電流が減少し、データ保持時間が長くなる。
【０１５３】
そこで、変形例２では、ボディＢのシリコン膜厚（第２の半導体膜１２の膜厚）を薄くしつつ、ソース・ドレイン層上に選択エピタキシャルシリコン層を形成する。
【０１５４】
スペーサ１１１の端部ではシリサイド層１５の下にＳＯＩ層１０２（ソース・ドレイン層）が残存する。これによりシリサイド層１５とソース・ドレイン層との接触面積が増大し、ソース・ドレイン層の寄生抵抗が小さくなる。また、第１の半導体膜１１の中間部におけるシリサイド１５の上面の高さ（Ｈ５）が、スペーサ１１１の端部（シリサイド１５とスペーサ１１１との接触部）におけるシリサイド１５の上面の高さ（Ｈ６）よりも低い。これにより、変形例２は、上記変形例１と同様の効果を有する。変形例２は、変形例１のその他の効果をも有する。
【０１５５】
さらに、シリサイド１５の上面の高さがＨ５である領域の幅は、変形例１におけるそれよりも狭い。従って、コンタクトＳＬＣ、ＢＬＣとシリサイド層１５との接触面積がさらに大きくなるのでコンタクトＳＬＣ、ＢＬＣの寄生抵抗が変形例１よりも小さくなる。
【０１５６】
変形例２の製造方法は、図６９（Ａ）および図６９（Ｂ）に示す段階において、ＳＯＩ層１０２をさらに薄くエッチングする。また、ゲート電極を形成した後、選択エピタキシャルシリコン層をソース・ドレイン層上に成長させる。この段階で、第１の半導体膜１１上に形成された選択エピタキシャルシリコン層の上面は、ソース・ドレイン領域の選択エピシリコン層の上面よりも低い。次に、選択エピタキシャルシリコン層の表面に均一の膜厚のシリサイド層１５を形成する。第２の変形例のその他の工程は、上記第１の変形例の工程と同様でよい。
【０１５７】
変形例１および変形例２は、上記の効果のほかに第９の実施形態の効果を有する。さらに、変形例１および変形例２は、ＳＯＩ層１０２およびＢＯＸ層１０１を貫通し、ソース線に沿ったライン状の開口部を形成し、その開口部に第１の半導体膜１１を埋め込み、その後に素子分離領域ＳＴＩを形成する工程を行う。これにより、図６１のように、再結合中心ＲＥＣは、隣接するメモリセル間のホール電流経路を完全に横断するように形成される。また、シリサイド１５の上面の高さＨ５を調整するだけでホールの流れを抑制することもできる。即ち、コストを増大させることなくバイポーラディスターブ抑制に効果的な再結合中心を製造することができる。
【０１５８】
（第１０の実施形態）
図７１は、本発明に係る第１０の実施形態に従ったＦＢＣメモリ装置の平面図である。ロジック回路領域のＭＩＳＦＥＴの平面構造は他のいずれかの実施形態（例えば、図２）と同様でよい。
【０１５９】
図７２（Ａ）は、図６８のＡ−Ａ線に沿ったメモリセル領域の断面図である。図７２（Ａ）に示すように、第１０の実施形態におけるメモリセルは、支持基板ＳＵＢと、プレートＰＴと、バックゲート絶縁膜ＢＧＩ（第１の絶縁膜）と、ＢＯＸ層１０１（第２の絶縁膜）と、第１の半導体膜１１と、ドレイン層Ｄと、ソース層Ｓと、ボディ領域Ｂと、ゲート絶縁膜ＧＩと、ゲート電極Ｇ（ワード線ＷＬ）と、ビット線ＢＬと、ソース線ＳＬとを備えている。
【０１６０】
支持基板ＳＵＢは、半導体材料からなり、例えば、シリコン基板である。支持基板ＳＵＢは濃度１×１０１８ｃｍ−３のボロンが導入されたＰ型ウェルが形成されている。さらに、第１の半導体膜１１およびＢＯＸ層１０１が支持基板ＳＵＢ上に設けられている。第１の半導体膜１１は、支持基板ＳＵＢとＳＯＩ層１０２とを接続する。
【０１６１】
第１の半導体膜１１は、ボディＢの直下まで延在している。第１０の実施形態は、この点で第１から第９の実施形態と異なる。第１から第９の実施形態では、第１の半導体膜１１は、支持基板ＳＵＢとＳＯＩ層１０２とを接続するコネクタの役割を果たす。第１０の実施形態では、半導体膜１１は、コネクタとしての役割だけでなく、プレートＰＴとしての役割をも果たす。プレートＰＴは、Ｐウェルに接続しており、Ｐウェルから電位を得る。あるいは、プレートＰＴをメモリセルアレイの外側まで引き出し、この引き出されたプレートＰＴにコンタクトを形成し、このコンタクトから電位を与えてもよい。
【０１６２】
プレートＰＴの上面にはバックゲート絶縁膜ＢＧＩが設けられている。バックゲート絶縁膜ＢＧＩは、例えば、約８ｎｍの厚みを有するシリコン酸化膜である。
【０１６３】
プレートＰＴの表面にはＮ型拡散層８８が設けられている。バックゲート絶縁膜ＢＧＩの一端は、Ｎ型拡散層８８内で終端している。Ｎ型拡散層８８は、ソース層Ｓに接続されている。従って、ソース層Ｓは、拡散層８８とプレートＰＴとの間にあるＰＮ接合を介して支持基板ＳＵＢに接続さている。これにより、図５Ｂに示すように、データ“０”とデータ“１”との閾値電圧差ΔＶｔｈを大きくすることができる。さらに、ソース層Ｓが支持基板ＳＵＢに接続さているので、バイポーラディスターブが抑制される。
【０１６４】
ソース層Ｓ、ドレイン層ＤおよびボディＢはバックゲート絶縁膜ＢＧＩ上に設けられている。これにより、ドレイン層Ｄは、プレートＰＴから電気的に絶縁されている。バックゲート絶縁膜ＢＧＩは、その膜厚を薄くするほど、データ“０”とデータ“１”との識別が容易になり、データ保持時間が長くなる。これは、バックゲート絶縁膜ＢＧＩを薄くすることによりボディ−プレート間容量が大きくなるからである。一方、ドレイン層Ｄの下には、バックゲート絶縁膜ＢＧＩよりも厚いＢＯＸ層１０１が残されている。このため、ビット線ＢＬの寄生容量が低減され、高速で低消費電力のメモリ装置を実現することができる。
【０１６５】
ソース層Ｓおよびドレイン層Ｄの各表面には、シリサイド層１５が設けられている。ソース層Ｓおよびドレイン層Ｄの厚みは、それらの抵抗を低下させるために、選択エピタキシャルシリコン層を用いて、ボディＢよりも厚くしてもよい。
【０１６６】
プレートＰＴのＰ型不純物濃度を、第1の実施形態と同様に、１０１８ｃｍ−３以上に高くし、一方、ボディＢのＰ型不純物濃度を、１０１８ｃｍ−３以下にする。これにより、ボディＢとソース・ドレイン層との間のＰＮ接合に流れる電流を抑制し、データ保持時間を長くすることができる。さらに、プレートＰＴの表面の空乏化を抑制してデータ読出し時の閾値電圧差ΔＶｔｈを増大させることができる。
【０１６７】
図７２（Ｂ）は、図２の４−４線に沿ったロジックトランジスタ（ＳＯＩトランジスタ）の断面図に相当する。第８の実施形態に比べて第１０の実施形態によるＳＯＩトランジスタは、ドレイン層Ｄの下に厚いＢＯＸ層１０１を有するので、支持基板ＳＵＢとＳＯＩトランジスタとの間の寄生容量が低下する。これは、ロジック回路の動作を高速化し、並びに、消費電力を低下させる。
【０１６８】
図７３は、図７１のＢ−Ｂ線に沿ったソース層Ｓの断面図である。ソース線ＳＬは、ソース線コンタクトＳＬＣ、シリサイド層１５、拡散層８８および第１の半導体層１１を介してＰ型ウェル（支持基板ＳＵＢ）に接続されている。
【０１６９】
図７４は、図７１のＣ−Ｃ線に沿ったゲート電極Ｇおよびボディ領域Ｂの断面図である。ゲート電極Ｇは、ゲート絶縁膜ＧＩを介してボディＢ上に設けられている。第１の半導体膜１１は、バックゲート絶縁膜ＢＧＩを介してボディＢの下に設けられている。
【０１７０】
図７５は、図７１のＤ−Ｄ線に沿ったＰ型ウェルコンタクトＰＷＣにおける断面図である。Ｐ型ウェルコンタクトＰＷＣは、シリサイド層１５、ＳＯＩ層１０２、Ｎ型拡散層８８、第１の半導体層１１を介してＰ型ウェルに接続されている。尚、ＳＯＩ層１０２には高濃度のＰ型不純物が導入されている。
【０１７１】
図７６（Ａ）から図８３（Ｂ）は、第１０の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。図７６から図８１に示す（Ａ）は、図７１のＡ−Ａ線に沿った断面に相当し、図７６から図８３に示す（Ｂ）は、図７１のＥ−Ｅ線に沿った断面に相当する。
【０１７２】
まず、第８の実施形態の製造方法と同様に、ＳＯＩ基板９９を用意し、ＳＯＩ層１０２上にシリコン酸化膜１０３およびシリコン窒化膜１０４を形成する。次に、図７１に示すソース線に沿ったライン状の領域Ｒ１１を開口したレジストパターンを形成する。続いて、ＲＩＥにより、シリコン窒化膜１０４、シリコン酸化膜１０３およびＳＯＩ層１０２をエッチングする。これにより、図７６（Ａ）および図７６（Ｂ）に示すトレンチ１１２がシリコン窒化膜１０４、シリコン酸化膜１０３およびＳＯＩ層１０２を貫通するように形成される。
【０１７３】
次に、図７７（Ａ）および図７７（Ｂ）に示すように、約２０ｎｍの厚みを有するシリコン窒化膜を堆積し、これをＲＩＥで異方的にエッチングする。これにより、トレンチ１１２の側面にスペーサ１０５を形成する。次に、ＮＨ４Ｆを用いたウェットエッチングにより、トレンチ１１２を介してＢＯＸ層１０１を等方的にエッチングする。これにより、ＳＯＩ層１０２の下に空洞１１３が形成される。空洞部１１３の形成領域は、図７１の破線で示されている。このとき、ドレインＤの形成領域の下方にＢＯＸ層１０１の支柱を残存させる。次に、必要に応じて、ＳＯＩ層１０２も等方的にエッチングする。例えば、ＳＯＩ層１０２を酸化して、ウェットエッチングでシリコン酸化膜を除去してもよい。あるいは、ＣＤＥを用いてＳＯＩ層１０２の裏面をエッチングしてもよい。このエッチングにより、ボディＢの形成領域のＳＯＩ層１０２の膜厚は、例えば、約２５ｎｍとなる。このように、ボディＢの膜厚を薄くすると、上述したように、メモリセルの特性が向上する。
【０１７４】
一方、ロジック回路領域ではＳＯＩ層（図示せず）はエッチングされない。従って、ロジック回路領域のＳＯＩ層は比較的厚いまま、メモリセル領域のＳＯＩ層のみを薄くエッチングする。この製造方法によれば、新たなリソグラフィ工程を追加することなく、メモリセル領域およびロジック回路領域の各ＳＯＩ層を最適な膜厚とすることができる。このとき、メモリセル領域およびロジック回路領域の各ＳＯＩ層の表面の高さを同じレベルにすることができるので、リソグラフィ工程におけるフォーカスマージンの劣化の問題を回避することができる。
【０１７５】
次に、図７８（Ａ）および図７８（Ｂ）に示すように、スペーサ１０５の除去後、熱酸化により厚さ約８ｎｍのバックゲート酸化膜ＢＧＩおよびシリコン酸化膜１０６を空洞１１３の内面に形成する。次に、図７１に示した領域Ｒ１２を覆うレジストパターンを形成したのち、バックゲート絶縁膜ＢＧＩをＲＩＥにより除去する。これにより、図７８（Ａ）で示すように、トレンチ１１２の開口部に沿って、空洞１１３の底部にあるシリコン酸化膜１０６が除去される。
【０１７６】
尚、図７８（Ｂ）で示すように、領域１１と領域Ｒ１２との重複領域におけるシリコン酸化膜１０６を支持基板ＳＵＢ上に残す。これは、次の選択エピタキシャル工程において、エピタキシャルシリコンを空洞部１１３内に充填するためである。
【０１７７】
次に、図７９（Ａ）および図７９（Ｂ）に示すように、選択エピタキシャル成長により、選択エピタキシャルシリコン層１０７を形成する。シリコン層１０７は、第１の半導体層１１として機能する。この選択エピタキシャル成長では、トレンチ１１２の直下の支持基板ＳＵＢの表面からシリコン層１０７を成長させる。このとき、ラテラルオーバーグロウス(Lateral Over Growth)によりシリコン酸化膜１０６上にもシリコン層１０７が形成される。選択エピタキシャル成長が進むと、図７９（Ａ）において、トレンチ１１２の間口は塞がるように見える。しかし、図７１の領域１２では、シリコン酸化膜１０６がそのまま残存するため、領域１２のトレンチ１１２は塞がれていない。従って、空洞１１３は、領域１２のトレンチ１１２を介して外部と繋がっており、そこからガスが供給される。
【０１７８】
図８０（Ａ）および図８０（Ｂ）に示すように、領域Ｒ１２においても、トレンチ１１２がシリコン層１０７によって塞がれると、ラテラルオーバーグロウスは終了する。シリコン層１０７は、例えば、濃度１０１８ｃｍ−３以上のＰ型の不純物を含む。
【０１７９】
次に、シリコン窒化膜１０４をストッパとして用いて、ＣＭＰでシリコン層１０７を研磨する。さらに、シリコン層１０７の表面がバックゲート絶縁膜ＢＧＩよりも低くなるようにエッチバックする。その後、ＳＯＩ層１０２の側面に形成されたバックゲート酸化膜ＢＧＩを除去する。これにより、図８１（Ａ）および図８１（Ｂ）に示す構造が得られる。
【０１８０】
次に、図８２（Ａ）および図８２（Ｂ）に示すように、トレンチ１１２内に選択エピタキシャルシリコン層１１４を形成する。このとき、ＳＯＩ層１０２の側面およびシリコン層１０７の上面からシリコン層１１４の結晶成長が生じる。シリコン層１１４内には再結合中心ＲＥＣが形成される。次に、シリコン層１１４の端部の高さがＳＯＩ層１０２の表面の高さレベルになるように、シリコン層１１４をエッチバックする。さらに、シリコン酸化膜１０３およびシリコン窒化膜１０４を除去する。これにより、図８３（Ａ）に示すように、プレートＰＴ（１０７）およびバックゲート絶縁膜ＢＧＩが完成する。
【０１８１】
次に、図８３（Ｂ）に示すように、非アクティブ領域にＳＴＩ１０９を形成する。次に、メモリセルのボディＢ（ＳＯＩ層１０２）および支持基板にＰ型不純物を導入する。ボディＢの不純物濃度は、例えば、約１０１８ｃｍ−３以下である。ロジック回路を構成するＮＭＯＳトランジスタのボディ領域にもＰ型不純物を適宜導入する。尚、ＢＯＸ層の厚みが１５０ｎｍ以上である場合、ロジック回路領域にはウェルを形成しなくてもよい。
【０１８２】
その後、図１９〜図２１を参照して説明したように、ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトプラグ、ビット線等を形成することによって、図７１〜図７４に示したＦＢＣメモリ装置が完成する。
【０１８３】
第１０の実施形態による製造方法によれば、第１の半導体層１１のＰ型不純物濃度は、ボディＢのＰ型不純物濃度とは独立に設定することができる。従って、第１０の実施形態は、高性能なメモリセルを実現することができる。
【０１８４】
シリコン層１０７は、メモリセルのソース層Ｓと支持基板ＳＵＢとを接続するコネクタ層と、プレートＰＴと、支持基板コンタクトの深さを調節するためのコネクタ層との機能を併せ持つ。
【０１８５】
さらに、第１０の実施形態は、ＢＯＸ層の厚いＳＯＩ基板に適用することができる。従って、ロジック回路およびビット線の寄生容量を抑制しつつ、メモリセル領域では薄いバックゲート絶縁膜を形成することができる。その結果、製造コストを増大させることなく、高性能なＦＢＣメモリ装置を製造することができる。
【０１８６】
（第１１の実施形態）
図８４は、本発明に係る第１１の実施形態に従ったＦＢＣメモリ装置の平面図である。第１１の実施形態においてロジック回路は、図７２（Ｂ）に示すＳＯＩトランジスタと図４に示すバルクトランジスタとを含む。ＳＯＩトランジスタおよびバルクトランジスタは、移動度を向上させるために結晶方位が異なるシリコン層上に形成してもよい。また、第１１の実施形態では、プレート線コンタクトＰＬＣ、バルクトランジスタのソース・ドレインコンタクトおよびバルクトランジスタのウェルコンタクトは、図３６で示した構成と同様に同じ高さレベルに形成されている。従って、これらのコンタクトの欠陥確率を小さくすることができる。
【０１８７】
図８５は、第１１の実施形態に従ったＦＢＣメモリ装置の断面図である。第１１の実施形態によるメモリセルは、ソース層Ｓおよびドレイン層Ｄの両方がＰＮ接合を介して支持基板ＳＵＢに接続されている点で第１０の実施形態のそれと異なる。第１１の実施形態によれば、バイポーラディスターブをさらに抑制することができる。
【０１８８】
図８６（Ａ）から図９３（Ｂ）は、第１１の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。図８６〜図９３の（Ａ）は、メモリセル領域の断面を示し、図８６〜図９３の（Ｂ）は、ロジック回路領域（バルクトランジスタ形成領域）における断面を示す。
【０１８９】
まず、図８６（Ａ）および図８６（Ｂ）に示すように、ＳＯＩ基板９９を用意する。ＳＯＩ基板９９は、約１５０ｎｍの厚みを有する埋込み酸化膜（ＢＯＸ）１０１と、約５０ｎｍの厚みを有するＳＯＩ層１０２とを含む。次に、ＳＯＩ層１０２上に約２ｎｍの厚みを有するシリコン酸化膜１０３、約２００ｎｍの厚みを有するシリコン窒化膜１０４を順次形成する。次に、図８４に示した領域Ｒ３を開口したレジストパターンを形成し、ＲＩＥを用いて、シリコン窒化膜１０４およびシリコン酸化膜１０３をエッチングする。
【０１９０】
次に、図８７（Ａ）および図８７（Ｂ）に示すように、シリコン窒化膜１０４の側壁にＴＥＯＳスペーサ４００を形成する。続いて、シリコン窒化膜１０４およびスペーサ４００をマスクとして用いて、ＳＯＩ層１０２およびＢＯＸ層１０１をＲＩＥにより異方的にエッチングする。これにより、ソース・ドレインの形成領域にトレンチ１１５が形成される。トレンチ１１５は、リソグラフィの最小線幅よりも狭く形成され得る。
【０１９１】
次に、図８８（Ａ）および図８８（Ｂ）に示すように、ＳＯＩ層１０２の側面にシリコン酸化膜４０１を形成する。次に、選択エピタキシャルシリコン層１５７を形成する。シリコン層１５７は、ドレインのコネクタとして機能する。このとき、シリコン層１５７の上面の高さは、ＳＯＩ層１０２の上面の高さより幾分低くなるようにする。
【０１９２】
次に、スペーサ４００およびシリコン酸化膜４０１を除去した後、選択エピタキシャル成長を再度行う。これにより、シリコン層４０２をシリコン窒化膜１０４の上面と同じレベルまで堆積する。シリコン層４０２の高さはＳｉＮ膜の高さとする。次に、アモルファス・シリコン４０３、シリコン窒化膜４０４を堆積する。これにより、図８９（Ａ）および図８９（Ｂ）に示す構造が得られる。
【０１９３】
次に、図８４の領域Ｒ４（ソース領域）を開口したレジストパターンを形成し、シリコン窒化膜４０４およびアモルファス・シリコン４０３およびシリコン層４０２をＲＩＥによりエッチングする。これにより、図９０（Ａ）および図９０（Ｂ）に示すようにトレンチ１１６が形成される。
【０１９４】
次に、図９１（Ａ）および図９１（Ｂ）に示すように、トレンチ１１６の側面にＳｉＮスペーサ４０５を形成する。続いて、ＲＩＥによりソース領域のシリコン層１５７をエッチングする。さらに、ウェットエッチングによりＢＯＸ層１０１をエッチングする。これにより、空洞１１７がＳＯＩ層１０２（ボディ）の下に形成される。
【０１９５】
次に、図７８から図８１を参照して説明したように、バックゲート絶縁膜ＢＧＩ、シリコン酸化膜１０６、選択エピタキシャルシリコン層１０７を形成する。次に、アモルファスシリコン４０８を堆積する。これにより、図９２（Ａ）および図９２（Ｂ）に示す構造が得られる。
【０１９６】
次に、図９３（Ａ）および図９３（Ｂ）に示すように、ＣＭＰを用いて、アモルファス・シリコン４０８等を研磨し、ＳＯＩ層１０２の表面を露出させる。
【０１９７】
次に、図９３（Ａ）および図９３（Ｂ）に示すように、素子分離ＳＴＩを形成する。次に、ＳＯＩ層１０２および支持基板ＳＵＢにボロンを導入する。次に、熱処理によりソース領域に埋め込まれたアモルファス・シリコンをシリコン層１０８に変質させる。
【０１９８】
その後、図１９〜図２１を参照して説明したように、ゲート絶縁膜、ゲート電極、シリサイド、層間絶縁膜、コンタクトプラグ、ビット線等を形成することによって、図８４〜図８５に示したＦＢＣメモリ装置が完成する。
【０１９９】
（第１２の実施形態）
図９４は、本発明に係る第１２の実施形態に従ったＦＢＣメモリ装置の断面図である。第１２の実施形態では、ソース層Ｓが第１の半導体膜１１を介して支持基板ＳＵＢに電気的に接続されている。第１の半導体膜１１がソース層Ｓのコネクタ層として機能する。これにより、バイポーラディスターブがソース層Ｓを介して生じることを抑制する。
【０２００】
一方、プレートＰＴおよびドレイン層Ｄはキャップ酸化膜１１９によって互いに分離されている。従って、プレートＰＴはドレイン層Ｄのコネクタとしては作用しない。プレートＰＴおよびドレイン層Ｄが互いに分離されているので、上述したゲーテッドダイオードによる電子供給源が存在しない。また、プレートＰＴのＰ型不純物濃度を高くしても、ドレイン層ＤとプレートＰＴとの間でリーク電流が生じない。
【０２０１】
第１の半導体膜１１は、側壁酸化膜１２０によってプレートＰＴから分離されている。従って、プレートＰＴのＰ型不純物濃度を高くしても、ソース層ＳとプレートＰＴとの間のリーク電流は増大しない。プレートＰＴのＰ型不純物濃度は、メモリセルの閾値電圧差ΔＶｔｈを増大させるために、例えば、１０１９ｃｍ−３程度の濃度とする。
【０２０２】
第１２の実施形態では、プレートＰＴはＮ型としてもよい。Ｎ型プレートＰＴを用いても、側壁酸化膜１２０およびキャップ酸化膜１１９が設けられているのでＰ型分離領域を形成する必要がない。
【０２０３】
キャップ酸化膜１１９はバックゲート酸化膜より厚い。これにより、ビット線容量が低減される。ドレイン層Ｄの中央には再結合中心ＲＥＣが存在するので、ドレイン層Ｄを介したバイポーラディスターブ現象が抑制される。
【０２０４】
図９５（Ａ）から図９８（Ｂ）は、第１２の実施形態の製造方法を示す断面図である。まず、図８６(Ａ)から図９１(Ｂ)に示す工程を実行する。ただし、図９０（Ａ）および図９０（Ｂ）で示した工程で、ソース領域を開口したレジストパターン（図８４の領域Ｒ４）を使用したが、第１２の実施形態ではドレイン領域を開口したレジストパターンを代わりに使用する。
【０２０５】
次に、図９５（Ａ）および図９５（Ｂ）に示すように、バックゲート酸化膜１０６を形成し、Ｐ型ポリシリコン４０６を堆積する。Ｐ型ポリシリコン４０６の膜厚は、トレンチ１１６の開口部が完全に埋まらないように、その開口径の１／２未満に設定される。
【０２０６】
次に、図９６（Ａ）および図９６（Ｂ）に示すように、Ｐ型ポリシリコン４０６をＲＩＥによりエッチバックする。ついでバックゲート酸化膜１０６をＲＩＥにより除去する。
【０２０７】
次に、図９７（Ａ）および図９７（Ｂ）に示すように、Ｐ型ポリシリコン４０６を再度堆積する。ＲＩＥによりエッチバックして、ポリシリコン４０６の表面の高さをバックゲート酸化膜１０６より低くする。
【０２０８】
次に、図９８（Ａ）および図９８（Ｂ）に示すように、熱酸化によりキャップ酸化膜４０７を形成する。ＳＯＩ層の側面に形成されたＳｉＮスペーサ ４０５の除去後、アモルファス・シリコン４０８を堆積する。その後、第１１の実施形態の図９２（Ａ）以降の工程を行うことにより、図９４に示したＦＢＣメモリ装置が完成する。
【０２０９】
図９９は、データ読出し動作における閾値電圧とプレート電圧（基板電圧）との関係をシミュレーションした結果である。ＳＯＩ層の膜厚、バックゲート絶縁膜の膜厚、ゲート絶縁膜の膜厚、ゲート長およびチャネルの不純物濃度は、図５Ｂに示す第１の実施形態のシミュレーションにおけるそれらと同様でよい。
【０２１０】
ラインＬ５は、プレートＰＴのＰ型不純物濃度が１×１０１９ｃｍ−３である従来例の結果を示す。このようにプレートのＰ型不純物濃度が高い場合、支持基板の表面に反転層が形成されない。シミュレーションの結果、プレート電圧が−１．５Ｖのとき、ΔＶｔｈは最大０．８５３Ｖである。
【０２１１】
一方、ラインＬ６は、プレートＰＴのＰ型不純物濃度が１×１０１９ｃｍ−３である、第１２の実施形態に従ったメモリセルＭＣのシミュレーション結果を示す。このメモリセルＭＣは、ソースＳと支持基板ＳＵＢとを接続する第１の半導体膜１１を有する。側壁絶縁膜１２０が第１の半導体膜１１とプレートＰＴとの間を分離している。ドレインＤの下には、キャップ酸化膜１１９が設けられており、これにより、ドレインは、プレートＰＴから分離されている。シミュレーションの結果、プレート電圧が−２Ｖのとき、ΔＶｔｈは最大０．９０９Ｖであった。
【０２１２】
ラインＬ７は、プレートＰＴのＮ型不純物濃度が８×１０１７ｃｍ−３である従来例の結果を示す。このようにプレートのＮ型不純物濃度である場合、支持基板ＳＵＢの表面が蓄積状態となるので、このＮ型不純物濃度が低くても、閾値電圧差ΔＶｔｈの劣化は生じない。この構造では、プレート電圧が−２．８Ｖのとき、ΔＶｔｈは最大０．９０８Ｖである。これに対し、図３５に示す第５の実施形態のように、Ｐ型分離層９８を介してソース層Ｓを支持基板ＳＵＢに接続した構造では、閾値電圧差ΔＶｔｈは最大値０．９６９Ｖとなった。
【０２１３】
ラインＬ８は、Ｎ型プレートＰＴを有する第１２の実施形態に従ったメモリセルＭＣのシミュレーション結果を示す。プレートＰＴのＮ型不純物濃度は８×１０１７ｃｍ−３である。このメモリセルＭＣは、ソースＳと支持基板ＳＵＢとを接続する第１の半導体膜１１を有する。側壁絶縁膜１２０が第１の半導体膜１１とＮ型プレートＰＴとの間を分離している。ドレインＤの下には、キャップ酸化膜１１９が設けられており、これにより、ドレインは、Ｎ型プレートＰＴから分離されている。シミュレーションの結果、プレート電圧が−４Ｖのとき、閾値電圧差ΔＶｔｈは最大値０．９６７Ｖとなった。
【０２１４】
なお、N型プレートの計算においては、図５Ｃに示す書込み時のワード線電圧を２Ｖとした。データ“０”の閾値電圧が１．７Ｖ以上と高いが、データの読出し／書込みには差し支えない。
【０２１５】
（第１３の実施形態）
図１００（Ａ）および図１００（Ｂ）は、本発明に係る第１３の実施形態に従ったＦＢＣメモリ装置の断面図である。第１３の実施形態では、プレートＰＴがバックゲート絶縁膜ＢＧＩ、シリコン酸化膜１０６および側壁絶縁膜１２０によって取り囲まれるように構成されている。ただし、プレートＰＴの一部は、第１の半導体膜１１とＰＮ接合によって分離されている。プレートＰＴは、ボディＢ直下の部分がＮ型半導体で構成されている。プレートＰＴ表面のＮ型半導体とソース層Ｓとを分離するために、第１の半導体層１１の側面に側壁絶縁膜１２０を有する。バックゲート絶縁膜ＢＧＩ、シリコン酸化膜１０６および側壁絶縁膜１２０は同一材料からなる。ソース層Ｓは、第１の半導体膜１１に接続されている。第１の半導体膜１１は、ソース層ＳをＰ型ウェル（支持基板ＳＵＢ）に接続するコネクタとして機能する。
【０２１６】
図１００（Ｂ）は、Ｐウェルコンタクト領域の断面図である。ＰウェルコンタクトＰＷＣは、支持基板ＳＵＢに形成されたＰ型ウェルに電位を与えるために設けられている。Ｐ型ウェルには、ソース層Ｓよりも低い電位が与えられる。これにより、メモリセルの各ソース層Ｓと第１の半導体膜１１との間に形成されたＰＮ接合に逆バイアスが与えられる。
【０２１７】
図１０１および図１０２は、プレート線コンタクトＰＬＣの領域の断面図である。プレート線コンタクトＰＬＣは、プレートＰＴに電位を与えるために設けられている。プレートＰＴの電位は、Ｐ型ウェルの電位と同じ電位であってもよく、また、Ｐ型ウェルの電位よりも高くてもよい。
【０２１８】
図１０３（Ａ）から図１０９（Ｂ）は、第１３の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。まず、第１０の実施形態の製造方法と同様に、ＳＯＩ基板９９を用意し、ＳＯＩ層１０２上にシリコン酸化膜１０３およびシリコン窒化膜１０４を形成する。次に、トレンチ１２１がソース層Ｓの形成領域に形成される。このとき、ソース領域のシリコン窒化膜１０４、シリコン酸化膜１０３およびＳＯＩ層１０２をＲＩＥでエッチングし、さらに、ＢＯＸ層１０１の上部も除去する。これにより、トレンチ１２１は、シリコン窒化膜１０４、シリコン酸化膜１０３およびＳＯＩ層１０２を貫通し、さらに、ＢＯＸ層１０１の途中まで形成される。
【０２１９】
次に、図１０４（Ａ）および図１０４（Ｂ）に示すように、トレンチ１２１の側面にＳｉＮスペーサ１０５を形成する。次に、トレンチ１２１を用いて、ＢＯＸ層１０１を等方的にエッチングする。これにより、ボディＢの形成領域の下に空洞１１７が形成される。
【０２２０】
次に、図１０５（Ａ）および図１０５（Ｂ）に示すように、ＣＶＤ法を用いて、シリコン酸化膜２００を空洞１１７の内面に堆積する。シリコン酸化膜２００の膜厚は、例えば、約８ｎｍである。シリコン酸化膜２００は、バックゲート絶縁膜ＢＧＩ、側壁絶縁膜１２０、シリコン酸化膜１０６になる。
【０２２１】
次に、図１０６（Ａ）および図１０６（Ｂ）に示すように、第１０の実施形態と同様に、選択エピタキシャルシリコン層１０７を形成する。次に、図１０７（Ａ）および図１０７（Ｂ）に示すように、Ｎ型ポリシリコン２０１を堆積する。Ｎ型ポリシリコン２０１は、例えば、リンドープトポリシリコンあるいは砒素ドープトポリシリコン等である。
【０２２２】
次に、Ｎ型ポリシリコン２０１の表面の高さがバックゲート酸化膜ＢＧＩの高さよりも低くなるように、Ｎ型ポリシリコン２０１をエッチバックする。次に、トレンチ１２１の側面に堆積されたシリコン酸化膜１０６およびスペーサ１０５を除去することによって、図１０８（Ａ）および図１０８（Ｂ）に示すように、ＳＯＩ層１０２の側面を露出させる。
【０２２３】
次に、第８の実施形態と同様に、シリコン層１０８を形成する。これにより、図１０９（Ａ）および図１０９（Ｂ）に示すように、ＳＯＩ層１０２と選択エピシリコン層１０７が接続される。
【０２２４】
その後、図１９〜図２１を参照して説明したように、ゲート絶縁膜、ゲート電極、シリサイド、層間絶縁膜、コンタクトプラグ、ビット線等を形成することによって、図１００（Ａ）および図１００（Ｂ）に示したＦＢＣメモリ装置が完成する。
【０２２５】
（第１４の実施形態）
図１１０（Ａ）および図１１０（Ｂ）は、本発明に係る第１４の実施形態に従ったＦＢＣメモリ装置の断面図である。第１４の実施形態では、ボディＢの直下にあるプレートＰＴの表面がＰ型半導体である。プレートＰＴのＰ型不純物濃度は、ＦＢＣメモリの閾値電圧差ΔＶｔｈを増大させるために、１０１９ｃｍ−３以上の濃度とする。
【０２２６】
Ｎ型のソース層Ｓはコネクタ層１１に接続されている。ソース層ＳのＮ型不純物濃度は１０２０ｃｍ−３以上である。高濃度Ｐ型領域のプレートＰＴと高濃度Ｎ型領域のソース層Ｓとが直接接続しないように側壁絶縁膜１２０が形成されている。第１４の実施形態では、側壁絶縁膜１２０はバックゲート絶縁膜ＢＧＩとは異なる材料からなる。第１の半導体層１１のＰ型不純物濃度は、約１０１８ｃｍ−３以下である。第１の半導体層１１は、ソース層ＳとＰ型ウェルとのコネクタとして機能する。このように、第１の半導体層１１の不純物濃度をプレートＰＴのそれよりも低くすることによって、ソース層ＳとＰ型ウェルとの間のＰＮ接合のおけるリーク電流の増大を抑制することができる。即ち、第１４の実施形態によれば、メモリセルの閾値電圧差ΔＶｔｈを増大させつつ、ソース−支持基板間のリーク電流を抑制することができる。
【０２２７】
図１１１(Ａ)から図１１４（Ｂ）は、第１４の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図である。まず、第１０の実施形態の製造方法と同様に、ＳＯＩ基板９９を用意し、ＳＯＩ層１０２上にシリコン酸化膜１０３およびシリコン窒化膜１０４を形成する。次に、ソース領域のシリコン窒化膜１０４、シリコン酸化膜１０３およびＳＯＩ層１０２をＲＩＥでエッチングする。これにより、トレンチ１２１がソース層Ｓの形成領域に形成される。このとき、トレンチ１２１の幅は、スペーサ（図示せず）を用いて、フォトリソグラフィの最小線幅よりも狭く形成される。さらに、ＢＯＸ層１０１の上部を等方的にエッチングする。これにより、トレンチ１２２は、シリコン窒化膜１０４、シリコン酸化膜１０３およびＳＯＩ層１０２を貫通し、さらに、ＢＯＸ層１０１の途中まで形成される。
【０２２８】
次に、図１１２（Ａ）および図１１２（Ｂ）に示すように、トレンチ１２１の側面にＳｉＮスペーサ１０５を形成する。次に、トレンチ１２１を用いて、ＢＯＸ層１０１を等方的にエッチングする。これにより、空洞１１７がボディＢの形成領域の下に形成される。
【０２２９】
次に、熱酸化により、シリコン酸化膜１０６およびバックゲート絶縁膜ＢＧＩを空洞１１７の内面に形成する。シリコン酸化膜１０６の膜厚は、約８ｎｍである。
【０２３０】
次に、図１１３（Ａ）および図１１３（Ｂ）に示すように、第１０の実施形態と同様に、選択エピタキシャルシリコン層１０７および３００を形成する。シリコン層１０７は、不純物が導入されていないアンドープトシリコンであり、シリコン層３００は、１０１９ｃｍ−３以上の濃度のボロンが導入されたドープトシリコンである。さらに、シリコン層３００の表面の高さがバックゲート絶縁膜ＢＧＩの高さよりも低いレベルになるように、シリコン層３００をエッチバックする。
【０２３１】
次に、ＳＯＩ層１０２の側面に形成されたバックゲート絶縁膜１０６およびＳｉＮスペーサ１０５を除去する。第８の実施形態と同様に、シリコン層１０８を形成する。これにより、図１１４（Ａ）および図１１４（Ｂ）に示すように、ＳＯＩ層１０２とシリコン層１０７とが接続される。
【０２３２】
その後、図１９〜図２１を参照して説明したように、ＳＴＩ、ゲート絶縁膜、ゲート電極、シリサイド、層間絶縁膜、コンタクトプラグ、ビット線等を形成することによって、図１１０（Ａ）および図１１０（Ｂ）に示したＦＢＣメモリ装置が完成する。
【図面の簡単な説明】
【０２３３】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の平面図。
【図２】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の平面図。
【図３】図１の３−３線に沿った断面図。
【図４】図２の４−４線に沿った断面図。
【図５Ａ】図１の５−５線に沿ったソース層Ｓ部分の断面図。
【図５Ｂ】データを読出し動作における閾値電圧とプレート電圧との関係をシミュレーションした結果グラフ。
【図５Ｃ】シミュレーションに用いた入力波形。
【図６】図１の６−６線に沿ったゲート電極Ｇおよびボディ領域Ｂ部分の断面図。
【図７】メモリセル領域、その周辺に設けられたプレート線コンタクトＰＬＣ、並びに、ロジック回路領域の平面図。
【図８】図７の８−８線に沿った断面図。
【図９】第１の実施形態によるＦＢＣメモリ装置の製造方法を示す平面図。
【図１０】図９に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１１】図１０に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１２】図１１に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１３】図１２に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１４】図１３に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１５】図１４に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図１６】図１５（Ａ）の１６−１６線に沿った断面図。
【図１７】図１５（Ａ）の１７−１７線に沿った断面図。
【図１８】図１５（Ｂ）の１８−１８線に沿った断面図。
【図１９】図１５に続く、ＦＢＣメモリ装置の製造方法を示す平面図。
【図２０】図１９に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図２１】図２０に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図２２】本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の断面図。
【図２３】本発明に係る第３の実施形態に従ったＦＢＣメモリ装置の平面図。
【図２４】図２３の２４−２４線に沿った断面図
【図２５】本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の断面図。
【図２６】本発明に係る第４の実施形態に従ったＦＢＣメモリ装置の製造方法を示す断面図。
【図２７】図２６に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図２８】図２７に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図２９】図２８に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図３０】図２９に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図３１】第４の実施形態の変形例によるＦＢＣメモリ装置の製造方法を示す断面図。
【図３２】図３１に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図３３】図３２に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図３４】図３３に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図３５】本発明に係る第５の実施形態に従ったＦＢＣメモリ装置の断面図。
【図３６】メモリセル領域およびロジック回路領域の断面図。
【図３７】第５の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図３８】図３７に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図３９】本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の平面図である。
【図４０】図３９の４０−４０線に沿った断面図。
【図４１】本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の断面図。
【図４２】本発明に係る第６の実施形態に従ったＦＢＣメモリ装置の平面図。
【図４３】図４２（Ａ）の４２−４２線に沿った断面図。
【図４４】図４２（Ａ）の４３−４３線に沿ったソース層Ｓの形成領域の断面図。
【図４５】図４２（Ａ）の４４−４４線に沿ったボディ領域Ｂの形成領域の断面図。
【図４６】図４２（Ｂ）の４５−４５線に沿ったロジック回路領域の断面図。
【図４７】本発明に係る第７の実施形態に従ったＦＢＣメモリ装置の断面図。
【図４８】第７の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図４９】図４８に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図５０】図４９に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図５１】図５０に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図５２】境界Ｂ２の近傍の断面図。
【図５３】本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の平面図。
【図５４】図５３の５４−５４線に沿った断面図。
【図５５】本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の断面図。
【図５６】本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の断面図。
【図５７】本発明に係る第８の実施形態に従ったＦＢＣメモリ装置の断面図。
【図５８】第８の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図５９】図５８に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６０】図５９に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６１】本発明に係る第９の実施形態に従ったＦＢＣメモリ装置の平面図。
【図６２】本発明に係る第９の実施形態に従ったＦＢＣメモリ装置の断面図。
【図６３】本発明に係る第９の実施形態に従ったＦＢＣメモリ装置の断面図。
【図６４】第９の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図６５】図６４に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６６】図６５に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図６７】本発明に係る第９の実施形態の第１の変形例に従ったＦＢＣメモリ装置の断面図。
【図６８】第９の実施形態の第１の変形例によるＦＢＣメモリ装置の製造方法を示す断面図。
【図６９】図６８に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図７０】本発明に係る第９の実施形態の第２の変形例に従ったＦＢＣメモリ装置の断面図。
【図７１】本発明に係る第１０の実施形態に従ったＦＢＣメモリ装置の平面図。
【図７２】本発明に係る第１０の実施形態に従ったＦＢＣメモリ装置の断面図。
【図７３】本発明に係る第１０の実施形態に従ったＦＢＣメモリ装置の断面図。
【図７４】本発明に係る第１０の実施形態に従ったＦＢＣメモリ装置の断面図。
【図７５】本発明に係る第１０の実施形態に従ったＦＢＣメモリ装置の断面図。
【図７６】第１０の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図７７】図７６に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図７８】図７７に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図７９】図７８に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図８０】図７９に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図８１】図８０に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図８２】図８１に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図８３】図８２に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図８４】本発明に係る第１１の実施形態に従ったＦＢＣメモリ装置の平面図。
【図８５】本発明に係る第１１の実施形態に従ったＦＢＣメモリ装置の断面図。
【図８６】第１１の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図８７】図８６に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図８８】図８７に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図８９】図８８に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９０】図８９に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９１】図９０に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９２】図９１に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９３】図９２に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９４】本発明に係る第１２の実施形態に従ったＦＢＣメモリ装置の断面図。
【図９５】第１２の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図９６】図９５に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９７】図９６に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９８】図９７に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図９９】データを読出し動作における閾値電圧とプレート電圧との関係をシミュレーションした結果を示すグラフ。
【図１００】本発明に係る第１３の実施形態に従ったＦＢＣメモリ装置の断面図。
【図１０１】本発明に係る第１３の実施形態に従ったＦＢＣメモリ装置の断面図。
【図１０２】本発明に係る第１３の実施形態に従ったＦＢＣメモリ装置の断面図。
【図１０３】第１３の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図１０４】図１０３に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１０５】図１０４に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１０６】図１０５に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１０７】図１０６に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１０８】図１０７に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１０９】図１０８に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１１０】本発明に係る第１４の実施形態に従ったＦＢＣメモリ装置の断面図。
【図１１１】第１４の実施形態によるＦＢＣメモリ装置の製造方法を示す断面図。
【図１１２】図１１１に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１１３】図１１２に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【図１１４】図１１３に続く、ＦＢＣメモリ装置の製造方法を示す断面図。
【符号の説明】
【０２３４】
ＳＵＢ…支持基板
ＢＧＩ…バックゲート絶縁膜
Ｄ…ドレイン層
Ｓ…ソース層
Ｂ…ボディ領域
１１…第１の半導体膜
１２…第２の半導体膜
ＧＩ…ゲート絶縁膜
Ｇ…ゲート電極
ＢＬ…ビット線
ＳＬ…ソース線
ＢＬＣ…ビット線コンタクト
ＳＬＣ…ソース線コンタクト
ＲＥＣ…再結合中心
【図１】
2007266569.tif 000003
【図２】
2007266569.tif 000004
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
2007266569.tif 000011
【図８】
2007266569.tif 000012
【図９】
2007266569.tif 000013
【図１０】
2007266569.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2007266569.tif 000021
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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