(57)【要約】【課題】  絶縁ゲート型トランジスタを有する半導体素子を備えた半導体装置の信頼性を向上させることのできる技術を提供する。【解決手段】  半導体基板１と、半導体基板１の主面に形成され、絶縁ゲート型トランジスタを有するメモリセルＭＣと、メモリセルＭＣ上に形成された絶縁膜１４と、メモリセルＭＣと電気的に接続され、絶縁膜１４上に形成された金属配線２１と、絶縁膜１４および金属配線２１を覆うように形成された絶縁膜２２とを有する。絶縁膜１４は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成され、絶縁ゲート型トランジスタを有する半導体素子と、
前記半導体素子上に形成された第１絶縁膜と、
前記半導体素子と電気的に接続され、前記第１絶縁膜上に形成された金属配線と、
前記第１絶縁膜および前記金属配線を覆うように形成された第２絶縁膜とを有する半導体装置であって、
前記第１絶縁膜は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１絶縁膜の屈折率が、１．４５乃至１．７０の範囲内であり、
前記第１絶縁膜の厚さが、１００ｎｍ以上であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１絶縁膜は、
ＳｉＨ４ガスまたはＴＥＯＳガスと、Ｎ２Ｏを主成分とするガスとを用いたプラズマＣＶＤ法または高密度プラズマＣＶＤ法により形成され、
前記第２絶縁膜に含まれる水素を捕獲するＳｉダングリングボンドを有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体素子は、電気的に書換え可能な不揮発性メモリ素子であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、絶縁ゲート型トランジスタを有する半導体素子を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の１つであるフラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大している。
【０００３】
ＡＮＤ型フラッシュメモリは、アシストゲートがメモリセル間のアイソレーション機能、すなわちメモリセル間の干渉を防ぐ機能を有していることから、メモリアレイ領域内に素子分離領域を形成しなくともよく、互いに隣接するメモリセル同士の間隔を縮小して高集積化を図ることができるので大容量化に適している。
【０００４】
特許文献１には、半導体素子の上層に形成された絶縁膜を有する半導体装置において、素子特性の経時変化の抑制のために、前記絶縁膜としてＳｉ（シリコン）が過剰な酸化膜を形成し、前記酸化膜中のＳｉダングリングボンドに水素を捕獲させる技術が開示されている。
【０００５】
特許文献２には、浮遊ゲート（フローティングゲート、絶縁ゲート）を有するフラッシュメモリにおいて、データ保持特性の向上のために、記憶素子の上層に窒素を添加した酸化シリコン膜、もしくはＡｌ（アルミニウム）を添加した酸化シリコン膜を堆積させる技術が開示されている。
【特許文献１】特開平６−１３２５４２号公報
【特許文献２】特開２００３−２９７９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、半導体装置の１つである、電気的に書換え可能な不揮発性メモリ素子を備えたフラッシュメモリについて検討している。図７は、本発明者が検討した半導体装置を模式的に示す要部断面図である。図８は、図７のＸ−Ｘ線の本発明者が検討した半導体装置を模式的に示す要部断面図である。
【０００７】
本発明者が検討した半導体装置であるフラッシュメモリは、例えば４Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリである。このフラッシュメモリのメモリセルＭＣは、ｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、単に基板という）１の主面に形成されている。基板１の内部にはｎ型埋込み層２が形成されており、ｎ型埋込み層２の上部には、ｐ型ウェル３が形成されている。ｎ型埋込み層２は、各メモリマットのｐ型ウェル３と基板１とを電気的に分離し、各メモリマットのｐ型ウェル３に所定の電位を供給するために形成されている。なお、メモリマット領域のｐ型ウェル３には、図７および図８に示すｘ方向およびこれと直交するｙ方向に沿って複数のメモリセルＭＣがマトリクス状に配置される。
【０００８】
メモリセルＭＣは、ｐ型ウェル３の表面に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたアシストゲート５と、隣接アシストゲート５間の基板１上に形成されたフローティングゲート７と、フローティングゲート７上に形成された例えばＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）からなる絶縁膜９と、絶縁膜９上に形成されたコントロールゲート１０とを有するゲート絶縁形の電界効果トランジスタによって構成されている。また、アシストゲート５とフローティングゲート７との間には、例えば酸化シリコン膜からなる絶縁膜８が形成されている。
【０００９】
例えば、ゲート絶縁膜４は、膜厚が９ｎｍ程度の酸化シリコン膜または酸窒化シリコン膜からなる。また、アシストゲート５は、膜厚が９ｎｍ程度、幅（ゲート長）が４０ｎｍ程度のｎ型多結晶シリコン膜からなり、ｙ方向に隣接する複数のメモリセルＭＣのそれぞれのアシストゲート５は、互いに接続されて一体となっている。なお、ｘ方向に隣接するアシストゲート５間のピッチは１８０ｎｍ程度である。
【００１０】
また、コントロールゲート１０の膜厚は、最も厚い箇所（絶縁膜９の上部）で２５０ｎｍ程度である。メモリマット領域のｘ方向に隣接する複数のメモリセルＭＣのそれぞれのコントロールゲート１０は、互いに接続されて一体となり、ｘ方向に延在する１本のワード線を構成している。コントロールゲート１０は、ｎ型多結晶シリコン膜上にタングステンシリサイド（ＷＳｉｘ）などのシリサイド膜を積層したポリサイド膜で構成することもできる。
【００１１】
また、絶縁膜９は、例えば膜厚６ｎｍ程度の酸化シリコン膜、例えば膜厚１０ｎｍ程度の窒化シリコン膜および例えば膜厚６ｎｍ程度の酸化シリコン膜をこの順に積層した３層の絶縁膜で構成されている。
【００１２】
コントロールゲート１０上には、コントロールゲート１０を覆うように形成された例えば酸化シリコンからなる絶縁膜１１が形成されている。この絶縁膜１１上には、例えばＡｌ（アルミニウム）などの金属配線２１が形成されている。この金属配線２１は、各メモリセルＭＣのアシストゲート５へコンタクトホール１２に形成されたプラグ１３を介して電気的に接続されている。
【００１３】
隣接した金属配線２１間を埋込み、絶縁膜１１および金属配線２１を覆うように、例えば酸化シリコン膜からなる絶縁膜２２が形成されている。この酸化シリコン膜からなる絶縁膜２２は、例えば、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate：Ｓｉ（ＯＣ２Ｈ５）４）ガスを用いたＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition：高密度プラズマＣＶＤ）法により、例えば３００℃乃至４００℃程度の成膜温度で形成される。
【００１４】
また、絶縁膜２２上には、金属配線２１により生じた絶縁膜２２の段差を平坦化するために、絶縁膜２３が形成されている。この絶縁膜２３は、絶縁膜２２を形成するのと同様に、例えば、ＴＥＯＳガスを用いたＰ−ＣＶＤ（Plasma-Chemical Vapor Deposition：プラズマＣＶＤ）法により、例えば３００℃乃至４００℃程度の成膜温度で形成される。
【００１５】
メモリマット領域のｙ方向の両端部のｐ型ウェル３には、ｎ＋型拡散層１５が形成されている。ここで、図８は、メモリマット領域のｙ方向の両端部のうちの１つのｎ＋型拡散層１５が、アシストゲート５の一端部の下部に形成されている。符号１６は、アシストゲート５に正の電圧を印加した時に、その下部のｐ型ウェル３の表面（チャネル領域）に形成されるｎ型の反転層を示している。
【００１６】
ここで、本発明者が検討した半導体装置において、メモリセルＭＣを構成する電界効果トランジスタは、非動作時にはソース、ドレインが存在しない。しかし、メモリセルＭＣの動作時にアシストゲート５に正の電圧を印加した時に、アシストゲート５の下部のｐ型ウェル３の表面（チャネル領域）に形成されるｎ型の反転層１６がソースまたはドレインとして機能する。この反転層１６は、ｙ方向に延在するアシストゲート５に沿って形成され、ビット線として機能する。すなわち、反転層１６は、メモリセルＭＣのソース領域およびドレイン領域を接続するローカルソース線およびローカルデータ線を構成している。
【００１７】
このように、メモリセルＭＣの動作時にアシストゲート５の下部に形成される反転層１６をビット線として利用することにより、メモリマット領域内にビット線形成領域を確保しなくともよいので、メモリセルＭＣ同士の間隔を縮小して高集積化を図ることができる。
【００１８】
図示はしないが、本実施の形態のフラッシュメモリは、メモリマット領域の周囲、すなわち互いに隣接するメモリマット領域の間に素子分離領域が形成されている。この素子分離領域は、基板１に形成された溝の内部に酸化シリコン膜を埋め込んだＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）とよばれる公知の素子分離溝によって構成されている。また、基板１上には、上記のように構成されたメモリマット領域が複数形成され、これら複数のメモリマット領域によって、４Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリのメモリアレイが構成されている。メモリアレイの周囲には、各メモリマット領域のメモリセルＭＣを駆動する周辺回路（カラムデコーダ、ロウデコーダ、カラムラッチ回路、ウェル制御回路、昇圧回路、昇圧用クロック回路、電圧クランプ回路など）が形成されているが、それらの図示は省略する。
【００１９】
選択したメモリセルにデータを書き込む場合は、ワード線に正の高電圧を印加し、アシストゲートに正の低電圧を印加する。このとき、ローカルデータ線には正の電圧を印加し、ソース領域および基板は０Ｖに保持する。これにより、アシストゲート下の基板中にチャネルが形成され、ソース領域側のフローティングゲート端部のチャネルで発生するホットエレクトロンがフローティングゲートに注入される。
【００２０】
データを消去する場合は、ワード線に負の高電圧を印加し、アシストゲート、ソース領域、ドレイン領域および基板をそれぞれ０Ｖに保持する。これにより、フローティングゲートから基板にファウラー−ノードハイム（Fowler-Nordheim）トンネル電流が流れ、フローティングゲートに蓄積された電子が放出される。
【００２１】
このような本発明者が検討した半導体装置であるフラッシュメモリに対して、例えば１０万回〜１００万回の連続的な書込み・消去を行った場合、電荷保持特性（リテンション特性）が低下する問題が生じた。
【００２２】
この電荷保持特性が低下する原因の１つとして、メモリセルＭＣのしきい値電圧Ｖｔｈが変動（シフト）することに起因することが考えられる。すなわち、メモリセルＭＣのしきい値電圧Ｖｔｈが変動する原因は、絶縁膜２２および絶縁膜２３に含まれる水素（Ｈ２あるいはＨ＋）が絶縁膜１１、絶縁膜９または絶縁膜８を通過してメモリセルＭＣまで拡散し、メモリセルＭＣ内のゲート絶縁膜４中の欠陥に捕獲されてしきい値電圧Ｖｔｈが変動したと考えることができる。
【００２３】
したがって、絶縁膜２２および絶縁膜２３を形成する際に、水素が含まれないように、Ｐ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法による成膜条件を調整することが考えられる。また、絶縁膜２２および絶縁膜２３に含まれる水素（Ｈ２あるいはＨ＋）のメモリセルＭＣまでの拡散を防止するために、メモリセルＭＣの上層をＳｉダングリングボンドなどの欠陥が多く含む絶縁膜で覆い、メモリセルＭＣへ侵入する水素（Ｈ２あるいはＨ＋）を防ぎ、しきい値電圧Ｖｔｈの変動を抑えることが有効であると考えられる。
【００２４】
ここで、上記特許文献１に記載されているように、化学量論的組成（Ｏ／Ｓｉ＝２．０）よりもＳｉを過剰に含む酸化シリコン膜（Ｓｉ過剰酸化膜）を絶縁膜２２として用いた場合、フローティングゲートのしきい値Ｖｔｈ変動の抑制効果が得られなかった。さらに、ＨＤＰ−ＣＶＤ法により、ＳｉＨ４ガスおよびＯ２ガスの成膜ガスで作成したＳｉ過剰酸化膜では、メモリセルＭＣのしきい値Ｖｔｈは抑制されずに、逆にしきい値Ｖｔｈ変動が悪化した。
【００２５】
また、上記特許文献２に記載されているように、水素を捕獲させるために窒素を添加した酸化シリコン膜を絶縁膜２２として用いた場合、水素の拡散を抑制することに有効であると考えられる。しかしながら、窒素の添加量が多い場合、窒化シリコン膜の特性が現れ、酸化シリコン膜に対し、カバレッジの低下、誘電率増加による金属配線間の線間容量の増大等の問題が発生すると考えられる。一方、窒素の添加量が微量であれば、酸化シリコン膜の特性が現れ、前述したように、メモリセルＭＣへ水素が拡散してしまうものと考えられる。
【００２６】
本発明の目的は、絶縁ゲート型トランジスタを有する半導体素子を備えた半導体装置の信頼性を向上させることのできる技術を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２９】
本発明による半導体装置は、半導体基板と、前記半導体基板の主面に形成され、絶縁ゲート型トランジスタを有する半導体素子と、前記半導体素子上に形成された第１絶縁膜と、前記半導体素子と電気的に接続され、前記第１絶縁膜上に形成された金属配線と、前記第１絶縁膜および前記金属配線を覆うように形成された第２絶縁膜とを有する。前記第１絶縁膜は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜である。
【発明の効果】
【００３０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３１】
絶縁ゲート型トランジスタを有する半導体素子を備えた半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
本発明の実施の形態１では、電気的に書換え可能な不揮発性メモリ素子（絶縁ゲート型トランジスタを有する半導体素子）を備えたフラッシュメモリ（半導体装置）について図１〜図４により説明する。
【００３４】
図１は、本実施の形態１における半導体装置を模式的に示す要部断面図である。図２は、図１のＸ−Ｘ線の本実施の形態１における半導体装置を模式的に示す要部断面図である。以下に、本実施の形態１のフラッシュメモリの構造について説明する。
【００３５】
図１および図２に示すように、フラッシュメモリは、例えば４Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリである。このフラッシュメモリのメモリセルＭＣは、ｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、単に基板という）１の主面に形成されている。基板１の内部にはｎ型埋込み層２が形成されており、ｎ型埋込み層２の上部には、ｐ型ウェル３が形成されている。ｎ型埋込み層２は、各メモリマットのｐ型ウェル３と基板１とを電気的に分離し、各メモリマットのｐ型ウェル３に所定の電位を供給するために形成されている。なお、メモリマット領域のｐ型ウェル３には、図１および図２に示すｘ方向およびこれと直交するｙ方向に沿って複数のメモリセルＭＣがマトリクス状に配置される。
【００３６】
メモリセルＭＣのそれぞれは、ｐ型ウェル３の表面に形成されたゲート絶縁膜４と、ゲート絶縁膜４上に形成されたアシストゲート５と、隣接アシストゲート５間の基板１上に形成されたフローティングゲート７と、フローティングゲート７上に形成された例えばＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）からなる絶縁膜９と、絶縁膜９上に形成されたコントロールゲート１０とを有するゲート絶縁形のトランジスタによって構成されている。また、アシストゲート５の上部には、例えば窒化シリコン（ＳｉＮ）膜からなる絶縁膜（図示せず）が形成されている。また、アシストゲート５とフローティングゲート７との間には、例えば酸化シリコン（ＳｉＯ２）膜からなる絶縁膜８が形成されている。
【００３７】
コントロールゲート１０上には、コントロールゲート１０を覆うように形成された例えば酸化シリコンからなる絶縁膜１１が形成されている。この絶縁膜１１上には、例えば厚さが２００ｎｍ程度の酸窒化シリコン（ＳｉＯＮ）膜からなる絶縁膜１４が形成されている。
【００３８】
ここで、絶縁膜１４は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内となるように形成された酸窒化シリコン膜であり、また、絶縁膜１４の屈折率は、１．４５乃至１．７０の範囲内である。この酸窒化シリコン膜からなる絶縁膜１４は、ＳｉＨ４ガスまたはＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate：Ｓｉ（ＯＣ２Ｈ５）４）ガスと、Ｎ２Ｏを主成分とするガスとを用いたＰ−ＣＶＤ（Plasma-Chemical Vapor Deposition：プラズマＣＶＤ）法またはＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition：高密度プラズマＣＶＤ）法により形成され、Ｓｉダングリングボンドを有する。例えば、絶縁膜１４に水素が拡散された場合、Ｓｉダングリングボンドにて、水素が捕獲されることとなる。また、本実施の形態では、酸窒化シリコン膜の厚さを２００ｎｍ程度の場合について説明したが、酸窒化シリコン膜の厚さが、１００ｎｍ以上であれば、有効に水素が捕獲される。
【００３９】
絶縁膜１４上には、金属配線２１が形成されている。この金属配線２１は、各メモリセルＭＣのアシストゲート５へコンタクトホール１２に形成されたプラグ１３を介して電気的に接続されている。ここで、金属配線２１として、窒化チタン（ＴｉＮ）、チタン・タングステン（ＴｉＷ）、タングステン（Ｗ）、タングステン・シリサイド（ＷＳｉ2 ）などのバリアメタルと、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕなどのアルミ合金膜とを組み合わせた構造の配線が用いられる。
【００４０】
隣接した金属配線２１間を埋込み、絶縁膜１４および金属配線２１を覆うように、例えば酸化シリコン膜からなる絶縁膜２２が形成されている。この酸化シリコン膜からなる絶縁膜２２は、例えば、シラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）を主成分ガスとして用いたＰ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法により、例えば２５０℃乃至４５０℃程度の成膜温度で形成される。
【００４１】
また、絶縁膜２２上には、金属配線２１により生じた絶縁膜２２の段差を平坦化するために、絶縁膜２３が形成されている。この絶縁膜２３は、絶縁膜２２を形成するのと同様に、例えば、シラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）を主成分ガスとして用いたＰ−ＣＶＤ法により、例えば２５０℃乃至４５０℃程度の成膜温度で形成される。
【００４２】
メモリマット領域のｙ方向の両端部のｐ型ウェル３には、ｎ＋型拡散層１５が形成されている。図２は、メモリマット領域のｙ方向の両端部のうちの１つのｎ＋型拡散層１５が、アシストゲート５の一端部の下部に形成されている。符号１６は、アシストゲート５に正の電圧を印加した時に、その下部のｐ型ウェル３の表面（チャネル領域）に形成されるｎ型の反転層を示している。
【００４３】
ここで、本実施の形態１のフラッシュメモリにおいて、メモリセルＭＣを構成する電界効果トランジスタは、非動作時にはソース、ドレインが存在しない。しかし、メモリセルＭＣの動作時にアシストゲート５に正の電圧を印加した時に、アシストゲート５の下部のｐ型ウェル３の表面（チャネル領域）に形成されるｎ型の反転層１６がソースまたはドレインとして機能する。この反転層１６は、ｙ方向に延在するアシストゲート５に沿って形成され、ビット線として機能する。すなわち、メモリセルＭＣのソース領域およびドレイン領域を接続するローカルソース線およびローカルデータ線を構成している。
【００４４】
このように、メモリセルＭＣの動作時にアシストゲート５の下部に形成される反転層１６をビット線として利用することにより、メモリマット領域内にビット線形成領域を確保しなくともよいので、メモリセルＭＣ同士の間隔を縮小して高集積化を図ることができる。
【００４５】
図示はしないが、本実施の形態のフラッシュメモリは、メモリマット領域の周囲、すなわち互いに隣接するメモリマット領域の間に素子分離領域が形成されている。この素子分離領域は、基板１に形成された溝の内部に酸化シリコン膜を埋め込んだＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）とよばれる公知の素子分離溝によって構成されている。また、基板１上には、上記のように構成されたメモリマット領域が複数形成され、これら複数のメモリマット領域によって、４Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリのメモリアレイが構成されている。メモリアレイの周囲には、各メモリマット領域のメモリセルＭＣを駆動する周辺回路（カラムデコーダ、ロウデコーダ、カラムラッチ回路、ウェル制御回路、昇圧回路、昇圧用クロック回路、電圧クランプ回路など）が形成されているが、それらの図示は省略する。
【００４６】
選択したメモリセルにデータを書き込む場合は、ワード線に正の高電圧を印加し、アシストゲートに正の低電圧を印加する。このとき、ローカルデータ線には正の電圧を印加し、ソース領域および基板は０Ｖに保持する。これにより、アシストゲート下の基板中にチャネルが形成され、ソース領域側のフローティングゲート端部のチャネルで発生するホットエレクトロンがフローティングゲートに注入される。
【００４７】
また、データを消去する場合は、ワード線に負の高電圧を印加し、アシストゲート、ソース領域、ドレイン領域および基板をそれぞれ０Ｖに保持する。これにより、フローティングゲートから基板にファウラー−ノードハイム（Fowler-Nordheim）トンネル電流が流れ、フローティングゲートに蓄積された電子が放出される。
【００４８】
このようなフラッシュメモリに対して、例えば１０万回〜１００万回の連続的な書込み・消去を行った場合、電荷保持特性（リテンション特性）を維持することができた。これは、メモリセルＭＣの書込み・消去時のしきい値電圧Ｖｔｈの経時劣化を抑制することができたからと考えられる。すなわち、メモリセルＭＣと金属配線層部の絶縁膜１４に、窒素含有量が１ａｔｍ％乃至１５ａｔｍ％の範囲内の酸窒化シリコン膜を形成することにより、水素（Ｈ２あるいはＨ＋）が含まれている絶縁膜２２および絶縁膜２３から侵入する水素を捕獲させ、しきい値電圧Ｖｔｈの変動を抑えることができる。
【００４９】
また、電荷保持特性（リテンション特性）を維持することができたので、絶縁ゲート型トランジスタを有する半導体素子を備えた半導体装置であるフラッシュメモリの信頼性を向上することができる。
【００５０】
前述のように、不揮発性メモリ素子（半導体素子）からなるメモリセルＭＣ上に、例えば窒素含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜からなる絶縁膜１４（第１絶縁膜）を設けることにより、第１絶縁膜の上層、例えば水素を含む酸化シリコン膜からなる絶縁膜２２（第２絶縁膜）から侵入してくる水素を捕獲し、メモリセルＭＣ内への水素の拡散を防止することができる。したがって、メモリセルＭＣの書込み・消去時におけるしきい値Ｖｔｈの経時劣化を抑制でき、不揮発性メモリ素子を備えたフラッシュメモリ（半導体装置）の寿命を向上することができる。
【００５１】
ここで、窒素含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜からなる絶縁膜１４が水素を捕獲する理由は、当該酸窒化シリコン膜中で構成される局所的なＯ−Ｓｉ−ＮのネットワークのＳｉダングリングボンドが最も水素を捕獲しやすく、かつ、放出しにくいからであると考えられる。例えば、Ｏ−Ｓｉ−ＯもしくはＮ−Ｓｉ−Ｎｉのネットワークで構成されたＳｉダングリングボンドは、水素を捕獲して終端されていても、Ｓｉ−Ｈ結合エネルギーが小さいため放出しやすく膜中に拡散しやすい。また、Ｐ−ＣＶＤ法で形成したＳｉＨ４（またはＴＥＯＳ）／Ｏ２系の酸化シリコン膜や、ＳｉＨ４／ＮＨ３系の窒化シリコン膜の膜中には、水素が多く、脱ガス量も多いことからも裏付けられる。
【００５２】
図３および図４は、本発明の実施の形態１における製造工程中の半導体装置を模式的に示す要部断面図である。この図３および図４は、図２と同様の方向における半導体装置を模式的に示す要部断面図である。以下に、本実施の形態１のフラッシュメモリの製造方法について説明する。なお、半導体素子である不揮発性メモリ素子からなるメモリセルＭＣが形成されてからが本発明のポイントであるので、メモリセルＭＣが形成された後から説明する。
【００５３】
図３に示すように、公知の技術を用いて、基板１の主面に絶縁ゲート型トランジスタを有する半導体素子である不揮発性メモリ素子であるメモリセルＭＣを複数形成する。次いで、隣接するメモリセルＭＣ間を埋め込むように、例えば酸化シリコン膜からなる絶縁膜１１を形成する。この酸化シリコン膜からなる絶縁膜１１は、例えばリン（Ｐ）やボロン（Ｂ）を添加したＰＳＧ（Phospho Silicate Glass）、ＢＰＳＧ（Boro Phospho Silicate Glass）膜を常圧ＣＶＤ法や減圧ＣＶＤ法を用いて堆積した後に、例えば８００℃乃至９００℃程度の熱処理を加えて、平坦な絶縁膜として形成される。
【００５４】
続いて、図４に示すように、絶縁膜１１上に、例えば酸窒化シリコン膜からなる絶縁膜１４を形成した後、各メモリセルＭＣのアシストゲート５の一端部を露出するコンタクトホール１２を形成する。
【００５５】
ここで、絶縁膜１４は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内となるように形成された酸窒化シリコン膜であり、また、絶縁膜１４の屈折率は、１．４５乃至１．７０の範囲内である。この酸窒化シリコン膜からなる絶縁膜１４は、ＳｉＨ４ガスまたはＴＥＯＳガスと、Ｎ２Ｏを主成分とするガスとを用いたＰ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法により形成され、Ｓｉダングリングボンドを有する。
【００５６】
なお、酸化シリコン膜と、窒化シリコン膜または酸窒化シリコン膜とを交互に堆積して、窒素含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜からなる絶縁膜１４を形成しても良い。
【００５７】
次いで、コンタクトホール１２に例えばタングステン（Ｗ）を埋込み、プラグ１３を形成した後、このプラグ１３および絶縁膜１４上に、金属膜を形成し、パターニングによりアシストゲート５と電気的に接続される金属配線２１を形成する。
【００５８】
金属配線２１として、窒化チタン（ＴｉＮ）、チタン・タングステン（ＴｉＷ）、タングステン（Ｗ）、タングステン・シリサイド（ＷＳｉ2 ）などのバリアメタルと、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕなどのアルミ合金膜とを組み合わせた構造の配線が用いられる。また、隣接する金属配線２１間のピッチは、メモリセルＭＣの微細化に伴い、狭小化されることとなる。
【００５９】
次いで、Ｓｉ−ＳｉＯ2 界面やゲート絶縁膜４の欠陥（界面準位）を低減するために、通常、水素（Ｈ2 ）と、窒素（Ｎ2）やアルゴン（Ａｒ）などの不活性ガスとの混合ガス雰囲気中で、例えば４００℃乃至４５０℃、１０分乃至６０分程度の低温・熱処理を行う。このとき、雰囲気中の水素は、メモリセルＭＣ近傍まで拡散し、Ｓｉ−ＳｉＯ2 界面やゲート絶縁膜４の欠陥を水素により終端することにより、この部分の欠陥が低減される。
【００６０】
続いて、金属配線２１および絶縁膜１４を覆うように、例えば酸化シリコン膜からなる絶縁膜２２を形成した後、絶縁膜２２上に、例えば酸化シリコン膜からなる絶縁膜２３を形成し、図２に示す本発明の実施の形態１の半導体装置が得られる。
【００６１】
上記酸化シリコン膜からなる絶縁膜２２は、ピッチの狭い金属配線２１間を埋込んで形成されるように、例えば、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition：高密度プラズマＣＶＤ）法により、例えば３００℃乃至４００℃程度の成膜温度で形成される。ＨＤＰ−ＣＶＤ法は、低温で成膜が可能であり、絶縁膜２２の形成時に金属配線２１への熱的ダメージを与えることを防止することができる。また、ＨＤＰ−ＣＶＤ法は、酸化シリコン膜を形成する場合において酸素（Ｏ）とシリコン（Ｓｉ）の組成比を容易に調整でき、また、酸化シリコン膜に添加物を添加する場合において添加量を容易に調整することができる。
【００６２】
また、上記酸化シリコン膜からなる絶縁膜２３は、例えばＴＥＯＳガスを用いたＰ−ＣＶＤ法により、例えば３００℃乃至４００℃程度の成膜温度で形成される。
【００６３】
このようにＰ−ＣＶＤ法、ＨＤＰ−ＣＶＤ法により形成された酸化シリコン膜からなる絶縁膜２２および絶縁膜２３には水素が含まれていると考えられる。前述したように、本発明者が検討した半導体装置では、この水素がメモリセルＭＣまで拡散し、しきい値Ｖｔｈを変動させる原因であると考えられた。しかしながら、本発明の実施の形態１の半導体装置では、メモリセルＭＣと、絶縁膜２２および絶縁膜２３との間に、窒素含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜からなる絶縁膜１４を形成しているので、上記水素は絶縁膜１４で捕獲され、メモリセルＭＣまで拡散するのを防止することができる。
【００６４】
（実施の形態２）
絶縁ゲート型トランジスタを有する半導体素子として、前記実施の形態１では、不揮発性メモリ素子を適用した場合について説明したが、本実施の形態２では、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを適用した場合について図５により説明する。
【００６５】
図５は、本発明の実施の形態２におけるＭＯＳトランジスタＱを備えた半導体装置を模式的に示す要部断面図である。
【００６６】
図５に示すように、絶縁ゲート型トランジスタを有する半導体素子であるＭＯＳトランジスタＱは、ｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、単に基板という）１の主面に形成されている。
【００６７】
このＭＯＳトランジスタＱは、基板１の主面上に形成された例えば酸化シリコン膜からなるゲート絶縁膜３１と、ゲート絶縁膜３１上に形成された、例えばポリシリコン膜からなるゲート電極３２と、ゲート電極３２上に形成されたシリサイド膜３３と、基板１の主面近傍に形成されたソース領域またはドレイン領域となる半導体層３４とを有する。また、シリサイド膜３３上には、例えば窒化シリコン膜からなるキャップ部３５が形成されており、また、ゲート電極３２の側壁には、サイドウォール３６が形成されている。
【００６８】
また、基板１に形成された溝の内部に酸化シリコン膜を埋め込んだＳＴＩ（Shallow Trench Isolation）とよばれる公知の素子分離溝３７が形成されている。
【００６９】
また、前記実施の形態１の半導体装置（図２参照）と同様に、ＭＯＳトランジスタＱを覆うように形成された例えば酸化シリコンからなる絶縁膜１１が形成されている。この絶縁膜１１上には、例えば厚さが２００ｎｍ程度の酸窒化シリコン（ＳｉＯＮ）膜からなる絶縁膜１４が形成されている。
【００７０】
ここで、絶縁膜１４は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内となるように形成された酸窒化シリコン膜であり、また、絶縁膜１４の屈折率は、１．４５乃至１．７０の範囲内である。この酸窒化シリコン膜からなる絶縁膜１４は、ＳｉＨ４ガスまたはＴＥＯＳガスと、Ｎ２Ｏを主成分とするガスとを用いたプラズマＣＶＤ法または高密度プラズマＣＶＤ法により形成され、Ｓｉダングリングボンドを有する。例えば、絶縁膜１４に水素が拡散された場合、Ｓｉダングリングボンドにて、水素が捕獲されることとなる。
【００７１】
絶縁膜１４上には、金属配線２１が形成されている。この金属配線２１は、ＭＯＳトランジスタＱのソース領域またはドレイン領域の半導体層３４へコンタクトホール１２に形成されたプラグ１３を介して電気的に接続されている。ここで、金属配線２１として、窒化チタン（ＴｉＮ）、チタン・タングステン（ＴｉＷ）、タングステン（Ｗ）、タングステン・シリサイド（ＷＳｉ2 ）などのバリアメタルと、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕなどのアルミ合金膜とを組み合わせた構造の配線が用いられる。
【００７２】
隣接した金属配線２１間を埋込み、絶縁膜１４および金属配線２１を覆うように、例えば酸化シリコン膜からなる絶縁膜２２が形成されている。この酸化シリコン膜からなる絶縁膜２２は、例えば、シラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）を主成分ガスとして用いたＰ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法により、例えば２５０℃乃至４５０℃程度の成膜温度で形成される。
【００７３】
また、絶縁膜２２上には、金属配線２１により生じた絶縁膜２２の段差を平坦化するために、絶縁膜２３が形成されている。この絶縁膜２３は、絶縁膜２２を形成するのと同様に、例えば、シラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）を主成分ガスとして用いたＰ−ＣＶＤ法により、例えば２５０℃乃至４５０℃程度の成膜温度で形成される。
【００７４】
このように、ＭＯＳトランジスタＱ（半導体素子）に、例えば窒素含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜からなる絶縁膜１４（第１絶縁膜）を設けることにより、第１絶縁膜の上層、例えば水素を含む酸化シリコン膜からなる絶縁膜２２（第２絶縁膜）から侵入してくる水素を捕獲し、メモリセルＭＣ内への水素の拡散を防止することができる。
【００７５】
（実施の形態３）
前記実施の形態２では、図５の半導体装置で示したように、ＭＯＳトランジスタＱ上に、酸化シリコン膜からなる絶縁膜１１および酸窒化シリコン膜からなる絶縁膜１４を形成した場合について説明したが、本実施の形態３では、絶縁膜１１を酸窒化シリコン膜から形成する場合について図６により説明する。なお、絶縁膜１１に酸窒化シリコン膜を用いる点以外は、前記実施の形態２と同様である。
【００７６】
図６は、本発明の実施の形態２におけるＭＯＳトランジスタＱを備えた半導体装置を模式的に示す要部断面図である。
【００７７】
図６に示すように、絶縁膜１１は、窒素の含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内となるように形成された酸窒化シリコン膜であり、また、絶縁膜１１の屈折率は、１．４５乃至１．７０の範囲内である。この酸窒化シリコン膜からなる絶縁膜１１は、ＳｉＨ４ガスまたはＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate：Ｓｉ（ＯＣ２Ｈ５）４）ガスと、Ｎ２Ｏを主成分とするガスとを用いたプラズマＣＶＤ法または高密度プラズマＣＶＤ法により形成され、Ｓｉダングリングボンドを有する。例えば、絶縁膜１１に水素が拡散された場合、Ｓｉダングリングボンドにて、水素が捕獲されることとなる。
【００７８】
このように、ＭＯＳトランジスタＱ（半導体素子）に、例えば窒素含有量が１ａｔｏｍ％乃至１５ａｔｏｍ％の範囲内の酸窒化シリコン膜からなる絶縁膜１１（第１絶縁膜）を設けることにより、第１絶縁膜の上層、例えば水素を含む酸化シリコン膜からなる絶縁膜２２（第２絶縁膜）から侵入してくる水素を捕獲し、メモリセルＭＣ内への水素の拡散を防止することができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８０】
例えば、前記実施の形態では、半導体基板の主面に形成された半導体素子として、不揮発性メモリ素子、またはＭＯＳトランジスタを適用した場合について説明したが、絶縁ゲート型トランジスタを有する半導体素子に適用できる。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳＲＡＭ（Static Random Access Memory）素子、ＤＲＡＭ（Dynamic Random Access Memory）素子、ＥＰＲＯＭ（Erasable Programmable Read Only Memory) 、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）からなる論理回路素子、および、混載ＬＳＩ（Large Scale Integration）などに適用できる。
【産業上の利用可能性】
【００８１】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１における半導体装置を模式的に示す要部断面図である。
【図２】図１のＸ−Ｘ線の本実施の形態１における半導体装置を模式的に示す要部断面図である。
【図３】本発明の実施の形態１における製造工程中の半導体装置を模式的に示す要部断面図である。
【図４】図３に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図５】本発明の実施の形態２における半導体装置を模式的に示す要部断面図である。
【図６】本発明の実施の形態３における半導体装置を模式的に示す要部断面図である。
【図７】本発明者が検討した半導体装置を模式的に示す要部断面図である。
【図８】図７のＸ−Ｘ線の本発明者が検討した半導体装置を模式的に示す要部断面図である。
【符号の説明】
【００８３】
１      半導体基板
２      ｎ型埋込み層
３      ｐ型ウェル
４      ゲート絶縁膜
５      アシストゲート
７      フローティングゲート
８      絶縁膜
９      絶縁膜
１０    コントロールゲート
１１    絶縁膜
１２    コンタクトホール
１３    プラグ
１４    絶縁膜
１５    ｎ＋型拡散層
１６    反転層
２１    金属配線
２２    絶縁膜
２３    絶縁膜
３１    ゲート絶縁膜
３２    ゲート電極
３３    シリサイド膜
３４    半導体層
３５    キャップ部
３６    サイドウォール
３７    素子分離溝
ＭＣ    メモリセル
Ｑ      ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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