(57)【要約】【課題】  サンプリングレートコンバータの製造コストを低減する。【解決手段】  入力データを取り込むバッファ（２０３）と、その出力データのサンプリングレートを変換するためのサンプリングレートコンバータコア（２０１）と、上記サンプリングレートコンバータコアにおけるサンプリングレート変換を制御可能なサンプリングレート変換制御部（２０２）とを設ける。上記サンプリングレート変換制御部は、上記サンプリングレートコンバータコアにおけるサンプリングレート変換に関する制御情報のテーブル（２０５）と、それを参照して、上記サンプリングレートコンバータコアにおける入力サンプリングレートを求める入力サンプリングレート演算モジュール（２０４）とを含み、上記テーブルにおける上記制御情報の書き換えを可能にする。サンプリングレート変換のためのＰＬＬ回路を不要とし、サンプリングレートコンバータの製造コスト低減を達成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
入力データを取り込むバッファと、
上記バッファの出力データのサンプリングレートを変換するためのサンプリングレートコンバータコアと、
上記サンプリングレートコンバータコアにおけるサンプリングレート変換を制御可能なサンプリングレート変換制御部と、を含むサンプリングレートコンバータであって、
上記サンプリングレート変換制御部は、上記サンプリングレートコンバータコアにおけるサンプリングレート変換に関する制御情報を格納するテーブルと、
上記テーブルを参照して、上記サンプリングレートコンバータコアにおける入力サンプリングレートを求める入力サンプリングレート演算モジュールと、を含み、
上記テーブルにおける上記制御情報の書き換えが可能にされて成るサンプリングレートコンバータ。
【請求項２】
上記テーブルにおける上記制御情報は、上記バッファの使用量との関係で設定された値とされる請求項１記載のサンプリングレートコンバータ。
【請求項３】
上記入力サンプリングレート演算モジュールは、上記バッファにおける現在の使用量に対応するサンプリングレート調整値を、上記テーブルを参照して求め、それに基づいて上記サンプリングレートコンバータコアにおける入力サンプリングレートを得る請求項２記載のサンプリングレートコンバータ。
【請求項４】
上記入力データがオーディオデータとされた請求項１記載のサンプリングレートコンバータ。
【請求項５】
入力サンプリングレート演算モジュールは、上記入力データの欠落箇所を検出した場合、上記欠落箇所の前後のデータにつてのサンプリングレートを下げる機能を含む請求項１記載のサンプリングレートコンバータ。
【請求項６】
請求項１乃至５の何れか１項記載のサンプリングコンバータを含んで一つの半導体基板に形成された半導体集積回路。
【請求項７】
入力データを取り込むバッファと、
上記バッファの出力データのサンプリングレートを変換するためのサンプリングレートコンバータコアと、
上記サンプリングレートコンバータコアにおけるサンプリングレート変換を制御可能なサンプリングレート変換制御部と、を含むサンプリングレートコンバータであって、
上記サンプリングレート変換制御部は、上記入力データの欠落箇所を検出した場合、上記欠落箇所の前後のデータにつてのサンプリングレートを下げるようにサンプリングレートコンバータコアでのサンプリングレート変換を制御するサンプリングレートコンバータ。
【請求項８】
上記欠落箇所の前後のデータは、それぞれ１フレーム分のオーディオデータとされる請求項７記載のサンプリングレートコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のサンプリングレート有する入力データを、第２のサンプリングレートを有する出力データに変換するためのサンプリングレートコンバータに関し、例えばオーディオ再生機器やディジタル放送受信器に用いられる半導体集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
ディジタルオーディオデータを非同期伝送させる際に、受信側でのサンプリング周波数のずれを吸収する方法及び装置が知られている（例えば特許文献１参照）。それによれば、受信側において、アナログ変換される前の段階で受信データを蓄積するバッファメモリ２４を備え、このバッファメモリの蓄積量を一定に保つため、その読み出し制御を受信データの蓄積量に対応して実行するようにしている。そして、上記実行手段の一つは、クロック発生回路２９が供給するサンプリング周波数に対応したクロックを、制御部３０で微調整することにより達成される。しかし、受信装置にＰＬＬ回路２２ａの開示はあるものの、サンプリングレート変換は行われない。
【０００３】
また、サンプリングレートコンバータとして、内部にＰＬＬ（フェーズ・ロックド・ループ）回路を有したものが知られている（例えば特許文献２参照）。それによれば、ＰＬＬ回路にて入力データのサンプリングレートを逓倍した信号を作り、その信号から入出力のサンプリングレートの変換比率を決定させるようにしている。
【０００４】
【特許文献１】特開２００２−２６８６６２号公報
【特許文献２】特開２００２−７７０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来技術によれば、ＰＬＬ回路の逓倍数により、吸収するジッタの精度とレンジが決定される。しかし、本願発明者の検討によれば、ＰＬＬ回路はアナログプロセスを必要とし、そのようなＰＬＬ回路を半導体集積回路に含める場合、ディジタルプロセスとアナログプロセスとが混在することになり、製造コストの上昇を余儀なくされることが見いだされた。また、ディジタル放送を受信するための装置において、受信エラーによりデータが欠落する場合があり、かかる場合には、上記データ欠落に起因して無音区間を生ずることがある。
【０００６】
本発明の目的は、サンプリングレートコンバータの製造コストを低減することにある。
【０００７】
本発明の別の目的は、受信エラーによるデータの欠落で生じた無音区間を補間可能なサンプリングレートコンバータを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、入力データを取り込むバッファと、上記バッファの出力データのサンプリングレートを変換するためのサンプリングレートコンバータコアと、上記サンプリングレートコンバータコアにおけるサンプリングレート変換を制御可能なサンプリングレート変換制御部とを設ける。上記サンプリングレート変換制御部は、上記サンプリングレートコンバータコアにおけるサンプリングレート変換に関する制御情報のテーブルと、上記テーブルを参照して、上記サンプリングレートコンバータコアにおける入力サンプリングレートを求める入力サンプリングレート演算モジュールと、を含み、上記テーブルにおける上記制御情報の書き換えが可能にされて成る。
【００１１】
上記の手段によれば、入力サンプリングレート演算モジュールは、上記テーブルを参照して、上記サンプリングレートコンバータコアにおける入力サンプリングレートを求め、上記サンプリングレートコンバータコアは、上記サンプリングレートコンバータコアによって得られた入力サンプリングレートに基づいてサンプリングレートの変換を行う。このことが、サンプリングレート変換のためのＰＬＬ回路を不要とし、サンプリングレートコンバータの製造コスト低減を達成する。
【００１２】
このとき、上記テーブルにおける上記制御情報は、上記バッファの使用量との関係で設定された値とすることができる。テーブルに書き込まれているデータを書き換えることが可能となるため、サンプリングレート変換に関する制御情報をシステムに併せて柔軟に変更することができる。
【００１３】
上記入力サンプリングレート演算モジュールは、上記バッファにおける現在の使用量に対応するサンプリングレート調整値を、上記テーブルを参照して求め、それに基づいて上記サンプリングレートコンバータコアにおける入力サンプリングレートを得るように構成することができる。
【００１４】
上記入力データをオーディオデータとすることができる。
【００１５】
上記入力サンプリングレート演算モジュールは、上記入力データの欠落箇所を検出した場合、上記欠落箇所の前後のデータにつてのサンプリングレートを下げる機能を含んで構成することができる。
【００１６】
上記構成のサンプリングコンバータは半導体集積回路として提供することができる。
【００１７】
また、入力データを取り込むバッファと、上記バッファの出力データのサンプリングレートを変換するためのサンプリングレートコンバータコアと、上記サンプリングレートコンバータコアにおけるサンプリングレート変換を制御可能なサンプリングレート変換制御部とを含んでサンプリングレートコンバータが構成されるとき、上記サンプリングレート変換制御部は、上記入力データの欠落箇所を検出した場合、上記欠落箇所の前後のデータにつてのサンプリングレートを下げるようにサンプリングレートコンバータコアでのサンプリングレート変換を制御する機能を含んで構成することができる。このように上記欠落箇所の前後のデータにつてのサンプリングレートを下げるようにサンプリングレート変換が制御されることにより、受信エラーによるデータの欠落で生じた無音区間を補間することができる。
【００１８】
このとき、上記欠落箇所の前後のデータは、それぞれ１フレーム分のオーディオデータとすることができる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、サンプリングレート変換のためのＰＬＬ回路を不要とすることにより、サンプリングレートコンバータの製造コストの低減を達成することができる。
【発明を実施するための最良の形態】
【００２１】
＜実施の形態１＞
図１には、本発明にかかるサンプリングレートコンバータが適用された再生機器が示される。図１に示される再生機器１０２は、特に制限されないが、プレーヤユニット１０１から出力されたオーディオ信号１０３に基づいてオーディオ出力を行うもので、入力オーディオ信号１０３を出力オーディオ信号１０７にサンプリングレート変換するためのサンプリングレートコンバータ１０４、クロック信号ＣＬＫ２を生成するためのクロック発生回路１０６と、上記クロック信号ＣＬＫ２に基づいて上記サンプリングレートコンバータ１０４の出力データをアナログ信号に変換するためのＤ／Ａ（ディジタル／アナログ）変換回路１０８、上記Ｄ／Ａ変換回路１０８の出力アナログ信号に従ってオーディオ出力を行うオーディオ出力部１０９と、再生機器全体の動作制御を司る中央処理装置（ＣＰＵ）１１０とを含む。上記プレーヤユニット１０１は、クロック信号ＣＬＫ１を生成するためのクロック発生回路１０５と、上記クロック信号ＣＬＫ１に基づいてオーディオ信号１０３を出力するＣＤ／ＤＶＤプレーヤ１１１とを含んで成る。ここで、上記サンプリングレートコンバータ１０４は、公知の半導体集積回路製造技術により単結晶シリコンなどの一つの半導体基板に形成されたＬＳＩとして提供される。
【００２２】
図２には、上記サンプリングレートコンバータ１０２の構成例が示される。
【００２３】
上記サンプリングレートコンバータ１０２は、特に制限されないが、図２に示されるように、入力データを一時的に保持可能な一時バッファ２０３と、上記一時バッファ２０３の出力データを取り込んでサンプリングレート変換を行うためのサンプリングレートコンバータコア２０１と、上記サンプリングレートコンバータコア２０１でのサンプリングレート変換を制御するための入力サンプリングレート変換制御部２０２と、出力サンプリングレートの設定を可能とする出力サンプリングレート設定レジスタ２０７とを含む。
【００２４】
上記入力サンプリングレート変換制御部２０２は、サンプリングレート調整値がテーブル化されたテーブル２０５と、入力サンプリングレートの設定を可能とする入力サンプリングレート設定レジスタ２０６と、入力サンプリングレートＦｉｎ１を演算するための入力サンプリングレート演算モジュール２０４とを含んで成る。ここで、上記テーブル２０５は、サンプリングレート調整値情報を保持するレジスタによって形成される。このレジスタの記憶情報（テーブル情報）は、他のレジスタなどと同様に、ＣＰＵ１１０によって適宜に書き換え可能とされる。また、入力サンプリングレート演算モジュール２０４での入力サンプリングレートＦｉｎ１の演算には、上記入力サンプリングレート設定レジスタ２０６の出力Ｆｉｎ０、テーブル２０５、一時バッファ２０３の現在の使用量が参照される。
【００２５】
図３に示されるように、一時バッファ２０３にバッファ量Ａ、すなわちバッファサイズの１／２までデータが蓄積された後に、サンプリングレートコンバータコア２０１が起動される。その後、一時バッファ２０３への入力データのサンプリング周波数とサンプリングレートコンバータコア２０１への入力サンプリング周波数の比率により、一時バッファ２０３のバッファ量が増減する。本例では、図３に示されるように、一時バッファ２０３の安定範囲、増加範囲、減少範囲が定義される。また、安定範囲を決定するαは、サンプリングレートコンバータの入力サンプリングレートの最大値と、出力サンプリングレートの最大値の比率とで決定される定数である。このαは（１）式によって示される。
【００２６】
α＝入力サンプリングレート最大値／出力サンプリングレート最小値  （端数は切り上げ）………（１）
図４には、上記入力サンプリングレート演算モジュール２０４の構成例が示される。
【００２７】
上記入力サンプリングレート演算モジュール２０４は、特に制限されないが、現在のサンプリングレート調整値を保持可能なＦＳＮレジスタ、サンプリングレート調整初期値を保持可能なＦＡＳレジスタ、ステータス情報を保持可能なＳＴＳレジスタ、上記一時バッファ２０３のインデックス値（現在のバッファ使用量情報）を保持可能なＢＩＤＸレジスタ、及び上記各レジスタの出力値を使って所定の演算処理を行う演算器（図示せず）を含んで成る。
【００２８】
図５には、上記入力サンプリングレート演算モジュール２０４での演算処理の流れが示される。
【００２９】
先ず、ＳＴＳレジスタ内のステータスが「変更中」になっているか「安定中」になっているかの判別が行われる（ステップ５０１）。この判別において、ＳＴＳレジスタ内のステータスが安定中と判断された場合には、ＢＩＤＸレジスタ内のバッファインデックス値が安定範囲（図３参照）に入っているか否かの判別が行われる（５０２）。この判別において、バッファインデックス値が安定範囲に入っていない（ＮＯ）と判断された場合には、ＦＳＮレジスタ内の現在のサンプリングレート調整値をＦＡＳレジスタに保存し（ステップ５０３）、ＳＴＳレジスタ内のステータスを「変更中」に設定する（ステップ５０４）。そして、ＦＳＮレジスタへ新たに設定すべき値（サンプリングレート調整値ＦＮＳ）をテーブル２０５から求める（ステップ５０５）。このとき、テーブル２０５の内容は、図６において６０１で示されるように設定される。安定範囲では調整不要であるため、±０とされる。「ｉ」は、安定範囲からの距離を示し、この値が大きいほど、調整値も大きくなる。この距離をインデックスとしてテーブルから調整値が読出される。ＦＳＮレジスタへ新たに設定すべき値（調整値）は、ＢＩＤＸレジスタ内のバッファインデックス値が増加範囲に属する場合にはマイナス符号になり、ＢＩＤＸレジスタ内のバッファインデックス値が減少範囲に属する場合にはプラス符号になる。尚、図６における演算式６０２を演算器で実行してもＦＳＮレジスタ値を求めることができるが、上記のようにテーブル２０５を参照したほうがＦＳＮレジスタ値を早く求めることができる。
【００３０】
そして、図示されない演算器において、（２）式で示されるように入力サンプリングレート設定レジスタ２０６の出力値Ｆｉｎ０とＦＳＮレジスタ値との加算処理が行われ、その加算結果が、入力サンプリングレート演算モジュール２０４から入力サンプリングレートＦｉｎ１として出力される。
【００３１】
Ｆｉｎ１＝Ｆｉｎ０＋ＦＳＮレジスタ値  ………（２）
また、上記ステップ５０１の判別において、ＳＴＳレジスタ内のステータスが「変更中」になっていると判断された場合には、ＢＩＤＸレジスタ値（バッファインデックス）がバッファ量Ａ（バッファサイズの１／２）に達したか否かの判別が行われる。この判別において、ＢＩＤＸレジスタ値がバッファ量Ａに達していない（ＮＯ）と判断された場合には、上記ステップ５０５のＦＳＮレジスタ値をテーブル２０５で求める処理に遷移される。それに対して上記ステップ５０７の判別において、ＢＩＤＸレジスタ値がバッファ量Ａに達した（ＹＥＳ）と判断された場合には、ＦＳＮレジスタの値を、（ＦＡＳレジスタ値＋ＦＳＮレジスタ値）／２に変更される（５０８）。そして、ＳＴＳレジスタのステータスが「安定中」に設定され（ステップ５０９）、上記ステップ５０６の入力サンプリングレートＦｉｎ１の演算及び出力処理に遷移される。また、上記ステップ５０２の判別において、バッファインデックス値が安定範囲に入っている（ＹＥＳ）と判断された場合にも、上記ステップ５０６の入力サンプリングレートＦｉｎ１の演算及び出力処理に遷移される。このようにして求められた入力サンプリングレートＦｉｎ１は、サンプリングレートコンバータ２０１に伝達される。
【００３２】
図７には、本例のシミュレーション結果が示される。一時バッファ２０３の使用量が増えた場合、それに応じて入力サンプリングレートが上昇されることによって、一時バッファ２０３の使用量が安定化される。
【００３３】
次に、図１に示される構成において、プレーヤユニット１０５の出力として、４４．１ｋＨｚのオーディオデータと４８ｋＨｚのオーディオデータとが混在する場合について説明する。このようなオーディオデータに対応させるには、テーブル２０５の内容を、指数関数を用いたものに変更すると良い。この場合のテーブル２０５の構成例が図８において８０１で示される。このように指数関数を用いることにより、入力サンプリングレートのダイナミックレンジの拡大と収束時間の短縮を図ることができる。尚、図８における演算式８０２を実行してもＦＳＮレジスタ値を求めることができる。
【００３４】
図９には、入力オーディオデータのサンプリングレートが４４０００Ｈｚから４８０００Ｈｚに切り換えられた場合のシミュレーション結果が示される。時刻０．２５ｓ付近でサンプリングレートが４８０００Ｈｚに変更されることで、バッファ使用量が安定化されている。
【００３５】
上記の例によれば、以下の作用効果を得ることができる。
【００３６】
（１）入力オーディオ信号１０３のサンプリングレートは、クロック信号ＣＬＫ１から作られ、出力オーディオ信号１０７のサンプリングレートは、クロック信号ＣＬＫ２から作られている。このとき、クロック信号ＣＬＫ１とＣＬＫ２はそれぞれ周波数誤差（ジッタ）を有する。ジッタの影響でＤ／Ａ変換においてアンダーフローまたはオーバーフローする可能性がある。アンダーフローまたはオーバーフローは、オーディオ再生時にノイズとして聞こえる。しかし本例では、サンプリングレートコンバータ１０２において上記ジッタの影響を低減することができる。また、サンプリングレートの変換比率の求める際、入力データが一時バッファ２０３でバッファリングされ、そのバッファ量に基づいて入力サンプリングレートが決定されるが、この決定に際して指数関数を用いることで、上記ジッタの吸収精度の向上を図ることができ、また、サンプリングレートコンバータのレンジ拡大を図ることができる。
【００３７】
（２）ディジタル回路とアナログプロセス回路とが混在すると製造コストが高くなるが、アナログ回路であるＰＬＬ回路が不要とされるため、製造コストの削減が可能である。
【００３８】
（３）入力サンプリングレート演算モジュール２０４での入力サンプリングレート演算において使用されるＦＳＮレジスタ値をテーブル２０５により求めるようにしているため、ＦＳＮレジスタ値を演算器の演算処理で得るよりも短時間でＦＳＮレジスタ値を求めることができる。
【００３９】
（４）入力サンプリングレート演算モジュール２０４での入力サンプリングレート演算において使用されるＦＳＮレジスタ値をテーブル２０５により求めるようにしているため、上記テーブルの内容を書き換えることにより、サンプリングレート変換に関する制御情報をシステムに併せて柔軟に変更することができる。入力サンプリングレート変換制御において、ジッタ除去範囲の設定や変更が可能とされる。
＜実施の形態２＞
図１０には、本発明にかかるサンプリングレートコンバータが適用されたディジタル放送受信機が示される。
【００４０】
図１０に示されるディジタル放送受信機は、特に制限されないが、ディジタル放送を受信するためのディジタルチューナ１１０１、受信データをデコードするためのＡＡＣデコーダ部１１０２、上記ＡＡＣデコーダ部１１０２の出力データを一時的に保持するための一時バッファ１１０４、入力データのサンプリングレート変換を行うためのサンプリングレートコンバータコア１１０５、出力サンプリングレート設定のための出力サンプリングレート設定レジスタ１１０８、上記ＡＡＣデコーダ部１１０２からのフレーム欠落情報及び上記一時バッファ１１０４における現在のバッファ使用量情報に基づいて入力サンプリングレート変換を制御するための入力サンプリングレート変換制御部１１０３、上記サンプリングレートコンバータコア１１０５の出力データをアナログ信号に変換するためのＤ／Ａ変換回路１１０６、上記Ｄ／Ａ変換回路１１０６の出力アナログ信号に従ってオーディオ出力を行うオーディオ出力部１０９、受信機全体の動作制御を司るＣＰＵ１１０９を含んで成る。ここで、上記一時バッファ１１０４、サンプリングレートコンバータコア１１０５、出力サンプリングレート設定レジスタ１１０８、及び入力サンプリングレート変換制御部１１０３は、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成することができる。
【００４１】
図１１には、上記入力サンプリングレート変換制御部１１０３の構成例が示される。
【００４２】
上記入力サンプリングレート変換制御部１１０３は、特に制限されないが、図１１に示されるように、サンプリングレート調整値がテーブル化されたテーブル１５０５と、入力サンプリングレートの設定を可能とする入力サンプリングレート設定レジスタ１５０６と、入力サンプリングレートＦｉｎ１を演算するための入力サンプリングレート演算モジュール１５０４とを含んで成る。入力サンプリングレート演算モジュール１５０４での入力サンプリングレートＦｉｎ１の演算には、上記入力サンプリングレート設定レジスタ２０６の出力Ｆｉｎ０、テーブル２０５、一時バッファ２０３の現在の使用量が参照される。また、上記入力サンプリングレート演算モジュール１５０４は、特に制限されないが、フレーム欠落の有無を示す情報を保持可能なＬＦＬＧレジスタ、現在のサンプリングレート調整値を保持可能なＦＳＮレジスタ、サンプリングレート調整初期値を保持可能なＦＡＳレジスタ、ステータス情報を保持可能なＳＴＳレジスタ、上記一時バッファ２０３のインデックス値（現在のバッファ使用量情報）を保持可能なＢＩＤＸレジスタ、及び上記各レジスタの出力値を使って所定の演算処理を行う演算器（図示せず）を含んで成る。
【００４３】
図１３には、上記入力サンプリングレート演算モジュール１５０４での演算処理の流れが示される。
【００４４】
入力サンプリングレートＦｉｎ１を求めることに関しては、図５に示される場合と同様とされるが、データ欠落判定に関する処理１３０１と、データ欠落時の処理１３１１を有する点が大きく異なる。
【００４５】
データ欠落判定に関する処理１３０１は、フレーム欠落があるか否かの判別処理（Ｓ１）と、この判別においてフレーム欠落がある（ＹＥＳ）と判断された場合に、ＬＦＬＧレジスタに、論理値“１”を設定する処理（Ｓ２）とを有する。このようなデータ欠落判定に関する処理１３０１が行われた後に、ＳＴＳレジスタ内のステータスが「変更中」になっているか「安定中」になっているかの判別が行われる（ステップ１３０２）。この判別において、ＳＴＳレジスタ内のステータスが安定中と判断された場合には、ＢＩＤＸレジスタ内のバッファインデックス値が安定範囲に入っているか否かの判別が行われる（１３０３）。この判別において、バッファインデックス値が安定範囲に入っていない（ＮＯ）と判断された場合には、ＦＳＮレジスタ内の現在のサンプリングレート調整値をＦＡＳレジスタに保存し（ステップ１３０４）、ＳＴＳレジスタ内のステータスを「変更中」に設定する（ステップ１３０５）。そして、ＦＳＮレジスタへ新たに設定すべき値（サンプリングレート調整値ＦＮＳ）をテーブル１５０５から求める（ステップ１３０６）。このとき、テーブル１５０５の内容は、図１２において１２０１で示されるように設定される。ＦＳＮレジスタへ新たに設定すべき値は、ＢＩＤＸレジスタ内のバッファインデックス値が増加範囲に属する場合にはマイナス符号になり、ＢＩＤＸレジスタ内のバッファインデックス値が減少範囲に属する場合にはプラス符号になる。尚、図１２における演算式１２０１を実行してもＦＳＮレジスタ値を求めることができる。そして、図示されない演算器において、入力サンプリングレート設定レジスタ１５０６の出力値Ｆｉｎ０とＦＳＮレジスタ値との加算処理が行われ、その加算結果が、入力サンプリングレート演算モジュール１５０４から入力サンプリングレートＦｉｎ１として出力される。
【００４６】
また、上記ステップ１３０２の判別において、ＳＴＳレジスタ内のステータスが「変更中」になっていると判断された場合には、ＢＩＤＸレジスタ値（バッファインデックス）がバッファ量Ａ（バッファサイズの１／２）に達したか否かの判別が行われる。この判別において、ＢＩＤＸレジスタ値がバッファ量Ａに達していない（ＮＯ）と判断された場合には、上記ステップ１３０６のＦＳＮレジスタ値をテーブル１５０５で求める処理に遷移される。それに対して上記ステップ５０７の判別において、ＢＩＤＸレジスタ値がバッファ量Ａに達した（ＹＥＳ）と判断された場合には、データ欠落時の処理１３１１に移行される。このデータ欠落時の処理１３１１は、ＬＦＬＧレジスタが論理値“１”に設定されているか否かの判別処理（Ｓ３）と、この判別処理において、ＬＦＬＧレジスタが論理値“１”に設定されている（ＹＥＳ）と判断された場合にＬＦＬＧレジスタを論理値“０”に設定する処理（Ｓ４）と、ＦＳＮレジスタの値をＦＡＳレジスタ値に変更する処理（Ｓ５）とが含まれる。ＬＦＬＧレジスタが論理値“１”に設定されていない（ＮＯ）と判断された場合には、ＦＳＮレジスタの値を、（ＦＡＳレジスタ値＋ＦＳＮレジスタ値）／２に変更する（１３０９）。そして、ＳＴＳレジスタのステータスが「安定中」に設定され（ステップ１３１０）、上記ステップ１３０７の入力サンプリングレートＦｉｎ１の演算及び出力処理に遷移される。また、上記ステップ１３０３の判別において、バッファインデックス値が安定範囲に入っている（ＹＥＳ）と判断された場合にも、上記ステップ１３０７の入力サンプリングレートＦｉｎ１の演算及び出力処理に遷移される。
【００４７】
図１４は、１０２４サンプルのデータ欠落時のシミュレーション結果が示される。
【００４８】
時刻０ｓから２．０ｓの間、入力サンプリングレートを減少させることで前後のフレームの再生時間が伸ばされることで、データの欠落による無音区間が補間されている。例えば図１５において、１００１で示されようにオーディオデータが受信されるところ、エラー発生により、１００２で示されるように、１フレームのデータが欠落した場合でも、上記のように入力サンプリングレートが減少されることで、図１０において１００３で示されるように前後のフレームの再生時間が伸ばされて、データの欠落による無音区間が補間されることにより、ノイズが生じなくなる。
【００４９】
上記例によれば、以下の作用効果を得ることができる。
【００５０】
（１）図１０に示されるディジタル放送受信機においても、サンプリングレートの変換比率の求める際、入力データを一時バッファ２０３でバッファリングし、そのバッファ量をもとに入力サンプリングレートを決定するようにしているため、図１に示される再生機器１０６の場合と同様の作用効果を得ることができる。
【００５１】
（２）ディジタル放送受信においてデータが欠落した場合でも、入力サンプリングレートが減少されることで、図１０において１００３で示されるように前後のフレームの再生時間が伸ばされて、データの欠落による無音区間が補間されることにより、ノイズが生じなくなる。
【００５２】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５３】
例えば、実施の形態２において、データの欠落による無音区間の補間を行うようにしているが、この補間技術は、実施の形態１における再生機器１０２においても採用することができる。
【００５４】
また、上記テーブルは、フラッシュメモリなどの不揮発性メモリを用いて形成しても良い。
【００５５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である再生機器やディジタル放送受信機に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種電子機器に広く適用することができる。
【００５６】
本発明は、少なくともサンプリングレート変換を行うことを条件に適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明にかかるサンプリングレートコンバータが適用された再生機器の構成例ブロック図である。
【図２】上記サンプリングレートコンバータの詳細な構成例ブロック図である。
【図３】上記サンプリングレートコンバータに含まれる一時バッファについての説明図である。
【図４】上記サンプリングレートコンバータにおける主要部の詳細な構成例ブロック図である。
【図５】上記サンプリングレートコンバータに含まれる入力サンプリングレート演算モジュールでの演算処理のフローチャートである。
【図６】上記サンプリングレートコンバータにおいてＦＳＮレジスタ値を得るための説明図である。
【図７】上記サンプリングレートコンバータのシミュレーション結果を示す特性図である。
【図８】上記サンプリングレートコンバータにおいてＦＳＮレジスタ値を得るための別の説明図である。
【図９】上記サンプリングレートコンバータのシミュレーション結果を示す別の特性図である。
【図１０】本発明にかかるサンプリングレートコンバータが適用されたディジタル放送受信機の構成例ブロック図である。
【図１１】図１０に示されるサンプリングレートコンバータの構成例ブロック図である。
【図１２】図１０に示されるサンプリングレートコンバータにおいてＦＳＮレジスタ値を得るための説明図である。
【図１３】図１０に示されるサンプリングレートコンバータに含まれる入力サンプリングレート演算モジュールでの演算処理のフローチャートである。
【図１４】図１０に示されるサンプリングレートコンバータのシミュレーション結果を示す特性図である。
【図１５】上記ディジタル放送受信機における受信エラーとその対策についての説明図である。
【符号の説明】
【００５８】
１０１  プレーヤユニット
１０２  再生機器
１０４  サンプリングレートコンバータ
１１０  ＣＰＵ
２０２  入力サンプリングレート変換制御部
２０３  一時バッファ
２０４  入力サンプリングレート演算モジュール
２０５  テーブル
２０６  入力サンプリングレート設定レジスタ
２０７  出力サンプリングレート設定レジスタ
１１０１  ディジタルチューナ
１１０２  ＡＡＣデコーダ部
１１０３  入力サンプリングレート変換制御部
１１０４  一時バッファ
１１０５  サンプリングレートコンバータコア
１１０８  出力サンプリングレート設定レジスタ
１１０９  ＣＰＵ
１５０４  入力サンプリングレート演算モジュール
１５０５  テーブル
１５０６  入力サンプリングレート設定レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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