(57)【要約】【課題】  半導体装置及びその製造方法【解決手段】  非対称のゲート電極構造を有する選択トランジスタ及び略凸形を示すフローティングゲートを有するメモリトランジスタ、その製造方法が提供される。メモリトランジスタに隣接する選択トランジスタのゲート電極部はその断面が略凸形であり、メモリトランジスタの向かい側の選択トランジスタのゲート電極部はその断面が略箱形である。メモリトランジスタのフローティングゲートを凸形で形成するためにメモリトランジスタが形成される領域を開放する場合、選択トランジスタが形成される領域を閉鎖する。【選択図】図１
2007005814.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜パターンによって定められた基板の活性領域上に形成された第１ゲートと、
前記第１ゲートと前記活性領域との間に形成された第１絶縁膜と、
前記第１ゲートの両側の活性領域に形成された第１不純物領域及び第２不純物領域とを含み、
前記第１不純物領域に隣接する前記第１ゲートの第１部分の断面形状と前記第２不純物領域に隣接する前記第１ゲートの第２部分の断面形状が互いに異なることを特徴とする半導体装置。
【請求項２】
前記活性領域及び素子分離パターンを横切る方向で切断する場合、前記第１ゲートの第１部分の断面は略凸形であり、前記第１ゲートの第２部分は箱形であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１不純物領域の濃度は前記第２不純物領域の濃度よりも低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ゲートの前記第１部分の下の基板のチャネルドーピング濃度は前記第１ゲートの前記第２部分の下の基板のチャネルドーピング濃度よりも高いことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１ゲート上に形成された第２絶縁膜と、
前記第２絶縁膜を貫通して前記第１ゲートに電気的に接続される第２ゲートと、
前記活性領域上にトンネリング絶縁膜、浮遊ゲート、ゲート層間絶縁膜及び制御ゲートが順に形成されたメモリゲートであって、前記第１ゲートと離れて配置されたメモリゲートとをさらに含むことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記活性領域及び素子分離パターンを横切る方向で切断する場合、前記フローティングゲートの断面形状は略凸形であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記基板表面を基準として、前記メモリゲートの浮遊ゲートに隣接する素子分離膜パターンの高さは前記第１ゲートに隣接する素子分離膜パターンの高さよりも低いことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１ゲート及び前記浮遊ゲートは同一の膜から形成され、
前記第２絶縁膜及び前記ゲート層間絶縁膜は同一の膜から形成され、
前記第２ゲート及び前記制御ゲートは同一の膜から形成されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記浮遊ゲートに隣接する素子分離膜パターンの上部面は凸形である前記浮遊ゲートの棒状の水平部の上部面と実質的に同一の高さであることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
素子分離膜パターンによって定められた基板の活性領域上に形成された選択トランジスタと、
前記活性領域上に形成され、前記選択トランジスタに直列に接続された複数個のメモリトランジスタとを含み、
前記選択トランジスタ及び前記複数個のメモリトランジスタの各々は前記活性領域上に第１絶縁膜、第１ゲート、第２絶縁膜及び第２ゲートの順に形成された構造体を含む積層ゲート構造を含み、
前記メモリトランジスタの第１ゲートの断面及び前記メモリトランジスタに隣接する前記選択トランジスタの第１ゲートの第１部分の断面は実質的に同一の形状であり、前記メモリトランジスタの向かい側の前記選択トランジスタの第１ゲートの第２部分の断面形状と前記選択トランジスタの第１ゲートの第１部分の断面形状は互いに異なることを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項１１】
前記活性領域及び前記素子分離膜パターンを横切る方向で切断する場合、前記メモリトランジスタの第１ゲートの断面は凸形であり、前記選択トランジスタの第１ゲートの第２部分は箱形であることを特徴とする請求項１０に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１２】
前記半導体基板表面を基準として、前記メモリトランジスタの第１ゲートに隣接する素子分離膜パターンの高さは前記選択トランジスタの第１ゲートに隣接する素子分離膜パターンの高さよりも低いことを特徴とする請求項１１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１３】
前記メモリトランジスタの第１ゲートに隣接する素子分離膜パターンの上部面は前記メモリトランジスタの凸形である第１ゲートの棒状の水平部の上部面と実質的に同一の高さであることを特徴とする請求項１１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１４】
前記選択トランジスタの第１ゲートの第１部分に隣接する不純物領域の濃度は選択トランジスタの第１ゲートの第２部分に隣接する不純物領域の濃度よりも低いことを特徴とする請求項１１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１５】
前記選択トランジスタの第１ゲートの第１部分の下の基板のチャネルドーピング濃度は前記選択トランジスタの第１ゲートの第２部分の下の基板のチャネルドーピング濃度よりも高いことを特徴とする請求項１１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１６】
素子分離膜パターンによって定められた基板の活性領域上に第１絶縁膜及び第１導電膜パターンを形成する工程と、
前記素子分離膜パターンの一部分を下の方向にエッチングして第１導電膜パターンの下部パターン部の側面を覆う低められた素子分離膜パターンを形成する工程と、
前記低められた素子分離膜パターン上部面の上方へ突き出る第１導電膜パターンの上部パターン部を側面方向にエッチングして前記第１導電膜パターンの下部パターン部よりも幅が狭い狭められた上部パターン部を形成する工程と、
前記下部パターン部及び前記狭められた上部パターン部を有する第１導電膜パターンをパターニングして前記下部パターン部及び前記上部パターン部からパターニングされた第１部分及び前記素子分離膜パターンに隣接する第１導電膜からパターニングされた第２部分を有する第１ゲートを形成する工程と、
前記第１ゲートの第１部分及び第２部分に各々隣接する第１不純物領域及び第２不純物領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記第１ゲートを形成する前に、前記下部パターン部及び前記狭められた上部パターン部を有する第１導電膜パターン上に第２絶縁膜を形成する工程と、
前記第１ゲート上の第２絶縁膜を貫通して前記第１導電膜に電気的に接続されるように第２導電膜を形成する工程をさらに含み、
前記第１導電膜をパターニングする工程は前記第２導電膜及び前記第２絶縁膜をパターニングして前記第１ゲートに電気的に接続された前記第２導電膜から第２ゲートを形成する工程を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２導電膜、前記第２絶縁膜及び前記第１導電膜をパターニングして前記第１ゲート及び前記第１ゲートに電気的に接続された第２ゲートを形成する場合、
前記第１ゲートと離れて、前記活性領域上に前記第１導電膜の下部パターン部及び上部パターン部から断面が略凸形である浮遊ゲートを形成し、前記第２絶縁膜からゲート層間絶縁膜を形成し、そして前記第２導電膜から制御ゲートを形成する工程をさらに含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
第１方向に延びる素子分離膜パターンによって定められた基板の活性領域上に第１絶縁膜及び第１導電膜パターンを形成する工程と、
前記基板のメモリトランジスタが形成される第１領域の素子分離膜パターンを下の方向にエッチングして第１導電膜パターンの下部パターン部の側面を覆う低められた素子分離膜パターンを形成する工程と、
前記低められた素子分離膜パターンの上部面の上側へ突き出た第１導電膜パターンの上部パターン部を側面方向にエッチングして前記第１導電膜パターンの下部パターン部よりも幅が狭い狭められた上部パターン部を形成する工程と、
前記素子分離膜パターン、前記低められた素子分離膜パターン及び前記第１導電膜パターン上に、第２絶縁膜及び第２導電膜を形成する工程と、
前記第２導電膜、前記第２絶縁膜及び前記第１導電膜をパターニングして、前記第１領域に前記第２導電膜から前記第１方向に交差し第２方向に延びて前記活性領域及び前記低められた素子分離膜パターンを横切るメモリトランジスタの制御ゲートを形成し、前記第２絶縁膜からメモリトランジスタのゲート層間絶縁膜を形成し、そして前記第１導電膜パターンの下部パターン部及び上部パターン部からメモリトランジスタの浮遊ゲートを形成する工程とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置の製造方法。
【請求項２０】
前記基板のメモリトランジスタが形成される第１領域の素子分離膜パターンを下の方向にエッチングする工程は、前記基板の選択トランジスタが形成される第２領域の一部に隣接する素子分離膜パターンをも下の方向にエッチングする工程を含み、
前記第２導電膜、前記第２絶縁膜及び前記第１導電膜をパターニングする工程は、前記第２領域に前記第２方向に延びて前記第２領域の低められた素子分離膜パターン、素子分離膜パターン及び活性領域を横切る選択トランジスタの第２ゲートを、そして前記第２ゲートと重なり合う活性領域に選択トランジスタの第１ゲートを形成する工程を含むことを特徴とする請求項１９に記載のＮＡＮＤフラッシュメモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に非揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
メモリ半導体装置は貯蔵された情報を保持するために、電源供給が必要か否かによって揮発性メモリ装置と非揮発性メモリ装置に区分される。ＤＲＡＭ及びＳＲＡＭなどのような揮発性メモリ装置は動作速度が速いが、情報を維持するために電源供給が必要であるという制限がある。これに対し、フラッシュメモリのような非揮発性メモリ装置はそのような制限がないため、最近では需要が急激に増加している携帯用電子装置に広く使われている。
【０００３】
例えばフラッシュメモリ装置は情報を貯蔵する機能をするメモリセルとこれと関連する素子、例えば選択トランジスタ、駆動トランジスタなどを含む。フラッシュメモリ装置のメモリセルは典型的なトランジスタと同様の構造を示すメモリトランジスタが広く使われている。メモリトランジスタはチャネル領域上にトンネリング絶縁膜、フローティングゲート、ゲート層間絶縁膜及び制御ゲートが順に積層されたゲート積層構造及びその両側に不純物の接合領域を含む。隣接するメモリトランジスタのフローティングゲートは互いに電気的に絶縁されており、各フローティングゲートはメモリとして機能する。例えば、行方向に配列された多数個のメモリトランジスタの制御ゲートは互いに接続されてワードラインの働きをする。このような構造のメモリトランジスタが配列される形態にしたがって、フラッシュメモリ装置は大きくＮＡＮＤ型とＮＯＲ型に区分されうる。ＮＡＮＤ型のフラッシュメモリ装置の場合には、メモリトランジスタには選択トランジスタが接続され、例えば、行方向に配列された選択トランジスタのゲートは互いに接続されて選択ラインを形成する。
【０００４】
一方、半導体装置の価格を低下させるためには、その集積度を向上させることが必要であるが、集積度の向上により半導体装置の製造過程で多様な技術上の困難を伴う。特に、集積度の向上は隣接するワードラインの間の間隔の減少を伴い、このようなワードラインの間の間隔の減少は非揮発性メモリの構造及び特性の改善を妨げる。例えば、制御ゲート電極及び浮遊ゲート電極を有する非揮発性メモリ装置は速く、効率的な動作のために充分に大きいカップリング比（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）を有するべきであるが、前記ワードラインの間の間隔の減少はこのようなカップリング比の確保を難しくする。
【０００５】
また、ワードラインの幅及び隣接するワードラインの間の間隔はワードラインと選択ラインの幅及び選択ラインとワードラインの間の間隔よりも狭く、エッチング工程でローディング効果（ｌｏａｄｉｎｇ ｅｆｆｅｃｔ）が発生して選択ラインが形成される基板の活性領域がエッチング損傷を受けうる。
【０００６】
また、メモリ装置の集積度の増加は選択トランジスタのチャネルの長さの減少を伴って、いわゆる短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を引き起こしうる。例えば、チャネル領域のへり付近がチャネル領域の中心付近に比べて相対的にチャネルドーピング濃度が低く、パンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）が発生する可能性が大きくなる。また、選択トランジスタに隣接するメモリトレンジストもパンチスルーが発生する可能性が大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点に鑑みてなされたものであり、このような問題点の少なくとも一つを解決することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の好適な一実施形態に係る半導体装置は素子分離膜パターンによって定められた基板の活性領域上に形成された第１ゲート、前記第１ゲートと前記活性領域の間に形成された第１絶縁膜、そして、前記第１ゲート両側の活性領域に形成された第１不純物領域及び第２不純物領域を含むことができ、前記第１不純物領域に隣接する前記第１ゲートの第１部分の断面形状と前記第２不純物領域に隣接する前記第１ゲートの第２部分の断面形状が互いに異なる。
【０００９】
本実施形態によれば、前記第１ゲートの第１部分の断面は略凸形であり、前記第１ゲートの第２部分は箱形であってもよい。
【００１０】
本発明の好適な一実施形態に係るＮＡＮＤフラッシュメモリ装置は素子分離膜パターンによって定められた基板の活性領域上に形成された選択トランジスタ、そして、前記活性領域上に形成されて前記選択トランジスタに直列に接続された複数個のメモリトランジスタを含むことができ、前記選択トランジスタ及び前記メモリトランジスタのそれぞれは前記活性領域上に第１絶縁膜、第１ゲート、第２絶縁膜そして、第２ゲートの順に形成された構造体を含む積層ゲート構造を含み、前記メモリトランジスタの第１ゲートの断面及び前記メモリトランジスタに隣接する選択トランジスタの第１ゲートの第１部分の断面は実質的に同一の形状であり、前記メモリトランジスタの向かい側（opposite）の前記選択トランジスタの第１ゲートの第２部分の断面形状と前記選択トランジスタの第１ゲートの第１部分の断面形状は互いに異なる。
【００１１】
本発明の好適な一実施形態に係る半導体装置の製造方法は、素子分離膜パターンによって定められた基板の活性領域上に第１絶縁膜及び第１導電膜パターンを形成する工程、前記素子分離膜パターンの一部分を下の方向にエッチングして第１導電膜パターンの下部パターン部の側面を覆う低められた素子分離膜パターンを形成する工程、前記低められた素子分離膜パターンの上部面の上側へ突き出た第１導電膜パターンの上部パターン部を側面方向にエッチングして前記第１導電膜パターンの下部パターン部よりも幅が狭い狭められた上部パターン部を形成する工程、前記下部パターン部及び前記狭められた上部パターン部を有する第１導電膜パターンをパターニングして前記下部パターン部及び前記上部パターン部からパターニングされた第１部分及び前記素子分離膜パターンに隣接する第１導電膜からパターニングされた第２部分を有する第１ゲートを形成する工程、前記第１ゲートの第１部分及び第２部分にそれぞれ隣接する第１不純物領域及び第２不純物領域を形成する工程を含むことができる。
【００１２】
本発明の好適な一実施形態に係るＮＡＮＤフラッシュメモリ装置の製造方法は、第１方向に延びる素子分離膜パターンによって定められた基板の活性領域上に第１絶縁膜及び第１導電膜パターンを形成する工程、前記基板のメモリトランジスタが形成される第１領域の素子分離膜パターンを下の方向にエッチングして第１導電膜パターンの下部パターン部の側面を覆う低められた素子分離膜パターンを形成する工程、前記低められた素子分離膜パターンの上部面の上側へ突き出た第１導電膜パターンの上部パターン部を側面方向にエッチングして前記第１導電膜パターンの下部パターン部よりも幅が狭い狭められた上部パターン部を形成する工程、前記素子分離膜パターン、前記低められた素子分離膜パターン及び前記第１導電膜パターン上に第２絶縁膜及び第２導電膜を形成する工程、そして、前記第２導電膜、前記第２絶縁膜及び前記第１導電膜をパターニングして、前記第１領域に前記第２導電膜から前記第１方向に交差し第２方向に延びて前記活性領域及び前記低められた素子分離膜パターンを横切るメモリトランジスタの制御ゲートを形成し、前記第２絶縁膜からメモリトランジスタのゲート層間絶縁膜を形成し、そして前記第１導電膜パターンの下部パターン部及び上部パターン部からメモリトランジスタの浮遊ゲートを形成する工程を含むことができる。
【発明の効果】
【００１３】
本発明によれば、選択トランジスタのゲートの断面は一部分が箱形であり、他の一部分が凸形である。従って、パンチスルーの特性、漏洩電流特性が向上した選択トランジスタを実現することができる。
【００１４】
本発明によれば、メモリトランジスタの浮遊ゲートを凸形で形成する場合、選択トランジスタのゲートの一部分も凸形で形成し、制御ゲートのためのパターニング工程で選択トランジスタが形成される領域で活性領域がエッチング損傷を受けることを防止することができる。
【００１５】
本発明によれば、浮遊ゲート電極の断面を逆 T 字形に作る。これによって、浮遊ゲート電極の断面の面積を減少させることができるため、隣接するワードラインによる干渉効果を最小化することができる。このような干渉効果の減少は浮遊ゲート電極の表面積を増加させることができる工程上の余裕を作るため、本発明による浮遊ゲート電極は干渉効果の増加なしに、カップリング比を増加させることができる。その結果、本発明による非揮発性メモリ装置は高集積化による電気的干渉及びカップリング比の減少という問題を解決することができる。
【００１６】
本発明によれば、浮遊ゲート電極の断面が逆 T 字形であり、制御ゲートが延びる方向で隣接する浮遊ゲート電極の上部導電パターンの間の距離を増加させることができ、制御ゲートが延びる方向で隣接する浮遊ゲート電極による干渉を抑えることができる。
【００１７】
本発明の他の特徴、利点または効果は添付図面及びこれと関連する実施形態を通じて把握することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。しかしながら、本発明はここで説明される実施形態に限定されるものではなく、他の形態として具現化されうる。図面において、膜及び領域の厚さは明確性のために誇張して図示されている。また、膜が他の膜、または基板‘上’にあると述べられた場合には、他の膜または基板上に直接形成する場合だけではなく、それらの間に他のの膜が介在する場合をも含みうる。
【００１９】
また、図面における構成要素（ｅｌｅｍｅｎｔ）の大きさ、または構成要素の間の相対的な大きさは、本発明に対するさらに明確な理解のために多少誇張して図示されている。また、図面に図示された構成要素の形状は、製造工程上の変異などによって多少変更されうる。従って、本明細書に開示された実施形態に特別な言及がない限り、図面に図示された形状に限定されず、多少の変形を含みうる。例えば、本明細書中で構成要素の形態（形状）を記述する場合に用いられる‘実質的に’あるいは ‘略’のような用語は、構成要素に対して工程上許容される変形をも含む。
【００２０】
本発明は半導体装置及びその製造方法に関し、ＮＡＮＤフラッシュメモリ装置を例に挙げて本発明の好適な実施形態を説明する。本発明の好適な実施の形態に係るＮＡＮＤフラッシュメモリ装置は複数個のメモリセル及びこれと関連する選択トランジスタを含む。選択トランジスタはＮＡＮＤフラッシュメモリ装置の動作の場合に必要な動作電圧をメモリトランジスタに伝達または遮断する機能をする。メモリセルとして、積層ゲート構造を有するメモリトランジスタを例に挙げて説明をする。メモリトランジスタの積層ゲート構造は基板（またはチャネル領域）とトンネリング絶縁膜によって絶縁された浮遊ゲートとゲート層間絶縁膜によって浮遊ゲートと絶縁された制御ゲートを含む。基板、ソース、ドレイン及び制御ゲートに適切な動作電圧を与えることによって基板からトンネリング絶縁膜を通じて浮遊ゲートに電荷が移動するまたはその反対方向に電荷が移動してメモリトランジスタの閾値電圧が区別可能な少なくとも２種以上の状態になり、これに基づいて情報が貯蔵されうる。
【００２１】
そして、選択トランジスタのゲート構造は浮遊ゲート及び制御ゲートを有するという点で、メモリトランジスタの積層ゲート構造と共通するが、浮遊ゲートと制御ゲートがバッティングコンタクト（butting contact）などによって互いに電気的に接続されるという点でメモリトランジスタの積層ゲート構造と異なる。本発明の好適な実施の形態を説明する際に、選択トランジスタの‘浮遊ゲート’を‘第１ゲート’と呼び、選択トランジスタの‘制御ゲート’を‘第２ゲート’と呼ぶ場合がある。
【００２２】
また、所定の個数、例えば１６個、３２個、．．．、２ｍ個のメモリトランジスタが直列に接続されてメモリストリングを形成することができる。メモリストリングの始め及び最後のメモリトランジスタに第１選択トランジスタ及び第２選択トランジスタがそれぞれ直列に接続される。第１選択トランジスタにはビットラインが、第２選択トランジスタには共通ソースラインが接続されうる。
【００２３】
図１は本発明の好適な一実施形態に係るＮＡＮＤフラッシュメモリ装置に対する概略的な平面図である。図１を参照すると、本発明の好適な一実施形態に係るＮＡＮＤフラッシュメモリ装置は、メモリトランジスタ及びこれと結合された選択トランジスタを含む。説明の便宜のために、以下、本発明の好適な実施形態を説明する際に、メモリトランジスタが形成される領域１０を“第１ 領域”と呼び、選択トランジスタが形成される領域２０を“第２領域”と呼ぶ。
【００２４】
半導体基板３０に行方向に延びる複数個の素子分離膜パターン４０が配置され、これらの間にそれぞれ第１方向に延びる活性領域５０が定められる。第１領域１０の活性領域上にメモリトランジスタが形成され、第２領域２０の活性領域上に選択トランジスタが形成される。第１領域１０で第１方向に延びる活性領域のそれぞれにｎ個のメモリトランジスタが直列に接続されてメモリストリングを形成する。そして、各列に配列された複数個のメモリトランジスタの制御ゲートは互いに接続されて対応するワードライン（ＷＬ０〜 ＷＬｎ）を形成する。或いは、各列に配列された複数個のメモリトランジスタの制御ゲートが同一のワードラインに接続されうる。
【００２５】
第２領域２０には選択トランジスタが第１領域１０のメモリトランジスタに接続されるように形成される。例えば、各メモリストリングの最初のメモリトランジスタに第１選択トランジスタ（ストリング選択トランジスタ）が、最後のメモリトランジスタに第２選択トランジスタ（接地選択トランジスタ）が直列に接続される。第２領域２０で行方向に配列された第１選択トランジスタの第２ゲートは互いに接続されて第１選択ライン（またはストリング選択ライン、ＳＳＬ）を形成する。そして、第２領域２０で行方向に配列された第２選択トランジスタの第２ゲートは互いに接続されて第２選択ライン（または接地選択ライン、ＧＳＬ）を形成する。そして各選択トランジスタで第１電極と第２電極はバッティングコンタクト７０によって互いに電気的に接続される。
【００２６】
半導体基板３０にはストリング選択ラインＳＳＬと接地選択ラインＧＳＬ、そしてこれらの間の複数個のワードライン（ＷＬ０〜ＷＬｎ）で構成された複合構造が鏡面対称で反復的に配列される。隣接する第２選択ラインＧＳＬの間には共通ソースラインＣＳＬが位置し、第２選択トランジスタのオン／オフによって接地選択ラインに印加された動作電圧、例えば０ボルトがメモリトランジスタのソース／ドレインに伝達される。そして、隣接する第１選択ラインＳＳＬの間の活性領域のそれぞれにビットラインコンタクトＤＣが位置し、各ビットラインコンタクトＤＣにビットラインが電気的に接続される。第１選択トランジスタのオン／オフに応じてメモリトランジスタのソース／ドレインにビットラインに印加された動作電圧が伝達される。
【００２７】
図１で点線で表示された参照番号６０は第１領域１０と第１領域１０に隣接する第２領域２０の一部分を含み、領域６０（以下「凸形ゲート領域」という。）で形成される選択トランジスタの第１ゲート及びメモリトランジスタの浮遊ゲートの断面は凸形である。また、説明の便宜のために、第２領域２０で凸形ゲート領域６０を除外する領域８０を“箱形ゲート領域”と呼ぶことにする。
【００２８】
図２は図１の参照番号９０が示す部分、すなわち、メモリトランジスタが形成される第１領域１０と選択トランジスタが形成される第２領域２０の境界部分を拡大した部分拡大図である。図２を参照すると、選択トランジスタ１００は互いに電気的に接続された第１ゲート１３０及び第２ゲート１７０によるゲート積層構造そしてゲート積層構造の両側の活性領域に形成された不純物領域１９１Ｓ／Ｄ及び不純物領域１９３Ｓ／Ｄを含む。一方、メモリトランジスタ２００はゲート層間絶縁膜によって互いに絶縁された浮遊ゲート２３０及び制御ゲート２７０によるゲート積層構造、そして、その両側の活性領域に形成された不純物領域１９３Ｓ／Ｄ及び不純物領域２９１Ｓ／Ｄを含む。
【００２９】
メモリトランジスタ２００の浮遊ゲート２３０及び選択トランジスタ１００の第１ゲート１３０は互いに異なる構造である。選択トランジスタ１００の第１ゲート１３０はメモリトランジスタ２００の浮遊ゲート２３０と同様の構造である第１部分１３５及び異なる構造である第２部分１３７に区分されうる。第１ゲート１３０の第１部分１３５はメモリトランジスタ２００、すなわち、不純物領域１９３Ｓ／Ｄに隣接して位置する。そして、第１ゲート１３０の第２部分１３７はメモリトランジスタ２００の向かい側（opposite）であるビットラインコンタクトＤＣに隣接して、すなわち、不純物領域１９１Ｓ／Ｄに隣接して位置する。
【００３０】
図３〜図９を参照して、本発明の好適な一実施形態に係る選択トランジスタ及びメモリトランジスタについてより詳しく説明する。
【００３１】
図３は選択トランジスタ１００の第１ゲート１３０の第２部分１３７の断面を示すために第２領域２０の箱形ゲート領域８０で素子分離膜４０及び活性領域５０を横切る方向（図２のＩ−Ｉ’線)で切断したときの断面図である。図４は選択トランジスタ１００の第１ゲート１３０の第１部分１３５の断面を示すために第２領域２０の凸形ゲート領域６０から素子分離膜４０及び活性領域５０を横切る方向（図２のＩＩ−ＩＩ’線)で切断したときの断面図である。図５は選択トランジスタ１００の第１ゲート１３０及び第２ゲート１７０の間の電気的な接続を示すために第２領域２０のバッティングコンタクト領域７０から素子分離膜４０及び活性領域３０を横切る方向（図２のＩＩＩ−ＩＩＩ’線)を沿って切断したときの断面図である。
【００３２】
図３を参照すると、選択トランジスタ１００の第１ゲート１３０の第２部分１３７は箱形である。しかしながら、図４を参照すれば、選択トランジスタ１００の第１ゲート１３０の第１部分１３５は略凸形である。第１ゲート１３０の第１部分１３５は例えば、水平部１３１及び水平部１３１から連続し、基板３０の上方へ延び、水平部１３１よりも幅が狭い垂直部１３３で区分されうる。本明細書では、特にメモリトランジスタの浮遊ゲートの水平部１３１を下部導電パターンと、垂直部１３３を上部導電パターンと呼ぶこともある。選択トランジスタ１００の第１ゲート１３０と基板の活性領域５０の間には第１絶縁膜１１０が位置する。そして、図５を参照すれば、第１ゲート１３０と第２ゲート１７０は第２絶縁膜１５０の所定領域（バッティングコンタクト領域）を通じて互いに電気的に接続される。
【００３３】
図３及び図５を参照すれば、第２領域２０の箱形ゲート領域８０で第１ゲート１３０の第２部分１３７に隣接する素子分離膜４０の上部面は第１ゲート１３０の第２部分１３７の上部面と実質的に同一の高さである。すなわち、第２領域２０で素子分離膜４０が第１ゲート１３０の第２部分１３７の側面のほとんど大部分を覆う。しかし、図４を参照すれば、第２領域２０の凸形ゲート領域６０で第１ゲート１３０の第１部分１３５に隣接する素子分離膜４０の上部面は第１部分１３５の水平部１３１の上部面と実質的に同一の高さである。箱形ゲート領域８０で相対的に高い高さを有する素子分離膜はゲートをパターニングする工程で活性領域がエッチング損傷を受けることを防止する。
【００３４】
図６はメモリトランジスタ２００の浮遊ゲート２３０の断面を示すために第１領域１０から素子分離膜４０及び活性領域５０を横切る方向（図２のＩＶ−ＩＶ’線）で切断したときの断面図である。図６を参照すれば、メモリトランジスタ２００の浮遊ゲート２３０は略凸形である。例えば浮遊ゲート２３０は水平部２３１及び水平部２３１から連続し、基板３０の上方に延び、水平部２３１よりも幅が狭い垂直部２３３で区分されう。そして浮遊ゲート２３０と活性領域５０の間にはトンネリング絶縁膜２１０が位置する。浮遊ゲート２３０と制御ゲート２７０はこれらの間に介するゲート層間絶縁膜２５０によって互いに絶縁される。浮遊ゲート２３０に隣接する素子分離膜４０の上部面は浮遊ゲート２３０の水平部２３１の上部面と実質的に同一の高さである。
【００３５】
本実施形態によれば、第２領域２０の箱形ゲート領域８０に形成された素子分離膜の高さは第１領域１０及び第２領域の凸形ゲート領域６０に形成される素子分離膜の高さよりも高く維持され、素子分離膜の高さが多様に変更されうる。例えば、第１領域１０から素子分離膜４０の高さは活性領域５０の高さよりも低く形成され、浮遊ゲート２３０の水平部２３１の上部面より高く形成されうる。
【００３６】
選択トランジスタの第１絶縁膜１１０及びメモリトランジスタのトンネリング絶縁膜２１０は同一の膜から形成されうる。例えば、第１絶縁膜１１０及びトンネリング絶縁膜２１０は２０〜２００Åの厚さを有するシリコン酸化膜で形成されうるが、これに限定されず、誘電率が高い金属絶縁膜で形成されてもよい。 選択トランジスタの第１ゲート１３０及びメモリトランジスタの浮遊ゲート２３０は同一の膜から形成されうる。例えば、第１ゲート１３０及び浮遊ゲート２３０はシリコンで形成されうる。同様に、選択トランジスタの第２ゲート１７０及びメモリトランジスタの制御ゲート２７０は同一の膜から形成されうる。例えば、第２ゲート１７０及び制御ゲート２７０はシリコン、シリサイド及び金属物質の一つまたは、これらの混合物から形成されうる。選択トランジスタの第２絶縁膜１５０及びメモリトランジスタのゲート層間絶縁膜２５０は同一の膜で形成されうる。例えば、第２絶縁膜１５０及びゲート層間絶縁膜２５０は、３０〜８０Åの厚さを有するシリコン酸化膜、５０〜１５０Åの厚さを有するシリコン窒化膜及び３０〜１００Åの厚さを有するシリコン酸化膜が順に積層された構造体であってもよい。
【００３７】
図７及び図８はそれぞれ活性領域５０が延びる方向（図２のＶ−Ｖ’線及び図２のＶＩ−ＶＩ’線)で切断したときのメモリトランジスタ及び選択トランジスタの断面図である。図７及び図８を参照すれば、選択トランジスタ１００は非対称の不純物領域１９１Ｓ／Ｄ及び不純物領域１９３Ｓ／Ｄを具備する。ここで不純物領域が非対称であるということは二つの不純物領域のドーピング濃度、基板表面からの深さなどが互いに異なることを含む。選択トランジスタ１００の第１ゲート１３０の第１部分１３５に隣接する不純物領域１９３Ｓ／Ｄ、すなわち、メモリトランジスタ２００に隣接する不純物領域１９３Ｓ／Ｄよりも第２部分１３７に隣接する不純物領域１９１Ｓ／Ｄ、すなわち、ドレインコンタクトＤＣに隣接する不純物領域１９１Ｓ／Ｄのドーピング濃度が相対的に高く、接合の深さが相対的に深い。
【００３８】
メモリトランジスタ２００に隣接する不純物領域１９３Ｓ／Ｄは相対的にドーピング濃度が低く、その接合の深さが浅いため、メモリ装置の動作中にメモリトランジスタ２００下部のチャネル領域で発生するチャネルホットエレクトロン（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）またはゲート誘起ドレイン漏洩電流ＧＩＤＬの影響を最小化することができる。一方、 ドレインコンタクトＤＣに隣接する不純物領域１９１Ｓ／Ｄは相対的にドーピング濃度が高く、その接合の深さが深いため、接合漏洩電流を最小化することができるから耐圧特性を向上させることができる。また、ドレインコンタクトＤＣに隣接する不純物領域１９１Ｓ／Ｄに良好な特性のシリサイド膜を形成することができる。
【００３９】
また、選択トランジスタ１００の第１ゲート１３０の第１部分１３５と第２部分１３７の下のチャネル領域のチャネルドーピング濃度が互いに異なってもよい。例えば、第１ゲート１３０の第１部分１３５の下のチャネルドーピング濃度が第２部分１３７の下のチャネルドーピング濃度よりも高くてもよい。これは第２部分１３７は箱形であり相対的に厚く形成されることに比べて、第１部分１３５が凸形であり、相対的に厚さが薄い水平部１３１を具備するため、第１部分１３５の下のチャネル領域のドーピング濃度を適切に調節することが可能であるからである。このようにチャネルドーピング濃度の調節が可能であるため、素子を高集積化することによる選択トランジスタ１００のパンチスルーの発生を抑制することができる。例えば、イオン注入工程によって薄い水平部１３１を通じてその下のチャネル領域に不純物イオンを注入してドーピング濃度を増加させることができる。メモリトランジスタ２００の浮遊ゲート２３０も水平部２３１を具備するため、イオン注入工程によって水平部２３１を通じてチャネル領域のドーピング濃度を容易に調節することができる。
【００４０】
図９Ａ及び図９Ｂ及び図１０を参照して本発明の好適な一実施形態に係るメモリトランジスタについてさらに詳細に説明する。図９Ａは制御ゲートが延びる方向（行方向）に沿って切断したときの浮遊ゲート電極の断面を概略的に示し、図９Ｂは浮遊ゲート電極の配列を示す斜視図である。図９Ｂでは説明の便宜のために、４個の浮遊ゲート電極が図示されている。
【００４１】
図９Ａを参照すると、本実施形態による浮遊ゲート電極２３０は水平部２３１と垂直部２３３を含む。本実施形態では水平部２３１と垂直部２３３は同一の膜（層）から形成される。垂直部２３３は水平部２３１の上部面から突出する。垂直部２３３の幅ｗ２は水平部２３３の幅ｗ１よりも小さく、垂直部２３３の厚さｈ２は水平部２３１の厚さｈ１よりも大きい。一方、幅ｗ２と厚さｈ２の掛け算で表される垂直部２３３の断面積Ｓ２＝ ｗ２ ｘ ｈ２は幅ｗ１と厚さｈ１の掛け算で表される水平部２３１の断面積Ｓ１＝ ｗ１ ｘ ｈ１）よりも大きい。
【００４２】
水平部２３１の幅ｗ１は高集積度の半導体装置を実現するために、リソグラフィ技術が許容する限り、狭く形成された方が良い。水平部２３１の厚さｈ１は行方向で隣接する水平部による干渉、そして／または列方向で隣接する水平部による干渉を最小化するために、できる限り薄く形成された方が良い。ところで、本実施形態によれば、水平部２３１の厚さｈ１は薄膜堆積工程技術とエッチング工程に依存するため、非常に薄く形成されうる。一方、垂直部２３３の幅ｗ２は行方向で隣接する垂直部の間の距離増加のために狭く形成されうる。本実施形態によれば、エッチング条件、例えばエッチング時間を適切に調節することによって垂直部２３３の幅ｗ２を願う幅で調節することができる。垂直部２３３の断面積Ｓ２ ＝ ｗ２ ｘ ｈ２が水平部２３１の断面積Ｓ１＝ ｗ１ ｘ ｈ１よりも大きく形成される条件と垂直部２３３の幅ｗ２が水平部２３１の幅ｗ１よりも狭く形成される条件を満足させながら、高いカップリング比、高い集積度の実現に適合するように垂直部２３３及び水平部２３１幅及び厚さが適切に設定されうる。
【００４３】
図９Ｂを参照して本実施形態による浮遊ゲート電極構造による効果〜長所を説明する。 説明の便宜のために、図９Ｂに図示された４個の浮遊ゲート電極を、第１浮遊ゲート電極２３０_１、第２浮遊ゲート電極２３０_２、第３浮遊ゲート電極２３０_３、そして第４浮遊ゲート電極２３０_４と呼ぶ。第１行に第１浮遊ゲート電極２３０_１及び第２浮遊ゲート電極２３０_２が配列され、第２行に第３浮遊ゲート電極２３０_３及び第４浮遊ゲート電極２３０_４が配列される。また、第１列に第１浮遊ゲート電極２３０_１及び第３浮遊ゲート電極２３０_３が配列され、第２列に第２浮遊ゲート電極２３０_２及び第４浮遊ゲート電極２３０_４が配列される。
【００４４】
まず、行方向で隣接する浮遊ゲート電極による干渉について説明する。本実施形態によれば、浮遊ゲート電極の断面が水平部２３１及び垂直部２３３で構成され、例えば、凸形である。従って、行方向で隣接する第１及び第２浮遊ゲート電極（２３０_１及び２３０_２）の二つの垂直部（２３３＿１及び２３３＿２）間の距離ｄ３は二つの水平部（２３１＿１及び２３１＿２）間の距離ｄ２よりも増加するため、隣接する浮遊ゲート電極の間の干渉が抑えられる。
【００４５】
また、水平部の厚さｈ１は非常に薄く形成することが可能であるため、行方向で隣接する二つの水平部（２３１＿１及び２３１＿２）間の重畳面積Ｓ３は非常に小さく、これらの間の距離ｄ２が近くても、干渉をほとんど無視することができる。一方、行方向で隣接する二つの垂直部（２３３＿１及び２３３＿２）は高いカップリング比のために、その厚さｈ２が大きく形成され、二つの垂直部（２３３＿１及び２３３＿２）間の重畳面積Ｓ４が大きく形成されうるが、隣接する垂直部（２３３＿１及び２３３＿２）間の距離ｄ３が増加するため、干渉が増加しなくなる。上述のように、垂直部の幅ｗ２が薄く形成されるほど二つの垂直部（２３３＿１及び２３３＿２）間の距離ｄ３が増加し、これにより行方向で隣接する垂直部による干渉は抑えられる。
【００４６】
また、列方向で隣接する浮遊ゲート電極による干渉について説明する。列方向で隣接する第１浮遊ゲート電極２３０_１及び第３浮遊ゲート電極２３０_３による干渉は、水平部の間の対向面積（Ｓ１ ＝ ｗ１ ｘ ｈ１）及び垂直部の間の対向面積（Ｓ２＝ ｗ２ ｘ ｈ２）の合（ＳＴＯＴＡＬ）に依存する。ここで上部導電パターンの幅ｗ２が狭く形成されるため、列方向で隣接する浮遊ゲートの間の干渉は抑えられる。
【００４７】
図９Ａ及び図９Ｂを参照して説明をした浮遊ゲート電極２３０の形態は本発明に対する説明のために、例示的に図示されたものであり、製造工程において多少の形態の変形があり得る。従って、本実施形態の浮遊ゲート電極の形態は、図９Ａ及び図９Ｂに概略的に図示された形態及びそれと関連する説明に限定されず、製造工程上の許容可能な変異を含みうる。例えば、滑らかな表面を有すると説明されたどのような膜（層）、または構成要素もそのような形態よりも多少凹凸のある表面を有することもできる。同様に、平坦な表面を有すると説明されたどのような膜（層）または構成要素もそのような形態よりも多少柔らかくて凹凸のある表面を有することもできる。また、垂直の側壁を有すると説明されたどのような膜（層）または構成要素も、そのような形態よりも多少傾いた側壁を有することもできる。例えば、図９Ａ及び図９Ｂに示す浮遊ゲート電極の表面、すなわち、水平部及び垂直部の表面は平坦であるように概略的に図示されているが、多少滑らかな表面が多少凹凸のある表面を有する場合がある。また、図９Ａ及び図９Ｂに浮遊ゲート電極の側面、すなわち、水平部及び垂直部の側面が垂直であるように図示されているが、多少傾くように形成されてもよい。例えば、垂直部の幅が基板から遠くなるほど増加してもよい。また、水平部の幅が基板から遠くなるほど増加してもよい。
【００４８】
このような多様な浮遊ゲート電極の形態の一例を図１０を参照して説明する。図１０を参照すれば、浮遊ゲート電極２３０’の水平部２３１’の上部面が傾くように形成されている。垂直部２３３’の側面は垂直に形成されるのではなく、傾くように形成されている。図１０に図示された浮遊ゲート電極は図９Ａ及び図９Ｂに図示された浮遊ゲート電極の形態とは多少異なるが、基本的には凸形である。図９Ａ及び図９Ｂを参照して説明をした垂直部の幅ｗ２は、図１０に図示したような浮遊ゲート電極２３０’から垂直部２３３’の側面が傾き、その幅が一定ではない場合にはその最大幅（図面で参照記号ｗ２’）を示す。そして、図９Ａ 及び図９Ｂを参照して説明をした水平部の幅ｗ１は、図１０に図示したような浮遊ゲート電極２３０’から水平部２３１’の上部面が傾き、その幅が一定ではない場合にはその最大幅（図面で参照記号ｗ１’）を示す。
【００４９】
上述のように、水平部２３１'の最大幅ｗ１’は垂直部２３３'の最大幅ｗ２’よりも大きく、水平部２３１’の断面積Ｓ１は垂直部２３３’の断面積Ｓ２よりも大きい。水平部２３１’の最大幅ｗ１’は垂直部の最小幅ｗ３’の１．５倍〜２．５倍であることができる。
【００５０】
図９Ａ、図９Ｂ、及び図１０を参照して説明をしたメモリトランジスタの浮遊ゲート形態のいろいろな変形は選択トランジスタの第１ゲートの第１部分にも同様に適用されうる。
【００５１】
以下、本発明の好適な一実施形態に係るＮＡＮＤフラッシュメモリ装置の製造方法を図１１〜図１６を参照して説明する。図１１を参照すると、素子分離工程を行って基板３００に列（ｙ軸）方向に延びる素子分離膜パターン４００によって活性領域５００を規定し、各活性領域５００上に第１絶縁膜６００及び第１導電膜パターン７００を形成する。第１導電膜パターン７００は素子分離膜パターン４００によって自己整合的に活性領域５００上に形成される。具体的には、例えば、基板３００上に第１絶縁膜６００及び第１導電膜パターン７００のための絶縁膜及び導電膜を形成する。素子分離領域を限定するためのマスクを用いて導電膜、絶縁膜及び基板の一部の厚さをエッチングする。これで、基板３００に活性領域５００が限定され、活性領域５００上に第１絶縁膜６００及び第１導電膜パターン７００が自己整合的に形成される。エッチングで除去された領域に絶縁物質を埋め込んで素子分離膜パターン４００を形成する。エッチングで除去された領域に素子分離膜パターン４００を形成する方法としては、絶縁物質の堆積工程を進行した後、物理化学的研磨（ＣＭＰ）またはエッチバックのような平坦化工程を行う方法を用いることができる。
【００５２】
第１導電膜パターン７００は選択トランジスタの第１ゲートで、そしてメモリトランジスタの浮遊ゲートで用いられ、例えば、シリコンで形成されうる。第１絶縁膜６００は選択トランジスタのゲート絶縁膜で用いられ、メモリトランジスタのトンネリング絶縁膜で用いられ、２０〜２００Åの厚さを有するシリコン酸化膜で形成されうるが、これに限定されず、誘電率が高い金属絶縁膜で形成されてもよい。
【００５３】
図１２を参照して、基板３００の第１領域を露出すると同時に、第１領域に隣接する第２ 領域の一部分を露出、すなわち、凸形ゲート領域を露出するマスク８００を第１導電膜パターン７００及び素子分離膜パターン４００上に形成する。マスク８００は第１導電膜パターン７００及び素子分離膜パターン４００に対してエッチング選択性を有する物質、例えば、シリコン窒化物で形成されうる。ここでマスク８００は第１領域だけではなく第２領域の一部分も露出し、これは第２領域に形成される選択トランジスタの第１ゲートの第１部分が凸形をが有するようにするためである。
【００５４】
図１３を参照すると、マスク８００によって保護されない、凸形ゲート領域の素子分離膜パターン４００の一部の厚さを除去してその上部面が第１導電膜パターン７００よりも低い低められた素子分離膜パターン４１０を形成する。低められた素子分離膜パターン４１０は第１導電膜パターン７００の側面を露出する。
【００５５】
図１４を参照すると、低められた素子分離膜パターン４１０の上部の上方へ突出した第１導電膜パターン７００を側面方向にエッチングしてその幅を減少させる。低められた素子分離膜パターン４１０の上方へ突出した幅が細くなる第１導電膜パターン部分７１０は凸形ゲートの垂直部で用いられる。そして細くなる第１導電膜パターン７１０の下で低くされた素子分離膜パターン４１０で覆われた第１導電膜パターン部分７３０は凸形ゲートの水平部で用いられる。第１導電膜パターン７００に対する側面方向のエッチングは、例えば、エッチング溶液を使うウェットエッチングを用いることができる。また、エッチングガスを使うドライエッチングを用いてもよい。ウェットエッチングを用いる場合、エッチング溶液にはＮＨ４ＯＨが含まれる。
【００５６】
図１５を参照すると、マスク８００を除去して第２領域の箱形ゲート領域の素子分離膜パターン４００及び第１導電膜パターン７００を露出する。
【００５７】
図１６及び図１７を参照して、第２絶縁膜９００及び第２導電膜１０００を形成した後、行（ｘ軸）に延びてメモリトランジスタの制御ゲート及び選択トランジスタの第２ゲートを規定するゲートマスク（１１００ａ、１１００ｂ）を形成する。
【００５８】
図１８を参照すると、ゲートマスク（１１００ａ、 １１００ｂ）をエッチングマスクを用いて第２導電膜１０００、第２絶縁膜９００、第１導電膜パターン７００をエッチングし、メモリトランジスタの積層ゲート構造及び選択トランジスタの積層ゲート構造を形成する。メモリトランジスタのゲート積層構造は第１導電膜パターンから形成されたフローティングゲート、第２絶縁膜から形成されたゲート層間絶縁膜及び第２導電膜から形成された制御ゲートを含む。選択トランジスタの積層ゲート構造は第１導電膜パターンから形成された第１ゲート、第２絶縁膜から形成されたゲート層間絶縁膜及び第２導電膜から形成された第２ゲートを含む。
【００５９】
本実施形態によれば、選択トランジスタが形成される第２領域の素子分離膜パターン４００がメモリトランジスタが形成される第１領域の低められた素子分離膜４１０に比べて相対的に厚いため、積層ゲート構造を形成するためのエッチング工程の間に第２領域でローディング効果によって活性領域がエッチング損傷を受けることを防止することができる。
【００６０】
第１領域及び第２領域で素子分離膜の厚さがほとんど同一な場合にスタックゲートの形成のためのエッチング工程でローディング効果によって第２領域の基板がエッチング損傷を受ける場合がある。第１領域にはメモリトランジスタが稠密に形成され、第２領域では選択トランジスタが比較的に稠密ではなく、粗密に形成されるため、第２領域で相対的にエッチングが進み、これによって第２領域で基板がエッチング損傷を受けうるからである。しかしながら、本発明の好適な実施形態によれば、第２領域の素子分離膜が第１領域が素子分離膜よりも厚く、基板がエッチング損傷を受けることを防止することができる。すなわち、本実施形態によれば、第２領域の厚い素子分離膜がエッチング阻止層として機能する。
【００６１】
選択トランジスタで第１ゲートと第２ゲートの間の電気的な接続はバッティングコンタクトなどによって形成されうる。例えば、第２絶縁膜９００を形成した後、メモリトランジスタが形成される第２領域で第１導電膜が露出されるように第２絶縁膜をパターニングするかまたは第２絶縁膜を第２領域から除去した後に、第２導電膜を形成する。これによって、第１ゲートと第２ゲートは互いに電気的に接続される。
【００６２】
また、イオン注入工程を進行してメモリトランジスタ及び選択トランジスタのためのソース／ドレイン領域を形成する。ドレインコンタクトに隣接する選択トランジスタのソース／ドレイン領域に選択的に追加的にイオン注入工程を進行することができる。ソース／ドレイン領域に対する追加的なイオン注入工程は周辺回路の領域のトランジスタのための高濃度ソース／ドレイン領域のためのイオン注入工程を用いることができる。
【００６３】
以下、メモリトランジスタについてさらに詳細に説明する。図１９は本発明の好適なさらに他の実施形態に係るフラッシュメモリ素子のメモリトランジスタを示す図面である。図１９を参照すると、半導体基板１００に活性領域１０２を規定する素子分離膜パターン１２０が複数個が配置される。隣接する素子分離パターンの間に活性領域１０２が規定される。活性領域１０２上にはゲート絶縁膜１４０が形成され、ゲート絶縁膜１４０上には浮遊ゲート電極１９２が配置される。浮遊ゲート電極１９２は下部導電パターン１５５と上部導電パターン１７０を含む。下部導電パターン１５５の幅ｗ１は上部導電パターン１７０の幅ｗ２よりも広い。これによって、浮遊ゲート電極１９２の断面は図示したように逆 T 字形（または凸形）である。浮遊ゲート電極１９２の上部にはゲート層間絶縁膜パターン１９４及び制御ゲート電極１９６が配置される。制御ゲート電極１９６は活性領域１０２及び素子分離膜パターン１２０を横切る。制御ゲート電極１９６、ゲート層間絶縁膜パターン１９４及び浮遊ゲート電極１９２はメモリトランジスタの積層ゲート構造１９０を構成する。
【００６４】
ゲート絶縁膜１４０は２０〜２００Åの厚さを有するシリコン酸化膜であることが望ましく、誘電率が高い金属絶縁膜を用いることもできる。下部導電パターン１５５は多結晶のシリコンであり、上部導電パターン１７０は多結晶シリコン、シリサイド及び金属性物質の一つまたはこれらを混合した膜で形成されうる。ゲート層間絶縁膜パターン１９４は、３０〜８０Åの厚さを有するシリコン酸化膜、５０〜１５０Åの厚さを有するシリコン窒化膜及び３０〜１００Åの厚さを有するシリコン酸化膜が順に積層された構造体であってもよい。制御ゲート電極１９６は多結晶シリコン、シリサイド及び金属性物質中の少なくとも一つまたはこれらを混合した膜で形成されうる。
【００６５】
本実施形態によれば、下部導電パターン１５５の幅ｗ１は活性領域１０２の最上部面の幅またはゲート絶縁膜１４０の幅よりも広い。また、隣接する下部導電パターン１５５の間での素子分離膜パターン１２０の上部面は活性領域１０２の上部面よりも低くすることができる。これによって、ゲート層間絶縁膜パターン１９４または制御ゲート電極１９６の下部面も隣接する下部導電パターン１５５の間で活性領域１０２の上部面よりも低くすることができる。このように、制御ゲート電極１９６が活性領域１０２の上部面よりも低くなる場合、制御ゲート電極１９６と浮遊ゲート電極１９２との間の対向面積は増加する。また、制御ゲート電極１９６は行方向で隣接する浮遊ゲート電極との間の干渉、例えば隣接するゲート電極が形成する容量性結合を遮断することができる。
【００６６】
このような制御ゲート電極及び浮遊ゲート電極の間の対向面積の増加は制御ゲート電極１９６に印加される電圧が浮遊ゲート電極１９２に伝達される効率を示すカップリング比ＣＲを増加させる。これに加えて、本実施形態によれば、浮遊ゲート電極１９２の高さを増加させなくても（例えば、断面積の増加なく）制御ゲート電極１９６と浮遊ゲート電極１９２の間の対向面積を増加させることができる。上述したように、素子分離膜パターン１２０の上部面のリセスされた構造によって、本実施形態のフラッシュメモリ装置は増加された対向面積を有することができる。
【００６７】
また、本実施形態による浮遊ゲート電極１９２の断面は略凸形であるため、列方向で隣接する浮遊ゲート電極の間の対向面積は減少する。図示されたように、下部導電パターン１５５の幅と厚さをそれぞれｗ１及びｈ１とし、上部導電パターン１７０の幅と厚さをそれぞれｗ２及びｈ２とすると、箱形の浮遊ゲート電極に比べて、本発明の好適な実施の形態に係る凸形の浮遊ゲート電極１９２の減少する断面の面積は（ｗ１−ｗ２）×ｈ２となる。このような浮遊ゲート電極の断面の面積の減少は列方向で隣接する浮遊ゲート電極による干渉効果の減少に繋がり、このような干渉効果の減少は浮遊ゲート電極の表面積を増加させることができる工程上の余裕（ｐｒｏｃｅｓｓ ｍａｒｇｉｎ）を追加に提供することができ、これによってカップリング比を増加させることができる。 本実施形態による浮遊ゲート電極は干渉効果の抑制のために要求される最大の断面の面積を維持しながら、カップリング比を決める表面の面積を増加させることができる。
【００６８】
本実施形態によれば、下部導電パターン１５５の断面積（ｗ１ ｘ ｈ１）は上部導電パターン１７０の断面積（ｗ２ｘ ｈ２）の少なくとも２倍であり、下部導電パターン１５５の幅ｗ１は上部導電パターン１７０の幅ｗ２よりも広いことが望ましい。本発明の好適な他の種々な実施形態に係る非揮発性メモリ装置のゲート構造は以下の製造方法と関連付けながらさらに詳細に説明される。
【００６９】
図２０は本発明の好適なさらに他の実施形態に係るフラッシュメモリ装置を概略的に示す。浮遊ゲート電極１９２は図１９の浮遊ゲート電極と同様に下部導電パターン１５５及び上部導電パターン１７０を含み、上部導電パターン１７０の幅が下部導電パターン１５５の幅よりも狭い。例えば、浮遊ゲート電極１９２は階段型側面を具備する。しかし、本実施形態の非揮発性メモリ装置では浮遊ゲート電極１９２が活性領域１０２上に自己整合される。例えば、浮遊ゲート電極１９２の下部導電パターン１５５の幅が活性領域１０２の上部面の幅と実質的に同一である。例えば、半導体製造工程で堆積された二つの膜（層）が一つのエッチングマスクを用いて順次にパターニングされる場合、形成される二つのパターンは実質的に同一の幅を有するといえる。また、素子分離膜パターン１２０の上部面は浮遊ゲート電極１９２の下部導電パターン１５５の上部面と実質的に一致する。また、本実施形態では上部導電パターン１７０の断面積が下部導電パターン１５５の断面積よりも大きく形成される。
【００７０】
図２１は本発明の好適なさらに他の実施形態に係るフラッシュメモリ装置を概略的に示す。本実施形態のフラッシュメモリ装置は図２０に図示されたフラッシュメモリ装置と異なり、下部導電パターン１５５及びゲート絶縁膜１４０の側面にスペーサ形態の素子分離膜パターン１２５が形成されている。そして素子分離膜パターン１２０の上部面が活性領域１０２の上部面よりも相対的により低い。
【００７１】
図２２Ａ〜図２２Ｈは本発明の好適な一実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。図２２Ａを参照すると、半導体基板１００上にトレンチマスクパターン１１０を形成する。トレンチマスクパターン１１０はパッド酸化膜パターン１１２及びマスク窒化膜パターン１１４が順に積層された構造体を含む。トレンチマスクパターン１１０は、エッチングマスクを用いて半導体基板１００をエッチングすることによって形成される。形成されたトレンチ１０５は、活性領域１０２を規定する。
【００７２】
トレンチマスクパターン１１０はマスク窒化膜パターン１１４上に積層されるシリコン酸化膜（例えば、中温酸化膜（ｍｅｄｉｕｍ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ、ＭＴＯ））及び反射防止膜をさらに含んでもよい。これに加えて、トレンチマスクパターン１１０を構成する膜の種類、厚さ及び積層の順序は多様に変形されうる。トレンチ１０５を形成する段階はトレンチマスクパターン１１０に対してエッチング選択性を有するエッチングレシピ（ｒｅｃｉｐｅ）を用いて半導体基板１００を異方性のエッチングする段階を含むことができる。図中ではトレンチ１０５の側壁が傾くように図示されているが、工程に沿ってトレンチ１０５の内壁が垂直に形成されてもよい。また、トレンチの側壁と底の接合部分が滑らかな曲線であってもよい。
【００７３】
図２２Ｂを参照すると、トレンチ１０５を埋め込む素子分離用の絶縁物質を形成した後、 トレンチマスクパターン１１０の上部面が露出されるまで、素子分離用の絶縁物質をエッチングすることによって、トレンチ１０５を埋め込んだまま、トレンチマスクパターン１１０囲む素子分離膜パターン１２０を形成する。
【００７４】
本実施形態によれば、素子分離用の絶縁物質はシリコン酸化膜であることが望ましく、多結晶シリコン膜、エピタキシアルシリコン膜及び多孔性絶縁膜などが用いられてもよい。また、素子分離用の絶縁物質を形成する前に、半導体基板１００をエッチングする間に発生したエッチング損傷を回復するための熱酸化膜（図示されない）をトレンチ１０５の内壁に形成してもよい。また、活性領域１０２に不純物が侵入することを防止するためのライナー膜（ｌｉｎｅｒ ｌａｙｅｒ）がさらに形成されてもよい。ライナー膜としてはシリコン窒化膜を用いることができる。
【００７５】
素子分離用の絶縁物質をエッチングする段階はトレンチマスクパターン１１０に対してエッチングの選択性を有するスラリを用いる化学−機械的研磨工程（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）を含むことが望ましく、ドライエッチングまたはウェット全面エッチングの方法などが用いられてもよい。
【００７６】
図２２Ｃを参照すると、トレンチマスクパターン１１０を除去して、活性領域１０２の上部面を露出させるギャップ領域１３０を形成する。より具体的に説明すると、ギャップ領域１３０を形成する段階は素子分離膜パターン１２０に対してエッチング選択性を有するウェットエッチングレシピを用いてマスク窒化膜パターン１１４を除去した後、半導体基板１００に対してエッチング選択性を有するウェットエッチングレシピを用いてパッド酸化膜パターン１１２を除去する段階を含む。
【００７７】
一方、素子分離膜パターン１２０の露出された側壁はパッド酸化膜パターン１１２を除去する段階で所定の厚さでエッチングされることが望ましい。これによって、ギャップ領域１３０の幅は活性領域１０２の幅よりも広くなる。本実施形態によれば、素子分離膜パターン１２０がパッド酸化膜パターン１１２のような物質（すなわち、シリコン酸化膜）であるため、別途の工程を必要とせずにこのようなギャップ領域１３０の幅の拡張が可能である。また、このようなギャップ領域１３０の幅の拡張は非揮発性メモリの浮遊ゲート電極が増加された幅を有することができるだけではなく、素子分離膜パターン１２０の上部面をリセスさせる後続工程でゲート絶縁膜が損傷される問題を予防することができる。これは、図２０ｇの説明から把握されうる。
【００７８】
露出された活性領域１０２の上部面にゲート絶縁膜１４０を形成する。ゲート絶縁膜１４０は熱酸化工程を通じて形成されるシリコン酸化膜であることが望ましく、誘電率が高い金属絶縁膜を用いてもよい。ゲート絶縁膜１４０の厚さは２０〜２００Åであることができる。
【００７９】
図２２Ｄを参照すると、フローティングゲートの下部導電パターンのための導電物質を拡張されたギャップ領域１３０を埋め込むように形成した後、素子分離膜パターン１２０の上部面が露出されるまでフローティング導電物質をエッチングする。これによって、活性領域１０２上にはギャップ領域１３０を埋め込む導電ギャップフィルパターン１５０が形成される。この場合、上述したギャップ領域１３０の幅の拡張のため、導電性ギャップフィルパターン１５０の幅は活性領域１０２の幅よりも大きい。後述する説明からより明確に把握されるが、導電性ギャップフィルパターン１５０の幅は浮遊ゲート電極の幅を決定する。従って、浮遊ゲート電極の幅が活性領域の幅よりも大きく形成されうる。
【００８０】
ギャップ領域１３０を埋め込む導電性ギャップフィルパターン１５０は化学気相成長工程を通じて形成された多結晶シリコン膜であることが望ましい。導電性ギャップフィルパターン１５０を形成する段階は素子分離膜パターン１２０に対してエッチング選択性を有するエッチングレシピを用いて平坦化のエッチングを行う段階を含む。例えば、このような平坦化エッチングは化学−機械的研磨工程を利用することができ、この場合、用いられるスラリはシリコン酸化膜のエッチング速度に対する多結晶シリコンのエッチング速度が大きいエッチング特性（すなわち、大きいエッチング選択性）を持つ物質であることが望ましい。
【００８１】
図２２Ｅを参照すると、素子分離膜パターン１２０に対してエッチング選択性を有するエッチングレシピを用いて凸形のゲート領域で導電性ギャップフィルパターン１５０の上部面をエッチングすることによって、ギャップ領域１３０の下部に残存する下部導電パターン１５５を形成する。この場合、導電性ギャップフィルパターン１５０がエッチングされる深さはギャップ領域１３０の深さよりも小さい。これによって、下部導電パターン１５５はギャップ領域１３０の下部に残存し、素子分離膜パターン１２０の側壁は露出される。その結果、下部導電パターン１５５の厚さ（図１９のｈ１）はギャップ領域１３０の深さよりも小さい。
【００８２】
下部導電パターン１５５上に鋳型膜１６０をコンフォーマルに形成する。鋳型膜１６０は下部導電パターン１５５に対してエッチング選択性を有する物質で形成する。例えば、鋳型膜１６０はシリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜及び金属窒化膜の中の一つを用いることができる。鋳型膜１６０の積層の厚さは（以下でより詳細に説明するように）本発明の好適な実施の形態に係る浮遊ゲートの形状を決める工程パラメータであるため、精密に調節されることが望ましい。このため、鋳型膜１６０は低圧化学気相成長（ＬＰＣＶＤ）または原子層堆積技術（ＡＬＤ）が用いられうる。また、導電性ギャップフィルパターン１５０のエッチングの深さ及びギャップ領域１３０の露出される側壁の高さは浮遊ゲートの形状に影響を及ぼす工程パラメータであるため、これらも精密に調節されることが好ましい。
【００８３】
図２２Ｆを参照すると、下部導電パターン１５５の上部面が露出されるまで鋳型膜１６０を異方性エッチングする。これによって、素子分離膜パターン１２０の側壁には下部導電パターン１５５の上部面のへりを覆う鋳型スペーサ１６５が形成される。続いて、鋳型スペーサ(１６５)が形成された結果物の全面に上部導電膜を形成した後、素子分離膜パターン１２０の上部面が露出されるまで上部導電膜をエッチングする。これによって、鋳型スペーサ１６５の間には下部導電パターン１５５に接触する上部導電パターン１７０が形成される。互いに接触するいっついの下部導電パターン１５５及び上部導電パターン１７０は本発明の好適な実施の形態に係る浮遊ゲートパターン１８０を構成する。
【００８４】
浮遊ゲートパターン１８０の断面の形状は図示されたように凸形である。浮遊ゲートパターン１８０の断面の形状は下部導電パターン１５５の高さ及び幅、そして上部導電パターン１７０の高さ及び幅によって決まる。従って、上述のように、１）素子分離膜パターン１２０と活性領域１０２の上部面の間の高さの差、２）ギャップ領域１３０の幅、３）鋳型膜１６０の積層の厚さ、及び４）上部導電膜のエッチングの深さは精密に調節されることが好ましい。
【００８５】
以上のように、上部導電パターン１７０は鋳型スペーサ１６５を鋳型を利用して形成されるため、下部導電パターン１５５の中央に自己整合される。また、本発明によれば、下部導電パターン１５５は制御ゲート電極及び活性領域が延びる方向への浮遊ゲート電極の分離のためのエッチング工程で活性領域１０２が露出される問題を防止するに充分な厚さを有する。例えば、下部導電パターン１５５の厚さは少なくとも上部導電パターン１７０の幅よりも厚いほうが好ましい。
【００８６】
一方、上部導電パターン１７０のための上部導電膜は多結晶シリコン膜、シリサイド膜及び金属膜中の一つまたはこれらを混合した膜であることが好ましく、化学気相成長及びエピタキシャル成長などの方法を通じて形成されうる。また、上部導電膜をエッチングする段階は化学−機械的研磨技術を利用することができ、この場合、用いられるスラリは素子分離膜パターン１２０または鋳型スペーサ１６５に対してエッチング選択性を有することが望ましい。
【００８７】
図２２Ｇを参照すると、上部導電パターン１７０及び下部導電パターン１５５をエッチングマスクを用いて素子分離膜パターン１２０が露出された上部面をエッチングする。本実施形態によれば、素子分離膜パターン１２０の上部面はこのようなエッチング工程を通じてリセスされて（図示のように）隣接する下部導電パターン１５５の間で活性領域１０２の上部面よりも低くなる。
【００８８】
本実施形態によれば、素子分離膜パターン１２０をリセスさせる間、鋳型スペーサ１６５は除去されうる。これによって、図示したように、上部導電パターン１７０と接触する領域を除外した下部導電パターン１５５の上部面は露出される。ここで、鋳型スペーサ１６５は追加的な工程を通じて除去されてもよい。
【００８９】
一方、下部導電パターン１５５の幅はその下の活性領域１０２幅よりも広いため、素子分離膜パターン１２０をリセスさせる段階で活性領域１０２及びゲート絶縁膜１４０に対するエッチング損傷を防止することができる。素子分離膜パターン１２０をリセスさせる段階が素子分離膜パターン１２０の上部面が活性領域１０２の上部面よりも低くなるまで実施されるという点を考慮すると、このような予防効果は明らかである。前に説明したように、このようなエッチング損傷の予防のためにはギャップ領域１３０の幅を拡張する過程が必要である。
【００９０】
図２２Ｈを参照すると、素子分離膜パターン１２０の上部面がリセスされた結果物上に、積層ゲート構造１９０を形成する。積層ゲート構造１９０は浮遊ゲート電極１９２、ゲート層間絶縁膜パターン１９４及び制御ゲート電極１９６が順に積層された構造体を有する。
【００９１】
積層ゲート構造１９０を形成する段階は素子分離膜パターン１２０の上部面がリセスされた結果物の全面にゲート層間絶縁膜及び制御ゲート導電膜を順に形成した後、制御ゲート導電膜、ゲート層間絶縁膜及び浮遊ゲートパターン１８０をパターニングする段階を含む。これにより、制御ゲート電極１９６は隣接する活性領域１０２及び素子分離膜パターン１２０を横切るように形成され、活性領域が延びる方向で隣接する浮遊ゲート電極１９２が互いに電気的に分離される。ゲート層間絶縁膜パターン１９４は順に積層された３０〜８０Åの厚さを有するシリコン酸化膜、５０〜１５０Åの厚さを有するシリコン窒化膜及び３０〜１００Åの厚さを有するシリコン酸化膜が順に積層された構造体であってもよい。
【００９２】
上述した実施形態において、鋳型スペーサ１６５の一部分１６５ｒが除去されなくてもよい。これを図２３ａ及び図２３ｂを参照して説明する。このように除去されずに残存する鋳型スペーサ１６５ｒにより、積層ゲート構造のためのエッチング工程で下部導電パターン１５５がエッチング損傷を受ける可能性が減る。図２２ａ〜図２２Ｆを参照して一工程を進行した後、上部導電パターン１７０及び下部導電パターン１５５をエッチングマスクを用いて素子分離膜パターン１２０の露出された上部面をエッチングする。続いて、鋳型スペーサ１６５の一部分を除去して図２３Ａに図示されたように下部導電パターン１５５上に残存する鋳型スペーサ１６５rを形成する。図２３Ｂを参照して、ゲート層間絶縁膜及び制御ゲート電極用の導電膜を形成した後、制御ゲート電極用の導電膜、ゲート層間絶縁膜、そして浮遊ゲートパターン１８０に対するパターニング工程を進行してワードライン１９０を形成する。この場合、残存する鋳型スペーサ１６５ｒは下部導電パターン１５５がエッチング損傷を受けることを防止する。
【００９３】
上述した実施形態によれば、浮遊ゲート電極１９２は別途の工程を通じて形成された下部導電パターン１５５と上部導電パターン１７０で構成される。しかし、上部導電パターン１７０及び下部導電パターン１５５が図２４Ａ及び図２４Ｂに図示されたように、単一な導電膜または同一の膜（層）で形成されてもよい。
【００９４】
本実施形態では、上部導電膜を形成するための別途の工程を必要とせずに図２２Ａ〜図２２Ｄを参照して説明した実施形態の導電性ギャップフィルパターン図２２Ｄの１５０参照)上に上部導電パターン１７０を規定するためのマスクパターン２００を形成する段階を含む。このマスクパターン２００は凸形ゲート領域に形成されうる。図２２Ａ〜図２２Ｄを参照して説明をした工程を進行した後、導電性ギャップフィルパターン１５０上にマスクパターン２００を形成する。マスクパターン２００をエッチングマスクで利用して図２４Ａに図示されたように、導電性ギャップフィルパターン１５０を所定の深さでエッチングすることによって、下部導電パターン１５５及び上部導電パターン１７０を形成する。このように形成される下部及び上部導電パターン１５５、１７０は単一膜からなるという点を除外すれば、上述の実施形態と同一の構造を有する。
【００９５】
マスクパターン２００はリソグラフィを利用して形成されるフォトレジストパターンであることが望ましく、導電性ギャップフィルパターン１５０に対してエッチング選択性を有する多様な物質膜（例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜など）で形成されうる。一方、マスクパターン２００は上部導電パターン１７０を規定するという点を考慮すれば、マスクパターン２００は下部導電パターン１５５よりも狭い幅を有する。このように狭い幅を実現するために、マスクパターン２００を形成する段階はギャップパターン１５０の上部に所定の幅を有する犠牲パターンを形成した後、これを等方性エッチングしてその幅を減少させる方法を利用することもできる。
【００９６】
図２４Ｂに図示されたように、マスクパターン２００を除去して上記浮遊ゲートパターン１８０の上部面を露出させる。マスクパターン２００を除去する他は、以後の工程は上述した実施形態と同一である。
【００９７】
上述した実施形態によれば、素子分離膜パターンは浮遊ゲートパターンよりも先に形成される。これに対し、図２５Ａ〜図２５Ｅ及び図２６Ａ〜図２６Ｂを参照して説明する実施形態は浮遊ゲートパターンを素子分離膜パターンよりも先に形成するという点で先の実施形態と区別される。一方、重複説明を避けるために、先の実施形態で説明された内容は省略する。
【００９８】
図２５Ａを参照すると、半導体基板１００の所定領域上に順に積層されたゲート絶縁膜１４０、浮遊ゲートパターン２１０及びトレンチマスクパターン１１０を形成する。トレンチマスクパターン１１０をエッチングマスクを用いて半導体基板１００をエッチングすることによって、活性領域１０２を規定するトレンチ１０５を形成する。以後、トレンチ１０５が形成された結果物の上に、トレンチ１０５を埋め込む素子分離膜１１９を形成する。
【００９９】
図２５Ｂを参照すると、トレンチマスクパターン１１０の側壁が露出されるまで、素子分離膜１１９をエッチングすることによって、トレンチ１０５を埋め込む素子分離膜パターン１２０を形成する。素子分離膜パターン１２０を形成する段階はトレンチマスクパターン１１０が露出されるまで素子分離膜１１９を平坦化エッチングした後、浮遊ゲートパターン２１０の上部面と略同一になるまで素子分離膜パターン１２０の上部面をエッチングする段階を含むことができる。
【０１００】
図２５Ｃを参照すると、露出されたトレンチマスクパターン１１０を等方性のエッチングすることによって、浮遊ゲートパターン２１０よりも小さな幅を有するマスクパターン１１５を形成する。マスクパターン１１５を形成する段階は素子分離膜パターン１２０及び浮遊ゲートパターン２１０に対してエッチング選択性を有するウェットエッチングの方法を用いることができる。この場合、マスクパターン１１５は浮遊ゲートパターン２１０の上部に自己整合され、浮遊ゲートパターン２１０の上部面のへりは露出される。
【０１０１】
図２５Ｄを参照すると、マスクパターン１１５を用いて浮遊ゲートパターン２１０の露出された上部面を所定の深さにエッチングする。この過程は先に図５Ａを参照して説明した実施形態と同一である。その結果、エッチングされた浮遊ゲートパターン１８０は下部導電パターン１５５に比べて上部導電パターン１７０の幅が狭い逆T 字形断面を有する。以後、素子分離膜パターン１２０の露出された上部面をゲート絶縁膜１４０の上部面の高さまでリセスする。
【０１０２】
図２５Ｅを参照すると、浮遊ゲートパターン１８０の上部面を覆うゲート層間絶縁膜及び制御ゲート導電膜を形成する。以後、これらをパターニングして活性領域１０２を横切るワードライン１９０を形成する。ワードライン１９０を形成する段階は上述した実施形態と同一である。
【０１０３】
図２５Ａ〜図２５Ｅを参照して説明をした実施形態において、図２５Ｂで説明した段階以後は、トレンチマスクパターン１１０の側壁にスペーサを形成し、素子分離膜パターン１２０の上部面にリセスされた領域を形成することもでき、その一実施形態を図２６Ａ及び図２６Ｂを参照して説明する。この場合、スペーサの形状が素子分離膜パターン１２０に伝達されるため、ゲート絶縁膜１４０の露出なしに素子分離膜パターン１２０を活性領域１０２の上部面よりも低く形成することができる。
【０１０４】
図２６Ａ及び図２６Ｂを参照すると、素子分離膜パターン１２０をリセスする段階（図 ２３Ｄ参照）はゲート絶縁膜１４０が露出されない深さまで実施される。続いて、その結果物の上部に浮遊ゲートパターン１８０を覆うスペーサ絶縁膜２２０をコンフォーマルに形成した後、上部導電パターン１７０の上部面が露出されるまでスペーサ絶縁膜２２０を異方性エッチングする。この場合、スペーサ絶縁膜２２０はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及び金属窒化膜の中で選択された少なくとも一つであってもよい。
【０１０５】
これによって、下部導電パターン１５５の上部には緩衝絶縁膜パターン２３０が形成され、下部導電パターン１５５の側壁には緩衝スペーサ２４０が形成される。緩衝絶縁膜パターン２３０及び緩衝スペーサ２４０が形成された結果物上にゲート層間絶縁膜及び制御ゲート導電膜を形成する。この場合、素子分離膜パターン１２０はリセスされて緩衝スペーサ２４０の間で浮遊ゲートパターン１８０よりも低い上部面を有する。以後、これらをパターニングして活性領域１０２を横切るワードライン１９０を形成する。ワードライン１９０を形成する段階は上述した実施形態と同一である。結果的に、緩衝絶縁膜パターン２３０は下部導電パターン１５５の上部面とゲート層間絶縁膜パターン１９４の下部面の間に介在される。
【０１０６】
図２７Ａ〜図２７Ｅは本発明の好適なさらに他の実施形態に係るフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。図２７Ａを参照して、半導体基板１００上にゲート絶縁膜１４０、浮遊ゲートパターン２１０及びマスクパターン１１０を形成し、素子分離のためのトレンチ１０５を形成する。浮遊ゲートパターン２１０下の基板１００が活性領域１０２になる。さらに詳しく説明すると、薄膜堆積工程を進行して基板１００上に、例えば、約５０〜１００Åの厚さのゲート絶縁膜及び浮遊ゲート用の導電膜を形成し、浮遊ゲート用の導電膜上にトレンチ１０５を限定するマスクパターン１１０を形成する。マスクパターン１１０をエッチングマスクを用いてその下の浮遊ゲート用の導電膜、ゲート絶縁膜、そして基板の一部分をエッチングして浮遊ゲートパターン２１０、ゲート絶縁膜パターン１４０及び活性領域１０２を形成する。すなわち、活性領域１０２ 上にゲート絶縁膜パターン１４０及び浮遊ゲートパターン２１０が自己整合的に形成される。ここで、浮遊ゲートパターン２１０、ゲート絶縁膜パターン１４０そして活性領域１０２の側面を露出するトレンチ１０５が規定される。
【０１０７】
浮遊ゲートパターン２１０は、例えば、ポリシリコンで形成されることができ、その厚さは浮遊ゲート電極の高さを左右し、カップリング比、干渉などを考慮して適切な厚さで形成される。マスクパターン１１０はシリコン及び酸化膜に対してエッチング選択性を有する物質で形成されることができ、例えば、シリコン窒化膜で形成されることができる。
【０１０８】
図２７Ｂを参照して、素子分離のためにトレンチ１０５を埋め込むように、例えば、活性領域１０２、ゲート絶縁膜パターン１４０及び浮遊ゲートパターン２１０の側面を覆うように、マスクパターン１１０上に素子分離用の絶縁膜を形成した後、マスクパターン１１０が露出するまで素子分離用の絶縁膜に対するエッチング工程を進行して素子分離膜１１５を形成する。素子分離用の絶縁膜に対するエッチング工程は、例えば、化学的機械的研磨工程またはエッチバック工程を用いることができる。
【０１０９】
図２７Ｃを参照して露出されたマスクパターン１１０を除去して浮遊ゲートパターン２１０の上部面を露出する。マスクパターン１１０は浮遊ゲートパターン２１０及び素子分離膜１１５に対してエッチング選択性を有する物質で形成されるため、選択的に除去されることができる。
【０１１０】
図２７Ｄを参照して、凸形ゲート領域で浮遊ゲートパターン２１０の側面が露出されるように素子分離膜１１５の一部分をエッチングする。これにより、浮遊ゲートパターン２１０の上部面よりも低い上部面を有する素子分離膜パターン１２０が形成される。ここで、浮遊ゲートパターン２１０は素子分離膜パターン１２０によって覆われた部分１５５（以下「下部パターン部」という。）と覆われない部分１３０（以下「上部パターン部」という。）で区分されることができる。浮遊ゲートパターン２１０中で素子分離膜パターン１２０によって覆われた下部パターン部１５５は浮遊ゲート電極の下部導電パターン１５５になる。そして浮遊ゲートパターン２１０中で素子分離膜１１５のエッチングによって露出される上部パターン部１３０は浮遊ゲート電極の上部導電パターンのために用いられる。
【０１１１】
ここで、マスクパターン１１０を除去することと素子分離膜１１５の一部を除去することの順序は重要ではなく、いずれを先にしてもよい。
【０１１２】
図２７Ｅを参照して、素子分離膜パターン１２０の上部なら上方へ突出した浮遊ゲートパターン２１０の上部パターン部１３０をエッチングして浮遊ゲート電極の上部導電パターン１７０を形成する。ここで、上部パターン部１３０の幅ｗ１よりも狭い幅ｗ２を有する。すなわち、下部導電パターン１５５の幅ｗ１よりも狭い幅を有する上部導電パターン１７０が形成される。これにより、下部導電パターン１５５及び下部導電パターン１５５よりも幅が狭い上部導電パターン１７０を有する浮遊ゲートパターン１８０が形成される。上部パターン部１３０に対するエッチングは、例えば、エッチング溶液を使うウェットエッチングを用いることができる。また、エッチングガスを使うドライエッチングを用いてもよい。ウェットエッチングを使う場合、エッチング溶液はＮＨ４ＯＨを含む。エッチング溶液を使う場合、上部パターン部１３０の側面だけではなく、上部面もエッチングされうる。従って、初期浮遊ゲートパターン２１０の厚さは上部パターン部１３０の上部面のエッチングも考慮して決定される。
【０１１３】
一方、下部導電パターン１５５の側面は素子分離膜パターン１２０によって覆われ、エッチングから保護されるが、工程に従って、その上部面のへりがある程度エッチングされうる。また、工程に従って上部導電パターン１７０の側面は垂直、傾斜、平坦な表面、多少凹凸のある表面になりうる。また、下部導電パターン１５５と上部導電パターン１７０の接合部分で下部導電パターン１５５及び上部導電パターン１７０が滑らかな曲線の形態となってもよい。
【０１１４】
ゲート層間絶縁膜のための絶縁層及び制御ゲート電極のための導電層を形成した後、制御ゲート用の導電膜、ゲート層間絶縁膜、そして、浮遊ゲートパターン１８２をパターニングしてセルの単位で分離された浮遊ゲート電極１９２を完成し、制御ゲート電極１９４を形成する。制御ゲート電極１９６は素子分離膜パターン１２０及び活性領域１０２を交差するように形成され、制御ゲート電極１９６と活性領域１０２が交差する部分に浮遊ゲート電極１９２が位置する。
【０１１５】
上述した図２７Ａ〜図２７Ｅを参照して説明した方法によれば、浮遊ゲート電極が活性領域上に自己整合される。例えば、浮遊ゲート電極の下部導電パターンの幅が活性領域の幅と実質的に同一に形成される。
【０１１６】
上述した図２７Ａ〜図２７Ｅを参照して説明した方法において、トレンチ１０５を形成した後、素子分離膜を形成する前に、トレンチ形成のためのエッチング工程の損傷を回復するために熱酸化が進行されうる。この場合、活性領域１０２のへりでも熱酸化が進行されて活性領域１０２のへりでのゲート絶縁膜が相対的に他の領域でよりも厚く形成されることができる。
【０１１７】
上述した図２７Ａ〜図２７Ｅを参照して説明した方法で、浮遊ゲートパターン２１０の上部パターン部１３０の上部面がエッチングされることを防止することができる。このために、上述した方法でマスクパターン１１０の除去工程と素子分離膜１１５のエッチング工程の手順を調節してもよい。例えば、マスクパターン１１０を浮遊ゲートパターン２１０の上部面から除去しない状態で浮遊ゲートパターン２１０の上部パターン部１３０に対するエッチング工程を進行することができる。これを図２８Ａ〜図２８Ｃを参照して説明をする。
【０１１８】
図２７Ａ〜図２７Ｂを参照して説明をした工程を進行して浮遊ゲートパターン２１０、 ゲート絶縁膜１４０、マスクパターン１１０、素子分離膜１１５を形成する。図２８Ａを参照して、凸形ゲート領域で浮遊ゲートパターン２１０の側面が露出されるように素子分離膜１１５の一部分をエッチングして浮遊ゲートパターン２１０の上部面よりも低い上部面を有する素子分離膜パターン１２０を形成する。ここで、浮遊ゲートパターン２１０の上部面はマスクパターン１１０によって覆われている。
【０１１９】
図２８Ｂを参照して、露出された浮遊ゲートパターン２１０の上部パターン部１３０の側面をエッチングして、その幅を減少させて上部導電パターン１７０を形成する。本実施形態の場合、図２７〜図２７Ｅを参照して説明をした方法と異なり、上部パターン部１３０の上部面はエッチングされない。
【０１２０】
図２８Ｃを参照してマスクパターン１１０を除去する。図２７Ａ〜図２７Ｅを参照して説明した方法の場合、上部パターン部の上部面に対するエッチングが実行されることができ、上部導電パターンの上部面のへりが多少滑らかな曲線形態で形成されることができ、本実施形態の場合、上部パターン部の上部面に対するエッチングが実行されないため、上部導電パターンの上部面のへりが図２７Ａ〜図２７Ｅを参照して説明した方法による上部導電パターンよりも多少角があるように形成されてもよい。
【０１２１】
以上のように、本発明の好適な実施の形態を主に説明した。当業者であれば、本発明の本質的な特徴から逸脱しない範囲内で変形された形態を実現可能であることを理解しうる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置に対する概略的な平面図である。
【図２】図１の参照番号９０が示す部分、すなわち、メモリトランジスタが形成される第１領域１０と選択トランジスタが形成される第２領域２０の境界部分を拡大した部分拡大図である。
【図３】図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図４】図２のＩＩ−ＩＩ’線に沿って切断した場合の断面図である。
【図５】図２のＩＩＩ−ＩＩＩ’線に沿って切断した場合の断面図である。
【図６】図２のＩＶ−ＶＩ’線に沿って切断した場合の断面図である。
【図７】図２のＶ−Ｖ’線に沿って切断した場合の断面図である。
【図８】図２のＶＩ−ＶＩ’線に沿って切断した場合の断面図である。
【図９Ａ】本発明の一実施形態による制御ゲートが延びる方向に沿って切断した場合の浮遊ゲート電極の断面を概略的に示す図面である。
【図９Ｂ】本発明の一実施形態による浮遊ゲート電極の配列を示す斜視図である。
【図１０】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置を概略的に示す断面図である。
【図１１】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１２】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１３】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１４】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１５】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１６】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１７】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１８】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための図面である。
【図１９】本発明のさらに他の実施形態によるフラッシュメモリ装置のメモリトランジスタを示す。
【図２０】本発明のさらに他の実施形態によるフラッシュメモリ装置を概略的に示す。
【図２１】本発明のさらに他の実施形態によるフラッシュメモリ装置を概略的に示す。
【図２２Ａ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２２Ｂ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２２Ｃ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２２Ｄ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２２Ｅ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２２Ｆ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２２Ｇ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２２Ｈ】本発明の一実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２３Ａ】本発明の他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２３Ｂ】本発明の他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２４Ａ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２４Ｂ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリ装置の製造方法を説明するための断面図である。
【図２５Ａ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２５Ｂ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２５Ｃ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２５Ｄ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２５Ｅ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２６Ａ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２６Ｂ】本発明のさらに他の実施形態によるＮＡＮＤフラッシュメモリの製造方法を説明するための断面図である。
【図２７Ａ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図２７Ｂ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図２７Ｃ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図２７Ｄ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図２７Ｅ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図２８Ａ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図２８Ｂ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図２８Ｃ】本発明のさらに他の実施形態によるフラッシュメモリ装置の浮遊ゲート形成方法を説明するための図面である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
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【図２２Ｆ】
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【図２２Ｇ】
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【図２２Ｈ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２５Ｅ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２７Ｄ】
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【図２７Ｅ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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