(57)【要約】【課題】本発明の目的は、静電気に対する保護の向上を図ることができる半導体装置を提供することにある。【解決手段】半導体装置は、第１の電源系１１０に属する第１の電源ラインＶＤＤ１及び第２の電源ラインＶＳＳ１と、第２の電源系１１２に属する第３の電源ラインＶＤＤ２及び第４の電源ラインＶＳＳ２と、第２の電源ラインＶＳＳ１にソースが接続された第１の電界効果トランジスタ１８２と、第４の電源ラインＶＳＳ２にソースが接続された第２の電界効果トランジスタ１９２と、第１〜第４の電源ラインＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２のそれぞれを第１の静電保護素子１２０−１２６を介して共通接続する共通ライン２００と、電源ラインＶＳＳ１，ＶＳＳ２の少なくとも一方と共通ライン２００の間に接続され、かつ少なくとも共通ライン２００への方向を順方向とするダイオードとして機能する第２の静電保護素子３００，４００と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源系に属する第１の電源ライン及び第２の電源ラインと、
第２の電源系に属する第３の電源ライン及び第４の電源ラインと、
前記第２の電源ラインにソースが接続された第１の電界効果トランジスタと、
前記第４の電源ラインにソースが接続された第２の電界効果トランジスタと、
前記第１〜第４の電源ラインのそれぞれを第１の静電保護素子を介して共通接続する共通ラインと、
前記第２及び第４の電源ラインの少なくとも一方と前記共通ラインの間に接続され、かつ少なくとも前記共通ラインへの方向を順方向とするダイオードとして機能する第２の静電保護素子と、
を含む半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の静電保護素子は、
第１の導電型の基板と、
前記基板に形成された第１の導電型の第１のウェルと、
前記第１のウェルに形成された第２の導電型の第１の不純物領域と、
前記第１のウェルに前記第１の不純物領域と分離して形成された第１の導電型の第２の不純物領域と、
を含み、
前記共通ラインが前記第１の不純物領域に接続され、
前記第２及び第４の電源ラインのいずれかが前記第２の不純物領域に接続されている半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２の静電保護素子は、双方向ダイオードとして機能する半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２の静電保護素子は、
第１の導電型の基板と、
前記基板に形成された第１の導電型の第１のウェルと、
前記基板に形成された第２の導電型の第２のウェルと、
前記第１のウェルに形成された第２の導電型の第１の不純物領域と、
前記第１のウェルに前記第１の不純物領域と分離して形成された第１の導電型の第２の不純物領域と、
前記第２のウェルに形成された第１の導電型の第３の不純物領域と、
前記第２のウェルに前記第３の不純物領域と分離して形成された第２の導電型の第４の不純物領域と、
を含み、
前記共通ラインが前記第１及び第３の不純物領域に接続され、
前記第２及び第４の電源ラインのいずれかが前記第２及び第４の不純物領域に接続されている半導体装置。
【請求項５】
請求項１から請求項４のいずれかに記載の半導体装置において、
前記第１及び第３の電源ラインには、それぞれ同一レベルの電圧が供給される半導体装置。
【請求項６】
請求項１から請求項４のいずれかに記載の半導体装置において、
前記第１及び第３の電源ラインには、それぞれ異なるレベルの電圧が供給される半導体装置。
【請求項７】
請求項１から請求項６のいずれかに記載の半導体装置において、
前記共通ラインは、半導体チップの周縁に沿って環状に形成されている半導体装置。
【請求項８】
請求項１から請求項７のいずれかに記載の半導体装置において、
前記第２の静電保護素子は、
前記第２の電源ラインと前記共通ラインの間に接続された静電保護素子と、
前記第４の電源ラインと前記共通ラインの間に接続された静電保護素子と、
を含む半導体装置。
【請求項９】
請求項１から請求項８のいずれかに記載の半導体装置において、
前記第１の電源系に属する複数の第１のＩ／Ｏセルと、
前記第２の電源系に属する複数の第２のＩ／Ｏセルと、
前記複数の第１のＩ／Ｏセルと前記複数の第２のＩ／Ｏセルの間に配置された電源分離セルと、
をさらに含み、
前記第２の静電保護素子は、前記電源分離セルに配置されている半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記電源分離セルは、前記複数の第１及び第２のＩ／Ｏセルのそれぞれと同一面積を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、静電気による内部回路の破壊を防止するため、静電保護素子を設けることが知られている。例えば、複数の電源系を共通接続する共通ラインが設けられる場合、静電保護素子は、共通ラインから電源ラインの方向を順方向とするダイオードとして機能し、これにより静電気の吸収経路を確保することができる。
【０００３】
ここで、第１の電源系に属する電源ラインＶＤＤ１及び電源ラインＶＳＳ１と、第２の電源系に属する電源ラインＶＤＤ２及び電源ラインＶＳＳ２とにおいて、電源ラインＶＤＤ１，ＶＤＤ２の間に静電気が印加された場合を考える。仮に電源ラインＶＳＳ１，ＶＳＳ２が未接続であれば（例えば接地されていなければ）、静電気は電源ラインＶＤＤ１，ＶＤＤ２の一方から共通ラインを介して他方へと伝播する。この場合、共通ラインの電位は静電気の伝播により変動し、これにより電源ラインＶＳＳ１，ＶＳＳ２の電位も変動し、この結果、電源ラインＶＳＳ１，ＶＳＳ２に接続されているトランジスタに高電界が加えられ、トランジスタの破壊を招くことが考えられる。
【特許文献１】特開２００２−８３９３１号公報
【特許文献２】特開平９−１９９６７０号公報
【特許文献３】特開平８−３２１５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、静電気に対する保護の向上を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明に係る半導体装置は、
第１の電源系に属する第１の電源ライン及び第２の電源ラインと、
第２の電源系に属する第３の電源ライン及び第４の電源ラインと、
前記第２の電源ラインにソースが接続された電界効果トランジスタと、
前記第１〜第４の電源ラインのそれぞれを第１の静電保護素子を介して共通接続する共通ラインと、
前記第２及び第４の電源ラインの少なくとも一方と前記共通ラインの間に接続され、かつ少なくとも前記共通ラインへの方向を順方向とするダイオードとして機能する第２の静電保護素子と、
を含む。
【０００６】
本発明において、第１及び第３の電源ライン（例えば電源ラインＶＤＤ１，ＶＤＤ２）の間に静電気が印加された場合、第２及び第４の電源ライン（例えば電源ラインＶＳＳ１，ＶＳＳ２）が未接続であれば（例えば接地されていなければ）、静電気は第１及び第３の電源ラインＶＤＤ１，ＶＤＤ２の一方から共通ラインを介して他方へと伝播する。この場合、共通ラインの電位は静電気の伝播により変動し、これにより電源ライン第２及び第４のＶＳＳ１，ＶＳＳ２の電位も変動し得る。仮に第２及び第４の電源ラインＶＳＳ１，ＶＳＳ２の電位が上昇すると、この電位は第１の静電保護素子の存在により長時間保持される。すなわち、第２及び第４の電源ラインＶＳＳ１，ＶＳＳ２に接続されている電界効果トランジスタのソースに長時間高電位が保持され、この結果、電界効果トランジスタに高電界が加えられ、電界効果トランジスタの破壊を招くおそれがある。
【０００７】
これに対して、本発明では、共通ラインへの方向を順方向とするダイオードとして機能する第２の静電保護素子が設けられており、例えば第２の電源ラインＶＳＳ１から共通ラインの方向に静電気の吸収経路を確保することができる。すなわち、本発明によれば、例えば第２の電源ラインＶＳＳ１に長時間高電位が保持されることがない。したがって、上述した静電気が印加されても、例えば第２の電源ラインＶＳＳ１に接続されている電界効果トランジスタの破壊を防止することができ、静電気に対する保護の向上を図ることができる。
【０００８】
（２）この半導体装置において、
前記第２の静電保護素子は、
第１の導電型の基板と、
前記基板に形成された第１の導電型の第１のウェルと、
前記第１のウェルに形成された第２の導電型の第１の不純物領域と、
前記第１のウェルに前記第１の不純物領域と分離して形成された第１の導電型の第２の不純物領域と、
を含み、
前記共通ラインが前記第１の不純物領域に接続され、
前記第２及び第４の電源ラインのいずれかが前記第２の不純物領域に接続されていてもよい。
【０００９】
（３）この半導体装置において、
前記第２の静電保護素子は、双方向ダイオードとして機能してもよい。
【００１０】
（４）この半導体装置において、
前記第２の静電保護素子は、
第１の導電型の基板と、
前記基板に形成された第１の導電型の第１のウェルと、
前記基板に形成された第２の導電型の第２のウェルと、
前記第１のウェルに形成された第２の導電型の第１の不純物領域と、
前記第１のウェルに前記第１の不純物領域と分離して形成された第１の導電型の第２の不純物領域と、
前記第２のウェルに形成された第１の導電型の第３の不純物領域と、
前記第２のウェルに前記第３の不純物領域と分離して形成された第２の導電型の第４の不純物領域と、
を含み、
前記共通ラインが前記第１及び第３の不純物領域に接続され、
前記第２及び第４の電源ラインのいずれかが前記第２及び第４の不純物領域に接続されていてもよい。
【００１１】
（５）この半導体装置において、
前記第１及び第３の電源ラインには、それぞれ同一レベルの電圧が供給されていてもよい。
【００１２】
（６）この半導体装置において、
前記第１及び第３の電源ラインには、それぞれ異なるレベルの電圧が供給されていてもよい。
【００１３】
（７）この半導体装置において、
前記共通ラインは、半導体チップの周縁に沿って環状に形成されていてもよい。
【００１４】
（８）この半導体装置において、
前記第２の静電保護素子は、
前記第２の電源ラインと前記共通ラインの間に接続された静電保護素子と、
前記第４の電源ラインと前記共通ラインの間に接続された静電保護素子と、
を含んでいてもよい。
【００１５】
（９）この半導体装置において、
前記第１の電源系に属する複数の第１のＩ／Ｏセルと、
前記第２の電源系に属する複数の第２のＩ／Ｏセルと、
前記複数の第１のＩ／Ｏセルと前記複数の第２のＩ／Ｏセルの間に配置された電源分離セルと、
をさらに含み、
前記第２の静電保護素子は、前記電源分離セルに配置されていてもよい。
【００１６】
（１０）この半導体装置において、
前記電源分離セルは、前記複数の第１及び第２のＩ／Ｏセルのそれぞれと同一面積を有していてもよい。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
図１は、本発明の実施の形態における半導体装置の回路図である。また、図２は、この半導体装置のレイアウトを示す図であり、図３は、図２の一点鎖線により囲まれた範囲の拡大図である。
【００１９】
１．半導体装置の回路構成
半導体装置（集積回路装置）１０００は、半導体チップ（集積回路チップ）１００を含む。半導体チップ１００の内部においては、多電源のシステムが適用され、詳しくは複数の電源系（図１では第１及び第２の電源系１１０，１１２）が相互に電源分離されている。図１に示す例では、第１の電源系１１０は、電源ラインＶＤＤ１（広義には第１の電源ライン）及び電源ラインＶＳＳ１（広義には第２の電源ライン）を含み、第２の電源系１１２は、電源ラインＶＤＤ２（広義には第３の電源ライン）及び電源ラインＶＳＳ２（広義には第４の電源ライン）を含む。第１及び第２の電源系１１０，１１２の電源ラインＶＳＳ１，ＶＳＳ２を相互に分離して設けることにより、一方が他方から受けるノイズの影響を少なくすることができる。なお、本発明は、１つの電源系に３種類以上の電源ラインが設けられるものにも適用可能である。
【００２０】
電源ラインＶＤＤ１，ＶＤＤ２には、それぞれ同一レベルの電圧が供給されてもよいし、あるいは異なるレベルの電圧が供給されてもよい。言い換えれば、同一レベルの電圧が供給されるもの同士を電源分離してもよいし、異なるレベルの電圧が供給されるもの同士を電源分離してもよい。供給される電圧の大きさ、及び電源分離の個数等は、半導体チップ１００に組み込まれる内部回路１３０，１３２，１３４の種類、個数等に応じて適宜決定される。
【００２１】
電源ラインＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２のそれぞれは、第１の静電保護素子１２０，１２２，１２４，１２６を介して共通ライン２００により共通接続されている。言い換えれば、第１の静電保護素子１２０は、電源ラインＶＤＤ１と共通ライン２００の間に接続され、第１の静電保護素子１２２は、電源ラインＶＳＳ１と共通ライン２００の間に接続され、第１の静電保護素子１２４は、電源ラインＶＤＤ２と共通ライン２００の間に接続され、第１の静電保護素子１２６は、電源ラインＶＳＳ２と共通ライン２００の間に接続されている。第１の静電保護素子１２０−１２６は、それぞれ、共通ライン２００から各電源ラインの方向を順方向とするダイオードとして機能する。これにより、各電源ラインの方向に静電気の吸収経路を確保することができる。なお、第１の静電保護素子１２０−１２６は、すでに知られている構造を適用することができ、例えば寄生的にダイオードが形成されるサイリスタ（ＳＣＲ；Silicon Controlled Rectifier）の構造を適用することができる。
【００２２】
共通ライン２００は、複数の電源系に共通接続されており、例えば、図２に示すように半導体チップ１００の周縁に沿って環状に形成されている。図２に示す例では、半導体チップ１００の中央部に複数の内部回路１３０，１３２，１３４が配置され、その外側に複数のセル１４０が配置され、さらにその外側に複数のパッド１７０が配置されている。そして、共通ライン２００は、複数のセル１４０の配置領域と、複数のパッド１７０の配置領域の間に配置されている。なお、内部回路１３０−１３４の機能は限定されるものではなく、例えば、ＰＬＬ，ＯＳＣ，ＲＡＭ，ＵＳＢ，ＬＶＤＳ，ＤＡＣ等を挙げることができる。また、セル１４０、パッド１７０の配列形態は限定されるものではない。例えば、複数のパッド１７０が半導体チップ１００の主面の全体にエリアアレイ状に設けられていてもよい。
【００２３】
図１に示すように、第１の電源系１１０は、ドライバ回路１８０を含む。ドライバ回路は、入力ドライバ、出力ドライバ、又は入出力ドライバのいずれかを含む。具体的には、ドライバ回路１８０は、電界効果トランジスタ（ＭＯＳトランジスタ）により構成され、詳しくはＮ型トランジスタ（第１の電界効果トランジスタ）１８２及びＰ型トランジスタ１８４を含む。Ｎ型トランジスタ１８２及びＰ型トランジスタ１８４は、相補型トランジスタを構成し、Ｎ型トランジスタ１８２のソースに電源ラインＶＳＳ１が接続され、Ｐ型トランジスタ１８４のドレインに電源ラインＶＤＤ１が接続されている。
【００２４】
また、第２の電源系１１２は、ドライバ回路１９０を含み、具体的には、ドライバ回路１９０は、電界効果トランジスタ（ＭＯＳトランジスタ）により構成され、詳しくはＮ型トランジスタ（第２の電界効果トランジスタ）１９２及びＰ型トランジスタ１９４を含む。また、Ｎ型トランジスタ１９２及びＰ型トランジスタ１９４は、相補型トランジスタを構成するように接続され、Ｎ型トランジスタ１９２のソースに電源ラインＶＳＳ２が接続され、Ｐ型トランジスタ１９４のドレインに電源ラインＶＤＤ２が接続されている。
【００２５】
本実施の形態では、半導体装置１０００は、第２の静電保護素子３００，４００をさらに含む。第２の静電保護素子３００は、第１の電源系１１０の電源ラインＶＳＳ１と共通ライン２００の間に接続され、かつ少なくとも共通ライン２００への方向を順方向とするダイオードとして機能する。図１に示すように、第２の静電保護素子３００は双方向ダイオードとして機能してもよい。この場合、第２の静電保護素子３００は、電源ラインＶＳＳ１から共通ライン２００の方向を順方向とするダイオード３０２と、共通ライン２００から電源ラインＶＳＳ１の方向を順方向とするダイオード３０４とを含み、両方のダイオード３０２，３０４が並列接続されて構成されている。
【００２６】
また、第２の静電保護素子４００は、第２の電源系１１２の電源ラインＶＳＳ２と共通ライン２００の間に接続され、かつ少なくとも共通ライン２００への方向を順方向とするダイオードとして機能する。図１に示すように、第２の静電保護素子４００は、双方向ダイオードとして機能してもよい。この場合、第２の静電保護素子４００は、電源ラインＶＳＳ２から共通ライン２００の方向を順方向とするダイオード４０２と、共通ライン２００から電源ラインＶＳＳ２の方向を順方向とするダイオード４０４とを含み、両方のダイオード４０２，４０４が並列接続されて構成されている。
【００２７】
２．静電気保護の動作
次に、図１を参照して、本実施の形態における静電気保護の動作について説明する。
【００２８】
ここでは、電源ラインＶＤＤ１，ＶＤＤ２の間に静電気が印加された場合を考える。例えば、静電気の印加を想定して、電源ラインＶＤＤ１にマイナス極性のパルスを与え、かつ電源ラインＶＤＤ２を接地させる。ここで、電源ラインＶＳＳ１，ＶＳＳ２が未接続であれば（例えば接地されていなければ）、静電気は、図１の矢印に示すように、電源ラインＶＤＤ２、第１の静電保護素子１２４、共通ライン２００、第１の静電保護素子１２０、電源ラインＶＤＤ１の順番に伝播する。このとき、共通ライン２００は、静電気の伝播に起因して、図１に示す波形のように電位が変動する。
【００２９】
ここで、共通ライン２００は、電源ラインＶＳＳ１，ＶＳＳ２にも接続されているので、共通ライン２００の電位の変動により、電源ラインＶＳＳ１，ＶＳＳ２の電位も変動し得る。具体的には、第１の電源系１１０で考えると、仮に電源ラインＶＳＳ１の電位が上昇すると、この電位は第１の静電保護素子１２２のブレークダウン電圧あたりで長時間保持される。すなわち、電源ラインＶＳＳ１に接続されているＮ型トランジスタ１８２のソースに長時間高電位が保持され、この結果、Ｎ型トランジスタ１８２に高電界が加えられ、Ｎ型トランジスタ１８２の破壊を招くおそれがある。このことは、第２の電源系１１２（電源ラインＶＳＳ２）においても同様であり、静電気の印加により、Ｎ型トランジスタ１９２の破壊を招くおそれがある。
【００３０】
これに対して、本実施の形態では、共通ライン２００への方向を順方向とするダイオードとして機能する第２の静電保護素子３００，４００が設けられており、電源ラインＶＳＳ１，ＶＳＳ２から共通ライン２００の方向に静電気の吸収経路を確保することができる。すなわち、本実施の形態によれば、電源ラインＶＳＳ１，ＶＳＳ２に長時間高電位が保持されることがない。したがって、上述した静電気が印加されても、電源ラインＶＳＳ１，ＶＳＳ２に接続されている電界効果トランジスタ（例えばＮ型トランジスタ１８２，１９２）の破壊を防止することができ、静電気に対する保護の向上を図ることができる。
【００３１】
なお、第２の静電保護素子３００，４００が双方向ダイオードとして機能すれば、電源ラインＶＳＳ１（又は電源ラインＶＳＳ２）と共通ライン２００の間に接続されている第１の静電保護素子１２２（又は第１の静電保護素子１２６）の動作を補完することができる。例えば、第１の静電保護素子１２２（又は第１の静電保護素子１２６）を省略することも可能である。
【００３２】
３．静電保護素子の配置領域
次に、第２の静電保護素子３００，４００の配置領域について説明する。
【００３３】
図２に示すように、半導体チップ１００には、複数のセル１４０が設けられている。複数のセル１４０は、複数のＩ／Ｏ（Ｉ／Ｏ；Input-output）セル１５０と、少なくとも１つの電源分離セル１６０と、を含む。ここで、Ｉ／Ｏセルとは、入力処理、出力処理、又は入出力処理を行うセルをいう。Ｉ／Ｏセル１５０は、例えば電源ラインＶＳＳ１の場合、ドライバ回路１８０、インターフェース回路（図示しない）、及び第１の静電保護素子１２２を含む（図３参照）。
【００３４】
複数のＩ／Ｏセル１５０は、電源分離されたそれぞれの電源系ごとに分けることができる。この場合、同一電源系に属する複数のＩ／Ｏセル１５０は連続して配置されることが多い。そして、複数の内部回路１３０−１３４のそれぞれに、いずれかの電源系に属する複数のＩ／Ｏセル１５０が対応する。また、隣同士の電源系の間には、両者を分離する電源分離セル１６０が設けられる。電源分離セル１６０は、例えばいずれかの内部回路１３０−１３４の平面外形の１辺の延長上に配置されていてもよい。
【００３５】
例えば、図３に示すように、第１の電源系１１０に属する複数の第１のＩ／Ｏセル１５２と、第２の電源系１１２に属する複数の第２のＩ／Ｏセル１５４とが設けられている場合、それらの間には少なくとも１つの電源分離セル１６０が設けられている。電源分離セル１６０は、いわゆる空きセルであってもよい。すなわち、電源分離セル１６０には、他のＩ／Ｏセル１５０に形成されるようなドライバ回路等は形成されず、さらには電気的なストッパとなる高濃度不純物領域（例えばＰ型基板であればＰ＋ストッパ領域）も避けて形成されている。なお、電源分離セル１６０は、複数の第１及び第２のＩ／Ｏセル１５２，１５４のそれぞれと同一面積を有していてもよい。
【００３６】
そして、第２の静電保護素子３００，４００の少なくとも一方は、この電源分離セル１６０に配置されている。第２の静電保護素子３００，４００の両方が１つの電源分離セル１６０に配置されていてもよいし、いずれか一方が１つの電源分離セル１６０に配置されていてもよい。前者の場合、１つの電源分離セル１６０において、第１の電源系１１０側（第１のＩ／Ｏセル１５２側）に第２の静電保護素子３００を配置し、第２の電源系１１２側（第２のＩ／Ｏセル１５４側）に第２の静電保護素子４００を配置してもよい。これによれば、もともと電源分離のための空きセルに第２の静電保護素子３００，４００を配置するので、改めてスペースを設ける必要がなく、レイアウトのコンパクト化を図ることができる。また、Ｉ／Ｏセル１５０と同等の面積を有する電源分離セル１６０であれば、スペースに余裕があるので、第２の静電保護素子３００，４００を自由な形状又は大きさにより形成することができ、形状又は大きさの最適化を容易に図ることができる。
【００３７】
４．静電保護素子のデバイス構造
次に、図４及び図５を参照して、第２の静電保護素子３００，４００のデバイス構造について説明する。
【００３８】
図４は、第２の静電保護素子のレイアウト平面図であり、図５は、図４のＶ−Ｖ線断面図である。図４に示す例では、１つの電源分離セル１６０に第２の静電保護素子３００，４００の両方が配置されている。第２の静電保護素子３００，４００は、それぞれ面対称の構造を有する。以下に、第２の静電保護素子３００を例に説明する。
【００３９】
第２の静電保護素子３００は、Ｐ型の基板（例えばシリコン基板）３１０と、基板３１０にそれぞれ形成されたＰ型ウェル（第１のウェル）３２０及びＮ型ウェル（第２のウェル）３３０と、Ｐ型ウェル３２０にそれぞれ分離して形成されたＮ型不純物領域（第１の不純物領域）３２２及びＰ型不純物領域（第２の不純物領域）３２４と、Ｎ型ウェルにそれぞれ分離して形成されたＰ型不純物領域（第３の不純物領域）３３２及びＮ型不純物領域（第４の不純物領域３３４）と、を含む。上述した各不純物領域の間には、例えばＳＴＩ法(Shallow Trench Isolation)や選択酸化法により、素子分離領域３４０が形成されている。
【００４０】
図４に示す例では、Ｐ型ウェル３２０において、Ｎ型不純物領域３２２は素子分離領域３４０を介してＰ型不純物領域３２４により囲まれている。また、Ｎ型ウェル３３０において、Ｐ型不純物領域３３２は素子分離領域３４０を介してＮ型不純物領域３３４により囲まれている。
【００４１】
また、Ｐ型ウェル３２０に形成されるＮ型不純物領域３２２、及びＮ型ウェル３３０に形成されるＰ型不純物領域３３２は、共通ライン２００に接続されている。また、Ｐ型ウェル３２０に形成されるＰ型不純物領域３２４、及びＮ型ウェル３３０に形成されるＮ型不純物領域３３４は、電源ラインＶＳＳ１に接続されている。
【００４２】
こうして、Ｐ型ウェル３２０におけるＰＮ接合により、電源ラインＶＳＳ１から共通ライン２００の方向を順方向とするダイオード３０２が構成され、Ｎ型ウェル３３０におけるＰＮ接合により、共通ライン２００から電源ラインＶＳＳ１の方向を順方向とするダイオード３０４が構成される。
【００４３】
以上の構成は、第２の静電保護素子４００においても同様である。なお、上述の構成において、Ｐ型及びＮ型をそれぞれ入れ替えて適用してもよい。また、ダイオードの構成は上述した例に限定されるものではない。
【００４４】
（変形例）
本実施の形態の変形例に係る半導体装置について、図１、図４及び図５を参照して説明する。
【００４５】
上述した例では、第２の静電保護素子が双方向ダイオードとして機能する例を説明したが、変形例として、第２の静電保護素子は、電源ラインＶＳＳ１（電源ラインＶＳＳ２）から共通ライン２００の方向を順方向とするダイオードのみを有していてもよい。すなわち、本変形例に係る第２の静電保護素子は、共通ライン２００から電源ラインＶＳＳ１（電源ラインＶＳＳ２）の方向を順方向とするダイオードを有していない。具体的には、電源系ＶＳＳ１と共通ライン２００の間に接続される第２の静電保護素子を例に挙げると、図１に示すダイオード３０２のみを有し、ダイオード３０４を省略してもよい。
【００４６】
このような静電保護素子のデバイス構造は、図４及び図５において、共通ライン２００から電源ラインＶＳＳ１（電源ラインＶＳＳ２）の方向を順方向とするダイオードを構成する素子を省略すればよい。具体的には、電源系ＶＳＳ１と共通ライン２００の間に接続される第２の静電保護素子の例を挙げると、ダイオード３０４を構成する素子を省略すればよく、さらに具体的にはＮ型ウェル３３０及びそこに形成されるＰ型不純物領域３３２及びＮ型不純物領域３３４を省略すればよい。
【００４７】
なお、その他の半導体装置の回路構成、静電保護の動作、及び静電保護素子の配置領域は、上述した内容を適用することができる。
【００４８】
本変形例においても、上述したように共通ライン２００への方向に静電気の吸収経路が確保され、静電気に対する保護の向上を図ることができる。
【００４９】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５０】
【図１】図１は、本発明の実施の形態に係る半導体装置の回路構成を示す図である。
【図２】図２は、本発明の実施の形態に係る半導体装置のレイアウトを示す図である。
【図３】図３は、図２の部分拡大図である。
【図４】図４は、本発明の実施の形態に係る静電保護素子のレイアウトを示す図である。
【図５】図５は、図４のＶ−Ｖ線断面図である。
【符号の説明】
【００５１】
１００…半導体チップ  １１０…第１の電源系  １１２…第２の電源系
１２０，１２２，１２４，１２６…第１の静電保護素子  １５０…Ｉ／Ｏセル
１５２…第１のＩ／Ｏセル  １５４…第２のＩ／Ｏセル  １６０…電源分離セル
１７０…パッド  １８２…Ｎ型トランジスタ（第１の電界効果トランジスタ）
１９２…Ｎ型トランジスタ（第２の電界効果トランジスタ）
２００…共通ライン  ３００，４００…第２の静電保護素子
３１０…基板  ３２０…Ｐ型ウェル（第１のウェル）
３２２…Ｎ型不純物領域（第１の不純物領域）
３２４…Ｐ型不純物領域（第２の不純物領域）
３３０…Ｎ型ウェル（第２のウェル）
３３２…Ｐ型不純物領域（第３の不純物領域）
３３４…Ｎ型不純物領域（第４の不純物領域）
３４０…素子分離領域
ＶＤＤ１〜ＶＤＤ４…第１〜第４の電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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