(57)【要約】【課題】ウェル構造の形成工程での整列キーの形成方法、及びそれを利用した素子分離形成方法を提供する。【解決手段】整列キー領域及び第１ウェル領域を備える半導体基板を提供するステップを含み、基板上に整列キー領域を露出させるグルーブを備える第１イオン注入マスクを形成し、第１ウェル領域上の第１イオン注入マスク、グルーブ内に露出された整列キー領域をエッチングして、第１ウェル領域を露出させる第２イオン注入マスク、及び整列キー領域内に溝形態の整列キーを形成し、第２イオン注入マスクにより露出された第１ウェル領域に不純物を注入して第１ウェル領域内に第１ウェルを形成する方法である。【選択図】図９
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【特許請求の範囲】
【請求項１】
整列キー領域及び第１ウェル領域を備える半導体基板を提供するステップと、
前記基板上に前記整列キー領域を露出させるグルーブを備える第１イオン注入マスクを形成するステップと、
前記第１ウェル領域上の第１イオン注入マスク、及び前記グルーブ内に露出された整列キー領域をエッチングして、前記第１ウェル領域を露出させる第２イオン注入マスク、及び前記整列キー領域内に溝形態の整列キーを形成するステップと、
前記第２イオン注入マスクにより露出された前記第１ウェル領域に不純物を注入して、前記第１ウェル領域内に第１ウェルを形成するステップと、を含むことを特徴とするウェル構造形成工程での整列キーの形成方法。
【請求項２】
前記第１イオン注入マスクを形成するステップ以前に、前記基板上にパッド層を形成するステップをさらに含み、
前記第１イオン注入マスクのエッチングは、前記第１イオン注入マスクの下部に位置する前記パッド層をエッチング終了点として利用して行い、
前記グルーブ内に露出された前記整列キー領域のエッチングは、前記パッド層及びその下部の前記半導体基板をエッチングして行うことを特徴とする請求項１に記載のウェル構造形成工程での整列キーの形成方法。
【請求項３】
前記パッド層は、２００Åないし５００Åの厚さのシリコン酸化膜を備えることを特徴とする請求項２に記載のウェル構造形成工程での整列キーの形成方法。
【請求項４】
前記第１イオン注入マスクは、前記第２イオン注入マスクを形成するエッチング工程において、前記整列キー領域の前記パッド層の部分がエッチング除去されて下部の前記半導体基板の部分がエッチングされるまで、前記第１イオン注入マスクのエッチング部分が維持されるように、前記パッド層より厚いシリコン窒化膜を備えて形成されることを特徴とする請求項２に記載のウェル構造形成工程での整列キーの形成方法。
【請求項５】
前記第１イオン注入マスクは、約１０００Åの厚さに形成されることを特徴とする請求項４に記載のウェル構造形成工程での整列キーの形成方法。
【請求項６】
前記基板は、第２ウェル領域をさらに備え、
前記第１イオン注入マスクを形成するステップは、
前記基板上にイオン注入マスク層を形成するステップと、
前記イオン注入マスク層上に、前記第２ウェル領域及び前記整列キー領域上のイオン注入マスク層を露出させる第１フォトレジストパターンを形成するステップと、
前記第１フォトレジストパターンをエッチングマスクとして前記露出されたイオン注入マスク層をエッチングして、前記第１イオン注入マスクを形成するステップと、を含むことを特徴とする請求項１に記載のウェル構造形成工程での整列キーの形成方法。
【請求項７】
前記溝形態の整列キー及び前記第２イオン注入マスクを形成するステップは、
前記第１イオン注入マスクを覆う第２フォトレジスト層を形成するステップと、
前記グルーブを整列キーとして利用して前記第２フォトレジスト層にフォトリソグラフィ工程を行って、前記第１ウェル領域上の前記第１イオン注入マスク及び前記グルーブ内に露出された整列キー領域を露出させる第２フォトレジストパターンを形成するステップと、
前記第２フォトレジストパターンをエッチングマスクとして使用して、前記第１イオン注入マスクの露出部分及び前記露出された整列キー領域をエッチングするステップと、を含むことを特徴とする請求項１に記載のウェル構造形成工程での整列キーの形成方法。
【請求項８】
前記第１ウェルは、１５Ｖないし３０Ｖの高電圧で駆動する高電圧素子のための約１．０μｍないし１２μｍの深いウェルとして形成されることを特徴とする請求項１に記載のウェル構造形成工程での整列キーの形成方法。
【請求項９】
整列キー領域、第１ウェル領域及び第２ウェル領域を備える半導体基板を提供するステップと、
前記基板上に前記第１ウェル領域及び整列キー領域を露出させる第１イオン注入マスクを形成するステップと、
前記第１イオン注入マスクにより露出された前記第１ウェル領域に第１不純物を注入して、前記第１ウェル領域内に第１ウェルを形成するステップと、
前記第２ウェル領域上の前記第１イオン注入マスク、及び前記露出された整列キー領域をエッチングして、前記第２ウェル領域を露出させる第２イオン注入マスク、及び前記整列キー領域内に溝形態の素子分離整列キーを形成するステップと、
前記第２イオン注入マスクにより露出された前記第２ウェル領域に第２不純物を注入して、前記第２ウェル領域内に第２ウェルを形成するステップと、を含むことを特徴とするウェル構造形成工程での整列キーの形成方法。
【請求項１０】
前記第１イオン注入マスクを形成するステップ以前に、前記基板上にパッド層を形成するステップをさらに含み、
前記第１イオン注入マスクのエッチングは、前記第１イオン注入マスクの下部に位置する前記パッド層をエッチング終了点として利用して行い、
前記グルーブ内に露出された前記整列キー領域のエッチングは、前記パッド層及びその下部の前記半導体基板をエッチングして行うことを特徴とする請求項９に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１１】
前記第１イオン注入マスクは、前記第２イオン注入マスクを形成するエッチング工程において、前記整列キー領域の前記パッド層の部分がエッチング除去されて下部の前記半導体基板の部分がエッチングされるまで、前記第１イオン注入マスクのエッチング部分が維持されるように、前記パッド層より厚いシリコン窒化膜を備えて形成されることを特徴とする請求項１０に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１２】
前記第１イオン注入マスクを形成するステップは、
前記基板上にイオン注入マスク層を形成するステップと、
前記イオン注入マスク層上に、前記第１ウェル領域及び前記整列キー領域の前記イオン注入マスク層を露出させる第１フォトレジストパターンを形成するステップと、
前記第１フォトレジストパターンをエッチングマスクとして前記イオン注入マスク層をエッチングして、前記第１イオン注入マスクを形成するステップと、を含むことを特徴とする請求項９に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１３】
前記第１不純物を注入するステップ以後に、前記第１ウェルを拡散型の深いウェルとして形成する第１熱処理ステップをさらに含むことを特徴とする請求項９に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１４】
前記第１ウェルは、１５Ｖないし３０Ｖの高電圧で駆動する高電圧素子のための１．０μｍないし１２μｍの深いウェルとして形成されることを特徴とする請求項１３に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１５】
前記溝形態の整列キー及び前記第２イオン注入マスクを形成するステップは、
前記第１イオン注入マスクを覆う第２フォトレジスト層を形成するステップと、
前記グルーブを整列キーとして利用して前記第２フォトレジスト層にフォトリソグラフィ工程を行って、前記第２ウェル領域上の前記第１イオン注入マスク及び前記グルーブ内に露出された整列キー領域を露出させる第２フォトレジストパターンを形成するステップと、
前記第２フォトレジストパターンをエッチングマスクとして使用して、前記第１イオン注入マスクの露出部分及び前記露出された整列キー領域をエッチングするステップと、を含むことを特徴とする請求項９に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１６】
前記第２不純物を注入するステップ以後に、前記第２ウェルを拡散型の深いウェルとして形成する第２熱処理ステップをさらに含むことを特徴とする請求項９に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１７】
前記第２ウェルは、１５Ｖないし３０Ｖの高電圧で駆動する高電圧素子のための約１．０μｍないし１２μｍの深いウェルとして形成されることを特徴とする請求項１６に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１８】
前記第１イオン注入マスクを形成する前に、前記基板の全領域に前記第１不純物と逆導電型の第３不純物をドーピングして第３ウェルを形成するステップをさらに含むことを特徴とする請求項９に記載のウェル構造形成工程での整列キーの形成方法。
【請求項１９】
前記第１イオン注入するステップ以後に、前記第１ウェル及び第３ウェルを拡散型の深いウェルとして形成する第１熱処理ステップをさらに含むことを特徴とする請求項１８に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２０】
前記第２ウェルは、前記第３ウェルの領域内に整列されるポケットウェルとして形成されることを特徴とする請求項１８に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２１】
整列キー領域、第１ウェル領域及び第２ウェル領域を備える半導体基板を提供するステップと、
半導体基板上にパッド層を形成するステップと、
前記パッド層上に、前記整列キー領域を露出させるグルーブを有し、前記第１ウェル領域を露出させる第１イオン注入マスクを形成するステップと、
前記第１イオン注入マスクにより露出された前記第１ウェル領域に選択的に第１不純物を注入するステップと、
前記第１イオン注入マスクを覆うフォトレジスト層を形成するステップと、
前記グルーブを整列キーとして使用してフォトリソグラフィ工程を前記フォトレジスト層に行って、前記第２ウェル領域上の前記第１イオン注入マスクと前記グルーブ内に露出されたパッド層とを露出させるフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとして、前記露出された第１イオン注入マスクの露出された部分、前記パッド層の露出された部分、前記パッド層の下部の前記基板を順次にエッチングして、前記第２ウェル領域を露出させる第２イオン注入マスク及び前記整列キー領域内に溝形態の整列キーを形成するステップと、
前記第２イオン注入マスクにより露出された前記第２ウェル領域に第２不純物を注入して、前記第２ウェル領域内に第２ウェルを形成するステップと、を含むことを特徴とするウェル構造形成工程での整列キーの形成方法。
【請求項２２】
前記第１イオン注入マスクは、前記第２イオン注入マスクを形成するエッチング工程において、前記整列キー領域の前記パッド層の部分がエッチング除去されて下部の前記半導体基板の部分がエッチングされるまで、前記第１イオン注入マスクのエッチング部分が維持されるように、前記パッド層より厚いシリコン窒化膜を備えて形成されることを特徴とする請求項２１に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２３】
前記第１イオン注入マスクを形成するステップは、
前記半導体基板上にイオン注入マスク層を形成するステップと、
前記イオン注入マスク層上に、前記第１ウェル領域及び前記整列キー領域を露出させる第１フォトレジストパターンを形成するステップと、
前記第１フォトレジストパターンをエッチングマスクとして前記イオン注入マスク層を選択的にエッチングして、前記第１イオン注入マスクを形成するステップと、を含むことを特徴とする請求項２１に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２４】
前記第１イオン注入マスクを形成する前に、前記基板の全領域に前記第１不純物と逆導電型の第３不純物をドーピングして第３ウェルを形成するステップをさらに含むことを特徴とする請求項２１に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２５】
前記第１不純物を注入するステップ以後に、前記第１ウェル及び第３ウェルをそれぞれ拡散型の深いウェルとして形成する第１熱処理ステップをさらに含むことを特徴とする請求項２４に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２６】
前記第３ウェルは、１５Ｖないし３０Ｖの高電圧で駆動する高電圧素子のための約１．０μｍないし１２μｍの深いウェルとして形成されることを特徴とする請求項２５に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２７】
前記第２ウェルは、前記第３ウェルの領域内に整列されるポケットウェルとして形成されることを特徴とする請求項２４に記載のウェル構造形成工程での整列キーの形成方法。
【請求項２８】
整列キー領域及び第１ウェル領域を備える半導体基板を提供するステップと、
前記基板上に、前記整列キー領域を露出させるグルーブを有する第１イオン注入マスクを形成するステップと、
前記第１ウェル領域上の第１イオン注入マスク及び前記グルーブ内に露出された整列キー領域をエッチングして、前記第１ウェル領域を露出させる第２イオン注入マスク及び前記整列キー領域内に溝形態の整列キーを形成するステップと、
前記第２イオン注入マスクにより露出された前記第１ウェル領域に不純物を注入して、前記第１ウェル領域内に第１ウェルを形成するステップと、
前記第２イオン注入マスクを除去するステップと、
前記溝形態の整列キーを基準として利用して、前記基板内に前記ウェルに整列される素子分離構造を形成するステップと、を含むことを特徴とする素子分離構造の形成方法。
【請求項２９】
前記第１イオン注入マスクを形成するステップ以前に、前記半導体基板上にパッド層を形成するステップをさらに含み、
前記第１イオン注入マスクのエッチングは、前記第１イオン注入マスクの下部に位置する前記パッド層をエッチング終了点として利用して行い、
前記グルーブ内に露出された前記整列キー領域のエッチングは、前記パッド層及びその下部の前記半導体基板をエッチングして行うことを特徴とする請求項２８に記載の素子分離構造の形成方法。
【請求項３０】
前記第１イオン注入マスクは、前記第２イオン注入マスクを形成するエッチング工程において、前記整列キー領域の前記パッド層の部分がエッチング除去されて下部の前記半導体基板の部分がエッチングされるまで、前記第１イオン注入マスクのエッチング部分が維持されるように、前記パッド層より厚いシリコン窒化膜を備えて形成されることを特徴とする請求項２９に記載の素子分離構造の形成方法。
【請求項３１】
前記第１イオン注入マスクを形成するステップは、
前記基板上にイオン注入マスク層を形成するステップと、
前記イオン注入マスク層上に、前記第１ウェル領域及び前記整列キー領域を露出させる第１フォトレジストパターンを形成するステップと、
前記第１フォトレジストパターンをエッチングマスクとして前記イオン注入マスク層をエッチングして、前記第１イオン注入マスクを形成するステップと、を含むことを特徴とする請求項２８に記載の素子分離構造の形成方法。
【請求項３２】
前記第２イオン注入マスクを形成するステップは、
前記第１イオン注入マスクを覆う第２フォトレジスト層を形成するステップと、
前記グルーブを整列キーとして利用して前記第２フォトレジスト層にフォトリソグラフィ工程を行って、前記第１ウェル領域上の前記第１イオン注入マスク及び前記グルーブ内に露出された整列キー領域を露出させる第２フォトレジストパターンを形成するステップと、
前記第２フォトレジストパターンをエッチングマスクとして使用して、前記第１イオン注入マスクの露出部分及び前記露出された整列キー領域をエッチングするステップと、を含むことを特徴とする請求項２８に記載の素子分離構造の形成方法。
【請求項３３】
前記第１ウェルは、１５Ｖないし３０Ｖの高電圧で駆動する高電圧素子のための約１．０μｍないし１２μｍの深いウェルとして形成されることを特徴とする請求項２８に記載の素子分離構造の形成方法。
【請求項３４】
前記素子分離構造は、浅いトレンチ素子分離構造であることを特徴とする請求項２８に記載の素子分離構造の形成方法。
【請求項３５】
前記素子分離構造を形成するステップは、
前記整列キーを基準として露光整列するフォトリソグラフィ工程及びエッチング工程を使用して、前記基板内にトレンチを形成するステップと、
前記トレンチを充填する絶縁層を形成するステップと、を含むことを特徴とする請求項２８に記載の素子分離構造の形成方法。
【請求項３６】
前記素子分離構造を形成するステップは、
前記絶縁層を化学機械的研磨して個々の前記素子分離構造で分離するステップをさらに含むことを特徴とする請求項３５に記載の素子分離構造の形成方法。
【請求項３７】
整列キー領域、第１ウェル領域及び第２ウェル領域を備える半導体基板を提供するステップと、
前記基板上に、前記整列キー領域の一部分を露出させるグルーブを備え、前記第１ウェル領域を露出させる第１イオン注入マスクを形成するステップと、
前記第１イオン注入マスクにより露出された前記第１ウェル領域に第１不純物を注入するステップと、
前記第１イオン注入マスクの一部及び前記グルーブ内に露出された前記整列キー領域をエッチングして、第２ウェル領域を露出させる第２イオン注入マスク及び前記整列キー領域内に溝形態の整列キーを形成するステップと、
前記第２イオン注入マスクにより露出された前記第２ウェル領域に第２不純物を注入するステップと、
前記第２イオン注入マスクを除去するステップと、
前記整列キーを基準として利用して、前記半導体基板内に前記ウェルに整列される素子分離構造を形成するステップと、を含むことを特徴とする素子分離構造の形成方法。
【請求項３８】
前記第２イオン注入マスクを形成するステップは、
前記第１イオン注入マスクを覆う第２フォトレジスト層を形成するステップと、
前記グルーブを整列キーとして利用して前記第２フォトレジスト層にフォトリソグラフィ工程を行って、前記第２ウェル領域上の前記第１イオン注入マスク及び前記グルーブ内に露出された整列キー領域を露出させる第２フォトレジストパターンを形成するステップと、
前記第２フォトレジストパターンをエッチングマスクとして使用して、前記第１イオン注入マスクの露出部分及び前記露出された整列キー領域をエッチングするステップと、を含むことを特徴とする請求項３７に記載の素子分離構造の形成方法。
【請求項３９】
整列キー領域、第１ウェル領域及び第２ウェル領域を備える半導体基板上にパッド層を形成するステップと、
前記パッド層上に第１ウェル領域を露出させ、前記整列キー領域を露出させるグルーブを有する第１イオン注入マスクを形成するステップと、
前記第１イオン注入マスクにより露出された前記第１ウェル領域に選択的に第１不純物を注入するステップと、
前記第１イオン注入マスクを覆うフォトレジスト層を形成するステップと、
前記グルーブを整列キーとして使用してフォトリソグラフィ工程を前記フォトレジスト層に行って、前記第２ウェル領域上の前記第１イオン注入マスクと前記グルーブ内に露出されたパッド層とを露出させるフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとして、前記露出された第１イオン注入マスクの露出された部分、前記パッド層の露出された部分、前記パッド層の下部の前記基板を順次にエッチングして、前記第２ウェル領域を露出させる第２イオン注入マスク及び前記整列キー領域内に溝形態の整列キーを形成するステップと、
前記第２イオン注入マスクにより露出された前記第２ウェル領域に第２不純物を注入して、前記第２ウェル領域内に第２ウェルを形成するステップと、
前記第２イオン注入マスクを除去するステップと、
前記整列キーを基準として利用して、前記基板内に前記ウェルに整列される素子分離構造を形成するステップと、を含むことを特徴とする素子分離構造の形成方法。
【請求項４０】
前記第１イオン注入マスクを形成する前に、前記基板の全領域に前記第１不純物と逆導電型の第３不純物をドーピングして第３ウェルを形成するステップをさらに含むことを特徴とする請求項３９に記載の素子分離構造の形成方法。
【請求項４１】
前記素子分離構造を形成するステップは、
前記溝形態の整列キーを基準として利用して、露光の整列したフォトリソグラフィ工程及びエッチング工程により、前記半導体基板内にトレンチを形成するステップと、
前記トレンチを充填する絶縁層を形成するステップと、を含むことを特徴とする請求項３９に記載の素子分離構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に素子分離領域の設定のための整列キーをウェル構造の形成工程で形成する方法、及びそれを利用した素子分離形成方法に関する。
【背景技術】
【０００２】
半導体素子を製造するとき、半導体基板にウェル及び素子分離構造を形成する工程が優先的に行われる。例えば、半導体基板に素子分離構造またはフィールド構造を形成して、半導体基板に活性領域を設定する素子分離工程は、ウェル構造を形成する工程前に行われている。
【０００３】
しかし、半導体素子の種類によって、ウェル構造を形成した後に素子分離工程を行なわねばならない場合がある。例えば、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）の駆動のためのＬＤＩ（ＬＣＤ  Ｄｒｉｖｅ  ＩＣ）のようなパワー素子の場合のように、クオドロウェル（ｑｕａｄｒｏ  ｗｅｌｌ）構造が採用される半導体素子の場合、かかるクオドロウェル構造の形成のためにウェル形成工程が素子分離構造の形成工程に先行している。
【０００４】
パワー素子の場合、高電圧（Ｈｉｇｈ  Ｖｏｌｔａｇｅ：ＨＶ）動作が要求されるので、ＨＶを具現するために、一般的なツインウェル構造では所望のＨＶトランジスタを具現し難い。したがって、ＨＶ用の深いＮ型ウェル（ＮＷ）及びＰ型ウェル（ＰＷ）がさらに追加されたクオドロウェル構造がパワー素子に利用されている。
【０００５】
一般的なツインウェル構造は、活性領域を設定する素子分離構造を形成した後、レトログレートウェルを形成する工程で具現されうる。しかし、クオドロウェル構造での深いウェルは、例えば場合によって数μｍないし数十μｍの深さのウェルとして、半導体基板に形成されるように要求されている。したがって、かかる深いウェルをレトログレートウェル形成方式で形成することは、高エネルギーのイオン注入（Ｉｏｎ−ＩｍＰｌａｎｔａｔｉｏｎ：ＩＩＰ）装備の設備的限界により実際に具現し難い。
【０００６】
したがって、かかる深いウェルの構造は、イオン注入工程を順次に進めた後、高温の長時間のウェルドライブイン工程を行うことによって具現されている。しかし、かかるウェル誘導工程は、長時間の高温工程が伴うので、素子分離構造は、当然のこととしてこのような高温の長時間の熱処理工程により劣化する。したがって、かかるＨＶ駆動素子またはパワー素子でウェル構造を形成する工程は、素子分離構造を形成する工程に先行する。
【０００７】
このようにウェル構造を形成する工程が先行する場合、後続形成される活性領域は、かかるウェル構造に整列せねばならないので、ウェル構造形成工程で活性領域とウェル領域とを整列させる整列キーの形成が要求されている。しかし、一般的にウェル構造を形成する工程は段差を誘発しないので、ウェル構造の形成工程では、整列キーを形成し難い。したがって、別途の整列キーの生成が要求される。かかる整列キーは、素子分離領域または活性領域の設定に利用できるように、少なくとも素子分離工程が行われる前に形成されねばならない。
【０００８】
かかる整列キーを形成する方法として、別途のフォトリソグラフィ工程を導入して整列キーを形成する工程を単純に考慮できる。しかし、かかる方法は、追加のフォトリソグラフィ工程に伴う追加のフォトマスクの製作及び使用を要求する。したがって、半導体素子の製造に要求されるコストの上昇を伴う。
【０００９】
したがって、かかる整列キーの形成のための追加のフォトリソグラフィ工程の導入を省略でき、かつ後続される工程の整列のための整列キーを形成させる方法の開発が要求される。例えば、ウェル構造に整列されるように素子分離領域を形成できて、活性領域をウェル構造に効果的に整列させる方法の開発が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、深いウェル構造を形成した後、素子分離構造を形成する工程を行うとき、ウェル構造を形成する工程中に追加のフォトマスクの導入なしに活性領域を設定するための整列キーを形成できる方法、及びそれを利用した素子分離形成方法を提供するところにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明の一実施形態によれば、ウェル構造形成工程で整列キーを形成する方法が提供される。前記方法は、整列キー領域及び第１ウェル領域を備える半導体基板を提供するステップと、前記基板上に前記整列キー領域を露出させるグルーブを備える第１イオン注入マスクを形成するステップと、を含む。前記第１ウェル領域上の第１イオン注入マスク及び前記グルーブ内に露出された整列キー領域をエッチングして、前記第１ウェル領域を露出させる第２イオン注入マスク、及び前記整列キー領域内に溝形態の整列キーを形成する。前記第２イオン注入マスクにより露出された前記第１ウェル領域に不純物を注入して、前記第１ウェル領域内に第１ウェルを形成する。
【００１２】
本発明の他の実施形態によれば、ウェル構造形成工程で整列キーを形成する方法が提供される。前記方法は、整列キー領域、第１ウェル領域及び第２ウェル領域を備える半導体基板を提供するステップと、前記基板上に前記第１ウェル領域及び整列キー領域を露出させる第１イオン注入マスクを形成するステップと、を含む。前記第１イオン注入マスクにより露出された前記第１ウェル領域に第１不純物を注入して、前記第１ウェル領域内に第１ウェルを形成する。前記第２ウェル領域上の前記第１イオン注入マスク、前記露出された整列キー領域をエッチングして、前記第２ウェル領域を露出させる第２イオン注入マスク、及び前記整列キー領域内に溝形態の素子分離整列キーを形成する。前記第２イオン注入マスクにより露出された前記第２ウェル領域に第２不純物を注入して、前記第２ウェル領域内に第２ウェルを形成する。
【００１３】
前記溝形態の整列キー及び前記第２イオン注入マスクを形成するステップは、前記第１イオン注入マスクを覆う第２フォトレジスト層を形成するステップと、前記グルーブを整列キーとして利用して前記第２フォトレジスト層にフォトリソグラフィ工程を行って、前記第２ウェル領域上の前記第１イオン注入マスク及び前記グルーブ内に露出された整列キー領域を露出させる第２フォトレジストパターンを形成するステップと、前記第２フォトレジストパターンをエッチングマスクとして使用して前記第１イオン注入マスクの露出部分及び前記露出された整列キー領域をエッチングするステップと、をさらに含みうる。
【００１４】
前記方法は、前記第１イオン注入マスクを形成する前に、前記基板の全領域に前記第１不純物と逆導電型の第３不純物をドーピングして第３ウェルを形成するステップをさらに含みうる。
【００１５】
それぞれのウェルは、１５Ｖないし３０Ｖの高電圧で駆動するＨＶ素子のための約１．０μｍないし１２μｍの深いウェルとして形成されうる。
【００１６】
本発明のさらに他の実施形態によれば、素子分離構造の形成方法を提供する。前記方法は、整列キー領域及び第１ウェル領域を備える半導体基板を提供するステップと、前記基板上に前記整列キー領域を露出するグルーブを有する第１イオン注入マスクを形成するステップと、を含む。前記第１ウェル領域上の第１イオン注入マスク、前記グルーブ内に露出された整列キー領域をエッチングして、前記第１ウェル領域を露出させる第２イオン注入マスク、及び前記整列キー領域内に溝形態の整列キーを形成する。前記第２イオン注入マスクにより露出された前記第１ウェル領域に不純物を注入して、前記第１ウェル領域内に第１ウェルを形成する。前記第２イオン注入マスクを除去する。前記溝形態の整列キーを基準として利用して、前記基板内に前記ウェルに整列される素子分離構造を形成する。
【００１７】
前記素子分離構造は、浅いトレンチ素子分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）に形成できる。
【００１８】
前記素子分離構造を形成するステップは、前記整列キーを基準として利用して、露光の整列したフォトリソグラフィ工程及びエッチング工程を使用して前記基板内にトレンチを形成するステップと、前記トレンチを充填する絶縁層を形成するステップと、をさらに含みうる。
【００１９】
前記素子分離構造を形成するステップは、前記絶縁層を化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）して個々の前記素子分離構造に分離するステップをさらに含みうる。
【発明の効果】
【００２０】
本発明によれば、深いウェル構造を素子分離構造に先立って形成するとき、素子分離構造の形成に要求される素子分離整列キーをウェル構造の形成工程中に半導体基板に形成される溝で構成できる。
【００２１】
このとき、ウェル構造の形成に伴うフォトリソグラフィ工程及びエッチング工程により、整列キー領域にのみ素子分離整列キーが溝形態に形成されうる。したがって、整列キー領域以外の他の半導体基板領域、すなわち素子領域には、ウェルの段差が発生しない。
【００２２】
これにより、後続される素子分離工程でウェル段差による不良、例えばＳＴＩのためのＣＭＰ工程マージンの不足または／及び窒化物の残留問題などを防止できる。
【００２３】
また、素子分離整列キーは、ウェル構造の形成工程に伴って形成されるので、別途の追加のフォトマスクまたは／及び別途の追加の層の形成工程などが導入されない。これにより、工程ステップの増加なしに素子分離整列キーを具現できる。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態は、色々な他の形態に変形され、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されると解釈されたい。
【００２５】
本発明の実施形態では、クオドロウェル構造のようにＨＶ素子のための深いウェルを含むウェル構造を形成する。次いで、活性領域を設定する素子分離構造を形成する。前記ウェル構造を形成する工程中にウェルの領域を設定するために行われるフォトリソグラフィ工程に伴って、基板に溝（または、トレンチ）を形成する。前記溝は、活性領域を前記ウェル構造に整列するための整列キーとして使われる。
【００２６】
一般的に、深いウェル構造を拡散型ウェルで形成するとき、後続のＳＴＩ工程は、活性領域の整列のためのキー段差を伴わないことが望ましい。しかし、本発明の実施形態では、ウェル構造を形成する工程中に少なくとも２回フォトリソグラフィ及びエッチング工程を伴い、一つのウェルをあらかじめ設けられたウェルに整列するためのウェル整列キー、及び素子分離領域（または、活性領域）を前記ウェル構造に整列するための素子分離整列キーが形成される技術を提示する。
【００２７】
前記ウェル整列キーは、望ましくは、シリコン窒化膜を備えるイオン注入マスク内に備えられたグルーブとして形成されうる。また、素子分離整列キーは、イオン注入マスクをパターニングするときに半導体基板をエッチングすることによって、前記基板内にトレンチとして形成されうる。例えば、一番目に行われるエッチング工程で、イオン注入マスク層がパターニングされてイオン注入マスク及びウェル整列キーが形成される。前記ウェル整列キーは、前記イオン注入マスクに備えられたグルーブである。次いで、二番目に行われるエッチング工程で、前記グルーブ内に露出された半導体基板がエッチングされて溝形態の素子分離整列キーが形成される。
【００２８】
溝が形成される領域は、ウェル構造形成工程に導入される２回のフォトリソグラフィ及びエッチング工程いずれにおいても、フォトレジストパターンにより露出される領域と設定される。したがって、かかる領域は、一番目のフォトリソグラフィ及びエッチング工程中に半導体基板が露出され、二番目のフォトリソグラフィ及びエッチング工程中に前記露出された基板領域が選択的にエッチングされる。これにより、基板の表面と段差を有する溝が前記露出された領域に形成される。
【００２９】
したがって、本発明の実施形態では、素子分離整列キーを形成するために、別途の追加のフォトマスク及び別途の追加の層を導入する工程が要求されない。たとえ整列キーの形成を誘導するために、ウェル構造の形成時に行われる２回のフォトリソグラフィ工程に使われる既存のフォトマスクまたはレティクルでの整列キーの位置変更が要求されるとしても、別途の追加のフォトマスクの製作は要求されない。さらに、イオン注入マスクのための層は、ウェル整列キーを形成するための層としても使われるので、ウェル整列キーのためにも別途の層の導入が要求されない。
【００３０】
このように、ウェル構造の形成工程中に半導体基板に溝が素子分離整列キーとして形成されるようにするためには、使われるエッチング工程の条件の最適化が要求されうる。それにもかかわらず、かかるエッチング工程は、これまで使われてきたドライエッチング工程の条件を変更することによって十分に具現されうる。したがって、追加のエッチング工程を行う必要がない。
【００３１】
これと共に、本発明の実施形態では、ウェル段差、例えば半導体基板の整列キーが形成される整列キー領域（または、スクライブ領域）以外の半導体基板領域に段差の誘発を防止できる。整列キー領域以外の半導体基板領域は、エッチング工程に露出されずに保護された状態に維持されうるので、かかる領域にエッチングが実質的に行われない。
【００３２】
整列キー領域（または、スクライブ領域）以外の半導体基板領域に段差が誘発されないので、素子分離工程が行われた後にも活性領域に所望しない段差が発生しない。また、素子分離工程が望ましくＳＴＩ及びＣＭＰ平坦化技術を利用して形成されるとき、基本的に平坦な基板上で前記ＳＴＩ及びＣＭＰ工程が行われる。したがって、ＣＭＰ工程マージンを確保でき、また、ＳＴＩの形成時にハードマスクとして利用された窒化物の残留などを防止できる。
【００３３】
ＳＴＩ及びＣＭＰ工程が行われる半導体基板領域に所望しない段差が存在する場合、かかる段差は、ＳＴＩの形成時に要求されるフォトリソグラフィ工程中に整列キーとして使われる余地はあるとしても、ＳＴＩの形成のために導入されるハードマスクのための層の平坦度を損なう要因として作用しうる。したがって、半導体基板領域への所望しない段差の発生を防止することが要求される。
【００３４】
ＳＴＩの形成工程に導入される望ましい窒化物のハードマスクは、ＳＴＩのための絶縁層がトレンチを埋め込むように形成された後にＣＭＰで研磨して平坦化されるとき、かかる研磨工程の研磨終了点として利用される。しかし、ハードマスクのための層が劣悪な平坦度を有する場合、ハードマスクも劣悪な平坦度を有し、したがって、研磨終了点の検出が均一に行われ難い。
【００３５】
これにより、特定の地点で均一な研磨終了点を検出し難くて、ＣＭＰ工程で過度なＣＭＰが行われうる。または、絶縁層がＳＴＩにパターニングされずにハードマスク上に残留して、ＣＭＰ後にハードマスクを除去するとき、ハードマスクの除去が妨げられて、ハードマスクが残留する問題が発生しうる。これにより、ＳＴＩの形成のためのＣＭＰ工程マージンが非常に狭くなる。
【００３６】
本発明の実施形態では、整列キーが形成される領域以外の他の半導体基板領域には段差が発生しないので、かかるＣＭＰ工程マージンの不足または／及び窒化物の残留問題などを効果的に防止できる。
【００３７】
本発明の実施形態では、ｐ型基板、ｎ型ウェル（ＮＷ）、ｐ型ウェル（ＰＷ）及びｐ−導電型ポケットウェル（ＰＰＷ）を含むウェル構造、例えばウェルが３重ウェル以上備えられ、ウェルがウェルドライブイン工程で形成される場合を具体的な例として挙げて本発明を説明する。しかしながら、３重ウェル以上の複数個の深いウェルを有するウェル構造にも本発明の実施形態は適用されうると理解されたい。
【００３８】
また、本発明の実施形態で引用される図面に提示されたウェル構造は、約１．０ないし１２μｍの深さに形成されるウェル、例えば約１５Ｖないし１２０Ｖ、望ましくは、１５Ｖないし３０Ｖの高耐圧素子のためのウェル構造を例として挙げて描写したものと理解されうる。したがって、図面に提示されたウェルの深さまたは／及び形状は、本発明の実施形態をさらに効果的に説明するためのものであって、異なる深さまたは／及び形状に変形されうると理解されたい。
【００３９】
図１ないし図１１は、本発明の実施形態によるウェル構造形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【００４０】
図１に示すように、半導体基板１００、例えばｐ型ドーパントがドーピングされたｐ−基板上に、イオン注入のためのパッド層２００を形成する。半導体基板１００は、整列キーが形成される整列キー領域と、素子が形成される素子領域とを備えうる。整列キー領域は、スクライブ領域内に形成されうる。
【００４１】
パッド層２００は、シリコン酸化膜を備えて形成されうる。このとき、場合によって異なるが、約２００Åないし５００Åの厚さにパッド層２００は熱酸化法などで形成されうる。望ましくは、約３００Åないし４００Åの厚さに形成されうる。
【００４２】
次いで、半導体基板１００の全体領域に第１イオン注入を行う。第１イオン注入は、場合によって異なるが、半導体基板１００にドーピングされたドーパントと逆の導電型のドーパントをイオン注入する工程と理解されうる。例えば、燐イオン（Ｐ＋）のようなｎ型ドーパントをイオン注入する。このとき、第１イオン注入は、高エネルギーイオン注入工程で行われるが、Ｐ＋を約１．５Ｅ１３ドーズ／ｃｍ３の注入量で約２．０ＭｅＶに加速させてイオン注入する工程で行われうる。
【００４３】
かかる第１イオン注入は、第１ウェル、例えばＮＷのためのＮ−ウェルイオン注入（ＮＷ  ＩＩＰ）で行われうる。第１イオン注入により、半導体基板１００の全領域には、Ｐ＋イオンが注入された第１不純物層が形成されたと理解されうる。
【００４４】
図２に示すように、パッド層２００上にイオン注入マスクのための層３１０を形成する。イオン注入マスクは、ウェル構造が色々なウェルを含めて形成されるとき、それぞれのウェル領域を設定する役割を行う。例えば、イオン注入マスクは、Ｎ−ウェルにＰ−ウェルの領域を設定する役割を行う。かかるイオン注入マスクは、望ましくは、シリコン窒化膜を備えるイオン注入マスク層３１０からパターニングされて形成されうる。
【００４５】
イオン注入マスク層３１０は、シリコン窒化物層を約１０００Åの厚さに蒸着して形成されうる。このとき、イオン注入マスク層３１０は、後続される溝形態の整列キーを形成する工程での主要因子であって、パッド層２００の厚さを考慮してその厚さが異なって設定されうる。
【００４６】
図３に示すように、第１フォトレジストパターン４１１をイオン注入マスク層３１０上に形成する。第１フォトレジストパターン４１１は、第１フォトリソグラフィ工程で形成される。例えば、イオン注入マスク層３１０上にフォトレジスト層を塗布形成して露光及び現像して、第１フォトレジストパターン４１１が形成される。このとき、第１フォトレジストパターン４１１は、第２ウェル、例えばＰＷが形成されるＰＷ領域を露出できる。このとき、前記第１フォトレジストパターン４１１は、ウェル整列キーの形成のために、半導体基板１００の整列キー領域の一部領域を露出できる。
【００４７】
図４に示すように、第１フォトレジストパターン４１１をエッチングマスクとして利用して露出されたイオン注入マスク層３１０の部分を選択的にエッチングして、第１イオン注入マスク３１１を形成する。このとき、エッチング工程は、フォトレジストとシリコン窒化物とに対してエッチング選択比を有するドライエッチングでパッド層２００をエッチング終了点として利用して行われうる。
【００４８】
前記第１イオン注入マスク３１１は、前記第１フォトレジストパターン４１１に対応するパターンを有する。したがって、第１イオン注入マスク３１１は、整列キー領域のパッド層２００を露出させるグルーブ１０１を備え、ＰＷ領域のパッド層２００を露出させる。図５に示すように、第１イオン注入マスク３１１が形成された半導体基板１００に第２イオン注入を行う。第２イオン注入は、場合によって異なるが、第１イオン注入に使われたドーパントと逆の導電型のドーパントをイオン注入する工程と理解されうる。例えば、ホウ素イオン（Ｂ＋）のようなｐ型ドーパントをイオン注入する。
【００４９】
このとき、第２イオン注入は、高エネルギーイオン注入工程で行われるが、Ｂ＋を約１．８Ｅ１２ないし１．８Ｅ１３ドーズ／ｃｍ３の注入量で約７００ないし８００ＫｅＶに加速させてイオン注入する工程で行われうる。例えば、第２イオン注入工程は、Ｂ＋を１．８Ｅ１３ドーズ／ｃｍ３の注入量で約７００ＫｅＶに加速させてイオン注入する工程で行われうる。
【００５０】
かかる第２イオン注入は、第２ウェル、例えばＰＷのためのＰ−ウェルイオン注入（ＰＷ  ＩＩＰ）で行われうる。第２イオン注入は、第１イオン注入マスク３１１または／及び第１フォトレジストパターン４１１により選択的に遮断されていない特定の領域、すなわち第１イオン注入マスク３１１が露出された半導体基板１００領域にｐ型ドーパントを注入する。第２イオン注入により、半導体基板１００のＰＷ領域などには、Ｂ＋イオンが注入された第２不純物層が形成されたと理解されうる。
【００５１】
図６に示すように、半導体基板１００に第１ウェルドライブイン工程を行う。例えば、イオン注入された不純物が拡散されて深いウェル、例えば約１．０μｍないし１２μｍの深さを有するＨＶ素子のためのウェルを形成させる熱処理工程を行う。このとき、ウェルドライブイン工程は、拡散のための高温長時間の第１熱処理工程と理解されうるが、約８ないし１３時間、約１１００℃ないし１１５０℃の温度で熱処理を行ってイオン注入された不純物を拡散させる。望ましくは、約８時間、１１５０℃の温度でウェルドライブイン工程を行う。
【００５２】
これにより、第１イオン注入マスク３１１により露出された半導体基板１００領域、例えばＰＷ領域などには、第２ウェルであるＰＷ１３０が形成され、その他の半導体基板１００領域には、ＰＷ１３０により領域が設定される第１ウェルであるＮＷ１１０が形成される。
【００５３】
かかるウェルドライブイン工程を行う前に、第１フォトレジストパターン４１１はストリップされて除去されうる。
【００５４】
図７に示すように、第１イオン注入マスク３１１上に第２フォトレジスト層４３０を形成する。図８に示すように、第２フォトレジスト層４３０に第２フォトリソグラフィ工程を行って第２フォトレジストパターン４３１を形成する。前記第２フォトレジストパターン４３１は、ＰＰＷ領域の前記第１イオン注入マスク３１１及び前記グルーブ１０１を露出させる。具体的には、前記第２フォトレジストパターン４３１は、前記グルーブ１０１内に露出された前記パッド層５１３と、前記露出されたパッド層５１３に隣接したウェル整列キーパターン５１１とを露出させる。前記ウェル整列キーパターン５１１は、前記第１イオン注入マスク３１１の一部分である。前記第２フォトレジストパターン４３１は、前記ウェル整列キーパターン５１１の上面の広い領域を露出してもよく、前記露出されたパッド層５１３のみを露出してもよい。前記第２フォトリソグラフィ工程で、前記グルーブ１０１を整列キーとして使用して露光の整列を行う。具体的に、第２フォトレジストパターン４３１に形状を付与するための転写パターンを備えた第１フォトマスク（図示せず）の整列キーと前記グルーブ１０１とを整列させて、前記第２フォトレジストパターン４３１が、ＰＰＷが形成される領域を露出するように形成させる。
【００５５】
前記グルーブ１０１は、前記ウェル整列キーパターン５１１と前記露出されたパッド層５１３との段差５１０を備える。したがって、前記第２フォトリソグラフィ工程で、前記露光の整列は、前記段差５１０を整列キーとして使用する。前記グルーブ１０１を備える前記第１イオン注入マスク３１１は、前記ＰＷ領域を露出させる。したがって、前記第２フォトレジストパターン４３１を通じて露出された前記ＰＰＷ領域は、前記グルーブ１０１だけでなく、前記ＰＷ領域にも整列されうる。
【００５６】
図９に示すように、第２フォトレジストパターン４３１をエッチングマスクとして利用して露出された第１イオン注入マスク３１１の部分を選択的にエッチングして、第２イオン注入マスク３１３を形成する。このとき、エッチング工程は、フォトレジストとシリコン窒化物とに対してエッチング選択比を有するドライエッチングで、第１イオン注入マスク３１１の下部のパッド層２００部分をエッチング終了点として利用して行われうる。
【００５７】
前記第２フォトレジストパターン４３１を使用して形成された前記第２イオン注入マスク３１３は、前記ＮＷ１１０内にＰＰＷ、すなわち第３ウェルを形成するために準備する。
【００５８】
エッチング工程により形成される第２イオン注入マスク３１３は、第２フォトレジストパターン４３１によりそのパターン形状が付与される。したがって、第２イオン注入マスク３１３は、パッド層２００のＰＰＷ領域を露出するパターンに形成される。
【００５９】
このとき、第２フォトレジストパターン４３１は、図８に示したように、第１イオン注入マスク３１１のウェル整列キーパターン５１１部分、及びそれに隣接して露出されるパッド層部分５１３も露出するパターンである。したがって、第２フォトレジストパターン４３１をエッチングマスクとして利用するエッチング工程で露出されたパッド層部分５１３は共にエッチングされ、パッド層部分５１３のエッチングにより露出される半導体基板１００の整列キー領域の一部は、エッチングされ続けて溝またはトレンチ形態が形成されうる。これにより、溝またはトレンチ形態の素子分離整列キー５５０が半導体基板１００の整列キー領域に形成される。
【００６０】
このとき、第１イオン注入マスク３１１の露出された部分の厚さは、約１０００Åであり、これにより、エッチング工程でエッチングされるシリコン窒化物層の厚さも約１０００Åである。したがって、たとえパッド層２００がシリコン酸化物層で形成されて第２イオン注入マスク３１３などをなすシリコン窒化物層に対してエッチング選択比を有してエッチング終了点として利用されうるとしても、露出されたパッド層部分（図８の５１３）は、かかるエッチング工程中に十分にエッチングされて除去されうる。また、パッド層部分５１３の下部の半導体基板１００の部分は、シリコン窒化物層がエッチングされて除去される間に、十分な深さに選択的にエッチングされて溝５５０が形成されうる。
【００６１】
必要に応じて、第２イオン注入マスク３１３をパターニングするエッチング工程のドライエッチング条件を変化させて、当然のこととして前記溝５５０の形成を促進することもできる。例えば、シリコン窒化物層と半導体基板１００をなすシリコンとのエッチング選択比を相対的に低くするか、または／及びシリコン窒化物層とシリコン酸化物層とのエッチング選択比を相対的に低くするドライエッチング工程を採用することによって、第２イオン注入マスク３１３が選択的にエッチングされてパターニングされるとき、パッド層部分（図８の５１３）がエッチングされ、その下部に露出される半導体基板１００領域がエッチングされて、溝５５０が形成されるようにできる。
【００６２】
このように形成された溝５５０は、半導体基板１００の表面と溝５５０の底部との段差を提供できる。したがって、後続される素子分離形成工程で、素子分離領域または／及び活性領域を設定する整列工程で、前記溝５５０の段差を利用して露光が整列できるので、前記溝５５０は、素子分離整列キー５５０として利用できる。
【００６３】
図１０に示すように、第２イオン注入マスク３１３または／及び第２フォトレジストパターン４３１が形成された半導体基板１００に第３イオン注入を行う。第３イオン注入は、場合によって異なるが、第１イオン注入に使われたドーパントと逆の導電型のドーパントをイオン注入する工程と理解されうる。例えば、Ｂ＋のようなｐ型ドーパントをイオン注入する。
【００６４】
かかる第３イオン注入は、第３ウェル、例えばＰＰＷのためのＰ−ポケットウェルイオン注入（ＰＰＷ  ＩＩＰ）として行われうる。第３イオン注入は、第２イオン注入マスク３１３または／及び第２フォトレジストパターン４３１により選択的に遮断されていない特定の領域、すなわち第２イオン注入マスク３１３が露出された半導体基板１００領域にｐ型ドーパントを注入する。第３イオン注入により、半導体基板１００のＰＰＷ領域などには、Ｂ＋イオンが注入された第３不純物層が形成されると理解されうる。
【００６５】
このとき、第３イオン注入は、実質的にＮＷ  １１０内にポケットウェルで形成されると理解されたい。第３イオン注入は、高エネルギーイオン注入工程で行われうるが、Ｂ＋を約１．８Ｅ１２ないし１．８Ｅ１３ドーズ／ｃｍ３の注入量で約７００ないし８００ＫｅＶに加速させてイオン注入する工程で行われうる。例えば、第３イオン注入工程は、Ｂ＋を１．８Ｅ１３ドーズ／ｃｍ３の注入量で約８００ＫｅＶに加速させてイオン注入する工程で行われうる。
【００６６】
図１１に示すように、半導体基板１００に第２ウェルドライブイン工程を行う。例えば、イオン注入された不純物が拡散されて深いポケットウェル、例えば約１．０μｍないし１２μｍの深さを有するＨＶ素子のためのポケットウェルを形成させる熱処理工程を行う。このとき、第２ウェルドライブイン工程も、拡散のための高温長時間の第２熱処理工程と理解されうるが、約８ないし１３時間、約１１００℃ないし１１５０℃の温度で熱処理を行ってイオン注入された不純物を拡散させる。望ましくは、約８時間、１１５０℃の温度でウェルドライブイン工程を行う。
【００６７】
これにより、第２イオン注入マスク３１３により露出された半導体基板１００領域、例えばＰＰＷ領域などには、第３ウェルであるＰＰＷ１５０が形成される。実質的に、ＰＰＷ１５０は、第１ウェルであるＮＷ１１０により取り囲まれる形態に形成されうる。
【００６８】
かかる第２ウェルドライブイン工程を行う前に、第２フォトレジストパターン４３１はストリップされて除去されうる。
【００６９】
前述したように、本発明の実施形態によれば、ウェル構造の形成工程中に２回のフォトリソグラフィ工程で半導体基板の整列キー領域の一部をいずれも露出させ、２回のフォトリソグラフィ工程に伴う２回のエッチング工程のうち、後の第２エッチング工程で露出された整列キー領域部分の半導体基板１００部分が選択的にエッチングされるようにできる。これにより、ウェル構造の形成工程中に半導体基板１００がエッチングされた部分に形成される溝５５０を、後続される素子分離工程で活性領域（または、素子分離領域）を設定するのに利用される素子分離整列キー５５０として使用できる。
【００７０】
このとき、半導体基板１００の整列キー領域に溝５５０が形成されるようにしながらも、他の半導体基板１００の素子領域では、図１１に示したように、ウェル段差が発生しないようにできる。したがって、実質的に半導体基板１００の素子領域で行われる後続工程、例えば素子分離工程でウェル段差により発生しうる問題を根本的に防止できる。
【００７１】
一方、前述したイオン注入工程で、イオン注入マスク３１１，３１３及びフォトレジストパターン４１１，４３１は、別途の名称で命名されたが、いずれもイオン注入工程でのマスクとして役割を行うこともできる。
【００７２】
図１２ないし図１８は、本発明の実施形態による素子分離整列キーを利用した素子分離構造の形成方法を説明するために概略的に示す断面図である。本発明の実施形態による素子分離構造の形成方法は、ＳＴＩ素子分離を形成する工程を例として挙げて説明するが、他の素子分離方式にも適用されうる。
【００７３】
図１２に示すように、深いウェル構造が図１１に示したように形成された半導体基板１００から第２イオン注入マスク３１３などを除去した後、半導体基板上にハードマスク層３３０をパターニングするためのハードマスク層３３０及び第３フォトレジスト層４５０を順次に形成する。
【００７４】
ハードマスク層３３０は、ＳＴＩ工程でエッチングマスクまたは／及び後続のＣＭＰ工程でエッチング終了点として利用されるハードマスクを形成するための層と理解されうる。これにより、ハードマスク層３３０は、シリコン窒化物層を備える層として形成されうる。第３フォトレジスト層４５０は、素子分離領域を設定する第３フォトリソグラフィ工程のために形成されるパターンと理解されうる。
【００７５】
図１３に示すように、第３フォトレジスト層４５０から第３フォトレジストパターン４５１を形成する。具体的に、第３フォトリソグラフィ工程を第３フォトレジスト層４５０上に行って素子分離が形成される領域を露出して、第３フォトレジストパターン４５１を形成する。第３フォトリソグラフィ工程に伴う露光工程で、露光の整列は、素子分離整列キー５５０を利用して行われうる。例えば、素子分離整列キー５５０の溝の入口５５１と溝の底部５５３との段差を利用して、第３フォトリソグラフィ工程における、第２フォトマスク（図示せず）の露光の整列を具現できる。
【００７６】
このとき、第３フォトレジストパターン４５１は、素子分離領域以外に素子分離整列キー５５０領域も露出するパターンに形成されうる。これは、素子分離整列キー５５０内に充填されたハードマスク層３３０部分は除去されることが後続工程で有利であるためである。
【００７７】
図１４に示すように、第３フォトレジストパターン４５１により露出されたハードマスク層３３０部分を選択的にエッチング除去して、ハードマスク３３１を形成する。これにより、ハードマスク３３１は、素子分離領域を露出するパターンに形成される。
【００７８】
図１５に示すように、ハードマスク３３１または／及び第３フォトレジストパターン４５１をエッチングマスクとして利用して露出された半導体基板１００領域を選択的にエッチングして、素子分離用のトレンチ６１０を形成する。次いで、第３フォトレジストパターン３３１を選択的にストリップして除去されうる。
【００７９】
図１６に示すように、トレンチ６１０を充填する素子分離用の絶縁層６５０を形成する。このとき、絶縁層６５０は、シリコン酸化物層のような絶縁物質で蒸着され、ハードマスク３３１上を覆うように形成されうる。
【００８０】
図１７に示すように、絶縁層６６０をそれぞれの素子分離ユニット６５１に分離する。かかる分離工程は、色々な方法が使われることもあるが、半導体基板１００上の平坦度の向上のためにＣＭＰなどを利用した平坦化工程で行われうる。このとき、絶縁層６５０のＣＭＰは、ハードマスク３３１を研磨終了点として利用して行われる。
【００８１】
本発明の実施形態では、半導体基板１００の素子領域にウェル段差のような段差領域が実質的に発生しないので、ハードマスク３３１の高さも均一な状態になる。したがって、平坦度の高いハードマスク３３１を研磨終了点として利用できるので、ＣＭＰ工程の研磨終了点の検出がさらに容易になる。これにより、ＣＭＰ工程マージンの確保が具現され、また、窒化物の残留または素子分離ユニット６５１のパターン不良のようなＣＭＰ不良の発生を効果的に防止できる。
【００８２】
図１８に示すように、ハードマスク３３１及び下部のパッド層２００などを選択的に除去して、素子分離ユニット６５１を完成する。このとき、素子分離ユニット６５１により、半導体基板１００に活性領域が設定される。
【００８３】
前述した本発明の実施形態によれば、ウェル構造の形成工程中にウェル整列キー５１０が形成されうるだけでなく、素子分離整列キー５５０も半導体基板１００に形成された溝形態に形成されうる。
【００８４】
かかる整列キー５１０，５５０は、平面上で見るときに色々な形態に具現されうるが、図１９に示したように、略十字形態のレイアウトを有するように具現されることが露光の整列にさらに有利である。図１９は、本発明の実施形態による整列キーの平面レイアウトを説明するために概略的に示す平面図である。十字形態の整列キー５１０，５５０は、Ｘ，Ｙ軸への整列の制御にさらに有利であるので、本発明の実施形態での整列キー５１０，５５０もかかる平面レイアウトを有するように形成されうる。
【００８５】
以上、本発明を、具体的な実施形態を通じて詳細に説明したが、本発明は、これに限定されず、本発明の技術的思想内で当業者によりその変形や改良が可能であることが明白である。
【産業上の利用可能性】
【００８６】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図２】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図３】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図４】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図５】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図６】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図７】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図８】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図９】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図１０】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図１１】本発明の実施形態によるウェル構造の形成工程で、素子分離領域の設定のための整列キーの形成方法を説明するために概略的に示す断面図である。
【図１２】本発明の実施形態による素子分離構造の形成方法を説明するために概略的に示す断面図である。
【図１３】本発明の実施形態による素子分離構造の形成方法を説明するために概略的に示す断面図である。
【図１４】本発明の実施形態による素子分離構造の形成方法を説明するために概略的に示す断面図である。
【図１５】本発明の実施形態による素子分離構造の形成方法を説明するために概略的に示す断面図である。
【図１６】本発明の実施形態による素子分離構造の形成方法を説明するために概略的に示す断面図である。
【図１７】本発明の実施形態による素子分離構造の形成方法を説明するために概略的に示す断面図である。
【図１８】本発明の実施形態による素子分離構造の形成方法を説明するために概略的に示す断面図である。
【図１９】本発明の実施形態による整列キーの平面レイアウトを説明するために概略的に示す平面図である。
【符号の説明】
【００８８】
１００  半導体基板
１０１  グルーブ
１１０  ＮＷ
１３０  ＰＷ
１５０  ＰＰＷ
２００，５１３  パッド層
３１０  イオン注入マスク層
３１１  第１イオン注入マスク
３１３  第２イオン注入マスク
４１１  第１フォトレジストパターン
４３０  第２フォトレジスト層
４３１  第２フォトレジストパターン
５１０  段差
５１１  ウェル整列キーパターン
５５０  素子分離整列キー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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