(57)【要約】【課題】  伝搬遅延時間を短縮し、遅延時間を微調整可能な遅延調整回路を提供する。【解決手段】  インバータを構成するＰＭＯＳトランジスタＰＭ１と電源Ｖｃｃの間に、ゲートに制御信号Ａ、Ｃ、Ｄがそれぞれ入力され、並列接続される第１群のトランジスタＰＭ２−１〜ＰＭ２−３を備え、インバータを構成するＮＭＯＳトランジスタＮＭ１とＧＮＤの間に、ゲートに制御信号がそれぞれ入力され、並列接続される第２群のトランジスタＮＭ２−１〜ＮＭ２−３と、インバータ１の出力を入力するインバータ２と、を備え、第１群のトランジスタＰＭ２−１〜ＰＭ２−３のうちの少なくとも１つのトランジスタと第２群のトランジスタＮＭ２−１〜ＮＭ２−３のうちの少なくとも１つのトランジスタとがオン状態に設定される。【選択図】            図２
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【特許請求の範囲】
【請求項１】
入力端子に入力される入力信号の遅延量を調整して出力端子から出力する遅延調整回路であって、
前記入力端子に入力端が接続されたバッファ回路と高電位側電源との間の電源パスに挿入される少なくとも１つの可変抵抗素子、及び／又は、前記バッファ回路と低電位側電源との間の電源パスに挿入される少なくとも１つの可変抵抗素子、を備え、前記可変抵抗素子の抵抗を制御信号により可変させて前記遅延量が調整される、ことを特徴とする遅延調整回路。
【請求項２】
前記遅延調整回路の後段に配置され、前記遅延調整回路の出力信号を入力するラッチ回路のセットアップタイム、ホールドタイムの測定にあたり、前記制御信号により、遅延量の微調整を可能としている、ことを特徴とする請求項１記載の遅延調整回路。
【請求項３】
前記可変抵抗素子として、前記バッファ回路の高電位側と高電位側電源との間に挿入され、制御端子に制御信号がそれぞれ入力されるトランジスタ群と、
前記バッファ回路の低電位側と低電位側電源との間に挿入され、制御端子に制御信号がそれぞれ入力されるトランジスタ群の、少なくとも１方のトランジスタ群を備えている、ことを特徴とする請求項１記載の遅延調整回路。
【請求項４】
前記バッファ回路がインバータよりなり、前記バッファ回路の後段に、前記バッファ回路の出力を受けるインバータを備えている、ことを特徴とする請求項１乃至３のいずれか一に記載の遅延調整回路。
【請求項５】
入力端子に入力される入力信号の遅延量を調整して出力端子から出力する遅延調整回路であって、
前記入力端子に入力端が接続され、前記入力信号を反転した信号を出力端より出力するインバータの高電位側と高電位側電源との間に並列に接続され、制御端子に制御信号がそれぞれ入力される第１群のトランジスタと、
前記インバータの低電位側と低電位側電源との間に並列に接続され、制御端子に制御信号がそれぞれ入力される第２群のトランジスタと、
を含む第１のインバータ回路を備え、
前記第１群のトランジスタのうちの少なくとも１つのトランジスタがオン状態に設定され、且つ、前記第２群のトランジスタのうちの少なくとも１つのトランジスタがオン状態に設定される、ことを特徴とする遅延調整回路。
【請求項６】
前記第１のインバータ回路の出力信号を受ける第２のインバータ回路を備えている、ことを特徴とする請求項５記載の遅延調整回路。
【請求項７】
前記インバータが、ゲート同士が共通接続されて入力端をなし、ドレイン同士が共通接続され出力端をなすＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるＣＭＯＳインバータよりなり、
前記第１群のトランジスタは、ソースが前記高位側電源に共通に接続され、ドレインが、前記ＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのソースに共通に接続され、ゲートに前記制御信号をそれぞれ入力するＰチャネルＭＯＳトランジスタ群よりなり、
前記第２群のトランジスタは、ソースが前記低位側電源に共通に接続され、ドレインが、前記ＣＭＯＳインバータのＮチャネルＭＯＳトランジスタのソースに共通に接続され、ゲートに前記制御信号をそれぞれ入力するＮチャネルＭＯＳトランジスタ群よりなる、ことを特徴とする請求項５記載の遅延調整回路。
【請求項８】
請求項１乃至７のいずれか一に記載の前記遅延調整回路の出力信号を受け、入力されるサンプリング用のクロック信号に応答して、前記出力信号をサンプルするラッチ回路を備えている、同期型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、遅延調整回路を有する同期型半導体装置に関する。
【背景技術】
【０００２】
同期型半導体装置は、市場のニーズに伴い、動作周波数が高い製品が望まれるが、動作周波数が高くなるに従い、セットアップタイム・ホールドタイムの規格も厳しくなってくる。セットアップタイム、ホールドタイムの調整手段として、遅延調整回路等を具備して調整が行われるが、開発ＴＡＴ（Turn  Around  Time）短縮を目的として、テストモード等で遅延量を可変に調整できるように制御されている。なお、セットアップタイムは、ラッチ回路等において、データが確定してからクロックのサンプリングエッジまでの時間、ホールドタイムは、クロックのサンプリングエッジからデータを保持しなければならない時間である。
【０００３】
従来の遅延調整回路においては、遅延調整回路の入力信号が遷移してから、遅延調整回路の出力信号が遷移するまでの伝搬遅延時間（ｔＰＤ）が遅い、あるいは、調整幅が狭い、という問題がある。
【０００４】
図４に、遅延調整回路の典型的な構成の一つを示す。図４には、同期型半導体装置として、特に制限されないが、クロック同期型の半導体記憶装置のアドレス信号（ＡＤＤ）のラッチ回路の構成を示す。図４を参照すると、入力回路１０４は、相補のクロックＣＫ、ＣＫＢを差動入力しシングルエンドの信号を内部クロック発生回路１０５に出力する。内部クロック発生回路１０５は内部クロック信号を生成し、ラッチ回路１０３のクロック端子に供給する。アドレスと基準電圧ＶＲＥＦを差動入力する入力回路１０１はシングルエンドの信号を出力する。入力回路１０１の出力と該入力回路１０１の出力を遅延回路１０６で遅延させた信号とがセレクタ回路１０７に入力されて一方が選択され、セレクタ回路１０７の出力と、セレクタ回路１０７の出力を遅延回路１０８で遅延させた信号とがセレクタ回路１０９に入力されて一方が選択され、セレクタ回路１０９の出力がラッチ回路１０３のデータ入力端子に供給される。遅延回路１０６、１０８、セレクタ回路１０７、１０９が、遅延調整回路を構成しており、セレクタ回路１０７、１０９における入力信号の選択をテストモード等により制御し、遅延量を変化させている。
【０００５】
図４の構成は、例えば以下のような課題を有している。
【０００６】
第１の課題は、遅延調整回路の遅延の調整幅が大きすぎる（微調が困難である）、ということである。これは、遅延調整回路が、遅延回路とセレクタ回路からなる構成とされているためであり、論理段数が多いことに起因する。このため、図４の構成の場合、最小調整幅は例えば数１００ｐｓ程度となり、数１０ｐｓ幅で調整を行うことは困難である。
【０００７】
第２の課題は、入力初段が遷移してから遅延調整回路を経由してラッチ回路１０３に信号が遷移するまでの伝搬遅延時間（ｔＰＤ）が遅い、ということである。この理由は、前述したように、遅延調整回路が、遅延回路とセレクタ回路を単位とする縦続接続となるため、論理段数が多いことによる。
【０００８】
図５は、特許文献１（特開平６−６１８０８号公報）に開示されている構成を示す図である。図５を参照すると、インバータ１のＰチャネルＭＯＳトランジスタ３、ＮチャネルＭＯＳトランジスタ６は、入力端子Ｉから入力する入力信号によりオン、オフするスイッチ機能を、ＰチャネルＭＯＳトランジスタ４、ＮチャネルＭＯＳトランジスタ７は、電圧制御可変抵抗機能を、ＰチャネルＭＯＳトランジスタ５、ＮチャネルＭＯＳトランジスタ８は定抵抗としての機能を持つ。入力信号がＬＯＷレベルからＨＩＧＨレベルへ変化する時、インバータ１のオン抵抗は、制御端子Ｂに印加する制御電圧に基づいて変化し、立ち上がりの遅延量を制御できる。入力信号がＨＩＧＨレベルからＬＯＷレベルに変化する時、インバータ１のオン抵抗は、制御端子Ａに印加する制御電圧に基づいて変化し、立ち下がりの遅延量を制御できる。入力端子Ｉと制御端子Ａの間にＰチャネルＭＯＳキャパシタ９が接続され、入力端子Ｉと制御端子Ｂの間にＮチャネルＭＯＳキャパシタ１０が接続されている。またインバータ１の出力には、ＰチャネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトランジスタ１２のゲート容量やインバータ１の出力容量からなるキャパシタＣが構成されている。
【０００９】
【特許文献１】特開平６−６１８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図５の構成において、遅延調整を行うため、ＰチャネルＭＯＳトランジスタ４、ＮチャネルＭＯＳトランジスタ７の電圧制御可変抵抗機能部の制御を、テストモード等によって可変に制御する構成とした例を、本発明の比較例として説明しておく。図６は、比較例の構成を示す図である。なお、図６の比較例は、特許文献１には開示されていない、以下は、本発明者等の検討結果によるものである。
【００１１】
図６を参照すると、この回路は、図５におけるＰチャネルＭＯＳトランジスタ４を、複数並列接続されたＰチャネルＭＯＳトランジスタ４−１、４−２、４−３で構成し、図５におけるＮチャネルＭＯＳトランジスタ７を、複数並列接続されたＮチャネルＭＯＳトランジスタ７−１、７−２、７−３で構成し、ＰチャネルＭＯＳトランジスタ４−１、４−２、４−３のゲートに信号Ａ、Ｃ、Ｄがそれぞれ入力され、ＮチャネルＭＯＳトランジスタ７−１、７−２、７−３のゲートに信号Ｂ、Ｅ、Ｆがそれぞれ入力され、ゲートのバイアス電圧を可変させることで、オン抵抗を可変制御している。
【００１２】
図６の構成は、図４のセレクタ回路がないため高速動作するが、遅延調整回路の入力Ｉが遷移してから、遅延調整回路の出力Ｏが遷移するまでの伝搬遅延時間（ｔＰＤ）は遅い。この理由は、電圧制御可変抵抗機能部のトランジスタ４−１、４−２、４−３、７−１、７−２、７−３のオン抵抗、および電圧制御可変抵抗機能部のトランジスタ４−１、４−２、４−３、７−１、７−２、７−３の接合容量の影響に起因する。
【００１３】
そこで、図６に示した構成において、伝搬遅延時間ｔＰＤを向上するためには、以下の（Ｉ）又は（II）が考えられる。
（Ｉ）インバータ２のトランジスタ１１、１２のチャネル幅Ｗ値を小さくし、ゲート容量を抑制（全容量の低減）する。
【００１４】
（II）インバータ１のトランジスタ４−１、４−２、４−３、７−１、７−２、７−３のチャネル幅Ｗを大きくする（オン抵抗の低減）。
【００１５】
このうち、（Ｉ）の場合、ＰチャネルＭＯＳトランジスタトランジスタ４−１〜４−３、ＮチャネルＭＯＳトランジスタ７−１〜７−３の接合容量の方が支配的であり、伝搬遅延時間ｔＰＤの改善は殆ど見込めない。また、インバータ２のトランジスタ１１、１２のチャネル幅Ｗを小さくすると、駆動能力が低下するため、近距離駆動しかできなくなる。このため、図６の回路を、遠距離駆動に適用する場合には、インバータ２の後段にバッファ等の追加が必要となる。この結果、論理段数の増加を招き、伝搬遅延時間ｔＰＤは更に遅延する。
【００１６】
一方、（II）の場合、インバータ１のトランジスタのチャネル幅Ｗを大きくすると、オン抵抗値は減少するが、インバータ１の出力の全容量は増加し、伝搬遅延時間ｔＰＤの画期的な改善には至らない。
【００１７】
図７に、図６の回路のシミュレーション結果を示す。なお、図７は、本発明者等により、図６の回路を解析するために回路シミュレーション（過渡解析）を行った結果である。
【００１８】
図７のＩ（入力信号波形）が、図６のＩの入力信号の電圧波形に対応し、図７の出力信号波形ＯＵＴ１、ＯＵＴ２は、図６のＯの出力信号の電圧波形に対応する。ＯＵＴ２は、ＯＵＴ１を基準として、図６のインバータ１のチャネル幅Ｗを２倍にした場合の出力端子Ｏの信号波形である。
【００１９】
Ｉの立ち上がりからＯＵＴ２の立ち上がりまでの伝播遅延時間は、Ｉの立ち上がりからＯＵＴ１の立ち上がりまでの伝播遅延時間よりもわずかに短縮されている。インバータ１のＷ値を２倍にした場合、伝搬遅延時間ｔＰＤの短縮効果は、１０ｐｓ程度とされ、あまり改善できない。
【００２０】
したがって、本発明の目的は、伝搬遅延時間を短縮し、遅延時間を微調整可能な遅延調整回路を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の１つのアスペクトに係る半導体装置は、入力端子に入力される入力信号の遅延量を調整して出力端子から出力する遅延調整回路であって、前記入力端子に入力端が接続されたバッファ回路と高電位側電源との間の電源パスに挿入される少なくとも１つの可変抵抗素子、及び／又は、前記バッファ回路と低電位側電源との間の電源パスに挿入される少なくとも１つの可変抵抗素子、を備え、前記可変抵抗素子の抵抗を制御信号により可変させて前記遅延量が調整される。
【００２２】
本発明において、前記遅延調整回路の後段に配置され、前記遅延調整回路の出力信号を入力するラッチ回路のセットアップタイム、ホールドタイムの測定にあたり、前記制御信号により、遅延量の微調整を可能としている。
【００２３】
本発明において、前記可変抵抗素子として、前記バッファ回路と高電位側電源との間の電源パスに挿入され、制御端子に制御信号がそれぞれ入力されるトランジスタ群と、
前記バッファ回路と低電位側電源との間の電源パスに挿入され、制御端子に制御信号がそれぞれ入力されるトランジスタ群とのうち、少なくとも１方のトランジスタ群を備えている。
【００２４】
本発明において、前記バッファ回路が、入力信号を入力端より入力し反転した信号を出力端より出力するインバータ回路よりなる。
【００２５】
本発明に係る遅延調整回路において、前記入力端子に入力端が接続され、前記入力信号を反転した信号を出力端より出力するインバータの高電位側と高電位側電源との間に並列に接続され、制御端子に制御信号がそれぞれ入力される第１群のトランジスタと、前記インバータの低電位側と低電位側電源との間に並列に接続され、制御端子に制御信号がそれぞれ入力される第２群のトランジスタと、を含む第１のインバータ回路を備え、前記第１群のトランジスタのうちの少なくとも１つのトランジスタがオン状態に設定され、且つ、前記第２群のトランジスタのうちの少なくとも１つのトランジスタがオン状態に設定される。
【００２６】
本発明において、前記第１のインバータ回路の出力信号を受ける第２のインバータ回路を備えている。
【００２７】
本発明において、前記インバータは、ゲート同士が共通接続されて入力端をなし、ドレイン同士が共通接続され出力端をなすＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなるＣＭＯＳインバータよりなる。本発明において、前記第１群のトランジスタは、ソースが前記高位側電源に共通に接続され、ドレインが、前記ＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのソースに共通に接続され、ゲートに前記制御信号をそれぞれ入力するＰチャネルＭＯＳトランジスタ群よりなり、前記第２群のトランジスタは、ソースが前記低位側電源に共通に接続され、ドレインが、前記ＣＭＯＳインバータのＮチャネルＭＯＳトランジスタのソースに共通に接続され、ゲートに前記制御信号をそれぞれ入力するＮチャネルＭＯＳトランジスタ群よりなる。
【発明の効果】
【００２８】
本発明によれば、高電位側の電源とインバータ間、及び／又は、低電位側電源とインバータ間に可変抵抗素子群を有し、可変抵抗素子を制御することで、インバータの駆動能力を可変させるようにしたものであり、伝搬遅延時間の増大を抑止しながら、後段のラッチ回路のセットアップタイム、ホールドタイムの微調整を可能としている。
【発明を実施するための最良の形態】
【００２９】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に実施形態を説明する。本発明に係る遅延調整回路は、遅延調整回路の入力端子に入力される信号を受けるインバータと高電位側電源間の電源パス、及び／又は、該インバータと低電位側電源間の電源パスに、１つ又は複数の可変抵抗素子を備え、前記可変抵抗素子の抵抗を制御信号により可変させ遅延量を変化させる。以下実施例に即して説明する。なお、以下の実施例では、同期型半導体記憶装置のアドレス信号をラッチする回路における遅延調整について説明するが、本発明は、アドレス信号をラッチする回路に限定されるものでなく、また同期型半導体記憶装置に制限されるものでないことは勿論である。
【００３０】
本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の第１の実施例の構成を示す図である。アドレス端子ＡＤＤからのアドレス信号と基準電圧ＶＲＥＦを入力する入力回路(差動レシーバ)１０１、遅延調整回路１０２、及び、ラッチ回路１０３を備えている。ラッチ回路１０３は、内部クロック発生回路（不図示）からの内部クロック信号で、遅延調整回路１０２からの出力をサンプルする。
【００３１】
図２は、図１の遅延調整回路１０２の構成の一例を示す図である。図２を参照すると、ゲートに制御信号Ａ、Ｃ、Ｄをそれぞれ入力するＰチャネルＭＯＳトランジスタＰＭ２−１、ＰＭ２−２、ＰＭ２−３は、ソースが電源Ｖｃｃに共通に接続され、ドレインが、ＰチャネルＭＯＳトランジスタＰＭ１のソースに共通に接続され、可変抵抗素子（電圧制御型可変抵抗素子）を構成している。ゲートに制御信号Ｂ、Ｅ、Ｆをそれぞれ入力するＮチャネルＭＯＳトランジスタＮＭ２−１、ＮＭ２−２、ＮＭ２−３は、ソースがグランドＧＮＤに共通に接続され、ドレインが、ＮチャネルＭＯＳトランジスタＮＭ１のソースに共通に接続され、可変抵抗素子（電圧制御型可変抵抗素子）を構成している。ＰチャネルＭＯＳトランジスタＰＭ１とＮチャネルＭＯＳトランジスタＮＭ１は、ゲート同士が入力端Ｉに共通に接続され、ドレイン同士は共通接続され出力端をなし入力信号を反転して出力するインバータ機能（反転型バッファ回路）をなし、ＣＭＯＳインバータ２の入力端に接続されている。ＣＭＯＳインバータ２は、ソースが電源Ｖｃｃ、グランドＧＮＤにそれぞれ接続され、ドレイン同士が共通接続されて出力端子Ｏに接続され、ゲートが共通接続されＣＭＯＳインバータ２の入力端をなしているＰチャネルＭＯＳトランジスタＰＭ３とＮチャネルＭＯＳトランジスタＮＭ３から構成されている。
【００３２】
ＰチャネルＭＯＳトランジスタＰＭ２−１、ＰＭ２−２、ＰＭ２−３のうちの少なくとも１つが、導通状態にあるように、制御信号Ａ、Ｃ、Ｄからそれぞれのゲート電圧が供給され、ＮチャネルＭＯＳトランジスタＮＭ２−１、ＮＭ２−２、ＮＭ２−３のうちの少なくとも１つが、導通状態にあるように、制御信号Ｂ、Ｅ、Ｆから、それぞれのゲート電圧が供給される。
【００３３】
なお、図２において、ＰチャネルＭＯＳトランジスタＰＭ２−１、ＰＭ２−２、ＰＭ２−３、ＮチャネルＭＯＳトランジスタＮＭ２−１、ＮＭ２−２、ＮＭ２−３の並列接続される個数は、３個に限定されるものでないことは勿論である。量産段階で、テストモードを停止させ（遅延量の調整を停止）、可変抵抗素子部の抵抗を最適な値に、固定するようにしてもよい。
【００３４】
図２の回路の動作を説明する。テストモード等によりＰチャネルＭＯＳトランジスタＰＭ２−１、ＰＭ２−２、ＰＭ２−３、ＮチャネルＭＯＳトランジスタＮＭ２−１、ＮＭ２−２、ＮＭ２−３のゲート電位を与える信号Ａ〜Ｆの電位レベルの組合せで、インバータ１のトランジスタの総チャネル幅Ｗの値を可変自在としている。
【００３５】
信号Ａ〜Ｆの電位は、ＰチャネルＭＯＳトランジスタＰＭ２−１、ＰＭ２−２、ＰＭ２−３のうち少なくとも１つがオン状態、且つ、ＮチャネルＭＯＳトランジスタＮＭ２−１、ＮＭ２−２、ＮＭ２−３のうち少なくとも１つがオン状態になるように制御される。
【００３６】
入力信号ＩがＬＯＷレベルからＨＩＧＨレベルへ遷移すると、ＰＭＯＳトランジスタＰＭ１がオフ、ＮＭＯＳトランジスタＮＭ１がオン状態となり、インバータ１の出力はＬＯＷレベルに遷移し、これを受けてインバータ２の出力端子ＯはＬＯＷレベルからＨＩＧＨレベルへ遷移する。入力信号ＩがＨＩＧＨレベルからＬＯＷレベルへ遷移すると、ＰＭＯＳトランジスタＰＭ１がオン、ＮＭＯＳトランジスタＮＭ１がオフ状態となり、インバータ１の出力はＨＩＧＨレベルに遷移し、これを受けてインバータ２の出力端子ＯはＨＩＧＨレベルからＬＯＷレベルへ遷移する。
【００３７】
本実施例によれば、ＰチャネルＭＯＳトランジスタＰＭ２−１、ＰＭ２−２、ＰＭ２−３、ＮチャネルＭＯＳトランジスタＮＭ２−１、ＮＭ２−２、ＮＭ２−３のゲート電位を与える信号Ａ〜Ｆにより、可変抵抗を調整することでインバータ１の総Ｗ値を増減可能としインバータ１の駆動能力を調整できるため、ラッチ回路１０３のセットアップタイム、ホールドタイムの調整幅を数１０ｐｓ単位で調整可能としている。
【００３８】
図２に示した本実施例は、図６の比較例の構成と比べ、遅延調整回路部の入力から出力までに要する伝搬遅延時間（ｔＰＤ）を短くすることができ、高周波数動作を可能としている。
【００３９】
また、本実施例によれば、可変抵抗素子を、第１の電源、または第２の電源と、入力信号Ｉが接続されるトランジスタとの間に挿入した構成としたことにより、入力信号Ｉが遷移してから、インバータ１の出力が遷移するまでの伝搬遅延時間を、図６の比較例の伝搬遅延時間より速くすることができる。
【００４０】
図３に、図２に示した本実施例の遅延調整回路の回路シミュレーションの結果を、比較例の回路シミュレーションの結果と併せて示す。図３において、Ｉは、遅延調整回路に入力される入力信号波形であり、図２のＩの信号電圧波形である。またこのＩは、図３の比較例の結果については、図６のＩの信号電圧波形である。図３の出力信号波形Ｏは、図２のＯの信号電圧波形である。図３のＯＵＴ１、ＯＵＴ２は、図７に示したシミュレーション結果の出力信号電圧波形ＯＵＴ１、ＯＵＴ２に対応する。
【００４１】
図３のＯと、ＯＵＴ１、ＯＵＴ２の比較からも明らかなように、本実施例の出力信号波形Ｏの伝搬遅延時間ｔＰＤ（この場合Ｉの立ち上がりからＯの立ち上がりまでの遅延時間）は、図６の構成よりも改善しており、より高周波動作が可能となることが分かる。
【００４２】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例の全体構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の一実施例の動作を説明するためのシミュレーション結果を示す図である。
【図４】遅延調整を必要とする回路の構成の一典型例を示す図である。
【図５】特許文献１の構成を示す図である。
【図６】比較例を示す図である。
【図７】図６の比較例のシミュレーション結果を示す図である。
【符号の説明】
【００４４】
１、２  インバータ
３〜４、４−１、４−２、４−３、５、１１  ＰチャネルＭＯＳトランジスタ
６、７、７−１、７−２、７−３、８、１２  ＮチャネルＭＯＳトランジスタ
９  ＰチャネルＭＯＳキャパシタ
１０  ＰチャネルＭＯＳキャパシタ
１０１  入力回路
１０２  遅延調整回路
１０３  ラッチ回路
１０４  入力回路  
１０５  内部クロック発生回路
１０６、１０８  遅延回路
１０７、１０９  セレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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