(57)【要約】  【課題】結晶化温度の比較的低い金属酸化物を容量絶縁膜として用いたとしても、工数を増やすことなく、接合リークや容量絶縁膜リークが十分に低減され、リフレッシュ特性の良好な半導体記憶装置の製造方法を提供する。  【解決手段】まず、メモリセル主要部が形成された基体を用意した後（Ｓ１０１）、この基体にポリシリコン膜からなる下部電極を形成する（Ｓ１０２）。次に、下部電極の表面を所定の温度で熱窒化してシリコン窒化膜を形成する（Ｓ１０３）。下部電極の熱窒化では、所定の窒化温度まで加熱した後の温度降下レートを通常よりも緩やかに行う。その後、下部電極上に容量絶縁膜として酸化アルミニウム（Ａｌ２Ｏ３）等の金属酸化物誘電体膜を形成し（Ｓ１０４）、この容量絶縁膜上に上部電極を形成する（Ｓ１０５）。【選択図】図１
2007067366.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル主要部が形成された基体に下部電極を形成する工程と、
前記下部電極を所定の温度で熱処理する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程とを少なくとも含み、
前記下部電極を熱処理する工程は、前記所定の温度まで加熱した後に徐冷する工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記徐冷時の温度降下レートが３℃／分以下である請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記下部電極がポリシリコンからなり、
前記下部電極を熱処理する工程は、前記ポリシリコンを熱窒化する工程である請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記所定の温度が６００℃以上である請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記下部電極が金属若しくは金属化合物からなる請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
前記容量絶縁膜は、酸化アルミニウムを含む請求項１乃至５のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項７】
前記容量絶縁膜は、酸化アルミニウム及び酸化ハフニウムを含む多層膜からなる請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記熱処理は、複数枚の基体を同時に処理することが可能な高温炉を用いて行うことを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項９】
下部電極を形成する工程と、前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを備える半導体記憶装置の製造方法であって、
前記容量絶縁膜を形成する工程は、第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する第２の工程とを含み、
下部電極を形成する工程と前記第２の工程との間において、所定の温度まで加熱した後に徐冷する加熱徐冷工程をさらに備えることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記加熱徐冷工程における徐冷時の温度降下レートが３℃／分以下であることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記第２の絶縁膜は、前記第１の絶縁膜よりも結晶化温度の低い材料からなることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の絶縁膜は酸化アルミニウムを含み、前記第２の絶縁膜は酸化ハフニウムを含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記所定の温度は、前記第１の絶縁膜の結晶化温度よりも低く、且つ、前記第２の絶縁膜の結晶化温度よりも高いことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記加熱徐冷工程は、前記下部電極を形成する工程と前記第１の工程との間に行うことを特徴とする請求項９乃至１３のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記加熱徐冷工程は、前記第１の工程と前記第２の工程との間に行うことを特徴とする請求項９乃至１３のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１６】
前記下部電極を形成する工程と前記第１の工程との間において、前記下部電極を所定の温度で熱処理する熱処理工程をさらに備えることを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
【請求項１７】
前記下部電極はポリシリコンを含み、前記熱処理工程は、前記ポリシリコンを熱窒化する工程であることを特徴とする請求項１６に記載の半導体記憶装置の製造方法。
【請求項１８】
下部電極を形成する工程と、前記下部電極を熱処理する第１の熱処理工程と、前記下部電極上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を熱処理する第２の熱処理工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に上部電極を形成する工程とを備える半導体記憶装置の製造方法であって、
前記第２の熱処理工程における冷却時間を、前記第１の熱処理工程における冷却時間よりも長く設定することを特徴とする半導体記憶装置の製造方法。
【請求項１９】
前記第１の絶縁膜は酸化アルミニウムを含み、前記第２の絶縁膜は酸化ハフニウムを含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２の熱処理工程における加熱温度は、前記第１の絶縁膜の結晶化温度よりも低く、且つ、前記第２の絶縁膜の結晶化温度よりも高いことを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関し、特に、容量絶縁膜として金属酸化物誘電体膜を用いた半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）においては、セルキャパシタの容量絶縁膜の材料として酸化タンタル（ＴａＯ）などの金属酸化物誘電体が好ましく用いられている。このような容量絶縁膜を用いた従来のＤＲＡＭのセルキャパシタの形成方法は次の通りである。
【０００３】
まず、セルトランジスタが形成された基体の表面に、ポリシリコンからなる下部電極を形成する。このときの下部電極の表面にはＨＳＧ（Hemispherical Silicon Grain）が形成されていることが好ましい（特許文献１参照）。次に、約６５０℃以上のアンモニア（ＮＨ３）ガス雰囲気中、或いはプラズマによって活性化されたアンモニア（ＮＨ３）ガス雰囲気中で基体を急速熱窒化（ＲＴＮ：Rapid Thermal Nitridation）することにより、下部電極の表面に酸化防止用のシリコン窒化膜（Ｓｉ３Ｎ４）を形成する（特許文献２参照）。次に、容量絶縁膜となる非晶質酸化タンタルをＣＶＤ法により堆積させる（特許文献３参照）。次に、非晶質酸化タンタル膜の膜質の改善のための中間アニールを行った後、非晶質酸化タンタル膜を結晶化するための高温アニールを行う。そして最後に、容量絶縁膜上に窒化チタン（ＴｉＮ）からなる上部電極を形成する。
【０００４】
ＤＲＡＭの容量絶縁膜としては、酸化タンタル（ＴａＯ）のほかにも、酸化アルミニウム（Ａｌ２Ｏ３）や酸化ハフニウム（ＨｆＯ２）など、他の金属酸化物誘電体も知られている（特許文献４参照）。これらは、酸化タンタル（ＴａＯ）に比べて下部電極であるポリシリコン電極膜との相性がよいという特性を有しているため、近年は特に注目されている。
【特許文献１】特開２００４−０６３９６４号公報
【特許文献２】特開２００３−１１５５４８号公報
【特許文献３】特開２００１−０３６０３１号公報
【特許文献４】特開２００２−０９４０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来のＤＲＡＭのセルキャパシタの製造では、度重なる熱処理によってシリコン基板内の重金属、あるいは接合破壊に影響する不純物等の汚染物質が活性化してしまうため、接合リークの増大によりリフレッシュ特性が低下するという問題がある。この問題を解決するためには、容量絶縁膜として酸化タンタル（ＴａＯ）を用いたセルキャパシタの形成後に、ゲッタリングのための徐冷プロセスを追加する方法が考えられる。しかしながらこの場合には、工数の増加による製造効率の低下だけでなく、酸化タンタル（ＴａＯ）からなる容量絶縁膜の膜質の低下を招いてしまうおそれがある。
【０００６】
そこで、容量絶縁膜として酸化タンタル（ＴａＯ）を用いた場合には、非晶質酸化タンタル膜の成膜後に結晶化のための高温アニールを行う必要があることに着目し、高温アニール工程中に徐冷プロセスを行うことで汚染物質をゲッタリングする方法も考えられている。
【０００７】
しかしながら、容量絶縁膜として酸化アルミニウム（Ａｌ２Ｏ３）や酸化ハフニウム（ＨｆＯ２）を用いる場合には、酸化タンタル（ＴａＯ）のように結晶化のための高温アニールを必要とせず、成膜する際の加熱温度も４５０℃程度とそれほど高くなく、容量絶縁膜の成膜後は直ちに上部電極の形成工程に移るため、容量絶縁膜の成膜以降には徐冷プロセスを行う機会が存在しないという問題がある。
【０００８】
したがって、本発明の目的は、酸化アルミニウムや酸化ハフニウムといった金属酸化物を容量絶縁膜として用いたとしても、接合リークや容量絶縁膜リークが十分に低減され、リフレッシュ特性の良好な半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の上記目的は、メモリセル主要部が形成された基体に下部電極を形成する工程と、下部電極を所定の温度で熱処理する工程と、下部電極上に容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極を形成する工程とを少なくとも含み、下部電極を熱処理する工程は、所定の温度まで加熱した後に徐冷する工程を含むことを特徴とする半導体記憶装置の製造方法によって達成される。ここに、「徐冷する」とは、加熱後の温度降下を通常よりも緩やかに行う、という意味である。つまり、通常であれば工程時間の短縮による製造効率の向上を図るため、高温炉の冷却能力やその他の条件を考慮して、炉内の温度をできるだけ急速に低下させることが好ましい。しかし、本発明においては、炉内の温度をできるだけ急速に低下させるのではなく、ゲッタリングの効果が得られる程度に緩やかに低下させることで、下部電極の熱処理と略同時にゲッタリングを実現している。
【００１０】
本発明においては、前記徐冷時の温度降下レートが３℃／分以下であることが好ましい。温度降下レートがこの範囲内であれば、良好なゲッタリング効果を得ることができるからである。
【００１１】
本発明においては、下部電極がポリシリコンであってもよく、金属若しくは金属化合物であってもよい。下部電極がポリシリコンである場合、下部電極を熱処理する工程は、ポリシリコンを熱窒化する工程であることが好ましい。
【００１２】
本発明においては、下部電極を熱処理する所定の温度が６００℃以上であることが好ましい。これによれば、下部電極の空乏化を抑えることができるからである。
【００１３】
本発明において、容量絶縁膜は、酸化アルミニウム（Ａｌ２Ｏ３）の単層膜、或いは酸化アルミニウム（Ａｌ２Ｏ３）及び酸化ハフニウム（ＨｆＯ２）で構成される多層膜を用いることが好ましい。これらは誘電率が高く、ポリシリコン膜との相性がよいという特性も有している。特に、酸化アルミニウム（Ａｌ２Ｏ３）の単層膜であれば、成膜が比較的容易であり、酸化アルミニウム（Ａｌ２Ｏ３）及び酸化ハフニウム（ＨｆＯ２）の多層膜であれば、容量絶縁膜の誘電率をさらに高めることができる。
【００１４】
本発明において、下部電極の熱処理工程は、複数枚の基体を同時に処理することが可能な高温炉を用いて行うことが好ましい。これによれば、下部電極の熱処理工程中に徐冷プロセスを取り入れることによる製造効率（スループット）の低下の問題を解決することができ、長時間の熱処理に好適な加熱手段を提供することができる。
【００１５】
また、本発明の上記目的は、下部電極を形成する工程と、前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを備える半導体記憶装置の製造方法であって、前記容量絶縁膜を形成する工程は、第１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する第２の工程とを含み、下部電極を形成する工程と前記第２の工程との間において、所定の温度まで加熱した後に徐冷する加熱徐冷工程をさらに備えることを特徴とする半導体記憶装置の製造方法によっても達成される。
【００１６】
本発明においては、下部電極を形成する工程と第２の工程との間において、所定の温度まで加熱した後に加熱徐冷工程を追加していることから、この工程においてゲッタリング効果を得ることが可能となる。しかも、加熱徐冷工程を第２の工程の前に実行していることから、第２の工程により形成される第２の絶縁膜として、酸化ハフニウムのように比較的低温で結晶化し、且つ、結晶化によってリークが増大する高誘電率材料を使用することが可能となる。
【００１７】
この場合、加熱徐冷工程は、下部電極を形成する工程と第１の工程との間に行っても構わないし、第１の工程と第２の工程との間に行っても構わない。前者によれば、例えば下部電極の材料であるポリシリコンを熱窒化する工程において徐冷を行うことが可能となるため、工程数の増大を防止することが可能となる。一方、後者によれば、第１の工程と第２の工程との間に熱処理が行われるため、第１の工程により形成される第１の絶縁膜の膜質が改善され、リークを低減することが可能となる。
【発明の効果】
【００１８】
このように、本発明の一側面によれば、下部電極の熱処理工程中において徐冷プロセスを実施するので、度重なる熱処理によって活性化した汚染物質をゲッタリングすることができる。特に、ゲッタリングのための徐冷プロセスを別途独立して行う必要がなく、容量絶縁膜の形成後にその結晶化温度以上の高温で熱処理する工程が不要になることから、容量絶縁膜の膜質の低下や汚染物質の拡散を引き起こすこともない。したがって、接合リークや容量絶縁膜リークが十分に低減され、リフレッシュ特性の良好な半導体記憶装置を製造することができる。
【００１９】
また、本発明の他の側面によれば、容量絶縁膜が少なくとも２層の絶縁膜からなる場合においても、効率的に汚染物質をゲッタリングすることが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００２１】
図１は、半導体記憶装置の製造プロセスの一部であって、本発明の好ましい第１の実施形態に係るＤＲＡＭのセルキャパシタの形成プロセスを示すフローチャートである。また、図２乃至図５は、図１に示した各工程における基体の構成を模式的に示す断面図である。
【００２２】
本実施形態に係るセルキャパシタの形成では、まずＤＲＡＭのメモリセル主要部が形成された基体２００を用意する（ステップＳ１０１）。図２に示すように、本実施形態のメモリセル主要部は、Ｐ型シリコン基板２０１と、Ｐ型シリコン基板２０１の裏面付近に設けられたゲッタサイトとしての役割を果たすポリシリコン層２０２と、Ｐ型シリコン基板２０１内に形成されたＳＴＩ（Shallow Trench Isolation）２０３と、セルトランジスタのソース／ドレインとなるＮ型拡散領域２０４と、Ｐ型シリコン基板２０２上に形成されたゲート絶縁膜２０５と、ゲート絶縁膜２０５上に形成されたワード線となるゲート電極２０６と、層間を電気的に接続するためのコンタクトプラグ２０７と、層間絶縁膜２０８と、タングステン等の高融点金属からなるビット線２０９とで構成されている。そして、Ｎ型拡散領域２０４、ゲート絶縁膜２０５、ゲート電極２０６によってセルトランジスタが構成される。
【００２３】
このような基体２００にセルキャパシタを形成するための最初の工程は、図３に示すように、基体２００に下部電極２１０を形成する工程である（ステップＳ１０２）。電極面積をできるだけ広くするため、基体２００上には新たな層間絶縁膜２０８ａと共にセルキャパシタ用深孔２１１が形成され、下部電極２１０はこのセルキャパシタ用深孔２１１の内面に形成される。本実施形態のセルキャパシタはＭＩＳ（Metal Insulator Silicon）キャパシタであり、下部電極２１０の材料としてはポリシリコンが使用される。この工程では、ポリシリコンをＣＶＤ法により堆積させることにより、３０ｎｍ程度の厚みを有するポリシリコン膜を形成する。静電容量をさらに大きくするため、ポリシリコン膜の表面にはＨＳＧ（Hemispherical Silicon Grain）を形成することが好ましい。また、ポリシリコンにはリン等のＮ型不純物がドープされることが好ましい。このように形成された下部電極２１０は、コンタクトプラグ２０７を介してＮ型拡散領域２０４に接続される。
【００２４】
次の工程は、図４に示すように、下部電極２１０であるポリシリコン膜を熱窒化し、ポリシリコン膜の表面に酸化防止用の薄いシリコン窒化膜（Ｓｉ３Ｎ４）２１２を形成する熱窒化工程である（ステップＳ１０３）。この工程は通常、ポリシリコン膜の表面に形成された自然酸化膜を予めウェットエッチングにより除去した後に行われる。熱窒化工程は高温炉にて行われ、基体を６００℃以上、好ましくは６５０℃以上のアンモニア（ＮＨ３）ガス雰囲気内に１分程度曝すことにより、下部電極２１０の表面に１ｎｍ程度の厚みを有するシリコン窒化膜（Ｓｉ３Ｎ４）２１２を形成する。なお、熱窒化に必要な温度を６００℃以上としたのは、この温度であれば下部電極２１０の空乏化を抑えることができるからである。
【００２５】
ここで、熱窒化工程ではゲッタリングのための徐冷プロセスも併せて実施される。具体的には、基体２００を高温炉内で熱窒化した後に炉体温度を降下させる際、熱窒化に必要な加熱時間（１分程度）よりも十分に長い時間にわたって、炉体温度を所定の温度まで徐々に降下させる。徐冷中の炉内はアンモニアガス雰囲気のままであってもよく、窒素ガス（Ｎ２）雰囲気であってもよい。温度降下レートとしては、３℃／分以下であることが好ましく、１．５〜３℃／分であることがより好ましい。温度降下レートがこの範囲内であれば、良好なゲッタリング効果を得ることができるからである。
【００２６】
高温炉としては、多数枚の基体を一括処理(バッチ処理)できる縦型炉を使用することが好ましい。例えば熱窒化工程として従来のようにＲＴＰ（Rapid Thermal Process：急速熱処理）装置を採用した場合には、ハロゲンランプ等を用いて急速に加熱や冷却を行うことができるため、たとえ枚葉プロセスであっても所定の時間内に所定の枚数の基体を順次処理することが可能である。しかし、熱窒化工程中に徐冷プロセスを取り入れた場合には、一回の熱窒化工程の開始から終了までが長時間となるため、基体を一枚ずつ処理していたのでは熱窒化工程が一向に進まないという問題がある。そこで本実施形態においては、加熱手段として炉体を使用し、特に多数枚の基体を同時に処理できる縦型炉を使用することでこのような問題を解消している。なお、高温炉でバッチ処理可能な枚数としては、数十枚以上、具体的には２５枚以上であることが好ましい。
【００２７】
次の工程は、図５に示すように、シリコン窒化膜２１２が形成された下部電極２１０の表面に容量絶縁膜２１３を形成する工程である（ステップＳ１０４）。容量絶縁膜としては酸化アルミニウム（Ａｌ２Ｏ３）や酸化ハフニウム（ＨｆＯ２）等の金属酸化物誘電体膜が使用される。容量絶縁膜として酸化アルミニウムの単層膜を形成する場合には、原料ガスとしてＴＭＡ（Ａｌ（ＣＨ３）３：トリメチルアルミニウム）を用い、３５０〜４５０℃程度の温度でＡＬＤ（Atomic Layer Deposition）法により堆積させることにより、６ｎｍ程度の厚みを有するＡｌ２Ｏ３膜を形成する。なお、ＡＬＤ法により成膜する場合には、一回の工程で０．０５ｎｍ程度しか成膜することができないため、成膜工程を数十〜数百回繰り返することで所望の膜厚が実現される。
【００２８】
容量絶縁膜２１３としては、酸化アルミニウム（Ａｌ２Ｏ３）及び酸化ハフニウム（ＨｆＯ２）で構成される多層膜を形成してもよい。これによれば、酸化アルミニウム（Ａｌ２Ｏ３）の単層膜で構成した場合よりも容量絶縁膜の誘電率をさらに高めることができる。この場合、まず酸化アルミニウムをＡＬＤ法により堆積させた後、その表面に酸化ハフニウム（ＨｆＯ２）を同じくＡＬＤ法により堆積させる。このときの原料ガスとしてはＴＥＭＡＨ（Ｈｆ（Ｎ（ＣＨ３）(Ｃ２Ｈ５）)４：テトラエチルメチルアミノハフニウム）を用い、２５０℃程度の温度条件下で堆積させる。これにより、例えばＡｌ２Ｏ３膜及びＨｆＯ２膜をそれぞれ３ｎｍずつとし全体として６ｎｍ程度の厚みを有するＡｌ２Ｏ３及びＨｆＯ２の多層膜を形成する。
【００２９】
なお、金属酸化物誘電体膜として酸化タンタル（ＴａＯ）を用いた場合には、まず非晶質の酸化タンタル膜を形成した後、これを７８０℃程度の高温アニールで結晶化させて、ＴａＯの誘電率を向上させる工程が必要となるが、Ａｌ２Ｏ３やＨｆＯ２を用いた場合にはこのような高温アニールは必要とされない。したがって、容量絶縁膜を成膜した後の工程によって、接合周辺に存在する重金属、あるいは接合破壊に影響する不純物が活性化するということはない。
【００３０】
本実施形態における最後の工程は、図６に示すように、容量絶縁膜２１３の表面に上部電極２１４を形成する工程である（ステップＳ１０５）。上部電極２１４としては例えば窒化チタン（ＴｉＮ）が使用され、窒化チタン（ＴｉＮ）を５００〜５５０℃の温度条件下でＣＶＤ法により堆積させた後、フォトリソグラフィ及びエッチングによって金属膜をパターニングすることにより上部電極２１４が形成される。そして、上部電極２１４の表面に層間絶縁膜２１５を形成して、一連の製造プロセスが完了する。
【００３１】
図７は、熱窒化工程をより詳細に示すシーケンス図である。
【００３２】
図７に示すように、熱窒化工程では、まず３００℃に予熱された高温炉内に基体２００をロードし（Ｓ７０１）、ロードによって変動した高温炉内の予熱温度を一定時間かけて３００℃に安定させた上で（Ｓ７０２）、高温炉内の温度を６５０℃まで一気に上昇させる（Ｓ７０３）。このとき、６５０℃まで達した高温炉内の温度はオーバーシュートやアンダーシュートを繰り返して徐々に収束することから、６５０℃に安定するまで１０分程度放置し（Ｓ７０４）、６５０℃のアンモニア（ＮＨ３）雰囲気中に基体２００を１分ほど曝した後（Ｓ７０５)、徐冷プロセスを開始する（Ｓ７０６）。徐冷プロセスでは、６５０℃から例えば３℃／分の温度降下レートで炉体温度をゆっくりと降下させながら基体２００を加熱する。その後、高温炉を窒素雰囲気でパージし（Ｓ７０７)、高温炉内の温度を３００℃まで冷却した後(Ｓ７０８)、基体２００を取り出して（Ｓ７０９)、熱窒化工程を終了する。
【００３３】
このように、熱窒化工程中に徐冷プロセスを取り入れた場合には、接合周辺に存在する重金属、あるいは接合破壊に影響する不純物を活性化させ、多くの結晶欠陥を含むポリシリコン層２０２及びポリシリコンからなるコンタクトプラグ２０７にそれらの不純物を吸着させることができるので、接合リーク電流の低減を図ることができ、ＤＲＡＭのリフレッシュ特性の改善を図ることができる。
【００３４】
以上説明したように、本実施形態によれば、容量絶縁膜を形成する前の下部電極の熱窒化工程中において徐冷プロセスを実施するので、容量絶縁膜の膜質を劣化させることなく接合リーク電流の低減を図ることができ、ＤＲＡＭのリフレッシュ特性の改善を図ることができる。また、熱窒化工程における加熱手段として多数枚の基体を一括処理することが可能な高温炉を使用するので、スループットを落とすことなく徐冷プロセスを実施することができる。
【００３５】
次に、本発明の好ましい第２の実施形態について説明する。
【００３６】
図８は、本発明の好ましい第２の実施形態に係るＤＲＡＭのセルキャパシタの形成プロセスを示すフローチャートである。
【００３７】
図８に示すように、本実施形態は、下部電極の形成（ステップＳ１０２）が終了した後、上部電極の形成（ステップＳ１０５）を行うまでの工程が異なる他は、上記実施形態によるプロセスと同様である。
【００３８】
まず、図２及び図３に示したように、ＤＲＡＭのメモリセル主要部が形成された基体２００を用意し（ステップＳ１０１）、基体２００に下部電極２１０を形成した後（ステップＳ１０２）、下部電極２１０の熱窒化を行う（ステップＳ２０１）。本工程は、図４に示したように、熱窒化によって下部電極２１０であるポリシリコン膜の表面に酸化防止用の薄いシリコン窒化膜（Ｓｉ３Ｎ４）２１２を形成する工程であるが、本実施形態では、本工程において徐冷プロセスは実施されない。つまり、基体２００を加熱した後、通常の速度で温度を降下させる。したがって、上記実施形態とは異なり、本工程においてゲッタリング効果を得ることはできない。このため本工程は、枚葉型のＲＴＰ（Rapid Thermal Process：急速熱処理）装置を用いればよい。
【００３９】
次の工程は、図９に示すように、シリコン窒化膜２１２が形成された下部電極２１０の表面に、容量絶縁膜の一部である第１の絶縁膜２１３ａを形成する工程である（ステップＳ２０２）。第１の絶縁膜２１３ａの材料としては、酸化アルミニウム（Ａｌ２Ｏ３）を選択することが好ましい。既に説明したように、酸化アルミニウムを形成するためには、原料ガスとしてＴＭＡ（Ａｌ（ＣＨ３）３：トリメチルアルミニウム）を用い、３５０〜４５０℃程度の温度でＡＬＤ（Atomic Layer Deposition）法により堆積すればよい。これにより、２ｎｍ程度の厚みを有する第１の絶縁膜２１３ａを形成する。
【００４０】
次に、酸化アルミニウム（Ａｌ２Ｏ３）からなる第１の絶縁膜２１３ａの膜質を改善すべく、酸素アニールを行う（ステップＳ２０３）。酸素アニールは、基体を７００℃程度に加熱し、酸素ガス（Ｏ２）を含む雰囲気下に５分程度曝すことによって行う。これにより、第１の絶縁膜２１３ａの材料である酸化アルミニウム（Ａｌ２Ｏ３）に含まれる欠陥が修復され、膜質が向上する。さらに、シリコン窒化膜２１２と第１の絶縁膜２１３ａとの間に不可避的に介在する薄く不完全なシリコン酸化膜が強化され、セルキャパシタの信頼性が向上する。
【００４１】
本実施形態では、ゲッタリングのための徐冷プロセスがここで実施される。具体的には、酸素アニールのために基体２００を加熱した後、炉体温度を降下させる際、酸素アニールに必要な加熱時間（５分程度）よりも十分に長い時間にわたって、炉体温度を所定の温度まで徐々に降下させる。徐冷中の炉内は酸素ガス雰囲気のままであってもよく、窒素ガス（Ｎ２）雰囲気であってもよい。温度降下レートとしては、上記実施形態と同様、３℃／分以下であることが好ましく、１．５〜３℃／分であることがより好ましい。温度降下レートがこの範囲内であれば、良好なゲッタリング効果を得ることができるからである。
【００４２】
酸素アニールに使用する高温炉としては、徐冷プロセスに好適な縦型炉を使用することが好ましい。これは、上記実施形態における熱窒化工程において、ＲＴＰ（Rapid Thermal Process：急速熱処理）装置ではなく、多数枚の基体を同時に処理できる縦型炉を使用するのが好ましい理由と同じである。
【００４３】
尚、酸素アニール時の加熱温度は、ゲッタリングに必要な温度以上であって、第１の絶縁膜２１３ａの材料である酸化アルミニウム（Ａｌ２Ｏ３）の結晶化温度未満の温度に設定する必要がある。これは、酸化アルミニウム（Ａｌ２Ｏ３）の結晶化温度（８００℃程度）以上の温度に設定すると、酸化アルミニウム（Ａｌ２Ｏ３）が結晶化することによってリークが増大するからである。
【００４４】
次の工程は、図１０に示すように、第１の絶縁膜２１３ａの表面に、容量絶縁膜の残りの一部である第２の絶縁膜２１３ｂを形成する工程である（ステップＳ２０４）。第２の絶縁膜２１３ｂの材料としては、酸化ハフニウム（ＨｆＯ２）を選択することが好ましい。既に説明したように、酸化ハフニウムを形成するためには、原料ガスとしてＴＥＭＡＨ（Ｈｆ（Ｎ（ＣＨ３）(Ｃ２Ｈ５）)４：テトラエチルメチルアミノハフニウム）を用い、２５０℃程度の温度でＡＬＤ（Atomic Layer Deposition）法により堆積すればよい。これにより、２ｎｍ程度の厚みを有する第２の絶縁膜２１３ｂを形成する。
【００４５】
酸化ハフニウム（ＨｆＯ２）は、酸化アルミニウム（Ａｌ２Ｏ３）よりも結晶化温度が低く、５００℃程度で結晶化してしまう。酸化ハフニウム（ＨｆＯ２）も結晶化によってリークが増大するという特性を有しているため、酸化ハフニウム（ＨｆＯ２）を形成した後にゲッタリングのための熱処理工程を行うことはできない。しかしながら、本実施形態では、結晶化温度が相対的に高い酸化アルミニウム（Ａｌ２Ｏ３）を成膜した後、結晶化温度が相対的に低い酸化ハフニウム（ＨｆＯ２）を成膜する前に、酸素アニールを兼ねた加熱徐冷工程（ステップＳ２０３）を行っていることから、酸化ハフニウム（ＨｆＯ２）の結晶化をもたらすことなく、ゲッタリング効果を得ることが可能となる。
【００４６】
このようにして形成された第１及び第２の絶縁膜２１３ａ，２１３ｂは、上記実施形態における容量絶縁膜２１３に相当する。
【００４７】
その後は、上記実施形態と同様であり、図１１に示すように、容量絶縁膜２１３の表面に上部電極２１４を形成し（ステップＳ１０５）、さらに、上部電極２１４の表面に層間絶縁膜２１５を形成すれば一連の製造プロセスが完了する。
【００４８】
以上説明したように、本実施形態によれば、容量絶縁膜２１３として第１及び第２の絶縁膜２１３ａ，２１３ｂの積層体を使用していることから、リークを低減しつつ、高い誘電率を得ることが可能となる。しかも、第１の絶縁膜２１３ａを成膜した後、第２の絶縁膜２１３ｂを成膜する前に、酸素アニールを兼ねた加熱徐冷工程（ステップＳ２０３）を行っていることから、第２の絶縁膜２１３ｂの材料として、酸化ハフニウム（ＨｆＯ２）のように結晶化温度の低い高誘電率材料を使用しつつ、加熱徐冷工程によるゲッタリング効果を得ることが可能となる。これにより、ＤＲＡＭのリフレッシュ特性をよりいっそう向上させることが可能となる。
【００４９】
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００５０】
例えば、上記第１の実施形態においては、ＭＩＳキャパシタの下部電極であるポリシリコン膜の熱窒化工程中において徐冷プロセスを実施する場合について説明したが、本発明はこれに限定されるものではなく、ＭＩＭ（Metal Insulator Metal）キャパシタの下部電極の熱処理工程中において徐冷プロセスを実施することも可能である。例えば、下部電極として窒化チタン（ＴｉＮ）膜を採用した場合、膜の緻密化を図るため、成膜後にアンモニアガス雰囲気中で熱処理を行う場合があり、この熱処理工程中において徐冷プロセスを実施することができる。ＭＩＭキャパシタの下部電極としては、窒化チタンに限定されず、窒化タングステン（ＷＮ）などの金属膜を用いてもよい。
【００５１】
また、上記第２の実施形態においても、キャパシタがＭＩＳ構造を有しているが、ＭＩＭ構造を採用する場合には、酸素アニールの代わりに窒素ガス（Ｎ２）やアルゴンガス（Ａｒ）雰囲気下でアニールを行い、その後、徐冷すればよい。
【００５２】
さらに、上記第２の実施形態においては、第１の絶縁膜２１３ａの材料として酸化アルミニウム（Ａｌ２Ｏ３）を用いているが、ゲッタリングに必要な温度によって結晶化しない材料であれば、他の材料を選択することも可能である。このような材料としては、第２の実施形態のように酸化アルミニウム（Ａｌ２Ｏ３）が最も好適である。
【実施例】
【００５３】
まず、容量絶縁膜として酸化アルミニウム（Ａｌ２Ｏ３）を用い、下部電極であるポリシリコン膜の熱窒化工程中に徐冷プロセスを実施したＤＲＡＭメモリセルサンプル＃１を６００個用意した。ＤＲＡＭメモリセルサンプル＃１の作製手順は次の通りである。まず、上述したメモリセル主要部が形成された基体にセルキャパシタ用深孔を形成し、その内面に下部電極を形成した。下部電極としてはＨＳＧを有するポリシリコン膜を形成した。そして、６５０℃のアンモニア雰囲気中に基体を１分間曝してポリシリコン膜の表面に厚みが１ｎｍの薄い窒化膜を形成した後、ゲッタリングのための徐冷プロセスを行った。徐冷プロセスでは、温度降下レートを３℃／分とし、徐冷時間を１時間２０分とした。次に、容量絶縁膜として厚みが６ｎｍの酸化アルミニウムの単層膜をＡＬＤ法により形成した後、上部電極として厚みが３０ｎｍの窒化チタン膜をＣＶＤ法により形成した。
【００５４】
また、比較例として、熱窒化工程中の徐冷プロセスを行わなかった点以外はＤＲＡＭメモリセルサンプル＃１と同一条件で作製されたＤＲＡＭメモリセルサンプル＃２をＤＲＡＭメモリセルサンプル＃１と同数用意した。
【００５５】
次に、上述したＤＲＡＭメモリセルサンプル＃１及び＃２それぞれの"１"情報保持特性を測定した。"１"情報保持特性は、ＤＲＡＭメモリセルに"１"の書き込みを行った後、この情報がどれくらいの時間経過で消滅するかを示すものである。換言すれば、ＤＲＡＭメモリセルのリフレッシュ特性を示すものである。
【００５６】
図１２は、ＤＲＡＭメモリセルサンプル＃１及び＃２の"１"情報保持特性の測定結果を示すグラフである。このグラフおいて、横軸は情報保持時間ｔ（ただし実際の時間ではなく規格化された値）、縦軸はＤＲＡＭメモリセルサンプルの良品率（％）を示している。
【００５７】
図１２から明らかなように、ｔ＝０．５を満足するサンプルの良品率は１００％であり、サンプル＃１及び＃２はともにｔ＝０．５の条件をクリアしているが、ｔＲＥＦ条件を徐々に厳しくし、ｔ＝４．５まで達すると、サンプル＃１及び＃２の良品率はともに０％となった。そして、徐冷プロセスを行わなかったサンプル＃２においては、ｔ＝２．５で良品率が約９０％、ｔ＝３．５で良品率がほぼ０％となってしまうのに対して、熱窒化工程中に徐冷プロセスを行ったサンプル＃２は、ｔ＝２．５で良品率が約９６％、ｔ＝３．５で良品率が約２１％となった。以上の測定結果から、熱窒化工程中に徐冷プロセスを行う場合には、徐冷プロセスを行わない場合よりも情報保持特性が良好になることが分かった。
【図面の簡単な説明】
【００５８】
【図１】図１は、本発明の好ましい第１の実施形態に係るＤＲＡＭのセルキャパシタの形成プロセスを示すフローチャートである。
【図２】図２は、基体の構成を模式的に示す断面図である。
【図３】図３は、下部電極の形成工程を経て得られる基体の構成を模式的に示す断面図である。
【図４】図４は、熱窒化工程を経て得られる基体の構成を模式的に示す断面図である。
【図５】図５は、容量絶縁膜の形成工程を経て得られる基体の構成を模式的に示す断面図である。
【図６】図６は、上部電極の形成工程を経て得られる基体の構成を模式的に示す断面図である。
【図７】図７は、下部電極の熱窒化工程の詳細を示すシーケンス図である。
【図８】図８は、本発明の好ましい第２の実施形態に係るＤＲＡＭのセルキャパシタの形成プロセスを示すフローチャートである。
【図９】図９は、第１の絶縁膜の形成工程を経て得られる基体の構成を模式的に示す断面図である。
【図１０】図１０は、第２の絶縁膜の形成工程を経て得られる基体の構成を模式的に示す断面図である。
【図１１】図１１は、上部電極の形成工程を経て得られる基体の構成を模式的に示す断面図である。
【図１２】図８は、ＤＲＡＭメモリセルの"１"情報保持特性（ｔＲＥＦ特性）の測定結果を示すグラフである。
【符号の説明】
【００５９】
２００      基体
２０１      Ｐ型シリコン基板
２０２      ポリシリコン層
２０３      ＳＴＩ
２０４      Ｎ型拡散領域
２０５      ゲート絶縁膜
２０６      ゲート電極（ワード線）
２０７      コンタクトプラグ
２０８      層間絶縁膜
２０８ａ    層間絶縁膜
２０９      ビット線
２１０      下部電極
２１１      セルキャパシタ用深孔
２１２      シリコン窒化膜
２１３      容量絶縁膜
２１３ａ    第１の絶縁膜
２１３ｂ    第２の絶縁膜
２１４      上部電極
２１５      層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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