(57)【要約】【課題】内蔵アドレスＲＥＡＤＤＲと同一の内部アドレスＩＮＡＤＤＲｉの発生からのリダンダンシフラグ信号ＲＥＤＦＬの応答マージンを増加させる半導体メモリ装置およびそのリダンダンシ駆動方法の提供。【解決手段】リダンダンシイネーブル部が、内蔵アドレスに対応する内部アドレスの発生を感知して、リダンダンシフラグ信号を発生する。この際、内蔵アドレスは、リペアしようとするノーマルセルアレイのメモリセルのアドレスより少なくとも１クロック以前のアドレスである。リダンダンシシフト信号の活性化時点は、リダンダンシフラグ信号の活性化時点に対して、リペアしようとするアドレスに対応するクロックに応答してシフトされる。そして、リダンダンシシフト信号に応じて、データ入力モードおよびデータ出力モードで、ノーマルセルアレイに代えてリダンダンシセルアレイが選択される。【選択図】図４
2007102991.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
ローとカラムのマトリックス状に配置される複数のメモリセルを含むノーマルセルアレイと、
前記ノーマルセルアレイのメモリセルを代替するためのメモリセルを含むリダンダンシセルアレイと、
所定のカウンティング信号のクロックに応じて、順次変換される内部アドレスを発生するアドレス入力部と、
前記ノーマルセルアレイのメモリセルを特定するために、前記内部アドレスをデコードするアドレスデコーディング部と、
所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生するリダンダンシイネーブル部と、
前記リダンダンシシフト信号の活性によって、入力されるデータが前記ノーマルセルアレイに代えて前記リダンダンシセルアレイに提供されるように制御されるデータ入出力部とを備え、
前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当し、
前記シフトクロック数は、１以上の整数である、
ことを特徴とする半導体メモリ装置。
【請求項２】
前記リダンダンシイネーブル部は、
前記内蔵アドレスに相当する前記内部アドレスの発生に応答して、リダンダンシフラグ信号を活性化するリダンダンシ決定器と、
前記シフトクロック数に応じて、前記リダンダンシフラグ信号の活性化時点をシフトさせて前記リダンダンシシフト信号を活性化させるリダンダンシシフターとを含む、
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記リダンダンシシフト信号は、
前記リペアしようとするメモリセルのアドレスに相当する前記入力されるデータをラッチするように制御する入力ラッチ信号のクロックに応答して活性化される、
ことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記データ入出力部は、
前記リダンダンシシフト信号の活性によって、前記入力されるデータが前記ノーマルセルアレイのノーマル入力線に代えて前記リダンダンシセルアレイのリダンダンシ入力線にドライブされるように制御されるデータ入力ドライバを含む、
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記アドレス入力部は、
受信される外部アドレスを前記シフトクロック数によるアドレス差異に変換して、減算アドレスを発生するアドレス減算器と、
前記カウンティング信号のクロックに応答して、前記減算アドレスから順次変換される前記内部アドレスを発生するアドレスカウンタとを含む、
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記ノーマルセルアレイは、ＮＡＮＤ型で形成される不揮発性メモリセルを含む、
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
半導体メモリ装置において、
ローとカラムのマトリックス状に配置される複数のメモリセルを含むノーマルセルアレイと、
前記ノーマルセルアレイのメモリセルを代替するためのメモリセルを含むリダンダンシセルアレイと、
所定のカウンティング信号のクロックに応じて順次変換される内部アドレスを発生するアドレス入力部と、
前記ノーマルセルアレイのメモリセルを特定するために前記内部アドレスをデコードするアドレスデコーディング部と、
所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生するリダンダンシイネーブル部と、
前記リダンダンシシフト信号の活性によって、前記ノーマルセルアレイに代えて前記リダンダンシセルアレイから提供されるデータが出力されるように制御されるデータ入出力部とを備え、
前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当し、
前記シフトクロック数は、１以上の整数である、
ことを特徴とする半導体メモリ装置。
【請求項８】
前記リダンダンシイネーブル部は、
前記内蔵アドレスに相当する前記内部アドレスの発生に応答してリダンダンシフラグ信号を活性化するリダンダンシ決定器と、
前記シフトクロック数に応じて、前記リダンダンシフラグ信号の活性化時点をシフトさせて前記リダンダンシシフト信号を活性化させるリダンダンシシフターとを含む、
ことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記リダンダンシシフト信号は、前記リペアしようとするメモリセルのアドレスに相当するリダンダンシシフト信号のクロックに応答して活性化され、
前記リダンダンシシフト信号のクロックは、前記カウンティング信号のクロックより遅延して発生する、
ことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記データ入出力部は、
前記リダンダンシシフト信号の活性によって、前記ノーマルセルアレイのノーマル出力線に代えて前記リダンダンシセルアレイのリダンダンシ出力線のデータが出力されるように制御されるデータ出力マルチプレクサを含む、
ことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記アドレス入力部は、
受信される外部アドレスを前記シフトクロック数によるアドレス差異に変換して減算アドレスを発生するアドレス減算器と、
前記カウンティング信号のクロックに応答して、前記減算アドレスから順次変換される前記内部アドレスを発生するアドレスカウンタとを含む、
ことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１２】
前記内部アドレスは、所定の出力フラグ信号に応答して、前記減算アドレスから一番目の変換が行われ、
前記出力フラグ信号は、データ出力モードで、前記外部アドレスの最後のビットの受信に応答して活性化される、
ことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記ノーマルセルアレイは、ＮＡＮＤ型で形成される不揮発性メモリセルを含む、ことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１４】
半導体メモリ装置のリダンダンシ駆動方法において、
所定のカウンティング信号のクロックに応じて、順次変換される内部アドレスを発生する段階と、
所定の内蔵アドレスに対応する前記内部アドレスの発生を感知してリダンダンシフラグ信号を活性化する段階と、
所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生する段階と、
前記リダンダンシシフト信号の活性によって、入力されるデータが前記ノーマルセルアレイに代えて前記リダンダンシセルアレイに提供されるように制御する段階とを備え、
前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当し、
前記シフトクロック数は、１以上の整数である、
ことを特徴とする半導体メモリ装置のリダンダンシ駆動方法。
【請求項１５】
前記リダンダンシシフト信号を発生する段階は、
前記内蔵アドレスに相当する前記内部アドレスの発生に応答して、リダンダンシフラグ信号を活性化する段階と、
前記シフトクロック数に応じて、前記リダンダンシフラグ信号の活性化時点を移転させて前記リダンダンシシフト信号を活性化させる段階とを含む、
ことを特徴とする請求項１４に記載の半導体メモリ装置のリダンダンシ駆動方法。
【請求項１６】
前記リダンダンシシフト信号は、
前記リペアしようとするメモリセルのアドレスに相当する前記入力されるデータをラッチするように制御する入力ラッチ信号のクロックに応答して活性化される、
ことを特徴とする請求項１５に記載の半導体メモリ装置のリダンダンシ駆動方法。
【請求項１７】
半導体メモリ装置のリダンダンシ駆動方法において、
所定のカウンティング信号のクロックに応じて、順次変換される内部アドレスを発生する段階と、
所定の内蔵アドレスに対応する前記内部アドレスの発生を感知してリダンダンシフラグ信号を活性化する段階と、
所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生する段階と、
前記リダンダンシシフト信号の活性によって、前記ノーマルセルアレイに代えて前記リダンダンシセルアレイから提供されるデータが出力されるように制御する段階とを含み、
前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当し、
前記シフトクロック数は、１以上の整数である、
ことを特徴とする半導体メモリ装置のリダンダンシ駆動方法。
【請求項１８】
前記リダンダンシシフト信号を発生する段階は、
前記内蔵アドレスに相当する前記内部アドレスの発生に応答してリダンダンシフラグ信号を活性化する段階と、
前記シフトクロック数に応じて、前記リダンダンシフラグ信号の活性化時点をシフトさせて前記リダンダンシシフト信号を活性化させる段階とを含む、
ことを特徴とする請求項１７に記載の半導体メモリ装置のリダンダンシ駆動方法。
【請求項１９】
前記リダンダンシシフト信号は、前記リペアしようとするメモリセルのアドレスに相当するリダンダンシシフト信号のクロックに応答して活性化され、
前記リダンダンシシフト信号のクロックは、前記カウンティング信号のクロックより遅延して発生する、
ことを特徴とする請求項１８に記載の半導体メモリ装置のリダンダンシ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、内部で連続的に生成される内部アドレスに応じてメモリセルがアクセスされるバースト(burst)動作を行う半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置には、ロー(row)とカラム(column)のマトリックス状に配置される複数のメモリセルを含むノーマルセルアレイと、欠陥のあるノーマルセルアレイのメモリセルをリペアするためのメモリセルを含むリダンダンシセルアレイとが内蔵される。一方、フラッシュメモリのような半導体メモリ装置は、バーストモードによる動作が行われる。バーストモードでは、１回の命令で、バースト長に相当する複数のデータがアクセスされる。
【０００３】
図１は従来の半導体メモリ装置を示すブロック図であって、フラッシュメモリのブロック図である。図１を参照すると、アドレスバッファ３１は、外部入出力線Ｉ／Ｏへ提供されるアドレスをラッチしてバッファリングする。アドレスカウンタ３５は、アドレスバッファ３１から提供されるバッファリングアドレスＢＡＤＤＲに対して、順次変化する内部アドレスＩＮＡＤＤＲｉを発生する。アドレスデコーティング部４０によってデコードされる内部アドレスＩＮＡＤＤＲｉに応じて、ノーマルセルアレイ１１のページバッファおよびＹゲート１３がイネーブルされる。リダンダンシ決定器５１は、内蔵アドレスＲＥＡＤＤＲと一致する内部アドレスＩＮＡＤＤＲｉが発生すると、リダンダンシフラグ信号ＲＥＤＦＬを活性化する。データ入力ドライバ６１は、入力ドライビング信号ＤＩＣＬＫのクロックに応答して、バッファリング入力線ＢＤＩのデータをノーマル入力線ＮＤＩまたはリダンダンシ入力線ＲＤＩへ提供する。この際、フラグ信号ＲＥＤＦＬに応答して、バッファリング入力線ＢＤＩのデータがドライブされる方向が決定される。
【０００４】
データ出力マルチプレクサ６３は、リダンダンシフラグ信号ＲＥＤＦＬに応じて、ノーマル出力線ＮＤＯまたはリダンダンシ出力線ＲＤＯのデータをマルチプレキシング出力線ＭＤＯへ提供する。この際、フラグ信号ＲＥＤＦＬに応じて、マルチプレキシング出力線ＭＤＯへ提供されるデータが決定される。データラッチバッファ６５は、外部入出力線Ｉ／Ｏのデータをバッファリング入力線ＢＤＩへ入力する。また、データラッチバッファ６５は、マルチプレキシング出力線ＭＤＯのデータを、出力ラッチ信号ＤＬＣＬＫ２に応答して内部のローカル出力線ＬＤＯ（図示せず）にラッチし、その後読み出しイネーブル信号／ＲＥに応答して外部入出力線Ｉ／Ｏへ提供する。
【０００５】
一方、制御ロジック部８０は、外部から提供される入力信号／ＣＥ、／ＲＥ、／ＷＥ、ＣＬＥ、ＡＬＥを受信する。制御ロジック部８０は、受信される入力信号／ＣＥ、／ＲＥ、／ＷＥ、ＣＬＥ、ＡＬＥによるいろいろの制御信号ＡＩＣＬＫ、ＸＩＡ、ＣＮＣＬＫ、ＤＩＣＬＫ、ＤＬＣＬＫ１、ＤＬＣＬＫ２、ＳＣＯＮを生成する。図１の半導体メモリ装置に対するデータ入力モードおよびデータ出力モードにおける動作タイミングは、それぞれ図２および図３に示される。
【０００６】
図２および図３では、選択されるメモリセルのカラムアドレスが連続的に変化するバースト動作が行われる。ここで、バースト動作が始まるカラムアドレスを「ＡＤＤＲ（Ｎ）」と仮定する。図２では、カラムアドレス「ＡＤＤＲ（Ｎ＋１）」に相当するノーマルセルアレイ１１のメモリセルを代替して、リダンダンシセルアレイ２１のリダンダンシメモリセルがアクセスされる。図３では、カラムアドレス「ＡＤＤＲ（Ｎ＋２）」に相当するノーマルセルアレイ１１のメモリセルを代替して、リダンダンシセルアレイ２１のリダンダンシメモリセルがアクセスされる。
【０００７】
図２および図３を参照すると、コマンドラッチイネーブル信号ＣＬＥが「Ｈ」に活性されている間（ｐ２１、ｐ３１）に、半導体メモリ装置の動作モードを制御する命令（コマンド）が受信される。次いで、アドレスラッチイネーブル信号ＡＬＥが「Ｈ」に活性化された区間（ｐ２２、ｐ３２）で、外部アドレスＥＸＡＤＤＲがラッチされる。
【０００８】
その後、図２のデータ入力モードでは、入力されるデータがノーマルセルアレイ１１のページバッファ１３またはリダンダンシセルアレイ２１のページバッファ２３に格納される。
【０００９】
図３のデータ出力モードでは、ノーマルセルアレイ１１およびリダンダンシセルアレイ２１のデータが対応のページバッファ１３、２３にラッチされるデータ読み出し区間ｐ３３が行われる。その後、アドレスデコーディング部４０によってデコードされる内部アドレスＩＮＡＤＤＲｉによるノーマルセルアレイ１１のメモリセルのデータがノーマル出力線ＮＤＯへ提供され、リダンダンシセルアレイ２１のデータがリダンダンシ出力線ＲＤＯへ提供される。
【００１０】
一方、図２の入力モードで、リダンダンシフラグ信号ＲＥＤＦＬは、内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ＋１）」と生成されることにより、それに応答して「Ｈ」に活性化され（ｔ２１）、リダンダンシフラグ信号ＲＥＤＦＬは、内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ＋２）」と生成されることにより、それに応答して「Ｌ」に非活性化される（ｔ２２）。図３の出力モードで、前記リダンダンシフラグ信号ＲＥＤＦＬは、前記内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ＋２）」と生成されることにより、それに応答して「Ｈ」に活性化され（ｔ３１）、リダンダンシフラグ信号ＲＥＤＦＬは、内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ＋３）」と生成されることにより、それに応答して「Ｌ」に非活性化される（ｔ３２）。
【００１１】
ここで、半導体メモリ装置の動作周波数が増加し、あるいは動作電圧である電源電圧ＶＣＣが下降する場合、リダンダンシ決定器５１の応答速度が遅くなることが一般的である。この場合、リダンダンシフラグ信号ＲＥＤＦＬの応答マージンは著しく減少する。
【００１２】
ところが、従来の半導体メモリ装置のデータ入力モードにおいて、内蔵アドレスＲＥＡＤＤＲと同一の内部アドレスＩＮＡＤＤＲｉの発生からのリダンダンシフラグ信号ＲＥＤＦＬの応答マージンは、入力ドライビング信号ＤＩＣＬＫの１／２クロック程度の範囲（ｔＭ２１）以内に制限される。もしリダンダンシフラグ信号ＲＥＦＥＬが入力ドライビング信号ＤＩＣＬＫの１／２クロックの範囲（ｔＭ２１）を外れると（ｔ２１’、ｔ２２’）、アドレスＡＤＤＲ（Ｎ＋１）に対応するデータＤ１ではなく、アドレスＡＤＤＲ（Ｎ＋２）に対応するデータＤ２がリダンダンシ入力線ＲＤＩへドライブされるという問題点が発生する（ｔ２３’、ｔ２４’）。
【００１３】
また、従来の半導体メモリ装置のデータ出力モードにおいて、マルチプレキシング出力線ＭＤＯのデータは、リダンダンシフラグ信号ＲＥＤＦＬの応答速度に依存する。すなわち、リダンダンシフラグ信号ＲＥＤＦＬの応答速度が遅くなると（ｔ３１’、ｔ３２’）、マルチプレキシング出力線ＭＤＯにおけるアドレスＡＤＤＲ（Ｎ＋３）に対応するデータＤＯ２のデータ割り当て領域が短くなる。このような場合、アドレスＡＤＤＲ（Ｎ＋２）に対応する出力ラッチ信号ＤＬＣＬＫ２のクロックで、リダンダンシセルアレイ２１のデータＲＤＯではなく、ノーマルセルアレイ１１のデータＤＯ２がラッチされ、アドレスＡＤＤＲ（Ｎ＋３）に対応する出力ラッチ信号ＤＬＣＬＫ２のクロックで、ノーマルセルアレイ１１のデータＤＯ３ではなくリダンダンシセルアレイ２１のデータＲＤＯがラッチされるという問題点が発生する。
【００１４】
結果的に、従来の半導体メモリ装置では、内蔵アドレスと同一の内部アドレスＩＮＡＤＤＲｉの発生からのリダンダンシフラグ信号の応答マージンが不十分であるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、内蔵アドレスＲＥＡＤＤＲと同一の内部アドレスＩＮＡＤＤＲｉの発生からのリダンダンシフラグ信号ＲＥＤＦＬの応答マージンを増加させる半導体メモリ装置およびそのリダンダンシ駆動方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明のある観点によれば、半導体メモリ装置が提供される。本発明のある観点による半導体メモリ装置は、ローとカラムのマトリックス状に配置される複数のメモリセルを含むノーマルセルアレイと、前記ノーマルセルアレイのメモリセルを代替するためのメモリセルを含むリダンダンシセルアレイと、所定のカウンティング信号のクロックに応じて、順次変換される内部アドレスを発生するアドレス入力部と、前記ノーマルセルアレイのメモリセルを特定するために、前記内部アドレスをデコードするアドレスデコーディング部と、所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生するリダンダンシイネーブル部と、前記リダンダンシシフト信号の活性によって、入力されるデータが前記ノーマルセルアレイに代えて前記リダンダンシセルアレイに提供されるように制御されるデータ入出力部とを備える。前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当する。前記シフトクロック数は、１以上の整数である。
【００１７】
また、本発明の他の観点によれば、半導体メモリ装置が提供される。本発明の他の観点による半導体メモリ装置は、ローとカラムのマトリックス状に配置される複数のメモリセルを含むノーマルセルアレイと、前記ノーマルセルアレイのメモリセルを代替するためのメモリセルを含むリダンダンシセルアレイと、所定のカウンティング信号のクロックに応じて、順次変換される内部アドレスを発生するアドレス入力部と、前記ノーマルセルアレイのメモリセルを特定するために、前記内部アドレスをデコードするアドレスデコーディング部と、所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生するリダンダンシイネーブル部と、前記リダンダンシシフト信号の活性によって、前記ノーマルセルアレイに代えて前記リダンダンシセルアレイから提供されるデータが出力されるように制御されるデータ入出力部とを備える。前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当する。前記シフトクロック数は、１以上の整数である。
【００１８】
また、本発明の別の観点によれば、半導体メモリ装置のリダンダンシ駆動方法が提供される。本発明の別の観点による半導体メモリ装置のリダンダンシ駆動方法は、所定のカウンティング信号のクロックに応じて、順次変換される内部アドレスを発生する段階と、所定の内蔵アドレスに対応する前記内部アドレスの発生を感知してリダンダンシフラグ信号を活性化する段階と、所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生する段階と、前記リダンダンシシフト信号の活性によって、入力されるデータが前記ノーマルセルアレイに代えて前記リダンダンシセルアレイに提供されるように制御する段階とを含む。前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当する。前記シフトクロック数は、１以上の整数である。
【００１９】
また、本発明の別の観点によれば、半導体メモリ装置のリダンダンシ駆動方法が提供される。本発明の別の観点による半導体メモリ装置のリダンダンシ駆動方法は、所定のカウンティング信号のクロックに応じて、順次変換される内部アドレスを発生する段階と、所定の内蔵アドレスに対応する前記内部アドレスの発生を感知し、リダンダンシフラグ信号を活性化する段階と、所定の内蔵アドレスに対応する前記内部アドレスの発生に応答して活性化されるリダンダンシシフト信号を発生する段階と、前記リダンダンシシフト信号の活性によって、前記ノーマルセルアレイに代えて前記リダンダンシセルアレイから提供されるデータが出力されるように制御する段階とを含む。前記内蔵アドレスは、リペアしようとする前記ノーマルセルアレイのメモリセルを特定するアドレスに対して、所定のシフトクロック数だけ前に発生する前記内部アドレスに相当する。前記シフトクロック数は、１以上の整数である。
【発明の効果】
【００２０】
上述した本発明の半導体メモリ装置では、リダンダンシイネーブル部が、内蔵アドレスに対応する内部アドレスの発生を感知し、リダンダンシフラグ信号を発生する。ここで、内蔵アドレスは、リペアしようとするノーマルセルアレイのメモリセルのアドレスより少なくとも１クロック前のアドレスである。リダンダンシシフト信号の活性化時点は、リダンダンシフラグ信号の活性化時点に対して、リペアしようとするアドレスに対応するクロックに応答してシフトされる。リダンダンシシフト信号に応じて、データ入力モードおよびデータ出力モードでノーマルセルアレイに代えてリダンダンシセルアレイが選択される。
【００２１】
本発明の半導体メモリ装置によれば、例えば、データ入出力モードでのリダンダンシ駆動動作において、対応する内部アドレスＩＮＡＤＤＲｉの発生からリダンダンシフラグ信号ＲＥＤＦＬの活性化までのマージンが著しく増加する。
【発明を実施するための最良の形態】
【００２２】
本発明、その動作上の利点、および本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面および添付図面に記載の内容を参照しなければならない。各図面において、同一の部材にはできる限り同一の参照符号を付する。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知の機能および構成についての詳細な記述は省略する。
【００２３】
本明細書では、外部から提供されるデータが内部のメモリセルに格納されるように駆動される動作モードを「データ入力モード」と称し、内部メモリセルのデータが外部に提供される動作モードを「データ出力モード」と称する。
【００２４】
以下に添付図面を参照しながら、本発明の好適な実施形態について説明することにより、本発明を詳細に説明する。
【００２５】
図４は本発明の一実施形態に係る半導体メモリ装置を示すブロック図である。図４を参照すると、本発明の半導体メモリ装置は、ノーマルセルアレイ１１１およびリダンダンシセルアレイ１２１を含む。ノーマルセルアレイ１１１のメモリセルのデータは、対応するページバッファ／Ｙゲート１１３を介して入出力される。リダンダンシセルアレイ１２１のメモリセルのデータは、対応するページバッファ／Ｙゲート１２３を介して入出力される。
【００２６】
ノーマルセルアレイ１１１は、図５に示すように、ワードラインＷＬ１〜ＷＬｎによって特定されるローと、ビットラインＢＬ１〜ＢＬｍによって特定されるカラムのマトリックス状に配置される複数のメモリセルＭＣを含む。図５はＮＡＮＤ型のフラッシュメモリのノーマルセルアレイ１１１を示す図である。図５によれば、ノーマルセルアレイ１１１には複数のセルストリングＳＴ１〜ＳＴｍが構成されており、それぞれのセルストリングＳＴ１〜ＳＴｍには複数のメモリセルＭＣが直列に連結される。
【００２７】
図５に示したようなノーマルセルアレイ１１１を有するＮＡＮＤ型のフラッシュメモリでは、外部から提供される外部アドレスＥＸＡＤＤＲに対して、１回の命令で、バースト長に相当する複数のデータが入出力されるバーストモード動作が行われ得る。この場合、入力される特定の外部アドレスに対して、一連の順序による内部アドレスが連続的に発生する。連続的に変換される内部アドレスによるメモリセルがアクセスされる。
【００２８】
図５において、ストリング選択信号ＳＳＬは、セルストリングＳＴ１〜ＳＴｍの選択を制御する信号であり、共通ソースラインＣＳＬは、セルストリングＳＴ１〜ＳＴｍに共通にソース電圧を伝送する。グラウンド選択信号ＧＳＬは、セルストリングＳＴ１〜ＳＴｍのメモリセルに共通ソース電圧が提供されるように選択する信号である。
【００２９】
本発明の技術的思想は、前述したように、一連のカラムアドレスが連続的に変わりながら、前記カラムアドレスによるメモリセルを連続的にアクセスするバーストモード動作を行うＮＡＮＤ型のフラッシュメモリにさらに有用に適用できる。
【００３０】
ところが、本発明の技術的思想は、ＮＡＮＤ型のフラッシュメモリに限定されるものではなく、一つの外部アドレスに対して、カラムアドレスまたはローアドレスが連続的に変わりながら、これらのアドレスによるメモリセルが連続的にアクセスされ得る全ての半導体メモリ装置に適用できる。
【００３１】
再び図４を参照すると、リダンダンシセルアレイ１２１には、複数のメモリセルが内蔵される。リダンダンシセルアレイ１２１のメモリセルは、欠陥のあるノーマルセルアレイ１１１のメモリセルをリペアするために用いられる。リペアの行われた半導体メモリ装置では、リペアされるノーマルセルアレイ１１１のメモリセルを選択するアドレスが印加されると、ノーマルセルアレイ１１１をアクセスする経路が遮断され、リダンダンシセルアレイ１２１をアクセスする経路が形成される。
【００３２】
本明細書では、説明の便宜上、ノーマルセルアレイ１１１に含まれるメモリセルを「ノーマルメモリセル」と称し、リダンダンシセルアレイ１２１に含まれるメモリセルを「リダンダンシメモリセル」と称することもある。
【００３３】
さらに図４を参照すると、本発明の望ましい実施形態の半導体メモリ装置は、アドレス入力部１３０、アドレスデコーディング部１４０、リダンダンシイネーブル部１５０およびデータ入出力部１６０を備える。
【００３４】
アドレス入力部１３０は、外部入出力線Ｉ／Ｏを介して、入力される外部アドレスＥＸＡＤＤＲによる内部アドレスＩＮＡＤＤＲｉを発生する。
【００３５】
アドレス入力部１３０は、具体的に、アドレスバッファ１３１、アドレス減算器１３３およびアドレスカウンタ１３５を備える。アドレスバッファ１３１は、外部入出力線Ｉ／Ｏからの外部アドレスＥＸＡＤＤＲをラッチおよびバッファリングしてバッファリングアドレスＢＡＤＤＲを発生する。
【００３６】
アドレス減算器１３３は、アドレスバッファ１３１によってバッファリングされた外部アドレスＥＸＡＤＤＲ、すなわちバッファリングアドレスＢＡＤＤＲを所定のシフトクロック数Ｎｓｃによるアドレス差異に変換して減算アドレスＳＡＤＤＲを発生する。ここで、シフトクロック数Ｎｓｃは、１以上の整数である。
【００３７】
本実施形態では、シフトクロック数Ｎｓｃを「１」と仮定する。よって、外部アドレスＥＸＡＤＤＲが「ＡＤＤＲ（Ｎ）」であれば、減算アドレスＳＡＤＤＲは「ＡＤＤＲ（Ｎ−１）」になる。
【００３８】
アドレスカウンタ１３５は、減算アドレスＳＡＤＤＲに対して、順次変化する内部アドレスＩＮＡＤＤＲｉを発生する。ここで、内部アドレスＩＮＡＤＤＲｉは、カウンティング信号ＣＮＣＬＫのクロックおよび出力フラグ信号ＤＯＦＬに応答して順次増加する。
【００３９】
アドレスデコーディング部１４０は、ノーマルセルアレイ１１１のメモリセルを特定するために、内部アドレスＩＮＡＤＤＲｉをデコードする。本実施形態では、外部アドレスＥＸＡＤＤＲおよび内部アドレスＩＮＡＤＤＲｉは、カラムアドレスに相当する。アドレスデコーディング部１４０でデコードされた内部アドレスＩＮＡＤＤＲｉは、ノーマルセルアレイ１１１のページバッファ／Ｙゲート１１３に提供され、これによって特定されるノーマルセルアレイ１１１のメモリセルに対応するビットラインＢＬ１〜ＢＬｍ（図５参照）を介してデータが入／出力される。
【００４０】
リダンダンシイネーブル部１５０は、所定の内蔵アドレスＲＥＡＤＤＲに対応する内部アドレスＩＮＡＤＤＲｉの発生を感知し、第１リダンダンシシフト信号ＳＲＥＤ１または第２リダンダンシシフト信号ＳＲＥＤ２を発生する。ここで、内蔵アドレスＲＥＡＤＤＲは、リペアしようとするノーマルセルアレイ１１１のメモリセルを特定する内部アドレスＩＮＡＤＤＲｉに対してシフトクロック数Ｎｓｃだけ前のカウンティング信号ＣＮＣＬＫのクロックに応答して生成されるアドレスに該当する。
【００４１】
本実施形態において、例えば、リペアしようとするノーマルメモリセルのアドレスが「ＡＤＤＲ（Ｎ＋１）」である場合の内蔵アドレスＲＥＡＤＤＲは、「ＡＤＤＲ（Ｎ）」であり、リペアしようとするノーマルメモリセルのアドレスが「ＡＤＤＲ（Ｎ）」である場合の内蔵アドレスＲＥＡＤＤＲは、「ＡＤＤＲ（Ｎ−１）」である。
【００４２】
本実施形態では、第１リダンダンシシフト信号ＳＲＥＤ１は、半導体メモリ装置のデータ入力モードで活性化され、第２リダンダンシシフト信号ＳＲＥＤ２は、半導体メモリ装置のデータ出力モードで活性化されうる。但し、説明の便宜上、第１リダンダンシシフト信号ＳＲＥＡＤ１および第２リダンダンシシフト信号ＳＲＥＤ２は、区別を必要としない場合、「リダンダンシシフト信号」として簡略に表現されてもよい。
【００４３】
リダンダンシイネーブル部１５０は、具体的には、リダンダンシ決定器１５１およびリダンダンシシフター１５３を備える。リダンダンシ決定器１５１は、内蔵アドレスＲＥＡＤＤＲと内部アドレスＩＮＡＤＤＲｉとを比較し、リダンダンシフラグ信号ＲＥＤＦＬを発生する。この際、内部アドレスＩＮＡＤＤＲｉが内蔵アドレスＲＥＡＤＤＲと一致すれば、リダンダンシフラグ信号ＲＥＤＦＬは活性化される。
【００４４】
リダンダンシシフター１５３は、入力ラッチ信号ＤＬＣＬＫ１またはシフティング制御信号ＲＳＣＬＫのクロックに応答して、リダンダンシフラグ信号ＲＥＤＦＬの活性区間をシフトする。具体的に述べると、リダンダンシシフター１５３は、リダンダンシフラグ信号ＲＥＤＦＬの活性区間をシフトクロック数Ｎｓｃに応じてシフトしてリダンダンシシフト信号ＳＲＥＤ１、ＳＲＥＤ２を生成する。
【００４５】
データ入力モードの際、データ入出力部１６０は、第１リダンダンシシフト信号ＳＲＥＤ１に応じて、ノーマルセルアレイ１１１またはリダンダンシセルアレイ１２１に外部入出力線Ｉ／Ｏのデータが入力されるように制御される。また、データ出力モード時のデータ入出力部１６０は、第２リダンダンシシフト信号ＳＲＥＤ２に応じて、ノーマルセルアレイ１１１またはリダンダンシセルアレイ１２１のデータを外部入出力線Ｉ／Ｏへ出力するように駆動される。
【００４６】
データ入出力部１６０は、具体的には、データ入力ドライバ６１、データ出力マルチプレクサ１６３およびデータラッチバッファ１６５を備える。
【００４７】
データ入力ドライバ１６１は、データ入力モードの際に、入力ドライビング信号ＤＩＣＬＫのクロックに応答して、データラッチバッファ１６５から提供されるバッファリング入力線ＢＤＩのデータをノーマルセルアレイ１１１またはリダンダンシセルアレイ１２１側へ提供するように駆動される。
【００４８】
より詳述すると、データ入力ドライバ１６１は、データ入力モードでは、第１リダンダンシシフト信号ＳＲＥＤ１の「Ｈ」への活性によって、バッファリング入力線ＢＤIのデータがノーマルセルアレイ１１１の代わりにリダンダンシセルアレイ１２１に提供されるように駆動される。すなわち、第１リダンダンシシフト信号ＳＲＥＤ１が「Ｌ」に非活性化された状態の場合には、データ入力ドライバ１６１は、バッファリング入力線ＢＤＩのデータをノーマルセルアレイ１１１側へ提供するように駆動される。第１リダンダンシシフト信号ＳＲＥＤ１が「Ｈ」に活性化された状態の場合には、データ入力ドライバ１６１は、バッファリング入力線ＢＤＩのデータをリダンダンシセルアレイ１２１側へ提供するように駆動される。
【００４９】
データ出力マルチプレクサ１６３は、データ出力モードでは、第２リダンダンシシフト信号ＳＲＥＤ２の「Ｈ」への活性によって、マルチプレキシング出力線ＭＤＯに、ノーマルセルアレイ１１１のデータの代わりにリダンダンシセルアレイ１２１のデータが提供されるように駆動される。すなわち、第２リダンダンシシフト信号ＳＲＥＤ２が「Ｌ」に非活性化された状態の場合には、データ出力マルチプレクサ１６３は、マルチプレキシング出力線ＭＤＯにノーマルセルアレイ１１１側のデータが提供されるように駆動される。第２リダンダンシシフト信号ＳＲＥＤ２が「Ｈ」に活性化された状態の場合には、データ出力マルチプレクサ１６３は、マルチプレキシング出力線ＭＤＯにリダンダンシセルアレイ１２１側のデータが提供されるように駆動される。
【００５０】
データラッチバッファ１６５は、データ入力モードの際に入力ラッチ信号ＤＬＣＬＫ１のクロックに応答して、外部入出力線Ｉ／Ｏのデータをバッファリング入力データ線ＢＤＩに提供するように駆動される。
【００５１】
データラッチバッファ１６５は、データ出力モードの際に、出力ラッチ信号ＤＬＣＬＫ２のクロックに応答して、データ出力マルチプレクサ１６３から提供されるデータを内部のローカル出力線ＬＤＯ（図示せず）にラッチし、その後、読み出しイネーブル信号／ＲＥに応答して外部入出力線Ｉ／Ｏへ提供する。
【００５２】
データラッチバッファ１６５は、入出力制御信号群ＳＣＯＮによって、データ入力およびデータ出力モード時の動作が制御される。
【００５３】
図４の制御ロジック部１８０は、チップイネーブル信号／ＣＥ、読み出しイネーブル信号／ＲＥ、書き込みイネーブル信号／ＷＥ、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥを受信する。ここで、チップイネーブル信号／ＣＥは、半導体メモリ装置を選択する信号である。読み出しイネーブル信号／ＲＥは、データの出力を制御するための信号である。書き込みイネーブル信号／ＷＥは、立ち上がりエッジにコマンド、アドレスおよび入力データをラッチする。
【００５４】
すなわち、コマンドラッチイネーブル信号ＣＬＥが「Ｈ」に活性化された状態では、書き込みイネーブル信号／ＷＥの立ち上がりエッジでコマンドがラッチされる。アドレスラッチイネーブル信号ＡＬＥが「Ｈ」に活性化された状態では、書き込みイネーブル信号／ＷＥの立ち上がりエッジでアドレスがラッチされる。また、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥが全て「Ｌ」に非活性化された状態では、書き込みイネーブル信号／ＷＥの立ち上がりエッジでデータがラッチされる。
【００５５】
制御ロジック部１８０は、アドレス入力信号ＡＩＣＬＫ、アドレス初期化信号ＸＩＡ、カウンティング信号ＣＮＣＬＫ、入力ラッチ信号ＤＬＣＬＫ１、出力ラッチ信号ＤＬＣＬＫ２、入力ドライビング信号ＤＩＣＬＫ、シフティング制御信号ＲＳＣＬＫおよび出力フラグ信号ＤＯＦＬを生成する。
【００５６】
図６は図４の半導体メモリ装置におけるデータ入力モードでのリダンダンシ動作を説明するためのタイミング図である。図６では、リペアしようとするメモリセルのアドレスを「ＡＤＤＲ（Ｎ＋１）」と仮定し、シフトクロック数Ｎｓｃを「１」と仮定する。この際、リダンダンシ決定器１５１（図４参照）の内蔵アドレスＲＥＡＤＤＲは「ＡＤＤＲ（Ｎ）」になる。
【００５７】
まず、コマンドラッチイネーブル信号ＣＬＥが「Ｈ」に活性化されている間（ｐ６１）に、半導体メモリ装置の動作モードを制御する命令（コマンド）が受信される。次いで、アドレスラッチイネーブル信号ＡＬＥが活性化されている間（ｐ６２）に、アドレス入力信号ＡＩＣＬＫのクロックに応答して、外部入出力線Ｉ／Ｏに受信される外部アドレスＥＸＡＤＤＲがバッファリングされる。ここで、アドレス入力信号ＡＩＣＬＫは、アドレスラッチイネーブル信号ＡＬＥが「Ｈ」に活性化された状態で発生する書き込みイネーブル信号／ＷＥに同期する信号である。
【００５８】
この際、外部アドレスＥＸＡＤＤＲが「ＡＤＤＲ（Ｎ）」であれば、アドレス初期化信号ＸＩＡの活性に応答して、アドレス減算器１３３から提供される減算アドレスＳＡＤＤＲは「ＡＤＤＲ（Ｎ−１）」になる（ｔ６１）。
【００５９】
アドレスカウンタ１３５から出力される内部アドレスＩＮＡＤＤＲｉは、「ＡＤＤＲ（Ｎ−１）」になる（ｔ６２）。ここで、アドレス初期化信号ＸＩＡは、アドレスラッチイネーブル信号ＡＬＥの活性化区間中に発生する書き込みイネーブル信号／ＷＥの立ち上がりエッジに応答して「Ｈ」に活性化される信号である。
【００６０】
内部アドレスＩＮＡＤＤＲｉは、カウンティング信号ＣＮＣＬＫのクロックに応答して順次増加する（ｔ６３）。カウンティング信号ＣＮＣＬＫは、データ入力モードでは、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥが全て「Ｌ」に非活性化された状態では、書き込みイネーブル信号／ＷＥの立ち上がりエッジに応答して活性化される（ｔ６４）。
【００６１】
内蔵アドレスＲＥＡＤＤＲと同一の内部アドレスＩＮＡＤＤＲｉが発生すると、リダンダンシフラグ信号ＲＥＤＦＬが活性化される（ｔ６５）。第１リダンダンシシフト信号ＳＲＥＤ１には、入力ラッチ信号ＤＬＣＬＫ１の立ち上がりエッジに応答して、リダンダンシフラグ信号ＲＥＤＦＬの論理状態がシフトされる。
【００６２】
ここで、入力ラッチ信号ＤＬＣＬＫ１は、データ入力モードにおいて、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥが全て「Ｌ」に非活性化された状態で、書き込みイネーブル信号／ＷＥの立ち上がりエッジに応答して「Ｈ」に活性化される（ｔ６６）。
【００６３】
入力ラッチ信号ＤＬＣＬＫ１は、カウンティング信号ＣＮＣＬＫとほぼ同時に活性化される。その結果、図６に示すように、第１リダンダンシシフト信号ＳＲＥＡＤ１の活性化区間ｐ６４は、内部アドレスＩＮＡＤＤＲｉのアドレスが「ＡＤＤＲ（Ｎ＋１）」である区間ｐ６３に相応する。
【００６４】
一方、入力ラッチ信号ＤＬＣＬＫ１のクロックに応答して、外部入出力線Ｉ／Ｏのデータはラッチされる。ラッチされた外部入出力線Ｉ／Ｏのデータは、バッファリング入力線ＢＤＩへ提供される。したがって、バッファリング入力線ＢＤＩのデータは、対応する内部アドレスＩＮＡＤＤＲｉに相応する。
【００６５】
入力ドライビング信号ＤＩＣＬＫのクロックに応答して、バッファリング入力線ＢＤＩのデータがノーマル入力線ＮＤＩまたはリダンダンシ入力線ＲＤＩにドライブされる（ｔ６７、ｔ６８、ｔ６９）。ここで、入力ドライビング信号ＤＩＣＬＫは、入力ラッチ信号ＤＬＣＬＫ１の立ち下がりエッジに応答して「Ｈ」のクロックで発生する。
【００６６】
したがって、「ＡＤＤＲ（Ｎ）」および「ＡＤＤＲ（Ｎ＋２）」の内部アドレスＩＮＡＤＤＲｉに相応する入力データＤ０、Ｄ２は、ノーマル入力線ＮＤＩにドライブされ（ｔ６７、ｔ６９）、「ＡＤＤＲ（Ｎ＋１）」の内部アドレスＩＮＡＤＤＲｉに相応する入力データＤ１は、リダンダンシ入力線ＲＤＩにドライブされる（ｔ６８）。
【００６７】
図６の場合には、内部アドレスＩＮＡＤＤＲｉの発生からリダンダンシフラグ信号ＲＥＤＦＬの活性化までの応答マージンは、書き込みイネーブル信号／ＷＥの１クロックと同一の入力ラッチ信号ＤＬＣＬＫ１の１クロック（ｔＭ６１）程度になって、図２に示した従来の場合の応答マージンに比べて著しく増加する。
【００６８】
図７は図４の半導体メモリ装置におけるデータ入力モードでのリダンダンシ動作を説明するための他のタイミング図である。図７では、リペアしようとするメモリセルのアドレスを「ＡＤＤＲ（Ｎ）」と仮定する。この際、リダンダンシ決定器１５１（図４参照）の内蔵アドレスＲＥＡＤＤＲは「ＡＤＤＲ（Ｎ−１）」になる。
【００６９】
図７のタイミング図における区間ｐ７１、区間ｐ７２、時点ｔ７１〜ｔ７４および時点ｔ７６では、図６のタイミング図における区間ｐ６１、区間ｐ６２、時点ｔ６１〜ｔ６４および時点ｔ６６での動作とほぼ同様の動作が行われる。
【００７０】
まず、コマンドラッチイネーブル信号ＣＬＥが「Ｈ」に活性化されている間（ｐ７１）に、動作モードを制御する命令（コマンド）が受信される。次いで、アドレスラッチイネーブル信号ＡＬＥが活性化されている間（ｐ７２）に、前記アドレス入力信号ＡＩＣＬＫのクロックに応答して、外部入出力線Ｉ／Ｏに受信される外部アドレスＥＸＡＤＤＲがバッファリングされる。
【００７１】
この際、外部アドレスＥＸＡＤＤＲが「ＡＤＤＲ（Ｎ）」であれば、前記減算アドレスＳＡＤＤＲは「ＡＤＤＲ（Ｎ−１）」になる（ｔ７１）。アドレスカウンタ１３５から出力される内部アドレスＩＮＡＤＤＲｉは、「ＡＤＤＲ（Ｎ−１）」になる（ｔ７２）。その後、内部アドレスＩＮＡＤＤＲｉは、カウンティング信号ＣＮＣＬＫのクロックに応答して順次増加する（ｔ７３）。
【００７２】
図７の場合には、一番目の前記内部アドレスＩＮＡＤＤＲｉの発生に応答して、リダンダンシフラグ信号ＲＥＤＦＬが活性化される（ｔ７５）。第１リダンダンシシフト信号ＳＲＥＤ１には、入力ラッチ信号ＤＬＣＬＫ１の立ち上がりエッジに応答して、リダンダンシフラグ信号ＲＥＤＦＬの論理状態がシフトされる。
【００７３】
入力ラッチ信号ＤＬＣＬＫ１は、カウンティング信号ＣＮＣＬＫとほぼ同時に活性化される。その結果、図６に示すように、第１リダンダンシシフト信号ＳＲＥＤ１の活性化区間ｐ７４は、内部アドレスＩＮＡＤＤＲｉのアドレスが「ＡＤＤＲ（Ｎ）」である区間ｐ７３に相応する。
【００７４】
入力ラッチ信号ＤＬＣＬＫ１のクロックに応答して、外部入出力線Ｉ／Ｏのデータはラッチされる。この際、ラッチされた外部入出力線Ｉ／Ｏのデータは、バッファリング入力線ＢＤＩへ提供される。
【００７５】
入力ドライビング信号ＤＩＣＬＫのクロックに応答して、バッファリング入力線ＢＤＩのデータがノーマル入力線ＮＤＩまたはリダンダンシ入力線ＲＤＩにドライブされる。
【００７６】
したがって、「ＡＤＤＲ（Ｎ）」の内部アドレスＩＮＡＤＤＲｉに相応する入力データＤＯは、リダンダンシ入力線ＲＤＩにドライブされ（ｔ７７）、「ＡＤＤＲ（Ｎ＋１）」および「ＡＤＤＲ（Ｎ＋２）」の内部アドレスＩＮＡＤＤＲｉに相応する入力データＤ１、Ｄ２は、ノーマル入力線ＮＤＩにドライブされる（ｔ７８、ｔ７９）。
【００７７】
図７の場合の如く、リペアしようとするメモリセルのアドレスが外部アドレスＥＸＡＤＤＲと同一の場合にも、図６の場合と同様に、リダンダンシ動作が成功的に行われる。
【００７８】
図８は、図４の半導体メモリ装置におけるデータ出力モードでのリダンダンシ動作を説明するためのタイミング図である。図８では、リペアしようとするメモリセルのアドレスを「ＡＤＤＲ（Ｎ＋２）」と仮定する。この際、リダンダンシ決定器１５１（図４参照）の内蔵アドレスＲＥＡＤＤＲは「ＡＤＤＲ（Ｎ＋１）」になる。
【００７９】
まず、図６の場合と同様に、コマンドラッチイネーブル信号ＣＬＥが「Ｈ」に活性化されている間（ｐ８１）に、半導体メモリ装置の動作モードを制御する命令（コマンド）が受信される。アドレスラッチイネーブル信号ＡＬＥが活性化されている間（ｐ８２）に、外部入出力線Ｉ／Ｏに受信されるアドレスをバッファリングして格納する。この際、外部アドレスＥＸＡＤＤＲが「ＡＤＤＲ（Ｎ）」であれば、アドレス初期化信号ＸＩＡの活性に応答して、アドレス減算器１３３から提供される減算アドレスＳＡＤＤＲは、「ＡＤＤＲ（Ｎ−１）」になる（ｔ８１）。
【００８０】
アドレスカウンタ１３５から出力される内部アドレスＩＮＡＤＤＲｉは、「ＡＤＤＲ（Ｎ−１）」になる（ｔ８２）。
【００８１】
次いで、図８のデータ出力モードでは、データ読み出し区間（ｐ８３）が行われる。データ読み出し区間（ｐ８３）では、ノーマルセルアレイ１１１とリダンダンシセルアレイ１２１のメモリセルのデータＤＯ０、ＤＯ１、ＤＯ２、ＤＯ３およびＲＯがページバッファ１１３、１２３にラッチされる。
【００８２】
この際、データ出力フラグＤＯＦＬの立ち上がりエッジに応答して、内部アドレスＩＮＡＤＤＲｉは増加する（ｔ８３）。すなわち、データ出力フラグＤＯＦＬが「Ｈ」に活性化されると、内部アドレスＩＮＡＤＤＲｉは、「ＡＤＤＲ（Ｎ−１）」から「ＡＤＤＲ（Ｎ）」に増加する。ここで、データ出力フラグＤＯＦＬは、半導体メモリ装置がデータ読み出し動作を終え、データを出力する準備が出来たことを知らせる信号である。データ出力フラグＤＯＦＬが活性化された時点以後に、制御ロジック部１８０に受信される読み出しイネーブル信号／ＲＥに応答して、ページバッファに格納されたデータが所定のデータ出力経路を経て出力される。
【００８３】
内部アドレスＩＮＡＤＤＲｉの一番目の変換は、データ出力フラグＤＯＦＬに応答して行われ、内部アドレスＩＮＡＤＤＲｉの２番目以後の変換は、カウンティング信号ＣＮＣＬＫのクロックに応答して行われる。
【００８４】
データ読み出し区間ｐ８３に続いて、ページバッファ１１３、１２３に格納されたデータが外部へ出力される過程が行われる。
【００８５】
アドレスデコーディング部１４０によってデコードされる内部アドレスＩＮＡＤＤＲｉによるノーマルセルアレイ１１１のメモリセルのデータは、ノーマル出力線ＮＤＯへ提供される。
【００８６】
一方、内部アドレスＩＮＡＤＤＲｉは、カウンティング信号ＣＮＣＬＫのクロックに応答して順次増加する（ｔ８４）。この際、カウンティング信号ＣＮＣＬＫは、データ出力モードでは、読み出しイネーブル信号／ＲＥの立ち下がりエッジに応答して活性化される（ｔ８５）。
【００８７】
内蔵アドレスＲＥＡＤＤＲと同一の内部アドレスＩＮＡＤＤＲｉが発生すると、リダンダンシフラグ信号ＲＥＤＦＬが活性化される。図８では、「ＡＤＤＲ（Ｎ＋１）」に対応する内部アドレスＩＮＡＤＤＲｉが発生すると、リダンダンシフラグ信号ＲＥＤＦＬは所定の応答時間ｔＲ８１で活性化される。
【００８８】
リダンダンシフラグ信号ＲＥＤＦＬの論理状態は、シフティング制御信号ＲＳＣＬＫの立ち上がりエッジに応答して、第２リダンダンシシフト信号ＳＲＥＤ２にシフトされる（ｔ８６）。この際、シフティング制御信号ＲＳＣＬＫは、データ出力モードで、カウンティング信号ＣＮＣＬＫと同様に、読み出しイネーブル信号／ＲＥの立ち下がりエッジに応答して活性化される。
【００８９】
好ましくは、シフティング制御信号ＲＳＣＬＫの応答時間は、カウンティング信号ＣＮＣＬＫの応答時間より長い。その結果、第２リダンダンシシフト信号ＳＲＥＤ２の活性化は、内部アドレスＩＮＡＤＤＲｉのアドレスが「ＡＤＤＲ（Ｎ＋２）」に増加した以後に発生する。
【００９０】
第２リダンダンシシフト信号ＳＲＥＤ２に応じて、ノーマル出力線ＮＤＯまたはリダンダンシ出力線ＲＤＯのデータがマルチプレキシング出力線ＭＤＯへ提供される。すなわち、内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ）」および「ＡＤＤＲ（Ｎ＋１）」の場合には、ノーマル出力線ＮＤＯのデータＤＯ０、ＤＯ１がマルチプレキシング出力線ＭＤＯへ提供され、内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ＋２）」の場合には、リダンダンシ出力線ＲＤＯのデータがマルチプレキシング出力線ＭＤＯへ提供される。
【００９１】
マルチプレキシング出力線ＭＤＯのデータは、出力ラッチ信号ＤＬＣＬＫ２のクロックに応答して、ローカル出力線ＬＤＯへ提供される（ｔ８７、ｔ８８、ｔ８９）。その後、ローカル出力線ＬＤＯのデータは、読み出しイネーブル信号／ＲＥに応答して、外部入出力線Ｉ／Ｏへ提供される。この際、出力ラッチ信号ＤＬＣＬＫ２は、データ出力モードで、読み出しイネーブル信号／ＲＥの立ち下がりエッジに応答して「Ｈ」に活性化される。
【００９２】
図８の場合には、内部アドレスＩＮＡＤＤＲｉの発生からリダンダンシフラグ信号ＲＥＤＦＬの活性化までの応答速度に関係なく、各アドレスによるマルチプレキシング出力線ＭＤＯにおけるデータ割り当て領域は、読み出しイネーブル信号／ＲＥの１クロック程度に確保される。このような場合、出力ラッチ信号ＤＬＣＬＫ２による前記マルチプレキシング出力線ＭＤＯのデータのラッチの正確度は、一層増加する。
【００９３】
図９は図４の半導体メモリ装置におけるデータ出力モードでのリダンダンシ動作を説明するための他のタイミング図である。図９では、リペアしようとするメモリセルのアドレスを「ＡＤＤＲ（Ｎ）」と仮定する。この際、リダンダンシ決定器１５１（図４参照）の内蔵アドレスＲＥＡＤＤＲは、「ＡＤＤＲ（Ｎ−１）」になる。
【００９４】
図９のタイミング図における区間ｐ９１〜区間ｐ９３、時点ｔ９１〜ｔ９５では、図８のタイミング図における区間ｐ８１〜区間ｐ８３、時点ｔ８１〜ｔ８５での動作とほぼ同様の動作が行われる。
【００９５】
まず、コマンドラッチイネーブル信号ＣＬＥが「Ｈ」に活性化されている間（ｐ９１）に、半導体メモリ装置の動作モードを制御する命令（コマンド）が受信される。アドレスラッチイネーブル信号ＡＬＥが活性化されている間（ｐ９２）に、外部入出力線Ｉ／Ｏに受信されるアドレスをバッファリングして格納する。この際、アドレス減算器１３３から提供される減算アドレスＳＡＤＤＲは、「ＡＤＤＲ（Ｎ−１）」になる（ｔ９１）。そして、アドレスカウンタ１３５から出力される内部アドレスＩＮＡＤＤＲｉは、「ＡＤＤＲ（Ｎ−１）」になる（ｔ９２）。
【００９６】
次いで、データ読み出し区間ｐ９３が行われる。この際、データ出力フラグＤＯＦＬの立ち上がりエッジに応答して、内部アドレスＩＮＡＤＤＲｉは増加する（ｔ９３）。すなわち、データ出力フラグＤＯＦＬが「Ｈ」に活性化されると、内部アドレスＩＮＡＤＤＲｉは「ＡＤＤＲ（Ｎ−１）」から「ＡＤＤＲ（Ｎ）」に増加する。その後、内部アドレスＩＮＡＤＤＲｉの変換は、カウンティング信号ＣＮＣＬＫのクロックに応答して行われる。
【００９７】
データ読み出し区間ｐ９３に続いて、ページバッファ１１３、１２３に格納されたデータが外部に出力される過程が行われる。
【００９８】
図９の場合には、一番目の内部アドレスＩＮＡＤＤＲｉの発生に応答して、リダンダンシフラグ信号ＲＥＤＦＬが活性化される（ｔ９６）。
【００９９】
リダンダンシフラグ信号ＲＥＤＦＬの論理状態は、データ出力フラグＤＯＦＬの立ち上がりエッジに応答して、第２リダンダンシシフト信号ＳＲＥＤ２にシフトされる。
【０１００】
第２リダンダンシシフト信号ＳＲＥＤ２に応じて、ノーマル出力線ＮＤＯまたはリダンダンシ出力線ＲＤＯのデータがマルチプレキシング出力線ＭＤＯへ提供される。すなわち、内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ）」の場合には、リダンダンシ出力線ＲＤＯのデータＲＤＯがマルチプレキシング出力線ＭＤＯへ提供され、内部アドレスＩＮＡＤＤＲｉが「ＡＤＤＲ（Ｎ＋１）」および「ＡＲＲＤ（Ｎ＋２）」の場合には、ノーマル出力線ＮＤＯのデータＤＯ１、ＤＯ２がマルチプレキシング出力線ＭＤＯへ提供される。
【０１０１】
マルチプレキシング出力線ＭＤＯのデータは、出力ラッチ信号ＤＬＣＬＫ２のクロックに応答して、ローカル出力線ＬＤＯへ提供される（ｔ９７、ｔ９８、ｔ９９）。その後、ローカル入出力線ＬＤＯのデータは、読み出しイネーブル信号／ＲＥに応答して、外部入出力線Ｉ／Ｏへ提供される。
【０１０２】
図９に示すように、リペアしようとするメモリセルのアドレスが外部アドレスＥＸＡＤＤＲと同一の場合にも、図８の場合と同様に、リダンダンシ動作が成功的に行われる。
【０１０３】
本発明は、図示された幾つかの実施形態を参考として説明されたが、これらの実施形態は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または均等な他の実施形態に想到し得ることを理解するであろう。
【０１０４】
例えば、カラムアドレスが連続的に変化するバースト動作を行い、ノーマルセルアレイの特定のカラムのメモリセルをリダンダンシセルアレイのメモリセルで代替するリダンダンシ構造の半導体メモリ装置の実施形態を説明した。ところが、本発明の技術的思想は、ローアドレスが連続的に変化するバースト動作を行い、ノーマルセルアレイの特定の「ロー」のメモリセルをリダンダンシセルアレイのメモリセルで代替するリダンダンシ構造の半導体メモリ装置の実施形態でも実現できることは、当業者には自明な事実である。
【０１０５】
よって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【０１０６】
本発明は、例えば、データ入出力モードでのリダンダンシ駆動動作において、リダンダンシフラグ信号ＲＥＤＦＬの活性化マージンを増加させることにより、半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【０１０７】
【図１】従来の半導体メモリ装置を示すブロック図である。
【図２】図１の半導体メモリ装置に対するデータ入力モードでの動作タイミング図である。
【図３】図１の半導体メモリ装置に対するデータ出力モードでの動作タイミング図である。
【図４】本発明の一実施形態に係る半導体メモリ装置を示すブロック図である。
【図５】図４のノーマルセルアレイを説明するための図である。
【図６】図４の半導体メモリ装置におけるデータ入力モードでのリダンダンシ動作を説明するためのタイミング図である。
【図７】図４の半導体メモリ装置におけるデータ入力モードでのリダンダンシ動作を説明するための他のタイミング図である。
【図８】図４の半導体メモリ装置におけるデータ出力モードでのリダンダンシ動作を説明するためのタイミング図である。
【図９】図４の半導体メモリ装置におけるデータ出力モードでのリダンダンシ動作を説明するための他のタイミング図である。
【符号の説明】
【０１０８】
１３０    アドレス入力部
１４０    アドレスデコーディング部
１５０    リダンダンシイネーブル部
１６０    データ入出力部
ＥＸＡＤＤＲ    外部アドレス
ＢＡＤＤＲ    バッファリングアドレス
ＩＮＡＤＤＲｉ    内部アドレス
ＲＥＡＤＤＲ    内蔵アドレス
ＳＡＤＤＲ    減算アドレス
ＳＲＥＡＤ１、ＳＲＥＡＤ２    リダンダンシシフト信号
Ｎｓｃ    シフトクロック数
ＲＳＣＬＫ    シフティング制御信号
ＣＮＣＬＫ    カウンティング信号
ＤＬＣＬＫ１    入力ラッチ信号
ＤＬＣＬＫ２    出力ラッチ信号
ＤＩＣＬＫ    入力ドライビング信号
ＤＯＦＬ    出力フラグ信号
ＲＥＤＦＬ    リダンダンシフラグ信号
Ｉ／Ｏ    外部入出力線
ＢＤＩ    バッファリング入力線
ＮＤＩ    ノーマル入力線
ＲＤＩ    リダンダンシ入力線
ＮＤＯ    ノーマル出力線
ＲＤＯ    リダンダンシ出力線
ＭＤＯ    マルチプレキシング出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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