(57)【要約】【課題】抵抗型メモリ素子をアクセスする方法を提供する。【解決手段】この方法は第１抵抗型メモリセルブロックに接続された第１ワードラインに所定の電圧レベルを印加する段階を備える。前記第１ワードラインに所定の電圧レベルを印加することは、第２ワードラインに接続された第２抵抗型メモリセルブロックの判読動作の間に行われる。第１抵抗型メモリセルブロックの第１及び第２側部にそれぞれ位置して互いに対向する一対の電流源トランジスタを介してプログラム電流が供給される。前記プログラム電流は前記第１抵抗型メモリセルブロック内の抵抗型メモリセルに接続されたビットラインを横切るように前記第１側部から前記第２側部に向けて流れる。また、前記プログラム電流は前記第２抵抗型メモリセルブロックに平行な方向に向けて流れる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１抵抗型メモリセルブロックに接続された第１ワードラインに所定の電圧レベルを印加し、前記所定の電圧レベルが印加される間に第２ワードラインに接続された第２抵抗型メモリセルブロックが判読モードで動作する段階と、
前記第１ブロックの対向する第１及び第２側部にそれぞれ位置する一対の対向する電流源トランジスタを介してプログラム電流を加えて前記第１ブロック内の抵抗型メモリセルに接続されたビットラインを横切って前記第１側部から前記第２側部に向けて流れる前記プログラム電流を発生する段階とを含み、
前記プログラム電流は前記第２ブロックに平行な方向に向けて流れることを特徴とする抵抗型メモリ素子をアクセスする方法。
【請求項２】
前記所定の電圧レベルは第１電圧レベルを含み、
前記第２ワードラインに第２電圧レベルを印加する段階をさらに含み、
前記第２電圧レベルは前記第１電圧レベルよりも大きいか、または小さいことを特徴とする請求項１記載の抵抗型メモリ素子をアクセスする方法。
【請求項３】
前記第２ブロックに接続されたビットラインに前記第１電圧レベルを印加する段階をさらに含むことを特徴とする請求項２記載の抵抗型メモリ素子をアクセスする方法。
【請求項４】
前記第１電圧レベルまたは前記第２電圧レベルは接地レベルであることを特徴とする請求項１記載の抵抗型メモリ素子をアクセスする方法。
【請求項５】
同時プログラムのために構成された複数の第１及び第２メモリセルとの間で延長され、前記複数の第１及び第２メモリセルのうち１つにデータを記録するためのプログラム電流を導通させるように構成された第１電流源ラインと、
前記第１電流源ライン及びワードラインに接続された第１電流源トランジスタと、
前記第１電流源トランジスタに接続され、前記複数の第１及び第２メモリセルのうち１つに接続されたビットラインを横切って延長され、前記プログラム電流を導通させるプログラム導体と、
前記プログラム導体に接続され前記プログラム導体から第２電流源トランジスタの出力端に向けて流れる前記プログラム電流をスイッチングするように構成された第２電流源トランジスタと、
前記複数の第１及び第２メモリセルのうち１つに隣接し、前記第１電流源ラインに対向するように延長された第２電流源ラインと、
判読動作間にアクセスのために選択された前記第１または第２メモリセルに第１バイアス電圧を印加するように構成された第１バイアス回路と、
前記判読動作間にアクセスのために選択されない前記第１または第２メモリセルに第２バイアス電圧を印加するように構成された第２バイアス回路と、
を具備することを特徴とする磁気メモリセルアレイ素子。
【請求項６】
前記判読動作間にアクセスのために選択されない前記第１または第２メモリセルに第３バイアス電圧を提供するように構成されたビットライン駆動回路をさらに具備し、
前記第３バイアス電圧は前記第２バイアス電圧と実質的に同一であることを特徴とする請求項５記載の磁気メモリセルアレイ素子。
【請求項７】
前記第１及び第２バイアス回路の各出力と前記第１及び第２ワードラインとの間にそれぞれ接続された第１及び第２伝達トランジスタと、
前記第１及び第２伝達トランジスタのゲートに接続された第１及び第２イネーブルゲートとをさらに含み、
前記第１及び第２伝達トランジスタは前記イネーブルゲートの出力に応答して前記バイアス回路における各出力の所定の電圧レベルを前記第１及び第２ワードラインに伝達するように構成されたことを特徴とする請求項６記載の磁気メモリセルアレイ素子。
【請求項８】
前記第１及び第２伝達トランジスタそれぞれは、前記バイアス回路の出力及び前記第１ワードラインとの間の各素子を横切って単一電圧降下を提供することを特徴とする請求項７記載の磁気メモリセルアレイ素子。
【請求項９】
前記磁気メモリセルアレイ素子は、個人用メディアプレーヤー、モバイルナビゲーションシステム、家電機器、ＰＤＡ、パソコン、デジタルカメラ、テレビ、またはゲームコンソールに含まれることを特徴とする請求項５記載の磁気メモリセルアレイ素子。
【請求項１０】
前記第１及び第２ワードラインは、それぞれ第１及び第２デジットラインを具備することを特徴とする請求項５記載の磁気メモリセルアレイ素子。
【請求項１１】
抵抗型メモリ素子からデータを判読する方法において、
第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加する段階を含み、前記所定の電圧レベルが印加される間に第２ワードラインに接続された第２抵抗型メモリセルは判読モードで動作することを特徴とする抵抗型メモリ素子のデータ判読方法。
【請求項１２】
前記所定の電圧レベルは、第１電圧レベルを含み、
前記第２ワードラインに第２電圧レベルを印加する段階をさらに含み、
前記第２電圧レベルは前記第１電圧レベルよりも大きいか、または小さいことを特徴とする請求項１１記載の抵抗型メモリ素子のデータ判読方法。
【請求項１３】
前記第１電圧レベルを前記第２抵抗型メモリセルに接続されたビットラインに印加する段階をさらに含むことを特徴とする請求項１２記載の抵抗型メモリ素子のデータ判読方法。
【請求項１４】
前記所定の電圧レベルと実質的に同一の電圧レベルを前記第１抵抗型メモリセルに接続されたビットラインに印加する段階をさらに含み、
前記判読動作は単一メモリセル判読動作を含むことを特徴とする請求項１１記載の抵抗型メモリ素子のデータ判読方法。
【請求項１５】
前記判読動作は、前記第２ワードラインに接続された複数の抵抗型メモリセルの同時判読動作を含むことを特徴とする請求項１１記載の抵抗型メモリ素子のデータ判読方法。
【請求項１６】
抵抗型メモリ素子にデータを記録する方法において、
抵抗型メモリセルで構成されたブロックの対向する第１及び第２側部にそれぞれ位置する一対の対向する電流源トランジスタを介してプログラム電流を加えて前記抵抗型メモリセルに接続されたビットラインを横切って前記第１側部から前記第２側部に向けて流れる前記プログラム電流を発生する段階を含み、前記プログラム電流は前記第１及び第２側部に隣接して位置する前記抵抗型メモリセルの少なくとも１つのブロックに平行な方向に向けて流れることを特徴とする抵抗型メモリ素子のデータ記録方法。
【請求項１７】
前記抵抗型メモリセルは、磁気メモリセル、ＰＲＡＭセル、またはＯｘＲａｍセルを具備することを特徴とする請求項１６記載の抵抗型メモリ素子のデータ記録方法。
【請求項１８】
抵抗型メモリ素子の記録動作間に抵抗型メモリセルにプログラム電流を提供する方法において、
プログラムされる抵抗型メモリセルのブロック内のビットラインを横切るプログラム電流を加える段階を含み、前記プログラムされる抵抗型メモリセルの隣接ブロックに含まれたビットラインを横切る方向にいかなるプログラム電流も供給されないことを特徴とする抵抗型メモリセルのプログラム電流提供方法。
【請求項１９】
前記抵抗型メモリセルは、磁気メモリセル、ＰＲＡＭセル、またはＯｘＲａｍセルを具備することを特徴とする請求項１８記載の抵抗型メモリセルのプログラム電流提供方法。
【請求項２０】
抵抗型メモリ素子において、
メモリセルを具備するブロックの第１及び第２端部にそれぞれ位置して前記メモリセルに接続されたビットラインを横切って前記第１端部から前記第２端部に向けて流れるプログラム電流を加えるように構成された一対の対向する電流源トランジスタを含み、前記一対の電流源トランジスタは前記プログラム電流が前記メモリセルの隣接ブロックに平行に流れるように構成されたことを特徴とする抵抗型メモリ素子。
【請求項２１】
前記抵抗型メモリセルは、磁気メモリセル、ＰＲＡＭセル、またはＯｘＲａｍセルを具備することを特徴とする請求項２０記載の抵抗型メモリ素子。
【請求項２２】
抵抗型メモリ素子において、
第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加するように構成されたバイアス回路を含み、前記所定の電圧レベルが印加されるうちに第２ワードラインに接続された第２抵抗型メモリセルは判読モードで動作することを特徴とする抵抗型メモリ素子。
【請求項２３】
前記所定の電圧レベルは、接地レベルであることを特徴とする請求項２２記載の抵抗型メモリ素子。
【請求項２４】
前記抵抗型メモリ素子は、個人用メディアプレーヤー、モバイルナビゲーションシステム、家電機器、ＰＤＡ、パソコン、デジタルカメラ、テレビ、またはゲームコンソールに含まれたことを特徴とする請求項２２記載の抵抗型メモリ素子。
【請求項２５】
前記バイアス回路は第１バイアス回路を具備し、
前記抵抗型メモリ素子は前記第２抵抗型メモリセルに接続されたワードラインに第２電圧レベルを印加するように構成された第２バイアス回路をさらに具備し、
前記第２電圧レベルは前記第１電圧レベルよりも大きいか、または小さいことを特徴とする請求項２２記載の抵抗型メモリ素子。
【請求項２６】
前記バイアス回路の出力及び前記第１ワードラインとの間に接続された伝達トランジスタと、
前記伝達トランジスタのゲートに接続されたイネーブルゲートとをさらに含み、
前記伝達トランジスタは前記イネーブルゲートの出力に応答して前記バイアス回路における出力の所定の電圧レベルを前記第１ワードラインに伝達するように構成されたことを特徴とする請求項２２記載の抵抗型メモリ素子。
【請求項２７】
前記伝達トランジスタは、前記バイアス回路の出力と前記第１ワードラインとの間の素子を横切る唯一の電圧降下を含むことを特徴とする請求項２６記載の抵抗型メモリ素子。
【請求項２８】
前記バイアス回路の出力に接続され、前記バイアス回路の出力をドレインバイアスラインに提供するように構成された伝達トランジスタと、
前記ドレインバイアスラインに接続され、ロウアドレスデコーダイネーブル信号に応答して前記バイアス回路の出力を前記第１ワードラインに提供するように構成されたロウスイッチングトランジスタと、
をさらに具備することを特徴とする請求項２２記載の抵抗型メモリ素子。
【請求項２９】
抵抗型メモリ素子において、
判読動作間にアクセスのために選択された第１メモリセル、または第２メモリセルに第１バイアス電圧を印加するように構成された第１バイアス回路と、
前記判読動作間にアクセスのために選択されない前記第１メモリセルまたは前記第２メモリセルに第２バイアス電圧を印加するように構成された第２バイアス回路と、
を具備することを特徴とする抵抗型メモリ素子。
【請求項３０】
複数のセルブロックを有する抵抗型メモリ素子において、前記各セルブロックは、
複数のビットラインと、
前記ビットラインを横切る複数の下部電極と、
前記下部電極と前記ビットラインとの交差点に位置し、それぞれは前記ビットラインのうち１つに接続された第１電極及び前記下部電極のうち１つに接続された第２電極を有する複数の抵抗型セルと、
前記下部電極のそれぞれに対応する複数のデジットラインと、
前記デジットライン及び下部電極に接続された複数のスイッチングトランジスタと、
前記スイッチングトランジスタの入力ノードに接続されたセルブロック選択ラインとを含み、
前記デジットラインのうちの少なくとも１つは前記セルブロックに共通的に接続されたことを特徴とする抵抗型メモリ素子。
【請求項３１】
前記セルブロック選択ラインに接続された列デコーダと、
前記複数のデジットラインに接続され、前記複数のデジットラインの中から選択されたデジットライン及び選択されないデジットラインにそれぞれ第１電圧レベル及び第２電圧レベルを提供するロウデコーダと、
前記ビットラインに接続されて前記ビットラインの中から選択されたビットラインに前記第２電圧レベルを提供し、前記選択されたビットラインを介して電流を感知する感知増幅器回路と、
をさらに具備することを特徴とする請求項３０記載の抵抗型メモリ素子。
【請求項３２】
前記第１電圧レベル、または前記第２電圧レベルは、接地レベルであることを特徴とする請求項３１記載の抵抗型メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に集積回路に関するもので、特に、抵抗型メモリ素子及びその動作方法（ＲＥＳＩＳＴＩＶＥ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＳＥＬＥＣＴＥＤ  ＲＥＦＥＲＥＮＣＥ  ＭＥＭＯＲＹ  ＣＥＬＬＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＯＰＥＲＡＴＩＮＧ  ＴＨＥ  ＳＡＭＥ）に関するものである。
【背景技術】
【０００２】
一部のランダムアクセス不揮発性メモリ素子は、内部のメモリセルの抵抗を変化させることでデータを保存しているものと知られている。このような素子を通常抵抗型ランダムアクセスメモリ（ＲｅＲａｍ）と称する。動作時に、ＲｅＲａｍメモリセルはセルの抵抗を変化させることでプログラムすることができる。例えば、セルの抵抗を比較的に低い値に変化させることによって「０」の論理データ値がプログラムでき、反面前記セルの抵抗を比較的に高い値に変化させることによって「１」の論理データ値がプログラムされる。
【０００３】
一種のＲｅＲａｍとして、半導体電子工学と磁気学とを組み合わせた磁気ランダムアクセスメモリ（ＭＲＡＭ）を挙げることができる。ＭＲＡＭでは、セルに保存されたデータが、「１」の論理データ値であるか、それとも「０」の論理データ値であるかを表すために電荷ではなく、電子のスピン（ｓｐｉｎ）が用いられる。
ＭＲＡＭに用いられる一タイプの構造は、相互交差するように（または、交差点配列ともいう）相互に直交して延長された伝導性ラインを提供する。データを保存するのに用いられるセルは、直交する伝導性ラインの交差点に位置され、アクセストランジスタを用いてアクセスされる磁気トンネル接合（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ：ＭＴＪ）素子で構成される。
データは、交差点ＭＲＡＭのデータセルにて交差する伝導性ラインのそれぞれから電流が発生することで、該データセルに保存できる。特に、交差する伝導性ラインに流れる電流は、それぞれ磁界を発生することができ、前記磁界は組み合わされる際、磁気トンネル接合ＭＴＪにより提供される磁気モーメントの配列に影響を与えることができ、これが前記セルの抵抗を変化させる。例えば、交差電流により発生した磁界の第１組合せは、前記セルにより供給される抵抗が「０」の論理データ値に対応するように磁気モーメントを第１方向に指向させる。対照的に、磁界の第２組合せはセルの抵抗が「１」の論理データ値になるように変化させるために反対磁気モーメントを発生させる。よって、アクセス時に、セルにより供給される抵抗を変化させるために交差する伝導性ラインに電流を流すことによって、データはＭＲＡＭのセルに記録される。
【０００４】
図１は、データセルがワードラインＷＬ１−３とビットラインＢＬ１−４との交差点に位置している従来の交差点ＭＲＡＭを含む等価回路を例示する。図１により、ＢＬ２とＷＬ２との交差点に位置したデータセルＣＳはそれぞれの電流ＩＷＬ、ＩＢＬを発生することで記録することができる。電流ＩＷＬ、ＩＢＬは、記録されるデータセルにそれぞれの磁界（“ハード（ｈａｒｄ）”磁界及び“イージー（ｅａｓｙ）”磁界）を発生する。Ｈｈａｒｄ及びＨｅａｓｙ磁界の大きさ及び方向の特別な組合せはデータセルの抵抗を変更させることができる。磁界Ｈｈａｒｄ及びＨｅａｓｙの方向は電流ＩＷＬ、ＩＢＬの方向に基づいている。
また、理想的には、残りの交差点ＢＬ１、ＢＬ３、ＢＬ４において電流ＩＷＬにより発生する磁界は、単独で残りセルの抵抗を変化させるには不十分なものである。データセルＣＳへの記録動作が達成できるようにするためには、データセルに及ぼすイージー磁界とハード磁界との組み合わされた影響を利用するのが好ましい。言い替えれば、図１は前記残りのセルがプログラムのために選択されなかったにもかかわらず、電流ＩＷＬにより残りのセルにおいて磁界Ｈｈａｒｄが発生したことがわかる。選択されないメモリセルに対する磁界Ｈｈａｒｄが、選択されないデータセルの状態を変化させるのに十分である場合、内部に保存されているデータは選択されたデータセルＣＳの記録中に、図らずも修正されることもある。
【０００５】
図２は、ＭＲＡＭを製造する際、工程変化により相異なるＭＲＡＭセルの抵抗に影響を与えることのできる磁界の変化を表す一範囲のアステロイドグラフを示す。特に、図２は特別なＭＲＡＭデータセルにデータをプログラムするのに必要であり、相異なる可能な限りの組み合わせられた磁界を例示する。図２に示すように、第１アステロイド曲線ＡＣ１は、曲線上におけるＨｈａｒｄ磁界とＨｅａｓｙ磁界との組合せにより第１ＭＲＡＭデータセルがプログラムされる可能性があることを示す。用語のＨｈａｒｄ及びＨｅａｓｙは、それぞれデータセルの長方向及び短方向から発生する磁界を言う。アステロイド曲線ＡＣ２は、前記アステロイド曲線ＡＣ１に比べて右側にシフトされていて、相異なるＨｈａｒｄ磁界及びＨｅａｓｙ磁界によってプログラムされた（工程変化のため）第２ＭＲＡＭデータセルを示す。よって、図２に示すＭＲＡＭの任意セルにデータがプログラムできることを保証するために、印加されたＨｈａｒｄ磁界及びＨｅａｓｙ磁界は図２において“記録マージン”と表記した領域内に存在しなければならない。言い替えれば、工程変化のために、データをプログラムするのに必要なＨｈａｒｄ磁界及びＨｅａｓｙ磁界について最悪の場合を仮定することができる。それ故、図２に示すように、アステロイド曲線ＡＣ２がＭＲＡＭのデータセルに対して“最悪の場合”に対する動作を反映した場合、ＭＲＡＭは比較的に狭い記録マージンで動作することになる。
Ｈｈａｒｄ磁界及びＨｅａｓｙ磁界は、普通、記録動作を達成するためにデータセルに印加されるが、これらの磁界から１つだけを用いてデータセルをプログラムすることもできる。例えば、図２に示すように、第１アステロイド曲線ＡＣ１は対応データセルが、例えば、Ｈｅ’を超えるイージー磁界に記録される場合は、ハード磁界Ｈｈ’の寄与なしでも前記データセルの状態が変化する可能性があることを示す。
【０００６】
図３は、同時記録動作を示す等価図である。特に、１グループのデータセルＣＳは、ＷＬ２に電流ＩＷＬを印加し、ビットラインＢＬ１−ＢＬ４に電流ＩＢＬ１−４を印加することで、プログラムすることができる。図３に示すように、ＣＳに含まれるプログラムされたデータセルのそれぞれに対して発生したイージー磁界とハード磁界の組合せは前記データセルＣＳの抵抗を変化させるように動作する。図４に示すように、同一ハード磁界がＣＳに含まれた共通選択されたデータセルそれぞれに提供されることで、前記タイプの同時記録動作は追加の記録マージンを提供することができる。
一旦、データがＭＲＡＭにプログラムされると、保存されたデータを決定するためにデータセルそれぞれの抵抗が推定できるように選択されたデータセルのバイアシング（biasing）によって前記データを判読することができる。特に、前記選択されたデータセルに／から電流が流れるようにするために、（それぞれのビットライン及びワードライン／デジットラインを用いて）データセルに相異なるバイアス電圧を印加することができる。データセルの該当抵抗は発生する電流によって決定される。
【０００７】
磁気ランダムアクセスメモリの構造及び動作については、例えば、岩田（Ｉｗａｔａ）などの米国特許第６，８３９，２６９号及びポエフミューラー（Ｐｏｅｃｈｍｕｅｌｌｅｒ）の米国特許第６，５０４，７５１号に開示されている。
【特許文献１】米国特許第６，８３９，２６９号明細書
【特許文献２】米国特許第６，５０４，７５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、記録マージンを増加させるのに好適な抵抗型メモリ素子及びその駆動方法を提供することにある。
本発明が解決しようとする他の技術的課題は、判読エラーを防止するのに好適な抵抗型メモリ素子及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によるいくつかの実施形態において、抵抗型メモリ素子は第２ワードラインに接続された第２抵抗型メモリセルの判読動作中に第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加することによって判読することができる。例えば、第１グループのメモリセルが一ブロックから同時に判読しなければならない動作において、判読動作のために選択されないメモリセルのワードラインには第１電圧レベルが印加され、反面判読動作のために選択されたメモリセルに接続されたワードラインには第２電圧が印加される。
また、（選択された、または選択されない）抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインが実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第１印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加／減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって（寄生電流が十分大きい場合）判読動作中にエラーが発生することになる。
【００１０】
本発明による他の実施形態において、素子のブロック内の抵抗型メモリセルをプログラムするのに用いられる電流はプログラムされる抵抗型メモリセルの単一ブロックに介して導通することができる。したがって、抵抗型メモリセルの隣接ブロック間のプログラム電流をプログラムされる抵抗型メモリセルのブロックの対向する第１側部に位置された第１電流源トランジスタに導通することによってプログラムされるブロックにプログラム電流を導通することができる。第１電流源トランジスタは、抵抗型メモリセルの隣接ブロックとの間の領域からプログラムされるメモリセルのブロックにプログラム電流を伝達するのに用いられる。また、第２電流源トランジスタは、第１電流源トランジスタに対向して位置し、プログラムされる抵抗型メモリセルのブロックとプログラムされない抵抗型メモリセルの他の隣接ブロックとの間に位置する。
前記第２電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
【００１１】
本発明によるまた他の実施形態において、抵抗型メモリ素子は判読動作中に選択されないワードラインだけではなく、選択されたワードラインに電圧レベルを印加するように構成された第１及び第２バイアス回路を含むことができる。例えば、本発明によるいくつかの実施形態では、第１バイアス回路は判読される抵抗型メモリセルに接続されたワードラインに印加する電圧レベルを発生するのに用いられることができ、一方、第２バイアス回路は未判読のメモリセルに接続されたワードラインに印加する第２電圧レベルを発生するのに用いられる。
【００１２】
本発明によるまた他の実施形態において、抵抗型メモリ素子は複数のセルブロックを含む。各セルブロックは、ビットラインを介して交差する複数のビットラインと複数の下部電極とを含むことができる。複数の抵抗型セルは、下部電極とビットラインとの交差点に位置する。各抵抗型セルは、ビットラインの中から１つに接続された第１電極と下部電極の中から１つに接続された第２電極とを有する。複数のデジットラインは下部電極のそれぞれに対応し、複数のスイッチングトランジスタはデジットライン及び下部電極に接続される。セルブロック選択ラインは前記スイッチングトランジスタの入力ノードに接続されて、また少なくとも１つのデジットラインに共通で接続される。
【発明の効果】
【００１３】
ここで説明したように、本発明によるいくつかの実施形態において、抵抗型メモリ素子は第２ワードラインに接続された第２抵抗型メモリセルの判読動作中に第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加することによって判読することができる。例えば、第１グループのメモリセルが一ブロックから同時に判読しなければならない動作において、判読動作のために選択されないメモリセルのワードラインには第１電圧レベルが印加され、反面判読動作のために選択されたメモリセルに接続されたワードラインには第２電圧が印加される。
また、（選択された、または選択されない）抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインは実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第１印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加／減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって（寄生電流が十分大きい場合）判読動作中にエラーが発生することになる。
【００１４】
本発明による他の実施形態において、素子のブロック内の抵抗型メモリセルをプログラムするのに用いられる電流はプログラムされる抵抗型メモリセルの単一ブロックに介して導通することができる。したがって、抵抗型メモリセルの隣接ブロック間のプログラム電流をプログラムされる抵抗型メモリセルのブロックの対向する第１側部に位置された第１電流源トランジスタに導通することによってプログラムされるブロックにプログラム電流を導通することができる。第１電流源トランジスタは、抵抗型メモリセルの隣接ブロックとの間の領域からプログラムされるメモリセルのブロックにプログラム電流を伝達するのに用いられる。また、第２電流源トランジスタは、第１電流源トランジスタに対向して位置し、プログラムされる抵抗型メモリセルのブロックとプログラムされない抵抗型メモリセルの他の隣接ブロックとの間に位置する。
前記第２電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
【００１５】
本発明によるまた他の実施形態において、抵抗型メモリ素子は判読動作中に選択されないワードラインだけではなく、選択されたワードラインに電圧レベルを印加するように構成された第１及び第２バイアス回路を含むことができる。例えば、本発明によるいくつかの実施形態では、第１バイアス回路は判読される抵抗型メモリセルに接続されたワードラインに印加する電圧レベルを発生するのに用いられることができ、一方、第２バイアス回路は未判読のメモリセルに接続されたワードラインに印加する第２電圧レベルを発生するのに用いられる。
【発明を実施するための最良の形態】
【００１６】
本発明は、添付図面を参照し、以下のように、より完璧に説明することができる。しかしながら、本発明はここに説明された実施形態に限られたものとして解釈してはいけない。むしろ、これらの実施形態は、本明細書が徹底的で完全になるように提供されて、本発明の範囲を当業者に完全に伝達することができる。ここで用いられたように、用語の“及び／または”は、述べられた該当項目から１つ以上の項目のいかなる組み合わせも含むものである。
ここで用いられる専門用語は、特別な実施形態のみを説明するためであり、本発明を限定するものではない。ここで用いられる単数表現は文脈に明確に示されていない限り、複数形態も含むものであると解釈されるべきである。用語の“具備”は、引用された構成、定数、段階、動作、要素、及び／または構成要素が存在することを明示するもので、１つ以上の他の構成、定数、段階、動作、要素、構成要素及び／またはそのグループが存在すること、または追加されることを排除するものではないことを理解してほしい。
一要素が他の要素に“連結”または“接続”されていると記載された場合は、一要素が他の要素に直接連結または直接接続するか、または介入要素が存在することもある。対照的に、一要素が他の要素に“直接連結”または“直接接続”されていると記載された場合は、介入要素はないものである。
用語の“第１、第２”などは、各種の要素を記述するために用いられるが、これらの用語によって限定されてはいけないものと理解してほしい。これらの用語は、ただ一要素を他の要素と区別するために用いられる。よって、本発明から逸脱しない範囲で第１要素を第２要素と言えることもできる。
他に定義されてなければ、ここで用いられるすべての用語（技術的であり科学的な用語を含み）は、本発明が属する技術分野において熟練された者によって通常的に理解されている意味を有している。通常的に用いられる辞典に定義された用語と同一の用語は該当技術文脈においてそれらの意味と一致する意味を有するものとして解釈しなければならず、ここで明白に定義されない限り理想的または、あまり形式的な意味で解釈してはいけない。
【００１７】
本発明によるいくつかの実施形態において、抵抗型メモリ素子は第２ワードラインに接続された第２抵抗型メモリセルの判読動作中に第１抵抗型メモリセルに接続された第１ワードラインに所定の電圧レベルを印加することによって判読することができる。例えば、第１グループのメモリセルが一ブロックから同時に判読しなければならない動作において、判読動作のために選択されないメモリセルのワードラインには第１電圧レベルが印加され、反面判読動作のために選択されたメモリセルに接続されたワードラインには第２電圧が印加される。
また、（選択された、または選択されない）抵抗型メモリセルに接続されたビットラインは、選択されないメモリセルそれぞれのための該当ビットライン及びワードラインは実質的に同一印加電圧を有するという事によって前記選択されないメモリセルがバイアスしないように第１印加電圧レベルを有することができる。対照的に、判読のために選択されたメモリセルは、該選択されたメモリセルのビットライン及びワードラインに印加する相異なる電圧によってバイアスされる。前記選択されないメモリセルがバイアスされないと、前記選択されたメモリセルのバイアシングにより発生する電流を増加／減少することのできる寄生電流が生じない。そして、前記寄生電流が処理できない場合、寄生電流は感知増幅器回路の動作に影響を及ぼし、これによって（寄生電流が十分大きい場合）判読動作中にエラーが発生することになる。
【００１８】
本発明による他の実施形態において、素子のブロック内の抵抗型メモリセルをプログラムするのに用いられる電流はプログラムされる抵抗型メモリセルの単一ブロックに介して導通することができる。したがって、抵抗型メモリセルの隣接ブロック間のプログラム電流をプログラムされる抵抗型メモリセルのブロックの対向する第１側部に位置された第１電流源トランジスタに導通することによってプログラムされるブロックにプログラム電流を導通することができる。第１電流源トランジスタは、抵抗型メモリセルの隣接ブロックとの間の領域からプログラムされるメモリセルのブロックにプログラム電流を伝達するのに用いられる。また、第２電流源トランジスタは、第１電流源トランジスタに対向して位置し、プログラムされる抵抗型メモリセルのブロックとプログラムされない抵抗型メモリセルの他の隣接ブロックとの間に位置する。
前記第２電流源トランジスタは、隣接抵抗型メモリブロックを分離する領域においてプログラムされる抵抗型メモリセルのブロックから離れてプログラム電流を導通することができる。よって、二つの対向する電流源トランジスタを用いてプログラム電流を導通することによって、プログラムされない抵抗型メモリセルの隣接ブロックに含まれたビットラインによるプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルのブロック内のビットラインを介して前記プログラム電流を導通することができる。前記プログラムされない抵抗型メモリセルのビットラインによるプログラム電流の導通を回避することによって、プログラムされない抵抗型メモリセルに保存されたデータの妨害を減少することができ、妨害による抵抗型メモリセルの判読エラーが低減することができる。
【００１９】
本発明によるまた他の実施形態において、抵抗型メモリ素子は判読動作中に選択されないワードラインだけではなく、選択されたワードラインに電圧レベルを印加するように構成された第１及び第２バイアス回路を含むことができる。例えば、本発明によるいくつかの実施形態では、第１バイアス回路は判読される抵抗型メモリセルに接続されたワードラインに印加する電圧レベルを発生するのに用いられることができ、一方、第２バイアス回路は未判読のメモリセルに接続されたワードラインに印加する第２電圧レベルを発生するのに用いられる。  ここでは、多くの実施形態において基準ＭＲＡＭ素子について説明したが、本発明による実施形態はＰＲＡＭ（ｐｈａｓｅ  ｃｈａｎｇｅａｂｌｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）及びＯｘＲＡＭのような他のタイプの抵抗型メモリ素子に提供することができる。
【００２０】
図５は、本発明のいくつかの実施形態による同時判読動作中に印加されたバイアシングを有する抵抗型メモリセルのブロックを例示する等価回路図である。特に、抵抗型メモリセル５００のブロックは、ロウとコラムに配列された抵抗型メモリセルＲＭを含む。抵抗型メモリセルＲＭのロウは、それぞれの下部電極信号ラインＢＥ１−ｍに接続され、下部電極信号ラインＢＥ１−ｍは抵抗型メモリセルＲＭのロウをアクセスするのに用いられるワードラインに対応する。抵抗型メモリセルＲＭの列はそれぞれのビットラインＢＬ１−ｎに接続され、ビットラインＢＬ１−ｎはそれぞれの感知増幅器回路ＳＡ１−ｎに接続される。図５によって、感知増幅器回路ＳＡ１−ｎは、バイアス電圧Ｖｂと基準回路Ｃｒにより提供される基準電圧との比較によって出力データを提供する。判読動作は本発明によるいくつかの実施形態において図１５に示す信号レベルを用いて実行することができる。
動作時に、第１電圧レベルはそれぞれの下部電極信号ラインＢＥ１−ｍを介して抵抗型メモリセルのロウに印加される。第２電圧レベルは抵抗型メモリセルをアクセスするのに用いられるビットラインＢＬ１−ｎのそれぞれに提供される。それ故に、電圧は同時判読動作間にアクセスされる抵抗型メモリセルＲＭのそれぞれに提供される。アクセスされた抵抗型メモリセルＲＭのバイアシングは、アクセスされた抵抗型メモリセルＲＭのそれぞれにより提供される抵抗に比例して電圧を提供する。前記抵抗型メモリセルＲＭのそれぞれに保存された論理データ値はバイアシングに応答して前記抵抗型メモリセルＲＭのそれぞれと連関された電流／抵抗に基づいて決定される。
【００２１】
本発明によるいくつかの実施形態において、ビットラインＢＬ１−ｎに提供されるバイアシングは判読動作間にアクセスのために選択されないセルの下部電極信号ラインに提供される。例えば、図５に示すように、下部電極信号ラインＢＥ２及び残りの下部電極信号ラインＢＥのそれぞれにバイアシングを提供することで同時判読動作間に１グループの抵抗型メモリセルＣ２がアクセスされる。グループＣ２内の抵抗型メモリセルのそれぞれにバイアスが提供されるように、下部電極信号ラインＢＥ２及びビットラインＢＬ１−ｎに提供された電圧レベルは互いに相異なることは理解できるであろう。図５に示すように、前記グループの抵抗型メモリセルＣ１−Ｃｍ（グループＣ２は除外）には下部電極信号ライン及びこれに接続されたビットラインを介して同一電圧レベルが提供される。
特に、判読動作間にアクセスされない抵抗型メモリセルのグループＣ１は、下部電極信号ラインＢＥ１及びビットラインＢＬ１−ｎにより実質的に同一バイアシングが提供される。同様に、判読動作間にアクセスされない抵抗型メモリセルＣｍのグループには下部電極信号ラインＢＥｍ及びそれぞれのビットラインＢＬ１−ｎで実質的に同一電圧レベルが提供される。グループＣ１−Ｃｍ（グループＣ２は除外）内の選択されない抵抗型メモリセルに提供される実質的に同一電圧レベルは、選択されなかった抵抗型メモリセルにより発生する寄生電流が減少できるように実質的にバイアシングを提供しない。同様に、選択されなかった抵抗型メモリセルのフローティングにより発生した寄生電流は選択された抵抗型メモリセルへのバイアシングによって発生する電流に影響を及ぼすことができ、これは選択された抵抗型メモリセルＣＰへのバイアシングにより発生する電流に／からの寄生電流の追加／減算によって判読エラーを起こすことになる。
前記判読される抵抗型メモリセルに接続された下部電極信号ラインに提供される電圧レベルは、ビットラインＢＬ１−ｎにより提供されるバイアシングよりも大きいか、または小さいことが理解できる。下部電極信号ラインＢＥ１−ｍはワードラインＷ／Ｌ１−ｍと同等であることが理解できる。
【００２２】
図６は、本発明のいくつかの実施形態において、同時記録動作中の図５に示された回路の等価回路図である。特に、抵抗型メモリセル５００のブロックへの同時記録動作は、メモリセルブロック選択信号ＢＳＬを用いてセルブロックスイッチングトランジスタＴＢを活性化することによって実行することができる。セルブロックスイッチングトランジスタＴＢは、抵抗型メモリセルＲＭのロウを信号それぞれの下部電極信号ラインＢＥ１−ｍを介して提供する信号によって活性化させる。
また、前記ブロック５００のロウにある抵抗型メモリセルのそれぞれに接続されたビットラインＢＬ１−ｎにはプログラムのために選択されたグループ内の個別抵抗型メモリセルに保存される論理データ値と関係づけられた方向を有する電流ＩＢＬ１−ｎが提供される。下部電極信号ラインＢＥ１−ｍにより提供される信号は、プログラムされる抵抗型メモリセルＲＭのグループに電流を導通させるのに用いられるデジットラインＤＬ１−ｍに接続されることができ、またビットラインＢＬ１−ｎにより提供される電流もプログラムされる抵抗型メモリセルＲＭに導通されることが理解できる。
それぞれのデジットラインＤＬ１−ｍにより提供される電流は、前記デジットラインを介して提供される電流の方向に基づいて抵抗型メモリセルのそれぞれから方向を有するハード磁界を発生する。また、ビットラインＢＬ１−ｎを介して提供される電流は、それぞれのイージー磁界を発生し、それぞれのイージー磁界は電流ＩＢＬ１−ｎの方向に基づいた方向を有する。
【００２３】
図６の例示的な記録動作において、同時記録動作は前記ブロック５００に含まれた１グループの抵抗型メモリセルＣ２に対して実行することができる。特に、電流ＩＤＬは、図示したような方向を有するハード磁界を提供するために、デジットラインＤＬ２に提供され、反面それぞれのビットラインＢＬ１−ｎを介して提供される個々の電流ＩＢＬ１−ｎはそれぞれのイージー磁界を発生し、それぞれのイージー磁界はそれぞれの電流ＩＢＬ１−ＩＢＬｎの方向に基づいた方向を有する。例えば、抵抗型メモリセルＣ２１から発生されるイージー磁界は、電流ＩＢＬ１の方向に基づいて図示した方向を有し、反面抵抗型メモリセルＣ２２から発生するイージー磁界は電流ＩＢＬ２の反対方向に基づいてＣ２１から発生する磁界と反対方向を有する。
図６に示すように、抵抗型メモリセルＣ２ｎに発生したイージー磁界は、ＩＢＬ１と比較して同じ方向の電流ＩＢＬｎに基づいて抵抗型メモリセルＣ２１から発生する方向と同一方向を有する。抵抗型メモリセルＣ２１−Ｃ２ｎのそれぞれに保存された論理データ値は、電流ＩＤＬ、ＩＢＬ１−ｎにより発生されるイージー磁界とハード磁界との組合せに基づく。プログラムモードは本発明によるいくつかの実施形態において図１５に示す信号レベルを用いて実行することができる。
【００２４】
図７は、本発明のいくつかの実施形態において第１及び第２バイアス回路５９ａ、５９ｂ及び電流源トランジスタＴＣ１−ＴＣｉを含むＭＲＡＭのブロック図である。特に、第１バイアス回路５９ａは、ロウデコーダ５５によるトランジスタＴＲ’の活性化に応答して第１バイアス電圧をデジットラインＤＬ１−ｍに提供する。バイアス回路５９ａにより提供される第１バイアス電圧は、バイアス電圧をアクセスのために選択された抵抗型メモリセルの下部電極に接続するため、スイッチングトランジスタＴＢの活性化を介して抵抗型メモリセルＢＬＫ１−ｉの選択されたブロックに提供することができる。第２バイアス電圧は、電流源／列デコーダ５１及び電流シンク／列デコーダ５３に応答して抵抗型メモリセルに接続されたビットラインを駆動するビットライン駆動器５７ａ、５７ｂによりアクセスのために選択された抵抗型メモリセルに提供することができる。
第２バイアス回路５９ｂは、トランジスタＴＲ’’を介してロウデコーダ５５に応答して選択されないメモリブロック（すなわち、電流判読動作間に未アクセスのメモリブロック）に第２バイアス電圧を提供することができる。よって、第２バイアス回路５９ｂは、アクセスされる抵抗型メモリセルのバイアシングにより発生する電流に影響を及ぼすことができる寄生電流の発生を減少させるためにバイアシングを選択されない抵抗型メモリセルに印加するのに用いられることができる（したがって、判読エラーの可能性が減少する。）。
【００２５】
図８は、本発明のいくつかの実施形態において電流源トランジスタＴＣを含む図７に示されたＭＲＡＭ５００の一部分８００の概略図である。動作時に、ラインＣＳＬ２、ＣＳＬ３を介して提供されたプログラム電流はプログラムされない抵抗型メモリセルへのプログラム電流の導通を回避しながらプログラムされる抵抗型メモリセルに導通される。
メモリブロック８０５に含まれた抵抗型メモリセルＲＭをプログラムするのに用いられるプログラム電流が電流源ラインＣＳＬ２により提供される。電流源ラインＣＳＬ２は、プログラムされない隣接メモリブロック８０６からメモリブロック８０５を分離させる空間に位置する。前記ブロック８０５に含まれた基準セルＲＭをプログラムするのに用いられる電流は、電流源ラインＣＳＬ２によりワードラインＷＬ１、ＷＬ２によりイネーブルされる電流源選択トランジスタＴＣ２に提供される。電流源選択トランジスタＴＣ２が活性化されると、プログラム電流が電流源選択ラインＣＳＬ２からデジットラインＤＬ１、ＤＬ２に接続される。前記プログラム電流はメモリブロック８０５に含まれた抵抗型メモリセルＲＭに隣接したビットラインＢＬ１−ＢＬｎを介して導通される。
前記電流源選択トランジスタＴＣ３は、また、プログラム電流をデジットラインＤＬ１、ＤＬ２から、プログラムされない隣接メモリブロック８０７から（プログラムされる）メモリブロック８０５を分離する空間に位置された電流源ラインＣＳＬ３に接続するために、ワードラインＷＬ１、ＷＬ２を介してイネーブルされる。このとき、前記プログラム電流はメモリブロック８０７からメモリブロック８０５を分離させる空間と図７に示す電流シンク（ｓｙｎｃ）５３との間で導通される。
したがって、プログラム電流はプログラムされないメモリブロックに含まれた抵抗型メモリセルの通過を回避しながらプログラムされる抵抗型メモリセルＲＭに導通される。特に、プログラム電流は、ビットラインに実質的に平行であるプログラムされていないブロックからプログラムされるブロックを分離する空間で導通される。プログラムのために選択されない抵抗型メモリセルの通過を回避させると、選択されない抵抗型メモリセルがプログラム電流により妨害される可能性が減少することになる。
【００２６】
図９は、図８の部分８００に対応するＭＲＡＭの一部に含まれた層の断面、及び本発明によるいくつかの実施形態において平面図及び配置図をそれぞれ示す図１０ないし図１２に示された断面Ｉ−Ｉ’を示す断面図である。図９を参照すれば、図８に示す部分８００に対応する断面は、酸化物層５、及びアクティブ領域３ａに形成されたソース及びドレイン領域９ｓ、９ｄを有するセルブロックスイッチングトランジスタＴＢを分離するのに用いられる分離層３を有する基板１を含む。セルブロックスイッチングトランジスタは、またゲート電極に接続されたセルブロック選択ライン７ｃを含む。
相互接続部１８は、セルブルロックスイッチングトランジスタＴＢのドレイン９ｄを、セルブルロックスイッチングトランジスタＴＢを介して下部電極２５ａ（層間絶縁層２１によりデジットライン１９ａから分離される。）に接続することができるデジットライン１９ａに接続される。下部電極２５ａは抵抗型メモリセル２７に接続され、抵抗型メモリセル２７はビットラインＢＬ１−ＢＬｎによって接触される。下部電極の構造及び抵抗型メモリセル２７は上部層間絶縁層２９によって覆われる。
【００２７】
図９ないし図１２を参照すると、第１サブワードライン７ａ’及び第２サブワードライン７ａ”が、層間絶縁層１１により下部のサブワードライン７ａ’、７ａ”から分離した第１及び第２ローカル相互接続ライン１３ａに接続される。第１及び第２電流源ラインＣＳＬ２、ＣＳＬ３は層間絶縁層１５により覆われた層間絶縁層１１上にそれぞれの層１３ｃ、１３ｄとして示されている。
【００２８】
図１３は、本発明のいくつかの実施形態において相異なるバイアス電圧を抵抗型メモリブロックＢＬＫ１−ｉに提供するのに用いられる第１及び第２バイアス回路５９ａ、５９ｂを示す概略回路図である。特に、第１バイアス回路５９ａは、第１バイアス電圧を伝達トランジスタＴＲ’に接続されたバイアスラインＢＬＮ１に提供する。伝達トランジスタＴＲ’は判読イネーブル信号ＲＥＮによりイネーブルされるイネーブルゲートＴＳ１の出力及びロウデコーダ回路５５からの出力に応答してイネーブルされる。
前記第２バイアス回路５９ｂは、判読動作間にアクセスのために選択されなかった抵抗型メモリブロックに第２バイアス電圧を提供する。特に、第２バイアス回路５９ｂは判読イネーブル信号ＲＥＮ、及び第１バイアス回路５９ａと関係づけられた伝達トランジスタをイネーブルするのに用いられることと類似のロウデコーダの反転出力に応答してイネーブルされるイネーブルゲートＴＳ２に応答してイネーブルされる伝達トランジスタＴＲ”を介して選択されないメモリブロックに提供されるバイアスラインＢＬＮ２を介して第２バイアス電圧を提供する。図１３に示すように、第１及び第２バイアス回路５９ａ、５９ｂにより提供されるそれぞれの電圧はそれぞれのメモリブロックに接続された単一伝達トランジスタＴＲ’、ＴＲ”ないしデジットラインまたはワードラインを介してそれぞれの抵抗型メモリブロックに提供することができる。
【００２９】
図１４は、本発明のいくつかの実施形態によるＭＲＡＭ素子を含むシステム１４００を例示したハイレベルブロック図である。特に、ＭＲＡＭは一般的にプロセッサ回路１００１、ＩＯ素子１００５、及びこれら構成要素（及びシステム１４００に含まれた他の構成要素だけではなく、これに接続される外部の構成要素）を相互接続するバスを含む広範囲なシステムに活用することができる。前記システム１４００に含まれる、このようなタイプのシステムとしては、個人用メディアプレーヤー、モバイルナビゲーションシステム、家電機器、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｃｅ）、パソコン、デジタルカメラ、テレビ、ゲームコンソールなどが挙げられる。
【００３０】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００３１】
【図１】従来のＭＲＡＭの交差点構成を示す等価回路図である。
【図２】従来のＭＲＡＭのデータセルに対するアステロイド（ａｓｔｅｒｏｉｄａｌ）曲線のグラフィック表現図である。
【図３】同時記録動作を用いてプログラムされた従来のＭＲＡＭの等価回路図である。
【図４】従来のＭＲＡＭのデータセルに対するアステロイド曲線及び同時記録動作を用いてプログラムされた該当記録マージンのグラフィック表現図である。
【図５】本発明のいくつかの実施形態により判読動作によってアクセスされたＭＲＡＭのデータセルの交差点構成を示す等価回路図である。
【図６】本発明のいくつかの実施形態により同時記録動作を用いてプログラムされたＭＲＡＭのデータセルにおける交差点構成の等価回路図である。
【図７】本発明のいくつかの実施形態により第１及び第２バイアス回路及び電流源トランジスタを含むＭＲＡＭの概略的な例示図である。
【図８】本発明のいくつかの実施形態による電流源トランジスタを示す概略回路図である。
【図９】図７及び図８の簡単化された回路の断面図である。
【図１０】図７ないし図９により例示した回路の平面図である。
【図１１】図７ないし図９により例示した回路の平面図である。
【図１２】図７ないし図１１により例示した概略回路の配置図である。
【図１３】本発明のいくつかの実施形態による第１及び第２バイアス回路並びに電流源トランジスタを含むＭＲＡＭのブロック図である。
【図１４】本発明のいくつかの実施形態によるＭＲＡＭを含むシステムを例示したハイ−レベルブロック図である。
【図１５】本発明のいくつかの実施形態によるＭＲＡＭの判読及びプログラム動作を例示するタイミング図である。
【符号の説明】
【００３２】
ＢＥ１−ｍ  下部電極信号ライン
ＢＬ１−ｎ  ビットライン
Ｃ１−Ｃｍ  抵抗型メモリセルグループ
ＣＰ，ＲＭ，５００  抵抗型メモリセル
Ｃｒ  基準回路
ＳＡ１−ｎ  感知増幅器回路
Ｖｂ  バイアス電圧
Ｗ／Ｌ１−ｍ  ワードライン
【図１】
2007134035.tif 000003
【図２】
2007134035.tif 000004
【図３】
2007134035.tif 000005
【図４】
2007134035.tif 000006
【図５】
2007134035.tif 000007
【図６】
2007134035.tif 000008
【図７】
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【図８】
2007134035.tif 000010
【図９】
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【図１０】
2007134035.tif 000012
【図１１】
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【図１２】
2007134035.tif 000014
【図１３】
2007134035.tif 000015
【図１４】
2007134035.tif 000016
【図１５】
2007134035.tif 000017