(57)【要約】【課題】  強誘電体膜と半導体基板との間にバッファ層を配置してもリーク電流が増加しない強誘電体キャパシタを提供する。【解決手段】  半導体基板の表面上に、非晶質の絶縁材料からなる第１のバッファ層が形成されている。その上に、結晶性の絶縁材料からなる第２のバッファ層が形成されている。その上に、強誘電体材料からなる強誘電体膜が形成されている。その上に電極が形成されている。【選択図】  図１（Ｇ）
2007115733.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に形成された非晶質の絶縁材料からなる第１のバッファ層と、
前記第１のバッファ層の上に形成された結晶性の絶縁材料からなる第２のバッファ層と、
前記第２のバッファ層の上に形成された強誘電体材料からなる強誘電体膜と、
前記強誘電体膜の上に形成された電極と
を有する強誘電体キャパシタ。
【請求項２】
前記第１のバッファ層が、ＨｆＯ２またはＺｒＯ２に、ＳｉＮまたはＡｌ２Ｏ３が添加された絶縁材料で形成されている請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記第２のバッファ層が、ＨｆＯ２またはＺｒＯ２で形成されている請求項１または２に記載の強誘電体キャパシタ。
【請求項４】
半導体基板の表層部に、相互に間隔を隔てて配置されたソース及びドレイン領域と、
前記ソース及びドレイン領域の間の領域上に形成された非晶質の絶縁材料からなる第１のバッファ層と、
前記第１のバッファ層の上に形成された結晶性の絶縁材料からなる第２のバッファ層と、
前記第２のバッファ層の上に形成された強誘電体材料からなる強誘電体膜と、
前記強誘電体膜の上に形成されたゲート電極と
を有する強誘電体メモリ。
【請求項５】
半導体基板の表層部に、相互に間隔を隔てて配置されたソース及びドレイン領域を形成する工程と、
前記半導体基板の表面上に、第１の絶縁材料からなる第１のバッファ層を形成する工程と、
前記第１のバッファ層の上に、前記第１の絶縁材料よりも結晶化しやすい第２の絶縁材料からなる第２のバッファ層を形成する工程と、
前記第２のバッファ層は結晶化するが、前記第１のバッファ層は結晶化しない条件で熱処理を行う工程と、
前記第２のバッファ層の上に、強誘電体材料からなる強誘電体膜を形成する工程と、
前記強誘電体膜の上に導電膜を形成する工程と、
前記ソース及びドレイン領域の間の領域上に、前記第１のバッファ層から前記導電膜までの積層構造が残るように、該導電膜から該第１のバッファ層までの積層構造をパターニングする工程と
を有する強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタ及びその製造方法に関し、特に半導体基板と強誘電体膜との間に、相互拡散を防止するためのバッファ層が配置された強誘電体キャパシタ及びその製造方法に関する。また、本発明は、半導体基板とゲート電極との間に強誘電体膜を配し、さらに強誘電体膜と半導体基板との間に、相互拡散を防止するためのバッファ層を配した強誘電体メモリ、及びその製造方法に関する。
【背景技術】
【０００２】
ゲート電極と半導体基板との間に強誘電体膜を配した強誘電体ゲートトランジスタ型メモリは、１トランジスタ１キャパシタ型の強誘電体メモリに比べて微細化に適し、さらに非破壊読み出しが可能であるという特徴を有するため、次世代の不揮発性メモリとして注目されている。シリコンからなる半導体基板上に強誘電体膜を形成し、その上にゲート電極を配したＭＦＳ構造の強誘電体メモリにおいては、強誘電体膜を結晶化するための熱処理の際に、強誘電体膜中の金属原子が半導体基板内に拡散し、両者の界面が乱れて良好な特性を得ることが困難であった。
【０００３】
強誘電体膜と半導体基板との間に、拡散を防止するためのバッファ層を配置したＭＦＩＳ構造の強誘電体メモリが提案されている。ＭＦＩＳ構造を採用することにより、強誘電体膜中の金属原子の、半導体基板中への拡散を防止することができる。素子特性を劣化させないために、このバッファ層には、厚さ方向に流れるリーク電流を低減させ、誘電率が高く、かつ高温での安定性の高い絶縁材料を用いることが好ましい。これらの特徴を満たす材料として、ＨｆＯ２等のいわゆる高誘電率（ｈｉｇｈ−ｋ）材料が挙げられる。
【０００４】
下記の特許文献１に、強誘電体膜と半導体基板との間に、ＺｒＯ２、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ２、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタン、Ｔａ２Ｏ５等からなる絶縁膜を配した強誘電体メモリが開示されている。
【０００５】
下記の特許文献２に、さらに、ＨｆＯ２等からなるバッファ層と半導体基板との間に、熱酸化シリコン膜を配置した強誘電体メモリが開示されている。この熱酸化シリコン膜は、半導体基板表面及びその近傍の界面順位や捕獲順位を、トランジスタの動作上支障のない程度まで低減させる。
【０００６】
下記の特許文献３〜６に、強誘電体メモリではなく通常のＭＯＳトランジスタのゲート絶縁膜に高誘電体材料を用いる技術が開示されている。特許文献３に開示された素子のゲート絶縁膜は、ＨｆＳｉＯ２膜、ＨｆＯ膜、及びＨｆＳｉＯ２膜が積層された３層構造を有する。特許文献４に開示された素子のゲート絶縁膜は、ハフニウムを含む酸窒化シリコンからなる下部バリア膜、ＨｆＯ２からなる高誘電率膜、及び窒素を含むシリコン含有ハフニウムオキサイドからなる上部バリア膜が積層された３層構造を有する。特許文献５に開示された素子のゲート絶縁膜は、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、ＡｌＳｉＯＮ等からなる第１の膜と、ＨｆＡｌＯＮ、ＨｆＡｌＳｉＯＮ等からなる第２の膜との２層構造を有する。特許文献６に開示された素子のゲート絶縁膜は、ＳｉＯ２等からなる下層誘電体膜とＨｆＯ２からなる金属酸化物膜との２層構造を有する。
【０００７】
【特許文献１】特開２００２−３５３４２０号公報
【特許文献２】特開平８−１８１２８９号公報
【特許文献３】特開２００２−１３４７３９号公報
【特許文献４】特開２００３−８０１１号公報
【特許文献５】特開２００４−３４２７７５号公報
【特許文献６】特開２００５−５５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＨｆＯ２は、強誘電体膜を結晶化させるための熱処理温度で結晶化することが知られている。強誘電体膜と半導体基板との間に配置されたＨｆＯ２等のバッファ膜が結晶化すると、リーク電流が増加し、素子特性が劣化してしまう。ＨｆＯ２等の高誘電率膜にＳｉＯ２膜を積層することにより、リーク電流の低減を図ることができる、ところが、ＳｉＯ２の誘電率が強誘電体膜の誘電率に比べて低いため、ゲート電圧を印加したときに強誘電体膜に印加される電圧の割合が低下する。強誘電体膜に印加される電圧の低下は、素子特性の低下につながる。
【０００９】
本発明の目的は、強誘電体膜と半導体基板との間にバッファ層を配置してもリーク電流が増加しない強誘電体キャパシタ、強誘電体メモリ、及びそれらの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一観点によると、半導体基板の表面上に形成された非晶質の絶縁材料からなる第１のバッファ層と、前記第１のバッファ層の上に形成された結晶性の絶縁材料からなる第２のバッファ層と、前記第２のバッファ層の上に形成された強誘電体材料からなる強誘電体膜と、前記強誘電体膜の上に形成された電極とを有する強誘電体キャパシタが提供される。
【００１１】
本発明の他の観点によると、半導体基板の表層部に、相互に間隔を隔てて配置されたソース及びドレイン領域と、前記ソース及びドレイン領域の間の領域上に形成された非晶質の絶縁材料からなる第１のバッファ層と、前記第１のバッファ層の上に形成された結晶性の絶縁材料からなる第２のバッファ層と、前記第２のバッファ層の上に形成された強誘電体材料からなる強誘電体膜と、前記強誘電体膜の上に形成されたゲート電極とを有する強誘電体メモリが提供される。
【００１２】
本発明のさらに他の観点によると、半導体基板の表面上に、第１の絶縁材料からなる第１のバッファ層を形成する工程と、前記第１のバッファ層の上に、前記第１の絶縁材料よりも結晶化しやすい第２の絶縁材料からなる第２のバッファ層を形成する工程と、前記第２のバッファ層は結晶化するが、前記第１のバッファ層は結晶化しない条件で熱処理を行う工程と、前記第２のバッファ層の上に、強誘電体材料からなる強誘電体膜を形成する工程と、前記強誘電体膜の上に電極を形成する工程とを有する強誘電体キャパシタの製造方法が提供される。
【００１３】
本発明のさらに他の観点によると、半導体基板の表層部に、相互に間隔を隔てて配置されたソース及びドレイン領域を形成する工程と、前記半導体基板の表面上に、第１の絶縁材料からなる第１のバッファ層を形成する工程と、前記第１のバッファ層の上に、前記第１の絶縁材料よりも結晶化しやすい第２の絶縁材料からなる第２のバッファ層を形成する工程と、前記第２のバッファ層は結晶化するが、前記第１のバッファ層は結晶化しない条件で熱処理を行う工程と、前記第２のバッファ層の上に、強誘電体材料からなる強誘電体膜を形成する工程と、前記強誘電体膜の上に導電膜を形成する工程と、前記ソース及びドレイン領域の間の領域上に、前記第１のバッファ層から前記導電膜までの積層構造が残るように、該導電膜から該第１のバッファ層までの積層構造をパターニングする工程とを有する強誘電体メモリの製造方法が提供される。
【発明の効果】
【００１４】
第１のバッファ層を非晶質にすることにより、強誘電体膜と半導体基板との間のリーク電流を抑制することができる。結晶性の第２のバッファ層の上に強誘電体膜を形成することにより、強誘電体膜の結晶性を高めることができる。
【発明を実施するための最良の形態】
【００１５】
図１（Ａ）〜図１（Ｇ）を参照して、実施例による強誘電体メモリの製造方法について説明する。
図１（Ａ）に示すように、シリコンからなる半導体基板１の表層部に、シリコン局所酸化（ＬＯＣＯＳ）またはシャロートレンチアイソレーション（ＳＴＩ）等により素子分離絶縁膜２を形成する。素子分離絶縁膜２で囲まれた活性領域内の表層部に、相互にある間隔を隔ててソース領域３Ｓ及びドレイン領域３Ｄを形成する。ソース領域３Ｓとドレイン領域３Ｄとの間に、チャネル領域４が画定される。
【００１６】
半導体基板１の上に、ＳｉＮを含有するＨｆＯ２からなる非晶質の第１のバッファ層１０を形成する。第１のバッファ層１０は、電子ビーム蒸着、スパッタリング、及び有機金属化学気相成長（ＭＯＣＶＤ）等により形成することができる。
【００１７】
電子ビーム蒸着により成膜する場合には、ＨｆＯ２とＳｉＮとを例えば重量比で８：２の割合で混ぜたペレットを用いる。成膜時のチャンバ内の圧力は、２．７×１０−７Ｐａ（２×１０−９Ｔｏｒｒ）以下にする。
【００１８】
スパッタリングにより成膜する場合には、オフアクシススパッタ法を採用する。オフアクシススパッタ法を採用することにより、ＨｆとＮとの結合を形成することができる。例えば、ＨｆＳｉＯＮターゲットを用いてＡｒ雰囲気中で、またはＨｆＳｉＮターゲットを用いてＡｒとＯ２との混合雰囲気中でスパッタリングを行えばよい。または、ＨｆターゲットとＳｉターゲットとを用い、ＡｒとＮ２との混合雰囲気中でスパッタリングを行い、その後、酸素雰囲気中で熱処理を行ってもよい。その他、Ｈｆ、ＨｆＯ、及びＨｆＮから選択される少なくとも１種のターゲットと、Ｓｉ、ＳｉＯ及びＳｉＮから選択される少なくとも１種のターゲットとを組み合わせて用い、所定の雰囲気中でスパッタリングを行ってもよい。
【００１９】
ＭＯＣＶＤにより成膜する場合には、成膜原料としてテトラエチルオルソシリケート（Ｓｉ（ＯＣ２Ｈ５）４）とハフニウムテトラターシャリブトキシド（Ｈｆ（ＯＣ（ＣＨ３）３）４）とＯ２とを用いる。テトラエチルオルソシリケート及びハフニウムテトラターシャリブトキシドは、窒素ガスでバブリングすることによりチャンバ内に供給される。成膜時の圧力は１３３Ｐａ（１Ｔｏｒｒ）とし、基板温度は６００℃とする。成膜後、ＮＨ３雰囲気中において８００℃で熱処理を行うことにより、成膜された膜中に窒素原子を導入する。
【００２０】
図１（Ｂ）に示すように、第１のバッファ層１０の上に、ＨｆＯ２からなる第２のバッファ層１１を形成する。第２のバッファ層１１は、電子ビーム蒸着またはＭＯＣＶＤにより形成することができる。
【００２１】
電子ビーム蒸着により成膜する場合には、ＨｆＯ２のペレットを用いる。成膜時のチャンバ内の圧力は、２．７×１０−７Ｐａ（２×１０−９Ｔｏｒｒ）以下にする。
ＭＯＣＶＤにより成膜する場合には、Ｈｆの原料として、ハフニウムテトラターシャリブｔキシド、テトラキスジメチルアミノハフニウム（Ｈｆ（Ｎ（ＣＨ３）２）４）、テトラキスジエチルアミノハフニウム（Ｈｆ（Ｎ（Ｃ２Ｈ５）２）４）、テトラキスメチルエチルアミノハフニウム（Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４）等を用い、Ｏの原料として酸素ガスを用いる。
【００２２】
第１のバッファ層１０と第２のバッファ層１１との、酸化シリコンでの換算膜厚を、約４ｎｍとする。すなわち、この２層を誘電体膜とするキャパシタは、厚さ４ｎｍの酸化シリコン膜を誘電体膜とするキャパシタと同一の特性を示す。なお、第１のバッファ層１０と第２のバッファ層１１との膜厚比は、例えば１：１である。
【００２３】
第２のバッファ層１１を形成した後、ＨｆＯ２からなる第２のバッファ層１１が結晶化し、ＨｆＯ２−ＳｉＮからなる第１のバッファ層１０は結晶化しない条件で熱処理を行う。一例として、Ｏ２雰囲気中において８００℃で１分間の熱処理を行う。
【００２４】
図１（Ｃ）に示すように、第２のバッファ層１１の上に、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）からなる強誘電体膜１２を形成する。例えば、Ｓｒ／Ｂｉ／Ｔａ＝０．８／２．２／２のＳＢＴ前駆体溶液をスピンコート法により塗布し、２４０℃で乾燥させる。その後、酸素雰囲気中において、７５０℃で１分間の熱処理を行い結晶化させる。前駆体溶液の塗布、乾燥、及び熱処理を繰り返し、厚さ４００ｎｍの強誘電体膜１２を得る。強誘電体膜１２を結晶化させるための熱処理条件では、第１のバッファ層１０は結晶化されず、非晶質のままである。
【００２５】
強誘電体膜１２の上に、厚さ５０ｎｍの白金（Ｐｔ）膜１３を電子ビーム蒸着により形成する。Ｐｔ膜１３の表面の、チャネル領域４に対応する領域を、レジストパターン２０で覆う。レジストパターン２０をマスクとして、Ｐｔ膜１３から第１のバッファ層１０までの積層をエッチングする。この積層のエッチング方法として、例えば、ＡｒとＣｌ２との混合ガスを用いた反応性イオンエッチング（ＲＩＥ）を採用することができる。エッチング後、レジストパターン２０を除去する。
【００２６】
図１（Ｄ）に示すように、チャネル領域４の上に、第１のバッファ層１０、第２のバッファ層１１、強誘電体膜１２、及びＰｔからなるゲート電極１３がこの順番に積層されたゲート構造２１が残る。この後、エッチングにより生じたダメージを回復するために、酸素雰囲気中で、７５０℃、１５分間の条件で回復アニールを行う。
【００２７】
図１（Ｅ）に示すように、ゲート構造２１及び基板の表面を、Ａｌ２Ｏ３からなる厚さ１０ｎｍの保護膜２２で覆う。保護膜２２は、例えばスパッタリングにより形成することができる。さらにその上に、ＳｉＯ２からなる層間絶縁膜２３を、ＣＶＤにより形成する。
【００２８】
図１（Ｆ）に示すように、ソース領域３Ｓ、ゲート電極１３、及びドレイン領域３Ｄの上面の一部を露出させるビアホールを形成する。ビアホールの内面及び層間絶縁膜２３の上面を、ＴｉＮからなるバリア層で覆う。ビアホール内に充填されるように、基板上にアルミニウム（Ａｌ）膜３２を堆積させる。
【００２９】
図１（Ｇ）に示すように、Ａｌ膜３２とバリア層３１とをパターニングすることにより、配線３２Ａ、３２Ｂ及び３２Ｃを形成する。配線３２Ａ、３２Ｂ及び３２Ｃは、それぞれソース領域３Ｓ、ゲート電極１３、及びドレイン領域３Ｄに接続される。
【００３０】
上記実施例による方法では、第１のバッファ層１０が結晶化されることなく、非晶質状態に保たれている。このため、強誘電体膜１２と第２のバッファ層１１との界面と、チャネル領域４との間のリーク電極の増加が抑制され、強誘電体メモリの保持特性の劣化を防止することができる。また、強誘電体膜１２が接する第２のバッファ層１１は、結晶化されている。このため、強誘電体膜１２の結晶性を高めることができる。
【００３１】
第１のバッファ層１０が非晶質であることは、例えば、Ｘ線回折パターンにピークが現れないことにより確認することができる。第２のバッファ層１１が結晶性を有することは、例えば、Ｘ線回折パターンに種々の結晶面に対応するピークが現れることにより確認することができる。
【００３２】
上記実施例では、第１のバッファ層１０を、ＨｆＯ２にＳｉＮを添加した高誘電体材料で形成し、第２のバッファ層１１をＨｆＯ２で形成したが、第１のバッファ層１０を、第２のバッファ層１１及び強誘電体膜１２よりも結晶化しにくいその他の絶縁材料で形成してもよい。第２のバッファ層１１及び強誘電体膜１２を結晶化させるための熱処理を、第１のバッファ層１０が結晶化しない条件で行うことにより、第１のバッファ層１０を非晶質状態に維持することができる。
【００３３】
上記実施例では、第１のバッファ層１０を、ＨｆＯ２とＳｉＮとを８：２の組成比で混合したペレットを用いて形成した。この混合比は、第２のバッファ層１１及び強誘電体膜１２を結晶化させるためのアニール条件でも結晶化しないように設定する必要がある。この要請を満たすために、例えば、ＨｆＯ２とＳｉＮとの組成比を、バッファ層の誘電率を大きく保持し、かつ結晶化しないように、８：２〜６：４の範囲から選択することが好ましい。
【００３４】
上記実施例では、ＨｆＯ２にＳｉＮを添加することにより結晶化しにくくしたが、ＳｉＮに代えてＡｌ２Ｏ３を添加してもよい。この場合、第１のバッファ層１０の組成を、ＨｆｘＡｌ１−ｘＯ（０＜ｘ＜０．３）とすることが好ましい。以下、ＨｆＯ２にＡｌ２Ｏ３を添加した高誘電体膜の形成方法について説明する。
【００３５】
Ｈｆの原料として、ハフニウムテトラターシャリブトキシドを用い、Ａｌの原料としてトリターシャリブチルアルミニウム（Ａｌ（ｔＣ４Ｈ９）３）を用い、Ｏの原料としてＯ２ガスを用いたＭＯＣＶＤにより形成することができる。ハフニウムテトラターシャリブトキシドとトリターシャリブチルアルミニウムは、Ｎ２ガスでバブリングしてチャンバ内に供給する。成膜時のチャンバ内の圧力は１０〜１００Ｐａとし、基板温度は４００〜６００℃とする。
【００３６】
また、上記実施例では、第２のバッファ層１１をＨｆＯ２で形成したが、その他の高誘電率材料、例えばＺｒＯ２等で形成してもよい。この場合には、第１のバッファ層１０を、ＺｒＯ２にＳｉＮまたはＡｌ２Ｏ３を添加した高誘電率材料で形成することが好ましい。
【００３７】
次に、ＳＢＴからなる強誘電体膜１２の好ましい純度について説明する。ＳＢＴ薄膜をゾルゲル法で形成するための３種類の前駆体溶液Ａ、Ｂ、及びＣを準備した。前駆体溶液Ｃは、単に前駆体溶液Ｂの純度を高めたものである。（１００）面が表出したｐ型シリコン基板の上にＨｆＯ２膜を形成した基板を準備した。３種類の前駆体溶液Ａ、Ｂ、及びＣを用いて、基板上にＳＢＴ膜を形成し、評価用試料Ａ、Ｂ、及びＢを作製した。成膜手順は下記の通りである。
【００３８】
まず、回転数３５００ｒｐｍ、塗布時間２０秒の条件で、基板上に前駆体溶液を塗布する。大気中で、２４０℃、３分間の熱処理を行い、塗布された膜を乾燥させる。次に、酸素雰囲気中で、７５０℃、１分間のプレアニーリングを行う。ここまでの手順を８回繰り返し、厚さ３００ｎｍのＳＢＴ膜を形成する。
【００３９】
酸素雰囲気中で、７５０℃、１５分間の結晶化アニールを行う。結晶化したＳＢＴ膜の上に、電子ビーム蒸着によりＰｔ電極を形成する。酸素雰囲気中で、７５０℃、１５分間の回復アニールを行う。基板の裏面上に、真空蒸着によりＡｇ電極を形成する。窒素雰囲気中で、４５０℃、５分間のシンタリングを行う。以上の手順により、ＳＢＴ膜を用いた強誘電体キャパシタが形成される。
【００４０】
図２（Ａ）に、評価用試料Ａ〜ＣのＣＶ特性を示す。横軸はバイアス電圧を単位「Ｖ」で表し、縦軸は正規化キャパシタンスを表す。周波数１ＭＨｚ、電圧２０ｍＶの交流電圧を印加して、キャパシタンスの測定を行った。試料Ａ及びＣはヒステリシス特性を示しているが、試料Ｂは、ほとんどヒステリシス特性を示していないことがわかる。
【００４１】
図２（Ｂ）に、容量保持特性を示す。横軸は、分極させた時点からの経過時間を単位「秒」で表し、縦軸は正規化キャパシタンスを表す。評価用試料に、電圧が＋５Ｖ及び−５Ｖ、パルス幅が１００ｍｓのパルス電圧を印加して書き込み（分極処理）を行った。読み出し時には、＋１．５Ｖのバイアス電圧を印加し、１ＭＨｚ、２０ｍＶの交流電圧でキャパシタンスの測定を行った。試料Ａ及びＣでは、比較的大きな容量差が得られているが、試料Ｂでは、容量差が小さいことがわかる。
【００４２】
同じＳＢＴでも、異なる前駆体溶液を用いると、上述のように、素子特性に大きな差が現れた。以下、このような差が現れた原因について考察する。
図３に、試料Ａ及びＢのＸ線回折パターンを示す。すべてのピークは、Ｐｔ、Ｓｉ、及びペロブスカイト構造のＳＢＴに起因するものであると同定できた。ＳＢＴからの回折パターンから、ＳＢＴ膜は、ｃ軸配向が若干強いランダム配向であることがわかる。資料Ａ及びＢの間に有意な差は見られなかった。
【００４３】
図４に、二次イオン質量分析装置を用いて、試料Ａ〜ＣのＳＢＴ膜中の元素分析を行った結果を示す。二次イオン強度は、試料Ｂの測定結果により規格化したものである。図４に示した測定結果から、試料Ｂと、試料Ａ及びＣとを比較すると、Ｂａ元素の含有量に顕著な差があることがわかる。試料ＢのＳＢＴ膜に含まれるＢａが、素子特性を劣化させている原因であると考えられる。
【００４４】
図５（Ａ）及び図５（Ｂ）に、それぞれ試料Ａ及びＢの深さ方向に関する元素分布を示す。横軸は、スパッタリング時間を単位「秒」で表し、縦軸は二次イオン強度を対数目盛で表す。スパッタリング時間が深さに対応する。試料Ａにおいては、スパッタリング時間が約６００秒の位置が、ＳＢＴ膜とシリコン基板との界面に相当し、試料Ｂにおいては、スパッタリング時間が約７００秒の位置が、ＳＢＴ膜とシリコン基板との界面に相当する。試料Ｂは、試料Ａに比べて、界面における元素分布の傾きが緩やかである。界面における元素分布の傾きが緩やかであるということは、ＨｆＯ２からなるバッファ層が破壊されていることを示唆している。ＳＢＴ膜に含有されるＢａが、界面の急峻性劣化の要因になっていると考えられる。
【００４５】
図６に、試料Ａ〜ＣのＳＢＴ膜を硝酸及びフッ酸により溶解させ、炎光分析を行った結果を示す。試料ＢのＢａ含有量が、他の試料に比べて著しく多いことがわかる。
図７に、Ｎａ及びＢａの含有量と、メモリウィンドウとの関係を示す。Ｂａ含有量の多い試料Ｂのメモリウィンドウが、他の試料に比べて著しく小さいことがわかる。
【００４６】
以上の考察から、ＳＢＴ膜に含まれるＢａが、素子特性を劣化させていると考えられる。試料ＣのＣＶ特性は、比較的大きなヒステリシスを示していることから、ＳＢＴ膜中のＢａ濃度を０．５ｗｔｐｐｍ以下にすることが好ましいと考えられる。
【００４７】
強誘電体膜として、Ｂａと同族のＳｒを含む強誘電体材料を用いる場合にも、同様にＢａ濃度を０．５ｗｔｐｐｍ以下にすることが好ましいであろう。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４８】
上記実施例から、以下の付記に示す発明が導出される。
（付記１）
半導体基板の表面上に形成された非晶質の絶縁材料からなる第１のバッファ層と、
前記第１のバッファ層の上に形成された結晶性の絶縁材料からなる第２のバッファ層と、
前記第２のバッファ層の上に形成された強誘電体材料からなる強誘電体膜と、
前記強誘電体膜の上に形成された電極と
を有する強誘電体キャパシタ。
【００４９】
（付記２）
前記第１のバッファ層が、ＨｆＯ２またはＺｒＯ２に、ＳｉＮまたはＡｌ２Ｏ３が添加された絶縁材料で形成されている付記１に記載の強誘電体キャパシタ。
【００５０】
（付記３）
前記第２のバッファ層が、ＨｆＯ２またはＺｒＯ２で形成されている付記１または２に記載の強誘電体キャパシタ。
【００５１】
（付記４）
前記強誘電体膜が構成元素としてＳｒを含む酸化物強誘電体材料で形成され、不純物としてのＢａの濃度が０．５ｗｔｐｐｍ以下である付記１〜３のいずれかに記載の強誘電体キャパシタ。
【００５２】
（付記５）
半導体基板の表層部に、相互に間隔を隔てて配置されたソース及びドレイン領域と、
前記ソース及びドレイン領域の間の領域上に形成された非晶質の絶縁材料からなる第１のバッファ層と、
前記第１のバッファ層の上に形成された結晶性の絶縁材料からなる第２のバッファ層と、
前記第２のバッファ層の上に形成された強誘電体材料からなる強誘電体膜と、
前記強誘電体膜の上に形成されたゲート電極と
を有する強誘電体メモリ。
【００５３】
（付記６）
前記第１のバッファ層が、ＨｆＯ２またはＺｒＯ２に、ＳｉＮまたはＡｌ２Ｏ３が添加された絶縁材料で形成されている付記５に記載の強誘電体メモリ。
【００５４】
（付記７）
前記第２のバッファ層が、ＨｆＯ２またはＺｒＯ２で形成されている付記５または６に記載の強誘電体メモリ。
【００５５】
（付記８）
前記強誘電体膜が構成元素としてＳｒを含む酸化物強誘電体材料で形成され、不純物としてのＢａの濃度が０．５ｗｔｐｐｍ以下である付記５〜７のいずれかに記載の強誘電体メモリ。
【００５６】
（付記９）
半導体基板の表面上に、第１の絶縁材料からなる第１のバッファ層を形成する工程と、
前記第１のバッファ層の上に、前記第１の絶縁材料よりも結晶化しやすい第２の絶縁材料からなる第２のバッファ層を形成する工程と、
前記第２のバッファ層は結晶化するが、前記第１のバッファ層は結晶化しない条件で熱処理を行う工程と、
前記第２のバッファ層の上に、強誘電体材料からなる強誘電体膜を形成する工程と、
前記強誘電体膜の上に電極を形成する工程と
を有する強誘電体キャパシタの製造方法。
【００５７】
（付記１０）
前記第１の絶縁材料が、ＨｆＯ２またはＺｒＯ２に、ＳｉＮまたはＡｌ２Ｏ３が添加された材料である付記９に記載の強誘電体キャパシタの製造方法。
【００５８】
（付記１１）
前記第２の絶縁材料が、ＨｆＯ２またはＺｒＯ２である付記９または１０に記載の強誘電体キャパシタの製造方法。
【００５９】
（付記１２）
前記強誘電体膜を形成する工程が、該強誘電体膜は結晶化するが、前記第１のバッファ層は結晶化しない条件で熱処理を行う工程を含む付記９〜１１のいずれかに記載の強誘電体キャパシタの製造方法。
【００６０】
（付記１３）
半導体基板の表層部に、相互に間隔を隔てて配置されたソース及びドレイン領域を形成する工程と、
前記半導体基板の表面上に、第１の絶縁材料からなる第１のバッファ層を形成する工程と、
前記第１のバッファ層の上に、前記第１の絶縁材料よりも結晶化しやすい第２の絶縁材料からなる第２のバッファ層を形成する工程と、
前記第２のバッファ層は結晶化するが、前記第１のバッファ層は結晶化しない条件で熱処理を行う工程と、
前記第２のバッファ層の上に、強誘電体材料からなる強誘電体膜を形成する工程と、
前記強誘電体膜の上に導電膜を形成する工程と、
前記ソース及びドレイン領域の間の領域上に、前記第１のバッファ層から前記導電膜までの積層構造が残るように、該導電膜から該第１のバッファ層までの積層構造をパターニングする工程と
を有する強誘電体メモリの製造方法。
【００６１】
（付記１４）
前記第１の絶縁材料が、ＨｆＯ２またはＺｒＯ２に、ＳｉＮまたはＡｌ２Ｏ３が添加された材料である付記１３に記載の強誘電体メモリの製造方法。
【００６２】
（付記１５）
前記第２の絶縁材料が、ＨｆＯ２またはＺｒＯ２である付記１３または１４に記載の強誘電体メモリの製造方法。
【００６３】
（付記１６）
前記強誘電体膜を形成する工程が、該強誘電体膜は結晶化するが、前記第１のバッファ層は結晶化しない条件で熱処理を行う工程を含む付記１３〜１５のいずれかに記載の強誘電体メモリの製造方法。
【図面の簡単な説明】
【００６４】
【図１（Ａ）】実施例による強誘電体メモリの製造方法を説明するための製造途中における素子の断面図（その１）である。
【図１（Ｂ）】実施例による強誘電体メモリの製造方法を説明するための製造途中における素子の断面図（その２）である。
【図１（Ｃ）】実施例による強誘電体メモリの製造方法を説明するための製造途中における素子の断面図（その３）である。
【図１（Ｄ）】実施例による強誘電体メモリの製造方法を説明するための製造途中における素子の断面図（その４）である。
【図１（Ｅ）】実施例による強誘電体メモリの製造方法を説明するための製造途中における素子の断面図（その５）である。
【図１（Ｆ）】実施例による強誘電体メモリの製造方法を説明するための製造途中における素子の断面図（その６）である。
【図１（Ｇ）】実施例による強誘電体メモリの断面図である。
【図２】（Ａ）は、評価用試料Ａ〜ＣのＣＶ特性を示すグラフであり、（Ｂ）は、容量保持特性を示すグラフである。
【図３】試料Ａ及びＢのＸ線回折パターンを示すグラフである。
【図４】試料Ａ〜ＣのＳＢＴ膜の二次イオン質量分析結果を示す図表である。
【図５】（Ａ）及び（Ｂ）は、それぞれ試料Ａ及びＢの、二次イオン質量分析結果を示すグラフである。
【図６】試料Ａ〜Ｃの炎光分析結果を示す図表である。
【図７】試料Ａ〜Ｃの不純物濃度とメモリウィンドウとの関係を示す図表である。
【符号の説明】
【００６５】
１  半導体基板
２  素子分離絶縁膜
３Ｓ、３Ｄ  ソース及びドレイン領域
４  チャネル領域
１０  第１のバッファ層
１１  第２のバッファ層
１２  強誘電体膜
１３  白金膜（ゲート電極）
２０  レジストパターン
２１  ゲート構造
２２  保護膜
２３  層間絶縁膜
３１  バリア層
３２  Ａｌ膜
３２Ａ〜３２Ｃ  配線
【図１（Ａ）】
2007115733.tif 000003
【図１（Ｂ）】
2007115733.tif 000004
【図１（Ｃ）】
2007115733.tif 000005
【図１（Ｄ）】
2007115733.tif 000006
【図１（Ｅ）】
2007115733.tif 000007
【図１（Ｆ）】
2007115733.tif 000008
【図１（Ｇ）】
2007115733.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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