(57)【要約】【課題】メモリセルを３次元に積層した新規な構造を有し、チップ面積を縮小することのできる不揮発性半導体記憶装置を提供すること。【解決手段】本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、２次元的に広がる第１乃至第ｎの導電体層であることを特徴している。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、
前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、２次元的に広がる第１乃至第ｎの導電体層であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記２次元的に広がる第１乃至第ｎの導電体層は、それぞれ、板状の導電体層であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリストリングスは、前記柱状半導体に垂直な面内にマトリクス状に配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記２次元的に広がる第１乃至第ｎの導電体層は、それぞれ、絶縁体を介して積層されており、前記前記２次元的に広がる第１乃至第ｎの導電体層内に前記複数のメモリストリングスがアレイ状に配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積層は、絶縁膜であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の絶縁膜は、酸化珪素膜であり、前記電荷蓄積層は、窒化珪素膜であり、且つ前記第２の絶縁膜は、酸化珪素膜であることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記柱状半導体は、円柱又は角柱であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記柱状の半導体は、半導体基板に垂直に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリストリングスの前記第１乃至第ｎの電極を形成する導電体層は、端部において階段状に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１０】
前記電荷蓄積層は、前記柱状半導体と前記メモリストリングスの前記第１乃至第ｎの電極との間に局在することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１１】
前記電荷蓄積層は、導電体であることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリストリングスは、前記メモリストリングスの一端に接続された第１のトランジスタと、前記メモリストリングスの他端に接続された第２のトランジスタとを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１のトランジスタのゲート電極同士は、同一導電層によって形成されていることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１のトランジスタのソースが接続されている前記半導体基板の拡散層の部分は、ｎ−型であり、且つｎ＋拡散層に直接接続されていることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１のトランジスタのソースが接続されている前記半導体基板の拡散層の部分は、ｐ−型であり、且つｐ＋拡散層に直接接続されていることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１６】
前記メモリストリングスのソースは、素子分離層が形成されていないことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項１７】
前記メモリストリングスのソースは、別の前記メモリストリングスのソースと素子分離層により電気的に絶縁されていることを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
【請求項１８】
前記柱状半導体は、ｎ−型半導体であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１９】
前記複数のメモリセルは、ディプレション型のトランジスタであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項２０】
更に、前記半導体基板の前記拡散層の上に絶縁膜を介してポリシリコンを備え、前記柱状半導体は、前記ポリシリコンと前記半導体基板上の前記ｎ＋拡散層の両方と接続していることを特徴とする請求項１４に記載の不揮発性半導体記憶装置。
【請求項２１】
前記電荷蓄積層は、ナノ結晶を含む膜を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置
【請求項２２】
前記メモリストリングスは、前記柱状半導体の中心軸に対して概略対称形状を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項２３】
前記メモリストリングスの前記第１乃至第ｎの電極は、それぞれ、ワード線であり、前記メモリストリングスの前記第１乃至第ｎの電極は、それぞれ、同一のワード線駆動回路によって駆動されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項２４】
前記複数のメモリストリングスのドレインに接続されたビット線は、それぞれ、同一のセンスアンプに接続されていることを特徴とする請求項２３に記載の不揮発性半導体記憶装置。
【請求項２５】
前記メモリストリングスの前記第１乃至第ｎの電極のそれぞれの間には、第４の絶縁膜が形成されており、
前記メモリストリングスの前記第１乃至第ｎの電極及び前記第４の絶縁膜の端部は、階段状に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項２６】
前記メモリストリングスの前記第１乃至第ｎの電極のそれぞれの間には、第４の絶縁膜が形成されており、
前記メモリストリングスの前記第１乃至第ｎの電極及び前記第４の絶縁膜の端部は、階段状に形成されている端部と階段状に形成されていない端部とを含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項２７】
半導体基板上に導電性不純物の拡散領域を形成し、
前記半導体基板上に第１の絶縁膜と導電体とを交互に複数形成し、
前記複数の第１の絶縁膜と前記導電体とに複数のホールを形成し、
前記ホールの表面に第２の絶縁膜を形成し、
前記ホールの底部にある前記第２の絶縁膜をエッチングし、
前記ホールに柱状半導体を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２８】
前記複数の導電体によって第１乃至第ｎの電極が形成され、
前記柱状半導体、並びに交互に形成された複数の前記第２の絶縁膜及び前記第１乃至第ｎの電極によって、電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリストリングスを形成することを特徴とする請求項２７に記載の不揮発性半導体記憶装置の製造方法。
【請求項２９】
前記複数のメモリストリングスは、前記柱状半導体に垂直な面内にマトリクス状に配置されていることを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項３０】
前記複数の導電体は、それぞれ、２次元的に広がっており、前記複数の導電体層に前記複数のメモリストリングスがアレイ状に配置されていることを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項３１】
前記第２の絶縁膜は、電荷蓄積層を含むことを特徴とする請求項２７に記載の不揮発性半導体記憶装置の製造方法。
【請求項３２】
前記第２の絶縁膜は、酸化珪素膜、窒化珪素膜及び酸化珪素膜が順に積層されてなることを特徴とする請求項２７に記載の不揮発性半導体記憶装置の製造方法。
【請求項３３】
前記柱状半導体は、円柱又は角柱であることを特徴とする請求項２７に記載の不揮発性半導体記憶装置の製造方法。
【請求項３４】
前記柱状の半導体は、前記半導体基板に垂直に形成されていることを特徴とする請求項２７に記載の不揮発性半導体記憶装置の製造方法。
【請求項３５】
前記メモリストリングスの前記第１乃至第ｎの電極を形成する導電体層は、端部において階段状に形成されていることを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項３６】
前記メモリストリングスは、前記メモリストリングスの一端に接続された第１のトランジスタと、前記メモリストリングスの他端に接続された第２のトランジスタとを含むことを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項３７】
前記第１のトランジスタのゲート電極同士は、同一導電層によって形成されていることを特徴とする請求項３６に記載の不揮発性半導体記憶装置の製造方法。
【請求項３８】
前記第１のトランジスタのソースが接続されている前記半導体基板の拡散層の部分は、ｎ−型であり、且つ前記半導体基板のｎ＋型の拡散層に直接に接続されていることを特徴とする請求項３６に記載の不揮発性半導体記憶装置の製造方法。
【請求項３９】
前記第１のトランジスタのソースが接続されている前記半導体基板の拡散層の部分は、ｎ−型であり、且つ前記半導体基板のｎ＋型の拡散層に直接に接続されていることを特徴とする請求項３６に記載の不揮発性半導体記憶装置の製造方法。
【請求項４０】
前記複数のメモリストリングスのソース間は、素子分離層が形成されていないことを特徴とする請求項３０に記載の不揮発性半導体記憶装置の製造方法。
【請求項４１】
前記メモリストリングスのソースは、別の前記メモリストリングスのソースと素子分離層により電気的に絶縁されていることを特徴とする請求項４０に記載の不揮発性半導体記憶装置の製造方法。
【請求項４２】
前記柱状半導体は、ｎ−型半導体であることを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項４３】
前記複数のメモリセルは、ディプレション型のトランジスタであることを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項４４】
更に、前記半導体基板の前記拡散層の上に絶縁膜を介してポリシリコンを備え、前記柱状半導体は、前記ポリシリコンと前記半導体基板上の前記ｎ＋拡散層の両方と接続していることを特徴とする請求項３９に記載の不揮発性半導体記憶装置の製造方法。
【請求項４５】
前記電荷蓄積層は、ナノ結晶を含む膜を有することを特徴とする請求項３１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４６】
前記メモリストリングスは、前記柱状半導体の中心軸に対して概略対称形状を有することを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項４７】
前記メモリストリングスの前記第１乃至第ｎの電極は、それぞれ、ワード線であり、前記メモリストリングスの前記第１乃至第ｎの電極は、それぞれ、同一のワード線駆動回路によって駆動され、且つ、前記メモリストリングスの前記第１乃至第ｎの電極は、同一のセンスアンプに接続されていることを特徴とする請求項２８に記載の不揮発性半導体記憶装置の製造方法。
【請求項４８】
前記複数のメモリストリングスのドレインに接続されたビット線は、それぞれ、同一のセンスアンプに接続されていることを特徴とする請求項４７に記載の不揮発性半導体記憶装置の製造方法。
【請求項４９】
前記メモリストリングスの前記第１乃至第ｎの電極及び前記第１の絶縁膜の端部を階段状に加工する工程を含むことを特徴とする請求項２８に記載の不揮発性半導体記憶装置。
【請求項５０】
前記メモリストリングスの前記第１乃至第ｎの電極及び第１の絶縁膜を前記半導体基板に対して水平方向に分離する工程を含むことを特徴とする請求項４９に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。
【０００３】
ＮＡＮＤ型フラッシュメモリの高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。
【０００４】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３及び非特許文献１）。
【０００５】
メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とする。メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、従来の半導体記憶装置においては、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。
【０００６】
また、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置においては、積層メモリトランジスタのチャネル（ボディ）部をピラー（柱）状に形成した後に、側壁にゲート電極となるポリシリコンなどを形成するというプロセスを採用している。真上から見た構造は、串刺し団子のような構造となっているため、微細化に伴い、隣接ゲート間のショートなどの問題が発生する可能性が高い。
【０００７】
さらに、非特許文献１に開示されているように、上層ピラー及び側壁ゲートを形成した後、そのピラー及び側壁ゲートをマスクに下層ピラーを形成し、下層ゲートを形成している。よって、下層に行くにしたがってピラー径が異なるため、層毎にトランジスタ特性のバラツキが生じてしまうだけではなく、最下層のピラー径で２次元配置時のピッチが確定されるため、上から見たセル面積は大きくなってしまう。また、２次元状に配置された隣接ピラー同士は完全に分離されており、各層のワード線を接続するプロセスが別途必要になるため、プロセスが煩雑なものとなる。
【０００８】
従来の積層型の不揮発性半導体記憶装置は、階層毎に少なくともワード線が独立で存在しているため、必要なワード線ドライバの数が多くなり、チップ面積が大きくなっていた。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５,５９９,７２４号
【特許文献２】米国特許第５,７０７,８８５号
【非特許文献１】Ｍａｓｕｏｋａ  ｅｔ  ａｌ．，    “Ｎｏｖｅｌ  Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  ａ  Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ  （Ｓ−ＳＧＴ）  Ｓｔｒｕｃｔｕｒｅｄ  Ｃｅｌｌ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，  ＶＯＬ．  ５０，  ＮＯ４，  ｐｐ９４５−９５１，  Ａｐｒｉｌ  ２００３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、メモリセルを３次元に積層した新規な構造を有し、チップ面積を縮小することができ、安価で歩留まりの高い不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一実施態様によれば、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、２次元的に広がる第１乃至第ｎの導電体層であることを特徴とする不揮発性半導体記憶装置が提供される。
【００１１】
また、本発明の一実施態様によれば、半導体基板上に導電性不純物の拡散領域を形成し、前記半導体基板上に第１の絶縁膜と導電体とを交互に複数形成し、前記複数の第１の絶縁膜と前記導電体とに複数のホールを形成し、前記ホールの表面に第２の絶縁膜を形成し、前記ホールの底部にある前記第２の絶縁膜をエッチングし、前記ホールに柱状半導体を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法によると、ワード線を各層毎に共通の導電体層によって形成することにより、ワード線ドライバの数を減少させることができ、チップ面積の縮小化を実現することができる。
【００１３】
また、本発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法は、メモリトランジスタの積層数に応じた積層膜をあらかじめ堆積しておき、ホールパターンを一括で形成することにより、直列に接続された複数の縦型トランジスタを１ＰＥＰで形成することができる。
【００１４】
また、本発明の一実施形態に係る本発明の不揮発性半導体記憶装置及びその製造方法においては、直列に接続された複数の縦型トランジスタを動作させるためには、その上下に選択ゲートを接続する必要がある。その選択ゲートと直列に接続された複数の縦型トランジスタとの直列構造の形成についても、１又は２のＰＥＰ（メモリトランジスタ形成ホールＰＥＰ）と同時に行うことが可能である。
【００１５】
また、本発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法は、直列に接続された複数の縦型トランジスタのソース側の選択ゲート線ＳＧＳ及び各メモリトランジスタのワード線ＷＬは、動作上、常に各層毎に共通電位とすることが可能である。よって、選択ゲート線ＳＧＳ及びワード線ＷＬには、いずれも層構造を採用することができる。このことにより、ワード線は、ラフＰＥＰによって形成することが可能で、製造プロセスが簡略化され、コスト低減を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の不揮発性半導体記憶装置及びその製造方法の実施形態について説明するが、本願発明は、以下の実施形態に限定されるわけではない。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【００１７】
一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図を図１に示す。本実施形態に係る本発明の不揮発性半導体記憶装置１は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６等を有している。図１に示すように、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線は、ある領域で２次元的に広がっている。各層のワード線は、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１８】
なお、図１に示す本実施形態に係る本発明の不揮発性半導体記憶装置１においては、ソース側選択ゲート線（ＳＧＳ）は板状の平面配線構造を有しており、ドレイン側選択ゲート線（ＳＧＤ）はそれぞれが絶縁分離された配線構造を有している。また、図８７に示すように、本実施形態に係る本発明の不揮発性半導体記憶装置１において、ソース側選択ゲート線（ＳＧＳ）をそれぞれが絶縁分離された配線構造を有するようにし、且つドレイン側選択ゲート線（ＳＧＤ）を板状の平面配線構造を有するようにしてもよい。また、図８８に示すように、本実施形態に係る本発明の不揮発性半導体記憶装置１において、ソース側選択ゲート線（ＳＧＳ）をそれぞれが絶縁分離された配線構造を有するようにし、且つドレイン側選択ゲート線（ＳＧＤ）もそれぞれが絶縁分離された配線構造を有するようにしてもよい。
【００１９】
図２は、本実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。本実施形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図２においては、ｍ＝３、ｎ＝４の例を示している。
【００２０】
各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワードライン（ＷＬ１〜ＷＬ４）はそれぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワードラインＷＬ１に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワードラインＷＬ２に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワードラインＷＬ３に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワードラインＷＬ４に接続されている。本実施形態に係る本発明の不揮発性半導体記憶装置１においては、図１及び図２に示すとおり、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングス１０に概略垂直な平面構造を有している。なお、ソース側選択トランジスタＳＳＴｒｍｎを駆動するソース側選択ゲート線ＳＧＳは、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施形態においては、ソース側選択ゲート線ＳＧＳには、板状の構造を採用している。
【００２１】
各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域に形成されたｎ＋領域の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、段々形状を有する柱状の半導体を含む。
【００２２】
各ワード線ＷＬは、隣り合う柱状半導体の間隔に柱状半導体の径を加えた距離の２倍以上の広がりを有するようにしてもよい。言い換えると、各ワード線ＷＬは、隣り合う前記柱状半導体の中心間距離の２倍以上の広がりを有するのが好ましい。
【００２３】
本実施形態に係る本発明の不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を図３（Ａ）に、またその等価回路図を図３（Ｂ）に示す。本実施形態においては、メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎは、図３に示すようにそれぞれ直列に接続されている。本実施形態の不揮発性半導体記憶装置１の１つのメモリストリングス１０においては、半導体基板上のＰ=型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ+領域１５に柱状の半導体１１が形成されている。また、柱状の半導体１１の周りに形成された絶縁膜１２と、絶縁膜１２の周りに形成された複数の板状の電極１３ａ〜１３ｅが形成されている。この電極１３ｂ〜１３ｅと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを形成する。なお、絶縁膜１２は、電荷蓄積層として機能する絶縁膜（例えば、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）である。例えば、絶縁膜１２が酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜、所謂ＯＮＯ膜である場合、窒化珪素膜に離散分布したＳｉＮトラップに電荷が保持される。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４及び、１３ｆは選択ゲート線ＳＧＤｎ及び、１３ａはＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎのソース／ドレインの一端にはビット線ＢＬｍが接続されており、選択トランジスタＳＳＴｒｍｎのソース／ドレインの一端にはソース線ＳＬ（本実施形態においては、Ｎ＋領域１５）が接続されている。なお、前記電荷蓄積層は、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの柱状半導体層１１の周りに形成するように（柱状の半導体層１１と電極１３ｂ〜１３ｅとの間に局在するように）してもよい。
【００２４】
なお、この電荷蓄積層に導電体によって形成したフローティングゲートを採用してもよい。このときは、導電体は柱状半導体と各ワード線の間にのみ形成される。
【００２５】
また、電極１３ａ及び１３ｆと柱状の半導体１１との間には、ゲート絶縁膜として機能する絶縁膜１４が形成される。
【００２６】
なお、本実施形態においては、メモリストリングス１０は４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを有しているが、１つのメモリストリングスにあるメモリトランジスタの数はこれに限定されるわけではなく、メモリ容量に応じて任意の数に適宜変更することが可能である。
【００２７】
本発明の本実施形態メモリストリングスは、柱状半導体の中心軸に対して概略対称形状を有することになる。
【００２８】
図４には、本実施形態における一つのメモリトランジスタＭＴｒ（例えば、ＭＴｒ４ｍｎ）の断面構造を示す図である。なお、他のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ３ｍｎについてもメモリトランジスタＭＴｒ４ｍｎと同様の構成である。メモリトランジスタＭＴｒ４ｍｎは、絶縁体１２を介して柱状の半導体１１を取り囲む導電体層１３ｅが制御ゲート電極として機能する。メモリトランジスタＭＴｒ４のソース２０及びドレイン２１は、柱状の半導体１１に形成される。ただし、メモリトランジスタＭＴｒｌｍｎ並びに選択ゲートトランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎがディプレッション型のトランジスタ構造を有する場合は、半導体１１部分に明確なソース／ドレイン拡散層を持たないようにする場合もある。また、柱状の半導体１１のうち、おおむね導電体層１３eで囲まれた領域をＰ型半導体にし、おおむね導電体層１３ｅで囲まれていない領域をＮ型半導体にしたいわゆるエンハンスメント型トランジスタにしてもよい。
【００２９】
図３及び図４においては、１つのメモリストリングス１０について説明したが、本実施形態に係る不揮発性半導体記憶装置１においては、全てのメモリストリングスが同様の構成を有している。
【００３０】
（動作）
まず、本実施形態に係る一つのメモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎにおける「読み出し動作」、「書き込み動作」及び「消去動作」について図３を参照しながら説明する。なお、「読み出し動作」及び「書き込み動作」については、メモリトランジスタＭＴｒ３ｍｎを例にとって説明している。
【００３１】
また、本実施形態におけるメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、ここでは、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（以下「中性しきい値」という）が０Ｖ付近にあるとして説明する。
【００３２】
（読み出し動作）
メモリトランジスタＭＴｒ３ｍｎからのデータの読み出し時には、ビット線ＢＬｍにＶbl（例えば０.７Ｖ）、ソース線ＳＬに０Ｖ、選択ゲート線ＳＧＤ及びＳＧＳにＶdd（例えば３．０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加する。そして、読み出したいビット（ＭＴｒ３ｍｎ）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、読み出したいビット（ＭＴｒ３ｍｎ）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬｍに電流が流れるかどうかが決まるため、ビット線ＢＬｍの電流をセンスすることによってビット（ＭＴｒ３ｍｎ）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）のデータを読み出すことができる。
【００３３】
（書き込み動作）
メモリトランジスタＭＴｒ３ｍｎにデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、ＢＬｍに０Ｖ、ソース線ＳＬにＶdd、選択ゲート線ＳＧＤｎにVdd（例えば３．０Ｖ）、選択ゲート線ＳＧＳにＶoff（例えば０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ)とすることで、所望ビット（ＭＴｒ３ｍｎ）のみ電荷蓄積層に印加される電界強度が強くなり電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３ｍｎのしきい値が正の方向にシフトする。
【００３４】
メモリトランジスタＭＴｒ３ｍｎにデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬｍにＶddを印加することにより、選択トランジスタＳＤＴｒｍｎのゲート電位とそのソース電位とが同電位になるため、選択トランジスタＳＤＴｒｍｎがｏｆｆ状態になり、メモリトランジスタＭＴｒ３ｍｎのチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）へデータを書き込むことができる。
【００３５】
（消去動作）
データの消去時には、複数のメモリストリングス１０からなるブロック単位でメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行う。
【００３６】
選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤｎの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒｍｎのゲート端付近でＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜かれ、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行うことができる。
【００３７】
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００３８】
次に、メモリストリングス１０を基板面に対して縦横２次元状に配置した本実施形態の不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」について説明する。図５には、本実施形態に係る本発明の不揮発性半導体記憶装置１の等価回路図を示す。本実施形態の不揮発性半導体記憶装置１は、上述のとおり、各ワード線ＷＬ１〜ＷＬ４の電位がそれぞれ同電位となっている。また、ここでは、選択ゲート線ＳＧＳ１〜ＳＧＳ３は、それぞれ、独立して制御できるようにしているが、選択ゲート線ＳＧＳ１〜ＳＧＳ３を同じ導電体層によって形成するなどして同電位にし、それらの電位を制御するようにしてもよい。
【００３９】
また、ここでは、点線で示したメモリトランジスタＭＴｒ３２１（ビット線ＢＬ２並びに選択ゲート線ＳＧＳ１及びＳＧＤ１に接続されているメモリストリングスのＭＴｒ３）における「読み出し動作」及び「書き込み動作」について説明する。また、メモリトランジスタの「消去動作」についても説明する。
【００４０】
（読み出し動作）
図６は、本実施形態に係る本発明の不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでも、本実施形態におけるメモリトランジスタＭＴｒは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（中性しきい値）が０Ｖ付近にあるとして説明する。
【００４１】
メモリトランジスタＭＴｒ３２１からのデータの読み出し時には、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２にＶbl（例えば０.７Ｖ）、それ以外のビット線ＢＬに０Ｖ、ソース線ＳＬに０Ｖ、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１及びＳＧＳ１にＶdd（例えば３．０Ｖ）、それ以外の選択ゲート線ＳＧＤ及びＳＧＳにＶoff（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域にＶPW（例えば０Ｖ。但し、ＶPWは、Ｐ−ｗｅｌｌ領域とメモリストリングスが順バイアスになっていなければ如何なる電位でもよい。）を印加する。そして、読み出したいビット（ＭＴｒ３２１）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、データを読み出すビット（ＭＴｒ３２１）のビット線ＢＬ２とソース線ＳＬ間に電位差が生じ、且つ、選択ゲート線ＳＧＤ１がオンしている状態となっているため、読み出したいビット（ＭＴｒ３２１）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬ２に電流が流れるかどうかが決まるため、ビット線ＢＬ２の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ）のデータを読み出すことができる。このとき、例えば、メモリトランジスタＭＴｒ３２２は、そのしきい値Ｖthが何れの値であっても、即ちメモリトランジスタＭＴｒ３２２に“１”が書き込まれていても“０”が書き込まれていても、ＳＧＤ２がＶoffとなっている為、メモリトランジスタＭＴｒ３２２およびＭＴｒ３２２が属しているメモリストリングス１０に電流が流れることがない。このは、ビット線ＢＬ２に接続されているメモリストリングス１０であって、選択ゲート線ＳＧＤ１に接続されていない全てのメモリストリングス１０において同様である。
【００４２】
また、例えばメモリトランジスタＭＴｒ３３１を例にとって説明すると、ＭＴｒ３３１が属するメモリストリングス１０の場合、メモリトランジスタＭＴｒ３３１のしきい値Ｖthが如何なる値であっても、即ち“１”が書き込まれていても“０”が書き込まれていても、ビット線ＢＬ３が０Ｖでありソース線ＳＬと同電位の為、ビット線ＢＬ３に電流が流れることはない。このことは、ビット線ＢＬ２に接続されていない全てのメモリストリングス１０おいて共通である。
【００４３】
以上より、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ４をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１〜ＳＧＳ３を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。
【００４４】
（書き込み動作）
図７は、本実施形態に係る本発明の不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【００４５】
メモリトランジスタＭＴｒ３にデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２に０Ｖ、それ以外のビット線ＢＬにＶdd、ソース線ＳＬにＶdd、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１にＶdd、それ以外の選択ゲート線ＳＧＤにＶoff、選択ゲート線ＳＧＳ１〜ＳＧＳ３にＶoff、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３２１）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ）とすることで、ＭＴｒ３２１が属するメモリストリングス１０において、ソース側選択ゲート線ＳＧＳ１が接続されている選択ゲートトランジスタＳＳＴｒ２１を除く全てのメモリトランジスタＭＴｒ１２１、ＭＴｒ２２１、ＭＴｒ３２１及びＭＴｒ４２１にチャネルが形成され、ビット線ＢＬ２の電位（０Ｖ）がチャネルに伝播される。このため、所望ビット（ＭＴｒ３２１）のワードラインと柱状半導体の間に存在する電荷蓄積層を含むＯＮＯ膜に印加される電界強度が強くなり、電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１のしきい値が正の方向にシフトする。
【００４６】
このとき、例えば、メモリトランジスタＭＴｒ３２２に置いては、ソース側選択ゲート線ＳＧＤ２にはＶoffが印加されているため、ビット線ＢＬ２の電位がメモリトランジスタＭＴｒ３２２のチャネル部に伝播されることがなく、メモリトランジスタＴｒ３２２には電子の注入が起こらない。このことは、ＢＬ２に接続されているメモリストリングス１０であって、メモリトランジスタＭＴｒ３２１が属していない全てのメモリストリングス１０において同様である。
【００４７】
また、例えば、メモリトランジスタＭＴｒ３３１においては、ＭＴｒ３３１が属するメモリストリングス１０において、選択ゲート線ＳＧＤ１が接続されている選択トランジスタＳＤＴｒ３１のソース側電位がＶddとなりビット線ＢＬ３の電位もＶddとなっているため、選択トランジスタＳＤＴｒ３１のソースとゲートの電位が同電位となる。よって、選択トランジスタＳＤＴｒ３１はオンせず、メモリトランジスタＭＴｒ３３１のチャネル部には外部電位が伝播されないため、電子注入が起こらない。このことは、ＢＬ２に接続されていない全てのメモリストリングス１０において同様である。
【００４８】
メモリトランジスタＭＴｒ３２１にデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬ２にＶddを印加することにより、選択トランジスタＳＤＴｒ２１のゲート電位とソース電位とが同電位になるため、選択トランジスタＳＤＴｒ２１がｏｆｆ状態になり、メモリトランジスタＭＴｒ３のチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３２１の電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ、図７に示す例においては、ｌは１〜４、ｍは１〜３、ｎは１〜３）のデータを書き込むことができる。
【００４９】
また、各ビット線ＢＬの電位を適切に０ＶかＶddに設定することで、ある選択ゲート線ＳＧＤによって選択された共通のワード線ＷＬ上のビット（ＭＴｒ）に同時に書き込み、即ちページ書き込みを行うことが可能となる。
【００５０】
（消去動作）
データの消去時には、複数のメモリストリングスからなるブロック単位でメモリトランジスタＭＴｒのデータの消去を行う。図８は、本実施形態に係る本発明の不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合のバイアス状態を示した図である。
【００５１】
選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒのゲート端付近でＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。
【００５２】
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４のチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００５３】
ここで、本実施形態に係る本発明の不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」における電位の関係を纏めたものを表１に示す。
【表１】
2007266143.tif 000003
【００５４】
（消去動作シミュレーション）
本実施形態に係る本発明の不揮発性半導体記憶装置１の消去動作シミュレーションの設定条件及び結果を図１０〜図１３に示す。
【００５５】
図１０（Ａ）は、本実施形態に係る本発明の不揮発性半導体記憶装置の一つのメモリストリングスの消去動作のシミュレーションの条件設定を示す図である。また、図１０（Ｂ）は、図１０（Ａ）の条件設定に基づくメモリストリングスの構造を示す。図１０（Ａ）及び（Ｂ）においては、Ｐ−ｗｅｌｌの不純物濃度は１Ｅ１９ｃｍ−３、ソース線ＳＬの不純物濃度は５Ｅ１９ｃｍ−３、柱状の半導体層（ボディ）の直径及び不純物濃度はそれぞれ１９ｎｍ、１Ｅ１５ｃｍ−３、ビット線ＢＬの不純物濃度は１Ｅ１９ｃｍ−３（下層部）、５Ｅ１９ｃｍ−３（上層部）、ワード線ＷＬの厚さは５０ｎｍ、各ワード線ＷＬ間の距離は２５ｎｍ、選択ゲート線ＳＧＳのポリシリコンの厚さは１００ｎｍ、柱状の半導体層が埋め込まれるホール（以下「メモリプラグホール」と言う場合がある。）の直径は３５ｎｍ、電荷蓄積層ＦＧの厚さは１６ｎｍとした。（ただし、シミュレーションではFGの電位はフローティングではなく、ワード線電位ＶCGである）。なお、データの消去時にＰ−ｗｅｌｌに印加する電圧Ｖeraseを２０Ｖまで上昇させ、ビット線ＢＬに印加する電圧Ｖddを２０Ｖまで上昇させ、選択ゲート線ＳＧＤに印加される電圧ＶSGを１５Ｖまで上昇させ、ワード線に印加する電圧ＶＣＧを０Ｖとした。
【００５６】
図１２及び図１３に、図１０に示すシミュレーション条件に基づく計算結果を示す。図１２は、電位の変化を示し、図１３はホール濃度を示している。Ｐ−ｗｅｌｌの電圧を上昇していくと、柱状の半導体層（ボディ）の電位（potential）が少し遅れて上がり始め、それに伴って柱状の半導体層（ボディ）のホール濃度も上昇している。これは、ＳＧＳゲート端部でＧＩＤＬ電流が発生し柱状の半導体層（ボディ）にホールが注入され、電位が伝播することにより、柱状半導体層(ボディ)とワードライン間に電界が掛かり消去が可能となることを示している。
【００５７】
ここで、本実施形態に係る本発明の不揮発性半導体記憶装置において、消去動作を実現するための構造の例を図１４から図１６に示す。
【００５８】
図１４においては、ソース側選択ゲート線ＳＧＳに接続されている選択ゲートトランジスタＳＳＴｒの柱状の半導体層（ボディ）の濃度を高くした例である。こうすることにより、ＧＩＤＬを増加させることができるため、消去動作に必要十分なホールを供給することができる。図１４は前述のシミュレーションで示したＧＩＤＬ電流を用いた消去方法が実現可能な構造である。尚、ＧＩＤＬを利用しない消去方法でも本発明の実施形態を実現可能である。その例を図１５と図１６に示す。
【００５９】
図１５においては、柱状の半導体層（ボディ）と半導体基板のＰ−ｗｅｌｌ領域とを直接接続した例である。この場合、ホールがＰ−ｗｅｌｌから直接注入され得る。また、ソース線ＳＬと柱状の半導体層（ボディ）とのコンタクトも必要なため、柱状の半導体層（ボディ）とｎ+拡散領域とがオーバーラップ構造であることを必要とする。
【００６０】
図１６においては、基板のＰドープポリシリコン層から柱状の半導体層にホールを直接注入する方式を示した。ｎ+拡散領域上にp型ポリシリコンからなるコンタクト層を形成し、柱状の半導体層（ボディ）がｎ+拡散領域及びp型ポリシリコンからなるコンタクト層とコンタクトをとる構成である。
【００６１】
図１４〜図１６の何れの構造であっても、本実施形態に係る本発明の不揮発性半導体記憶装置の消去動作を実現することができる。なお、本実施形態において説明した構造は、本発明の不揮発性半導体記憶装置の一例であって、これらの構造に限定されるわけではない。
【００６２】
（製造方法）
本実施形態に係る本発明の不揮発性半導体記憶装置１の鳥瞰図を図１７に示す。本実施形態に係る本発明の不揮発性半導体記憶装置１は、半導体基板上にメモリトランジスタが積層された構造を有している。メモリトランジスタが積層されている領域（メモリトランジスタ領域）においては、メモリトランジスタの積層数に関係なく、５回のフォトエッチングプロセス（３回のクリティカルＰＥＰ、及び２回のラフＰＥＰ）によって製造することが可能である。
【００６３】
図１７に示すように、各ワード線ＷＬ１〜ＷＬ４がそれぞれ板状で階段状の構造を有している。各ワード線ＷＬ１〜ＷＬ４がそれぞれ板状で階段状の構造を有しているため、各ワード線ＷＬ１〜ＷＬ４の側端部には、段差が発生する。その段差を利用することにより、同一フォトエッチングプロセスによりワード線ドライバと各ワード線ＷＬ１〜ＷＬ４とを接続するためのコンタクトホールを加工することができる。また、前記フォトエッチングプロセスによって同時に形成されたコンタクトホールを用いて、ビット線ＢＬはセンスアンプに、選択ゲート線ＳＧＤは選択ゲート線ＳＧＤドライバに接続されている。
【００６４】
本発明の一実施形態に係る不揮発性半導体記憶装置は、メモリトランジスタの積層数に応じた積層膜をあらかじめ堆積しておき、ホールパターンを同時に形成することにより、直列に接続された複数の縦型トランジスタを１ＰＥＰで形成することができる。
【００６５】
また、本実施形態に係る本発明の不揮発性半導体記憶装置１においては、直列に接続された複数の縦型トランジスタを動作させるためには、その上下に選択ゲートを接続する必要がある。その選択ゲートと直列に接続された複数の縦型トランジスタとの直列構造の形成についても、１又は２のＰＥＰ（メモリトランジスタ形成ホールＰＥＰ）と同時に行うことが可能である。
【００６６】
さらに、直列に接続された複数の縦型トランジスタのソース側の選択ゲート線ＳＧＳ及び各メモリトランジスタのワード線ＷＬは、動作上、常に各層毎に共通電位とすることが可能である。よって、選択ゲート線ＳＧＳ及びワード線ＷＬには、いずれも板状構造を採用することができる。このことにより、ワード線は、ラフＰＥＰによって形成することが可能で、製造プロセスが簡略化され、コスト低減を実現することができる。
【００６７】
図１８〜図４４を用いて本実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスについて説明する。図１８〜図４４においては、左側にワード線ドライバ回路やセンスアンプ回路等の周辺回路が形成される周辺回路領域を示し、右側にメモリトランジスタ領域を示す。また、メモリトランジスタ領域においては、図１７に示す本実施形態に係る本発明の不揮発性半導体記憶装置１の領域Ａの部分、領域Ｂの部分、Ｘ−Ｘ’及びＹ−Ｙ’の断面に相当する部分を図示している。
【００６８】
まず、図１８を参照する。半導体基板１上に薄い酸化珪素膜（SiO2）を形成し（図示せず）、続いて、窒化珪素膜（Si3N4）を堆積し（図示せず）、ＳＴＩ（Ｓｈａｒｒｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成する領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅにドライエッチング法で３００ｎｍ程度の浅い溝を形成する。その後、熱ＣＶＤ法又はプラズマＣＶＤ法によって酸化珪素膜を堆積し、酸化珪素膜で溝を完全に埋め込み、溝以外の部分の酸化珪素膜を化学機械的研磨（ＣＭＰ）により除去することにより、ＳＴＩ（Ｓｈａｒｒｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅを形成する（図１８）。その後、残存している窒化珪素膜を熱リン酸等で除去する。
【００６９】
次に、基板表面を犠牲酸化し（図示せず）、所望の領域を開口するフォトレジストパタンを形成し、ボロン（Ｂ）イオンを注入し、Ｐ−ｗｅｌｌ領域１０４を形成したのちレジストを除去する（図１９）。次に、所望の領域を開口するフォトレジストパタンを形成し基板１００の表面付近にボロン（Ｂ）イオンを注入し、トランジスタのしきい値Ｖthを調整するチャネルインプラ領域１０６ａ及び１０６ｂを形成する。なお、ここでは、周辺回路領域に形成するトランジスタは、Ｎチャネル型トランジスタの例を示しているが、所望の領域にＮ型を付与するイオンを注入することにより、Ｎ−ｗｅｌｌ領域を形成し、Ｐチャネル型トランジスタを形成している（図示せず）。
【００７０】
次に、メモリトランジスタ領域のみ開口するフォトレジストパタンを形成し、メモリセルトランジスタ領域にのみリン（Ｐ）イオンを注入し、ｎ＋拡散領域１０７を形成する（図２０）。このｎ＋拡散領域１０６ｃは、ソース線ＳＬとなる。
【００７１】
次に、犠牲酸化膜（図示せず）を除去し、第１のゲート絶縁膜（図示せず）を形成する。
【００７２】
次に、所望のパターンにフォトレジストマスク１０８ａ及び１０８ｂを形成して、ウェットエッチングすることにより、所望の位置の第１のゲート絶縁膜並びにＳＴＩ１０２ａ及び１０２ｂの一部をエッチング除去する（図２１）。この領域に高速動作用の薄膜ゲートトランジスタを形成し、ウェットエッチングに晒されていない領域に高耐圧用の厚膜ゲートトランジスタを形成することになる。
【００７３】
次に、フォトレジストマスク１０８ａ及び１０８ｂを除去し、第２のゲート絶縁膜（図示せず）を形成する。そして、基板上にＰ（リン）等の導電型不純物を添加したポリシリコン（ｐ−Ｓｉ）膜１１０を形成する（図２２）。そして、ポリシリコン膜１１０を所定のパターンにエッチングし、周辺回路領域のトランジスタのゲート電極を１１０ａ及び１１０ｂを形成する（図２３）。次に、周辺回路領域のＰチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＮチャネル型トランジスタの領域にＰイオン又はＡｓイオンなどを注入し、ゲート電極１１０ａ及び１１０ｂと自己整合的に浅いＮ型領域１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄを形成し（図２３）、その後、フォトレジストを除去する。
【００７４】
次に、周辺回路領域のＮチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンなどを注入し、ゲート電極（図示せず）と自己整合的に浅いＰ型領域（図示せず）を形成し、その後、フォトレジストを除去する。
【００７５】
次に、基板全面に窒化珪素膜を形成し、異方性エッチングすることにより、ゲート電極１１０ａ及び１１０ｂの両端部のみ窒化珪素膜を残し、サイドウォール１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄを形成する（図２４）。
【００７６】
次に、周辺回路領域のＰチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＮチャネル型トランジスタの領域に砒素（Ａｓ）イオンを注入し、サイドウォール１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄと自己整合的にソース／ドレイン領域１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄを形成し（図２５）、その後、フォトレジストを除去する。
【００７７】
次に、周辺回路領域のＮチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンを注入し、サイドウォール（図示せず）と自己整合的にソース／ドレイン領域（図示せず）を形成し、その後、フォトレジストを除去する。
【００７８】
次に、基板全面に窒化珪素膜（バリア窒化珪素膜）１１８を形成する（図２５）。
【００７９】
次に、基板全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｏｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１２０を形成し、ＣＭＰ処理することにより、ＢＰＳＧ膜１２０を平坦化する（図２６）。そして、スパッタリング法により基板全面にコバルト（Ｃｏ）膜を形成し、加熱処理を行うことにより、コバルトシリサイド（ＣｏＳｉ２）１２２ａ及び１２２ｂを形成する（図２６）。その後、不要なＣｏを除去する。ここで、ゲート電極にはコバルトシリサイドを形成しても良いし、別の金属を用いたシリサイド(Ｔｉ、Ｎｉなど)を形成しても良い。さらに全くシリサイドを形成しなくても良い。またこの場合、ゲート電極のポリシリコン１１０を堆積する時にポリシリコンの上にタングステンシリサイド及びＳｉＮを連続性膜したのちゲートの加工及びトランジスタの形成を行っても良い。
【００８０】
次に、基板全面にＢＰＳＧ膜１２４を形成する（図２７）。
【００８１】
次に、基板全面にＰ（リン）等の導電型不純物を添加したポリシリコン膜１２６及び窒化珪素膜１２８を形成する（図２８）。その後、フォトレジスト工程によりホール（以下「トランジスタプラグホール」と言う場合がある。）１３０ａを形成する。このポリシリコン膜１２６は、メモリトランジスタ領域の選択ゲート線ＳＧＳとなる。
【００８２】
次に、基板を加熱することにより、熱酸化膜１３２ａ及び１３２ｂを形成する（図２９）。熱酸化膜１３２ａ及び１３２ｂは、選択ゲートトランジスタＳＳＴｒのゲート絶縁膜となる。次に、基板全面に窒化珪素膜を形成し、異方性エッチングすることにより、ブロック窒化珪素膜１３４を形成する（図２９）。
【００８３】
次に、フッ酸を用いたウェットエッチング、又はフッ素系のガスを用いたドライエッチングにより、熱酸化膜１３２ｂの一部を除去し、熱酸化膜１３２ｃを形成する（図３０）。
【００８４】
次に、ブロック窒化珪素膜１３４を除去し、基板全面にアモルファスシリコン（ａ−Ｓｉ）膜を形成した後、アモルファスシリコン膜をＣＭＰすることによって、ａ−Ｓｉ膜１３６を形成する（図３１）。なお、このアモルファスシリコン膜の代わりに、単結晶シリコンをエピタキシャル成長させることにより、シリコン膜１３６ａ及び１３６ｂを形成するようにしてもよい。
【００８５】
次に、フォトレジスト１３８を形成し、フォトエッチングプロセスを行う（図３２）。
【００８６】
次に、チタン（Ｔｉ）膜を形成し、加熱処理を行うことにより、チタンシリサイド（ＴｉＳｉ）１４０ａ及び１４０ｂを形成する（図３３）。なお、チタンシリサイド（ＴｉＳｉ）１４０ａ及び１４０ｂの代わりに、コバルトシリサイド（ＣｏＳｉ２）を形成するようにしてもよい。なお、このシリサイド１４０ａ及び１４０ｂは形成しなくても良い。
【００８７】
次に、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１４２を形成する。そしして、フォトエッチングプロセスによりコンタクトホールを形成し、その後、配線用の溝を酸化珪素膜１４２に形成した後、タングステン（Ｗ）膜を埋め込み、タングステン(Ｗ)プラグ１４４a、１４４b及び１４４cと、配線１４６ａ及び１４６ｂを形成する。次に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いて酸化珪素膜１４８を形成する（図３３）。以下、ＴＥＯＳを用いて形成した酸化珪素膜を「ＴＥＯＳ膜」ということがある。
【００８８】
次に、Ｐ（リン）等の導電性不純物を添加したポリシリコン膜（もしくはアモルファスシリコン膜）と酸化珪素膜を交互に形成することによって、ポリシリコン膜１５０、１５４、１５８、１６２及び１６６並びに酸化珪素膜１５２、１５６、１６０及び１６４を形成する（図３４）。更に、窒化珪素膜１６８を形成する（図３４）。
【００８９】
次に、メモリトランジスタ領域において、メモリトランジスタの柱状の半導体（ボディ部）を形成するためのメモリプラグホール１７０を形成する（図３５）。なお、本実施形態においては、このメモリプラグホール１７０を「メモリプラグホール１７０」と呼ぶ。
【００９０】
なお、このメモリプラグホール１７０を形成するときのエッチングガスの切り替え、堆積物の除去、膜１５０〜１６８の材料などの種々の要因によって、図８１及び８２に示すように、メモリプラグホール１７０の表面に凹凸が生じる場合がある。図８１には、メモリプラグホール１７０の表面のポリシリコン膜１５０、１５４、１５８、１６２及び１６６が過剰にエッチングされ、メモリプラグホール１７０の表面に凹凸が生じている例を示している。なお、このようにメモリプラグホール１７０の表面に凹凸が生じる場合であっても、本実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域の断面形状は、メモリプラグホール１７０の中心軸に対して概略対称である。
【００９１】
図８２には、メモリプラグホール１７０の表面の酸化珪素膜１４８、１５２、１５６、１６０及び１６４が過剰にエッチングされ、メモリプラグホール１７０の表面に凹凸が生じている例を示している。なお、このようにメモリプラグホール１７０の表面に凹凸が生じる場合であっても、本実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域の断面形状は、メモリプラグホール１７０の中心軸に対して概略対称である。
【００９２】
また、メモリプラグホール１７０の表面に窒化珪素膜３４０ａ、３４０ｂ、３４０ｃ及び３４０ｄを形成し、本実施形態に係る不揮発性半導体記憶装置１のワード線ＷＬとなるポリシリコン膜１５０、１５４、１５８、１６２及び１６６それぞれの間にある膜の誘電率を向上させるようにしてもよい（図８３）。こうすることによって、ワード線ＷＬの電位の変化の影響を、後にメモリプラグホール１７０に形成される柱状の半導体層に効率よく伝達させることができる。
【００９３】
また、本実施形態においては、酸化珪素膜１５２、１５６、１６０及び１６４を形成したが（図３４）、その代わりに、酸化珪素膜／窒化珪素膜／酸化珪素膜の積層膜１５２、１５６、１６０及び１６４を形成するようにしてもよい（図８４）。こうすることによって、ワード線ＷＬの電位の変化の影響を、後にメモリプラグホール１７０に形成される柱状の半導体層に効率よく伝達させることができる。
【００９４】
なお、このメモリプラグホール１７０を形成するときのエッチングガスの切り替え、堆積物の除去、膜１５０〜１６８の材料などの種々の要因によって、メモリプラグホール１７０の形状が順テーパ状（図８５）又は樽状（図８６）となる場合がある。
【００９５】
次に、酸化珪素膜、窒化珪素膜、酸化珪素膜を順に堆積し、所謂ＯＮＯ膜１７２を形成する（図３６）。このＯＮＯ膜１７２中の窒化珪素膜は、メモリトランジスタの電荷蓄積層となる。
【００９６】
次に、フォトレジストを形成し、エッチバックすることにより、周辺回路領域のＯＮＯ膜１７２とメモリトランジスタ領域のＯＮＯ膜の一部を除去する。メモリトランジスタ領域のメモリプラグホール１７０には、選択ゲートトランジスタＳＤＴｒが形成される層（ポリシリコン１６６）及びその下部の酸化珪素膜１６４の一部を除いて、ＯＮＯ膜１７２ａ及びフォトレジスト１７４が残存する（図３７）。
【００９７】
次に、フォトレジスト１７４を除去し、加熱処理することにより、選択ゲートトランジスタＳＤＴｒが形成される層（ポリシリコン１６６）に熱酸化膜１７６を形成する（図３８）。なお、この熱酸化膜を形成する代わりに、ＣＶＤ法により、酸化珪素膜１７６を形成するようにしてもよい。
【００９８】
次に、基板全面に窒化珪素膜を形成し、異方性エッチングすることにより、スペーサ窒化珪素膜１７８を形成する（図３９）。
【００９９】
次に、スペーサ窒化珪素膜１７８を除去した後、アモルファスシリコン膜を堆積し、ＣＭＰ処理することにより、柱状のアモルファスシリコン層１８０を形成する（図４０）。なお、アモルファスシリコン膜を堆積する代わりに、多結晶シリコン膜をエピタキシャル成長させて、多結晶シリコン層１８０を形成するようにしてもよい。また、下層選択ゲートトランジスタＳＳＴｒの内部のシリコンに選択エピタキシャル成長によって形成した場合には、同様に選択エピタキシャル成長法により単結晶シリコン１８０を形成することができる。
【０１００】
窒化珪素膜１６８、ポリシリコン膜１５０、１５４、１５８、１６２及び１６６並びに酸化珪素膜１５２、１５６、１６０及び１６４を各層の端部が階段状になるようにテーパーエッチングし、窒化珪素膜１６８ａ、ポリシリコン膜１５０、１５４ａ、１５８ａ、１６２ａ及び１６６ａ並びに酸化珪素膜１５２ａ、１５６ａ、１６０ａ及び１６４ａを形成する（図４１）。
【０１０１】
次に、層間絶縁膜（ＢＰＳＧ）１８２を形成し、ＣＭＰ処理し、平坦化する（図４２）。
【０１０２】
ここで、メモリトランジスタ領域を図８０（Ｂ）、図９０若しくは、図１１に示すように分割してもよい。そのときは、層間絶縁膜（ＢＰＳＧ）１８２を形成しＣＭＰで平坦化した後、メモリトランジスタの分割パターンをフォトリソグラフィ法で形成し、導電体膜１５０、１５４、１５８、１６２、１６６及び層間絶縁膜１５２、１５６、１６０、１６４及び１６８をエッチングする。その後再度層間絶縁膜（ＢＰＳＧ）を堆積し平坦化する事で、図８０（Ｂ）若しくは図９０のようなアレイ分割が形成される。尚、アレイ分割する場合は、あらかじめメモリ領域のシリコン基板１００をＳＴＩ１０２によって分割されるアレイと同程度の領域に分割しておいても良いし、シリコン基板１００を分割しなくてもよい。
【０１０３】
次に、フォトエッチング工程により、選択ゲートトランジスタＳＤＴｒの層を分離し、領域１８６ａ及び１８６ｂに層間絶縁膜を堆積する。（図４３）。
【０１０４】
次に、層間絶縁膜（ＢＰＳＧ）１８２を除去し、チタン膜を形成し、加熱処理することによりチタンシリサイド膜を形成する。なお、チタンシリサイド膜の代わりにコバルトサリサイド、ニッケルサリサイドなどを用いても良いし、サリサイドを形成しなくても良い。そして、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１８７を形成し、ＣＭＰ処理し、平坦化する（図４４）。その後、フォトエッチング工程により、コンタクトホールを形成し、タングステン膜を形成し、ＣＭＰ処理することによって、タングステンプラグ１８８ａ、１８８ｂ、１８８ｃ１８８ｄ及び１８８ｅを形成する（図４４）。
【０１０５】
次に、アルミニウム（Ａｌ）膜を形成し、フォトエッチング工程を経て、電極１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ及び１９０ｆを形成する（図４４）。
【０１０６】
次に、層間絶縁膜（ＢＰＳＧ）１９２を形成し、ＣＭＰ処理し、平坦化する（図４４）。その後、フォトエッチング工程により、コンタクトホールを形成し、タングステン膜を形成し、ＣＭＰ処理することによって、タングステンプラグ１９６ａ及び１９６ｂを形成する（図４４）。そして、アルミニウム（Ａｌ）膜を形成し、フォトエッチング工程を経て、電極１９６ａ及び１９６ｂを形成する（図４４）。
【０１０７】
以上の工程により、本実施形態に係る本発明の不揮発性半導体記憶装置１を製造することができる。
【０１０８】
（実施形態２）
本実施形態においては、図４５〜図７７を用いて本発明の不揮発性半導体記憶装置の別の例について、その製造プロセスを説明する。なお、図４５〜図７７においては、実施形態１と同様、左側にワード線ドライバ回路やセンスアンプ回路等の周辺回路が形成される周辺回路領域を示し、右側にメモリトランジスタ領域を示し、メモリトランジスタ領域においては、領域Ａの部分、領域Ｂの部分、Ｘ−Ｘ’及びＹ−Ｙ’の断面に相当する部分を図示している。
【０１０９】
まず、図４５を参照する。実施形態１と同様の方法により、半導体基板２００上にＳＴＩ２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅを形成する（図４５）。
【０１１０】
次に、基板表面を犠牲酸化し（図示せず）、所望の位置にフォトレジストパタンを形成した後、ボロン（Ｂ）イオンを注入し、Ｐ−ｗｅｌｌ領域２０４を形成する（図４６）。また、所望の位置にフォトレジストパタンを形成した後、基板２００の表面付近にボロン（Ｂ）イオンを注入し、トランジスタのしきい値Ｖthを調整するチャネルインプラ領域２０６ａ及び２０６ｂを形成する。なお、ここでは、実施形態１と同様、周辺回路領域に形成するトランジスタは、Ｎチャネル型トランジスタの例を示しているが、所望の領域にＮ型を付与するイオンを注入することにより、Ｎ−ｗｅｌｌ領域を形成し、Ｐチャネル型トランジスタを形成している（図示せず）。
【０１１１】
次に、メモリトランジスタ領域のみを開口するフォトエッチング工程を行い、メモリトランジスタ領域の所望の位置にリン（Ｐ）イオンを注入し、濃いｎ＋領域２０８を形成する（図４６）。このｎ＋拡散領域２０８は、ソース線ＳＬとなる。
【０１１２】
次に、基板全面に窒化珪素膜（バリア窒化珪素膜）２０９を形成し、続いて、基板全面にＴＥＯＳ膜又はＢＰＳＧ膜２１０を形成する（図４６）。
【０１１３】
次に、基板全面にＰ等の導電型不純物を添加したポリシリコン（ｐ−Ｓｉ）膜２１２を形成し、続いて、基板全面に窒化珪素膜２１４を形成する（図４６）。
【０１１４】
次に、所望のパターンにフォトレジストを形成し、フォトリソグラフィ工程により、ポリシリコン膜２１２及び窒化珪素膜２１４をエッチングし、ポリシリコン膜２１２ａ及び窒化珪素膜２１４ａを形成する。
【０１１５】
次に、フォトレジストマスク（図示せず）を周辺回路領域以外に形成し、そのフォトレジストマスクを用いて、酸化珪素膜２１０および窒化珪素膜（バリア窒化珪素膜）２０９をエッチングし、メモリトランジスタ領域の酸化珪素膜２１０ａを残し、周辺回路領域の酸化珪素膜２１０および窒化珪素膜（バリア窒化珪素膜）２０９を除去する（図４８）。その後、フォトレジストマスク（図示せず）を除去する。
【０１１６】
次に、犠牲酸化膜（図示せず）を除去し、加熱処理することにより、第１の熱酸化膜（図示せず）を形成する。
【０１１７】
次に、所望のパターンにフォトレジストマスク２１６ａ及び２１６ｂを形成して、ウェットエッチングすることにより、第１の熱酸化膜、ＳＴＩ２０２ａ及び２０２ｂの一部をエッチング除去する（図４９）。このエッチング除去された領域に高速動作用の薄膜トランジスタを形成し、また、エッチング除去されていない部分に高耐圧用の厚膜ゲートトランジスタを形成することになる。
【０１１８】
その後、フォトレジストマスク２１６ａ及び２１６ｂを除去し、加熱処理を行うことによって第２の熱酸化膜（図示せず）を形成する。
【０１１９】
次に、Ｐ（リン）等の導電性不純物が添加されたポリシリコン膜２１８を形成する（図５０）。そして、ポリシリコン膜２１８を所定のパターンにエッチングし、周辺回路領域のトランジスタのゲート電極２１８ａ及び２１８ｂを形成する（図５１）。このとき、メモリトランジスタ領域においては、エッチング条件によりポリシリコン膜２１８ｃ、２１８ｄ、２１８ｅ及び２１８ｆが残存する（図５１）場合もあり、また、残存しない場合もある。
【０１２０】
次に、周辺回路領域のＰチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＮチャネル型トランジスタの領域にＡｓイオン又はＰイオンを注入し、ゲート電極２１８ａ及び２１８ｂと自己整合的に浅いＮ型領域２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄを形成し（図５１）、その後、フォトレジストを除去する。
【０１２１】
次に、周辺回路領域のＮチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＰチャネル型トランジスタの領域に、例えばＢイオンを注入し、ゲート電極（図示せず）と自己整合的に浅いＰ型領域（図示せず）を形成し、その後、フォトレジストを除去する。
【０１２２】
次に、基板全面に窒化珪素膜を形成し、異方性エッチングすることにより、ゲート電極２１８ａ及び２１８ｂの両端部のみ窒化珪素膜を残し、サイドウォール２２２ａ、２２２ｂ、２２２ｃ及び２２２ｄを形成する（図５２）。なお、メモリトランジスタ領域においては、エッチング条件によりポリシリコン膜２１８ｃ、２１８ｄ、２１８ｅ及び２１８ｆの側部に、それぞれ、サイドウォール２２２ｅ、２２２ｆ、２２２ｇ及び２２２ｈが形成される（図５２）場合もあり、形成されない場合もある。
【０１２３】
次に、周辺回路領域のＰチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＮチャネル型トランジスタの領域に砒素（Ａｓ）イオンを注入し、サイドウォール２２４ａ、２２４ｂ、２２４ｃ及び２２４ｄと自己整合的にソース／ドレイン領域２２４ａ、２２４ｂ、２２４ｃ及び２２４ｄを形成し（図５３）、その後、フォトレジストを除去する。
【０１２４】
次に、周辺回路領域のＮチャネル型トランジスタの領域及びメモリトランジスタ領域にフォトレジストを形成し（図示せず）、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンを注入し、サイドウォール（図示せず）と自己整合的にソース／ドレイン領域（図示せず）を形成し、その後、フォトレジストを除去する。
【０１２５】
次に、基板全面に窒化珪素膜（バリア窒化珪素膜）２２６を形成する（図５３）
【０１２６】
次に、基板全面にＢＰＳＧ膜２２８を形成し、ＣＭＰ処理することにより、ＢＰＳＧ膜２２８を平坦化する（図５４）。
【０１２７】
次に、プリメタル層として酸化珪素膜２３０を形成する。続いて、フォトエッチング工程により酸化珪素膜２３０にコンタクトホール２３２ａ、２３２ｂ及び２３２ｃを形成する（図５５）。そして、フォトエッチング工程により酸化珪素膜２３０に配線用溝を形成し、タングステンを埋め込みＣＭＰなどで平坦化する事で、タングステン（Ｗ）プラグ２３４ａ、２３４ｂ及び２３４ｃ及び、配線２３５ａ、２３５ｂ及び２３５ｃを形成する（図５６）。次に、ＴＥＯＳ膜２３６を形成する（図５６）。
【０１２８】
次に、Ｐ等の導電性不純物を添加したポリシリコン膜とＴＥＯＳ膜を交互に形成することによって、ポリシリコン膜２３８、２４２、２４６及び２５０並びに酸化珪素膜２４０、２４４、２４８及び２５２を形成する（図５７）。
【０１２９】
次に、メモリトランジスタ領域の各層の端部が階段状になるようにテーパーエッチング工程を行う。まず、メモリトランジスタ領域の所定の位置にフォトレジストマスク２５４を形成する（図５８）。
【０１３０】
次に、フォトレジストマスク２５４を用いて、酸化珪素膜２５２をエッチングし、酸化珪素膜２５２ａを形成する（図５９）。
【０１３１】
次に、フォトレジストマスク２５４を用いて、ポリシリコン膜２５０ａをエッチングし、ポリシリコン膜２５０ａを形成する（図６０）
【０１３２】
次に、フォトレジストマスク２５４をシニングし、フォトレジストマスク２５４ａを形成する（図６１）。そして、フォトレジストマスク２５４ａを用いて、酸化珪素膜２５２ａ及び２４８をエッチングし、酸化珪素膜２５２ｂ及び２４８ａを形成する（図６１）。
【０１３３】
次に、フォトレジストマスク２５４ａを用いて、ポリシリコン膜２５０ａ及び２４６をエッチングし、ポリシリコン膜２５０ｂ及び２４６ａを形成する（図６２）。
【０１３４】
次に、フォトレジストマスク２５４ａをシニングし、フォトレジストマスク２５４ｂを形成する（図６３）。そして、フォトレジストマスク２５４ｂを用いて、酸化珪素膜２５２ｂ及び２４８ａをエッチングし、酸化珪素膜２５２ｃ、２４８ｂ及び２４４ａを形成する（図６３）。
【０１３５】
次に、フォトレジストマスク２５４ｂを用いて、ポリシリコン膜２５０ｂ、２４６ｂ及び２４２をエッチングし、ポリシリコン膜２５０ｃ、２４６ｂ及び２４２ａを形成する（図６４）。
【０１３６】
次に、フォトレジストマスク２５４ｂをシニングし、フォトレジストマスク２５４ｃを形成する（図６４）。そして、フォトレジストマスク２５４ｃを用いて、酸化珪素膜２５２ｂ、２４８ｂ、２４４ａ及び２４０をエッチングし、酸化珪素膜２５２ｄ、２４８ｃ、２４４ｂ及び２４０ａを形成する（図６５）。
【０１３７】
次に、フォトレジストマスク２５４ｃを用いて、ポリシリコン膜２５０ｃ、２４６ｂ、２４２ａ及び２３８をエッチングし、ポリシリコン膜２５０ｄ、２４６ｃ、２４２ｂ及び２３８ａを形成する（図６６）。こうすることによって、各層の端部が階段状に形成することができる。
【０１３８】
なお、上述の実施形態１においても、本実施形態２において説明したテーパーエッチングの工程を用いて、図４１に示すように、窒化珪素膜１６８ａ、ポリシリコン膜１５０、１５４ａ、１５８ａ、１６２ａ及び１６６ａ並びに酸化珪素膜１５２ａ、１５６ａ、１６０ａ及び１６４ａを形成するようにしてもよい。
【０１３９】
次に、フォトレジストマスク２５４ｃを除去し、基板全面に窒化珪素膜（バリア窒化珪素膜）２５５を形成する（図６７）。
【０１４０】
次に、基板全面にＢＰＳＧ膜２５６を形成し、加熱処理（リフロー処理）することによって、ＢＰＳＧ膜の表面を平坦化する（図６７）。さらに、ＢＰＳＧ膜をＣＭＰ処理することにより、ＢＰＳＧ膜の表面の平坦性を高くする。ここで、メモリトランジスタ領域を図８０（Ｂ）図９０若しくは、図１１に示すように分割してもよい。そのときは、層間絶縁膜（ＢＰＳＧ）２５６を形成しＣＭＰで平坦化した後、メモリトランジスタ領域の分割パターンをフォトリソグラフィ法で形成し、導電体膜２３８ａ、２４２ｂ、２４６ｃ、２５０ｄ、及び層間絶縁膜２４０ａ、２４４ｂ、２４８ｃ、２５４ｄをエッチングする。その後再度層間絶縁膜（ＢＰＳＧ）を堆積し平坦化する事で、図８０（Ｂ）図９０若しくは図１１のようなアレイ分割が形成される。尚、アレイ分割する場合は、あらかじめメモリトランジスタ領域のシリコン基板１００をＳＴＩ２０２によって分割されるアレイと同程度の領域に分割しておいても良いし、シリコン基板２００を分割しなくてもよい。その後、Ｐ等の導電性不純物が添加されたポリシリコン膜２５８及び窒化珪素膜２６０を形成する（図６７）
【０１４１】
次に、メモリトランジスタ領域において、メモリトランジスタの柱状の半導体（ボディ部）を形成するためのホール２６２を形成する（図６８）。なお、本実施形態においては、ホール２６２を「メモリプラグホール２６２」と言う。
【０１４２】
なお、このメモリプラグホール２６２を形成するときのエッチングガスの切り替え、堆積物の除去、膜２３８〜２５２の材料などの種々の要因によって、上述の実施形態１の図８１及び８２に示すと同様に、メモリプラグホール２６２の表面に凹凸が生じる場合がある。なお、このようにメモリプラグホール２６２の表面に凹凸が生じる場合であっても、本実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域の断面形状は、メモリプラグホール２６２の中心軸に対して概略対称である。
【０１４３】
また、上述の実施形態１の図８３に示すと同様に、メモリプラグホール２６２の表面に窒化珪素膜を形成し、本実施形態に係る不揮発性半導体記憶装置１のワード線ＷＬとなるポリシリコン膜２３８、２４２、２４６及び２５０それぞれの間にある膜の誘電率を向上させるようにしてもよい。こうすることによって、ワード線ＷＬの電位の変化の影響を、後にメモリプラグホール２６２に形成される柱状の半導体層に効率よく伝達させることができる。
【０１４４】
また、上述の実施形態１の図８４に示すと同様に、本実施形態においては、酸化珪素膜／窒化珪素膜／酸化珪素膜の積層膜をそれぞれ形成するようにしてもよい。こうすることによって、ワード線ＷＬの電位の変化の影響を、後にメモリプラグホール２６２に形成される柱状の半導体層に効率よく伝達させることができる。
【０１４５】
なお、このメモリプラグホール２６２を形成するときのエッチングガスの切り替え、堆積物の除去、膜２３８〜２５２の材料などの種々の要因によって、メモリプラグホール２６２の形状が上述の実施形態１の図８５及び図８６に示すと同様に順テーパ状又は樽状となる場合がある。
【０１４６】
また、メモリプラグホール２６２を形成したあと、基板全面にリン（Ｐ）イオンを注入し、ソース線ＳＬとなるｎ＋拡散領域２０８にリンイオンを再度注入するようにしてもよい（図示せず）。
【０１４７】
次に、基板全面にＴＥＯＳ膜２６４を形成する（図６９）。このＴＥＯＳ膜２６４は、図６９に示すとおり、メモリプラグホール２６２の底部まで形成される。ここでＴＥＯＳ膜２６４を形成する代わりに、熱酸化方により酸化膜を形成しても良い、この場合は、実施形態１と同様に、メモリプラグホール２６２の側壁のポリシリコン部分及びメモリプラグホール２６２底部のシリコン基板上にのみ酸化膜が形成される。
【０１４８】
次に、ＴＥＯＳ膜２６４を異方性エッチングし、ＴＥＯＳ膜２４６ａを形成する（図７０）。このとき、ＴＥＯＳ膜２６４は、メモリプラグホール２６２の底部がエッチングされるようにする。
【０１４９】
次に、アモルファスシリコン膜２６６を形成する（図７０）。
【０１５０】
次に、アモルファスシリコン膜２６６をエッチバックし、アモルファスシリコン膜２６８ａとなるまで後退させる（図７１）。次に、メモリプラグホール２６２内部のＴＥＯＳ膜２６４ａを除去し、その後、酸化珪素膜、窒化珪素膜、酸化珪素膜を順に堆積し、所謂ＯＮＯ膜２７０を形成する（図７１）。このＯＮＯ膜２７０は、メモリトランジスタの電荷蓄積層となる。なお、ＯＮＯ膜２７０の酸化珪素膜は、ＴＥＯＳ膜でなるようにしてもよい。
【０１５１】
次に、ＯＮＯ膜２７０を異方性エッチングすることにより、ＯＮＯ膜２７０の底部を除去し、ＯＮＯ膜２７０ａを形成する（図７２）。次に、アモルファスシリコン膜２７２を形成し、エッチバックし、アモルファスシリコン膜２７２ａとなるまで後退させる（図７２）。次に、メモリプラグホール２６２内部側壁のＯＮＯ膜２７０ａの上部露出した領域を酸化珪素膜２５２の一部が露出する程度まで除去する（図７２）。その後、基板全面にＴＥＯＳ膜２７４を形成する（図７２）。またＴＥＯＳの代わりに熱酸化膜を形成しても良い、この場合、メモリプラグホール２６２の側壁のポリシリコン上と底部のポリシリコン部分にのみ酸化膜が形成される。
【０１５２】
次に、ＴＥＯＳ膜２７４を異方性エッチングすることにより、ＴＥＯＳ膜２７４の底部を除去し、ＴＥＯＳ膜２７４ａを形成する（図７３）。
【０１５３】
次に、アモルファスシリコン膜２７６を形成し、ＣＭＰ処理することにより、アモルファスシリコン膜２７６を平坦化する（図７４）。
【０１５４】
次に、フォトエッチング工程により、選択ゲートトランジスタＳＤＴｒの層を分離し（図７５）、領域２７８ａ及び１８６ｂにＢＰＳＧ膜２８０を堆積し、ＣＭＰ処理する（図７６）。
【０１５５】
次に、フォトエッチング工程により、コンタクトホール２８２ａ、２８２ｂ、２８２ｃ、２８２ｄ、２８２ｅ、２８２ｆ及び２８２ｇを形成する（図７６）。
【０１５６】
次に、チタン及び窒化チタンの積層膜（図示せず）を形成した後、タングステン膜を形成し、ＣＭＰ処理することにより、コンタクトホール２８２ａ、２８２ｂ、２８２ｃ、２８２ｄ、２８２ｅ、２８２ｆ及び２８２ｇにタングステンプラグ２８４ａ、２８４ｂ、２８４ｃ、２８４ｄ、２８４ｅ、２８４ｆ及び２８４ｇを形成する（図７７）。
【０１５７】
次に、アルミニウム・銅（ＡｌＣｕ）膜を形成し、フォトレジストマスク（図示せず）を形成し、フォトエッチング工程により、パターンニングすることによって、配線２８６ａ、２８６ｂ、２８６ｃ、２８６ｄ、２８６ｅ、２８６ｆ、２８６ｇ及び２８６ｈを形成する（図７８）。その後、フォトレジストマスクを除去する。
【０１５８】
以上の工程により、本実施形態に係る本発明の不揮発性半導体記憶装置１を製造することができる。
【０１５９】
（実施形態３）
本実施形態においては、本発明の不揮発性半導体記憶装置の電荷蓄積層にナノ結晶膜を含む膜を用いる。例えば、電荷蓄積層を、酸化珪素膜、ナノ結晶膜、酸化珪素膜の積層構造とする。ナノ結晶膜としては、シリコンのナノ結晶を含む酸化珪素膜を用いることができる。本実施形態に係る不揮発性半導体記憶装置においては、このナノ結晶膜中に離散分布したシリコンのナノ結晶に電荷が保持される。
【０１６０】
なお，本実施形態においては，シリコンのナノ結晶を含む酸化珪素膜でなるナノ結晶膜を用いたが，コバルト（Ｃｏ），タングステン（Ｗ），銀（Ａｇ），金（Ａｕ），白金（Ｐｔ）等の金属のナノ結晶又はその他の導電性物質のナノ結晶を用いてもよい。なお，ナノ結晶は，「メタル・ナノ・ドット」や「ナノクリスタル」とも言う。
【０１６１】
また，本実施例においては，電荷蓄積層を、酸化珪素膜、ナノ結晶膜、酸化珪素膜の三層積層構造を採用したが，これらの三層を連続的に形成し，シリコン，金属その他導電性物質のナノ結晶を含有する酸化珪素膜等の絶縁膜の一層構造としてもよい。
【０１６２】
（実施形態４）
本実施形態においては、本発明の不揮発性半導体記憶装置のメモリトランジスタ領域の構成の別の例について説明する。なお、その他の構成については、上述の実施形態１、２及び３と同様であるので、ここでは、改めて説明しない。
【０１６３】
本発明の一実施形態に係る不揮発性半導体記憶装置においては、ワード線ＷＬとなる導電体層とその層間膜とをテーパ状にエッチングし、段差を形成している。ここで、隣接する２個のメモリトランジスタ領域を形成する例を図７９に示す。図７９は、本実施形態に係る本発明の不揮発性半導体記憶装置のメモリトランジスタ領域の導電体層を上部から見た図である。導電体層３００〜３０６は、１つのメモリトランジスタ領域を示しており、３００は１層目の導電体層、３０２は２層目の導電体層、３０４は３層目の導電体層、３０６は４層目の導電体層を示している。また、導電体層３０８〜３１４は、隣接するメモリトランジスタ領域を示しており、３０８は１層目の導電体層、３１０は２層目の導電体層、３１２は３層目の導電体層、３１４は４層目の導電体層を示している。なお、“Ａ”は、この隣接する２つのメモリトランジスタのＹ’−Ｙ方向の長さであり、“Ｂ”は、Ｘ’−Ｘ方向の長さである。
【０１６４】
このように、隣接するメモリトランジスタ領域を形成する場合は、それぞれのメモリトランジスタ領域を別々に形成するようにしてもよい。
【０１６５】
また、図８０には、本実施形態に係る不揮発性半導体記憶装置の２メモリトランジスタ領域の別の例を示している。図８０（Ａ）は、本実施形態に係る本発明の不揮発性半導体記憶装置のメモリトランジスタ領域の導電体層を上部から見た図である。３２０は１層目の導電体層、３２２は２層目の導電体層、３２４は３層目の導電体層、３２６及び３２８は４層目の導電体層を示している。
【０１６６】
図８０に示すメモリトランジスタ領域において、中央付近でＸ’−Ｘ方向に沿って導電体層３２０、３２４及び３２６をエッチング除去することにより、導電体層３２０ａ、３２２ａ、３２４ａ及び３２６からなるメモリトランジスタ領域と、電体層３２０ｂ、３２２ｂ、３２４ｂ及び３２８からなるメモリトランジスタ領域との２つのメモリトランジスタ領域を形成することができる。図８０に示すメモリトランジスタ領域は、図７９に示すメモリトランジスタ領域と比較して、Ｙ’−Ｙ方向の長さを短くすることができ、メモリトランジスタ領域の面積を縮小することができる。
【０１６７】
次に、隣接する１０個のメモリトランジスタ領域を形成する例を図８９に示す。図８９は、本実施形態に係る本発明の不揮発性半導体記憶装置のメモリトランジスタ領域の導電体層を上部から見た図である。なお、“Ａ”は、図７９で示した隣接する２つのメモリトランジスタのＹ’−Ｙ方向の長さに相当し、“Ｂ”は、Ｘ’−Ｘ方向の長さに相当する。
【０１６８】
図８９に示す本実施形態に係る不揮発性半導体記憶装置において、３３０は１層目の導電体層、３３２は２層目の導電体層、３３４は３層目の導電体層、３３６ａ〜３３６ｊは４層目の導電体層を示している。
【０１６９】
図８９に示すメモリトランジスタ領域において、図９０に示すとおり、４層目の導電体層３３６ａ〜３３６ｊの間でＸ’−Ｘ方向に沿って導電体層３３０、３３２及び３３４をエッチング除去することにより、導電体層３３０ａ〜３３０ｊ、導電体層３３２ａ〜３３２ｊ、導電体層３３４ａ〜３３４ｊ、導電体層３３６ａ〜３３６ｊを形成する。
【０１７０】
図８９に示すメモリトランジスタ領域において、４層目の導電体層３３６ａ〜３３６ｊの間でＸ’−Ｘ方向に沿って導電体層３３０、３３２及び３３４をエッチング除去し、１０個のメモリトランジスタ領域を形成した上面図を図９０に示す。導電体層３３０ａ、３３２ａ、３３４ａ及び３３６ａからなるメモリトランジスタ領域と、電体層３３０ｂ、３３２ｂ、３３４ｂ及び３３６ｂからなるメモリトランジスタ領域と、導電体層３３０ｃ、３３２ｃ、３３４ｃ及び３３６ｃからなるメモリトランジスタ領域と、導電体層３３０ｄ、３３２ｄ、３３４ｄ及び３３６ｄからなるメモリトランジスタ領域と、導電体層３３０ｅ、３３２ｅ、３３４ｅ及び３３６ｅからなるメモリトランジスタ領域と、導電体層３３０ｆ、３３２ｆ、３３４ｆ及び３３６ｆからなるメモリトランジスタ領域と、導電体層３３０ｇ、３３２ｇ、３３４ｇ及び３３６ｇからなるメモリトランジスタ領域と、導電体層３３０ｈ、３３２ｈ、３３４ｈ及び３３６ｈからなるメモリトランジスタ領域と、導電体層３３０ｉ、３３２ｉ、３３４ｉ及び３３６ｉからなるメモリトランジスタ領域と、導電体層３３０ｊ、３３２ｊ、３３４ｊ及び３３６ｊからなるメモリトランジスタ領域とが形成され、合計１０個のメモリトランジスタ領域が形成される。図９０に示すメモリトランジスタ領域は、図７９に示すメモリトランジスタ領域と比較して、Ｙ’−Ｙ方向の長さを短くすることができ、メモリトランジスタ領域の面積を縮小することができる。
【０１７１】
なお、本実施形態においては、４層の導電体層を積層することによって形成され、また１０個のメモリトランジスタ領域を形成した場合の本発明の不揮発性半導体記憶装置の例について説明したが、本発明の不揮発性半導体記憶装置は、これに限定されるわけではなく、任意の数の導電体層を積層し、任意の数のメモリトランジスタ領域を同時に形成するようにしてもよい。
【０１７２】
また、隣接する７個のメモリトランジスタ領域が２列に形成される例を図９１及び図９２に示す。図９１は、本実施形態に係る本発明の不揮発性半導体記憶装置のメモリトランジスタ領域の導電体層を上部から見た図である。なお、“Ａ”は、図７９で示した隣接する２つのメモリトランジスタのＹ’−Ｙ方向の長さに相当し、“Ｂ”は、Ｘ’−Ｘ方向の長さに相当する。
【０１７３】
図９１に示す本実施形態に係る不揮発性半導体記憶装置において、３４０は１層目の導電体層、３４２は２層目の導電体層、３４４は３層目の導電体層、３４６ａ〜３４６ｊは４層目の導電体層を示している。
【０１７４】
図９１に示すメモリトランジスタ領域において、図９２に示すとおり、４層目の導電体層３４６ａ〜３４６ｎの間でＸ’−Ｘ方向及びＹ’−Ｙに沿って導電体層３４０、３４２及び３４４をエッチング除去することにより、導電体層３４０ａ〜３４０ｎ、導電体層３４２ａ〜３４２ｎ、導電体層３４４ａ〜３４４ｎ、導電体層３４６ａ〜３４６ｎを形成する。
【０１７５】
図９２には、導電体層３４０ａ、３４２ａ、３４４ａ及び３４６ａからなるメモリトランジスタ領域と、電体層３４０ｂ、３４２ｂ、３４４ｂ及び３４６ｂからなるメモリトランジスタ領域と、導電体層３４０ｃ、３４２ｃ、３４４ｃ及び３４６ｃからなるメモリトランジスタ領域と、導電体層３４０ｄ、３４２ｄ、３４４ｄ及び３４６ｄからなるメモリトランジスタ領域と、導電体層３４０ｅ、３４２ｅ、３４４ｅ及び３４６ｅからなるメモリトランジスタ領域と、導電体層３４０ｆ、３４２ｆ、３４４ｆ及び３４６ｆからなるメモリトランジスタ領域と、導電体層３４０ｇ、３４２ｇ、３４４ｇ及び３４６ｇからなるメモリトランジスタ領域と、導電体層３４０ｈ、３４２ｈ、３４４ｈ及び３４６ｈからなるメモリトランジスタ領域と、導電体層３４０ｉ、３４２ｉ、３４４ｉ及び３４６ｉからなるメモリトランジスタ領域と、導電体層３４０ｊ、３４２ｊ、３４４ｊ及び３４６ｊからなるメモリトランジスタ領域とが形成され、合計１４個のメモリトランジスタ領域が形成される。図９２に示すメモリトランジスタ領域は、図７９に示すメモリトランジスタ領域と比較して、Ｙ’−Ｙ方向の長さを短くすることができ、メモリトランジスタ領域の面積を縮小することができる。
【０１７６】
なお、ここでは、４層の導電体層を積層することによって形成され、また１４個のメモリトランジスタ領域を形成した場合の本発明の不揮発性半導体記憶装置の例について説明したが、本発明の不揮発性半導体記憶装置は、これに限定されるわけではなく、任意の数の導電体層を積層し、任意の数のメモリトランジスタ領域を同時に形成するようにしてもよい。
【０１７７】
さらに、図１１には、上述の図９２に示すメモリトランジスタ領域を複数個形成した例を示している。図１１に示すように、本実施形態に係る本発明の不揮発性半導体記憶装置においては、複数のメモリトランジスタ領域を効率よく配置することができる。
【０１７８】
なお、ここでは、４層の導電体層を積層することによって形成され、また１４個のメモリトランジスタ領域を２つ形成した場合の本発明の不揮発性半導体記憶装置の例について説明したが、本発明の不揮発性半導体記憶装置は、これに限定されるわけではなく、任意の数の導電体層を積層し、任意の数のメモリトランジスタ領域を同時に形成するようにしてもよい。
【図面の簡単な説明】
【０１７９】
【図１】一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。
【図２】一実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。
【図３】一実施形態に係る本発明の不揮発性半導体記憶装置１の一つのメモリストリングス１０の概略構造を示す図である。
【図４】一実施形態における一つのメモリトランジスタＭＴｒの断面構造を示す図である。
【図５】一実施形態に係る本発明の不揮発性半導体記憶装置１の等価回路図である。
【図６】一実施形態に係る本発明の不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの読み出し動作を行う場合のバイアス状態を示す図である。
【図７】一実施形態に係る本発明の不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【図８】一実施形態に係る本発明の不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。
【図９】一実施形態に係る本発明の不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の非選択ブロックのバイアス状態を示した図である。
【図１０】（Ａ）は、一本実施形態に係る本発明の不揮発性半導体記憶装置の一つのメモリストリングスの消去動作のシミュレーションの条件設定を示す図であり、（Ｂ）は、（Ａ）の条件設定に基づくメモリストリングスの構造を示す図である。
【図１１】一実施形態に係る本発明の不揮発性半導体記憶装置１において、隣接する複数のメモリトランジスタ領域を示す図である。
【図１２】図１０に示すシミュレーション条件に基づく計算結果を示す図である。
【図１３】図１０に示すシミュレーション条件に基づく計算結果を示す図である。
【図１４】一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作のモデルを示した図である。
【図１５】一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作のモデルを示した図である。
【図１６】一実施形態に係る本発明の不揮発性半導体記憶装置の消去動作のモデルを示した図である。
【図１７】一実施形態に係る本発明の不揮発性半導体記憶装置１の鳥瞰図である。
【図１８】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１９】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２０】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２１】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２２】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２３】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２４】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２５】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２６】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２７】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２８】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２９】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３０】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３１】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３２】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３３】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３４】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３５】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３６】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３７】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３８】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３９】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４０】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４１】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４２】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４３】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４４】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４５】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４６】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４７】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４８】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図４９】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５０】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５１】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５２】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５３】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５４】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５５】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５６】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５７】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５８】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図５９】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６０】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６１】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６２】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６３】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６４】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６５】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６６】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６７】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６８】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図６９】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７０】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７１】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７２】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７３】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７４】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７５】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７６】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７７】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７８】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図７９】一実施形態に係る本発明の不揮発性半導体記憶装置１において、隣接する２つのメモリトランジスタ領域を示す図である。
【図８０】一実施形態に係る本発明の不揮発性半導体記憶装置１において、隣接する２つのメモリトランジスタ領域を示す図である。
【図８１】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図８２】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図８３】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図８４】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図８５】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図８６】一実施形態に係る本発明の不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図８７】一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。
【図８８】一実施形態に係る本発明の不揮発性半導体記憶装置１の概略構成図である。
【図８９】一実施形態に係る本発明の不揮発性半導体記憶装置１において、隣接する複数のメモリトランジスタ領域を示す図である。
【図９０】一実施形態に係る本発明の不揮発性半導体記憶装置１において、隣接する複数のメモリトランジスタ領域を示す図である。
【図９１】一実施形態に係る本発明の不揮発性半導体記憶装置１において、隣接する複数のメモリトランジスタ領域を示す図である。
【図９２】一実施形態に係る本発明の不揮発性半導体記憶装置１において、隣接する複数のメモリトランジスタ領域を示す図である。
【符号の説明】
【０１８０】
１      不揮発性半導体記憶装置
２      メモリトランジスタ領域
３      ワード線駆動回路
４      ソース側選択ゲート線（ＳＧＳ）駆動回路
５      ドレイン側選択ゲート線（ＳＧＤ）駆動回路
６      センスアンプ
１０    メモリストリングス
１１    柱状の半導体層
１２      絶縁膜
１３ａ〜１３ｆ      電極
１４      Ｐ=型領域（Ｐ−Ｗｅｌｌ領域）
１５      Ｎ+領域１５
１００      半導体基板
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ１０４      ＳＴＩ
１０４      Ｐ−ｗｅｌｌ領域
１０６ａ、１０６ｂ      チャネルインプラ領域
１０６ｃ      ｎ＋拡散領域
１０８ａ及び１０８ｂ      フォトレジストマスク
１１０ａ、１１０ｂ      ゲート電極
１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄ      浅いＮ型領域
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ      サイドウォール
１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ      ソース／ドレイン領域
１１８      窒化珪素膜
１２０      ＢＰＳＧ膜
１２２ａ及び１２２ｂ      コバルトシリサイド
１２４      ＢＰＳＧ膜
１２６      ポリシリコン膜
１３２ａ、１３２ｂ、１３２ｃ      熱酸化膜
１３４      窒化珪素膜
１３６ａ、１３６ｂ      シリコン膜
１３８      フォトレジスト
１４０ａ、１４０ｂ      チタンシリサイド
１４２      酸化珪素膜
１４４ａ、１４４ｂ、１４４ｃ      タングステンプラグ
１４６ａ及び１４６ｂ      配線
１４８      酸化珪素膜
１５０、１５４、１５８、１６２、１６６      ポリシリコン膜
１５２、１５６、１６０、１６４      酸化珪素膜
１６８      窒化珪素膜
１７０      メモリプラグホール
１７２      ＯＮＯ膜
１７４      フォトレジスト
１７６      酸化珪素膜
１７８      窒化珪素膜
１８０      柱状のアモルファスシリコン層
１８２      層間絶縁膜（ＢＰＳＧ）
１８７      酸化珪素膜
１８８ａ、１８８ｂ、１８８ｃ１８８ｄ、１８８ｅ      タングステンプラグ
１９６ａ、１９６ｂ      タングステンプラグ
２００      半導体基板
２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅ      ＳＴＩ
２０４      Ｐ−ｗｅｌｌ領域
２０６ａ、２０６ｂ      チャネルインプラ領域
２０８      濃いｎ＋領域
２１０      ＢＰＳＧ膜
２１０      酸化珪素膜
２１２      ポリシリコン膜
２１４      窒化珪素膜
２１６、２１６ｂ    フォトレジストマスク
２１８      ポリシリコン膜
２１８ａ、２１８ｂ      ゲート電極
２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ      浅いＮ型領域
２２２ａ、２２２ｂ、２２２ｃ、２２２ｄ      サイドウォール
２２４ａ、２２４ｂ、２２４ｃ、２２４ｄ      サイドウォール
２２６      窒化珪素膜
２２８      ＢＰＳＧ膜
２３０      酸化珪素膜
２３２ａ、２３２ｂ、２３２ｃ      コンタクトホール
２３４ａ、２３４ｂ、２３４ｃ      タングステン（Ｗ）プラグ
２３８、２４２、２４６、２５０      ポリシリコン膜
２３８、２４２、２４６、２５０      ポリシリコン膜
２４０、２４４、２４８、２５２      酸化珪素膜
２４６ａ、２４６ｂ、      ポリシリコン膜
２４８      酸化珪素膜
２５０ａ、２５０ｃ、２４２ａ      ポリシリコン膜
２５０ｃ、２４６ｂ、２４２ａ、２３８      ポリシリコン膜
２５２      酸化珪素膜
２５４、２５４ａ、２５４ｂ      フォトレジストマスク
２５６      ＢＰＳＧ膜
２６２      メモリプラグホール
２６４      ＴＥＯＳ膜
２６６      アモルファスシリコン膜
２７０      ＯＮＯ膜
２７７，２７２ａ      アモルファスシリコン膜
２７４、２７４ａ      ＴＥＯＳ膜
２８２ａ、２８２ｂ、２８２ｃ、２８２ｄ、２８２ｅ、２８２ｆ、２８２ｇ      コンタクトホール
２８４ａ、２８４ｂ、２８４ｃ、２８４ｄ、２８４ｅ、２８４ｆ、２８４ｇ      タングステンプラグ
３２０ａ、３２２ａ、３２４ａ、３２６      導電体層
３３０ａ、３３２ａ、３３４ａ、３３６ａ      導電体層
３３０ａ〜３３０ｊ、      導電体層
３３０ｃ、３３２ｃ、３３４ｃ、３３６ｃ      導電体層
３３０ｅ、３３２ｅ、３３４ｅ、３３６ｅ      導電体層
３３０ｇ、３３２ｇ、３３４ｇ、３３６ｇ      導電体層
３３０ｉ、３３２ｉ、３３４ｉ、３３６ｉ      導電体層
３３６ａ〜３３６ｊ      導電体層
３４０ａ、３４０ｂ、３４０ｃ、３４０ｄ      窒化珪素膜
ＢＬｍ      ビット線
ＳＬ      ソース線
ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ    メモリトランジスタ
ＳＳＴｒｍｎ、ＳＤＴｒｍｎ    選択トランジスタ
【図１１】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
2007266143.tif 000089
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図８７】
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【図８８】
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