(57)【要約】【課題】シリコン酸化膜に印加される電圧を緩和することによって、長期間にわたって確実な動作を保証することができるアンチヒューズ素子を用いた半導体記憶装置を提供する。【課題の解決手段】半導体記憶装置は、アンチヒューズ素子３と読み出し手段４とを備え、アンチヒューズ素子３は、シリコン基板上に順次形成した、シリコン酸化膜、ポリシリコン層からなり、データの読み出しは、シリコン基板に正の電圧を印加し、ポリシリコン層には前記正の電圧よりも低い正の電圧を印加して、読み出し手段４によってポリシリコン層にかかる電圧変動を検出することにより行う一方、シリコン酸化膜が絶縁破壊状態であるデータの書き込みは、シリコン基板に正の電圧を印加し、ポリシリコン層には負の電圧を印加して行うものである。【選択図】図５
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【特許請求の範囲】
【請求項１】
アンチヒューズ素子を用いた半導体記憶装置であって、アンチヒューズ素子と読み出し手段とを備え、
前記アンチヒューズ素子は、シリコン基板上に順次形成した、シリコン酸化膜、ポリシリコン層からなり、データの読み出しは、前記シリコン基板に第１の電圧を印加し、前記ポリシリコン層には前記第１の電圧よりも低い第２の電圧を印加して、前記読み出し手段によって前記ポリシリコン層にかかる電圧変動を検出することにより行う
ことを特徴とする半導体記憶装置。
【請求項２】
シリコン基板に印加される第１の電圧は正の電圧であり、ポリシリコン層に印加される第２の電圧は前記第１の電圧よりも低い正の電圧であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
シリコン酸化膜が絶縁破壊状態であるデータの書き込みは、シリコン基板に正の電圧を印加し、ポリシリコン層には負の電圧を印加して行うことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
シリコン基板とポリシリコン層とがｎ型であることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
ポリシリコン層とこのポリシリコン層に負の電圧を印加する端子との間にＮチャネルＭＯＳトランジスタを直列に接続し、このＭＯＳトランジスタのゲートを、抵抗素子を介して前記端子に接続するとともに、シリコン酸化膜が絶縁破壊状態であるデータの書き込み時にオンとなるスイッチ素子を介して電源に接続することを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンチヒューズ素子を用いた半導体記装置に関するものである。
【背景技術】
【０００２】
アンチヒューズ素子は、一般に、シリコン基板上に順次形成した、絶縁膜であるシリコン酸化膜、ゲートであるポリシリコン層からなり、シリコン酸化膜が絶縁膜として機能する非導通状態と、前記シリコン酸化膜の絶縁破壊によりゲート−基板間を短絡した導通状態のいずれかの状態を持つ。すなわち、初期状態では、シリコン基板とゲートであるポリシリコン層との間が非導通状態であるＭＯＳキャパシタの状態（以下この状態をデータを書き込んでいない状態という。）にあり、このＭＯＳキャパシタのシリコン酸化膜の絶縁状態を破壊すると導通状態（以下この状態をデータを書き込んだ状態という。）になるものである。
【０００３】
データを書き込んでいない状態のアンチヒューズ素子は、ＭＯＳキャパシタの状態を維持しなければ、データを読み出すことができないため、読み出し時にゲートであるポリシリコン層にかかる電圧によって、シリコン酸化膜が破壊されて導通状態になるのを防止しなければならない。近年、アンチヒューズ素子の微細化にともなって、シリコン酸化膜が薄く形成される傾向にあるが、特にこの場合のポリシリコン層を介して薄いシリコン酸化膜にかかる電圧の緩和は重要な問題となる。
【特許文献１】特開２００５−２３５８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のアンチヒューズ素子では、図６に示すように、ＭＯＳキャパシタ１０１のシリコン基板側を接地し、ポリシリコン層側を定電圧、例えば３Ｖに接続しているので、常にポリシリコン層側の電圧がシリコン基板側よりも高い状態にあり、ポリシリコン層への印加電圧がそのままシリコン酸化膜に印加される状態になっている。
【０００５】
そして、データ読み出し時などＩＣに電源が入っている状態では、常時該ポリシリコン層（ゲート）に電圧がかかる状態になっているため、ポリシリコン層に印加される電圧が、シリコン酸化膜にも印加されることになるので、印加電圧が高い場合はもちろんであるが、低い場合であっても繰り返し印加されることによって、シリコン酸化膜が破壊される虞があるという問題が生じる。また、アンチヒューズに用いられるシリコン酸化膜は、特性上一般の素子よりも薄く形成されているため、繰り返し印加される電圧はそのシリコン酸化膜の寿命に大きく影響する。本発明は、この問題を解決すべくなされたもので、シリコン酸化膜にかかる電圧を緩和し、長期間安定した動作を保証できるアンチヒューズ素子を用いた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記目的を達成するために、図１の説明図に示すように、データの読み出しを含めたＩＣの電源投入時にはいつもＭＯＳキャパシタ３のシリコン基板側に電源電圧ＶＤＤを印加し、ポリシリコン層側に電源電圧ＶＤＤより低い電圧を印加するものである。これによりシリコン酸化膜にかかる電圧は、ポリシリコン層側電圧とシリコン基板側電圧の差よりも低い電圧になる。例えばシリコン基板側に３Ｖを印加し、ポリシリコン層側に１Ｖを印加した場合には、ポリシリコン層側の電圧がシリコン基板側よりも低い状態にあり、シリコン酸化膜にかかる電圧は、シリコン基板側への印加電圧とポリシリコン層側への印加電圧との差２Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧である１Ｖとなって、印加電圧が緩和されることになる。また、データの書き込み時には、ポリシリコン層側に、例えば−６Ｖ程度の負の電圧を印加することによって、シリコン酸化膜の絶縁破壊に必要な電位差を与えるものである。
【０００７】
本発明は、ポリシリコン層に印加される電圧がシリコン基板に印加される電圧よりも高い場合には、その差分の電圧がシリコン酸化膜にかかるようになるが、上述のようにポリシリコン層に印加される電圧がシリコン基板に印加される電圧よりも低い場合には、その差分の電圧よりも小さい電圧がシリコン酸化膜にかかるという物理的な原理に基づいたものである。以下その原理を説明する。
【０００８】
原理説明は、ｎ型ポリシリコン層（ｎ＋ｐｏｌｙ）、シリコン酸化膜（ＳｉＯ２）、ｎ型シリコン基板（ｎ−ｓｕｂ）から構成されるＭＯＳ構造をモデルとして、ｎ型ポリシリコン層に印加される電圧がｎ型シリコン基板に印加される電圧に対して正の場合（高い場合）のエネルギーバンド図（図２）及びｎ型ポリシリコン層に印加される電圧がｎ型シリコン基板に印加される電圧に対して負の場合（低い場合）のエネルギーバンド図（図３）を参照して行う。なお、図２及び図３において、Ｖoxはシリコン酸化膜にかかる電圧、Ｖｇはゲート電圧、ＥＣは伝導帯、ＥＦはフェルミ準位、ＥＩは真性フェルミ準位、ＥＶは価電子帯、ｑは電子の電荷量、ψsは基板の表面電位（基板にかかる電圧）である。
【０００９】
まず、図２に示す通り、ｎ型ポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して正の場合（高い場合）には直ちに蓄積領域となり、シリコン酸化膜にかかる電圧（Ｖox）は、ポリシリコン層に印加される電圧（Ｖｇ）とシリコン基板に印加される電圧（Ｖsub）との差（Ｖｇ−Ｖsub）と同じになる。
【００１０】
これに対してｎ型ポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して負の場合（低い場合）には、特にフラットバンド電圧以降（基板の表面が反転する電圧条件以降）、図３に示す通り、基板表面に電位が発生するようになるためシリコン酸化膜にかかる電圧（Ｖox）は、ｎ型ポリシリコン層に印加される電圧とシリコン基板に印加される電圧との差（Ｖｇ−Ｖsub）より小さくなる。
【００１１】
詳細には、酸化膜にかかる電圧をＶox、ゲート電圧（ｎ型ポリシリコン層に印加される電圧）をＶg、基板電圧をＶsub、フラットバンド電圧をＶFB、基板の表面電位（基板にかかる電圧）をψs、電子の電荷量をq、真性フェルミ準位とフェルミ準位の差をψB、エネルギーギャップをＥｇすると以下の式が成り立つ。
｜Ｖｇ｜−｜Ｖsub｜−｜ＶFB｜＝｜Ｖox｜＋ψｓ  ・・・式（１）
ＶFB＝（Ｅｇ／２ｑ）−ψB、  ψｓ＝２ψBとし、式（１）に代入すると、
｜Ｖｇ｜−｜Ｖsub｜−（（Ｅｇ／２ｑ）−ψB）＝｜Ｖox｜＋２ψB  ・・・式（２）
となり、
式（２）をシリコン酸化膜にかかる｜Ｖox｜を対象に変形すると、以下の式（３）のようになる。
｜Ｖox｜＝｜Ｖｇ｜−｜Ｖsub｜−Ｅｇ／２ｑ−ψB  ・・・式（３）
この式（３）より、シリコン酸化膜にかかる電圧（Ｖox）はｎ型ポリシリコン層に印加される電圧とシリコン基板に印加される電圧との差（Ｖｇ−Ｖsub）より小さくなることが理解される。
【００１２】
すなわち、本発明の請求項1に係るアンチヒューズ素子を用いた半導体記憶装置は、アンチヒューズ素子３と読み出し手段４とを備え、前記アンチヒューズ素子３は、シリコン基板１上に順次形成した、シリコン酸化膜３２、ポリシリコン層３３からなり、データの読み出しは、前記シリコン基板１に第１の電圧を印加し、前記ポリシリコン層３３には前記第１の電圧よりも低い第２の電圧を印加して、前記読み出し手段４によって前記ポリシリコン層３３にかかる電圧変動を検出することにより行うものである。
【００１３】
また、上記構成の半導体記憶装置は、シリコン基板１に印加される第１の電圧は正の電圧あり、ポリシリコン層３３に印加される第２の電圧は前記第１の電圧よりも低い正の電圧であると好適である。
【００１４】
さらに、上記構成の半導体記憶装置は、アンチヒューズ素子３が、シリコン基板１上に順次形成した、シリコン酸化膜３２、ポリシリコン層３３からなり、前記シリコン酸化膜３２が絶縁破壊状態である第２のデータの書き込みは、前記シリコン基板１に正の電圧を印加し、前記ポリシリコン層３３には負の電圧を印加して行うものである。
【００１５】
そして、上記各構成の半導体記憶装置は、シリコン基板１とポリシリコン層３３とがｎ型であると好適である。
【００１６】
さらに、データの書き込みを、シリコン基板１に正の電圧を印加し、ポリシリコン層３３には負の電圧を印加して行う本発明の構成において、ポリシリコン層３３とこのポリシリコン層３３に負の電圧を印加する端子６との間にＮチャネルＭＯＳトランジスタ７を直列に接続し、このＭＯＳトランジスタ７のゲートを、抵抗素子８を介して前記端子６に接続するとともに、データの書き込み時にオンとなるスイッチ素子９を介して電源に接続すると好適である。
【発明の効果】
【００１７】
本発明によれば、ＭＯＳキャパシタにおけるシリコン酸化膜が薄く、ポリシリコン層に印加される電圧の影響を受けやすい場合であっても、シリコン酸化膜に印加される電圧を緩和することによって、長期間にわたって確実な動作を保証することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施形態に係る半導体記憶装置の構成を、概略的な断面図である図４に基づいて説明する。ｎ型のシリコン基板１には、ｎ型のウェル２が形成され、このウェル２の内部には、ＭＯＳキャパシタ３が形成されている。このＭＯＳキャパシタ３は、一部がｎ＋型のｎ型拡散層３１と、その上に形成された絶縁膜であるシリコン酸化膜３２と、このシリコン酸化膜３２の上に形成されたゲートであるｎ＋型のポリシリコン層３３で構成される。
【００１９】
そして、ＭＯＳキャパシタ３の基板１側である拡散層３１のｎ＋型部分３１ａには、電源ＶＤＤから例えば３．３Ｖの電圧が印加される一方、ポリシリコン層３３には前記電源電圧より低く基板表面が反転する電圧を超える電圧、例えば１Ｖの電圧が印加される。このような電圧が与えられると、シリコン酸化膜３２にかかる電圧は、シリコン基板１側への印加電圧とポリシリコン層３３側への印加電圧との差２．３Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧である１．３Ｖとなる。
【００２０】
次に、上述したＭＯＳキャパシタ３のシリコン基板１側とポリシリコン層３３側に電圧を印加する構成を、図５の回路図に基づいてさらに詳細に説明する。ＭＯＳキャパシタ３のシリコン基板１側である拡散層３１のｎ＋型部分３１ａ（図４参照）には、電源ＶＤＤから例えば３．３Ｖが印加される一方、ポリシリコン層３３（図４参照）には同じく電源ＶＤＤの３．３Ｖが読み取り手段４のＰチャネルＭＯＳトランジスタ４１により電圧降下され、抵抗素子５を介して例えば１Ｖとして印加される。
【００２１】
なお、ＰチャネルＭＯＳトランジスタ４１のドレインは、ＰチャネルＭＯＳトランジスタ４２のソースに接続され、このＭＯＳトランジスタ４２のドレインは、ソースを接地したＮチャネルＭＯＳトランジスタ４３のドレインに接続されている。また、４４は電位検出端子であり、前記各ＭＯＳトランジスタ４１，４２のドレインに接続されている。
【００２２】
データの書き込みを行うための負の電圧、例えば−５．７Ｖのプログラム電圧を印加するプログラム電圧印加端子６とポリシリコン層３３との間には、ＮチャネルＭＯＳトランジスタ７を直列に接続し、このＭＯＳトランジスタ７のゲートを、抵抗素子８を介して前記プログラム電圧印加端子６に接続するとともに、第２のデータの書き込み時にオンとなるスイッチ素子であるＰチャネルＭＯＳトランジスタ９のドレインに接続している。そして、前記ＭＯＳトランジスタ９のソースは電源ＶＤＤに接続されている。
【００２３】
本実施形態は以上のように構成したので、初期状態時や、データの読み出し時には、ＰチャネルＭＯＳトランジスタ９がオフ状態にあり、ＮチャネルＭＯＳトランジスタ７もオフ状態にあって、プログラム電圧印加端子６からの電圧はＭＯＳキャパシタ３のポリシリコン層３３には印加されない。したがって、この状態でポリシリコン層３３に印加される電圧は読み取り手段４のＰチャネルＭＯＳトランジスタ４１及び抵抗素子５を介して印加される１Ｖとなる。一方、前記ＭＯＳキャパシタ３のシリコン基板１側には電源電圧３．３Ｖが印加されている。このため、シリコン酸化膜３２にかかる電圧は、シリコン基板１側への印加電圧とポリシリコン層３３側への印加電圧との差２．３Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧であり、繰り返し印加される電圧によってシリコン酸化膜３２が破壊されることはなく、ＭＯＳキャパシタ３は非導通状態を維持する。
【００２４】
データの書き込み時には、ＰチャネルＭＯＳトランジスタ９のゲートに書き込み信号が入力し、このＭＯＳトランジスタ９がオンとなり、これによってＮチャネルＭＯＳトランジスタ７もオンとなる。このため、ＭＯＳキャパシタ３のポリシリコン層３３にはプログラム電圧印加端子６から−５．７Ｖが印加され、前記ＭＯＳキャパシタ３のシリコン基板１側とポリシリコン層３３側の電位差は９Ｖとなって、シリコン酸化膜３２が絶縁破壊され、導通状態となり、データの書き込み状態となる。
【００２５】
読み出し手段４は、各ＭＯＳトランジスタ４２，４３が読み出し時にはオン状態となって、ＭＯＳキャパシタ３の導通、非導通の相違によるポリシリコン層３３にかかる電圧の変化により、３つのＭＯＳトランジスタ４１，４２，４３のオン抵抗に応じた電圧の変化が電位検出端子４４に現れることにより、データの読み出しを行うものである。データの読み出し時には、ＶＤＤ３．３Ｖを前記３つのＭＯＳトランジスタ４１，４２，４３のオン抵抗で分割した電圧が、電位検出端子４４に現れる。また、書き込みがされた状態のデータの読み出し時には、ＭＯＳトランジスタ４２のソース電位が約３．３Ｖになり、この電圧を２つのＭＯＳトランジスタ４２，４３のオン抵抗で分割した電圧が、電位検出端子４４に現れる。
【００２６】
なお、本発明は上述した実施形態に限定されるものではなく、例えば、読み出し手段４の回路やポリシリコン層３３にプログラム電圧を印加する回路の構成は、上述のものに限らず、種々の変更が可能である。また、ポリシリコン層３３やシリコン基板１側に印加する電圧の大きさも上述の値に限らないことはもちろんである。
【図面の簡単な説明】
【００２７】
【図１】本発明におけるＭＯＳキャパシタの電圧印加状態の説明図。
【図２】本発明の原理を説明するポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して高い場合のエネルギーバンド図。
【図３】同じくポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して低い場合のエネルギーバンド図。
【図４】本発明の好適な実施形態である半導体記憶装置の概略的な断面図。
【図５】同じく回路図。
【図６】従来におけるＭＯＳキャパシタの電圧印加状態の説明図。
【符号の説明】
【００２８】
１      シリコン基板
２      ウェル
３      ＭＯＳキャパシタ
３１      拡散層
３２      シリコン酸化膜
３３      ポリシリコン層
４      読み出し手段
４１，４２      ＰチャネルＭＯＳトランジスタ
４３      ＮチャネルＭＯＳトランジスタ
４４      電位検出端子
５，８      抵抗素子
６      プログラム電圧印加端子
７      ＮチャネルＭＯＳトランジスタ
９      ＰチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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