(57)【要約】【課題】従来構造ではソース領域およびボディ領域（バックゲート領域）が共通のソース電極とコンタクトしており、ソース領域とバックゲート領域の電位を個別に制御することができない。従って、このようなＭＯＳＦＥＴを双方向スイッチング素子に用いる場合には、２つのＭＯＳＦＥＴを直列に接続し、制御回路によってＭＯＳＦＥＴのオンオフおよび寄生ダイオードの制御を行っており、装置の小型化を阻んでいた。【解決手段】ソース領域にコンタクトする第１電極層とボディ（バックゲート）領域にコンタクトする第２電極層を設ける。第１電極層と第２電極層は絶縁され、それぞれトレンチの延在方向と異なる方向に延在する。第１電極層と第２電極層に個別に電位を印加でき、寄生ダイオードによる逆流を防止する制御が行える。更にソース領域の下方に低濃度領域を設け、ソース領域−チャネル層間の耐圧を向上させる。【選択図】    図１
2007134469.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に設けた逆導電型のチャネル層と、
前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチと、
該トレンチの内壁に設けたゲート絶縁膜と、
前記トレンチに埋め込まれたゲート電極と、
前記トレンチに隣接し前記チャネル層表面に設けられた一導電型のソース領域と、
前記ソース領域下方に設けられた一導電型の低濃度領域と、
前記トレンチおよび前記ソース領域に隣接し前記チャネル層表面に設けられた逆導電型のボディ領域と、
前記ソース領域上に設けられ、前記半導体層表面において第２方向に延在する第１電極層と、
前記ボディ領域上に設けられ、前記半導体層表面において第２方向に延在する第２電極層と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第１電極層および前記第２電極層を交互に配置することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記ゲート電極の表面は前記トレンチの開口部より下方に設けられ、前記ゲート電極上の前記トレンチ内に絶縁膜が埋設されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記ドレイン領域に接続する第３電極層を有し、前記ゲート電極の非電圧印加時に前記第１電極層および前記第３電極層のうちいずれか一方と前記第２電極層を電気的に接続することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第１電極層および第３電極層のうちいずれか低電位の電極層を前記第２電極層と接続することを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第１電極層および前記第３電極層のうちいずれか他方は電源電圧が印加されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項７】
前記ソース領域および前記ドレイン領域の電位に応じて、前記ゲート電極の電圧印加時に前記ソース領域および前記ドレイン領域間に双方向の電流経路が形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項８】
前記第１方向および前記第２方向は直交することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項９】
前記ボディ領域は２つのソース領域間に配置され、該２つのソース領域は１つの前記トレンチの同一の側壁に沿って配置されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記トレンチはストライプ状に形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記低濃度領域は、前記ソース領域と接して設けられ、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度の不純物濃度を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１２】
一導電型の半導体基板に一導電型半導体層を積層し、該半導体層表面に逆導電型のチャネル層を形成する工程と、
前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記トレンチに埋め込まれたゲート電極を形成する工程と、
前記チャネル層表面に一導電型の低濃度領域を形成する工程と、
前記トレンチに隣接し、前記低濃度領域上方に位置する一導電型のソース領域を形成する工程と、
前記トレンチおよび前記ソース領域に隣接する前記チャネル層表面に逆導電型のボディ領域を形成する工程と、
前記ソース領域とコンタクトし、前記半導体層表面において第２方向に延在する第１電極層を形成する工程と、
前記ボディ領域とコンタクトし、前記半導体層表面において第２方向に延在する第２電極層を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１３】
前記ゲート電極の表面は前記トレンチの開口部より下方に形成され、前記ゲート電極上の前記トレンチ内に絶縁膜を埋設することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１４】
前記ドレイン領域に電気的に接続する第３電極層を形成することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１５】
前記低濃度領域は、前記ソース領域と接して設けられ、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度の不純物濃度を有することを特徴とする請求項１２に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特に１つのチップで双方向のスイッチング動作が可能であり、且つ耐圧の向上を実現した絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図２０に、従来の半導体装置の一例としてｎチャネル型のＭＯＳＦＥＴを示す。図２０（Ａ）は平面図であり図２０（Ｂ）は、図２０（Ａ）のｆ−ｆ線断面図である。尚、図２０（Ａ）では層間絶縁膜を省略し、ソース電極を破線で示す。
【０００３】
図２０（Ａ）の如く、基板表面においてトレンチ４４はストライプ状に形成され、トレンチ４４に隣接してソース領域４８およびボディ領域４９が配置される。トレンチ４４、ソース領域４８、ボディ領域４９は同一の方向に延在する。
【０００４】
図２０（Ｂ）の如く、ｎチャネル型のＭＯＳＦＥＴは、ｎ＋型の半導体基板４１の上にｎ−型のエピタキシャル層からなるドレイン領域４２を設け、その上にｐ型のチャネル層４３を設ける。チャネル層４３からドレイン領域４２まで到達するトレンチ４４を設け、トレンチ４４の内壁をゲート酸化膜４５で被膜し、トレンチ４４にゲート電極４６を埋設する。
【０００５】
トレンチ４４に隣接したチャネル層４３表面にはｎ＋型のソース領域４８が形成され、隣り合う２つのセルのソース領域４８間のチャネル層４３表面にはｐ＋型のボディ領域４９が形成される。トレンチ４４上は層間絶縁膜５０で覆い、ソース領域４８およびボディ領域４９とコンタクトするソース電極５１を設ける。ソース電極５１は、ソース領域４８およびボディ領域４９上に連続して設けられる。また、基板裏面にはドレイン電極５２を設ける。
【０００６】
上記のＭＯＳＦＥＴは、例えば二次電池の充放電のバッテリーマネージメントを行う保護回路装置に採用される。
【０００７】
図２１は、保護回路装置の一例を示す回路図である。
【０００８】
二次電池ＬｉＢに直列に２個のＭＯＳＦＥＴＱ１、Ｑ２を接続する。ＭＯＳＦＥＴＱ１、Ｑ２はドレインＤを共通接続し、両端にそれぞれのソースＳが配置され、各々のゲートＧは制御回路ＩＣに接続されている。制御回路ＩＣは、二次電池ＬｉＢの電圧を検知しながら２個のＭＯＳＦＥＴＱ１、Ｑ２のオンオフ制御を行い、過充電、過放電あるいは負荷ショートから二次電池ＬｉＢを保護している（例えば特許文献１参照。））。
【０００９】
例えば、制御回路ＩＣは、電池電圧を検出し、検出した電圧が最高設定電圧よりも高いときにＭＯＳＦＥＴＱ２をオフに切り替え、二次電池ＬｉＢの過充電を阻止する。また、検出した電圧が最低設定電圧よりも低いときにＭＯＳＦＥＴＱ１をオフに切り替え、二次電池ＬｉＢの過放電を阻止する。
【特許文献１】特開２００２−１１８２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図２０の如く、従来のＭＯＳＦＥＴは、ボディ領域４９とソース領域４８が共通でソース電極５１に接続しており、これらの電位が固定されている。そして、ＭＯＳＦＥＴを双方向のスイッチング素子に利用する場合には、２つのＭＯＳＦＥＴを直列に接続し、それぞれのソース電極５１の電位を切り換え、双方向に電流経路を形成する。
【００１１】
これは、ＭＯＳＦＥＴは寄生ダイオードが内蔵されているためである。つまり、ボディ領域４９（すなわちバックゲート領域）とソース領域４８の電位が固定されているＭＯＳＦＥＴでは、オフ時における寄生ダイオードの順方向動作は避けられない。
【００１２】
従って、ＭＯＳＦＥＴのオフ時に、寄生ダイオードによって要求しない電流経路が形成されないよう、制御する必要がある。
【００１３】
そのため、図２１の如く、同一セル数、同一チップサイズの２つのＭＯＳＦＥＴを直列に接続し、制御回路によってＭＯＳＦＥＴＱ１、Ｑ２およびこれらの寄生ダイオードの制御を行う。これにより所望の電流経路を形成している。
【００１４】
ところで、ＭＯＳＦＥＴにおいてオン抵抗を低減するにはある程度のセル数およびチップサイズが必要となる。一方、二次電池は携帯端末のバッテリーとして普及しており、携帯端末の小型化に伴いその保護回路も小型化の要求が高まっている。しかし、２つのＭＯＳＦＥＴＱ１、Ｑ２を直列接続する上記の保護回路では、その要求に応えるには限界があった。
【課題を解決するための手段】
【００１５】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板に一導電型半導体層を積層したドレイン領域と、前記半導体層表面に設けた逆導電型のチャネル層と、前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチと、該トレンチの内壁に設けたゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極と、前記トレンチに隣接し前記チャネル層表面に設けられた一導電型のソース領域と、前記ソース領域下方に設けられた一導電型の低濃度領域と、前記トレンチおよび前記ソース領域に隣接し前記チャネル層表面に設けられた逆導電型のボディ領域と、前記ソース領域上に設けられ、前記半導体層表面において第２方向に延在する第１電極層と、前記ボディ領域上に設けられ、前記半導体層表面において第２方向に延在する第２電極層と、を具備することにより解決するものである。
【００１６】
第２に、一導電型の半導体基板に一導電型半導体層を積層し、該半導体層表面に逆導電型のチャネル層を形成する工程と、前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチを形成する工程と、前記トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチに埋め込まれたゲート電極を形成する工程と、前記チャネル層表面に一導電型の低濃度領域を形成する工程と、前記トレンチに隣接し、前記低濃度領域上方に位置する一導電型のソース領域を形成する工程と、前記トレンチおよび前記ソース領域に隣接する前記チャネル層表面に逆導電型のボディ領域を形成する工程と、前記ソース領域とコンタクトし、前記半導体層表面において第２方向に延在する第１電極層を形成する工程と、前記ボディ領域とコンタクトし、前記半導体層表面において第２方向に延在する第２電極層を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１７】
本実施形態によれば、第１に、ソース電極とドレイン電極を、個別にボディ領域（バックゲート領域）に接続できる。これにより、１つのＭＯＳＦＥＴでソース領域とバックゲート領域を短絡した状態と、ドレイン領域とバックゲート領域を短絡した状態を切り換えることができる。
【００１８】
これにより、ＭＯＳＦＥＴのオフ時に寄生ダイオードにより形成される、要求しない電流経路（所望の電流経路に対して逆向きとなる電流経路）を遮断することができる。
【００１９】
従って、１つのＭＯＳＦＥＴのチップで、双方向の電流経路を切り換え、且つ電流の逆流を防止することが可能となる。
【００２０】
第２に、ソース領域下方に、ソース領域と同導電型の低濃度領域を設けることにより、ソース領域とチャネル層の界面における不純物濃度プロファイルを緩やかに遷移させることができる。これにより、ソース領域とチャネル層の界面における電界集中を緩和し、耐圧劣化を抑制できる。従って、ドレイン電極を接地する場合の耐圧を向上させることができる。
【００２１】
第３に、層間絶縁膜をトレンチ内に埋め込むことにより、第１電極層および第２電極層がコンタクトする基板表面の平坦化が実現できる。すなわち層間絶縁膜によるステップカバレジが発生しない。ストライプ状に第１電極層および第２電極層が形成されるため、それぞれソース領域およびボディ領域と十分なコンタクトが取れ、高い密着性も確保できる。
【００２２】
第４に、ソース領域１２、ボディ領域１３、層間絶縁膜１０の各形成工程において３枚のマスクを用いるにもかかわらず、マスク合わせずれは１枚分を考慮すればよい。すなわち、３工程で３枚分のマスク合わせずれを考慮していた従来と比較して、トレンチ間距離を近接できる。従って、動作面積の拡大が可能となる。これにより、同一チップサイズであればオン抵抗の低減が可能となり、同一セル数であればチップサイズの縮小化が可能となるものである。
【００２３】
第５に、１個のＭＯＳＦＥＴで双方向のスイッチング素子が実現でき、例えば二次電池の保護回路に採用する場合などにおいて、部品点数の削減と、装置の小型化を実現できる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態を、図１から図１９を参照し、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００２５】
まず、図１から図１４を参照して第１の実施形態を説明する。図１は、ＭＯＳＦＥＴを示す斜視図である。図１（Ａ）は、第１および第２電極層を配置した図であり、図１（Ｂ）は、第１および第２電極層を破線で示した図である。また、図２は断面図であり、図２（Ａ）が図１（Ａ）のａ−ａ線断面図であり、図２（Ｂ）が図１（Ａ）のｂ−ｂ線断面図である。
【００２６】
ＭＯＳＦＥＴ２０は半導体基板１と、半導体層２と、チャネル層３と、トレンチ５と、ゲート絶縁膜６と、ゲート電極７と、ソース領域１２と、ボディ領域１３と、層間絶縁膜１０と、第１電極層１４と、第２電極層１５、ドレイン電極１６とから構成される。
【００２７】
基板は、ｎ＋型のシリコン半導体基板１の上にｎ−型のエピタキシャル層２を積層するなどしてドレイン領域を設けたものである。ドレイン領域２表面にはｐ型の不純物領域であるチャネル層３を設ける。
【００２８】
トレンチ５は、チャネル層３を貫通しドレイン領域２に達する深さに設けられる。また、ｎ−型エピタキシャル層２（チャネル層３）表面におけるパターンは、第１方向に延在するストライプ状に形成される（図１（Ｂ）参照）。
【００２９】
図２を参照し、トレンチ５内壁は駆動電圧に応じた膜厚のゲート絶縁膜６で被覆される。ゲート電極７は、不純物を導入して低抵抗化を図ったポリシリコンをトレンチ５内に埋設したものである。ゲート電極７は、その上部がトレンチ５開口部すなわちチャネル層３表面より数千Å程度下方に設けられる。
【００３０】
ソース領域１２は、高濃度のｎ型の不純物をトレンチ５に隣接するよう拡散して設ける。ソース領域１２はトレンチ５開口部の周囲のチャネル層３表面に設けられ、またその一部はトレンチ５側壁に沿ってトレンチ５深さ方向に延び、ゲート絶縁膜６を介してゲート電極７まで達する深さに設けられる。図２（Ａ）に示す断面において、隣り合うトレンチ５間にはソース領域１２のみ配置される。また、トレンチ５の延在方向に沿って隣り合うソース領域１２は所定の間隔で離間して配置され、それらの間にボディ領域１３が配置される。つまり、１つのソース領域１２はトレンチ５の同一側壁に沿って配置される２つのボディ領域１３と隣接する（図１（Ｂ）参照）。
【００３１】
ソース領域１２の下層には、ｎ型の低濃度領域１７を設ける。低濃度領域１７は、ソース領域１２とチャネル層３との界面に設けられ、その不純物濃度は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度である。低濃度領域１７によりソース領域１２−チャネル層３間の耐圧を向上させることができるが、これについては後述する。
【００３２】
ボディ領域１３は高濃度のｐ型の不純物をトレンチ５に隣接するよう拡散して設ける。ボディ領域１３はトレンチ５開口部の周囲のチャネル層３表面に設けられる。図２（Ｂ）に示す断面において、隣り合うトレンチ５間にはボディ領域１３のみ配置される。また、トレンチ５の延在方向に沿って隣り合うボディ領域１３は所定の間隔で離間して配置され、それらの間にソース領域１２が配置される。つまり、１つのボディ領域１３はトレンチ５の同一側壁に沿って配置される２つのソース領域１２と隣接する（図１（Ｂ）参照）。
【００３３】
層間絶縁膜１０は、その全体がトレンチ５内に埋め込まれる。ゲート電極７上端(表面)はチャネル層３表面から数千Å程度下方に位置しており、そのゲート電極７の上からチャネル層３表面までのトレンチ５内に層間絶縁膜１０がすべて埋設され、基板表面に突出する部分はない。
【００３４】
第１電極層１４は、ゲート電極７および層間絶縁膜１０上においては、ほぼ平坦に設けられてソース領域１２とコンタクトする。層間絶縁膜１０がトレンチ５内に埋め込まれているため、ソース電極１４は層間絶縁膜１０上において段差があまりなくほぼ平坦に設けられる。第１電極層１４は、ソース領域１２上に設けられｎ−型エピタキシャル層２（チャネル層３）表面において第２方向に延在する。
【００３５】
第２電極層１５は、ゲート電極７および層間絶縁膜１０上においては、ほぼ平坦に設けられてボディ領域１３とコンタクトする。層間絶縁膜１０がトレンチ５内に埋め込まれているため、第２電極層１５は層間絶縁膜１０上において段差があまりなくほぼ平坦に設けられる。第２電極層１５は、ボディ領域１３上に設けられｎ−型エピタキシャル層２（チャネル層３）表面において第２方向に延在する。
【００３６】
第１電極層１４および第２電極層１５は交互に配置され、トレンチ５の延在方向に直交する方向に延在する。第１電極層１４および第２電極層１５はそれぞれ所定の間隔で離間して設けられ、これらの表面に設けられる表面保護膜（不図示）により絶縁される。また、ｎ＋型半導体基板１裏面には、金属蒸着等によりドレイン電極１６が形成される。
【００３７】
層間絶縁膜１０をトレンチ５に埋め込むことで、ゲート電極７の上方において第１電極層１４がほぼ平坦にソース領域１２とコンタクトし、第２電極層１５がほぼ平坦にボディ領域１３とコンタクトする。第１電極層１４および第２電極層１５が、それぞれストライプ状で離間して形成されるパターンであり、それぞれソース領域１２およびボディ領域１３とのコンタクト不良を低減できる。また、ステップカバレジの悪化による空隙の発生や、ワイヤボンド時のクラックを防止でき、信頼性が向上する。
【００３８】
本実施形態によれば、一つのチップを構成するＭＯＳＦＥＴ２０において、第１電極層１４に印加する電位と、第２電極層１５に印加する電位をそれぞれ個別に制御できる。すなわち、ソース領域１２と、ボディ領域１３（以下バックゲート領域）の電位関係を個別に制御可能となる。
【００３９】
つまり、本実施形態のＭＯＳＦＥＴ２０は、双方向の電流経路の切り換えを行う双方向スイッチング素子を１つのチップで実現できるものであり、以下これについて説明する。
【００４０】
図３から図５は、図１のＭＯＳＦＥＴ２０を双方向スイッチング素子に用いた場合の一例を示す図である。図３は、二次電池の保護回路を示す回路図である。図４および図５はＭＯＳＦＥＴ２０がオフ状態の場合を示す概要図である。
【００４１】
図３の如く、保護回路２２は、スイッチング素子である１つのＭＯＳＦＥＴ２０と、制御回路２４とを備える。
【００４２】
ＭＯＳＦＥＴ２０は、二次電池２１と直列に接続され、二次電池２１の充電および放電を行う。ＭＯＳＦＥＴ２０には、双方向の電流経路が形成される。
【００４３】
制御回路２４は、ＭＯＳＦＥＴ２０のゲートＧに制御信号を印加する１つの制御端子２９を備える。
【００４４】
制御回路２４は、充放電動作の場合は、ＭＯＳＦＥＴ２０をオンに切り換え、ＭＯＳＦＥＴのソースＳおよびドレインＤの電位に応じて二次電池２１の充電方向および二次電池２１の放電方向に電流が流れるようにする。また、例えば充放電動作のオフ時や、充放電の切り換え時などには、ＭＯＳＦＥＴ２０はオフ状態となる。そしてこのときＭＯＳＦＥＴ２０に内蔵されている寄生ダイオードによって、所望の経路と逆向きに形成される電流経路を遮断する。すなわち、ＭＯＳＦＥＴ２０のオフ時には、ソースＳまたはドレインＤのいずれか低い電位の端子をバックゲートに接続し、寄生ダイオードによる電流経路を遮断する。
【００４５】
具体的には、充電の場合、ソースＳを電源電位ＶＤＤ、ドレインＤを接地電位ＧＮＤとする。そして、ゲートＧに所定の電位を印加してＭＯＳＦＥＴ２０をオン状態とし、充電方向（矢印Ｘ）に電流経路を形成する。
【００４６】
次に、放電の場合、ソースＳを接地電位ＧＮＤ、ドレインＤを電源電位ＶＤＤとする。そして、ゲートＧに所定の電位を印加してＭＯＳＦＥＴ２０をオン状態とし、放電方向（矢印Ｙ）に電流経路を形成する。
【００４７】
図４および図５を参照し、ＭＯＳＦＥＴ２０のオフ状態について説明する。図４は、充電時にＭＯＳＦＥＴ２０をオフした場合を示し、図５は、放電時にＭＯＳＦＥＴ２０をオフした場合を示す。尚、図４および図５は図１（Ａ）のｃ−ｃ線断面に相当する概要図である。
【００４８】
図４の如く、充電から放電への切り換え時、または過充電時など、充電状態でＭＯＳＦＥＴ２０をオフする場合には、制御回路２４によってソースＳとバックゲートＢＧをショートさせる。
【００４９】
この場合、ドレイン電極１６（ドレインＤ）に電源電位ＶＤＤが印加され、第２電極層１５（バックゲートＢＧ）と第１電極層１４（ソースＳ）がショートして接地される。ドレインＤは電源電位ＶＤＤであるので、寄生ダイオードとしては逆バイアス状態となる。つまり、寄生ダイオードによる電流経路が遮断されるので逆流を防止できる。また、ドレインＤがバックゲートＢＧより高電位であり、寄生バイポーラ動作を起こすことはない。
【００５０】
一方、図５の如く、放電から充電への切り換え時、または過放電時など、放電状態でＭＯＳＦＥＴ２０をオフする場合には、制御回路２４によってドレインＤとバックゲートＢＧをショートさせる。
【００５１】
この場合、ドレイン電極１６（ドレインＤ）と第２電極層１５（バックゲートＢＧ）とがショートして接地され、第１電極層１４（ソースＳ）に電源電位ＶＤＤが印加される。
【００５２】
ソースＳは電源電位ＶＤＤであるので、寄生ダイオードとしては逆バイアス状態となり、寄生ダイオードによる電流経路が遮断されるので、逆流を防止できる。また、ドレインＤとバックゲートＢＧと同電位であり、寄生バイポーラ動作を起こすことはない。
【００５３】
このように、本実施形態では、ソース領域１２に接続する第１電極層１４と、バックゲート領域１３に接続する第２電極層１５が個別に形成されている。従って、第１電極層１４と第２電極層１５にそれぞれ所定の電位を印加し、１つのＭＯＳＦＥＴ２０を用いて、双方向のスイッチングを制御することが可能となる。
【００５４】
ここで、低濃度領域１７について説明する。
【００５５】
まず、図６には、低濃度領域１７を配置せず、ソース領域１２とチャネル層３が接合する場合を示す。図６は図１（Ａ）のｃ−ｃ線断面に相当する概要図である。
【００５６】
この構造では、図４の如くソースＳとバックゲートＢＧをショートさせる場合、ドレインＤには電源電位ＶＤＤとして２０Ｖ印加できる。しかし、図５の如くバックゲートＢＧとドレインＤをショートさせる場合、ソースＳには電源電位ＶＤＤとして１０Ｖ程度しか印加することができない。
【００５７】
これは、ソース領域１２とチャネル層３間の接合において電界集中による耐圧劣化が発生するためである。すなわち、図４の状態では、ソースＳとバックゲートＢＧをショートさせることにより、チャネル層３とソース領域１２とは等電位となりｐｎ接合に電界が発生しない。しかし、図５の状態では、チャネル層３とソース領域１２のｐｎ接合に電界が集中し、耐圧劣化が発生する。
【００５８】
図７は、ソース領域１２およびチャネル層３の不純物濃度プロファイルと、図５の状態における電界分布を示す図である。図７（Ａ）は低濃度領域１７を設けない場合であり、図７（Ｂ）は、本実施形態の如く低濃度領域１７を配置した場合である。また、グラフの縦軸が電界強度、および不純物濃度であり、横軸がチャネル層３表面からの深さである。そしてハッチングの領域が電界分布となる。
【００５９】
図７（Ａ）の如く、電界はｐｎ接合Ｊで最も強くハッチングで示すように分布する。低濃度領域１７を配置しない場合、電界が強くなるソース領域１２の底部付近からｐｎ接合Ｊに至るまでの深さｄ１が浅く、電界分布が急峻となる。すなわちｐｎ接合付近の電界集中が強いことを示している。
【００６０】
一方、図７（Ｂ）の如く、低濃度領域１７を配置することにより、ソース領域１２底部から不純物濃度プロファイルが深さ方向になだらかに遷移する領域が形成され、ｐｎ接合Ｊの位置が深くなる。これにより、電界が強くなるソース領域１２の底部付近からｐｎ接合Ｊに至るまでの深さｄ２が深くなる。つまり電界分布が図７（Ａ）と比較して徐々に強まり、ｐｎ接合付近の電界集中が弱くなることがわかる。
【００６１】
つまり電界集中が弱くなり、ソース領域１２−チャネル層３間の耐圧が向上する。この結果、図５に示すバックゲートＢＧとドレインＤをショートさせる場合であっても、ソースＳには電源電位ＶＤＤとして２０Ｖ程度印加することができる。
【００６２】
次に、図８から図１４を参照して第１の実施形態の絶縁ゲート型半導体装置の製造方法をｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００６３】
第１工程（図８）：一導電型の半導体基板に一導電型半導体層を積層し、半導体層表面に逆導電型のチャネル層を形成する工程。
【００６４】
ｎ＋型シリコン半導体基板１に、ドレイン領域となるｎ−型のエピタキシャル層２を積層するなどした基板を準備する。表面に酸化膜（不図示）を形成した後、予定のチャネル層３の部分の酸化膜をエッチングして基板１表面を露出する。この酸化膜をマスクとして全面に例えばドーズ量１．０×１０１２〜１３ｃｍ-２、加速エネルギー５０ＫｅＶ程度でボロン等を注入した後、拡散してｐ型で厚み約１．５μｍ程度のチャネル層３を形成する。
【００６５】
第２工程（図９）：半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチを形成する工程。
【００６６】
まず、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜４を厚さ３０００Åに生成する。その後レジスト膜によるマスクによりＣＶＤ酸化膜４をドライエッチングして部分的に除去し、チャネル層３を露出させ、レジスト膜を除去する。引き続き、ＣＶＤ酸化膜４をマスクとして露出した基板１をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層３を貫通してドレイン領域２まで達する約２．０μｍの深さのトレンチ５を形成する。トレンチ５の幅は０.５μｍ程度とする。トレンチ５は、チャネル層３表面において、第１方向に延在するストライプ状にパターンニングされる。
【００６７】
第３工程（図１０）：トレンチの内壁にゲート絶縁膜を形成する工程。
【００６８】
ダミー酸化をしてトレンチ５内壁とチャネル層３表面に酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とトレンチエッチングのマスクとなったＣＶＤ酸化膜４をエッチングにより除去する。その後、ゲート酸化膜６を形成する。すなわち、全面を熱酸化してゲート酸化膜６を、駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。
【００６９】
第４工程（図１１）：トレンチに埋め込まれたゲート電極を形成する工程。
【００７０】
全面に高濃度不純物を含むポリシリコン層７ａを堆積する、あるいは、全面にノンドープのポリシリコン層を付着し、高濃度不純物をデポジションし拡散して高導電率化を図る（図１１（Ａ））。その後、全面をマスクなしでドライエッチする。このとき、トレンチの開口部よりも下方にポリシリコン層７ａの上部が位置するようにオーバーエッチングし、トレンチ５に埋設されたゲート電極７を設ける。ゲート電極７上部は、トレンチ５開口部よりも８０００Å程度下方に位置し、トレンチ５開口部付近のトレンチ５側壁のゲート酸化膜６が露出する（図１１（Ｂ））。
【００７１】
第５工程（図１２）：チャネル層表面に一導電型の低濃度領域を形成する工程。
【００７２】
ここでは、図２（Ａ）に相当する断面を示す。低濃度領域が形成されるチャネル層３が露出するストライプ状のマスクを設け、リン（Ｐ）を５×１０１３ｃｍ−３程度のドーズ量でイオン注入する。その後熱処理により拡散し、チャネル層３表面からの深さが０．６μｍ程度の低濃度領域１７を形成する。
【００７３】
第６工程（図１３および図１４）：トレンチに隣接するチャネル層表面に一導電型のソース領域を形成する工程、およびトレンチとソース領域に隣接するチャネル層表面に逆導電型のボディ領域を形成する工程。
【００７４】
ソース領域の形成領域のチャネル層３表面が露出するストライプ状のマスク（不図示）を設ける。全面に例えば砒素をドーズ量５．０×１０１５ｃｍ−２程度でイオン注入して、チャネル層３表面にｎ＋型不純物をドープしてｎ型不純物領域１２’を形成する。尚ここでは図２（Ａ）に相当する断面図を示す（図１３（Ａ））。
【００７５】
次に、ボディ領域が形成される領域のチャネル層３表面が露出するようにストライプ状のマスク（不図示）を設ける。尚、ここでは、図２（Ｂ）に相当する断面図を示す。
【００７６】
全面に例えばボロンをドーズ量５．０×１０１４ｃｍ−２程度でイオン注入し、露出したチャネル層３表面にｐ型不純物領域１３’を形成する（図１３（Ｂ））。
【００７７】
全面にＴＥＯＳ膜（不図示）を２０００Å程度積層した後、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１０ａをＣＶＤ法により６０００Å程度付着後、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）層１０ｂを形成する。
【００７８】
その後、平坦化のための熱処理（９００℃程度）を行い、これにより、ｎ型不純物領域１２’およびｐ型不純物領域１３’を拡散する。そして、図２（Ａ）に相当する断面においてｎ型のソース領域１２がチャネル層３表面に形成される。ソース領域１２は、ｎ−型エピタキシャル層２表面から０．３μｍ程度の深さに設けられ、ソース領域１２の下方に低濃度領域１７が配置する。ソース領域１２は、ゲート絶縁膜６を介してゲート電極７と隣接する（図１４（Ａ））。
【００７９】
同様に図２（Ｂ）に相当する断面においてもｐ型のボディ領域１３がチャネル層３表面に形成される。ボディ領域１３は、ゲート絶縁膜６を介してゲート電極７と隣接する（図１４（Ｂ））。
【００８０】
ボディ領域１３およびソース領域１２は、トレンチ５の同一側壁に沿って交互に配置される。また、トレンチ５が延在する第１方向に対して直交する第２方向において、隣り合うトレンチ５間には、ソース領域１２またはボディ領域１３のいずれか一方のみが配置される（図１（Ｂ）参照。）。
【００８１】
その後、全面をエッチバックしてチャネル層３表面を露出して、トレンチ５に埋め込まれた層間絶縁膜１０を形成する。ここで、エッチバックの際には、膜残り防止のため、若干オーバーエッチすることが望ましい。具体的には、終点検出を用いてチャネル層３表面のシリコンが露出するまで層間絶縁膜１０をエッチングし、その後更に、オーバーエッチする。これにより、層間絶縁膜１０はゲート電極７上でトレンチ５内に完全に埋設され、基板表面への突出がないため層間絶縁膜１０形成後の基板表面はほぼ平坦となっている。
【００８２】
このように本実施形態では、マスクを設けずに層間絶縁膜１０が形成できる。ここでは、図２（Ａ）に相当する断面を示すが、図２（Ｂ）に相当する断面においても同様に層間絶縁膜１０がトレンチ５内に埋設される。（図１４（Ｃ））。
【００８３】
従来では、図２０の如く、ソース領域４８およびボディ領域４９をトレンチ４４と平行に形成していた。層間絶縁膜５０の形成工程、ソース領域４８およびボディ領域４９の形成工程の３工程では３枚のマスクが必要であり、トレンチ４４−ソース領域４８、およびトレンチ４４−ボディ領域４９の位置合わせのため、３枚分のマスク合わせずれを考慮する必要があった。
【００８４】
しかし、本実施形態では、トレンチ５の延在方向に対して、ソース領域１２およびボディ領域１３が垂直に延在するように形成する。従って、層間絶縁膜１０形成工程、ソース領域１２およびボディ領域１３形成工程で３枚のマスクが必要であるにも関わらず、１枚分のマスク合わせずれを考慮するのみでよい。
【００８５】
つまり、従来と比較してマスクの合わせずれを考慮するために確保していたトレンチ間距離を近接できる。従って、実動作面積の拡大が可能となる。これにより、同一チップサイズであればオン抵抗の低減が可能となり、同一セル数であればチップサイズの縮小化が可能となるものである。
【００８６】
尚、ソース領域１２とボディ領域１３の形成順を入れ替えても良い。
【００８７】
第７工程（図２（Ａ））：ソース領域とコンタクトし、前記半導体層表面において第２方向に延在する第１電極層を形成する工程。
【００８８】
アルミニウムをスパッタ装置で全面に付着して、所望の形状にパターンニングし、ソース領域１２コンタクトする第１電極層１４を形成する。第１電極層１４はソース領域１２上に設けられチャネル層３表面において第２方向に延在する。
【００８９】
本実施形態では、ゲート電極７上に層間絶縁膜１０が埋め込まれ、ほぼ平坦な第１電極層１４が形成できるので、ステップカバレッジを改善することができる。
【００９０】
第８工程（図２（Ｂ））：ボディ領域とコンタクトし、半導体層表面において第２方向に延在する第２電極層を形成する工程。
【００９１】
アルミニウムをスパッタ装置で付着して、所望の形状にパターンニングし、ボディ領域１３とコンタクトする第２電極層１５を形成する。第２電極層１５はボディ領域１３上に設けられチャネル層３表面において第２方向に延在する。第２電極層１５は、第１電極層１４と離間して平行に配置される。
【００９２】
本実施形態では、ゲート電極７上に層間絶縁膜１０が埋め込まれ、ほぼ平坦な第２電極層１５が形成できるので、ステップカバレッジを改善することができる。
【００９３】
図１５から図１９を参照し、本発明の第２の実施形態を説明する。
【００９４】
図１５は第２の実施形態の構造を示す図であり、図１５（Ａ）は斜視図、図１５（Ｂ）は図１５（Ａ）のｄ−ｄ線断面図、図１５（Ｃ）は図１５（Ａ）のｅ−ｅ線断面図である。尚、図１５（Ａ）において第１電極層１４および第２電極層１５は破線で示す。
【００９５】
第２の実施形態は、層間絶縁膜１０をトレンチ５内に埋め込まず、チャネル層３表面に突出させる構造である。
【００９６】
すなわち、トレンチ５の開口部付近までゲート電極７が埋設され、ゲート電極７と、トレンチ５周囲に設けられたソース領域１２またはボディ領域１３の一部を被覆して層間絶縁膜１０が設けられる。
【００９７】
第１電極層１４および第２電極層１５は、チャネル層３表面に突出した層間絶縁膜１０の周囲を被覆して設けられ、層間絶縁膜１０の間に露出したソース領域１２またはボディ領域１３とコンタクトする。他の構成は第１の実施形態と同様であるので説明は省略する。
【００９８】
図１６から図１９を参照し、第２の実施形態のＭＯＳＦＥＴの製造方法をｎチャネル型を例に説明する。
【００９９】
第１工程から第３工程は、第１の実施形態（図８から図１０）と同様であるので説明は省略する。
【０１００】
第４工程（図１６）：トレンチに埋め込まれたゲート電極を形成する工程。
【０１０１】
全面に高濃度不純物を含むポリシリコン層７ａを堆積する、あるいは、全面にノンドープのポリシリコン層を付着し、高濃度不純物をデポジションし拡散して高導電率化を図る（図１６（Ａ））。その後、全面をマスクなしでドライエッチする。これにより、トレンチ５に埋設されたゲート電極７を形成する。ゲート電極７の表面は、トレンチ５の開口部付近に位置する（図１６（Ｂ））。
【０１０２】
第５工程（図１７）：チャネル層表面に一導電型の低濃度領域を形成する工程。
【０１０３】
ここでは、図２（Ａ）に相当する断面を示す。低濃度領域が形成されるチャネル層３が露出するストライプ状のマスクを設け、リン（Ｐ）を５×１０１３ｃｍ−３程度のドーズ量でイオン注入する。その後熱処理により拡散し、チャネル層３表面からの深さが０．６μｍ程度の低濃度領域１７を形成する。
【０１０４】
第６工程（図１８および図１９）：トレンチに隣接するチャネル層表面に一導電型のソース領域を形成する工程、およびトレンチと、ソース領域に隣接するチャネル層表面に逆導電型のボディ領域を形成する工程。
【０１０５】
ソース領域の形成領域が露出するストライプ状のマスクを設け、全面に例えば砒素をドーズ量５．０×１０１５ｃｍ−２程度でイオン注入して、チャネル層３表面にｎ＋型不純物をドープして一導電型不純物領域１２’を形成する。尚ここでは図１５（Ｂ）に相当する断面図を示す（図１８（Ａ））。
【０１０６】
次に、ボディ領域が形成される予定のチャネル層３表面が露出するようにストライプ状のマスク（不図示）を設ける。尚、ここでは、図１５（Ｃ）に相当する断面図を示す。
【０１０７】
全面に例えばボロンをドーズ量５．０×１０１４ｃｍ−２程度でイオン注入し、露出したチャネル層３表面に逆導電型型不純物領域１３’を形成する（図１８（Ｂ））。
【０１０８】
その後、全面にＴＥＯＳ膜（不図示）を２０００Å程度積層した後、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１０ａをＣＶＤ法により６０００Å程度付着後、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）層１０ｂを形成し、平坦化のための熱処理（９００℃程度）を行う。
【０１０９】
この熱処理により図１９（Ａ）の如く一導電型不純物領域１２’の不純物を拡散し、ｎ型のソース領域１２をチャネル層３表面に形成する。ソース領域１２下方には、低濃度領域１７が位置する。
【０１１０】
同時に図１９（Ｂ）の如く、逆導電型型不純物領域１３’の不純物を拡散し、ｐ型のボディ領域１３をチャネル層３表面に形成する。
【０１１１】
ソース領域１２およびボディ領域１３は、ゲート絶縁膜６を介してゲート電極７と隣接する。
【０１１２】
ボディ領域１３およびソース領域１２は、トレンチ５の同一側壁に沿って交互に配置される。また、トレンチ５が延在する第１方向に対して直交する第２方向において、隣り合うトレンチ５間には、ソース領域１２またはボディ領域１３のいずれか一方のみが配置される（図１５（Ａ）参照。）。
【０１１３】
その後、新たなレジストによるマスク（不図示）を設け、ＢＰＳＧ膜１０ａ、ＳＯＧ膜１０ｂをエッチングし、コンタクトホールＣＨを形成すると共に層間絶縁膜１０を形成する。層間絶縁膜１０は、ゲート電極７上を覆い、トレンチ５に隣接したソース領域１２の一部の上を被覆する（図１９（Ｃ））。尚、図示は省略するが、ボディ領域１３上も同様である。
【０１１４】
以降の工程は、第１の実施形態と同様であるので、説明は省略する。
【０１１５】
尚、上述の如く、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型のＭＯＳＦＥＴにも適用できる。またバイポーラトランジスタとパワーＭＯＳＦＥＴを１チップ内にモノシリックで複合化したＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の絶縁ゲート型半導体装置を説明する斜視図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する回路図である。
【図４】本発明の絶縁ゲート型半導体装置を説明する概要図である。
【図５】本発明の絶縁ゲート型半導体装置を説明する概要図である。
【図６】本発明の絶縁ゲート型半導体装置を説明するための断面図である。
【図７】本発明の絶縁ゲート型半導体装置を説明するための特性図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置を説明する（Ａ）斜視図、（Ｂ）断面図、（Ｃ）断面図である。
【図１６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２１】従来の絶縁ゲート型半導体装置を説明する回路図である。
【符号の説明】
【０１１７】
１      ｎ＋型シリコン半導体基板
２      ｎ−型エピタキシャル層
３      チャネル層
５      トレンチ
６      ゲート酸化膜
７      ゲート電極
１０    層間絶縁膜
１２    ソース領域
１３    ボディ（バックゲート）領域
１４    第１電極層
１５    第２電極層
１６    ドレイン電極
１７    低濃度領域
２０    ＭＯＳＦＥＴ
２１    二次電池
２２    保護回路
２４    制御回路
２９    制御端子
４１    ｎ＋型シリコン半導体基板
４２    ｎ−型エピタキシャル層
４３    チャネル層
４４    トレンチ
４５    ゲート酸化膜
４６    ゲート電極
４８    ソース領域
４９    ボディ領域
５０    層間絶縁膜
５１    ソース電極
５２    ドレイン電極
【図１】
2007134469.tif 000003
【図２】
2007134469.tif 000004
【図３】
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【図４】
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【図５】
2007134469.tif 000007
【図６】
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【図７】
2007134469.tif 000009
【図８】
2007134469.tif 000010
【図９】
2007134469.tif 000011
【図１０】
2007134469.tif 000012
【図１１】
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【図１２】
2007134469.tif 000014
【図１３】
2007134469.tif 000015
【図１４】
2007134469.tif 000016
【図１５】
2007134469.tif 000017
【図１６】
2007134469.tif 000018
【図１７】
2007134469.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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