(57)【要約】【課題】基材の反り変形や寸法変化を低減できるとともに、コストや工程数を削減できるインターポーザの製造方法を提供する。【解決手段】配線基板に接続するためのバンプ端子部と、電子素子に接続するための回路端子部とを備え、配線基板と該配線基板に搭載される電子素子との間に挿入されて電子部品を構成するために用いられるインターポーザ１０の製造方法であって、一方の面上に導体層１２ａを有するとともにビア１１ａが貫通形成された絶縁基体１１を用意し、前記絶縁基体１１のビア１１ａと前記導体層１２ａの上との両面に同時にめっきを施すことにより、前記ビア１１ａに充填されたフィルドビアめっき１６からなるバンプ端子部と前記導体層１２ａ上のめっき層１５からなる回路端子部とを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線基板に接続するためのバンプ端子部と、電子素子に接続するための回路端子部とを備え、配線基板と該配線基板に搭載される電子素子との間に挿入されて電子部品を構成するために用いられるインターポーザの製造方法であって、
一方の面上に導体層を有するとともにビアが貫通形成された絶縁基体を用意し、前記絶縁基体のビアと前記導体層の上との両面に同時にめっきを施すことにより、前記ビアに充填されたフィルドビアめっきからなるバンプ端子部と前記導体層上のめっき層からなる回路端子部とを形成することを特徴とするインターポーザの製造方法。
【請求項２】
前記導体層の上のめっきに際し、回路端子部が形成される部分が開口しためっきレジストを前記導体層の上にあらかじめ形成しておき、前記めっきレジストの開口部に充填されためっき層により、前記回路端子部を形成することを特徴とする請求項１に記載のインターポーザの製造方法。
【請求項３】
前記一方の面に導体層を有するとともにビアが貫通形成された絶縁基体を用意する工程は、レ−ザにより絶縁基体を貫通して前記導体層は貫通しないビアを形成した後、前記導体層全面を厚さ１〜３μｍにまでエッチングする工程を含むことを特徴とする請求項１又は２に記載のインターポーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板と該配線基板に搭載される電子素子との間に挿入されて電子部品を構成するために用いられるインターポーザの製造方法に関するものであり、さらに詳しくは、一方の面に配線基板に接続するためのバンプ端子部を有し、他方の面に電子素子に接続するための回路端子部を備えた表裏２層で形成されるインターポーザの製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化に伴い、半導体パッケージの高速化、高集積化の要求が高まっている。それに伴い、パッケージ裏面にはんだボールを整列配置したＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージや、半導体装置のパッケージングを小型化したＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が多用されるようになっている。これらのＢＧＡ及びＣＳＰは、従来の周辺端子実装方式であるＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）に比べ、小さい面積で実装することができ、実装密度が高く、パッケージの小型化に有利である。また、使用するはんだボールの表面張力によるセルフアライメント効果によってリフロー表面実装を一括して行い得るというメリットもある。近年、ＢＧＡ、ＣＳＰの小型化に伴い、はんだボールのピッチがますます狭くなっている。これに合わせてはんだボール搭載用のビアホールの直径も小さくなり、インターポーザ上の回路幅も狭くなっている。
【０００３】
回路パターンの形成方法としては、絶縁樹脂層上の導体層をエッチングしてパターン化するサブトラクティブ法、回路パターンを直接的に描画するアディティブ法、下地となる導体層の形成を伴うセミアディティブ法が挙げられる。しかしサブトラクティブ法は共ピッチ回路の形成において、またアディティブ法は製造コスト及び生産効率において、難点がある。従って、インターポーザの回路形成方法としては、セミアディティブ法が好ましい。
【０００４】
セミアディティブ法において下地となる導体薄膜は、絶縁樹脂層上に化学銅めっきによる銅層や、スパッタによる銅／ニッケル、銅／クロム、銅／ニクロム等の２層構造が多く用いられている。ここで、図２を参照しながら、２層構造のシード層２２、２３を有するスパッタ基材を用いたセミアディティブ法によるインターポーザ２０の製造方法の例を説明する。次に記す説明中の（ａ）〜（ｐ）は、図２に示した（ａ）〜（ｐ）の各段階に対応している。
【０００５】
（ａ）絶縁樹脂層２１上に、ニッケル、クロム、ニクロムのうちいずれかからなるシード層２２がスパッタリングで通常３０〜５００Å積層され、さらにその上に銅シード層２３がスパッタリングで通常１００〜５０００Å積層されたスパッタ基材を用いる。
（ｂ）銅シード層２３上にめっきレジスト２４をラミネートする。
（ｃ）フォトマスク等を用いてめっきレジスト２４をマスクマスキング露光してめっきレジストパターン２４ａを形成する。
（ｄ）現像にて未感光部分のめっきレジスト２４を除去する。
（ｅ）銅シード層２３上にパターン銅めっきで銅回路２５を形成する。
（ｆ）露光しためっきレジスト２４ａを剥離する。
（ｇ）銅回路２５間に露出される銅シード層２３をエッチングにて除去する。
（ｈ）銅回路２５間に露出されるシード層２２をエッチングにて除去する。
（ｉ）絶縁樹脂層２１にレーザでビアホール２１ａを形成して、該ビアホール２１ａ内に残ったスミアをデスミアで除去する。
（ｊ）ビアホール２１ａの底に露出されるシード層２２をエッチングにて除去する。
（ｋ）銅回路２５上に、該銅回路２５以上の厚さのめっきレジスト２８をラミネートする。
（ｌ）フォトマスク等を用いてめっきレジスト２８をマスクマスキング露光する。
（ｍ）現像にて給電部２９上の未感光部分のめっきレジスト２８を除去する。
（ｎ）ビアホール２１ａ内にフィルドビア銅めっき２６を施す。
（ｏ）露光しためっきレジスト２８ａを剥離する。
（ｐ）両面の銅回路２５及びフィルドビア銅めっき２６の表面に、それぞれニッケル−金めっきを施して、ニッケル−金めっき層２７ａ，２７ｂを形成する。
【０００６】
しかしながら、従来のインターポーザにおいて、化学銅やスパッタを用いた基材は、セミアディティブ法によってピッチ１０μｍの回路形成も可能にしているものの、そのコストが非常に高いという問題がある。近年、セミアディティブ用途のため、銅箔が１〜３μｍ程度の極薄ラミネート銅箔基材が開発されてきているが、この極薄ラミネート銅箔基材もコストが高いという難点がある。また、極薄ラミネート銅箔基材ではビアホールの形成においてそのままの銅箔厚さではレーザで銅箔が貫通してしまう恐れがあり、銅箔のレーザ照射する部分の裏側にあらかじめ回路銅めっきを施して補強する必要がある。
【０００７】
一般に、めっきが行われている最中には、めっき膜自体に応力が発生し、めっき膜を変形させることが知られている。例えば、めっき膜の成長に面内ばらつきがある場合、めっき膜の成長が進まない箇所への応力集中といった現象が発生する。その応力が大きい場合には、めっき膜の反り程度では収まらず、基材の反り、変形、寸法変化にまで影響する。
【０００８】
基材に対して両面にめっきを施す場合、基材を対にして逆方向へ同種の応力が作用するため、めっき膜の変形は低減する。しかし、片面ずつめっきを施すと、一方の面のめっきの最中に基材が変形するので、他方の面にめっきを施すときは応力分布が異なり、同条件のめっきでは基材の反り、変形、寸法変化を完全に抑制することができない。あらかじめ残留応力を除去する手法として、アニーリング等が知られているが、加工工程が増えコストアップになるので好ましくない。さらに、めっき中に基材が変形すると基材の部位によって基材とアノードとの間の距離が変化し、めっき膜の厚さが変化するという問題も発生する。
【０００９】
従来技術の例としては以下のものがある。
特許文献１には、インターポーザの強度を高めて変形を防止するためにスティフナを設けることが記載されている。しかしながら、この手法ではスティフナを配設する工程が増えることと、スティフナの材料費や加工費がかかることから大幅なコストアップになるという問題がある。また、スティフナによってインターポーザ全体が厚くなってしまうという構造上の問題も発生する。
【００１０】
特許文献２には、インターポーザの反りを抑制するためにボールグリッドアレイ（ＢＧＡ）パッケージのはんだボール側に所望の線膨張係数を備えた樹脂を塗布して有機基板の上面と下面の線膨張係数の均衡を取る方法が記載されている。しかし所望の線膨張係数を備えた樹脂としては、シリカなどのフィラー等を入れることによって線膨張係数を半導体集積回路（Ｓｉ）に可能な限り近づけることが当該明細書の段落００２２、２３に記載されているのみであり、配合比や物質名の記載がない。一般に、無機物に代表されるフィラーによってポリマー材料の線膨張係数を低減できることが知られているが、Ｓｉと同レベルにするのは容易ではない。そして、上市されている安価なポリマー材料やフィラーを組み合わせても上述の特性を達成することは困難である。従って、上述の特性を達成するためには特殊なポリマー材料と特殊なフィラーを用いて配合することが必要であり、大幅なコストアップになるという問題がある。また、仮にＳｉと同レベルの線膨張係数を備えた樹脂が作製できたとしても、原理的に通常の樹脂より固くなってしまい、加工性や塗布性が低下するため、従来の加工ができないという問題が発生する。
【００１１】
特許文献３には、半導体チップと基板との間の線膨張係数差による基板の反り変形を低減するために半導体チップと基板との接続部の接続面積が小さくなるように接着材を挿入することが記載されている。しかしながらこの手法は、原理的に基板の反り変形を低減するものではなく、単に基板の反り変形によって発生する応力が半導体チップに影響しないように接着材を緩衝層として使っているだけである。接着材の材料費や加工費がかかることから大幅なコストアップになるという問題があり、また、原理的に半導体装置が厚くなってしまうという問題がある。
【００１２】
特許文献４には、熱ストレスによる応力の緩和を目的として、グリッドアレイのコーナー部分に垂直方向にスリット５を形成することが記載されている。しかしながらこの手法では原理的に基板サイズが大きくなってしまい、実装密度が低下するという問題がある。また、スリットの加工工程が増え、コストアップになるという問題がある。
【特許文献１】特開２００５−１８３６８７号公報
【特許文献２】特開２００５−１６６８８６号公報
【特許文献３】特開２００５−１４２４５２号公報
【特許文献４】特開２００５−１２９５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑みてなされたものであり、基材の反り変形や寸法変化を低減できるとともに、コストや工程数を削減できるインターポーザの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、本発明は、配線基板に接続するためのバンプ端子部と、電子素子に接続するための回路端子部とを備え、配線基板と該配線基板に搭載される電子素子との間に挿入されて電子部品を構成するために用いられるインターポーザの製造方法であって、一方の面上に導体層を有するとともにビアが貫通形成された絶縁基体を用意し、前記絶縁基体のビアと前記導体層の上との両面に同時にめっきを施すことにより、前記ビアに充填されたフィルドビアめっきからなるバンプ端子部と前記導体層上のめっき層からなる回路端子部とを形成することを特徴とするインターポーザの製造方法を提供する。
前記導体層の上のめっきに際し、回路端子部が形成される部分が開口しためっきレジストを前記導体層の上にあらかじめ形成しておき、前記めっきレジストの開口部に充填されためっき層により、前記回路端子部を形成することが好ましい。
前記一方の面に導体層を有するとともにビアが貫通形成された絶縁基体を用意する工程は、レーザにより絶縁基体を貫通して前記導体層は貫通しないビアを形成した後、前記導体層全面を厚さ１〜３μｍにまでエッチングする工程を含むことが好ましい。
【発明の効果】
【００１５】
本発明によれば、バンプ端子部と回路端子部を形成するためのめっきを、絶縁基体のビアと前記導体層の上との両面に同時に施すようにしたので、前者又は後者を形成するためのめっきを片側ずつ行うのに比べて、めっきの内部応力による基材の反り、寸法変化等を低減できる。
また、めっきを片側ずつ行うと２回目のめっきには１回目で形成しためっきを保護するためのレジストが必要になるが、本発明では、めっきを同時に行うことでそのレジストを不要にし、めっきレジストの形成を１回で済ませることができる。また、スパッタで２層以上のシード層を形成したスパッタ基材を用いた場合には、回路形成後に回路間を絶縁するためのシード層のエッチングが２工程以上必要になるが、本発明では絶縁基体の片面に１層の導体層を有する基材を用いることにより、回路形成後に回路間を絶縁するための導体層のエッチングは１回の工程で済む。このように、本発明によれば、両面の端子部を形成する工程の数を削減することができる。
【００１６】
本発明において、両面の端子部を形成するめっき工程に先だち、一方の面に厚さが例えば、５μｍ以上の導体層を有する絶縁基体に対してレーザにより絶縁基体を貫通して前記導体層は貫通しないビアを形成した後、前記導体層全面を厚さ１〜３μｍにまでエッチングすることにより、ビア形成のレーザ加工で導体層が貫通してしまうことを防ぐことができるとともに、回路パターンの形成は厚さ１〜３μｍの導体層に対して行われるので、狭ピッチの回路形成を容易に行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、図１を参照しながら、本発明のインターポーザの製造方法の例を説明する。この形態例の説明中の（ａ）〜（ｍ）は、図１に示した（ａ）〜（ｍ）の各段階に対応している。
【００１８】
（ａ）絶縁基体１１である絶縁樹脂層の一方の面上に、導体層１２として厚さが例えば９μｍ、１８μｍの銅箔が積層された基材を用意する。この銅箔基材は、絶縁樹脂層と銅箔を接着剤を介して接着したラミネート基材、銅箔に絶縁樹脂をキャストして直接積層したキャスト基材のいずれを用いることもできる。
絶縁基体１１に用いる絶縁樹脂としては、ポリイミド、ポリアミド、ポリエチレンテレフタレート、ポリフェニレンサルファイド、液晶ポリマー、エポキシ樹脂、ポリフェニレンエーテル等が挙げられる。絶縁基体１１の厚さは、軽量化、小型化、小径のビアホール１１ａ及び微細なバンプの形成のために薄いほうが好ましく、通常は１２〜５０μｍの範囲が望ましい。
【００１９】
（ｂ）絶縁基体１１にレーザ等でビアホール１１ａを形成した後、該ビアホール１１ａに残ったスミアをデスミア処理により除去する。小径のビアホール１１ａの形成にはレーザによる加工が好ましく、レーザ光としては、ＵＶレーザ、ＹＡＧレーザ、ＣＯ２レーザ等を用いることができる。
このレーザ加工のときに導体層１２ａが存在することにより、レーザで導体層１２ａが貫通することがなく、絶縁基体１１にビアホール１１ａを形成することができる。このため、導体層１２ａを補強するためのめっき膜などを導体層１２ａ上に形成する必要が無く、工程数の増加を避けることができる。
【００２０】
（ｃ）絶縁樹脂層１１上に絶縁樹脂層１１以上の厚さのエッチングレジスト１３をラミネートする。エッチングレジスト１３としては、ドライフィルムレジスト、ソルダーレジストなどが挙げられる。
（ｄ）エッチングレジスト１３を露光して、露光したエッチングレジスト１３ａによりビアホール１１ａ側を保護する。これにより、（ｅ）のエッチング工程の際にビアホール１１ａの底側で銅箔１２がエッチングされることを防ぐことができる。
【００２１】
（ｅ）導体層１２の全面を絶縁樹脂層１１の反対側からエッチングにより厚さを１〜３μｍ程度にまで薄くする（ハーフエッチング）。
銅箔等の導体層１２のハーフエッチングに用いるエッチング液としては、過酸化水素水、硫酸、過硫酸アンモニウム、過硫酸ナトリウム、塩酸、硝酸、塩化第二鉄、塩化銅、シアン系エッチング液、有機系エッチング液やこれらの混合物等が挙げられる。
このようにハーフエッチングした導体層１２ａは、厚さが極薄ラミネート銅箔基材に匹敵するものであり、狭ピッチの回路をパターン化することが容易になる。
（ｆ）エッチングが完了したら、用済みとなったエッチングレジスト１３ａを剥離して除去する。
【００２２】
（ｇ）ハーフエッチングした導体層１２ａの上にめっきレジスト１４をラミネートする。めっきレジスト１４としては、ドライフィルムレジスト、ソルダーレジストなどが挙げられる。
（ｈ）めっきレジスト１４にフォトマスク等を用いてマスクマスキング露光して、めっきレジストパターン１４ａを形成する。マスクとしては、銅回路層１５が形成される部分が未露光となるものを用いる。
（ｉ）現像にて未露光部分のめっきレジスト１４を除去する。これにより、銅回路層１５が形成される部分に開口部が形成される。よって（ｊ）のめっき層１５の形成に際して、銅めっきをめっきレジスト１４ａの開口部に充填することにより、所望の回路パターンを容易に形成することができる。
【００２３】
（ｊ）導体層１２ａのビア１１ａ側とめっきレジスト１４の開口部側の両面にめっきを施すことにより、ビア１１ａに充填されたフィルドビア銅めっき１６からなるバンプ端子部と、導体層１２ａ上のめっき層１５からなる回路端子部とを形成する。
両面を同時にめっきすることにより、めっき膜の内部応力による基材の反り、折れ、しわ、寸法変化等の影響が、片面ずつめっきする場合に比べて低減することが可能となる。また、従来のスパッタ基材を用いたインターポーザの製造工程（例えば図２）に比べて、回路形成の工程数を減らすことが可能となる。
（ｋ）めっきが完了したら、用済みとなっためっきレジスト１４ａを剥離して除去する。
【００２４】
（ｌ）銅回路１５間の導体層１２ａをフラッシュエッチングにより除去する。これにより、銅回路１５間の電気的絶縁が確保される。セミアディティブ法において回路間のエッチングのときに該導体層１２ａの厚さが厚さ１〜３μｍであると、アンダーカットによる回路幅変化を低減でき、狭ピッチの回路形成に有利である。
銅箔等の導体層１２ａのフラッシュエッチングに用いるエッチング液としては、過酸化水素水、硫酸、過硫酸アンモニウム、過硫酸ナトリウム、塩酸、硝酸、塩化第二鉄、塩化銅、シアン系エッチング液、有機系エッチング液やこれらの混合物等が挙げられる。
【００２５】
（ｍ）バンプ端子部及び回路端子部の表面となる、両面の銅回路１５及びフィルドビア銅めっき１６の表面に、ニッケル−金めっき等により、表面めっき層１７ａ，１７ｂを形成する。ニッケル−金めっき等の表面めっきを施した銅回路１５は、ワイヤーボンディングやフリップチップ接合等によって半導体等の電子素子に接続するための回路端子部として好適に用いることができる。また、ニッケル−金めっき等の表面めっきを施したフィルドビア銅めっき１６は、はんだバンプ（図示略）によって配線基板に接続するためのバンプ端子部として好適に用いることができる。
【００２６】
以上の工程によってインターポーザの両面の端子部を形成することにより、バンプ端子部のめっきと回路端子部のめっきを同時に行うことができ、前者又は後者を形成するためのめっきを片側ずつ行うのに比べて、めっきの内部応力による基材の反り、寸法変化等を低減できる。また、両面に同時にめっきを行えばめっき工程（図１（ｊ）参照）は１回で済み、片側ずつ行う場合（例えば図２の方法では図２（ｅ）、（ｎ）参照）に比べてめっき工程の回数を低減することができる。
【００２７】
また、めっきを片側ずつ行うと２回目のめっきには１回目で形成しためっきを保護するためのレジストが必要になる（例えば図２の方法では、図２（ｂ）〜（ｄ）及び（ｋ）〜（ｍ）参照）が、本発明では、めっきを同時に行うことでそのレジストを不要にし、めっきレジスト（図１（ｇ）〜（ｉ））の形成を１回で済ませることができる。上記の形態例において、ハーフエッチングのためのエッチングレジスト（図１（ｃ）、（ｄ）参照）はマスクによるパターン化が不要で全面露光できるとともに、未露光部分を除去する現像工程が不要になる。
【００２８】
また、図２に示すように、スパッタで２層以上のシード層を形成したスパッタ基材を用いた場合には、回路形成後に回路間を絶縁するためのシード層のエッチング（図２（ｇ）、（ｈ）参照）が２工程以上（シード層を積層した数の分）必要になり、また、フィルドビア銅めっき２６を銅シード層２３と導通させるため、ビアホール２１ａの形成工程とフィルドビア銅めっき工程との間に異種金属のシード層２２を除去する工程（図２（ｊ）参照）が必要になり、工程数の増加になっている。
これに対して本発明では、絶縁基体の片面に銅箔を有する基材を用いることにより、回路形成後に回路間を絶縁するためのフラッシュエッチングは１回の工程（図１（ｌ）参照）で済み、また、ビア１１ａを形成したときにビア１１ａの底面に銅箔層１２ａが露出するので、その底面にめっきすることにより、銅箔層１２ａとフィルドビア銅めっき１６との導通が可能である。
【００２９】
本形態例では、両面の端子部を形成するめっき工程（図１（ｊ）参照）に先だち、一方の面に厚さが例えば、５μｍ以上の銅箔１２を有する絶縁基体１１に対してレーザにより絶縁基体１１を貫通して銅箔１２を貫通しないビア１１ａを形成した後、銅箔１２の全面を厚さ１〜３μｍにまでエッチングする（図１（ｅ）参照）ようにしている。これにより、ビア形成のレーザ加工で導体層が貫通してしまうことを防ぐことができるとともに、回路形成やフラッシュエッチングをするときの銅箔の厚さは厚さ１〜３μｍとなっているので、狭ピッチの回路形成を容易に行うことができる。
【００３０】
以上説明したように、本発明によれば、両面の端子部を形成する工程の数を削減することができる。図１の方法と図２の方法との比較では、工程数にして３工程を低減することができる。
本発明によって製造されたインターポーザは、プリント配線板等の配線基板と該配線基板に搭載される半導体等の電子素子との間に挿入されて電子部品を構成するために利用することができる。本発明により、インターポーザを低コストにて作製することが可能になるので、電子素子が搭載された配線基板を低コストにて製造することができる。
【実施例】
【００３１】
本発明におけるインターポーザの製造方法をより具体的に説明するため、以下に実施例を示す。しかし本発明はこの実施例に限定されるものではない。
【００３２】
＜実施例＞
図１に示す方法を用いてインターポーザを製造した。すなわち、図２（ｉ）及び（ｊ）に示すように、銅箔１２ａの両面に同時にめっき１５、１６を施して、回路端子部及びバンプ端子部を形成した。
【００３３】
＜比較例１＞
実施例で用いた基材と寸法、材料がともに同じである基材を使用し、銅箔１２ａに対するめっき１５、１６を片面ずつ行うようにしたこと以外は実施例の方法と同じにしてインターポーザを製造した。出発基材としては、寸法、材料ともに実施例と同じものを使用した。
【００３４】
＜比較例２＞
片面をめっきした後に、２００℃、１時間の条件でアニーリング処理を行い、内部応力を緩和した後に反対側の面をめっきするようにしたこと以外は比較例１の方法と同じにしてインターポーザを製造した。出発基材としては、寸法、材料ともに実施例と同じものを使用した。
【００３５】
＜試験例１＞
実施例、比較例１、比較例２の試料（各５０シートずつ作製。すなわちｎ＝５０）について、市販のレーザー変位計（アンリツ株式会社製、型番；ＫＬ１３００Ｂ）を用いて、めっき前後での基板の反り量を測定した。ただし、各シートにつき、基板凹凸の最大値を該シートの反り量としている。それぞれの例について、５０シートの反り量の最大値、平均値、及び最小値を算出した。
【００３６】
＜試験例２＞
実施例、比較例１、比較例２の試料（各５０シートずつ作製。すなわちｎ＝５０）について、市販の三次元測長機（株式会社ソキア製、型番；ＡＭＩＣ−７１１）を用いて、めっき前後での基板の寸法変化量を測定した。それぞれの例について、５０シートの寸法変化量の最大値、平均値、及び最小値を算出した。
【００３７】
＜試験結果＞
試験例１、２の結果を表１に示す。
【００３８】
【表１】
2007287823.tif 000003
【００３９】
＜考察＞
試験結果からわかるように、本発明の手法を用いた実施例によれば、基板の反り量及び寸法変化量は共に低減している。さらに本発明の手法を用いた実施例では、比較例１、２より工程数が少ないことから、低コストでインターポーザを作製することが可能である。
【産業上の利用可能性】
【００４０】
本発明によって製造されたインターポーザは、配線基板と該配線基板に搭載される電子素子との間に挿入されて電子部品を構成するために利用することができる。
【図面の簡単な説明】
【００４１】
【図１】（ａ）〜（ｍ）は、本発明によるインターポーザの製造方法の一例を説明する断面工程図である。
【図２】（ａ）〜（ｐ）は、スパッタ基材を用いたセミアディティブ法によるインターポーザの製造方法の例を説明する断面工程図である。
【符号の説明】
【００４２】
１０…インターポーザ、１１…絶縁基体、１１ａ…ビア、１２…導体層、１２ａ…ハーフエッチングした導体層、１４…未露光のめっきレジスト、１４ａ…露光しためっきレジスト、１５…めっき層（回路）、１６…フィルドビアめっき。
【図１】
2007287823.tif 000004
【図２】
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