(57)【要約】【課題】  トレンチ分離構造を用いた半導体装置、特に撮像素子において、できるだけ活性領域を侵食することなく、またトレンチの埋め込み性を劣化させることなく、丸め酸化を行い、かつ、リーク電流（撮像素子においては暗電流）を抑制する。【解決手段】  フォトダイオード部３と隣接するＭＯＳトランジスタの活性領域４との間にトレンチ形状の素子分離領域とを有する撮像素子において、素子分離領域は、トレンチの内壁に内壁酸化膜１２を形成した後、トレンチに埋め込み酸化膜１３を埋め込んで設けられる。フォトダイオード部３に面する側での内壁酸化膜１２の厚さを、ＭＯＳトランジスタの活性領域４に面する側での内壁酸化膜１２の厚さより厚くする。【選択図】      図２
2007134638.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、光電変換素子とＭＯＳトランジスタとが配置された撮像素子において、
少なくとも前記光電変換素子と前記ＭＯＳトランジスタとの間に、前記基板に形成されたトレンチ形状の素子分離領域を有し、
前記素子分離領域は、トレンチの内壁を酸化して形成された第１の領域と、前記第１の領域が形成されたトレンチを埋め込む絶縁体によって形成された第２の領域とを有し、前記素子分離領域において、前記光電変換素子に面する部分の少なくとも一部における前記第１の領域の厚さが、その他の部分における前記第１の領域の厚さと異なっていることを特徴とする、撮像素子。
【請求項２】
前記素子分離領域において、前記光電変換素子に面する部分の少なくとも一部における前記第１の領域の厚さが、その他の部分における前記第１の領域の厚さより厚い、請求項１に記載の撮像素子。
【請求項３】
前記絶縁体は埋め込み酸化膜である、請求項１または２に記載の撮像素子。
【請求項４】
前記基板はシリコン半導体基板であり、前記光電変換素子は、前記基板の厚さ方向に積層されたｐｎ接合を有する、請求項１乃至３のいずれか１項に記載の撮像素子。
【請求項５】
前記素子分離領域は、前記光電変換素子と、前記ＭＯＳトランジスタのソースまたはドレインの活性領域とを素子分離する、請求項４に記載の撮像素子。
【請求項６】
基板上に光電変換素子とＭＯＳトランジスタとが配置され、少なくとも前記光電変換素子と前記ＭＯＳトランジスタとの間に前記基板に形成されたトレンチ形状の素子分離領域を有する撮像素子の製造方法において、
前記基板に前記素子分離領域のトレンチを形成する工程と、
前記トレンチの内壁のうち、前記光電変換素子に面しない部分の少なくとも一部を含む領域の酸化を抑制するための処理を行なう工程と、
前記内壁を酸化する工程と、
前記内壁が酸化された前記トレンチに絶縁体を埋め込み、前記素子分離領域を形成する工程と、
を有することを特徴とする撮像素子の製造方法。
【請求項７】
前記酸化を抑制する工程は、対象領域に対して窒素イオンを注入する工程である、請求項６に記載の撮像素子の製造方法。
【請求項８】
基板上に光電変換素子とＭＯＳトランジスタとが配置され、少なくとも前記光電変換素子と前記ＭＯＳトランジスタとの間に前記基板に形成されたトレンチ形状の素子分離領域を有する撮像素子の製造方法において、
前記基板に前記素子分離領域のトレンチを形成する工程と、
前記トレンチの内壁のうち、前記光電変換素子に面する部分の少なくとも一部の領域に対して酸化を促進するための処理を行なう工程と、
前記内壁を酸化する工程と、
前記内壁が酸化された前記トレンチに絶縁体を埋め込み、前記素子分離領域を形成する工程と、
を有することを特徴とする撮像素子の製造方法。
【請求項９】
半導体基板上に、相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが配置された半導体装置において、
少なくとも前記第１の半導体素子と前記第２の半導体素子との間に、前記半導体基板に形成されたトレンチ形状の素子分離領域を有し、
前記素子分離領域は、トレンチの内壁を酸化して形成された第１の領域と、前記第１の領域が形成されたトレンチを埋め込む絶縁体によって形成された第２の領域とを有し、前記素子分離領域において、前記第１の半導体素子に面する部分の少なくとも一部における前記第１の領域の厚さが、その他の部分における前記第１の領域の厚さよりも厚くなっていることを特徴とする、半導体装置。
【請求項１０】
半導体基板上に相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが配置され、少なくとも前記第１の半導体素子と前記第２の半導体素子との間に前記半導体基板に形成されたトレンチ形状の素子分離領域を有する半導体装置の製造方法において、
前記半導体基板に前記素子分離領域のトレンチを形成する工程と、
前記トレンチの内壁のうち、前記第１の半導体素子に面しない部分の少なくとも一部を含む領域の酸化を抑制するための処理を行なう工程と、
前記内壁を酸化する工程と、
前記内壁が酸化された前記トレンチに絶縁体を埋め込み、前記素子分離領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが配置され、少なくとも前記第１の半導体素子と前記第２の半導体素子との間に前記半導体基板に形成されたトレンチ形状の素子分離領域を有する半導体装置の製造方法において、
前記半導体基板に前記素子分離領域のトレンチを形成する工程と、
前記トレンチの内壁のうち、前記第１の半導体素子に面する部分の少なくとも一部の領域に対して酸化を促進するための処理を行なう工程と、
前記内壁を酸化する工程と、
前記内壁が酸化された前記トレンチに絶縁体を埋め込み、前記素子分離領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に光電変換素子とＭＯＳトランジスタとを配置して構成され、ＳＴＩ（Shallow Trench Isolation；狭いトレンチ分離）構造を有する撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体を用いた光電変換素子として、フォトダイオードが知られている。このような光電変換素子を１次元あるいは２次元に配列した撮像素子は、ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどに数多く搭載されており、イメージセンサとしても知られている。このような撮像素子には、ＣＣＤ（電荷結合素子）撮像素子や増幅型固体撮像素子がある。撮像素子の各画素においては、その画素の光電変換素子が設けられるとともに、画素を選択したり光電変換素子から信号電流を取り出して増幅したりするために、ＭＯＳトランジスタが設けられる。
【０００３】
図５は、増幅型固体撮像素子における１画素分の回路に構成する単位セル２００の回路構成を示している。光電変換をするためのフォトダイオード２０１のアノードには接地電位が与えられている。フォトダイオード２０１のカソードは、フォトダイオード２０１の信号電荷を読み出すための転送ＭＯＳトランジスタ２０３の一端に接続している。転送ＭＯＳトランジスタ２０３の他端は、フォトダイオード２０１をリセットするためのリセットＭＯＳトランジスタ２０２の一端に接続するとともに、読み出した電荷を電圧変換するためのＭＯＳトランジスタ２０４のゲートにも接続している。ＭＯＳトランジスタ２０４は、ソースフォロアとして動作して電圧変換を行う。ＭＯＳトランジスタ２０４の一端とリセットＭＯＳトランジスタ２０２の他端は、いずれも、例えば電圧Ｖddを与える電源線２１０に接続している。ＭＯＳトランジスタ２０４の他端と信号線２１１との間には、ＭＯＳトランジスタ２０４すなわちソースフォロアアンプの出力を信号線２１１に選択的に出力するための行選択ＭＯＳトランジスタ２０５が挿入されている。このように単位セル２００は、１個のフォトダイオード２０１と４個のＭＯＳトランジスタ２０２〜２０５を備えている。
【０００４】
リセットＭＯＳトランジスタ２０２のゲートには制御信号としてリセット信号φresが与えられている。転送ＭＯＳトランジスタ２０３のゲートには制御信号として転送信号φtxが与えられている。行選択ＭＯＳトランジスタ２０５のゲートには制御信号として行選択信号φselが与えられる。
【０００５】
このように増幅型固体撮像素子の１画素分の領域すなわち単位セル２００は、フォトダイオードと複数のＭＯＳトランジスタとから構成されている。このため、半導体基板において、フォトダイオードと自セルまたは隣接セルのＭＯＳトランジスタとを素子分離する必要がある。増幅型固体撮像素子以外の各種の撮像素子においても、画素ごとに、その画素の光電変換素子（フォトダイオード）に近接して、画素の選択や信号電流の取出しなどのためにＭＯＳトランジスタが配置されるので、フォトダイオードとＭＯＳトランジスタとの素子分離が必要となる。
【０００６】
近年、撮像素子では、１つの撮像素子に含まれる画素数が増加する傾向がある。画素数が増えたとしても撮像素子全体の大きさはそれほどは大きくならないから、１画素あたりの面積が減少する。１画素あたりの面積が縮小すれば、それに伴って、フォトダイオードの面積、特に、有効に光を受けることできる面積が減少する。フォトダイオードにおける受光面積の減少を抑制するためには、素子分離領域も縮小させなければならない。また、受光面積が減少すればその分、入射光によって発生する信号電荷量も小さくなるから、より小さな信号電荷量に対応できるように、ノイズ成分となるフォトダイオードの暗電流もより小さくしていく必要が生じる。このように、撮像素子における画素数の増加に対応して、素子分離領域を縮小することと暗電流を減少させることの必要性が生じてきている。
【０００７】
従来、半導体素子においては、一般に、素子分離領域として選択酸化膜（ＬＯＣＯＳ膜）を形成し、素子間の分離を図っていた。しかし、ＬＯＣＯＳ膜を用いる素子分離では、ＬＯＣＯＳ酸化膜の端部でバーズビークと呼ばれる横方向の酸化が生じるので、微細化に対して限界がある。そこで、ＳＴＩと呼ばれる素子分離構造が開発され、広く利用されるようになってきた。ＳＴＩによる素子分離は、エッチングすることによりシリコン基板に断面形状が矩形に近い溝（トレンチ）を形成し、その溝に酸化膜を埋め込むことにより素子分離を達成しようとするものである。このＳＴＩによる素子分離は、特に、デザインルールがサブミクロンレベルの半導体デバイスの素子分離に用いられてきている。
【０００８】
さらなるなる素子の微細化に向けて、素子領域の実効寸法を実寸法よりも大きくする目的でＳＴＩの側壁を熱酸化し、トレンチの断面形状におけるコーナー部（肩部）を丸めた形状にする製造方法が提案されている（特許文献１）。ＳＴＩ構造におけるコーナー部とは、トレンチ開口部の縁における角部及びトレンチ底面に沿う角部でのことである。しかしコーナー部を丸めるようなプロセスを用いると、パターンが微細化するにつれて、ＳＴＩ中での側壁酸化領域の占める割合が増え、埋め込み時のトレンチ幅が細くなり、トレンチ内において酸化膜で埋め込まれない領域（ボイド（空孔））ができる場合がある。このようにボイドが生成すると、素子分離膜としての信頼性が低下してしまう。また、微細なパターンに対して丸め酸化を多くすると、微細な活性領域において丸め酸化により実効的な活性領域が狭くなり、ＬＯＣＯＳ分離構造を用いた場合と同様に、狭チャネル効果を引き起こすという問題もある。
【０００９】
これを解決するために、浅いトレンチを形成してその側壁、底部を酸化処理した後、さらに深いトレンチを形成するというプロセスも提案されている（特許文献２）。
【００１０】
このようにＳＴＩによれば、半導体基板表面における素子分離領域の面積の割合いを小さくできることから、撮像素子においてフォトダイオードとＭＯＳトランジスタとを分離するための素子分離にＳＴＩ構造を導入することは、微細化を進める上では有利になる。ＳＴＩ構造を撮像素子に適用した例として、特許文献３に開示されたものがある。
【特許文献１】特開２０００−２６９３１８号公報
【特許文献２】特開２００３−１６３２６２号公報
【特許文献３】特開２００２−２３１９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＳＴＩ構造では、素子分離部のコーナー部において応力が集中することが知られている。このコーナー部への応力の集中に伴って、半導体基板を構成するシリコン結晶内に転位を生じ、不純物がトラップされやすくなりリーク電流の発生につながる場合がある。ＳＴＩ構造を撮像素子に適用した場合には、このリーク電流が固体撮像素子の光電変換素子となるフォトダイオード（ＰＤ）部に流れ込み、暗電流となり、ノイズの原因になる。特に、画素数を増やすためなどにフォトダイオードが微細化している場合には、光電変換による信号電流も微小化するので、ＳＴＩ構造に起因するリーク電流を無視できなくなる。上述した特許文献１、２には、コーナー部におけるストレスを緩和するために、トレンチ断面におけるテーパー形状を大きくしたり、あるいはコーナー部の丸みを大きくすることが開示されている。しかしながら、テーパーや丸みを大きくすると、結果として素子分離領域の面積も大きくなるから、微細なパターン形成に対しては不利になる。
【００１２】
このようなＳＴＩ構造に係わる問題点は、素子分離領域を挟んで相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とを有する半導体装置において一般に生じ得るものである。
【００１３】
そこで本発明の目的は、リーク電流の低減と微細なパターン形成とを両立できる撮像素子と、その製造方法とを提供することにある。
【００１４】
そこで本発明の別の目的は、リーク電流の低減と微細なパターン形成とを最適化できる半導体装置と、その製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の撮像素子は、基板上に、光電変換素子とＭＯＳトランジスタとが配置された撮像素子において、少なくとも光電変換素子とＭＯＳトランジスタとの間に、基板に形成されたトレンチ形状の素子分離領域を有し、素子分離領域は、トレンチの内壁を酸化して形成された第１の領域と、第１の領域が形成されたトレンチを埋め込む絶縁体によって形成された第２の領域とを有し、素子分離領域において、光電変換素子に面する部分の少なくとも一部における第１の領域の厚さが、その他の部分における第１の領域の厚さと異なっていることを特徴とする。
【００１６】
本発明では、素子分離領域において、光電変換素子に面する部分の少なくとも一部における第１の領域の厚さを、その他の部分における第１の領域の厚さより厚くすることが好ましい。このような本発明によれば、撮像素子において特にリーク電流の低減が求められるフォトダイオード部に対して選択的にＳＴＩ構造におけるコーナー部の丸め量を大きくすることができる。その一方で、ＭＯＳトランジスタ側ではコーナー部の丸め量を小さくすることができて、ＭＯＳトランジスタの活性領域を大きく設定することが可能になる。このようにして本発明によれば、ＳＴＩ構造におけるストレスの緩和と微細なパターン形成とを両立することを可能にする。
【００１７】
上述したような本発明の撮像素子は、本発明の製造方法を用いることによって、簡便に製造することができる。
【００１８】
本発明の第１の撮像素子の製造方法は、基板上に光電変換素子とＭＯＳトランジスタとが配置され、少なくとも光電変換素子とＭＯＳトランジスタとの間に基板に形成されたトレンチ形状の素子分離領域を有する撮像素子の製造方法において、基板に素子分離領域のトレンチを形成する工程と、トレンチの内壁のうち、光電変換素子に面しない部分の少なくとも一部を含む領域の酸化を抑制するための処理を行なう工程と、内壁を酸化する工程と、内壁が酸化されたトレンチに絶縁体を埋め込み、素子分離領域を形成する工程と、を有することを特徴とする。この方法において、酸化を抑制する工程は、例えば、対象領域に対して窒素イオンを注入する工程である。
【００１９】
本発明の第２の撮像素子の製造方法は、基板上に光電変換素子とＭＯＳトランジスタとが配置され、少なくとも光電変換素子とＭＯＳトランジスタとの間に基板に形成されたトレンチ形状の素子分離領域を有する撮像素子の製造方法において、基板に素子分離領域のトレンチを形成する工程と、トレンチの内壁のうち、光電変換素子に面する部分の少なくとも一部の領域に対して酸化を促進するための処理を行なう工程と、内壁を酸化する工程と、内壁が酸化されたトレンチに絶縁体を埋め込み、素子分離領域を形成する工程と、を有することを特徴とする。この方法において、酸化を促進する工程は、例えば、シリコンイオンを注入する工程である。
【００２０】
これらの製造方法において、内壁を酸化する工程は、例えば、酸素雰囲気中で高温に加熱する工程を含む。
【００２１】
本発明の半導体装置は、半導体基板上に、相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが配置された半導体装置において、少なくとも第１の半導体素子と第２の半導体素子との間に、半導体基板に形成されたトレンチ形状の素子分離領域を有し、素子分離領域は、トレンチの内壁を酸化して形成された第１の領域と、第１の領域が形成されたトレンチを埋め込む絶縁体によって形成された第２の領域とを有し、素子分離領域において、第１の半導体素子に面する部分の少なくとも一部における第１の領域の厚さが、その他の部分における第１の領域の厚さよりも厚くなっていることを特徴とする。
【００２２】
本発明の半導体装置の製造方法は、半導体基板上に相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが配置され、少なくとも第１の半導体素子と第２の半導体素子との間に半導体基板に形成されたトレンチ形状の素子分離領域を有する半導体装置の製造方法において、半導体基板に素子分離領域のトレンチを形成する工程と、トレンチの内壁のうち、第１の半導体素子に面しない部分の少なくとも一部を含む領域の酸化を抑制するための処理を行なう工程と、内壁を酸化する工程と、内壁が酸化されたトレンチに絶縁体を埋め込み、素子分離領域を形成する工程と、を有することを特徴とする。
【００２３】
あるいは本発明の半導体装置の製造方法は、半導体基板上に相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが配置され、少なくとも第１の半導体素子と第２の半導体素子との間に半導体基板に形成されたトレンチ形状の素子分離領域を有する半導体装置の製造方法において、半導体基板に素子分離領域のトレンチを形成する工程と、トレンチの内壁のうち、第１の半導体素子に面する部分の少なくとも一部の領域に対して酸化を促進するための処理を行なう工程と、内壁を酸化する工程と、内壁が酸化されたトレンチに絶縁体を埋め込み、素子分離領域を形成する工程と、を有する。
【発明の効果】
【００２４】
本発明は、全体としての素子分離領域の面積の増加を防ぎつつ、狭チャネル効果などのデバイス特性劣化を防ぐとともに、トレンチ形状の素子分離領域におけるコーナー部のストレス起因で発生する結晶欠陥による接合リークを抑制できる、という効果がある。
【００２５】
このような本発明を適用することにより、本発明の撮像素子は、画素の有効面積の減少を防ぎつつ、暗電流を低減でき、かつ、フォトダイオード部に隣接するＭＯＳトランジスタにおける活性領域の面積を十分に確保することができる、という効果を有する。
【００２６】
本発明の半導体装置は、相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが素子分離領域を挟んで配置している場合に、リーク電流の低減と微細なパターン形成とを最適化できるという効果がある。
【００２７】
本発明の製造方法は、上述した本発明の撮像素子あるいは半導体装置を簡便に製造できる、という効果を有する。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。
【００２９】
まず、本発明の理解を容易にするために、撮像素子にＳＴＩ構造を適用した構成について、図１を用いて説明する。
【００３０】
撮像素子は、光電変換素子であるフォトダイオードと、フォトダイオードの周辺に配置されたＭＯＳトランジスタとを備えている。図１（ａ）は、固体撮像素子の１画素分の領域の要部の構成を示す平面図であり、半導体基板の表面におけるフォトダイオード部３と、ＭＯＳトランジスタの活性領域４（ソース／ドレイン領域）の配置を示している。フォトダイオード部３と活性領域４との間には、ＳＴＩ構造による素子分離領域が設けられている。ＳＴＩ構造による素子分離領域では、半導体基板にトレンチを形成した後にトレンチの側壁を酸化にさせ、それによって素子分離領域のコーナー形状が丸められている。
【００３１】
以下、図１（ｂ）〜（ｆ）を用いて、素子分離領域の形成プロセスを説明する。図１（ｂ）〜（ｆ）は、図１（ａ）のＸ−Ｘ’線での断面図として描かれている。
【００３２】
まず、半導体基板としてのシリコン基板７（例えば、ｎ型基板上にｐ型半導体層を設けたもの）上に、トレンチ形成のためのハードマスクとなるシリコン酸化膜６及びシリコン窒化膜５を成膜する。次に、活性領域となる部分をフォトレジストでマスクした後、シリコン酸化膜６及びシリコン窒化膜５をエッチングし（ハードマスクエッチング工程）、フォトレジストを除去する。図１（ｂ）は、ハードマスクエッチング工程後の断面を示している。続いて、シリコン酸化膜６及びシリコン窒化膜５をハードマスクとして、例えば異方性エッチングを用いることにより、シリコン基板７に対してトレンチエッチングを行う。その結果、トレンチエッチング工程後の断面形状を示す図１（ｃ）に示すように、コーナー部が角張っているトレンチ部９が形成される。
【００３３】
トレンチ部９における上部コーナー８及び下部コーナー１０を丸めるために、酸素雰囲気中で高温にすることにより内壁酸化を行う。これにより、内壁酸化工程後の断面形状を示す図１（ｄ）に示すように、トレンチ部９の内壁に酸化膜１２が形成され、内壁の酸化膜１２の膜厚を厚くするとコーナー部８，１０が丸められる。その後、ＣＶＤ（化学気相成長）法などにより、トレンチ部９内に埋め込み酸化膜１３を堆積させる。図１（ｅ）は、埋め込み酸化膜１３を形成した後の断面形状を示している。
【００３４】
最後に、埋め込み酸化膜１３の平坦化や、ハードマスクのシリコン窒化膜５及びシリコン酸化膜６の除去を行ってＳＴＩ工程を完了することによって、図１（ｆ）に示すような断面形状が得られる。ＣＶＤ法などによって埋め込み酸化膜１３を形成した段階では、図１（ｅ）に示すように、埋め込み酸化膜１３中に、酸化膜１３では埋め込まれない領域すなわちボイド１４が発生することもある。ボイド１４が発生した場合であっても、熱処理などによって、ボイド１４はつぶされ、トレンチ部９は埋め込み酸化膜１３によってトレンチ部９は完全に埋め込まれる。
【００３５】
ここでこのようなＳＴＩ構造を固体撮像素子に適用した場合における、素子分離された各活性領域について検討する。撮像素子においては、限られた面積の中で光電変換素子の受光面積を最大限に大きくすることが望ましいから、フォトダイオード部３の活性領域よりもトランジスタのソース／ドレイン領域の活性領域４の方が小さく形成される。ここで、トレンチのコーナー部において丸みをもたせるために内壁酸化膜１２を厚く形成すると、トランジスタのための活性領域４が狭くなり、上述したように狭チャネル効果の影響を受けやすくなる。トランジスタのための活性領域４は、比較的、リーク電流の影響を受けにくい。そこで本発明では、トレンチの内壁に形成される酸化膜の厚さを、ＭＯＳトランジスタ側とフォトダイオード側とで異ならせ、トランジスタ側では活性領域を広くするために酸化膜を薄く形成し、フォトダイオード側ではリーク電流を低減するために厚く形成する。以下、このような本発明について、実施の形態に基づきさらに詳しく説明する。
【００３６】
《第１の実施形態》
図２は、第１の実施形態によって形成される撮像素子を示す図である。
【００３７】
撮像素子は、光電変換素子であるフォトダイオードと、フォトダイオードの周辺に配置されたＭＯＳトランジスタとを備えている。図２（ａ）は、固体撮像素子の１画素分の領域の要部の構成を示す平面図であり、半導体基板の表面におけるフォトダイオード部３と、ＭＯＳトランジスタの活性領域４（ソース／ドレイン領域）の配置を示している。フォトダイオード部３と活性領域４との間には、ＳＴＩ構造による素子分離領域が設けられている。このＳＴＩ構造による素子分離領域では、半導体基板にトレンチを形成した後にトレンチの側壁を酸化にさせ、それによって素子分離領域のコーナー形状が丸められている。撮像素子を製造する場合には、シリコン基板７に対してＳＴＩ構造による素子分離領域を形成し、その後、フォトダイオード部３やＭＯＳトランジスタの活性領域４を作り込むことになる。図２（ｂ）は、図２（ａ）のＸ−Ｘ’線での断面図であり、素子分離領域が形成されたが、トランジスタの活性領域４やフォトダイオード部３が形成される前のシリコン基板７の断面形状を示している。ここでは、シリコン基板７は、ｎ型基板７ａ上にｐ型半導体層７ｂが設けられたものを使用している。
【００３８】
素子分離領域は、上述したようにＳＴＩ構造のものであり、シリコン基板７にトレンチ部９を形成し、トレンチ部９の内壁に内壁酸化膜１２を形成し、その後、トレンチ部９内に埋め込み酸化膜１３を埋め込んで形成されるものである。トレンチ部９は、ｐ型半導体層７ｂに溝を形成するように設けられている。本実施形態においては、内壁酸化膜１２の厚さを、ＭＯＳトランジスタの活性領域４側とフォトダイオード部３側とで異ならせている。具体的には、トランジスタ側では活性領域４を広くするために、内壁酸化膜１２を薄く形成し、フォトダイオード部３側ではリーク電流を低減するために、内壁酸化膜１２を厚く形成している。
【００３９】
このように素子分離領域を形成した後、フォトダイオード部３の位置においてｐ型半導体層７ｂにｎ型領域３を導入してｐｎ接合を形成し、ＭＯＳトランジスタの形成位置にｎ型不純物を導入して活性領域４を形成することによって、撮像素子が形成される。図２（ｃ）は、図２（ａ）のＸ−Ｘ’線での断面図であり、このように形成された撮像素子の断面形状を示している。ｎ型領域３０は、ｐ型半導体層７ｂの深さ方向の中間位置に形成されており、ｎ型領域３０に接するように、ｐ型半導体層７ｂの最表面には、フォトダイオード表面からの暗電流を抑制するためのｐ型領域３１が設けられている。ｎ型領域３０と素子分離領域との間には、ＭＯＳトランジスタの活性領域４とフォトダイオードのｎ型領域３０とのパンチスルー耐圧を向上するために、高濃度のｐ型不純物を含むチャネルストップ領域３２が形成されている。
【００４０】
以下、このような撮像素子を製造するための工程について、図３を用いて説明する。素子分離領域を形成した後の工程は、通常の撮像素子の製造工程と同様であるから、ここでは、素子分離領域を形成するまでの工程を説明する。図３（ａ）は、固体撮像素子の１画素分の領域の要部の構成を示す平面図であり、図２（ａ）に対応するものである。図３（ｂ）〜（ｅ）は、図３（ａ）のＸ−Ｘ’線での断面図として描かれている。図３（ａ）における符号１６の領域は、素子分離領域において内壁酸化膜１２が相対的に厚く形成される位置を示している。
【００４１】
まず、図３（ａ）のようにフォトダイオード部３とトランジスタの活性領域４とが配置されているとして、シリコン基板７上に、ＳＴＩ構造形成のためのハードマスクとなるシリコン酸化膜６及びシリコン窒化膜５を成膜させる。その後、活性領域（フォトダイオード部３とトランジスタの活性領域４）となる部分をフォトレジストでマスクした後、シリコン酸化膜６およびシリコン窒化膜５をエッチングし、フォトレジストを除去する。シリコン酸化膜６及びシリコン窒化膜５をハードマスクとしてシリコン基板７に対してトレンチエッチング工程を行う。その結果、その結果、トレンチエッチング工程後の断面形状を示す図２（ｂ）に示すように、コーナー部が角張っているトレンチ部９が形成される。
【００４２】
続いて、フォトダイオード部３が形成される部分にフォトレジストを残すようなレチクルを用いてフォトリソグラフィ工程を行い、レジストパターン１７を形成する。このレジストパターン１７は、上述した符号１６の領域に対応して、フォトダイオード部３からトレンチ部９の溝の半分の位置にまでせり出すように形成されている。そして、図３（ｃ）に示すように、レジストパターン１７をマスクとして、トレンチの内壁のうち、フォトダイオード部３に面する部分以外の領域、すなわち、ＭＯＳトランジスタに面する部分に対し、酸化抑制イオン種１８の注入を行う。酸化抑制イオン種１８としては、例えば、Ｎ2+イオンを用いることができる。Ｎ2+イオンは、例えば、加速電圧２０ｋｅＶ、ドーズ量１×１０15 ｃｍ-2程度でイオン注入される。酸化抑制イオン種としては、シリコン中に注入されることによりシリコンの酸化速度を抑制するようなものであれば、Ｎ2+イオン以外のものを用いることもできる。また、酸化抑制イオン種１８はトレンチの側壁にも注入する必要があるため、注入イオンビームを基板に対して数度〜十数度程度傾け、かつ、全ての側壁に注入されるよう９０°ずつ回転させ４方向から注入することが望ましい。シリコン基板７に対して注入イオンビームを傾ける角度は、レジストのイオン阻止能から決まるレジスト膜厚からシャドーイングを考慮して決める必要がある。
【００４３】
イオン注入された領域１９は他の部分に比べて酸化速度が遅いため、その後、レジストパターンを剥離して内壁酸化を行うことにより、フォトダイオード部３に面している領域と、トランジスタの活性領域部分４に面している領域とでトレンチ分離の側壁形状が異なる構造、すなわちトレンチ内壁の酸化膜の厚さが異なる構造が得られる。具体的には、内壁酸化膜１３は、フォトダイオード部３に面する側において、トランジスタに面する側よりも厚く形成される。内壁酸化は、酸素雰囲気中で高温にすることによって行えばよい。図３（ｄ）は、内壁酸化工程後の断面形状を示している。
【００４４】
その後、ＣＶＤなどにより埋め込み酸化膜１３を堆積させ、酸化膜の平坦化工程やハードマスクのシリコン窒化膜５を除去する工程を経ることにより、フォトダイオード部３とトランジスタの活性領域４とで側壁形状が異なるＳＴＩ構造が形成される。図３（ｅ）は、このようにして形成されるＳＴＩ構造の素子分離領域の断面形状を示している。
【００４５】
本実施形態によれば、素子分離領域のフォトダイオードに面する領域の内壁酸化膜１２の厚さがその他の部分に比べて厚くなるために、暗電流を低減しつつ、素子の微細化を図ることが可能となる。
【００４６】
《第２の実施形態》
次に、本発明の第２の実施形態について説明する。第２の実施形態においても、図２（ｂ）あるいは図３（ｅ）に示したものと同様の断面形状を有する素子分離領域が形成される。しかしながら第２の実施形態は、第１の実施形態の場合と異なり、トレンチの内壁のフォトダイオードに面する部分の一部に酸化を促進する処理を行なう工程を含んでいる。以下、第２の実施形態における撮像素子を製造する方法について、素子分離領域を形成するまでの工程を、図４を用いて説明する。図４（ａ）は、固体撮像素子の１画素分の領域の要部の構成を示す平面図であり、図２（ａ）に対応するものである。図４（ｂ）〜（ｅ）は、図３（４）のＸ−Ｘ’線での断面図として描かれている。図３（４）における符号２１の領域は、素子分離領域において内壁酸化膜１２が相対的に厚く形成される位置を示している。
【００４７】
まず、図４（ｂ）に示すように、第１の実施形態の場合と同様に、シリコン基板７上にシリコン酸化膜６及びシリコン窒化膜５をハードマスクとして形成し、シリコン基板７に対しトレンチエッチング工程を行う。次に、上述した符号２１の領域はマスクされないようなレチクルを用いてフォトリソグラフィ工程を行い、レジストパターン２２を形成する。このレジストパターン２２は、トランジスタの形成領域などは覆うものの、フォトダイオード部３上には形成されておらず、また、トレンチ９の溝のうち、中心線からフォトダイオード部側の部分にも形成されていない。そして、図４（ｃ）に示すように、レジストパターン２２をマスクとして、フォトダイオード部３に面する部分に対し、酸化増速イオン種２４の注入を行う。酸化増速イオン種２４としては、例えば、Ｓｉイオンを用いることができる。Ｓｉイオンは、例えば、加速電圧２０ｋｅＶ、ドーズ量１×１０15 ｃｍ-2程度でイオン注入２４される。酸化増速イオン種としては、シリコン中に注入されることによりシリコンの酸化速度を増速するようなものであれば、Ｓｉイオン以外のものを用いることもできる。また、イオン注入に際しては、第１の実施形態の場合と同様に、イオンビームをシリコン基板に対して数度〜十数度程度傾け、かつ、９０°ずつ回転させ４方向から注入することが望ましい。
【００４８】
イオン注入された領域２３は他の部分に比べて酸化速度が速いため、その後、レジストパターンを剥離して内壁酸化を行うことにより、フォトダイオード部３に面している領域と、トランジスタの活性領域部分４に面している領域とでトレンチ分離の側壁形状が異なる構造、すなわちトレンチ内壁の酸化膜の厚さが異なる構造が得られる。具体的には、内壁酸化膜１３は、フォトダイオード部３に面する側において、トランジスタに面する側よりも厚く形成される。内壁酸化は、酸素雰囲気中で高温にすることによって行えばよい。図４（ｄ）は、内壁酸化工程後の断面形状を示している。
【００４９】
その後、ＣＶＤなどにより埋め込み酸化膜１３を堆積させ、酸化膜の平坦化工程やハードマスクのシリコン窒化膜５を除去する工程を経ることにより、フォトダイオード部３とトランジスタの活性領域４とで側壁形状が異なるＳＴＩ構造が形成される。図４（ｅ）は、このようにして形成されるＳＴＩ構造の素子分離領域の断面形状を示している。
【００５０】
この実施形態においても、素子分離領域のフォトダイオードに面する領域の内壁酸化膜１２の厚さがその他の部分に比べて厚くなるために、暗電流を低減しつつ、素子の微細化を図ることが可能となる。
【００５１】
以上本発明の好ましい実施の形態について説明したが、本発明が適用対象は、撮像素子に限られるものではない。本発明は、相対的にリーク電流の影響を受けやすい第１の半導体素子と相対的にリーク電流の影響を受けにくい第２の半導体素子とが素子分離領域を挟んで配置している構成を有する半導体装置に一般的に適用できるものである。すなわち、トレンチの内壁に形成される酸化膜の厚さを、第１の半導体素子側と第２の半導体素子側とで異ならせ、第２の半導体素子側では活性領域を広くするために酸化膜を薄く形成し、第１の半導体素子側ではリーク電流を低減するために厚く形成する。このように構成することにより、半導体装置全体として、リーク電流の影響を受けにくくできるとともに、微細なパターン形成を可能にする。
【図面の簡単な説明】
【００５２】
【図１】トレンチの内壁酸化によりコーナー部を丸めることを含む、ＳＴＩ構造による工程を説明する図である。
【図２】本発明の第１の実施形態において形成される撮像素子を示す図である。
【図３】第１の実施形態における撮像素子の製造工程を示す図である。
【図４】第２の実施形態における撮像素子の製造工程を示す図である。
【図５】増幅型固体撮像素子の単位セルの等価回路図である。
【符号の説明】
【００５３】
３    フォトダイオード部
４    トランジスタの活性領域
５    シリコン窒化膜
６    シリコン酸化膜
７    シリコン基板
７ａ  ｎ型基板
７ｂ  ｐ型半導体層
８    上部コーナー
９    トレンチ部
１０    下部コーナー
１２    内壁酸化膜
１３    埋め込み酸化膜
１４    ボイド（酸化膜が埋め込まれない領域）
１７，２２    レジストパターン
１８    酸化抑制イオン種
２４    酸化増速イオン種
３０    ｎ型領域
３１    ｐ型領域
３２    チャネルストップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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