(57)【要約】【課題】素子特性のばらつきが少なく、高速動作が可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板１１と、半導体基板１１上に形成されたＮ＋型半導体層１２と、Ｎ＋型半導体層１２上に形成されたＮ−型半導体層１３と、Ｎ−型半導体層１３の表面領域に形成されたソース領域１４及びドレイン領域１５と、ソース領域１４とドレイン領域１５との間に形成されたリサーフ領域１７と、ソース領域１４とリサーフ領域１７との間に形成されたチャネル領域１６と、チャネル領域１６上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０とを備える。チャネル領域１６における不純物濃度は、ソース領域からリサーフ領域に向かって一様に低下している。【選択図】      図１
2007053257.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された低抵抗層と、
前記低抵抗層上に形成された高抵抗層と、
前記高抵抗層の表面領域に形成された第１導電型のソース領域と、
前記ソース領域から所定の距離離れて形成された第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記高抵抗層の表面領域に形成された第１導電型の第１リサーフ領域と、
前記ソース領域と前記第１リサーフ領域との間に形成された第２導電型のチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、前記ゲート電極下の前記チャネル領域における不純物濃度は、前記ソース領域から前記第１リサーフ領域に向かって一様に低下していることを特徴とする半導体装置。
【請求項２】
前記チャネル領域と前記第１リサーフ領域との間に形成され、前記第１リサーフ領域より不純物濃度が薄い第２リサーフ領域をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低抵抗層と前記高抵抗層との間に形成され、前記低抵抗層及び前記高抵抗層と導電型が異なる半導体層をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域下に形成された第２導電型の半導体領域をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記チャネル領域は、前記半導体基板面に対する垂直方向より所定角度ソース領域側へ傾けた方向から、前記ゲート電極をマスク材として用いたセルフアラインにて不純物を導入するイオン注入法により形成されていることを特徴とする請求項１乃至４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速スイッチング用デバイス、並びにパワー用デバイスとして使用される半導体装置に関し、例えば横型ＭＯＳ電界効果トランジスタ（以下、横型ＭＯＳＦＥＴと記す）に関するものである。
【背景技術】
【０００２】
近年、高速動作を目的とした横型ＭＯＳＦＥＴ（ＬＤＭＯＳ）の開発が進んでいる（例えば、特許文献１参照）。高速動作を目的とした場合、ゲート−ドレイン間の容量を削減することが要求され、それに見合った構造が検討されている。具体的には、（１）ゲートとリサーフ層とのオーバーラップを減らす、（２）ゲート下の領域をドレインと逆の導電型（たとえば、ＮチャネルＭＯＳＦＥＴの場合は、Ｐ型領域）にする、（３）ゲート長を短くする、等である。
【０００３】
ここで、ゲート長を短くし、かつゲート−ドレイン間の容量を削減するためにそれらのオーバーラップ量が最小となるような構造にする場合、チャネル領域の形成において以下のような課題がでてくる。
【０００４】
通常、ＣＭＯＳ構造においては、しきい値電圧を制御するために行うチャネル領域形成のためのイオン注入（チャネルイオン注入）は素子全面、つまりソース領域及びドレイン領域双方にもかかるように行われる。すなわち、ゲート下部領域では、チャネル濃度はほぼ均一になっている。しかし、横型ＭＯＳＦＥＴでは高耐圧を維持するために、ドレイン側の濃度の低い拡散領域（ＬＤＤ）の濃度をさらに下げて、かつ長さを長くした、いわゆるリサーフ領域と呼ばれる領域をチャネル領域とドレイン層との間に持つ。そのため、横型ＭＯＳＦＥＴでは、ＣＭＯＳと同じように素子全面、つまりドレイン側にもチャネルイオン注入を行うと、リサーフ領域の実効濃度が下がってしまったり、ドレイン領域とチャネル領域とが高濃度のｐｎ接合を形成したりして、素子特性に影響がでることがある。また、チャネルイオン注入によりリサーフ領域に不純物イオンが打ち込まれないように、マスク材を用いてチャネルイオン注入を打ち分ける場合には、マスク材の位置ずれが素子特性のバラツキに大きく影響を及ぼしてしまう。
【特許文献１】特表２００４−５１６６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、素子特性のばらつきが少なく、高速動作が可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一実施態様の半導体装置は、半導体基板と、前記半導体基板上に形成された低抵抗層と、前記低抵抗層上に形成された高抵抗層と、前記高抵抗層の表面領域に形成された第１導電型のソース領域と、前記ソース領域から所定の距離離れて形成された第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記高抵抗層の表面領域に形成された第１導電型の第１リサーフ領域と、前記ソース領域と前記第１リサーフ領域との間に形成された第２導電型のチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備し、前記ゲート電極下の前記チャネル領域における不純物濃度は、前記ソース領域から前記第１リサーフ領域に向かって一様に低下していることを特徴とする。
【発明の効果】
【０００７】
この発明によれば、素子特性のばらつきが少なく、高速動作が可能な半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照してこの発明の実施形態の半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１実施形態］
まず、この発明の第１実施形態の半導体装置について説明する。
【００１０】
図１は、第１実施形態の横型ＭＯＳＦＥＴの構造を示す断面図である。この図１はＮ型（Ｎチャネル）ＭＯＳＦＥＴを示している。高速動作を目的として設計されたＭＯＳＦＥＴであるため、ゲート−ドレイン間の容量を削減するための設計が施されている。すなわち、ゲートとリサーフ領域とのオーバーラップを減らす、またゲート長を短くする等の設計が施されている。
【００１１】
以下に、図１に示す横型ＭＯＳＦＥＴの構造を述べる。Ｐ型（またはＮ型）シリコン半導体基板１１上には、低抵抗層としてのＮ＋型半導体層１２が形成されている。このＮ＋型半導体層１２上には、高抵抗層としてのＮ−型半導体層１３が形成されている。Ｎ−型半導体層１３の表面領域には、Ｎ＋型ソース領域１４とＮ＋型ドレイン領域１５とが所定の距離離れて形成されている。
【００１２】
Ｎ＋型ソース領域１４とＮ＋型ドレイン領域１５との間のＮ−型半導体層１３には、チャネル領域１６が形成されている。チャネル領域１６とＮ＋型ドレイン領域１５との間には、Ｎ−型リサーフ領域１７が形成され、チャネル領域１６とＮ＋型ソース領域１４との間には、Ｎ−型の濃度の低い拡散領域（ＬＤＤ）１８が形成されている。
【００１３】
チャネル領域１６上にはゲート絶縁膜１９が形成され、このゲート絶縁膜１９上にはゲート電極２０が形成されている。さらに、側壁絶縁膜２１がゲート電極２０の両側面に形成されている。
【００１４】
また、Ｎ＋型ソース領域１４の近傍には、Ｐ＋型半導体領域２２が形成され、Ｎ＋型ソース領域１４下及びＰ＋型半導体領域２２下にはＰ型ウェル領域２３が形成されている。さらに、Ｎ＋型ソース領域１４上及びＰ＋型半導体領域２２上にはソース電極２４が形成され、Ｎ＋型ドレイン領域１５上にはドレイン電極２５が形成されている。
【００１５】
このような構造を持つ横型ＭＯＳＦＥＴにおいて、チャネル領域１６は以下のような不純物の濃度プロファイルを有する。図２に、ゲート電極２０下のチャネル領域１６における不純物の濃度プロファイルを示す。この図２に示すように、チャネル領域１６におけるｐ型不純物の濃度は、ソース側からリサーフ領域に向かって一様に低下している。すなわち、チャネル領域１６は、ソース側からドレイン側に向かって、Ｐ型不純物の濃度が連続的に下降する濃度プロファイルを有する。
【００１６】
ここで、図１に示した横型ＭＯＳＦＥＴにおいてチャネル領域形成のためのイオン注入は以下のように行われる。チャネル領域形成のためのイオン注入（チャネルイオン注入）は、ＣＭＯＳの場合のように素子全面に施すのではなく、またドレイン側に不純物がイオン注入されないように、ゲート電極を形成する前にゲート領域途中まで覆ったマスクを用いてイオン注入を行うのでもない。この実施形態では、ゲート電極２０を形成したあと、このゲート電極をマスク材として、ソース側からの斜めイオン注入にてチャネル領域を形成している。すなわち、ゲート電極２０をマスク材として用いて、半導体基板面に対する垂直方向よりソース側に所定角度傾けた方向から不純物をイオン注入することにより、チャネル領域１６を形成している。また、ドレイン側に不純物が注入されないようにゲート領域途中まで覆ったマスクを用いる。これにより、ゲート端に対してセルフアラインにチャネル領域が形成できるため、マスク材の位置ずれが原因である、チャネル領域のバラツキをなくすことができる。また、チャネル領域へのイオン注入がドレイン側のＮ＋層には入らないため、ドレイン領域において高濃度のｐｎ接合部分ができることはなく、素子深さ方向の耐圧低下も生じない。
【００１７】
また、ゲート電極下のチャネル領域の不純物濃度プロファイルを解析することにより、第１実施形態の横型ＭＯＳＦＥＴのチャネル領域と、他のＭＯＳＦＥＴのチャネル領域との違いを容易に識別できる。図３（ａ）は、ＣＭＯＳを形成する場合のように、素子全面にチャネル領域形成のためのイオン注入を行った場合の不純物の濃度プロファイルを示している。この場合、ゲート電極下のチャネル領域の不純物濃度は変化せず一定になる。なお、この図３（ａ）では、ゲート電極の両側のＬＤＤは省略しソース領域とドレイン領域がそれぞれ形成される場合を示している。
【００１８】
図３（ｂ）は、ゲート電極を形成する前にゲート領域途中までをマスク材で覆った状態で、イオン注入を打ち分けた場合の不純物の濃度プロファイルを示している。この方法では、マスク材の位置ずれが必ず発生し、チャネルイオン注入において不純物濃度が高い部分の領域にばらつきが生じる。この結果として、しきい値等の素子特性がばらつく。これは、チャネル長が短いＭＯＦＥＴにおいてより顕著になる。高速動作を目的としたＭＯＳＦＥＴでは、チャネル長を短くする設計を施すため、図３（ｂ）に示した方法も適切ではない。
【００１９】
これに対して、図２に示した濃度プロファイルが、第１実施形態の横型ＭＯＳＦＥＴの製造方法で採用した、ゲート電極をマスクにしてセルフアラインでチャネル領域を形成した場合である。この図２では、ソース側から斜めイオン注入を行った場合を示している。セルフアラインを用いているため、マスク材の位置ずれの影響は無く、イオン注入の加速エネルギーおよびイオン注入角度を変えることで、ゲート電極下の濃度プロファイルを変更することが可能である。また、ゲート電極そのものが不純物の導入位置を定めるマスク材になっているため、ゲート電極下の濃度プロファイルは、ソース側のゲート端からドレイン側のゲート端に向かって単調減少していくのが特徴になっている。つまり、しきい値は一番濃度の高いゲート端で決まるため、第１実施形態のＭＯＳＦＥＴではしきい値のばらつきも生じない。また、濃度がドレイン側に向かって徐々に下がるため、ドレイン側に形成するリサーフ領域の濃度にも影響を与えないで済むことから、リサーフ領域の設計が容易になる。
【００２０】
次に、第１実施形態の横型ＭＯＳＦＥＴの製造方法について説明する。図４（ａ）、図４（ｂ）、図５（ａ）、及び図５（ｂ）は、第１実施形態の横型ＭＯＳＦＥＴの製造方法を示す各工程の断面図である。
【００２１】
図４（ａ）に示すように、ゲート絶縁膜（例えば、シリコン酸化膜）１９、ゲート電極２０まで形成した後、まずドレイン領域をレジスト膜２６で覆って、イオン注入によりソース側にだけＮ−型の濃度の低い拡散領域（ＬＤＤ）１８を形成する。ここで、濃度の低い拡散領域１８は、ゲート電極２０に対してセルフアラインに形成するため、イオン注入の角度が０度であることが多い。すなわち、イオン注入の角度が半導体基板面に対して垂直方向であることが多い。もしくは７度程度傾けた角度でイオン注入を行うことが多い。
【００２２】
続いて、図４（ｂ）に示すように、同様にドレイン領域をレジスト膜２６で覆ったままで、チャネル領域１６を形成するために、ソース側から斜めイオン注入を行う。すなわち、半導体基板面に対する垂直方向より角度θ傾けた方向から、チャネル領域１６を形成するためのイオン注入を行う。例えば、加速エネルギーが２０ｋｅＶで、半導体基板面に対する垂直方向より３０度の傾けた方向からイオン注入を行うと、ゲート長０．１８μｍの場合、チャネル領域１６はドレイン側にまで伸びる。
【００２３】
次に、図５（ａ）に示すように、ソース側をレジスト膜２７で覆って、イオン注入によりＮ−型リサーフ領域１７を形成する。このＮ−型リサーフ領域１７の形成では、ゲート電極２０とＮ−型リサーフ領域１７との間の容量を減らすため、半導体基板面に対する垂直方向（０度）から、もしくは半導体基板面に対する垂直方向から７度程度傾けた角度でイオン注入を行うことが多い。
【００２４】
その後は、図５（ｂ）に示すように、ゲート電極２０の側面に側壁絶縁膜２１を形成した後、Ｎ＋型ソース領域１４、Ｎ＋型ドレイン領域１５、及びＰ＋型半導体領域２２を形成する。さらに、ソース電極２４、及びドレイン電極２５を形成する。以上により、図５（ｂ）（及び図１）に示した横型ＭＯＳＦＥＴが製造される。
【００２５】
ここで、図２に示した濃度プロファイルを持つチャネル領域の形成方法について、さらに詳しく説明する。斜めイオン注入（チャネルイオン注入）における加速エネルギーと入射角度を変えることで、このイオン注入によって形成される拡散領域（Ｎ型ＭＯＳＦＥＴの場合は、Ｐ型拡散領域）が、リサーフ領域にまで張り出す量（横方向長さ）を調整することが可能となる。ゲート長が短い場合は、斜めイオン注入の角度をパラメータとして、ドレイン側にまでチャネル領域が張り出すような角度に、イオン注入の角度を設定する。これにより、リサーフ領域形成のためのイオン注入と、チャネル領域形成のためのイオン注入とが重ね打ちされた部分はリサーフ領域の不純物濃度が下がり、リサーフ領域においてはゲートに近い部分は濃度が低く、ドレインに近い部分は濃度が高くなる。この結果、２段構造のＮ型リサーフ領域が形成される。図６に、２段リサーフ構造を持つ横型ＭＯＳＦＥＴの断面を示す。図６に示すように、チャネル領域１６とＮ−型リサーフ領域１７との間には、Ｎ−−型リサーフ領域１７Ａが形成されている。
【００２６】
通常、２段構造のリサーフ領域を形成する場合は、マスク材を用いて２つの領域にイオン注入を打ち分けるため、マスク材の位置ずれが必ず生じる。つまり、静耐圧を維持するためのリサーフ領域の長さが変動してしまい、素子特性のばらつきが大きくなってしまう。しかし、前述した第１実施形態の製造方法では、ゲート電極をマスク材として用いてイオン注入を行うため、２段構造のＮ型リサーフ領域を形成する場合でも、マスク材の位置ずれが生じることはない。これにより、横型ＭＯＳＦＥＴにおける素子特性のばらつきを低減することができる。
【００２７】
［第２の実施形態］
この発明の第２実施形態の半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００２８】
図７は、第２実施形態の横型ＭＯＳＦＥＴの構造を示す断面図である。
【００２９】
この横型ＭＯＳＦＥＴには、第１実施形態の横型ＭＯＳＦＥＴの構造に加えて、さらにＰ型半導体領域２８が形成されている。チャネル領域を形成するためのイオン注入時と同じレジストブロックにて、ソース側の濃度の低い拡散領域（ＬＤＤ）１８下部のパンチスルーが生じやすい領域に、Ｐ型半導体領域２８を形成する。これにより、製造工程においてマスク数を増やすことなく、ソース側下部でのパンチスルーを防止できる。
【００３０】
［第３の実施形態］
この発明の第３実施形態の半導体装置について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００３１】
図８は、第３実施形態の横型ＭＯＳＦＥＴの構造を示す断面図である。
【００３２】
この横型ＭＯＳＦＥＴは、第１実施形態の横型ＭＯＳＦＥＴの構造において、基板構造を変えたものであり、Ｎ＋型半導体層１２とＮ−型半導体層１３との間に、Ｐ＋型半導体層２９を形成したものである。その他の構成及び効果は第１実施形態と同様である。
【００３３】
この他にも、さまざまな基板構造にも適用可能である。また、前述した実施形態では、ＮチャネルＭＯＳＦＥＴについて説明したが、素子の導電型を逆にすることにより、ＰチャネルＭＯＳＦＥＴについても適用可能である。
【００３４】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００３５】
【図１】この発明の第１実施形態の横型ＭＯＳＦＥＴの構造を示す断面図である。
【図２】第１実施形態の横型ＭＯＳＦＥＴのチャネル領域における不純物の濃度プロファイルを示す図である。
【図３】（ａ）はＣＭＯＳのチャネル領域における不純物の濃度プロファイルを示す図であり、（ｂ）はゲート領域途中までをマスク材で覆った状態で、イオン注入を打ち分けた場合の不純物の濃度プロファイルを示す図である。
【図４】第１実施形態の横型ＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。
【図５】第１実施形態の横型ＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。
【図６】第１実施形態の変家例の横型ＭＯＳＦＥＴの構造を示す断面図である。
【図７】この発明の第２実施形態の横型ＭＯＳＦＥＴの構造を示す断面図である。
【図８】この発明の第３実施形態の横型ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
【００３６】
１１…Ｐ型（またはＮ型）シリコン半導体基板、１２…Ｎ＋型半導体層、１３…Ｎ−型半導体層、１４…Ｎ＋型ソース領域、１５…Ｎ＋型ドレイン領域、１６…チャネル領域、１７…Ｎ−型リサーフ領域、１７Ａ…Ｎ−−型リサーフ領域、１８…Ｎ−型の濃度の低い拡散領域（ＬＤＤ）、１９…ゲート絶縁膜、２０…ゲート電極、２１…側壁絶縁膜、２２…Ｐ＋型半導体領域、２３…Ｐ型ウェル領域、２４…ソース電極、２５…ドレイン電極、２８…Ｐ型半導体領域、２９…Ｐ＋型半導体層。
【図１】
2007053257.tif 000003
【図２】
2007053257.tif 000004
【図３】
2007053257.tif 000005
【図４】
2007053257.tif 000006
【図５】
2007053257.tif 000007
【図６】
2007053257.tif 000008
【図７】
2007053257.tif 000009
【図８】
2007053257.tif 000010
【手続補正書】
【提出日】平成18年11月1日(2006.11.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された低抵抗層と、
前記低抵抗層上に形成された高抵抗層と、
前記高抵抗層の表面領域に形成された第１導電型のソース領域と、
前記ソース領域から所定の距離離れて形成された第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記高抵抗層の表面領域に形成された第１導電型の第１リサーフ領域と、
前記ソース領域と前記第１リサーフ領域との間に形成された第２導電型のチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備し、前記ゲート電極下の前記チャネル領域における不純物濃度は、前記ソース領域から前記第１リサーフ領域に向かって一様に低下していることを特徴とする半導体装置。
【請求項２】
前記チャネル領域と前記第１リサーフ領域との間に形成され、前記第１リサーフ領域より不純物濃度が薄い第２リサーフ領域をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低抵抗層と前記高抵抗層との間に形成され、前記低抵抗層及び前記高抵抗層と導電型が異なる半導体層をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ソース領域下に形成された第２導電型の半導体領域をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
ドレイン領域が形成されるべき前記半導体領域を保護膜で覆い、ソース領域が形成されるべき前記半導体領域側から斜めイオン注入を行い、前記ゲート電極下の前記半導体領域にチャネル領域を形成する工程と、
前記ソース領域が形成されるべき前記半導体領域を保護膜で覆い、イオン注入によりリサーフ領域を形成する工程と、
前記リサーフ領域とする部分を保護膜で覆い、イオン注入によりソース領域及びドレイン領域を形成する工程と、
を具備し、前記チャネル領域を形成するイオン注入では、前記半導体領域面に対する垂直方向より所定角度ソース領域側へ傾けた方向から、前記ゲート電極をマスク材として用いたセルフアラインにて、前記ゲート電極下の前記半導体領域に不純物を導入することを特徴とする半導体装置の製造方法。