(57)【要約】【課題】専用のテストモード設定端子を設けずに、一般的な用途の端子を使用してＬＳＩのテストモード／通常動作モードを設定できる動作モード設定回路を提供する。【解決手段】論理回路１１０ａは、システムリセット時、モード端子ＴＡ１を介して入力されるモード信号と、システムリセット信号を１クロック遅延した信号とに基づいて、ＡＮＤ演算を行う。論理回路１１０ａは、前記システムリセット信号に応答して所定期間Ｔｄｍ、通常動作モードを示す信号を出力し、前記所定期間Ｔｄｍ後、前記入力されたモード信号の値を出力する。このモード信号は、セレクタ１０９ａ及びフィリップフロップ１０８ａにより保持され、ＬＳＩ本体部２００に出力される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ＬＳＩの動作モードを設定し、該ＬＳＩと同一チップ内に設けられるモード設定回路であって、
システムリセット信号を、クロック信号の１サイクル分遅延する第１遅延回路と、
システムリセット信号を、クロック信号の２サイクル分遅延する第２遅延回路と、
システムリセット時、通常動作モード及びテストモードの一方のモードを示すモード信号を入力するモード端子と、
前記モード端子を介して入力される前記モード信号と、前記第１遅延回路に入力されるシステムリセット信号とに基づいて、論理演算を行う論理回路と、
前記システムリセット信号と前記第２遅延回路の出力信号に基づいて、前記モード端子の入出力を設定する設定回路と、
第１及び第２入力端子を有し、前記第１入力端子には前記論理回路の出力信号が入力され、前記第１遅延回路の出力信号に基づいて、前記第１及び第２入力端子に入力された信号の一方を選択する選択回路と、
前記選択回路により選択された信号を、前記クロック信号に基づいて保持し、保持した信号を前記選択回路の第２入力端子に供給すると共にモード信号としてＬＳＩ本体に提供する保持回路と、
を具備する動作モード設定回路。
【請求項２】
前記論理回路は、前記リセット期間中の所定期間に通常モードを示す信号を出力し、前記所定期間後、前記クロック信号の１サイクルの期間に、前記モード端子に入力されている値を出力することを特徴とする請求項１記載の動作モード設定回路。
【請求項３】
前記論理回路はＡＮＤ回路であることを特徴とする請求項１又は２記載の動作モード設定回路。
【請求項４】
前記システムリセット時、通常動作モード又はテストモードにおける動作を設定する動作設定信号を入力する複数の第２モード端子を具備し、
前記リセット期間中の所定期間に、通常モードにおける任意の動作モードが前記ＬＳＩ本体に提供され、前記所定期間の後、前記第１及び第２モード端子に入力されたモードが前記ＬＳＩ本体に提供されることを特徴とする請求項２記載の動作モード設定回路。
【請求項５】
ＬＳＩ本体と該ＬＳＩ本体の動作モードを設定するモード設定回路からなるＬＳＩであって、
前記モード設定回路は、
システムリセット信号を、クロック信号に基づいて１サイクル遅延する第１遅延回路と、
システムリセット信号を、クロック信号に基づいて２サイクル遅延する第２遅延回路と、
システムリセット時、通常動作モード及びテストモードの一方のモードを示すモード信号を入力するモード端子と、
前記モード端子を介して入力される前記モード信号と、前記第１遅延回路に入力されるシステムリセット信号とに基づいて、論理演算を行う論理回路と、
前記システムリセット信号と前記第２遅延回路の出力信号に基づいて、前記モード端子を入出力を設定する設定回路と、
第１及び第２入力端子を有し、前記第１入力端子には前記論理回路の出力信号が入力され、前記第１遅延回路の出力信号に基づいて、前記第１及び第２入力端子に入力された信号の一方を選択する選択回路と、
前記選択回路により選択された信号を、前記クロック信号に基づいて保持し、保持した信号を前記選択回路の第２入力端子に供給すると共にモード信号としてＬＳＩ本体に提供する保持回路と、
を具備することを特徴とする動作モード設定回路を有するＬＳＩ。
【請求項６】
前記論理回路は、前記リセット期間中の所定期間に通常モードを示す信号を出力し、前記所定期間後、前記クロック信号の１サイクルの期間に、前記モード端子に入力されている値を出力することを特徴とする請求項５記載のＬＳＩ。
【請求項７】
前記システムリセット時、通常動作モード又はテストモードにおける動作を設定する動作設定信号を入力する複数の第２モード端子を具備し、
前記リセット期間中の所定期間に、通常モードにおける任意の動作モードが前記ＬＳＩ本体に提供され、前記所定期間の後、前記第１及び第２モード端子に入力されたモードが前記ＬＳＩ本体に提供されることを特徴とする請求項６記載のＬＳＩ。
【請求項８】
ＬＳＩの動作モードを設定する方法であって、
システムリセット期間中に、通常動作モード及びテストモードの一方のモードを示すモード信号を入力し、
前記システムリセット信号に応答して所定期間、通常動作モードを示す信号を前記ＬＳＩに出力し、
前記所定期間後、前記システムリセット期間中に入力されたモード信号の値を前記ＬＳＩに出力することを特徴とする動作モード設定方法。
【請求項９】
前記システムリセット時、通常動作モード又はテストモードにおける動作を設定する動作設定信号を入力し、
前記リセット期間中の所定期間に、通常モードにおける任意の動作モードが前記ＬＳＩに提供され、前記所定期間の後、前記第１及び第２モード端子に入力されたモードが前記ＬＳＩ本体に提供されることを特徴とする請求項２記載の動作モード設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストモード専用端子を設けることなく、ＬＳＩの動作テストを行う技術に関する。
【背景技術】
【０００２】
ＭＰＵ(microprocessor unit)、メモリ等のＬＳＩ(large scale integrated circuit)は、製品として出荷する前に、その動作テストが詳細に行われる。この動作テストは、ＬＳＩをテストモードに設定し、ＬＳＩを構成する各回路ブロックについて行われる。
【０００３】
テストモードでは一般に、外部接続端子の入出力状態が、通常モードとは大幅に異なる設定となっている。ＬＳＩをテストモードにするには、例えばテストモード設定用の専用端子が用いられる。この専用端子をＨ(high)レベル電圧又はＬ(low)レベル電圧にすることによって、テストモード／通常動作モードが設定される。
【０００４】
ＬＳＩの機能は近年、益々増加しており、それに伴ってＬＳＩに設けられる端子の数が増加している。従って、ＬＳＩの動作テストにのみ必要となるテストモード端子を設けずに、ＬＳＩをテストモードに設定する技術が、例えば下記特許文献１に開示されている。この特許文献１では、通常動作に使用される端子が、テストモード設定用端子として用いられる。
【特許文献１】特開２００３−２７３２３２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１の場合、テストモード設定用端子として使用できる端子は、例えばマイコンのリセット時の起動プログラムを選択する端子のように、特定用途の端子に限られている。
【０００６】
本発明は、専用のテストモード設定端子を設けずに、一般的な用途の端子を使用してＬＳＩのテストモード／通常動作モードを設定できる動作モード設定回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
ＬＳＩの動作モードを設定し、該ＬＳＩと同一チップ内に設けられるモード設定回路であって、システムリセット信号を、クロック信号の１サイクル分遅延する第１遅延回路と、システムリセット信号を、クロック信号の２サイクル分遅延する第２遅延回路と、
システムリセット時、通常動作モード及びテストモードの一方のモードを示すモード信号を入力するモード端子と、前記モード端子を介して入力される前記モード信号と、前記第１遅延回路に入力されるシステムリセット信号とに基づいて、論理演算を行う論理回路と、前記システムリセット信号と前記第２遅延回路の出力信号に基づいて、前記モード端子の入出力を設定する設定回路と、第１及び第２入力端子を有し、前記第１入力端子には前記論理回路の出力信号が入力され、前記第１遅延回路の出力信号に基づいて、前記第１及び第２入力端子に入力された信号の一方を選択する選択回路と、前記選択回路により選択された信号を、前記クロック信号に基づいて保持し、保持した信号を前記選択回路の第２入力端子に供給すると共にモード信号としてＬＳＩ本体に提供する保持回路とを具備する。
【発明の効果】
【０００８】
専用のテストモード設定端子を設けずに、一般的な用途の端子を使用してＬＳＩのテストモード／通常動作モードを設定できるＬＳＩ動作モード設定回路が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態を説明する。
【００１０】
図１は本発明によるＬＳＩ動作モード設定回路１００の構成を示すブロック図である。このＬＳＩテストモード設定回路１００は、ＬＳＩ３００内に設けられる回路であって、例えばＬＳＩ本体部２００と共に１チップ上に設けられる。ＬＳＩ本体部としては、ＭＰＵ、メモリ等の集積回路である。
【００１１】
信号群Ａは通常動作時に端子群ＴＧ（Ａ１〜Ａｎ）から出力される信号、又はシステムリセット信号ＲＳＴがアクティブレベルのとき、つまりシステムリセット時にチップ外部から端子群ＴＧに入力される動作モード設定入力信号（後述される）を示す。尚、図１では、ＬＳＩ３００のＬＳＩ本体部２００に接続される他の外部端子は省略されている。
【００１２】
端子群ＴＧの端子ＴＡ１〜ＴＡｎに関して、バッファ１１１ａ〜１１１ｎ、セレクタ１０９ａ〜１０９ｎ、及びフリップフロップ（ＦＦ）１０８ａ〜１０８ｎがそれぞれ設けられる。このうち、端子ＴＡ１、ＴＡ２に関しては更に、論理回路１１０ａ、１１０ｂが設けられている。バッファ１１１ａ〜１１１ｎには、ＬＳＩ本体部２００から信号ＬＳａ〜ＬＳｎがそれぞれ直接入力される。
【００１３】
端子１０２はシステムリセット信号ＲＳＴの入力端子、端子１０３はシステムクロック信号ＣＬＫの入力端子である。システムリセット信号ＲＳＴは、本実施例ではＬｏｗ  ａｃｔｉｖｅの信号として説明する。
【００１４】
チャタリング／グリッジ除去回路１０４は、システムリセット信号ＲＳＴのチャタリングやグリッジ等の不安定電位を除去するための回路である。チャタリング／グリッジ除去回路１０４は、入力されるシステムリセット信号ＲＳＴの電位レベル（Ｈ／Ｌ）が所定クロック期間連続して同一の場合、そのレベルを出力する。またチャタリング／グリッジ除去回路１０４は、クロック信号ＣＬＫに同期したシステムリセット信号を発生する。チャタリング／グリッジ除去回路１０４の動作をリセットの同期化と呼ぶ。
【００１５】
フリップフロップ１０６は、システムクロック信号ＣＬＫの立ち上がりエッジで、チャタリング／グリッジ除去回路１０４の出力信号＃２０１を保持し、保持した信号を出力する。フリップフロップ１０７は、システムクロック信号ＣＬＫの立ち上がりエッジでフリップフロップの出力信号＃２０２を保持し、保持した信号を出力する。従って、フリップフロップ１０６はチャタリング／グリッジ除去回路１０４により同期化されたシステムリセット信号＃２０１の１クロックサイクル遅延の信号を発生し、フリップフロップ１０７は、システムリセット信号＃２０１の２クロックサイクル遅延の信号＃２０３を発生する。
【００１６】
ＮＡＮＤ回路１０５は、チャタリング／グリッジ除去回路１０４の出力信号＃２０１とフリップフロップ１０７の出力信号＃２０３が共にＨレベルのとき、出力信号＃２０４としてＬレベル信号を発生する。ＮＡＮＤ回路１０５の出力信号＃２０４がＨレベルのとき、バッファ１１１ａ〜１１１ｎの出力端子はハイインピーダンスとなる。つまりＮＡＮＤ回路１０５は、端子ＴＡ１〜ＴＡｎの入出力方向を制御する。
【００１７】
論理回路１１０ａ、１１０ｂは組み合わせ回路であって、各ＬＳＩの仕様に応じて論理及び使用する数が決定される。本実施例では、論理回路１１０ａ、１１０ｂはＡＮＤ回路に相当する。つまり論理回路１１０ａは、入力信号＃２０１がＨレベルのとき、入力信号＃２０５の値をそのまま出力する。論理回路１１０ｂの動作は、論理回路１１０ａと同様である。
【００１８】
セレクタ１０９ａ〜１０９ｎは、リセット時（信号＃２０３がＬレベル時）に入力Ａ側の信号（動作モード設定信号）を選択し、リセット解除後は入力Ｂ側の信号（フリップフロップ１０８ａ〜１０８ｎに保持された信号）を選択する。フリップフロップ１０８ａ〜１０８ｎは、後述するようにセレクタ１０９ａ〜１０９ｎにより選択された動作モードを保持するために設けられている。
【００１９】
図２（Ａ）は、本発明の基本動作を説明するために、図１のＬＳＩ動作モード設定回路１００の要部構成を抽出して示す回路ブロック図である。図２（Ｂ）は図２（Ａ）の特定信号（＃２０１〜＃２０４）の波形を示すタイミングチャートである。図２（Ａ）には示されていない端子ＴＡ２についての回路要素１１１ｂ、１１０ｂ、１０９ｂ、１０８ｂは、回路要素１１１ａ、１１０ａ、１０９ａ、１０８ａと同様に動作する。従って、これら回路要素１１１ｂ、１１０ｂ、１０９ｂ、１０８ｂの動作説明は、以下の説明において省略する。
【００２０】
信号＃２０１は同期化されたシステムリセット信号であり、図２（Ｂ）では時刻ｔ１〜ｔ３の期間Ｌレベルとなっている。信号＃２０２、＃２０３は、信号＃２０１をそれぞれ１サイクル遅延、２サイクル遅延した信号である。信号＃２０４は信号＃２０１と＃２０３のＮＡＮＤ論理演算した信号であって、この信号＃２０４がＨレベルの期間（ｔ１〜ｔ５）、端子群ＴＧはモード設定信号の入力状態になる。
【００２１】
信号＃２０２がＬレベルの期間Ｔｍｃに動作モードが更新可能になる。具体的には、信号＃２０２がＬレベルの期間Ｔｍｃ（ｔ２〜ｔ４）にセレクタ１０９ａの入力Ａ側が選択される。このとき、信号群Ａ中の信号ＭＡ１は論理回路１１０ａにより演算処理され、演算結果がセレクタ１０９ａを通りフリップフロップ１０８ａに入力される。信号＃２０２がＨレベルの期間、セレクタ１０９ａの入力Ｂ側が選択される。
【００２２】
本実施例の特徴は、セレクタ１０９ａの選択制御信号＃２０２がＨレベルになるタイミングｔ４が、論理回路１１０ａの一方の入力信号＃２０１が時刻ｔ３でＨレベルに変化してから１サイクル後であるという点である。
【００２３】
論理回路１１０ａは本実施例ではＡＮＤ論理に設定されているので、信号＃２０１がＬレベルの期間（ｔ１〜ｔ３）、論理回路１１０ａは必ずＬレベルを出力する。時刻ｔ３で、信号＃２０１がＨレベルとなると、論理回路１１０ａは入力信号ＭＡ１のレベルと同一のレベルの信号を出力する。時刻ｔ４で信号＃２０２はＨレベルとなるが、同時にその時点までにセレクタ１０９ａが選択（出力）していた値が、フリップフロップ１０８ａにより保持される。それ以降、フリップフロップ１０８ａが出力する値は、セレクタ１０９ａを介してフリップフロップ１０８ａにフィードバックされ、システムリセット信号ＲＳＴがアクティブレベルになるまでは、時刻ｔ４で保持したレベルが継続してフリップフロップ１０８ａから出力される。
【００２４】
図３は、ＬＳＩ３００に設定された動作モードの１例を示す図である。
【００２５】
動作モード番号０〜ｎのモードは、ユーザが使用できる通常動作モードであって、上位２ビットつまり端子ＭＡ１、ＭＡ２が共に０に設定されている。ユーザは所望の動作モードを決定して、該動作モードに対応する端子ＴＡ１〜ＴＡｎに接続されるボード上の配線を抵抗素子を用いてプルアップ又はプルダウンする。例えば、動作モード番号０にＬＳＩ３００を設定したい場合は図４のように、端子ＴＡ１〜ＴＡｎに接続される全ての配線パターンを抵抗素子を介してＧＮＤに接続する。又、動作モード番号１にＬＳＩ３００を設定したい場合は、端子ＴＡｎに接続される配線パターンを抵抗素子を介して電源に接続し、他の端子ＴＡ１〜ＴＡｎ−１に接続される配線パターンを抵抗素子を介してＧＮＤに接続する。
【００２６】
動作モード番号ｎ＋１〜ｎ＋ｐのモードは、ＬＳＩの設計者が使用するテストモードであって、上位２ビットつまり端子ＭＡ１、ＭＡ２の一方又は両方が１に設定される。このテストモードにおける動作は、製品仕様書には何ら説明されておらず、非公開な動作である。設計者は所望のテストモードを決定し、該テストモードに対応する信号を端子ＴＡ１〜ＴＡｎに、システムリセット中に供給する。
【００２７】
図１及び図２の説明に戻る。信号＃２０１がＬレベルの間（ｔ１〜ｔ３）、論理回路１１０ａ、１１０ｂにより、モード設定入力信号の上位２ビットが通常動作モード（０，０）に固定される。つまり、例え信号群Ａとしてテストモードを示す信号（上位２ビットに１が含まれる信号）が入力されている場合でも、論理回路１１０ａ、１１０ｂは共に０を出力する。この結果、期間Ｔｄｍ（ｔ２〜ｔ３）に、フリップフロップ１０８ａ〜１０８ｎは、通常動作モード中の任意のモードをＬＳＩ本体部２００に出力する。
【００２８】
次の期間Ｔｔｍ（ｔ３〜ｔ４）は、信号＃２０１がＨレベルで、＃２０２がＬレベルであるから、セレクタ１０９ａ、１０９ｂは、端子ＴＡ１、ＴＡ２に入力されている信号ＭＡ１、ＭＡ２の値をそのまま出力する。つまり期間Ｔｔｍ（ｔ３〜ｔ４）中、フリップフロップ１０８ａ〜１０８ｎは、信号群Ａとして入力された動作モード（本来の動作モード）をそのまま出力する。この本来の動作モードは、前述したようにシステムリセット信号が後にアクティブレベルになるまで、セレクタ１０９ａ〜１０９ｎ及びフリップフロップ１０８ａ〜１０８ｎにより保持される。
【００２９】
次に、図３に示した各種動作モードについて説明する。
【００３０】
動作モード番号０〜ｎのモードは、前述したようにユーザが使用する動作モードであって、兼用ピンなども公開（例えば製品仕様書に明記）されている通常動作モードである。ここで兼用ピンとは、各種動作モードで兼用される端子であって、設定された動作モードに応じて入力端子又は出力端子として機能する。
【００３１】
動作モード番号ｎ＋１〜ｎ＋ｍのモードは、ＬＳＩが回路基板に搭載され、製品仕様書に示される動作をテストするための実動作テストモードであり、前述したようにＬＳＩの設計者が使用するモードである。このモードにおける兼用ピンや動作周波数は非公開となっている。
【００３２】
動作モード番号ｎ＋ｍ＋１〜ｎ＋ｐのモードは、ＬＳＩが単体でテストされるチップテストモードであって、このモードもＬＳＩの設計者が使用するモードである。このモードでは、ＬＳＩを構成する各機能ブロックが個別にテストされる。
【００３３】
従来、動作モード番号ｎ＋１〜ｎ＋ｐのようなテストモードにＬＳＩを設定するためには、通常使用される端子の他に、テストモードか否かを示すＴＥＳＴ端子（テストモード専用端子）を別途設け、ＴＥＳＴ端子を例えば電源電圧に設定してから、テストモード信号を信号群Ａとして入力していた。または、ＬＳＩをテストモードに設定するために、システムリセット信号を利用してテストモード信号を入力していた。
【００３４】
しかし、システムリセット信号を利用してテストモードを設定するＬＳＩの場合、ユーザの通常動作時において、図４を用いて後述するようにシステムリセット中にＬＳＩが一時的にテストモードとなることがある。上記通常動作モード以外の動作モードはユーザには知らされないため、ユーザは実動作モードあるいはチップテストにおける動作は考慮せずに、ＬＳＩを用いたシステムのボード（回路基板）を設計する。従って、前述のように通常動作時において、ＬＳＩが一時的にテストモードになると、入力端子として想定していた端子が出力端子になったり、その逆に出力端子が入力端子となる。そのような場合、ボード上の他のデバイスまたはＬＳＩそのものを破損する危険性がある。従って従来は、リセット期間中、ＬＳＩのほとんどの端子をバッファ１１１ａ〜１１１ｎのように入力状態に制御し、ユーザのボードでプルアップ(pull-up)またはプルダウン(pull-down)処理してボード上のデバイスを保護するように推奨されていた。
【００３５】
図４は例えばユーザのボードにＬＳＩ３００を組み付け、システムリセットがアクティブになり、端子群ＴＧがバッファ１１１ａ〜１１１ｎの制御により入力端子に設定された後に、端子群ＴＧ中のある端子ＴＡｊの電位が変化する様子を示す図である。プルダウン抵抗Ｒｐは、図３のユーザが使用する動作モード（動作モード番号：０〜ｎ）を設定するための抵抗素子である。端子群ＴＧは通常動作モードにおいて出力端子として使用されていると仮定する。従って、ユーザボード上の接続先部品の入力端子Ｔｕは入力端子であり、入力抵抗は無限大であると想定される。
【００３６】
システムリセット信号がアクティブとなる直前までＨレベルであった信号が、ボード上のプルダウン抵抗ＲｐによりＬレベルにまで低下するまでに要する時間（Pll-up / down 安定待ち時間）Ｔｗｓは、プルダウン抵抗の定数にも依存するが、数１００ｎｓから１μｓ程度が一般的である。尚、プルアップ抵抗を使用したときも同様な時間が必要となる。
【００３７】
動作モード更新期間Ｔｍｃ（図２（Ｂ）参照）において、端子群ＴＧの端子ＴＡ３〜ＴＡｎから入力される信号は、セレクタ１０９ｃ〜１０９ｎを通り、フリップフロップ１０８ｃ〜１０８ｎにより、システムクロックＣＬＫの周期ごとにサンプルされる。ここで、システムクロックを３３ＭＨｚとすると、リセット後２０から３０サイクルもの間（安定待ち時間Ｔｗｓの間）、動作モードが不安定な状態になる。
【００３８】
ここで、モード設定信号（信号群Ａ）の上位２ビット（ＭＡ１、ＭＡ２）について設けられている論理回路１１０ａ、１１０ｂを、他のビット（ＭＡ３〜ＭＡｎ）について構成されている回路（バッファ１１１、セレクタ１０９及びフリップフロップ１０８による回路）のように省略した場合を仮定する。この場合、Pll-up / down 安定待ち時間Ｔｗｓ中に動作モードがテストモードとなり得る。テストモードにおいては、通常動作モードで兼用端子として使用される端子以外に、多数の端子が兼用端子として使用される。テストモードにおける各端子の振る舞いは、製品仕様書には何ら記載されず非公開な情報である。従って、テストモードにおいてのみ兼用端子として使用される端子も、前述したようにシステムリセット時は入力状態に制御し、ユーザのボードにてプルアップ、プルダウンすることが必要となる。これはユーザにとって、ボードのコストアップならびにサイズ拡大を意味する。
【００３９】
図２のように、リセット信号ＲＳＴが時刻ｔ１でアクティブとなり、時刻ｔ２までの１クロック周期はセレクタ１０９ａ〜１０９ｎにより、時刻ｔ１までのモードが選択される。時刻ｔ２から時刻ｔ３の期間は、論理回路１１０ａ、１１０ｂが共に０を出力し、その値がセレクタ１０９ａ、１０９ｂを通りフリップフロップ１０８ａ、１０８ｂから出力される。この時刻ｔ２から時刻ｔ３の期間Ｔｄｍは、通常動作モードにおける任意の動作モードをダミーモードとして選択するダミーモード選択期間である。
【００４０】
時刻ｔ３〜ｔ４の期間Ｔｔｍに、端子ＴＡ１、ＴＡ２に入力された本来のモード（テストモードあるいは通常動作モード）が論理回路１１０ａ、１１０ｂからそのまま出力され、その値が時刻ｔ４でセレクタ１０９ａ、１０９ｂにより選択され、フリップフロップ１０８ａ、１０８ｂにより保持される。つまり、期間Ｔｔｍに本来の動作モードがフリップフロップ１０８ａ〜１０８ｎに入力され、そのモードが時刻ｔ４以降フリップフロップ１０８ａ、１０８ｂにより保持される。
【００４１】
従ってユーザとしては、製品仕様書等で公開されている兼用端子についてのみ、ボード上で適切な措置を講ずればよいことになる。
【００４２】
以上説明したように、本発明によれば専用のテストモード設定端子を設けずに、一般的な用途の端子（リセット入力端子１０２、クロック入力端子１０３）を使用してＬＳＩのテストモード／通常動作モードを設定できる動作モード設定回路を提供できる。更に、ユーザがＬＳＩ３００を通常動作モードで使用する場合、リセット信号がアクティブとなっているときに、ＬＳＩ３００が一時的にもテストモードとはならない。従って、テストモードのときのみ兼用端子となる端子に、ユーザのボード上で接続される他のデバイスの誤動作を防止するためのプルアップやプルダウン部品を削減できる。
【００４３】
以上の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明によるＬＳＩ動作モード設定回路１００の構成を示すブロック図である。
【図２】図２（Ａ）は、図１のＬＳＩ動作モード設定回路１００の要部構成を抽出して示す回路ブロック図、図２（Ｂ）は図２（Ａ）の特定信号（＃２０１〜＃２０４）の波形を示すタイミングチャートである。
【図３】ＬＳＩ３００に設定された動作モードの１例を示す図である。
【図４】システムリセットがアクティブになった後、端子群ＴＧ中のある端子ＴＡｊの電位が変化する様子を示す図である。
【符号の説明】
【００４５】
１０２…リセット端子、１０３…クロック入力端子、１０４…チャタリング／グリッジ除去回路、１０５…ＮＡＮＤ回路、１０６、１０７、１０８ａ〜１０８ｎ…フリップフロップ、１０９ａ〜１０９ｎ…セレクタ、１１０ａ、１１０ｂ…論理回路、１１１ａ〜１１１ｎ…バッファ。
【図１】
2007171060.tif 000003
【図２】
2007171060.tif 000004
【図３】
2007171060.tif 000005
【図４】
2007171060.tif 000006