(57)【要約】【課題】半導体集積回路の製造プロセスばらつきを考慮したタイミング検証を行なう際、ＬＳＩ内でランダムに発生する配線形状ばらつきを考慮して高精度に寄生素子抽出の結果を得てワースト又はベストケースシミュレーションのタイミング検証を行なう。【解決手段】例えば配線幅、配線膜厚や層間膜厚などの半導体集積回路の製造プロセスばらつきに応じて複数の容量ライブラリを準備し、これらの容量ライブラリの中から１つを対象レイアウトに応じて適切に選択する。これにより、対象レイアウトについて、ワースト又はベストケースシミュレーションのための寄生素子抽出結果を高精度に得ることができる。【選択図】図１
2007172258.tif 000002
【特許請求の範囲】
【請求項１】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、
予め定義した複数の配線構造を基に作成した複数の容量ライブラリを予め準備しておき、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、
前記複数の等電位ネットのうち１つを構成する複数の導体の各々について、前記等電位ネットの各導体の周辺に位置する他の配線の状態に応じて、前記複数の容量ライブラリの中から１つ選んで寄生素子パラメータを算出することを繰り返し、
前記１つの等電位ネットの各導体についての寄生素子パラメータの算出を、前記配線パターンに存在する全等電位ネットについて繰り返し行う
ことを特徴とするタイミング検証方法。
【請求項２】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、
予め定義した複数の配線構造を基に作成した複数の容量ライブラリを予め準備しておき、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、
前記複数の等電位ネットのうち１つの等電位ネットについて、前記複数の容量ライブラリを用いて各々寄生素子パラメータを算出し、
前記算出した複数の寄生素子パラメータのうち１つを選択し、
その後、前記１つの等電位ネットについての寄生素子パラメータの算出及び選択を、前記配線パターンに存在する全等電位ネットについて繰り返し行う
ことを特徴とするタイミング検証方法。
【請求項３】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、
予め定義した複数の配線構造を基に作成した複数の容量ライブラリを予め準備しておき、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、
前記複数の容量ライブラリの中から１つの容量ライブラリを選択し、この選択した容量ライブラリを用いて前記複数の等電位ネットから選択した１つの等電位ネットについて寄生素子パラメータを算出して基準寄生素子パラメータとし、
前記選択した１つの等電位ネットについて、前記選択した１つの容量ライブラリ以外の他の容量ライブラリを用いて各々寄生素子パラメータを算出し、
前記他の容量ライブラリを用いて算出した複数の寄生素子パラメータのうち１つを選択し、この選択した寄生素子パラメータと前記基準寄生素子パラメータとの比を用いて前記選択した寄生素子パラメータを表現し、
その後、前記１つの等電位ネットについての寄生素子パラメータの算出、選択及び比を用いた表現を、前記配線パターンに存在する全等電位ネットについて繰り返し行う
ことを特徴とするタイミング検証方法。
【請求項４】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、
予め定義した容量が最大又は最小化する配線構造を基に作成した１つの容量ライブラリを予め準備しておき、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、
前記複数の等電位ネットのうち１つの等電位ネットについて、前記準備した１つの容量ライブラリを用いて寄生素子パラメータを算出し、
次いで、他の１つの等電位ネットについて、前記算出した寄生素子パラメータに含まれる抵抗値に任意の係数を乗じて、この等電位ネットの寄生素子パラメータを算出し、
その後、前記係数の乗じる処理を、前記配線パターンに存在する残る等電位ネットについて繰り返し行う
ことを特徴とするタイミング検証方法。
【請求項５】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、
予め定義した容量が最大又は最小化する配線構造を基に作成した１つの容量ライブラリを予め準備しておき、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、
前記複数の等電位ネットのうち１つの等電位ネットについて、前記準備した１つの容量ライブラリを用いて寄生素子パラメータを算出し、
次いで、他の１つの等電位ネットについて、ネット長が短いか長いかを判定し、
ネット長が所定長より短い等電位ネットの場合には、前記算出した寄生素子パラメータに含まれる抵抗値に任意の係数を乗じて、この等電位ネットの寄生素子パラメータを算出し、ネット長が前記所定長より長い等電位ネットの場合には、前記算出した寄生素子パラメータに含まれる容量値及び抵抗値に各々任意の係数を乗じて、この等電位ネットの寄生素子パラメータを算出し、
その後、前記ネット長の長短判定及び係数の乗じる処理を、前記配線パターンに存在する残る等電位ネットについて繰り返し行う
ことを特徴とするタイミング検証方法。
【請求項６】
前記請求項５記載のタイミング検証方法において、
等電位ネットについて、ネット長が短いか長いかの判定は、
その等電位ネットから求めた実効容量と配線総容量との比が所定比以下のとき短い配線とし、前記所定比を越えるとき長い配線として判断することにより行う
ことを特徴とするタイミング検証方法。
【請求項７】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項１記載のタイミング検証方法により算出し、
前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、
そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消する
ことを特徴とするレイアウト最適化方法。
【請求項８】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項２記載のタイミング検証方法により算出し、
前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、
そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消する
ことを特徴とするレイアウト最適化方法。
【請求項９】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項３記載のタイミング検証方法により算出し、
前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、
そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消する
ことを特徴とするレイアウト最適化方法。
【請求項１０】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項４記載のタイミング検証方法により算出し、
前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、
そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消する
ことを特徴とするレイアウト最適化方法。
【請求項１１】
論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、
前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項５記載のタイミング検証方法により算出し、
前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、
そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消する
ことを特徴とするレイアウト最適化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造プロセスのばらつきを考慮して半導体集積回路の設計を行うときの効率的なタイミング検証方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の製造において、トランジスタ又は配線等の素子の微細加工技術が進展している。素子の微細化に伴って、論理セルに含まれるトランジスタの遅延時間は減少していくが、一方で、配線間の距離が縮まると共に配線幅が細くなるため、配線間容量及び配線抵抗が増大して配線の遅延時間は増加する。その結果、半導体集積回路の遅延時間全体の中で配線遅延時間の割合が増加する。従って、配線遅延時間を正確に見積もることは今後益々重要になる。
【０００３】
ところで、半導体集積回路の設計で動作タイミングを検証する場合、プロセス上の加工ばらつき、温度や電源電圧等の変動を考慮して遅延時間を算出し、タイミング検証を行う必要がある。即ち、配線遅延時間を考慮したタイミング検証を行う場合には、配線の膜厚、配線の幅や層間膜の膜厚、更には材料の誘電率等の変動を想定して、配線抵抗及び配線間容量を計算すると共に、それらを用いた配線遅延時間を計算する必要がある。
【０００４】
このような状況の下、従来では、半導体集積回路の製造プロセスによって決まる配線抵抗や配線間容量のうち少なくとも１つを変動させるプロセス変動要因の変動量（プロセス変動量）に基づいて、配線抵抗及び配線間容量を求めて、回路シミュレーションを行う技術が用いられる。
【０００５】
例えば、特許文献１には、ＬＳＩ（半導体集積回路）を構成する論理セルの回路動作を模擬する回路シミュレータを使って、プロセスパラメータ等からプロセスばらつきを考慮した遅延情報を統計的に処理し、論理セルの遅延情報にまとめた統計的遅延ライブラリを準備し、それを使ってタイミングシミュレーションを行う方法が開示されている。
【０００６】
ところで、ＬＳＩレベルのタイミング検証（ゲートレベルタイミング検証）には、通常、ワーストケースシミュレーションとベストケースシミュレーションがある。ワーストケースシミュレーションとは、プロセス加工やＬＳＩの使用条件によってＬＳＩ動作が最も遅くなる場合を想定したシミュレーションである。その逆がベストケースシミュレーションである。論理セルのタイミング情報を備えているタイミングライブラリには、回路動作が遅い場合を想定しておく。また、配線情報も配線遅延が最も長くなるような抵抗や容量の値を用意しておく。そして、それらを組合せることによりワーストケースシミュレーションを実現する。このようなシミュレーション方法として従来、次の技術がある。
【０００７】
例えば、特許文献２では、プロセス変動要因によって生じる設計パラメータ（例えば、配線パターン幅や間隔等）を条件毎に設定し、この設計パラメータに基づいて寄生素子抽出を行い、遅延計算を行って、得られた全条件の遅延計算結果を統合化してタイミングシミュレーションを行う。この方法は、配線のばらつき条件を全て網羅して複数のＬＰＥ結果とタイミングライブラリとを組合せることが必要となる。
【０００８】
また、特許文献３では、配線抵抗や配線容量等に対応するプロセスデータ（単位配線面積当たりのボトム容量や配線のシート抵抗等）を変数として寄生素子値を関数で表現しているネットリストをレイアウトデータから生成し、これを用いてワーストケース解析を行なう。即ち、関数記述された各寄生素子値の変数のばらつき幅を予め設定しておき、それによって決まる最大値又は最小値の何れかを変数の代表値とし、代表値の全ての組合せの数だけ、その代表値を変数に代入して寄生素子値を繰り返し計算しつつ、回路シミュレーションを行なう。この方法では、配線パターンが単純な場合はばらつき条件を考慮しても高精度に配線抵抗及び配線容量を求めることが可能であるが、配線パターンが複雑な場合、例えば、対象配線の周囲に複数の配線が存在する場合は、関数で表すことが困難となるだけなく、計算自体が複雑になる割に高精度に配線抵抗及び配線容量を求めることができない欠点を有する。そこで、特許文献４では、これを解決するために、配線パターンをより詳細に考慮して算出する方法を提供している。
【０００９】
前記特許文献４では、対象配線とその対象配線の周囲に存在する側方配線及び交差配線を考慮した対象配線容量のばらつきを、単純に関数の引数をばらつかせて求めるのではなく、対象配線の周囲に存在する周囲配線を含めて、ばらつき条件を考慮に入れた配線構造を生成し、この配線構造から配線容量を計算することにより、製造工程のばらつきを考慮した高精度の配線容量を抽出することが可能な回路シミュレーション方法としている。
【特許文献１】特開２００４−２５２８３１号公報（第２４頁、第１図）
【特許文献２】特開２００１−３０６６４７号公報（第１４頁、第５図）
【特許文献３】特開平１０−２４０７９６号公報（第２２頁、第１図）
【特許文献４】特開２００１−２６５８２６号公報（第１５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の回路シミュレーション方法では、次の欠点がある。この欠点を具体的に説明すると、次の通りである。
【００１１】
即ち、ワーストケースシミュレーションを行う場合に必要な、配線遅延が最も長くなるという抵抗値や容量値を求めることは、一般的に困難である。何故ならば、抵抗値が大きくなる条件は、配線幅が狭く且つ配線膜厚が薄いときであるが、容量値はその条件下では小さくなる。逆に、容量値が大きくなる条件は、配線幅が広く且つ層間膜厚が狭くなるときであり、この場合は抵抗値は小さくなる。従って、抵抗値と容量値を同時に大きくすることができないため、それらの値のバランスを考慮して遅延が大きくなる場合を見つけなければならない。ＬＳＩ中の各配線ネットの容量値や抵抗値は各々異なるため、前記従来の回路シミュレーション方法では、各配線ネット別に遅延が最も大きくなる抵抗値と容量値とのバランスを求めるには、膨大な処理時間が必要である。
【００１２】
本発明の目的は、タイミング検証方法において、ワーストケースシミュレーションやベストケースシミュレーションを短時間で高精度に行うことにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するため、本発明では、タイミング検証方法において、半導体集積回路の製造プロセスばらつきに起因する配線遅延ばらつきの要因となる複数の変動パラメータ、例えば配線幅、配線膜厚や層間膜厚などが各々変動した場合のワースト又はベストケースシミュレーションの条件を求めることができるように、それ等の変動パラメータを組合せた条件での複数の容量ライブラリを予め用意しておき、それ等の複数の容量ライブラリを各々用いて寄生素子を抽出することを繰り返して、その寄生素子抽出結果の何れか１つを選択的に利用することにより、条件別タイミング検証を可能にする。例えば、変動パラメータが配線幅、配線膜厚及び層間膜厚の３種であるとした場合には、少なくとも２の３乗（＝８）通りの容量ライブラリを予め用意する。
【００１４】
尚、ここで注意しなければならない点は、配線間容量を最大化する又は配線抵抗を最大化するというように、一方だけを最大することは可能であることである。例えば、長い配線があったとき、その配線遅延は抵抗が大きくなると大きくなることは容易に推測でき、一方、短い配線は容量が最大になる場合が配線遅延を最大にするかもしれない。何れにせよ、配線遅延が大きくなる要因が抵抗なのか容量なのかが分かれば、配線遅延のワーストケースをほぼ求めることは可能であると言える。つまり、抵抗が主要因で配線遅延が大きくなるならば、抵抗が最大になるような配線幅が狭く且つ配線膜厚が薄いときを想定して寄生素子抽出を行えば良いし、容量が主要因の場合は、配線幅が広く且つ層間膜厚が狭くなるときを想定すれば良いことになる。このように抵抗及び容量の何れか一方が配線遅延の主要因の場合には、容量ライブラリは複数でなく１つ準備すれば足りる。
【００１５】
前記目的を達成するために、請求項１記載の発明では、ワーストケースシミュレーションやベストケースシミュレーションを実現するために、容量抽出する配線ネットの周辺状況を考慮して予め用意していた複数の容量ライブラリの中から１つの容量ライブラリを選択して、寄生素子抽出結果を得ることを繰り返し行なって、製造プロセスばらつきを考慮したタイミング検証を実現する。
【００１６】
具体的に、請求項１記載の発明のタイミング検証方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、予め定義した複数の配線構造を基に作成した複数の容量ライブラリを予め準備しておき、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、前記複数の等電位ネットのうち１つを構成する複数の導体の各々について、前記等電位ネットの各導体の周辺に位置する他の配線の状態に応じて、前記複数の容量ライブラリの中から１つ選んで寄生素子パラメータを算出することを繰り返し、前記１つの等電位ネットの各導体についての寄生素子パラメータの算出を、前記配線パターンに存在する全等電位ネットについて繰り返し行うことを特徴とする。
【００１７】
請求項２記載の発明は、ワーストケースシミュレーションやベストケースシミュレーションを実現するために、複数の容量ライブラリを用意し、それら複数の容量ライブラリを用いて各々求めた複数の寄生素子抽出結果から１つの寄生素子抽出結果を選択して新たな寄生素子抽出結果とすることにより、製造プロセスばらつきを考慮したタイミング検証を実現する。
【００１８】
即ち、請求項２記載の発明のタイミング検証方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、予め定義した複数の配線構造を基に作成した複数の容量ライブラリを予め準備しておき、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、前記複数の等電位ネットのうち１つの等電位ネットについて、前記複数の容量ライブラリを用いて各々寄生素子パラメータを算出し、前記算出した複数の寄生素子パラメータのうち１つを選択し、その後、前記１つの等電位ネットについての寄生素子パラメータの算出及び選択を、前記配線パターンに存在する全等電位ネットについて繰り返し行うことを特徴とする。
【００１９】
請求項３記載の発明は、ワーストケースシミュレーションやベストケースシミュレーションを実現するために、複数の容量ライブラリを用意し、それらを用いて各々求めた複数の寄生素子抽出結果から１つの寄生素子抽出結果を選択するが、その際に、予め１つの寄生素子抽出結果を基準配線ネットワークとして定義しておき、選択した１つの寄生素子抽出結果に含まれる容量値及び抵抗値を前記定義した基準配線ネットワークに対する比として算出しておくことにより、製造プロセスばらつきを考慮したタイミング検証を実現する。
【００２０】
具体的に、請求項３記載の発明のタイミング検証方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、予め定義した複数の配線構造を基に作成した複数の容量ライブラリを予め準備しておき、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、前記複数の容量ライブラリの中から１つの容量ライブラリを選択し、この選択した容量ライブラリを用いて前記複数の等電位ネットから選択した１つの等電位ネットについて寄生素子パラメータを算出して基準寄生素子パラメータとし、前記選択した１つの等電位ネットについて、前記選択した１つの容量ライブラリ以外の他の容量ライブラリを用いて各々寄生素子パラメータを算出し、前記他の容量ライブラリを用いて算出した複数の寄生素子パラメータのうち１つを選択し、この選択した寄生素子パラメータと前記基準寄生素子パラメータとの比を用いて前記選択した寄生素子パラメータを表現し、その後、前記１つの等電位ネットについての寄生素子パラメータの算出、選択及び比を用いた表現を、前記配線パターンに存在する全等電位ネットについて繰り返し行うことを特徴とする。
【００２１】
請求項４記載の発明は、ワースト（又はベスト）ケースシミュレーションを実現するために、先ず、容量最大又は容量最小となる配線パターンを基準として寄生素子抽出結果を求め、この求めた寄生素子抽出結果に含まれる抵抗値に抵抗係数を乗じることにより、条件別タイミング検証を行なう。
【００２２】
具体的に、請求項４記載の発明のタイミング検証方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、予め定義した容量が最大又は最小化する配線構造を基に作成した１つの容量ライブラリを予め準備しておき、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、前記複数の等電位ネットのうち１つの等電位ネットについて、前記準備した１つの容量ライブラリを用いて寄生素子パラメータを算出し、次いで、他の１つの等電位ネットについて、前記算出した寄生素子パラメータに含まれる抵抗値に任意の係数を乗じて、この等電位ネットの寄生素子パラメータを算出し、その後、前記係数の乗じる処理を、前記配線パターンに存在する残る等電位ネットについて繰り返し行うことを特徴とする。
【００２３】
請求項５記載の発明は、ワースト（又はベスト）ケースシミュレーションを実現するために、先ず、容量最大又は容量最小となる配線パターンを基準として寄生素子抽出結果を求め、この求めた寄生素子抽出結果に含まれる容量値及び抵抗値に各々容量係数及び抵抗係数を乗じることにより、条件別タイミング検証を行なう。
【００２４】
具体的に、請求項５記載の発明のタイミング検証方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路の動作タイミングを検証するタイミング検証方法であって、予め定義した容量が最大又は最小化する配線構造を基に作成した１つの容量ライブラリを予め準備しておき、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを抽出するに際し、前記複数の等電位ネットのうち１つの等電位ネットについて、前記準備した１つの容量ライブラリを用いて寄生素子パラメータを算出し、次いで、他の１つの等電位ネットについて、ネット長が短いか長いかを判定し、ネット長が所定長より短い等電位ネットの場合には、前記算出した寄生素子パラメータに含まれる抵抗値に任意の係数を乗じて、この等電位ネットの寄生素子パラメータを算出し、ネット長が前記所定長より長い等電位ネットの場合には、前記算出した寄生素子パラメータに含まれる容量値及び抵抗値に各々任意の係数を乗じて、この等電位ネットの寄生素子パラメータを算出し、その後、前記ネット長の長短判定及び係数の乗じる処理を、前記配線パターンに存在する残る等電位ネットについて繰り返し行うことを特徴とする。
【００２５】
請求項６記載の発明は、前記請求項５記載のタイミング検証方法において、等電位ネットについて、ネット長が短いか長いかの判定は、その等電位ネットから求めた実効容量と配線総容量との比が所定比以下のとき短い配線とし、前記所定比を越えるとき長い配線として判断することにより行うことを特徴とする。
【００２６】
請求項７記載の発明のレイアウト最適化方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項１記載のタイミング検証方法により算出し、前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消することを特徴とする。
【００２７】
請求項８記載の発明のレイアウト最適化方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項２記載のタイミング検証方法により算出し、前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消することを特徴とする。
【００２８】
請求項９記載の発明のレイアウト最適化方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項３記載のタイミング検証方法により算出し、前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消することを特徴とする。
【００２９】
請求項１０記載の発明のレイアウト最適化方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項４記載のタイミング検証方法により算出し、前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消することを特徴とする。
【００３０】
請求項１１記載の発明のレイアウト最適化方法は、論理機能を有する複数のセルが配置されると共に前記複数のセルが持つ端子同士が配線によって接続されることにより形成される半導体集積回路のレイアウトを最適化するレイアウト最適化方法であって、前記複数のセルの端子同士を等電位に接続する複数の等電位ネットを構成する配線パターンが有する抵抗、容量等の寄生素子パラメータを前記請求項５記載のタイミング検証方法により算出し、前記算出した寄生素子パラメータを用いて前記各等電位ネットにおける遅延計算とタイミング検証とを行い、そのタイミング検証の結果、タイミングエラーが生じた場合に、前記配線パターンを修正してそのタイミング違反を解消することを特徴とする。
【００３１】
以上により、請求項１及び２記載の発明では、ＬＳＩチップ内で発生する配線幅、層間膜厚、配線膜厚といった製造プロセスばらつき要因を同時に考慮しながら、ワーストケースシミュレーションやベストケースシミュレーション用の寄生素子抽出が可能となるので、高精度なタイミング検証が可能となる。
【００３２】
また、請求項３記載の発明では、ＬＳＩチップ内で発生する配線幅、層間膜厚、配線膜厚といった製造プロセスばらつき要因を同時に考慮しながら、ワーストケースシミュレーションやベストケースシミュレーション用の寄生素子抽出が可能となって、高精度なタイミング検証が可能となるだけでなく、自己の等電位ネットに隣接する他の等電位ネットとの間に容量カップリングが存在する場合であっても、配線ネットワークの整合性が取れた寄生素子抽出結果を得ることが可能である。
【００３３】
更に、請求項４記載の発明では、容量最大又は容量最小の１つの容量ライブラリを用いて、１つ等電位ネットについて寄生素子パラメータを求め、他の等電位ネットに対しては、前記求めた寄生素子パラメータに含まれる抵抗値に対して抵抗係数を乗じるだけで、ワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。従って、寄生素子の抽出処理を複数回行う必要がないので、処理時間の大幅な削減が可能である。
【００３４】
加えて、請求項５記載の発明では、容量最大又は容量最小の１つの容量ライブラリを用いて、１つ等電位ネットについて寄生素子パラメータを求め、他の短い等電位ネットに対しては、前記求めた寄生素子パラメータに含まれる抵抗値に対して抵抗係数を乗じ、長い等電位ネットに対しては、前記求めた寄生素子パラメータに含まれる容量値及び抵抗値に対して各々容量係数及び抵抗係数を乗じるだけで、配線遅延に配線抵抗が支配的な長い等電位ネットについても適切な容量値を算出しながら、ワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。従って、寄生素子の抽出処理を複数回行う必要がないので、処理時間の大幅な削減が可能である。
【発明の効果】
【００３５】
以上説明したように、請求項１〜１１記載の発明のタイミング検証方法及びレイアウト最適化方法によれば、ＬＳＩ内で生じる複雑な製造プロセスばらつきを考慮して、ワーストケースシミュレーションやベストケースシミュレーションを高速に且つ正確に行うことが可能である。
【００３６】
特に、請求項４、５、１０及び１１記載の発明のタイミング検証方法及びレイアウト最適化方法によれば、寄生素子パラメータの抽出処理を複数回行う必要がなくないので、処理時間の大幅な削減が可能である。
【発明を実施するための最良の形態】
【００３７】
以下、本発明に係るタイミング検証方法の実施形態を図面に基づいて詳細に説明する。本発明は、ワーストケースシミュレーションとベストケースシミュレーションとの何れにも適用可能であるが、以下の説明では、全て、ワーストケースシミュレーションの場合を例示して説明する。
【００３８】
（実施形態１）
以下、本発明の第１の実施形態について、図１〜図４を参照して説明する。図１において、１は配線ネットｉ（ｉは１〜全配線ネット数Ｎまでの任意の値）を選択するステップ、２は配線ネットｉ内の導体ｊ（ｊは１〜その配線ネットを構成する全導体数Ｊまでの任意の値）を選択するステップ、３は容量ライブラリｋ（ｋは１〜全容量ライブラリ数Ｋまでの任意の値）を選択して容量及び抵抗抽出を行なうステップである。これ等のステップはコンピュータにより実行される。前記容量ライブラリＫは、本発明を理解する上で重要な概念である。以下、個の容量ライブラリと、その使用方法とについて図２及び図３を用いて説明する。
【００３９】
図２は、寄生素子抽出のうち、容量抽出に関する基本的な手法について説明したものである。同図左に２つの導体があり、そのうち左側の導体の容量を算出するときを考える。左側の導体をｙ方向に見たとき、断面ａから長さＬＡまでは右下図のように１つの導体配置した状態、断面ｂより長さＬＢまで右上図のように導体が２つ並んだように見えることが判る。左側の導体の容量はおよそＣｔｏｔａｌ＝ＣＡ＋ＣＢとなるから、次に、各々部分容量ＣＡ、ＣＢを求める。部分容量ＣＡは右下図に示したように、左側の導体の部分Ａを２次元表現したとき単位長さ当たりの容量がＣｕｎｉｔＡであったとすると、長さＬＡを乗じることにより部分容量ＣＡを求めることができる。部分Ｂは右側にも導体があるために並行に並んだ状態となり、そのときの部分Ｂの単位長さ当たりの容量がＣｕｎｉｔＢであったとすると、同じく長さＬＢを乗じることにより部分容量ＣＢを求めることができる。
【００４０】
以上から判るように、導体を長さ方向に追跡していき、対象とする導体の周辺導体を含めて断面を求め、各々の断面から求める単位長さ当りの容量を長さ分だけ乗じて、求まった全ての容量和を算出することにより、対象とする導体の容量を求めることができる。よって、断面構造の定義と、そのときの各導体間の単位長さ当りの容量を予め求めておく。
【００４１】
図３は、各断面における導体の配置と、求めるべき導体間の単位長さ当たりの容量について記載したものである。同図（ａ）は、導体がただ１つの場合である。この場合、導体とグラウンドとの間の容量だけを求めることになる。但し、導体の寸法（図の場合、導体幅）が変わると容量値も変わるため、導体寸法をパラメータとして容量値を算出しておく必要がある。同図（ｂ）は、２つの導体が存在したときを示す。導体の配置が縦に並ぶ場合と横に並ぶ場合とが考えられる。各々の場合について、導体間の距離と各導体の幅とをパラメータとして全ての組合せについて容量値を求めておく必要がある。更に、同図（ｃ）は導体が３つの場合を示す。基本的に、同図（ｂ）の場合と同じく、導体間の距離と各導体の幅とをパラメータとして全ての組合せについて容量値を算出する必要があるが、組合せの数は同図（ｂ）に比べると大幅に増える。一般的に、考慮すべき導体の数を増やせば増やすほど、求める組合せは指数関数的に増加するので、制限するのが一般的である。高々注目導体から上下左右２つ位の導体までしか考慮しない。
【００４２】
本発明で言う容量ライブラリとは、図３に示したような組合せを１つのライブラリとして用意したものである。本発明が対象としている製造プロセスばらつきについて考えると、容量ライブラリは、例えば、配線幅、層間膜厚、配線膜厚がばらつくと仮定すると、２の３乗＝８個の種類の容量ライブラリが予め準備される。
【００４３】
図４（ａ）は、バッファ３２とバッファ３３とが等電位ネットである配線ネット３０で接続されている回路を例示している。本発明で対象となる半導体集積回路は、論理機能を有する複数のセルが配置されていて、これ等セルの端子同士が相互に配線で接続されて形成されるものであるが、説明の簡単のために、図４（ａ）のように２個のバッファ（セル）３２、３３間を配線ネット３０で接続する場合を説明する。同図（ａ）では、配線ネット３０の一部分は配線ネット３１と隣接している。
【００４４】
以下、本実施形態のタイミング検証方法を説明する。図１において、先ず、ステップ１でレイアウトデータ２１に対して配線ネットｉを選択する。図４（ａ）では配線ネット３０がこれに当たる。続いて、ステップ２を行なう。配線ネット３０は、図４（ａ）に示しているように、領域１と領域２と領域３との３つに分割して考える。この分割は、前述の図２の説明と同じである。領域１は配線ネット３０唯一である。ステップ２は、この３分割した各々の導体を選択することにある。次に、ステップ３で、この状況下のワーストケースシミュレーションとなる容量ライブラリを見つけ出す。ここでは、抵抗×容量が最大となるときがワーストケースシミュレーションであると仮定する。このステップ２とステップ３との操作を１配線ネット内の導体全てについて実施する。１配線ネット内の導体全てについて容量及び抵抗が算出できれば、寄生素子抽出結果２３へ格納する。図４（ｂ）はその結果を示している。
【００４５】
図５は本実施形態のタイミング検証方法を実施するタイミング検証装置の全体構成を示す。同図では、データ入出力部５０に、ｎ個（ｎ＝８個）の容量ライブラリと、タイミングライブラリとが予め格納される。データ処理部５１には、前記図１のステップＳ１、２、３を各々実行する処理部５１ａ、５１ｂ、５１ｃと、タイミングシミュレーション処理部５１ｄとが備えられる。
【００４６】
以上より、本実施形態では、製造プロセスの変動パラメータである例えば配線幅、層間膜厚及び配線膜厚の３種に応じて８個準備した容量ライブラリのうち、１配線ネット内の各導体別に、ワースト（又はベスト）ケースシミュレーションとなり得る容量ライブラリを１つを選択するので、正確にプロセス変動ばらつきを考慮したタイミング検証が可能となる。
【００４７】
（実施形態２）
続いて、本発明の第２の実施形態について、図６及び図７を参照して説明する。
【００４８】
図６において、４は複数の容量ライブラリ（本実施形態の場合ｎ個）を用いて寄生素子抽出を行なうステップ、５は配線ネットｉを選択するステップ、６は配線ネットｉの各抵抗及び容量ネットワークの中から１つの抵抗及び容量ネットワークを選択するステップである。また、図７（ａ）は図４（ａ）と同様である。
【００４９】
図６では、先ず、製造プロセスばらつきをパラメータとして容量ライブラリを複数個用意する。本例は、ｎ個あると仮定して説明する。ステップ４で全てのレイアウトデータ２１に対して各々全容量ライブラリを適用する。１レイアウトデータに対してｎ個の容量ライブラリを適用するので、結果として１配線ネット当りｎ個の寄生素子抽出結果を得ることができる。ステップ５で、配線ネットｉを選択する。前記第１の実施形態では、領域分割したが、本実施形態では行なわない。その代わりに、ステップ４で複数の容量ライブラリを適用して寄生素子抽出結果を得ているからである。
【００５０】
図７（ｂ）は、容量ライブラリ１から容量ライブラリｎに対する寄生素子抽出結果を示している。ステップ６でワーストケースシミュレーションとなる、配線ネットワークを見つけ出す。ここでも、抵抗値×容量値が最大となるときがワーストケースシミュレーションであると仮定する。同図に、容量及び抵抗ＲＣ１〜ＲＣｎについて算出方法を示した。この計算はＥｌｍｏｒｅ遅延という１次近似計算方法である。この計算方法は、例えば「ジャーナル オブ アプライド フィジックス、１９４８、ページ５５〜６３（Journal of Applied Physics，１９４８，ｐｐ．５５〜６３」に記載されている。最大値がＲＣ２であったとすると、同図（ｃ）のように、容量ライブラリ２の結果が採用される。これらステップ５とステップ６を全配線ネットについて実施する。１配線ネット毎に容量及び抵抗ネットワークが選択できたら、寄生素子抽出結果２４へ格納する。
【００５１】
図８は本実施形態のタイミング検証方法を実施するタイミング検証装置の全体構成を示す。同図では、データ処理部５２には、前記図６のステップ４、５、６を各々実行する処理部５２ａ、５２ｂ、５２ｃと、タイミングシミュレーション処理部５１ｄとが備えられる。
【００５２】
以上より、本実施形態では、１配線ネット毎に、ワーストケースシミュレーション（又はベストケースシミュレーション）となり得る寄生素子抽出結果を、複数の容量ライブラリを用いた各々の寄生素子抽出結果の中から１つ選択するので、正確に製造プロセス変動ばらつきを考慮したタイミング検証が可能である。
【００５３】
（実施形態３）
次に、本発明の第３の実施形態について、図９及び図１０を参照して説明する。
【００５４】
図９において、７は基準とした容量ライブラリによる寄生素子抽出結果に対する抵抗及び容量の比を算出するステップ、８は基準とした容量ライブラリによる寄生素子抽出結果に対して前記ステップ７で求めた比を乗じるステップである。図１０（ａ）も図４（ａ）と同様である。
【００５５】
図９において、先ず、容量ライブラリを１つ任意に決め（本例では容量ライブラリ１と仮定する）、この容量ライブラリ１を適用した寄生素子抽出結果を基準の配線ネットワーク（基準寄生素子パラメータ）（これを基準配線ネットワークと呼ぶ）とする。
【００５６】
ステップ４及びステップ５までは、実施形態２と同様である。ステップ７は、基本的にステップ６と同じ操作を行なうが、異なる点は、ワーストケースシミュレーションとなる配線ネットワークを見つけ出した後、基準配線ネットワークに対してその容量値及び抵抗値を割り当てるために、基準配線ネットワークに対する容量比と抵抗比を求めることである。図１０（ｃ）に記載しているように、容量ライブラリ１で求めた寄生素子抽出結果に、容量ライブラリ２で求めた寄生素子抽出結果と容量ライブラリ１で求めた寄生素子抽出結果との比を乗じている。この操作により、基準配線ネットワークのトポロジーは保持しながら、容量値及び抵抗値のみ容量ライブラリ２で求めた結果を用いることが可能となる。
【００５７】
以上の操作が必要な場合としては、カップリング容量を含む配線抵抗及び容量ネットワークを抽出する場合がある。一般に、容量ライブラリが異なると、配線抵抗及び容量ネットワークは異なる。カップリング容量を表現することは、他配線ネットの抵抗及び容量ネットワークノード名を参照することになるが、異なる容量ライブラリ間ではそのノード名が存在するかどうか不明である。従って、配線トポロジーを保持するために、本実施形態が必要となる。
【００５８】
これらステップ７及びステップ８を全配線ネットについて実施する。１配線ネット毎に容量及び抵抗ネットワークが選択できたら、寄生素子抽出結果２５へ格納する。
【００５９】
図１１は本実施形態のタイミング検証方法を実施するタイミング検証装置の全体構成を示す。同図では、データ処理部５３には、前記図９のステップ４、５、７及び８を各々実行する処理部５３ａ、５３ｂ、５３ｃ、５３ｄと、タイミングシミュレーション処理部５３ｅとが備えられる。
【００６０】
以上より、１配線ネット毎に、ワーストケースシミュレーション（又はベストケースシミュレーション）となり得る寄生素子抽出結果を、複数の容量ライブラリによる各々の寄生素子抽出結果の中から１つを選択するだけでなく、配線ネットワークのトポロジーも保持できるので、正確に製造プロセス変動ばらつきを考慮したタイミング検証が可能となる。
【００６１】
（実施形態４）
以下、本発明の第４の実施形態について、図１２及び図１３を参照して説明する。
【００６２】
図１２において、９は容量最大となり得る容量ライブラリによる寄生素子抽出を行なうステップ、１０は配線ネットｉを選択するステップ、１１はステップ９で求めた配線ネットワークの抵抗値に抵抗係数を乗じるステップである。図１３（ａ）も図４（ａ）と同様である。
【００６３】
図１２において、先ず、容量最大となり得る容量ライブラリを１つ任意に決め（本例では容量ライブラリ１）、それを適用した１つの配線ネットでの寄生素子抽出結果を基準配線ネットワークとする。前記容量最大となる容量ライブラリとは、層間膜厚が狭く、配線膜厚が広く、且つ配線幅が広い場合の容量ライブラリである。この容量ライブラリを選択することにより、容量値を最大化することが可能となる。その結果が、図１３（ｂ）であったとする。
【００６４】
次に、ステップ１０及び１１を繰り返して、残る全配線ネットｉについて抵抗係数を乗じる。抵抗係数とは任意の値である。例えば、プロセスばらつきを考慮して抵抗×容量が最大となる、容量を１にしたときの抵抗係数を求めることは可能である。ステップ１１の結果は、図１３（ｃ）に示している。抵抗係数はｋＲで表現している。
【００６５】
これらステップ１０及びステップ１１を全配線ネットについて実施して、１配線ネット毎に容量及び抵抗ネットワークが選択できれば、寄生素子抽出結果２７へ格納する。
【００６６】
図１４は、本実施形態のタイミング検証方法を実施するタイミング検証装置の全体構成を示す。同図では、データ入出力部５０’に、容量最大となる１つの容量ライブラリと、タイミングライブラリとが予め格納される。データ処理部５４には、前記図１２のステップ９、１０、１１を各々実行する処理部５４ａ、５４ｂ、５４ｃと、タイミングシミュレーション処理部５４ｄとが備えられる。尚、データ入出力部５０’において、複数の容量ライブラリを予め準備しておき、そのうち１つを容量最大となる１つの容量ライブラリとして選択しても良い。
【００６７】
以上より、製造プロセスのばらつきを想定して複数準備された容量ライブラリから各々の寄生素子抽出結果を得ることなく、元の配線ネットワークの結果に含まれる抵抗に対して抵抗係数を乗じるだけで、ワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。よって、寄生素子の抽出処理を複数回行う必要がないので、処理時間の大幅な削減が可能である。
【００６８】
（実施形態５）
以下、本発明の第５の実施形態について、図１５及び図１６を参照して説明する。
【００６９】
図１５において、１２はステップ９で求めた配線ネットワークの配線ネットｉの抵抗値に抵抗係数を乗じるステップ、１３は、同じく容量と抵抗に対して各々容量係数と抵抗係数を乗じるステップである。また、図１６（ａ）も図４（ａ）と同様である。ステップ１０までは、実施形態４と同様である。その結果が、図１６（ｂ）であったとする。
【００７０】
次に、選択した配線ネットｉが所定長よりも長い配線なのか短い配線なのか選別する。短い配線は配線容量が配線遅延に対して支配的と考えられるので、所定の抵抗係数ｋＲＳを乗じることにする。一方、長い配線は配線抵抗が配線遅延に対して支配的と考えられるので、抵抗係数ｋＲＳとは異なる抵抗係数ｋＲＬを算出すると共に、容量係数ｋＣＬを算出しておく。容量係数を求める理由は、配線抵抗が大きくなる場合は配線の断面形状が小さいときである、即ち配線容量が小さくなる状態となる。従って、容量最大となり得る容量ライブラリで求めた容量値では実際の物理状態とは異なるため、補正するために容量係数を乗じることが必要である。厳密には、容量係数は配線ネット毎に異なることが予想できるが、本実施形態では一律とする。本発明は、配線ネット毎に算出して適用可能であるが、処理時間が大きくなることに注意する。
【００７１】
前記配線長の長さを判定する方法として配線総容量と実効容量とを比較することにより行なう。配線総容量とは、配線ネットワークを構成する抵抗及び容量と次段のトランジスタの入力ピン容量のうち、容量値のみ合算したものである。実効容量は、抵抗及び容量のネットワークで算出した遅延時間と等しくなるように容量のみで表現したものである。配線遅延に対して配線抵抗があまり影響しない場合は、配線総容量と実効容量はほぼ等しくなる。配線抵抗が影響するに従って、配線総容量と実効容量の間に差が生じる。ここでは、配線総容量と実効容量との比が所定比を越える場合、例えば両者に１割を越える差が生じた場合に、長配線ネットであると判断することにする。前記所定比は任意に設定可能である。
【００７２】
ステップ１２及びステップ１３を全配線ネットについて実施する。１配線ネット毎に容量及び抵抗ネットワークが選択できたら、寄生素子抽出結果２８へ格納する。
【００７３】
図１７は、本実施形態のタイミング検証方法を実施するタイミング検証装置の全体構成を示す。同図では、データ入出力部５０’に、容量最大となる１つの容量ライブラリと、タイミングライブラリとが予め格納される。データ処理部５５には、前記図１５のステップ９、１０、１２、１３を各々実行する処理部５５ａ、５５ｂ、５５ｃ、５５ｄと、タイミングシミュレーション処理部５５ｅとが備えられる。
【００７４】
以上より、製造プロセスのばらつきを想定して複数準備した容量ライブラリから寄生素子抽出結果を各々得ることなく、元の配線ネットワークの結果の抵抗に対して抵抗係数を、容量値に対して容量係数を各々乗じるだけで、ワーストケースシミュレーションやベストケースシミュレーションのタイミング検証を正確に行うことができる。よって、寄生素子の抽出処理を複数回行う必要がないので、処理時間の大幅な削減が可能である。
【００７５】
尚、以上の説明において、配線ネットの種類を分類する方法は、抵抗成分が主要因で遅延が決定される抵抗ドミナントの配線と、容量成分が主要因で遅延が決定される容量ドミナントの配線とを分類することによって行う。この技術は既存技術であって、例えば、「Ｃ．チェン、Ｊ．リリス、Ｓ．リン、Ｎ．チャン共著（小野寺秀俊監訳）、「ＬＳＩ配線の解析と合成−ディープサブミクロン世代のＬＳＩ設計技術−」、培風館、２００３（第４６ページ、第３．６章）実効容量について」に記載されている。
【００７６】
前記実施形態４及び５では、予め準備する容量ライブラリを容量が最大となり得る容量ライブラリとしたが、逆に、容量が最小となり得る容量ライブラリを準備しても良い。更に、抵抗値が最大又は最小となる１つの容量ライブラリを予め準備しても良い。
【００７７】
（実施形態６）
次に、本発明の第６の実施形態を説明する。
【００７８】
図１８は、ＬＳＩのレイアウト設計工程における配線最適化処理に際し、本発明の実施形態１〜５の何れか１つを備えて処理を行なうステップを示したものである。ここで、ＬＳＩのレイアウト設計工程における配線最適化処理とは、初期配線処理、寄生素子抽出処理、タイミング計算処理、再配線処理の４ステップからなり、そのうち、寄生素子抽出処理に本発明を適用したものである。
【００７９】
図１８では、初期配線ステップとタイミング計算ステップとの間に、各配線ネットに対して寄生素子抽出処理を行うステップ４０が位置しており、このステップ４０に前記第１〜第５の実施形態の何れか１つの寄生素子抽出処理が採用される。タイミング計算ステップでは、前記寄生素子抽出ステップ４０で得られた各配線ネットの寄生素子パラメータを用いてタイミング検証し、そのタイミング検証の結果、タイミングエラーが生じている場合には、再配線ステップにてその配線ネットを修正することにより、そのタイミング違反が解消される。
【産業上の利用可能性】
【００８０】
以上説明したように、本発明は、複数の容量ライブラリを準備し、これらの容量ライブラリの中から１つを対象レイアウトに応じて適切に選択することにより、製造プロセスばらつきを考慮したワースト又はベストケースシミュレーションのための寄生素子抽出結果を高精度に得ることができるタイミング検証方法及びレイアウト最適化方法を提供できるので、半導体の製造プロセスばらつきを考慮した効率的な半導体集積回路設計に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態のタイミング検証方法を説明したフローチャート図である。
【図２】寄生素子抽出計算のうち容量計算の方法を説明する図である。
【図３】容量ライブラリを説明する図であって、同図（ａ）は導体が１個の場合を示す図、同図（ｂ）は導体が２個の場合を示す図、同図（ｃ）は導体が３個の場合を示す図ある。
【図４】（ａ）は本発明の第１の実施形態のタイミング検証方法において寄生素子抽出計算の対象とした配線ネットの一例を示す図、同図（ｂ）は得られた寄生素子抽出結果を示す図である。
【図５】同タイミング検証方法を実行するタイミング検証装置の構成を示す図である。
【図６】本発明の第２の実施形態のタイミング検証方法を説明したフローチャート図である。
【図７】（ａ）は同実施形態のタイミング検証方法において寄生素子抽出計算の対象とした配線ネットの一例を示す図、同図（ｂ）はｎ個の容量ライブラリを用いて得られたｎ個の寄生素子抽出結果を示す図、同図（ｃ）は最終的に得られた寄生素子抽出結果を示す図である。
【図８】同タイミング検証方法を実行するタイミング検証装置の構成を示す図である。
【図９】本発明の第３の実施形態のタイミング検証方法を説明したフローチャート図である。
【図１０】（ａ）は同実施形態のタイミング検証方法において寄生素子抽出計算の対象とした配線ネットの一例を示す図、同図（ｂ）はｎ個の容量ライブラリを用いて得られたｎ個の寄生素子抽出結果を示す図、同図（ｃ）は最終的に得られた寄生素子抽出結果を示す図である。
【図１１】同タイミング検証方法を実行するタイミング検証装置の構成を示す図である。
【図１２】本発明の第４の実施形態のタイミング検証方法を説明したフローチャート図である。
【図１３】（ａ）は同実施形態のタイミング検証方法において寄生素子抽出計算の対象とした配線ネットの一例を示す図、同図（ｂ）は容量最大の容量ライブラリを用いて得られた寄生素子抽出結果としての基準配線ネットワークを示す図、同図（ｃ）は前記基準配線ネットワークを用いて得られた他の配線ネットの寄生素子抽出結果を示す図である。
【図１４】同タイミング検証方法を実行するタイミング検証装置の構成を示す図である。
【図１５】本発明の第５の実施形態のタイミング検証方法を説明したフローチャート図である。
【図１６】（ａ）は同実施形態のタイミング検証方法において寄生素子抽出計算の対象とした配線ネットの一例を示す図、同図（ｂ）は容量最大の容量ライブラリを用いて得られた寄生素子抽出結果としての基準配線ネットワークを示す図、同図（ｃ）は前記基準配線ネットワークを用いて得られた配線長が短い配線ネットの寄生素子抽出結果を示す図、同図（ｄ）は前記基準配線ネットワークを用いて得られた配線長が長い配線ネットの寄生素子抽出結果を示す図である。
【図１７】同タイミング検証方法を実行するタイミング検証装置の構成を示す図である。
【図１８】本発明の第６の実施形態のレイアウト最適化方法を説明したフローチャート図である。
【符号の説明】
【００８２】
３            容量ライブラリを選択して容量及び抵抗抽出するステップ
４            容量ライブラリ１〜ｎを用いて容量抵抗抽出するステップ
７            基準配線ネットワークを基準にした
対象配線ネットワークの抵抗比及び容量比を決定するステップ
８            抵抗比及び容量比を用いた対象配線ネットワークを得るステップ
１１          基準配線ネットワークの抵抗値に抵抗係数を掛けるステップ
１２          短い配線ネットの抵抗値に抵抗係数を掛けるステップ
１３          長い配線ネットの抵抗値及び容量値に
各々抵抗係数及び容量係数を掛けるステップ
３０、３１    配線ネット（等電位ネット）
３２、３３    バッファ（セル）
５０、５０’  データ入出力部
５１〜５５    データ処理部
【図１】
2007172258.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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