(57)【要約】【課題】メタルゲート電極をメタルの凝集なく仕事関数変調により形成する。【解決手段】本発明の例に関わる半導体装置の製造方法は、半導体基板１００上にゲート絶縁層１０２を形成する工程と、ゲート絶縁層１０２上に第１メタル層１０３を形成する工程と、第１メタル層１０３上に第２メタル層１０４を形成する工程と、第２メタル層１０４上に第２メタル層１０４よりも高い融点を持つ材料からなるキャップ層１０５を形成する工程と、熱処理により第２メタル層１０４内の元素をゲート絶縁層１０２と第１メタル層１０３との界面に析出させて析出層１０７を形成する工程とを備える。【選択図】      図６
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第１メタル層を形成する工程と、前記第１メタル層上に仕事関数変調に使用する元素を含む第２メタル層を形成する工程と、前記第２メタル層上に前記第２メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記第１メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第１メタル層を形成する工程と、前記第１メタル層上に仕事関数変調に使用する元素を含む第２メタル層を形成する工程と、前記第２メタル層上に前記第２メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記第１メタル層と前記第２メタル層の合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記メタル層と前記化合物層の合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記メタル層と反応させて合金層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極、特に、ＣＭＯＳ回路に使用されるデュアルメタルゲート電極の製造方法に関する。
【背景技術】
【０００２】
従来、微細化によるＭＯＳＦＥＴの高性能化を実現するために、メタルゲート電極が提案されている。メタルゲート電極を採用すると、ポリシリコンゲート電極で問題となるゲート電極の空乏化が生じないため、空乏化によるゲート絶縁膜の実効膜厚の増加を防止でき、微細化には有利となる。
【０００３】
ここで、メタルゲート電極を持つＭＯＳＦＥＴの閾値電圧は、チャネル領域の不純物濃度とメタルゲート電極の仕事関数とで決定される。仕事関数に関しては、ｐチャネルＭＯＳＦＥＴでは、４．８ｅＶ以上に設定され、ｎチャネルＭＯＳＦＥＴでは、４．３ｅＶ以下に設定される。
【０００４】
ところで、現在の半導体集積回路は、ＣＭＯＳ回路により構成されるのが一般的である。従って、ウェハプロセスにおいて、ＣＭＯＳ回路のゲート電極、いわゆるデュアルメタルゲート電極を形成するには、２種類のメタルの成膜技術を確立すると共に、製造工程の複雑化を回避するための技術が必要になる。
【０００５】
しかし、２種類のメタルの成膜技術を確立することは、コスト的に非常にリスクが大きいため、Ｗ−Ｉｎ合金プロセスによる仕事関数変調デュアルメタルゲート電極の製造方法が提案されている（例えば、特許文献１を参照）。
【０００６】
この方法の問題点は、Ｉｎが低融点材料(融点１２０℃)であるが故に、加熱処理によりＷとＩｎとを合金化させるときにＩｎが凝集し、合金化がうまく進まないという点にある。
【特許文献１】特開２０００−３１５７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の例では、仕事関数変調によるメタルゲート電極の製造方法においてメタルの凝集を防止する技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第１メタル層を形成する工程と、前記第１メタル層上に仕事関数変調に使用する元素を含む第２メタル層を形成する工程と、前記第２メタル層上に前記第２メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記第１メタル層との界面に析出させる工程とを備える。
【０００９】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に第１メタル層を形成する工程と、前記第１メタル層上に仕事関数変調に使用する元素を含む第２メタル層を形成する工程と、前記第２メタル層上に前記第２メタル層よりも高い融点を持つ材料からなるキャップ層を形成する工程と、熱処理により前記第１メタル層と前記第２メタル層の合金層を形成する工程とを備える。
【００１０】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを備える。
【００１１】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に仕事関数変調に使用する元素を含む化合物層を形成する工程と、熱処理により前記メタル層と前記化合物層の合金層を形成する工程とを備える。
【００１２】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記ゲート絶縁層と前記メタル層との界面に析出させる工程とを備える。
【００１３】
本発明の例に関わる半導体装置の製造方法は、半導体基板上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にメタル層を形成する工程と、前記メタル層上に半導体層を形成する工程と、前記半導体層内に仕事関数変調に使用する元素を注入する工程と、熱処理により前記元素を前記メタル層と反応させて合金層を形成する工程とを備える。
【発明の効果】
【００１４】
本発明の例によれば、仕事関数変調によるメタルゲート電極の製造方法においてメタルの凝集を防止できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１６】
１．  基本構成  
(1)   参考例  
ＣＭＯＳ回路において、仕事関数変調は、例えば、ｎチャネルＭＯＳＦＥＴのゲート電極に対して行われる。即ち、ｐチャネルＭＯＳＦＥＴのゲート電極として使用されるメタルを形成した後、その一部の仕事関数を合金化により変調し、ｎチャネルＭＯＳＦＥＴのゲート電極として使用する。
【００１７】
具体的には、まず、図１に示すように、半導体基板１００内にＳＴＩ(shallow trench isolation)構造の素子分離層１０１を形成し、素子分離層１０１により分離された素子領域上にゲート絶縁層１０２を形成する。そして、例えば、ＣＶＤ法により、ゲート絶縁層１０２上に、仕事関数４．９ｅＶのタングステン(W)からなる導電層１０３を厚さ約５０ｎｍで形成する。
【００１８】
ここで、図面上、ＮＭＯＳエリアとは、ＮチャネルＭＯＳトランジスタを形成するエリアを示し、ＰＭＯＳエリアとは、ＰチャネルＭＯＳトランジスタを形成するエリアを示している。
【００１９】
次に、図２に示すように、例えば、スパッタ法により、導電層１０３上に、仕事関数３．９ｅＶのインジウム(In)からなる導電層１０４を厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ(photo engraving process)及びＲＩＥ(reactive ion etching)により、ＰＭＯＳエリア内の導電層１０４を選択的に除去する。
【００２０】
次に、図３に示すように、例えば、窒素雰囲気中で、約４００℃、約１時間の熱処理を行い、導電層１０３，１０４を反応させる。即ち、ＮＭＯＳエリア内のタングステンとインジウムとを合金化し、ｎチャネルＭＯＳトランジスタのゲート電極として使用できるＷ−Ｉｎ合金を形成する。
【００２１】
この方法の問題点は、図３に示すように、熱処理による合金化時に、インジウムの融点が低いために、インジウムは、タングステンと反応するよりも前に凝集し、複数の粒１０４ａとなってしまう点にある。
【００２２】
(2)   第１基本構成  
第１基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い材料で挟み込み、低融点材料の凝集を防止する方法に関する。
【００２３】
具体的には、まず、図４に示すように、半導体基板１００内にＳＴＩ構造の素子分離層１０１を形成し、素子分離層１０１により分離された素子領域上にゲート絶縁層１０２を形成する。そして、例えば、ＣＶＤ法により、ゲート絶縁層１０２上に、仕事関数４．９ｅＶのタングステン(W)からなる導電層１０３を厚さ約５０ｎｍで形成する。
【００２４】
この後、例えば、スパッタ法により、導電層１０３上に、仕事関数３．９ｅＶのインジウム(In)からなる導電層１０４を厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内の導電層１０４を選択的に除去する。
【００２５】
また、例えば、ＣＶＤ法により、導電層１０３，１０４上に、タングステン(W)からなるキャップ層１０５を厚さ約１００ｎｍで形成する。この時点で、ＮＭＯＳエリアは、導電層１０４が導電層１０３とキャップ層１０５との間に挟み込まれたタングステン／インジウム／タングステンの積層構造となる。
【００２６】
次に、図５に示すように、例えば、窒素雰囲気中で、約４００℃、約１時間の熱処理を行い、導電層１０３，１０４を反応させる。即ち、ＮＭＯＳエリア内のタングステンとインジウムとを合金化し、ｎチャネルＭＯＳトランジスタのゲート電極として使用できるＷ−Ｉｎ合金層１０６を形成する。
【００２７】
この時、インジウムは、キャップ層１０５としてのタングステンにより覆われているため、凝集することなく、タングステンと反応する。
【００２８】
尚、仕事関数変調は、上述のような合金化によるものの他、ゲート絶縁層１０２と導電層１０３との界面に、低い仕事関数の材料を析出させることによっても行うことができる。ここでは、図４の導電層１０４としてのインジウムを析出させればよい。
【００２９】
この場合には、図６に示すように、窒素雰囲気中における熱処理により、ＮＭＯＳエリア内の導電層１０４を構成するインジウムを、導電層１０３を構成するタングステンの粒界を経由して、ゲート絶縁層１０２と導電層１０３との界面に析出させ、析出層１０７を形成する。
【００３０】
この時も、インジウムは、キャップ層１０５としてのタングステンにより覆われているため、凝集することなく、ゲート絶縁層１０２と導電層１０３との界面に析出する。
【００３１】
(3)   第２基本構成  
第２基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い材料により覆い、低融点材料の凝集を防止する方法に関する。
【００３２】
具体的には、まず、図７に示すように、半導体基板１００内にＳＴＩ構造の素子分離層１０１を形成し、素子分離層１０１により分離された素子領域上にゲート絶縁層１０２を形成する。
【００３３】
そして、例えば、スパッタ法により、ゲート絶縁層１０２上に、仕事関数３．９ｅＶのインジウム(In)からなる導電層１０４を厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内の導電層１０４を選択的に除去する。
【００３４】
この後、例えば、ＣＶＤ法により、ゲート絶縁層１０２上及び導電層１０４上に、仕事関数４．９ｅＶのタングステン(W)からなるキャップ層１０５を厚さ約１００ｎｍで形成する。この時点で、ＮＭＯＳエリアは、導電層１０４がキャップ層１０５により覆われたインジウム／タングステンの積層構造となる。
【００３５】
次に、図８に示すように、例えば、窒素雰囲気中で、約４００℃、約１時間の熱処理を行い、導電層１０４とキャップ層１０５とを反応させる。即ち、ＮＭＯＳエリア内のタングステンとインジウムとを合金化し、ｎチャネルＭＯＳトランジスタのゲート電極として使用できるＷ−Ｉｎ合金層１０６を形成する。
【００３６】
この時、インジウムは、キャップ層１０５としてのタングステンにより覆われているため、凝集することなく、タングステンと反応する。
【００３７】
第２基本構成では、インジウムがゲート絶縁層１０２に直接接触しているため、熱処理時には、インジウムがゲート絶縁膜１０２から剥離しないように、その条件が設定される。
【００３８】
(4)   第３基本構成  
第３基本構成は、凝集の可能性がある低融点材料をそれよりも融点が高い化合物とし、メタルの凝集を防止する方法に関する。
【００３９】
具体的には、まず、図９に示すように、半導体基板１００内にＳＴＩ構造の素子分離層１０１を形成し、素子分離層１０１により分離された素子領域上にゲート絶縁層１０２を形成する。そして、ゲート絶縁層１０２上に、仕事関数４．９ｅＶのタングステン(W)からなる導電層１０３を厚さ約５０ｎｍで形成する。
【００４０】
この後、導電層１０３上に、仕事関数３．９ｅＶのインジウム(In)を含む化合物、例えば、化合物半導体(InP, InSbなど)からなる導電層１０８を厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内の導電層１０８を選択的に除去する。
【００４１】
次に、図１０に示すように、例えば、窒素雰囲気中で、約４００℃、約１時間の熱処理を行い、導電層１０３，１０８を反応させる。
【００４２】
この時、例えば、化合物としてInPを用いる場合、InPの融点は、約１０８０℃であり、Inの融点(１２０℃)よりも十分に高いため、凝集を発生させることなく、ｎチャネルＭＯＳトランジスタのゲート電極として使用できるＷ−Ｉｎ−Ｐ合金層１０９が形成される。
【００４３】
また、例えば、化合物としてInSbを用いる場合、InSbの融点は、約５８０℃であり、Inの融点よりも十分に高いため、凝集を発生させることなく、ｎチャネルＭＯＳトランジスタのゲート電極として使用できるＷ−Ｉｎ−Ｓｂ合金層１０９が形成される。
【００４４】
尚、第１基本構成で説明したように、仕事関数変調は、合金化によるものの他、ゲート絶縁層１０２と導電層１０３との界面に、低い仕事関数の材料を析出させることによっても行うことができる。ここでは、図９の導電層１０８内のインジウムを析出させればよい。
【００４５】
この場合には、図１１に示すように、窒素雰囲気中における熱処理により、導電層１０８内のインジウムを、導電層１０３を構成するタングステンの粒界を経由して、ゲート絶縁層１０２と導電層１０３との界面に析出させ、析出層１０７を形成する。
【００４６】
この時も、導電層１０８は、高い融点を有する化合物により構成されているため、凝集することなく、ゲート絶縁層１０２と導電層１０３との界面に析出する。第３基本構成は、第１基本構成と組み合わせることもできる。即ち、化合物上に、キャップ層としての導電層を形成してもよい。
【００４７】
２．  仕事関数変調の実験結果  
仕事関数変調の実験結果について説明する。
【００４８】
図１２は、ＭＯＳキャパシタのゲート容量Ｃｇとゲート電圧Ｖｇとの関係を示している。
【００４９】
曲線５０１は、ゲート電極がタングステン(W)からなるＭＯＳキャパシタ（試料１）のＣｇ−Ｖｇ特性であり、曲線５０２は、ゲート電極がタングステン(W)／インジウム(In)／タングステン(W)からなるＭＯＳキャパシタ（試料２）のＣｇ−Ｖｇ特性である。
【００５０】
尚、試料１，２共に、ゲート電極を形成する際に、窒素雰囲気中で、約４００℃、１時間の熱処理を行っている。
【００５１】
試料１のフラットバンド時の電圧Ｖｆｂは、−０．０２Ｖであり、これからゲート電極の仕事関数は、４．９ｅＶと算出される。また、試料２のフラットバンド時の電圧Ｖｆｂは、−０．９２Ｖであり、これからゲート電極の仕事関数は、４．０ｅＶと算出される。
【００５２】
このように、試料２の仕事関数が小さくなる主たる理由は、熱処理によりインジウムがゲート絶縁層とタングステン層との間に析出することに起因する。
【００５３】
３．  材料例  
本発明の例に関わる仕事関数変調によるメタルゲート電極の製造方法に適用される材料例について説明する。
【００５４】
ｐチャネルＭＯＳトランジスタのゲート電極については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも１つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択する。
【００５５】
仕事関数変調に使用する材料については、In, Ga, Tl, Sb, Bi などのメタル、又は、これらメタルの少なくとも１つを含む合金などから選択する。また、仕事関数変調に使用する材料は、InP, InSb, GaInSb, GaSbなどのIn ,Ga 又はそれらの両方を含むIII-V族化合物半導体であってもよい。
【００５６】
メタルの凝集防止に使用するキャップ層については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも１つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択する。
【００５７】
また、キャップ層は、仕事関数変調に使用する材料との反応に寄与しないバリア機能を持つ材料、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化チタンシリコン(TiSiN)、炭化チタン、炭化タングステンなどから構成することもできる。
【００５８】
ｐチャネルＭＯＳトランジスタのゲート電極としての材料とキャップ層としての材料は、同一であってもよいし、また、互いに異なっていてもよい。
【００５９】
４．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００６０】
(1)   第１実施の形態  
第１実施の形態は、第１基本構成に基づくデュアルメタルゲート電極の製造方法に関し、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行う例である。
【００６１】
A.  デバイス構造  
図１３は、第１実施の形態に関わる製造方法により形成されるＣＭＯＳ回路の平面図である。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図、図１５は、図１３のＸＶ−ＸＶ線に沿う断面図である。
【００６２】
半導体基板２００内には、ＳＴＩ構造の素子分離層２０１が配置される。これにより、ｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳエリアとｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳエリアとが形成される。
【００６３】
ｐチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層２０８ｂと、ソース・ドレイン拡散層２０８ｂ間のチャネル上のゲート絶縁層２０２と、ゲート絶縁層２０２上のゲート電極とから構成される。
【００６４】
ゲート電極は、ゲート絶縁層２０２上のルテニウム(Ru)層２０３と、ルテニウム層２０３上のルテニウム層２０５とから構成される。ここで、ルテニウム層２０３，２０５は、プロセス上、二つに分けたものであり、構造としては、両者は一体化している。
【００６５】
ルテニウム層２０５上には、マスク材としての窒化シリコン層２０７が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層２０９及び酸化シリコン層２１０が配置される。
【００６６】
ソース・ドレイン拡散層２０８ｂの表面領域には、ニッケルシリサイド層２１１が配置される。
【００６７】
窒化チタン層２１４ａ，２１４ｃ及びアルミ層２１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン２１３ａ及びコンタクトプラグとしてのタングステン２１３ｂを経由して、ニッケルシリサイド層２１１及びゲート電極としてのルテニウム層２０５に接続される。
【００６８】
ｎチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層２０８ｂと、ソース・ドレイン拡散層２０８ｂ間のチャネル上のゲート絶縁層２０２と、ゲート絶縁層２０２上のゲート電極とから構成される。
【００６９】
ゲート電極は、ゲート絶縁層２０２上のインジウム(In)析出層２０４ｂと、インジウム析出層２０４ｂ上のルテニウム層２０３と、ルテニウム層２０３上のInSb層２０４ａと、InSb層２０４ａ上のルテニウム層２０５とから構成される。ここで、ルテニウム層２０３，２０５は、ｐチャネルＭＯＳトランジスタのゲート電極を構成するルテニウム層２０３，２０５と同じである。
【００７０】
ルテニウム層２０５上には、マスク材としての窒化シリコン層２０７が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層２０９及び酸化シリコン層２１０が配置される。
【００７１】
ソース・ドレイン拡散層２０８ｂの表面領域には、ニッケルシリサイド層２１１が配置される。
【００７２】
窒化チタン層２１４ａ，２１４ｃ及びアルミ層２１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン２１３ａ及びコンタクトプラグとしてのタングステン２１３ｂを経由して、ニッケルシリサイド層２１１及びゲート電極としてのルテニウム層２０５に接続される。
【００７３】
ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、共に、層間絶縁層としての酸化シリコン層２１２，２１５により覆われる。
【００７４】
B.  製造方法  
第１実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【００７５】
まず、図１６に示すように、半導体基板２００内にＳＴＩ構造の素子分離層２０１を形成し、素子分離層２０１により分離された素子領域上に、熱酸化法によりゲート絶縁層２０２を形成する。そして、例えば、有機ソースを用いたＣＶＤ法により、ゲート絶縁層２０２上に、ルテニウム層２０３を厚さ約６０ｎｍで形成する。
【００７６】
この後、例えば、スパッタ法により、ルテニウム層２０３上に、InSb層２０４ａを厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内のInSb層２０４ａを選択的に除去する。
【００７７】
また、例えば、有機ソースを用いたＣＶＤ法により、ルテニウム層２０３上及びInSb層２０４ａ上に、ルテニウム層２０５を厚さ約２０ｎｍで形成する。この時点で、ＮＭＯＳエリアは、InSb層２０４ａがルテニウム層２０３，２０５の間に挟み込まれた Ru/InSb/Ru の積層構造となる。
【００７８】
次に、図１７に示すように、例えば、窒素雰囲気中で、約５００℃、約３０秒の熱処理を行う。その結果、InSb層２０４ａ内のInは、ルテニウム層２０３の結晶粒界を経由して拡散し、ゲート絶縁層２０２とルテニウム層２０３との界面に析出し、インジウム析出層２０４ｂとなる。
【００７９】
次に、図１８に示すように、例えば、ＣＶＤ法により、ルテニウム層２０５上に窒化シリコン層２０７を形成する。また、ＰＥＰ及びＲＩＥにより、窒化シリコン層２０７をパターニングし、さらに、この窒化シリコン層２０７をマスクにして、ＲＩＥにより、ルテニウム層２０３，２０５、InSb層２０４ａ、インジウム析出層２０４ｂ及びゲート絶縁層２０２をエッチングする。
【００８０】
結果として、ＰＭＯＳエリア内には、RuからなるｐチャネルＭＯＳトランジスタのメタルゲート電極が形成され、ＮＭＯＳエリア内には、In/Ru/InSb/Ruの積層からなるｎチャネルＭＯＳトランジスタのメタルゲート電極が形成される。
【００８１】
この後、メタルゲート電極をマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層２０８ａを形成する。
【００８２】
次に、図１９に示すように、例えば、ＣＶＤ法により、窒化シリコン層２０９及び酸化シリコン層２１０を形成する。また、ＲＩＥにより、窒化シリコン層２０９及び酸化シリコン層２１０をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【００８３】
この後、メタルゲート電極とサイドウォールとをマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層２０８ｂを形成する。
【００８４】
また、例えば、スパッタ法により、ソース・ドレイン拡散層２０８ｂ上に、ニッケル(Ni)層を厚さ約１０ｎｍで形成する。そして、約３５０℃、約３０秒の熱処理を行うことで、ソース・ドレイン拡散層２０８ｂ内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【００８５】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約５００℃、約３０秒の熱処理を再び行うことで、ニッケルシリサイド層２１１を形成する。
【００８６】
次に、図２０に示すように、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを覆う酸化シリコン層２１２を形成する。また、例えば、ＣＭＰ(chemical mechanical polishing)法により、酸化シリコン層２１２の表面を平坦化する。
【００８７】
そして、酸化シリコン層２１２にソース・ドレイン拡散層２０８ｂに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン／窒化チタン２１３ａ及びコンタクトプラグとしてのタングステン２１３ｂを形成する。
【００８８】
また、酸化シリコン層２１２上に、窒化チタン層２１４ａ，２１４ｃ及びアルミ層２１４ｂからなる電極を形成し、酸化シリコン層２１２上に、これら電極を覆う酸化シリコン層２１５を形成する。
【００８９】
このような製造方法により形成されたｐチャネルＭＯＳトランジスタのゲート電極は、仕事関数が５．０ｅＶのRuから構成される。
【００９０】
また、ｎチャネルＭＯＳトランジスタのゲート電極は、In/Ru/InSb/Ru の積層構造から構成される。ここで、ｎチャネルＭＯＳトランジスタの閾値は、ゲート絶縁層２０２の直上に析出されるInの仕事関数に依存し、その値は、３．９ｅＶとなり、仕事関数変調が適切に行われる。
【００９１】
尚、ゲート絶縁層２０２としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層２０２として使用する。
【００９２】
C.  まとめ  
第１実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【００９３】
(2)   第２実施の形態  
第２実施の形態は、第１基本構成に基づくデュアルメタルゲート電極の製造方法に関し、合金化により仕事関数変調を行う例である。
【００９４】
A.  デバイス構造  
図２１は、第２実施の形態に関わる製造方法により形成されるＣＭＯＳ回路の平面図である。図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図、図２３は、図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
【００９５】
半導体基板２００内には、ＳＴＩ構造の素子分離層２０１が配置される。これにより、ｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳエリアとｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳエリアとが形成される。
【００９６】
ｐチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層２０８ｂと、ソース・ドレイン拡散層２０８ｂ間のチャネル上のゲート絶縁層２０２と、ゲート絶縁層２０２上のゲート電極とから構成される。
【００９７】
ゲート電極は、ゲート絶縁層２０２上のルテニウム(Ru)層２０３と、ルテニウム層２０３上のルテニウム層２０５とから構成される。ここで、ルテニウム層２０３，２０５は、第１実施の形態と同様に、構造としては、両者は一体化している。
【００９８】
ルテニウム層２０５上には、マスク材としての窒化シリコン層２０７が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層２０９及び酸化シリコン層２１０が配置される。
【００９９】
ソース・ドレイン拡散層２０８ｂの表面領域には、ニッケルシリサイド層２１１が配置される。
【０１００】
窒化チタン層２１４ａ，２１４ｃ及びアルミ層２１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン２１３ａ及びコンタクトプラグとしてのタングステン２１３ｂを経由して、ニッケルシリサイド層２１１及びゲート電極としてのルテニウム層２０５に接続される。
【０１０１】
ｎチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層２０８ｂと、ソース・ドレイン拡散層２０８ｂ間のチャネル上のゲート絶縁層２０２と、ゲート絶縁層２０２上のゲート電極とから構成される。
【０１０２】
ゲート電極は、ゲート絶縁層２０２上の合金層としてのInRuSb層２０６と、InRuSb層２０６上のルテニウム層２０５とから構成される。ここで、ルテニウム層２０５は、ｐチャネルＭＯＳトランジスタのゲート電極を構成するルテニウム層２０５と同じである。
【０１０３】
ルテニウム層２０５上には、マスク材としての窒化シリコン層２０７が配置される。また、ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層２０９及び酸化シリコン層２１０が配置される。
【０１０４】
ソース・ドレイン拡散層２０８ｂの表面領域には、ニッケルシリサイド層２１１が配置される。
【０１０５】
窒化チタン層２１４ａ，２１４ｃ及びアルミ層２１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン２１３ａ及びコンタクトプラグとしてのタングステン２１３ｂを経由して、ニッケルシリサイド層２１１及びゲート電極としてのルテニウム層２０５に接続される。
【０１０６】
ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、共に、層間絶縁層としての酸化シリコン層２１２，２１５により覆われる。
【０１０７】
B.  製造方法  
第２実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【０１０８】
まず、図２４に示すように、半導体基板２００内にＳＴＩ構造の素子分離層２０１を形成し、素子分離層２０１により分離された素子領域上に、熱酸化法によりゲート絶縁層２０２を形成する。そして、例えば、有機ソースを用いたＣＶＤ法により、ゲート絶縁層２０２上に、ルテニウム層２０３を厚さ約６０ｎｍで形成する。
【０１０９】
この後、例えば、スパッタ法により、ルテニウム層２０３上に、InSb層２０４ａを厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内のInSb層２０４ａを選択的に除去する。
【０１１０】
また、例えば、有機ソースを用いたＣＶＤ法により、ルテニウム層２０３上及びInSb層２０４ａ上に、ルテニウム層２０５を厚さ約２０ｎｍで形成する。この時点で、ＮＭＯＳエリアは、InSb層２０４ａがルテニウム層２０３，２０５の間に挟み込まれた Ru/InSb/Ru の積層構造となる。
【０１１１】
次に、図２５に示すように、例えば、窒素雰囲気中で、約４００℃、約１時間の熱処理を行う。その結果、InSb層２０４ａは、ルテニウム層２０３，２０５と化学反応し、合金層としてのInRuSb層２０６となる。ここで、熱処理は、InRuSb層２０６がゲート絶縁層２０２まで達するような条件で行われる。
【０１１２】
次に、図２６に示すように、例えば、ＣＶＤ法により、ルテニウム層２０５上に窒化シリコン層２０７を形成する。また、ＰＥＰ及びＲＩＥにより、窒化シリコン層２０７をパターニングし、さらに、この窒化シリコン層２０７をマスクにして、ＲＩＥにより、ルテニウム層２０３，２０５、InRuSb層２０６及びゲート絶縁層２０２をエッチングする。
【０１１３】
結果として、ＰＭＯＳエリア内には、RuからなるｐチャネルＭＯＳトランジスタのメタルゲート電極が形成され、ＮＭＯＳエリア内には、InRuSb/Ruの積層からなるｎチャネルＭＯＳトランジスタのメタルゲート電極が形成される。
【０１１４】
この後、メタルゲート電極をマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層２０８ａを形成する。
【０１１５】
次に、図２７に示すように、例えば、ＣＶＤ法により、窒化シリコン層２０９及び酸化シリコン層２１０を形成する。また、ＲＩＥにより、窒化シリコン層２０９及び酸化シリコン層２１０をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【０１１６】
この後、メタルゲート電極とサイドウォールとをマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層２０８ｂを形成する。
【０１１７】
また、例えば、スパッタ法により、ソース・ドレイン拡散層２０８ｂ上に、ニッケル(Ni)層を厚さ約１０ｎｍで形成する。そして、約３５０℃、約３０秒の熱処理を行うことで、ソース・ドレイン拡散層２０８ｂ内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【０１１８】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約５００℃、約３０秒の熱処理を再び行うことで、ニッケルシリサイド層２１１を形成する。
【０１１９】
次に、図２８に示すように、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを覆う酸化シリコン層２１２を形成する。また、例えば、ＣＭＰ法により、酸化シリコン層２１２の表面を平坦化する。
【０１２０】
そして、酸化シリコン層２１２にソース・ドレイン拡散層２０８ｂに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン／窒化チタン２１３ａ及びコンタクトプラグとしてのタングステン２１３ｂを形成する。
【０１２１】
また、酸化シリコン層２１２上に、窒化チタン層２１４ａ，２１４ｃ及びアルミ層２１４ｂからなる電極を形成し、酸化シリコン層２１２上に、これら電極を覆う酸化シリコン層２１５を形成する。
【０１２２】
このような製造方法により形成されたｐチャネルＭＯＳトランジスタのゲート電極は、仕事関数が５．０ｅＶのRuから構成される。
【０１２３】
また、ｎチャネルＭＯＳトランジスタのゲート電極は、InRuSb/Ru の積層構造から構成される。ここで、ｎチャネルＭＯＳトランジスタの閾値は、ゲート絶縁層２０２の直上のInRuSbの仕事関数に依存し、その値は、４．１ｅＶとなり、仕事関数変調が適切に行われる。
【０１２４】
尚、ゲート絶縁層２０２としては、第１実施の形態と同様に、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層２０２として使用する。
【０１２５】
C.  まとめ  
第２実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の合金層をゲート絶縁層の直上に形成し、仕事関数変調を確実に行うことができる。
【０１２６】
(3)   第３実施の形態  
第３実施の形態は、第３基本構成に基づくデュアルメタルゲート電極の製造方法に関し、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行う例である。
【０１２７】
第３実施の形態では、メタル上にポリシリコンを積層するゲート構造について説明する。
【０１２８】
A.  デバイス構造  
図２９は、第３実施の形態に関わる製造方法により形成されるＣＭＯＳ回路の平面図である。図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図、図３１は、図２９のＸＸＸＩ−ＸＸＸＩ線に沿う断面図である。
【０１２９】
半導体基板３００内には、ＳＴＩ構造の素子分離層３０１が配置される。これにより、ｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳエリアとｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳエリアとが形成される。
【０１３０】
ｐチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層３０８ｂと、ソース・ドレイン拡散層３０８ｂ間のチャネル上のゲート絶縁層３０２と、ゲート絶縁層３０２上のゲート電極とから構成される。
【０１３１】
ゲート電極は、ゲート絶縁層３０２上のタングステン(W)層３０３と、タングステン層３０３上の窒化チタン(TiN)層３０５と、窒化チタン層３０５上のポリシリコン層３０７と、ポリシリコン層３０７上のニッケルシリサイド層３１２とから構成される。
【０１３２】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層３０９及び酸化シリコン層３１０が配置される。
【０１３３】
ソース・ドレイン拡散層３０８ｂの表面領域には、ニッケルシリサイド層３１１が配置される。
【０１３４】
窒化チタン層３１４ａ，３１４ｃ及びアルミ層３１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン３１３ａ及びコンタクトプラグとしてのタングステン３１３ｂを経由して、ニッケルシリサイド層３１１，３１２に接続される。
【０１３５】
ｎチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層３０８ｂと、ソース・ドレイン拡散層３０８ｂ間のチャネル上のゲート絶縁層３０２と、ゲート絶縁層３０２上のゲート電極とから構成される。
【０１３６】
ゲート電極は、ゲート絶縁層３０２上のガリウム(Ga)析出層３０４ｂと、ガリウム析出層３０４ｂ上のタングステン層３０３と、タングステン層３０３上のGaSb層３０４ａと、GaSb層３０４ａ上の窒化チタン層３０５と、窒化チタン層３０５上のポリシリコン層３０７と、ポリシリコン層３０７上のニッケルシリサイド層３１２とから構成される。
【０１３７】
ここで、タングステン層３０３、窒化チタン層３０５、ポリシリコン層３０７及びニッケルシリサイド層３１２は、ｐチャネルＭＯＳトランジスタのゲート電極を構成するタングステン層３０３、窒化チタン層３０５、ポリシリコン層３０７及びニッケルシリサイド層３１２と同じである。
【０１３８】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層３０９及び酸化シリコン層３１０が配置される。
【０１３９】
ソース・ドレイン拡散層３０８ｂの表面領域には、ニッケルシリサイド層３１１が配置される。
【０１４０】
窒化チタン層３１４ａ，３１４ｃ及びアルミ層３１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン３１３ａ及びコンタクトプラグとしてのタングステン３１３ｂを経由して、ニッケルシリサイド層３１１，３１２に接続される。
【０１４１】
ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、共に、層間絶縁層としての酸化シリコン層３１５，３１６により覆われる。
【０１４２】
B.  製造方法  
第３実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【０１４３】
まず、図３２に示すように、半導体基板３００内にＳＴＩ構造の素子分離層３０１を形成し、素子分離層３０１により分離された素子領域上に、熱酸化法によりゲート絶縁層３０２を形成する。そして、例えば、有機ソースを用いたＣＶＤ法により、ゲート絶縁層３０２上に、タングステン層３０３を厚さ約２０ｎｍで形成する。
【０１４４】
この後、例えば、スパッタ法により、タングステン層３０３上に、GaSb層３０４ａを厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内のGaSb層３０４ａを選択的に除去する。
【０１４５】
また、例えば、有機ソースを用いたＣＶＤ法により、タングステン層３０３上及びGaSb層３０４ａ上に、窒化チタン層３０５を厚さ約２０ｎｍで形成する。この時点で、ＮＭＯＳエリアは、GaSb層３０４ａがタングステン層３０３と窒化チタン層３０５との間に挟み込まれた W/GaSb/TiN の積層構造となる。
【０１４６】
次に、図３３に示すように、例えば、窒素雰囲気中で、約５００℃、約３０秒の熱処理を行う。その結果、GaSb層３０４ａ内のGaは、タングステン層３０３の結晶粒界を経由して拡散し、ゲート絶縁層３０２とタングステン層３０３との界面に析出し、ガリウム析出層３０４ｂとなる。
【０１４７】
ここで、熱処理時、窒化チタン層３０５は、化合物半導体であるGaSb層３０４ａの凝集を防止するキャップ層として機能する。
【０１４８】
尚、GaSb層３０４ａは、比較的凝集が発生し難い性質を有しているため、窒化チタン層３０５を省略することも可能である。
【０１４９】
次に、図３４に示すように、例えば、ＣＶＤ法により、窒化チタン層３０５上にポリシリコン層３０７を厚さ約９０ｎｍで形成する。続いて、ＰＭＯＳエリアにおいては、ポリシリコン層３０７内にｐ型不純物(例えば、B)をイオン注入し、ＮＭＯＳエリアにおいては、ポリシリコン層３０７内にｎ型不純物(例えば、P)をイオン注入する。
【０１５０】
この後、例えば、ＣＶＤ法により、ポリシリコン層３０７上に窒化シリコン層３１７を形成する。そして、ＰＥＰ及びＲＩＥにより、窒化シリコン層３１７をパターニングし、さらに、この窒化シリコン層３１７をマスクにして、ＲＩＥにより、ポリシリコン層３０７、窒化チタン層３０５、GaSb層３０４ａ、タングステン層３０３、ガリウム析出層３０４ｂ及びゲート絶縁層３０２を順次エッチングする。
【０１５１】
結果として、ＰＭＯＳエリア内には、W/TiN/poly-Siの積層からなるｐチャネルＭＯＳトランジスタのメタルゲート電極が形成され、ＮＭＯＳエリア内には、Ga/W/GaSb/TiN/poly-Siの積層からなるｎチャネルＭＯＳトランジスタのメタルゲート電極が形成される。
【０１５２】
この後、メタルゲート電極をマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層３０８ａを形成する。
【０１５３】
次に、図３５に示すように、例えば、ＣＶＤ法により、窒化シリコン層３０９及び酸化シリコン層３１０を形成する。また、ＲＩＥにより、窒化シリコン層３０９及び酸化シリコン層３１０をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【０１５４】
この後、メタルゲート電極とサイドウォールとをマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層３０８ｂを形成する。
【０１５５】
また、例えば、スパッタ法により、ソース・ドレイン拡散層３０８ｂ上及びポリシリコン層３０７上に、ニッケル(Ni)層を厚さ約１０ｎｍで形成する。そして、約３５０℃、約３０秒の熱処理を行うことで、ソース・ドレイン拡散層３０８ｂ内及びポリシリコン層３０７内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【０１５６】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約５００℃、約３０秒の熱処理を再び行うことで、ニッケルシリサイド層３１１，３１２を形成する。
【０１５７】
次に、図３６に示すように、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを覆う酸化シリコン層３１５を形成する。また、例えば、ＣＭＰ法により、酸化シリコン層３１５の表面を平坦化する。
【０１５８】
そして、酸化シリコン層３１５にソース・ドレイン拡散層３０８ｂに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン／窒化チタン３１３ａ及びコンタクトプラグとしてのタングステン３１３ｂを形成する。
【０１５９】
また、酸化シリコン層３１５上に、窒化チタン層３１４ａ，３１４ｃ及びアルミ層３１４ｂからなる電極を形成し、酸化シリコン層３１５上に、これら電極を覆う酸化シリコン層３１６を形成する。
【０１６０】
このような製造方法により形成されたｐチャネルＭＯＳトランジスタのゲート電極は、W/TiN/poly-Si/Ni-silicideの積層から構成され、ゲート絶縁層３０２の直上には、仕事関数が４．９ｅＶのWが配置される。
【０１６１】
また、ｎチャネルＭＯＳトランジスタのゲート電極は、Ga/W/GaSb/TiN/poly-Si /Ni-silicide の積層構造から構成される。ここで、ｎチャネルＭＯＳトランジスタの閾値は、ゲート絶縁層２０２の直上に析出されるGaの仕事関数に依存し、その値は、４．２ｅＶとなり、仕事関数変調が適切に行われる。
【０１６２】
尚、ゲート絶縁層３０２としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層３０２として使用する。
【０１６３】
C.  まとめ  
第３実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【０１６４】
(4)   第４実施の形態  
第４実施の形態は、第３基本構成に基づくデュアルメタルゲート電極の製造方法に関し、合金化により仕事関数変調を行う例である。
【０１６５】
第４実施の形態では、メタル上にポリシリコンを積層するゲート構造について説明する。
【０１６６】
A.  デバイス構造  
図３７は、第４実施の形態に関わる製造方法により形成されるＣＭＯＳ回路の平面図である。図３８は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図、図３９は、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図である。
【０１６７】
半導体基板３００内には、ＳＴＩ構造の素子分離層３０１が配置される。これにより、ｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳエリアとｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳエリアとが形成される。
【０１６８】
ｐチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層３０８ｂと、ソース・ドレイン拡散層３０８ｂ間のチャネル上のゲート絶縁層３０２と、ゲート絶縁層３０２上のゲート電極とから構成される。
【０１６９】
ゲート電極は、ゲート絶縁層３０２上のタングステン(W)層３０３と、タングステン層３０３上の窒化チタン(TiN)層３０５と、窒化チタン層３０５上のポリシリコン層３０７と、ポリシリコン層３０７上のニッケルシリサイド層３１２とから構成される。
【０１７０】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層３０９及び酸化シリコン層３１０が配置される。
【０１７１】
ソース・ドレイン拡散層３０８ｂの表面領域には、ニッケルシリサイド層３１１が配置される。
【０１７２】
窒化チタン層３１４ａ，３１４ｃ及びアルミ層３１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン３１３ａ及びコンタクトプラグとしてのタングステン３１３ｂを経由して、ニッケルシリサイド層３１１，３１２に接続される。
【０１７３】
ｎチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層３０８ｂと、ソース・ドレイン拡散層３０８ｂ間のチャネル上のゲート絶縁層３０２と、ゲート絶縁層３０２上のゲート電極とから構成される。
【０１７４】
ゲート電極は、ゲート絶縁層３０２上の合金層としてのGaWSb層３０６と、GaWSb層３０６上の窒化チタン層３０５と、窒化チタン層３０５上のポリシリコン層３０７と、ポリシリコン層３０７上のニッケルシリサイド層３１２とから構成される。
【０１７５】
ここで、窒化チタン層３０５、ポリシリコン層３０７及びニッケルシリサイド層３１２は、ｐチャネルＭＯＳトランジスタのゲート電極を構成する窒化チタン層３０５、ポリシリコン層３０７及びニッケルシリサイド層３１２と同じである。
【０１７６】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層３０９及び酸化シリコン層３１０が配置される。
【０１７７】
ソース・ドレイン拡散層３０８ｂの表面領域には、ニッケルシリサイド層３１１が配置される。
【０１７８】
窒化チタン層３１４ａ，３１４ｃ及びアルミ層３１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン３１３ａ及びコンタクトプラグとしてのタングステン３１３ｂを経由して、ニッケルシリサイド層３１１，３１２に接続される。
【０１７９】
ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、共に、層間絶縁層としての酸化シリコン層３１５，３１６により覆われる。
【０１８０】
B.  製造方法  
第４実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【０１８１】
まず、図４０に示すように、半導体基板３００内にＳＴＩ構造の素子分離層３０１を形成し、素子分離層３０１により分離された素子領域上に、熱酸化法によりゲート絶縁層３０２を形成する。そして、例えば、有機ソースを用いたＣＶＤ法により、ゲート絶縁層３０２上に、タングステン層３０３を厚さ約２０ｎｍで形成する。
【０１８２】
この後、例えば、スパッタ法により、タングステン層３０３上に、GaSb層３０４ａを厚さ約２０ｎｍで形成する。また、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内のGaSb層３０４ａを選択的に除去する。
【０１８３】
また、例えば、有機ソースを用いたＣＶＤ法により、タングステン層３０３上及びGaSb層３０４ａ上に、窒化チタン層３０５を厚さ約２０ｎｍで形成する。この時点で、ＮＭＯＳエリアは、GaSb層３０４ａがタングステン層３０３と窒化チタン層３０５との間に挟み込まれた W/GaSb/TiN の積層構造となる。
【０１８４】
次に、図４１に示すように、例えば、窒素雰囲気中で、約４００℃、約１時間の熱処理を行う。その結果、タングステン層３０３とGaSb層３０４ａとが化学反応を起こし、合金層としてのGaWSb層３０６となる。ここで、熱処理は、GaWSb層３０６がゲート絶縁層３０２まで達するような条件で行われる。
【０１８５】
尚、熱処理時、窒化チタン層３０５は、化合物半導体であるGaSb層３０４ａの凝集を防止するキャップ層として機能する。また、GaSb層３０４ａは、比較的凝集が発生し難い性質を有しているため、窒化チタン層３０５を省略することも可能である。
【０１８６】
次に、図４２に示すように、例えば、ＣＶＤ法により、窒化チタン層３０５上にポリシリコン層３０７を厚さ約９０ｎｍで形成する。続いて、ＰＭＯＳエリアにおいては、ポリシリコン層３０７内にｐ型不純物(例えば、B)をイオン注入し、ＮＭＯＳエリアにおいては、ポリシリコン層３０７内にｎ型不純物(例えば、P)をイオン注入する。
【０１８７】
この後、例えば、ＣＶＤ法により、ポリシリコン層３０７上に窒化シリコン層３１７を形成する。そして、ＰＥＰ及びＲＩＥにより、窒化シリコン層３１７をパターニングし、さらに、この窒化シリコン層３１７をマスクにして、ＲＩＥにより、ポリシリコン層３０７、窒化チタン層３０５、GaWSb層３０６、タングステン層３０３及びゲート絶縁層３０２を順次エッチングする。
【０１８８】
結果として、ＰＭＯＳエリア内には、W/TiN/poly-Siの積層からなるｐチャネルＭＯＳトランジスタのメタルゲート電極が形成され、ＮＭＯＳエリア内には、GaWSb/TiN/poly-Siの積層からなるｎチャネルＭＯＳトランジスタのメタルゲート電極が形成される。
【０１８９】
この後、メタルゲート電極をマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、エクステンション拡散層３０８ａを形成する。
【０１９０】
次に、図４３に示すように、例えば、ＣＶＤ法により、窒化シリコン層３０９及び酸化シリコン層３１０を形成する。また、ＲＩＥにより、窒化シリコン層３０９及び酸化シリコン層３１０をエッチングし、これらをサイドウォールとしてメタルゲート電極の側壁部に残す。
【０１９１】
この後、メタルゲート電極とサイドウォールとをマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層３０８ｂを形成する。
【０１９２】
また、例えば、スパッタ法により、ソース・ドレイン拡散層３０８ｂ上及びポリシリコン層３０７上に、ニッケル(Ni)層を厚さ約１０ｎｍで形成する。そして、約３５０℃、約３０秒の熱処理を行うことで、ソース・ドレイン拡散層３０８ｂ内及びポリシリコン層３０７内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【０１９３】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約５００℃、約３０秒の熱処理を再び行うことで、ニッケルシリサイド層３１１，３１２を形成する。
【０１９４】
次に、図４４に示すように、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを覆う酸化シリコン層３１５を形成する。また、例えば、ＣＭＰ法により、酸化シリコン層３１５の表面を平坦化する。
【０１９５】
そして、酸化シリコン層３１５にソース・ドレイン拡散層３０８ｂに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン／窒化チタン３１３ａ及びコンタクトプラグとしてのタングステン３１３ｂを形成する。
【０１９６】
また、酸化シリコン層３１５上に、窒化チタン層３１４ａ，３１４ｃ及びアルミ層３１４ｂからなる電極を形成し、酸化シリコン層３１５上に、これら電極を覆う酸化シリコン層３１６を形成する。
【０１９７】
このような製造方法により形成されたｐチャネルＭＯＳトランジスタのゲート電極は、W/TiN/poly-Si/Ni-silicideの積層から構成され、ゲート絶縁層３０２の直上には、仕事関数が４．９ｅＶのWが配置される。
【０１９８】
また、ｎチャネルＭＯＳトランジスタのゲート電極は、GaWSb/TiN/poly-Si /Ni-silicide の積層構造から構成される。ここで、ｎチャネルＭＯＳトランジスタの閾値は、ゲート絶縁層２０２の直上のGaWSbの仕事関数に依存し、その値は、４．１ｅＶとなり、仕事関数変調が適切に行われる。
【０１９９】
尚、ゲート絶縁層３０２としては、第３実施の形態と同様に、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層３０２として使用する。
【０２００】
C.  まとめ  
第４実施の形態によれば、デュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の合金層をゲート絶縁層の直上に形成し、仕事関数変調を確実に行うことができる。
【０２０１】
(5)   第５実施の形態  
第５実施の形態は、第１乃至第３基本構成の応用例に関し、仕事関数変調に寄与する元素をイオン注入によりゲート電極内に注入し、熱処理によりその元素をゲート絶縁層の直上に析出させる例である。
【０２０２】
A.  デバイス構造  
図４５は、第５実施の形態に関わる製造方法により形成されるＣＭＯＳ回路の平面図である。図４６は、図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面図、図４７は、図４５のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図である。
【０２０３】
半導体基板４００内には、ＳＴＩ構造の素子分離層４０１が配置される。これにより、ｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳエリアとｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳエリアとが形成される。
【０２０４】
ｐチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層４０８ｂと、ソース・ドレイン拡散層４０８ｂ間のチャネル上のゲート絶縁層４０２と、ゲート絶縁層４０２上のゲート電極とから構成される。
【０２０５】
ゲート電極は、ゲート絶縁層４０２上の窒化タングステン(WN)層４０３と、窒化タングステン層４０３上のポリシリコン層４０５と、ポリシリコン層４０５上のニッケルシリサイド層４１２とから構成される。ポリシリコン層４０５は、ｐ型不純物(例えば、B, BF2など)を含む導電体である。
【０２０６】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層４１７、酸化シリコン層４０９及び窒化シリコン層４１０が配置される。さらに、窒化シリコン層４１０を覆うように、窒化シリコン層４１８が配置される。
【０２０７】
ソース・ドレイン拡散層４０８ｂの表面領域には、ニッケルシリサイド層４１１が配置される。
【０２０８】
窒化タンタル(TaN)層４１４ａ及び銅(Cu)層４１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン４１３ａ及びコンタクトプラグとしてのタングステン４１３ｂを経由して、ニッケルシリサイド層４１１，４１２に接続される。
【０２０９】
ｎチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層４０８ｂと、ソース・ドレイン拡散層４０８ｂ間のチャネル上のゲート絶縁層４０２と、ゲート絶縁層４０２上のゲート電極とから構成される。
【０２１０】
ゲート電極は、ゲート絶縁層４０２上のインジウム(In)析出層４０４ｂと、インジウム析出層４０４ｂ上の窒化タングステン(WN)層４０３と、窒化タングステン層４０３上のポリシリコン層４０５と、ポリシリコン層４０５上のニッケルシリサイド層４１２とから構成される。ポリシリコン層４０５は、ｎ型不純物(例えば、P, Asなど)を含む導電体である。
【０２１１】
ここで、窒化タングステン層４０３、ポリシリコン層４０５及びニッケルシリサイド層４１２は、ｐチャネルＭＯＳトランジスタのゲート電極を構成する窒化タングステン層４０３、ポリシリコン層４０５及びニッケルシリサイド層４１２と同じである。
【０２１２】
ゲート電極の側壁部には、サイドウォールとしての窒化シリコン層４１７、酸化シリコン層４０９及び窒化シリコン層４１０が配置される。さらに、窒化シリコン層４１０を覆うように、窒化シリコン層４１８が配置される。
【０２１３】
ソース・ドレイン拡散層４０８ｂの表面領域には、ニッケルシリサイド層４１１が配置される。
【０２１４】
窒化タンタル(TaN)層４１４ａ及び銅(Cu)層４１４ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン４１３ａ及びコンタクトプラグとしてのタングステン４１３ｂを経由して、ニッケルシリサイド層４１１，４１２に接続される。
【０２１５】
ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、それぞれ、層間絶縁層としての酸化シリコン層４１５ａ，４１５ｂ，４１６により覆われる。
【０２１６】
B.  製造方法  
第５実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【０２１７】
まず、図４８に示すように、半導体基板４００内にＳＴＩ構造の素子分離層４０１を形成し、素子分離層４０１により分離された素子領域上に、熱酸化法によりゲート絶縁層４０２を形成する。
【０２１８】
そして、例えば、有機ソースを用いたＣＶＤ法により、ゲート絶縁層４０２上に、仕事関数が４．９ｅＶの窒化タングステン層４０３を厚さ約２０ｎｍで形成する。続けて、例えば、ＣＶＤ法により、窒化タングステン層４０３上に、ポリシリコン層４０５を厚さ約１００ｎｍで形成する。
【０２１９】
この後、例えば、加速エネルギー約４０ｋｅＶ、ドーズ量約５×１０１５ｃｍ−２となる条件で、インジウム(In)４１４ａを、ＮＭＯＳエリアのポリシリコン層４０５内にイオン注入する。
【０２２０】
次に、図４９に示すように、ＰＥＰ及びＲＩＥにより、ポリシリコン層４０５、窒化タングステン層４０３及びゲート絶縁層４０２を順次エッチングし、ＰＭＯＳエリア内には、例えば、ゲート幅（チャネル長）３０ｎｍのｐチャネルＭＯＳトランジスタのゲート電極を形成し、ＮＭＯＳエリア内には、例えば、ゲート幅３０ｎｍのｎチャネルＭＯＳトランジスタのゲート電極を形成する。
【０２２１】
この後、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのゲート電極を覆う窒化シリコン層４１７を厚さ約８ｎｍで形成し、かつ、エッチバックを行うことにより、この窒化シリコン層４１７をゲート電極の側壁部に残存させる。
【０２２２】
また、ゲート電極をマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約８００℃、約５秒の熱処理を行うことで、エクステンション拡散層４０８ａを形成する。
【０２２３】
次に、図５０に示すように、例えば、ＣＶＤ法により、酸化シリコン層４０９及び窒化シリコン層４１０を形成し、かつ、エッチバックを行うことにより、これら酸化シリコン層４０９及び窒化シリコン層４１０をサイドウォールとしてゲート電極の側壁部に残存させる。
【０２２４】
また、ゲート電極とサイドウォールとをマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約１０００℃、約１秒の熱処理を行うことで、ソース・ドレイン拡散層４０８ｂを形成する。
【０２２５】
この後、例えば、スパッタ法により、ソース・ドレイン拡散層４０８ｂ上及びポリシリコン層４０５上に、ニッケル(Ni)層を厚さ約１０ｎｍで形成する。そして、約３５０℃、約３０秒の熱処理を行うことで、ソース・ドレイン拡散層２０８ｂ内及びポリシリコン層４０５内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【０２２６】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約５００℃、約３０秒の熱処理を再び行うことで、ニッケルシリサイド層４１１，４１２を形成する。
【０２２７】
次に、図５１に示すように、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを覆う窒化シリコン層４１８を厚さ約３０ｎｍで形成する。続けて、例えば、ＣＶＤ法により、窒化シリコン層４１８上に、層間絶縁層としての酸化シリコン層４１５ａを厚さ約２５０ｎｍで形成する。
【０２２８】
そして、例えば、ＣＭＰ法により、窒化シリコン層４１８及び酸化シリコン層４１５ａを、ゲート電極の上面が露出するまで研磨し、平坦化する。この時、ゲート電極の最上層であるニッケルシリサイド層４１２が研磨され、その一部又は全部が除去される場合がある。
【０２２９】
このような場合には、例えば、スパッタ法により、平坦化された窒化シリコン層４１８上及び酸化シリコン層４１５ａ上に、再び、ニッケル(Ni)層４１９を厚さ約１０ｎｍで形成する。また、約３５０℃、約３０秒の熱処理を行うことで、ポリシリコン層４０５内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【０２３０】
そして、図５２に示すように、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去した後、約５００℃、約３０秒の熱処理を行うことで、ニッケルシリサイド層４１２を再び形成する。
【０２３１】
ところで、ポリシリコン層４０５内にインジウムをイオン注入してから現段階まで、上述したように、複数の熱処理ステップが実行される。これらの熱処理により、インジウムは、窒化タングステン層４０３の結晶粒界を経由して、ゲート絶縁層４０２と窒化タングステン層４０３との界面に析出し、インジウム析出層４０４ｂとなる。
【０２３２】
このインジウム析出層４０４ｂにより、ｎチャネルＭＯＳトランジスタのゲート電極の仕事関数は、４．１ｅＶになる。
【０２３３】
尚、図５１のニッケル層４１９は、熱処理時にポリシリコン層４０５内のインジウムが外方向に拡散するのを防ぐ役割も果たす。
【０２３４】
次に、図５３に示すように、例えば、ＣＶＤ法により、酸化シリコン層４１５ａ上に酸化シリコン層４１５ｂを形成する。また、例えば、ＣＭＰ法により、酸化シリコン層４１５ｂの表面を平坦化する。
【０２３５】
そして、酸化シリコン層４１５ａ，４１５ｂ及び窒化シリコン層４１８に、ソース・ドレイン拡散層４０８ｂに達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン／窒化チタン４１３ａ及びコンタクトプラグとしてのタングステン４１３ｂを形成する。
【０２３６】
また、例えば、ＣＶＤ法により、酸化シリコン層４１５ｂ上に酸化シリコン層４１６を形成する。また、例えば、ＣＭＰ法により、酸化シリコン層４１６の表面を平坦化する。
【０２３７】
そして、酸化シリコン層４１６にコンタクトプラグとしてのタングステン４１３ｂに達する配線溝を形成した後、この配線溝内に、窒化タンタル層４１４ａ及び銅層４１４ｂからなる電極を埋め込む。
【０２３８】
このような製造方法により形成されたｐチャネルＭＯＳトランジスタのゲート電極の仕事関数は、WNにより決定され、その値は、４．９ｅＶとなる。これに対し、ｎチャネルＭＯＳトランジスタのゲート電極の仕事関数は、Inにより決定され、その値は、３．９ｅＶとなる。
【０２３９】
尚、ｐチャネルＭＯＳトランジスタのゲート電極については、W, Pd, Pt, Ni, Co, Rh, Ir, Nb, Mo, Ta, Sb, Bi, Er, Ti などのメタル、これらメタルの少なくとも１つを含む合金、又は、これらメタルの窒化物、炭化物若しくはシリコン窒化物などから選択できる。
【０２４０】
仕事関数変調に使用する材料、ここでは、ポリシリコン層４０５内にイオン注入する元素については、In, Ga, Tl, Sb, Bi などから選択できる。
【０２４１】
ゲート絶縁層２０２としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。
【０２４２】
例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層２０２として使用できる。
【０２４３】
第５実施の形態では、ポリシリコン層４０５内に注入した元素をゲート絶縁層４０２の直上に析出させたが、上述の第２及び第４実施の形態のように、ポリシリコン層４０５内に注入した元素を用いて合金層を形成し、この合金層により仕事関数変調を行うようにしてもよい。
【０２４４】
また、仕事関数変調に使用する元素は、イオン注入によりポリシリコン層内に注入したが、これ以外の方法により注入してもよい。仕事関数変調に使用する元素が注入される層は、ポリシリコン層に限られないが、半導体層であることが好ましい。
【０２４５】
C.  まとめ  
第５実施の形態によれば、デュアルメタルゲート電極の製造方法において、イオン注入と熱処理により、低い仕事関数の材料をゲート絶縁層の直上に析出させて仕事関数変調を行うことができる。
【０２４６】
(6)   第６実施の形態  
第６実施の形態は、第１実施の形態の応用例に関し、本発明の例に関わるデュアルメタルゲート電極の製造方法を、ダマシンゲート構造を有するＣＭＯＳ回路に適用した場合の例である。
【０２４７】
A.  デバイス構造  
図５４は、第６実施の形態に関わる製造方法により形成されるＣＭＯＳ回路の平面図である。図５５は、図５４のＬＶ−ＬＶ線に沿う断面図、図５６は、図５４のＬＶＩ−ＬＶＩ線に沿う断面図である。
【０２４８】
半導体基板５００内には、ＳＴＩ構造の素子分離層５０１が配置される。これにより、ｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳエリアとｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳエリアとが形成される。
【０２４９】
ｐチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層５０５ｂと、ソース・ドレイン拡散層５０５ｂ間のチャネル上のゲート絶縁層５１０と、ゲート絶縁層５１０上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層５１０上のモリブデン(Mo)層５１１から構成される。
【０２５０】
モリブデン層５１１の側壁部には、サイドウォールとしての酸化シリコン層５０６及び窒化シリコン層５０７が配置される。
【０２５１】
ソース・ドレイン拡散層５０５ｂの表面領域には、ニッケルシリサイド層５０８が配置される。
【０２５２】
窒化チタン層５１７ａ，５１７ｃ及びアルミ層５１７ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン５１６ａ及びコンタクトプラグとしてのタングステン５１６ｂを経由して、ニッケルシリサイド層５０８及びゲート電極としてのモリブデン層５１１に接続される。
【０２５３】
ｎチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層５０５ｂと、ソース・ドレイン拡散層５０５ｂ間のチャネル上のゲート絶縁層５１０と、ゲート絶縁層５１０上のゲート電極とから構成される。
【０２５４】
ゲート電極は、ゲート絶縁層５１０上のガリウム(Ga)析出層５１２ｂと、ガリウム析出層５１２ｂ上のモリブデン層５１１とから構成される。ここで、モリブデン層５１１は、ｐチャネルＭＯＳトランジスタのゲート電極を構成するモリブデン層５１１と同じである。
【０２５５】
モリブデン層５１１の側壁部には、サイドウォールとしての酸化シリコン層５０６及び窒化シリコン層５０７が配置される。
【０２５６】
ソース・ドレイン拡散層５０５ｂの表面領域には、ニッケルシリサイド層５０８が配置される。
【０２５７】
窒化チタン層５１７ａ，５１７ｃ及びアルミ層５１７ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン５１６ａ及びコンタクトプラグとしてのタングステン５１６ｂを経由して、ニッケルシリサイド層５０８及びゲート電極としてのモリブデン層５１１に接続される。
【０２５８】
ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、共に、層間絶縁層としての酸化シリコン層５０９，５１５，５１８により覆われる。
【０２５９】
B.  製造方法  
第６実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【０２６０】
まず、図５７に示すように、半導体基板５００内にＳＴＩ構造の素子分離層５０１を形成し、素子分離層５０１により分離された素子領域上に、熱酸化法により酸化シリコン層５０２を形成する。
【０２６１】
そして、例えば、ＣＶＤ法により、酸化シリコン層５０２上に、ポリシリコン層５０３を厚さ約１００ｎｍで形成し、続けて、ポリシリコン層５０３上に窒化シリコン層５０４を厚さ約５０ｎｍで形成する。
【０２６２】
次に、図５８に示すように、ＰＥＰ及びＲＩＥにより、窒化シリコン層５０４及びポリシリコン層５０３をパターニングしてダミーゲート電極を形成する。
【０２６３】
また、ダミーゲート電極をマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、約８００℃、約５秒の熱処理を行うことで、エクステンション拡散層５０５ａを形成する。
【０２６４】
次に、図５９に示すように、例えば、ＣＶＤ法により、酸化シリコン層５０６及び窒化シリコン層５０７を形成する。また、ＲＩＥにより、酸化シリコン層５０６及び窒化シリコン層５０７をエッチングし、これらをサイドウォールとしてダミーゲート電極の側壁部に残す。
【０２６５】
この後、ダミーゲート電極とサイドウォールとをマスクにして、ＰＭＯＳエリア内に、ｐ型不純物(例えば、B, BF2など)をセルフアラインでイオン注入し、ＮＭＯＳエリア内に、ｎ型不純物(例えば、P, Asなど)をセルフアラインでイオン注入し、ソース・ドレイン拡散層５０５ｂを形成する。
【０２６６】
また、例えば、スパッタ法により、ソース・ドレイン拡散層５０５ｂ上に、ニッケル(Ni)層を厚さ約１０ｎｍで形成する。そして、約３５０℃、約３０秒の熱処理を行うことで、ソース・ドレイン拡散層５０５ｂ内のシリコン(Si)とニッケル層内のニッケル(Ni)とを反応させる。
【０２６７】
この後、未反応のニッケル層を、例えば、硫酸と過酸化水素との混合液を用いて除去し、約５００℃、約３０秒の熱処理を再び行うことで、ニッケルシリサイド層５０８を形成する。
【０２６８】
次に、図６０に示すように、例えば、ＣＶＤ法により、ダミーゲート電極を覆う酸化シリコン層５０９を形成する。また、例えば、ＣＭＰ法により、酸化シリコン層５０９を、ダミーゲート電極の上面が露出するまで研磨し、その表面を平坦化する。
【０２６９】
そして、ダミーゲート電極及びその直下の酸化シリコン層５０２を選択的に除去し、溝を形成する。
【０２７０】
この後、ＮＭＯＳエリアにおいては、例えば、In+イオンをその溝内の半導体基板５００の表面領域にイオン注入し、約１０００℃の短時間熱処理(rapid thermal anneal)を行い、チャネル濃度を制御することで、トランジスタの閾値電圧を調整する。
【０２７１】
また、例えば、プラズマ酸窒化法により、ダミーゲート電極が取り除かれた溝内に極薄のゲート絶縁層５１０を形成する。
【０２７２】
次に、図６１に示すように、例えば、有機ソースを用いたＣＶＤ法により、仕事関数が４．９ｅＶのモリブデン(Mo)層５１１を厚さ約１５０ｎｍで形成し、さらに、ＣＭＰ法により、モリブデン層５１１を研磨して、これをゲート絶縁層５１０上の溝内に満たす。
【０２７３】
その結果、ＰＭＯＳエリア及びＮＭＯＳエリア共に、モリブデン層５１１からなるゲート電極が形成される。
【０２７４】
次に、図６２に示すように、例えば、スパッタ法により、酸化シリコン層５０９上に、仕事関数変調のための化合物層として、GaP層５１２ａを厚さ約２０ｎｍで形成する。
【０２７５】
そして、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内のGaP層５１２ａを選択的に除去し、ＮＭＯＳエリア内のｎチャネルＭＯＳトランジスタのゲート電極上にGaP層５１２ａを残す。
【０２７６】
また、例えば、スパッタ法により、酸化シリコン層５０９上及びGaP層５１２ａ上に、メタルの凝集を防ぐキャップ層としての窒化チタン(TiN)層５１３を厚さ約２０ｎｍで形成する。
【０２７７】
この時点で、ＮＭＯＳエリアは、Moからなるゲート電極上に、GaP/TiN の積層が配置された構造となる。
【０２７８】
次に、図６３に示すように、例えば、窒素雰囲気中で、約５００℃、約３０秒の熱処理を行うと、GaP層５１２ａは、窒化チタン層５１３に覆われているために凝集することなく、また、GaP層５１２ａ内のGaは、モリブデン層５１１の結晶粒界を経由して拡散し、ゲート絶縁層５１０とモリブデン層５１１との界面に析出し、ガリウム析出層４１２ｂとなる。
【０２７９】
この後、GaP層５１２ａ及び窒化チタン層５１３を除去する。
【０２８０】
次に、図６４に示すように、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを覆う酸化シリコン層５１５を形成する。また、例えば、ＣＭＰ法により、酸化シリコン層５１５の表面を平坦化する。
【０２８１】
そして、酸化シリコン層５０９，５１５にソース・ドレイン拡散層５０５に達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン／窒化チタン５１６ａ及びコンタクトプラグとしてのタングステン５１６ｂを形成する。
【０２８２】
また、酸化シリコン層５１５上に、窒化チタン層５１７ａ，５１７ｃ及びアルミ層５１７ｂからなる電極を形成し、酸化シリコン層５１５上に、これら電極を覆う酸化シリコン層５１８を形成する。
【０２８３】
このような製造方法により形成されたｐチャネルＭＯＳトランジスタのゲート電極は、仕事関数が４．９ｅＶのMoから構成される。
【０２８４】
また、ｎチャネルＭＯＳトランジスタのゲート電極は、Ga/Mo の積層構造から構成される。ここで、ｎチャネルＭＯＳトランジスタの閾値は、ゲート絶縁層５１０の直上に析出されるGaの仕事関数に依存し、その値は、３．９ｅＶとなり、仕事関数変調が適切に行われる。
【０２８５】
尚、ゲート絶縁層５１０としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層５１０として使用する。
【０２８６】
C.  まとめ  
第６実施の形態によれば、ダマシンゲート構造のデュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、低い仕事関数の材料をゲート絶縁層の直上に析出させ、仕事関数変調を確実に行うことができる。
【０２８７】
(7)   第７実施の形態  
第７実施の形態は、第２実施の形態の応用例に関し、本発明の例に関わるデュアルメタルゲート電極の製造方法を、ダマシンゲート構造を有するＣＭＯＳ回路に適用した場合の例である。
【０２８８】
A.  デバイス構造  
図６５は、第７実施の形態に関わる製造方法により形成されるＣＭＯＳ回路の平面図である。図６６は、図６５のＬＸＶＩ−ＬＸＶＩ線に沿う断面図、図６７は、図６５のＬＸＶＩＩ−ＬＸＶＩＩ線に沿う断面図である。
【０２８９】
半導体基板５００内には、ＳＴＩ構造の素子分離層５０１が配置される。これにより、ｐチャネルＭＯＳトランジスタが形成されるＰＭＯＳエリアとｎチャネルＭＯＳトランジスタが形成されるＮＭＯＳエリアとが形成される。
【０２９０】
ｐチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層５０５ｂと、ソース・ドレイン拡散層５０５ｂ間のチャネル上のゲート絶縁層５１０と、ゲート絶縁層５１０上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層５１０上のモリブデン(Mo)層５１１から構成される。
【０２９１】
モリブデン層５１１の側壁部には、サイドウォールとしての酸化シリコン層５０６及び窒化シリコン層５０７が配置される。
【０２９２】
ソース・ドレイン拡散層５０５ｂの表面領域には、ニッケルシリサイド層５０８が配置される。
【０２９３】
窒化チタン層５１７ａ，５１７ｃ及びアルミ層５１７ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン５１６ａ及びコンタクトプラグとしてのタングステン５１６ｂを経由して、ニッケルシリサイド層５０８及びゲート電極としてのモリブデン層５１１に接続される。
【０２９４】
ｎチャネルＭＯＳトランジスタは、ソース・ドレイン拡散層５０５ｂと、ソース・ドレイン拡散層５０５ｂ間のチャネル上のゲート絶縁層５１０と、ゲート絶縁層５１０上のゲート電極とから構成される。ゲート電極は、ゲート絶縁層５１０上のGaMoP層５１４から構成される。
【０２９５】
GaMoP層５１４の側壁部には、サイドウォールとしての酸化シリコン層５０６及び窒化シリコン層５０７が配置される。
【０２９６】
ソース・ドレイン拡散層５０５ｂの表面領域には、ニッケルシリサイド層５０８が配置される。
【０２９７】
窒化チタン層５１７ａ，５１７ｃ及びアルミ層５１７ｂからなる電極は、バリアメタルとしてのチタン／窒化チタン５１６ａ及びコンタクトプラグとしてのタングステン５１６ｂを経由して、ニッケルシリサイド層５０８及びゲート電極としてのモリブデン層５１１に接続される。
【０２９８】
ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、共に、層間絶縁層としての酸化シリコン層５０９，５１５，５１８により覆われる。
【０２９９】
B.  製造方法  
第７実施の形態に関わる仕事関数変調によるデュアルメタルゲート電極の製造方法について説明する。
【０３００】
まず、図６８に示すように、仕事関数が４．９ｅＶのモリブデン(Mo)層５１１からなるゲート電極を形成するまでを、上述の第６実施の形態と同様のプロセスにより実行する。
【０３０１】
この後、例えば、スパッタ法により、酸化シリコン層５０９上に、仕事関数変調のための化合物層として、GaP層５１２ａを厚さ約２０ｎｍで形成する。
【０３０２】
そして、例えば、ＰＥＰ及びＲＩＥにより、ＰＭＯＳエリア内のGaP層５１２ａを選択的に除去し、ＮＭＯＳエリア内のｎチャネルＭＯＳトランジスタのゲート電極上にGaP層５１２ａを残す。
【０３０３】
また、例えば、スパッタ法により、酸化シリコン層５０９上及びGaP層５１２ａ上に、メタルの凝集を防ぐキャップ層としての窒化チタン(TiN)層５１３を厚さ約２０ｎｍで形成する。
【０３０４】
この時点で、ＮＭＯＳエリアは、Moからなるゲート電極上に、GaP/TiN の積層が配置された構造となる。
【０３０５】
次に、図６９に示すように、例えば、窒素雰囲気中で、約４００℃、約１時間の熱処理を行うと、GaP層５１２ａは、窒化チタン層５１３に覆われているために凝集することなく、また、モリブデン層５１１は、GaP層５１２ａと化学反応を起こし、GaMoP層５１４となる。
【０３０６】
この後、GaP層５１２ａ及び窒化チタン層５１３を除去する。
【０３０７】
次に、図７０に示すように、例えば、ＣＶＤ法により、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを覆う酸化シリコン層５１５を形成する。また、例えば、ＣＭＰ法により、酸化シリコン層５１５の表面を平坦化する。
【０３０８】
そして、酸化シリコン層５０９，５１５にソース・ドレイン拡散層５０５に達するコンタクトホールを形成した後、このコンタクトホール内に、バリアメタルとしてのチタン／窒化チタン５１６ａ及びコンタクトプラグとしてのタングステン５１６ｂを形成する。
【０３０９】
また、酸化シリコン層５１５上に、窒化チタン層５１７ａ，５１７ｃ及びアルミ層５１７ｂからなる電極を形成し、酸化シリコン層５１５上に、これら電極を覆う酸化シリコン層５１８を形成する。
【０３１０】
このような製造方法により形成されたｐチャネルＭＯＳトランジスタのゲート電極は、仕事関数が４．９ｅＶのMoから構成される。また、ｎチャネルＭＯＳトランジスタのゲート電極は、仕事関数が４．２ｅＶのGaMoPから構成される。このように、ｎチャネルＭＯＳトランジスタのゲート電極の仕事関数変調が適切に行われる。
【０３１１】
尚、ゲート絶縁層５１０としては、酸化シリコンの他、Hf, Zr, Ti, Ta, Al, Sr, Y, La などの酸化物、窒化物若しくは酸窒化物、又は、これら元素とシリコンとの化合物の酸化物、窒化物若しくは酸窒化物を使用できる。例えば、酸化ジルコニウム、酸化ハフニウムなどの高誘電率材料をゲート絶縁層５１０として使用する。
【０３１２】
C.  まとめ  
第７実施の形態によれば、ダマシンゲート構造のデュアルメタルゲート電極の製造方法において、メタルの凝集を防止することにより、ゲート電極を合金層に変換し、仕事関数変調を確実に行うことができる。
【０３１３】
５．  適用例  
本発明の例は、例えば、図７１及び図７２に示すようなＣＭＯＳインバータ回路に適用できる。
【０３１４】
図７１の例では、ｐチャネルＭＯＳトランジスタＰＭＯＳとｎチャネルＭＯＳトランジスタＮＭＯＳとがチャネル長方向に並んで配置され、ゲート電極Ｇｐ，Ｇｎは、それぞれ独立している。
【０３１５】
これに対し、図７２の例では、ｐチャネルＭＯＳトランジスタＰＭＯＳとｎチャネルＭＯＳトランジスタＮＭＯＳとがチャネル幅方向に並んで配置され、ゲート電極Ｇｐ，Ｇｎは、一体化している。
【０３１６】
いずれの場合においても、本発明の例に関わるメタルゲート電極の製造方法を利用してトランジスタを形成することができる。
【０３１７】
４．  その他  
本発明の例によれば、メタルゲート電極の製造方法において、メタルの凝集を防止し、仕事関数変調を確実に行うことができる。
【０３１８】
尚、上述の実施の形態では、ＭＯＳトランジスタを例にとって説明しているが、ゲート絶縁層の材料が特に限定されない旨を述べたように、本発明の例は、ＭＩＳトランジスタ全般に適用できる。
【０３１９】
また、本発明の例は、ＭＩＳ(metal-insulator-semiconductor)構造を有する半導体装置、例えば、ＭＩＳキャパシタに応用することもできる。
【０３２０】
素子分離層の構造は、ＳＴＩに限られず、例えば、ＬＯＣＯＳ法により形成されるフィールド絶縁層であってもよい。
【０３２１】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０３２２】
【図１】参考例としての製造方法の一工程を示す断面図。
【図２】参考例としての製造方法の一工程を示す断面図。
【図３】参考例としての製造方法の一工程を示す断面図。
【図４】第１基本構成としての製造方法の一工程を示す断面図。
【図５】第１基本構成としての製造方法の一工程を示す断面図。
【図６】第１基本構成としての製造方法の一工程を示す断面図。
【図７】第２基本構成としての製造方法の一工程を示す断面図。
【図８】第２基本構成としての製造方法の一工程を示す断面図。
【図９】第３基本構成としての製造方法の一工程を示す断面図。
【図１０】第３基本構成としての製造方法の一工程を示す断面図。
【図１１】第３基本構成としての製造方法の一工程を示す断面図。
【図１２】ゲート電圧Ｖｇとゲート容量Ｃｇとの関係を示す図。
【図１３】第１実施の形態としてのデバイス構造を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。
【図１６】第１実施の形態としての製造方法の一工程を示す断面図。
【図１７】第１実施の形態としての製造方法の一工程を示す断面図。
【図１８】第１実施の形態としての製造方法の一工程を示す断面図。
【図１９】第１実施の形態としての製造方法の一工程を示す断面図。
【図２０】第１実施の形態としての製造方法の一工程を示す断面図。
【図２１】第２実施の形態としてのデバイス構造を示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。
【図２４】第２実施の形態としての製造方法の一工程を示す断面図。
【図２５】第２実施の形態としての製造方法の一工程を示す断面図。
【図２６】第２実施の形態としての製造方法の一工程を示す断面図。
【図２７】第２実施の形態としての製造方法の一工程を示す断面図。
【図２８】第２実施の形態としての製造方法の一工程を示す断面図。
【図２９】第３実施の形態としてのデバイス構造を示す平面図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】図２９のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。
【図３２】第３実施の形態としての製造方法の一工程を示す断面図。
【図３３】第３実施の形態としての製造方法の一工程を示す断面図。
【図３４】第３実施の形態としての製造方法の一工程を示す断面図。
【図３５】第３実施の形態としての製造方法の一工程を示す断面図。
【図３６】第３実施の形態としての製造方法の一工程を示す断面図。
【図３７】第４実施の形態としてのデバイス構造を示す平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図。
【図４０】第４実施の形態としての製造方法の一工程を示す断面図。
【図４１】第４実施の形態としての製造方法の一工程を示す断面図。
【図４２】第４実施の形態としての製造方法の一工程を示す断面図。
【図４３】第４実施の形態としての製造方法の一工程を示す断面図。
【図４４】第４実施の形態としての製造方法の一工程を示す断面図。
【図４５】第５実施の形態としてのデバイス構造を示す平面図。
【図４６】図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。
【図４７】図４５のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。
【図４８】第５実施の形態としての製造方法の一工程を示す断面図。
【図４９】第５実施の形態としての製造方法の一工程を示す断面図。
【図５０】第５実施の形態としての製造方法の一工程を示す断面図。
【図５１】第５実施の形態としての製造方法の一工程を示す断面図。
【図５２】第５実施の形態としての製造方法の一工程を示す断面図。
【図５３】第５実施の形態としての製造方法の一工程を示す断面図。
【図５４】第６実施の形態としてのデバイス構造を示す平面図。
【図５５】図５４のＬＶ−ＬＶ線に沿う断面図。
【図５６】図５４のＬＶＩ−ＬＶＩ線に沿う断面図。
【図５７】第６実施の形態としての製造方法の一工程を示す断面図。
【図５８】第６実施の形態としての製造方法の一工程を示す断面図。
【図５９】第６実施の形態としての製造方法の一工程を示す断面図。
【図６０】第６実施の形態としての製造方法の一工程を示す断面図。
【図６１】第６実施の形態としての製造方法の一工程を示す断面図。
【図６２】第６実施の形態としての製造方法の一工程を示す断面図。
【図６３】第６実施の形態としての製造方法の一工程を示す断面図。
【図６４】第６実施の形態としての製造方法の一工程を示す断面図。
【図６５】第７実施の形態としてのデバイス構造を示す平面図。
【図６６】図６５のＬＸＶＩ−ＬＸＶＩ線に沿う断面図。
【図６７】図６５のＬＸＶＩＩ−ＬＸＶＩＩ線に沿う断面図。
【図６８】第７実施の形態としての製造方法の一工程を示す断面図。
【図６９】第７実施の形態としての製造方法の一工程を示す断面図。
【図７０】第７実施の形態としての製造方法の一工程を示す断面図。
【図７１】適用例としてのＣＭＯＳインバータ回路を示す平面図。
【図７２】適用例としてのＣＭＯＳインバータ回路を示す平面図。
【符号の説明】
【０３２３】
１００，２００：  半導体(ex.シリコン)基板、  １０１，２０１：  素子分離層(STI)、  １０２，２０２：  ゲート絶縁層、  １０３，１０４：  導電層、  ２０３，２０５：  ルテニウム(Ru)層、  ２０４ａ：  InSb層、  ２０４ｂ：  インジウム析出層、  ２０６：  InRuSb層、  ２０８ａ：  エクステンション拡散層、  ２０８ｂ：  ソース・ドレイン拡散層、  ２０７，２０９：  窒化シリコン層、  ２１０，２１２，２１５：  酸化シリコン層、  ２１１：  ニッケルシリサイド層、  ２１３ａ：  チタン／窒化チタン、  ２１３ｂ：  タングステン、  ２１４ａ，２１４ｃ：  窒化チタン層、  ２１４ｂ：  アルミ層。
【図１】
2007134456.tif 000003
【図２】
2007134456.tif 000004
【図３】
2007134456.tif 000005
【図４】
2007134456.tif 000006
【図５】
2007134456.tif 000007
【図６】
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【図７】
2007134456.tif 000009
【図８】
2007134456.tif 000010
【図９】
2007134456.tif 000011
【図１０】
2007134456.tif 000012
【図１１】
2007134456.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007134456.tif 000018
【図１７】
2007134456.tif 000019
【図１８】
2007134456.tif 000020
【図１９】
2007134456.tif 000021
【図２０】
2007134456.tif 000022
【図２１】
2007134456.tif 000023
【図２２】
2007134456.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2007134456.tif 000028
【図２７】
2007134456.tif 000029
【図２８】
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【図２９】
2007134456.tif 000031
【図３０】
2007134456.tif 000032
【図３１】
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【図３２】
2007134456.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2007134456.tif 000039
【図３８】
2007134456.tif 000040
【図３９】
2007134456.tif 000041
【図４０】
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【図４１】
2007134456.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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