(57)【要約】【課題】電気特性が安定である薄膜キャパシタを提供する。【解決手段】第１の電極層と第２の電極層の間に誘電体層が形成されてなる薄膜キャパシタであって、前記誘電体層は、Ｃを含むＴａ酸化膜層を有することを特徴とする薄膜キャパシタ。【選択図】図１Ａ
2007134651.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極層と第２の電極層の間に誘電体層が形成されてなる薄膜キャパシタであって、
前記誘電体層は、Ｃを含むＴａ酸化膜層を有することを特徴とする薄膜キャパシタ。
【請求項２】
前記誘電体層は、Ｔａ酸化膜層をさらに含むことを特徴とする請求項１記載の薄膜キャパシタ。
【請求項３】
前記Ｃを含むＴａ酸化膜層は、Ｃを含むＴａ層を陽極酸化することにより形成されることを特徴とする請求項１または２記載の薄膜キャパシタ。
【請求項４】
第１の電極層を形成する工程と、前記第１の電極層上に誘電体層を形成する工程と、前記誘電体層上に第２の電極層を形成する工程と、を有する、薄膜キャパシタの製造方法であって、
前記誘電体層を形成する工程は、
Ｃを含むＴａ層を形成する成膜工程と、
前記Ｃを含むＴａ層を酸化する酸化工程と、と含むことを特徴とする薄膜キャパシタの製造方法。
【請求項５】
前記成膜工程は、
前記第１の電極層上にＴａ層を形成する第１の成膜工程と、
前記Ｔａ層上に、前記Ｃを含むＴａ層を形成する第２の成膜工程と、を含むことを特徴とする請求項４記載の薄膜キャパシタの製造方法。
【請求項６】
前記Ｔａ層と、前記Ｃを含むＴａ層は、スパッタリング法により形成されることを特徴とする請求項５記載の薄膜キャパシタの製造方法。
【請求項７】
前記酸化工程では、前記Ｃを含むＴａ層とともに、前記Ｔａ層の少なくとも一部の酸化が行われることを特徴とする請求項５または６記載の薄膜キャパシタの製造方法。
【請求項８】
半導体チップに接続される薄膜キャパシタを有する、当該半導体チップを実装する実装基板であって、
前記薄膜キャパシタは、
第１の電極層と第２の電極層の間にＣを含むＴａ酸化膜層が形成されてなることを特徴とする実装基板。
【請求項９】
半導体チップに接続される薄膜キャパシタを有する、当該半導体チップが実装基板に実装されてなる半導体装置であって、
前記薄膜キャパシタは、
第１の電極層と第２の電極層の間にＣを含むＴａ酸化膜層が形成されてなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜キャパシタと、当該薄膜キャパシタを有する実装基板および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体チップを実装する半導体装置の薄型化にともない、半導体チップの電源電圧の変動を抑えて動作を安定させるためのデカップリングキャパシタ（デカップリングコンデンサもしくはバイパスコンデンサと呼ばれることもある）の薄膜化の要求がある。
【０００３】
また、今後は更に半導体チップの動作速度を向上させるために、半導体チップの動作周波数が高くなることが予想されるため、デカップリングキャパシタの接続のインダクタンスを低減するために、デカップリングキャパシタはできるだけ半導体チップ近傍に設置される構造とすることが好ましい。このため、上記の要求に対応した薄膜キャパシタが様々に提案されている。
【０００４】
このような薄膜キャパシタでは、誘電体層として、薄膜状に形成することが容易であって比較的誘電率を高く形成することが可能な金属酸化物（例えばＴａの酸化物など）を用いる場合があった。
【特許文献１】特開２００３−３４７１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記の金属酸化物、例えばＴａの酸化物は、加熱によりその電気特性が変化してしまう懸念があった。例えばＴａの酸化物よりなる誘電体層を形成した後、当該誘電体層が加熱されると、当該誘電体層の抵抗値が下がってしまう場合が生じていた。これは、金属酸化物中の酸素が、加熱により拡散（脱離）してしまうことにより生じると考えられる。
【０００６】
そこで、本発明では上記の問題を解決した、新規で有用な薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することを課題としている。
【０００７】
本発明の具体的な課題は、電気特性が安定である薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の観点では、上記の課題を、第１の電極層と第２の電極層の間に誘電体層が形成されてなる薄膜キャパシタであって、前記誘電体層は、Ｃを含むＴａ酸化膜層を有することを特徴とする薄膜キャパシタにより、解決する。
【０００９】
当該薄膜キャパシタは、電気特性が安定であり、加熱による電気特性の変動が少ない特徴を有している。
【００１０】
また、前記誘電体層は、Ｔａ酸化膜層をさらに含むと、キャパシタの電気特性がさらに良好となる。
【００１１】
また、前記Ｃを含むＴａ酸化膜層は、Ｃを含むＴａ層を陽極酸化することにより形成されると、前記Ｃを含むＴａ酸化膜層の膜厚の制御が容易となって電気特性のばらつきが小さくなる。
【００１２】
また、本発明の第２の観点では、上記の課題を、第１の電極層を形成する工程と、前記第１の電極層上に誘電体層を形成する工程と、前記誘電体層上に第２の電極層を形成する工程と、を有する、薄膜キャパシタの製造方法であって、前記誘電体層を形成する工程は、Ｃを含むＴａ層を形成する成膜工程と、前記Ｃを含むＴａ層を酸化する酸化工程と、と含むことを特徴とする薄膜キャパシタの製造方法により、解決する。
【００１３】
当該薄膜キャパシタの製造方法によれば、電気特性が安定であり、加熱による電気特性の変動が少ない薄膜キャパシタを製造することが可能となる。
【００１４】
また、前記成膜工程は、前記第１の電極層上にＴａ層を形成する第１の成膜工程と、前記Ｔａ層上に、前記Ｃを含むＴａ層を形成する第２の成膜工程と、を含むと、形成される薄膜キャパシタの電気特性のばらつきが少なくなり、好ましい。
【００１５】
また、前記Ｔａ層と、前記Ｃを含むＴａ層は、スパッタリング法により形成されてもよい。
【００１６】
また、前記酸化工程では、前記Ｃを含むＴａ層とともに、前記Ｔａ層の少なくとも一部の酸化が行われると、形成される薄膜キャパシタの電気特性のばらつきが少なくなり、好ましい。
【００１７】
また、本発明の第３の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有する、当該半導体チップを実装する実装基板であって、前記薄膜キャパシタは、第１の電極層と第２の電極層の間にＣを含むＴａ酸化膜層が形成されてなることを特徴とする実装基板により、解決する。
【００１８】
当該実装基板は、前記薄膜キャパシタの電気特性が安定であり、実装された半導体装置が安定に動作する特徴を有している。
【００１９】
また、本発明の第４の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有する、当該半導体チップが実装基板に実装されてなる半導体装置であって、前記薄膜キャパシタは、第１の電極層と第２の電極層の間にＣを含むＴａ酸化膜層が形成されてなることを特徴とする半導体装置により、解決する。
【００２０】
当該半導体装置は、前記薄膜キャパシタの電気特性が安定であり、実装された半導体装置が安定に動作する特徴を有している。
【発明の効果】
【００２１】
本発明によれば、電気特性が安定である薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の実施の形態に関して図面に基づき、説明する。
【実施例１】
【００２３】
図１Ａは、本発明の実施例１による薄膜キャパシタ１００を模式的に示す断面図であり、図１Ｂは、図１Ａに示す薄膜キャパシタの平面図である。なお、図１ＢのＡ−Ａ’断面が、図１Ａに対応し、図１Ａと図１Ｂでは同じ部位には同じ符号が付されている。
【００２４】
図１Ａ，図１Ｂを参照するに、前記薄膜キャパシタ１００は、下部電極層（第１の電極層）１０３と上部電極層（第２の電極層）１０６の間に誘電体層１０５が形成されてなる薄膜キャパシタである。
【００２５】
前記下部電極層１０３は、例えばＣｕよりなり、例えばＳｉよりなる基板１０１上に、例えばシリコン酸化膜よりなる絶縁層１０２を介して形成されている。また、前記下部電極層１０３が電解メッキ法により形成される場合には、前記絶縁層１０２と前記下部電極層１０３の間に、電解メッキ時の給電層となるシード層１０３Ａが形成される。同様に、記上部電極層１０６が電解メッキ法により形成される場合には、前記誘電体層１０５と前記上部電極層１０６の間に、電解メッキ時の給電層となるシード層１０６Ａが形成される。
【００２６】
また、前記誘電体層１０５と前記下部電極層１０３の間には、Ｔａ層１０４が形成されている。前記Ｔａ層１０４は、前記誘電体層１０５を形成する工程において形成される層である。
【００２７】
また、前記上部電極層１０６、前記シード層１０６Ａ、および前記誘電体層１０５を貫通する開口部１０６Ｂには、前記Ｔａ層１０４上に起立するように、略円筒状のプラグ１０３Ｂが形成されている。
【００２８】
上記の構成において、半導体チップの電源ラインと接地ラインを、例えば上部電極層１０６と前記プラグ１０３Ｂにそれぞれ接続することで、当該電源ラインと当該接地ラインの間に、前記上部電極層１０６と前記下部電極層１０３の間に前記誘電体層１０５が形成されてなる薄膜キャパシタ（デカップリングキャパシタ）を挿入することが可能となる。この場合、当該薄膜キャパシタにより、半導体チップの電源電圧の変動を抑えて動作を安定させることが可能となる。
【００２９】
また、上記の構造においては、前記下部電極層１０３を省略した形とすることも可能である。この場合、前記上部電極層１０６と対向する電極（下部電極層）として、前記Ｔａ層１０４が機能する。
【００３０】
本実施例による薄膜キャパシタ１００では、前記誘電体層１０５が、Ｃ（炭素）を含むＴａ酸化膜層（Ｔａと酸素と炭素を含む層）よりなる誘電体層１０５Ｂを有することが特徴である。
【００３１】
従来の薄膜キャパシタでは、誘電体層がＴａ酸化膜（Ｔａの酸化物、Ｔａ２Ｏ５）より形成されていたため、誘電体層が加熱されると酸素が拡散（脱離）して誘電体層の抵抗値が下がる場合があった。一方、本実施例による薄膜キャパシタ１００では、前記誘電体層１０５が、Ｃを含むＴａ酸化膜層よりなる誘電体層１０５Ｂを含むため、誘電体層１０５での酸素の拡散が抑制され、加熱された場合であっても電気特性（電気抵抗など）が安定である特徴を有している。
【００３２】
また、前記誘電体層１０５は、さらにＴａ酸化膜層（実質的にＣが添加されていないＴａ酸化膜層）よりなる誘電体層１０５Ａを有している。すなわち、前記誘電体層１０５は、Ｔａ酸化膜層よりなる誘電体層１０５Ａと、Ｃを含むＴａ酸化膜層（Ｔａと酸素と炭素を含む層）よりなる誘電体層１０５Ｂとが積層された構造を有している。
【００３３】
これは、前記誘電体層１０５を形成する場合に、Ｔａ層と、Ｃが添加されたＴａ層を積層した後、陽極酸化により、Ｃが添加されたＴａ層の側から酸化を行っているためである。次に、このような誘電体層１０５の形成方法を含む、上記の薄膜キャパシタ１００の製造方法について説明する。
【００３４】
図２Ａ〜図２Ｇは、上記の薄膜キャパシタ１００の製造方法を、手順を追って説明する図である。ただし以下の図中では、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００３５】
まず、図２Ａに示す工程において、例えばＳｉよりなる基板１０１上に、たとえばシリコン酸化膜よりなる絶縁層１０２を厚さが３００ｎｍとなるように形成する。
【００３６】
次に、図２Ｂに示す工程において、前記絶縁層１０２上に、例えばＣｕ（厚さ５００ｎｍ）／Ｔａ（厚さ５０ｎｍ）よりなるシード層１０３Ａを、例えばスパッタリング法により形成する。
【００３７】
次に、前記シード層１０３Ａ上に、該シード層１０３Ａを給電層として、例えばＣｕの電解メッキ法により、下部電極層１０３を厚さが１０μｍとなるように形成する。
【００３８】
次に、前記下部電極層１０３上に、Ｔａ層１０４を、例えばＡｒガスを用いたスパッタリング法により、厚さが５００ｎｍとなるように形成する。
【００３９】
次に、当該Ｔａ層１０４上に、Ｃを含むＴａ層１０５ｂを、例えばＡｒガスとＣＯ２ガスを用いた反応性スパッタリング法により、厚さが１００ｎｍとなるように形成する。この場合、スパッタリングに用いるターゲットの材料にはＴａを用い、スパッタリングに用いるＡｒガスにＣＯ２を例えば５％程度添加して、形成される膜にＣが添加されるようにする。この場合、当該Ｃを含むＴａ層１０５ｂには、酸素も添加されることになる。
【００４０】
また、Ａｒガスに添加されるガスはＣＯ２に限らず、例えば、Ｃ元素を有する他のガスを用いてもかまわない。また、Ｃを添加する方法としては、ターゲットにＴａとＣを含む材料を用いてもよい。
【００４１】
また、当該Ｃを含むＴａ層１０５ｂを、例えば蒸着法により、またはＣＶＤ法などを用いて形成してもよい。
【００４２】
次に、図２Ｃに示す工程において、前記Ｃを含むＴａ層１０５ｂを、例えば陽極酸化（２００Ｖ）により酸化して、Ｃを含むＴａ酸化膜層よりなる誘電体層１０５Ｂを形成する。この場合、本工程における当該陽極酸化によって、前記Ｃを含むＴａ層１０５ｂとともに、前記Ｔａ層１０４の少なくとも一部の酸化が行われ、Ｔａ酸化膜層（実質的にＣを含まないＴａ酸化膜層）よりなる誘電体層１０５Ａが形成される。ここで、Ｔａ酸化膜層よりなる前記誘電体層１０５Ａと、Ｃを含むＴａ酸化膜層よりなる前記誘電体層１０５Ｂとが積層されてなる誘電体層１０５が形成される。この場合、酸化が前記Ｔａ層１０４まで進行するように陽極酸化が行われると、少なくとも、前記Ｃを含むＴａ層１０５ｂは確実に酸化され、前記誘電体層１０５の電気特性が良好となる。また、Ｔａ酸化膜層よりなる前記誘電体層１０５Ａの誘電率は、Ｃを含むＴａ酸化膜層よりなる前記誘電体層１０５Ｂの誘電率より高くなる。このため、前記誘電体層１０５Ａを形成することで、前記誘電体層１０５全体の誘電率を高くすることができる。
【００４３】
また、先に説明したように、前記誘電体層１０５Ｂを形成することで、前記誘電体層１０５の加熱後の電気特性の変化が抑制されるため、前記誘電体層１０５Ｂと前記誘電体層１０５Ａとが積層される構造とすることで、電気特性が安定であるとともに、誘電率が高い誘電体層を形成することができる。
【００４４】
なお、この場合にＣを含むＴａ酸化膜層とは、Ｔａ元素とＯ元素とＣ元素を少なくとも含む膜を意味し、厳密な意味での結合状態を問うものではない。また、これらの元素以外に、不純物または添加物などが含有されていてもよい。
【００４５】
次に、図２Ｄに示す工程において、例えばパターニングされたマスクを用いたドライエッチング法によって、前記誘電層１０５のパターニングを行い、部分的に前記Ｔａ層１０４が露出するようにする。
【００４６】
次に、図２Ｅに示す工程において、前記誘電体層１０５上に、例えばＣｕ（厚さ５００ｎｍ）／Ｔａ（厚さ５０ｎｍ）よりなるシード層１０６Ａを、例えばスパッタリング法により形成する。
【００４７】
次に、前記シード層１０６Ａ上に、該シード層１０６Ａを給電層として、例えばＣｕの電解メッキ法により、上部電極層１０６を厚さが１０μｍとなるように形成する。同様に、例えばＣｕの電解メッキ法により、前記Ｔａ層１０４上に起立するように、略円筒状のプラグ１０３Ｂを形成する。
【００４８】
次に、図２Ｆに示す工程において、前記基板１０１を必要な所定の厚さ（例えば５０μｍ程度）となるまで研削して薄くすることで、図１Ａ，図１Ｂに示した薄膜キャパシタ１００を形成することができる。
【００４９】
また、その後の工程において、例えば図２Ｇに示すように、必要に応じて、当該薄膜キャパシタ１００を覆うように、絶縁膜（保護膜）１０７を形成してもよい。前記絶縁膜１０７は、例えば感光性レジストなどの材料により形成され、前記プラグ１０３Ｂの上面の一部と、前記上部電極１０６の一部が、接続のために露出するようにパターニングして形成される。この後、前記絶縁膜１０７の硬度を高めるために、例えば２００℃で１時間程度、前記配線基板１００全体を加熱する。
【００５０】
この場合、本実施例による薄膜キャパシタ１００では、前記誘電体層１０５が、Ｃを含むＴａ酸化膜層よりなる誘電体層１０５Ｂを含むため、加熱された場合であっても電気特性（電気抵抗など）が安定である特徴を有する。
【００５１】
次に、加熱前後の、上記の薄膜キャパシタの電気特性を調べた結果について、図３Ａ、図３Ｂを用いて説明する。図３Ａは、上記の薄膜キャパシタ１００について、キャパシタ形成後であって加熱前（図２Ｇの工程の加熱前）に、電気特性（Ｉ−Ｖ特性）を調べた結果である。一方、図３Ｂは、キャパシタ形成後に加熱した後（２００℃で１時間加熱、図２Ｇの工程の加熱後）、同様に電気特性を調べた結果である。
【００５２】
図３Ａ，図３Ｂを参照するに、加熱の前後において、キャパシタのＩ−Ｖ特性に実質的な変化は見られず、加熱による誘電体層の電気特性の変化が殆ど無いことが確認された。
【００５３】
また、上記の薄膜キャパシタ１００との比較のために、上記の薄膜キャパシタ１００において、Ｃを含むＴａ酸化膜層よりなる誘電体層１０５Ｂを形成しない比較用キャパシタを形成した。この場合、当該比較用キャパシタでは、前記誘電体層１０５Ｂを、Ｔａ酸化膜層に置き換えた構造とし、これ以外の構造は薄膜キャパシタ１００と同様とした。
【００５４】
図４Ａは、上記の比較用キャパシタについて、キャパシタ形成後であって加熱前（図２Ｇの工程の加熱前に相当）に、電気特性を調べた結果である。図４Ｂは、キャパシタ形成後に加熱した後（２００℃で１時間加熱、図２Ｇの工程の加熱後に相当）、同様に電気特性を調べた結果である。
【００５５】
図４Ａ，図４Ｂを参照するに、上記の比較用キャパシタの場合、加熱後にリーク電流が大きくなっていることがわかる。これは、Ｔａ酸化膜層よりなる誘電体層の電気特性が変化しているためと考えらえる。このように、誘電体層の電気特性が変化する要因は様々に考えられるが、Ｔａ酸化膜層中の酸素が拡散する（酸素が脱離する）ことがその可能性の一つに考えられる。本実施例による薄膜キャパシタでは、このような酸素の拡散が抑制されると考えられる。
【実施例２】
【００５６】
また、実施例１に記載した薄膜キャパシタ１００を、実際に半導体チップを実装する実装基板に設置する場合の一例について以下に説明する。
【００５７】
図５Ａ〜図５Ｃは、本発明の実施例２による実装基板の製造方法を手順を追って示した図である。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５８】
まず、図５Ａに示す工程では、コア基板２０１上に、前記薄膜キャパシタ１００を設置する。なお、本図では図１Ａ，２Ｆ，２Ｇなどに記載した、誘電体層１０５Ａ，１０５Ｂ、シード層１０３Ａ，１０６Ａなどは図示を省略している（以下の図において同じ）。また、前記コア基板２０１には、例えば、該コア基板２０１を貫通するビアプラグ２０１が複数形成される。
【００５９】
次に、図５Ｂに示す工程において、例えばセミアディティブ法などを用いて、前記コア基板２０１の前記薄膜キャパシタ１００が設置された側（以下文中第１の側）に、パターン配線よりなる配線部２０３Ａを、前記コア基板２０１の第１の側の反対側の第２の側に、パターン配線よりなる配線部２０３Ｂを形成する。
【００６０】
次に、前記コア基板２０１の第１の側に、前記薄膜キャパシタ１００および前記配線部２０３Ａを覆うように絶縁層（例えば樹脂よりなるビルドアップ層）２０４Ａを形成する。また、前記コア基板２０１の第２の側にも同様に絶縁層２０４Ｂを形成する。
【００６１】
次に、前記絶縁層２０４Ａを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０５Ａを形成する。同様に、前記絶縁層２０４Ｂを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０５Ｂを形成する。
【００６２】
この場合、複数形成される前記配線部２０５Ａは、前記配線部２０４Ａ、前記上部電極層１０６、または前記プラグ１０３Ｂなどに接続される。
【００６３】
次に、図５Ｃに示す工程において、前記配線部２０５Ａを覆うように絶縁層（ビルドアップ層）２０６Ａを形成し、同様に前記配線部２０５Ｂを覆うように絶縁層２０６Ｂを形成する。
【００６４】
次に、前記絶縁層２０６Ａを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０７Ａを形成する。同様に、前記絶縁層２０６Ｂを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０７Ｂを形成する。
【００６５】
この場合、前記配線部２０７Ａのビアプラグは、前記配線部２０５Ａのパターン配線に接続されるように、同様に、前記配線部２０７Ｂのビアプラグは、前記配線部２０５Ｂのパターン配線に接続されるようにそれぞれ形成される。
【００６６】
次に、前記配線部２０７Ａの一部が露出する開口部を有するように、前記絶縁層２０６Ａ上にソルダーレジスト層２０８Ａを形成する。また、露出した前記配線部２０７Ａ上に、例えばメッキ層よりなる接続層２０９Ａを形成する。同様に、前記配線部２０７Ｂの一部が露出する開口部を有するように、前記絶縁層２０６Ｂ上にソルダーレジスト層２０８Ｂを形成する。また、露出した前記配線部２０７Ｂ上に、例えばメッキ層よりなる接続層２０９Ｂを形成する。
【００６７】
このようにして、前記薄膜キャパシタ１００を内蔵した、半導体チップを実装する実装基板２００を形成することができる。
【００６８】
上記の実装基板２００においては、前記接続層２０９Ａに半導体チップが実装される。この場合、前記配線部２０７Ａ、２０５Ａを介して、半導体チップの電源ラインと接地ラインの間に薄膜キャパシタが挿入されるように接続される。
【００６９】
本実施例による実装基板２００では、前記薄膜キャパシタ１００が薄型化されて内蔵されているため、実装基板の小型化、薄型化に対応することが可能である。また、前記薄膜キャパシタ１００の電気特性が安定であるため、実装される半導体チップの電源電圧の変動を抑えて動作を安定させることを効率よく行うことが可能となっている。
【実施例３】
【００７０】
また、図６は、本発明の実施例３による半導体装置を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７１】
図６を参照するに、本実施例による半導体装置３００は、実施例２に記載した実装基板２００に、半導体チップ３０１が実装された構造を有している。前記半導体チップ３０１は、例えば電極パッド（図示せず）上に形成された半田バンプ３０２が前記接続層２０９Ａに電気的に接続されることにより、実装される。
【００７２】
この場合、前記配線部２０７Ａ、２０５Ａを介して、半導体チップの電源ラインと接地ラインの間に薄膜キャパシタが挿入されるように接続される。
【００７３】
本実施例による半導体装置３００では、前記薄膜キャパシタ１００が薄型化されて内蔵されているため、半導体装置の小型化、薄型化に対応することが可能である。また、前記薄膜キャパシタ１００の電気特性が安定であるため、実装される半導体チップの電源電圧の変動を抑えて動作を安定させることを効率よく行うことが可能となっている。
【００７４】
また、上記の実施例では、おもに前記誘電体層１０５が、Ｃ（炭素）を含むＴａ酸化膜層（Ｔａと酸素と炭素を含む層）よりなる誘電体層１０５Ｂを有する場合について説明したが、これに限定されるものではない。例えば、前記誘電体層１０５Ｂが、Ｃ（炭素）を含むＮｂ酸化膜層（Ｎｂと酸素と炭素を含む層）よりなるように構成してもよい。この場合、ＴａとＮｂは類似の特性を有しているため、Ｔａを用いた場合と同様の効果を得ることが可能である。
【００７５】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００７６】
本発明によれば、電気特性が安定である薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００７７】
【図１Ａ】実施例１による薄膜キャパシタを示す断面図である。
【図１Ｂ】実施例１による薄膜キャパシタを示す平面図である。
【図２Ａ】図１Ａの薄膜キャパシタの製造方法を示す図（その１）である。
【図２Ｂ】図１Ａの薄膜キャパシタの製造方法を示す図（その２）である。
【図２Ｃ】図１Ａの薄膜キャパシタの製造方法を示す図（その３）である。
【図２Ｄ】図１Ａの薄膜キャパシタの製造方法を示す図（その４）である。
【図２Ｅ】図１Ａの薄膜キャパシタの製造方法を示す図（その５）である。
【図２Ｆ】図１Ａの薄膜キャパシタの製造方法を示す図（その６）である。
【図２Ｇ】図１Ａの薄膜キャパシタの製造方法を示す図（その７）である。
【図３Ａ】薄膜キャパシタの電気特性を示す図（その１）である。
【図３Ｂ】薄膜キャパシタの電気特性を示す図（その２）である。
【図４Ａ】薄膜キャパシタの電気特性を示す図（その３）である。
【図４Ｂ】薄膜キャパシタの電気特性を示す図（その４）である。
【図５Ａ】実施例２による実装基板の製造方法を示す図（その１）である。
【図５Ｂ】実施例２による実装基板の製造方法を示す図（その２）である。
【図５Ｃ】実施例２による実装基板の製造方法を示す図（その３）である。
【図６】実施例３による半導体装置を示す図である。
【符号の説明】
【００７８】
１００  薄膜キャパシタ
１０１  基板
１０２  絶縁層
１０３  下部電極層
１０３Ａ  シード層
１０３Ｂ  プラグ
１０４  Ｔａ層
１０５，１０５Ａ，１０５Ｂ  誘電体層
１０６  上部電極層
１０６Ａ  シード層
１０６Ｂ  開口部
１０７  絶縁層
２００  実装基板
２０１  コア基板
２０２  ビアプラグ
２０３Ａ，２０３Ｂ，２０５Ａ，２０５Ｂ，２０７Ａ，２０７Ｂ  配線部
２０４Ａ，２０４Ｂ，２０６Ａ，２０６Ｂ  絶縁層
２０８Ａ，２０８Ｂ  ソルダーレジスト層
２０９Ａ，２０９Ｂ  接続層
３００  半導体装置
３０１  半導体チップ
３０２  半田バンプ
【図１Ａ】
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【図１Ｂ】
2007134651.tif 000004
【図２Ａ】
2007134651.tif 000005
【図２Ｂ】
2007134651.tif 000006
【図２Ｃ】
2007134651.tif 000007
【図２Ｄ】
2007134651.tif 000008
【図２Ｅ】
2007134651.tif 000009
【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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