(57)【要約】【課題】信号強度検出回路の出力特性が電源電圧の変動によってばらつくという課題を解決する。【解決手段】信号強度検出回路は、電源電圧Vddにより駆動され、入力電圧Vinを順次増幅する複数段の縦続接続された飽和差動増幅回路６０−１〜６０−ｎと、各段の飽和差動増幅回路６０−１〜６０−ｎで増幅された信号をそれぞれ整流する複数段の全波整流器８０−１〜８０−ｎと、各段の全波整流器８０−１〜８０−ｎの出力電流の和である信号強度検出電流IOを求めるカレントミラー回路１００と、電源電圧Vddに依存して電流量が変化する電源電圧変動抑制回路１１０とを有している。そして、回路１１０の出力電流を信号強度検出電流IOと加算することによって、信号強度検出電圧Vrssiの電源電圧依存性を低減している。【選択図】図１
2007295377.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧により駆動され、入力信号を順次増幅する複数段の縦続接続された飽和増幅回路と、
前記各段の飽和増幅回路で増幅された信号をそれぞれ整流する複数段の整流器と、
前記各段の整流器の出力電流の和である信号強度検出電流を求める回路と、
前記電源電圧に依存して電流量が変化する電流を前記信号強度検出電流に加算する電源電圧変動抑制回路と、
を有することを特徴とする信号強度検出回路。
【請求項２】
前記飽和増幅回路は飽和差動増幅回路であり、更に、前記整流器は全波整流器であることを特徴とする請求項１記載の信号強度検出回路。
【請求項３】
前記信号強度検出電流を求める回路は、
第１のカレントミラー回路により構成され、
前記電源電圧変動抑制回路は、
前記電源電圧が印加される電源電圧端子と所定のノードとの間に接続され、且つ前記第１のカレントミラー回路に並列に接続された第２のカレントミラー回路と、
前記所定のノードと接地電圧が印加される接地端子との間に接続された抵抗と、
により構成されていることを特徴とする請求項１又は２記載の信号強度検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビ、ラジオ、ＣＡＴＶ、無線等の通信受信機器における受信信号や送信信号等のキャリア信号の強度を検出する信号強度検出回路に関するものである。
【背景技術】
【０００２】
従来、この種の信号強度検出回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平７−３０３５３号公報
【０００４】
図６は、特許文献１等に記載された従来の信号強度検出回路の構成図である。
この信号強度検出回路は、入力電圧Vinを入力する入力端子１，２を有し、この入力端子１，２に、複数（ｎ）段の飽和差動増幅回路１０−１〜１０−ｎがカスケード（縦続）接続され、最終段の飽和差動増幅回路１０−ｎに、出力電圧Voutを出力する出力端子２１，２２が接続されている。各段の飽和差動増幅回路１０−１〜１０−ｎの入力端子には、半波整流器３０−１〜３０−（ｎ＋１）がそれぞれ接続され、この（ｎ＋１）段の半波整流器３０−０〜３０−ｎの出力端子に、Pチャネル型MOSトランジスタ（以下「PMOS」という。）４１，４２からなるカレントミラー回路４０が接続されている。カレントミラー回路４０の出力端子は、信号強度検出電圧Vrssiを出力する出力端子４３、及び電流／電圧変換用の抵抗４４を介して接地されている。
【０００５】
各段の半波整流器３０−１〜３０−（ｎ＋１）は、各飽和差動増幅回路１０−１〜１０−ｎの一方の入力端子に直流オフセット電圧Vosを印加する定電圧源３１と、電源電圧Vddが印加される一対の負荷用のPMOS３２，３３と、差動出力電流を整流するためのコンデンサ３４と、各飽和差動増幅器１０−１〜１０−ｎの他方の入力端子の電圧によりゲート制御されるNチャネル型MOSトランジスタ（以下「NMOS」という。）３５と定電圧源３１側の電圧によりゲート制御されるNMOS３６とからなる差動対と、この差動対に対して定電流Iを流す定電流源３７とにより構成されている。
【０００６】
このような構成の信号強度検出回路では、入力端子１，２より例えば中間周波信号等の入力電圧Vinが入力されると、この入力電圧Vinが各段の飽和差動増幅回路１０−１〜１０−ｎにより順次差動増幅され、増幅された出力電圧Voutが出力端子２１，２２から出力される。各段の飽和差動増幅回路１０−１〜１０−ｎで増幅された信号は、それぞれ半波整流器３０−１〜３０−（ｎ＋１）に入力される。そして各段の半波整流器３０−１〜３０−（ｎ＋１）の出力電流の和が、カレントミラー回路４０を介して抵抗４４により電圧変換され、信号強度検出電圧Vrssiが出力端子４３から出力される。
【０００７】
ここで、各段の飽和差動増幅回路１０−１〜１０−ｎの利得が全て同じであれば、２段目の利得は１段目の利得の２乗、（ｎ−１）段目は（ｎ−１）乗、ｎ段目はｎ乗と指数的に出力電圧が大きくなり、利得のｎ乗の重みが加わっているので、その和である信号強度検出電圧Vrssiは入力信号電力のｄＢｍ単位の増加に対して直線的に増加することになる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図７は、図６中の飽和差動増幅回路の一例を示す構成図である。
この飽和差動増幅回路１０は、従来、一般的に用いられる回路であり、２つの入力電圧を入力する入力端子１１，１２と、電源電圧Vddが印加される負荷用の抵抗１３，１４と、これらの一端に接続された出力端子１５，１６と、入力端子１１，１２から入力される入力電圧によりゲート制御される差動入力用のNMOS１７，１８と、このNMOS１７，１８に対して一定電流を流す定電流源用のNMOS１９とにより構成されている。このような構成の飽和差動増幅回路１０では、入力端子１１，１２に入力された２つの入力電圧が、NMOS１７，１８により差動増幅され、この増幅された電圧が出力端子１５，１６から出力される。
【０００９】
図６のような従来の信号強度検出回路では、各飽和差動増幅回路１０−１〜１０−ｎに、一般的に用いられる図７に示すような飽和差動増幅回路１０を用いた場合、電源電圧Vddの変動により飽和差動増幅回路１０−１，１０−２，・・・，１０−ｎの出力電圧V1，V2，・・・，Voutの直流（DC）レベルが変動するため、NMOS１９のチャネル長変調効果による非定電流性から飽和振幅や利得が変動してしまう。つまり飽和差動増幅回路１０の利得、又は飽和振幅が電源電圧依存性を持つ増幅回路の場合には、信号強度検出回路の出力特性が電源電圧Vddによって大きくばらつくという課題があった。
【課題を解決するための手段】
【００１０】
本発明の信号強度検出回路は、電源電圧により駆動され、入力信号を順次増幅する複数段の縦続接続された飽和増幅回路と、前記各段の飽和増幅回路で増幅された信号をそれぞれ整流する複数段の整流器と、前記各段の整流器の出力電流の和である信号強度検出電流を求める回路と、前記電源電圧に依存して電流量が変化する電流を前記信号強度検出電流に加算する電源電圧変動抑制回路とを有している。
【発明の効果】
【００１１】
本発明によれば、電源電圧に依存して電流量が変化する電圧変動抑制回路を設け、この出力電流を信号強度検出電流と加算するようにしたので、信号強度検出出力の電源電圧変動に対するばらつきを抑制でき、これによって信号強度検出出力の電源電圧依存性を低減できる。
【発明を実施するための最良の形態】
【００１２】
信号強度検出回路は、電源電圧により駆動され、入力信号を順次増幅する複数段の縦続接続された飽和差動増幅回路と、前記各段の飽和差動増幅回路で増幅された信号をそれぞれ整流する複数段の全波整流器と、前記各段の全波整流器の出力電流の和である信号強度検出電流を求めるカレントミラー回路と、前記電源電圧に依存して電流量が変化する電流を前記信号強度検出電流に加算する電源電圧変動抑制回路とを有している。
【実施例１】
【００１３】
（実施例１の構成）
図１は、本発明の実施例１を示す信号強度検出回路の構成図である。
【００１４】
この信号強度検出回路は、入力信号（例えば、入力電圧）Vinを入力する一対の入力端子５１，５２を有し、この入力端子５１，５２に、複数（ｎ）段の飽和増幅回路（例えば、飽和差動増幅回路）６０−１〜６０−ｎがカスケード接続されている。各段の飽和差動増幅回路６０−１〜６０−ｎの出力端子には、整流器（例えば、全波整流器）８０−１〜８０−ｎがそれぞれ接続されている。
【００１５】
即ち、一方の入力端子５１は、初段（１段目）の飽和差動増幅回路６０−１の（＋）入力端子に接続され、他方の入力端子５２は、その飽和差動増幅回路６０−１の（−）入力端子に接続されている。飽和差動増幅回路６０−１の（＋）出力端子は、２段目の飽和差動増幅回路６０−２の（＋）入力端子に接続されると共に、全波整流器８０−１の一方の入力端子に接続され、飽和差動増幅回路６０−１の（−）出力端子は、２段目の飽和差動増幅回路６０−２の（−）入力端子に接続されると共に、全波整流器８０−１の他方の入力端子に接続されている。飽和差動増幅回路６０−２の（＋）出力端子は、３段目の飽和差動増幅回路６０−３の（＋）入力端子に接続されると共に、全波整流器８０−２の一方の入力端子に接続されている。飽和差動増幅回路６０−２の（−）出力端子は、３段目の飽和差動増幅回路６０−３の（−）入力端子に接続されると共に、全波整流器８０−２の他方の入力端子に接続されている。
【００１６】
同様の接続を繰り返し、最終段の飽和差動増幅回路６０−ｎの（＋）出力端子は、出力信号（例えば、出力電圧）Voutを出力する出力端子７１に接続されると共に、全波整流器８０−ｎの一方の入力端子に接続され、飽和差動増幅回路６０−ｎの（−）出力端子は、出力信号（例えば、出力電圧）Voutを出力する出力端子７２に接続されると共に、全波整流器８０−ｎの他方の入力端子に接続されている。
【００１７】
各段の飽和差動増幅回路６０−１〜６０−ｎは、例えば、図７の飽和差動増幅回路１０により構成されている。
【００１８】
全波整流器８０−１〜８０−ｎの出力端子は全て、PMOS１０１，１０２からなるカレントミラー回路１００におけるPMOS１０１のドレイン端子及びゲート端子と、PMOS１０２のゲート端子とに接続されている。本実施例１の特徴は、カレントミラー回路１００に対して、電源電圧変動抑制回路１１０を接続したことである。この電源電圧変動抑制回路１１０は、PMOS１１１，１１２からなるカレントミラー回路と、PMOS１１１のドレイン端子側のノードNに対して直列に接続された抵抗１１３とにより構成されている。
【００１９】
全波整流器８０−１〜８０−ｎの出力端子は全て、PMOS１１２のドレイン端子にも接続されている。PMOS１１２は、ソース端子が、電源電圧Vddが印加される電源電圧端子（以下「Vdd端子」という。）に接続され、ゲート端子が、PMOS１１１のゲート端子及びドレイン端子と抵抗１１３の一方の端子とに接続されている。PMOS１１１のソース端子はVdd端子に接続され、抵抗１１３の他方の端子は接地されている。
【００２０】
カレントミラー回路１００を構成するPMOS１０１のソース端子は、Vdd端子に接続されている。PMOS１０２は、ソース端子がVdd端子に接続され、ドレイン端子が、信号強度検出電圧Vrssiを出力するための出力端子１０３に接続される共に、電流／電圧変換用の抵抗１０４の一方の端子に接続されている。抵抗１０４の他方の端子は、接地されている。
【００２１】
全波整流器８０−１〜８０−ｎの出力電流をそれぞれIB1，IB2，・・・，IBnとし、これらを合算した出力電流をIOとする。PMOS１０１のドレイン−ソース間に流れる電流をI1、PMOS１０２のドレイン−ソース間に流れる電流をI2、PMOS１１１のドレイン−ソース間に流れる電流をI3、及び、PMOS１１２のドレイン−ソース間に流れる電流をI4とする。
【００２２】
図２は、図１中の各全波整流器８０−１〜８０−ｎの一例を示す構成図である。
この全波整流器８０は、一対の入力端子８１，８２、負荷抵抗用のPMOS８３、出力端子８４、差動入力用のNMOS８５，８６、一定電流I1１を流す定電流源８７、差動入力用のNMOS８８，８９、及び、一定電流I1２を流す定電流源９０より構成されている。
【００２３】
そして、NMOS８５のゲート端子は、入力端子８１に接続される共に、NMOS８９のゲート端子に接続されている。NMOS８６のゲート端子は、入力端子８２に接続される共に、NMOS８８のゲート端子に接続されている。NMOSトランジスタ８５のソース端子は、NMOS８６のソース端子に接続されると共に、定電流源８７の入力端子に接続されている。定電流源８７の出力端子は、接地されている。NMOS８８のソース端子は、NMOS８９のソース端子に接続されると共に、定電流源９０の入力端子に接続されている。定電流源９０の出力端子は、接地されている。
【００２４】
NMOS８５のドレイン端子は、NMOS８８のドレイン端子に接続されると共に、PMOS８３のドレイン端子及びゲート端子に接続されている。PMOS８３のソース端子は、Vdd端子に接続されている。NMOS８６のドレイン端子は、出力端子８４に接続される共に、NMOS８９のドレイン端子に接続されている。
【００２５】
なお、NMOS８５と８６、NMOS８８と８９は、トランジスタサイズが異なるものとする。
【００２６】
（実施例１の動作）
本実施例１における信号強度検出回路の基本動作（Ａ）と、電源電圧Vddが変動した場合の動作（Ｂ）について説明する。
【００２７】
（Ａ）  信号強度検出回路の基本動作
図３は、図１中のPMOS１１１と抵抗１１３の電圧−電流特性を示す図である。
信号強度検出回路としての基本動作として、電源電圧変動抑制回路以外の動作は従来の回路とほぼ同じである。図１において、例えば中間周波信号等の入力電圧Vinが入力端子５１，５２に入力されると、この入力電圧Vinが複数段の飽和差動増幅回路６０−１〜６０−ｎにより順次増幅され、この増幅された出力電圧Voutが出力端子７１，７２から出力される。
【００２８】
各段の飽和差動増幅回路６０−１〜６０−ｎで増幅された信号は、それぞれ全波整流器８０−１〜８０−ｎに入力されて整流される。各段の全波整流器８０−１〜８０−ｎの出力電流は、合算されて合算出力電流IOとなる。電源電圧変動抑制回路１１０内のPMOS１１１及び抵抗１１３には、電流I3が流れる。
【００２９】
PMOS１１１に流れる電流I3は、PMOS１１１のゲート及びソースの電圧をVgとすると、PMOS特性による式（１）の電圧−電流特性と、抵抗１１３の式（２）の電圧−電流特性の関係とが両立する電流値となる。
Ｉ＝ｋ（Vdd−Vg−Vt）２    ・・・（１）
但し、ｋ；PMOS１１１の定数、Vt；PMOSの閾値電圧
Ｉ＝Vg／R2・・・（２）
但し、R2；抵抗１１３の抵抗値
即ち、図３に示すように、電流Ｉの曲線と電流Ｉの直線の交点が２つの式（１）、（２）の両立する点であり、そのＸ軸の値が電圧Vg、そのＹ軸の値が流れる電流I3となる。又、PMOS１１１とPMOS１１２は、カレントミラー構成であるため、PMOS１１２にも同様の電流が流れる。PMOS１０１に流れる電流I1は、電流IOからPMOS１１２の電流I4が減算され、
I1＝IO−I4
となる。更に、この電流I1は、PMOS１０１及びPMOS１０２からなるカレントミラー回路１００を介して、抵抗１０４により電圧に変換され、信号強度検出電圧Vrssiが出力端子１０３から出力される。
【００３０】
ここで、全飽和差動増幅回路６０−１〜６０−ｎの出力振幅が飽和すると、全波整流器８０−１〜８０−ｎの出力電流IB1〜IBnのピーク値も飽和する。単純に１つの飽和差動増幅回路の出力飽和を検知すると信号強度検出（以下「RSSI」という。）の出力が１になるものと考えると、入力信号電力とRSSI出力の関係が次のようになることが分かる。
【００３１】
図１の飽和差動増幅回路６０−１〜６０−ｎの利得がすべて同じであれば、２段目の利得は１段目の利得の２乗、３段目は３乗、４段目は４乗と指数的に出力が大きくなる。図１での最終段であるｎ段目が丁度飽和する入力信号電力の場合には、１段の利得のｎ乗の利得で増幅して初めてRSSI出力として１が出力されることになる。最終段から２つ目が丁度飽和する大きさの入力信号電力は、（ｎ−１）段の飽和差動増幅回路６０−１〜６０−（ｎ−１）を通って飽和するので、最終段のRSSI出力に加え、更にもう１つの（ｎ−１）段目からもRSSI出力の１が出力され、最終段のRSSI出力１と合わせてRSSI総合出力（信号強度検出電圧Vrssi）は２と出力される。同様に考え、初段の飽和差動増幅回路６０−１が丁度飽和する大きな入力信号電力レベルでは、飽和差動増幅回路全段が飽和するので、RSSIの合計出力はｎになることが分かる。
【００３２】
以上のように、各段のRSSI出力は利得のｎ乗の重みが加わっているので、その和であるRSSI総合出力（信号強度検出電圧Vrssi）は、入力信号電力のｄＢｍ単位の増加に対して直線で増加することになる。
【００３３】
（Ｂ）  電源電圧Vddが変動した場合の動作
図４（ａ）、（ｂ）は、図１の飽和差動増幅回路の飽和振幅に電源電圧依存を持つ場合の信号強度検出回路のRSSI出力特性図であり、同図（ａ）は、電源電圧変動抑制回路を付加しない場合の特性図、及び同図（ｂ）は、電源電圧変動抑制回路を付加した場合の特性図である。更に、図５（ａ）、（ｂ）は、図１の飽和差動増幅回路の利得に電源電圧依存を持つ場合の信号強度検出回路のRSSI出力特性図であり、同図（ａ）は、電源電圧変動抑制回路を付加しない場合の特性図、及び同図（ｂ）は、電源電圧変動抑制回路を付加した場合の特性図である。
【００３４】
飽和差動増幅回路６０−１〜６０−ｎに印加する電源電圧Vddの増加と共に飽和振幅が増加すると、それに伴い全波整流器８０−１〜８０−ｎの合算出力電流IOが増加する。初段を含む前段部の全波整流器の出力電流は微小であるため、入力信号電力が小さい場合には、最終段及びその近くの全波整流器出力電流IBn，IB(n-1)辺りの電流増加分しか影響しないが、入力信号電力が大きくなるにつれて前段、前々段の全波整流器出力電流IB(n-2)，  IB(n-3)，・・・，IB1にまで電流増加の影響を及ぼす。
【００３５】
従来のように電源電圧変動抑制回路１１０がない場合、出力電流I1はI1＝IOとなり、更にPMOS１０１，１０２のカレントミラー構成により、抵抗１０４にも同様の電流が流れ、グラフにすると図４（ａ）のようになり、RSSI出力の傾きが大きくなる。電源電圧Vddの減少と共に飽和振幅が減少した場合には、逆のことが言え、同様に図４（ａ）のように傾きが小さくなる。
【００３６】
ここで、本実施例１の特徴である電源電圧変動抑制回路１１０を付加した場合を考える。
【００３７】
PMOS１１１を流れる電流I3は、前述したが、図３に示すように、PMOS特性による式（１）の電圧−電流特性Ｉ＝ｋ（Vdd−Vg−Vt）２と、抵抗１１３の式（２）の電圧−電流特性Ｉ＝Vg／R2の関係が両立する電流が流れる。
【００３８】
電源電圧Vddが大きくなると、図３に示すPMOS１１１の電圧―電流特性はＸ軸のプラス方向にシフト（移動）することになり、抵抗１１３の特性との交点は図３の右上に移動し、流れる電流I3も増加することが分かる。逆に電源電圧Vddが減少すると、図３のPMOS１１１の電圧―電流特性はＸ軸のマイナス方向にシフトすることになり、抵抗１１３との特性との交点は左下に下がるため、流れる電流I3も減少することがわかる。更に、PMOS１１１とPMOS１１２はカレントミラー構成であるため、電流I4には、電流I3と同様の電流が流れ、PMOS１０１に流れる電流I1は、合算出力電流IOから電流I4を引いた量（＝IO−I4）となる。
【００３９】
よって、電源電圧変動抑制回路１１０を付加すると、図４（ｂ）のように信号強度検出電圧Vrssiは、電源電圧Vddの変動に対してＹ軸方向に補正する方向に移動するため、信号強度検出電圧Vrssiのばらつきを抑える方向となる。
【００４０】
又、飽和差動増幅回路６０−１〜６０−ｎの利得が電源電圧Vddと共に増加すると、各段出力において、より小さい入力信号電力で飽和するようになる。電源電圧Vddが変動したときの１段当たりの利得の変化量をΔｇ［ｄＢ］  とすると、１段目の飽和出力レベルはΔｇ分、２段目の飽和出力レベルは２Δｇ分、６段目は６Δｇ分小さい入力信号電力で飽和するようになる。そのため、電源電圧変動抑制回路１１０が無い場合、グラフにすると、図５（ａ）のようになり、RSSI出力の特性が上方向へ移動する。
【００４１】
同様に、飽和差動増幅回路６０−１〜６０−ｎの利得が電源電圧Vddと共に減少した場合には、図５（ａ）に示すように、所望特性よりもRSSI出力の特性は下方向へ移動してしまう。しかし、電源電圧変動抑制回路１１０を付加した場合、前述したように、この回路に流れる電流I3は、電源電圧Vddが増加すると電流I3も増加し、逆に電源電圧Vddが減少すると電流I3も減少する。
【００４２】
よって、電源電圧変動抑制回路１１０を付加すると、電流I1＝IO−I4となる特性を持つことから、図５（ｂ）のように、信号強度検出電圧VrssiはＹ軸方向に補正する方向に移動するため、信号強度検出電圧Vrssiのばらつきを抑える方向となる。
【００４３】
なお、電源電圧変動抑制回路１１０において、電源電圧変動に対する電流I4の変化幅は、PMOS１１１，１１２のサイズ比を変更することや、抵抗１１３の抵抗値を変更する等して、調整が可能である。
【００４４】
例えば、PMOS１１１，１１２のサイズ比を変更する場合、PMOS１１１，１１２のサイズ比を２：１に設定すると、流れる電流比もI3：I4＝２：１となる。そのため、電源電圧VddがΔVdd増加した場合にPMOS１１１に流れる電流I3の変化幅をΔＩとすると、ＰＭ０Ｓ１１２に流れる電流I4の変化幅はΔＩ／２  とすることができる。同様に、PMOS１１１，１１２のサイズ比を３：１に設定すると、電源電圧VddがΔVdd増加した場合のPMOS１１２に流れる電流I4の変化幅はΔＩ／３とすることができる。このようにPMOS１１１，１１２のサイズ比を変更することで、電源電圧Vddに対する電流I4の変化幅の調整が可能になる。
【００４５】
（実施例１の効果）
本実施例１によれば、電源電圧値に伴い流れる電流量が増減する電源電圧変動抑制回路１１０の電流I4を合算出力電流IOに加算したことにより、信号強度検出回路の出力電圧レベルの電源電圧Vddに対するばらつきを低減できる。
【００４６】
（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（i）、（ii）のようなものがある。
【００４７】
（i）  図１では、PMOS１０１，１０２によりカレントミラー回路１００を構成し、更に、PMOS１１１，１１２によりカレントミラー回路を構成する例について示したが、NMOS等の他のトランジスタを用いてカレントミラー回路を構成しても良い。又、飽和差動増幅回路６０−１〜６０−ｎは、図７のような一般的な回路構成の他に、図７中の抵抗１３，１４を負荷MOSトランジスタに置き換える等、種々の回路構成のものが適用可能である。
【００４８】
（ii）  図２では、差動対構成にNMOS８５，８６，８８，８９を用いた全波整流器８０の回路例を示したが、PMOS等の他のトランジスタ構成でも適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１を示す信号強度検出回路の構成図である。
【図２】図１中の各全波整流器８０−１〜８０−ｎの一例を示す構成図である。
【図３】図１中のPMOS１１１と抵抗１１３の電圧−電流特性を示す図である。
【図４】図１の飽和差動増幅回路の飽和振幅に電源電圧依存を持つ場合の信号強度検出回路のRSSI出力特性図である。
【図５】図１の飽和差動増幅回路の利得に電源電圧依存を持つ場合の信号強度検出回路のRSSI出力特性図である。
【図６】従来の信号強度検出回路の構成図である。
【図７】図６中の飽和差動増幅回路の一例を示す構成図である。
【符号の説明】
【００５０】
６０−１〜６０−ｎ      飽和差動増幅回路
８０−１〜８０−ｎ      全波整流器
１００      カレントミラー回路
１１０      電源電圧変動抑制回路
【図１】
2007295377.tif 000003
【図２】
2007295377.tif 000004
【図３】
2007295377.tif 000005
【図４】
2007295377.tif 000006
【図５】
2007295377.tif 000007
【図６】
2007295377.tif 000008
【図７】
2007295377.tif 000009