(57)【要約】【課題】サージ吸収速度及びサージ耐量を向上させたサージ吸収用半導体素子及びサージ吸収用半導体素子の製造方法を提供する。【解決手段】Ｎ型サブストレート２１にＰ型の主接合３２が形成されており、サージ電流を吸収するサージ吸収用半導体素子の製造方法において、Ｎ型サブストレート２１にＰ型の主接合３２を形成した後、Ｎ型サブストレート２１のＰ型の主接合３２周辺に金又は白金などの重金属を、７５０℃以上１２００℃以下の温度で拡散する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板に他導電型の拡散層が形成されており、サージ電流を吸収するサージ吸収用半導体素子において、
前記半導体基板の拡散層周辺に重金属が拡散されていることを特徴とするサージ吸収用半導体素子。
【請求項２】
一導電型の半導体基板に他導電型の拡散層が形成されており、サージ電流を吸収するサージ吸収用半導体素子の製造方法において、
前記半導体基板に拡散層を形成した後、前記半導体基板の拡散層周辺に重金属を拡散することを特徴とするサージ吸収用半導体素子の製造方法。
【請求項３】
重金属の拡散は７５０℃以上１２００℃以下の温度で行うことを特徴とする請求項２記載のサージ吸収用半導体素子の製造方法。
【請求項４】
重金属の拡散は前記半導体基板の表面側又は裏面側から行うことを特徴とする請求項２又は３記載のサージ吸収用半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一導電型の半導体基板に他導電型の拡散層が形成されており、サージ電流を吸収するサージ吸収用半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の電源からのサージ電流、外部からの静電気又はサージ電流の保護用として、ツェナーダイオードなどのサージ吸収用半導体素子が広く用いられている（例えば、特許文献１参照）。例えば、ＩＣ、ＬＥＤ、ＭＯＳ−ＦＥＴのゲート等の保護用にツェナーダイオードが用いられている。また、コンピュータ、携帯電話などの携帯機器、車載用ＬＥＤランプ等では、高速サージ吸収かつ高ＥＳＤ（Electro Static Discharge）の素子が要求されている。また、携帯機器、車載機器では、軽薄短小化が要求されている。
【０００３】
図８はツェナーダイオードの構成例を示す模式図である。Ｎ型サブストレート２１の表面部には、Ｐ型の主接合３２及びガード３０が形成されており、Ｎ型サブストレート２１表面の主接合３２以外の部分には酸化膜２４が形成されており、主接合３２及びその周辺にはアルミ電極４２が形成されている。
【特許文献１】特開平８−１０７２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、高速サージ吸収のツェナーダイオードの場合は静電及びサージ耐量が低下するという問題がある。また、高ＥＳＤのツェナーダイオードの場合は高速サージ吸収が行えないという問題があり、保護すべき素子の破壊が発生する。また、高ＥＳＤのツェナーダイオードの場合は素子サイズが大きくなるという問題があり、軽薄短小化ができない。
【０００５】
本発明は斯かる事情に鑑みてなされたものであり、他導電型の拡散層が形成された一導電型の半導体基板の前記拡散層周辺に重金属を拡散することにより、サージ吸収速度及びサージ耐量を向上させたサージ吸収用半導体素子及びその製造方法を提供することを目的とする。
【０００６】
また、本発明は、重金属を７５０℃以上１２００℃以下の温度で拡散することにより、重金属を拡散したサージ吸収用半導体素子の製造方法を提供することを他の目的とする。
【０００７】
また、本発明は、重金属を半導体基板の表面側又は裏面側から拡散することにより、重金属を拡散したサージ吸収用半導体素子の製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００８】
第１発明に係るサージ吸収用半導体素子は、一導電型の半導体基板に他導電型の拡散層が形成されており、サージ電流を吸収するサージ吸収用半導体素子において、前記半導体基板の拡散層周辺に重金属が拡散されていることを特徴とする。
【０００９】
第２発明に係るサージ吸収用半導体素子の製造方法は、一導電型の半導体基板に他導電型の拡散層が形成されており、サージ電流を吸収するサージ吸収用半導体素子の製造方法において、前記半導体基板に拡散層を形成した後、前記半導体基板の拡散層周辺に重金属を拡散することを特徴とする。
【００１０】
第３発明に係るサージ吸収用半導体素子の製造方法は、第２発明において、重金属の拡散は７５０℃以上１２００℃以下の温度で行うことを特徴とする。
【００１１】
第４発明に係るサージ吸収用半導体素子の製造方法は、第２又は第３発明において、重金属の拡散は前記半導体基板の表面側又は裏面側から行うことを特徴とする。
【００１２】
第１、第２発明においては、他導電型の拡散層が形成された一導電型の半導体基板の前記拡散層周辺に重金属を拡散しているので、Ａｕ（金）、Ｐｔ（白金）などの重金属が有する電子トラップ効果（キャリアーの再結合）によって少数キャリアー（電子）の関与を低くし、ツェナーダイオードなどのサージ吸収用半導体素子内の電流の流れを改善し、静電気を含むサージの吸収スピードを上げ、また、静電及びサージ耐量を向上させることができる。また、高速サージ吸収及び高サージ耐量を有するので、素子サイズを小型化することができる。
【００１３】
第３発明においては、重金属を７５０℃以上１２００℃以下の温度で拡散している。
【００１４】
第４発明においては、重金属をＮ型半導体基板又はＰ型半導体基板の表面側又は裏面側から拡散している。
【発明の効果】
【００１５】
本発明によれば、静電気を含むサージの吸収スピードを上げ、また、静電及びサージ耐量を向上させることができる。また、高速サージ吸収及び高サージ耐量を有するので、素子サイズを小型化できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
図１は本発明に係るツェナーダイオード（サージ吸収用半導体素子）の構成例を示す模式図である。Ｎ型サブストレート（半導体基板）２１の表面部には、Ｐ型の主接合（拡散層）３２及びガード（Ｐ型ガード拡散層）３０が形成されており、Ｎ型サブストレート２１表面の主接合３２以外の部分には酸化膜２４が形成されており、主接合３２及びその周辺にはアルミ電極４２が形成されている。また、Ｎ型サブストレート２１の裏面部には裏面メタル４０が形成されている。そして、Ｎ型サブストレート２１の主接合３２付近にはＡｕ（重金属）３６が拡散されている。
【００１７】
図２、図３、及び図４は本発明に係るツェナーダイオードの製造方法の例を示す模式図である。まず、図２（ａ）に示すように、Ｎ型サブウエハにエピタキシャル層を形成したウエハを準備する。ウエハの基板２０の厚さは５２５μｍ、抵抗値は０．００５〜０．０１８Ω・ｃｍであり、エピタキシャル層２２の厚さは２〜１０μｍ、抵抗値は０．５〜５Ω・ｃｍである。ウエハには、次の熱酸化工程の前処理として通常のＲＣＡ洗浄を行う。ＲＣＡ洗浄において、洗浄液は、硫酸及び過酸化水素の混合液、アンモニア水及び過酸化水素の混合液でウエハ表面の有機系、金属系の汚れを洗浄する。
【００１８】
洗浄が完了した後、ウエハを石英ボートに並べて熱酸化炉へ入れ、水素ガス及び酸素ガスを入れて、燃焼した水にてウェット酸化を行う。図２（ｂ）に示すように、ウエハ表面に酸化膜２４が形成される。酸化温度は１１００℃〜１２５０℃、酸化時間は１〜３時間、酸化膜厚は０．５〜２．０μｍである。次に、ウエハの表面にスピンクォーターにてフォトレジスト２６を塗布する。その後、８０〜１２０℃のオーブンで乾燥する。乾燥後、図２（ｃ）に示すように、露光装置によりウエハのボロン拡散領域のみ窓空けを行い、次に、露光済みウエハに対し、現像液を用いて拡散部のみ窓空けを行う。
【００１９】
フォトレジストの剥離が完了した後、１２０℃〜１８０℃で３０〜６０分、ポストベークの乾燥をＮ2 雰囲気のオーブンで行う。続いて、図２（ｄ）に示すように、ボロン拡散を行う領域のみフッ酸液に浸漬して酸化膜２４のエッチングを行う。エッチング条件は、ＨＦ：Ｈ2 Ｏ＝１：３〜１：５、２５℃で１〜５分である。酸化膜２４のエッチングが完了した後、図２（ｅ）に示すように、フォトレジスト２６を専用の有機溶剤又はプラズマアッシャーで剥離除去する。
【００２０】
次に、ＲＣＡ洗浄を行った後、Ｎ型のリン拡散を行う。図３（ａ）に示すように、ウエハ表面側の外周部にＮ＋チャンネルストッパー拡散層２８が形成される。プレデポ条件は７５０℃〜８５０℃で１０〜３０分であり、ドライブ条件は８５０℃〜１０００℃で１．５〜５時間であり、拡散ソースはオキシ塩化リン（ＰＯＣｌ3 ）である。なお、イオン注入技術を用いることも可能である。次に、ガード拡散のために、ＲＣＡ洗浄を行った後、図３（ｂ）に示すように、フォトレジストの露光及び酸化膜２４のエッチングを行う。フォトレジストの露光及び酸化膜２４のエッチングは、図２（ｃ）〜（ｅ）で説明した工程と同様に行うことが可能である。
【００２１】
次に、ＲＣＡ洗浄を行った後、図３（ｃ）に示すように、有機系のボロン拡散剤（ＰＢＦ）もしくは三塩化ボロンのガス剤を使用して主接合の外側となる部分にガード（Ｐ型ガード拡散層）３０を形成する。プレデポ条件は８５０℃〜１１５０℃で１０〜３０分であり、ドライブ条件は１１００℃〜１２３０℃で０．５〜３時間であり、拡散深さは３〜８μｍである。続いて、ガード３０と同様に、図３（ｄ）に示すように、主接合（ＰＮ接合）３２を形成する。プレデポ条件は８００℃〜１１００℃であり、ドライブ条件は１０５０℃〜１２００℃であり、拡散深さは２〜６μｍである。
【００２２】
次に、ＲＣＡ洗浄を行った後、ウエハ裏面の酸化膜をフッ酸（ＨＦ）液を用いて除去する。条件はＨＦ：Ｈ2 Ｏ＝１：５〜１：１０で０．５分〜２分である。続いて、図４（ａ）に示すように、電子ビーム蒸着法（ＥＢ法）、スパッター法にてウエハ裏面にＡｕ膜３４を付着させる。Ａｕ膜厚は３００Å〜１０００Åである。なお、ウエハ表面側にＡｕを蒸着することも可能である。また、Ａｕの代わりにＰｔを用いることも可能である。ウエハ裏面にＡｕを蒸着した後、石英の管状炉に入れて８００℃〜１１００℃、１０分〜３時間の条件でＡｕ拡散を行い、図４（ｂ）に示すように、主接合３２直下にＡｕ３６を拡散する。なお、ウエハ取出し時は、引出ボートのスピードを上げて急冷し、Ａｕが表側に移動しないようにする。
【００２３】
その後、図４（ｃ）に示すように、リンガラスパシベーション膜、窒化膜といった絶縁膜３８を酸化膜２４上にＣＶＤ法で堆積する。その後、ウエハ裏面を研磨、もしくはエッチングして所定の厚さにした後、図４（ｄ）に示すように、裏面にオーミックメタル（裏面メタル）をスパッター法、電子ビーム蒸着法で形成する。裏面メタル４０としては、Ｔｉ−Ｎｉ−Ａｇ、Ａｕ（Ｓｂ）−Ａｕなど、組立方式にあったメタルを付ける。次に、裏面メタル４０の密着強度を上げ、オーミック特性を向上させるためにシンター、アロイと呼ばれる熱処理を、窒素又は水素と窒素とを混合したガスを用いて、３５０℃〜５００℃、１０分から６０分の条件で行う。温度は、裏面に付けられる金属の種類により異なる。
【００２４】
上述のＡｕ拡散を行ったツェナーダイオードに対して静電気放電試験を行った。図５は静電気放電試験回路の例を示す回路図である。ＧａＮ系のＬＥＤ５２、制限抵抗５４及びダイオード５６が直列に接続されており、ＬＥＤ５２には本発明のツェナーダイオード５０が並列に接続されている。試験条件は、２５℃の環境下で両端子間に１３．５Ｖを印加した状態で通電量がＩＦｍａｘとなるように制限抵抗５４を調整し、放電電圧±１５ｋＶを両端子間にオン／オフ各１０回印加した。放電は、エネルギー蓄積用のコンデンサの容量が１５０Ｐｆ±５％、放電抵抗が１５０Ω±５％、プローブ先端形状が円錐形状の静電放電プローブを用い、静電放電プローブと試料との距離は５０％フラッシュオーバの位置とした。９個のツェナーダイオードに対して静電気放電試験を行ったが、何れもＬＥＤは保護できていた。同一チップサイズにおいて、従来は５０〜７０％の保護率であったものを、本発明では１００％の保護率に向上できた。
【００２５】
図６はＡｕ拡散を行ったツェナーダイオードのチップサイズに対する静電吸収率を示す特性図である。ただし、ツェナーダイオードのジャンクション面積は、チップサイズの４５〜５０％である。Ａｕ拡散を行った本発明のツェナーダイオードは、Ａｕ拡散を行っていない従来のツェナーダイオードと比較して、チップサイズを小さくしても高静電吸収率を維持することができる。チップサイズを従来よりも３０％〜３５％小さくしてもＥＳＤ耐量１５ｋＶをクリアーでき、例えば１６：０８  １０：０５の超小型パッケージ化が可能になる。チップの小型化によりコストを低下させることができる。チップコストの削減効果は約３０％である。
【００２６】
図７は１ＭＨｚにおけるチップの容量を示す特性図である。Ａｕ拡散を行った本発明のツェナーダイオードは、Ａｕ拡散を行っていない従来のツェナーダイオードと比較して、チップの容量Ｃｔを低下させることができる。例えばパーソナルコンピュータなどで用いられているＵＳＢラインを保護する場合、保護回路とサージ吸収用半導体素子とが並列の等価回路になるため、サージ吸収用素子として働かないときは、容量が信号系のノイズ及び歪み要因になる。本発明は、Ａｕ拡散によって主接合（ＰＮ接合）の容量値が低下する（電子トラップ効果）ので、前記問題を解決でき、また、サージ吸収を高速にすることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明に係るツェナーダイオードの構成例を示す模式図である。
【図２】ツェナーダイオードの製造方法の例を示す模式図である。
【図３】ツェナーダイオードの製造方法の例を示す模式図である。
【図４】ツェナーダイオードの製造方法の例を示す模式図である。
【図５】静電気放電試験回路の例を示す回路図である。
【図６】Ａｕ拡散を行ったツェナーダイオードのチップサイズに対する静電吸収率を示す特性図である。
【図７】１ＭＨｚにおけるチップの容量を示す特性図である。
【図８】従来のツェナーダイオードの構成例を示す模式図である。
【符号の説明】
【００２８】
２１  Ｎ型サブストレート
２４  酸化膜
３０  Ｐ型ガード拡散層
３２  主接合
３６  Ａｕ
４０  裏面メタル
４２  アルミ電極 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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