(57)【要約】【課題】  過消去セルのリーク電流の影響をなくして消去ベリファイを確実に行なうことのできる不揮発性半導体記憶装置を提供する。【解決手段】  第１のウェルに形成され、電気的に情報の書込み及び消去が可能な半導体素子から構成されたメモリセルと、第２のウェルに形成され、前記メモリセルの書込み及び消去のベリファイに必要な基準電圧を発生させるよう構成された基準セルとを備え、ベリファイ時に前記基準電圧を前記メモリセルに印加して前記メモリセルに格納された前記情報を読み出し、前記メモリセルのベリファイを行う不揮発性半導体記憶装置において、ベリファイ時に前記第１のウェルと前記第２のウェルとに同一のバイアス電圧を印加するバイアス印加手段を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のウェルに形成され、電気的に情報の書込み及び消去が可能な半導体素子から構成されたメモリセルと、第２のウェルに形成され、前記メモリセルの書込み及び消去のベリファイに必要な基準電圧が印加されて比較電圧を発生させるよう構成された基準セルとを備え、
ベリファイ時に前記基準電圧を前記メモリセルにも印加して前記メモリセルに格納された前記情報を読み出し、前記比較電圧と比較して前記メモリセルのベリファイを行う不揮発性半導体記憶装置において、
ベリファイ時に前記第１のウェルと前記第２のウェルとに同一のバイアス電圧を印加するバイアス印加手段を設けたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記バイアス印加手段は、
負電圧を発生させる負電圧発生回路と、
ベリファイのタイミング信号に応答して、前記負電圧発生回路で発生させた負電圧を所望の電圧レベルに調整して前記バイアス電圧として供給する負電圧バイアス回路と、から成ることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体装置において、
前記バイアス電圧を−１Ｖとすることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性半導体装置において、
前記メモリセルがＮＯＲ型メモリ列として構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
第１のウェルに形成され、電気的に情報の書込み及び消去が可能な半導体素子から構成されたメモリセルと、第２のウェルに形成され、前記メモリセルの書込み及び消去のベリファイに必要な基準電圧が印加されて比較電流を発生させるよう構成された基準セルとを備え、
ベリファイ時に前記基準電圧を前記メモリセルにも印加し、前記メモリセルの流す電流を前記比較電流と比較して、前記メモリセルのベリファイを行う不揮発性半導体記憶装置において、
ベリファイ時に前記第１のウェルと前記第２のウェルとに同一のバイアス電圧を印加するバイアス印加手段を設けたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置において、
前記バイアス印加手段は、
負電圧を発生させる負電圧発生回路と、
ベリファイのタイミング信号に応答して、前記負電圧発生回路で発生させた負電圧を所望の電圧レベルに調整して前記バイアス電圧として供給する負電圧バイアス回路と、から成ることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５又は６に記載の不揮発性半導体装置において、
前記バイアス電圧を−１Ｖとすることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項５乃至７のいずれかに記載の不揮発性半導体装置において、
前記メモリセルがＮＯＲ型メモリ列として構成されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特にＮＯＲ型ＥＥＰＲＯＭの消去ベリファイに特徴を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置の一例として、ＮＯＲ型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）の回路を図５に示す。図５（ａ）は回路図を、図５（ｂ）は図５（ａ）の破線で囲まれた部分の断面構造図を示す。
【０００３】
ＮＯＲ型ＥＥＰＲＯＭでは、メモリセルトランジスタＭ１，Ｍ２，…Ｍ６，…のソース同士は共通ソース線（ＳＬ）に、ドレイン同士はビット線（ＢＬ2）に互いに並列に接線されており、メモリセルトランジスタＭ１，Ｍ２，…Ｍ６，…の各ゲートにはワード線ＷＬ１，ＷＬ２，…ＷＬ６，がそれぞれ接続されてＮＯＲ列が構成されている。また、このＮＯＲ列に隣接して他の複数のＮＯＲ列が配置されている。これらの複数のＮＯＲ列はアレイ状に構成され、半導体基板１００内のＰウェル３００に形成されている。通常、ウェルの構造は２重になっており、Ｐ型半導体基板１００に、Ｎ型不純物をドープしてＮウェル２００を形成し、さらにＮウェル２００の一部にＰ型不純物をドープしてＰウェル３００を形成する。Ｎ型のメモリセルトランジスタは、このＰウェル３００に形成される。
【０００４】
各メモリセルトランジスタＭ１，Ｍ２，…Ｍ６，…のコントロールゲートＣＧ１，ＣＧ２，…ＣＧ６，…は、ワード線ＷＬ１，ＷＬ２，…ＷＬ６，…に接続されている。そしてメモリセルトランジスタＭ１，Ｍ２，…Ｍ６，…のフローティングゲートＦＧ１，ＦＧ２，…ＦＧ６，…に電子を注入することによって書き込みが行なわれ、注入された電子をフローティングゲートＦＧ１，ＦＧ２，…ＦＧ６，…から引き抜くことによって消去が行なわれる。
【０００５】
一般に書き込みは選択されたセルのワード線（ＷＬ）とビット線（ＢＬ）とに高電圧を印加し、共通ソース線（ＳＬ）をほぼ接地電位に保ち、基板１００又はＰウェル３００を接地することにより、セルトランジスタのドレイン近傍でホットエレクトロンをフローティングゲート（ＦＧ）に注入することにより行なわれる。これをチャネルホットエレクトロン（ＣＨＥ）方式と呼んでいる。
【０００６】
一方、消去は、ワード線（ＷＬ）を接地電位又は負電圧に保ち、ビット線（ＢＬ）をフローティングさせた状態で、基板１００又はＰウェル３００を接地し、共通ソース線（ＳＬ）に高電圧を印加して、フローティングゲート（ＦＧ）からエレクトロンをソースに引き抜くことにより行なわれる。これを拡散層ＦＮトンネル方式と呼んでいる。また消去は、ワード線（ＷＬ）を接地電位又は負電圧に保ち、ビット線（ＢＬ）及び共通ソース線（ＳＬ）をフローティングさせた状態でＰウェル３００に高電圧を印加して、フローティングゲート（ＦＧ）からエレクトロンを基板に引き抜くことによっても行なうことができる。これを基板ＦＮトンネル方式と呼んでいる。
【０００７】
書き込みが行なわれるとメモリセルトランジスタのスレショルド電圧Ｖｔが高くなり、消去が行なわれるとスレショルド電圧Ｖｔは低くなる。
図６は書き込み又は消去が行なわれた後の書き込みセル又は消去セルのスレショルド電圧Ｖｔの分布を示したものである。
一般に、書き込みはバイト（Ｂｙｔｅ）又はワード（Ｗｏｒｄ）単位で行なわれるが、消去はすべてのメモリセルトランジスタについて一括して行なわれる。
【０００８】
消去が完全に行なわれたか否かは、消去ベリファイと呼ばれる方法で検証される。消去ベリファイは、図６に示すように消去セルのスレショルド電圧Ｖｔｅよりも大きい基準電圧ＶＲをベリファイ対象のセルトランジスタのワード線（ＷＬ）に印加し、他のセルトランジスタのワード線を接地電位として読出しを行い、読出しがされれば消去が行なわれていると判断し、読出しがされない場合には、消去が不完全と判断して、再度の消去処理を行なう。
【０００９】
ＮＯＲ型のＥＥＰＲＯＭでは、図５に示すようにメモリセルが並列に配置されているため、セルの過消去（Ｏｖｅｒ  Ｅｒａｓｅｄ）が問題となる。過消去とは、消去が過剰に行なわれた結果、消去セルのスレショルド電圧Ｖｔが適正な範囲の下限を越えてしまうことである。図７は、消去ベリファイの結果、過消去が行なわれた消去セルがある場合の消去セルのスレショルド電圧の分布を示したものである。
【００１０】
図８は、ＮＯＲ型のＥＥＰＲＯＭの消去ベリファイにおいて、過消去のメモリセルが存在する場合の問題点を説明するための図である。図８においてメモリセル１０を選択して消去ベリファイを行なっているとする。メモリセル１０のコントロールゲートに接続されたワード線ＷＬ１には基準電圧ＶＲが印加され、選択されていないメモリセル２０のワード線ＷＬ２は接地電位とされる。
【００１１】
このとき、メモリセル２０が適正な消去セルである場合には、メモリセル２０はオフ状態にあるため、ビット線ＢＬからメモリセル２０を通って共通ソース線ＳＬに流れる電流はない。そして選択されているメモリセル１０が完全に消去セルとなっていれば、メモリセル１０はオン状態となって読出しが行なわれ、その時にビット線ＢＬからメモリセル１０を通って流れる電流Ｉｅが所望の値の範囲に入っていれば、消去ベリファイはパス、そうでない場合はフェイルと判断される。
【００１２】
この時、メモリセル２０が過消去セルであった場合には、メモリセル２０は完全にはオフ状態にならず、ビット線ＢＬからメモリセル２０を通ってリーク電流Ｉｌが流れる。このリーク電流Ｉｌはメモリセル１０を流れる電流Ｉｅと重畳されて検出されるため、メモリセル１０を流れる電流Ｉｅが小さく、本来ならば消去が完全に行なわれておらずフェイルと判断されるべきものが、見かけ上パスと判断されてしまう。
このような過消去セルの対策のために、消去後にソフトな書き戻しを行なうことも従来行なわれていた。
【００１３】
この場合、過消去のメモリセル２０を流れるリーク電流Ｉｌにより見かけ上消去ベリファイがパスしていた、本来は消去が十分でないメモリセル１０のスレショルド電圧が、ソフトな書き戻しによるメモリセル２０の過消去が解消されることにより基準値よりも高い本来のＶｔに戻ってしまうため、消去後の読み出しを行なった際にマージン不良を引き起こす懸念があった。
【００１４】
図９は、消去ベリファイ後とソフトな書き戻し後の消去セルのスレショルド電圧Ｖｔの変化を示した図である。図９から明らかなように消去が不十分なメモリセル（Ｕｎｄｅｒ  ｅｒａｓｅ  ｂｉｔ）のために、消去セルのスレショルド電圧Ｖｔの分布（ＥＲＳ  Ｖｔ分布）が値の高い方向に拡がっている。
【００１５】
過消去メモリセルによるリーク電流の影響を無くして消去ベリファイを行なうためには、過消去メモリセルがリーク電流を流さない状態を作り出す必要がある。そのために、メモリセルが形成されているＰウェルに負電圧を印加してメモリセルにバックバイアスをかけ、それによってメモリセルのスレショルド電圧Ｖｔを上げて、過消去メモリセルが非選択の時に、非選択メモリセルをオフ状態としてリーク電流を流さないようにする方法がある。
【００１６】
しかし、この方法では、選択され消去ベリファイを行ないたいメモリセルのスレショルド電圧もバックバイアス効果を受けて一緒に上昇してしまい、基準電圧ＶＲを印加して消去ベリファイを行なうことが出来なくなってしまうという問題がある。
【００１７】
図１０は、負電圧バイアスをかけたときの過消去セルと選択セルのワード線電圧（Ｖwl）とセルを流れる電流（Ｉcell）との関係を示したものである。
図１０から明らかなように、負電圧バイアスにより過消去セルのリーク電流は消えるものの選択セルのスレショルド電圧も上昇し、同一の電圧（ＥＶlevel）をワード線に印加したときの読み出し電流が減少してしまい、消去ベリファイが出来なくなってしまう。
【００１８】
消去ベリファイに関しては、特許文献１乃至３に関連する記載がある。
特許文献１は、プログラムベリファイ方式に関するもので、プログラム（書き込み）されたセルの下限と上限とを規定する基準電圧（リファレンス電圧）を使用してベリファイを行なうものである。
【００１９】
特許文献２では、ＮＡＮＤフラッシュメモリの消去ベリファイ方式に関するので、消去されたセルのスレショルド電圧Ｖｔをバックバイアスの影響なしに正確にベリファイするための方法について記載している。
【００２０】
特許文献３は、消去セルのスレショルド電圧Ｖｔをデプレッションとし、読み出し時には、バックバイアスを与えることによりＥＥＰＲＯＭの駆動能力を向上させることが記載されている。
【特許文献１】特開２００１−１２７１７６
【特許文献２】特開２００４−１８５６８８
【特許文献３】特開２００４−３４８８０２
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、上述した問題点に鑑みてなされたもので過消去セルのリーク電流の影響を無くして、消去ベリファイを確実に行なうことの出来る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の第１の態様における不揮発性半導体記憶装置は、第１のウェルに形成され、電気的に情報の書込み及び消去が可能な半導体素子から構成されたメモリセルと、第２のウェルに形成され、前記メモリセルの書込み及び消去のベリファイに必要な基準電圧が印加されて比較電圧を発生させるよう構成された基準セルとを備え、ベリファイ時に前記基準電圧を前記メモリセルにも印加して前記メモリセルに格納された前記情報を読み出し、前記比較電圧と比較して前記メモリセルのベリファイを行う不揮発性半導体記憶装置において、ベリファイ時に前記第１のウェルと前記第２のウェルとに同一のバイアス電圧を印加するバイアス印加手段を設けたことを特徴とする。
【００２３】
本発明の不揮発性半導体記憶装置において、前記バイアス印加手段は、負電圧を発生させる負電圧発生回路と、ベリファイのタイミング信号に応答して、前記負電圧発生回路で発生させた負電圧を所望の電圧レベルに調整して前記バイアス電圧として供給する負電圧バイアス回路と、から成ることを特徴とする。
【００２４】
また、本発明の不揮発性半導体記憶装置において、前記バイアス電圧を−１Ｖとすることを特徴とする。
さらに、本発明の不揮発性半導体記憶装置において、前記メモリセルがＮＯＲ型メモリ列として構成されていることを特徴とする。
【００２５】
本発明の第２の態様における不揮発性半導体記憶装置は、第１のウェルに形成され、電気的に情報の書込み及び消去が可能な半導体素子から構成されたメモリセルと、第２のウェルに形成され、前記メモリセルの書込み及び消去のベリファイに必要な基準電圧が印加されて比較電流を発生させるよう構成された基準セルとを備え、ベリファイ時に前記基準電圧を前記メモリセルにも印加し、前記メモリセルの流す電流を前記比較電流と比較して、前記メモリセルのベリファイを行う不揮発性半導体記憶装置において、ベリファイ時に前記第１のウェルと前記第２のウェルとに同一のバイアス電圧を印加するバイアス印加手段を設けたことを特徴とする。
【００２６】
本発明の不揮発性半導体記憶装置において、前記バイアス印加手段は、負電圧を発生させる負電圧発生回路と、ベリファイのタイミング信号に応答して、前記負電圧発生回路で発生させた負電圧を所望の電圧レベルに調整して前記バイアス電圧として供給する負電圧バイアス回路と、から成ることを特徴とする。
【００２７】
また、本発明の不揮発性半導体記憶装置において、前記バイアス電圧を−１Ｖとすることを特徴とする。
さらに、本発明の不揮発性半導体記憶装置において、前記メモリセルがＮＯＲ型メモリ列として構成されていることを特徴とする。
【発明の効果】
【００２８】
本発明では、ベリファイ時にメモリセルと基準セルとに同一のバックバイアス電圧を印加するため、メモリセルと基準セルとの間の相対関係は、バックバイアス電圧が印加されていない状態で消去ベリファイを行なう場合と同様に保たれる。したがって、過消去セルが存在していても、その影響を勘案することなく、所望の基準電圧を用いて、消去ベリファイを行なうことが出来る。
その結果、消去が不十分なセルは存在しなくなるので、その後の過消去セルの修正のためにソフトな書き戻しを行なっても何等問題は発生しない。
【発明を実施するための最良の形態】
【００２９】
図１は本発明の実施の形態に係る不揮発性半導体記憶装置４００の構成を示すブロック図である。
電気的に情報の書込み及び消去が可能な半導体素子から構成されるメモリセルはアレイ状に構成され、メモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）４０４として半導体基板に形成されたＰウェル４０９内に形成されている。また、メモリセルの書込み及び消去のベリファイに必要な基準電圧を発生させる基準セル（Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌ）４０５は、同様に半導体基板に形成されたＰウェル４１０内に形成されている。
【００３０】
本発明の不揮発性半導体記憶装置は、負電圧発生回路４０１を備えており、所望の負電圧、例えば−１Ｖを発生させることができる。
なお、この負電圧発生回路４０１の具体的構成は周知であるので詳細説明は省略する。
【００３１】
本発明では、この負電圧発生回路４０１の出力を受けて、所望の負電圧、例えば−１Ｖをバックバイアス電圧として発生させる負電圧バイアス回路４０２，４０３を設けている。負電圧バイアス回路４０２の出力は、ベリファイ時にＰウェル４０９に印加され、負電圧バイアス回路４０３の出力は、ベリファイ時にＰウェル４１０に印加されるように構成されている。ベリファイを行なっていない通常の動作状態の時には、負電圧バイアス回路４０２，４０３の出力はＰウェル４０９，４１０には印加されない。このように制御するためには、負電圧バイアス回路４０２，４０３を消去ベリファイ信号で駆動し、消去ベリファイ信号が入力された場合に、負電圧バイアス回路４０２，４０３の出力が負電圧（例えば−１Ｖ）を出力し、駆動されないときには０Ｖの出力となるようにしておけば良い。
【００３２】
メモリセルアレイ４０４からの出力は感知増幅器（Ｓｅｎｓｅ  Ａｍｐ）４０７で電流電圧変換されて比較回路４０８に出力される。また基準セルからの出力は感知増幅器（Ｓｅｎｓｅ  Ａｍｐ）４０６で電流電圧変換されて比較電圧として比較回路４０８に出力される。
【００３３】
消去ベリファイ時には、基準セル４０５に印加される基準電圧をメモリセルアレイ４０４の各メモリセルにも印加してメモリセルに格納された情報を読み出し、これを比較回路４０８に伝送する。
そして、比較回路４０８において、基準セル４０５からの比較電圧と比較することにより消去ベリファイを行なう。
なお、消去ベリファイの詳細な方法は周知であり、例えば特許文献１にも記載されているのでその詳細説明は省略する。
【００３４】
本発明では、この消去ベリファイ時にメモリセルアレイ４０４が形成されているＰウェル４０９と、基準セル４０５が形成されているＰウェル４１０に、ともに同一のバイアス電圧を印加することを特徴とする。
バイアス電圧の値としては、本実施例の場合には−１Ｖを用いたが、過消去セルのリーク電流を抑えることの出来るような適当な値を選ぶことができる。
【００３５】
図２は、このようにしてメモリセルにバイアス電圧を印加したときの、ワード線電圧に対する読み出し電流の関係を示した図である。
図２の例は、セルを構成する半導体素子のドレイン電圧を０・６Ｖ、ソース電圧を０Ｖ、バックバイアス電圧を−１Ｖ印加した場合の、ワード線電圧とセルに流れる電流との関係を示している。
【００３６】
（Ａ）で示す曲線は、過消去によって消去ベリファイ時にリーク電流が発生するりーケージセルの場合を、（Ｂ）はリークの発生していないセルの場合を示したものである。
リーケージセルの場合スレショルド電圧Ｖｔがバイアス電圧を印加しない状態では−０．５Ｖであったものがバイアス電圧を印加することにより０．８Ｖに変化している。
【００３７】
リークのないセルの場合バイアス電圧は印加されない状態で２・５Ｖであったものがバイアス電圧を印加することにより３．８Ｖに変化している。いずれの場合にもその変化は１．３Ｖで同一である。
このことからわかるようにバックバイアス電圧の印加によるスレショルド電圧の変化は過消去が行なわれたメモリセルであっても消去が行なわれていないセルであっても同一の値を示す。
【００３８】
したがってメモリセルと基準セルとの間の相対関係はバックバイアス電圧が印加されていない状態で消去ベリファイを行なう場合と同様に保たれる。
このことから過消去セルが存在していてもその影響を勘案することなく所望の基準電圧を用いて消去ベリファイが行なわれることがわかる。
【００３９】
図３は図１に示す負電圧バイアス回路４０２，４０３の一例を示す回路図である。
また、図４は図３の回路における各部の動作を示すタイミング波形図である。
図３の回路で消去ベリファイ信号が端子３０１に印加されることにより端子３０２に−１Ｖのバイアス電圧が発生し、これがメモリセルアレイの形成されたＰウェル及び基準セルの形成されたＰウェルにともに印加される。
【００４０】
なお、図３に示す電圧バイアス回路は一例であってさまざまの変形が可能である。
また、図１に示す実施例では負電圧バイアス回路４０２と４０３とを別々に設けているが、一つの電圧バイアス回路から両方のＰウェルに対して同時に同一のバイアス電圧を供給することも可能である。
【００４１】
さらに、図３に示す負電圧バイアス回路では、図示しない負電圧発生回路から供給される−１Ｖの負電圧をそのまま負電圧供給端子３０３に印加してその電圧値と同一のバイアス電圧が端子３０２から出力されるように構成されているが、負電圧発生回路で発生された負電圧を所望の電圧レベルに調整してバイアス電圧として供給するように負電圧バイアス回路を構成することも可能である。
【００４２】
さらにバイアス電圧は過消去による消去ベリファイ時のリーク電流に応じて所望の値を選択することが可能であり通常−１Ｖ近辺の値に選ぶ。
【００４３】
また本実施例においては不揮発性半導体装置としてメモリセルがＮＯＲ型メモリ列を有する場合について適用した場合を説明したが、メモリセルがＮＯＲ型以外のメモリ列を有する場合においても適用が可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態における不揮発性半導体記憶装置の構成ブロック図。
【図２】メモリセルにバックバイアスを印加した場合のワード線電圧とセルに流れる電流との関係を示す特性図。
【図３】本発明に用いる電圧バイアス回路の一例を示す回路図。
【図４】図３の回路における各部の動作を示すタイミング波形図。
【図５】ＮＯＲ型ＥＥＰＲＯＭの回路図。
【図６】書込み又は消去が行なわれた後の書込みセル又は消去セルのスレショルド電圧の分布を示す図。
【図７】過消去が行なわれた消去セルがある場合の消去セルのスレショルド電圧の分布図。
【図８】ＮＯＲ型ＥＥＰＲＯＭの消去ベリファイにおいて過消去のメモリセルが存在する場合の問題点を説明するための図。
【図９】消去ベリファイ後とソフトの書き戻しを行なった後のスレショルド電圧の変化を示す図。
【図１０】負電圧バイアスをかけたときの過消去セルと選択セルとのワード線電圧とセルを流れる電流との関係を示した図。
【符号の説明】
【００４５】
４０１  負電圧発生回路
４０２，４０３  負電圧バイアス回路
４０４  メモリセルアレイ
４０５  基準セル
４０８  比較回路
４０９  Ｐウェル
４１０  Ｐウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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