(57)【要約】【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。【解決手段】このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード線７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、ビット線８よりも上層に設けられ、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１導電型の第１不純物領域と、
前記第１不純物領域の表面に所定の間隔を隔てて複数形成され、前記ダイオードの他方電極として機能する第２導電型の第２不純物領域と、
前記半導体基板上に形成され、前記第２不純物領域に接続されるビット線と、
前記ビット線よりも上層に設けられ、前記第１不純物領域に対して所定の間隔ごとに接続される配線とを備えた、メモリ。
【請求項２】
前記ビット線は、前記第１不純物領域の延びる方向と交差する方向に延びるように形成されており、
前記配線は、前記第１不純物領域の延びる方向に沿って延びるように形成されている、請求項１に記載のメモリ。
【請求項３】
前記ビット線よりも下方に設けられ、前記ビット線と前記第２不純物領域とを電気的に接続するための接続孔をさらに備え、
前記メモリセルのデータは、前記メモリセルが形成される領域に対応して、前記接続孔が設けられているか否かによって切り替えられる、請求項２に記載のメモリ。
【請求項４】
前記第１不純物領域は、所定の方向に延びるように形成されるとともに、前記所定の方向と交差する方向に沿って複数形成されており、
隣接する２つの前記第１不純物領域を分離する素子分離領域上に設けられた第１半導体層をさらに備えた、請求項１〜３のいずれか１項に記載のメモリ。
【請求項５】
第２半導体層からなるゲート電極を含むトランジスタをさらに備え、
前記第１半導体層と前記トランジスタのゲート電極を構成する第２半導体層とは、同一の層からなる、請求項４に記載のメモリ。
【請求項６】
前記第１半導体層は、接地されている、請求項４または５に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、マスクＲＯＭなどのメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例としてのマスクＲＯＭが知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来の一例によるマスクＲＯＭでは、各メモリセルごとにソース領域およびドレイン領域を含む１つのトランジスタが設けられている。また、この従来の一例によるマスクＲＯＭでは、各メモリセルのトランジスタのドレイン領域と配線とを接続するための２層目のコンタクトホールを設けるか否かによって、メモリセルの有するデータが設定されている。
【０００４】
【特許文献１】特開平５−２７５６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来のマスクＲＯＭでは、各メモリセルごとに１つのトランジスタが設けられているので、メモリセルサイズが大きくなるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、メモリセルサイズを小さくすることが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の一の局面におけるメモリは、半導体基板の主表面に形成され、メモリセルに含まれるダイオードの一方電極およびワード線として機能する第１導電型の第１不純物領域と、第１不純物領域の表面に所定の間隔を隔てて複数形成され、ダイオードの他方電極として機能する第２導電型の第２不純物領域と、半導体基板上に形成され、第２不純物領域に接続されるビット線と、ビット線よりも上層に設けられ、第１不純物領域に対して所定の間隔ごとに接続される配線とを備えている。
【０００８】
この一の局面によるメモリでは、上記のように、半導体基板の主表面にメモリセルに含まれるダイオードの一方電極として機能する第１導電型の第１不純物領域と、メモリセルに含まれるダイオードの他方電極として機能する第２導電型の第２不純物領域とを設けることにより、その第１および第２不純物領域からなるダイオードをマトリクス状（クロスポイント状）に配列すれば、クロスポイント型のメモリを形成することができる。この場合、１つのメモリセルは、１つのダイオードを含むので、１つのメモリセルが１つのトランジスタを含む場合に比べて、メモリセルサイズを小さくすることができる。また、ビット線よりも上層に設けられた配線を、ワード線として機能する第１不純物領域に対して所定の間隔ごとに接続することによって、第１不純物領域の長さの増大に起因して抵抗が増大するのを抑制することができるので、ワード線の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。
【０００９】
上記一の局面によるメモリにおいて、好ましくは、ビット線は、第１不純物領域の延びる方向と交差する方向に延びるように形成されており、配線は、第１不純物領域の延びる方向に沿って延びるように形成されている。このように構成すれば、ビット線とワード線として機能する第１不純物領域とを互いに交差するように配置することができるので、ビット線とワード線として機能する第１不純物領域との交点にそれぞれ第２不純物領域を配置すれば、容易に、第１および第２不純物領域からなるダイオードをマトリクス状に配列することができる。また、第１不純物領域の延びる方向に沿って延びるように形成された配線から第１不純物領域に対して所定の間隔ごとに杭打ちすれば、容易に、配線を第１不純物領域に対して所定の間隔ごとに接続することができる。
【００１０】
この場合において、好ましくは、ビット線よりも下方に設けられ、ビット線と第２不純物領域とを電気的に接続するための接続孔をさらに備え、メモリセルのデータは、メモリセルが形成される領域に対応して、接続孔が設けられているか否かによって切り替えられる。このように構成すれば、ビット線よりも下方に設けられたメモリセルのデータを切り替えるための接続孔によって、ビット線よりも上方に設けられた配線を第１不純物領域の延びる方向に沿って延びるように形成するのが阻害されるのを抑制することができる。
【００１１】
上記一の局面によるメモリにおいて、好ましくは、第１不純物領域は、所定の方向に延びるように形成されるとともに、所定の方向と交差する方向に沿って複数形成されており、隣接する２つの第１不純物領域を分離する素子分離領域上に設けられた第１半導体層をさらに備えている。このように構成すれば、半導体基板に不純物をイオン注入することにより第１不純物領域を形成する際に、第１半導体層により、素子分離領域の半導体基板に不純物が到達するのを抑制することができる。これにより、素子分離領域の半導体基板への不純物の到達に起因して隣接する２つの第１不純物領域が導通するという不都合が生じるのを抑制することができる。
【００１２】
この場合において、好ましくは、第２半導体層からなるゲート電極を含むトランジスタをさらに備え、第１半導体層とトランジスタのゲート電極を構成する第２半導体層とは、同一の層からなる。このように構成すれば、第１半導体層とトランジスタのゲート電極を構成する第２半導体層とを同一の層をパターニングすることによって１つの工程で同時に形成することができるので、製造プロセスを簡素化することができる。
【００１３】
上記第１半導体層を含む構成において、好ましくは、第１半導体層は、接地されている。このように構成すれば、第１半導体層の電位を０Ｖに固定することができる。これにより、たとえば、素子分離領域の半導体基板をｐ型に構成するとともに、素子分離領域を介して隣接する２つの第１不純物領域をｎ型に構成する場合には、第１半導体層、素子分離領域のｐ型の半導体基板および素子分離領域を介して隣接する２つのｎ型の第１不純物領域からなるｎチャネルＭＯＳトランジスタにおいて、ゲート電極としての第１半導体層の電位を０Ｖに固定することができるので、そのトランジスタをオフ状態にすることができる。このため、素子分離領域を介して隣接する２つの第１不純物領域間で電流が流れるのを確実に抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、本発明のメモリの一例としてのマスクＲＯＭについて説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態によるマスクＲＯＭの構成を示した回路図である。図２は、図１に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。図３は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の１００−１００線に沿った断面図である。図４は、図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の１５０−１５０線に沿った断面図である。まず、図１〜図４を参照して、第１実施形態によるマスクＲＯＭの構成について説明する。
【００１６】
第１実施形態によるマスクＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ領域６とを備えている。なお、アドレス入力回路１、ロウデコーダ２、カラムデコーダ３、センスアンプ４および出力回路５により、周辺回路が構成されている。これらの周辺回路内には、ポリシリコン層からなるゲート電極を有するトランジスタ（図示せず）が設けられている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、複数のワード線（ＷＬ）７が接続されている。ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択して、そのワード線７の電位をＬレベル（ＧＮＤ＝０Ｖ）に立ち下げるとともに、選択したワード線７以外のワード線７の電位は、Ｈレベル（Ｖｃｃ）になる。
【００１７】
また、カラムデコーダ３には、ワード線（ＷＬ）７と直交するように配置された複数のビット線（ＢＬ）８が接続されている。カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とを接続する。また、センスアンプ４は、電流センス型であり、カラムデコーダ３により選択されたビット線８に流れる電流を検知し、選択されたビット線８に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線８に所定の電流未満の電流が流れる場合にＬレベルの信号を出力する。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００１８】
また、メモリセルアレイ領域６には、複数のメモリセル９がマトリクス状に配置されている。これらの複数のメモリセル９は、互いに直交するように配置された複数のワード線７およびビット線８の交点にそれぞれ配置されている。これにより、第１実施形態では、クロスポイント型のマスクＲＯＭが構成されている。また、メモリセルアレイ領域６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。
【００１９】
また、メモリセルアレイ領域６では、図２〜図４に示すように、ｐ型シリコン基板１１の上面に、ｎ型不純物領域１２が所定の方向に延びるように形成されている。なお、このｐ型シリコン基板１１は、本発明の「半導体基板」の一例であり、ｎ型不純物領域１２は、本発明の「第１不純物領域」の一例である。また、ｎ型不純物領域１２は、その延びる方向に対して直交する方向に沿って、所定の間隔を隔てて複数形成されている。また、隣接する２つのｎ型不純物領域１２間には、図４に示すように、それらのｎ型不純物領域１２を分離する素子分離絶縁膜１３が形成されている。
【００２０】
また、１つのｎ型不純物領域１２内には、図３に示すように、複数のｐ型不純物領域１４がｎ型不純物領域１２の延びる方向に沿って所定の間隔を隔てて形成されている。なお、このｐ型不純物領域１４は、本発明の「第２不純物領域」の一例である。そして、１つのｐ型不純物領域１４とｎ型不純物領域１２とによって、メモリセル９のダイオード１０が形成されている。これにより、ｎ型不純物領域１２は、複数のダイオード１０の共通のカソードとして機能するとともに、ｐ型不純物領域１４は、ダイオード１０のアノードとして機能する。また、第１実施形態では、ｎ型不純物領域１２は、ワード線（ＷＬ）７（図１参照）としても機能する。また、ｎ型不純物領域１２内には、８つのｐ型不純物領域１４ごとに１つのｎ型コンタクト領域１５が形成されている。このｎ型コンタクト領域１５は、後述する１層目のプラグ１８のｐ型シリコン基板１１のｎ型不純物領域１２に対する接触抵抗を低減するために設けられている。
【００２１】
また、ｐ型シリコン基板１１の上面を覆うように、１層目の層間絶縁膜１６が設けられている。この１層目の層間絶縁膜１６のｐ型不純物領域１４およびｎ型コンタクト領域１５に対応する領域には、コンタクトホール１７が設けられている。また、コンタクトホール１７には、Ｗ（タングステン）からなる１層目のプラグ１８が埋め込まれている。これにより、ｐ型不純物領域１４およびｎ型コンタクト領域１５にそれぞれ１層目のプラグ１８が接続されている。
【００２２】
また、図３に示すように、１層目の層間絶縁膜１６上には、１層目のプラグ１８に接続するように、Ａｌからなる１層目のパッド層１９が設けられている。このパッド層１９は、平面的に見てほぼ正方形になるように形成されている。また、１層目の層間絶縁膜１６上には、１層目のパッド層１９を覆うように２層目の層間絶縁膜２０が設けられている。この２層目の層間絶縁膜２０の１層目のパッド層１９に対応する領域には、コンタクトホール２１が形成されている。なお、このコンタクトホール２１は、本発明の「接続孔」の一例である。また、コンタクトホール２１には、Ｗからなる２層目のプラグ２２が埋め込まれている。また、２層目の層間絶縁膜２０上には、Ａｌからなる複数のビット線（ＢＬ）８が所定の間隔を隔てて形成されている。ビット線（ＢＬ）８は、図２に示すように、ｎ型不純物領域１２の延びる方向と直交する方向へ延びるように形成されているとともに、各メモリセル９（図３参照）のダイオード１０に対応する領域でｎ型不純物領域１２と交差するように配置されている。
【００２３】
ここで、第１実施形態では、メモリセル９のダイオード１０に対応して１層目のパッド層１９とビット線（ＢＬ）８との間にコンタクトホール２１が形成されているか否かによって、そのメモリセル９のデータが切り替えられるように構成されている。すなわち、メモリセル９のダイオード１０に対応してコンタクトホール２１が形成されることにより、コンタクトホール２１に埋め込まれたプラグ２２、１層目のパッド層１９および１層目のプラグ１８を介して、ビット線（ＢＬ）８とメモリセル９のダイオード１０を構成するｐ型不純物領域１４とが接続されている場合には、そのメモリセル９のデータは「１」に設定される。一方、メモリセル９のダイオード１０に対応してコンタクトホール２１が形成されていないことにより、そのメモリセル９のダイオード１０と対応するビット線（ＢＬ）８とが接続されていない場合には、そのメモリセル９のデータは「０」に設定される。
【００２４】
また、２層目の層間絶縁膜２０の２層目のプラグ２２に対応する領域上には、Ａｌからなる２層目のパッド層２３が形成されている。この２層目のパッド層２３は、平面的に見てほぼ正方形となるように形成されている。そして、２層目のプラグ２２と２層目のパッド層２３とが接続されている。また、２層目の層間絶縁膜２０の上には、ビット線（ＢＬ）８および２層目のパッド層２３を覆うように３層目の層間絶縁膜２４が設けられている。この３層目の層間絶縁膜２４の２層目のパッド層２３に対応する領域には、コンタクトホール２５が設けられているとともに、そのコンタクトホール２５には、Ｗからなる３層目のプラグ２６が埋め込まれている。これにより、３層目のプラグ２６は、２層目のパッド層２３に接続されている。
【００２５】
３層目の層間絶縁膜２４上には、Ａｌからなる配線層２７が、ｎ型不純物領域１２の延びる方向に沿って延びるように形成されている。また、配線層２７は、その延びる方向と直交する方向に沿って所定の間隔を隔てて複数設けられており、各ｎ型不純物領域１２の上方にそれぞれ配置されている。そして、配線層２７は、３層目のプラグ２６に接続されている。これにより、配線層２７とｎ型不純物領域１２とは、３層目のプラグ２６、２層目のパッド層２３、２層目のプラグ２１、１層目のパッド層１９および１層目のプラグ１８を介して、８つのメモリセル（所定の間隔）ごとに接続されている。そして、第１実施形態では、ロウデコーダ２（図１参照）に入力されたアドレスデータに対応するワード線７を選択する際、配線層２７を介して、選択されたワード線７（ｎ型不純物領域１２）の電位をＬレベル（ＧＮＤ）に立ち下げるとともに、選択されていないワード線７（ｎ型不純物領域１２）の電位は、Ｈレベル（Ｖｃｃ）になるように構成されている。
【００２６】
次に、図１および図２を参照して、第１実施形態によるマスクＲＯＭの動作について説明する。まず、所定のアドレスがアドレス入力回路１（図１参照）に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７（ｎ型不純物領域１２）の電位が配線層２７（図２参照）を介してＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線７の電位が配線層２７（図２参照）を介してＨレベル（Ｖｃｃ）になる。
【００２７】
一方、アドレス入力回路１（図１参照）からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線８が選択されるとともに、その選択されたビット線８がセンスアンプ４に接続される。そして、センスアンプ４からＶｃｃに近い電位が選択されたビット線８に供給される。そして、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっている場合には、センスアンプ４からビット線８およびダイオード１０を介してワード線７へ電流が流れる。この際、センスアンプ４では、ビット線８に所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。
【００２８】
その一方、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードがビット線８に繋がっていない場合には、ビット線８からワード線７へ電流が流れない。この場合には、センスアンプ４が電流が流れないことを検知して、Ｌレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。
【００２９】
図４〜図８は、本発明の第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。次に、図２〜図８を参照して、第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスについて説明する。
【００３０】
まず、図５に示すように、ｐ型シリコン基板１１の上面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜からなる素子分離絶縁膜１３を形成する。次に、上記した周辺回路に含まれるトランジスタ（図示せず）のゲート絶縁膜（図示せず）を形成した後、そのゲート絶縁膜上にトランジスタのゲート電極を構成するポリシリコン層（図示せず）を形成する。その後、ｐ型シリコン基板１１にＰ（リン）を、注入エネルギー：約１００ｋｅＶ、ドーズ量（注入量）：約３．５×１０１３ｃｍ−２の条件下でイオン注入する。これにより、ｐ型シリコン基板１１に複数のｎ型不純物領域１２が素子分離絶縁膜１３によって分離された状態で形成される。
【００３１】
次に、図６に示すように、全面を覆うように、１層目の層間絶縁膜１６を形成する。その後、フォトリソグラフィ技術およびエッチング技術を用いて、１層目の層間絶縁膜１６のｎ型不純物領域１２に対応する領域にコンタクトホール１７を形成する。その後、１層目の層間絶縁膜１６のｎ型コンタクト領域１５（図３参照）の形成領域以外の領域上を覆うようにレジスト膜（図示せず）を形成する。そして、コンタクトホール１７を介してｎ型不純物領域１２にＰ（リン）を、注入エネルギー：約２５ｋｅＶ、ドーズ量：約３．０×１０１４ｃｍ−２の条件下でイオン注入する。これにより、ｎ型コンタクト領域１５が形成される。この後、上記のレジスト膜（図示せず）を除去する。
【００３２】
次に、１層目の層間絶縁膜１６のｐ型不純物領域１４（図６参照）の形成領域以外の領域上を覆うようにレジスト膜（図示せず）を形成する。その後、コンタクトホール１７を介してｎ型不純物領域１２にＢＦ２を、注入エネルギー：約４０ｋｅＶ、ドーズ量：約３．０×１０１４ｃｍ−２の条件下でイオン注入する。これにより、ｎ型不純物領域１２に複数のｐ型不純物領域１４が形成される。この複数のｐ型不純物領域１４とｎ型不純物領域１２とによって、複数のダイオード１０が形成される。この後、上記のレジスト膜（図示せず）を除去する。
【００３３】
次に、図７に示すように、Ｗからなる１層目のプラグ１８をコンタクトホール１７内に埋め込むように形成する。これにより、１層目のプラグ１８がｐ型不純物領域１４とｎ型コンタクト領域１５（図３参照）とにそれぞれ接続される。そして、フォトリソグラフィ技術およびエッチング技術を用いて、１層目の層間絶縁膜１６上にＡｌからなる１層目のパッド層１９を１層目のプラグ１８に接続するように形成する。この際、１層目のパッド層１９は、平面的に見てほぼ正方形となるように形成する。
【００３４】
次に、図８に示すように、１層目の層間絶縁膜１６上に１層目のパッド層１９を覆うように２層目の層間絶縁膜２０を形成する。この後、１層目のパッド層１９に対応する領域にコンタクトホール２１を形成する。そして、そのコンタクトホール２１にＷからなる２層目のプラグ２２を埋め込む。この際、第１実施形態では、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続する場合には、コンタクトホール２１および２層目のプラグ２２を設ける一方、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続しない場合には、コンタクトホール２１および２層目のプラグ２２を設けない。
【００３５】
そして、フォトリソグラフィ技術およびエッチング技術を用いて、２層目の層間絶縁膜２０上に、Ａｌからなる複数のビット線８をｎ型不純物領域１２の延びる方向と直交する方向に延びるように形成するとともに、Ａｌからなる２層目のパッド層２３（図３参照）をｎ型コンタクト領域１５に繋がる２層目のプラグ２２に接続するように形成する。また、複数のビット線８は、ｐ型不純物領域１４に対応する領域上を通るように所定の間隔を隔てて形成する。これにより、２層目のプラグ２２が設けられた領域では、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とが、２層目のプラグ２２、１層目のパッド層１９および１層目のプラグ１８を介して接続される。その一方、２層目のプラグ２２が設けられていない領域では、ビット線８と１層目のパッド層１９とが接続されないので、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とは接続されない。これにより、ビット線８にアノードが接続されたデータ「１」に対応するダイオード１０と、ビット線８にアノードが接続されないデータ「０」に対応するダイオード１０とが形成される。また、２層目のパッド層２３は、平面的に見てほぼ正方形となるように形成する。
【００３６】
次に、図３および図４に示したように、２層目の層間絶縁膜２０上に、ビット線８および２層目のパッド層２３を覆うように３層目の層間絶縁膜２４を形成する。そして、３層目の層間絶縁膜２４のｎ型不純物領域１２に対応する領域上に、ｎ型不純物領域１２の延びる方向に沿って延びるようにＡｌからなる配線層２７を形成する。これにより、図３に示したように、３層目のプラグ２６が設けられた領域では、配線層２７と３層目のプラグ２６とが接続される。これにより、配線層２７とｎ型不純物領域１２とが、３層目のプラグ２６、２層目のパッド層２３、２層目のプラグ２２、１層目のパッド層１９、１層目のプラグ１８およびｎ型コンタクト領域１５を介して接続される。上記のようにして、図３に示したような第１実施形態によるマスクＲＯＭのメモリセルアレイ領域６が形成される。
【００３７】
第１実施形態では、上記のように、ｐ型シリコン基板１１の上面にｎ型不純物領域１２およびｐ型不純物領域１４からなるダイオード１０を形成するとともに、そのダイオード１０をマトリクス状に配列することにより、クロスポイント型のマスクＲＯＭを形成することができる。これにより、クロスポイント型のマスクＲＯＭの各メモリセル９がそれぞれ１つのダイオード１０を含むように構成することができるので、各メモリセルが１つのトランジスタを含む従来のマスクＲＯＭに比べて、メモリセルサイズを小さくすることができる。
【００３８】
また、第１実施形態では、ビット線８よりも上層に設けられた配線層２７を、ワード線７として機能するｎ型不純物領域１２に対して所定の間隔ごとに杭打ちすることによって、ｎ型不純物領域１２の長さの増大に起因して抵抗が増大するのを抑制することができるので、ワード線７の立ち下げ（立ち上げ）速度が低下するのを抑制することができる。
【００３９】
また、第１実施形態では、メモリセル９の形成領域に対応して、ビット線８よりも下方の２層目にビット線８とｐ型不純物領域１４とを接続するためのコンタクトホール２１およびプラグ２２が設けられているか否かによりメモリセル９のデータ「１」または「０」を切り替えることによって、ビット線８よりも下方に設けられたコンタクトホール２１およびプラグ２２により、ビット線８よりも上方に設けた配線層２７をｎ型不純物領域１２の延びる方向に沿って延びるように形成するのが阻害されるのを抑制することができる。
【００４０】
（第２実施形態）
図９は、本発明の第２実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。図１０は、図９に示した第２実施形態によるマスクＲＯＭのメモリセルアレイ領域の２５０−２５０線に沿った断面図である。次に、図９および図１０を参照して、本発明の第２実施形態によるマスクＲＯＭの構成について説明する。
【００４１】
この第２実施形態によるマスクＲＯＭでは、図９および図１０に示すように、上記第１実施形態と異なり、メモリセルアレイ領域３６内のＬＯＣＯＳ膜からなる素子分離絶縁膜１３上に約２００ｎｍの厚みを有するポリシリコン層３１が形成されているとともに、そのポリシリコン層３１上に約１８０ｎｍの厚みを有するＳｉＯ２膜からなるハードマスク３２が形成されている。また、ポリシリコン層３１は、接地されて０Ｖに電位が固定されている。なお、このポリシリコン層３１は、本発明の「第１半導体層」の一例である。また、ポリシリコン層３１は、周辺回路に設けられたトランジスタ（図示せず）のゲート電極を構成するポリシリコン層（図示せず）と同一の層をパターニングすることにより形成されている。なお、周辺回路に設けられたトランジスタのゲート電極を構成するポリシリコン層は、本発明の「第２半導体層」の一例である。第２実施形態によるマスクＲＯＭの上記以外の構成は、上記第１実施形態によるマスクＲＯＭの構成と同様である。
【００４２】
図１１は、本発明の第２実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。次に、図９〜図１１を参照して、本発明の第２実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスについて説明する。
【００４３】
この第２実施形態では、まず、上記第１実施形態と同様のプロセスによりｐ型シリコン基板１１の上面に素子分離絶縁膜１３を形成する。その後、第２実施形態では、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、メモリセルアレイ領域３６（図９参照）内の素子分離絶縁膜１３上に約２００ｎｍの厚みを有するポリシリコン層３１を形成する。この際、メモリセルアレイ領域３６内のポリシリコン層３１と周辺回路に設けられるトランジスタ（図示せず）のゲート電極を構成するポリシリコン層（図示せず）とを、同一のポリシリコン層をパターニングすることにより形成する。
【００４４】
その後、フォトリソグラフィ技術およびエッチング技術を用いて、メモリセルアレイ領域３６内のポリシリコン層３１上に約１８０ｎｍの厚みを有するＳｉＯ２膜からなるハードマスク３２を形成する。そして、ｐ型シリコン基板１１にＰ（リン）を、注入エネルギー：約１００ｋｅＶ、ドーズ量（注入量）：約３．５×１０１３ｃｍ−２の条件下でイオン注入する。この際、第２実施形態では、ポリシリコン層３１およびハードマスク３２により、メモリセルアレイ領域３６内のｐ型シリコン基板１１の素子分離絶縁膜１３下の領域にｎ型不純物であるＰ（リン）が注入されるのが抑制される。これにより、メモリセルアレイ領域３６において、ｐ型シリコン基板１１に複数のｎ型不純物領域１２が素子分離絶縁膜１３によって分離された状態で形成される。この後、図６〜図８に示した上記第１実施形態と同様のプロセスにより、図９に示した第２実施形態によるマスクＲＯＭのメモリセルアレイ領域３６が形成される。
【００４５】
第２実施形態では、上記のように、隣接する２つのｎ型不純物領域１２を分離する素子分離絶縁膜１３上にポリシリコン層３１およびハードマスク３２を設けることによって、不純物をイオン注入することによりｎ型不純物領域１２を形成する際に、ポリシリコン層３１およびハードマスク３２により、ｎ型の不純物が素子分離絶縁膜１３を突き抜けてｐ型シリコン基板１１の表面にまで達するのを抑制することができる。これにより、素子分離絶縁膜１３下のｐ型シリコン基板１１にｎ型の不純物が到達することに起因して隣接する２つのｎ型不純物領域１２が導通するという不都合が生じるのを抑制することができる。
【００４６】
また、第２実施形態では、メモリセルアレイ領域３６内の素子分離絶縁膜１３上のポリシリコン層３１と周辺回路に含まれるトランジスタのゲート電極を構成するポリシリコン層とを同一のポリシリコン層をパターニングすることにより１つの工程で同時に形成することによって、製造プロセスを簡素化することができる。
【００４７】
また、第２実施形態では、メモリセルアレイ領域３６内に設けられた素子分離絶縁膜１３上のポリシリコン層３１を接地して０Ｖに電位を固定することによって、そのポリシリコン層３１、素子分離絶縁膜１３下のｐ型の領域および素子分離絶縁膜１３を介して隣接する２つのｎ型不純物領域１２からなるｎチャネルＭＯＳトランジスタにおいて、ゲート電極としてのポリシリコン層３１の電位を０Ｖに固定することができるので、そのトランジスタをオフ状態にすることができる。これにより、素子分離絶縁膜１３を介して隣接する２つのｎ型不純物領域１２間で電流が流れるのを確実に抑制することができる。
【００４８】
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００４９】
（第３実施形態）
図１２は、本発明の第３実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。図１３は、図１２に示した第３実施形態によるマスクＲＯＭのメモリセルアレイ領域の３５０−３５０線に沿った断面図である。次に、図１２および図１３を参照して、本発明の第３実施形態によるマスクＲＯＭの構成について説明する。
【００５０】
この第３実施形態によるマスクＲＯＭでは、図１２および図１３に示すように、上記第１実施形態と異なり、メモリセルアレイ領域４６内に複数のｎ型不純物領域１２を分離する素子分離絶縁膜が設けられていない。そして、ｐ型シリコン基板１１の隣接する２つのｎ型不純物領域１２間の領域上に約２００ｎｍの厚みを有するポリシリコン層４１が形成されているとともに、そのポリシリコン４１層上に約１８０ｎｍの厚みを有するＳｉＯ２膜からなるハードマスク４２が形成されている。また、ポリシリコン層４１は、接地されて０Ｖに電位が固定されている。なお、ポリシリコン層４１は、本発明の「第１半導体層」の一例である。また、このポリシリコン層４１は、周辺回路に設けられたトランジスタ（図示せず）のゲート電極を構成するポリシリコン層（図示せず）と同一の層をパターニングすることにより形成されている。第３実施形態によるマスクＲＯＭの上記以外の構成は、上記第１実施形態によるマスクＲＯＭの構成と同様である。
【００５１】
図１４は、本発明の第３実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。次に、図１２〜図１４を参照して、本発明の第３実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスについて説明する。
【００５２】
この第３実施形態では、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型シリコン基板１１上に約２００ｎｍの厚みを有する複数のポリシリコン層４１を所定の間隔を隔てて形成する。この際、メモリセルアレイ領域４６（図１２参照）内のポリシリコン層４１と周辺回路に設けられるトランジスタ（図示せず）のゲート電極を構成するポリシリコン層（図示せず）とを、同一のポリシリコン層をパターニングすることにより形成する。そして、フォトリソグラフィ技術およびエッチング技術を用いて、ポリシリコン層４１上に約１８０ｎｍの厚みを有するＳｉＯ２膜からなるハードマスク４２を形成する。その後、ｐ型シリコン基板１１にＰ（リン）を、上記第２実施形態と同様の条件下でイオン注入する。この際、第３実施形態では、ポリシリコン層４１およびハードマスク４２により、ｐ型シリコン基板１１の隣接する２つのｎ型不純物領域１２間の領域にｎ型不純物であるＰ（リン）が注入されるのが抑制される。これにより、図１４に示すように、メモリセルアレイ領域４６（図１２参照）において、ｐ型シリコン基板１１の隣接する２つのポリシリコン層４１間に対応する領域にｎ型不純物領域１２が形成される。この後、図６〜図８に示した上記第１実施形態と同様のプロセスにより、図１２に示した第３実施形態によるマスクＲＯＭのメモリセルアレイ領域４６が形成される。
【００５３】
第３実施形態では、上記のように、隣接する２つのｎ型不純物領域１２間の素子分離領域上にポリシリコン層４１およびハードマスク４２を設けることによって、不純物をイオン注入することによりｎ型不純物領域１２を形成する際に、ポリシリコン層４１およびハードマスク４２により、ｎ型の不純物がｐ型の素子分離領域に注入されるのを抑制することができる。これにより、ｐ型の素子分離領域へのｎ型の不純物の注入に起因して隣接する２つのｎ型不純物領域１２が導通するという不都合が生じるのを抑制することができる。
【００５４】
第３実施形態による上記以外の効果は、上記第２実施形態による効果と同様である。
【００５５】
（第４実施形態）
図１５は、本発明の第４実施形態によるマスクＲＯＭの構成を示した回路図である。図１６は、図１５に示した第４実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。図１７は、図１６に示した第４実施形態によるマスクＲＯＭのメモリセルアレイ領域の４００−４００線に沿った断面図である。図１８は、図１６に示した第４実施形態によるマスクＲＯＭのメモリセルアレイ領域の４５０−４５０線に沿った断面図である。次に、図１５〜図１８を参照して、本発明の第４実施形態によるマスクＲＯＭの構成について説明する。
【００５６】
この第４実施形態によるマスクＲＯＭでは、図１７に示すように、上記第１実施形態と異なり、メモリセル９ａおよび９ｂの形成領域に対応して、１層目の層間絶縁膜１６にコンタクトホール５７および１層目のプラグ５８が設けられているか否かによって、そのメモリセル９ａおよび９ｂのデータが「１」または「０」に切り替えられる。なお、コンタクトホール５７は、本発明の「接続孔」の一例である。具体的には、図１５に示すように、第４実施形態によるメモリセルアレイ領域５６には、ワード線７およびビット線８に接続されたダイオード１０を含むメモリセル９ａと、ダイオード１０を含まないメモリセル９ｂとが設けられている。
【００５７】
また、図１６および図１７に示すように、ダイオード１０を含むメモリセル９ａの形成領域では、そのダイオード１０のアノードとしてのｐ型不純物領域１４に対応するように１層目の層間絶縁膜１６にコンタクトホール５７が形成されている。また、そのコンタクトホール５７を埋め込むようにＷからなる１層目のプラグ５８が設けられている。これにより、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とが１層目のプラグ５８によって接続されている。一方、ダイオード１０を含まないメモリセル９ｂの形成領域では、ｐ型不純物領域１４が形成されていない。また、１層目の層間絶縁膜１６のメモリセル９ｂの形成領域に対応する領域には、コンタクトホール５７および１層目のプラグ５８は形成されていない。上記のようにして、第４実施形態では、データ「１」を保持するメモリセル９ａと、データ「０」を保持するメモリセル９ｂとが形成されている。
【００５８】
また、第４実施形態では、図１７に示すように、２層目の層間絶縁膜２０上に配線層２７が設けられている。そして、配線層２７とｎ型不純物領域１２とが２層目のプラグ２２、１層目のパッド層５９、１層目のプラグ５８およびｎ型コンタクト領域１５を介して接続されている。また、図１８に示すように、メモリセルアレイ領域５６（図１６参照）の複数のｎ型不純物領域１２を分離する素子分離絶縁膜１３上に、上記第２実施形態と同様の接地されたポリシリコン層３１およびハードマスク３２が形成されている。第４実施形態によるマスクＲＯＭの上記以外の構成は、上記第１実施形態によるマスクＲＯＭの構成と同様である。
【００５９】
次に、図１６〜図１８を参照して、本発明の第４実施形態によるマスクＲＯＭのメモリセルアレイ領域５６の製造プロセスについて説明する。
【００６０】
この第４実施形態では、図１１に示した上記第２実施形態と同様のプロセスにより、ｐ型シリコン基板１１に素子分離絶縁膜１３を形成するとともに、メモリセルアレイ領域５６（図１６参照）内の素子分離絶縁膜１３上にポリシリコン層３１およびハードマスク３２を形成する。その後、第２実施形態と同様の条件下でＰ（リン）をイオン注入することにより、メモリセルアレイ領域５６（図１６参照）内に、素子分離絶縁膜１３で分離された複数のｎ型不純物領域１２を形成する。
【００６１】
そして、図６および図７に示した上記第１実施形態と同様のプロセスにより、ｐ型不純物領域１４と、ｎ型コンタクト領域１５と、１層目の層間絶縁膜１６と、コンタクトホール５７（図１８参照）と、１層目のプラグ５８とを形成する。なお、この際、第４実施形態では、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続する場合には、コンタクトホール５７および１層目のプラグ５８を設ける一方、ダイオード１０のアノードとしてのｐ型不純物領域１４をビット線８に接続しない場合には、コンタクトホール５７および１層目のプラグ５８を設けない。
【００６２】
そして、図１７および図１８に示すように、１層目の層間絶縁膜１６上に、Ａｌからなる複数のビット線８をｎ型不純物領域１２の延びる方向と直交する方向に延びるように形成するとともに、Ａｌからなる１層目のパッド層５９をｎ型コンタクト領域１５に繋がる１層目のプラグ５８に接続するように形成する。また、複数のビット線８は、ｐ型不純物領域１４に対応する領域上を通るように所定の間隔を隔てて形成する。これにより、１層目のプラグ５８が設けられた領域では、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とが、１層目のプラグ５８を介して接続される。その一方、１層目のプラグ５８が設けられていない領域では、ビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とは接続されない。これにより、ビット線８にアノードが接続されたデータ「１」に対応するダイオード１０と、ビット線８にアノードが接続されないデータ「０」に対応するダイオード１０とが形成される。
【００６３】
この後、１層目の層間絶縁膜１６上に、ビット線８および１層目のパッド層５９を覆うように２層目の層間絶縁膜２０を形成する。そして、２層目の層間絶縁膜２０のｎ型コンタクト領域１５に繋がる１層目のパッド層５９に対応する位置にコンタクトホール２１を形成する。その後、コンタクトホール２１を埋め込むように、Ｗからなる２層目のプラグ２２を形成する。そして、２層目の層間絶縁膜２０のｎ型不純物領域１２に対応する領域上に、ｎ型不純物領域１２の延びる方向に沿って延びるようにＡｌからなる配線層２７を形成する。これにより、図１７に示したように、ｎ型コンタクト領域１５に繋がる配線層２７と２層目のプラグ２２とが接続される。このため、配線層２７とｎ型不純物領域１２とが、２層目のプラグ２２、１層目のパッド層５９、１層目のプラグ５８およびｎ型コンタクト領域１５を介して接続される。上記のようにして、図１７に示したような第４実施形態によるマスクＲＯＭのメモリセルアレイ領域５６が形成される。
【００６４】
第４実施形態では、上記のように、メモリセル９ａが１つのダイオード１０を含むように構成することによって、メモリセルサイズを小さくすることができるなどの上記第１実施形態と同様の効果を得ることができるとともに、素子分離絶縁膜１３上にポリシリコン層３１およびハードマスク３２を形成することによって、隣接する２つのｎ型不純物領域１２間の導通を抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。
【００６５】
また、第４実施形態では、１層目の層間絶縁膜１６に形成したコンタクトホール５７および１層目のプラグ５８を用いて、１層目の層間絶縁膜１６上に設けたビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とを接続することによって、上記第１実施形態のように、図３に示した２層目のプラグ２２、１層目のパッド層１９および１層目のプラグ１８を介して２層目の層間絶縁膜２０上に設けたビット線８とダイオード１０のアノードとしてのｐ型不純物領域１４とを接続する場合と異なり、１層目のプラグ１８と２層目のプラグ２２との間のパッド層１９を設ける必要がない。なお、図３に示した第１実施形態によるパッド層１９の平面的に見て正方形のパターンの最小解像寸法は、ビット線８の線状のパターンの最小解像寸法に比べて大きくなる。このため、同じ解像度の製造装置を用いた場合、隣接するパッド層１９間の最小ピッチは、隣接するビット線８間の最小ピッチよりも大きくなる。図３に示した構造の場合、パッド層１９間を最小ピッチに形成したとしても、パッド層１９上にプラグ２２を介して形成されるビット線８間のピッチは、パッド層１９間の最小ピッチになり、ビット線８間の最小ピッチよりも大きくなる。このため、隣接する２つのビット線８間のピッチを小さくするのが困難になる。これに対して、第４実施形態では、第１実施形態のようなパッド層１９を設ける必要がないので、隣接するビット線８間をビット線８間の最小ピッチに形成することができる。これにより、第４実施形態では、マスクＲＯＭのメモリセルアレイ領域５６の小型化を図ることができる。
【００６６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６７】
たとえば、上記第１〜第４実施形態では、マスクＲＯＭに本発明を適用した例について説明したが、本発明はこれに限らず、マスクＲＯＭ以外のメモリにも適用可能である。
【００６８】
また、上記第１〜第４実施形態では、素子分離領域としてのＬＯＣＯＳ膜によって複数のｎ型不純物領域を分離するように構成したが、本発明はこれに限らず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）や他の素子分離方法によって複数のｎ型不純物領域を分離するように構成してもよい。
【００６９】
また、上記第1実施形態では、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＬレベルの信号を出力するように構成したが、本発明はこれに限らず、センスアンプが、選択されたビット線に所定の電流以上の電流が流れる場合にＬレベルの信号を出力するとともに、選択されたビット線に所定の電流未満の電流が流れる場合にＨレベルの信号を出力するように構成してもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態によるマスクＲＯＭの構成を示した回路図である。
【図２】図１に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。
【図３】図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の１００−１００線に沿った断面図である。
【図４】図２に示した第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の１５０−１５０線に沿った断面図である。
【図５】本発明の第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。
【図９】本発明の第２実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。
【図１０】図９に示した第２実施形態によるマスクＲＯＭのメモリセルアレイ領域の２５０−２５０線に沿った断面図である。
【図１１】本発明の第２実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。
【図１２】本発明の第３実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。
【図１３】図１２に示した第３実施形態によるマスクＲＯＭのメモリセルアレイ領域の３５０−３５０線に沿った断面図である。
【図１４】本発明の第３実施形態によるマスクＲＯＭのメモリセルアレイ領域の製造プロセスを説明するための断面図である。
【図１５】本発明の第４実施形態によるマスクＲＯＭの構成を示した回路図である。
【図１６】図１５に示した第４実施形態によるマスクＲＯＭのメモリセルアレイ領域の構成を示した平面レイアウト図である。
【図１７】図１６に示した第４実施形態によるマスクＲＯＭのメモリセルアレイ領域の４００−４００線に沿った断面図である。
【図１８】図１６に示した第４実施形態によるマスクＲＯＭのメモリセルアレイ領域の４５０−４５０線に沿った断面図である。
【符号の説明】
【００７１】
７  ワード線
８  ビット線
９、９ａ、９ｂ  メモリセル
１０  ダイオード
１１  ｐ型シリコン基板（半導体基板）
１２  ｎ型不純物領域（第１不純物領域）
１４  ｐ型不純物領域（第２不純物領域）
２１、５７  コンタクトホール（接続孔）
２７  配線層
３１、４１  ポリシリコン層（第１半導体層）
【図１】
2007005580.tif 000003
【図２】
2007005580.tif 000004
【図３】
2007005580.tif 000005
【図４】
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【図５】
2007005580.tif 000007
【図６】
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【図７】
2007005580.tif 000009
【図８】
2007005580.tif 000010
【図９】
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【図１０】
2007005580.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007005580.tif 000017
【図１６】
2007005580.tif 000018
【図１７】
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【図１８】
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