(57)【要約】      （修正有）【課題】  ゲート酸化膜の形成工程を簡略化した半導体装置の製造方法の提供。【解決手段】半導体基板１０の上に第１導電膜１８０ａが形成される。第１導電膜１８０ａを介して半導体基板１０にイオンが注入されて、半導体基板１０に第１拡散領域１２及び第２拡散領域１３が形成される。第１導電膜１８０ａにおいて、第１表面部分１０ａ１の上に位置する部分がエッチングされて、第１表面部分１０ａ１が露出される。第１表面部分１０ａ１は、半導体基板１０の表面の一部である。露出された第１表面部分１０ａ１が熱酸化されて第１ゲート酸化膜１１が形成され、第１導電膜１８０ｂが熱酸化されて第２ゲート酸化膜１８０ｃが形成される。【選択図】      図１０
2007115815.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板が準備される準備工程と、
前記半導体基板の上に第１導電膜が形成される第１導電膜形成工程と、
前記第１導電膜を介して前記半導体基板にイオンが注入されて、前記半導体基板に拡散領域が形成される拡散領域形成工程と、
前記第１導電膜において、前記半導体基板の表面の一部である第１表面部分の上に位置する部分がエッチングされて、前記第１表面部分が露出される第１エッチング工程と、
前記第１エッチング工程で露出された前記第１表面部分が熱酸化される熱酸化工程と、
を備え、
前記熱酸化工程では、前記第１表面部分が熱酸化されて第１ゲート酸化膜が形成され、前記第１導電膜が熱酸化されて第２ゲート酸化膜が形成される、
半導体装置の製造方法。
【請求項２】
前記第１ゲート酸化膜は、トンネル酸化膜である、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１ゲート酸化膜及び前記第２ゲート酸化膜の上に、第１ポリシリコン膜が形成される第１ポリシリコン膜形成工程と、
前記第１ポリシリコン膜の上にＯＮＯ膜が形成されるＯＮＯ膜形成工程と、
前記ＯＮＯ膜、前記第１ポリシリコン膜及び前記第２ゲート酸化膜において、前記半導体基板の表面の別の一部である第２表面部分の上に位置する部分がエッチングされて、前記第２表面部分が露出される第２エッチング工程と、
前記第２表面部分の上に第３ゲート酸化膜が形成される第３ゲート酸化膜形成工程と、
前記ＯＮＯ膜及び前記第３ゲート酸化膜の上に第２ポリシリコン膜が形成される第２ポリシリコン膜形成工程と、
をさらに備えた、
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１ゲート酸化膜及び前記第２ゲート酸化膜の上に、第１ポリシリコン膜が形成される第１ポリシリコン膜形成工程と、
前記第１ポリシリコン膜の上にＯＮＯ膜が形成されるＯＮＯ膜形成工程と、
前記ＯＮＯ膜及び前記第１ポリシリコン膜において、前記半導体基板の表面のさらに別の一部である第３表面部分の上に位置する部分がエッチングされて、前記第２ゲート酸化膜において前記第３表面部分の上に位置する部分が露出される第３エッチング工程と、
前記ＯＮＯ膜及び前記第２ゲート酸化膜の上に第２ポリシリコン膜が形成される第２ポリシリコン膜形成工程と、
をさらに備えた、
請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の表面の一部である第１表面部分の上に形成された第１ゲート酸化膜と、
前記半導体基板の表面の一部であって前記第１表面部分を囲む部分である第４表面部分の上に形成された第２ゲート酸化膜と、
前記第１ゲート酸化膜及び前記第２ゲート酸化膜の上に形成されたフローティングゲートと、
前記フローティングゲートの上に形成されたＯＮＯ膜と、
前記ＯＮＯ膜の上に形成されたコントロールゲートと、
を備え、
前記第１ゲート酸化膜は、前記第１表面部分が熱酸化されて形成されたものであり、
前記第２ゲート酸化膜は、第１導電膜が熱酸化されて形成されたものである、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
従来から、電子ダメージを低減できる半導体装置の製造方法及び半導体装置が提案されている（例えば、特許文献１参照）。
【特許文献１】特開昭５２−１２７１５７（第１−３頁、第１−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の技術では、半導体基板にイオンが注入される前に、アルミニウム膜が形成される。これにより、半導体基板にイオンが注入された際に、アルミニウム膜を介して電荷が逃がされるので、チャージアップに起因した電子ダメージが低減されている。しかし、そのアルミニウム膜はその後に除去される傾向にあり、トンネル酸化膜とそれ以外のゲート酸化膜とが別々に形成される傾向にある。これにより、ゲート酸化膜を形成するための工程が複雑になることがある。
【０００４】
本発明の課題は、ゲート酸化膜を形成するための工程を簡略化することができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の製造方法は、準備工程と、第１導電膜形成工程と、拡散領域形成工程と、第１エッチング工程と、熱酸化工程とを備える。準備工程では、半導体基板が準備される。第１導電膜形成工程では、半導体基板の上に第１導電膜が形成される。拡散領域形成工程では、第１導電膜を介して半導体基板にイオンが注入されて、半導体基板に拡散領域が形成される。第１エッチング工程では、第１導電膜において、第１表面部分の上に位置する部分がエッチングされて、第１表面部分が露出される。第１表面部分は、半導体基板の表面の一部である。熱酸化工程では、第１エッチング工程で露出された第１表面部分が熱酸化される。熱酸化工程では、第１表面部分が熱酸化されて第１ゲート酸化膜が形成され、第１導電膜が熱酸化されて第２ゲート酸化膜が形成される。
【０００６】
この半導体装置の製造方法では、拡散領域形成工程では、第１導電膜を介して半導体基板にイオンが注入されて、半導体基板に拡散領域が形成される。これにより、半導体基板や第１ゲート酸化膜の電子ダメージを低減することができる。
【０００７】
また、熱酸化工程において、第１表面部分が熱酸化されて第１ゲート酸化膜が形成され、第１導電膜が熱酸化されて第２ゲート酸化膜が形成される。これにより、第１導電膜を除去せずに第２ゲート酸化膜を形成することができ、第１ゲート酸化膜と第２ゲート酸化膜とを同時に形成することができる。
【０００８】
このように、第１導電膜を除去する工程と、第１ゲート酸化膜と別に第２ゲート酸化膜を形成する工程とを省くことができるので、ゲート酸化膜を形成するための工程を簡略化することができる。
【０００９】
本発明に係る半導体装置は、半導体基板と、第１ゲート酸化膜と、第２ゲート酸化膜と、フローティングゲートと、ＯＮＯ膜と、コントロールゲートとを備える。第１ゲート酸化膜は、第１表面部分の上に形成されている。第１表面部分は、半導体基板の表面の一部である。第２ゲート酸化膜は、第４表面部分の上に形成されている。第４表面部分は、半導体基板の表面の一部であって、第１表面部分を囲む部分である。フローティングゲートは、第１ゲート酸化膜及び第２ゲート酸化膜の上に形成されている。ＯＮＯ膜は、フローティングゲートの上に形成されている。コントロールゲートは、ＯＮＯ膜の上に形成されている。第１ゲート酸化膜は、第１表面部分が熱酸化されて形成されたものである。第２ゲート酸化膜は、導電膜が熱酸化されて形成されたものである。
【００１０】
この半導体装置では、第１ゲート酸化膜は、第１表面部分が熱酸化されて形成されたものである。また、第２ゲート酸化膜は、導電膜が熱酸化されて形成されたものである。これらにより、第１導電膜を除去せずに第２ゲート酸化膜を形成することができ、第１ゲート酸化膜と第２ゲート酸化膜とを同時に形成することができる。
【００１１】
このように、第１導電膜を除去する工程と、第１ゲート酸化膜と別に第２ゲート酸化膜を形成する工程とを省くことができるので、ゲート酸化膜を形成するための工程を簡略化することができる。
【発明の効果】
【００１２】
本発明に係る半導体装置の製造方法では、第１導電膜を除去する工程と、第１ゲート酸化膜と別に第２ゲート酸化膜を形成する工程とを省くことができるので、ゲート酸化膜を形成するための工程を簡略化することができる。
【００１３】
本発明に係る半導体装置では、第１導電膜を除去する工程と、第１ゲート酸化膜と別に第２ゲート酸化膜を形成する工程とを省くことができるので、ゲート酸化膜を形成するための工程を簡略化することができる。
【発明を実施するための最良の形態】
【００１４】
＜本発明の前提となる半導体装置＞
本発明の前提となる半導体装置の平面に垂直な方向視の透視図を図１に示す。図１のII-II断面図を図２に示す。図１に示す半導体装置の回路図を図３に示す。
【００１５】
（半導体装置の概略構成）
半導体装置１は、主として、半導体基板１０，第１ゲート酸化膜１１，第２ゲート酸化膜２０，第３ゲート酸化膜７０，フローティングゲート３０，ＯＮＯ膜４０，コントロールゲート５０及びセレクトゲート６０を備える。
【００１６】
半導体基板１０には、第１拡散領域１２及び第２拡散領域１３が形成されている。第１拡散領域１２や第２拡散領域１３は、ＡｓやＰなどのＮ型の不純物が高濃度（例えば、１０Ｅ２０個／立方センチメートル）でドープされた領域となっている。それに対して、半導体基板１０において第１拡散領域１２及び第２拡散領域１３以外の部分は、ＢなどのＰ型の不純物が低濃度でドープされたものとなっている。
【００１７】
第１ゲート酸化膜１１は、第１表面部分１０ａ１の上に形成されている。第１表面部分１０ａ１は、半導体基板１０の表面１０ａの一部である。第１ゲート酸化膜１１は、シリコン酸化物を主成分とする膜であり、膜厚が約９０Åである。また、第１ゲート酸化膜１１は、電子が通り抜ける膜であり、トンネル酸化膜である。
【００１８】
第２ゲート酸化膜２０は、第４表面部分１０ａ４の上に形成されている。第４表面部分１０ａ４は、半導体基板１０の表面１０ａの一部であって、第１表面部分１０ａ１を囲む部分である。第２ゲート酸化膜２０は、シリコン酸化物を主成分とする膜であり、比誘電率が３．９であり、膜厚が約４００Åである。
【００１９】
フローティングゲート３０は、第１ゲート酸化膜１１及び第２ゲート酸化膜２０の上に形成されている。フローティングゲート３０は、主として、第１ポリシリコン膜３０を有している。第１ポリシリコン膜３０は、ポリシリコンを主成分とする膜である。
【００２０】
ＯＮＯ膜４０は、フローティングゲート３０の上に形成されている。ＯＮＯ膜４０は、主として、第１酸化膜４１，窒化膜４２及び第２酸化膜４３を有している。第１酸化膜４１や第２酸化膜４３はシリコン酸化物を主成分とする膜であり、窒化膜４２はシリコン窒化物を主成分とする膜である。
【００２１】
コントロールゲート５０は、ＯＮＯ膜４０の上に形成されている。コントロールゲート５０は、主として、第２ポリシリコン膜５１及びタングステンシリサイド膜５２を有する。第２ポリシリコン膜５１はポリシリコンを主成分とする膜であり、タングステンシリサイド膜５２はタングステンシリサイドを主成分とする膜である。
【００２２】
第３ゲート酸化膜７０は、第２表面部分１０ａ２の上に形成されている。第２表面部分１０ａ２は、半導体基板１０の表面１０ａの一部であって、第４表面部分１０ａ４に隣接する部分である。第３ゲート酸化膜７０は、シリコン酸化物を主成分とする膜である。
【００２３】
セレクトゲート６０は、第３ゲート酸化膜７０の上に形成されている。セレクトゲート６０は、主として、第２ポリシリコン膜６１及びタングステンシリサイド膜６２を有する。第２ポリシリコン膜６１はポリシリコンを主成分とする膜であり、タングステンシリサイド膜６２はタングステンシリサイドを主成分とする膜である。
【００２４】
（半導体装置の概略動作）
（消去動作）
コントロールゲート５０及びセレクトゲート６０には、“Ｈ”レベルの電圧Ｖｐｐ（＞０Ｖ）が印加される。ドレイン電極９１及びソース電極９２には、“Ｌ”レベルの電圧０Ｖが印加される。また、半導体基板１０の裏面１０ｂには、バックゲートバイアスとして“Ｌ”レベルの電圧０Ｖが印加される。
【００２５】
これにより、第１ゲート酸化膜１１を介して、半導体基板１０の第２拡散領域１３からフローティングゲート３０へ電子が注入される。このようにして、フローティングゲート３０から情報が消去される。
【００２６】
（書き込み動作）
セレクトゲート６０及びドレイン電極９１には、“Ｈ”レベルの電圧Ｖｐｐ（＞０Ｖ）が印加される。コントロールゲート５０には、“Ｌ”レベルの電圧０Ｖが印加される。ソース電極９２は、電位が浮遊した状態に維持される。また、半導体基板１０の裏面１０ｂには、バックゲートバイアスとして“Ｌ”レベルの電圧０Ｖが印加される。
【００２７】
これにより、第１ゲート酸化膜１１を介して、フローティングゲート３０から半導体基板１０の第２拡散領域１３へ電子が引き抜かれる。このようにして、フローティングゲート３０へ情報が書き込まれる。
【００２８】
（半導体装置の製造方法）
半導体装置１の製造方法を、図４〜図８に示す工程断面図を用いて説明する。
【００２９】
準備工程Ｓ１では、半導体基板１０が準備される。半導体基板１０には、既知の方法を用いてＬＯＣＯＳ分離が行われる。
【００３０】
第１導電膜形成工程Ｓ２では、図４（ａ）に示すように、半導体基板１０の表面１０ａの上に第１導電膜８０ａが形成される。具体的には、スパッタ等の方法で、半導体基板１０の表面１０ａの上に第１導電膜８０ａが約３００Åの厚さで積層される。ここで、第１導電膜８０ａは、イットリウムを主成分とする膜である。
【００３１】
拡散領域形成工程Ｓ３では、図４（ｂ）及び図４（ｃ）に示すように、半導体基板１０において表面１０ａの付近に第１拡散領域１２や第２拡散領域１３が形成される。具体的には、図４（ｂ）に示すように、第１導電膜８０ａの上にレジストＲ１１やレジストＲ１２のパターンが形成される。そして、図４（ｃ）に示すように、レジストＲ１１やレジストＲ１２をマスクとして、第１導電膜８０ａを介して半導体基板１０にイオン（Ａｓ＋やＰ＋などのＮ型のイオン）が注入されて、第１拡散領域１２や第２拡散領域１３が形成される。ここで、第１導電膜８０ａは、イオンが注入された場合に電荷を逃がすことにより、チャージアップに起因した電子ダメージが第２拡散領域１３に発生することを低減している。
【００３２】
犠牲膜除去工程Ｓ４では、図５（ａ）に示すように、レジストＲ１１やレジストＲ１２が剥離されるとともに、第１導電膜８０ａが剥離される。
【００３３】
第２ゲート酸化膜形成工程Ｓ５では、図５（ｂ）に示すように、第２ゲート酸化膜２０ａが既知の方法で形成される。第２ゲート酸化膜２０ａは、厚さが約４００Åになるように形成される。第２ゲート酸化膜２０ａは、シリコン酸化物を主成分とする膜である。
【００３４】
第１エッチング工程Ｓ６では、図５（ｃ）及び図６（ａ）に示すように、第２ゲート酸化膜２０ａにおいて、第１表面部分１０ａ１の上に位置する部分がエッチングされて、第１表面部分１０ａ１が露出される。具体的には、図５（ｃ）に示すように、第２ゲート酸化膜２０ａの上にレジストＲ２１やレジストＲ２２のパターンが形成される。そして、図６（ａ）に示すように、レジストＲ２１やレジストＲ２２をマスクとして、第２ゲート酸化膜２０ａが異方的にエッチングされて、第２ゲート酸化膜２０ｂのパターンが形成されるとともに、第１表面部分１０ａ１が露出される。
【００３５】
熱酸化工程Ｓ７では、図６（ｂ）に示すように、第１エッチング工程Ｓ６で露出された第１表面部分１０ａ１が３５０℃以上の温度で熱酸化される。これにより、第１表面部分１０ａ１に第１ゲート酸化膜１１が形成される。第１ゲート酸化膜１１は、厚さが約９０Åになるように形成される。第１ゲート酸化膜１１は、シリコン酸化物を主成分とする膜である。
【００３６】
第１ポリシリコン膜形成工程Ｓ８では、図６（ｃ）に示すように、第１ゲート酸化膜１１及び第２ゲート酸化膜２０ｂの上に、第１ポリシリコン膜３０ａが形成される。
【００３７】
ＯＮＯ膜形成工程Ｓ９では、図６（ｃ）に示すように、第１ポリシリコン膜３０ａの上にＯＮＯ膜４０ａが形成される。
【００３８】
第２エッチング工程Ｓ１０では、図７（ａ）及び図７（ｂ）に示すように、ＯＮＯ膜４０ａ、第１ポリシリコン膜３０ａ及び第２ゲート酸化膜２０ｂにおいて、第２表面部分１０ａ２の上に位置する部分がエッチングされて、第２表面部分１０ａ２が露出される。具体的には、図７（ａ）に示すように、ＯＮＯ膜４０ａの上にレジストＲ３１のパターンが形成される。そして、図７（ｂ）に示すように、レジストＲ３１をマスクとして、ＯＮＯ膜４０ａ、第１ポリシリコン膜３０ａ及び第２ゲート酸化膜２０ｂが異方的にエッチングされて、ＯＮＯ膜４０，フローティングゲート３０及び第２ゲート酸化膜２０のパターンが形成されるとともに、第２表面部分１０ａ２が露出される。
【００３９】
第３ゲート酸化膜形成工程Ｓ１１では、図７（ｃ）に示すように、第２表面部分１０ａ２の上に第３ゲート酸化膜７０が形成される。第３ゲート酸化膜７０は、第２ゲート酸化膜２０ａと同じ厚さ（約４００Å）になるように形成される。
【００４０】
第２ポリシリコン膜形成工程Ｓ１２では、図８（ａ）に示すように、ＯＮＯ膜４０や第３ゲート酸化膜７０の上に第２ポリシリコン膜５１ａ，６１ａが形成される。
【００４１】
タングステンシリサイド膜形成工程Ｓ１３では、図８（ａ）に示すように、第２ポリシリコン膜５１ａ，６１ａの上にタングステンシリサイド膜５２ａ，６２ａが形成される。
【００４２】
ゲート電極形成工程Ｓ１４では、図８（ｂ）及び図２に示すように、ＯＮＯ膜４０や第３ゲート酸化膜７０の上にゲート電極が形成される。具体的には、図８（ｂ）に示すように、タングステンシリサイド膜５２ａ，６２ａの上にレジストＲ４１やレジストＲ４２のパターンが形成される。そして、レジストＲ４１やレジストＲ４２をマスクとして、タングステンシリサイド膜５２ａ，６２ａ及び第２ポリシリコン膜５１ａ，６１ａが異方的にエッチングされて、図２に示すように、コントロールゲート５０及びセレクトゲート６０のパターンが形成される。
【００４３】
＜本発明の第１実施形態に係る半導体装置＞
本発明の第１実施形態に係る半導体装置の断面図を図９に示す。以下、本発明の前提となる半導体装置と異なる部分を中心に説明し、本発明の前提となる半導体装置と同様の構成要素は同じ符号を用いてあらわし説明を省略する。
【００４４】
（半導体装置の概略構成）
半導体装置１００は、第２ゲート酸化膜２０の代わりに第２ゲート酸化膜１８０を備え、フローティングゲート３０の代わりにフローティングゲート１３０を備える。
【００４５】
第２ゲート酸化膜１８０は、イットリウム酸化膜を主成分とする膜であり、比誘電率が１５である。すなわち、第２ゲート酸化膜１８０の比誘電率が第２ゲート酸化膜２０（図２参照）の比誘電率の約４倍であるので、同等の特性（静電容量）を確保するためには、第２ゲート酸化膜１８０の膜厚が第２ゲート酸化膜２０の膜厚（約４００Å）の約４倍にする必要がある。そこで、第２ゲート酸化膜１８０の膜厚は約１６００Åとなっている。
【００４６】
フローティングゲート１３０は、第２ゲート酸化膜１８０が厚くなったことに応じた形状をしている。
【００４７】
（半導体装置の概略動作）
本発明の前提となる半導体装置１と同様である。
【００４８】
（半導体装置の製造方法）
半導体装置１００の製造方法を、図１０〜図１２に示す工程断面図を用いて説明する。
【００４９】
準備工程Ｓ１〜拡散領域形成工程Ｓ３は、本発明の前提となる半導体装置１と同様である。
【００５０】
第１エッチング工程Ｓ１０６では、図１０（ａ）及び図１０（ｂ）に示すように、第１導電膜１８０ａにおいて、第１表面部分１０ａ１の上に位置する部分がエッチングされて、第１表面部分１０ａ１が露出される。具体的には、レジストＲ１１やレジストＲ１２が剥離されるとともに、図１０（ａ）に示すように、第１導電膜１８０ａの上にレジストＲ２１やレジストＲ２２のパターンが形成される。そして、図１０（ｂ）に示すように、レジストＲ２１やレジストＲ２２をマスクとして、第１導電膜１８０ａが異方的にエッチングされて、第１導電膜１８０ｂのパターンが形成されるとともに、第１表面部分１０ａ１が露出される。
【００５１】
熱酸化工程Ｓ１０７では、図１０（ｃ）に示すように、第１エッチング工程Ｓ１０６で露出された第１表面部分１０ａ１が３５０℃以上の温度で熱酸化される。これにより、第１表面部分１０ａ１に第１ゲート酸化膜１１が形成される。第１ゲート酸化膜１１は、厚さが約９０Åになるように形成される。第１ゲート酸化膜１１は、シリコン酸化物を主成分とする膜である。このとき、第１導電膜１８０ｂも熱酸化されて、第２ゲート酸化膜１８０ｃが形成される。
【００５２】
第１ポリシリコン膜形成工程Ｓ１０８では、図１１（ａ）に示すように、第１ゲート酸化膜１１及び第２ゲート酸化膜１８０ｃの上に、第１ポリシリコン膜１３０ａが形成される。
【００５３】
ＯＮＯ膜形成工程Ｓ９は、本発明の前提となる半導体装置１と同様である。
【００５４】
第２エッチング工程Ｓ１１０では、図１１（ｂ）及び図１１（ｃ）に示すように、ＯＮＯ膜４０ａ、第１ポリシリコン膜１３０ａ及び第２ゲート酸化膜１８０ｃにおいて、第２表面部分１０ａ２の上に位置する部分がエッチングされて、第２表面部分１０ａ２が露出される。具体的には、図１１（ｂ）に示すように、ＯＮＯ膜４０ａの上にレジストＲ３１のパターンが形成される。そして、図１１（ｃ）に示すように、レジストＲ３１をマスクとして、ＯＮＯ膜４０ａ、第１ポリシリコン膜１３０ａ及び第２ゲート酸化膜１８０ｃが異方的にエッチングされて、ＯＮＯ膜４０，フローティングゲート１３０及び第２ゲート酸化膜１８０のパターンが形成されるとともに、第２表面部分１０ａ２が露出される。
【００５５】
第３ゲート酸化膜形成工程Ｓ１１１では、図１２に示すように、第２表面部分１０ａ２の上に第３ゲート酸化膜７０が形成される。第３ゲート酸化膜７０は、膜厚が第２ゲート酸化膜１８０の膜厚の約１／４の約４００Åになるように形成される。
【００５６】
第２ポリシリコン膜形成工程Ｓ１２〜ゲート電極形成工程Ｓ１４は、本発明の前提となる半導体装置１と同様である。
【００５７】
（半導体装置に関する特徴）
（１）
ここでは、拡散領域形成工程Ｓ３において、第１導電膜１８０ａを介して半導体基板１０にイオンが注入されて、半導体基板１０に第１拡散領域１２及び第２拡散領域１３が形成される。これにより、半導体基板１０や第１ゲート酸化膜１１の電子ダメージは低減される。
【００５８】
また、熱酸化工程Ｓ１０７において、第１表面部分１０ａ１が熱酸化されて第１ゲート酸化膜１１が形成され、第１導電膜１８０ｂが熱酸化されて第２ゲート酸化膜１８０ｃが形成される。これにより、第１導電膜１８０ａが除去されずに第２ゲート酸化膜１８０ｃが形成され、第１ゲート酸化膜１１と第２ゲート酸化膜１８０ｃとが同時に形成される。
【００５９】
このように、第１導電膜を除去する工程（犠牲膜除去工程Ｓ４、図５（ａ）参照）と、第１ゲート酸化膜と別に第２ゲート酸化膜を形成する工程（第２ゲート酸化膜形成工程Ｓ５、図５（ｂ）参照）とが省かれるので、ゲート酸化膜を形成するための工程は簡略化される。
【００６０】
（２）
ここでは、第１ゲート酸化膜１１は、トンネル酸化膜である。すなわち、トンネル酸化膜１１が拡散領域形成工程Ｓ３の後の熱酸化工程Ｓ１０７で形成されるようになっている。これにより、トンネル酸化膜の信頼性は確保されている。
【００６１】
（３）
ここでは、第２エッチング工程Ｓ１１０において、ＯＮＯ膜４０ａ、第１ポリシリコン膜１３０ａ及び第２ゲート酸化膜１８０ｃにおいて、第２表面部分１０ａ２の上に位置する部分がエッチングされる。これにより、フローティングゲートは容易に形成される。
【００６２】
また、第２ポリシリコン膜形成工程Ｓ１２において、ＯＮＯ膜４０ａ及び第３ゲート酸化膜７０の上に第２ポリシリコン膜５１ａ，６１ａが形成される。さらに、タングステンシリサイド膜形成工程Ｓ１３において、第２ポリシリコン膜５１ａ，６１ａの上にタングステンシリサイド膜５２ａ，６２ａが形成される。これらにより、コントロールゲート５０とセレクトゲート６０とは容易に形成される。
【００６３】
（第１実施形態の変形例）
第１導電膜１８０ａは、イットリウムを主成分とする膜である代わりに、酸化された際にシリコン酸化物と同等の特性を確保することができれば、他の導電性を有する物質を主成分とする膜であっても良い。
【００６４】
＜本発明の第２実施形態に係る半導体装置＞
本発明の第２実施形態に係る半導体装置の断面図を図１３に示す。以下、本発明の前提となる半導体装置と異なる部分を中心に説明し、本発明の前提となる半導体装置と同様の構成要素は同じ符号を用いてあらわし説明を省略する。
【００６５】
（半導体装置の概略構成）
半導体装置２００は、第２ゲート酸化膜２０の代わりに第２ゲート酸化膜２８０を備え、フローティングゲート３０の代わりにフローティングゲート１３０を備え、第３ゲート酸化膜７０が備えられていない。
【００６６】
第２ゲート酸化膜２８０は、イットリウム酸化膜を主成分とする膜であり、比誘電率が１５である。すなわち、第２ゲート酸化膜２８０の比誘電率が第２ゲート酸化膜２０（図２参照）の比誘電率の約４倍であるので、同等の特性（静電容量）を確保するためには、第２ゲート酸化膜２８０の膜厚が第２ゲート酸化膜２０の膜厚（約４００Å）の約４倍にする必要がある。そこで、第２ゲート酸化膜２８０の膜厚は約１６００Åとなっている。
【００６７】
また、第２表面部分１０ａ２の上には、第３ゲート酸化膜７０の代わりに第２ゲート酸化膜２８０が形成されている。
【００６８】
フローティングゲート１３０は、第２ゲート酸化膜２８０が厚くなったことに応じた形状をしている。
【００６９】
（半導体装置の概略動作）
本発明の前提となる半導体装置１と同様である。
【００７０】
（半導体装置の製造方法）
半導体装置２００の製造方法を、図１４〜図１６に示す工程断面図を用いて説明する。
【００７１】
準備工程Ｓ１〜拡散領域形成工程Ｓ３は、本発明の前提となる半導体装置１と同様である。
【００７２】
第１エッチング工程Ｓ２０６では、図１４（ａ）及び図１４（ｂ）と同様に、第１導電膜２８０ａにおいて、第１表面部分１０ａ１の上に位置する部分がエッチングされて、第１表面部分１０ａ１が露出される。具体的には、レジストＲ１１やレジストＲ１２が剥離されるとともに、図１４（ａ）に示すように、第１導電膜２８０ａの上にレジストＲ２１やレジストＲ２２のパターンが形成される。そして、図１４（ｂ）に示すように、レジストＲ２１やレジストＲ２２をマスクとして、第１導電膜２８０ａが異方的にエッチングされて、第１導電膜２８０ｂのパターンが形成されるとともに、第１表面部分１０ａ１が露出される。
【００７３】
熱酸化工程Ｓ２０７では、図１４（ｃ）に示すように、第１エッチング工程Ｓ２０６で露出された第１表面部分１０ａ１が３５０℃以上の温度で熱酸化される。これにより、第１表面部分１０ａ１に第１ゲート酸化膜１１が形成される。第１ゲート酸化膜１１は、厚さが約９０Åになるように形成される。第１ゲート酸化膜１１は、シリコン酸化物を主成分とする膜である。このとき、第１導電膜２８０ｂも熱酸化されて、第２ゲート酸化膜２８０が形成される。
【００７４】
第１ポリシリコン膜形成工程Ｓ２０８では、図１５（ａ）に示すように、第１ゲート酸化膜１１及び第２ゲート酸化膜２８０の上に、第１ポリシリコン膜１３０ａが形成される。
【００７５】
ＯＮＯ膜形成工程Ｓ９は、本発明の前提となる半導体装置１と同様である。
【００７６】
第３エッチング工程Ｓ２１０では、図１５（ｂ）及び図１５（ｃ）に示すように、ＯＮＯ膜４０ａ及び第１ポリシリコン膜１３０ａにおいて、第３表面部分１０ａ３の上に位置する部分がエッチングされて、第２ゲート酸化膜２８０において第３表面部分１０ａ３の上に位置する部分が露出される。具体的には、図１５（ｂ）に示すように、ＯＮＯ膜４０ａの上にレジストＲ３１のパターンが形成される。そして、図１５（ｃ）に示すように、レジストＲ３１をマスクとして、ＯＮＯ膜４０ａ及び第１ポリシリコン膜１３０ａが異方的にエッチングされて、ＯＮＯ膜４０及びフローティングゲート１３０のパターンが形成されるとともに、第２ゲート酸化膜２８０において第３表面部分１０ａ３の上に位置する部分が露出される。
【００７７】
第２ポリシリコン膜形成工程Ｓ２１２では、図１６（ａ）に示すように、ＯＮＯ膜４０や第２ゲート酸化膜２８０の上に第２ポリシリコン膜５１ａ，６１ａが形成される。
【００７８】
タングステンシリサイド膜形成工程Ｓ２１３では、図１６（ａ）に示すように、第２ポリシリコン膜５１ａ，６１ａの上にタングステンシリサイド膜５２ａ，６２ａが形成される。
【００７９】
ゲート電極形成工程Ｓ２１４では、図１６（ｂ）及び図１３に示すように、ＯＮＯ膜４０や第２ゲート酸化膜２８０の上にゲート電極が形成される。具体的には、図１６（ｂ）に示すように、タングステンシリサイド膜５２ａ，６２ａの上にレジストＲ４１やレジストＲ４２のパターンが形成される。そして、レジストＲ４１やレジストＲ４２をマスクとして、タングステンシリサイド膜５２ａ，６２ａ及び第２ポリシリコン膜５１ａ，６１ａが異方的にエッチングされて、図１３に示すように、コントロールゲート５０及びセレクトゲート６０のパターンが形成される。
【００８０】
（半導体装置に関する特徴）
（１）
ここでは、拡散領域形成工程Ｓ３において、第１導電膜２８０ａを介して半導体基板１０にイオンが注入されて、半導体基板１０に第１拡散領域１２及び第２拡散領域１３が形成される。これにより、半導体基板１０や第１ゲート酸化膜１１の電子ダメージは低減される。
【００８１】
また、熱酸化工程Ｓ２０７において、第１表面部分１０ａ１が熱酸化されて第１ゲート酸化膜１１が形成され、第１導電膜２８０ｂが熱酸化されて第２ゲート酸化膜２８０が形成される。これにより、第１導電膜２８０ａが除去されずに第２ゲート酸化膜２８０が形成され、第１ゲート酸化膜１１と第２ゲート酸化膜２８０とが同時に形成される。
【００８２】
このように、第１導電膜を除去する工程（犠牲膜除去工程Ｓ４、図５（ａ）参照）と、第１ゲート酸化膜と別に第２ゲート酸化膜を形成する工程（第２ゲート酸化膜形成工程Ｓ５、図５（ｂ）参照）とが省かれるので、ゲート酸化膜を形成するための工程は簡略化される。
【００８３】
（２）
ここでは、第１ゲート酸化膜１１は、トンネル酸化膜である。すなわち、トンネル酸化膜１１が拡散領域形成工程Ｓ３の後の熱酸化工程Ｓ２０７で形成されるようになっている。これにより、トンネル酸化膜の信頼性は確保されている。
【００８４】
（３）
ここでは、第３エッチング工程Ｓ２１０において、ＯＮＯ膜４０ａ及び第１ポリシリコン膜１３０ａにおいて、第３表面部分１０ａ３の上に位置する部分がエッチングされる。これにより、フローティングゲート１３０は容易に形成される。
【００８５】
また、第２ポリシリコン膜形成工程Ｓ２１２では、ＯＮＯ膜４０や第２ゲート酸化膜２８０の上に第２ポリシリコン膜５１ａ，６１ａが形成される。これにより、コントロールゲート５０とセレクトゲート６０とは容易に形成される。
【００８６】
さらに、第３エッチング工程Ｓ２１０において、第３表面部分１０ａ３が露出されずに、第２ゲート酸化膜２８０において第３表面部分１０ａ３の上に位置する部分が露出される。これにより、コントロールゲート５０及びフローティングゲート１３０のゲート酸化膜２８０と、セレクトゲート６０のゲート酸化膜２８０とが同時に形成されることになり、第３ゲート酸化膜を形成する工程（第３ゲート酸化膜形成工程Ｓ１１）が省かれるので、ゲート酸化膜を形成するための工程はさらに簡略化される。
【産業上の利用可能性】
【００８７】
本発明に係る半導体装置の製造方法及び半導体装置は、ゲート酸化膜を形成するための工程を簡略化することができるという効果を有し、半導体装置の製造方法及び半導体装置等として有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の前提となる半導体装置の平面に垂直な方向視の透視図。
【図２】図１のII-II断面図。
【図３】半導体装置の回路図。
【図４】半導体装置の製造方法を示す工程断面図。
【図５】半導体装置の製造方法を示す工程断面図。
【図６】半導体装置の製造方法を示す工程断面図。
【図７】半導体装置の製造方法を示す工程断面図。
【図８】半導体装置の製造方法を示す工程断面図。
【図９】本発明の第１実施形態に係る半導体装置の断面図。
【図１０】半導体装置の製造方法を示す工程断面図。
【図１１】半導体装置の製造方法を示す工程断面図。
【図１２】半導体装置の製造方法を示す工程断面図。
【図１３】本発明の第１実施形態に係る半導体装置の断面図。
【図１４】半導体装置の製造方法を示す工程断面図。
【図１５】半導体装置の製造方法を示す工程断面図。
【図１６】半導体装置の製造方法を示す工程断面図。
【符号の説明】
【００８９】
１，１００，２００  半導体装置
１０  半導体基板
１１  第１ゲート酸化膜
２０，１８０，２８０  第２ゲート酸化膜
３０，１３０  フローティングゲート
４０  ＯＮＯ膜
５０  コントロールゲート
６０  セレクトゲート
７０  第３ゲート酸化膜
８０ａ，１８０ａ，２８０ａ  第１導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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