(57)【要約】【課題】  現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止する。【解決手段】  基板上に、複数の半導体素子を集積して形成する。次に、複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に犠牲剥離パターン３１３を形成する。次に、溝部上を覆うように、素子形成領域上に表面保護膜３１４を形成する。ここで、表面保護膜を形成する際には、表面保護膜は犠牲剥離パターンの内部に空孔部を有するように犠牲剥離パターン内を埋め込む。これにより、ダイシング時あるいは樹脂封止時にこの犠牲剥離パターンが犠牲剥離領域となり、膜剥離を防止する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、
前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、
前記表面保護膜は、前記犠牲剥離パターンの内部に空孔部を有するように前記犠牲剥離パターン内を埋め込んでいることを特徴とする半導体装置。
【請求項２】
複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、
前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、
前記表面保護膜は、前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆っていることを特徴とする半導体装置。
【請求項３】
前記犠牲剥離パターンが形成された前記絶縁膜層はＬｏｗ−ｋ膜からなる請求項１または２記載の半導体装置。
【請求項４】
前記Ｌｏｗ−ｋ膜の比誘電率は３．９未満である請求項３記載の半導体装置。
【請求項５】
前記犠牲剥離パターンは、前記素子形成領域の周縁部全体に形成されている請求項１，２，３または４記載の半導体装置。
【請求項６】
前記犠牲剥離パターンは、前記素子形成領域の周縁部の角部およびその近傍に形成されている請求項１，２，３または４記載の半導体装置。
【請求項７】
前記犠牲剥離パターンは、複数個のコンタクト孔の集合体からなる請求項１，２，３または４記載の半導体装置。
【請求項８】
前記犠牲剥離パターンは、複数個のミシン目状の溝の集合体からなる請求項１，２，３または４記載の半導体装置。
【請求項９】
前記犠牲剥離パターンは、平行して並ぶ複数本の溝からなる請求項１，２，３または４記載の半導体装置。
【請求項１０】
基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、
前記複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記複数の絶縁層膜のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、
前記犠牲剥離パターン上を覆うように、前記素子形成領域上に表面保護膜を形成する工程とを含み、
前記表面保護膜を形成する工程は、前記犠牲剥離パターンの内部に空孔部を有するように前記表面保護膜を前記犠牲剥離パターン内に埋め込むことを特徴とする半導体装置の製造方法。
【請求項１１】
基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、
前記複数の半導体素子が集積して形成された領域の周縁部の少なくとも一部において、
前記複数の絶縁膜層のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、
前記犠牲剥離パターン上を覆うように、前記複数の半導体素子が集積して形成された領域上に表面保護膜を形成する工程とを含み、
前記表面保護膜を形成する工程は、前記表面保護膜を前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆うことを特徴とする半導体装置の製造方法。
【請求項１２】
前記犠牲剥離パターンを化学的エッチング手法により形成する請求項１０または１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低誘電率（Ｌｏｗ−ｋ）膜を備える半導体装置およびその製造方法に関し、特に、Ｌｏｗ−ｋ膜を層間膜に用いた大規模集積回路（ＬＳＩ）についての半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
現在ＬＳＩは産業の各分野において多用されているが、今後、更に膨大な情報を高速に処理することが要求されるようになってくる。これまではトランジスタの小型化がＬＳＩの性能を決めていたが、近年は回路内の抵抗や容量（ＲＣ：Ｒｅｓｉｓｔａｎｃｅ、Ｃａｐａｃｉｔａｎｃｅ）における遅延が問題となり、微細化だけでなく、個々のトランジスタを相互に接続する配線の抵抗と配線間の絶縁材料の容量とが問題となってきているのが現状である。
【０００３】
この問題に対応すべく、配線はアルミニウム（Ａｌ）から銅（Ｃｕ）へ、絶縁材料はシリコン酸化膜から、Ｌｏｗ−ｋ膜へと変更してきている。
【０００４】
しかしながら、一般に、Ｌｏｗ−ｋ膜は膜密度が低いため、下層材料との密着強度が弱く、半導体チップのダイシングの際、また、樹脂封止時における樹脂が硬化収縮する際に、剥離しやすい。その結果、この層間膜剥離は周辺の配線を断線させ、配線不良を引き起こし、歩留まりを低下させる問題が起きている。
【０００５】
一方、従来、上記問題点を解決するため以下の２つの対応策が行われてきた。
【０００６】
第１の対策は、Ｌｏｗ−ｋ膜中にプラグなどの強度の高いものを埋め込むことにより、膜剥離を防止する方法である（例えば、特許文献１参照）。実際、この方法は工程の追加がなく、現在多用されている。
【０００７】
第２の対策は、Ｌｏｗ−ｋ膜との密着性が高い材料を用いて、製造工程中の膜剥離を防止する方法である。この対策法については現在開発段階にある。
【特許文献１】特開２００１−２６７３２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した第１の対策法では、ＣＭＰ時において膜剥離を引き起こす問題がある。また、製造工程の最終段階において追加できるものではない。また、第２の対策法では、Ｌｏｗ−ｋ膜との密着性が高い材料を開発することに関して様々な試みがなされているが、現在はまだ、樹脂封止の際の膜剥離を防止するには至っていない。
【０００９】
したがって、本発明の目的は、上記課題に鑑み、現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止することが可能な、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の請求項１記載の半導体装置は、複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、前記表面保護膜は、前記犠牲剥離パターンの内部に空孔部を有するように前記犠牲剥離パターン内を埋め込んでいる。
【００１１】
請求項２記載の半導体装置は、複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記素子形成領域に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターンと、前記犠牲剥離パターン上を覆うように、前記素子形成領域上に形成された表面保護膜とを備え、前記表面保護膜は、前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆っている。
【００１２】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記犠牲剥離パターンが形成された前記絶縁膜層はＬｏｗ−ｋ膜からなる。
【００１３】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、前記Ｌｏｗ−ｋ膜の比誘電率は３．９未満である。
【００１４】
請求項５記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記犠牲剥離パターンは、前記素子形成領域の周縁部全体に形成されている。
【００１５】
請求項６記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記犠牲剥離パターンは、前記素子形成領域の周縁部の角部およびその近傍に形成されている。
【００１６】
請求項７記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記犠牲剥離パターンは、複数個のコンタクト孔の集合体からなる。
【００１７】
請求項８記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記犠牲剥離パターンは、複数個のミシン目状の溝の集合体からなる。
【００１８】
請求項９記載の半導体装置は、請求項１，２，３または４記載の半導体装置において、前記犠牲剥離パターンは、平行して並ぶ複数本の溝からなる。
【００１９】
請求項１０記載の半導体装置の製造方法は、基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、前記複数の半導体素子が集積して形成された素子形成領域の周縁部の少なくとも一部において、前記複数の絶縁層膜のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、前記犠牲剥離パターン上を覆うように、前記素子形成領域上に表面保護膜を形成する工程とを含み、前記表面保護膜を形成する工程は、前記犠牲剥離パターンの内部に空孔部を有するように前記表面保護膜を前記犠牲剥離パターン内に埋め込む。
【００２０】
請求項１１記載の半導体装置の製造方法は、基板上に、複数の半導体素子を集積して形成し、複数の絶縁膜層を積層する工程と、前記複数の半導体素子が集積して形成された領域の周縁部の少なくとも一部において、前記複数の絶縁膜層のうちの少なくとも一層を貫通するように犠牲剥離パターンを凹状に形成する工程と、前記犠牲剥離パターン上を覆うように、前記複数の半導体素子が集積して形成された領域上に表面保護膜を形成する工程とを含み、前記表面保護膜を形成する工程は、前記表面保護膜を前記犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆う。
【００２１】
請求項１２記載の半導体装置の製造方法は、請求項１０または１１記載の半導体装置の製造方法において、前記犠牲剥離パターンを化学的エッチング手法により形成する。
【発明の効果】
【００２２】
本発明の請求項１記載の半導体装置によれば、表面保護膜は、犠牲剥離パターンの内部に空孔部を有するように犠牲剥離パターン内を埋め込んでいるので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。このため、現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止することが可能となる。
【００２３】
本発明の請求項２記載の半導体装置によれば、表面保護膜は、犠牲剥離パターンの内面に沿うように前記犠牲剥離パターン内を覆っているので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができ、請求項１と同様の効果が得られる。
【００２４】
請求項３，４では、犠牲剥離パターンが形成された絶縁膜層はＬｏｗ−ｋ膜からなるので、回路内の抵抗や容量における遅延の問題を解消できる。また、Ｌｏｗ−ｋ膜は膜密度が低いため、下層材料との密着強度が弱く、半導体チップのダイシングの際、樹脂封止時における樹脂が硬化収縮する際に、剥離しやすいので有効である。また、Ｌｏｗ−ｋ膜の比誘電率は３．９未満であることが好ましい。
【００２５】
請求項５では、犠牲剥離パターンは、素子形成領域の周縁部全体に形成されているので、ダイシング時、樹脂封止時の応力による膜剥離を素子形成領域の周縁部全体で防ぐことができる。
【００２６】
請求項６では、犠牲剥離パターンは、前記素子形成領域の周縁部の角部およびその近傍に形成されているので、ダイシング時、樹脂封止時の応力による膜剥離を素子形成領域の周縁部の角部およびその近傍で防ぐことができる。
【００２７】
請求項７〜９では、請求項１，２，３または４記載の半導体装置において、犠牲剥離パターンは、複数個のコンタクト孔の集合体、複数個のミシン目状の溝の集合体または平行して並ぶ複数本の溝からなることが好ましい。この場合、請求項１における犠牲剥離パターンとして、表面保護膜が溝部の底部まで届かない高アスペクト比の微細コンタクトもしくは微細ラインを設け、請求項２における犠牲剥離パターンとして、表面保護膜が溝部の底部まで届かないアスペクト比の微細コンタクトもしくは微細ラインを設ける。
【００２８】
本発明の請求項１０記載の半導体装置の製造方法によれば、表面保護膜を形成する工程は、犠牲剥離パターンの内部に空孔部を有するように表面保護膜を犠牲剥離パターン内に埋め込むので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。このため、現有の製造装置および材料を変更することなく、半導体チップのダイシングの際、および樹脂封止の際の膜剥離を防止することが可能となる。
【００２９】
請求項１１では、表面保護膜を形成する工程は、表面保護膜を犠牲剥離パターンの内面に沿うように犠牲剥離パターン内を覆うので、ダイシング時、樹脂封止時の応力がかかると、犠牲剥離パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができ、請求項１０と同様の効果が得られる。
【００３０】
請求項１２では、請求項１０または１１記載の半導体装置の製造方法において、犠牲剥離パターンを化学的エッチング手法により形成することが好ましい。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
以下に、本発明の第１の実施形態の半導体装置およびその製造方法について、図１〜図３に基づいて説明する。
【００３２】
図１は、本発明の第１の実施形態において半導体チップ内の犠牲剥離領域形成部分を示す平面図を、図２はその各犠牲剥離領域における犠牲剥離パターンの平面図を示している。図３は、本実施形態における半導体装置の製造方法を示す工程断面図である。
【００３３】
図１及び図２において、１０１，２０１は半導体素子が形成された素子形成領域、１０２，２０２は犠牲剥離領域、１０３はダイシングライン領域である。
【００３４】
図１および図３に示すように、複数の半導体素子が集積して形成された素子形成領域１０１の周縁部の少なくとも一部において、素子形成領域１０１に積層された複数の絶縁膜層のうちの少なくとも一層を貫通するように凹状に形成された犠牲剥離パターン３１３と、犠牲剥離パターン３１３上を覆うように、素子形成領域１０１上に形成された表面保護膜３１４とを備えている。表面保護膜３１４は、犠牲剥離パターン３１３の内部に空孔部を有するように犠牲剥離パターン３１３内を埋め込んでいる。
【００３５】
この場合、図１（ａ）においては、半導体チップの外周全体に、図１（ｂ）においては、半導体チップのコーナー部に、図１（ｃ）においては、半導体チップの外周及びコーナー部に、それぞれ犠牲剥離領域１０２を設けている。
【００３６】
また、各犠牲剥離領域において、図２（ｂ）に示すような、複数個のコンタクト形状の犠牲剥離パターン２０３、図２（ｃ）に示すような、複数本のミシン目状のライン形状の犠牲剥離パターン２０４、または図２（ｄ）に示すような、複数本のライン形状の犠牲剥離パターン２０５をそれぞれ設けている。
【００３７】
このような各犠牲剥離領域および各犠牲剥離パターン３１３は、図３（ｂ）に示す半導体チップの断面図からわかるように、半導体チップの複数層３０３，３０４を跨ぐ溝形状に形成されている。さらに、図３（ｃ）に示すように、この溝部の内壁の一部を表面保護膜３１４が覆っている。
【００３８】
次に、本実施形態における半導体装置の製造方法について、図面を参照しながら説明する。
【００３９】
ここで、本実施形態では、Ｓｉなどの基板３０１上に、ＳｉＯ２などの層間膜３０２、Ｆ添加ＳｉＯ２などのｌｏｗ−ｋ層間膜３０３，３０４、配線３０６〜３０８、コンタクト３０９〜３１１、Ｐａｄ３１２、犠牲剥離パターン３１３、パッシベーション膜３１４（表面保護膜）で形成されている。Ｌｏｗ−ｋ層間膜の比誘電率は３．９未満であることが望ましい。
【００４０】
まず、図３（ａ）に示すように、半導体チップとして素子形成領域を表面保護膜形成前の最上層までを作製する。次に、図３（ｂ）に示すように、例えば、ドライエッチング等の化学的エッチング手法により、半導体チップの周辺の所定領域に、複数層の層間絶縁膜３０３，３０４を貫通し、ｌｏｗ−ｋ膜でない層間膜３０２に到達する深さまでの溝部を形成し、犠牲剥離領域とする。次に、図３（ｃ）に示すように、素子形成領域を含む半導体チップ全体に表面保護膜３１４を形成する。このとき、犠牲剥離領域においては、犠牲剥離パターン３１３として表面保護膜が溝部の底部まで届かない高アスペクト比の微細コンタクトもしくは微細ラインを設けておく。このようにすることで、表面保護膜３１４は犠牲剥離パターン３１３の溝内部全体を埋め込まず、微細シームが形成される。
【００４１】
この、犠牲剥離領域を設けることにより、ダイシング時、樹脂封止時の応力がかかると、開口パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。
【００４２】
本実施形態においては、複数層の層間絶縁膜３０３，３０４を貫通し、ｌｏｗ−ｋ膜でない層間膜３０２に到達する深さまでの溝部を形成し、犠牲剥離領域としたが、これに限定されるものではなく、少なくとも１層の層間絶縁膜を貫通する溝部を形成すれば、犠牲剥離領域としての機能を果たすことができる。
【００４３】
なお、犠牲剥離パターン３１３の溝内部を部分的に埋める表面保護膜３１４を設けることにより、パッシベーション膜の防湿効果を維持しながら、犠牲剥離領域を少ない面積で作成することができる。
【００４４】
また、表面保護膜３１４が溝内部全体を埋め込んでいないことにより、ダイシング時、樹脂封止時の応力がかかった際に、より容易に開口パターンを剥離させることができる。
【００４５】
なお、本発明は故意に犠牲剥離領域を設けることにより、チップ本体への剥離を防止することを特徴としており、犠牲剥離領域の形状や、犠牲領域パターンについては、本実施形態に限定されるものではない。
（第２の実施形態）
以下に、本発明の第２の実施形態の半導体装置およびその製造方法について、図４に基づいて説明する。
【００４６】
本実施形態における犠牲剥離領域および犠牲剥離パターンの平面形状は、図１、図２に示す第１の実施形態と同様であるため説明を省略する。
【００４７】
このような各犠牲剥離領域および各犠牲剥離パターン４１４は、図４（ｂ）に示す半導体チップの断面図からわかるように、半導体チップの複数層４０３，４０４を跨ぐ溝形状に形成されている。さらに、図４（ｃ）に示すように、この溝部の内壁に沿うように表面保護膜４１４が覆っている。
【００４８】
次に、本実施形態における半導体装置の製造方法について、図面を参照しながら説明する。
【００４９】
図４は、本実施形態における半導体装置の製造方法を示す工程断面図である。
【００５０】
ここで、本実施形態では、Ｓｉなどの基板４０１上に、ＳｉＯ２などの層間膜４０２、Ｆ添加ＳｉＯ２などのｌｏｗ−ｋ層間膜４０３，４０４、配線４０６〜４０８、コンタクト４０９〜４１１、Ｐａｄ４１２、犠牲剥離パターン４１３、パッシベーション膜（表面保護膜）４１４で形成されている。Ｌｏｗ−ｋ層間膜の比誘電率は３．９未満であることが望ましい。
【００５１】
まず、図４（ａ）に示すように、半導体チップとして素子形成領域を表面保護膜形成前の最上層までを作製する。次に、図４（ｂ）に示すように、例えば、ドライエッチング等の化学的エッチング手法により、半導体チップの周辺の所定領域に、複数層の層間絶縁膜４０３，４０４を貫通し、ｌｏｗ−ｋ膜でない層間膜４０２に到達する深さまでの溝部を形成し、犠牲剥離領域とする。次に、図４（ｃ）に示すように、素子形成領域を含む半導体チップ全体に表面保護膜４１４を形成する。このとき、犠牲剥離領域においては、犠牲剥離パターン４１３として表面保護膜４１４が溝部の底部まで届くアスペクト比の微細コンタクトもしくは微細ラインを設けておく。このようにすることで、表面保護膜４１４は犠牲剥離パターン４１３の溝内部の壁面に沿うように、かつ、溝部内を埋め込まないように、溝部の内壁全体を覆う形状に形成される。
【００５２】
この、犠牲剥離領域を設けることにより、ダイシング時、樹脂封止時の応力がかかると、開口パターンが剥離することにより、素子形成領域への膜剥離を防ぐことができる。
【００５３】
本実施形態においては、複数層の層間絶縁膜４０３，４０４を貫通し、ｌｏｗ−ｋ膜でない層間膜４０２に到達する深さまでの溝部を形成し、犠牲剥離領域としたが、これに限定されるものではなく、少なくとも１層の層間絶縁膜を貫通する溝部を形成すれば、犠牲剥離領域としての機能を果たすことができる。
【００５４】
なお、犠牲剥離パターン４１３の溝内部の壁面に沿うように、かつ、溝部内を埋め込まないように、溝部の内壁全体を覆う形状に表面保護膜４１４を設けることにより、第１の実施形態より面積は多く必要となるものの、第１の実施形態と比較し、容易にかつ、確実にパッシベーション膜の防湿効果を得ることができる。
【００５５】
また、表面保護膜４１４が溝内部全体を埋め込んでいないことにより、ダイシング時、樹脂封止時の応力がかかった際に、より容易に開口パターンを剥離させることができる。
【００５６】
なお、本発明は故意に犠牲剥離領域を設けることにより、チップ本体への剥離を防止することを特徴としており、犠牲剥離領域の形状や、犠牲領域パターンについては、本実施形態に限定されるものではない。
【産業上の利用可能性】
【００５７】
本発明の半導体装置およびその製造方法は、ダイシングおよび樹脂封止の際の膜剥離を防止することができるものであり、特に、Ｌｏｗ−ｋ膜を層間膜に用いた大規模集積回路（ＬＳＩ）の製造等に有用である。
【図面の簡単な説明】
【００５８】
【図１】（ａ）〜（ｃ）は本発明の第１および第２の実施形態における犠牲剥離領域の例を示す平面図である。
【図２】（ａ）は本発明の第１および第２の実施形態における犠牲剥離領域を示す平面図、（ｂ）〜（ｄ）はその犠牲剥離パターンの例を示す平面図である。
【図３】本発明の第１の実施形態における犠牲剥離領域を形成するための工程断面図である。
【図４】本発明の第２の実施形態における犠牲剥離領域を形成するための工程断面図である。
【符号の説明】
【００５９】
１０１  素子形成領域
１０２  犠牲剥離領域
１０３  ダイシングライン領域
２０１  素子形成領域
２０２  犠牲剥離領域
３０１  基板
３０２  層間膜
３０３  ｌｏｗ−ｋ層間膜
３０４  ｌｏｗ−ｋ層間膜
３０５  配線
３０６  配線
３０７  配線
３０８  配線
３０９  コンタクト
３１０  コンタクト
３１１  コンタクト
３１２  Ｐａｄ
３１３  犠牲剥離パターン
３１４  パッシベーション膜
４０１  基板
４０２  層間膜
４０３  ｌｏｗ−ｋ層間膜
４０４  ｌｏｗ−ｋ層間膜
４０５  配線
４０６  配線
４０７  配線
４０８  配線
４０９  コンタクト
４１０  コンタクト
４１１  コンタクト
４１２  Ｐａｄ
４１３  犠牲剥離パターン
４１４  パッシベーション膜
【図１】
2007005510.tif 000003
【図２】
2007005510.tif 000004
【図３】
2007005510.tif 000005
【図４】
2007005510.tif 000006