(57)【要約】【課題】不要なアクティブ内部電源電圧発生回路の電流消耗を減少させることができるマルチチップ半導体メモリ装置を提供する。【解決手段】電流消耗を減少させる内部電源電圧発生回路を有するマルチチップ半導体メモリ装置であって、それぞれが独立的に外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路を含み、所定のチップイネーブル信号を共有する複数のメモリチップを備える。前記複数のメモリチップのいずれか一つのメモリチップが所定のアクティブ区間にある間、他のメモリチップの前記アクティブ電圧変換回路はディスエーブルされる。本発明のマルチチップ半導体メモリ装置によれば、内蔵される全てのメモリチップのアクティブ内部電源電圧発生回路がイネーブルされる従来技術に比べ、消耗電力がめっきり減少する。【選択図】図３
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【特許請求の範囲】
【請求項１】
マルチチップ半導体メモリ装置において、
所定のチップイネーブル信号を共有する複数のメモリチップを備え、
前記複数のメモリチップのそれぞれは、
外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路であって、所定の駆動制御信号の非活性化によってディスエーブルされる前記アクティブ内部電源電圧発生回路；および
前記駆動制御信号を発生する変換制御回路を備え、
前記駆動制御信号は、
前記複数のメモリチップのいずれか一つの他のメモリチップがアクティブ区間にある間に、非活性化することを特徴とする、マルチチップ半導体メモリ装置。
【請求項２】
前記アクティブ区間は、該当する前記メモリチップがプログラム、消去および読出し動作のいずれか一つの動作を行うビジー区間であることを特徴とする、請求項１に記載のマルチチップ半導体メモリ装置。
【請求項３】
前記変換制御回路は、前記チップイネーブル信号の非活性化に応答して、前記駆動制御信号をディスエーブルするように駆動されることを特徴とする、請求項２に記載のマルチチップ半導体メモリ装置。
【請求項４】
前記複数のメモリチップは、前記ビジー区間で活性化するビジー表示信号を共有し、
前記変換制御回路は、
所定の表示応答信号を発生する第１論理手段であって、前記表示応答信号が、前記チップイネーブル信号および前記ビジー表示信号の活性化状態で、自分のメモリチップの選択有無に対する情報を含む選択表示信号によって非活性化するようにする第１論理手段；および
前記駆動制御信号を発生する第２論理手段であって、前記駆動制御信号が、前記チップイネーブル信号が非活性化状態であるかあるいは前記表示応答信号が非活性化状態である時、ディスエーブルされるようにする第２論理手段を備えることを特徴とする、請求項３に記載のマルチチップ半導体メモリ装置。
【請求項５】
前記アクティブ区間は、該当する前記メモリチップがコマンドを入力するコマンド入力区間であることを特徴とする、請求項１に記載のマルチチップ半導体メモリ装置。
【請求項６】
前記変換制御回路は、前記チップイネーブル信号の非活性化に応答して、前記駆動制御信号をディスエーブルするように駆動されることを特徴とする、請求項５に記載のマルチチップ半導体メモリ装置。
【請求項７】
前記複数のメモリチップは前記コマンド入力区間に活性化するコマンドラッチ信号を共有し、
前記変換制御回路は、
所定の表示応答信号を発生する第１論理手段であって、前記表示応答信号が、前記チップイネーブル信号および前記コマンドラッチ信号の活性化状態で、自分のメモリチップの選択有無に対する情報を含む選択表示信号が非活性化する間には非活性化するようにする第１論理手段；および
前記駆動制御信号を発生する第２論理手段であって、前記駆動制御信号が、前記チップイネーブル信号が非活性化状態であるかあるいは前記表示応答信号が非活性化状態である時、ディスエーブルされるようにする第２論理手段を備えることを特徴とする、請求項５に記載のマルチチップ半導体メモリ装置。
【請求項８】
前記複数のメモリチップのそれぞれは、スタンバイモードで、前記外部電源電圧を前記内部電源電圧に変換するスタンバイ内部電源電圧発生回路をさらに備えることを特徴とする、請求項１に記載のマルチチップ半導体メモリ装置。
【請求項９】
マルチチップ半導体メモリ装置において、
それぞれが独立して外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路を含む複数のメモリチップであって、所定のチップイネーブル信号を共有する複数のメモリチップを備え、
前記複数のメモリチップのいずれか一つのメモリチップが所定のアクティブ区間にある間、他のメモリチップの前記アクティブ電圧変換回路はディスエーブルされることを特徴とする、マルチチップ半導体メモリ装置。
【請求項１０】
前記アクティブ区間は、該当する前記メモリチップが、プログラム、消去および読出し動作のいずれか一つの動作を行うビジー区間であることを特徴とする、請求項９に記載のマルチチップ半導体メモリ装置。
【請求項１１】
前記複数のメモリチップのそれぞれの前記アクティブ電圧変換回路は、前記チップイネーブル信号の非活性化によって、ディスエーブルされることを特徴とする、請求項１０に記載のマルチチップ半導体メモリ装置。
【請求項１２】
前記アクティブ区間は、該当する前記メモリチップがコマンドを入力するコマンド入力区間であることを特徴とする、請求項１１に記載のマルチチップ半導体メモリ装置。
【請求項１３】
前記複数のメモリチップのそれぞれの前記アクティブ電圧変換回路は、前記チップイネーブル信号の非活性化によって、ディスエーブルされることを特徴とする、請求項１２に記載のマルチチップ半導体メモリ装置。
【請求項１４】
前記複数のメモリチップのそれぞれは、スタンバイモードで、前記外部電源電圧を前記内部電源電圧に変換するスタンバイ内部電源電圧発生回路をさらに備えることを特徴とする、請求項１１に記載のマルチチップ半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数のメモリチップを有するマルチチップ半導体メモリ装置に係り、特にそれぞれが独立的に外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路を含む複数のメモリチップを有するマルチチップ半導体メモリ装置に関するものである。
【背景技術】
【０００２】
メモリチップには、外部電源電圧を低レベルの内部電源電圧に変換して発生する内部電源電圧発生回路が内蔵される。このような内部電源電圧発生回路によって、消耗電力を減少させることができる。また、外部電源電圧が変化されても、内部電源電圧は比較的一定に維持されるので、メモリチップは一定の動作電圧を維持することができる。一般に、外部電源電圧の供給によって駆動される小容量のスタンバイ内部電源電圧発生回路と、アクティブ時にイネーブルされる大容量のアクティブ内部電源電圧発生回路とが、一つのメモリチップ内に内蔵される。
【０００３】
一方、最近の電子機器は、半導体産業の発展および使用者の要求によってさらに小型化および軽量化している。これにより、一つのパッケージ内に複数のメモリチップが搭載されるマルチチップ半導体メモリ装置が開発された。
【０００４】
図１は従来のマルチチップ半導体メモリ装置を示す図である。図１に示すように、マルチチップ半導体メモリ装置には、複数メモリチップ１０＜１：ｎ＞が搭載される。そして、前記複数のメモリチップ１０はチップイネーブル信号／ＣＥを共有する。前記メモリチップ１０のそれぞれは、外部電源電圧ＥＶＣを内部電源電圧ＩＶＣに変換するアクティブ内部電源電圧発生回路１１およびスタンバイ内部電源電圧発生回路１３を内蔵する。前記各メモリチップ１０のビジー表示信号発生回路１５は、前記メモリチップ１０によって共有されるビジー表示信号ＲＮＢを発生する。そして、前記各メモリチップ１０の制御信号発生回路１７は、外部命令ＣＯＭＭおよびチップ選択情報ＣＳＩＦによって、それぞれのビジー表示信号発生回路１５を制御する動作制御信号ＲＣＯＮを発生する。
【０００５】
ところが、従来のマルチチップ半導体メモリ装置においては、図２に示すように、アクティブ内部電源電圧発生回路１１のイネーブル可否は前記チップイネーブル信号／ＣＥによって制御される。したがって、従来のマルチチップ半導体メモリ装置では、一つのメモリチップ１０のみが実在的にアクティブ区間にあるにもかかわらず、残りのメモリチップ１０のアクティブ内部電源電圧発生回路１１などもみんなイネーブルされる。
【０００６】
したがって、従来のマルチチップ半導体メモリ装置では、不要なアクティブ内部電源電圧発生回路の電流が消耗されるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は従来技術の問題点を解決するためのもので、不要なアクティブ内部電源電圧発生回路の電流消耗を減少させることができるマルチチップ半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記のような技術的課題を達成するための本発明の一面はマルチチップ半導体メモリ装置に関するものである。本発明の一面によるマルチチップ半導体メモリ装置は、所定のチップイネーブル信号を共有する前記複数のメモリチップを備える。そして、前記複数のメモリチップのそれぞれは、外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路であって、所定の駆動制御信号の非活性化によってディスエーブルされる前記アクティブ内部電源電圧発生回路；および前記駆動制御信号を発生する変換制御回路を備える。前記駆動制御信号は、前記複数のメモリチップのいずれか一つの他のメモリチップがアクティブ区間にある間、非活性化する。
【０００９】
前記のような技術的課題を達成するための本発明の他の一面は、マルチチップ半導体メモリ装置に関するものである。本発明の他の一面によるマルチチップ半導体メモリ装置は、それぞれが独立して外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路を含む複数のメモリチップであって、所定のチップイネーブル信号を共有する前記複数のメモリチップを備える。前記複数のメモリチップのいずれか一つのメモリチップが所定のアクティブ区間にある間、他のメモリチップの前記アクティブ電圧変換回路はディスエーブルされる。
【発明の効果】
【００１０】
前記のような本発明のマルチチップ半導体メモリ装置によれば、各メモリチップに内蔵されるアクティブ内部電源電圧発生回路は、他のメモリチップが選択されてアクティブ動作を行う間には、ディスエーブルされる。
【００１１】
したがって、本発明のマルチチップ半導体メモリ装置によれば、内蔵される全てのメモリチップのアクティブ内部電源電圧発生回路がイネーブルされる従来技術に比べ、消耗電力がめっきり減少する。
【発明を実施するための最良の形態】
【００１２】
本発明と本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を例示する添付図面および添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一の参照符号で示すことにする。そして、本発明の要旨を不要にあいまいにすることができると判断される公知機能および構成についての詳細な技術は省略する。
【００１３】
本明細書において、‘ビジー区間’では、当該メモリチップでデータ線のデータを利用してメモリセルがプログラムまたは消去されるか、あるいはメモリデータがデータ線に読み出される‘ビジー動作’が行われる。そして、‘コマンド入力区間’では、当該メモリチップでコマンド（ｃｏｍｍａｎｄ）が入力される‘コマンド入力動作’が行われる。
【００１４】
本明細書では、前記‘ビジー動作’と前記‘コマンド入力動作’は共に‘アクティブ動作’という通称で呼ばれ、前記‘ビジー区間’および前記‘コマンド入力区間’は‘アクティブ区間’という通称で呼ばれる。
【００１５】
本明細書において、複数メモリチップは‘不揮発性メモリ’で具現される実施例を示して記述する。しかし、本発明の技術的思想は、メモリチップが不揮発性メモリで具現される実施例に限定されるものではなく、ＤＲＡＭなどにも適用することができる。
【００１６】
以下、添付図面に基づいて本発明の好適な実施例を説明することで、本発明を詳細に説明する。
【００１７】
本明細書の各図面において、同一の構成要素および信号に対しては同一の参照符号または参照番号を付する。ただ、区別が必要な場合には、参照符号または参照番号の後に＜＞が付け加えられ、＜＞に区別番号が含まれる。
【００１８】
図３は本発明の一実施例によるマルチチップ半導体メモリ装置を示すブロック図である。図３を参照すれば、本発明のマルチチップ半導体メモリ装置は、複数のメモリチップ１００を含む。望ましくは、前記メモリチップ１００は不揮発性メモリである。
【００１９】
前記複数のメモリチップ１００はチップイネーブル信号／ＣＥを共有する。よって、前記チップイネーブル信号／ＣＥが“Ｌ”として活性化すれば、前記複数のメモリチップ１００の全てがイネーブルされる。また、前記複数のメモリチップ１００は外部命令ＣＯＭＭを共有し、対応するチップ選択情報ＣＳＩＦによって選択的にアクティブ区間が行われる。
【００２０】
前記メモリチップ１００のそれぞれは、‘アクティブ区間’で、“Ｌ”として活性化するビジー表示信号／ＲＮＢを発生する。この際、前記ビジー表示信号／ＲＮＢは共有して連結される。したがって、前記メモリチップ１００のいずれか一つがビジー動作を行えば、前記ビジー表示信号／ＲＮＢは“Ｌ”として活性化する。
【００２１】
また、前記メモリチップ１００は、図面に示すように、共有して連結される前記ビジー表示信号／ＲＮＢによって制御される。
【００２２】
図３をさらに参照すれば、前記メモリチップ１００のそれぞれには、制御信号発生回路１１０、ビジー表示発生回路１３０、変換制御回路１５０、アクティブ内部電源電圧発生回路１７０およびスタンバイ内部電源電圧発生回路１９０が含まれる。
【００２３】
各メモリチップ１００の制御信号発生回路１１０は、前記外部命令ＣＯＭＭおよび対応チップ選択情報ＣＳＩＦによって、それぞれの選択表示信号ＳＥＤＰおよびビジー制御信号群ＲＣＯＮを発生する。前記ビジー制御信号群ＲＣＯＮは前記ビジー表示発生回路１３０に提供される。そして、前記選択表示信号ＳＥＤＰは、当該メモリチップ１００が選択される場合、前記アクティブ区間を含む区間で“Ｈ”として活性化する。
【００２４】
前記メモリチップ１００に内蔵されるビジー表示信号発生回路１３０は前記ビジー表示信号／ＲＮＢを共有して発生する。
【００２５】
前記メモリチップ１００の変換制御回路１５０は、前記チップイネーブル信号／ＣＥと前記ビジー表示信号／ＲＮＢを共有して受信する。そして、前記変換制御回路１３０は、それぞれの選択表示信号ＳＥＤＰを受信し、それぞれの駆動制御信号ＶＤＣＮを発生する。
【００２６】
図４は図３の変換制御回路１５０を具体的に示す回路図である。図４を参照すれば、前記変換制御回路１５０は、第１論理手段１５１および第２論理手段１５３を備える。
【００２７】
前記第１論理手段１５１は、前記チップイネーブル信号／ＣＥ、前記ビジー表示信号／ＲＮＢおよび自分に対応する前記選択表示信号ＳＥＤＰを論理和反転して、表示応答信号／ＲＥＤＰを発生する。したがって、前記チップイネーブル信号／ＣＥおよび前記ビジー表示信号／ＲＮＢが“Ｌ”として活性化した状態で、自分のメモリチップ１００の選択有無に対する情報を含む選択表示信号ＳＥＤＰが“Ｌ”として非活性化する間には、前記表示応答信号／ＲＥＤＰは“Ｈ”として非活性化する。
【００２８】
前記第２論理手段１５３は、前記チップイネーブル信号／ＣＥと前記表示応答信号／ＲＥＤＰを論理和反転して、前記駆動制御信号ＶＤＣＮを出力する。したがって、前記チップイネーブル信号／ＣＥが“Ｈ”の非活性化状態であるか、あるいは前記表示応答信号／ＲＥＤＰ１が“Ｈ”の非活性化状態になれば、前記駆動制御信号ＶＤＣＮは“Ｌ”にディスエーブルされる。
【００２９】
前記駆動制御信号ＶＤＣＮの論理状態をまとめると、次のようである。
【００３０】
まず、自分のメモリチップが選択されない場合、前記駆動制御信号ＶＤＣＮは、図５に示すような論理状態を有する。ここで、前記選択表示信号ＳＥＤＰは続いて “Ｌ”を維持する。
【００３１】
準備区間（ｐ５１）では、前記チップイネーブル信号／ＣＥが“Ｌ”にイネーブルされるが、ビジー表示信号／ＲＮＢは“Ｈ”状態を維持する。この際、前記駆動制御信号ＶＤＣＮは“Ｈ”として活性化する。すなわち、内蔵メモリチップ１００の全てがイネーブルされた状態で未だアクティブ動作を行わない区間で、前記駆動制御信号ＶＤＣＮは“Ｈ”として活性化する。
【００３２】
そして、ビジー区間（本明細書では、アクティブ区間に当たる、ｐ５２）では、前記チップイネーブル信号／ＣＥおよび前記ビジー表示信号／ＲＮＢが“Ｌ”として活性化する。この際、前記駆動制御信号ＶＤＣＮは“Ｌ”として非活性化する。すなわち、他のメモリチップ１００のいずれか一つがアクティブ動作を行う場合には、選択されないメモリチップ１００の前記駆動制御信号ＶＤＣＮは“Ｌ”として非活性化する。
【００３３】
ついで、自分のメモリチップが選択される場合、前記駆動制御信号ＶＤＣＮは、図６に示すような論理状態を有する。この際、前記選択表示信号ＳＥＤＰは、前記ビジー表示信号／ＲＮＢが“Ｌ”として活性化する区間を含む区間で、“Ｈ”に維持される。この場合には、準備区間（ｐ６１）およびビジー区間（ｐ６２）を続けて、前記駆動制御信号ＶＤＣＮは“Ｈ”に維持される。
【００３４】
結果的に、自分のメモリチップが選択される場合には、前記ビジー表示信号／ＲＮＢが“Ｌ”として活性化する区間で、前記駆動制御信号ＶＤＣＮは“Ｈ”として活性化する。一方、自分のメモリチップが選択されない場合には、前記ビジー表示信号／ＲＮＢが“Ｌ”として活性化する区間で、前記駆動制御信号ＶＤＣＮは“Ｌ”として非活性化する。
【００３５】
また、図３を参照すれば、前記アクティブ内部電源電圧発生回路１７０は、外部電源電圧ＥＶＣを内部電源電圧ＩＶＣに変換する。この際、前記アクティブ内部電源電圧発生回路１７０はそれぞれの駆動制御信号ＶＤＣＮによって制御される。すなわち、前記アクティブ内部電源電圧発生回路１７０は、対応する駆動制御信号ＶＤＣＮが“Ｌ”として非活性化状態である場合、ディスエーブルされる。
【００３６】
図７は図３のアクティブ内部電源電圧発生回路１７０を具体的に示す図である。図７を参照すれば、前記アクティブ内部電源電圧発生回路１７０は具体的に比較器１７１およびＰＭＯＳトランジスタ１７３を含む。
【００３７】
前記比較器１７１は、駆動制御信号ＶＤＣＮ１が“Ｈ”状態である時、イネーブルされる。この際、前記比較器１７１は、前記内部電源電圧ＩＶＣを所定の基準電圧ＶＲＥＦと比較する。そして、前記ＰＭＯＳトランジスタ１７３は、前記比較器１７１の出力信号Ｎ１７２にゲーティングされて、外部電源電圧ＥＶＣから内部電源電圧ＩＶＣに電流を供給する。よって、前記アクティブ内部電源電圧発生回路１７０によって、前記外部電源電圧ＥＶＣは前記基準電圧ＶＲＥＦと同一レベルを有するように制御される前記内部電源電圧ＩＶＣに変換される。
【００３８】
一方、駆動制御信号ＶＤＣＮが“Ｌ”状態である時、前記比較器１７１はディスエーブルされる。この際、前記比較器１７１の出力信号Ｎ１７２は“Ｈ”状態になり、前記ＰＭＯＳトランジスタ１７３はオフ（ｏｆｆ）状態になる。よって、前記アクティブ電源電圧発生回路１７０はディスエーブルされ、内部電源電圧ＩＶＣは制御されない。
【００３９】
結果的に、本発明のマルチチップ半導体メモリ装置によれば、各メモリチップに内蔵されるアクティブ内部電源電圧発生回路は、他のメモリチップが選択されてアクティブ動作を行う間には、ディスエーブルされる。
【００４０】
例えば、メモリチップ１００＜１＞が前記アクティブ動作を行う間には、メモリチップ１００＜１＞の駆動制御信号ＶＤＣＮ＜１＞は“Ｈ”として活性化し、メモリチップ１００＜１＞のアクティブ内部電源電圧発生回路１７０＜１＞はイネーブルされる。しかし、残りのメモリチップ１００＜２＞〜１００＜ｎ＞の駆動制御信号ＶＤＣＮ＜２＞〜ＶＤＣＮ＜ｎ＞は“Ｌ”として非活性化し、アクティブ内部電源電圧発生回路１７０＜２＞〜１７０＜ｎ＞はディスエーブルされる。
【００４１】
したがって、図３に示す本発明のマルチチップ半導体メモリ装置においては、実質的にアクティブ動作を行わないメモリチップでは、アクティブ内部電源電圧発生回路がディスエーブルされる。
【００４２】
したがって、本発明のマルチチップ半導体メモリ装置によれば、内蔵される全てのメモリチップのアクティブ内部電源電圧発生回路がイネーブルされる従来技術に比べ、消耗電力がめっきり減少する。
【００４３】
また、図３を参照すれば、前記スタンバイ内部電源電圧発生回路１９０は、外部電源電圧ＥＶＣを内部電源電圧ＩＶＣに変換する。この際、前記スタンバイ内部電源電圧発生回路１９０は、外部電源電圧ＥＶＣが提供されれば、イネーブルされる。
【００４４】
前記スタンバイ内部電源電圧発生回路１９０は、前記アクティブ内部電源電圧発生回路１７０に比べ、ずっと少ない容量で前記内部電源電圧ＩＶＣを発生する。また、前記アクティブ内部電源電圧発生回路１７０は、駆動時に相対的に大きな電力消耗が発生する一方、前記スタンバイ内部電源電圧発生回路１９０は相対的に少ない電力消耗を発生する。
【００４５】
図８は本発明の他の一実施例によるマルチチップ半導体メモリ装置を示す図で、図３の応用例である。図８のマルチチップ半導体メモリ装置は図３のマルチ半導体メモリ装置に似ている。ただ、図３の変換制御回路１５０はビジー表示信号／ＲＮＢを共有して入力し、さらに前記ビジー表示信号／ＲＮＢによって制御される一方、図８の変換制御回路２５０はビジー表示信号／ＲＮＢとコマンドラッチイネーブル信号ＣＬＥを共有して入力し、さらに前記コマンドラッチイネーブル信号ＣＬＥによって制御される。
【００４６】
ここで、前記コマンドラッチイネーブル信号ＣＬＥは、該当する前記メモリチップがコマンドを入力するコマンド入力区間で“Ｈ”として活性化する信号である。
【００４７】
図８の実施例のマルチチップ半導体メモリ装置によれば、選択されるメモリチップ２００がコマンドを入力するコマンド入力区間では、選択されないメモリチップ２００のアクティブ内部電源電圧発生回路２７０はディスエーブルされる。
【００４８】
したがって、図８のマルチチップ半導体メモリ装置によれば、コマンド入力区間で、内蔵される全てのメモリチップのアクティブ内部電源電圧発生回路がイネーブルされる従来技術に比べ、消耗電力がめっきり減少する。
【００４９】
以上、本発明を図面に示す一実施例に基づいて説明したが、これは例示的なものに過ぎなく、本技術分野の当業者なら、これから多様な変形および均等な他の実施例が可能であるという点を理解することができるであろう。
【００５０】
例えば、本明細書において、前記選択表示信号は前記チップイネーブル信号が活性化した状態で選択的に活性化する実施例を示して説明した。しかし、本発明の技術的思想は、前記選択表示信号が外部から提供されるチップ選択情報によって制御される内部チップ選択情報で具現される実施例によっても具現することができることは当業者には明らかな事実である。
【００５１】
したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【００５２】
本発明は、選択されないメモリチップのアクティブ内部電源電圧発生回路がディスエーブルされて消耗電力を減少させるもので、マルチチップ半導体メモリ装置に適用することができる。
【図面の簡単な説明】
【００５３】
【図１】従来のマルチチップ半導体メモリ装置を示す図である。
【図２】図１のマルチチップ半導体メモリ装置において、アクティブ内部電源電圧発生回路のイネーブル区間を説明するための図である。
【図３】本発明の一実施例によるマルチチップ半導体メモリ装置を示すブロック図である。
【図４】図３の変換制御回路を具体的に示す回路図である。
【図５】図４の変換制御回路における各信号のタイミング図で、自分のメモリチップが選択されない場合を示す。
【図６】図４の変換制御回路における各信号のタイミング図で、自分のメモリチップが選択される場合を示す。
【図７】図３のアクティブ内部電源電圧発生回路を具体的に示す図である。
【図８】本発明の他の一実施例によるマルチチップ半導体メモリ装置を示す図であって、図３の応用例を示す図である。
【符号の説明】
【００５４】
１０    メモリチップ
１１    アクティブ内部電源電圧発生回路
１５    ビジー表示発生回路
１７    制御信号発生回路
１００    メモリチップ
１１０    制御信号発生回路
１３０    ビジー表示発生回路
１５０    変換制御回路
１５１    第１論理手段
１５３    第２論理手段
１７０    アクティブ内部電源電圧発生回路
１７１    比較器
１７３    ＰＭＯＳトランジスタ
１９０    スタンドバイ内部電源電圧発生回路
２００    メモリチップ
２７０    アクティブ内部電源電圧発生回路
【図１】
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【図２】
2007102994.tif 000004
【図３】
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【図４】
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【図５】
2007102994.tif 000007
【図６】
2007102994.tif 000008
【図７】
2007102994.tif 000009
【図８】
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