(57)【要約】【課題】リッジ形成工程を簡単化できる複合素子形半導体レーザとその製造方法を提案する。【解決手段】第１部分と第２部分とを有する半導体基板層が使用され、この半導体基板層の第２部分は、第１部分よりも厚さが薄い。第１活性層を含む第１半導体積層体を有する第１の半導体レーザ素子が第１部分上に配置される。第２活性層を含む第２半導体積層体を有する第２の半導体レーザ素子が第２部分上に配置される。第２部分と第２の半導体レーザ素子との間には、第１半導体積層体と同じ半導体積層体からなるスペーサが配置される。第１、第２の各半導体レーザ素子はそれぞれリッジ構造を有し、これらの各リッジ構造のリッジ頂面が、半導体基板層の基準面からほぼ同じ高さに位置し、これらのリッジ構造が同時に形成される。【選択図】図１
2007053131.tif 000002
【特許請求の範囲】
【請求項１】
第１部分と第２部分とを有する半導体基板層と、
前記第１部分上に配置された第１半導体積層体を有し、この第１半導体積層体に含まれる第１活性層から第１レーザ光を放射する第１の半導体レーザ素子と、
前記第２部分上に配置された第２半導体積層体を有し、この第２半導体積層体に含まれる第２活性層から第２レーザ光を放射する第２の半導体レーザ素子とを備えた複合素子形半導体レーザであって、
前記半導体基板層の第２部分は、前記第１部分よりも厚さが薄く、この第２部分と前記第２の半導体レーザ素子との間には、前記第１半導体積層体と同じ半導体積層体からなるスペーサが配置されており、
また、前記第１、第２の各半導体レーザ素子は、それぞれリッジ構造を有し、これらの各リッジ構造のリッジ頂面が、前記半導体基板層の基準面から、ほぼ同じ高さに位置することを特徴とする複合素子形半導体レーザ。
【請求項２】
請求項１記載の複合素子形半導体レーザであって、前記第１、第２活性層が、前記基準面から、ほぼ同じ高さに位置することを特徴とする複合素子形半導体レーザ。
【請求項３】
請求項１記載の複合素子形半導体レーザであって、前記第１半導体積層体は、前記半導体基板層に直接接合しており、また前記第２半導体積層体は、上コンタクト層と下コンタクト層を含み、この第２半導体積層体の下コンタクト層が前記スペーサをバイパスするバイパス電極を介して前記半導体基板層に接続されていることを特徴する複合素子形半導体レーザ。
【請求項４】
請求項３記載の複合素子形半導体レーザであって、前記バイパス電極が前記スペーサの外側に配置されたことを特徴とする複合素子形半導体レーザ。
【請求項５】
請求項３記載の複合素子形半導体レーザであって、前記バイパス電極が前記スペーサの内部を貫通するように配置されたことを特徴とする複合素子形半導体レーザ。
【請求項６】
第１活性層を含む第１半導体積層体を有し、前記第１活性層から第１レーザ光を放射する第１の半導体レーザ素子と、
第２活性層を含む第２半導体積層体を有し、前記第２活性層から第２レーザ光を放射する第２の半導体レーザ素子とを有する複合素子形半導体レーザの製造方法であって、
第１部分とこの第１部分よりも厚さの薄い第２部分とを有する半導体基板層を準備する基板準備工程、
前記第１部分の上面と第２部分の上面とに亘り前記第１半導体積層体を結晶成長し、続いてこの第１半導体積層体を覆うように前記第２半導体積層体を結晶成長し、前記第２部分上の前記第２半導体積層体の頂面と前記第１部分上の前記第１半導体積層体の頂面とを、前記半導体基板層の基準面からほぼ同じ高さに位置させる結晶成長工程、
前記第２部分上の前記第１、第２半導体積層体を残し、前記第１部分上の前記第２半導体積層体を除去する除去工程、
前記第１部分上の前記第１半導体積層体と、前記第２部分上の前記第１、第２半導体積層体とを前記半導体基板層の上で互いに分断し、前記第２部分上の前記第１半導体積層体をスペーサとする分断工程、および
前記第１部分上の前記第１半導体積層層の頂面から前記第１の半導体レーザ素子の第１リッジ構造を形成し、同時に前記第２部分上の前記第２半導体積層層の頂面から前記第２の半導体レーザ素子の第２リッジ構造を形成するリッジ形成工程を含んだ複合素子形半導体レーザの製造方法。
【請求項７】
請求項６記載の複合素子形半導体レーザの製造方法であって、
前記結晶成長工程において、前記第１部分上の前記第１半導体積層体に含まれる前記第１活性層と、前記第２部分上の前記第２半導体積層体に含まれる前記第２活性層とが、前記基準面からほぼ同じ高さで形成されることを特徴とする複合素子形半導体レーザの製造方法。
【請求項８】
請求項６記載の複合素子形半導体レーザの製造方法であって、
さらに、前記スペーサをバイパスし、前記第２部分上の前記第２半導体積層体に含まれる下コンタクト層を前記半導体基板層に接続するバイパス電極を形成するバイパス電極形成工程を含んだ複合素子形半導体レーザの製造方法。
【請求項９】
請求項８記載の複合素子形半導体レーザの製造方法であって、前記バイパス電極形成工程において、前記スペーサの外側に前記バイパス電極を形成することを特徴とする複合素子形半導体レーザの製造方法。
【請求項１０】
請求項８記載の複合素子形半導体レーザの製造方法であって、前記バイパス電極形成工程において、前記スペーサの内部を貫通して前記バイパス電極を形成することを特徴とする複合素子形半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、異なるレーザ光を発光する２つの半導体レーザ素子を共通の半導体基板層上に形成する複合素子形半導体レーザおよびその製造方法に関するものである。
【背景技術】
【０００２】
特開平６−２２４５２３号公報に、この種の複合素子形半導体レーザが開示されている。この複合素子形半導体レーザは、互いに波長の異なるレーザ光を発光する２つまたは３つの活性層を含む半導体積層体を含んでいる。この半導体積層体は、部分的にエッチング除去された後、電極付けを行なうことにより、互いに波長の異なるレーザ光を放射する。
【０００３】
【特許文献１】特開平６−２２４５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特開平６−２２４５２３号公報に開示された複合素子形半導体レーザは、各レーザ光の発光領域を限定するリッジ構造を持っておらず、また半導体積層層に含まれる各活性層の半導体基板層からの高さが相違しているため、各レーザ光の発光領域を限定するリッジ構造を形成する場合にも、各リッジ構造を個別に形成する必要があり、リッジ構造の製造工程が複雑になる不都合がある。
【０００５】
この発明は、２つの半導体レーザ素子の各リッジ構造を同時に形成することができる改良された複合素子形半導体レーザとその製造方法を提案するものである。
【課題を解決するための手段】
【０００６】
この発明による複合素子形半導体レーザは、第１部分と第２部分とを有する半導体基板層と、前記第１部分上に配置された第１半導体積層体を有し、この第１半導体積層体に含まれる第１活性層から第１レーザ光を放射する第１の半導体レーザ素子と、前記第２部分上に配置された第２半導体積層体を有し、この第２半導体積層体に含まれる第２活性層から第２レーザ光を放射する第２の半導体レーザ素子とを備えた複合素子形半導体レーザであって、前記半導体基板層の第２部分は、前記第１部分よりも厚さが薄く、この第２部分と前記第２の半導体レーザ素子との間には、前記第１半導体積層体と同じ半導体積層体からなるスペーサが配置されており、また、前記第１、第２の各半導体レーザ素子は、それぞれリッジ構造を有し、これらの各リッジ構造のリッジ頂面が、前記半導体基板層に基準面から、ほぼ同じ高さに位置することを特徴とする。
【０００７】
また、この発明による複合素子形半導体レーザの製造方法は、第１活性層を含む第１半導体積層体を有し、第１活性層から第１レーザ光を放射する第１の半導体レーザ素子と、第２活性層を含む第２半導体積層体を有し、第２活性層から第２レーザ光を放射する第２の半導体レーザ素子とを有する複合素子形半導体レーザの製造方法であって、第１部分とこの第１部分よりも厚さの薄い第２部分とを有する半導体基板層を準備する基板準備工程、前記第１部分の上面と第２部分の上面とに亘り前記第１半導体積層体を結晶成長し、続いてこの第１半導体積層体を覆うように前記第２半導体積層体を結晶成長し、前記第２部分上の前記第２半導体積層体の頂面と前記第１部分上の前記第１半導体積層体の頂面とを、前記半導体基板層の基準面からほぼ同じ高さに位置させる結晶成長工程、前記第２部分上の前記第１、第２半導体積層体を残し、前記第１部分上の前記第２半導体積層体を除去する除去工程、前記第１部分上の前記第１半導体積層体と、前記第２部分上の前記第１、第２半導体積層体とを前記半導体基板層の上で互いに分断し、前記第２部分上の前記第１半導体積層体をスペーサとする分断工程、および前記第１部分上における前記第１半導体積層層の頂面から前記第１の半導体レーザ素子の第１リッジ構造を形成し、同時に前記第２部分上における前記第２半導体積層層の頂面から前記第２の半導体レーザ素子の第２リッジ構造を形成するリッジ形成工程を含んだ複合素子形半導体レーザの製造方法である。
【発明の効果】
【０００８】
この発明による複合素子形半導体レーザでは、半導体基板層の第２部分は、第１部分よりも厚さが薄く、この第２部分と第２の半導体レーザ素子との間には、第１半導体積層体と同じ半導体積層体からなるスペーサが配置されており、また、前記第１、第２の各半導体レーザ素子はそれぞれリッジ構造を有し、これらの各リッジ構造のリッジ頂面が、半導体基板層の基準面から、ほぼ同じ高さに位置するので、各リッジ構造を同時に形成することができ、リッジ形成工程を簡単化することができる。
【０００９】
この発明による複合素子形半導体レーザの製造方法では、第１部分とこの第１部分よりも厚さの薄い第２部分とを有する半導体基板層を準備する基板準備工程、前記第１部分の上面と第２部分の上面とに亘り前記第１半導体積層体を結晶成長し、続いてこの第１半導体積層体を覆うように前記第２半導体積層体を結晶成長し、前記第２部分上の前記第２半導体積層体の頂面と前記第１部分上の前記第１半導体積層体の頂面とを、前記半導体基板層の基準面から同じ高さに位置させる結晶成長工程、前記第２部分上の前記第１、第２半導体積層体を残し、前記第１部分上の前記第２半導体積層体を除去する除去工程、前記第１部分上の前記第１半導体積層体と、前記第２部分上の前記第１、第２半導体積層体とを前記半導体基板層の上で互いに分断し、前記第２部分上の前記第１半導体積層体をスペーサとする分断工程、および前記第１部分上における前記第１半導体積層層の頂面から前記第１の半導体レーザ素子の第１リッジ構造を形成し、同時に前記第２部分上における前記第２半導体積層層の頂面から前記第２の半導体レーザ素子の第２リッジ構造を形成するリッジ形成工程を含み、第１、第２リッジ構造を同時に形成するので、リッジ形成工程を簡単化することができる。
【発明を実施するための最良の形態】
【００１０】
以下この発明のいくつかの実施の形態について、図面を参照して説明する。
【００１１】
実施の形態１．
図１は、この発明による複合素子形半導体レーザの実施の形態１を示す断面図である。この実施の形態１の複合素子形半導体レーザは、符号１００で示される。この複合素子形半導体レーザ１００は、モノリシックタイプの複合素子形半導体レーザであり、半導体基板層１０と、第１の半導体レーザ素子３０と、第２の半導体レーザ素子５０と、スペーサ８０を含んでいる。第１、第２の半導体レーザ素子３０、５０は、分断溝９０により分離されている。第１、第２の半導体レーザ素子３０、５０は、互いに波長に異なるレーザ光を放射する。
【００１２】
半導体基板層１０は、厚さの異なる第１部分１１と、第２部分１２を有する。この半導体基板層１０は、下面として形成された基準面１４と、第１部分１１の上面１５と、第２部分１２の上面１６とを有する。これらの基準面１４と上面１５、１６とは、互いに平行である。第１部分１１と第２部分１２との間には、段差ｔ０が形成される。第１部分１１の厚さはｔ１であり、また第２部分１２の厚さはｔ２であり、これらの厚さｔ１、ｔ２は、ｔ１＞ｔ２の関係を有し、ｔ０＝ｔ１−ｔ２である。この半導体基板層１０は、例えばｎ形のＧａＡｓ層で構成され、段差ｔ０は、例えば５．８５μｍとされる。
【００１３】
半導体基板層１０には、下部電極構造２０が付設される。この下部電極構造２０は、第１、第２の半導体レーザ３０、５０に共通な下部電極構造である。この下部電極構造２０は、蒸着電極層２１と、メッキ電極２２を有する。蒸着電極層２１は、例えばＡｕで構成され、半導体基板層１０の基準面１４に蒸着される。メッキ電極２２は、例えばＡｕで構成され、蒸着電極層２１を覆うように、その全面にメッキされる。
【００１４】
第１の半導体レーザ素子３０は、半導体基板層１０の第１部分１１上に配置される。この第１の半導体レーザ素子３０は、第１半導体積層体３０Ａと上部電極構造４５を有する。第１半導体積層体３０Ａは、６つの半導体層の積層体であり、下から上に向かって順番に第１〜第６半導体層３１〜３６を積層したものである。
【００１５】
第１の半導体レーザ素子３０は、例えば赤色のレーザ光を放射する赤色レーザ素子である。第１半導体層３１は、半導体基板層１０に対するバッファ層であり、例えばｎ形のＧａＡｓ層またはｎ形のＡｌＧａＡｓ層で構成される。この第１半導体層３１は、半導体基板層１０の第１部分１１の上面１５に接合する。第２半導体層３２は、第１半導体層３１の上に接合する下クラッド層であり、例えばｎ形のＡｌＧａＩｎＰ層で構成される。第３半導体層３３は、第２半導体層３２の上に接合し、レーザ光を放射する活性層であり、例えばＡｌＧａＩｎＰ／ＧａＩｎＰからなる多重量子井戸活性層で構成される。
【００１６】
第４半導体層３４は、第３半導体層３３の上に接合する上クラッド層であり、例えばｐ形のＡｌＧａＩｎＰ層で構成される。第５半導体層３５は、第４半導体層３４の上に接合するバンド不連続緩和層であり、例えばｐ形のＧａＩｎＰ層で構成される。第６半導体層３６は、第５半導体層３５の上に接合する上コンタクト層であり、例えばｐ形のＧａＡｓ層で構成される。第５半導体層３５は、第４、第６半導体層３４、３６の間におけるバンドギャップの不連続性を緩和する。第６半導体層３６は、第１半導体積層体３０Ａの最上層であり、この第６半導体層３６の上面は、第１半導体積層体３０Ａの頂面ＴＳ１を形成する。
【００１７】
第１半導体積層体３０Ａの厚さは、半導体基板層１０の上面１５、１６の間の段差ｔ０に等しい厚さ、例えば５．８７μｍとされる。第１〜第６半導体層３１〜３６の厚さは、それぞれ０．２０μｍ、３．３２μｍ、０．０５μｍ、２．００μｍ、０．０５μｍ、０．２５μｍとされ、それらの合計は５．８７μｍである。
【００１８】
赤色レーザ光を放射する第３半導体層３３は、半導体基板層１０の第１部分の上面１５から、第１、第２半導体層３１、３２の厚さの合計、すなわち（０．２０μｍ＋３．３２μｍ）＝３．５２μｍだけ高い位置にあり、その厚さは０．０５μｍである。
【００１９】
第１半導体積層体３０Ａには、リッジ構造４０が形成されている。このリッジ構造４０は、一対のリッジ溝４１、４２、リッジ頂面４３およびリッジ４４を有する。一対のリッジ溝４１、４２は、第１半導体積層体３０Ａの頂面ＴＳ１から第６半導体層３６および第５半導体層３５を貫通して第４半導体層３４に達する深さを有し、これらのリッジ溝４１、４２は、互いに平行に、図１の紙面に垂直に延びている。またリッジ頂面４３は、第１半導体積層体３０Ａの頂面ＴＳ１上にあって、一対のリッジ溝４１、４２の間に形成されている。リッジ４４は、一対のリッジ溝４１、４２とリッジ頂面４３の間に形成され、図１の紙面に垂直に延びている。このリッジ構造４０は、第１の半導体レーザ素子３０の発光領域をリッジ４４の下部分に制限し、発光効率を向上させる。
【００２０】
第１の半導体レーザ素子３０の上部電極構造４５は、絶縁膜４６と、蒸着電極層４７と、メッキ電極４８を有する。絶縁膜４６は、例えばＳｉＮ絶縁膜で構成され、リッジ頂面４３を除く頂面ＴＳ１の全面と、一対のリッジ溝４１、４２の内壁面を覆っている。蒸着電極層４７は、例えばＡｕ蒸着層で構成され、絶縁膜４６の全表面を覆い、一対のリッジ溝４１、４２内の絶縁膜４６をも覆っている。この蒸着電極層４７は、リッジ頂面４３に直接接合し、このリッジ頂面４３において第６半導体層３６、すなわち上コンタクト層と低抵抗コンタクトする。メッキ電極４８は、蒸着電極層４７の全面を覆う。
【００２１】
第２の半導体レーザ素子５０は、分断溝９０を介して第１の半導体レーザ素子３０の左側に配置され、半導体基板層１０の第２部分１２の上に配置される。この第２の半導体レーザ素子５０は、第２半導体積層体５０Ａと、上部電極構造６５と、バイパス電極構造７０とを有する。第２半導体積層体５０Ａと、半導体基板層１０の第２部分１２との間には、スペーサ８０が配置される。このスペーサ８０は、第２部分１２の上面１６に接合しており、第２半導体積層体５０Ａは、このスペーサ８０の上に接合して配置される。分断溝９０は、半導体積層体３０Ａ、５０Ａの間から、スペーサ８０と半導体基板層１０の第１部分１１との間に延びている。
【００２２】
スペーサ８０は、第１半導体積層体３０Ａと同じに作られた半導体積層体３０Ｓで構成される。この半導体積層体３０Ｓの厚さは、第１半導体積層体３０Ａの厚さと同じであり、また半導体基板層１０の段差ｔ０と同じである。したがって、半導体積層体３０Ｓの頂面ＴＳＳは、半導体基板層１０の第１部分１１の上面１５と同じ高さに位置する。
【００２３】
スペーサ８０を構成する半導体積層体３０Ｓは、第１半導体積層体３０Ａと同じに、下から上に向かって順番に第１半導体層３１〜第６半導体層３６を含み、これらの各半導体層３１〜３６の厚さも、第１半導体積層体３０Ａの各半導体層３１〜３６と同じである。半導体積層体３０Ｓの第１半導体層３１は、半導体基板層１０の第２部分１２の上面１６に接合する。半導体積層体３０Ｓの第６半導体層３６の上面が、半導体積層体３０Ｓの頂面ＴＳＳを形成する。
【００２４】
第２の半導体レーザ素子５０の第２半導体積層体５０Ａは、７つの半導体層の積層体であり、下から上に向かって順番に第１〜第７半導体層５１〜５７を積層したものである。
【００２５】
第２の半導体レーザ素子５０は、例えば赤外線のレーザ光を放射する赤外線レーザ素子である。第１半導体層５１は、エッチングストッパ層であり、例えばＡｌＧａＡｓ層、ＡｌＧａＩｎＰ層またはＧａＩｎＰ層で構成される。この第１半導体層５１は、スペーサ８０を構成する半導体積層体３０Ｓの頂面ＴＳＳに接合する。第２半導体層５２は、第１半導体層５１の上に接合する下コンタクト層であり、例えばｎ形のＧａＡｓ層で構成される。第３半導体層５３は、第２半導体層５２の上に接合する下クラッド層であり、例えばｎ形のＡｌＧａＡｓ層、ｎ形のＧａＩｎＰ層またはｎ形のＡｌＧａＩｎＰ層で構成される。第４半導体層５４は、第３半導体層５３の上に接合し、レーザ光を放射する活性層であり、例えばＡｌＧａＡｓまたはＧａＡｓからなる多重量子井戸活性層で構成される。
【００２６】
第５半導体層５５は、第４半導体層５４の上に接合する上クラッド層であり、例えばｐ形のＡｌＧａＡｓ層、ｐ形のＧａＩｎＰ層またはｐ形のＡｌＧａＩｎＰ層で構成される。第６半導体層５６は、第５半導体層５５の上に接合するバンド不連続緩和層であり、例えばｐ形のＧａＩｎＰ層で構成される。第７半導体層５７は、第６半導体層５６の上に接合する上コンタクト層であり、例えばｐ形のＧａＡｓ層で構成される。第６半導体層５６は、第５、第７半導体層５５、５７の間におけるバンドギャップの不連続性を緩和する。第７半導体層５７は、第２半導体積層体５０Ａの最上層であり、この第７半導体層５７の上面は、第２半導体積層体５０Ａの頂面ＴＳ２を形成する。
【００２７】
第２半導体積層体５０Ａの厚さは、半導体基板層１０の段差ｔ０に等しい厚さ、例えば５．８７μｍとされる。したがって、第２半導体積層体５０Ａの頂面ＴＳ２は、第１半導体積層体３０Ａの頂面ＴＳ１と同じ高さに位置し、これらの頂面ＴＳ１、ＴＳ２は、半導体基板層１０の基準面１４から同じ高さに位置する。第１〜第７半導体層５１〜５７の厚さは、それぞれ０．０２μｍ、０．５０μｍ、３．００μｍ、０．０５μｍ、２．００μｍ、０．０５μｍ、０．２５μｍとされ、それらの合計は５．８７μｍである。
【００２８】
併せて、第２の半導体レーザ５０において赤外線レーザ光を放射する第４半導体層５４は、第１の半導体レーザ３０において赤色レーザ光を放射する第３半導体層３３と同じ高さに位置する。第２半導体積層体５０Ａにおいて、第４半導体５４は、スペーサ８０の半導体積層体３０Ｓの頂面ＴＳＳから、第１、第２、第３半導体層５１、５２、５３の厚さの合計、すなわち（０．０２μｍ＋０．５０μｍ＋３．００μｍ）＝３．５２μｍだけ高い位置にあり、その厚さは０．０５μｍであるが、この高さと厚さは、第１半導体積層体３０Ａにおける第３半導体層３３と同じである。言い換えれば、第１、第２の半導体レーザ３０、５０の活性層３３、５４は、半導体基板層１０の基準面１４から同じ高さに位置する。
【００２９】
第２半導体積層体５０Ａには、リッジ構造６０が形成されている。このリッジ構造６０は、一対のリッジ溝６１、６２、リッジ頂面６３およびリッジ６４を有する。一対のリッジ溝６１、６２は、第２半導体積層体５０Ａの頂面ＴＳ２から第７半導体層５７および第６半導体層５６を貫通して第５半導体層５５に達する深さを有し、これらのリッジ溝６１、６２は、互いに平行に、図１の紙面に垂直に延びている。またリッジ頂面６３は、第２半導体積層体５０Aの頂面ＴＳ２上にあって、一対のリッジ溝６１、６２の間に形成されている。リッジ６４は、一対のリッジ溝６１、６２とリッジ頂面６３の間に形成され、図１の紙面に垂直に延びている。このリッジ構造６０は、第２の半導体レーザ素子５０の発光領域をリッジ６４の下部分に制限し、発光効率を向上させる。
【００３０】
第２の半導体レーザ素子５０の上部電極構造６５は、絶縁膜６６と、蒸着電極層６７と、メッキ電極６８を有する。絶縁膜６６は、例えばＳｉＮ絶縁膜で構成され、リッジ頂面６３を除く頂面ＴＳ２の全面と、一対のリッジ溝６１、６２の内壁面を覆っている。蒸着電極層６７は、例えばＡｕ蒸着層で構成され、絶縁膜６６の全表面を覆い、一対のリッジ溝６１、６２内の絶縁膜６６をも覆っている。この蒸着電極層６７は、リッジ頂面６３に直接接合し、このリッジ頂面６３において第７半導体５７、すなわち上コンタクト層と低抵抗コンタクトする。メッキ電極６８は、蒸着電極層６７の全面を覆う。
【００３１】
第２の半導体レーザ５０のバイパス電極構造７０は、スペーサ８０をバイパスして、第２半導体積層体５０Ａの第２半導体層５２を半導体基板層１０の上面１６に接続する。このバイパス電極構造７０を配置するために、第２半導体積層体５０Ａは、その下部にステップ部分５０Ｂを有する。このステップ部分５０Ｂでは、第１、第２半導体層５１、５２の幅が、第３〜第７半導体層５３〜５７の幅に比べて大きくされ、第２半導体層５２の上面が、半導体基板層１０の上面１６と平行に拡がる。
【００３２】
バイパス電極構造７０は、一対のバイパス電極７１、７２を有する。これらのバイパス電極７１、７２は、スペーサ８０を挟むようにして、スペーサ８０の両側面に配置される。これらのバイパス電極７１、７２は、それぞれ第２半導体積層体５０Ａの第２半導体層５２の上面に接合する上コンタクト部分７３と、半導体基板層１０の上面１６に接合する下コンタクト部分７４を有し、第２半導体層５２、すなわち下コンタクト層を半導体基板層１０の第２部分１２の上面１６に低抵抗接続する。このバイパス電極７１、７２は、例えばＡｕを蒸着することにより形成され、その抵抗値は充分に低くされ、実質的にスペーサ８０を電気的に短絡する。
【００３３】
実施の形態１の複合素子形半導体レーザ１００において、第１、第２の半導体レーザ素子３０、５０は、同時に、または選択的にレーザ光を放射する。第１の半導体レーザ素子３０は、上部電極構造４５のメッキ電極４８と、下部電極構造２０のメッキ電極２２との間に、メッキ電極４８を正とする極性の直流電圧を印加することにより、第３半導体層３３、すなわち活性層から赤色レーザ光を放射する。同様に、第２の半導体レーザ素子５０は、上部電極構造６５のメッキ電極６８と、下部電極構造２０のメッキ電極２２との間に、メッキ電極６８を正とする極性の直流電圧を印加することにより、第４半導体層５３、すなわち活性層から赤外線レーザ光を放射する。第１、第２の半導体レーザ素子３０、５０から同時にレーザ光を放射する場合には、上部電極構造４５、６５の各メッキ電極４８、６８と下部電極構造２０のメッキ電極２２との間に、メッキ電極４８、６８を正とする電圧を同時に印加する。スペーサ８０は、バイパス電極構造７０により短絡されるので、このスペーサ８０に電流が流れることはなく、発光することはない。
【００３４】
以上のように、実施の形態１の複合素子形半導体レーザ１００は、第１、第２の半導体レーザ素子３０、５０がそれぞれリッジ構造４０、６０を有し、これらの各リッジ構造４０、６０のリッジ頂面４３、６３が、半導体基板層１０の基準面１４から、互いにほぼ同じ高さに位置するので、リッジ構造４０、６０を同じ工程で構成することができ、リッジ構造４０、６０の形成工程を簡略化することができる。
【００３５】
また、レーザ光を放射する活性層、すなわち第１、第２の半導体レーザ素子３０、５０の半導体層３３、５４が、半導体基板層１０の基準面１４から、互いにほぼ同じ高さに位置するので、第１、第２の半導体レーザ素子３０、５０から放射される各レーザ光を光学系を用いて利用するときに、利用効率を向上することができる。
【００３６】
また、スペーサ８０は、第１の半導体レーザ素子３０の第１半導体積層体３０Ａと同じに構成される半導体積層体３０Ｓにより構成されるが、バイパス電極７１、７２を配置してこのスペーサ８０をバイパスすることにより、スペーサ８０による不要な発光を防止することができ、また第１、第２の半導体レーザ素子３０、５０の下部電極構造２０を共通にし、複合素子形半導体レーザ１００のアセンブリ工程を簡単化することができる。
【００３７】
続いて、実施の形態１による複合素子形半導体レーザ１００の製造方法について、図２から図１０を参照して説明する。図２から図１０は、複合素子形半導体レーザ１００の各製造工程をその工程の順番に示す断面図である。
【００３８】
まず図２は、基板準備工程を示す。この基板準備工程では、例えばｎ形のＧａＡｓからなる半導体基板層１０を準備する。この半導体基板層１０の第１部分１１上にレジスト１０１が残るようにレジスト１０１をパターニングし、このレジスト１０１をマスクにして、半導体基板層１０を酒石酸と過酸化水素水との混合液を用いてウエットエッチングし、第１部分１１と第２部分１２の間に、段差ｔ０を持った傾斜部分１３を形成する。この段差ｔ０は、ウエットエッチング時間を制御することにより、所定の寸法、例えば５．８５μｍとされる。段差ｔ０の形成後、レジストマスク１０１は除去される。
【００３９】
図３は、結晶成長工程を示す。この結晶成長工程では、半導体基板層１０の第１部分１１の上面１５と第２部分１２の上面１６と傾斜部分１３の上面とに亘り、最初に第１半導体積層体３０Ｅが結晶成長され、続いてこの第１半導体積層体３０Ｅを覆うように、第２半導体積層体５０Ｅが結晶成長される。これらの半導体積層体３０Ｅ、５０Ｅは、例えばＣＶＤにより、結晶成長される。
【００４０】
第１半導体積層体３０Ｅは、下から上へ第１〜第６半導体層３１〜３６を順次前述した所定の厚さで結晶成長して形成される。この第１半導体積層体３０Ｅの全体の厚さは、段差ｔ０と等しくされる。第１半導体積層体３０Ｅは、第１部分１１上の半導体積層体３０Ａと、第２部分１２上の半導体積層体３０Ｓと、傾斜部分１３上の傾斜部分３０Ｃを含む。傾斜部分３０Ｃは、半導体積層体３０Ａ、３０Ｓの間に形成される。半導体積層体３０Ａの第１半導体層３１は第１部分１１の上面１５に接合し、半導体積層体３０Ｓの第１半導体層３１は第２部分１２の上面１６に接合している。
【００４１】
第２半導体積層体５０Ｅは、第１半導体積層体３０Ｅに引き続き、その第１半導体積層体３０Ｅの全面を覆うように結晶成長される。この第２半導体積層体５０Ｅは、下から上へ第１〜第７半導体層５１〜５７を順次前述した所定の厚さで結晶成長して形成される。この第２半導体積層体５０Ｅの全体の厚さも段差ｔ０と等しくされる。第２半導体積層体５０Ｅは、第１部分１１上の半導体積層体５０Ｓと、第２部分１２上の半導体積層体５０Ａと、それらの間の傾斜部分５０Ｃを含む。半導体積層体５０Ｓは半導体積層体３０Ａの上に積層され、半導体積層体５０Ａは半導体積層体３０Ｓの上に積層され、傾斜部分５０Ｃは傾斜部分３０Ｃの上に積層される。
【００４２】
この結晶成長工程において、半導体積層体５０Ａの頂面ＴＳ２は、半導体基板層１０の基準面１４から、半導体積層体３０Ａの頂面ＴＳ１と同じ高さに位置する。また、半導体積層体３０Ａの活性層である第３半導体層３３と、半導体積層体５０Ａの活性層である第４半導体層５４は、半導体基板層１０の基準面１４から、互いに同じ高さに位置するように形成される。
【００４３】
図４は、第１除去工程を示す。この第１除去工程は、レジスト１０２を用い、このレジスト１０２に覆われた部分では、第２半導体積層体５０Ａの第３〜第７半導体層５３〜５７を残し、その他のレジスト１０２で覆われない部分では、第２半導体積層体５０Ｅの第３〜第７半導体層５３〜５７を除去する。図４に示す第１除去工程は、前除去工程と後除去工程を含む。前除去工程では、ＲＩＥを用いて、レジスト１０２で覆われていない部分の第３半導体層５３の途中までを除去し、後除去工程では、硫酸と水の混合液を用いて、レジスト１０２で覆われていない部分の第３半導体層５３の残りを除去する。第１除去工程の終了後、レジスト１０２は除去される。
【００４４】
図４に示す第１除去工程では、レジスト１０２は、半導体積層体５０Ａの頂面ＴＳ２において横方向の中央部分上に位置するようにパターニングされる。この第１除去工程では、第２部分１２上において、レジスト１０２で覆われた半導体積層体５０Ａの第３〜第７半導体層５３〜５７の幅が、その下の第１、第２半導体層５１、５２および半導体積層体３０Ｓの幅よりも小さくされ、その結果、半導体積層体５０Ａの下部にステップ部分５０Ｂが形成される。このステップ部分５０Ｂでは、第２半導体層５２の上面が、第２部分１２の上面１６と平行に露出する。半導体積層体５０Ｓおよび傾斜部分５０Ｃでも、第３〜第７半導体層５３〜５７が除去され、第２半導体層５２の上面が露出する。
【００４５】
図５は、第２除去工程を示す。この第２除去工程では、第２半導体積層体５０Ａの第３〜第７半導体層５３〜５７の両側面および頂面ＴＳ２の全体がレジスト１０３で覆われ、このレジスト１０３は、さらに半導体積層体５０Ａの両側で、ステップ部分５０Ｂにおける第２半導体層５２の上面を覆う。図５に示す第２除去工程は、このレジスト１０３をマスクとして、このレジスト１０３で覆われない部分の第２半導体層５２と、第１半導体層５１を除去する。レジスト１０３で覆われない部分の第２半導体層５２は、酒石酸と過酸化水素水との混合液でエッチング除去される。この第２半導体層５２のエッチングは、第１半導体層５１、すなわちエッチングストッパ層が露出した段階で停止する。続いてレジスト１０３で覆われない部分の第１半導体層５１が、弗酸で除去される。
【００４６】
図５に示す第２除去工程により、第１部分１１上では、半導体積層体５０Ｓが完全に除去され、第１半導体積層体３０Ａの頂面ＴＳ１が露出する。この第１半導体積層体３０Ａの頂面ＴＳ１と、第２部分１２上の第２半導体積層体５０Ａの頂面ＴＳ２は、同じ高さに位置し、半導体基板層１０の基準面１４から同じ高さとなる。第２除去工程の終了後、レジスト１０３は、除去される。
【００４７】
図６は、分断工程を示す。この分断工程では、改めてレジスト１０４が被着され、このレジスト１０４は、レジスト部分１０４１、１０４２を持つようにパターニングされる。レジスト部分１０４１は、第１半導体積層体３０Ａの頂面ＴＳ１の全面を覆う。レジスト部分１０４２は、第２半導体積層体５０Ａの第３〜第７半導体層５３〜５７の両側面と頂面ＴＳ２の全体を覆い、また半導体積層体５０Ａの両側で、ステップ部分５０Ｂにおける第２半導体層５２の上面を覆う。
【００４８】
レジスト部分１０４２は、半導体基板層１０の第２部分１２の中央部分上にパターニングされ、レジスト部分１０４１とレジスト部分１０４２との間には、半導体積層体３０Ｅの傾斜部分３０Ｃと、半導体積層体３０Ｓの端部分とが露出する。図６の分断工程では、レジスト部分１０４１、１０４２をマスクとして、レジスト部分１０４１、１０４２で覆われていない部分の半導体積層体３０Ｅを除去し、半導体積層体３０Ｅを、半導体積層体３０Ａと半導体積層体３０Ｓとに分離する。
【００４９】
図６に示す分断工程では、半導体積層体３０Ｅの傾斜部分３０Ｃとその下に位置する半導体基板層１０の傾斜部分１３、および半導体積層体３０Ｓの端部分とその下に位置する半導体基板層１０の第２部分１２の端部分とが除去され、分断溝９０が形成される。半導体積層体３０Ｓは、この分断溝９０により半導体積層体３０Ａと分離され、スペーサ８０を構成する。分断溝９０は、図６において、紙面に垂直に延長される。
【００５０】
図６に示す分断工程も、前除去工程と後除去工程を含む。前除去工程では、ＲＩＥを用いて、レジスト部分１０４１、１０４２で覆われていない部分の第２半導体層３２の途中までを除去し、後除去工程では、硫酸と水の混合液を用いて、レジスト部分１０４１、１０４２で覆われていない第２半導体層３２の残りの部分と、第１半導体層３１と、半導体基板層１０を除去する。分断工程の終了後、レジスト１０４は除去される。
【００５１】
図７は、リッジ形成工程を示す。このリッジ形成工程では、レジスト１０６が被着される。このレジスト１０６は、半導体積層体３０Ａ、５０Ａ、スペーサ８０および分断溝９０の全体を覆うように形成される。このレジスト１０６には、リッジ形成パターン１０７、１０８がパターニングされる。リッジ形成パターン１０７は、半導体積層体３０Ａの中央部分上に、またリッジ形成パターン１０８は、半導体積層体５０Ａの中央部分上にそれぞれ形成される。
【００５２】
図７に示すリッジ形成工程では、レジスト１０６をマスクとして、ＲＩＥを行ない、半導体積層体３０Ａ、５０Ａに対するリッジ構造４０、６０を同時に形成する。ＲＩＥにより、リッジ溝４１、４２が半導体層３５、３６を貫通して半導体層３４に達するように形成され、同時に、リッジ溝６１、６２が半導体層５６、５７を貫通して半導体５５に達するように形成される。このリッジ溝４１、４２の間にリッジ４４とリッジ頂面４３が、またリッジ溝６１、６２の間にリッジ６４とリッジ頂面６３がそれぞれ形成される。リッジ形成工程の終了後、レジスト１０６は除去される。
【００５３】
図８は、絶縁膜形成工程を示す。この絶縁膜形成工程は、第１、第２の半導体レーザ素子３０、５０の上部電極構造４５、６５の絶縁膜４６、６６を同時に形成する工程である。この絶縁膜形成工程は、絶縁膜堆積工程と、絶縁膜パターニング工程を含む。まず、絶縁膜堆積工程では、リッジ頂面４３、６３を含む頂面ＴＳ１、ＴＳ２が露出した状態において、リッジ頂面４３、６３を含む頂面ＴＳ１と、頂面ＴＳ２の全体を覆うように、ＳｉＮ絶縁膜４６、６６をＣＶＤにより、同時に形成する。
【００５４】
絶縁膜パターニング工程では、絶縁膜４６、６６を覆うようにレジストを形成し、このレジストが、リッジ頂面４３、６３以外の部分の絶縁膜４６、６６上に残り、リッジ頂面４３、６３上で除去されるようにパターニングを行なった後、このレジストをマスクとしてＲＩＥにより、リッジ頂面４３、６３上の絶縁膜４６、６６を除去し、リッジ頂面４３、６３を露出させる。図８は、その後、レジストを除去した状態を示す。絶縁膜４６、６６は、リッジ頂面４３、６３以外の頂面ＴＳ１、ＴＳ２を覆っている。
【００５５】
図９は、バイパス電極形成工程を示す。このバイパス電極形成工程は、バイパス電極７１、７２を形成する工程である。このバイパス電極形成工程では、レジスト１０９が使用される。このレジスト１０９は、半導体積層体３０Ａの頂面ＴＳ１を覆うレジスト部分１０９１と、半導体積層体５０Ａの頂面ＴＳ２を覆うレジスト部分１０９２を含む。レジスト部分１０９１は、半導体積層体３０Ａのリッジ頂面４３と絶縁膜４６を覆い、さらに、半導体積層体３０Ａの分離溝９０の側壁面を覆う。レジスト部分１０９２は、半導体積層体５０Ａのリッジ頂面６３と絶縁膜６６を覆い、さらに半導体積層体５０Ａの第３半導体層〜第７半導体層５３〜５７の両側面を覆う。
【００５６】
レジスト１０９を形成した状態で、蒸着法により、Ａｕなどの導電体膜１１０を形成し、その後、レジスト部分１０９１、１０９２上の導電体膜１０９を、レジスト部分１０９１、１０９２とともにリフトオフし、残存する導電体膜１０９により、バイパス電極７１、７２を形成する。このバイパス電極７１、７２は、スペーサ８０の両外側面に形成され、半導体積層体５０Ａの第２半導体層５２と半導体基板層１０とを直接接続する。バイパス電極７１は、分断溝１０５の底部に位置する。
【００５７】
図１０は、電極形成工程を示す。この電極形成工程では、第１、第２の半導体レーザ素子３０、５０の各上部電極構造４５、４６の蒸着電極層４７、６７およびメッキ電極４８、６８を形成し、また下部電極構造２０を形成するが、図１０は、上部電極構造４５、６５の蒸着電極層４７、６７およびメッキ電極４８、６８を形成した状態を示す。下部電極構造２０を形成いた状態は、図１と同じになる。まず、分断溝９０およびバイパス導電体７１、７２をレジストで覆った状態で、蒸着法により蒸着電極層４７、６７を形成する。蒸着電極層４７、６７は、それぞれリッジ頂面４３、６３においてリッジ４４、６４と接合し、それ以外に部分では絶縁膜４６、６６に接合する。次に、分断溝９０、バイパス電極７１、７２を覆うレジストとともに、このレジスト上の蒸着電極層をリフトオフし、続いてメッキ電極４８、６８をメッキにより形成する。
【００５８】
続いて半導体基板層１０の基準面１４を上面１５、１６と平行に研磨し、この基準面１４の全面に蒸着電極層２１を形成した後、この蒸着電極層２１を覆うようにメッキ電極２２を形成する。
【００５９】
以上説明した実施の形態１の半導体レーザ１００の製造方法では、結晶成長工程において、半導体積層体５０Ａの頂面ＴＳ２と半導体積層体３０Ａの頂面ＴＳ１とを、半導体基板層１０の基準面１４からほぼ同じ高さに形成し、リッジ形成工程において、第１、第２の半導体レーザ素子３０、５０のリッジ構造４０、６０が同時に形成されるので、リッジ形成工程を簡略化することができる。また、結晶成長工程において、第１、第２の半導体レーザ素子３０、５０の活性層である半導体層３３、５４を、半導体基板層１０から同じ高さに形成することができ、また、バイパス電極形成工程において、スペーサ８０をバイパスするバイパス電極７１、７２を形成することができる。
【００６０】
また、結晶成長工程において、第１半導体積層体３０Ｅと第２半導体積層体５０Ｅを連続して形成するので、１回の結晶成長工程でこれらの半導体積層体３０Ｅ、５０Ｅを形成することができ、また形成した結晶成長層の一部を除去し、その後に再度結晶成長を行なう場合のように、その一部の結晶成長層を除去により発生する結晶表面の欠陥、異物、汚染などで、再度の結晶成長層が悪影響されることも解消することができる。
【００６１】
実施の形態２．
図１１は、この発明による複合素子形半導体レーザの実施の形態２を示す断面図である。この実施の形態２の複合素子形半導体レーザ１００Ａは、実施の形態１におけるバイパス電極構造７０に代わって、スペーサ８０の中央部を貫通するバイパス電極構造７０Ａを備えたものである。
【００６２】
このバイパス電極構造７０Ａは、バイパス電極７５を有し、このバイパス電極７５は、スペーサ８０の中央部を貫通する蒸着電極層７６とメッキ電極７７とにより構成される。半導体基板層１０の第２部分１２とスペーサ８０とを貫通する貫通孔１７が形成され、蒸着電極層７６およびメッキ電極７７は、この貫通孔１７の内壁面に形成される。蒸着電極層７６、メッキ電極７７は、それぞれ、下部電極構造２０の蒸着電極層２１およびメッキ電極２２の延長部分として構成される。
【００６３】
このバイパス電極構造７０Ａを採用することにより、第２の半導体レーザ素子５０Ａにおいて、その第２半導体層５２に、その上面を露出するステップ部分５０Ｂを形成する必要がなくなる。このため実施の形態２では、第２の半導体レーザ素子５０を構成する半導体積層体５０Ａには、ステップ部分５０Ｂが設けられず、半導体積層体５０Ａとスペーサ８０とは、同じ幅を持って作られる。それ以外は実施の形態１と同じに構成される。
【００６４】
貫通孔１７の下端は、半導体基板層１０の基準面１４に開口しており、また貫通孔１７の上端は、半導体積層体５０Ａの第２半導体層５２に達している。蒸着電極層７６の下端は蒸着電極層２１に連続し、また蒸着電極層７６の上端はこの貫通孔１７の内壁面上を延びて、第２半導体層５２に下から直接接合している。バイパス電極７５は、スペーサ８０をバイパスして、半導体積層体５０Ａの第２半導体層５２を下部電極構造２０に直接接続する。このバイパス電極７５は、スペーサ８０を短絡するので、実施の形態２においても、スペーサ８０の各半導体層３１〜３６に電流が流れることはなく、スペーサ８０からレーザ光が放射されることはない。
【００６５】
実施の形態２の複合素子形半導体レーザ１００Ａにおいても、半導体積層体３０Ａ、５０Ａの頂面ＴＳ１、ＴＳ２は、半導体基板層１０の基準面１４から同じ高さに位置するように形成されるので、リッジ構造４０、６０を同時に形成することが可能となり、リッジ形成工程を簡単化することができ、また半導体積層体３０Ａ、５０Ａの活性層である半導体層３３、５４も、半導体基板層１０の基準面１４から同じ高さに位置するように形成されるので、これらの半導体層３３、５４から放射されたレーザ光を効率良く利用することができる。
【００６６】
また、実施の形態２でもスペーサ８０は、第１の半導体レーザ素子３０の第１半導体積層体３０Ａと同じ半導体積層体３０Ｓにより構成されるが、バイパス電極７５を配置してこのスペーサ８０をバイパスすることにより、スペーサ８０による不要な発光を防止することができ、また第１、第２の半導体レーザ素子３０、５０の下部電極構造２０を共通にし、複合素子形半導体レーザ１００Ａのアセンブリ工程を簡単化することができる。加えて、実施の形態２では、実施の形態１のように、第２の半導体レーザ素子５０の下部にステップ部分５０Ｂを形成する必要がないので、第２の半導体レーザ素子５０の横方向幅を大きくし、その抵抗値を低減することができる。
【００６７】
図１２から１７は、この実施の形態２の複合素子形半導体レーザ１００Ａの製造方法を工程順に示す断面図である。図１２の前に、図２に示す基板準備工程および図３に示す結晶成長工程が実施される。これらの基板準備工程および結晶成長工程は、実施の形態１と同じである。
【００６８】
図１２は、除去工程を示す。除去工程は、レジスト１１２をマスクとして、このレジスト１１２に覆われた部分では、第２半導体積層体５０Ａを残し、その他のレジスト１１２で覆われない部分では、第２半導体積層体５０Ｅの半導体積層体５０Ｓと傾斜部分５０Ｃを除去する。レジスト１１２は、半導体積層体５０Ａの頂面ＴＳ２の全面に形成される。
【００６９】
図１２に示す除去工程は、前除去工程、中間除去工程および後除去工程を含む。前除去工程では、ＲＩＥを用いて、レジスト１１２で覆われていない部分の第３半導体層５３の途中までを除去し、中間除去工程では、硫酸と水の混合液を用いて、レジスト１１２で覆われていない部分の第３半導体層５３の残りを除去する。
【００７０】
後除去工程では、レジスト１１２をマスクとして、このレジスト１１２で覆われない部分の第２半導体層５２と、第１半導体層５１を除去する。レジスト１１２で覆われない部分の第２半導体層５２は、酒石酸と過酸化水素水との混合液でエッチング除去される。この第２半導体層５２のエッチングは、第１半導体層５１、すなわちエッチングストッパ層が露出した段階で停止する。続いてレジスト１１２で覆われない部分の第１半導体層５１が、弗酸で除去される。
【００７１】
図１２示す除去工程により、第１部分１１上では、半導体積層体５０Ｓが完全に除去され、第１半導体積層体３０Ａの頂面ＴＳ１が露出する。この第１半導体積層体３０Ａの頂面ＴＳ１と、第２部分１２上の第２半導体積層体５０Ａの頂面ＴＳ２は、同じ高さに位置し、半導体基板層１０の基準面１４から同じ高さとなる。除去工程の終了後、レジスト１１２は、除去される。
【００７２】
図１３は、分断工程を示す。この分断工程では、改めてレジスト１１４が被着され、このレジスト１１４は、レジスト部分１１４１、１１４２を持つようにパターニングされる。レジスト部分１１４１は、第１半導体積層体３０Ａの頂面ＴＳ１の全面を覆う。レジスト部分１１４２は、第２半導体積層体５０Ａの頂面ＴＳ２の全面を覆う。図１３の分断工程では、レジスト部分１１４１、１１４２をマスクとして、レジスト部分１１４１、１１４２で覆われていない部分の半導体積層体３０Ｅの傾斜部分３０Ｃを除去し、半導体積層体３０Ｅを、半導体積層体３０Ａと半導体積層体３０Ｓとに分離する。
【００７３】
図１３に示す分断工程では、半導体積層体３０Ｅの傾斜部分３０Ｃとその下に位置する半導体基板層１０の傾斜部分１３が除去され、分断溝９０が形成される。半導体積層体３０Ｓは、この分断溝９０により半導体積層体３０Ａと分離され、スペーサ８０を構成する。分断溝９０は、図１３において、紙面に垂直に延長される。
【００７４】
図１３に示す分断工程は、前除去工程と後除去工程を含む。前除去工程では、ＲＩＥを用いて、レジスト部分１１４１、１１４２で覆われていない部分の第２半導体層３２の途中までを除去し、後除去工程では、硫酸と水の混合液を用いて、レジスト部分１１４１、１１４２で覆われていない第２半導体層３２の残りの部分と、第１半導体層３１と、半導体基板層１０を除去する。分断工程の終了後、レジスト１１４は除去される。
【００７５】
図１４は、リッジ形成工程を示す。このリッジ形成工程では、レジスト１１６が被着される。このレジスト１１６は、半導体積層体３０Ａ、５０Ａ、スペーサ８０および分断溝９０の全体を覆うように形成される。このレジスト１１６には、リッジ形成パターン１１７、１１８がパターニングされる。リッジ形成パターン１１７は、半導体積層体３０Ａの中央部分上に、またリッジ形成パターン１１８は、半導体積層体５０Ａの中央部分上にそれぞれ形成される。
【００７６】
図１４に示すリッジ形成工程では、レジスト１１６をマスクとして、ＲＩＥを行ない、半導体積層体３０Ａ、５０Ａに対するリッジ構造４０、６０を同時に形成する。ＲＩＥにより、リッジ溝４１、４２が半導体層３５、３６を貫通して半導体層３４に達するように形成され、同時に、リッジ溝６１、６２が半導体層５６、５７を貫通して半導体層５５に達するように形成される。このリッジ溝４１、４２の間にリッジ４４とリッジ頂面４３が、またリッジ溝６１、６２の間にリッジ６４とリッジ頂面６３がそれぞれ形成される。リッジ形成工程の終了後、レジスト１１６は除去される。
【００７７】
図１５は、絶縁膜形成工程を示す。この絶縁膜形成工程は、第１、第２の半導体レーザ素子３０、５０の上部電極構造４５、６５の絶縁膜４６、６６を形成する工程である。この絶縁膜形成工程は、絶縁膜堆積工程と、絶縁膜パターニング工程を含む。まず、絶縁膜堆積工程では、リッジ頂面４３、６３を含む頂面ＴＳ１、ＴＳ２が露出した状態において、半導体積層体３０Ａの頂面ＴＳ１と、半導体積層体５０Ａの頂面ＴＳ２の全体を覆うように、ＳｉＮ絶縁膜４６、６６をＣＶＤにより形成する。
【００７８】
絶縁膜パターニング工程では、絶縁膜４６、６６を覆うようにレジストを形成し、このレジストが、リッジ頂面４３、６３以外の部分の絶縁膜４６、６６上に残り、リッジ頂面４３、６３上のレジストを除去するようにパターニングを行なった後、このレジストをマスクとしてＲＩＥにより、リッジ頂面４３、６３上の絶縁膜４６、６６を除去し、リッジ頂面４３、６３を露出させる。図１５は、その後、レジストを除去した状態を示しており、リッジ頂面４３、６３以外の頂面ＴＳ１、ＴＳ２を覆う絶縁膜４６、６６が形成される。
【００７９】
図１６は、上部電極形成工程を示す。この上部電極形成工程は、第１、第２の半導体レーザ素子３０、５０の各上部電極構造４５、６５を同時に形成する。まず、分断溝９０をレジストで覆った状態で、蒸着法により蒸着電極層４７、６７を形成する。蒸着電極層４７、６７は、それぞれリッジ頂面４３、６３においてリッジ４４、６４と接合し、それ以外に部分では絶縁膜４６、６６に接合する。次に、分断溝９０を覆うレジストとともに、この分断溝９０内のレジストとともに蒸着電極層をリフトオフする。
【００８０】
図１７は、下部電極とバイパス電極形成工程を示す。この下部電極とバイパス電極形成工程では、下部電極構造２０とともにバイパス電極構造７０Ａが形成されるが、図１７は、それに先立ちスペーサ８０を貫通する貫通孔１７を形成した状態を示す。下部電極構造２０とバイパス電極構造７０Ａを形成した状態は、図１１に示される。
【００８１】
この工程では、まず、半導体基板層１０の基準面１４を上面１５、１６と平行に研磨し、この状態で貫通孔１７を形成する部分以外の基準面１４をレジスト１２０で覆い、このレジスト１２０をマスクとして、前除去工程と後除去工程を行なう。前除去工程では、ＲＩＥを用い、貫通孔１７を半導体基板層１０の基準面１４から、スペーサ８０の第６半導体層３６の途中まで達するように、貫通孔１７を形成する。その後、後除去工程で酒石酸と過酸化水素水との混合液を用いて、スペーサ８０の第６半導体層３６を貫通するようにエッチングを行ない、さらにその後、弗酸を用いて、半導体積層体５０Ａの第１半導体層５１を少しエッチングする。
【００８２】
貫通孔１７が半導体積層体５０Ａの第１半導体層５１に達した状態でおいて、図１１に示すように、半導体基板層１０の基準面１４の全面に蒸着電極層２１を形成し、その後、この蒸着電極層２１を覆うようにメッキ電極層２２を形成する。このとき、蒸着電極層７６が蒸着電極層２１と同時に貫通孔１７の内壁面に形成され、またメッキ電極７７がメッキ電極２２と同時に貫通孔１７内の蒸着電極層７６を覆うように形成され、下部電極構造２０と、バイパス電極７５を有するバイパス電極構造７０Ａが形成される。
【００８３】
以上説明した実施の形態２による複合素子形半導体レーザ１００Ａの製造方法でも、結晶成長工程で半導体積層体５０Ａの頂面ＴＳ２を、半導体基板層１０の基準面１４から、半導体積層体３０Ａの頂面ＴＳ１と同じ高さに位置するように形成し、リッジ形成工程において、第１、第２の半導体レーザ素子３０、５０のリッジ構造４０、６０が同時に形成されるので、リッジ形成工程を簡略化することができる。また、結晶成長工程において、第１、第２の半導体レーザ素子３０、５０の活性層である半導体層３３、５４を、半導体基板層１０の基準面１４から同じ高さに位置するように形成することができ、また、下部電極とバイパス電極形成工程において、スペーサ８０をバイパスするバイパス電極７５を形成することができる。
【００８４】
また、結晶成長工程において、第１半導体積層体３０Ｅと第２半導体積層体５０Ｅを連続して形成するので、１回の結晶成長工程でこれらの半導体積層体３０Ｅ、５０Ｅを形成することができ、また形成した結晶成長層の一部を除去し、その後に再度結晶成長を行なう場合のように、その一部の結晶成長層を除去により発生する結晶表面の欠陥、異物、汚染などで、再度の結晶成長層が悪影響されることも解消することができる。
【００８５】
なお、実施の形態１、２は、ともに共通の半導体基板層１０上に２つの異なるレーザ光を放射する２つの半導体レーザ素子３０、５０を形成するものであるが、３つ以上の半導体レーザ素子を共通の半導体基板層上に形成することもできる。また、実施の形態１、２は、ともに赤色レーザ光を放射する半導体レーザ素子３０と、赤外線レーザ光を放射する半導体レーザ素子５０とを組み合わせるものであるが、他の種類のレーザ光を放射する２つ以上の半導体レーザ素子を組み合わせることもできる。
【００８６】
さらに、実施の形態１、２は、赤色レーザ光を放射する半導体積層体３０と同じ半導体積層体３０Ｓの上に、赤外線レーザ光を放射する半導体積層体５０Ａを重ねたが、これらを逆にして、赤外線レーザ光を放射する半導体積層体５０Ａと同じ半導体積層体５０Ｓの上に、赤色レーザ光を放射する半導体積相対３０Ａを重ねるようにすることもできる。また、実施の形態１、２はＧａＡｓの半導体基板層１０の上に第１、第２の半導体レーザ素子３０、５０を形成するものであるが、ＩｎＰの半導体基板層１０を用いる場合には、このＩｎＰ基板上に形成可能な複数の半導体レーザ素子を有する複数素子形半導体レーザを同様に構成することができる。
【産業上の利用可能性】
【００８７】
この発明による複合素子形半導体レーザは、複数種類のレーザ光を放射する半導体レーザとして、電気―光変換を行なう用途に利用できる。
【図面の簡単な説明】
【００８８】
【図１】図１は、この発明による複合素子形半導体レーザの実施の形態１を示す断面図。
【図２】図２は、実施の形態１の基板準備工程を示す断面図。
【図３】図３は、その結晶成長工程を示す断面図。
【図４】図４は、その第１除去工程を示す断面図。
【図５】図５は、その第２除去工程を示す断面図。
【図６】図６は、その分断工程を示す断面図。
【図７】図７は、そのリッジ形成工程を示す断面図。
【図８】図８は、その絶縁膜形成工程を示す断面図。
【図９】図９は、そのバイパス電極形成工程を示す断面図。
【図１０】図１０は、その電極形成工程において、上部電極構造を形成した状態を示す断面図。
【図１１】図１１は、この発明による複合素子形半導体レーザの実施の形態２を示す断面図。
【図１２】図１２は、実施の形態２の除去工程を示す断面図。
【図１３】図１３は、その分断工程を示す断面図。
【図１４】図１４は、そのリッジ形成工程を示す断面図。
【図１５】図１５は、その絶縁膜形成工程を示す断面図。
【図１６】図１６は、その上部電極形成工程を示す断面図。
【図１７】図１７は、その下部電極とバイパス電極形成工程において貫通孔を形成した状態を示す断面図。
【符号の説明】
【００８９】
１０：半導体基板層、１１：第１部分、１２：第２部分、１３：傾斜部分。
１４：下面、１５、１６：上面、１７：貫通孔、
２０：下部電極構造、２１：蒸着電極層、２２：メッキ電極、
３０：第１の半導体レーザ素子、３０Ｅ、３０Ａ、３０Ｓ：第１半導体積層体、
３１：半導体層（下コンタクト層）、３３：半導体層（活性層）、
３６：半導体層（上コンタクト層）、ＴＳ１：頂面、４０：リッジ構造、
４３：リッジ頂面、４５：上部電極構造、
５０：第２の半導体レーザ素子、５０Ｅ、５０Ａ、５０Ｓ：第２半導体積層体、
５２：半導体層（下コンタクト層）、５４：半導体層（活性層）、
５７：半導体層（上コンタクト層）、ＴＳ２：頂面、６０：リッジ構造、
６３：リッジ頂面、６５：上部電極構造、
７１，７２、７５：バイパス電極、８０：スペーサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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