(57)【要約】【課題】ナノドットをトラップサイトとして利用したメモリ素子及びその製造方法を提供する。【解決手段】半導体基板２０と、前記半導体基板２０に形成された第１不純物領域２１ａ及び第２不純物領域２２ｂと接触し、半導体基板２０上に形成されたゲート構造体を備える半導体メモリ素子であって、ゲート構造体は、トンネリング層２２と、トンネリング層上に形成された複数個のナノドット２４と、トンネリング層２２及びナノドット２４上に形成されたコントロール絶縁層とを備え、前記コントロール絶縁層は高誘電体層を含んでいる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に形成された第１不純物領域及び第２不純物領域と接触し、前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子であって、
前記ゲート構造体は、
トンネリング層と、
前記トンネリング層上に形成された複数個のナノドットと、
前記トンネリング層及び前記ナノドット上に形成されたコントロール絶縁層と、を備え、
前記コントロール絶縁層は、高誘電体層を含むことを特徴とするナノドットをトラップサイトとして利用した半導体メモリ素子。
【請求項２】
前記コントロール絶縁層は、前記トンネリング層より高い誘電率値を有した物質から形成されたことを特徴とする請求項１に記載のナノドットをトラップサイトとして利用した半導体メモリ素子。
【請求項３】
前記コントロール絶縁層は、絶縁層及び前記絶縁層上に形成された高誘電体層を含むことを特徴とする請求項１に記載のナノドットをトラップサイトとして利用した半導体メモリ素子。
【請求項４】
前記コントロール絶縁層は、高誘電体層及び前記高誘電体層上に形成された絶縁層を含むことを特徴とする請求項１に記載のナノドットをトラップサイトとして利用した半導体メモリ素子。
【請求項５】
前記高誘電体層は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＳｉＯ４、またはＺｒＳｉＯ４のような高誘電体材料のうち、少なくともいずれか１つの物質を含むことを特徴とする請求項１に記載のナノドットをトラップサイトとして利用した半導体メモリ素子。
【請求項６】
前記ナノドットは、Ｎｉ、Ｃｕ、Ｐｄ、Ａｕ、Ａｇ、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、Ｍｏ、Ｎｂ、またはＲｕのうち、いずれか一つであることを特徴とする請求項１に記載のナノドットをトラップサイトとして利用した半導体メモリ素子。
【請求項７】
半導体メモリ素子の製造方法において、
（ア）半導体基板上にトンネリング層を形成し、前記トンネリング層上にナノドットの分散された分散溶媒をコーティングし、前記トンネリング層上に複数個のナノドットを形成する段階と、
（イ）前記トンネリング層及び前記ナノドット上に高誘電体層を含むコントロール絶縁層を形成する段階と、
を含むことを特徴とするナノドットをトラップサイトとして利用したメモリ素子の製造方法。
【請求項８】
前記ナノドットは、Ｎｉ、Ｃｕ、Ｐｄ、Ａｕ、Ａｇ、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、Ｍｏ、ＮｂまたはＲｕのうち、いずれか一つであることを特徴とする請求項７に記載のナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法。
【請求項９】
前記（イ）段階は、
前記トンネリング層及び前記ナノドット上に絶縁層を形成する段階と、
前記絶縁層上に前記トンネリング層より高い誘電率値を有した物質で高誘電体層を形成する段階と、
を含むことを特徴とする請求項７に記載のナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法。
【請求項１０】
前記絶縁層は、ＳｉＨ４及びＯ２雰囲気下で、ＬＰＣＶＤ工程により形成されることを特徴とする請求項９に記載のナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法。
【請求項１１】
前記高誘電体層は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＳｉＯ４、またはＺｒＳｉＯ４のような高誘電体材料のうち、少なくともいずれか１つの物質を含むことを特徴とする請求項７に記載のナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノドットを含むメモリ素子及びその製造方法に係り、さらに詳細には、ナノドットをトラップサイトとして利用したメモリ素子において、トンネリング層及びナノドット上のコントロール絶縁層に高誘電体層を形成し、半導体素子特性を向上させたメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の性能は、情報保存容量と、その情報の記録及び消去速度を向上させるところとに焦点を合わせて研究され、発展してきた。一般的な半導体メモリアレイ構造は、回路的に連結した数多くのメモリ単位セルを備えており、メモリ素子の情報保存容量は、集積度に比例する。
【０００３】
近年、新しい形態と動作原理とを有した半導体メモリ素子が登場している。例えば、トランジスタ上部にＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）構造を形成した半導体メモリ素子などの半導体メモリ素子である。さらに、相変換物質の特性を利用したＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、トンネリング層、電荷保存層、及びブロッキング層の構造を有したＳＯＮＯＳなどの新しい構造の不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）半導体メモリ素子が登場している。
【０００４】
図１Ａは、従来技術による、ナノドットをトラップサイトとして利用した半導体メモリ素子の一般的な形態を示したものである。図１を参照すれば、半導体基板１０には、ドーパントでドーピングされた第１不純物領域１１ａ及び第２不純物領域１１ｂが設けられている。第１不純物領域１１ａ及び第２不純物領域１１ｂ間の半導体基板１０には、一般的にチャンネル領域が設定される。第１不純物領域１１ａ及び第２不純物領域１１ｂと接触し、半導体基板１０上には、ゲート構造体が形成されている。ゲート構造体は、トンネリング層１２、ナノドット１３を含む電荷保存層、コントロール絶縁層１４及びゲート電極層１５が順次に積層された構造を有している。
【０００５】
トンネリング層１２は、その下部の第１不純物領域１１ａ及び第２不純物領域１１ｂと接触し、ナノドット１３は、トンネリング層１２を通過する電荷を保存するトラップサイトとしての役割を果たす。すなわち、図１Ａに表した構造の半導体メモリ素子での情報記録は、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル注入方式では、第１不純物領域１１ａ及び第２不純物領域１１ｂ間のチャンネル領域の基板１０からトンネリング層１２を通過した電子がナノドット１３にトラップされ記録される。図１Ｂは、図１Ａに示した半導体メモリ素子の量子ウェル構造を示したものである。ここで、トンネリング層１２を通過して流れるＦ−Ｎトンネリング電流の理論式は、下記数式で表せる。
【０００６】
【数１】
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【０００７】
ここで、ＪＦ−Ｎはｃｕｒｒｅｎｔ  ｊｕｎｃｔｉｏｎ値を表し、Ｅは電界、Φは注入障壁を表す。図１Ａに示したように、ナノドット１３をトラップサイトとして利用した半導体メモリ素子の場合、一般的にトンネリング層１２及びコントロール絶縁層１４の材料を同じ物質、例えばＳｉＯ２を使用している。従って、トンネリング層１２及びコントロール絶縁層１４が同じ誘電率εを有するので、電界Ｅが同じ値を有する。従って、トンネリング層１２及びコントロール絶縁層１４のｃｕｒｒｅｎｔ  ｊｕｎｃｔｉｏｎ値ＪＦ−Ｎが類似した値を有し、トンネリング層１２を通過した電子がコントロール絶縁層１４を介して抜け出てしまうので、プログラム効率が非常に低くなるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、前記従来技術の問題点を解決するために成されたものであり、ナノドットを含む半導体メモリ素子のコントロール絶縁層構造を改善し、半導体メモリ素子の情報保存特性を向上させることを目的とする。また、改善された構造を有した半導体メモリ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するための本発明に係る、ナノドットをトラップサイトとして利用した半導体メモリ素子は、半導体基板と、前記半導体基板に形成された第１不純物領域及び第２不純物領域と接触し、前記半導体基板上に形成されたゲート構造体と、を備える半導体メモリ素子であって、前記ゲート構造体は、トンネリング層と、前記トンネリング層上に形成された複数個のナノドットと、前記トンネリング層及び前記ナノドット上に形成されたコントロール絶縁層とを備え、前記コントロール絶縁層は、高誘電体層を含むことを特徴とする。
【００１０】
本発明において、前記コントロール絶縁層は、前記トンネリング層より高い誘電率値を有した物質から形成されたことを特徴とする。
【００１１】
本発明において、前記コントロール絶縁層は、絶縁層及び前記絶縁層上に形成された高誘電体層を含むことを特徴とする。
【００１２】
本発明において、前記コントロール絶縁層は、高誘電体層及び前記高誘電体層上に形成された絶縁層を含むことを特徴とする。
【００１３】
本発明において、前記高誘電体層は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＳｉＯ４、またはＺｒＳｉＯ４のような高誘電体材料のうち、少なくともいずれか１つの物質を含むことを特徴とする。
【００１４】
本発明において、前記ナノドットは、Ｎｉ、Ｃｕ、Ｐｄ、Ａｕ、Ａｇ、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、Ｍｏ、Ｎｂ、またはＲｕのような仕事関数の大きい金属物質のうち、いずれか一つであることを特徴とする。
【００１５】
また、前記目的を達成するための本発明に係るナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法は、（ア）半導体基板上にトンネリング層を形成し、前記トンネリング層上にナノドットの分散された分散溶媒をコーティングし、前記トンネリング層上に複数個のナノドットを形成する段階と、（イ）前記トンネリング層及び前記ナノドット上に高誘電体層を含むコントロール絶縁層を形成する段階と、を含むことを特徴する。
【００１６】
本発明において、前記（イ）段階は、前記トンネリング層及び前記ナノドット上に絶縁層を形成する段階と、前記絶縁層上に前記トンネリング層より高い誘電率値を有した物質で高誘電体層を形成する段階とを含むことを特徴とする。
【００１７】
本発明において、前記絶縁層は、ＳｉＨ４及びＯ２雰囲気下で減圧化学気相成長（ＬＰＣＶＤ）工程により形成されることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ナノドットを含む不揮発性半導体メモリ素子のコントロール絶縁層に高誘電体層を形成することにより、トンネリング層を介してナノドットに注入される電荷がコントロール絶縁層を流れ出ることによってプログラム効率が低下することを防止することができる。また、ゲート電極層を介してコントロール絶縁層に流れる、いわゆるバックトンネリング現象を防止することができる。この結果、プログラミング／消去特性を大きく向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、本発明の一実施の形態によるナノドットをトラップサイトとして利用した半導体メモリ素子について詳細に説明する。なお、以下の実施の形態で参照する図面では、前記半導体メモリ素子を構成する要素の各層の厚さや形状を誇張して示しているが、これは発明の内容の理解を容易にするためである。  図２は、本実施形態によるナノドットを含む半導体メモリ素子の構造を表した断面図である。図２を参照すれば、不純物のドーピングされた第１不純物領域２１ａ及び第２不純物領域２１ｂが形成された半導体基板２０が設けられている。そして、第１不純物領域２１ａ及び第２不純物領域２１ｂ間の半導体基板２０上には、ゲート構造体が形成されている。基本的に本発明では、コントロール絶縁層を、トンネリング層２２より高い誘電率を有した物質から形成することを特徴とする。すなわち、トンネリング層２２がＳｉＯ２から形成された場合、コントロール絶縁層は、トンネリング層２２より高い誘電率を有した物質であるＨｉｇｈ−ｋ物質、例えばＳｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、またはＺｒＯ２を含んで形成される。
【００２０】
本発明の一実施形態によるナノドットを含む半導体メモリ素子におけるコントロール絶縁層は、単一層または多層構造により形成されることができる。単一層で形成する場合には、前述のように、トンネリング層２２より高い誘電率を有した物質を含んで形成する。多層構造で形成する場合には、トンネリング層２２より高い誘電定数を有した物質層を含むように形成する。図２では、コントロール絶縁層が一般的な絶縁物質から形成された絶縁層２３、及びトンネリング層２２より高い誘電率を有した高誘電体層２５を含む実施例を開示している。単一層で形成する場合には、絶縁層２３と高誘電体層２５とは、同じ物質から形成することができる。
【００２１】
ゲート電極層２６は、一般的に半導体メモリ素子のゲート電極として使われるＲｕ、ＴａＮ金属、またはＮｉＳｉのようなシリサイド物質から形成することができる。
【００２２】
図３Ａ〜図３Ｃは、コントロール絶縁層の構造を変化させた半導体メモリ素子の構造を表した図面である。
【００２３】
図３Ａを参照すれば、第１不純物領域２１ａ及び第２不純物領域２１ｂの形成された半導体基板２０上には、トンネリング層２２層が形成されており、トンネリング層２２上には、トンネリング層２２より高い誘電率を有した物質から形成され、ナノドット２４を含む高誘電体層２５が形成されており、高誘電体層２５上には、絶縁層２３が形成されている。
【００２４】
図３Ｂを参照すれば、第１不純物領域２１ａ及び第２不純物領域２１ｂの形成された半導体基板２０上には、トンネリング層２２が形成されており、トンネリング層２２上には、ナノドット２４を含む絶縁層２３、トンネリング層２２より高い誘電率を有した物質から形成された高誘電体層２５及び第２絶縁層２３ａが順次に積層され形成されている。ここで、絶縁層２３及び第２絶縁層２３ａは、例えば、ＳｉＯ２のような一般的な絶縁物質から形成することができる。
【００２５】
図３Ｃを参照すれば、第１不純物領域２１ａ及び第２不純物領域２１ｂの形成された半導体基板２０上には、トンネリング層２２が形成されており、トンネリング層２２上には、ナノドット２４を含む絶縁層２３、トンネリング層２２より高い誘電率を有した物質から形成された高誘電体層２５、第２絶縁層２３ａ、第２高誘電体層２５ａ及び第３絶縁層２３ｂが順次に積層され形成されている。ここで、絶縁層２３、第２絶縁層２３ａ及び第３絶縁層２３ｂは、いずれもＳｉＯ２のように一般的な絶縁物質から形成することができる。そして、高誘電体層２５及び第２高誘電体層２５ａは、トンネリング層２２より高い誘電率を有した物質から形成されている。
【００２６】
本発明のコントロール絶縁層に、トンネリング層２２より高い誘電率を有した高誘電体層２３を含んで形成した場合、次のような利点がある。例えば、トンネリング層２２をＳｉＯ２から形成し、Ｎｉナノドットをトンネリング層２２上に形成した後、その上部にＡｌ２Ｏ３を塗布して高誘電体層２５を形成した半導体メモリ素子の場合、高誘電体層２５が高い誘電率εを有するので、トンネリング層２２に相対的に電界Ｅが集中する。従って、トンネリング層２２が高誘電体層２５より高いｃｕｒｒｅｎｔ  ｊｕｎｃｔｉｏｎ値ＪＦ−Ｎを有することとなり、プログラミング（書き込み）側面でさらに効率的である。また、高誘電体層及び絶縁層を形成することにより、ゲート電極層２６から逆に電荷が注入（バックトンネリング）してプログラムされる問題点を防止できる。
【００２７】
以下、図４Ａ〜図４Ｅを参照し、本発明一実施形態によるナノドットを含む半導体メモリ素子の製造方法についてさらに詳細に説明する。
【００２８】
図４Ａを参照すれば、ナノ粒子３１が分散された分散溶媒３０を用意する。ナノ粒子３１は、電荷をトラップする役割を行えるように、伝導性物質から形成することが望ましく、Ｎｉ、Ｃｕ、Ｐｄ、Ａｕ、Ａｇ、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、Ｍｏ、Ｎｂ、またはＲｕのような仕事関数値の大きい金属物質を使用することができる。
【００２９】
図４Ｂを参照すれば、一般的な半導体製造工程を利用し、ＳｉまたはＳｉＯ２のような半導体基板２０上にＳｉＯ２などを塗布してトンネリング層２２を形成する。そして、トンネリング層２２上に、分散ナノ粒子３１を塗布した後で乾燥させれば、トンネリング層２２上には、ナノドット２４が形成された構造を有することになる。
【００３０】
図４Ｃを参照すれば、酸素プラズマ工程または熱処理工程を介して残留物を除去する。そして、図４Ｄに表したように、４５０℃ほどでＳｉＨ４及び酸素を供給し、ＬＰＣＶＤ工程によりトンネリング層２２及びナノドット２４上に絶縁層２３を形成する。
【００３１】
図４Ｅを参照すれば、３５０℃ほどで原子層堆積（ＡＬＤ）工程により絶縁層２３上に高誘電体層２５を形成する。高誘電体層２５は、トンネリング層２２より高い誘電率を有した物質から形成され、トンネリング層２２をＳｉＯ２から形成し、高誘電体層２５は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＳｉＯ４、またはＺｒＳｉＯ４のような高誘電体材料から形成することが望ましい。
【００３２】
図４Ｆを参照すれば、スパッタリングまたは電子ビーム蒸発工程により、金属またはシリサイドのような伝導性物質を高誘電体層２５上に積層させてゲート電極層２６を形成する。
【００３３】
このように、半導体基板２０上にゲート構造体を形成した後、両側部をエッチングし、不純物を塗布して第１不純物領域２１ａ及び第２不純物領域２１ｂを形成する工程は、従来の半導体工程技術を利用すれば、容易に実施することができる。
【００３４】
図５は、前述の工程により形成したナノドットを含む半導体メモリ素子のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）イメージを表した図面である。このときに使われた試片は、Ｓｉ基板上にトンネリング層としてＳｉＯ２を４ｎｍ厚に蒸着し、その上部に約１５ｎｍ厚のＳｉＯ２を絶縁層として形成し、絶縁層上に約１９ｎｍ厚のＡｌ２Ｏ３薄膜を高誘電体層として形成したものである。図５を参照すれば、約９ｎｍ径のＮｉナノドットがトンネリング層上に形成されたということを確認することができた。
【００３５】
図６Ａ及び図６Ｂは、本発明及び従来技術によるナノドットを含む半導体メモリ素子のプログラミング時間によるＶＦＢ（フラットバンド電圧：Ｆｌａｔ  Ｂａｎｄ  Ｖｏｌｔａｇｅ）値を表したグラフである。図６Ａは、前述の図４Ａ〜図４Ｆ工程により形成された高誘電体層を含む半導体メモリ素子試片を対象に測定した結果を表したグラフであり、図６Ｂは、図１Ａに表したように、高誘電体層を含まずにＳｉＯ２／Ｎｉナノドット／ＳｉＯ２構造を有した従来技術により製造された半導体メモリ素子詩片を対象に測定した結果を表したグラフである。
【００３６】
図６Ａを参照すれば、１９Ｖでトンネリング層にかかる電界は、約１０ＭＶ／ｃｍであり、１０ｍｓでのプログラミング／消去時のフラットバンド電圧は、約３．４Ｖであった。一方、図６Ｂを参照すれば、約１２Ｖの印加電圧でトンネリング層にかかる電界は、約１２ＭＶ／ｃｍであった。そして、１０ｍｓでのプログラミング／消去時のフラットバンド電圧は、約１Ｖであった。従って、高誘電体層を含む本発明による半導体メモリ素子のプログラミング／消去効率が高いということを確認することができる。
【産業上の利用可能性】
【００３７】
本発明のナノドットをトラップサイトとして利用した半導体メモリ素子及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用することができる。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来技術によるナノドット半導体メモリ素子の一般的な形態を表した図面である。
【図１Ｂ】図１Ａの構造のナノドット半導体メモリ素子の量子ウェル構造を概略的に表した図面である。
【図２】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の構造を表した図面である。
【図３Ａ】本発明の他の実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の構造を表した図面である。
【図３Ｂ】本発明の他の実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の構造を表した図面である。
【図３Ｃ】本発明の他の実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の構造を表した図面である。
【図４Ａ】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法を表した図面である。
【図４Ｂ】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法を表した図面である。
【図４Ｃ】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法を表した図面である。
【図４Ｄ】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法を表した図面である。
【図４Ｅ】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法を表した図面である。
【図４Ｆ】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子の製造方法を表した図面である。
【図５】本発明の一実施形態により製造した金属ナノドットをトラップサイトとして利用した半導体メモリ素子の断面を電子顕微鏡で撮影した写真である。
【図６Ａ】本発明の一実施形態による金属ナノドットをトラップサイトとして利用した半導体メモリ素子のプログラミング／消去特性を表したグラフである。
【図６Ｂ】従来技術によるナノドットを含む半導体メモリ素子のプログラミング／消去特性を表したグラフである。
【符号の説明】
【００３９】
１０，２０    半導体基板、
１１ａ，２１ａ    第１不純物領域、
１１ｂ，２１ｂ    第２不純物領域、
１２，２２    トンネリング層、
１３，２４    ナノドット、
１４    コントロール絶縁層、
１５，２６    ゲート電極層、
２３    絶縁層、
２３ａ    第２絶縁層、
２３ｂ    第３絶縁層、
２５    高誘電体層、
２５ａ    第２高誘電体層、
３０    分散溶媒、
３１    ナノ粒子。
【図１Ａ】
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【図１Ｂ】
2007134720.tif 000005
【図２】
2007134720.tif 000006
【図３Ａ】
2007134720.tif 000007
【図３Ｂ】
2007134720.tif 000008
【図３Ｃ】
2007134720.tif 000009
【図４Ａ】
2007134720.tif 000010
【図４Ｂ】
2007134720.tif 000011
【図４Ｃ】
2007134720.tif 000012
【図４Ｄ】
2007134720.tif 000013
【図４Ｅ】
2007134720.tif 000014
【図４Ｆ】
2007134720.tif 000015
【図６Ａ】
2007134720.tif 000016
【図６Ｂ】
2007134720.tif 000017
【図５】
2007134720.tif 000018