(57)【要約】【課題】  任意の幅で重なり合う発振レンジの設定を行い、ＰＬＬ回路でのジッタの発生を抑制する。【解決手段】  デジタルＰＬＬ回路１０の発振制御回路２には、カウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられ、カウンタ制御回路１１は、制御信号Ｓｃｍが、ある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、制御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。【選択図】  図１
2007295182.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ただし、ｎは１以上の整数）の第１のディレイを有し、ディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイを有し、ディレイ値を可変出力する第２の可変ディレイラインとを備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、
位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力し、前記第１の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路と、
を具備することを特徴とするＰＬＬ回路。
【請求項２】
前記第１のディレイラインは前記第１のディレイがｎ個縦続接続され、前記第２のディレイラインは前記第２のディレイがｍ個縦続接続されることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記第１のディレイラインは前記第１のディレイがｎ個縦続接続され、前記第２のディレイラインは第３のディレイ及びディレイループ回数制御回路を有し、前記ディレイループ回数制御回路のループ演算により前記第３のディレイのディレイ値の所定倍数遅延させた信号を出力することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
第１のディレイがｎ個（ただし、ｎは１以上の整数）縦続接続され、第１のセレクタの制御によりディレイ値を可変出力する第１の可変ディレイラインと、第２のディレイがｍ個（ただし、ｍは１以上の整数）縦続接続され、第２のセレクタの制御によりディレイ値を可変出力する第２の可変ディレイラインと、前記第１の可変ディレイラインの出力側に設けられた２入力ＡＮＤ回路を備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、前記２入力ＡＮＤ回路から発振出力信号を出力し、前記発振出力信号が前記第２の可変ディレイラインの１個めの前記第２のディレイに帰還入力されるデジタル制御発振器と、
第１及び第２の制御信号を入力するカウンタ制御回路と、位相比較器から出力されるアップ信号及びダウン信号と前記カウンタ制御回路から出力される第３の制御信号を入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第４の制御信号を前記第１のセレクタに出力する第１のアップダウンカウンタと、前記位相比較器から出力されるアップ信号及びダウン信号と前記カウンタ制御回路から出力される第５の制御信号を入力し、前記第２の可変ディレイラインのアップダウンカウントを制御する第６の制御信号を前記第２のセレクタに出力する第２のアップダウンカウンタと有し、前記第１の制御信号は、前記第６の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第６の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路と、
を具備することを特徴とするＰＬＬ回路。
【請求項５】
ｎ個（ただし、ｎは１以上の整数）の第１のディレイからなるディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイからなるディレイ値を可変出力する第２の可変ディレイラインとを有し、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるＰＬＬ回路を構成する可変ディレイラインの制御方法であって、
前記デジタル制御発振器のアップカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）で、前記第１のディレイの数がＮ＝ｎ（Ｍａｘ）の状態から、前記第２のディレイの数がＭ＝Ｘ＋１への変更が生じた場合、
予め算出された複数の条件から最適な条件を選択するステップと、
前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝ｎ（Ｍａｘ）から任意の値に変更するステップと、
第１のディレイの数を前記任意の値よりも１つアップカウントするステップと、
を具備し、
前記デジタル制御発振器のダウンカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ＋１で、前記第１のディレイの数がＮ＝０（ゼロ）の状態から、前記第２のディレイの数がＭ＝Ｘへの変更が生じた場合、
予め算出された複数の条件から最適な条件を選択するステップと、
前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝０（ゼロ）から任意の値に変更するステップと、
第１のディレイの数を前記任意の値よりも１つダウンカウントするステップと、
を具備することを特徴とするＰＬＬ回路を構成する可変ディレイラインの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変ディレイラインを有するＰＬＬ（Phase  Locked  Loop）回路に関する。
【背景技術】
【０００２】
近年、電子機器の高機能化・多機能化の進展に伴い、情報機器やコンピュータなどに、多数のシステム機能を同一チップ上に集積し、ディジタル信号により動作するシステムＬＳＩやメモリ、論理回路、アナログ回路などを同一チップに搭載したＳｏＣ（System  on  a  chip）などが多用されている。システムＬＳＩやＳｏＣの内部には、外部クロック信号との同期や各種信号処理の基準信号用として、内部クロック信号を生成するＰＬＬ回路が設けられている。
【０００３】
ＰＬＬ回路は外部からの入力信号に位相同期した信号を出力する負帰還制御ループ構造の回路であり、ＰＬＬ回路には、位相比較器、チャージポンプ回路、ＬＰＦ（Low  Pass  Filter）、電圧制御発振器（Voltage  Controlled  Oscillator）、クロックドライバ、及び分周器から構成されるアナログＰＬＬ回路と、位相比較器、発振制御回路、デジタル制御発振器（遅延制御発振器；Delay  Controlled  Oscillator  とも呼称する）、クロックドライバ、及び分周器から構成されるデジタルＰＬＬ回路とがある。デジタルＰＬＬ回路は、デジタル制御発振器に設けられている複数のディレイからなる可変ディレイラインを用いてデジタル的にディレイ値を設定し、発振制御を行っている（例えば、特許文献１参照。）。
【０００４】
ところが、特許文献１などに記載されるデジタルＰＬＬ回路のディレイを構成する各素子は、例えば、シリコン基板上のトランジスタやキャパシタを用いているので、製造バラツキ、温度依存性、及び電圧依存性を有する。このため、常に一定なディレイ値とはならず、デジタル制御発振器から出力される出力信号は単調増加或いは単調減少の破綻、又は大きな刻み幅での出力変更になる可能性がある。この場合、出力信号の連続性が失われたり、制御信号の切り替えでジッタが発生する問題点がある。
【特許文献１】特開平１１−８８１２５号公報（頁１３、図１４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、任意の幅で重なり合う発振レンジの設定ができ、ジッタの発生を抑制できるＰＬＬ回路及びＰＬＬ回路を構成する可変ディレイラインの制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様のＰＬＬ回路は、ｎ個（ただし、ｎは１以上の整数）の第１のディレイを有し、ディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイを有し、ディレイ値を可変出力する第２の可変ディレイラインとを備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力し、前記第１の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路とを具備することを特徴とする。
【０００７】
更に、上記目的を達成するために、本発明の一態様のＰＬＬ回路を構成する可変ディレイラインの制御方法は、ｎ個（ただし、ｎは１以上の整数）の第１のディレイからなるディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイからなるディレイ値を可変出力する第２の可変ディレイラインとを有し、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるＰＬＬ回路を構成する可変ディレイラインの制御方法であって、前記デジタル制御発振器のアップカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）で、前記第１のディレイの数がＮ＝ｎ（Ｍａｘ）の状態から、前記第２のディレイの数がＭ＝Ｘ＋１への変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝ｎ（Ｍａｘ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つアップカウントするステップとを具備し、前記デジタル制御発振器のダウンカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ＋１で、前記第１のディレイの数がＮ＝０（ゼロ）の状態から、前記第２のディレイの数がＭ＝Ｘへの変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝０（ゼロ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つダウンカウントするステップとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、任意の幅で重なり合う発振レンジの設定ができ、ジッタの発生を抑制できるＰＬＬ回路及びＰＬＬ回路を構成する可変ディレイラインの制御方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係るＰＬＬ回路及びＰＬＬ回路を構成する可変ディレイラインの制御方法について、図面を参照して説明する。図１はデジタルＰＬＬ（Phase  Locked  Loop）回路を示すブロック図、図２は発振制御回路を示すブロック図、図３はデジタル制御発振器を示すブロック図である。本実施例では、デジタル制御発振器に２つの可変ディレイラインを設け、この可変ディレイラインの制御用として発振制御回路に２つのアップダウンカウンタを設けている。そして、任意の幅で重なり合う発振レンジの設定用として、デジタルＰＬＬ回路外から２つの制御信号を発振制御回路に入力させている。
【００１１】
図１に示すように、デジタルＰＬＬ回路１０には、位相比較器（PHD；Phase  Frequency  Detector）１、発振制御回路２、デジタル制御発振器（DCO；Digital  Controlled  Oscillator）３、クロックドライバ４、及び分周器（Divider）５が設けられている。
【００１２】
位相比較器１は、外部から入力される周波数ｆ０のリファレンスクロック信号Ｓｒｅｆと分周器５から出力される分周信号Ｓｄｉｖ．との位相を比較し、比較結果に応じてアップ信号Ｓｕｐ又はダウン信号Ｓｄｎを発生して発振制御回路２に出力する。例えば、周波数ｆ０のリファレンスクロック信号Ｓｒｅｆに対して分周器５から出力される分周信号Ｓｄｉｖ．の周波数が低い場合にアップ信号Ｓｕｐを生成し、逆に周波数ｆ０のリファレンスクロック信号Ｓｒｅｆに対して分周器５から出力される分周信号Ｓｄｉｖ．の周波数が高い場合にダウン信号Ｓｄｎを生成する。
【００１３】
発振制御回路２は、位相比較器１とデジタル制御発振器３の間に設けられ、図２に示すようにカウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられている。
【００１４】
カウンタ制御回路１１は、外部の、例えばプロセッサ或いはＣＰＵなどで生成される制御信号Ｓｍｕｐ及びＳｍｄｎを入力して、第１のアップダウンカウンタ１２に制御信号Ｓｃｃ１を、第２のアップダウンカウンタ１３に制御信号Ｓｃｃ２をそれぞれ出力する。また、第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｍと第２のアップダウンカウンタ１３から出力される制御信号Ｓｃｎとが帰還入力される。
【００１５】
ここで、制御信号Ｓｍｕｐとは第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｍが、ある値Ｍ＝Ｘ（ただし、Ｘは０からｍ−１の範囲のいずれか）である状態からＭ＝Ｘ＋１である状態に変化するときに、第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｎがとるべき値を与えるための信号であり、例えば、段階的にアップカウントせずにスキップしてアップカウントが可能となる。制御信号Ｓｃｃ１とは第１のアップダウンカウンタ１２に指示するための指示信号である。制御信号Ｓｍｄｎとは制御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘ（ただし、Ｘは０からｍ−１の範囲のいずれか）である状態に変化するときに、第１のアップダウンカウンタ１２から出力される制御信号Ｓｃｎがとるべき値を与えるための信号であり、例えば、段階的にダウンカウントせずにスキップしてダウンカウントが可能となる。制御信号Ｓｃｃ２とは第２のアップダウンカウンタ１３に指示するための指示信号である。
【００１６】
第１のアップダウンカウンタ１２は、アップ信号Ｓｕｐ、ダウン信号Ｓｄｎ、及び制御信号Ｓｃｃ１を入力し、アップ信号Ｓｕｐ／ダウン信号Ｓｄｎに応じてＮ（Ｎ＝０、１、２・・・ｎ（Ｍａｘ））ビットのカウント値を設定し、設定した情報を制御信号Ｓｃｎとしてデジタル制御発振器３に出力する。第２のアップダウンカウンタ１３は、アップ信号Ｓｕｐ、ダウン信号Ｓｄｎ、及び制御信号Ｓｃｃ２を入力し、アップ信号Ｓｕｐ／ダウン信号Ｓｄｎに応じてＭ（Ｍ＝０、１、２・・・ｍ（Ｍａｘ））ビットのカウント値を設定し、設定した情報を制御信号Ｓｃｍとしてデジタル制御発振器３に出力する。
【００１７】
デジタル制御発振器３は、発振制御回路２とクロックドライバ４の間に設けられ、図３に示すように、可変ディレイライン部１４と２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４には可変ディレイラインＮ２１と可変ディレイラインＭ２２が設けられている。可変ディレイラインＭ２２及び可変ディレイラインＮ２１は、発振制御回路から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。
【００１８】
可変ディレイラインＭ２２には、ｍ個からなる縦続接続された第２のディレイＤＭ１乃至ＤＭｍと第２のセレクタＳＥＬ２が設けられている。第２のディレイＤＭ１乃至ＤＭｍは、それぞれディレイ値Ｔｍを有し、例えばＭＯＳトランジスタ構成のバッファが用いられる。第２のディレイＤＭ１の一端（図３に示す左側）、第２のディレイＤＭ１と第２のディレイＤＭ２の間、・・・・第２のディレイＤＭｍ−１と第２のディレイＤＭｍの間、及び第２のディレイＤＭｍの一端（図３に示す右側）は、それぞれ第２のセレクタＳＥＬ２の入力側に接続されている。第２のセレクタＳＥＬ２は、制御信号Ｓｃｍに基づいて、第２のディレイＤＭがＸ個（Ｘは０からｍの範囲のいずれか）であるディレイ値Ｔｍ×Ｘを選択して、このディレイ値を可変ディレイライン出力信号Ｓｄ２として可変ディレイラインＮ２１の第１のディレイＤＮ１の一端（図３に示す左側）に出力する。
【００１９】
可変ディレイラインＮ２１には、ｎ個からなる縦続接続された第１のディレイＤＮ１乃至ＤＮｎと第１のセレクタＳＥＬ１が設けられている。第１のディレイＤＮ１乃至ＤＮｎは、それぞれディレイ値Ｔｎを有し、例えばＭＯＳトランジスタ構成のバッファからなる遅延素子が用いられる。第１のディレイＤＮ１の一端（図３に示す左側）、第１のディレイＤＮ１と第１のディレイＤＮ２の間、・・・・第１のディレイＤＮｎ−１と第１のディレイＤＮｎの間、及び第１のディレイＤＮｎの一端（図３に示す右側）は、それぞれ第１のセレクタＳＥＬ１の入力側に接続されている。第１のセレクタＳＥＬ１は、制御信号Ｓｃｎに基づいて、第１のディレイＤＮがＹ個（Ｙは０からｎの範囲のいずれか）であるディレイ値Ｔｎ×Ｙを選択して、可変ディレイラインＭ２２のディレイ値Ｔｍ×Ｘと可変ディレイラインＮ２１のディレイ値Ｔｎ×Ｙの和であるディレイ値を可変ディレイライン出力信号Ｓｄ１として２入力ＡＮＤ回路ＡＮＤ１に出力する。ここで、第２のディレイＤＭ及び第１のディレイＤＮにバッファを用いているが、遅延容量素子や遅延抵抗素子などを用いてもよい。
【００２０】
２入力ＡＮＤ回路ＡＮＤ１は、可変ディレイライン出力信号Ｓｄ１と発振制御回路２から出力される制御信号Ｓｃｅとを入力し、発振器出力信号Ｓｏｓｃを出力する。発振器出力信号Ｓｏｓｃの発振状態と停止状態は、制御信号Ｓｃｅの“Ｌｏｗ”レベル或いは“Ｈｉｇｈ”レベルにより制御される。また、発振器出力信号Ｓｏｓｃは、可変ディレイラインＭ２２の第２のディレイＤＭ１の一端（図３に示す左側）に帰還信号として入力される。
【００２１】
クロックドライバ４は、デジタル制御発振器３と分周器５の間に設けられ、偶数段縦続接続されたインバータから構成され（ここでは４段構成）、デジタル制御発振器３から出力される発振器出力信号Ｓｏｓｃをドライブして出力クロック信号Ｓｏｕｔを分周器５及びデジタルＰＬＬ回路１０外に出力する。
【００２２】
分周器５は、クロックドライバ４と位相比較器１の間に設けられ、デジタル制御発振器３出力される発振器出力信号Ｓｏｓｃを入力し、発振器出力信号Ｓｏｓｃの周波数を１／Ｌに分周して分周信号Ｓｄｉｖを位相比較器１に出力する。
【００２３】
次に、製造バラツキ（プロセス）と動作保証範囲内における温度及び電源電圧を考慮して行ったシミュレーション結果に基づく、可変ディレイラインのディレイ値設定方法について、図４乃至７を参照して説明する。
【００２４】
図４はシミュレーションにより算出した第２のディレイＤＭの数がＸ、第１のディレイの数がｎ（Ｍａｘ）での可変ディレイラインのディレイ値を示す図、図５はシミュレーションにより算出した第２のディレイＤＭの数がＸ＋１、第１のディレイの数が０（ゼロ）での可変ディレイラインのディレイ値を示す図、図６はシミュレーションにより算出した第２のディレイＤＭのディレイ値を示す図、図７はディレイの数に対するディレイ値の関係を示す図である。
【００２５】
図４に示すように、シミュレーションにより算出した第２のディレイＤＭの数がＸ、第１のディレイＤＮの数がｎ（Ｍａｘ）での可変ディレイラインのディレイ値では、横軸に製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件とり、各組に対するディレイ値を縦軸にとっている。
【００２６】
ここで、遅延値が一番小さな値である可変ディレイラインのディレイ値Ｄｂｂは、製造バラツキ（プロセス）がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値である可変ディレイラインのディレイ値Ｄｂｃは、製造バラツキ（プロセス）がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値である可変ディレイラインのディレイ値Ｄｂｗは、製造バラツキ（プロセス）がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。
【００２７】
図５に示すように、シミュレーションにより算出した第２のディレイの数がＸ＋１、第１のディレイＤＮの数が０（ゼロ）での可変ディレイラインのディレイ値では、横軸に製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件とり、各組に対するディレイ値を縦軸にとっている。
【００２８】
ここで、遅延値が一番小さな値である可変ディレイラインのディレイ値Ｄａｂは、製造バラツキ（プロセス）がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値である可変ディレイラインのディレイ値Ｄａｃは、製造バラツキ（プロセス）がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値である可変ディレイラインのディレイ値Ｄａｗは、製造バラツキ（プロセス）がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。
【００２９】
図６に示すように、シミュレーションにより算出した第２のディレイのディレイ値では、横軸に製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件とり、各組に対するディレイ値を縦軸にとっている。
【００３０】
ここで、遅延値が一番小さな値であるディレイＭのディレイ値Ｍｂは、製造バラツキ（プロセス）がベスト条件、温度が動作保証範囲内で一番低い温度、電源電圧が動作保証範囲内で一番高い電圧のときの値である。遅延値が中央値であるディレイＭのディレイ値Ｍｃは、製造バラツキ（プロセス）がセンタ条件、温度が室温、電源電圧がセンタ条件のときの値である。遅延値が一番大きな値であるディレイＭのディレイ値Ｍｗは、製造バラツキ（プロセス）がワースト条件、温度が動作保証範囲内で一番高い温度、電源電圧が動作保証範囲内で一番低い電圧のときの値である。
【００３１】
図７に示すように、ディレイの数に対するディレイ値の関係では、第２のディレイＤＭの数Ｍ＝ＸとＭ＝Ｘ＋１でのベスト条件、センタ条件、及びワースト条件の傾きはそれぞれ同一である。第２のディレイＤＭのディレイ値は、Ｍｗ＞Ｍｃ＞Ｍｂである。
【００３２】
ここで、制御信号Ｓｃｍの値が±１（アップ或いはダウンカウント）される時に、１サイクル当りの出力変動をＴｎ×２以内する為には、
Ｄｂｂ≧Ｄａｂ・・・・・・・・・・・・・・・・・・・・・・・・・・式（１）
Ｄｂｗ≧Ｄａｗ・・・・・・・・・・・・・・・・・・・・・・・・・・式（２）
となるように設定する必要がある。
【００３３】
このため、ベスト条件、センタ条件、及びワースト条件のディレイ値が、それぞれ第２のディレイＤＭの数ＭがＸからＸ＋１（アップカウント）或いはＸ＋１からＸ（ダウンカウント）変化するときに、可変ディレイラインのディレイ値は、Ｄｂｂ＞Ｄａｂ、Ｄｂｗ＞Ｄａｗの場合重なり合い（１つ以上のディレイ値を共有化）、Ｄｂｂ＝Ｄａｂ、Ｄｂｗ＝Ｄａｗの場合でも重なり合う（１つのディレイ値を共有化）。即ち、制御信号Ｓｃｍの値が変更された後でも制御信号Ｓｃｎの値を任意に選択できる構成となっているので、動作保証範囲内において可変ディレイラインのディレイ値の刻み幅をＴｎ以内で維持することができる。ここでは（図７では）、可変ディレイラインのディレイ値はＤｂｂ＝Ｄａｂ、Ｄｂｗ＝Ｄａｗに設定されている。
【００３４】
次に、デジタル制御発振器の動作について図８乃至１３を参照して説明する。図８はデジタル制御発振器のアップカウントでの動作を示すタイミングチャート、図９はデジタル制御発振器のアップカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図、図１０はデジタル制御発振器のダウンカウントでの動作を示すタイミングチャート、図１１はデジタル制御発振器のダウンカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図である。
【００３５】
図８及び図９に示すように、デジタル制御発振器のアップカウントでの動作において発振器出力信号の周波数ｆを、
ｆ≒１／（Ｄｂｃ×２）・・・・・・・・・・・・・・・・・・式（３）
に設定した状態で、第２のディレイＤＭの数ＭがＸ、第１のディレイＤＮの数Ｎがｎ（Ｍａｘ）の状態から第２のディレイＤＭの数ＭがＸ＋１への変更が生じた場合、デジタル制御発振器３はデジタル制御発信器の状態がセンタ条件に近いと判断し、まず、第２のディレイＤＭの数Ｍの変更と同時に第１のディレイＤＮの数をＮ＝ｎ（Ｍａｘ）からＮ＝５へ変更させる。さらに必要に応じて、第１のディレイＤＮの数ＮをＮ＝５からＮ＝６へアップカウントする。
【００３６】
図１０及び図１１に示すように、デジタル制御発振器のダウンカウントでの動作において発振器出力信号の周波数ｆを、
ｆ≒１／（Ｄａｃ×２）・・・・・・・・・・・・・・・・・式（４）
に設定した状態で、第２のディレイＤＭの数ＭがＸ＋１、第１のディレイＤＮの数Ｎが０（ゼロ）の状態からディレイＭの数がＸへの変更が生じた場合、デジタル制御発振器３はデジタル制御発信器の状態がセンタ条件に近いと判断し、まず、第２のディレイＤＭの数Ｍの変更と同時に第１のディレイＤＮの数ＮをＮ＝０（ゼロ）からＮ＝ｎ−２へ変更させる。さらに必要に応じて、第１のディレイＤＮの数ＮをＮ＝ｎ−２からＮ＝ｎ−３へダウンカウントする。
【００３７】
次に、制御信号Ｓｍｕｐ及びＳｍｄｎの設定について図１２及び図１３を参照して説明する。図１２は外部から入力される制御信号に対するディレイ値とディレイの変更先を示す図、図１３はデジタル制御発振器の動作におけるディレイの数に対するディレイ値の関係を示す図である。
【００３８】
図１２に示すように、外部から入力される制御信号に対するディレイ値とディレイの変更先については、製造バラツキ（プロセス）、温度、及び電源電圧の条件（条件Ａ、Ｂ、Ｃ、Ｄ、Ｅ・・・・・・）及び制御信号Ｓｃｍの値Ｍに対応した制御信号Ｓｃｎの値Ｎの０（ゼロ）でのディレイ値及び制御信号Ｓｃｎの値Ｎのｎ（Ｍａｘ）でのディレイ値と、制御信号Ｓｃｍの値Ｍが変わったときに変更先の制御信号Ｓｃｎの値Ｎの値を予め用意しておく。例えば、制御信号Ｓｃｍの値Ｍが２で、条件Ｅの場合、ダウンカウント動作では制御信号Ｓｃｎの値Ｎの０（ゼロ）でのディレイ値がｄ２Ｅ０で、制御信号Ｓｃｍの値Ｍの変化時に制御信号Ｓｃｎの値Ｎの変更先はＮ２Ｅ０であり、アップカウント動作では制御信号Ｓｃｎの値Ｎのｎ（Ｍａｘ）でのディレイ値がｄ２Ｅｍａｘで、制御信号Ｓｃｍの値Ｍの変化時に制御信号Ｓｃｎの値Ｎの変更先はＮ２Ｅｍａｘとなる。なお、図１２に示すデータは、設計段階でのシミュレーションでの算出、或いは製品の量産前のサンプル評価よる実測にて求められる。
【００３９】
図１３に示すように、例えば、発振器出力信号Ｓｏｓｃの期待周波数ｆがｆ≒１/（ｄ２Ｃｍａｘ×２）であった場合、ＰＬＬのロック時にＭが変更されるのは条件ＣでＭ＝２からＭ＝３への変更であり、この時、制御信号Ｓｃｍの値Ｍの変更と同時に制御信号Ｓｃｎの値ＮをＮ＝ｎ（Ｍａｘ）からＮ＝Ｎ２Ｃｍａｘに変更するように、第１のアップダウンカウンタ１２及び第２のアップダウンカウンタ１３を制御する。
【００４０】
上述したように、本実施例のＰＬＬ回路及びＰＬＬ回路では、位相比較器１、発振制御回路２、デジタル制御発振器３、クロックドライバ４、及び分周器５が設けられている。発振制御回路２には、カウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられている。デジタル制御発振器３は、可変ディレイライン部１４と２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４にはｎ個縦続接続された第１のディレイＤＮ１乃至ＤＮｎからなる可変ディレイラインＮ２１とｍ個縦続接続された第２のディレイＤＭ１乃至ＤＭｍからなる可変ディレイラインＭ２２が設けられている。可変ディレイラインＭ２２及び可変ディレイラインＮ２１は、発振制御回路２から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。カウンタ制御回路１１は、制御信号Ｓｃｍが、ある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。
【００４１】
したがって、デジタル制御発振器から出力される出力信号は、動作保証範囲内で常に単調増加或いは単調減少となり、出力信号の連続性を維持でき、制御信号の切り替えでのジッタ発生を抑制することができる。
【００４２】
なお、本実施例では、製造バラツキ（プロセス）、温度、電源電圧の３要素を３条件に設定し、ディレイ値をシミュレーションにて算出しているが、必ずしもこの条件に限定されるものではなく、例えば、３条件を４条件以上或いは２条件に設定してもよい。また、要素についても適宜変更してもよい。
【実施例２】
【００４３】
次に、本発明の実施例２に係るＰＬＬ回路について、図面を参照して説明する。図１４はデジタル制御発振器を示すブロック図である。本実施例では、ｍ個からなる縦続接続された可変ディレイラインの代わりに、ディレイＭループ回数制御回路を用いて第２のディレイを所定回数ループさせてから出力している。
【００４４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４５】
図１４に示すように、デジタル制御発振器３ａは可変ディレイライン部１４ａと２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４ａには可変ディレイラインＮ２１と可変ディレイラインＭ２２ａが設けられている。可変ディレイラインＭ２２ａ及び可変ディレイラインＮ２１は、発振制御回路から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。
【００４６】
可変ディレイラインＭ２２ａには、ディレイＭループ回数制御回路２３と第２のディレイＤＭが設けられている。第２のディレイＤＭは、一端（図１４に示す右側）がディレイＭループ回数制御回路２３の出力側に接続され、他端（図１４に示す左側）がディレイＭループ回数制御回路２３の入力側に接続されている。ディレイＭループ回数制御回路２３は、発振制御回路２から出力される制御信号Ｓｃｍに基づいて、ループ演算を行い第２のディレイＤＭのディレイ値Ｔｍに対してＴｍ×Ｘ（Ｘは０からｍの範囲のいずれか）遅延させた信号である可変ディレイライン出力信号Ｓｄ２を可変ディレイラインＮ２１の第１のディレイＤＮ１の一端（図１４に示す左側）に出力する。ディレイＤＭは、例えばＭＯＳトランジスタ構成のバッファからなる遅延素子が用いられる。
【００４７】
可変ディレイラインＮ２１の第１のセレクタＳＥＬ１は、制御信号Ｓｃｎに基づいて、第１のディレイＤＮがＹ個（Ｙは０からｎの範囲のいずれか）であるディレイ値Ｔｎ×Ｙを選択して、可変ディレイラインＭ２２ａのディレイ値Ｔｍ×Ｘと可変ディレイラインＮ２１のディレイ値Ｔｎ×Ｙの和であるディレイ値を可変ディレイライン出力信号Ｓｄ１として２入力ＡＮＤ回路ＡＮＤ１に出力する。
【００４８】
２入力ＡＮＤ回路ＡＮＤ１は、可変ディレイライン出力信号Ｓｄ１と発振制御回路２から出力される制御信号Ｓｃｅとを入力し、発振器出力信号Ｓｏｓｃを出力する。発振器出力信号Ｓｏｓｃの発振状態と停止状態は、制御信号Ｓｃｅの“Ｌｏｗ”レベル或いは“Ｈｉｇｈ”レベルにより制御される。また、発振器出力信号Ｓｏｓｃは、可変ディレイラインＭ２２ａのディレイＭループ回数制御回路２３に帰還信号として入力される。
【００４９】
上述したように、本実施例のＰＬＬ回路では、デジタル制御発振器３ａは、可変ディレイライン部１４ａと２入力ＡＮＤ回路ＡＮＤ１から構成されている。可変ディレイライン部１４ａにはｎ個縦続接続された第１のディレイＤＮ１乃至ＤＮｎからなる可変ディレイラインＮ２１とディレイＭループ回数制御回路２３及び第２のディレイＤＭから構成される可変ディレイラインＭ２２ａが設けられている。ディレイＭループ回数制御回路２３は、発振制御回路２から出力される制御信号Ｓｃｍに基づいて、ループ演算してディレイ値Ｔｍ×Ｘ（Ｘは０からｍの範囲のいずれか）遅延させた信号を出力する。可変ディレイラインＭ２２ａ及び可変ディレイラインＮ２１は、発振制御回路２から出力される制御信号Ｓｃｍ及びＳｃｎにより、そのディレイ値がデジタル的に制御される。カウンタ制御回路１１は、制御信号Ｓｃｍがある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、御信号Ｓｃｍがある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。
【００５０】
したがって、デジタル制御発振器から出力される出力信号は、動作保証範囲内で常に単調増加或いは単調減少となり、出力信号の連続性を維持でき、制御信号の切り替えでのジッタ発生を抑制することができる。また、可変ディレイラインＭ２２ａ内の第２のディレイの数を削減することができ、実施例１よりも回路面積を減少させることができる。
【００５１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５２】
例えば、実施例２では、可変ディレイラインＭをディレイループ回数制御回路と第２のディレイから構成し、可変ディレイラインＮをｎ個縦続接続した第１のディレイとセレクタから構成しているが、可変ディレイラインＭ及び可変ディレイラインＮをディレイループ回数制御回路とディレイから構成してもよい。
【００５３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ｎ個（ただし、ｎは１以上の整数）の第１のディレイからなるディレイ値を可変出力する第１の可変ディレイラインと、ｍ個（ただし、ｍは１以上の整数）の第２のディレイからなるディレイ値を可変出力する第２の可変ディレイラインとを有し、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタルデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力する発振制御回路とを備えるＰＬＬ回路を構成する可変ディレイラインの制御方法であって、前記デジタル制御発振器のアップカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）で、前記第１のディレイの数がＮ＝ｎ（Ｍａｘ）の状態から、前記第２のディレイの数がＭ＝Ｘ＋１への変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、予め作成された前記第１及び第２の制御信号に対するディレイ値とディレイの変更先情報に基づいて、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝ｎ（Ｍａｘ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つアップカウントするステップとを具備し、前記デジタル制御発振器のダウンカウントでの動作で、前記第２のディレイの数がＭ＝Ｘ＋１で、前記第１のディレイの数がＮ＝０（ゼロ）の状態から、前記第２のディレイの数がＭ＝Ｘへの変更が生じた場合、予め算出された複数の条件から最適な条件を選択するステップと、予め作成された前記第１及び第２の制御信号に対するディレイ値とディレイの変更先情報に基づいて、前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように、第１のディレイの数をＮ＝０（ゼロ）から任意の値に変更するステップと、第１のディレイの数を前記任意の値よりも１つダウンカウントするステップとを具備するＰＬＬ回路を構成する可変ディレイラインの制御方法。
【００５４】
（付記２）  第１のディレイと第１のディレイループ回数制御回路を有し、前記第１のディレイループ回数制御回路のループ演算により前記第１のディレイのディレイ値の所定倍数遅延させた信号を可変出力する第１の可変ディレイラインと、第２のディレイと第２のディレイループ回数制御回路を有し、前記第２のディレイループ回数制御回路のループ演算により前記第２のディレイのディレイ値の所定倍数遅延させた信号を可変出力する第２の可変ディレイラインとを備え、前記第２の可変ディレイラインの出力側が前記第１の可変ディレイラインの入力側に接続され、発振出力信号を出力するデジタル制御発振器と、位相比較器から出力されるアップ信号及びダウン信号と第１及び第２の制御信号とを入力し、前記第１の可変ディレイラインのアップダウンカウントを制御する第３の制御信号と前記第２の可変ディレイラインのアップダウンカウントを制御する第４の制御信号とを前記デジタル制御発振器に出力し、前記第１の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ（ただし、Ｘは０（ゼロ）からｍ−１の範囲のいずれか）からＭ＝Ｘ＋１に変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御し、前記第２の制御信号は、前記第４の制御信号がある値Ｍ＝Ｘ＋１からＭ＝Ｘに変化するときに前記第１の可変ディレイラインから出力されるディレイ信号を任意の幅で重なり合うように制御する発振制御回路とを具備するＰＬＬ回路。
【００５５】
（付記３）  前記ディレイは、ＭＯＳトランジスタ構成のバッファ、ＭＯＳトランジスタ構成のインバータ、遅延容量素子、或いは遅延抵抗素子から構成される付記２記載のＰＬＬ回路。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１に係るＰＬＬ回路を示すブロック図。
【図２】本発明の実施例１に係る発振制御回路を示すブロック図。
【図３】本発明の実施例１に係るデジタル制御発振器を示すブロック図。
【図４】本発明の実施例１に係るシミュレーションにより算出した第２のディレイの数がＸ、第１のディレイの数がｎ（Ｍａｘ）での可変ディレイラインのディレイ値を示す図。
【図５】本発明の実施例１に係るシミュレーションにより算出した第２のディレイの数がＸ＋１、第１のディレイの数が０（ゼロ）での可変ディレイラインのディレイ値を示す図。
【図６】本発明の実施例１に係るシミュレーションにより算出した第２のディレイのディレイ値を示す図。
【図７】本発明の実施例１に係るディレイの数に対するディレイ値の関係を示す図。
【図８】本発明の実施例１に係るデジタル制御発振器のアップカウントでの動作を示すタイミングチャート。
【図９】本発明の実施例１に係るデジタル制御発振器のアップカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図。
【図１０】本発明の実施例１に係るデジタル制御発振器のダウンカウントでの動作を示すタイミングチャート。
【図１１】本発明の実施例１に係るデジタル制御発振器のダウンカウントでの動作におけるディレイの数に対するディレイ値の関係を示す図。
【図１２】本発明の実施例１に係る外部から入力される制御信号に対するディレイ値とディレイの変更先を示す図。
【図１３】デジタル制御発振器の動作におけるディレイの数に対するディレイ値の関係を示す図。
【図１４】本発明の実施例２に係るデジタル制御発振器を示すブロック図。
【符号の説明】
【００５７】
１  位相比較器
２  発振制御回路
３、３ａ  デジタル制御発振器
４  クロックドライバ
５  分周器
１０  デジタルＰＬＬ回路
１１  カウンタ制御回路
１２  第１のアップダウンカウンタ
１３  第２のアップダウンカウンタ
１４、１４ａ  可変ディレイライン部
２１  可変ディレイラインＮ
２２、２２ａ  可変ディレイラインＭ
ＡＮＤ１  ２入力ＡＮＤ回路
Ｄａｂ、Ｄａｃ、ＤａＷ、Ｄｂｂ、Ｄｂｃ、ＤｂＷ  可変ディレイラインのディレイ値
ＤＭ、ＤＭ１、ＤＭ２、ＤＭｍ−１、ＤＭｍ  第２のディレイ
ＤＮ１、ＤＮ２、ＤＮｎ−１、ＤＮｎ  第１のディレイ
Ｍｂ、Ｍｃ、Ｍｗ  第２のディレイのディレイ値
Ｓｃｃ１、Ｓｃｃ２、Ｓｃｍ、Ｓｃｎ、Ｓｍｕｐ、Ｓｍｄｎ  制御信号
Ｓｄ１、Ｓｄ２  可変ディレイライン出力信号
Ｓｄｉｖ  分周信号
Ｓｄｎ  ダウン信号
ＳＥＬ１  第１のセレクタ
ＳＥＬ２  第２のセレクタ
Ｓｏｓｃ  発振器出力信号
Ｓｏｕｔ  出力クロック信号
Ｓｒｅｆ  リファレンスクロック信号
Ｓｕｐ  アップ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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