(57)【要約】【課題】電荷トラップ層を記憶素子に用いる不揮発性半導体記憶装置において、簡便な方法で埋め込みビット線構造を形成できる不揮発性半導体装置の製造方法を提供する。【解決手段】  半導体基板上に、Ｐ型ウェル４、分離拡散層２、電荷トラップ層５、ビット線加工膜８を順次形成し、ビット線形成マスクによりビット線加工膜８を加工し、これらをマスクとして自己整合的にイオン注入法によりビット線拡散層１を形成し、全面に埋め込み絶縁膜７を堆積し、ＣＭＰ法により平坦化し、ビット線加工膜８を除去し、ワード線電極３を全面に堆積し、ワード線電極３を加工する。これにより、ワード線を形成する際に加工する材料を単層のポリシリコン膜のみにできるため、ワード線加工時の材料の高さを低くできるとともに、単層のポリシリコンで埋め込みビット線構造を形成できるため、製造プロセスが簡便になる。【選択図】図１２
2007067362.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に電荷トラップ層を形成する第１の工程と、
前記電荷トラップ層上にビット線加工膜を形成する第２の工程と、
前記ビット線加工膜を選択的にエッチング除去してビット線形成用の開口部を形成する第３の工程と、
前記開口部から前記半導体基板中にビット線形成用不純物を導入する第４の工程と、
前記開口部に絶縁膜を埋め込んだ後、前記ビット線加工膜の上部を露出させる第５の工程と、
前記ビット線加工膜を除去する第６の工程と、
前記ビット線加工膜が除去された領域および前記絶縁膜上にゲート電極形成膜を形成する第７の工程と、
前記ゲート電極形成膜を選択的にエッチング除去してワード線を形成する第８の工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項２】
前記電荷トラップ層が、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の３層からなることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記電荷トラップ層が、微小なシリコン粒を含むシリコン酸化膜からなることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ビット線加工膜が単層のシリコン窒化膜からなる請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ゲート電極形成膜が単層のポリシリコン膜からなる請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第３の工程と前記第５の工程との間に、酸化工程がある請求項１〜５のうちいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第６の工程と前記第７の工程との間に、酸化工程があることを特徴とする請求項１〜５のうちいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第６の工程と前記第７の工程との間に、前記半導体基板中に不純物を導入する工程がある請求項１〜５のうちいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第２の工程は、前記ビット線加工膜上にさらにハードマスク膜を形成する工程を含み、
前記第３の工程は、前記ハードマスク膜および前記ビット線加工膜を選択的にエッチング除去してビット線形成用の開口部を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記ハードマスク膜がシリコン酸化膜からなる請求項９に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非導電性電荷トラップ層を記憶素子に用いる不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化、低コスト化に伴って、非導電性電荷トラップ層（ＳｉＮなど）を記憶素子に用い、局所的に電荷トラップさせるＭＯＮＯＳメモリ技術が提案されている。
【０００３】
先行技術によるＭＯＮＯＳメモリは、ゲート領域の非導電性電荷トラップ層全体に電荷を蓄積していたため、１つのメモリセルに１ビット分のデータを記憶することしかできなかった。しかし、非導電性電荷トラップ層（ＳｉＮなど）に局所的に電荷をトラップさせる局所トラップ型ＭＯＮＯＳメモリ技術を用いると、１つのメモリセルに２ビット分のデータを記憶することができるため、高集積化、低コスト化に有利である。つまり、局所トラップ型ＭＯＮＯＳメモリは、トラップ膜(ＳｉＮ)のソース側とドレイン側のそれぞれに、独立に電荷を蓄積することができる。このため、ソース側の電荷の有無で１ビット、ドレイン側の電荷の有無で１ビット、計２ビットを記憶可能である。
【０００４】
局所トラップ型ＭＯＮＯＳメモリの多くは、セルサイズを小さくするために埋め込みビット線構造を用いる場合が多く、さまざまな製造方法が提案されている。
【０００５】
以下、図面を参照しながら、先行技術による埋め込みビット線構造の不揮発性半導体記憶装置の製造方法について説明する（例えば、特許文献１参照）。
【０００６】
まず、図１、図２、図１４〜図１７を用いて、メモリセルアレイ構造を説明する。
【０００７】
図１は、メモリセルアレイの電気的接続構造を示す回路図である。図１に示すように、行方向にワード線（ＷＬ０〜ＷＬ３）が、列方向にビット線（ＢＬ０〜ＢＬ４）が、それぞれ配置されている。実際には、多数のワード線およびビット線から構成されているが、ここでは簡単のため、１６セル分の回路図を示している。
【０００８】
ワード線は、行方向に配置されたメモリセルのゲート電極どうしを電気的に接続し、ビット線は、列方向に配置されたメモリセルのソース・ドレイン拡散層どうしを電気的に接続している。さらに、行方向に隣接するメモリセルのソース・ドレイン拡散層は、電気的に短絡していることが特徴である。これにより、稠密なメモリセル配置が可能となる。
【０００９】
図２は、図１で説明したメモリセルアレイの平面図である。図２に示すように、行方向にワード線電極３が配置され、列方向にビット線拡散層１が配置されており、それぞれワード線およびビット線を構成している。隣接するビット線拡散層１の間には分離拡散層２が配置されており、隣接するビット線拡散層１を電気的に分離している。なお、断面図で説明するが、ビット線拡散層１と分離拡散層２はワード線電極３の下にも埋め込まれて列方向に延伸しており、いわゆる埋め込みビット線構造になっている。
【００１０】
なお、図２には、図１４〜図１７で説明する断面図の切り口を記号Ａ、Ｂ、Ｃ、Ｄで示している。
【００１１】
図１４は、図２のＡ−Ａ断面図である。図１４に示すように、半導体基板上に形成されたＰ型ウェル４上にビット線拡散層１と分離拡散層２とが交互に形成され、その上部に電荷トラップ層５が形成され、電荷トラップ層５の上部に下部ゲート電極６と埋め込み絶縁膜７とが交互に形成され、その上部にワード線電極３が配置されている。なお、以降の製造方法で詳述するが、ビット線拡散層１は隣接する下部ゲート電極６同士の間に自己整合的に形成されている。また、電荷トラップ層５は、通常、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層構造からなっている。
【００１２】
図１５は、図２のＢ−Ｂ断面図である。図１５に示すように、Ｐ型ウェル４上にビット線拡散層１と分離拡散層２とが交互に形成され、その上部に電荷トラップ層５が形成されている。実際には、その上部にメタル層間絶縁膜が形成されるが、ここでは図示を省略している。
【００１３】
図１６は、図２のＣ−Ｃ断面図である。図１６に示すように、Ｐ型ウェル４上に分離拡散層２が形成され、その上部に電荷トラップ層５が形成され、電荷トラップ層５の上部にスタックゲート状に形成された下部ゲート電極６とワード線電極３とが配置されている。実際には、このスタックゲートの間およびその上部にメタル層間絶縁膜が形成されるが、ここでは図示を省略している。
【００１４】
図１７は、図２のＤ−Ｄ断面図である。図１７に示すように、Ｐ型ウェル４上にビット線拡散層１が形成され、その上部に電荷トラップ層５が形成され、電荷トラップ層５の上部に埋め込み絶縁膜７が形成され、その上にワード線電極３が配置されている。
【００１５】
次に、図１８（ａ）、（ｂ）〜図２２（ａ）、（ｂ）（図２のＡ−Ａ断面図およびＣ−Ｃ断面図）を用いて、埋め込みビット線構造の半導体記憶装置の製造方法を説明する。
【００１６】
まず、図１８（ａ）、（ｂ）に示すように、半導体基板上に、Ｐ型ウェル４、分離拡散層２、電荷トラップ層５、下部ゲート電極６、ビット線加工膜８を順次形成する。ここで、Ｐ型ウェル４はボロン注入により形成され、分離拡散層２は、Ｐ型ウェル４よりも浅いボロン注入により形成され、電荷トラップ層５は、下から約７ｎｍのシリコン酸化膜、１０ｎｍのシリコン窒化膜、１０ｎｍのシリコン酸化膜から形成され、下部ゲート電極６は、約１００ｎｍのポリシリコン膜から形成され、ビット線加工膜８は、約１０ｎｍのシリコン酸化膜と約１００ｎｍのシリコン窒化膜から形成される。
【００１７】
次に、図１９（ａ）、（ｂ）に示すように、Ａ−Ａ断面図において、ビット線形成マスクにより、ビット線加工膜８と下部ゲート電極６とを加工し、さらに、これらをマスクとして自己整合的にイオン注入法によりビット線拡散層１を形成する。ここで、ビット線加工膜８と下部ゲート電極６は、通常、最小加工ルールのピッチで加工される。また、ビット線拡散層１は、砒素注入により形成される。ここで、ビット線加工膜８は下部ゲート電極６を形成するためのハードマスクとして使用されている。
【００１８】
次に、図２０（ａ）、（ｂ）に示すように、全面に埋め込み絶縁膜７を堆積し、ＣＭＰ法により平坦化する。ここで、埋め込み絶縁膜７には、通常、シリコン酸化膜が用いられる。
【００１９】
次に、図２１（ａ）、（ｂ）に示すように、ビット線加工膜８を除去し、ワード線電極３を全面に堆積する。ここで、ワード線電極３は、約１００ｎｍのポリシリコン膜から形成される。
【００２０】
次に、図２２（ａ）、（ｂ）に示すように、ワード線形成マスクを用いて、ワード線電極３と下部ゲート電極６とをスタックゲート状に加工する。ここでワード線形成マスクは、通常、最小加工ルールのピッチで加工される。
【００２１】
以上のように、先行技術では、２層のポリシリコン膜およびＣＭＰ法による埋め込み酸化膜を利用することにより、埋め込みビット線構造を実現している。
【特許文献１】特開２０００−３１４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、上記の先行技術では、下部ゲート電極６を形成しているため、加工する材料の高さが高くなり、加工精度を考慮すると微細化が困難である。さらに、製造プロセスが複雑であり、製造コストが高くなる。
【００２３】
本発明は、上記課題に鑑みてなされたものであり、不揮発性半導体記憶装置の微細化に対応でき、より簡便なプロセスで不揮発性半導体記憶装置を製造することができる不揮発性半導体記憶装置の製造方法を実現することを目的とする。
【課題を解決するための手段】
【００２４】
上記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、ビット線を形成する際に加工する材料を例えばシリコン窒化膜からなる単層膜のみとし、ワード線を形成する際に加工する材料を例えばポリシリコン膜からなる単層膜のみとする。
【００２５】
具体的に、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に電荷トラップ層を形成する第１の工程と、電荷トラップ層上にビット線加工膜を形成する第２の工程と、ビット線加工膜を選択的にエッチング除去してビット線形成用の開口部を形成する第３の工程と、開口部から半導体基板中にビット線形成用不純物を導入する第４の工程と、開口部に絶縁膜を埋め込んだ後、ビット線加工膜の上部を露出させる第５の工程と、ビット線加工膜を除去する第６の工程と、ビット線加工膜が除去された領域および絶縁膜上にゲート電極形成膜を形成する第７の工程と、前記ゲート電極形成膜を選択的にエッチング除去してワード線を形成する第８の工程とを含む。
【００２６】
この方法によれば、ゲート電極の高さを低くでき、かつ、簡便な製造方法を実現できる。
【００２７】
上記の本発明の不揮発性半導体記憶装置の製造方法においては、電荷トラップ層が、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の３層からなることが好ましい。
【００２８】
この方法によれば、ＭＯＮＯＳ型メモリを形成できる。
【００２９】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、電荷トラップ層が、微小なシリコン粒を含むシリコン酸化膜からなる構成でもよい。
【００３０】
この方法によれば、ナノクリスタルメモリを形成できる。
【００３１】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、ビット線加工膜が例えば単層のシリコン窒化膜からなる。
【００３２】
この方法によれば、半導体製造の一般的な材料で製造が可能である。
【００３３】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、ゲート電極形成膜が例えば単層のポリシリコン膜からなる。
【００３４】
この方法によれば、半導体製造の一般的な材料で製造が可能である。
【００３５】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、第３の工程と第５の工程との間に、酸化工程があることが好ましい。
【００３６】
この方法によれば、不純物注入時の保護酸化膜厚を確保できる。
【００３７】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、第６の工程と第７の工程との間に、酸化工程があることが好ましい。
【００３８】
この方法によれば、電荷トラップ層の膜特性を向上できる。
【００３９】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、第６の工程と第７の工程との間に、半導体基板中に不純物を導入する工程があることが好ましい。
【００４０】
この方法によれば、不純物の拡散を抑えることができ、より微細なメモリを形成できる。
【００４１】
この方法によれば、イオン注入後の熱処理を低減することができ、しきい値電圧制御用のイオン(不純物）の深さ方向分布を抑制することができ、ショートチャネル効果に強くなり、微細化に有利である。
【００４２】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、第２の工程は、ビット線加工膜上にさらにハードマスク膜を形成する工程を含み、第３の工程は、ハードマスク膜およびビット線加工膜を選択的にエッチング除去してビット線形成用の開口部を形成することが好ましい。
【００４３】
この方法によれば、注入したイオンが電荷トラップ層に突き抜けないために必要な膜厚を、ハードマスク膜とビット線加工膜により確保し、かつ、埋め込み絶縁膜の高さをビット線加工膜８の膜厚で制御するため、それぞれに最適な膜厚を設定できる。
【００４４】
また、上記本発明の不揮発性半導体記憶装置の製造方法においては、例えばハードマスク膜がシリコン酸化膜からなる。
【００４５】
この方法によれば、半導体製造の一般的な材料で製造が可能である。
【発明の効果】
【００４６】
本発明に係る不揮発性半導体記憶装置の製造方法によれば、ビット線を形成する際に加工する材料を単層膜のみにできるため、ビット線加工時の材料の高さを低くできる。また、ワード線を形成する際に加工する材料を単層膜のみにできるため、ワード線加工時の材料の高さを低くでき、したがって精度よく加工を行うことが可能となる。
【００４７】
さらに、単層のビット線加工膜で埋め込みビット線構造を形成できるため、製造プロセスが簡便になり、精度のよい加工が可能となり、しかも先行技術のような電気的接続の不安定性も生じない。
【発明を実施するための最良の形態】
【００４８】
（第１の実施の形態）
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００４９】
まず、図１〜図６を用いて、メモリセルアレイ構造を説明する。
【００５０】
図１および図２は、先行技術と同じであるので、説明を省略する。
【００５１】
図３は、図２のＡ−Ａ断面図である。図のように、Ｐ型ウェル４上にビット線拡散層１と分離拡散層２とが交互に形成され、その上部に電荷トラップ層５が形成され、電荷トラップ層５の上部に、埋め込み絶縁膜７がスリット状に形成され、その間と上部にワード線電極３が配置されている。なお、あとで製造方法を述べるが、ビット線拡散層１は、埋め込み絶縁膜７の直下に、自己整合的に形成されている。また、電荷トラップ層５は、通常、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層構造からなっているが、微小なシリコン粒を含むシリコン酸化膜などでも良い。
【００５２】
図４は、図２のＢ−Ｂ断面図である。図のように、Ｐ型ウェル４上にビット線拡散層１と分離拡散層２とが交互に形成され、その上部に電荷トラップ層５が形成されている。実際には、その上部にメタル層間絶縁膜が形成されるが、ここでは図示を省略している。
【００５３】
図５は、図２のＣ−Ｃ断面図である。図のように、Ｐ型ウェル４上に分離拡散層２が形成され、その上部に電荷トラップ層５が形成され、電荷トラップ層５の上部にワード線電極３が配置されている。実際には、このワード線電極３の間およびその上部にメタル層間絶縁膜が形成されるが、ここでは図示を省略している。
【００５４】
図６は、図２のＤ−Ｄ断面図である。図のように、Ｐ型ウェル４上にビット線拡散層１が形成され、その上部に電荷トラップ層５が形成され、電荷トラップ層５の上部に埋め込み絶縁膜７が形成され、その上にワード線電極３が配置されている。
【００５５】
次に、図７（ａ）、（ｂ）〜図１２（ａ）、（ｂ）（図２のＡ−Ａ断面図およびＣ−Ｃ断面図）を用いて、埋め込みビット線構造の製造方法を説明する。
【００５６】
まず、図７（ａ）、（ｂ）に示すように、半導体基板上に、Ｐ型ウェル４、分離拡散層２、電荷トラップ層５、ビット線加工膜８を順次形成する。ここで、Ｐ型ウェル４はボロン注入により形成され、分離拡散層２は、Ｐ型ウェル４よりも浅いボロン注入により形成され、電荷トラップ層５は、下から約７ｎｍのシリコン酸化膜、約１０ｎｍのシリコン窒化膜、約１０ｎｍのシリコン酸化膜から形成され、ビット線加工膜８は、約１００ｎｍのシリコン窒化膜から形成される。
【００５７】
なお、分離拡散層２を形成するための注入は、メモリセルのしきい値電圧制御用注入も兼ねているが、メモリセルのしきい値電圧制御用注入は、本発明の第３の実施の形態で述べるように、別工程で注入することも可能である。さらに、分離拡散層２は、ワード線電極３を加工した後に、ワード線電極３の間にのみ注入しても良い。
【００５８】
次に、図８（ａ）、（ｂ）に示すように、Ａ−Ａ断面図において、ビット線形成マスクにより、ビット線加工膜８を加工し、この加工したビット線加工膜８をマスクとして自己整合的にイオン注入法によりビット線拡散層１を形成する。ここで、ビット線加工膜８は、通常、最小加工ルールのピッチで加工される。ビット線拡散層１は、砒素注入により形成される。ここで、先行技術と異なり、ビット線加工膜８の下層には下部ゲート電極６はなく、電荷トラップ層５が直接形成されているため、加工されたビット線加工膜８の高さは、先行技術に比べて低い。
【００５９】
なお、ビット線加工膜８の膜厚は、注入したイオンが電荷トラップ層５に突き抜けないように設定することが重要である。
【００６０】
なお、ビット線加工膜８を加工する際に、電荷トラップ層５として形成したＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）の全てを残しても良いし、逆に全てを除去しても良いし、また、それらの層のうちの一部を残しても良い。つまり、電荷トラップ層５は、隣接するメモリセル間に跨って存在しても良いし、ビット線拡散層が露出するまで除去してもかまわない。これは、ビット線拡散層上の（埋め込み）絶縁膜領域が電荷トラップ層とその上に形成される埋め込み絶縁膜との積層構造になるか、埋め込み絶縁膜の単層構造になるかの違いであり、隣接メモリセルを分ける絶縁膜としては同じであるからである。
【００６１】
次に、図９（ａ）、（ｂ）に示すように、全面に埋め込み絶縁膜７を堆積し、ＣＭＰ法により平坦化する。ここで、埋め込み絶縁膜７には、シリコン酸化膜が用いられる。
【００６２】
次に、図１０（ａ）、（ｂ）に示すように、ビット線加工膜８を除去する。
【００６３】
次に、図１１（ａ）、（ｂ）に示すように、ワード線電極３を全面に堆積する。ここで、ワード線電極３は、約１００〜２００ｎｍのポリシリコン膜から形成される。
【００６４】
次に、図１２に示すように、ワード線形成マスクを用いて、ワード線電極３を加工する。ここでワード線電極３は、通常、最小加工ルールのピッチで加工される。
【００６５】
以上のように、本実施の形態によれば、ビット線形成マスクで加工する膜が、約１００ｎｍの高さからなる単層のビット線加工膜８のみである。一方、先行技術では、下部ゲート電極６（約１００〜２００ｎｍのポリシリコン膜）、ビット線加工膜８（約１０ｎｍのシリコン酸化膜と約１００ｎｍのシリコン窒化膜）の三層構造と複雑であり、かつ約２００ｎｍの高さを加工する必要があった。たとえば、最小加工寸法５０ｎｍとして、本実施の形態のアスペクト比（加工幅と高さの比)は２.０、先行技術のアスペクト比は４.０であり、本実施の形態のほうが精度良く加工できる。さらに、三層構造膜を加工する場合には、各層の境界でエッチング段差が生じやすく、また、場合によっては複数の加工装置を使用する必要もあり、プロセスの簡便性、安定性に課題が生じる。
【００６６】
さらに、本実施の形態は埋め込み絶縁膜７を埋め込むビット線加工膜８のアスペクト比が低いため、埋め込みが容易である。これは、安定した埋め込み構造の実現、および安価な製造装置を使用できることを意味している。
【００６７】
さらに、ビット線加工膜８を除去する際に、本実施の形態ではシリコン窒化膜の一層を除去すれば良いが、先行技術ではシリコン窒化膜を除去した後に、シリコン酸化膜を除去しなければならないため、工程が複雑である。これは、シリコン窒化膜をエッチング除去する際の下地選択比が、シリコン酸化膜ならば燐酸ボイル法などで大きくできるが、ポリシリコン膜では下地選択比が小さくなるためである。
【００６８】
さらに、ワード線電極３が単層のポリシリコン膜で形成されているため、先行技術のように下部ゲート電極６とワード線電極３の間の電気的接続の不安定性が生じない。
【００６９】
さらに、ワード線電極３を加工する際に、約１００〜２００ｎｍ高さの単層ポリシリコン膜を加工すればよく、先行技術のような、約２００ｎｍ高さの二層ポリシリコン膜を加工しなくてよい。このため、アスペクト比が小さく、二層ポリシリコン膜の境界部によるエッチング段差も生じないため、精度の良い加工が可能になる。
【００７０】
以上説明したように、この実施の形態の不揮発性半導体記憶装置の製造方法によると、半導体基板上に、Ｐ型ウェル４、分離拡散層２、電荷トラップ層５、ビット線加工膜８を順次形成し、ビット線形成マスクによりビット線加工膜８を加工し、これらをマスクとして自己整合的にイオン注入法によりビット線拡散層１を形成し、全面に埋め込み絶縁膜７を堆積し、ＣＭＰ法により平坦化し、ビット線加工膜８を除去し、ワード線電極３を全面に堆積し、ワード線電極３を加工する。つまり、ビット線加工膜すなわちＳｉＮダミーゲートを形成し、それを用いて埋め込み絶縁膜７を先に形成し、その後ビット線加工膜８を除去してからメモリセル毎に独立したゲート電極とワード線電極３とを同時形成された同一膜で形成している。
【００７１】
これにより、ワード線を形成する際に加工する材料を単層のポリシリコン膜のみにできるため、ワード線加工時の材料の高さを低くできるとともに、単層のポリシリコンで埋め込みビット線構造を形成できるため、製造プロセスが簡便になる。
【００７２】
なお、ここでは埋め込み絶縁膜７をビット線加工膜８の間に埋め込む方法としてＣＭＰ法を用いて説明したが、エッチバック法などの他の方法を用いても良い。
【００７３】
（第２の実施の形態）
以下、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００７４】
先行技術の図１９は、ビット線形成マスクにより、ビット線加工膜８と下部ゲート電極６とを加工し、さらに、これらをマスクとして自己整合的にビット線拡散層１をイオン注入法により形成した工程である。通常、この後に酸化工程が入る。この酸化工程は、エッチングの残渣を酸化により除去する目的と、加工およびイオン注入による電荷トラップ層へのダメージを回復する目的のために実施される。
【００７５】
本実施の形態では、先行技術の図１９に対応する図８、あるいは、先行技術にない工程である図１０の工程で、酸化工程を入れる。先行技術では、図１９の工程の酸化により下部ゲート電極６が酸化され、ゲート長が短くなるという課題があったが、本実施の形態の場合は、酸化工程時にゲート電極となるポリシリコン膜がないため、このような問題は生じない。
【００７６】
さらに、図１０の工程で酸化工程を入れることにより、メモリのゲート酸化膜となる領域を直接酸化できるため、信頼性の向上が期待できる。
【００７７】
（第３の実施の形態）
以下、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００７８】
本実施の形態では、図１０の工程で、図１３に示すようなイオン注入工程を入れる。先行技術では、製造工程の初期において下部ゲート電極６を成長するため、しきい値電圧を制御するイオン注入は、下部ゲート電極６の成長工程の前になされなければならない。しかしながら、この工程でしきい値電圧を制御するイオン注入を行なうと、その後に複数の熱処理工程を経るため、しきい値電圧制御用のイオン(不純物）の深さ方向分布が広がってしまい、ショートチャネル効果に対して弱くなり、微細化に課題を生じる。
【００７９】
一方、本実施の形態の場合、ワード線電極３の製造工程を最終段階で実施するため、しきい値電圧を制御するイオン注入を、図１０の工程で実施することが可能である。このため、イオン注入後の熱処理を低減することができ、しきい値電圧制御用のイオン(不純物）の深さ方向分布を抑制することができ、ショートチャネル効果に強くなり、微細化に有利である。
【００８０】
（第４の実施の形態）
以下、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
【００８１】
基本的な構造は、第１の実施の形態と同一であるため、図２３（ａ）、（ｂ）〜図２７（ａ）、（ｂ）（図２のＡ−Ａ断面図およびＣ−Ｃ断面図）を用いて、第４の実施の形態の埋め込みビット線構造の製造方法を説明する。
【００８２】
まず、図２３（ａ）、（ｂ）に示すように、半導体基板上に、Ｐ型ウェル４、分離拡散層２、電荷トラップ層５、ビット線加工膜８、ハードマスク膜９を順次形成する。ここで、ビット線加工膜８は約５０〜１００ｎｍのシリコン窒化膜、ハードマスク膜９は約５０〜１５０ｎｍのシリコン酸化膜から形成されることが望ましい。
【００８３】
ここでハードマスクとは、有機材料であるレジストマスクに対して、無機材料（場合によっては金属膜も含む）である例えばシリコン酸化膜やシリコン窒化膜等の材料を他の部材をエッチングする際にマスクとして用いたときの呼称である。
【００８４】
次に、図２４（ａ）、（ｂ）に示すように、Ａ−Ａ断面図において、ビット線形成マスクにより、ハードマスク膜９とビット線加工膜８を順次加工し、この加工したハードマスク膜９とビット線加工膜８をマスクとして自己整合的にイオン注入法によりビット線拡散層１を形成する。ここで、ハードマスク膜９とビット線加工膜８を合わせた膜厚で、注入したイオンが電荷トラップ層５に突き抜けないように設定することが重要である。
【００８５】
次に、図２５（ａ）、（ｂ）に示すように、全面に埋め込み絶縁膜７を堆積し、ＣＭＰ法などにより平坦化する。ここで、埋め込み絶縁膜７には、シリコン酸化膜を用いることが望ましい。ＣＭＰ法では、ビット線加工膜８上で研磨を止めることが可能なため、埋め込み絶縁膜７の残り膜厚は、ビット線加工膜８の膜厚で高精度に制御可能である。なお、ハードマスク膜９は、埋め込み絶縁膜７と同じ材料であるため、埋め込み絶縁膜７と共にＣＭＰ法で研磨除去される。
【００８６】
次に、図２６（ａ）、（ｂ）に示すように、ビット線加工膜８を除去する。ここで、ビット線加工膜８がシリコン窒化膜で形成される場合は、リン酸ボイル法により、電荷トラップ層５を残したまま除去可能である。
【００８７】
次に、図２７（ａ）、（ｂ）に示すように、ワード線電極３を全面に堆積する。ここで、ワード線電極３は、約１００〜２００ｎｍのポリシリコン膜から形成される。
【００８８】
以上のように、本実施の形態によれば、注入したイオンが電荷トラップ層５に突き抜けないために必要な膜厚を、ハードマスク膜９とビット線加工膜８により確保し、かつ、埋め込み絶縁膜７の高さはビット線加工膜８の膜厚で制御するため、それぞれに最適な膜厚を設定できる。
【００８９】
特に、埋め込み絶縁膜７の高さが高くなると、ワード線電極３の上面に凸凹が生じるなど、加工が困難になるため、３０〜７０ｎｍ程度に抑えることが望ましい。
【００９０】
なお、上記各実施の形態では、ビット線加工膜８として、上記の実施の形態では、シリコン窒化膜を用いたが、これに限定されることはなく、シリコン酸化膜など、シリコン窒化膜とは異なる他の絶縁膜も適用可能である。ただし、ハードマスクを用いる場合、シリコン酸化膜をビット線加工膜として用いるのであればハードマスクとしてシリコン窒化膜を用いるなど、ビット線加工膜として用いる絶縁膜とは異なる材質の絶縁膜をハードマスクとして用いる必要がある。
【００９１】
また、上記各実施の形態では、ワード線電極３としては、ポリシリコン膜を用いたが、ポリシリコン膜と異なる他の導電膜の適用可能である。
【産業上の利用可能性】
【００９２】
以上説明したように、本発明の不揮発性半導体記憶装置の製造方法は、不揮発性半導体記憶装置の微細化に対応でき、より簡便なプロセスを実現できるものであり、特に非導電性の電荷トラップ層を記憶素子に用いる不揮発性半導体記憶装置の製造方法等に有用である。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態および先行技術におけるメモリセルアレイの電気的接続構造を示す回路図である。
【図２】本発明の第１の実施の形態および先行技術におけるメモリセルアレイの平面図である。
【図３】本発明の第１の実施の形態におけるメモリセルアレイのＡ−Ａ断面図である。
【図４】本発明の第１の実施の形態におけるメモリセルアレイのＢ−Ｂ断面図である。
【図５】本発明の第１の実施の形態におけるメモリセルアレイのＣ−Ｃ断面図である。
【図６】本発明の第１の実施の形態におけるメモリセルアレイのＤ−Ｄ断面図である。
【図７】（ａ）、（ｂ）は本発明の第１の実施の形態における製造ステップ１のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図８】（ａ）、（ｂ）は本発明の第１の実施の形態における製造ステップ２のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図９】（ａ）、（ｂ）は本発明の第１の実施の形態における製造ステップ３のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１０】（ａ）、（ｂ）は本発明の第１の実施の形態における製造ステップ４のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１１】（ａ）、（ｂ）は本発明の第１の実施の形態における製造ステップ５のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１２】（ａ）、（ｂ）は本発明の第１の実施の形態における製造ステップ６のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１３】（ａ）、（ｂ）は本発明の第３の実施の形態における製造ステップのＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１４】先行技術におけるメモリセルアレイのＡ−Ａ断面図である。
【図１５】先行技術におけるメモリセルアレイのＢ−Ｂ断面図である。
【図１６】先行技術におけるメモリセルアレイのＣ−Ｃ断面図である。
【図１７】先行技術におけるメモリセルアレイのＤ−Ｄ断面図である。
【図１８】（ａ）、（ｂ）は先行技術における製造ステップ１のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１９】（ａ）、（ｂ）は先行技術における製造ステップ２のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２０】（ａ）、（ｂ）は先行技術における製造ステップ３のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２１】（ａ）、（ｂ）は先行技術における製造ステップ４のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２２】（ａ）、（ｂ）は先行技術における製造ステップ５のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２３】（ａ）、（ｂ）は本発明の第４の実施の形態における製造ステップ１のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２４】（ａ）、（ｂ）は本発明の第４の実施の形態における製造ステップ２のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２５】（ａ）、（ｂ）は本発明の第４の実施の形態における製造ステップ３のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２６】（ａ）、（ｂ）は本発明の第４の実施の形態における製造ステップ４のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図２７】（ａ）、（ｂ）は本発明の第４の実施の形態における製造ステップ５のＡ−Ａ断面図およびＣ−Ｃ断面図である。
【符号の説明】
【００９４】
１    ビット線拡散層
２    分離拡散層
３    ワード線電極
４    Ｐ型ウェル
５    電荷トラップ層
６    下部ゲート電極
７    埋め込み絶縁膜
８    ビット線加工膜
９    ハードマスク膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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