(57)【要約】【課題】  閾値変調が抑制され、かつ、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させた半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、半導体基板１０と、半導体基板１０の主表面上にゲート絶縁膜４２を介して複数形成された電荷蓄積用のフローティングゲート電極ＦＧと、半導体基板１０の主表面上における複数のフローティングゲート電極ＦＧ間に形成されたアシストゲート電極ＡＧと、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上にＯＮＯ膜である絶縁膜７０を介して設けられるコントロールゲート電極ＣＧとを備え、複数のフローティングゲート電極ＦＧ間にエアギャップ５０Ｖが形成され、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間にエアギャップ６０Ｖが形成されている。【選択図】        図２
2007067043.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第１ゲート電極と、
前記半導体基板の主表面上における複数の前記第１ゲート電極間に形成された第２ゲート電極と、
前記第１ゲート電極上から前記第２ゲート電極上に絶縁膜を介して設けられる第３ゲート電極とを備え、
複数の前記第１ゲート電極間、および、前記第１と第２ゲート電極間の少なくとも一方に空隙が形成された、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成され、前記半導体基板に反転層を形成することが可能なアシストゲート電極と、
前記半導体基板の主表面上における複数の前記アシストゲート電極間に位置する部分に複数形成された、電荷蓄積用のフローティングゲート電極と、
前記アシストゲート電極上から前記フローティングゲート電極上に絶縁膜を介して設けられるコントロールゲート電極と、
前記半導体基板における複数の前記フローティングゲート電極間に位置する部分に形成された不純物領域とを備え、
前記不純物領域上に空隙が形成された、半導体装置。
【請求項３】
半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜および前記第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記半導体基板の主表面上から前記サイドウォール絶縁膜横に第２導電膜を形成する工程と、
前記第２導電膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程と、
前記第１と第２絶縁膜の少なくとも一方を除去して空隙を形成する工程とを備えた半導体装置の製造方法。
【請求項４】
前記半導体基板における複数の前記第２導電膜に隣接する部分に不純物領域を形成する工程と、
前記不純物領域上に第４絶縁膜を形成する工程と、
前記第４絶縁膜を除去して空隙を形成する工程とをさらに備えた、請求項３に記載の半導体装置の製造方法。
【請求項５】
パターニングされた前記第３導電膜内に埋込み絶縁膜を形成する工程をさらに備え、
前記埋込み絶縁膜を形成する際に、該埋込み絶縁膜内に空隙が形成される、請求項３または請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電荷蓄積用のフローティングゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリセルを有する半導体装置が従来から知られている。
たとえば、特開２００５−８５９０３号公報においては、フローティングゲート電極およびコントロールゲート電極とともに、アシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用の電極である。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
不揮発性半導体記憶装置であるフラッシュメモリにおいては、フローティングゲート電極に蓄積された電荷量に応じて各メモリセルにおける閾値電圧が変化することをメモリ情報として利用している。しかしながら、デバイスの微細化に伴なって、データ読み出し時に着目するフローティングゲート電極の電位が、その周囲のフローティングゲート電極の影響を受けやすくなる。この結果、データ読み出し時に着目する閾値電圧が変動する場合がある。これは、閾値変調と呼ばれる現象である。閾値変調が生じることにより、メモリ情報の誤判定が生じやすくなる。
【０００４】
また、上記とは異なる観点では、デバイスの微細化に伴なって、アシストゲート電極とフローティングゲート電極との間の絶縁性の確保がより重要な課題となっている。これに対し、たとえば、アシストゲート電極−フローティングゲート電極間の絶縁膜の膜質を変更する（たとえばＴＥＯＳ酸化膜に代えてＨＴＯ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅを用いる）ことなどが試みられている。しかしながら、膜厚の制御性が悪いことによりセル動作が不安定化したり、スループットが悪いことにより生産性が低下したりする場合がある。
【０００５】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の１つの目的は、閾値変調が抑制された半導体装置およびその製造方法を提供することにあり、他の目的は、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、１つの局面では、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成された電荷蓄積用の第１ゲート電極と、半導体基板の主表面上における複数の第１ゲート電極間に形成された第２ゲート電極と、第１ゲート電極上から第２ゲート電極上に絶縁膜を介して設けられる第３ゲート電極とを備え、複数の第１ゲート電極間、および、第１と第２ゲート電極間の少なくとも一方に空隙（エアギャップ）が形成されている。
【０００７】
本発明に係る半導体装置は、他の局面では、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成され、半導体基板に反転層を形成することが可能なアシストゲート電極と、半導体基板の主表面上における複数のアシストゲート電極間に位置する部分に複数形成された、電荷蓄積用のフローティングゲート電極と、アシストゲート電極上から前記フローティングゲート電極上に絶縁膜を介して設けられるコントロールゲート電極と、半導体基板における複数のフローティングゲート電極間に位置する部分に形成された不純物領域とを備え、不純物領域上に空隙（エアギャップ）が形成されている。
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜上に第１絶縁膜を形成する工程と、第１導電膜および第１絶縁膜をパターニングする工程と、第１導電膜および第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、半導体基板の主表面上からサイドウォール絶縁膜横に第２導電膜を形成する工程と、第２導電膜上に第３絶縁膜を形成する工程と、第３絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程と、第１と第２絶縁膜の少なくとも一方を除去して空隙（エアギャップ）を形成する工程とを備える。
【発明の効果】
【０００９】
本発明によれば、１つの効果として、半導体装置の閾値変調が抑制され、他の効果として、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極−アシストゲート電極間の絶縁性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１１】
（実施の形態１）
図１は、実施の形態１に係る半導体装置１を示した上面図である。図１を参照して、本実施の形態に係る半導体装置１は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部を有するメモリセル領域（図１に示される領域）と、メモリセル領域の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極ＦＧ（第１ゲート電極）と、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極ＡＧ（第２ゲート電極）と、ワード線としてのコントロールゲート電極ＣＧ（第３ゲート電極）とを有する。アシストゲート電極ＡＧは、フローティングゲート電極ＦＧの両側に形成されている。コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に形成されている。そして、アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、互いに交差（ほぼ直交）するように形成されている。なお、アシストゲート電極ＡＧの幅は、たとえば６５ｎｍ程度である。
【００１２】
アシストゲート電極ＡＧに電圧が印加されると、半導体基板上におけるアシストゲート電極ＡＧの直下にソース／ドレインとしての反転層（図示せず）が形成される。メモリセルアレイ部の周辺には、共通ドレインおよびスイッチングＭＯＳ部（図示せず）が設けられており、スイッチングＭＯＳ部がＯＮ状態になることにより、共通ドレインとアシストゲート電極ＡＧ下部の反転層とが電気的に接続される。アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、それぞれコンタクト部（図示せず）を介して上層配線（図示せず）と接続されている。なお、図１中の矢印は、データ読み出し時の電流の流れの一例を示す。データ読み出し動作の詳細については後述する。
【００１３】
図２〜図５は、それぞれ、図１中のII−II断面，III−III断面，IＶ−IＶ断面，Ｖ−Ｖ断面を示す。図２を参照して、たとえばシリコンからなる半導体基板１０上にｎ型埋込み領域２０およびｐウエル３０が形成されている。アシストゲート電極ＡＧおよびフローティングゲート電極ＦＧは、それぞれ、たとえばＳｉＯ2膜からなるゲート絶縁膜４０（４１，４２）を介してｐウエル３０上に形成されている。アシストゲート電極ＡＧ上には、エアギャップ５０Ｖが形成されている。また、フローティングゲート電極ＦＧとアシストゲート電極ＡＧとの間には、エアギャップ６０Ｖが形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である絶縁膜７０が形成されている。絶縁膜７０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含み、矢印ＤＲ１方向に延在するコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜８０が形成されている。図３〜図５を参照して、アシストゲート電極ＡＧの延在方向（矢印ＤＲ２方向）に並ぶ複数のコントロールゲート電極ＣＧの間には絶縁膜９０が形成され、該絶縁膜９０内にはエアギャップ９０Ｖが形成されている。そして、絶縁膜８０，９０を覆うように層間絶縁膜１００が形成されている。層間絶縁膜１００上には上層配線（図示せず）が設けられる。
【００１４】
ところで、データ読み出し時に着目するフローティングゲート電極ＦＧの電位が、その周囲のフローティングゲート電極ＦＧの影響を受けることにより、閾値電圧の変動が発生する場合がある（閾値変調）。本実施の形態に係る半導体装置１における各メモリセルは、後述するように、多値のデータを記憶するものであるため、半導体装置１において閾値変調を抑制することは非常に重要である。また、上記とは異なる観点では、半導体装置１において、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の耐圧を向上させることは重要である。
【００１５】
これに対し、本実施の形態に係る半導体装置１においては、エアギャップ５０Ｖ，６０Ｖが形成されることにより、複数のフローティングゲート電極ＦＧの間に形成される容量を低減することができるので、閾値変調が抑制される。併せて、エアギャップ９０Ｖが形成されることにより、フローティングゲート電極ＦＧの周囲を囲むようにエアギャップが形成されるので、閾値変調がさらに抑制される。また、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間にエアギャップ６０Ｖが形成されることにより、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の耐圧を向上させることができる。
【００１６】
次に、フラッシュメモリである半導体装置１の書込み、読み出しおよび消去の動作について、図１〜図５を参照しながら説明する。
【００１７】
データ書込み時には、所定のアシストゲート電極ＡＧに電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００１８】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極ＡＧに、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極ＡＧ（たとえば、ソース形成用のアシストゲート電極ＡＧに隣接するアシストゲート電極ＡＧ）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上（ｐウエル３０上）にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極ＡＧには、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜４２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００１９】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極ＦＧの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００２０】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１０（ｐウエル３０）に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００２１】
次に、図１〜図５に示す半導体装置の製造プロセスについて説明する。
図６〜図１３は、それぞれ、半導体装置１の製造方法における第１〜第８工程を示した断面図である。
【００２２】
図６を参照して、よく用いられるイオン注入法などを用いて半導体基板１０上にたとえばリン（Ｐ）が選択的に注入されることにより、ｎ型埋込み領域２０が形成される。そして、よく用いられるイオン注入法などにより、たとえばホウ素（Ｂ）が選択的に注入されることにより、ｐウエル３０が形成される。そして、ｐウエル３０上に、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、ゲート絶縁膜４１が形成される。ゲート絶縁膜４１は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜４１上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０（第１導電膜）がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。そして、導電膜ＡＧ０上に、７０ｎｍ程度の厚みを有する窒化シリコン膜からなる絶縁膜５０（第１絶縁膜）が形成される。絶縁膜５０は、ＣＶＤ法などにより形成される。さらに、絶縁膜５０上にＴＥＯＳ酸化膜などからなる絶縁膜５５が堆積される。絶縁膜５５上には、ハードマスク膜（図示せず）および反射防止膜（図示せず）を介して、レジスト膜ＲＭが形成される。
【００２３】
次に、上述したハードマスク膜をマスクとして、図７に示すように、絶縁膜５０，５５がパターニングされる。そして、図８に示すように、導電膜ＡＧ０がパターニングされてアシストゲート電極ＡＧが形成される。
【００２４】
図９を参照して、ゲート絶縁膜４１上から絶縁膜５５上に、３０ｎｍ程度の厚みを有する、たとえば窒化シリコン膜からなる絶縁膜６０が形成される。その後、図１０に示すように、絶縁膜６０がエッチバックされる。これにより、アシストゲート電極ＡＧから絶縁膜５５の側壁上にサイドウォール絶縁膜である絶縁膜６０（第２絶縁膜）が形成される。また、ゲート絶縁膜４１の一部が除去されてｐウエル３０が露出する。ｐウエル３０が露出した部分には、再度ゲート絶縁膜４２が形成される。ゲート絶縁膜４２は、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となる。図１１を参照して、ゲート絶縁膜４２上から絶縁膜５５上に、多結晶シリコンなどからなる導電膜ＦＧ０（第２導電膜）がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図１２に示すように、導電膜ＦＧ０の厚みが減じられる。これにより、絶縁膜６０間に導電膜ＦＧ０が埋め込まれる。そして、図１３に示すように、絶縁膜５５と、絶縁膜５０の一部とが除去される。また、絶縁膜５０よりも上方に位置する絶縁膜６０も除去される。
【００２５】
図１４は、半導体装置１の製造方法における、図１３に示す工程に続く第９工程を示した断面図である。また、図１５，図１６は、半導体装置１の製造方法における第１０工程を示した図であり、それぞれ、図１４におけるＸＶ−ＸＶ断面，ＸＶI−ＸＶI断面に対応する。
【００２６】
図１４を参照して、絶縁膜５０から導電膜ＦＧ０を覆うように、絶縁膜７０（第３絶縁膜）が形成される。絶縁膜７０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。その後、絶縁膜７０上にポリシリコン膜ＣＧ１０およびシリサイド膜ＣＧ２０を含む導電膜ＣＧ０（第３導電膜）が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜８０が形成される。図１５，図１６を参照して、絶縁膜８０が形成された後、導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。
【００２７】
図１７，図１８は、半導体装置の製造方法における第１１工程を示した図である。なお、図１７は、図１５に対応する断面を示し、図１８は、図１６に対応する断面を示す。そして、図１９は、図１７におけるＸIＸ−ＸIＸ断面を示す図である。
【００２８】
図１７〜図１９を参照して、コントロールゲート電極ＣＧをマスクとして絶縁膜７０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。そして、各コントロールゲート電極ＣＧ間に露出した絶縁膜７０の側壁に酸化処理が施される。これにより、絶縁膜７０に含まれる窒化膜が露出しなくなるため、後述する熱燐酸処理後も、フローティングゲート電極ＦＧ−コントロールゲート電極ＣＧ間にはＯＮＯ構造を有する絶縁膜７０が残存する。
【００２９】
図２０は、半導体装置１の製造方法における第１２工程を示した図であり、図１９に対応する断面を示す。図２０を参照して、導電膜ＣＧ０が除去された領域において、絶縁膜６０上に残存した絶縁膜７０が除去される。
【００３０】
再び図２〜図５を参照して、窒化シリコン膜を選択的に除去するプロセス（たとえば熱燐酸処理）により、絶縁膜５０，６０が選択的に除去されてエアギャップ５０Ｖ，６０Ｖが形成される。そして、パターニングされたコントロールゲート電極ＣＧ内に絶縁膜９０が埋め込まれる。ここで、たとえば成膜温度やプラズマ発生源のパワーを調整することにより、絶縁膜９０内にエアギャップ９０Ｖが形成される。これにより、フローティングゲート電極ＦＧの周囲を囲むようにエアギャップが形成される。その後、絶縁膜８０，９０上に層間絶縁膜１００が形成される。
【００３１】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１は、半導体基板１０と、半導体基板１０の主表面上にゲート絶縁膜４２を介して複数形成された電荷蓄積用の「第１ゲート電極」としてのフローティングゲート電極ＦＧと、半導体基板１０の主表面上における複数のフローティングゲート電極ＦＧ間に形成された「第２ゲート電極」としてのアシストゲート電極ＡＧと、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上にＯＮＯ膜である絶縁膜７０を介して設けられる「第３ゲート電極」としてのコントロールゲート電極ＣＧとを備え、複数のフローティングゲート電極ＦＧ間に「空隙」としてのエアギャップ５０Ｖが形成され、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間に「空隙」としてのエアギャップ６０Ｖが形成されている。
【００３２】
また、本実施の形態に係る半導体装置の製造方法は、半導体基板１０の主表面上にゲート絶縁膜４１を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０上に「第１絶縁膜」としての絶縁膜５０を形成する工程（以上、図６）と、導電膜ＡＧ０および絶縁膜５０をパターニングする工程（図７，図８）と、導電膜ＡＧ０および絶縁膜５０の側壁上に「第２絶縁膜」としての絶縁膜６０を形成する工程（図９，図１０）と、半導体基板１０の主表面上からサイドウォール絶縁膜である絶縁膜６０横に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図１１〜図１３）と、導電膜ＦＧ０上に「第３絶縁膜」としての絶縁膜７０を形成する工程と、絶縁膜７０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程（以上、図１４）と、導電膜ＣＧ０をパターニングする工程（図１５〜図１８）と、絶縁膜５０および絶縁膜６０を除去して「空隙」としてのエアギャップ５０Ｖ，６０Ｖを形成する工程（図２）とを備える。
【００３３】
なお、上記製造方法は、パターニングされた導電膜ＣＧ０内に「埋込み絶縁膜」としての絶縁膜９０を形成する工程をさらに備える。ここで、絶縁膜９０を形成する際に、該絶縁膜９０内に「空隙」としてのエアギャップ９０Ｖが形成される。
【００３４】
なお、本実施の形態においては、窒化膜を選択的に除去することでエアギャップ５０Ｖ，６０Ｖが形成されている。上述したように、窒化膜を除去する前に、ＯＮＯ膜である絶縁膜７０の側壁に酸化処理が施されているため、絶縁膜７０は窒化膜が除去された後も当初の状態のまま残存する。この結果、フローティングゲート電極ＦＧおよびアシストゲート電極ＡＧと、コントロールゲート電極ＣＧとの間の絶縁性が保たれる。
【００３５】
本実施の形態によれば、閾値変調を抑制することができる。また、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の絶縁性を向上させることができる。
【００３６】
（実施の形態２）
図２１は、実施の形態２に係る半導体装置１を示した断面図である。図２１を参照して、本実施の形態に係る半導体装置１は、実施の形態１に係る半導体装置１の変形例であって、アシストゲート電極ＡＧ上に絶縁膜５０が残存していることを特徴とする。この場合、絶縁膜５０は、たとえばシリコン酸化膜により形成される。
【００３７】
本実施の形態においても、実施の形態１と同様に、エアギャップ６０Ｖが形成されることにより、閾値変調を抑制し、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の耐圧を向上させることができる。
【００３８】
（実施の形態３）
図２２は、実施の形態３に係る半導体装置１を示した断面図である。図２２を参照して、本実施の形態に係る半導体装置１は、実施の形態１に係る半導体装置１の変形例であって、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間に絶縁膜６０が残存していることを特徴とする。この場合、絶縁膜６０は、たとえばシリコン酸化膜により形成される。
【００３９】
本実施の形態においても、実施の形態１と同様に、エアギャップ５０Ｖが形成されることにより、閾値変調を抑制することができる。
【００４０】
（実施の形態４）
図２３は、実施の形態４に係る半導体装置１を示した上面図である。図２３を参照して、本実施の形態に係る半導体装置１は、実施の形態１〜３に係る半導体装置の変形例であって、複数のアシストゲート電極ＡＧ間にビット線としてのｎ＋不純物領域Ｎが形成されている点を特徴とする。そして、本実施の形態に係る半導体装置１においては、アシストゲート電極ＡＧによって形成される反転層と、ｎ＋不純物領域Ｎとがビット線として利用される。なお、アシストゲート電極ＡＧの幅は、たとえば６５ｎｍ程度である。
【００４１】
図２４，図２５は、それぞれ、図２３におけるＸＸIＶ−ＸＸIＶ，ＸＸＶ−ＸＸＶ断面図である。図２４を参照して、アシストゲート電極ＡＧおよびフローティングゲート電極ＦＧは、それぞれ、ゲート絶縁膜１４１，１４２を介してたとえばシリコンからなる半導体基板１１０上に形成されている。半導体基板１１０におけるフローティングゲート電極ＦＧに隣接する部分には、不純物領域Ｄ（不純物拡散層）が形成されている。不純物領域Ｄは、ｎ＋不純物領域Ｎと、ｐ＋ポケット層Ｐとを含む。アシストゲート電極ＡＧ上には、エアギャップ１５０Ｖが形成されている。また、フローティングゲート電極ＦＧとアシストゲート電極ＡＧとの間には、エアギャップ１６０Ｖが形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ膜である絶縁膜１７０が形成されている。絶縁膜１７０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含むコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜１８０が形成されている。図２５を参照して、アシストゲート電極ＡＧの延在方向に並ぶ複数のコントロールゲート電極ＣＧの間には、エアギャップ１９０Ｖが形成されている。そして、絶縁膜１８０およびエアギャップ１９０Ｖを覆うように層間絶縁膜２００が形成されている。層間絶縁膜２００上には上層配線（図示せず）が設けられる。また、図２４に示すように、不純物領域Ｄ上にエアギャップ２２０Ｖが形成されている。
【００４２】
ゲート絶縁膜１４１は、たとえば酸化シリコン膜（ＳｉＯ2膜）からなり、その膜厚は、たとえば８ｎｍ程度である。ゲート絶縁膜１４２は、フローティングゲートＦＧのトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン（ＳｉＯＮ）膜や酸化シリコン膜などから形成される。そして、ゲート絶縁膜１４２の膜厚は、たとえば１０ｎｍ程度である。すなわち、ゲート絶縁膜１４１は、ゲート絶縁膜１４２より薄く形成される。
【００４３】
図２５に示すように、半導体基板１１０における不純物領域ＤとアシストゲートＡＧとの間には、凹部が形成される。図２５に示される断面においては、コントロールゲート電極ＣＧが形成されていないため、後述する書き込み／読み出し動作時に、非選択メモリセルにおいて、アシストゲート電極ＡＧ下に形成される反転層と不純物領域Ｄとの間のリークを抑制するための逆バイアス電圧を印加することができない。これに対し、上記凹部が形成されることにより、アシストゲート電極ＡＧ下に形成された反転層と不純物領域Ｄとがより確実に電気的に分離される。
【００４４】
次に、フラッシュメモリである半導体装置１の書込み、読み出しおよび消去の動作について、図２３〜図２５を参照しながら説明する。
【００４５】
データ書込み時には、選択メモリセルが接続されているコントロールゲート電極ＣＧに、たとえば１６Ｖ程度の電圧が印加される。そして、それ以外のコントロールゲートＣＧに、たとえば、−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるドレインとなるｎ＋不純物領域Ｎに、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなるｎ＋不純物領域Ｎ（たとえば、ドレインとなるｎ＋不純物領域Ｎに隣接するｎ＋不純物領域Ｎ）に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなるｎ＋不純物領域Ｎに、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいては、ドレインからソースに向かって書込み用の電流が流れ、ソース側のｎ＋不純物領域Ｎに蓄積された電荷がゲート絶縁膜１４２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。したがって、所定のメモリセルに選択的にデータの書込みが行なわれる。なお、フローティングゲート電極ＦＧは、実施の形態１と同様に、多値のデータを記憶することができる。
【００４６】
ここで、選択メモリセルにおけるソース／ドレインとなるｎ＋不純物領域Ｎの間に形成されたアシストゲート電極ＡＧには、たとえば０Ｖ〜１Ｖ程度の電圧が印加される。これにより、アシストゲートＡＧ下に位置する半導体基板１１０の主表面上に反転層（図示せず）が形成される。この反転層は、データの書込み動作の際に、ホットエレクトロンを効率的に生成し、選択メモリセルにおけるフローティングゲート電極ＦＧに低いチャネル電流で高速にデータを書き込むことを補助するものである。これにより、データ書込み動作に際して、アシストゲート電極ＡＧ下と、フローティングゲート電極ＦＧ下との間で大きなポテンシャルドロップが生じ、効率的にホットエレクトロンを生成することができる。そして、低いチャネル電流で高速書込みを行なうことができる。
【００４７】
データ読み出し動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２Ｖ〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるドレイン形成用のアシストゲート電極ＡＧに、たとえば４．５Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるドレインとなる反転層が形成される。一方、非選択メモリセルにおけるドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。さらに、選択メモリセルにおけるソースとなるｎ＋不純物拡散層Ｎに、たとえば０Ｖ程度の電圧がされ、選択メモリセルにおけるドレインとなる反転層に、たとえば１Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるフローティングゲート電極ＦＧ内に蓄積された電荷量によって閾値電圧が変化するため、ｎ＋不純物領域Ｎと反転層との間を流れる電流の状況から該メモリセルのデータを判別することができる。
【００４８】
なお、本実施の形態に係る半導体装置１においては、読み出し動作時にソースとなるビット線として、ｎ＋不純物領域Ｎが用いられる。一般に、不純物拡散層の抵抗（たとえば、７００ｋΩ以上８００ｋΩ以下程度）は反転層の抵抗（たとえば、３〜４ＭΩ程度）よりも低いため、読み出し動作時に、ソースにおける電位の変化量を小さくすることができる。この結果、選択メモリセルの位置によって閾値電圧が変動することが抑制される。そして、読出し動作の信頼性が向上する。
【００４９】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１１０に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板１１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００５０】
次に、図２３〜図２５に示す半導体装置の製造プロセスについて説明する。
図２６〜図３９は、それぞれ、半導体装置１の製造方法における第１〜第１４工程を示した断面図である。
【００５１】
図２６を参照して、半導体基板１１０上にゲート絶縁膜１４１が形成される。ゲート絶縁膜１４１は、たとえばＩＳＳＧ酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜１４１上に、５０〜７０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０（第１導電膜）がＣＶＤ法などを用いて形成される。導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。そして、導電膜ＡＧ０上に、１５０ｎｍ程度の厚みを有する窒化シリコン膜からなる絶縁膜１５０（第１絶縁膜）が形成される。絶縁膜１５０は、ＣＶＤ法などにより形成される。さらに、絶縁膜１５０上に、７０〜８０ｎｍ程度の厚みを有する、ＴＥＯＳ酸化膜などからなる絶縁膜１５５が堆積される。そして、絶縁膜１５５上に形成されたマスク膜（図示せず）をマスクとして、絶縁膜１５０，１５５および導電膜ＡＧ０がパターニングされる。これにより、アシストゲート電極ＡＧが形成される。
【００５２】
図２７を参照して、ゲート絶縁膜１４１上から絶縁膜１５５上に、８０〜１００ｎｍ程度の厚みを有する、たとえば窒化シリコン膜からなる絶縁膜１６０が形成される。そして、絶縁膜１６０がエッチバックされる。これにより、アシストゲート電極ＡＧから絶縁膜１５５の側壁上にサイドウォール絶縁膜である絶縁膜１６０（第２絶縁膜）が形成される。また、ゲート絶縁膜１４１の一部が除去されて半導体基板１１０が露出する。
【００５３】
図２８を参照して、サイドウォール絶縁膜である絶縁膜１６０の厚みが減じられる。また、ゲート絶縁膜１４１の幅が減じられる。
【００５４】
図２９を参照して、半導体基板１１０が露出した部分に、ゲート絶縁膜１４２が形成される。ゲート絶縁膜１４２は、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となる。そして、ゲート絶縁膜１４２上から絶縁膜１５５上に、２０〜４０ｎｍ程度の厚みを有し、多結晶シリコンなどからなる導電膜ＦＧ０（第２導電膜）がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図３０に示すように、導電膜ＦＧ０がエッチバックされる。この際、絶縁膜１６０横に導電膜ＦＧ０が残存する。そして、図３１に示すように、ゲート絶縁膜１４２上から絶縁膜１５５上に、２０〜４０ｎｍ程度の厚みを有し、ＴＥＯＳ酸化膜などからなる絶縁膜１６５が形成される。その後、図３２に示すように、絶縁膜１６５がエッチバックされる。この際、絶縁膜１６５は、導電膜ＦＧ０上に残存する。そして、絶縁膜１６５は、後述する不純物注入時のオフセットスペーサとなる。
【００５５】
図３３を参照して、絶縁膜１６５の開口部から、たとえばホウ素（Ｂ）などのｐ型不純物が半導体基板１１０にイオン注入される。これにより、ｐ＋ポケット層Ｐが形成される。該イオン注入は、たとえば、１５ｋｅＶ，１×１０13／ｃｍ-2の条件下で行なわれる。その後、同じく絶縁膜１６５の開口部から、たとえばリン（Ｐ）などのｎ型不純物が半導体基板１１０にイオン注入される。これにより、ビット線としてのｎ＋不純物領域Ｎが形成される。該イオン注入は、たとえば、１０ＫｅＶ，１×１０14／ｃｍ-2の条件下で行なわれる。なお、ｐ＋ポケット層Ｐは、ｎ＋不純物領域Ｎがフローティングゲート電極ＦＧの下部にまで拡散することを抑制するために形成されている。
【００５６】
図３４，図３５を参照して、絶縁膜１６５が除去され、たとえば窒化シリコン膜からなる絶縁膜２２０が堆積される。
【００５７】
図３６を参照して、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより、絶縁膜２２０に平坦化処理が施される。その後、図３７に示すように、ドライエッチングにより、絶縁膜２２０の厚みが減じられる。そして、図３８に示すように、絶縁膜２２０の厚みがさらに減じられるとともに、絶縁膜１５５が除去される。併せて、絶縁膜１５０，１６０および導電膜ＦＧ０の一部（上部）も除去される。
【００５８】
図３９を参照して、絶縁膜１５０，１６０，２２０および導電膜ＦＧ０を覆うように、絶縁膜１７０（第３絶縁膜）が形成される。絶縁膜１７０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。
【００５９】
再び、図２４，図２５を参照して、絶縁膜１７０上に導電膜ＣＧ０（第３導電膜）が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜１８０が形成される。絶縁膜１８０が形成された後、導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。
【００６０】
そして、コントロールゲート電極ＣＧをマスクとして絶縁膜１７０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。なお、コントロールゲート電極ＣＧが除去された領域では、半導体基板１１０におけるｎ＋不純物領域Ｎとアシストゲート電極ＡＧとの間に位置する部分に凹部が形成される。
【００６１】
その後、窒化シリコン膜を選択的に除去するプロセス（たとえば熱燐酸処理）により、絶縁膜１５０，１６０，２２０が選択的に除去されてエアギャップ５０Ｖ，６０Ｖ，２２０Ｖが形成される。なお、本実施の形態においても、実施の形態１と同様に、熱燐酸処理前に、各コントロールゲート電極ＣＧ間に露出した絶縁膜１７０の側壁に酸化処理が施される。これにより、絶縁膜１７０に含まれる窒化膜が露出しなくなるため、熱燐酸処理後においても、フローティングゲート電極ＦＧ−コントロールゲート電極ＣＧ間にはＯＮＯ構造を有する絶縁膜１７０が残存する。窒化シリコン膜が除去された後、パターニングされたコントロールゲート電極ＣＧ（導電膜ＣＧ０）内に絶縁膜が埋め込まれる。この絶縁膜内にエアギャップ１９０Ｖ（図２５参照）が形成される。これにより、フローティングゲート電極ＦＧの周囲を囲むようににエアギャップが形成される。その後、絶縁膜１８０およびエアギャップ１９０Ｖ上に層間絶縁膜２００が形成される。
【００６２】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１は、半導体基板１１０と、半導体基板１１０の主表面上にゲート絶縁膜１４２を介して複数形成された電荷蓄積用の「第１ゲート電極」としてのフローティングゲート電極ＦＧと、半導体基板１１０の主表面上における複数のフローティングゲート電極ＦＧ間に形成された「第２ゲート電極」としてのアシストゲート電極ＡＧと、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上にＯＮＯ膜である絶縁膜７０を介して設けられる「第３ゲート電極」としてのコントロールゲート電極ＣＧとを備え、複数のフローティングゲート電極ＦＧ間に「空隙」としてのエアギャップ１５０Ｖが形成され、フローティングゲート電極ＦＧ−ゲート電極ＡＧ間に「空隙」としてのエアギャップ１６０Ｖが形成されている。
【００６３】
ここで、アシストゲート電極ＡＧは、半導体基板１１０の主表面上にゲート絶縁膜１４１を介して複数形成され、半導体基板１１０に反転層を形成することが可能なゲート電極である。また、フローティングゲート電極ＦＧは、半導体基板１１０の主表面上における複数のアシストゲート電極ＡＧ間に位置するに複数形成されている。さらに、半導体基板１１０における複数のフローティングゲート電極ＦＧ間に位置する部分に、不純物領域Ｄが形成されている。そして、半導体装置１においては、不純物領域Ｄ上に「空隙」としてのエアギャップ２２０Ｖが形成されている。
【００６４】
また、本実施の形態に係る半導体装置１の製造方法は、半導体基板１１０の主表面上にゲート絶縁膜１４１を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０上に「第１絶縁膜」としての絶縁膜１５０を形成する工程と、導電膜ＡＧ０および絶縁膜１５０をパターニングする工程（以上、図２６）と、導電膜ＡＧ０および絶縁膜１５０の側壁上に「第２絶縁膜」としての絶縁膜１６０を形成する工程（図２７，図２８）と、半導体基板１１０の主表面上からサイドウォール絶縁膜である絶縁膜１６０横に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図２９，図３０）と、導電膜ＦＧ０上に「第３絶縁膜」としての絶縁膜１７０を形成する工程（図３９）と、絶縁膜１７０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程と、導電膜ＣＧ０をパターニングする工程と、絶縁膜１５０，１６０を除去して「空隙」としてのエアギャップ１５０Ｖ，１６０Ｖを形成する工程（以上、図２４，図２５）とを備える。
【００６５】
なお、上記製造方法は、半導体基板１１０における導電膜ＦＧ０に隣接する部分に不純物領域Ｄを形成する工程（図３１〜図３４）と、不純物領域Ｄ上に「第４絶縁膜」としての絶縁膜２２０を形成する工程（図３５〜図３８）と、絶縁膜２２０を除去して「空隙」としてのエアギャップ２２０Ｖを形成する工程（図２４）とをさらに備える。
【００６６】
なお、上記製造方法は、パターニングされた導電膜ＣＧ０内に絶縁膜を埋め込む工程をさらに備える。ここで、絶縁膜を埋め込む際に、該絶縁膜内に「空隙」としてのエアギャップ１９０Ｖが形成される。
【００６７】
上記のように、エアギャップ１５０Ｖ，１６０Ｖ，２２０Ｖが形成されることにより、複数のフローティングゲート電極ＦＧの間に形成される容量を低減することができるので、閾値変調が抑制される。併せて、エアギャップ１９０Ｖが形成されることにより、フローティングゲート電極ＦＧの周囲を囲むようにエアギャップが形成されるので、閾値変調がさらに抑制される。また、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間にエアギャップ１６０Ｖが形成されることにより、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の耐圧を向上させることができる。
【００６８】
このように、本実施の形態においても、実施の形態１と同様に、閾値変調が抑制され、かつ、デバイス特性の安定性や生産性を確保しながら、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の絶縁性を向上させることができる。
【００６９】
（実施の形態５）
図４０は、実施の形態５に係る半導体装置１を示した断面図である。図４０を参照して、本実施の形態に係る半導体装置１は、実施の形態４に係る半導体装置１の変形例であって、アシストゲート電極ＡＧ上に絶縁膜１５０が残存していることを特徴とする。この場合、絶縁膜１５０は、たとえばシリコン酸化膜により形成される。
【００７０】
本実施の形態においても、実施の形態４と同様に、エアギャップ１６０Ｖ，２２０Ｖが形成されることにより、閾値変調を抑制し、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の耐圧を向上させることができる。
【００７１】
（実施の形態６）
図４１は、実施の形態６に係る半導体装置１を示した断面図である。図４１を参照して、本実施の形態に係る半導体装置１は、実施の形態４に係る半導体装置１の変形例であって、アシストゲート電極ＡＧ上に絶縁膜１５０が残存し、不純物領域Ｄ上に絶縁膜２２０が残存していることを特徴とする。この場合、絶縁膜１５０，２２０は、たとえばシリコン酸化膜により形成される。
【００７２】
本実施の形態においても、実施の形態４と同様に、エアギャップ１６０Ｖが形成されることにより、閾値変調を抑制し、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の耐圧を向上させることができる。
【００７３】
（実施の形態７）
図４２は、実施の形態７に係る半導体装置１を示した断面図である。図４２を参照して、本実施の形態に係る半導体装置１は、実施の形態４に係る半導体装置１の変形例であって、アシストゲート電極ＡＧ上に絶縁膜１５０が残存し、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間に絶縁膜１６０が残存していることを特徴とする。この場合、絶縁膜１５０，１６０は、たとえばシリコン酸化膜により形成される。
【００７４】
本実施の形態においても、実施の形態４と同様に、エアギャップ２２０Ｖが形成されることにより、閾値変調を抑制することができる。
【００７５】
（実施の形態８）
図４３は、実施の形態８に係る半導体装置１を示した断面図である。図４３を参照して、本実施の形態に係る半導体装置１は、実施の形態４に係る半導体装置１の変形例であって、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間に絶縁膜１６０が残存していることを特徴とする。この場合、絶縁膜１６０は、たとえばシリコン酸化膜により形成される。
【００７６】
本実施の形態においても、実施の形態４と同様に、エアギャップ１５０Ｖ，２２０Ｖが形成されることにより、閾値変調を抑制することができる。
【００７７】
（実施の形態９）
図４４は、実施の形態９に係る半導体装置１を示した断面図である。図４４を参照して、本実施の形態に係る半導体装置１は、実施の形態４に係る半導体装置１の変形例であって、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間に絶縁膜１６０が残存し、不純物領域Ｄ上に絶縁膜２２０が残存していることを特徴とする。この場合、絶縁膜１６０，２２０は、たとえばシリコン酸化膜により形成される。
【００７８】
本実施の形態においても、実施の形態４と同様に、エアギャップ１５０Ｖが形成されることにより、閾値変調を抑制することができる。
【００７９】
（実施の形態１０）
図４５は、実施の形態１０に係る半導体装置１を示した断面図である。図４５を参照して、本実施の形態に係る半導体装置１は、実施の形態４に係る半導体装置１の変形例であって、不純物領域Ｄ上に絶縁膜２２０が残存していることを特徴とする。この場合、絶縁膜２２０は、たとえばシリコン酸化膜により形成される。
【００８０】
本実施の形態においても、実施の形態４と同様に、エアギャップ１５０Ｖ，１６０Ｖが形成されることにより、閾値変調を抑制し、フローティングゲート電極ＦＧ−アシストゲート電極ＡＧ間の耐圧を向上させることができる。
【００８１】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。たとえば、実施の形態１に係るメモリセル構造と実施の形態４に係るメモリセル構造とが混在した半導体装置を製造することが可能である。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。たとえば、上述した各実施の形態においては、窒化膜を選択的に除去することにより「空隙（エアギャップ）」を形成しているが、これに代えて、酸化膜を選択的に除去することにより「空隙（エアギャップ）」を形成してもよい。このように、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に係る半導体装置を示した上面図である。
【図２】図１におけるII−II断面図である。
【図３】図１におけるIII−III断面図である。
【図４】図１におけるIＶ−IＶ断面図である。
【図５】図１におけるＶ−Ｖ断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法における第１工程を示した図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法における第２工程を示した図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法における第３工程を示した図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法における第６工程を示した図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法における第７工程を示した図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法における第８工程を示した図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法における第９工程を示した図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法における第１０工程を示した図であり、図１４におけるＸＶ−ＸＶ断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法における第１０工程を示した図であり、図１４におけるＸＶI−ＸＶI断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法における第１１工程を示した図であり、図１５に対応する断面を示す。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法における第１１工程を示した図であり、図１６に対応する断面を示す。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法における第１１工程を示した図であり、図１７におけるＸIＸ−ＸIＸ断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法における第１２工程を示した図であり、図１９に対応する断面を示す。
【図２１】本発明の実施の形態２に係る半導体装置を示した断面図である。
【図２２】本発明の実施の形態３に係る半導体装置を示した断面図である。
【図２３】本発明の実施の形態４に係る半導体装置を示した上面図である。
【図２４】図２３におけるＸＸIＶ−ＸＸIＶ断面図である。
【図２５】図２３におけるＸＸＶ−ＸＸＶ断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法における第１工程を示した図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法における第２工程を示した図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法における第３工程を示した図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法における第４工程を示した図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法における第５工程を示した図である。
【図３１】本発明の実施の形態４に係る半導体装置の製造方法における第６工程を示した図である。
【図３２】本発明の実施の形態４に係る半導体装置の製造方法における第７工程を示した図である。
【図３３】本発明の実施の形態４に係る半導体装置の製造方法における第８工程を示した図である。
【図３４】本発明の実施の形態４に係る半導体装置の製造方法における第９工程を示した図である。
【図３５】本発明の実施の形態４に係る半導体装置の製造方法における第１０工程を示した図である。
【図３６】本発明の実施の形態４に係る半導体装置の製造方法における第１１工程を示した図である。
【図３７】本発明の実施の形態４に係る半導体装置の製造方法における第１２工程を示した図である。
【図３８】本発明の実施の形態４に係る半導体装置の製造方法における第１３工程を示した図である。
【図３９】本発明の実施の形態４に係る半導体装置の製造方法における第１４工程を示した図である。
【図４０】本発明の実施の形態５に係る半導体装置を示した断面図である。
【図４１】本発明の実施の形態６に係る半導体装置を示した断面図である。
【図４２】本発明の実施の形態７に係る半導体装置を示した断面図である。
【図４３】本発明の実施の形態８に係る半導体装置を示した断面図である。
【図４４】本発明の実施の形態９に係る半導体装置を示した断面図である。
【図４５】本発明の実施の形態１０に係る半導体装置を示した断面図である。
【符号の説明】
【００８３】
１  半導体装置、１０，１１０  半導体基板、２０  ｎ型埋込み領域、３０  ｐウエル、４０，４１，４２，１４１，１４２  ゲート絶縁膜、５０，５５，６０，８０，９０，１５０，１５５，１６０，１６５，１８０，１９０，２２０  絶縁膜、５０Ｖ，６０Ｖ，２２０Ｖ  エアギャップ、１００，２００  層間絶縁膜、ＡＧ  アシストゲート電極、ＦＧ  フローティングゲート電極、ＣＧ  コントロールゲート電極、ＡＧ０，ＦＧ０，ＣＧ０  導電膜、ＣＧ１，ＣＧ１０  ポリシリコン膜、ＣＧ２，ＣＧ２０  シリサイド膜、Ｄ  不純物領域、Ｎ  ｎ＋不純物領域、Ｐ  ｐ＋ポケット層、ＲＭ  レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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