(57)【要約】【課題】  ＤＲＡＭ装置における端メモリセルマットの面積を小さくすること。【解決手段】  端メモリセルマット２０のメモリセルを通常メモリセルマット１０のメモリセルよりも敢えて面積の大きなタイプにし、フォールデットビット線構造の利点をオープンビット線構造に持ち込むことを可能とする。それにより、端メモリセルマット２０全体としては、面積を小さくすることができる。例えば、通常メモリセルマット１０のメモリセルを６Ｆ２セルとする一方、端メモリセルマット２０のメモリセルを８Ｆ２セルとする。【選択図】図２
2007005502.tif 000002
【特許請求の範囲】
【請求項１】
２以上の通常メモリセルマットからなる通常メモリセルマット列と該通常メモリセルマット列の両端に配置された２つの端メモリセルマットを備えた半導体記憶装置において、
前記通常メモリセルマットの夫々は、第１所定数個の第１種メモリセルを有しており、
前記端メモリセルマットの夫々は、第２所定数個の第２種メモリセルを有しており、
前記第１種メモリセルの夫々の面積は、前記第２種メモリセルの夫々の面積よりも小さい
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１所定数は、前記第２所定数よりも大きい
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２のいずれかに記載の半導体記憶装置において、オープンビット線構造を備えることを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記端メモリセルマットと該端メモリセルマットに隣接する前記通常メモリセルマットとの間に配置された端センスアンプを備えており、
該端センスアンプは、前記隣接する通常メモリセルマット上に延設された第１ビット線と、前記端メモリセルマット上に延設された第２ビット線に接続されており、
前記端メモリセルマットは、前記端センスアンプに近い端部と前記端センスアンプから遠い端部とを備えており、
前記第２ビット線は、前記端センスアンプから前記遠い端部に向かって延びる第１部と、前記遠い端部から前記近い端部に向かって延びる第２部と、前記第１部と前記第２部とを連結する連結部を備えている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記第１種メモリセルは、６Ｆ２セルであり、
前記第２種メモリセルは、８Ｆ２セルである
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
前記第２種メモリセルは、８Ｆ２ハーフピッチセルである
ことを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記第１部と前記第２部の中心間距離は２Ｆである
ことを特徴とする半導体記憶装置。
【請求項８】
請求項５記載の半導体記憶装置において、
前記第２種メモリセルは、８Ｆ２クォータピッチセルである
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記第１部と前記第２部の中心間距離は４Ｆである
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、オープンビット線構造のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ装置は、一対のビット線とセンスアンプの接続関係により、オープンビット線構造のものとフォールデッドビット線構造のものとに大別される。オープンビット線構造のＤＲＡＭ装置においては、一対のビット線がセンスアンプの両側の接続され、互いに異なるメモリセルマット上に延びている。一方、フォールデッドビット線構造のＤＲＡＭ装置においては、一対のビット線がセンスアンプから同一のメモリセルマット上に延びている。
【０００３】
オープンビット線構造のＤＲＡＭ装置の場合、ワード線とビット線の各交点毎にメモリセルを配置することができ、各メモリセルの面積も６Ｆ２とすることができる。ここで、“Ｆ（ｆｅａｔｕｒｅ  ｓｉｚｅ）”は実務上はビット線ピッチの１／２とされており、このＦを用いて面積を示した場合に、６Ｆ２の面積を有するメモリセルを６Ｆ２セルという。
【０００４】
一方、フォールデッドビット線構造のＤＲＡＭ装置の場合、ワード線とビット線の各交点毎にメモリセルを配置することができず、８Ｆ２がメモリセルの面積の限界とされている。ここで、８Ｆ２の面積を有するメモリセルを８Ｆ２セルという。なお、８Ｆ２セルには、８Ｆ２ハーフピッチセルと８Ｆ２クォータピッチセルの２種類がある。前者は、ワード線の延びる方向（ワード線方向）において対応するビット線コンタクトがビット線２本毎に現れるようにして配置してなるものであり、後者は、ワード線方向において対応するビット線コンタクトがビット線４本毎に現れるようにして配置してなるものである。
【０００５】
以上より明らかなように、オープンビット線構造のＤＲＡＭ装置は６Ｆ２セルを採用できる点で、８Ｆ２セルを採用するフォールデッドビット線構造のものよりも有利である。しかし、オープンビット線構造のＤＲＡＭ装置においては、メモリセルマット列の左右両端に位置する端メモリセルマットの約半分の領域をダミーセルが占めることとなることから、端メモリセルマットに関しては面積効率が悪い（例えば、特許文献１の００２９欄及び図４参照）。
【０００６】
【特許文献１】特開２００１−１３５０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１の技術では、１回のワード線選択によって選択されるメモリセルの総数を端メモリセルマット以外のメモリセルマット（以下、「通常メモリセルマット」という。）と端メモリセルマットとで等しくするため、一方の端メモリセルマットのワード線を活性化する場合に、他方の端メモリセルマットの対応するワード線も同時に活性化することとしている（例えば、特許文献１の００３４欄参照）。
【０００８】
しかしながら、特許文献１記載の技術では、端メモリセルマットの約半分の領域を依然としてダミーセルが占めており、端メモリセルマットの面積効率については何らの改善もなされていない。
【０００９】
本発明は、特許文献１の技術とは異なり、面積効率の向上に主眼を置き、端メモリセルマットの面積を小さくすることのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、２以上の通常メモリセルマットからなる通常メモリセルマット列と該通常メモリセルマット列の両端に配置された２つの端メモリセルマットを備えた半導体記憶装置であって、前記通常メモリセルマットの夫々は、第１所定数個の第１種メモリセルを有しており、前記端メモリセルマットの夫々は、第２所定数個の第２種メモリセルを有しており、前記第１種メモリセルの夫々の面積は、前記第２種メモリセルの夫々の面積よりも小さいことを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００１１】
本発明によれば、例えば、第１種メモリセルを６Ｆ２セルとし、第２種メモリセルを８Ｆ２セルとすることができる。これにより、基本的にはオープンビット線構造を採用しつつ、例えば、端メモリセルマット上においてのみ、フォールデッドビット線構造の概念を利用するといったことが可能となる。それにより、端メモリセルマット上のメモリセルも６Ｆ２セルとした場合のダミーセル領域を削減することができることから、各メモリセルの面積が２Ｆ２ずつ増えたとしても、端メモリセルマット全体としてはサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態による半導体記憶装置について図面を用いて説明する。本発明の実施の形態による半導体記憶装置は、具体的には、互いに異なるメモリセルマット上に延設されたビット線ペアに接続されたセンスアンプを複数個備えたオープンビット線構造のＤＲＡＭ装置である。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態によるＤＲＡＭ装置は、図１に示されるように、複数の通常メモリセルマット１０からなる通常メモリセルマット列とその両端に配された２つの端メモリセルマット２０を備えている。
【００１４】
図２に例示されているように、通常メモリセルマット１０は、第１所定数個の６Ｆ２セルからなり、端メモリセルマット２０は、第２所定数個の８Ｆ２セルからなる。詳しくは、本実施の形態における端メモリセルマット２０のメモリセルは、８Ｆ２ハーフピッチセルである。ここで、図２において“ＷＬ”はワード線を示し、“ＢＣＴ”はビット線コンタクトを示す。また、“ＳＣＴ”はストレージノードコンタクトを示す。ストレージノードコンタクトは、シリンダ状のキャパシタをセルとして有する場合などにはシリンダコンタクトとも呼ばれる。
【００１５】
従来の端メモリセルマットのビット線間にはダミーセルが設けられていたが、図２に示されるように本実施の形態における端メモリセルマット２０ではそのようなセルは設けられていない。そのため、本実施の形態においては、第１所定数は第２所定数の約２倍となっている。
【００１６】
再び図１を参照すると、隣接する通常メモリセルマット１０間には、通常センスアンプ３０が配列されている。各通常センスアンプ３０からは一対のビット線３１，３２が互いに異なる通常メモリセルマット１０上に向かって延びている。
【００１７】
一方、端メモリセルマット２０と端メモリセルマット２０に隣接する通常メモリセルマット１０との間には端センスアンプ４０が配列されている。端センスアンプ４０からは、一対のビット線４１，４２がそれぞれ通常メモリセルマット１０及び端メモリセルマット２０上に向かって延びている。このうち、通常メモリセルマット１０上に延設されたビット線４１を第１ビット線といい、端メモリセルマット２０上に延設されたビット線４２を第２ビット線という。
【００１８】
図示されたように、第１ビット線４１は、通常センスアンプ３０に接続されたビット線３１，３２と同様に直線状のものであるが、第２ビット線４２は直線状ではなく途中で折り返された形状を有している。
【００１９】
詳しくは、図１及び図２から理解されるように、端メモリセルマット２０は端センスアンプ４０から遠い端部２０ａと端センスアンプ４０に近い端部２０ｂとを有しており、第２ビット線４２は、端センスアンプ４０から端メモリセルマット２０の遠い端部２０ａに向かって延びる第１部４２ａと、端メモリセルマット２０の遠い端部２０ａから近い端部２０ｂに向かって延びる第２部４２ｂと、第１部４２ａと第２部４２ｂとを連結する連結部４２ｃを備えている。
【００２０】
８Ｆ２ハーフピッチセルの場合、例えばビット線コンタクトＢＣＴ１及びＢＣＴ２の位置的関係から理解されるように、ワード線ＷＬの延設された方向において、対応するビット線コンタクトＢＣＴの間には第２ビット線４２の第１部４２ａ又は第２部４２ｂのいずれか一本が介在している。このようなレイアウトの場合、隣接する第１部４２ａ及び第２部４２ｂに接続されているメモリセルが同一のワード線ＷＬに接続されていることはないので、第１部４２ａ及び第２部４２ｂの中心間距離は、通常メモリセルマット１０におけるビット線ピッチ、即ち２Ｆに等しくすることができる。
【００２１】
上述したような構成によれば、端メモリセルマット２０の面積を小さくすることができる。例えば、従来構成によれば、センスアンプのビット線に接続されたメモリセルと同数のダミーセルが端メモリセルマット上に形成されていたため、セル数は必要な数の２倍になっていた。そのため、例えば、一本のビット線に２ｎ（ｎは自然数）ビットの６Ｆ２セルがつながっていたとすると、一本のビット線あたり２４ｎＦ２（＝２ｎ×６Ｆ２×２）の面積を必要としていた。これに対して、上述した実施の形態によれば、一ビットあたりの面積は大きくなったもののダミーセルの分を削減することができるため、メモリセルマット全体としては面積を小さくすることができる。例えば、一本のビット線に２ｎビットの８Ｆ２ハーフピッチセルがつながっていたとすると、一本のビット線あたりに必要とされる面積は、１６ｎＦ２（＝２ｎ×８Ｆ２）となる。
【００２２】
（第２の実施の形態）
本発明の第２の実施の形態によるＤＲＡＭ装置は、図３に示されるように、端メモリセルマット２５におけるメモリセルが８Ｆ２ハーフピッチセルではなく、８Ｆ２クォータピッチセルである点で前述の第１の実施の形態によるＤＲＡＭ装置と異なっている。それに伴い、端センスアンプ４０の第２ビット線４３にも相違が生じているが、その他の点では本実施の形態によるＤＲＡＭ装置は、前述の第１の実施の形態によるものと同じである。従って、第１の実施の形態と同一又は実質的に同じ構成要素については、図３においても図２で用いた参照符号を付すこととする。
【００２３】
第１の実施の形態と同様に、本実施の形態における端センスアンプ４０からは、第１ビット線４１及び第２ビット線４３がそれぞれ通常メモリセルマット１０及び端メモリセルマット２５上に向かって延びている。
【００２４】
詳しくは、図３から理解されるように、第２ビット線４３は、端センスアンプ４０から端メモリセルマット２５の遠い端部２５ａに向かって延びる第１部４３ａと、端メモリセルマット２５の遠い端部２５ａから近い端部２５ｂに向かって延びる第２部４３ｂと、第１部４３ａと第２部４３ｂとを連結する連結部４３ｃを備えている。
【００２５】
８Ｆ２クォータピッチセルの場合、例えばビット線コンタクトＢＣＴ３及びＢＣＴ４の位置的関係から理解されるように、ワード線ＷＬの延設された方向において、対応するビット線コンタクトＢＣＴの間には第２ビット線４３の第１部４３ａ又は第２部４３ｂが合計で３本介在している。このようなレイアウトの場合、同一のワード線ＷＬに接続されているメモリセルが重複することを避けるため、第１部４３ａ及び第２部４３ｂの中心間距離は、通常メモリセルマット１０におけるビット線ピッチ（２Ｆ）に等しくすることができず、図示したように、４Ｆとしてある。即ち、通常のビット線ピッチからすれば一本起きにビット線（部分）を連結部４３ｃで接続したような構成となっている。
【００２６】
上述したような構成によれば、例えば、一本のビット線に２ｎビットの８Ｆ２クォータピッチセルがつながっていたとすると、一本のビット線あたりに必要とされる面積は、１６ｎＦ２（＝２ｎ×８Ｆ２）となる。
【産業上の利用可能性】
【００２７】
本発明は、例えば、一つのセンスアンプに複数のビット線ペアを接続し、センスアンプを時分割駆動させる場合などにも適用可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態によるＤＲＡＭ装置を示す概略図である。
【図２】図１に示されたＤＲＡＭ装置における端メモリセルマット及びその近傍の構成を示す概略図である。
【図３】本発明の第２の実施の形態によるＤＲＡＭ装置を示す概略図であって、図２に対応する部分を示す図である。
【符号の説明】
【００２９】
１０          通常メモリセルマット
２０，２５    端メモリセルマット
３０          通常センスアンプ
３１，３２    ビット線
４０          端センスアンプ
４１          第１ビット線
４２，４３    第２ビット線
４２ａ，４３ａ    第１部
４２ｂ，４３ｂ    第２部
４２ｃ，４３ｃ    連結部
ＷＬ          ワード線
ＢＣＴ        ビット線コンタクト
ＳＣＴ        ストレージノードコンタクト
【図１】
2007005502.tif 000003
【図２】
2007005502.tif 000004
【図３】
2007005502.tif 000005