(57)【要約】【課題】相変化メモリ装置及びそれの読み出し方法を提供する。【解決手段】本発明に係る不揮発性半導体メモリ装置は複数のワードライン、複数のビットライン、及び複数の相変化メモリセルを含み、それぞれの相変化メモリセルは前記複数のワードライン及び前記複数のビットラインのうちの一つのワードライン及び一つのビットラインの間に直列連結される相変化抵抗素子及びダイオードを含む相変化メモリセルアレイと、前記相変化メモリセルアレイの一つのビットラインに選択的に連結される感知ノードと、内部電源電圧より高い昇圧電圧を発生する昇圧回路と、前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、前記感知ノードに連結される感知増幅器とを含み、前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
感知ノードに選択的に連結される相変化メモリセルと、
昇圧電圧を発生する昇圧回路と、
前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするプリチャージ及びバイアシング回路と、
前記感知ノードの電圧を感知する感知増幅器とを含むことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記プリチャージ及びバイアシング回路は、
前記昇圧電圧と前記感知ノードとの間に連結され、前記感知ノードをプリチャージするための第１トランジスタと、
前記昇圧電圧と前記感知ノードとの間に連結され、前記感知ノードをバイアスするための第２トランジスタとを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記第１及び第２トランジスタはＭＯＳトランジスタであることを特徴とする請求項２に記載の不揮発性半導体メモリ。
【請求項４】
前記プリチャージ及びバイアシング回路は前記感知ノードをプリチャージ及びバイアスするＭＯＳトランジスタを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記ＭＯＳトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項４に記載の不揮発性半導体メモリ。
【請求項６】
前記相変化メモリセルはビットラインと参照電圧との間に直列連結された相変化抵抗素子及びＭＯＳトランジスタを含み、
前記ＭＯＳトランジスタのゲートはワードラインに連結され、
前記ビットラインは前記感知ノードに選択的に連結されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項７】
前記ＭＯＳトランジスタは前記参照電圧と前記相変化抵抗素子との間に連結されることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項８】
前記相変化抵抗素子は前記参照電圧と前記ＭＯＳトランジスタとの間に連結されることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項９】
前記プリチャージ及びバイアシング回路は前記昇圧電圧と前記感知ノードとの間に少なくとも一つのＭＯＳトランジスタを含み、
前記相変化メモリセルのＭＯＳトランジスタの酸化膜の厚さは前記プリチャージ及びバイアシング回路の前記少なくとも一つのＭＯＳトランジスタの酸化膜の厚さより小さいことを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１０】
前記プリチャージ及びバイアシング回路は前記昇圧電圧と前記感知ノードとの間に少なくとも一つのＭＯＳトランジスタを含み、
前記相変化メモリセルのＭＯＳトランジスタのスレッショルド電圧は前記プリチャージ及びバイアシング回路の前記少なくとも一つのＭＯＳトランジスタのスレッショルド電圧より低いことを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項１１】
前記相変化メモリセルはビットラインとワードラインとの間に直列連結された相変化抵抗素子及びダイオードを含み、
前記ビットラインは前記感知ノードに選択的に連結されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項１２】
前記ダイオードは前記ワードラインと前記相変化抵抗素子との間に連結されることを特徴とする請求項１１に記載の不揮発性半導体メモリ。
【請求項１３】
前記相変化抵抗素子は前記ワードラインと前記ダイオードとの間に連結されることを特徴とする請求項１１に記載の不揮発性半導体メモリ。
【請求項１４】
前記相変化メモリセルと前記感知ノードとの間に連結されるクランピング回路をさらに含むことを特徴とする請求項１１に記載の不揮発性半導体メモリ。
【請求項１５】
前記相変化メモリセルを前記クランピング回路に選択的に連結する選択回路をさらに含むことを特徴とする請求項１４に記載の不揮発性半導体メモリ。
【請求項１６】
前記選択回路は前記クランピング回路と前記相変化メモリセルとの間に連結されることを特徴とする請求項１５に記載の不揮発性半導体メモリ。
【請求項１７】
前記感知増幅器は前記感知ノードに連結される感知ユニット、及び前記感知ユニットに連結されるラッチユニットを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項１８】
前記感知ユニットは等化回路を含むことを特徴とする請求項１７に記載の不揮発性半導体メモリ。
【請求項１９】
前記感知ユニットは前記昇圧電圧によって駆動されることを特徴とする請求項１７に記載の不揮発性半導体メモリ。
【請求項２０】
前記感知増幅器は前記感知ユニットに連結されるダミーラッチユニットをさらに含むことを特徴とする請求項１７に記載の不揮発性半導体メモリ。
【請求項２１】
前記相変化メモリセルの相変化物質はＧｅ及びＳｂを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項２２】
前記相変化物質はＴｅをさらに含むことを特徴とする請求項２１に記載の不揮発性半導体メモリ。
【請求項２３】
読み出しモードで動作し、ａ）読み出し区間の間に前記感知ノードをバイアスするようにバイアス回路を制御し、ｂ）前記読み出し区間の第１部分の間に前記感知ノードをプリチャージするようにプリチャージ回路を制御し、ｃ）前記読み出し区間の第２部分の間に前記感知ノードの電圧を感知するように前記感知増幅器を制御する制御回路をさらに含むことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項２４】
複数のワードライン、複数のビットライン、及び複数の相変化メモリセルを含み、それぞれの相変化メモリセルは前記複数のワードライン及び前記複数のビットラインのうちの一つのワードライン及び一つのビットラインの間に直列連結される相変化抵抗素子及びダイオードを含む相変化メモリセルアレイと、
前記相変化メモリセルアレイの一つのビットラインに選択的に連結される感知ノードと、
内部電源電圧より高い昇圧電圧を発生する昇圧回路と、
前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、
前記感知ノードに連結される感知増幅器とを含み、
前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする不揮発性半導体メモリ装置。
【請求項２５】
前記内部電源電圧は１．２Ｖまたはそれより低いことを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記内部電源電圧は１．０Ｖまたはそれより低いことを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項２７】
相変化半導体メモリ装置の感知ノードに選択的に連結される相変化メモリセルの読み出し方法において、
前記相変化半導体メモリ装置の内部電源電圧より高い昇圧電圧を発生し、
前記昇圧電圧を用いて前記相変化メモリセルの読み出し動作の間に前記感知ノードをプリチャージ及びバイアスすることを特徴とする読み出し方法。
【請求項２８】
前記相変化メモリセルはダイオード及び相変化抵抗素子を含み、
前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする請求項２７に記載の読み出し方法。
【請求項２９】
前記内部電源電圧は１．２Ｖまたはそれより低いことを特徴とする請求項２８に記載の読み出し方法。
【請求項３０】
前記内部電源電圧は１．０Ｖまたはそれより低いことを特徴とする請求項２８に記載の読み出し方法。
【請求項３１】
前記相変化半導体メモリ装置は前記感知ノードの電圧を感知するための感知増幅器をさらに含み、
前記昇圧電圧を用いて前記感知増幅器を駆動することを特徴とする請求項２７に記載の読み出し方法。
【請求項３２】
不揮発性半導体メモリ装置と、
前記不揮発性半導体メモリ装置に連結されたマイクロプロセッサとを含み、
前記不揮発性半導体メモリ装置は、
感知ノードに選択的に連結される相変化メモリセルと、
昇圧電圧を発生する昇圧回路と、
前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、
前記感知ノードの電圧を感知する感知増幅器とを含むことを特徴とするシステム。
【請求項３３】
前記マイクロプロセッサに連結された入出力インターフェース回路と、
前記マイクロプロセッサ、前記不揮発性半導体メモリ装置、及び前記入出力インターフェース回路に電源を供給する電源供給回路を含むことを特徴とする請求項３２に記載のシステム。
【請求項３４】
前記システムはモバイル通信装置で設けられることを特徴とする請求項３３に記載のシステム。
【請求項３５】
前記相変化メモリセルはダイオード及び相変化抵抗素子を含み、
前記昇圧電圧は前記不揮発性半導体メモリ装置の内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする請求項３２に記載のシステム。
【請求項３６】
前記内部電源電圧は１．２Ｖと同一またはそれより低いことを特徴とする請求項３５に記載のシステム。
【請求項３７】
前記内部電源電圧は１．０Ｖと同一またはそれより低いことを特徴とする請求項３５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体メモリ装置に係り、より詳細には相変化メモリセルを含む不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）としてよく知られた相変化ランダムアクセスメモリ（ＰＲＡＭ）は結晶状態と非結晶状態の間で安定して変形するためのエネルギー（例えば、熱エネルギー）に反応するカルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ）のような相変化物質を含む。このようなＰＲＡＭは、特許文献１及び特許文献２に開示されている。
【０００３】
ＰＲＡＭの相変化物質は結晶状態で相対的に低い抵抗を示し、非結晶状態で相対的に高い抵抗を示す。伝統的な用語体系において、低い抵抗の結晶状態は’セット’状態といい、論理‘０’を示す。一方、高い抵抗の非結晶状態は‘リセット’状態といい、論理‘１’を示す。
【０００４】
“結晶”と“非結晶”は相変化物質と係わる相対的な用語である。すなわち、相変化メモリセルが結晶状態にあると言えば、この技術分野で通常の知識を有する者はそのセルの相変化物質が非結晶状態と比べてより整った結晶構造を有すると理解するであろう。結晶状態にあるメモリセルは完全な結晶である必要はない。そして非結晶状態にあるメモリセルも完全な非結晶である必要はない。
【０００５】
一般的に、ＰＲＡＭの相変化物質は相対的に短い時間の間に溶融点以上に加熱することで、非結晶状態にリセットされる。反対に、相変化物質は相対的に長い時間の間に融点以下に加熱することで結晶状態にセットされる。いずれの場合も、相変化物質は熱処理後に本来の温度に戻るように冷却される。しかし、一般的に、相変化物質が非結晶状態にリセットされる時、急速に冷却される。
【０００６】
相変化物質の速度及び安定性のような相変化特性はＰＲＡＭの性能に影響を及ぼす。上述したように、カルコゲン化合物はＰＲＡＭに適した相変化特性を有する。特に、Ｇｅ、Ｓｂ、及びＴｅを含む化合物（例えば、Ｇｅ２Ｓｂ２Ｔｅ５又はＧＳＴ）は非結晶と結晶状態の間で安定し、かつ速く変形する。
【０００７】
図１Ａ及び１Ｂは相変化メモリセル１０の‘セット’状態または‘リセット’状態を示す。例えば、メモリセル１０はビットラインＢＬと基準電位（例えば、接地）との間に直列連結された相変化抵抗素子１１及びトランジスタ２０を含む。アクセストランジスタ２０のゲートにはワードラインＷＬが連結される。図１Ａ及び１Ｂは相変化抵抗素子１１の一例を示すが、他の構成及び連結関係を有することもできる。他の形態の一例は、相変化抵抗素子１１がビットラインＢＬとワードラインＷＬとの間のダイオードと直列連結されるものである。
【０００８】
図１Ａ及び図１Ｂにおいて、相変化抵抗素子１１は相変化物質１４上に形成された上位電極１２を含む。例えば、上位電極１２はビットラインＢＬに電気的に連結される。下位電極コンタクト（ＢＥＣ）１６は相変化物質１４と下位電極１８との間に形成される。アクセストランジスタ２０は下位電極１８と基準電位との間に電気的に連結される。上述したように、アクセストランジスタ２０のゲートはワードラインＷＬに電気的に連結される。
【０００９】
図１Ａにおいて、相変化物質１４は結晶状態にある。上述したように、これはメモリセル１０が低い抵抗の‘セット’状態または論理‘０’状態にあることを意味する。図１Ｂにおいて、相変化物質１４は非結晶状態にある。これはメモリセル１０が高い抵抗の‘リセット’状態または論理‘１’状態にあることを意味する。
【００１０】
図１Ａ及び図１Ｂのメモリセル１０のセット及びリセット状態は下位電極コンタクト１６を通じて流れる電流の大きさと持続時間の制御によって形成される。すなわち、相変化抵抗素子１１はワードラインＷＬの電圧に応答するアクセストランジスタ２０の動作によって活性化される。相変化抵抗素子１１が活性化される時、メモリセル１０はビットラインＢＬの電圧（ビットライン電圧）に応じてプログラムされる。ビットライン電圧はプログラム電流ＩＣＥＬＬを形成するように制御される。プログラム電流ＩＣＥＬＬに応じて、下位電極コンタクト１６は相変化物質１４を‘セット’または‘リセット’状態に選択的にプログラムする加熱装置としての役割を果たす。
【００１１】
図２は相変化物質が‘セット’または‘リセット’状態にプログラムされる時の相変化物質の温度特性を示す。特に、ライン３５は相変化物質が‘リセット’状態にプログラムされる時の温度特性を意味し、ライン３６は‘セット’状態にプログラムされる時の温度特性を意味する。
【００１２】
図２に示したように、相変化物質が‘リセット’状態にプログラムされる時、相変化物質の温度は相対的に短い時間の間に溶融温度Ｔｍ（例えば、６１０℃）以上に加熱され、急速に冷却（ｑｕｅｎｃｈｉｎｇ）される。反対に、相変化物質が‘セット’状態にプログラムされる時、相変化物質の温度は相対的に長い時間の間に結晶温度Ｔｘ（例えば、４５０℃）以上溶融温度Ｔｍ（例えば、６１０℃）以下に加熱され、徐々に冷却される。一般的に、結晶温度Ｔｘ及び溶融温度Ｔｍとの間の温度範囲は‘セットウィンドウ’と呼ばれる。
【００１３】
図３は‘セット’及び‘リセット’状態の相変化物質の抵抗特性（電圧／電流）を示すグラフである。特に、ライン４６は‘セット’状態にある相変化物質の抵抗特性を示す。そしてライン４５は‘リセット’状態にある抵抗特性を示す。図３に示したように、セット及びリセット抵抗は実質的にスレッショルド（閾）電圧（例えば、１Ｖ）以下では異なるが、スレッショルド電圧以上では互いに同じである。読み出し動作の間に必要なセンシングマージンを確保するために、ビットライン電圧をスレッショルド電圧以下に制限することが必要である。図４に示したように、ビットラインＢＬに挿入されるクランピングトランジスタはこのような目的のために使われている。
【００１４】
図４は相変化メモリセルの書き込み及び読み出し動作を説明するための簡単な回路図である。図４に示したように、ビットラインＢＬは書き込みドライバ２４と読み出し回路２６に連結される。また、相変化メモリセル１０、プリチャージトランジスタ２０、及び選択トランジスタ２２がビットラインＢＬに連結される。
【００１５】
例えば、メモリセル１０はビットラインＢＬと基準電位（例えば、接地）との間に直列連結された相変化抵抗素子及びトランジスタを含む。トランジスタのゲートにはワードラインＷＬが連結される。上述したように、相変化メモリセルは他の構成を有することもできる。例えば、相変化メモリセル１０はビットラインＢＬとワードラインＷＬとの間に連結された相変化抵抗素子及びダイオードを含むことができる。
【００１６】
この技術分野の通常の知識を持つ者にとって自明なように、プリチャージトランジスタ２０は読み出しまたは書き込み動作の間にビットラインＢＬをプリチャージするために使われる。プリチャージトランジスタ２０のゲートにはプリチャージ制御信号ＰＲＥＢＬが印加される。一方、選択トランジスタ２２はビットラインＢＬを活性化するために使われる。選択トランジスタ２２のゲートにはＹ−アドレス信号ＹＳＥＬが印加される。
【００１７】
書き込みドライバ２４は書き込み動作の間にリセット電流ＲＥＳＥＴまたはセット電流ＳＥＴを電流ｉｗｒｉｔｅとしてビットラインＢＬに提供するための電流ミラー２８を含む。リセット電流ＲＥＳＥＴ及びセット電流ＳＥＴについては図２を用いてあらかじめ説明した。
【００１８】
読み出し回路２６は読み出し動作の間に電流ソースＲＥＡＤからビットラインＢＬに読み出し電流ｉｒｅａｄを印加する。クランピングトランジスタ３０はビットライン電圧を図３を用いて上述したスレッショルド電圧以下に制限する。クランピングトランジスタ３０のゲートにはクランプ制御信号ＶＣＬＡＭＰが印加される。感知増幅器Ｓ／Ａはビットライン電圧と基準電圧ＶＲＥＦとを比較し、比較結果を出力データＯＵＴとして出力する。
【００１９】
他の種類の不揮発性メモリ装置と同様に、相変化メモリ装置に使われる電源電圧のレベルを減らそうとする努力が続いている。しかし電源電圧のレベルが減れば、読み出し動作の時にセンスアンプのセンシングマージンが低下する問題点がある。
【特許文献１】米国登録特許第６，４８７，１１３号
【特許文献２】米国登録特許第６，４８０，４３８号
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、読み出し動作の時にセンスアンプのセンシングマージンを確保し、より安定的な読み出し動作を実行する不揮発性半導体メモリ装置及びそれの読み出し方法を提供することにある。また、本発明の目的は、前記不揮発性半導体メモリ及びマイクロプロセッサを含むシステムを提供することにある。
【課題を解決するための手段】
【００２１】
本発明に係る不揮発性半導体メモリは、感知ノードに選択的に連結される相変化メモリセルと、昇圧電圧を発生する昇圧回路と、前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするプリチャージ及びバイアシング回路と、前記感知ノードの電圧を感知する感知増幅器とを含む。
【００２２】
本発明に係る不発性半導体メモリ装置は複数のワードラインと、複数のビットラインと、複数の相変化メモリセルとを含み、それぞれの相変化メモリセルは前記複数のワードライン及び前記複数のビットラインのうちの一つのワードライン及び一つのビットラインの間に直列連結される相変化抵抗素子及びダイオードを含む相変化メモリセルアレイと、前記相変化メモリセルアレイの一つのビットラインに選択的に連結される感知ノードと、内部電源電圧より高い昇圧電圧を発生する昇圧回路と、前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、前記感知ノードに連結される感知増幅器とを含み、前記昇圧電圧は前記内部電源電圧と前記ダイオードのスレッショルド電圧との和と同一またはそれより高いことを特徴とする。
【００２３】
本発明に係る相変化半導体メモリ装置の感知ノードに選択的に連結される相変化メモリセルの読み出し方法は、前記相変化半導体メモリ装置の内部電源電圧より高い昇圧電圧を発生し、前記昇圧電圧を用いて前記相変化メモリセルの読み出し動作の間に前記感知ノードをプリチャージ及びバイアスする。
【００２４】
本発明に係るシステムは不揮発性半導体メモリ装置と、前記不揮発性半導体メモリ装置に連結されたマイクロプロセッサとを含み、前記不揮発性半導体メモリ装置は感知ノードに選択的に連結される相変化メモリセルと、昇圧電圧を発生する昇圧回路と、前記昇圧電圧によって駆動され、前記感知ノードをプリチャージ及びバイアスするためのプリチャージ及びバイアシング回路と、前記感知ノードの電圧を感知する感知増幅器とを含む。
【発明の効果】
【００２５】
本発明によると、読み出し動作の時にセンスアンプのセンシングマージンを十分に確保することができるので、安定的な読み出し動作を実行することができる。
【発明を実施するための最良の形態】
【００２６】
従来の相変化メモリ装置における相対的に小さいセンシングマージンは特許文献１に開示されており、全体的に参照文献として含まれる。特許文献１は相変化メモリ装置のセンシングマージンを増加させることを目的としており、感知ノードにプリチャージ電圧を供給した後、相変化メモリセルから感知ノードに電荷が移動する間に、読み出し回路の感知ノードに一定の電圧（例えば、バイアス電圧）を印加することを特徴とする。
【００２７】
以下では本発明の望ましい実施形態を詳細に説明する。本発明の望ましい実施形態に係る不揮発性半導体メモリ装置の読み出し回路が図５を参照して詳細に説明される。
【００２８】
図５を参照するに、不揮発性メモリ装置（相変化メモリ装置）１００はワードラインＷＬ＜０−ｎ＞及びビットラインＢＬ＜０−ｍ＞の間に連結される複数の相変化メモリセルを含む。それぞれの相変化メモリセル（例えば、相変化メモリセル１１１）はワードラインＷＬ１とビットラインＢＬｍとの間に連結された相変化抵抗素子及びダイオードを含む。図５において、ダイオードは相変化抵抗素子及びワードラインの間に連結される。しかし相変化抵抗素子とダイオードはその位置を置換することができる。すなわち、相変化抵抗素子をダイオードとワードラインとの間に連結することもできる。
【００２９】
相変化メモリセルアレイ１１０は図５に示さない他の素子を含む。例えば、プリチャージ回路（またはトランジスタ）が書き込み動作の間にビットラインＢＬ＜０−ｍ＞をプリチャージするように相変化メモリセルアレイ１１０に含まれる。
【００３０】
不揮発性メモリ装置１００はアドレスデコーダ１２０及びコラム選択回路１３０をさらに含む。アドレスデコーダ１２０はアドレス信号ＡＤＤＲをデコードして、ワードラインＷＬ＜０−ｎ＞を駆動してコラムアドレス信号ｙ＜ｉ＞を出力する。ここで、ｉは０〜ｍである。コラムアドレス信号ｙ＜ｉ＞はコラム選択回路１３０のＹ−ゲートトランジスタＹ＜０−ｍ＞のゲート電極にそれぞれ印加される。それぞれのＹ−ゲートトランジスタＹ＜０−ｍ＞はビットラインＢＬ＜０−ｍ＞とデータラインＤＬとの間にそれぞれ連結される。アドレスデコーダ１２０及びコラム選択回路１３０の内部構成及び動作は通常の知識を持つ者によく知られている。したがって、それに対する詳細な説明は省略する。
【００３１】
続いて、図５を参照するに、不揮発性メモリ装置１００はＹ−ゲートトランジスタＹ＜０−ｍ＞及び感知ノードＮＳＡの間のデータラインＤＬに連結されたクランピング回路１４０をさらに含む。図３及び図４を用いて説明したように、クランピング回路１４０は相変化メモリセル１１１を読み出すのに適するスレッショルド電圧またはそれ以下にビットライン電圧をクランプする。本発明の実施形態において、クランプ回路１４０はデータラインＤＬ及び感知ノードＮＳＡの間に連結され、クランピング制御信号ＣＬＭＰによって制御されるＮＭＯＳトランジスタＮｃｍｐを含む。
【００３２】
図５はＹ−ゲートトランジスタＹ＜０−ｍ＞と感知ノードＮＳＡとの間のデータラインＤＬに連結されたクランピング回路１４０を示す。しかしクランピング回路の他の実現が可能であることは自明である。例えば、複数のクランピング回路をコラム選択回路１３０の他の方にあるビットラインＢＬ＜０−ｍ＞にそれぞれ連結させてもよい。この場合、Ｙ−ゲートトランジスタＹ＜０−ｍ＞はクランピング回路と感知ノードＮＳＡとの間に連結される。
【００３３】
また、感知ノードＮＳＡには感知増幅器１７０が連結される。感知増幅器１７０は昇圧電圧ＶＳＡによって駆動される。これは後で詳細に説明する。感知増幅器１７０は制御信号ｎＰＳＡとＰＭＵＸに応答して感知ノードＮＳＡの電圧と基準電圧（参照電圧）Ｖｒｅｆとを比較する。比較結果は出力信号ＳＡＯとして感知増幅器１７０から出力される。感知増幅器１７０の構成及び動作は後で詳細に説明する。
【００３４】
感知増幅器１７０の出力信号ＳＡＯはデータ出力バッファ１８０に提供される。データ出力バッファ１８０の構成及び動作は通常の知識を持つ者によく知られているので、データ出力バッファ１８０に対する詳細な説明は省略する。
【００３５】
不揮発性メモリ装置１００は感知ノードＮＳＡに連結されるプリチャージ及びバイアシング回路１７５をさらに含む。図６に示すように、プリチャージ及びバイアシング回路１７５は相変化メモリセル１１１から感知ノードＮＳＡに電荷を伝達する前に、感知ノードを先にプリチャージする。そして読み出し動作区間の間に十分なセンシングマージンを確保するため、電荷が感知ノードＮＳＡに伝達される時、感知ノードＮＳＡをバイアスする。
【００３６】
例えば、プリチャージ及びバイアシング回路１７５はバイアス回路１５０及びプリチャージ回路１６０を含む。バイアス回路１５０は昇圧電圧ＶＳＡと感知ノードＮＳＡとの間に連結され、バイアス制御信号ＢＩＡＳによって制御されるＰＭＯＳトランジスタＰｂｉａｓを含む。プリチャージ回路１６０は昇圧電圧ＶＳＡと感知ノードＮＳＡとの間に連結され、プリチャージ制御信号ｎＰＲＥによって制御されるＰＭＯＳトランジスタＰｐｒｅを含む。
【００３７】
昇圧電圧ＶＳＡのレベルは不揮発性メモリ装置１００の内部電源電圧ＶＣＣより高い。昇圧電圧ＶＳＡは一般的にＶＰＰとして表現される。
【００３８】
ここで、内部電源電圧ＶＣＣは望ましくは１．２Ｖであるか、それより低い電圧である。さらに望ましくは、１．０Ｖであるか、それより低い電圧である。
【００３９】
図５に示したように、昇圧電圧ＶＳＡは昇圧電圧発生器２００によって発生される。例えば、昇圧電圧発生器２００はポンプイネーブル信号ＥＮ＿ＰＵＭＰによってイネーブルされ、ＶＳＡ電荷ポンプ２１０及びＶＳＡ電圧検出器２２０を含む。ＶＳＡ電荷ポンプ２１０はよく知られているように、ＶＳＡ電圧フィードバック制御によって内部電源電圧ＶＣＣを昇圧電圧ＶＳＡに変換する役割を果たす。
【００４０】
上述の制御信号ＥＮ＿ＰＵＭＰ、ＣＬＭＰ、ＢＩＡＳ、ｎＰＲＥ、ｎＰＳＡ、およびＰＭＵＸは図５に示した制御ユニット１９０によって発生される。特に、制御ユニット１９０は外部から入力されたコマンドＣＭＤに応答してあらかじめ定義された制御信号を発生するように構成される。制御ユニット１９０の内部回路図は通常の知識を持つ者によく知られているように、多様な方法で構成されることができる。本明細書では、簡潔のために、制御ユニット１９０のハードウェアの詳細な説明は省略する。
【００４１】
図５の不揮発性半導体メモリ装置１００の動作を図６のタイミング図を参照して説明する。一例として、図５のワードラインＷＬ１とビットラインＢＬｍとの間に連結された相変化メモリセル１１１に対する読み出し動作を説明する。ここで、ダイオードのスレッショルド電圧は約１Ｖと仮定する。
【００４２】
図５及び６を参照するに、初期待機区間Ｔ０の間、ワードラインＷＬ１の電圧はハイ（例えば、ＶＣＣ）である。したがって、相変化メモリセル１１１のダイオードは実質的に“オフ”状態にある。また、初期待機区間Ｔ０の間、コラムアドレス信号Ｙｍはロー（例えば、接地）、クランプ電圧ＣＬＭＰはＶｃｍｐ（例えば、約１．５Ｖ）、バイアス電圧ＢＩＡＳはＶｂｉａｓ、そしてプリチャージ電圧ｎＰＲＥは昇圧電圧ＶＳＡである。この状態において、ビットラインＢＬｍの電圧は０Ｖであり、感知ノードＮＳＡの電圧は昇圧電圧ＶＳＡである。
【００４３】
次に、区間Ｔ１において、ビットラインＢＬｍはコラムアドレス信号ＹｍのハイレベルＶＣＣに応答してＶｃｍｐとトランジスタＮｃｍｐのスレッショルド電圧差（例えば、約１Ｖ）に該当する電圧レベルまで上昇し始める。また、プリチャージトランジスタＰｐｒｅはプリチャージ信号ｎＰＲＥのローレベル０Ｖに応答して活性化される。
【００４４】
次に、区間Ｔ２の間に、ワードラインＷＬ１はローレベルになり、プリチャージトランジスタＰｐｒｅはディセーブルされる。相変化メモリセル１１１がセット状態‘０’にある場合であれば、感知ノードＮＳＡは約１Ｖ（すなわち、ダイオードのスレッショルド電圧）まで低下するであろう。一方、相変化メモリセル１１１がリセット状態‘１’にある場合であれば、感知ノードＮＳＡはバイアストランジスタＰｂｉａｓの電源供給によって昇圧電圧ＶＳＡを維持するであろう。
【００４５】
図６から分かるように、相変化メモリ装置１００のセンシングマージンは昇圧電圧ＶＳＡと相変化メモリセル１１１のダイオードのスレッショルド電圧との差と同等である。
【００４６】
本発明の実施形態との対照のために、プリチャージ及びバイアシング回路１７５が昇圧電圧ＶＳＡの代りに電源電圧ＶＣＣによって駆動されると仮定する。ここで、電源電圧ＶＣＣは約１．５Ｖであり、ダイオードのスレッショルド電圧は約１Ｖと仮定する。この場合、センシングマージンは約０．５Ｖ（すなわち、１．５Ｖ−１Ｖ）である。もし、電源電圧ＶＣＣが１．２Ｖに減ったら、センシングマージンは実質的に０．２Ｖに低下する。
【００４７】
本発明の実施形態に係るプリチャージ及びバイアシング回路１７５は昇圧電圧ＶＳＡによって駆動される。望ましくは、昇圧電圧ＶＳＡは電源電圧ＶＣＣとダイオードのスレッショルド電圧との和と同一、またはそれより高い。また電源電圧ＶＣＣは約１．５Ｖであり、ダイオードのスレッショルド電圧は約１Ｖと仮定すれば、昇圧電圧ＶＳＡが約２．５Ｖであれば、センシングマージンは実質的に１．５Ｖに向上する。たとえ電源電圧ＶＣＣが１．２Ｖに低下しても、センシングマージンは１．３Ｖ以上になる。
【００４８】
以下では本発明の実施形態に係る感知増幅器１７０の一例を図９を参照して詳細に説明する。
【００４９】
図９を参照するに、感知増幅器１７０は感知部３１０、ラッチ部３２０、及びダミーラッチ部３３０を含む。望ましくは、感知部３１０は昇圧電圧ＶＳＡによって駆動される。
【００５０】
感知部３１０は感知回路３１１及び等化回路３１２を含む。感知部３１０は第１乃至第３ＰＭＯＳトランジスタＰ１〜Ｐ３及び第１乃至第５ＮＭＯＳトランジスタＮ１〜Ｎ５を含む。これらのトランジスタは昇圧電圧ＶＳＡ及び接地の間で図９に示したように連結されている。感知ノードＮＳＡは第１ＭＯＳトランジスタＮ１のゲートに連結され、基準電圧Ｖｒｅｆは第２ＮＭＯＳトランジスタＮ２のゲートに連結される。一方、等化回路３１２は図９に示したように感知回路ノードＮａ及びＮｂを通じて連結されている。制御信号ｎＰＳＡは第３ＰＭＯＳトランジスタＰ３、第３乃至第５ＮＭＯＳトランジスタＮ３〜Ｎ５のゲートに印加される。
【００５１】
ラッチ部３２０は反転回路３２１及びラッチ回路３２２を含む。図９に示したように、反転回路３２１は感知部３１０の感知回路ノードＮａに連結される。反転回路３２１は第６及び第７ＰＭＯＳトランジスタＰ６、Ｐ７、第６及び第７ＮＭＯＳトランジスタＮ６、Ｎ７、及び第１インバータＩＮ１を含む。ラッチ回路３２２は第２乃至第４インバータＩＮ２〜ＩＮ４を含む。例えば、ラッチ部３２０は内部電源電圧ＶＣＣによって駆動される。または反転回路３２１によって、制御信号ＰＭＵＸは第１インバータＩＮ１の入力及び第７ＮＭＯＳトランジスタＮ７のゲートに印加される。
【００５２】
ダミーラッチ部３３０は電源電圧ＶＣＣによって駆動され、第８ＮＭＯＳトランジスタＮ８及び第８ＰＭＯＳトランジスタＰ８を含む。それぞれのトランジスタは感知回路ノードＮｂに連結されたゲートを有する。この技術分野の通常の知識を持つ者によく知られているように、ダミーラッチ部３３０は感知回路ノードＮａ、Ｎｂで見えるローディングを同一にする。
【００５３】
図９に示した感知増幅器１７０の動作を図１０のタイミング図を参照して詳細に説明する。
【００５４】
図９及び図１０を参照すれば、時間区間Ｔ１の間、制御信号ｎＰＳＡの電圧は昇圧電圧ＶＳＡである。したがって、感知回路３１１はディセーブルされ、等化回路３１２はイネーブルされる。この時、感知回路ノードＮａ、Ｎｂは接地０Ｖとなる。一方、制御信号ＰＭＵＸがローレベル０Ｖとなり、反転回路３２１はディセーブルされる。ラッチ回路３２２の出力ＳＡ０は前の状態を維持する。
【００５５】
次に、時間区間Ｔ２ａにおいて、感知ノードＮＳＡの電圧はメモリセルの‘リセット’または’セット’状態に応じて昇圧電圧ＶＳＡを維持するか約１Ｖに低下する。この動作は図６を用いて説明した。
【００５６】
次に、時間区間Ｔ２ｂにおいて、制御信号ｎＰＳＡの電圧は０Ｖとなる。この時、感知回路３１１はイネーブルされ、等化回路３１２はディセーブルされる。感知ノードＮＳＡの電圧（例えば、約１Ｖ）が基準電圧Ｖｒｅｆより低い‘セット’状態の場合、感知回路ノードＮａは昇圧電圧ＶＳＡとなる。感知ノードＮＳＡの電圧（例えば、ＶＳＡ）が基準電圧Ｖｒｅｆより高い‘リセット’状態の場合、感知回路ノードＮａは０Ｖとなる。
【００５７】
その次に、時間区間Ｔ２ｃにおいて、制御信号ＰＭＵＸは電源電圧ＶＣＣとなる。この時、反転回路３２１はイネーブルされる。反転回路３２１は感知回路ノードＮａを昇圧電圧ＶＳＡまたは０Ｖに反転する。そして反転回路３２１はラッチ回路３２２を駆動して出力データＳＡ０をフリップ（ｆｌｉｐ）するか維持（ｍａｉｎｔａｉｎ）する。
【００５８】
最後に、時間区間Ｔ３において、制御信号ｎＰＳＡの電圧は昇圧電圧ＶＳＡとなる。この時、感知回路３１１はディセーブルされ、等化回路３１２はイネーブルされる。そして制御信号ＰＭＵＸはローレベル０Ｖとなる。この時、反転回路３２１はディセーブルされる。
【００５９】
図５のプリチャージ及びバイアシング回路１７５はそれぞれプリチャージトランジスタＰｐｒｅ及びバイアストランジスタＰｂｉａｓに分離されるように構成することができる。しかし、本発明はこのような方法に制限されない。例えば、図７に示したように、昇圧電圧ＶＳＡによって駆動される一つのトランジスタ１７５ａが感知ノードＮＳＡをプリチャージしてバイアスするように構成してもよい。この場合、制御信号ＣＮＴＬは図６を用いて説明したようにプリチャージ及びバイアス機能を実現するように印加される。
【００６０】
また、本発明はアクセスダイオードを有する相変化メモリセルに限定されるのではない。例えば、図８に示したように、相変化メモリセルはアクセストランジスタＮＴと、アクセストランジスタＮＴと直列連結された相変化メモリ素子ＧＳＴとを含むことができる。アクセストランジスタＮＴのゲートにはワードラインＷＬが連結される。この場合、プリチャージ及びバイアシング回路１７５または１７５ａのＭＯＳトランジスタの酸化膜の厚さは相変化メモリセルのＭＯＳトランジスタＮＴの酸化膜の厚さより厚いことが望ましい。同様に、プリチャージ及びバイアシング回路１７５または１７５ａのＭＯＳトランジスタのスレッショルド電圧は相変化メモリセルのＭＯＳトランジスタＮＴのスレッショルド電圧より高いことが望ましい。
【００６１】
図１１は本発明に係る相変化メモリ装置を含むシステムを簡単に示すブロック図である。相変化メモリ装置１００はシステムのランダムアクセスメモリ、またはシステムの貯蔵装置、またはこれら全部の機能を実現する。上述したように、相変化メモリ装置１００は一つまたはその以上のデータバスＬ３を経由してマイクロプロセッサ５００に連結される。マイクロプロセッサ５００は一つまたはその以上のデータバスＬ２を通じてＩ／Ｏインターフェース６００とデータを交換する。Ｉ／Ｏインターフェース６００は入出力データラインＬ１を通じてデータを伝達するか、データが入力される。例えば、入出力データラインＬ１はコンピュータ周辺バス、高速デジタル通信伝送ライン、またはアンテナシステムと連結することができる。電源分配システムＬ４は電源供給装置４００から相変化メモリ装置１００、マイクロプロセッサ５００、及びＩ／Ｏインターフェース６００に電源を供給する。
【００６２】
図１１のシステムは携帯用または非携帯用器具の全てに利用することができる。携帯用器具に利用される場合、電源供給装置４００は典型的に一つまたはその以上のバッテリーセルを含む。ＰＲＡＭのような相変化メモリは不揮発性メモリ特性によってバッテリー電源を使用する場合に特に適する。携帯用器具にはノートブックコンピュータ、デジタルカメラ、ＰＤＡ、モバイル通信装置（例えば、携帯電話、モバイルイメイル装置、モバイルゲーム装置）などが含まれ、これらによって制限されない。また、非携帯用器具にはデスクトップコンピュータ、ネットワークサーバ、及び固定された商業用または住居用電源システム（例えば、ＡＣ電源システム）によって駆動される他のコンピュータ装置などが含まれ、これらによって制限されない。
【００６３】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述した実施形態に限って決められるのではなく、特許請求範の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められる。
【図面の簡単な説明】
【００６４】
【図１Ａ】セット状態にある相変化メモリセルの構造図である。
【図１Ｂ】リセット状態にある相変化メモリセルの構造図である。
【図２】相変化メモリセルをプログラムする間の温度特性を示すグラフである。
【図３】相変化メモリセルの抵抗特性を示すグラフである。
【図４】相変化メモリセルの書き込み及び読み出し動作を示す回路図である。
【図５】本発明の実施形態に係る相変化メモリ装置を示すブロック図である。
【図６】図５の相変化メモリ装置の動作を説明するためのタイミング図である。
【図７】本発明の実施形態に係るプリチャージ及びバイアシング回路を示す回路図である。
【図８】本発明の実施形態として使われる相変化メモリセルを示す回路図である。
【図９】本発明の実施形態に係る感知増幅器を示す回路図である。
【図１０】図９の感知増幅器の動作を説明するためのタイミング図である。
【図１１】本発明の実施形態に係る相変化メモリ装置を含むシステムを示すブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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