(57)【要約】【課題】シリコン窒化膜ライナーを用いたトレンチ型素子分離において、素子間で差が生じるシリコン基板の表面からシリコン窒化膜ライナーまでのギャップ量のバラツキをなくして、バラツキが小さくかつ良好な素子特性を有する半導体装置を提供する。【解決手段】この半導体装置は、素子分離用のトレンチＴが形成されているシリコン基板１と、このシリコン基板１のトレンチＴの内面を覆うように形成されたシリコン窒化膜のライナー５と、このライナー５を覆い上記トレンチＴを埋めるように形成されたシリコン酸化膜６と、上記トレンチＴに隣接する上記シリコン基板１の素子形成用の上面１ａに形成されたエピタキシャル層７とを有する。上記ライナー５の上面５ａと、上記シリコン基板１の素子形成用の上面１ａとは、高さが等しい。したがって、上記トレンチＴで分離された素子毎において、上記シリコン基板１の上面１ａから上記ライナー５の上面５ａまでのギャップ量のバラツキをなくすことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子分離用のトレンチが形成されている半導体基板と、
この半導体基板のトレンチの内面を覆うように形成されたシリコン窒化膜のライナーと、
このライナーを覆い上記トレンチを埋めるように形成されたシリコン酸化膜と、
上記トレンチに隣接する上記半導体基板の素子形成用の上面に形成されたエピタキシャル層と
を備え、
上記ライナーの上面と上記半導体基板の素子形成用の上面とは、高さが等しいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記半導体基板は、シリコン基板、または、シリコンとゲルマニウムの混晶よりなるシリコンゲルマニウム基板であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記エピタキシャル層は、シリコン層、ゲルマニウム層、または、シリコンとゲルマニウムの混晶よりなるシリコンゲルマニウム層であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記エピタキシャル層の厚みは、２５ｎｍ〜２００ｎｍであることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
上記エピタキシャル層の厚みは、７５ｎｍ〜１５０ｎｍであることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記ライナーの上面の全面を、覆うことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
上記エピタキシャル層は、上記ライナーの上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うことを特徴とする半導体装置。
【請求項８】
半導体基板上に順に形成された第１のシリコン酸化膜および第１のシリコン窒化膜をエッチングしてパターンを形成すると共に、上記半導体基板をエッチングして素子分離用のトレンチを形成する工程と、
上記トレンチ内に露出した上記半導体基板表面、および、上記第１のシリコン窒化膜表面に、第２のシリコン酸化膜を形成して、上記第２のシリコン酸化膜表面に第２のシリコン窒化膜を堆積する工程と、
上記第２のシリコン窒化膜を覆い上記トレンチを完全に埋め込むように第３のシリコン酸化膜を形成する工程と、
上記第３のシリコン酸化膜の平坦化を行うと共に、上記第１のシリコン窒化膜までを露出させる工程と、
露出させた上記第１のシリコン窒化膜をエッチングして除去し、上記第１のシリコン酸化膜および上記第２のシリコン酸化膜を露出させる工程と、
露出させた上記第１のシリコン酸化膜および上記第２のシリコン酸化膜をエッチングして、上記第２のシリコン窒化膜および上記半導体基板を露出させる工程と、
露出させた上記第２のシリコン窒化膜を、上記第２のシリコン窒化膜の上面が、露出させた上記半導体基板の素子形成用の上面と、高さが等しくなるように、エッチングする工程と、
上記半導体基板の素子形成用の上面を成長核としてエピタキシャル層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記エピタキシャル層の厚みは、２５ｎｍ〜２００ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
上記エピタキシャル層の厚みは、７５ｎｍ〜１５０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第２のシリコン窒化膜の上面の全面を、覆うように、形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８に記載の半導体装置の製造方法において、
上記第３のシリコン酸化膜の平坦化を行う際に、上記第１のシリコン窒化膜が露出するまで化学的機械研磨を行うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８に記載の半導体装置の製造方法において、
上記半導体基板の素子形成用の上面を成長核として上記エピタキシャル層を形成する際に、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも低くなるように、上記エピタキシャル層を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８に記載の半導体装置の製造方法において、
上記半導体基板の素子形成用の上面を成長核として上記エピタキシャル層を形成する際に、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも高くなるように、上記エピタキシャル層を形成し、その後、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも低くなるように、上記エピタキシャル層に化学的機械研磨またはエッチングを行うことを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板上に順に形成された第１のシリコン酸化膜および第１のシリコン窒化膜をエッチングしてパターンを形成すると共に、上記半導体基板をエッチングして素子分離用のトレンチを形成する工程と、
上記トレンチ内に露出した上記半導体基板表面、および、上記第１のシリコン窒化膜表面に、第２のシリコン酸化膜を形成して、上記第２のシリコン酸化膜表面に第２のシリコン窒化膜を堆積する工程と、
上記第２のシリコン窒化膜を覆い上記トレンチを完全に埋め込むように第３のシリコン酸化膜を形成する工程と、
上記第３のシリコン酸化膜の平坦化を行うと共に、上記第２のシリコン窒化膜の上面と上記半導体基板の素子形成用の上面との高さが等しくなるように、上記半導体基板までを露出させる工程と、
上記半導体基板の素子形成用の上面を成長核としてエピタキシャル層を形成する工程と、
上記エピタキシャル層を完全に埋め込むように第４のシリコン酸化膜を形成する工程と、
上記第４のシリコン酸化膜の平坦化を行う工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第２のシリコン窒化膜の上面の全面を、覆うように、形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
上記エピタキシャル層は、上記第２のシリコン窒化膜の上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うように、形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５に記載の半導体装置の製造方法において、
上記第３のシリコン酸化膜の平坦化を行う際に、上記半導体基板が露出するまで化学的機械研磨を行うことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５に記載の半導体装置の製造方法において、
上記第４のシリコン酸化膜の平坦化を行う際に、上記エピタキシャル層が露出するまで化学的機械研磨を行うことを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板をエッチングして素子分離用のトレンチを形成する工程と、
上記トレンチ内を含む上記半導体基板表面に第１のシリコン酸化膜を形成して、上記第１のシリコン酸化膜表面に第１のシリコン窒化膜を堆積する工程と、
上記第１のシリコン窒化膜を覆い上記トレンチを完全に埋め込むように第２のシリコン酸化膜を形成する工程と、
上記第２のシリコン酸化膜の平坦化を行うと共に、上記第１のシリコン窒化膜の上面と上記半導体基板の素子形成用の上面との高さが等しくなるように、上記半導体基板までを露出させる工程と、
上記半導体基板の素子形成用の上面を成長核としてエピタキシャル層を形成する工程と、
上記エピタキシャル層を完全に埋め込むように第３のシリコン酸化膜を形成する工程と、
上記第３のシリコン酸化膜の平坦化を行う工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第１のシリコン窒化膜の上面の全面を、覆うように、形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０に記載の半導体装置の製造方法において、
上記エピタキシャル層は、上記第１のシリコン窒化膜の上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うように、形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２０に記載の半導体装置の製造方法において、
上記第２のシリコン酸化膜の平坦化を行う際に、上記半導体基板が露出するまで化学的機械研磨を行うことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２０に記載の半導体装置の製造方法において、
上記第３のシリコン酸化膜の平坦化を行う際に、上記エピタキシャル層が露出するまで化学的機械研磨を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とその製造方法に関し、特にトレンチ型素子分離を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
素子分離の方法として、従来使用されていたＬＯＣＯＳ（LOCal Oxidation of Silicon）型の素子分離法では、微細化するにつれバーズビークやシニングにより素子分離特性が劣化するといった問題が顕著になり、半導体素子の高集積化の妨げとなった。
【０００３】
これを解決するために開発されたトレンチ型素子分離方法（ＳＴＩ：Shallow Trench Isolation）では、基板に形成されたトレンチに酸化シリコン膜を充填する方法を使用し、これにより、バーズビークやシニングの問題はなくなった。
【０００４】
しかし、トレンチ内に酸化シリコンを埋め込み、次いで酸化シリコン膜の緻密化のために熱処理を行うと、基板と分離膜である酸化シリコン膜との材質の差やトレンチ側面のシリコン基板が酸化し膨張することにより、素子形成領域に圧縮応力を受けるという問題が新たに発生した。素子形成領域に圧縮応力を受けると、シリコン基板の活性領域における電子の移動度が大きく低下するため、ＭＯＳトランジスタのドレイン電流が低下してしまう。また、素子の微細化に伴い活性領域が小さくなることで、素子形成領域に及ぼす圧縮応力の影響が大きくなり、微細化したＭＯＳトランジスタのドレイン電流の劣化やバラツキの原因となる。
【０００５】
この圧縮応力の影響という問題を解決する１つの方法として、シリコン窒化膜ライナーをトレンチの内壁に形成し、その後にシリコン酸化膜を充填する方法が開発された。シリコン窒化膜ライナーは引っ張り応力を持つことにより、素子形成領域に掛かる圧縮応力を打ち消すことが可能である。また、窒化シリコン膜ライナーは酸素や水分といった酸化種の拡散を防止するバリア膜として作用するため、後続の熱工程によってトレンチ側面のシリコン基板が酸化されることを防止し、素子形成領域に掛かる応力を減少させ得る。
【０００６】
シリコン窒化膜ライナーを用いたトレンチ型素子分離の形成方法として、図９Ａから図９Ｆに示す方法がある（特開２００４−２０７５６４号公報：特許文献１参照）。
【０００７】
まず、図９Ａに示すように、シリコン基板１０１の表面上にシリコン酸化膜１０２とシリコン窒化膜１０３を順次堆積し、所望のレジストパターンでシリコン窒化膜１０３とシリコン酸化膜１０２とシリコン基板１０１をエッチングする事で、シリコン基板１０１にトレンチを形成する。そして、シリコン酸化膜１０４とシリコン窒化膜１０５を順次堆積し、その後、トレンチを完全に充填するようにシリコン酸化膜１０６を形成する。
【０００８】
次に、図９Ｂに示すように、トレンチに充填したシリコン酸化膜１０６をシリコン窒化膜ライナー１０５が露出しない程度に化学的機械研磨を行うことで、シリコン酸化膜１０６の表面の凹凸を低減させる。
【０００９】
次に、図９Ｃに示すように、シリコン酸化膜１０６をエッチングし、その後、表面が露出したシリコン窒化膜ライナー１０５を除去する。
【００１０】
次に、図９Ｄに示すように、再度トレンチを充填するように全面にシリコン酸化膜１０８を形成する。
【００１１】
次に、図９Ｅに示すように、化学的機械研磨によって素子形成領域のシリコン窒化膜１０３表面を露出させる。一般的にシリコン窒化膜１０３は、化学的機械研磨のストッパーとしても用いられる。
【００１２】
最後に、図９Ｆに示すように、素子形成領域のシリコン窒化膜１０３を後続の湿式エッチングによって除去する。
【００１３】
以上の工程により、シリコン窒化膜ライナーを用いたトレンチ型素子分離の形成を行っている。
【００１４】
また、トレンチ型素子分離の形成方法で将来問題となり得るシリコン酸化膜の埋め込み不良を回避することを目的とし、シリコン酸化膜を加工して素子分離を形成した後に、素子領域部をエピタキシャル成長によって嵩上げさせる、素子分離の形成方法として、図１１Ａから図１１Ｅに示す方法がある（特開２００１−１５５９１号公報：特許文献２参照）。
【００１５】
まず、図１１Ａに示すように、単結晶のシリコン基板２０１上に、素子分離絶縁膜としての熱酸化膜２０６を形成する。
【００１６】
次に、図１１Ｂに示すように、フォトリソグラフィおよび異方性エッチングを用いて、素子形成領域に対応した部分の熱酸化膜２０６を選択的に除去し、熱酸化膜２０６に開口部を開口する。その後、開口部底面のシリコン基板２０１表面の炭素やフッ素からなる汚染層を酸化し、希釈したフッ酸または弗化アンモンにより、開口部底面のシリコン基板２０１表面の自然酸化膜の除去を行う。更に、水素を含むガス雰囲気中での熱処理により、開口部底面のシリコン基板２０１表面の自然酸化膜の除去を再度行う。
【００１７】
次に、図１１Ｃに示すように、露出した基板表面を成長核（シード）に用いてシリコン基板２０１上にエピタキシャル層２０７を選択成長させる。エピタキシャル層２０７は熱酸化膜２０６よりも厚く、かつ熱酸化膜２０６上にはみだすように選択成長させる。
【００１８】
次に、図１１Ｄに示すように、化学的機械研磨により、熱酸化膜２０６の開口部の外部の余剰なエピタキシャル層２０７を除去し、表面を平坦化する。
【００１９】
次に、図１１Ｅに示すように、素子形成領域に残ったエピタキシャル層２０７の表面を１０〜５０ｎｍ程度エッチングして、図１１Ｄの工程でエピタキシャル層２０７の表面に形成された結晶損傷層を除去する。
【００２０】
以上の工程により、シリコン酸化膜を加工して素子分離を形成した後に、素子領域部をエピタキシャル成長によって嵩上げさせる、素子分離の形成を行っている。
【特許文献１】特開２００４−２０７５６４号公報
【特許文献２】特開２００１−１５５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記特許文献１に示すシリコン窒化膜ライナーを用いたトレンチ型素子分離の形成方法においては、シリコン基板１０１の表面からシリコン窒化膜ライナー１０５までのギャップ量（段差量）に、素子間で差が生じるという問題があった。
【００２２】
具体的に述べると、図９ＣのＡ部拡大図である図１０に示すように、標準的なギャップ量を１５１と仮定すると、より大きいギャップ量を有す１５２の箇所が存在してしまうという問題である。
【００２３】
これは、トレンチ形成時のパターン疎密やトレンチ幅に大きく依存し、より具体的には密集パターン端で起こり易い。図９Ｂに示すように、シリコン酸化膜１０６の表面段差が化学的機械研磨後においても平坦化しきれず、後工程の図９Ｃで行うシリコン酸化膜１０６のエッチングや、その後の表面が露出したシリコン窒化膜ライナー１０５を除去する際に段差が継承されてしまうため、ギャップ量に差が生じるものである。
【００２４】
シリコン窒化膜ライナー１０５の目的は、シリコン酸化膜１０６がシリコン基板１０１与える応力を反する応力で相殺することにあり、ギャップ量の差は即ち相殺応力の差となってしまい、それ故ドライブ電流を含む素子特性のバラツキに繋がってしまう。
【００２５】
また、上記特許文献２に示す歪シリコン基板形成技術を用いた素子分離の形成方法においては、素子間の耐圧やリーク電流といった素子分離特性を確保しなければならず、図１１Ｂに示すように、シリコン酸化膜２０６の膜厚は、トレンチ型素子分離と同程度に必要となる。そして図１１Ｃに示すように、エピタキシャル層２０７を所望の状態で形成しなければならない。具体的には、幅１００ｎｍ、高さ２００ｎｍ程度の高いアスペクト比を有するスペース部に、２００ｎｍ程度のエピタキシャル層２０７を選択成長させる必要があり、更には、パターン疎密やスペース幅に依存しない安定した選択成長技術も必要であり、技術的な課題は多い。
【００２６】
そこで、この発明の課題は、シリコン窒化膜ライナーを用いたトレンチ型素子分離において、素子間で差が生じるシリコン基板の表面からシリコン窒化膜ライナーまでのギャップ量（段差量）のバラツキをなくして、バラツキが小さくかつ良好な素子特性を有する半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
上記課題を解決するため、この発明の半導体装置は、
素子分離用のトレンチが形成されている半導体基板と、
この半導体基板のトレンチの内面を覆うように形成されたシリコン窒化膜のライナーと、
このライナーを覆い上記トレンチを埋めるように形成されたシリコン酸化膜と、
上記トレンチに隣接する上記半導体基板の素子形成用の上面に形成されたエピタキシャル層と
を備え、
上記ライナーの上面と上記半導体基板の素子形成用の上面とは、高さが等しいことを特徴としている。
【００２８】
この発明の半導体装置によれば、上記ライナーの上面と上記半導体基板の素子形成用の上面とは、高さが等しいので、上記トレンチで分離された素子毎において、上記半導体基板の素子形成用の上面から上記ライナーの上面までのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチ内に充填した上記シリコン酸化膜が上記半導体基板に与える応力を均一に相殺することができる。
【００２９】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【００３０】
また、一実施形態の半導体装置では、上記半導体基板は、シリコン基板、または、シリコンとゲルマニウムの混晶よりなるシリコンゲルマニウム基板である。
【００３１】
この実施形態の半導体装置によれば、上記半導体基板として、上記シリコン基板を用いる場合、一般的に用いられる半導体基板となる。一方、上記半導体基板として、上記シリコンゲルマニウム基板を用いる場合、高性能かつ低消費電力化を要求されるトランジスタやLSIに好適となる。
【００３２】
また、一実施形態の半導体装置では、上記エピタキシャル層は、シリコン層、ゲルマニウム層、または、シリコンとゲルマニウムの混晶よりなるシリコンゲルマニウム層である。
【００３３】
ここで、上記シリコンゲルマニウム層とは、例えば、ゲルマニウムがシリコンに対して１０〜９０％の濃度範囲で固溶したものである。
【００３４】
この実施形態の半導体装置によれば、上記エピタキシャル層として、上記シリコン層を用いる場合、一般的に用いられるエピタキシャル層となる。一方、上記エピタキシャル層７として、上記ゲルマニウム層や上記シリコンゲルマニウム層を用いる場合、上記ゲルマニウム層や上記シリコンゲルマニウム層は、導電性が高く、一層高性能なトランジスタやLSIを実現できる。
【００３５】
また、一実施形態の半導体装置では、上記エピタキシャル層の厚みは、２５ｎｍ〜２００ｎｍである。
【００３６】
この実施形態の半導体装置によれば、上記エピタキシャル層の厚みは、２５ｎｍ〜２００ｎｍであるので、上記エピタキシャル層での電子の移動度や、ドレイン電流が大きく低下しない。
【００３７】
また、一実施形態の半導体装置では、上記エピタキシャル層の厚みは、７５ｎｍ〜１５０ｎｍである。
【００３８】
この実施形態の半導体装置によれば、上記エピタキシャル層の厚みは、７５ｎｍ〜１５０ｎｍであるので、電子の移動度やドレイン電流の低下を一層防止できる。
【００３９】
また、一実施形態の半導体装置では、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記ライナーの上面の全面を、覆う。
【００４０】
この実施形態の半導体装置によれば、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記ライナーの上面の全面を、覆うので、上記半導体基板の素子形成用の上面の表面積よりも、上記エピタキシャル層の表面積を大きくできて、上記エピタキシャル層上に配置するゲート配線やコンタクト等の配置マージンを増大できる。
【００４１】
また、一実施形態の半導体装置では、上記エピタキシャル層は、上記ライナーの上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆う。
【００４２】
この実施形態の半導体装置によれば、上記エピタキシャル層は、上記ライナーの上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うので、隣接する上記エピタキシャル層間での耐圧不足やリーク電流発生を抑制できる。
【００４３】
また、この発明の半導体装置の製造方法は、
半導体基板上に順に形成された第１のシリコン酸化膜および第１のシリコン窒化膜をエッチングしてパターンを形成すると共に、上記半導体基板をエッチングして素子分離用のトレンチを形成する工程と、
上記トレンチ内に露出した上記半導体基板表面、および、上記第１のシリコン窒化膜表面に、第２のシリコン酸化膜を形成して、上記第２のシリコン酸化膜表面に第２のシリコン窒化膜を堆積する工程と、
上記第２のシリコン窒化膜を覆い上記トレンチを完全に埋め込むように第３のシリコン酸化膜を形成する工程と、
上記第３のシリコン酸化膜の平坦化を行うと共に、上記第１のシリコン窒化膜までを露出させる工程と、
露出させた上記第１のシリコン窒化膜をエッチングして除去し、上記第１のシリコン酸化膜および上記第２のシリコン酸化膜を露出させる工程と、
露出させた上記第１のシリコン酸化膜および上記第２のシリコン酸化膜をエッチングして、上記第２のシリコン窒化膜および上記半導体基板を露出させる工程と、
露出させた上記第２のシリコン窒化膜を、上記第２のシリコン窒化膜の上面が、露出させた上記半導体基板の素子形成用の上面と、高さが等しくなるように、エッチングする工程と、
上記半導体基板の素子形成用の上面を成長核としてエピタキシャル層を形成する工程と
を備えることを特徴としている。
【００４４】
この発明の半導体装置の製造方法によれば、上記第２のシリコン窒化膜を、上記第２のシリコン窒化膜の上面が、上記半導体基板の素子形成用の上面と、高さが等しくなるように、エッチングするので、上記トレンチで分離された素子毎において、上記半導体基板の素子形成用の上面から上記第２のシリコン窒化膜の上面までのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチ内に充填した上記第３のシリコン酸化膜が上記半導体基板に与える応力を均一に相殺することができる。
【００４５】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【００４６】
また、一実施形態の半導体装置の製造方法では、上記エピタキシャル層の厚みは、２５ｎｍ〜２００ｎｍである。
【００４７】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層の厚みは、２５ｎｍ〜２００ｎｍであるので、上記エピタキシャル層での電子の移動度や、ドレイン電流が大きく低下しない。
【００４８】
また、一実施形態の半導体装置の製造方法では、上記エピタキシャル層の厚みは、７５ｎｍ〜１５０ｎｍである。
【００４９】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層の厚みは、７５ｎｍ〜１５０ｎｍであるので、電子の移動度やドレイン電流の低下を一層防止できる。
【００５０】
また、一実施形態の半導体装置の製造方法では、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第２のシリコン窒化膜の上面の全面を、覆うように、形成される。
【００５１】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第２のシリコン窒化膜の上面の全面を、覆うように、形成されるので、上記半導体基板の素子形成用の上面の表面積よりも、上記エピタキシャル層の表面積を大きくできて、上記エピタキシャル層上に配置するゲート配線やコンタクト等の配置マージンを増大できる。
【００５２】
また、一実施形態の半導体装置の製造方法では、上記第３のシリコン酸化膜の平坦化を行う際に、上記第１のシリコン窒化膜が露出するまで化学的機械研磨を行う。
【００５３】
この実施形態の半導体装置の製造方法によれば、上記第３のシリコン酸化膜の平坦化を行う際に、上記第１のシリコン窒化膜が露出するまで化学的機械研磨を行うので、不要な工程を処理することなく、かつ、上記第１のシリコン窒化膜を、研磨のストッパーとして利用したり、研磨工程の終点自動検出に用いることができる。
【００５４】
また、一実施形態の半導体装置の製造方法では、上記半導体基板の素子形成用の上面を成長核として上記エピタキシャル層を形成する際に、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも低くなるように、上記エピタキシャル層を形成する。
【００５５】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも低くなるように、上記エピタキシャル層を形成するので、ゲート配線のフォトリソ時に、素子領域である上記エピタキシャル層の上面と、素子分離領域である上記第３のシリコン酸化膜の上面との高さを、同じにできて、半導体素子を微細化しても、フォトリソグラフィのフォーカスマージン(DOF)を確保でき、また、LWRの影響によるトランジスタやLSIの性能バラツキを抑制できる。
【００５６】
また、一実施形態の半導体装置の製造方法では、上記半導体基板の素子形成用の上面を成長核として上記エピタキシャル層を形成する際に、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも高くなるように、上記エピタキシャル層を形成し、その後、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも低くなるように、上記エピタキシャル層に化学的機械研磨またはエッチングを行う。
【００５７】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層の上面が上記第３のシリコン酸化膜の上面よりも高くなるように、上記エピタキシャル層を形成するので、上記エピタキシャル層の成長が、パターンやパターンサイズやパターンの密集度合いによって、均一に成長しなくても、上記エピタキシャル層を所望の膜厚よりも厚く成長させてから上記エピタキシャル層を研磨することによって、上記エピタキシャル層の厚み（高さ）を均一にできる。
【００５８】
また、この発明の半導体装置の製造方法は、
半導体基板上に順に形成された第１のシリコン酸化膜および第１のシリコン窒化膜をエッチングしてパターンを形成すると共に、上記半導体基板をエッチングして素子分離用のトレンチを形成する工程と、
上記トレンチ内に露出した上記半導体基板表面、および、上記第１のシリコン窒化膜表面に、第２のシリコン酸化膜を形成して、上記第２のシリコン酸化膜表面に第２のシリコン窒化膜を堆積する工程と、
上記第２のシリコン窒化膜を覆い上記トレンチを完全に埋め込むように第３のシリコン酸化膜を形成する工程と、
上記第３のシリコン酸化膜の平坦化を行うと共に、上記第２のシリコン窒化膜の上面と上記半導体基板の素子形成用の上面との高さが等しくなるように、上記半導体基板までを露出させる工程と、
上記半導体基板の素子形成用の上面を成長核としてエピタキシャル層を形成する工程と、
上記エピタキシャル層を完全に埋め込むように第４のシリコン酸化膜を形成する工程と、
上記第４のシリコン酸化膜の平坦化を行う工程と
を備えることを特徴としている。
【００５９】
この発明の半導体装置の製造方法によれば、上記第２のシリコン窒化膜の上面と上記半導体基板の素子形成用の上面との高さが等しくなるように、上記半導体基板までを露出させるので、上記トレンチで分離された素子毎において、上記半導体基板の素子形成用の上面から上記第２のシリコン窒化膜の上面までのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチ内に充填した上記第３のシリコン酸化膜が上記半導体基板に与える応力を均一に相殺することができる。
【００６０】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【００６１】
また、一実施形態の半導体装置の製造方法では、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第２のシリコン窒化膜の上面の全面を、覆うように、形成される。
【００６２】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第２のシリコン窒化膜の上面の全面を、覆うように、形成されるので、上記半導体基板の素子形成用の上面の表面積よりも、上記エピタキシャル層の表面積を大きくできて、上記エピタキシャル層上に配置するゲート配線やコンタクト等の配置マージンを増大できる。
【００６３】
また、一実施形態の半導体装置の製造方法では、上記エピタキシャル層は、上記第２のシリコン窒化膜の上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うように、形成される。
【００６４】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層は、上記第２のシリコン窒化膜の上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うように、形成されるので、隣接する上記エピタキシャル層間での耐圧不足やリーク電流発生を抑制できる。
【００６５】
また、一実施形態の半導体装置の製造方法では、上記第３のシリコン酸化膜の平坦化を行う際に、上記半導体基板が露出するまで化学的機械研磨を行う。
【００６６】
この実施形態の半導体装置の製造方法によれば、上記第３のシリコン酸化膜の平坦化を行う際に、上記半導体基板が露出するまで化学的機械研磨を行うので、研磨を途中で止めてＲＩＥやＷＥＴ等の別手法を用いることがなく、不要な工程を追加することがない。
【００６７】
また、一実施形態の半導体装置の製造方法では、上記第４のシリコン酸化膜の平坦化を行う際に、上記エピタキシャル層が露出するまで化学的機械研磨を行う。
【００６８】
この実施形態の半導体装置の製造方法によれば、上記第４のシリコン酸化膜の平坦化を行う際に、上記エピタキシャル層が露出するまで化学的機械研磨を行うので、上記平坦化により、上記第４のシリコン酸化膜と上記エピタキシャル層との高さを等しくできる。
【００６９】
また、この発明の半導体装置の製造方法は、
半導体基板をエッチングして素子分離用のトレンチを形成する工程と、
上記トレンチ内を含む上記半導体基板表面に第１のシリコン酸化膜を形成して、上記第１のシリコン酸化膜表面に第１のシリコン窒化膜を堆積する工程と、
上記第１のシリコン窒化膜を覆い上記トレンチを完全に埋め込むように第２のシリコン酸化膜を形成する工程と、
上記第２のシリコン酸化膜の平坦化を行うと共に、上記第１のシリコン窒化膜の上面と上記半導体基板の素子形成用の上面との高さが等しくなるように、上記半導体基板までを露出させる工程と、
上記半導体基板の素子形成用の上面を成長核としてエピタキシャル層を形成する工程と、
上記エピタキシャル層を完全に埋め込むように第３のシリコン酸化膜を形成する工程と、
上記第３のシリコン酸化膜の平坦化を行う工程と
を備えることを特徴としている。
【００７０】
この発明の半導体装置の製造方法によれば、上記第１のシリコン窒化膜の上面と上記半導体基板の素子形成用の上面との高さが等しくなるように、上記半導体基板までを露出させるので、上記トレンチで分離された素子毎において、上記半導体基板の素子形成用の上面から上記第１のシリコン窒化膜の上面までのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチ内に充填した上記第２のシリコン酸化膜が上記半導体基板に与える応力を均一に相殺することができる。
【００７１】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【００７２】
また、一実施形態の半導体装置の製造方法では、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第１のシリコン窒化膜の上面の全面を、覆うように、形成される。
【００７３】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層は、上記半導体基板の素子形成用の上面の全面、および、上記第１のシリコン窒化膜の上面の全面を、覆うように、形成されるので、上記半導体基板の素子形成用の上面の表面積よりも、上記エピタキシャル層の表面積を大きくできて、上記エピタキシャル層上に配置するゲート配線やコンタクト等の配置マージンを増大できる。
【００７４】
また、一実施形態の半導体装置の製造方法では、上記エピタキシャル層は、上記第１のシリコン窒化膜の上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うように、形成される。
【００７５】
この実施形態の半導体装置の製造方法によれば、上記エピタキシャル層は、上記第１のシリコン窒化膜の上面に重ならずに、上記半導体基板の素子形成用の上面の全面のみを、覆うように、形成されるので、隣接する上記エピタキシャル層間での耐圧不足やリーク電流発生を抑制できる。
【００７６】
また、一実施形態の半導体装置の製造方法では、上記第２のシリコン酸化膜の平坦化を行う際に、上記半導体基板が露出するまで化学的機械研磨を行う。
【００７７】
この実施形態の半導体装置の製造方法によれば、上記第２のシリコン酸化膜の平坦化を行う際に、上記半導体基板が露出するまで化学的機械研磨を行うので、研磨を途中で止めてＲＩＥやＷＥＴ等の別手法を用いることがなく、不要な工程を追加することがない。
【００７８】
また、一実施形態の半導体装置の製造方法では、上記第３のシリコン酸化膜の平坦化を行う際に、上記エピタキシャル層が露出するまで化学的機械研磨を行う。
【００７９】
この実施形態の半導体装置の製造方法によれば、上記第３のシリコン酸化膜の平坦化を行う際に、上記エピタキシャル層が露出するまで化学的機械研磨を行うので、上記平坦化により、上記第３のシリコン酸化膜と上記エピタキシャル層との高さを等しくできる。
【発明の効果】
【００８０】
この発明の半導体装置および半導体装置の製造方法によれば、上記ライナーの上面と上記半導体基板の素子形成用の上面とは、高さが等しいので、上記トレンチで分離された素子毎において、上記半導体基板の素子形成用の上面から上記ライナーの上面までのギャップ量のバラツキをなくして、バラツキが小さくかつ良好な素子特性を有する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００８１】
以下、この発明を図示の実施の形態により詳細に説明する。
【００８２】
（第１の実施形態）
図１は、この発明の半導体装置の第１の実施形態である断面図を示している。この半導体装置は、素子分離用のトレンチＴが形成されている半導体基板としてのシリコン基板１と、このシリコン基板１のトレンチＴの内面を覆うように形成されたシリコン窒化膜のライナー５と、このライナー５を覆い上記トレンチＴを埋めるように形成されたシリコン酸化膜６と、上記トレンチＴに隣接する上記シリコン基板１の素子形成用の上面１ａに形成されたエピタキシャル層７とを有する。また、上記シリコン基板１と上記シリコン窒化膜のライナー５との間には、シリコン酸化膜４が形成されている。
【００８３】
上記ライナー５の上面５ａと、上記シリコン基板１の素子形成用の上面１ａとは、高さが等しい。上記シリコン基板１の上面１ａは、半導体素子形成領域である。上記エピタキシャル層７は、上記シリコン基板１の上面１ａの全面、上記ライナー５の上面５ａの全面、および、上記シリコン酸化膜４の上面の全面を、覆う。
【００８４】
上記半導体基板として、上記シリコン基板１以外に、シリコンとゲルマニウムの混晶よりなるシリコンゲルマニウム基板としてもよい。したがって、上記半導体基板として、上記シリコン基板１を用いる場合、一般的に用いられる半導体基板となる。一方、上記半導体基板として、上記シリコンゲルマニウム基板を用いる場合、高性能かつ低消費電力化を要求されるトランジスタやLSIに好適となる。つまり、上記シリコンゲルマニウム基板は、純粋なシリコン基板よりも電導性が高いため、トランジスタのスピードを飛躍的に向上できる。また、上記シリコンゲルマニウム基板を使ったトランジスタは、シリコンチップと同じプロセスで製造できるため、大幅なコスト上昇を招くことなく、トランジスタの高速化とノイズ削減や低電力化などを実現できる。
【００８５】
上記エピタキシャル層７には、その後幾つかの工程を経てトランジスタが形成される。上記エピタキシャル層７は、シリコン層、ゲルマニウム層、または、シリコンとゲルマニウムの混晶よりなるシリコンゲルマニウム層である。ここで、上記シリコンゲルマニウム層とは、例えば、ゲルマニウムがシリコンに対して１０〜９０％の濃度範囲で固溶したものである。したがって、上記エピタキシャル層７として、上記シリコン層を用いる場合、一般的に用いられるエピタキシャル層となる。一方、上記エピタキシャル層７として、上記ゲルマニウム層や上記シリコンゲルマニウム層を用いる場合、上記ゲルマニウム層や上記シリコンゲルマニウム層は、導電性が高く、一層高性能なトランジスタやLSIを実現できる。
【００８６】
上記エピタキシャル層７の厚みは、２５ｎｍ〜２００ｎｍである。したがって、上記エピタキシャル層７での電子の移動度や、ドレイン電流が大きく低下しない。さらに好ましくは、上記エピタキシャル層７の厚みは、７５ｎｍ〜１５０ｎｍである。したがって、電子の移動度やドレイン電流の低下を一層防止できる。
【００８７】
上記構成の半導体装置によれば、上記ライナー５の上面５ａと上記シリコン基板１の上面１ａとは、高さが等しいので、上記トレンチＴで分離された素子毎において、上記シリコン基板１の上面１ａから上記ライナー５の上面５ａまでのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチＴ内に充填した上記シリコン酸化膜６が上記シリコン基板１に与える応力を均一に相殺することができる。
【００８８】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【００８９】
また、上記エピタキシャル層７は、上記シリコン基板１の上面１ａの全面、および、上記ライナー５の上面５ａの全面を、覆うので、上記シリコン基板１の上面１ａの表面積よりも、上記エピタキシャル層７の表面積を大きくできて、上記エピタキシャル層７上に配置するゲート配線やコンタクト等の配置マージンを増大できる。具体的に述べると、増大幅の一辺は、50〜150nm程度である。なお、配置マージンを増大しないで、素子形成用のパターンレイアウトを予め小さくしておき、チップ面積を小さくするようにしてもよい。
【００９０】
（第２の実施形態）
図２は、この発明の半導体装置の第２の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第２の実施形態では、第１のシリコン酸化膜６が、上記トレンチＴを埋めるように形成されている。第２のシリコン酸化膜８が、上記第１のシリコン酸化膜６の上面で、隣り合うエピタキシャル層７，７の間を埋めるように、形成されている。
【００９１】
（第３の実施形態）
図３は、この発明の半導体装置の第３の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第３の実施形態では、上記エピタキシャル層７は、上記ライナー５の上面５ａ、および、上記シリコン酸化膜４の上面に重ならずに、上記シリコン基板１の素子形成用の上面１ａの全面のみを、覆う。第１のシリコン酸化膜６が、上記トレンチＴを埋めるように形成されている。第２のシリコン酸化膜８が、上記第１のシリコン酸化膜６の上面、上記ライナー５の上面５ａ、および、上記シリコン酸化膜４の上面で、隣り合うエピタキシャル層７，７の間を埋めるように、形成されている。
【００９２】
上記構成の半導体装置によれば、上記エピタキシャル層７は、上記ライナー５の上面５ａに重ならずに、上記シリコン基板１の素子形成用の上面１ａの全面のみを、覆うので、隣接する上記エピタキシャル層７，７間での耐圧不足やリーク電流発生を抑制できる。
【００９３】
（第４の実施形態）
図４は、この発明の半導体装置の第４の実施形態を示している。この第４の実施形態では、上記第１の実施形態（図１）の半導体装置に、半導体素子を組み合わせている。半導体素子は、上記エピタキシャル層７上面および上記シリコン酸化膜６上面を覆うゲート絶縁膜９と、このゲート絶縁膜９上に形成されたゲート電極１０とを有する。
【００９４】
上記ゲート電極１０横には、絶縁膜１１を有している。また、上記ゲート電極１０脇のエピタキシャル層７には、第１の導電型拡散領域１２と第２の導電型拡散領域１３とを有している。
【００９５】
さらに、上記ゲート絶縁膜９上面および上記ゲート電極１０上面に、層間絶縁膜１４を被覆している。この層間絶縁膜１４の一部に、上記シリコン基板１へのコンタクト１５を開口した後に、バリア膜やタングステンを充填し、金属配線１６を形成している。
【００９６】
（第５の実施形態）
図５Ａ〜図５Ｅは、上記第１の実施形態（図１）の半導体装置を製造する方法を示している。
【００９７】
まず、図５Ａに示すように、シリコン基板１の表面上に厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍの第１のシリコン酸化膜２を熱酸化により形成し、この第１のシリコン酸化膜２上に厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍの第１のシリコン窒化膜３をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により形成する。
【００９８】
さらに、上記第１のシリコン窒化膜３上に所望のレジストパターンを形成してエッチングマスクとし、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２と上記シリコン基板１をエッチングした後、レジストパターンを除去する。
【００９９】
つまり、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２を、エッチングしてパターンを形成する。上記シリコン基板１を、１６０〜５００ｎｍ、例えば深さ３００ｎｍエッチングして、素子分離用のトレンチＴを形成する。
【０１００】
尚、レジストパターンの除去は、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２をエッチングした後に行い、パターニングされた上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２をエッチングマスクに用いて、上記シリコン基板１をエッチングすることで、上記トレンチＴを形成しても構わない。
【０１０１】
次に、上記トレンチＴ内に露出した上記シリコン基板１表面と、上記第１のシリコン窒化膜３表面に、厚さ１〜３０ｎｍ、例えば厚さ１０ｎｍの第２のシリコン酸化膜４をラジカル酸化法により形成する。上記第２のシリコン酸化膜４の形成は、通常の熱酸化法を用いて上記シリコン基板１表面のみを酸化しても良いし、その後、ＬＰＣＶＤ法を用いて上記第２のシリコン酸化膜４と上記第１のシリコン窒化膜３の両表面を覆うように形成してもよい。
【０１０２】
次に、上記第２のシリコン酸化膜４上に、厚さ５〜１００ｎｍ、例えば１０ｎｍの第２のシリコン窒化膜のライナー５をＬＰＣＶＤ法により形成する。そして、上記ライナー５を覆い上記トレンチＴを完全に埋め込むように、厚さ４１０〜５１０ｎｍ、例えば厚さ４５０ｎｍの第３のシリコン酸化膜６を、ＨＤＰＣＶＤ（High Density Plasma Chemical Vapor Deposition）により形成する。
【０１０３】
その後、図５Ｂに示すように、上記第３のシリコン酸化膜６の平坦化を行うと共に、上記第１のシリコン窒化膜３までを露出させる。上記第１のシリコン窒化膜３側壁の上記第２のシリコン酸化膜４や上記ライナー５も併せて露出させる。
【０１０４】
なお、上記第３のシリコン酸化膜６の平坦化を行う際に、上記第１のシリコン窒化膜３が露出するまで化学的機械研磨（ＣＭＰ：Chemical Mechanical Polish）を行うようにしてもよい。したがって、化学的機械研磨を行うことで、不要な工程を処理することなく、かつ、上記第１のシリコン窒化膜３を、研磨のストッパーとして利用したり、研磨工程の終点自動検出に用いることができる。なお、上記第１のシリコン窒化膜３上に上記第３のシリコン酸化膜６を幾らか残した状態で化学的機械研磨を終え、ＲＩＥやＷＥＴエッチの工程を行って上記第１のシリコン窒化膜３を露出させるようにしてもよい。
【０１０５】
その後、図５Ｃに示すように、上記第１のシリコン窒化膜３を例えば加熱燐酸（Ｈ３ＰＯ４）を用いて除去し、上記第１のシリコン酸化膜２と上記第２のシリコン酸化膜４を、例えばフッ酸を含有する薬液によるウェットエッチングを用いて除去し、さらに、上記ライナー５を、例えば加熱燐酸を用いて除去して、上記ライナー５の上面５ａと上記シリコン基板１の素子形成用の上面１ａとの高さを、等しくする。
【０１０６】
なお、上記ライナー５は、上記第１のシリコン窒化膜３を除去する際に、上記ライナー５の最上面から徐々に後退するので、上記第１のシリコン窒化膜３の除去の際に一括でエッチングを行っても構わない。また、上記第１のシリコン酸化膜２と上記第２のシリコン酸化膜４のエッチングには、ＲＩＥ（Reactive Ion Etching）を用いて上記第１のシリコン酸化膜２を取り切り、上記第２のシリコン酸化膜４をサイドウォール状に残しても構わない。図示していないが、このようにすれば、上記第２のシリコン酸化膜４と上記ライナー５の最上面を上記シリコン基板１表面よりも高く、上記第３のシリコン酸化膜６表面よりも低い位置に形成することも可能になる。
【０１０７】
さらに、上記シリコン基板１表面が露出している状態、または、上記第１のシリコン窒化膜３を除去した状態において、イオン注入法などにより上記シリコン基板１表面にシリコンゲルマニウム（Silicon Germanium）層を形成しても構わない。また、予めシリコンゲルマニウム層を形成させた上記シリコン基板１を用いて製造を行っても構わない。
【０１０８】
その後、図５Ｄに示すように、上記シリコン基板１の上面１ａを成長核としてエピタキシャル層７を、上記第２のシリコン酸化膜４の上面、および、上記ライナー５の上面５ａを覆うように形成する。上記エピタキシャル層７の上面が上記第３のシリコン酸化膜６の上面よりも低くなるように、上記エピタキシャル層７を形成する。
【０１０９】
したがって、上記エピタキシャル層７の上面が上記第３のシリコン酸化膜６の上面よりも低くなるように、上記エピタキシャル層７を形成するので、ゲート配線のフォトリソ時に、素子領域である上記エピタキシャル層７の上面と、素子分離領域である上記第３のシリコン酸化膜６の上面との高さを、同じにできて、半導体素子を微細化しても、フォトリソグラフィのフォーカスマージン(DOF)を確保でき、また、LWRの影響によるトランジスタやLSIの性能バラツキを抑制できる。
【０１１０】
要するに、上記素子領域および上記素子分離領域は、半導体装置の製造過程において、複数回の酸化と酸化膜除去とが繰り返されることで、上記素子分離領域の高さは後退する一方、上記素子領域の高さの後退は殆どない。つまり、上記素子分離領域の後退量を見越して、予め上記エピタキシャル層７を低くしている。
【０１１１】
なお、上記エピタキシャル層７の最表面には、成長時のダメージ(欠陥発生)もあり得るため、エッチングによって表層を除去することも有効で、この工程によって高さ調整を行ってもよい。
【０１１２】
なお、図示していないが、上記エピタキシャル層７の上面が、上記第３のシリコン酸化膜６の上面よりも高くなるように、上記エピタキシャル層７を成長させても構わない。
【０１１３】
エピタキシャル成長の方法には、気相中の成分を基板結晶表面に堆積させる気相エピタキシャル成長（ＶＰＥ：Vapor Phase Epitaxy）、過飽和溶液から基板結晶表面に結晶成分を析出させる液相エピタキシャル成長（ＬＰＥ：Liquid Phase Epitaxy）、基板結晶表面に堆積する材料を電子ビーム照射などにより加熱して基板結晶と同じ結晶構造に変える固相エピタキシャル成長（ＳＰＥ：Solid Phase Epitaxy）がある。また、超高真空（１０−８Ｐａ〜１０−９Ｐａ）中で目的の結晶を構成する元素、或いは元素を含む材料を加熱蒸発させ、加熱された基板結晶上に結晶を堆積させる分子線エピタキシャル成長（ＭＢＥ：Molecular Beam Epitaxy）もある。
【０１１４】
上記エピタキシャル層７の形成は、シリコン層、シリコンゲルマニウム層（ゲルマニウムがシリコンに対して１０〜９０％の濃度範囲で固溶した合金膜）、またはゲルマニウム層のいずれで形成しても構わない。
【０１１５】
シリコンのソースガスとしては、ジクロルシランを通常用いる。また、残留水蒸気分圧および酸素分圧が１０−９Ｔｏｒｒ以下の成膜装置を用いる場合には、モノシラン、ジシランまたはトリシランを用いても良い。
【０１１６】
ゲルマニウムのソースガスとしては、ゲルマン（ＧｅＨ４）または四弗化ゲルマン（ＧｅＦ４）を用いる。シリコンゲルマニウム層の形成は、いずれのソースガスの組合せも可能で、通常、モノシランとゲルマンとの組合せが用いられる。
【０１１７】
選択成長を確実に行うためにＨＣｌを添加しても良い。エピタキシャル成長温度は７００℃から１１００℃までの範囲内で、使用するガスの種類と堆積する膜厚、膜質により所望の条件下で成膜すれば良い。
【０１１８】
その後、図５Ｅに示すように、上記エピタキシャル層７や上記第３のシリコン酸化膜６をエッチングすることにより、上記エピタキシャル層７表面と上記第３のシリコン酸化膜６表面の高さを等しくする。
【０１１９】
なお、図５Ｄの工程で、上記エピタキシャル層７の上面を上記第３のシリコン酸化膜６の上面よりも高くなるように、上記エピタキシャル層７を成長させた場合には、上記エピタキシャル層７の上面が上記第３のシリコン酸化膜６の上面よりも低くなるように、上記エピタキシャル層７に化学的機械研磨またはエッチングを行うようにしてもよい。したがって、上記エピタキシャル層７の成長が、パターンやパターンサイズやパターンの密集度合いによって、均一に成長しなくても、上記エピタキシャル層７を所望の膜厚よりも厚く成長させてから上記エピタキシャル層７を研磨することによって、上記エピタキシャル層７の厚み（高さ）を均一にできる。
【０１２０】
上記エピタキシャル層７の表面に、ダメージなどがある場合、上記エピタキシャル層７のエッチングにより、ダメージ層を取り除いても構わない。また、図示していないが、熱酸化などを行うことにより、上記エピタキシャル層７の表面のダメージ回復を行っても構わない。
【０１２１】
上記エピタキシャル層７のエッチングには、上記エピタキシャル層７がシリコン層およびシリコンゲルマニウム層の場合、例えば硝酸に１０％以下のフッ酸を混合させた液を酢酸または純水で更に希釈してウェットエッチングを行えば良い。また、上記エピタキシャル層７がゲルマニウム層の場合には、硝酸に１０％以下のフッ酸を混合させた液を酢酸または純水で更に希釈して用いるか、或いは硫酸（必要があれば加熱または水で希釈するなりして、エッチング速度を制御する。）を用いて行えば良い。
【０１２２】
上記第３のシリコン酸化膜６のエッチングには、例えばフッ酸を含有する薬液によるウェットエッチングを用いて行えば良い。
【０１２３】
上記エピタキシャル層７の厚みは、２５ｎｍ〜２００ｎｍである。したがって、上記エピタキシャル層７での電子の移動度や、ドレイン電流が大きく低下しない。さらに好ましくは、上記エピタキシャル層７の厚みは、７５ｎｍ〜１５０ｎｍである。したがって、電子の移動度やドレイン電流の低下を一層防止できる。
【０１２４】
上記エピタキシャル層７は、上記シリコン基板１の素子形成用の上面１ａの全面、および、上記ライナー５の上面５ａの全面を、覆うように、形成される。したがって、上記シリコン基板１の上面１ａの表面積よりも、上記エピタキシャル層７の表面積を大きくできて、上記エピタキシャル層７上に配置するゲート配線やコンタクト等の配置マージンを増大できる。
【０１２５】
上記構成の半導体装置の製造方法によれば、上記ライナー５を、上記ライナー５の上面５ａが、上記シリコン基板１の素子形成用の上面１ａと、高さが等しくなるように、エッチングするので、上記トレンチＴで分離された素子毎において、上記シリコン基板１の素子形成用の上面１ａから上記第ライナー５の上面５ａまでのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチＴ内に充填した上記第３のシリコン酸化膜６が上記シリコン基板１に与える応力を均一に相殺することができる。
【０１２６】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【０１２７】
（第６の実施形態）
図６Ａ〜図６Ｄは、上記第２の実施形態（図２）の半導体装置を製造する方法を示している。
【０１２８】
まず、図６Ａに示すように、シリコン基板１の表面上に厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍの第１のシリコン酸化膜２を熱酸化により形成し、この第１のシリコン酸化膜２上に厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍの第１のシリコン窒化膜３をＬＰＣＶＤにより形成する。
【０１２９】
さらに、上記第１のシリコン窒化膜３上に所望のレジストパターンを形成してエッチングマスクとし、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２と上記シリコン基板１をエッチングした後、レジストパターンを除去する。
【０１３０】
つまり、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２を、エッチングしてパターンを形成する。上記シリコン基板１を、１６０〜５００ｎｍ、例えば深さ３００ｎｍエッチングして、素子分離用のトレンチＴを形成する。
【０１３１】
尚、レジストパターンの除去は、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２をエッチングした後に行い、パターニングされた上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２をエッチングマスクに用いて、上記シリコン基板１をエッチングすることで、上記トレンチＴを形成しても構わない。
【０１３２】
次に、上記トレンチＴ内に露出した上記シリコン基板１表面と、上記第１のシリコン窒化膜３表面に、厚さ１〜３０ｎｍ、例えば厚さ１０ｎｍの第２のシリコン酸化膜４をラジカル酸化法により形成する。上記第２のシリコン酸化膜４の形成は、通常の熱酸化法を用いて上記シリコン基板１表面のみを酸化しても良いし、その後、ＬＰＣＶＤ法を用いて上記第２のシリコン酸化膜４と上記第１のシリコン窒化膜３の両表面を覆うように形成してもよい。
【０１３３】
次に、上記第２のシリコン酸化膜４上に、厚さ５〜１００ｎｍ、例えば１０ｎｍの第２のシリコン窒化膜のライナー５をＬＰＣＶＤ法により形成する。そして、上記ライナー５を覆い上記トレンチＴを完全に埋め込むように、厚さ４１０〜５１０ｎｍ、例えば厚さ４５０ｎｍの第３のシリコン酸化膜６を、ＨＤＰＣＶＤにより形成する。
【０１３４】
その後、図６Ｂに示すように、上記第３のシリコン酸化膜６の平坦化を行うと共に、上記ライナー５の上面５ａと上記シリコン基板１の素子形成用の上面１ａとの高さが等しくなるように、上記シリコン基板１までを露出させる。上記第１のシリコン酸化膜２と上記第１のシリコン窒化膜３は、化学的機械研磨によって、取り除かれる。
【０１３５】
図示していないが、上記シリコン基板１表面が露出している状態において、イオン注入法などにより上記シリコン基板１表面にシリコンゲルマニウム層を形成しても構わない。また、予めシリコンゲルマニウム層を形成させた上記シリコン基板１を用いて製造を行っても構わない。
【０１３６】
なお、上記第３のシリコン酸化膜６の平坦化を行う際に、上記シリコン基板１が露出するまで化学的機械研磨を行うようにしてもよい。したがって、研磨を途中で止めてＲＩＥやＷＥＴ等の別手法を用いることがなく、不要な工程を追加することがない。
【０１３７】
その後、図６Ｃに示すように、上記シリコン基板１の上面１ａを成長核としてエピタキシャル層７を、上記第２のシリコン酸化膜４の上面、および、上記ライナー５の上面５ａを覆うように形成して、上記エピタキシャル層７を完全に埋め込むように第４のシリコン酸化膜８をＨＤＰＣＶＤにより形成する。
【０１３８】
その後、図６Ｄに示すように、化学的機械研磨によって、上記エピタキシャル層７の表面を露出させ、その後、上記エピタキシャル層７や上記第４のシリコン酸化膜８をエッチングすることにより、上記エピタキシャル層７表面と上記第４のシリコン酸化膜８表面の高さを等しくする。つまり、上記第４のシリコン酸化膜８の平坦化を行う。上記第４のシリコン酸化膜８の平坦化を行う際に、上記エピタキシャル層７が露出するまで化学的機械研磨を行うようにしてもよい。したがって、上記平坦化により、上記第４のシリコン酸化膜８と上記エピタキシャル層７との高さを等しくできる。次いで、図示しないが、エッチング等により、上記エピタキシャル層７の高さを後退させて、所望の形状にする。
【０１３９】
上記エピタキシャル層７表面にダメージなどがある場合、上記エピタキシャル層７のエッチングによりダメージ層を取り除いても構わない。また、図示していないが、熱酸化などを行うことにより、上記エピタキシャル層７表面のダメージ回復を行っても構わない。
【０１４０】
上記エピタキシャル層７の形成や、上記エピタキシャル層７のエッチングについては、上記第５の実施形態と同様である。
【０１４１】
上記エピタキシャル層７は、上記シリコン基板１の素子形成用の上面１ａの全面、および、上記ライナー５の上面５ａの全面を、覆うように、形成される。したがって、上記シリコン基板１の上面１ａの表面積よりも、上記エピタキシャル層７の表面積を大きくできて、上記エピタキシャル層７上に配置するゲート配線やコンタクト等の配置マージンを増大できる。
【０１４２】
さらに、図６Ｂに示す上記第３のシリコン酸化膜６の平坦化工程において、上記シリコン基板１までを露出させる点で、隣り合う上記エピタキシャル層７，７の間の幅（素子分離の幅）が、より微細化された場合においても、製造可能となるようにしている。つまり、微細化に伴うフォトリソの課題には、レジストの薄膜化があり、薄膜である程、フォトリソ時の加工性能は良くなるが、被エッチング膜をエッチングする際にマスクとして機能する必要がある。そこで、上記第１のシリコン窒化膜２を薄くすることで、レジスト膜厚も薄くでき、より微細なフォトリソパターン形成を可能にできる。上記第１のシリコン窒化膜２の厚さは、トレンチエッチの際のマスクとして有用であればよく、レジストをもマスクとして兼用できる。
【０１４３】
上記構成の半導体装置の製造方法によれば、上記ライナー５の上面５ａと上記シリコン基板１の素子形成用の上面１ａとの高さが等しくなるように、上記シリコン基板１までを露出させるので、上記トレンチＴで分離された素子毎において、上記シリコン基板１の素子形成用の上面１ａから上記ライナー５の上面５ａまでのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチＴ内に充填した上記第３のシリコン酸化膜６が上記シリコン基板１に与える応力を均一に相殺することができる。
【０１４４】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【０１４５】
（第７の実施形態）
図７Ａ〜図７Ｄは、上記第３の実施形態（図３）の半導体装置を製造する方法を示している。
【０１４６】
まず、図７Ａに示すように、シリコン基板１の表面上に厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍの第１のシリコン酸化膜２を熱酸化により形成し、この第１のシリコン酸化膜２上に厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍの第１のシリコン窒化膜３をＬＰＣＶＤにより形成する。
【０１４７】
さらに、上記第１のシリコン窒化膜３上に所望のレジストパターンを形成してエッチングマスクとし、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２と上記シリコン基板１をエッチングした後、レジストパターンを除去する。
【０１４８】
つまり、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２を、エッチングしてパターンを形成する。上記シリコン基板１を、１６０〜５００ｎｍ、例えば深さ３００ｎｍエッチングして、素子分離用のトレンチＴを形成する。
【０１４９】
尚、レジストパターンの除去は、上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２をエッチングした後に行い、パターニングされた上記第１のシリコン窒化膜３と上記第１のシリコン酸化膜２をエッチングマスクに用いて、上記シリコン基板１をエッチングすることで、上記トレンチＴを形成しても構わない。
【０１５０】
次に、上記トレンチＴ内に露出した上記シリコン基板１表面と、上記第１のシリコン窒化膜３表面に、厚さ１〜３０ｎｍ、例えば厚さ１０ｎｍの第２のシリコン酸化膜４をラジカル酸化法により形成する。上記第２のシリコン酸化膜４の形成は、通常の熱酸化法を用いて上記シリコン基板１表面のみを酸化しても良いし、その後、ＬＰＣＶＤ法を用いて上記第２のシリコン酸化膜４と上記第１のシリコン窒化膜３の両表面を覆うように形成してもよい。
【０１５１】
次に、上記第２のシリコン酸化膜４上に、厚さ５〜１００ｎｍ、例えば１０ｎｍの第２のシリコン窒化膜のライナー５をＬＰＣＶＤ法により形成する。そして、上記ライナー５を覆い上記トレンチＴを完全に埋め込むように、厚さ４１０〜５１０ｎｍ、例えば厚さ４５０ｎｍの第３のシリコン酸化膜６を、ＨＤＰＣＶＤにより形成する。
【０１５２】
その後、図７Ｂに示すように、上記第３のシリコン酸化膜６の平坦化を行うと共に、上記ライナー５の上面５ａと上記シリコン基板１の素子形成用の上面１ａとの高さが等しくなるように、上記シリコン基板１までを露出させる。上記第１のシリコン酸化膜２と上記第１のシリコン窒化膜３は、化学的機械研磨によって、取り除かれる。
【０１５３】
図示していないが、上記シリコン基板１表面が露出している状態において、イオン注入法などにより上記シリコン基板１表面にシリコンゲルマニウム層を形成しても構わない。また、予めシリコンゲルマニウム層を形成させた上記シリコン基板１を用いて製造を行っても構わない。
【０１５４】
なお、上記第３のシリコン酸化膜６の平坦化を行う際に、上記シリコン基板１が露出するまで化学的機械研磨を行うようにしてもよい。したがって、研磨を途中で止めてＲＩＥやＷＥＴ等の別手法を用いることがなく、不要な工程を追加することがない。
【０１５５】
その後、図７Ｃに示すように、上記シリコン基板１の上面１ａを成長核としてエピタキシャル層７を、上記第２のシリコン酸化膜４の上面、および、上記ライナー５の上面５ａに重ならずに、上記シリコン基板１の素子形成用の上面１ａの全面のみを覆うように形成して、上記エピタキシャル層７を完全に埋め込むように第４のシリコン酸化膜８をＨＤＰＣＶＤにより形成する。
【０１５６】
その後、図７Ｄに示すように、化学的機械研磨によって、上記エピタキシャル層７の表面を露出させ、その後、上記エピタキシャル層７や上記第４のシリコン酸化膜８をエッチングすることにより、上記エピタキシャル層７表面と上記第４のシリコン酸化膜８表面の高さを等しくする。つまり、上記第４のシリコン酸化膜８の平坦化を行う。上記第４のシリコン酸化膜８の平坦化を行う際に、上記エピタキシャル層７が露出するまで化学的機械研磨を行うようにしてもよい。したがって、上記平坦化により、上記第４のシリコン酸化膜８と上記エピタキシャル層７との高さを等しくできる。次いで、図示しないが、エッチング等により、上記エピタキシャル層７の高さを後退させて、所望の形状にする。
【０１５７】
上記エピタキシャル層７表面にダメージなどがある場合、上記エピタキシャル層７のエッチングによりダメージ層を取り除いても構わない。また、図示していないが、熱酸化などを行うことにより、上記エピタキシャル層７表面のダメージ回復を行っても構わない。
【０１５８】
上記エピタキシャル層７を上記シリコン基板１上のみに形成する方法は、上記第５の実施形態で述べた条件範囲の元で形成可能である。また、上記エピタキシャル層７のエッチングについても同様である。
【０１５９】
上記エピタキシャル層７は、上記ライナー５の上面５ａに重ならずに、上記シリコン基板１の素子形成用の上面１ａの全面のみを、覆うように、形成される。したがって、隣接する上記エピタキシャル層７，７間での耐圧不足やリーク電流発生を抑制できる。
【０１６０】
上記構成の半導体装置の製造方法によれば、上記ライナー５の上面５ａと上記シリコン基板１の素子形成用の上面１ａとの高さが等しくなるように、上記シリコン基板１までを露出させるので、上記トレンチＴで分離された素子毎において、上記シリコン基板１の素子形成用の上面１ａから上記ライナー５の上面５ａまでのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチＴ内に充填した上記第３のシリコン酸化膜６が上記シリコン基板１に与える応力を均一に相殺することができる。
【０１６１】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【０１６２】
（第８の実施形態）
図８Ａ〜図８Ｄは、この発明の半導体装置を製造する方法の他の実施形態を示している。上記第６の実施形態（図６Ａ〜図６Ｄ）と相違する点を説明すると、この第８の実施形態では、図６Ａに示す上記第１のシリコン酸化膜２と上記第１のシリコン窒化膜３の成膜を予め行わず、上記シリコン基板１上に所望のレジストパターンを形成して、上記シリコン基板１をエッチングしている。このようにすれば、レジストパターンをより微細に形成することが可能となる。また、図６Ａに示す上記第３のシリコン酸化膜６の形成は、上記トレンチＴ内を間隙なく埋め込むことが望ましく、上記第１のシリコン酸化膜２と上記第１のシリコン窒化膜３の成膜を必要としない、または、上記第１のシリコン窒化膜３の膜厚を薄くすることで、アスペクト比を低くできるため、現在の埋め込み技術が延命できる。
【０１６３】
具体的に述べると、この第８の実施形態では、まず、図８Ａに示すように、上記シリコン基板１をエッチングして素子分離用のトレンチＴを形成し、上記トレンチＴ内を含む上記シリコン基板１表面に第１のシリコン酸化膜２を形成して、上記第１のシリコン酸化膜２表面にライナーとしての第１のシリコン窒化膜３を堆積する。上記第１のシリコン窒化膜３を覆い上記トレンチＴを完全に埋め込むように第２のシリコン酸化膜４を形成する。
【０１６４】
その後、図８Ｂに示すように、上記第２のシリコン酸化膜４の平坦化を行うと共に、上記第１のシリコン窒化膜３の上面３ａと上記シリコン基板１の素子形成用の上面１ａとの高さが等しくなるように、上記シリコン基板１までを露出させる。
【０１６５】
なお、上記第２のシリコン酸化膜４の平坦化を行う際に、上記シリコン基板１が露出するまで化学的機械研磨を行うようにしてもよい。したがって、研磨を途中で止めてＲＩＥやＷＥＴ等の別手法を用いることがなく、不要な工程を追加することがない。
【０１６６】
その後、図８Ｃに示すように、上記シリコン基板１の素子形成用の上面１ａを成長核としてエピタキシャル層７を形成する。そして、上記エピタキシャル層７を完全に埋め込むように第３のシリコン酸化膜６を形成する。
【０１６７】
その後、図８Ｄに示すように、上記第３のシリコン酸化膜６の平坦化を行う。なお、上記第３のシリコン酸化膜６の平坦化を行う際に、上記エピタキシャル層７が露出するまで化学的機械研磨を行うようにしてもよい。したがって、上記平坦化により、上記第３のシリコン酸化膜６と上記エピタキシャル層７との高さを等しくできる。次いで、図示しないが、エッチング等により、上記エピタキシャル層７の高さを後退させて、所望の形状にする。
【０１６８】
上記エピタキシャル層７は、上記シリコン基板１の素子形成用の上面１ａの全面、および、上記第１のシリコン窒化膜３の上面３ａの全面を、覆うように、形成されている。したがって、上記シリコン基板１の素子形成用の上面１ａの表面積よりも、上記エピタキシャル層７の表面積を大きくできて、上記エピタキシャル層７上に配置するゲート配線やコンタクト等の配置マージンを増大できる。
【０１６９】
さらに、図８Ａに示すように、即座にトレンチＴの形成から行うことができて、微細なフォトリソパターンを一層確実に形成できる。また、上記トレンチＴ内への上記第２のシリコン酸化膜４の埋め込みが容易になる。これは、埋め込み限界が、アスペクト比に依存するためである。逆に、同じアスペクト比を維持するのであれば、隣り合う上記エピタキシャル層７，７の間の幅（素子分離の幅）を小さくすることも可能である。
【０１７０】
なお、上記エピタキシャル層７は、上記第１のシリコン窒化膜３の上面３ａに重ならずに、上記シリコン基板１の素子形成用の上面１ａの全面のみを、覆うように、形成されてもよい。したがって、隣接する上記エピタキシャル層７，７間での耐圧不足やリーク電流発生を抑制できる。
【０１７１】
上記構成の半導体装置の製造方法によれば、上記第１のシリコン窒化膜３の上面３ａと上記シリコン基板１の素子形成用の上面１ａとの高さが等しくなるように、上記シリコン基板１までを露出させるので、上記トレンチＴで分離された素子毎において、上記シリコン基板１の素子形成用の上面１ａから上記第１のシリコン窒化膜３の上面３ａまでのギャップ量（段差量）のバラツキをなくすことができる。そして、上記ギャップ量のバラツキをなくすことにより、上記トレンチＴ内に充填した上記第２のシリコン酸化膜４が上記シリコン基板１に与える応力を均一に相殺することができる。
【０１７２】
したがって、相殺応力の差に起因する素子特性のバラツキを小さくできて、良好な素子特性を有する半導体装置を実現できる。
【０１７３】
以上まとめると、上記第１〜上記第８の実施形態では、シリコン基板表面上に、エピタキシャル層を選択的に形成することで、局所的に応力緩和がされたエピタキシャル層を形成できる。
【０１７４】
そして、上記エピタキシャル層７にＭＯＳトランジスタを形成すれば、移動度が大きく、移動度のバラツキのきわめて小さいＭＯＳトランジスタ群を形成できる。
【０１７５】
また、向上を目的とした歪シリコン基板形成を、殆ど工程を追加することなく適用できる。
【０１７６】
さらに、ＬＳＩ製造過程のシリコン窒化膜ライナーを用いたトレンチ型素子分離において、トレンチ形成のためのシリコン窒化膜の薄膜化が可能であり、若しくは、シリコン酸化膜とシリコン窒化膜の成膜を行わずシリコン基板上に所望のレジストパターンを直に形成してシリコン基板をエッチングしてトレンチを形成することが可能であり、半導体素子を微細化し易く、且つトレンチ埋め込み技術の延命が可能となる。
【０１７７】
以上の効果により、素子分離特性の優れた素子分離領域と、バラツキが小さく移動度の優れた半導体素子領域を有した、高性能ＭＯＳトランジスタが提供できる。
【０１７８】
なお、この発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【０１７９】
【図１】本発明の半導体装置の第１実施形態を示す断面図である。
【図２】本発明の半導体装置の第２実施形態を示す断面図である。
【図３】本発明の半導体装置の第３実施形態を示す断面図である。
【図４】本発明の半導体装置の第４実施形態を示す断面図である。
【図５Ａ】本発明の半導体装置の製造方法の第１実施形態を示す第１工程図である。
【図５Ｂ】本発明の半導体装置の製造方法の第１実施形態を示す第２工程図である。
【図５Ｃ】本発明の半導体装置の製造方法の第１実施形態を示す第３工程図である。
【図５Ｄ】本発明の半導体装置の製造方法の第１実施形態を示す第４工程図である。
【図５Ｅ】本発明の半導体装置の製造方法の第１実施形態を示す第５工程図である。
【図６Ａ】本発明の半導体装置の製造方法の第２実施形態を示す第１工程図である。
【図６Ｂ】本発明の半導体装置の製造方法の第２実施形態を示す第２工程図である。
【図６Ｃ】本発明の半導体装置の製造方法の第２実施形態を示す第３工程図である。
【図６Ｄ】本発明の半導体装置の製造方法の第２実施形態を示す第４工程図である。
【図７Ａ】本発明の半導体装置の製造方法の第３実施形態を示す第１工程図である。
【図７Ｂ】本発明の半導体装置の製造方法の第３実施形態を示す第２工程図である。
【図７Ｃ】本発明の半導体装置の製造方法の第３実施形態を示す第３工程図である。
【図７Ｄ】本発明の半導体装置の製造方法の第３実施形態を示す第４工程図である。
【図８Ａ】本発明の半導体装置の製造方法の第４実施形態を示す第１工程図である。
【図８Ｂ】本発明の半導体装置の製造方法の第４実施形態を示す第２工程図である。
【図８Ｃ】本発明の半導体装置の製造方法の第４実施形態を示す第３工程図である。
【図８Ｄ】本発明の半導体装置の製造方法の第４実施形態を示す第４工程図である。
【図９Ａ】第１の従来の半導体装置の製造方法を示す第１工程図である。
【図９Ｂ】第１の従来の半導体装置の製造方法を示す第２工程図である。
【図９Ｃ】第１の従来の半導体装置の製造方法を示す第３工程図である。
【図９Ｄ】第１の従来の半導体装置の製造方法を示す第４工程図である。
【図９Ｅ】第１の従来の半導体装置の製造方法を示す第５工程図である。
【図９Ｆ】第１の従来の半導体装置の製造方法を示す第６工程図である。
【図１０】図９ＣのＡ部の拡大図である。
【図１１Ａ】第２の従来の半導体装置の製造方法を示す第１工程図である。
【図１１Ｂ】第２の従来の半導体装置の製造方法を示す第２工程図である。
【図１１Ｃ】第２の従来の半導体装置の製造方法を示す第３工程図である。
【図１１Ｄ】第２の従来の半導体装置の製造方法を示す第４工程図である。
【図１１Ｅ】第２の従来の半導体装置の製造方法を示す第５工程図である。
【符号の説明】
【０１８０】
１    シリコン基板
１ａ  上面
２    第１のシリコン酸化膜
３    シリコン窒化膜
３ａ  上面
４    第２のシリコン酸化膜
５    シリコン窒化膜のライナー
５ａ  上面
６    第３のシリコン酸化膜
７    エピタキシャル層
８    第４のシリコン酸化膜
９    ゲート絶縁膜
１０  ゲート電極
１１  ゲート電極横絶縁膜
１２  第１の導電型拡散領域
１３  第２の導電型拡散領域
１４  層間絶縁膜
１５  基板コンタクト
１６  金属配線
Ｔ    トレンチ
【図１】
2007287810.tif 000003
【図２】
2007287810.tif 000004
【図３】
2007287810.tif 000005
【図４】
2007287810.tif 000006
【図５Ａ】
2007287810.tif 000007
【図５Ｂ】
2007287810.tif 000008
【図５Ｃ】
2007287810.tif 000009
【図５Ｄ】
2007287810.tif 000010
【図５Ｅ】
2007287810.tif 000011
【図６Ａ】
2007287810.tif 000012
【図６Ｂ】
2007287810.tif 000013
【図６Ｃ】
2007287810.tif 000014
【図６Ｄ】
2007287810.tif 000015
【図７Ａ】
2007287810.tif 000016
【図７Ｂ】
2007287810.tif 000017
【図７Ｃ】
2007287810.tif 000018
【図７Ｄ】
2007287810.tif 000019
【図８Ａ】
2007287810.tif 000020
【図８Ｂ】
2007287810.tif 000021
【図８Ｃ】
2007287810.tif 000022
【図８Ｄ】
2007287810.tif 000023
【図９Ａ】
2007287810.tif 000024
【図９Ｂ】
2007287810.tif 000025
【図９Ｃ】
2007287810.tif 000026
【図９Ｄ】
2007287810.tif 000027
【図９Ｅ】
2007287810.tif 000028
【図９Ｆ】
2007287810.tif 000029
【図１０】
2007287810.tif 000030
【図１１Ａ】
2007287810.tif 000031
【図１１Ｂ】
2007287810.tif 000032
【図１１Ｃ】
2007287810.tif 000033
【図１１Ｄ】
2007287810.tif 000034
【図１１Ｅ】
2007287810.tif 000035