(57)【要約】【課題】仮想接地方式のメモリ装置で、差動型の読出し判定動作における基準側の特性をメモリセル（レファレンスセル）で実現する場合、レファレンスセルに隣接するセルを介した漏れ電流がプロセスでばらつくことにより、安定読出しが困難となる。【解決手段】レファレンスセルに隣接するメモリセルに対して、電荷蓄積側のビット線に書込み電位、他方のビット線に接地電位を印加するためのビット線電位選択手段を設ける。この構成を用いて隣接セルに対して書込み動作を行うことにより、レファレンスセルから隣接セルへ漏れ電流がなくなるため、レファレンスセル本来の特性を、基準側の特性として読出し動作に反映させることができ、安定読出しを実現できる。【選択図】図１
2007172747.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルでソースおよびドレインを共通に接続してビット線として使用される仮想接地方式の不揮発性半導体記憶装置で、差動型の読出し判定動作における基準側の特性を、行方向と列方向に配列されたメモリセルアレイの内の一部のセル（レファレンスセルと略す）で実現する場合において、
レファレンスセルにゲート電圧を印加するために、メモリセルアレイの一部のワード線を駆動するためのワード線デコード手段と、
レファレンスセルとソースを共有する側に配置され、レファレンスセルとして使用しない隣接セルの片方のビット線に第一の電位を印加するための第一のビット線選択回路手段と、
前記隣接セルの他方のビット線に第二の電位を印加するための第二のビット線選択回路手段とを備え、
前記第一及び第二のビット線選択回路手段により、第一及び第二の電位を両側のビット線に印加することにより、前記隣接セルに対して書き込み動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
少なくとも１つ以上の選択回路手段を介して、前記レファレンスセルのソース側がセンスアンプに接続され、ドレイン側に第三の電位が印加された状態で読み出しが行われることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第一の電位が、前記第二の電位より高いことを特徴とする、請求項１、２記載の不揮発性半導体記憶装置。
【請求項４】
前記第二の電位が、前記第一の電位より高いことを特徴とする、請求項１、２記載の不揮発性半導体記憶装置。
【請求項５】
複数のメモリセルでソースおよびドレインを共通に接続してビット線として使用される仮想接地方式の不揮発性半導体記憶装置で、差動型の読出し判定動作における基準側の特性を、行方向と列方向に配列されたメモリセルアレイの内の一部のセル（レファレンスセルと略す）で実現する場合において、
レファレンスセルにゲート電圧を印加するために、メモリセルアレイの一部のワード線を駆動するためのワード線デコード手段と、
レファレンスセルとドレインを共有する側に配置され、レファレンスセルとして使用しない隣接セルの片方のビット線に第一の電位を印加するための第一のビット線選択回路手段と、
前記隣接セルの他方のビット線に第二の電位を印加するための第二のビット線選択回路手段とを備え、
前記第一及び第二のビット線選択回路手段により、第一及び第二の電位を両側のビット線に印加することにより、前記隣接セルに対して書き込み動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項６】
少なくとも１つ以上の選択回路手段を介して、前記レファレンスセルのドレイン側がセンスアンプに接続され、ソース側に第四の電位が印加された状態で読み出しが行われることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
複数のメモリセルでソースおよびドレインを共通に接続してビット線として使用される仮想接地方式の不揮発性半導体記憶装置で、差動型の読出し判定動作における基準側の特性を、行方向と列方向に配列されたメモリセルアレイの内の一部のセル（レファレンスセルと略す）で実現する場合において、
レファレンスセルにゲート電圧を印加するために、メモリセルアレイの一部のワード線を駆動するためのワード線デコード手段と、
レファレンスセルとソースを共有する側に配置され、レファレンスセルとして使用しない第一の隣接セルのソース側のビット線に第一の電位を印加するための第一のビット線選択回路手段と、
前記第一の隣接セルのドレイン側のビット線に第二の電位を印加するための第二のビット線選択回路手段と、
レファレンスセルとドレインを共有する側に配置され、レファレンスセルとして使用しない第二の隣接セルのソース側のビット線に第一の電位を印加するための第三のビット線選択回路手段と、
前記第二の隣接セルのドレイン側のビット線に第二の電位を印加するための第四のビット線選択回路手段とを備え、
前記第一、第二、第三、第四のビット線選択回路手段により、前記第一及び第二の電位を、前記第一及び第二の隣接セルの両側のビット線にそれぞれ印加することにより、前記第一及び第二の隣接セルに対して書き込み動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項８】
少なくとも１つ以上の選択回路手段を介して、前記レファレンスセルのソース側がセンスアンプに接続され、ドレイン側に第三の電位が印加された状態で読み出しが行われることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記第一の電位が、前記第二の電位より高いことを特徴とする、請求項７、８記載の不揮発性半導体記憶装置。
【請求項１０】
少なくとも１つ以上の選択回路手段を介して、前記レファレンスセルとソースを共有する側に配置された前記隣接セルのソース側がセンスアンプに接続され、前記隣接セルのドレイン側に第三の電位が印加された状態で、前記隣接セルの読出し及びベリファイが行われることを特徴とする請求項１、２記載の不揮発性半導体記憶装置。
【請求項１１】
少なくとも１つ以上の選択回路手段を介して、前記レファレンスセルとドレインを共有する側に配置された前記隣接セルのドレイン側がセンスアンプに接続され、前記隣接セルのソース側に第四の電位が印加された状態で、前記隣接セルの読出し及びベリファイが行われることを特徴とする請求項５、６記載の不揮発性半導体記憶装置。
【請求項１２】
モード制御信号が入力され、複数のレファレンスセル各々に隣接する各々の隣接セルのベリファイモードを判別するためのモード検出或いはモードデコード回路手段と、
前記モード検出或いはモードデコード回路手段の出力を受け、選択するワード線を制御するためのワード線デコード手段と、
前記モード検出或いはモードデコード回路手段の出力を受け、各隣接セルのベリファイモード毎に異なる電位レベルを出力し、前記ワード線デコード手段に電源として印加され、電位レベルをワード線電位として反映するための電源回路とを有することを特徴とする請求項１０、１１記載の不揮発性半導体記憶装置。
【請求項１３】
電源立上げを検出し、立上がり後にフラグ信号を出力するための電源立上げ検出回路手段と、
前記フラグ信号を受け、前記ローデコーダ、前記選択回路手段、前記センスアンプを動作させ、隣接セルに対して書き込み動作及び書き込みベリファイを実行するためのタイミング発生手段とを備えたことを特徴とする請求項１０、１１、１２記載の不揮発性半導体記憶装置。
【請求項１４】
外部より起動信号を入力するための外部端子と、
前記外部端子からの起動信号を受け、前記ローデコーダ、前記選択回路手段、前記センスアンプを動作させ、隣接セルに対して書き込み動作及び書き込みベリファイを実行するためのタイミング発生手段とを備えたことを特徴とする請求項１０、１１、１２記載の不揮発性半導体記憶装置。
【請求項１５】
前記ワード線デコード手段に関して、前記一部のワード線以外の全てのワード線に関しても、それらを駆動するためのワード線デコード手段を備えたことを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４記載の不揮発性半導体記憶装置。
【請求項１６】
少なくとも１つ以上の選択回路手段を介して、前記レファレンスセルとソースを共有する側に配置された前記隣接セルのソース側が外部端子に接続され、前記隣接セルのドレイン側に第三の電位が印加された状態で、前記隣接セルのセル電流測定が行われることを特徴とする請求項１、２、３、４、７、８、９、１０、１２、１３、１４記載の不揮発性半導体記憶装置。
【請求項１７】
少なくとも１つ以上の選択回路手段を介して、前記レファレンスセルとドレインを共有する側に配置された前記隣接セルのドレイン側が外部端子に接続され、前記隣接セルのソース側に第四の電位が印加された状態で、前記隣接セルのセル電流測定が行われることを特徴とする請求項５、６、１１、１２、１３、１４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ面積の低減を目標に開発された複数のメモリセルでソースおよびドレインを共通に接続してビット線として使用し、さらに、隣接するメモリセルのソースまたはドレインを共用することで、ドレインコンタクトまたはソースコンタクトの数を低減し、チップ面積を大幅に低減する仮想接地方式（ＶＧＡ：ヴァーチャル・グランド・アレイ）の半導体記憶装置に関するものである。とりわけ、差動型の読出し判定動作における基準側の特性を、アレイ状に配列されたメモリセルアレイの一部のメモリセル（レファレンスセル）で実現する場合において、基準側特性のばらつき抑制により、読出し安定化を実現した半導体記憶装置に関する。
【背景技術】
【０００２】
ＶＧＡ構成は非常に面積効率が良いメモリアレイ構成をとり得ることが可能で、大容量メモリを実現する一手段として用いられている（例えば、特許文献１、ＦＩＧ．１参照）。但し、ドレイン、ソースを共通化していることによる、センス動作時における隣接セルへのセル電流の漏れ（以下隣接効果と略す）を低減するために、ソース側センス時において、隣接セルのソースに電圧を印加する手法が取られている（特許文献１、ＦＩＧ．５Ｂ）。またドレイン側センス時においても、対象セルのドレイン電圧と同じ電圧を隣接セルのドレインに印加する手法も取られている（特許文献２、図２参照）。
【特許文献１】米国特許出願公開第２００５／００８８８７８号明細書
【特許文献２】特開２００３−２２６８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来のＶＧＡ構成を用いて、差動型の読出し判定動作における基準側の特性をメモリセル（レファレンスセル）で実現する場合、レファレンスセルに隣接するセルを介した漏れ電流がプロセスでばらつくことにより、安定読出しが困難となることが分かった。
【０００４】
図２４は従来の不揮発性半導体記憶装置による書換え、読出し動作のアルゴリズムである。基準側の特性をメモリセル（レファレンスセル）で実現する場合においては、まずｓｔｅｐ１においてレファレンスセルに対して書き込みを行い、所定の基準電流が流れるように設定する。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【０００５】
図２３は従来の不揮発性半導体記憶装置のブロック図である。
【０００６】
同図を用いて、まず、ｓｔｅｐ１のレファレンスセルへの書込み動作を説明する。アレイ状に配列されたメモリセル領域１において、ローデコーダ３でワード線ＲＷＬ１が選択され、レファレンスセルＲＣ１２が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｐ１、ＣＳｐ０が論理値１となり、カラム選択トランジスタＣｐ１、Ｃｐ０を介して、書込みバイアス回路９において発生した電圧Ｖ１＝Ｖｄ、Ｖ２＝ＶＳＳが、各々メインビット線ＲＭＢＬ３、ＲＭＢＬ２に印加される。同時に、選択線駆動回路２−２、２−１によりブロック選択線ＳＥＬ６、ＳＥＬ２が論理値１となり、ブロック選択トランジスタＳＬ１２、ＳＬ０２を介して、副ビット線ＤＢＬ３、ＤＢＬ２が各々Ｖｄ、ＶＳＳとなる。そして、レファレンスセルＲＣ１２のソースとドレインが各々Ｖｄ、ＶＳＳとなり、ホットエレクトロン注入により、ＤＢＬ３側の電荷蓄積領域に電子が注入され、書込みが行われる。
【０００７】
次に、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作に関して説明する。同様に、ローデコーダ３でワード線ＲＷＬ１が選択され、レファレンスセルＲＣ１２が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｒ１、ＣＳｒ０が論理値１となり、カラム選択トランジスタＣｒ１、Ｃｒ０を介して、読出しバイアス回路７において発生した電圧Ｖ３＝Ｖｂが、各々メインビット線ＲＭＢＬ２に印加され、またメインビット線ＲＭＢＬ３がセンスアンプ６のＲｅｆ側入力に接続される。同時に、カラム選択線ＣＳｎが論理値１となるため、カラム選択トランジスタＣｎを介して、隣接効果抑制回路８によりＲＭＢＬ０に電流Ｉａｄｄが注入される。同時に、選択線駆動回路２−１、２−２によりブロック選択線ＳＥＬ２、ＳＥＬ６、ＳＥＬ１が論理値１となり、ブロック選択トランジスタＳＬ０２、ＳＬ１２、ＳＬ０１を介して、副ビット線ＤＢＬ２がＶｂとなり、ＤＢＬ３がセンスアンプ６に接続され、ＤＢＬ４に隣接効果抑制回路８からの電流Ｉａｄｄが注入される。ここで、前記Ｉａｄｄを、共通ワード線ＲＷＬ１に接続される隣接セルＲＣ１３での漏れ電流Ｉｎｅｓと等しく設定すると、隣接セルＲＣ１３を介した漏れ電流は発生しないため、レファレンスセルＲＣ１２のセル電流Ｉｒｅｆがセンスアンプ６に忠実に入力される。つまり、隣接効果抑制回路８に関する前記機能により、ＶＧＡ構成特有の隣接効果が低減される。その後、図２５に示すように、センスアンプ６にて、本体側とレファレンス側の電流入力を積分した結果に基づき、両ノードの差電位を差動判定し、読み出しを行う。
【０００８】
従来の構成では、隣接セルＲＣ１３を含むレファレンスセルＲＣ１２以外のセルの特性がプロセスによりばらつくため、漏れ電流Ｉｎｅｓのばらつきを、全ての場合においてＩａｄｄで相殺しきることは不可能である。その結果、センスアンプ６に入力されるレファレンス側の入力電流がばらつき、図２５のグラフに示すように、センスアンプ６のレファレンス側入力電圧ＳＡ＿ＩＮ＿Ｒｅｆは、ＳＡ＿ＩＮ＿Ｒｅｆ−〜ＳＡ＿ＩＮ＿Ｒｅｆ＋の範囲でばらつくため、安定読み出しが出来なくなる。
【０００９】
今回は、ソース側にセル電流を取り出す方式（ソースセンス方式）に関して述べたが、ドレイン側にセル電流を取り出す方式（ドレインセンス方式）に関しても、隣接セルＲＣ１１に関して同様の影響となる。
【００１０】
そこで、本発明は、ＶＧＡ構成の半導体記憶装置に関し、とりわけ、差動型の読出し判定動作における基準側の特性を、アレイ状に配列されたメモリセルアレイの一部のメモリセル（レファレンスセル）で実現する場合において、基準側特性のばらつき抑制により、読出しを安定化することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明では、レファレンスセルに隣接するメモリセルに対して、書き込みを行う機構を有することを特徴とする。本明細書において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。
【００１２】
すなわち、第１の手段として、共通ソース側の隣接セルのソース側に書込み電位を印加するための選択手段と、ドレイン側に接地電位を印加するための選択手段を有することを特徴としている。上記第１の手段によれば、ソース側センス方式における隣接効果ばらつき低減させることが可能となる。
【００１３】
また、第２の手段として、共通ドレイン側の隣接セルのドレイン側に接地電位を印加するための選択手段と、ソース側に書込み電位を印加するための選択手段を有することを特徴としている。上記第２の手段によれば、ドレイン側センス方式における隣接効果ばらつき低減させることが可能となる。
【００１４】
また、第３の手段として、共通ソース側及び共通ドレイン側隣接セルのソース側に書込み電位を印加するための選択手段と、共通ソース側及び共通ドレイン側の隣接セルのドレイン側に接地電位を印加するための選択手段を有することを特徴としている。上記第３の手段によれば、回路規模増だが、ソース側センス方式における隣接効果ばらつき低減および読出し時ドレイン側チャージアップ高速化によるアクセス時間改善が可能となる。
【００１５】
また、第４の手段として、共通ソース側隣接セルのドレイン側に書込み電位を印加するための選択手段と、ソース側に接地電位を印加するための選択手段を有することを特徴としている。上記第４の手段によれば、ソース側センス方式において、隣接電流ばらつきをより低減させることが可能となる。
【００１６】
また、第５の手段として、共通ソース側隣接セルのソースにセンスアンプを接続するための選択手段と、ドレインに読出し電位を印加するための選択手段を有し、隣接セルの書込み閾値を確認する動作を設けることを特徴としている。上記第５の手段によれば、回路規模増かつアルゴリズム複雑だが、ソースセンス方式における隣接セルの閾値劣化（信頼性）を改善させることが可能となる。
【００１７】
また、第６の手段として、共通ドレイン側隣接セルのドレインにセンスアンプを接続するための選択手段と、ソースに接地電位を印加するための選択手段を有し、隣接セルの書込み閾値を確認する動作を設けることを特徴としている。上記第６の手段によれば、回路規模増かつアルゴリズム複雑だが、ドレインセンス方式における隣接セルの閾値劣化（信頼性）を改善させることが可能となる。
【００１８】
また、第７の手段として、上記第５の手段に加えてモード検出及びゲート電圧選択回路を有し、隣接セルの書込み閾値を、本体セル書込みベリファイ用レファレンスセルの隣接セルの場合だけ、高く設定することを特徴としている。上記第７の手段によれば、隣接効果が顕著な状態でベリファイが実施される書込みベリファイ時の隣接効果を最適改善させることが可能となる。
【００１９】
また、第８の手段として、上記第５の手段に加えて、電源立上げ検出回路とシーケンサ回路を有し、閾値の低下した隣接セルに対して、電源立上げ時に自動で書き戻しすることを特徴としている。上記第８の手段によれば、市場で隣接セルの書き戻しが可能となり、セルの信頼性設計を容易化することが可能となる。
【００２０】
また、第９の手段として、上記第５の手段に加えて、外部端子とシーケンサ回路を有し、閾値の低下した隣接セルに対して、外部制御で書き戻しすることを特徴としている。上記第９の手段によれば、上記第８の手段の機能を、制御が必要な反面、より簡単な回路構成で実現することが可能となる。
【００２１】
また、第１０の手段として、上記第５の手段に加えて、メモリセルアレイ内の全ワード線個別に選択し、書き込み時ゲート電圧を印加するためのデコード手段を有し、共通ソース側のビット線に繋がる全隣接セルの書き込みを行うことを特徴としている。上記第１０の手段によれば、ソースセンス方式において共通ソース側副ビット線に繋がる全隣接セルの過消去電流による隣接効果を低減させることが可能となる。
【００２２】
また、第１１の手段として、上記第６の手段に加えて、メモリセルアレイ内の全ワード線個別に選択し、書き込み時ゲート電圧を印加するためのデコード手段を有し、共通ドレイン側のビット線に繋がる全隣接セルの書き込みを行うことを特徴としている。上記第１１の手段によれば、ドレインセンス方式において共通ドレイン側副ビット線に繋がる全隣接セルの過消去電流による隣接効果を低減させることが可能となる。
【００２３】
また、第１２の手段として、上記第５の手段に加えて、共通ソース側に流れる電流を外部に出力するための選択手段を有することを特徴としている。上記第１２の手段によれば、ソースセンス方式における隣接効果電流の特性評価を容易化することが可能となる。
【００２４】
また、第１３の手段として、上記第６の手段に加えて、共通ドレイン側に流れる電流を外部に出力するための選択手段を有することを特徴としている。上記第１３の手段によれば、ドレインセンス方式における隣接効果電流の特性評価を容易化することが可能となる。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２６】
すなわち、ソースセンス方式、ドレインセンス方式において、レファレンスセルに隣接するメモリセルに対して書き込みを行う機構を有することで、隣接電流を低減することが可能となる。その結果、読出し時のマージンの改善、安定化を図ることができる。
【００２７】
また、隣接セルの閾値をベリファイする手段を有することにより、隣接セルの閾値劣化（信頼性）改善及びレファレンスセル種類毎の最適化を図ることが可能となる。
【００２８】
また、内部検知或いは外部制御による隣接セルの書き戻しの機構および、書き戻しの際の基準電流発生手段を設け、市場にて書き戻しを可能とすることにより、隣接セルの要求仕様を緩和し、信頼性設計を容易化することが可能となる。
【００２９】
さらに、レファレンスセルに対して、ソース或いはドレインに接続される全隣接セルに対して書き込みを行うためのワード線デコード手段を設けることにより、過消去電流による隣接効果を低減させ、読出し時のマージンの改善、安定化を図ることが可能となる。
【００３０】
さらに、隣接セルのセル電流を外部でモニタする回路機構を設けることにより、隣接セルのセル電流の特性評価、解析を容易化することが可能となる。
【発明を実施するための最良の形態】
【００３１】
まず、本発明に係る不揮発性半導体記憶装置の概要を説明する。不揮発性半導体記憶装置に設けられるメモリセルは、基板と、制御ゲートとの間に挟まれたフローティング（浮遊）ゲートを有する構成がよく知られており、フローティングゲートに電子が蓄えられているか否かによって２値情報を保持する。フローティングゲートに電子が蓄えられている場合には、制御ゲートに印加されるゲート電圧の閾値が高くなるため、所定のゲート電圧を印加しても、メモリセルには実質的に電流が流れない。この状態を“０”が記憶されているとする。反対に、電子が蓄えられていない場合にはゲート電圧の閾値が低くなるため、制御ゲートに所定のゲート電圧が印加されると、メモリセルに電流が流れる。この状態を“１”が記憶されているとする。ここでは、電子が蓄えられていない状態を消去状態“１”とし、電子が蓄えられている状態を書き込み状態“０”とする。また、メモリセルとしては、フローティングゲートを有する構成だけでなく、酸化膜に挟まれた絶縁膜である窒化膜中のトラップに電荷を蓄積し、記憶を保持するＭＯＮＯＳ構造のメモリセルに関しても、本発明は有効である。
【００３２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、ソース側センス方式における隣接効果ばらつき低減させることができるものである。
【００３３】
図２は本発明の第１の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１においてレファレンスセルに対して書き込みを行うことにより、所定の基準電流が流れるように設定し、続くｓｔｅｐ５においてレファレンスセルの隣接セルに対する書き込みを行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【００３４】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【００３５】
また、ｓｔｅｐ５の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わない。
【００３６】
図１は本発明の第１の実施形態における不揮発性半導体記憶装置のブロック図である。
【００３７】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作に関しては、従来例と同様であるため説明を省き、Ｓｔｅｐ５のレファレンス隣接セルへの書き込みに関して説明する。アレイ状に配列されたメモリセル領域１において、ローデコーダ３でワード線ＲＷＬ１が選択され、レファレンス隣接セルＲＣ１３が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｐ１、ＣＳｐ２が論理値１となり、カラム選択トランジスタＣｐ１、Ｃｐ２を介して、書込みバイアス回路９において発生した電圧Ｖ１＝Ｖｄ、Ｖ２＝ＶＳＳが、各々メインビット線ＲＭＢＬ３、ＲＭＢＬ０に印加される。同時に、選択線駆動回路２−２、２−１によりブロック選択線ＳＥＬ６、ＳＥＬ１が論理値１となり、ブロック選択トランジスタＳＬ１２、ＳＬ０１を介して、副ビット線ＤＢＬ３、ＤＢＬ４が各々Ｖｄ、ＶＳＳとなる。そして、レファレンス隣接セルＲＣ１３のソースとドレインが各々Ｖｄ、ＶＳＳとなり、ホットエレクトロン注入により、ＤＢＬ３側の電荷蓄積領域に電子が注入され、書込みが行われる。
【００３８】
以上のように、本発明の第１の実施形態における構成では、隣接セルＲＣ１３に対して書き込みを実施するため、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作において、漏れ電流Ｉｎｅｓを低減することが可能となる。その結果、隣接効果抑制回路８による電流Ｉａｄｄで相殺した後、センスアンプ６に入力されるレファレンス側の入力電流ばらつきを低減し、図３のグラフに示すように、センスアンプ６のレファレンス側入力電圧ＳＡ＿ＩＮ＿Ｒｅｆのばらつきも低減され、安定読み出しを実現できる。
【００３９】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、ドレイン側センス方式における隣接効果ばらつき低減させることができるものである。
【００４０】
図２は本発明の第２の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１においてレファレンスセルに対して書き込みを行うことにより、所定の基準電流が流れるように設定し、続くｓｔｅｐ５においてレファレンスセルの隣接セルに対する書き込みを行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【００４１】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【００４２】
また、ｓｔｅｐ５の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わない。
【００４３】
図４は本発明の第２の実施形態における不揮発性半導体記憶装置のブロック図である。
【００４４】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作に関しては、従来例と同様であるため説明を省く。
【００４５】
まず、Ｓｔｅｐ５のレファレンス隣接セルへの書き込みに関して説明する。アレイ状に配列されたメモリセル領域１において、ローデコーダ３でワード線ＲＷＬ１が選択され、レファレンス隣接セルＲＣ１１が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｐ３、ＣＳｐ０が論理値１となり、カラム選択トランジスタＣｐ３、Ｃｐ０を介して、書込みバイアス回路９において発生した電圧Ｖ１＝Ｖｄ、Ｖ２＝ＶＳＳが、各々メインビット線ＲＭＢＬ１、ＲＭＢＬ２に印加される。同時に、選択線駆動回路２−２、２−１によりブロック選択線ＳＥＬ４、ＳＥＬ２が論理値１となり、ブロック選択トランジスタＳＬ１０、ＳＬ０２を介して、副ビット線ＤＢＬ１、ＤＢＬ２が各々Ｖｄ、ＶＳＳとなる。そして、レファレンス隣接セルＲＣ１１のソースとドレインが各々Ｖｄ、ＶＳＳとなり、ホットエレクトロン注入により、ＤＢＬ１側の電荷蓄積領域に電子が注入され、書込みが行われる。
【００４６】
次に、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作に関して説明する。同様に、ローデコーダ３でワード線ＲＷＬ１が選択され、レファレンスセルＲＣ１２が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｒ１、ＣＳｒ０が論理値１となり、カラム選択トランジスタＣｒ１、Ｃｒ０を介して、メインビット線ＲＭＢＬ２がセンスアンプ６のＲｅｆ側に接続され、読出しバイアス回路７において発生した電圧Ｖ４＝ＶＳＳがメインビット線ＲＭＢＬ３に印加される。同時に、選択線駆動回路２−１、２−２によりブロック選択線ＳＥＬ２、ＳＥＬ６が論理値１となり、ブロック選択トランジスタＳＬ０２、ＳＬ１２を介して、副ビット線ＤＢＬ３がＶＳＳとなり、ＤＢＬ２がセンスアンプ６に接続される。ここで、Ｓｔｅｐ５において隣接セルＲＣ１１に対して書き込みを行っているため、共通ワード線ＲＷＬ１に接続される隣接セルＲＣ１１での漏れ電流Ｉｎｅｄは低減される。このため、図５のグラフに示すように、隣接電流のプロセスばらつきが抑制され、レファレンスセルＲＣ１２のセル電流Ｉｒｅｆがセンスアンプ６で忠実に検出される。
【００４７】
以上のように、本発明の第２の実施形態における構成では、ドレイン側センス方式における隣接セルに対して書き込みを実施するため、センスアンプ６のレファレンス側入力電流Ｉ＿ＳＡ＿Ｒｅｆのばらつきも低減され、安定読み出しを実現できる。
【００４８】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、ソース側センス方式における隣接効果ばらつき低減、ドレイン側チャージアップ高速化によるアクセス時間改善を実現することができるものである。
【００４９】
図２は本発明の第３の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１においてレファレンスセルに対して書き込みを行うことにより、所定の基準電流が流れるように設定し、続くｓｔｅｐ５においてレファレンスセルの隣接セルに対する書き込みを行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【００５０】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【００５１】
また、ｓｔｅｐ５の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わない。
【００５２】
図６は本発明の第３の実施形態における不揮発性半導体記憶装置のブロック図である。
【００５３】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作に関しては、従来例と同様であるため説明を省く。
【００５４】
ただし、第３の実施形態の回路構成上、隣接セルＲＣ１１、ＲＣ１３の両方に書き込みを行うことを特徴としているため、カラム選択トランジスタＣｐ２、Ｃｐ３を有し、そのための選択信号ＣＳｐ２、ＣＳｐ３をカラムデコーダ４−２より出力する。これらの回路により、Ｓｔｅｐ５のレファレンス隣接セルへの書き込みに関しては、両隣接セルＲＣ１１、ＲＣ１３を書き込むことにより、レファレンスセルＲＣ１２のドレイン側漏れ電流Ｉｎｅｄ、ソース側漏れ電流Ｉｎｅｓを低減する。前者の漏れ電流低減により、読出し時バイアス回路７より印加されるドレイン電圧Ｖｄのセットアップ時間を短縮でき、また後者の漏れ電流低減により、センスアンプ６に入力されるレファレンス側の入力電流ばらつきを低減できる。
【００５５】
以上のように、本発明の第３の実施形態における構成では、カラム選択機構の追加により、両隣接セルに対して書き込みを実施することにより、ソース側センス方式における隣接効果ばらつき低減と併せて、ドレイン側チャージアップ高速化によるアクセス時間改善を実現できる。
【００５６】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、特に、酸化膜に挟まれた絶縁膜である窒化膜中のトラップに電荷を蓄積し、記憶を保持するＭＯＮＯＳ構造のメモリセルにおいて、ソース側センス方式における隣接効果ばらつき低減を実現することができるものである。
【００５７】
図２は本発明の第４の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１においてレファレンスセルに対して書き込みを行うことにより、所定の基準電流が流れるように設定し、続くｓｔｅｐ５においてレファレンスセルの隣接セルに対する書き込みを行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【００５８】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【００５９】
また、ｓｔｅｐ５の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わない。
【００６０】
図７は本発明の第４の実施形態における不揮発性半導体記憶装置のブロック図である。
【００６１】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作に関しては、従来例と同様であるため説明を省く。
【００６２】
Ｓｔｅｐ５のレファレンス隣接セルへの書き込みに関して説明する。アレイ状に配列されたメモリセル領域１において、ローデコーダ３でワード線ＲＷＬ１が選択され、レファレンス隣接セルＲＣ１３が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｐ２、ＣＳｐ３が論理値１となり、カラム選択トランジスタＣｐ２、Ｃｐ３を介して、書込みバイアス回路９において発生した電圧Ｖ１＝Ｖｄ、Ｖ２＝ＶＳＳが、各々メインビット線ＲＭＢＬ０、ＲＭＢＬ３に印加される。同時に、選択線駆動回路２−２、２−１によりブロック選択線ＳＥＬ１、ＳＥＬ６が論理値１となり、ブロック選択トランジスタＳＬ０１、ＳＬ１２を介して、副ビット線ＤＢＬ４、ＤＢＬ３が各々Ｖｄ、ＶＳＳとなる。そして、レファレンス隣接セルＲＣ１３のソースとドレインが各々ＶＳＳ、Ｖｄとなり、ホットエレクトロン注入により、ＤＢＬ４側の電荷蓄積領域に電子が注入され、書込みが行われる。
【００６３】
ＭＯＮＯＳ構造のメモリセルにおいては、ＤＢＬ３側、ＤＢＬ４側の２箇所の電荷蓄積領域を有し、隣接効果低減上はＤＢＬ４側が望ましいため、以上述べたように、本発明の第４の実施形態においては、第１の実施形態と比べてカラム選択トランジスタが追加となるが、図３のグラフに示すセンスアンプ６のレファレンス側入力電圧ＳＡ＿ＩＮ＿Ｒｅｆのばらつきもより低減され、より安定読み出しを実現できる。
【００６４】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、隣接セルの書込み閾値を確認する回路、動作を設け、ソースセンス方式における隣接セルの閾値劣化（信頼性）の改善を実現することができるものである。
【００６５】
図９は本発明の第５の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１においてレファレンスセルに対して書き込みを行うことにより、所定の基準電流が流れるように設定し、引き続き、レファレンスセルの隣接セルに対する書き込みｓｔｅｐ５と書込みベリファイｓｔｅｐ６、及び判定ｓｔｅｐ７を行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【００６６】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【００６７】
また、ｓｔｅｐ５〜７の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わない。
【００６８】
図８は本発明の第５の実施形態における不揮発性半導体記憶装置のブロック図である。
【００６９】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作、ｓｔｅｐ５の隣接セルに対する書き込みに関しては、第１の実施形態と同様であるため説明を省く。
【００７０】
まず、ｓｔｅｐ６のレファレンス隣接セルの書込みベリファイに関して説明する。ローデコーダ３でワード線ＲＷＬ１が選択され、隣接セルＲＣ１３が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｒ２、ＣＳｒ０が論理値１となり、カラム選択トランジスタＣｒ２、Ｃｒ０を介して、読出しバイアス回路７において発生した電圧Ｖ３＝Ｖｂが、メインビット線ＲＭＢＬ０に印加され、またメインビット線ＲＭＢＬ３がセンスアンプ６のＲｅｆ側入力に接続される。同時に、カラム選択線ＣＳｎ１が論理値１となるため、カラム選択トランジスタＣｎ１を介して、隣接効果抑制回路８によりＲＭＢＬ２に電流が注入される。同時に、選択線駆動回路２−１、２−２によりブロック選択線ＳＥＬ２、ＳＥＬ６、ＳＥＬ１が論理値１となり、ブロック選択トランジスタＳＬ１２、ＳＬ０１、ＳＬ０２を介して、副ビット線ＤＢＬ４がＶｂとなり、ＤＢＬ３がセンスアンプ６に接続され、ＤＢＬ２に隣接効果抑制回路８からの電流が注入される。こうして、センスアンプ６にて、本体側とレファレンス側の電流入力値に基づき両ノードの差電位を差動判定することにより、隣接セルの書き込み閾値を判定する。
【００７１】
次に、ｓｔｅｐ７の判定において、前記ｓｔｅｐ６にてベリファイがパスしていれば、ｓｔｅｐ２に移行し、フェイルなら再度ｓｔｅｐ５を実施する。
【００７２】
以上述べたように、本発明の第５の実施形態においては、ソースセンス方式における隣接セルの書き込みの際にベリファイ判定することにより、隣接セルの書き込み過ぎを防止し、ソースセンス方式における隣接セルの閾値劣化（信頼性）の改善を実現できる。
【００７３】
（第６の実施形態）
以下に、本発明の第６の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、隣接セルの書込み閾値を確認する回路、動作を設け、ドレインセンス方式における隣接セルの閾値劣化（信頼性）の改善を実現することができるものである。
【００７４】
図９は本発明の第６の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１においてレファレンスセルに対して書き込みを行うことにより、所定の基準電流が流れるように設定し、引き続き、レファレンスセルの隣接セルに対する書き込みｓｔｅｐ５と書込みベリファイｓｔｅｐ６、及び判定ｓｔｅｐ７を行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【００７５】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【００７６】
また、ｓｔｅｐ５〜７の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わない。
【００７７】
図１０は本発明の第６の実施形態における不揮発性半導体記憶装置のブロック図である。
【００７８】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作、ｓｔｅｐ５の隣接セルに対する書き込みに関しては、第２の実施形態と同様であるため説明を省く。
【００７９】
まず、ｓｔｅｐ６のレファレンス隣接セルの書込みベリファイに関して説明する。ローデコーダ３でワード線ＲＷＬ１が選択され、隣接セルＲＣ１１が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｒ１、ＣＳｒ４が論理値１となり、カラム選択トランジスタＣｒ１、Ｃｒ４を介して、メインビット線ＲＭＢＬ２がセンスアンプ６のＲｅｆ側入力に接続され、読出しバイアス回路７において発生した電圧Ｖ４＝ＶＳＳがメインビット線ＲＭＢＬ１に印加される。同時に、カラム選択線ＣＳｎ１が論理値１となるため、カラム選択トランジスタＣｎ１を介して、隣接効果抑制回路８によりＲＭＢＬ３に電流が注入される。同時に、選択線駆動回路２−１、２−２によりブロック選択線ＳＥＬ２、ＳＥＬ４、ＳＥＬ６が論理値１となり、ブロック選択トランジスタＳＬ０２、ＳＬ１０、ＳＬ１２を介して、副ビット線ＤＢＬ１がＶＳＳとなり、ＤＢＬ２がセンスアンプ６に接続され、ＤＢＬ３に隣接効果抑制回路８からの電流が注入される。こうして、センスアンプ６にて、本体側とレファレンス側の電流値に基づき両ノードの差電位を差動判定することにより、隣接セルの書き込み閾値を判定する。
【００８０】
次に、ｓｔｅｐ７の判定において、前記ｓｔｅｐ６にてベリファイがパスしていれば、ｓｔｅｐ２に移行し、フェイルなら再度ｓｔｅｐ５を実施する。
【００８１】
以上述べたように、本発明の第６の実施形態においては、ドレインセンス方式における隣接セルの書き込みの際にベリファイ判定することにより、隣接セルの書き込み過ぎを防止し、ドレインセンス方式における隣接セルの閾値劣化（信頼性）の改善を実現できる。
【００８２】
（第７の実施形態）
以下に、本発明の第７の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、モード検出及びゲート電圧選択回路を有し、隣接元のレファレンスセルの種類により、隣接セルの書込み閾値を異なった値に設定出来るようにすることにより、信頼性と隣接効果を最適化することができるものである。
【００８３】
ここでは、読出し動作用レファレンスセル、書込みベリファイ用レファレンスセルに関してその設定方法に関して説明する。
【００８４】
図１２は本発明の第７の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１において、読出し動作用レファレンスセルＲＣ１２、書込みベリファイ用レファレンスセルＲＣ２２に対して書き込みを行うことにより、所定の基準電流が流れるように設定し、引き続き、読出し用レファレンスセルの隣接セルに対する書き込みｓｔｅｐ５−１と書込みベリファイｓｔｅｐ６−１、及び判定ｓｔｅｐ７−１を行い、引き続き、書込みベリファイ用レファレンスセルの隣接セルに対する書き込みｓｔｅｐ５−２と書込みベリファイｓｔｅｐ６−２、及び判定ｓｔｅｐ７−２を行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【００８５】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【００８６】
また、ｓｔｅｐ５−１〜７−２の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わないし、ｓｔｅｐ５−１〜７−１とｓｔｅｐ５−２〜７−２とは可換である。
【００８７】
図１１は本発明の第７の実施形態における不揮発性半導体記憶装置のブロック図である。
【００８８】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作に関しては、第１の実施形態と同様であるため説明を省く。
【００８９】
また、ｓｔｅｐ５−１〜７−１、ｓｔｅｐ５−２〜７−２に関しては、各々、第５の実施形態で説明した内容と同様であるが、ただし、第７の実施形態の回路構成上、アクセス対象が読出し用レファレンスセルの隣接セルか、書込みベリファイ用レファレンスセルの隣接セルかにより制御信号ＣＯＮＴが異なり、プリデコーダ１１に入力される。プリデコーダは、前者の場合には出力信号ＭＯＤを論理値０とし、後者の場合には出力信号ＭＯＤを論理値１に設定する。それを受けて、電源回路１０、ローデコーダ３は下記の表１のように応答する。なお、ＶＷＬはローデコーダの電源であり、ワード線ＲＷＬの論理値１側の電位に対応する。
【００９０】
【表１】
2007172747.tif 000003
【００９１】
プログラムベリファイ時のワード線電圧は、書込み後の閾値を決定するため、ｓｔｅｐ６−２のプログラムベリファイ時のワード線電圧を、ｓｔｅｐ６−１に比べて高く設定することにより、長寿命が要求される読出し用レファレンス隣接セルＲＣ１３に対しては閾値を抑え目に、書込みベリファイ用レファレンス隣接セルＲＣ２３に対しては閾値を高目に設定し、隣接効果抑制により、ｓｔｅｐ３の本体セル書き込み後の閾値精度を向上することが出来る。
【００９２】
以上述べたように、本発明の第７の実施形態においては、隣接元のレファレンスセルの種類により、隣接セルの書込み閾値を異なった値に設定出来るようにすることにより、信頼性と隣接効果の最適化を実現できる。
【００９３】
（第８の実施形態）
以下に、本発明の第８の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、隣接セルの閾値が劣化した際、市場にて自動で書き戻しを行うことができるものである。
【００９４】
図１４は本発明の第８の実施形態における書き戻し動作のアルゴリズム、図１３は同形態の不揮発性半導体記憶装置のブロック図である。
【００９５】
まず、ｓｔｅｐ８において電源ＶＤＤが立ち上がり、電圧検知信号ＳＴＲＷＢＡＫを出力する。次にｓｔｅｐ９において、前記信号ＳＴＲＷＢＡＫが論理値１になったかモニタすることにより、電源立上げが完了したことが検出され、同信号がステートマシーン１３に入力され、各ブロックを制御するための信号を適切なタイミングで発生する。
【００９６】
次にレファレンスセルの隣接セルに対する書き込みｓｔｅｐ５と書込みベリファイｓｔｅｐ６、及び判定ｓｔｅｐ７を行う。その後、実使用時での書換え動作となる。
【００９７】
なお、ｓｔｅｐ５、ｓｔｅｐ６、ｓｔｅｐ７に関しては、第５の実施形態と同様であるため詳細な説明を省く。
【００９８】
但し、市場でレファレンスセルの隣接セルに対する書込みベリファイｓｔｅｐ６を実施するために、第８の実施形態の回路構成上、書き戻し用基準電流発生回路を有している。本回路の構成として、初期状態（中立状態で不変）のメモリセルを定電流源として用いている。動作としては、ｓｔｅｐ６の隣接セルに対する書込みベリファイにおいて、書き戻し用基準セル制御回路１４によりワード線ＢＷＬを発生し、メモリセルＢＣ０を活性化する。次に選択信号ＳＥＬＢ１、ＳＥＬＢ２、ＣＳＢ１、ＣＳＢ２を論理値１にすることにより、読出しバイアス回路７より、メモリセルＢＣ０を介して発生したセル電流が、センスアンプ６の本体側入力に入力され、ｓｔｅｐ６における基準電流となる。
【００９９】
以上により、本発明の第８の実施形態においては、電源立上げ検出回路１２とシーケンサ回路を有し、閾値の低下した隣接セルに対して、電源立上げ時に自動で書き戻しすることにより、市場での隣接セルの自動書き戻しが可能となり、セルの信頼性設計を容易化できる。
【０１００】
なお、書き戻し用基準電流発生回路の構成として、メモリセルを用いる場合を示したが、通常のトランジスタや受動素子（抵抗、容量等）を使用して発生することも可能とする。
【０１０１】
（第９の実施形態）
以下に、本発明の第９の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、隣接セルの閾値が劣化した際の書き戻しを行う機構を簡単化することができるものである。
【０１０２】
図１６は本発明の第９の実施形態における書き戻し動作のアルゴリズム、図１５は同形態の不揮発性半導体記憶装置のブロック図である。
【０１０３】
まず、ｓｔｅｐ１０において、外部より書き戻し信号ＳＴＲＷＢＡＫを論理値１に設定する。次に同信号がステートマシーン１３に入力され、各ブロックを制御するための信号を適切なタイミングで発生する。
【０１０４】
次にレファレンスセルの隣接セルに対する書き込みｓｔｅｐ５と書込みベリファイｓｔｅｐ６、及び判定ｓｔｅｐ７を行う。その後、実使用時での書換え動作となる。
【０１０５】
なお、ｓｔｅｐ５、ｓｔｅｐ６、ｓｔｅｐ７に関しては、第８の実施形態と同様であるため詳細な説明を省く。
【０１０６】
以上により、本発明の第９の実施形態においては、閾値の低下した隣接セルに対して、外部制御で書き戻しと行うもので、第８の実施形態と比して、外部制御が必要な反面、電源立上げ検知回路の無い、より簡単な回路構成で実現することが可能となる。
【０１０７】
（第１０の実施形態）
以下に、本発明の第１０の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、ソースセンス方式において、共通ソース側のビット線に繋がる全隣接セルの書き込みを行うことにより、共通ソース側副ビット線に繋がる全隣接セルの過消去電流による隣接効果を低減させるものである。
【０１０８】
図１８は本発明の第１０の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１において、読出し動作用レファレンスセルＲＣ１２に対して書き込みを行うことにより、所定の基準電流が流れるように設定し、引き続き、隣接セルに対する書き込みｓｔｅｐ５−１と書込みベリファイｓｔｅｐ６−１、及び判定ｓｔｅｐ７−１を行う。その後、図１７の本実施形態における不揮発性半導体記憶装置のブロック図に示すように、ローデコーダ３−２、３−３により、ＲＷＬ０，２，３を順次活性化することにより、引き続き、共通ソース側のビット線に繋がる全隣接セルに対する書き込みｓｔｅｐ５−２と書込みベリファイｓｔｅｐ６−２、及び判定ｓｔｅｐ７−２を行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【０１０９】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【０１１０】
また、ｓｔｅｐ５−１〜７−２の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わないし、ｓｔｅｐ５−１〜７−１とｓｔｅｐ５−２〜７−２とは可換である。
【０１１１】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作、また、ｓｔｅｐ５−１〜７−１、ｓｔｅｐ５−２〜７−２に関しては、各々、第５の実施形態で説明した内容と同様である。ただし、第１０の実施形態の回路構成上、共通ソース側のビット線に繋がる全隣接セルをアクセス対象としており、これらに書き込みを行うことにより、共通ソース線に流れ出る過消去リークセル電流を低減することにより、センスアンプ６のレファレンス側の入力電流ばらつきを低減可能となる。
【０１１２】
以上の構成により、本発明の第１０の実施形態においては、ソースセンス方式において共通ソース側副ビット線に繋がる全隣接セルの過消去電流による隣接効果を低減させることが可能となる。
【０１１３】
（第１１の実施形態）
以下に、本発明の第１１の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、ドレインセンス方式において、共通ドレイン側のビット線に繋がる全隣接セルの書き込みを行うことにより、共通ドレイン側副ビット線に繋がる全隣接セルの過消去電流による隣接効果を低減させるものである。
【０１１４】
図２０は本発明の第１１の実施形態における書換え、読出し動作のアルゴリズムである。まずｓｔｅｐ１において、読出し動作用レファレンスセルＲＣ１２に対して書き込みを行うことにより、所定の基準電流が流れるように設定し、引き続き、隣接セルに対する書き込みｓｔｅｐ５−１と書込みベリファイｓｔｅｐ６−１、及び判定ｓｔｅｐ７−１を行う。その後、図１９の本実施形態における不揮発性半導体記憶装置のブロック図に示すように、ローデコーダ３−２、３−３により、ＲＷＬ０，２，３を順次活性化することにより、引き続き、共通ドレイン側のビット線に繋がる全隣接セルに対する書き込みｓｔｅｐ５−２と書込みベリファイｓｔｅｐ６−２、及び判定ｓｔｅｐ７−２を行う。その後、実使用時での書換え動作において、本体領域に対しｓｔｅｐ２の消去、ｓｔｅｐ３の書込み、ｓｔｅｐ４の読み出しを行う。
【０１１５】
なお、ｓｔｅｐ１、ｓｔｅｐ２、ｓｔｅｐ３においては、レベルを調整するためのベリファイ行為を含む場合も含める。
【０１１６】
また、ｓｔｅｐ５−１〜７−２の位置に関しては、ｓｔｅｐ１の直後の場合を示しているが、ｓｔｅｐ２以前であれば、どこでも構わないし、ｓｔｅｐ５−１〜７−１とｓｔｅｐ５−２〜７−２とは可換である。
【０１１７】
同図において、ｓｔｅｐ１のレファレンスセルへの書込み動作、ｓｔｅｐ２、ｓｔｅｐ３、ｓｔｅｐ４で行われるレファレンスセルを用いた読出し動作、また、ｓｔｅｐ５−１〜７−１、ｓｔｅｐ５−２〜７−２に関しては、各々、第６の実施形態で説明した内容と同様である。ただし、第１１の実施形態の回路構成上、共通ドレイン側のビット線に繋がる全隣接セルをアクセス対象としており、これらに書き込みを行うことにより、共通ドレイン線に流れ出る過消去リークセル電流を低減することにより、センスアンプ６のレファレンス側の電流ばらつきを低減可能となる。
【０１１８】
以上の構成により、本発明の第１１の実施形態においては、ドレインセンス方式において共通ドレイン側副ビット線に繋がる全隣接セルの過消去電流による隣接効果を低減させることが可能となる。
【０１１９】
（第１２の実施形態）
以下に、本発明の第１２の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、共通ソース側に流れる電流を外部に出力するための選択手段を有し、ソースセンス方式における隣接効果電流の特性評価を容易化するものである。
【０１２０】
図２１は本発明の第１２の実施形態における不揮発性半導体記憶装置のブロック図であり、隣接セル電流を測定する動作に関して説明する。
【０１２１】
ローデコーダ３でワード線ＲＷＬ１が選択され、隣接セルＲＣ１３が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｒ２、ＣＳｒ０が論理値１となり、カラム選択トランジスタＣｒ２、Ｃｒ０を介して、読出しバイアス回路７において発生した電圧Ｖ３＝Ｖｂがメインビット線ＲＭＢＬ０に印加され、またメインビット線ＲＭＢＬ３が転送ゲートＣｉ０の入力端に接続される。同時に、選択線駆動回路２−１、２−２によりブロック選択線ＳＥＬ６、ＳＥＬ１が論理値１となり、ブロック選択トランジスタＳＬ１２、ＳＬ０１を介して、副ビット線ＤＢＬ４がＶｂとなり、ＤＢＬ３が転送ゲートＣｉ０の入力端に接続される。こうして、転送ゲート制御回路１６からの制御信号ＣＳｉ０を論理値１に設定することにより、隣接電流Ｉｎｒｅｆが出力端子１７に出力される。
【０１２２】
以上の構成により、本発明の第１２の実施形態においては、ソースセンス方式における隣接電流を外部より測定でき、同セルの特性評価を容易化することが可能となる。
【０１２３】
（第１３の実施形態）
以下に、本発明の第１３の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る不揮発性半導体記憶装置は、共通ドレイン側に流れ込む電流を外部に出力するための選択手段を有し、ドレインセンス方式における隣接効果電流の特性評価を容易化するものである。
【０１２４】
図２２は本発明の第１３の実施形態における不揮発性半導体記憶装置のブロック図であり、隣接セル電流を測定する動作に関して説明する。
【０１２５】
ローデコーダ３でワード線ＲＷＬ１が選択され、隣接セルＲＣ１１が選択される。その状態で、カラムデコーダ４で駆動されたカラム選択線ＣＳｒ１、ＣＳｒ４が論理値１となり、カラム選択トランジスタＣｒ１、Ｃｒ４を介して、読出しバイアス回路７において発生した電圧Ｖ４＝ＶＳＳがメインビット線ＲＭＢＬ１に印加され、またメインビット線ＲＭＢＬ２が転送ゲートＣｉ０の入力端に接続される。同時に、選択線駆動回路２−１、２−２によりブロック選択線ＳＥＬ２、ＳＥＬ４が論理値１となり、ブロック選択トランジスタＳＬ０２、ＳＬ１０を介して、副ビット線ＤＢＬ１がＶＳＳとなり、ＤＢＬ２が転送ゲートＣｉ０の入力端に接続される。こうして、転送ゲート制御回路１６からの制御信号ＣＳｉ０を論理値１に設定することにより、隣接電流Ｉｎｅｄが出力端子１７に出力される。
【０１２６】
以上の構成により、本発明の第１３の実施形態においては、ドレインセンス方式における隣接電流を外部より測定でき、同セルの特性評価を容易化することが可能となる。
【産業上の利用可能性】
【０１２７】
本発明に係る不揮発性半導体記憶装置は、回路の面積増加を抑制しつつ、正確なデータの判定が可能である効果を有し、複数のメモリセル、レファレンスセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有する不揮発性半導体記憶装置等として有用である。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施形態における不揮発性半導体記憶装置のブロック図
【図２】本発明の第１、第２、第３、第４の実施形態における不揮発性半導体記憶装置による書換え、読出し動作のアルゴリズムを示す図
【図３】本発明の第１、第３、第４の実施形態における不揮発性半導体記憶装置における読出し判定動作を示すグラフ
【図４】本発明の第２の実施形態における不揮発性半導体記憶装置のブロック図
【図５】本発明の第２の実施形態における不揮発性半導体記憶装置における読出し判定動作を示すグラフ
【図６】本発明の第３の実施形態における不揮発性半導体記憶装置のブロック図
【図７】本発明の第４の実施形態における不揮発性半導体記憶装置のブロック図
【図８】本発明の第５の実施形態における不揮発性半導体記憶装置のブロック図
【図９】本発明の第５、第６の実施形態における不揮発性半導体記憶装置による書換え、読出し動作のアルゴリズムを示す図
【図１０】本発明の第６の実施形態における不揮発性半導体記憶装置のブロック図
【図１１】本発明の第７の実施形態における不揮発性半導体記憶装置のブロック図
【図１２】本発明の第７の実施形態における不揮発性半導体記憶装置による書換え、読出し動作のアルゴリズムを示す図
【図１３】本発明の第８の実施形態における不揮発性半導体記憶装置のブロック図
【図１４】本発明の第８の実施形態における不揮発性半導体記憶装置による隣接セルの書き戻し動作のアルゴリズムを示す図
【図１５】本発明の第９の実施形態における不揮発性半導体記憶装置のブロック図
【図１６】本発明の第９の実施形態における不揮発性半導体記憶装置による隣接セルの書き戻し動作のアルゴリズムを示す図
【図１７】本発明の第１０の実施形態における不揮発性半導体記憶装置のブロック図
【図１８】本発明の第１０の実施形態における不揮発性半導体記憶装置による書換え、読出し動作のアルゴリズムを示す図
【図１９】本発明の第１１の実施形態における不揮発性半導体記憶装置のブロック図
【図２０】本発明の第１１の実施形態における不揮発性半導体記憶装置による書換え、読出し動作のアルゴリズムを示す図
【図２１】本発明の第１２の実施形態における不揮発性半導体記憶装置のブロック図
【図２２】本発明の第１３の実施形態における不揮発性半導体記憶装置のブロック図
【図２３】従来の不揮発性半導体記憶装置のブロック図
【図２４】従来の不揮発性半導体記憶装置による書換え、読出し動作のアルゴリズムを示す図
【図２５】従来の不揮発性半導体記憶装置における読出し判定動作を示すグラフ
【符号の説明】
【０１２９】
１  メモリセル領域
２−１、２−２  選択線駆動回路
３、３−１、３−２、３−３  ローデコーダ
４、４−１、４−２  カラムデコーダ
５  カラム選択回路
６  センスアンプ
７  読出し時バイアス回路
８  隣接効果抑制回路
９  書込み時バイアス回路
１０  電源回路
１１  プリデコーダ
１２  電源立上げ検出回路
１３  ステートマシーン
１４  書戻し用基準セル制御回路
１５  セル電流出力用転送ゲート回路
１６  転送ゲート制御回路
１７  出力端子
ＲＣ  レファレンスセルを含むメモリアレイのメモリセル
ＳＬ  ブロック選択トランジスタ
Ｃｐ、Ｃｒ、Ｃｎ  カラム選択トランジスタ
ＢＣ０  書戻し用基準セル
ＳＬＢ  書戻し用基準セルブロック選択トランジスタ
ＣＢ  書戻し用基準セルカラム選択トランジスタ
ＳＥＬ  ブロック選択線
ＲＷＬ  レファレンスワード線
ＣＳｐ、ＣＳｒ、ＣＳｎ  カラム選択線
ＲＭＢＬ  主ビット線
ＤＢＬ  副ビット線
ＳＥＬＢ  書戻し用基準セルブロック選択線
ＢＷＬ  書戻し用基準セルワード線
ＣＳＢ  書戻し用基準セルカラム選択線
ＤＢＬＢ  書戻し用基準セル副ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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