(57)【要約】【課題】  めっきバンプの形成時にヒューズ素子部が影響を受けない半導体装置の製造方法を提供する。【解決手段】  基板５１表面に、ヒューズ素子部５５を被覆する絶縁層５６の開口部５６ａを介してヒューズ素子部の必要部位を切断する工程と、ヒューズ素子部５５をエッチング保護膜５７で被覆する工程と、基板５１の全面にめっきバンプ形成用の下地金属層５８を形成する工程と、電極パッドの形成領域を残して下地金属層５８をエッチング除去する工程と、上記電極パッド上にめっきバンプを形成する工程とを有する。本発明では、めっきバンプ形成用の下地金属層５８をエッチング除去する工程の前に、ヒューズ素子部５５をエッチング保護膜５７で被覆する工程を実施することで、下地金属層５８のエッチング液でヒューズ素子部５５が浸食されるのを防止し、ヒューズ素子部５５の保護を図る。【選択図】        図１０
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【特許請求の範囲】
【請求項１】
基板表面に、冗長回路の一部をなすヒューズ素子部を被覆する絶縁層と、この絶縁層を介して内部配線層に接続された電極パッドと、この電極パッドの上に下地金属層を介して形成されためっきバンプとを備えた半導体装置の製造方法において、
前記絶縁層を介して前記ヒューズ素子部の必要部位を切断する工程と、
前記ヒューズ素子部をエッチング保護膜で被覆する工程と、
前記基板の全面に前記下地金属層を形成する工程と、
前記電極パッドの形成領域を残して前記下地金属層をエッチング除去する工程と、
前記下地金属層の上に前記めっきバンプを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ヒューズ素子部は、前記絶縁層に形成された開口部を介して部分的に露出されており、前記エッチング保護膜は、前記開口部を被覆するようにして形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング保護膜は、前記開口部を埋める平坦化膜として形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エッチング保護膜には、前記下地金属層のエッチング液に対して不溶な絶縁材料が用いられる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
基板表面に、冗長回路の一部をなすヒューズ素子部を被覆する絶縁層と、この絶縁層を介して内部配線層に接続された電極パッドと、この電極パッドの上に下地金属層を介して形成されためっきバンプとを備えた半導体装置において、
前記絶縁層は、前記ヒューズ素子部切断用の開口部を有し、
前記開口部は、前記ヒューズ素子部を外部から遮蔽する保護膜で被覆されている
ことを特徴とする半導体装置。
【請求項６】
前記保護膜は、前記開口部の段部に沿って形成されている
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記保護膜は、前記開口部の段部を埋める平坦化膜として形成されている
ことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板表面に、冗長回路の一部をなすヒューズ素子部を被覆する絶縁層と、この絶縁層を介して内部配線層に接続された電極パッドと、この電極パッドの上に下地金属層を介して形成されためっきバンプとを備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
例えば、メモリと多層配線のロジックを１チップに集積したＬＳＩ（大規模集積回路）においては、製造工程中における欠陥によって部分的な回路不良を起こすことがあり、特に、メモリセル（メモリ部）に不良回路（不良ビット）が発生することが多い。従って、この不良回路を代替するために、予め冗長回路（冗長ビット）を当該ＬＳＩ内に備えておく。そして、製造工程中の試験により不良回路を発見した場合には、その不良回路に接続したヒューズあるいはフューズ（Ｆｕｓｅ）を切断することによって、その不良回路を正規の回路から切り離し、冗長回路を新規に接続して代替する。
【０００３】
一方、近年における半導体チップの実装形態として、電極パッド上に形成しためっきバンプ等のはんだバンプを介して配線基板上に直接接合する形態のフリップチップ実装が採用されている。めっきバンプの形成方法としては、基板表面（素子形成面）に下地金属層を形成し、これをシード層として電極パッド上にはんだめっきを電解めっき法で成長させる。
【０００４】
従前のこの種の半導体装置の製造方法においては、ウェーハプロセスでヒューズ素子部を形成した後、ウェーハ動作テストを行う前に、すべての素子領域（チップ）に一括して下地金属層およびめっきバンプの形成を行っていたので、良品チップだけでなく不良チップまでバンプ形成を行うことになり、材料コストの低減および生産効率の向上が図れなかった。
【０００５】
そこで最近では、ヒューズ素子部を含む冗長回路および電極パッドの形成を行った後、めっきバンプの形成前に、ウェーハテストおよび不良メモリセルの検査を実施し、良／不良チップの判定と、ヒューズブローによる冗長回路への代替を行っている（例えば下記特許文献１参照）。これにより、ウェーハ単位での良・不良判定あるいは、良品チップのみにバンプを形成することができるので、生産効率の向上が図れるようになる。
【０００６】
図１１Ａは、溶断したヒューズ素子部を示す断面模式図である。図において１はシリコン基板、２は層間絶縁膜、３は下部配線層、４はスルーホール（層間接続孔）、５はヒューズ素子部、６は絶縁膜である。
【０００７】
ヒューズ素子部５は、スルーホール４を介して下部配線層３に接続されたアルミニウム等の金属配線層で、不良メモリセルをスペアメモリセルに代替する冗長回路の一部を構成している。絶縁膜６にはヒューズ素子部５を外部へ露出させるための開口部（窓部）６ａが形成されている。ヒューズブロー工程では、絶縁膜６の開口部６ａを介してヒューズ素子部５にレーザー光がスポット照射され、溶断部５ｍにおいてヒューズ素子部５を切断する。
【０００８】
この状態で、めっきバンプの形成工程が行われる。めっきバンプの形成は電解めっき法で行われるため、図１１Ｂに示すように、基板表面に下地金属層８が成膜される。下地金属層８は例えばＴｉ／Ｃｕ膜である。その後、めっきレジストの形成工程、下地金属層８のパターンエッチング工程が行われ、図示しない電極パッド上にめっきバンプが形成される。
【０００９】
【特許文献１】特開２００２−１１０７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来のめっきバンプ形成方法においては、下地金属層８のエッチング工程の際に、下地金属層８のエッチング液（酸あるいはアルカリ溶液）によって、ヒューズ素子部５が浸食されるという問題がある。
【００１１】
これにより、図１２に示すように、溶断されたヒューズ素子部５が腐食、劣化してしまう。また、ヒューズ素子部５やスルーホール４、下部配線層３等は通常、下地にチタン膜が形成される場合が多く、これらの下地層もエッチング液の浸食作用によって配線部周囲に浸食部９が発生し、配線領域が大きく損傷してしまう。
【００１２】
一方、溶断されないヒューズ素子部５においても、絶縁膜６の開口部６ａを介して下地金属層８のエッチング液が侵入し、このエッチング液の浸食作用でヒューズ素子部が切断される等して、冗長回路の回路構成に変動が生じるおそれもある。
【００１３】
本発明は上述の問題に鑑みてなされ、めっきバンプの形成時にヒューズ素子部が影響を受けない半導体装置の製造方法および半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
以上の課題を解決するに当たり、本発明の半導体装置の製造方法は、基板表面に、冗長回路の一部をなすヒューズ素子部を被覆する絶縁層と、この絶縁層を介して内部配線層に接続された電極パッドと、この電極パッドの上に下地金属層を介して形成されためっきバンプとを備えた半導体装置の製造方法において、上記絶縁層を介してヒューズ素子部の必要部位を切断する工程と、ヒューズ素子部をエッチング保護膜で被覆する工程と、基板の全面に上記下地金属層を形成する工程と、電極パッドの形成領域を残して上記下地金属層をエッチング除去する工程と、上記下地金属層の上にめっきバンプを形成する工程とを有する。
【００１５】
本発明では、めっきバンプ形成用の下地金属層をエッチング除去する工程の前に、ヒューズ素子部をエッチング保護膜で被覆する工程を実施することで、下地金属層のエッチング液でヒューズ素子部が浸食されるのを防止し、ヒューズ素子部の保護を図るようにしている。
【００１６】
ヒューズ素子部の表面が絶縁層で覆われており、ヒューズブロー時に当該絶縁層とともに加工される場合には、溶断されたヒューズ素子部に対して上記エッチング保護膜が有効に作用する。一方、上記絶縁層に、ヒューズ素子部に対応して予め開口部（窓部）が形成されている場合には、溶断されたヒューズ素子部および溶断されていないヒューズ素子部の双方に対して、上記エッチング保護膜が有効に作用する。
【００１７】
ここで、「ヒューズ」とは、電気導体がセットされているか又は切断されているかによって決められて論理状態「０」または「１」を表すもので、例えば半導体メモリにおいて不良メモリセルをスペアメモリセルに代替する冗長回路のヒューズ素子部が形成された半導体装置等に、本発明は適用される。
【発明の効果】
【００１８】
以上述べたように、本発明によれば、めっきバンプ形成の際のヒューズ素子部の浸食を防止できるので、ヒューズ素子部およびこれに接続された配線回路の特性劣化を回避でき信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
【００２０】
図１〜図９は、本発明の第１の実施の形態による半導体装置（特に本実施の形態ではメモリセルを有する半導体記憶装置）の製造方法を説明する工程断面図である。図の例では、半導体ウェーハ表面のテスト電極領域Ａと、ヒューズ領域Ｂと、バンプ形成領域Ｃとを示しており、各領域それぞれ１個あたりのテスト電極１０、ヒューズ素子部２０および電極パッド３０が描かれている。
【００２１】
テスト電極領域Ａは、半導体素子の電気的特性評価やメモリセルの良／不良評価等のウェーハ測定のためのテスト用電極である。ヒューズ領域Ｂは、メモリセル内の不良メモリをスペアメモリに代替するための冗長回路の一部を構成している。バンプ形成領域Ｃは、半導体チップの外部端子となるバンプが形成される領域で、半導体チップの電極パッドの形成領域に対応している。
【００２２】
図１に示すように、テスト電極領域Ａおよびバンプ形成領域Ｃにおいては、テスト電極１０および電極パッド３０はそれぞれ同様な構成を有しており、半導体基板（シリコン基板）４０上に第１絶縁膜４１を介して形成された内部配線層４４に各々電気的に連絡している。テスト電極１０および電極パッド３０は、内部配線層４４を覆う第２絶縁膜４２の上にそれぞれ形成されている。第２配線層４２の上には、テスト電極１０および電極パッド３０の周縁を覆うようにして第３絶縁膜４３が形成されている。
【００２３】
一方、ヒューズ領域Ｂにおいては、ヒューズ素子部２０はアルミニウムからなり、内部配線層４４の一部の配線部として形成されている。ヒューズ素子部２０は第２絶縁膜４２および第３絶縁膜４３により全体が覆われた後、これら絶縁膜４２，４３の一部を開口させた開口部４２ａを介して外部に露出している。この開口部４２ａは、ヒューズブロー用の窓部として形成されている。なお、図示の例ではヒューズ素子部２０の周囲に上部配線層４５が形成されており、第３絶縁膜４３によって隣接する配線間が絶縁されている。
【００２４】
次に、図１に示した状態から、めっきバンプの形成工程について以下説明する。
【００２５】
（ウェーハテスト工程）
本実施の形態では、めっきバンプの形成の前に、ウェーハ上の各素子の動作テストが行われる。このテストは、テスト電極１０に図示しないプローバを接触させて行われる。この工程により、ウェーハ上の良品チップおよび不良チップが特定される。なお、図２において、電極パッド１０の表面に形成された凹部１０ａは、上記プローバの押圧痕を示している。
【００２６】
また、このウェーハテスト工程において、各チップ領域のメモリセルの評価が行われ、判定された不良メモリセルを代替メモリセルへ切り替えるために、溶断すべきヒューズ素子部２０が特定される。
【００２７】
（ヒューズブロー工程）
ヒューズブロー工程は、図２および図３に示すように、ヒューズ領域Ｂの開口部４２ａを介して外部に露出するヒューズ素子部２０に対してレーザー光Ｌを照射することで、所定のヒューズ素子部２０を溶断する。当該ヒューズ素子部２０は、溶断部２０ｍの形成により開成し、先に判定された不良メモリセルが所定のスペアメモリセルに代替される。
【００２８】
（エッチング保護膜形成工程）
続いて、図４に示すようにヒューズ素子部２０に対してエッチング保護膜４７を形成する。エッチング保護膜４７は、めっきバンプの形成に必要な下地金属層４９（図７）のエッチング工程の際に用いられるエッチング液に対して不溶であり、このエッチング液からヒューズ素子部２０を保護するために設けられる。本実施の形態では、エッチング保護膜４７にシリコン酸化膜（ＳｉＯ2膜）やシリコン窒化膜（ＳｉＮ膜）等の絶縁膜が用いられる。
【００２９】
エッチング保護膜４７は、ＣＶＤ法等の真空薄膜形成プロセスで形成される。エッチング保護膜４７は、ヒューズ領域Ｂ内の開口部４２ａの段部に沿って形成され開口部４２ａに臨むヒューズ素子部２０を被覆する。これにより、ヒューズ素子部２０およびその溶断部２０ｍがエッチング保護膜４７によって外部から遮蔽される。なお、エッチング保護膜４７の膜厚は特に限定されない。
【００３０】
エッチング保護膜４７は絶縁膜で形成され、かつヒューズ素子部２０の保護を目的としているので、ヒューズ領域Ｂの開口部４２ａ以外の領域のエッチング保護膜４７は除去される。エッチング保護膜４７のパターニングは、基板表面にレジスト材料を塗布した後、図５に示すように、開口部４２ａの形成部位をマスクするレジストパターン４８を形成する。そして、レジストパターン４８をマスクとしてエッチング保護膜４８をエッチング除去した後（図６）、レジストパターン４８を除去する。これにより、ヒューズ領域Ｂ内の開口部４２ａのみエッチング保護膜４７で被覆される。
【００３１】
（下地金属層形成工程）
次に、図７に示すように、基板表面に、めっきバンプ５０（図９）の下地金属層４９を形成する。本実施の形態において、下地金属層４９は、Ｔｉ膜とＣｕ膜の積層膜で形成されている。下地金属層４９はスパッタ法や無電解めっき法等によって基板全面に形成される。
【００３２】
下地金属層４９は、めっきバンプ５０の形成に必要なシード層（給電層）として形成されるものであるので、図８に示すように、バンプ形成領域Ｃの電極パッド３０上にのみ下地金属層４９が残るように、他の領域上の下地金属層４９は除去される。下地金属層４９のパターニングには、バンプ形成領域Ｃをマスクするレジストパターンをフォトリソグラフィ技術を用いて形成した後、エッチング液中への浸漬あるいは基板表面へのエッチング液の吹き付け等によるウェットエッチング法が採用される。
【００３３】
下地金属層４９のパターニングに使用されるエッチング液は特に制限されないが、本実施の形態では酸溶液およびアルカリ性の過酸化水が用いられる。前者は下地金属層４９を構成するＣｕ層の除去に用いられ、後者はＴｉ層の除去に用いられる。
【００３４】
本実施の形態によれば、ヒューズ領域Ｂの開口部４２ａがエッチング保護膜４７で被覆されているので、下地金属層４９のパターニング時においてアルミニウムからなるヒューズ素子部２０がエッチング液から保護される。従って、ヒューズ素子部２０は、エッチング液との接触による浸食あるいは腐食が防止されるともに、当該ヒューズ素子部２０を介して内部配線層４４へエッチング液の浸食が進行することもない。これにより、ヒューズ素子部２０およびこれを含む冗長回路がめっきバンプの形成プロセス中に影響を受けることはなく、信頼性が確保される。
【００３５】
（めっきバンプ形成工程）
続いて、図９に示すように、バンプ形成領域Ｃにめっきバンプ５０を形成する工程が行われる。めっきバンプ５０は、はんだめっきからなり、電解めっき法にて下地金属層４９を介して電極パッド３０上に形成される。
【００３６】
以上のように、本実施の形態によれば、下地金属層４９のパターニングエッチング時にヒューズ素子部２０をエッチング液から効果的に保護することができるので、ヒューズ素子部の腐食による劣化を防止することができる。これにより、ヒューズ素子部を含む冗長回路の信頼性を向上させることができる。
【００３７】
また、ヒューズ領域Ｂの全ての開口部４２ａがエッチング保護膜４７で覆われるので、ヒューズ素子部２０の溶断部位／非溶断部位に関係なく、ヒューズ素子部２０をエッチング液から保護することができる。
【００３８】
さらに、めっきバンプ５０の形成後も、ヒューズ素子部２０がエッチング保護膜２０で覆われるので、個々のチップに個片化され配線基板上に実装される際においても、ヒューズ素子部２０をエッチング保護膜４７で保護することが可能となる。これにより、例えばアンダーフィル樹脂やモールド樹脂が直接ヒューズ素子部２０へ接触することが回避される。特に、エッチング保護膜４７としてＳｉＮ膜等の水分バリア性の高い絶縁膜を適用した場合、樹脂中の水分からヒューズ素子部２０を効果的に遮断することができる。
【００３９】
そして、本実施の形態によれば、ウェーハテストおよびヒューズブローを行った後にめっきバンプの形成を行うようにしているので、良品チップに対してのみめっきバンプ５０を形成することが可能となり、めっきバンプの形成プロセス時間の短縮、歩留まり及び生産性の向上を図ることができる。
【００４０】
［第２の実施の形態］
続いて、本発明の第２の実施の形態について説明する。図１０Ａ，Ｂは本発明の第２の実施の形態を示している。
【００４１】
図１０Ａは、ヒューズブローされたヒューズ素子部へエッチング保護膜を形成した状態を示している。図において５１はシリコン基板、５２は層間絶縁膜、５３は下部配線層、５４はスルーホール、５５はヒューズ素子部、５６は絶縁膜、５７はエッチング保護膜である。
【００４２】
めっきバンプの形成時、ヒューズ素子部５５の溶断部５５ｍ、および、ヒューズ素子部５５を開放する絶縁膜５６の開口部５６ａはともに、エッチング保護膜５７で被覆される（図１０Ａ）。その後、上述のように基板表面にめっきバンプの下地金属層５８が形成され（図１０Ｂ）、当該ヒューズ素子部５５の形成領域上の下地金属層５８がエッチング除去される。
【００４３】
本実施の形態では、エッチング保護膜５７を感光性ポリイミド等の平坦化膜で形成されており、ヒューズ素子部５５の溶断部５５ｍおよび絶縁膜５６の開口部５６ａを当該エッチング保護膜５７で充填するとともに、基板表面の平坦化を図るようにしている。これにより、開口部５６ａ直上において下地金属層５８の段差をなくし平坦化を図ることができるので、その後の下地金属層５８のエッチング時間の短縮と、エッチング工程の容易化、確実化を図ることが可能となる。そして、開口部５６ａ周辺部の下地金属層５８の膜残りを防止し、プロセスの適正化を図ることが可能となる。
【００４４】
以上、本発明の実施の各形態について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４５】
例えば以上の実施の形態では、エッチング保護膜膜としてシリコン酸化膜やシリコン窒化膜を用いたが、これに限らず、下地金属層のエッチング液の種類に応じて適宜変更可能である。
【００４６】
本発明に係るエッチング保護膜は、下地金属層のエッチング液に対して不溶な材料で形成される場合に限らず、当該エッチング液に溶解するがエッチング速度が比較的遅いものを用いることができる。すなわち、溶・不溶に関係なく、エッチング液に対して選択性を発揮できる材料を用いることで、上述と同様な効果を得ることが可能である。
【００４７】
また、以上の実施の形態では、ヒューズ素子部の構成材料をアルミニウムとしたが、他の導電性材料を用いることができる。そして、下地金属層およびそのエッチング液との組合せに応じて、エッチング保護膜の構成材料を適宜選択すればよい。
【００４８】
さらに、以上の実施の形態では、メモリセルの不良セルをスペアメモリセルに代替する冗長回路の一部を構成するヒューズ素子部に本発明を適用した例について説明したが、これに限らず、セキュリティヒューズや、ＩＤ等の情報のコード化に用いるヒューズ素子部を備えた半導体装置の製造に対しても本発明は適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図である。
【図２】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、ヒューズブロー工程を示している。
【図３】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、ヒューズブロー工程後の状態を示している。
【図４】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、エッチング保護膜の形成工程を示している。
【図５】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、エッチング保護膜のパターニング工程を示している。
【図６】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、エッチング保護膜のパターニング工程を示している。
【図７】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、めっきバンプの下地金属層の形成工程を示している。
【図８】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、下地金属層のパターニング工程を示している。
【図９】本発明の第１の実施の形態による半導体装置の製造方法を説明する工程図であり、めっきバンプの形成工程を示している。
【図１０】本発明の第２の実施の形態による半導体装置の製造方法を説明する工程図である。
【図１１】従来の半導体装置の製造方法を説明する工程図である。
【図１２】従来技術の問題点を説明するヒューズ部の断面模式図である。
【符号の説明】
【００５０】
１０…テスト電極、２０，５５…ヒューズ素子部、２０ｍ，５５ｍ…溶断部、３０…電極パッド、４０…基板、４２，４３…絶縁層、４２ａ，５６ａ…開口部、４４…内部配線層、４７，５７…エッチング保護膜、４９，５８…下地金属層、５０…めっきバンプ、Ａ…テスト電極領域、Ｂ…ヒューズ領域、Ｃ…バンプ形成領域
【図１】
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【図２】
2007067087.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007067087.tif 000011
【図１０】
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【図１１】
2007067087.tif 000013
【図１２】
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