(57)【要約】【課題】  メモリ動作試験におけるインターフェース回路の判定を容易にすること。【解決手段】  メモリインターフェース回路１が、メモリコントローラ２が生成したライトデータを保持する第１保持部１８と、メモリコントローラ２が生成したリードデータを、メモリの書き込み遅延に相当する時間遅延させて出力する遅延部１０と、リードデータがメモリに対して出力中であることを表すリードタイミング信号を生成するリードタイミング信号生成部１５と、遅延部１０が遅延出力したリードデータを、リードタイミング信号生成部１５が生成したリードタイミング信号に同期させて出力するリードタイミング制御部９と、リードタイミング制御部９が出力するリードデータを保持する第２保持部１９と、第１保持部１８に保持されたライトデータと、第２保持部１９に保持されたリードデータとが一致するか否かを判定する判定部１２とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリコントローラの制御によりメモリの動作試験を行うメモリ試験装置に用いられるメモリインターフェース回路であって、
前記メモリコントローラが生成したライトデータを保持する第１保持部と、
前記メモリコントローラが生成したリードデータを、メモリの書き込み遅延に相当する時間を遅延させてリードタイミング制御部に出力する遅延出力部と、
メモリに対して前記リードデータが出力中であることを表すリードタイミング信号を生成するリードタイミング信号生成部と、
前記遅延出力部が遅延出力した前記リードデータを、前記リードタイミング信号に同期させて第２保持部に出力する前記リードタイミング制御部と、
前記リードタイミング制御部が出力する前記リードデータを保持する前記第２保持部と、
前記第１保持部に保持された前記ライトデータと、前記第２保持部に保持された前記リードデータとが一致するか否かを判定する判定部とを備えたことを特徴とするメモリインターフェース回路。
【請求項２】
メモリコントローラと、該メモリコントローラの制御によりメモリの動作試験を行うためのメモリインターフェース回路とを有するメモリ試験装置であって、
前記メモリコントローラが、
ライトデータ及びリードデータを生成するデータ生成部を備え、
前記メモリインターフェース回路が、
前記データ生成部が生成したライトデータを保持する第１保持部と、
前記データ生成部が生成したリードデータを、メモリの書き込み遅延に相当する時間を遅延させてリードタイミング制御部に出力する遅延出力部と、
メモリに対して前記リードデータが出力中であることを表すリードタイミング信号を生成するリードタイミング信号生成部と、
前記遅延出力部が遅延出力した前記リードデータを、前記リードタイミング信号に同期させて第２保持部に出力する前記リードタイミング制御部と、
前記リードタイミング制御部が出力する前記リードデータを保持する前記第２保持部と、
前記第１保持部に保持された前記ライトデータと、前記第２保持部に保持された前記リードデータとが一致するか否かを判定する判定部とを備えたことを特徴とするメモリインターフェース回路。
【請求項３】
前記メモリインターフェース回路が、
前記メモリコントローラから出力されるメモリの読み書きに関するリードコマンド及びライトコマンドを解析するコマンド解析部を備えたことを特徴とする、請求項２記載のメモリ試験装置。
【請求項４】
前記メモリコントローラが、
前記遅延出力部における前記時間を設定するタイミング制御部を備えたことを特徴とする請求項２又は請求項３記載のメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリインターフェース回路及びメモリ試験装置に関するものであって、特に、メモリインターフェース試験を容易かつ高速に行うメモリインターフェース回路及びこのメモリインターフェース回路を装備したメモリ試験装置に関する。
【背景技術】
【０００２】
高速動作するメモリについては、メモリのリード及びライトの動作が正常であるか否かを判定するためのメモリ試験が必要である。このメモリ試験を行うメモリ試験装置は、メモリとメモリの外部回路との間のインターフェースを試験するために、メモリインターフェース試験を行う。
【０００３】
図２に示す如く、メモリ試験装置５０は、回路基板上に、メモリ５１を挿抜するメモリソケット５２と、端子５３を介してメモリソケット５２に接続されたメモリ試験部５４とから構成される。またメモリ試験部５４は、メモリ５１にアクセスするためのインターフェース制御を行うようになっており、データ信号及びデータをリード及びライトするためのタイミング制御信号を生成するメモリコントローラ５５と、メモリ５１から出力されるストローブ信号とリードデータとを内部クロックに同期させ動作判定を行うメモリインターフェース回路５６とを備える。作業者は、メモリ５１とメモリ試験部５４とを接続し、メモリインターフェース回路１及びメモリ５１間の端子５３をモニタすることにより、メモリ試験を行っている。
【０００４】
尚、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）から取り込んだ信号の同期化を高精度で且つ安定して行う技術が、例えば特許文献１に開示されている。
【特許文献１】特開２００５−７８５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２に示す如く、メモリ試験部５４は、メモリ５１のリード／ライト動作の試験を行う場合、メモリ５１の外部装置５７を用いてリード／ライトのタイミングを調整するため、メモリ５１及びメモリインターフェース１間の高速なインターフェース信号の試験をすることが困難であるという不具合がある。また高速動作試験に用いることができる測定器の価格は非常に高価であり、高価な測定器を用いたメモリ試験のための環境を得ることは困難である。
【０００６】
更に従来技術を用いた試験方法は、メモリ５１とメモリインターフェース１とを接続した状態でメモリ５１の動作試験をするものである。従って、高速なインターフェース信号を試験することが困難であるという不具合がある。
【０００７】
本発明は、斯かる実情に鑑み、高速にリード／ライト動作するメモリ動作試験において、メモリ及びメモリコントローラ間のインターフェースが正常であるか否かを迅速且つ容易に判定することができるようにするメモリインターフェース回路及びメモリ試験装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために本発明のメモリインターフェース回路は、メモリコントローラの制御によりメモリの動作試験を行うメモリ試験装置に用いられるメモリインターフェース回路であって、前記メモリコントローラが生成したライトデータを保持する第１保持部と、前記メモリコントローラが生成したリードデータを、メモリの書き込み遅延に相当する時間を遅延させてリードタイミング制御部に出力する遅延出力部と、メモリに対して前記リードデータが出力中であることを表すリードタイミング信号を生成するリードタイミング信号生成部と、前記遅延出力部が遅延出力した前記リードデータを、前記リードタイミング信号に同期させて第２保持部に出力する前記リードタイミング制御部と、前記リードタイミング制御部が出力する前記リードデータを保持する前記第２保持部と、前記第１保持部に保持された前記ライトデータと、前記第２保持部に保持された前記リードデータとが一致するか否かを判定する判定部とを備えたことを第１の特徴とする。
【０００９】
本発明のメモリ試験装置は、メモリコントローラと、該メモリコントローラの制御によりメモリの動作試験を行うためのメモリインターフェース回路とを有するメモリ試験装置であって、前記メモリコントローラが、ライトデータ及びリードデータを生成するデータ生成部を備え、前記メモリインターフェース回路が、前記データ生成部が生成したライトデータを保持する第１保持部と、前記データ生成部が生成したリードデータを、メモリの書き込み遅延に相当する時間を遅延させてリードタイミング制御部に出力する遅延出力部と、メモリに対して前記リードデータが出力中であることを表すリードタイミング信号を生成するリードタイミング信号生成部と、前記遅延出力部が遅延出力した前記リードデータを、前記リードタイミング信号に同期させて第２保持部に出力する前記リードタイミング制御部と、前記リードタイミング制御部が出力する前記リードデータを保持する前記第２保持部と、前記第１保持部に保持された前記ライトデータと、前記第２保持部に保持された前記リードデータとが一致するか否かを判定する判定部とを備えたことを第２の特徴とする。
【００１０】
また本発明のメモリ試験装置は、前記第２の特徴において、前記メモリインターフェース回路が、前記メモリコントローラから出力されるメモリの読み書きに関するリードコマンド及びライトコマンドを解析するコマンド解析部を備えたことを第３の特徴とし、前記第２の特徴又は前記第３の特徴において、前記メモリコントローラが、前記遅延出力部における前記時間を設定するタイミング制御部を備えたことを第４の特徴とする。
【発明の効果】
【００１１】
本発明のメモリインターフェース回路によれば、機能チェック操作を迅速容易に行うことができ、かつインターフェースの高速化に対応することができる。
【００１２】
本発明のメモリ試験装置によれば、試験対象のメモリを接続する作業者の手間が軽減するため、試験に要する作業効率が向上する。更に高価な測定器が必要な従来の分離型の試験方法が用いられずに、メモリ試験が可能となり、試験に要するコストの軽減に寄与する。
【発明を実施するための最良の形態】
【００１３】
以下、本発明によるメモリ試験装置の一実施形態を、図面を参照して詳細に説明する。図１は本発明の一実施形態に係るメモリ試験装置の構成を説明するための図である。
＜構成＞
本実施形態によるメモリ試験装置は、図１に示す如く、メモリ（不図示）に書き込むべきデータ及びメモリへの読み書きに関するリードコマンド及びライトコマンドを出力するメモリコントローラ２と、メモリコントローラ２の制御によりメモリの動作試験を行うためのメモリインターフェース回路１とを有する。
【００１４】
メモリコントローラ２は、コマンド生成部１６と、遅延時間設定部１７と、リードデータ／ライトデータ生成部（データ生成部）１３とを備えて構成される。ここで、コマンド生成部１６は、例えばＣＡＳ（Column Address Strobe signal）、ＲＡＳ（Row Address Strobe Signal）等を生成するものである。尚、コマンド生成部１６は、チップイネーブル等、メモリバンクやメモリアドレスを特定するためのデータをコマンドとして生成してもよい。メモリコントローラ２は、ＣＡＳ等のデータを、リードコマンド及びライトコマンドとして、メモリインターフェース回路１に書き込み設定する。
【００１５】
遅延時間設定部１７は、以下に述べるメモリインターフェース回路１内のバッファにおけるリードデータの遅延時間を設定するものである。遅延時間設定部１７は、この設定により、リードの試験出力データのタイミングを変更する。リードデータ／ライトデータ生成部１３は、リードデータ及びライトデータを生成する。
【００１６】
本実施形態によるメモリインターフェース回路１は、メモリコントローラ２の制御により例えばＤＤＲ−ＳＤＲＡＭ等の高速動作するメモリの動作試験を行うメモリ試験装置３に用いられるものであり、メモリインターフェースの動作が正常であるか否かを判定する機能をも併せもつ。メモリインターフェース回路１は、リードデータ／ライトデータ格納部（データ格納部）１４と、比較データ保持部８と、バッファ（遅延出力部）１０と、リード制御信号／ライト制御信号生成部１５と、リードタイミング制御部９と、リードデータ／ライトデータ比較部（判定部）１２と、リードコマンド／ライトコマンド解析部１１と、クロック生成部２１とを備えて構成される。
【００１７】
リードデータ／ライトデータ格納部１４は、メモリコントローラ２が生成するリードデータ及びライトデータを一時的に格納する。
【００１８】
比較データ保持部８は、リードデータ、ライトデータ、リードコマンド及びライトコマンドを保持するものであり、リードデータ／ライトデータ格納部１４に格納されたライトデータを保持するＲデータ保持部（第１保持部）１８と、以下に述べるリードタイミング制御部９が出力するリードデータを保持するＷデータ保持部（第２保持部）１９とから構成される。また比較データ保持部８は、メモリコントローラ２からのリードコマンド及びライトコマンドを保持するコマンド保持部２０を設けている。
【００１９】
比較データ保持部８及びリードデータ／ライトデータ格納部１４は、いずれも、複数のレジスタから構成される。
【００２０】
バッファ１０は、メモリコントローラ２が生成したリードデータを、試験しようとするメモリ（不図示）の書き込み遅延に相当する時間を遅延させてリードタイミング制御部９に出力するものである。この遅延時間の大きさは、バッファ１０から試験対象のメモリに対して、リードデータを送信する場合に要する折り返し時間とほぼ等しくされている。
【００２１】
リード制御信号／ライト制御信号生成部１５は、メモリに対してリードデータが出力中であることを表すリードタイミング信号を生成するものであり、リードタイミング信号生成部として機能する。リード制御信号／ライト制御信号生成部１５は、メモリコントローラ２において生成されるリードデータ及びライトデータを、リードデータ／ライトデータ格納部１４に書き込む。リード制御信号／ライト制御信号生成部１５は、リードデータ／ライトデータ格納部１４に格納されたライトデータを比較データ保持部８にライトする制御をも行う。
【００２２】
リードタイミング制御部９は、バッファ１０が遅延出力したリードデータを、リードタイミング信号に同期させてＷデータ保持部１９に出力する。リードタイミング制御部９は、リード制御信号／ライト制御信号生成部１５からのリードタイミング信号の位相をシフトする位相シフト部２３と、位相シフト部２３にて位相シフトされたリードタイミング信号を、バッファ１０から比較データ保持部８に転送するリードデータに同期させる同期処理部２２とを有する。
【００２３】
リードデータ／ライトデータ比較部１２は、Ｒデータ保持部１８に保持されたライトデータと、Ｗデータ保持部１９に保持されたリードデータとが一致するか否かを判定する。ここで、ライトデータとリードデータとが一致するとは、３２ビット等のライトデータと、３２ビット等のリードデータとの各ビット値又は論理が一致することを意味する。
【００２４】
リードコマンド／ライトコマンド解析部１１は、メモリコントローラ２から出力されるメモリの読み書きに関するリードコマンド及びライトコマンドを解析する。
クロック生成部２１は、メモリインターフェース１の各部に共通の高速なクロックを供給する。
尚、リード制御信号／ライト制御信号生成部１５、リードタイミング制御部９、リードデータ／ライトデータ比較部１２、リードコマンド／ライトコマンド解析部１１の各機能は、いずれも、ＬＳＩ（Large Scale Integration）、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ等から構成される。
＜動作＞
【００２５】
上述の構成により、メモリコントローラ２は、予め、バッファ１０の遅延時間としてＣＡＳレイテンシ等を設定する。ここで、ＣＡＳレイテンシは、ＣＡＳ信号が送信されるクロックと、最初のデータが送受信されるクロックとのクロック差を表す時間である。本実施形態によるメモリコントローラ２は、リードコマンドを出力するときに、遅延時間の設定により、リードデータの試験出力のタイミングを切り替えている。
【００２６】
メモリインターフェース回路１は、遅延時間をバッファ１０に設定する。この設定後、メモリインターフェース回路１は、リードデータ／ライトデータ格納部１４から出力されるリードデータを、バッファ１０において遅延させ、遅延させたリードデータを比較データ保持部８に転送する。
【００２７】
メモリコントローラ２は、試験のためのリードデータ及びライトデータを生成し、またリードコマンド及びライトコマンドを生成し、これらのリードデータ、ライトデータ、リードコマンド及びライトコマンドをメモリインターフェース回路１に対して出力する。メモリインターフェース回路１は、リードデータ及びライトデータを、リードデータ／ライトデータ格納部１４に格納する。
【００２８】
ここで、メモリインターフェース回路１において、リードコマンド／ライトコマンド解析部１１は、リード制御信号／ライト制御信号生成部１５から入力されるコマンドを解析し、そのコマンドがリードコマンド及びライトコマンドであると判断した場合、それぞれ、リードコマンド及びライトコマンドを比較データ保持部８に書き込む。
【００２９】
続いて、メモリインターフェース回路１は、リードデータ／ライトデータ格納部１４に格納されたライトデータを、Ｗデータ保持部１９に書き込み、またリードデータ／ライトデータ格納部１４に格納されたリードデータを、バッファ１０に書き込む。
【００３０】
次に、メモリインターフェース回路１は、リードコマンドが入力されている場合、バッファ１０から、リードデータを予め設定された遅延タイミングで読み出すとともに、ストローブ信号等のリードタイミング信号の位相を調整してリードデータに同期させ、リードデータ及びリードタイミング信号の各々を比較データ保持部８に書き込む。換言すれば、メモリインターフェース回路１は、リードデータ／ライトデータ生成部１４からのリードデータを、バッファ１０において折り返し、且つ、リードタイミング信号をリードタイミング制御部９においてタイミング調節して、比較データ保持部８に転送させている。すなわち、リードデータが、メモリインターフェース回路１において、ループバックしている。
【００３１】
そして、リードデータ／ライトデータ比較部１２は、比較データ保持部８に保持されたリードデータ及びライトデータを比較して、リードデータ及びライトデータの一致又は不一致を表す試験結果を出力する。これにより、メモリインターフェース回路１は、メモリインターフェース動作が正常であるか否かを知ることができる。
【００３２】
このようにして、本実施形態によるメモリ試験装置３は、ＤＤＲ−ＳＤＲＡＭ等の高速動作するメモリについて、メモリインターフェース回路１の端子（不図示）に測定器を接続して行う試験が不要となる。
【００３３】
またメモリインターフェース回路１は、接続されていないメモリから出力されるリードデータとリードタイミング信号との受信を、インターフェース装置１内部におけるリードデータの折り返し転送により、擬似的に実現している。従って、本実施形態によるメモリインターフェース回路１は、メモリインターフェース回路１内部において転送したライトデータと、折り返し転送したリードデータとを比較することにより、メモリインターフェースの確認を容易に行うことができる。
【００３４】
尚、本実施形態によるメモリインターフェース回路１は、メモリインターフェース回路５６（図２）のように、メモリ５１と接続された状態においても動作することができる。この場合、メモリインターフェース回路１は、メモリ５１の動作が正常であるか否かについて、自己チェックすることができる。
【産業上の利用可能性】
【００３５】
本発明のメモリインターフェース回路及びメモリ試験装置によれば、高速動作するメモリ素子を含むＬＳＩの信頼性を低コストで実現することができ、また試験の簡素化が図れる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係るメモリ試験装置の構成を説明するための図。
【図２】従来のメモリ試験装置を説明するための図。
【符号の説明】
【００３７】
１…メモリインターフェース回路、２…メモリコントローラ、３…メモリ試験装置、８…比較データ保持部、９…リードタイミング制御部、１０…バッファ（遅延出力部）、１１…リードコマンド／ライトコマンド解析部、１２…リードデータ／ライトデータ比較部（判定部）、１３…リードデータ／ライトデータ生成部（データ生成部）１４…リードデータ／ライトデータ格納部（データ格納部）、１５…リード制御信号／ライト制御信号生成部、１６…コマンド生成部、１７…遅延時間設定部、１８…Ｒデータ保持部（第１保持部）、１９…Ｗデータ保持部（第２保持部）、２０…コマンド保持部、２１…クロック生成部、２２…同期処理部、２３…位相シフト部。
【図１】
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【図２】
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