(57)【要約】【課題】簡易かつ確実な半導体回路装置を構成するアナログ回路の端子とロジック回路の端子間の接続を検証する端子接続検証方法を提供する。【解決手段】半導体回路装置の動作を、ロジック回路及びアナログ回路を表す論理モデルを論理シミュレータに入力して検証する検証方法であって、アナログ回路を表す論理モデルに、アナログ回路の端子とロジック回路の端子間の結線の状態に応じた関数値を発生する関数を追加する工程と、関数が発生する関数値と期待値との比較結果を出力する工程と、比較結果に基づいてアナログ回路の端子とロジック回路の端子との接続ミスがあるか否かを判定する工程とを備えることを特徴とする半導体回路装置の検証方法を提供することにより上記の課題を解決する。【選択図】    図１
2007115002.tif 000002
【特許請求の範囲】
【請求項１】
ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを論理シミュレータに入力して検証する検証方法であって、
前記アナログ回路を表す論理モデルに、前記アナログ回路の端子と前記ロジック回路の端子間の結線の状態に応じた関数値を発生する関数を追加する工程と、
論理シミュレーションを行ない、前記関数が発生する前記関数値と期待値との比較結果を出力する工程と、
前記比較結果に基づいて前記アナログ回路の入力端子又は出力端子と前記ロジック回路の端子との接続ミスがあるか否かを判定する工程とを備えることを特徴とする半導体回路装置の検証方法。
【請求項２】
前記アナログ回路はアナログ−デジタル変換回路であって、
前記関数は前記アナログ−デジタル変換回路の入力端子を介して受け取るロジック回路からの入力信号の論理値に応じた整数値を発生する関数であることを特徴とする請求項１に記載した半導体回路装置の検証方法。
【請求項３】
前記アナログ回路はデジタル−アナログ変換回路であって、
前記関数は整数値から前記デジタル−アナログ変換回路の出力端子を介してロジック回路へ出力する出力信号の論理値を発生する関数であることを特徴とする請求項１に記載した半導体回路装置の検証方法。
【請求項４】
接続ミスがあった場合には、回路記述を修正する工程をさらに備えることを特徴とする請求項１乃至請求項３に記載した半導体回路装置の検証方法。
【請求項５】
ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを使用して検証するＣＡＤ装置であって、
前記アナログ回路を表す論理モデルに、前記アナログ回路の端子と前記ロジック回路の端子間の結線の状態に応じた関数値を発生する関数であって、引数の値又は前記関数値に整数を用いた関数を追加する手段と、
論理シミュレーションを行ない、前記関数が発生する前記関数値と期待値との比較結果を出力する工程と、
前記比較結果に基づいてアナログ回路の入力端子又は出力端子とロジック回路の端子との接続ミスがあるか否かを判定する手段とを備えることを特徴とする請求項１に記載した半導体回路装置の検証方法を実施するためのＣＡＤ装置。
【請求項６】
前記アナログ回路はアナログ−デジタル変換回路であって、
前記関数は前記アナログ−デジタル変換回路の入力端子を介して受け取るロジック回路からの入力信号の論理値に応じた整数値を発生する関数であることを特徴とする付記５に記載した半導体回路装置の検証方法を実現するためのＣＡＤ装置。
【請求項７】
前記アナログ回路はデジタル−アナログ変換回路であって、
前記関数は整数値から前記デジタル−アナログ変換回路の出力端子を介してロジック回路へ出力する出力信号の論理値を発生する関数であることを特徴とする付記５に記載した半導体回路装置の検証方法を実現するためのＣＡＤ装置。
【請求項８】
接続ミスがあった場合には、回路記述を修正する手段をさらに備えることを特徴とする付記５乃至付記７に記載した半導体回路装置の検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体回路装置において、回路ブロックの端子間の接続を検証する端子接続検証方法及びその端子接続検証方法を実施するためのＣＡＤ装置に関し、特に半導体回路装置を構成するアナログ回路マクロの端子とロジック回路の端子間の接続を検証する端子接続検証方法及びその端子接続検証方法を実施するためのＣＡＤ装置に関する。
【背景技術】
【０００２】
近年、半導体回路装置は、ロジック回路から構成されるだけではなく、アナログ信号を処理する回路、すなわち、アナログマクロを含むように構成されることが多くなっている。
そして、上記のアナログマクロは、信号の電位レベルが”Ｈ”状態であるか、又は、”Ｌ”状態であるかにより情報を伝える論理信号とは異なり、信号の電位レベルそのものにより情報を伝えるアナログ信号を扱う。
【０００３】
そうすると、論理シミュレータはアナログ信号を正確に扱うことができないため、論理シミュレータにより、アナログマクロの端子とロジック回路の端子間の結線接続を、正確に検証することは容易ではない。なぜなら、論理シミュレータは信号の電位レベルが”Ｈ”状態、又は、”Ｌ”状態以外の状態であるアナログ信号を論理が不定な信号として扱うからである。
ここで、回路端子間の接続を正確に検証するために、論理信号、及び、アナログ信号の双方を扱えるアナログシミュレータを使用することが考えられる。しかし、アナログシミュレータを使用する回路端子間の結線接続の検証は長時間を要し、かつ、コストもかかる。
一方、検証時間の短縮及び検証コスト削減のために、回路端子間の結線接続を設計者の目視により検証することが考えられる。しかし、設計者の目視による検証においては人為的なチェックミスが発生する可能性がある。
【０００４】
そこで、検証時間の短縮及び検証コスト削減のために、論理シミュレータによるアナログマクロの端子とロジック回路の端子間の結線接続の検証方法が提案されており、例えば、以下の提案がなされている。
はじめに、デジタル回路ブロック、そのデジタル回路ブロックからの信号により複数のバイアス信号を出力するバイアス回路、及び、その各バイアス信号を受けて動作する複数のアナログ回路ブロックが相互に接続されている半導体集積回路があるとする。そうすると、バイアス信号はアナログ信号であるため、論理シミュレータにおいて、バイアス信号は状態が不定な信号として扱われる。従って、論理シミュレータはデジタル回路ブロックとアナログ回路ブロック間のバイアス信号を伝搬する配線の接続を検証することができない。そこで、上記の各バイアス信号に対応して、パルス幅が異なる”Ｈ”状態、又は、”Ｌ”状態の第１疑似パルス信号を発生する第１疑似パルス発生回路をバイアス回路内に設ける。また、上記の第１疑似パルス信号に応答して、”Ｈ”状態、又は、”Ｌ”状態の第２疑似パルス信号を発生する第２疑似パルス発生回路をアナログ回路ブロック内に設ける。そして、第１疑似パルス信号のパルス幅と第２疑似パルス信号のパルス幅が一致する場合に、アナログ回路ブロックの所定の端子とデジタル回路ブロックの所定の端子とが接続されていると判断する（例えば、特許文献１）。
【特許文献１】特開２００４−２７３４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に示されているようなアナログマクロの端子とロジック回路端子間の結線接続の検証方法では、結線接続の検証をするため、一番長い疑似パルス幅分の余分なクロック数を必要とする問題がある。「一番長い」としたのは、検証する回路内に複数のアナログ信号が存在する場合に、アナログ信号を区別するため、それぞれに異なる長さの疑似パルスを割り当てるからである。
また、実際の回路動作とは異なる疑似回路を必要とし、実際の回路動作の検証に加え、疑似回路を動作させる期間が余分に必要となる問題がある。
さらに、特許文献１に示されているような回路間の結線接続の検証方法は、ロジック回路とバイアス回路間の結線接続の検証、及びバイアス回路とアナログ回路間の結線接続の検証には有効ではあるが、アナログ−デジタル変換回路又はデジタル−アナログ変換回路等のアナログ回路とロジック回路との結線接続の検証には有効ではない問題点がある。
なぜなら、バイアス信号はほぼ一定の電位を持つ信号であるため、一定のパルス幅をもつロジック信号で置き換えることが可能である。しかし、デジタル回路側から入力されるロジック信号又はデジタル回路側に出力するロジック信号により、アナログ−デジタル変換回路又はデジタル−アナログ変換回路で扱うアナログ信号は電位が変化するため、特許文献１に記載された単一のパルスを発生する疑似パルス発生回路では、その電位変化を表すことができないからである。
そこで、本発明の目的は、アナログ−デジタル変換回路又はデジタル−アナログ変換回路等のアナログ回路とロジック回路との結線接続の検証に有効な、半導体回路装置の端子接続検証方法及びその端子接続検証方法を実施するためのＣＡＤ装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体回路装置の検証方法は、ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを論理シミュレータに入力して検証する検証方法であって、
前記アナログ回路を表す論理モデルに、前記アナログ回路の端子と前記ロジック回路の端子間の結線の状態に応じた関数値を発生する関数を追加する工程と、
論理シミュレーションを行ない、前記関数が発生する前記関数値と期待値との比較結果を出力する工程と、
前記比較結果に基づいて前記アナログ回路の入力端子又は出力端子と前記ロジック回路の端子との接続ミスがあるか否かを判定する工程とを備えることを特徴とするため、上記の課題を解決することができる。
また、本発明に係る半導体回路装置の検証方法を実施するためのＣＡＤ装置は、ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを使用して検証するＣＡＤ装置であって、
前記アナログ回路を表す論理モデルに、前記アナログ回路の端子と前記ロジック回路の端子間の結線の状態に応じた関数値を発生する関数であって、引数の値又は前記関数値に整数を用いた関数を追加する手段と、
論理シミュレーションを行ない、前記関数が発生する前記関数値と期待値との比較結果を出力する工程と、
前記比較結果に基づいてアナログ回路の入力端子又は出力端子とロジック回路の端子との接続ミスがあるか否かを判定する手段とを備えることを特徴とするため、上記の課題を解決することができる。
【発明の効果】
【０００７】
本発明に係る半導体回路装置の検証方法によれば、アナログ回路の論理モデルに追加された関数が、アナログ回路の端子を介して入力される信号又は出力される信号に応じて、整数値を発生するため、その整数値と期待値を比較して、一致するか否かを判定することにより、接続ミスか否かを判定することができる。従って、上記の検証方法によれば、アナログ回路の端子とロジック回路の端子との間の接続ミスを論理シミュレータで判定することができ、アナログシミュレータを使用することより、検証時間の短縮及び検証コストの削減を図ることができる。
本発明に係るＣＡＤ装置によれば、アナログ回路の論理モデルに追加した関数が、アナログ回路の端子を介して入力される信号又は出力される信号に応じて、整数値を発生するため、その整数値と期待値を比較して、一致するか否かを判定することにより、接続ミスか否かを判定することができる。上記のＣＡＤ装置によれば、アナログ回路の端子とロジック回路の端子との間の接続ミスを判定することができ、アナログシミュレータを使用することより、検証時間の短縮及び検証コストの削減を図ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例１、及び、実施例２について説明する。
【実施例１】
【０００９】
実施例１は、ロジック回路の端子と、デジタル−アナログ変換回路マクロの端子との接続ミスがあるか否かを判定するＬＳＩ回路の検証方法及びその検証方法を実現するためのＣＡＤ装置に関する。図１、図２Ａ、図２Ｂ、図３、図４、及び、図５を用いて、実施例１に係るＬＳＩ回路の検証方法及びその検証方法を実現するためのＣＡＤ装置を説明する。
【００１０】
図１は、ＬＳＩ回路の検証方法を示すフローチャートである。そして、図１のフローチャートは、上記のＬＳＩ回路の検証方法が、論理モデルに関数を追加する工程１、論理シミュレーションを行う工程２、回路記述の修正工程３、及び、関数値と期待値を比較して、接続ミスがあるか否かを判定する工程４から構成されていることを示す。
論理モデルに関数を追加する工程１は論理シミュレーションで使用する論理モデルに所定の関数を追加する工程であり、後に、図２Ａ及び図２Ｂを用いて詳細に説明する。
論理シミュレーションを行い、関数値と期待値を比較した結果を出力する工程２は、回路記述、論理モデル等を用いて、ＬＳＩ回路について論理シミュレーションを行い、論理モデルに追加された関数の関数値と予め決められている期待値を比較した結果を出力する工程であり、後に、図３を用いて詳細に説明する。
回路記述の修正を行う工程３は、ＬＳＩ回路を表す回路記述を修正する工程であり、後に、図４を用いて詳細に説明する。
接続ミスがあるか否かを判定する工程４は、関数値と期待値を比較した結果を用いて、関数値と期待値が同一であれば、ロジック回路とデジタル−アナログ回路マクロ間に接続ミスがないと判定し、一方、関数値と期待値が異なれば、接続ミスがあると判定する工程である。そして、接続ミスがないと判断する場合は、ＬＳＩ回路の検証を終了する。一方、接続ミスがある場合には、ＬＳＩ回路を表す回路記述を修正する工程３へ進む。
【００１１】
図２Ａ、及び、図２Ｂは、論理モデルに関数を追加する工程を説明する図である。そして、図２Ａ及び図２Ｂは、アナログアウトプットを規定しているＣＡＳＥ文を検出する工程５、ＤＩＮの論理値から整数を出力する関数を追加する工程６、関数を追加する前の回路記述７、関数を追加した後の回路記述８、関数を追加する前のデジタル−アナログ変換回路マクロの論理モデル９、関数を追加した後のデジタル−アナログ変換回路マクロの論理モデル10、ロジック回路を表す記述11、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子との間の結線12、13、14、15、及び、デジタル−アナログ変換回路マクロの端子ＡＯＵＴ16を示す。
【００１２】
図２Ａは論理モデルに関数を追加する工程は、アナログアウトプットを規定しているＣＡＳＥ文を検出する工程５と、ＤＩＮの論理値から整数を出力する関数を追加する工程６とから構成されていることを示す。
【００１３】
図２Ｂは、関数を追加する前の回路記述７が、ロジック回路を表す記述11と、端子ＡＯＵＴ16を有する論理モデル９と、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子との間に結線12、13、14、15、が存在する記述とから構成されていることを示す。そして、関数を追加する前の回路記述７によれば、論理モデル９のCase文に示すように、デジタル−アナログ変換回路マクロがロジック回路の端子から、結線12、13、14、15を介して、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]を受けたときは、デジタル−アナログ変換回路マクロが以下のような出力信号を端子ＡＯＵＴ16から出力することが記述されている。
【００１４】
すなわち、論理モデル９のCase文によれば、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]の論理が、すべて"０"である場合には、デジタル−アナログ変換回路マクロは論理"０"を有する論理信号を端子ＡＯＵＴ16から出力する。また、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]の論理が、すべて"１"である場合には、デジタル−アナログ変換回路マクロは論理"１"を有する論理信号を端子ＡＯＵＴ16から出力する。さらに、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]の論理が、すべて"１"又はすべて"０"ではない場合には、デジタル−アナログ変換回路マクロは論理が不定な状態"Ｘ"を有する論理信号を端子ＡＯＵＴ16から出力する。
なお、論理モデル69のCase文では、ＡＯＵＴ16から出力される信号を論理信号として扱っているが、実際のデジタル−アナログ変換回路マクロの動作ではアナログ信号を出力することはいうまでもない。
【００１５】
従って、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子とを接続する記述において、結線12、13、14、及び15が入れ代わっていても、論理モデル９の動作は同一となっている。
【００１６】
さらに、図２Ｂは、関数を追加する後の回路記述８が、ロジック回路を表す記述11と、端子ＡＯＵＴ16を有する論理モデル10と、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子との間に結線12、13、14、15、が存在する記述とから構成されていることを示す。そして、関数を追加した後の回路記述８によれば、論理モデル10のCase文に示すように、デジタル−アナログ変換回路マクロが論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]を受けたときは、デジタル−アナログ変換回路マクロが論理モデル９と同様な出力信号を端子ＡＯＵＴ16から出力することが記述されている。ただし、関数を追加した後の回路記述８よれば、さらに、論理モデル10は、以下に示すような記述が追加されているため、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]の論理に応じた整数の関数値を示す。ここで、論理モデル10に追加されている記述は、以下のような関数記述である。
ｉｎｔｅｇｅｒ  ＶＡＬＯＵＴ；
ＶＡＬＯＵＴ＝ＦＵＮＣ＿Ｄ２Ａ（ＤＩＮ[０]，ＤＩＮ[１]，ＤＩＮ[２]，ＤＩＮ[３]）；
ＦＵＮＣ＿Ｄ２Ａ（Ｘ０，Ｘ１，Ｘ２，Ｘ３）
＝｛（１×Ｘ０）＋（２×Ｘ１）＋（４×Ｘ２）＋（８×Ｘ３）｝
そして、上記の関数ＦＵＮＣ＿Ｄ２Ａ（Ｘ０，Ｘ１，Ｘ２，Ｘ３）は、Ｘ０乃至Ｘ３が１又は０である場合には、整数の関数値を示す。なお、上記の関数ＦＵＮＣ＿Ｄ２Ａ（Ｘ０，Ｘ１，Ｘ２，Ｘ３）を表す数式は、Ｘ０乃至Ｘ３が１又は０である場合に、整数の関数値を示す例であり、Ｘ０乃至Ｘ３とＤＩＮ[０]，ＤＩＮ[１]，ＤＩＮ[２]，ＤＩＮ[３]の対応に入れ代わりが生じたときに、関数値によりその入れ代わりを検出できるものであるならば、どのような数式であってもよい。すなわち、関数ＦＵＮＣ＿Ｄ２Ａ（Ｘ０，Ｘ１，Ｘ２，Ｘ３）は、デジタル−アナログ回路マクロの端子とロジック回路の端子間の結線状態に応じた関数値を発生する関数であればよい。
【００１７】
従って、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子とを接続する記述において、結線12、13、14、及び15が入れ代わっている場合には、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]の論理値を引数とした、関数ＦＵＮＣ＿Ｄ２Ａ（Ｘ０，Ｘ１，Ｘ２，Ｘ３）の関数値が期待値と異なるものとなる。
【００１８】
そこで、論理モデルに関数を追加する工程を構成する「アナログアウトプットを規定しているＣＡＳＥ文を検出する工程５」は、デジタル−アナログ変換回路マクロを表す論理モデル（例えば、論理モデル９）において、デジタル−アナログ変換回路マクロの入力端子からの論理に応じて、デジタル−アナログ変換回路マクロの出力端子（例えば、ＡＯＵＴ16）へ出力される出力信号の論理を記述するＣａｓｅ文を検出するという工程である。
次に、論理モデルに関数を追加する工程を構成する「ＤＩＮの論理値から整数を出力する関数を追加する工程６」は、デジタル−アナログ変換回路マクロを表す論理モデル（例えば、論理モデル９）に、図２Ｂで説明した関数記述を追加して、新たな論理モデル（例えば、論理モデル10）を作成するという工程である。
【００１９】
図３は、論理シミュレーションを行い、関数から発生した関数値と期待値との比較結果を出力する工程の詳細を示す図である。そして、図３は、図３が示す工程が、観測時点及び期待値の入力を行う工程20、テストベンチ生成ツールを使用してＡｎａｌｏｇ  ｐａｔｔｅｒｎを作成する工程21、及び、Ｖｅｒｉｌｏｇ言語による論理シミュレーションを行う工程22から構成されていることを示す。また、図３は、観測時点及び期待値の入力を行う工程20で入力される入力内容28を示す。入力内容28は、関数値と期待値を比較する期間、関数値を取り扱う変数、期待値であり、例えば、Time=10000nsec,instance_name=dac_instance_name_2,VALAOUT=8である。なお、ＤＩＮの論理値は、ロジック回路において、「比較する期間」において決定される論理値である。さらに、図３は、上記の入力内容28に応答してテストベンチ生成ツールを使用してＡｎａｌｏｇ  ｐａｔｔｅｒｎを作成する工程21で作成したＡｎａｌｏｇ  ｐａｔｔｅｒｎ23及びそのパターン内容29を示す。パターン内容29は、モジュールの名前、作業の開始を規定する文、比較文、作業の終了を規定する文、パターンの終了を規定する文、及び、モジュールの終了であり、例えば、module analog_pattern_dac, initial begin, #10000 $compare(8,dac_instance_name_2.VALOUT);end,endmoduleである。また、図３は、Ｖｅｒｉｌｏｇ言語による論理シミュレーションを行う工程22で使用するＣｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ24、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ25、Ｃｅｌｌ  Ｌｉｂｒａｒｙ26、及び、回路記述27を示す。また、Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ24のパターンの概略30はモジュール名、作業の開始、パターン、作業の終了、及び、モジュールの終了であり、例えば、module chip_function_pattern, initial begin, パターン, end, endmoduleである。
そこで、関数から発生した関数値と期待値との比較結果を出力する工程を行った結果、ＬＳＩ回路の論理シミュレーションが行われ、期待値と関数値の一致、不一致がわかる。なお、上記では、関数値として、０又は１以外の整数を扱えるＶｅｒｉｌｏｇ言語による論理シミュレーションを行うこととしたが、関数値として、０又は１以外の整数を扱える言語であれば、どのような言語を用いて論理シミュレーションを行ってもよいことはいうまでもない。例えば、Ｖｅｒｉｌｏｇ−ＶＨＤＬ言語等であってもよい。
【００２０】
次に、比較結果から、接続ミスを判定する工程を行う。そして、接続ミスを判定する工程を行った結果、期待値と関数値が一致するときは、接続ミスはなかったものと判定して検証工程は終了する。一方、期待値と関数値が一致しないときは、接続ミスがあったものと判定して回路記述の修正を行う工程に進む。
【００２１】
図４は、回路記述の修正を行う工程を説明する図である。そして、図４は、接続ミスが存在する回路記述35及び接続ミスが修正された回路記述43を示す。回路記述35は、ロジック回路を表す記述36、出力端子ＡＯＵＴ42を有するデジタル−アナログ変換回路マクロの論理モデル37、及び、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]が伝搬し、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子を接続する結線38、39、40、41の記述から構成されている。また、回路記述43は回路記述35と同様であるが、論理信号ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]が伝搬し、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子を接続する結線38、39、44、45の記述については異なる。具体的には、回路記述35では、結線40と結線41は入れ代わってデジタル−アナログ変換回路マクロに接続されているように記述されている。一方、回路記述43では、結線38、39に相当する結線44、45は入れ代わりが修正されてデジタル−アナログ変換回路マクロに接続されているように記述されている。
【００２２】
そうすると、回路記述35を使用して論理シミュレーションを行うと、ＤＩＮ[０]、ＤＩＮ[１]、ＤＩＮ[２]、ＤＩＮ[３]が、それぞれ、"０"、"０"、"０"、"１"の論理値を示す場合には、図２Ｂに示す関数の関数値は４となる。ＤＩＮ[２]、ＤＩＮ[３]に係わる結線40と結線41とが入れ代わっているからである。従って、期待値は８であるため、回路記述35では、接続ミスがあると判定される。
そこで、回路記述の修正を行う工程は、関数値が期待値と一致するように、回路記述を修正する工程である。例えば、結線40と結線41の入れ代わりを、結線44と結線45により、回路記述35を修正して回路記述43を得る工程である。
【００２３】
図５は、実施例１の半導体装置の検証方法を実現するためのＣＡＤ装置を示す図である。そして、図５は、ＣＡＤ装置50、入力文書51、Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ52、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ53、Ｃｅｌｌ  Ｌｉｂｒａｒｙ54、回路記述55、及び、修正された回路記述56を示す。また、ＣＡＤ装置50は入出力手段57、論理モデルに関数を追加する手段58、論理シミュレーションを行い、関数値と期待値の比較結果を出力する手段59、比較結果から接続ミスがあるか否かを判定する手段60、及び、回路記述の修正手段61から構成されている。入出力手段57は入力文書51、Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ52、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ53、Ｃｅｌｌ  Ｌｉｂｒａｒｙ54、及び、回路記述55を受け入れ、修正された回路記述56を出力する手段である。論理モデルに関数を追加する手段58は図２Ａ及び図２Ｂで説明した論理モデルへ関数を追加する工程と同様な作業を行う手段である。論理シミュレーションを行い、関数値と期待値の比較結果を出力する手段59は図３で説明した作業と同様な作業を行う手段である。比較結果から接続ミスがあるか否かを判定する手段60は図１の比較結果から接続ミスがあるか否かを判定する工程における作業と同様な作業する手段である。回路記述の修正手段61は図４で説明した回路記述の修正工程における作業と同様な作業を行う手段である。入力文書51には図３で示した入力内容と同様な内容が記載されている。Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ52、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ53、及び、Ｃｅｌｌ  Ｌｉｂｒａｒｙ54
は、それぞれ、図３で示したＣｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ、ＭａｃｒｏＬｉｂｒａｒｙ、及び、Ｃｅｌｌ  Ｌｉｂｒａｒｙと同様なものである。
従って、図５のＣＡＤ装置によれば、実施例１の半導体装置の検証方法を実現することができる。
【００２４】
実施例１の半導体装置の検証方法は、ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを論理シミュレータに入力して検証する検証方法であって、そのアナログ回路を表す論理モデルに、入力端子を介して受け取ったロジック回路からの入力信号に応じた整数値を発生する関数を追加する工程と、論理シミュレーションを行ない、上記の関数から出力される整数値と期待値との比較結果を出力する工程と、その比較結果に基づいてアナログ回路の入力端子又は出力端子とロジック回路の端子との接続ミスがあるか否かを判定する工程とを備えることを特徴とする。従って、実施例１の半導体装置の検証方法によれば、アナログシミュレーションを行うことがなく、論理シミュレーションによって、ロジック回路とアナログ回路間の接続ミスを検出することができる効果がある。また、論理シミュレーションにおいて、接続ミスの検出をするため、疑似パルスを発生する必要がなく、余分なクロック数を必要としない効果がある。
また、実施例１の半導体装置の検証方法は、さらに、回路記述を修正する工程を備えることを特徴とする。従って、実施例１の半導体装置の検証方法によれば、ロジック回路とアナログ回路間の接続ミスがあった場合には、回路記述を修正して、接続ミスがない回路記述を得ることができる。
なお、実施例１の半導体装置の検証方法では、特にアナログ回路として、デジタル−アナログ変換回路マクロを扱っている点に特徴がある。
【００２５】
さらに、実施例１の半導体装置の検証方法を実現するＣＡＤ装置は、ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを使用して検証するＣＡＤ装置であって、そのアナログ回路を表す論理モデルに、入力端子を介して受け取ったロジック回路からの入力信号又は出力端子を介してロジック回路へ出力する出力信号に応じて整数値を発生する関数を追加する手段と、論理シミュレーションを行ない、上記の関数から出力される整数値と期待値との比較結果を出力する工程と、上記の比較結果に基づいてアナログ回路の入力端子又は出力端子とロジック回路の端子との接続ミスがあるか否かを判定する手段とを備える。従って、実施例１の半導体装置の検証方法を実現するＣＡＤ装置によれば、半導体回路装置に対して、論理シミュレーションを行って、ロジック回路とアナログ回路間の接続ミスを検出することができる効果がある。
また、実施例１の半導体装置の検証方法実現するＣＡＤ装置は、さらに、回路記述を修正する工程を備えることを特徴とする。従って、実施例１の半導体装置の検証方法実現するＣＡＤ装置によれば、ロジック回路とアナログ回路間の接続ミスがあった場合には、回路記述を修正して、接続ミスがない回路記述を得ることができる。
【実施例２】
【００２６】
実施例２は、ロジック回路の端子と、アナログ−デジタル変換回路マクロの端子との接続ミスがあるか否かを判定するＬＳＩ回路の検証方法及びその検証方法を実現するためのＣＡＤ装置に関する。図６Ａ、図６Ｂ、図７、及び、図８を用いて、実施例２に係るＬＳＩ回路の検証方法の検証方法及びその検証方法を実現するためのＣＡＤ装置を説明する。
はじめに、実施例２のＬＳＩ回路の検証方法を示すフローチャートは図１と同様なものである。また、実施例２のＬＳＩ回路の検証方法における回路記述を修正する工程は図４で示した実施例１のＬＳＩ回路の検証方法と同様なものである。
図６Ａ及び図６Ｂは、実施例２の検証方法において、論理モデルに関数を追加する工程を説明する図である。
そして、図６Ａ及び図６Ｂは、アナログインプットを規定しているＣＡＳＥ文を検出する工程65、ＡＩＮに入力した整数から論理値を出力する関数を追加する工程66、関数を追加する前の回路記述67、関数を追加した後の回路記述75、関数を追加する前のアナログ−デジタル変換回路マクロの論理モデル69、関数を追加した後のデジタル−アナログ変換回路マクロの論理モデル76、ロジック回路を表す記述68、ロジック回路の端子とデジタル−アナログ変換回路マクロの端子との間の結線70、71、72、73、及び、アナログ−デジタル変換回路マクロの端子ＡＩＮ74を示す。
【００２７】
図６Ａは実施例２における論理モデルに関数を追加する工程は、アナログインプットを規定しているＣＡＳＥ文を検出する工程65と、Ｄｏｕｔの論理値から整数を出力する関数を追加する工程66とから構成されていることを示す。
【００２８】
図６Ｂは、関数を追加する前の回路記述67が、ロジック回路を表す記述68と、端子ＡＩＮ74を有する論理モデル69と、ロジック回路の端子とアナログ−デジタル変換回路マクロの端子との間に結線70、71、72、73が存在する記述とから構成されていることを示す。そして、関数を追加する前の回路記述67によれば、論理モデル69のCase文に示すように、アナログ−デジタル変換回路マクロがＡＩＮ74から信号を受けたときは、アナログ−デジタル変換回路マクロがロジック回路の端子から、結線70、71、72、73を介して、論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]を出力することが記述されている。
【００２９】
すなわち、論理モデル69のCase文によれば、アナログ−デジタル変換回路マクロは論理"０"を有する論理信号を端子ＡＩＮ74に入力された場合には、論理がすべて"０"である論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]を出力する。また、アナログ−デジタル変換回路マクロは論理"１"を有する論理信号を端子ＡＩＮ74から入力された場合には、論理がすべて"１"である論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]を出力する。さらに、アナログ−デジタル変換回路マクロは論理が不定な状態"Ｘ"を有する論理信号を端子ＡＩＮ74から入力された場合には、論理がすべて不定状態である論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]を出力する。
なお、論理モデル69のCase文では、ＡＩＮ74から入力される信号を論理信号として扱っているが、実際のアナログ−デジタル変換回路マクロの動作ではアナログ信号が入力されることはいうまでもない。
【００３０】
従って、ロジック回路の端子とアナログ−デジタル変換回路マクロの端子とを接続する記述において、結線70、71、72、及び、73が入れ代わっていても、論理モデル69の動作は同一となっている。
【００３１】
さらに、図６Ｂは、関数を追加する後の回路記述75が、ロジック回路を表す記述68と、端子ＡＩＮ74を有する論理モデル76と、ロジック回路の端子とアナログ−デジタル変換回路マクロの端子との間に結線70、71、72、73が存在する記述とから構成されていることを示す。そして、関数を追加した後の回路記述75によれば、論理モデル76のCase文に示すように、アナログ−デジタル変換回路マクロが論理モデル76と同様な入力信号を端子ＡＩＮ74から入力された場合、論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]を、論理モデル76と同様に出力することが記述されている。ただし、関数を追加した後の回路記述75よれば、さらに、論理モデル76は、以下に示すような記述が追加されているため、関数に入力された整数値から、関数の数式により導き出された論理値を有する論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]を出力する。ここで、論理モデル76に追加されている記述は、以下のような関数記述である。
ｗｉｒｅ[３；０]  ＤＯＵＴ；
ＤＯＵＴ＝ＦＵＮＣ＿Ａ２Ｄ（ＶＡＬＡＩＮ）；
ＤＯＵＴ[３]＝ＶＡＬＡＩＮ／８；ＤＯＵＴ[２]＝（ＶＡＬＡＩＮ％８）／４；
ＤＯＵＴ[１]＝（（ＶＡＬＡＩＮ％８）％４）／２；
ＤＯＵＴ[０]＝（（ＶＡＬＡＩＮ％８）％４）％２；
ここで、上記のＶＡＬＡＩＮは０乃至１５の整数である。また、「／」の意味は割り算をする意味であるが、割り切れないときは、商の部分のみを取り出すことを意味する。さらに、「％」の意味は、割り算を行って余りの部分を取り出す意味である。
なお、上記の関数ＤＯＵＴ＝ＦＵＮＣ＿Ａ２Ｄ（ＶＡＬＡＩＮ）を表す数式は、０乃至１５の整数をＶＡＬＡＩＮに入力した場合に、"０"又は"１"の論理値である関数値を返す関数の例であり、論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]に入れ代わりが生じたときに、関数値によりその入れ代わりを検出できるものであるならば、どのような数式であってもよい。すなわち、関数ＦＵＮＣ＿Ａ２Ｄ（ＶＡＬＡＩＮ）は、アナログ−デジタル回路マクロの端子とロジック回路の端子間の結線状態に応じた関数値を発生する関数であればよい。
【００３２】
従って、ロジック回路の端子とアナログ−デジタル変換回路マクロの端子とを接続する記述において、結線70、71、72、及び73が入れ代わっている場合には、論理信号Ｄｏｕｔ[０]、Ｄｏｕｔ[１]、Ｄｏｕｔ[２]、Ｄｏｕｔ[３]の論理値が期待値と異なるものとなる。
【００３３】
そこで、論理モデルに関数を追加する工程を構成する「アナログインプットを規定しているＣＡＳＥ文を検出する工程65」は、アナログ−デジタル変換回路マクロを表す論理モデル（例えば、論理モデル69）において、アナログ−デジタル変換回路マクロの入力端子（例えば、ＡＩＮ74）に入力した整数値に応じて、アナログ−デジタル変換回路マクロの出力端子へ出力される出力信号の論理を記述するＣａｓｅ文を検出するという工程である。
次に、論理モデルに関数を追加する工程を構成する「ＡＩＮに入力した整数から論理値を出力する関数を追加する工程66」は、アナログ−デジタル変換回路マクロを表す論理モデル（例えば、論理モデル69）に、図６Ｂで説明した関数記述を追加して、新たな論理モデル（例えば、論理モデル76）を作成するという工程である。
【００３４】
図７は、実施例２の検証方法において、論理シミュレーションを行い、関数から発生した関数値と期待値との比較結果を出力する工程を説明する図である。そして、図７は、図７が示す工程が、観測時点及び期待値の入力を行う工程80、テストベンチ生成ツールを使用してＡｎａｌｏｇ  ｐａｔｔｅｒｎを作成する工程81、及び、Ｖｅｒｉｌｏｇ言語による論理シミュレーションを行う工程82から構成されていることを示す。また、図７は、観測時点及び期待値の入力を行う工程80で入力される入力内容88を示す。入力内容88は、関数値と期待値を比較する期間、関数に入力する入力値を扱う変数、入力値であり、例えば、Time=1300nsec,instance_name=dac_instance_name_2,VALAＩＮ=13, Time=2800nsec,instance_name=dac_instance_name_1,VALAＩＮ=７等である。なお、期待値は、ロジック回路側で、「比較する期間」において設定される。さらに、図７は、上記の入力内容88に応答してテストベンチ生成ツールを使用してＡｎａｌｏｇ  ｐａｔｔｅｒｎを作成する工程81で作成したＡｎａｌｏｇ  ｐａｔｔｅｒｎ83及びそのパターン内容89を示す。パターン内容89は、モジュールの名前、作業の開始を規定する文、比較文、作業の終了を規定する文、パターンの終了を規定する文、及び、モジュールの終了であり、例えば、module analog_pattern_adc, initial begin, #1300 $forceadc_instance_name_1.VALAIN=13; #2800 $force adc_instance_name_2.VALAIN=7; #8000$force adc_instance_name_3.VALAIN=11;end, endmoduleである。また、図７は、Ｖｅｒｉｌｏｇ言語による論理シミュレーションを行う工程82で使用するＣｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ84、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ85、Ｃｅｌｌ  Ｌｉｂｒａｒｙ86、及び、回路記述87を示す。また、Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ84のパターンの概略90はモジュール名、作業の開始、パターン、作業の終了、及び、モジュールの終了であり、例えば、module chip_function_pattern, initial begin, パターン, end, endmoduleである。
【００３５】
そこで、関数から発生した関数値と期待値との比較結果を出力する工程を行った結果、ＬＳＩ回路の論理シミュレーションが行われ、期待値と関数値の一致、不一致がわかる。なお、上記では、関数の入力値として、０又は１以外の整数を扱えるＶｅｒｉｌｏｇ言語による論理シミュレーションを行うこととしたが、関数の入力値として、０又は１以外の整数を扱える言語であれば、どのような言語を用いて論理シミュレーションを行ってもよいことはいうまでもない。例えば、Ｖｅｒｉｌｏｇ−ＶＨＤＬ言語等であってもよい。
【００３６】
次に、比較結果から、接続ミスを判定する工程を行う。そして、接続ミスを判定する工程を行った結果、期待値と関数値が一致するときは、接続ミスはなかったものと判定して検証工程は終了する。一方、期待値と関数値が一致しないときは、接続ミスがあったものと判定して回路記述の修正を行う工程に進む。
【００３７】
図８は、実施例２の半導体装置の検証方法を実現するためのＣＡＤ装置を示す図である。そして、図８は、ＣＡＤ装置90、入力文書91、Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ92、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ93、Ｃｅｌｌ  Ｌｉｂｒａｒｙ94、回路記述95、及び、修正された回路記述96を示す。また、ＣＡＤ装置90は入出力手段97、論理モデルに関数を追加する手段98、論理シミュレーションを行い、関数値と期待値の比較結果を出力する手段99、比較結果から接続ミスがあるか否かを判定する手段100、及び、回路記述の修正手段101から構成されている。入出力手段97は入力文書91、Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ92、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ93、Ｃｅｌｌ  Ｌｉｂｒａｒｙ94、及び、回路記述95を受け入れ、修正された回路記述96を出力する手段である。論理モデルに関数を追加する手段98は図６Ａ及び図６Ｂで説明した論理モデルへ関数を追加する工程と同様な作業を行う手段である。論理シミュレーションを行い、関数値と期待値の比較結果を出力する手段99は図７で説明した作業と同様な作業を行う手段である。比較結果から接続ミスがあるか否かを判定する手段100は図１の比較結果から接続ミスがあるか否かを判定する工程における作業と同様な作業する手段である。回路記述の修正手段101は図４で説明した回路記述の修正工程における作業と同様な作業を行う手段である。入力文書91には図７で示した入力内容と同様な内容が記載されている。Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ92、Ｍａｃｒｏ  Ｌｉｂｒａｒｙ93、及び、Ｃｅｌｌ  Ｌｉｂｒａｒｙ94は、それぞれ、図７で示したＣｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ、ＭａｃｒｏＬｉｂｒａｒｙ、及び、Ｃｅｌｌ  Ｌｉｂｒａｒｙと同様なものである。
従って、図８のＣＡＤ装置によれば、実施例２の半導体装置の検証方法を実現することができる。
【００３８】
実施例２の半導体装置の検証方法は、ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを論理シミュレータに入力して検証する検証方法であって、出力端子を介してロジック回路へ出力する出力信号の論理値を発生する関数を追加する工程と、論理シミュレーションを行ない、上記の関数から出力される整数値と期待値との比較結果を出力する工程と、その比較結果に基づいてアナログ回路の入力端子又は出力端子とロジック回路の端子との接続ミスがあるか否かを判定する工程とを備えることを特徴とする。従って、実施例１の半導体装置の検証方法によれば、アナログシミュレーションを行うことがなく、論理シミュレーションによって、ロジック回路とアナログ回路間の接続ミスを検出することができる効果がある。
また、実施例２の半導体装置の検証方法は、さらに、回路記述を修正する工程を備えることを特徴とする。従って、実施例２の半導体装置の検証方法によれば、ロジック回路とアナログ回路間の接続ミスがあった場合には、回路記述を修正して、接続ミスがない回路記述を得ることができる。
なお、実施例２の半導体装置の検証方法では、特にアナログ回路として、アナログ−デジタル変換回路マクロを扱っている点に特徴がある。
【００３９】
さらに、実施例２の半導体装置の検証方法を実現するＣＡＤ装置は、ロジック回路とアナログ回路とが混在する半導体回路装置の動作を、ロジック回路を表す論理モデル及びアナログ回路を表す論理モデルを使用して検証するＣＡＤ装置であって、そのアナログ回路を表す論理モデルに、入力端子を介して受け取ったロジック回路からの入力信号又は出力端子を介してロジック回路へ出力する出力信号に応じて整数値を発生する関数を追加する手段と、論理シミュレーションを行ない、上記の関数から出力される整数値と期待値との比較結果を出力する工程と、上記の比較結果に基づいてアナログ回路の入力端子又は出力端子とロジック回路の端子との接続ミスがあるか否かを判定する手段とを備える。
従って、実施例２の半導体装置の検証方法を実現するＣＡＤ装置によれば、半導体回路装置に対して、論理シミュレーションを行って、ロジック回路とアナログ回路間の接続ミスを検出することができる効果がある。また、論理シミュレーションにおいて、接続ミスの検出をするため、疑似パルスを発生する必要がなく、余分なクロック数を必要としない効果がある。
また、実施例２の半導体装置の検証方法実現するＣＡＤ装置は、さらに、回路記述を修正する工程を備えることを特徴とする。従って、実施例２の半導体装置の検証方法実現するＣＡＤ装置によれば、ロジック回路とアナログ回路間の接続ミスがあった場合には、回路記述を修正して、接続ミスがない回路記述を得ることができる。
【産業上の利用可能性】
【００４０】
本発明に係る半導体回路装置の検証方法によれば、アナログ回路の端子とロジック回路の端子との間の接続ミスを論理シミュレータで判定することができ、アナログシミュレータを使用することより、検証時間の短縮及び検証コストの削減を図ることができる効果がある。
本発明に係るＣＡＤ装置によれば、アナログ回路の端子とロジック回路の端子との間の接続ミスを判定することができ、アナログシミュレータを使用することより、検証時間の短縮及び検証コストの削減を図ることができる。
【図面の簡単な説明】
【００４１】
【図１】図１は、ＬＳＩ回路の検証方法を示すフローチャートである。
【図２】図２は、論理モデルに関数を追加する工程を説明する図である。
【図３】図３は、論理シミュレーションを行い、関数から発生した関数値と期待値との比較結果を出力する工程の詳細を示す図である。
【図４】図４は、回路記述の修正を行う工程を説明する図である。
【図５】図５は、実施例１の半導体装置の検証方法を実現するためのＣＡＤ装置を示す図である。
【図６】図６は、実施例２の検証方法において、論理モデルに関数を追加する工程を説明する図である。
【図７】図７は、実施例２の検証方法において、論理シミュレーションを行い、関数から発生した関数値と期待値との比較結果を出力する工程を説明する図である。
【図８】図８は、実施例２の半導体装置の検証方法を実現するためのＣＡＤ装置を示す図である。
【符号の説明】
【００４２】
１  論理モデルに関数を追加する工程
２  論理シミュレーションを行う工程
３  回路記述の修正工程
４  接続ミスがあるか否かを判定する工程
５  アナログアウトプットを規定しているＣＡＳＥ文を検出する工程
６  ＤＩＮの論理値から整数を出力する関数を追加する工程
７  関数を追加する前の回路記述
８  関数を追加した後の回路記述
９  関数を追加する前のデジタル−アナログ変換回路マクロの論理モデル
10  関数を追加した後のデジタル−アナログ変換回路マクロの論理モデル
11  ロジック回路を表す記述
20  観測時点及び期待値の入力を行う工
21  Ａｎａｌｏｇ  ｐａｔｔｅｒｎを作成する工程
22  Ｖｅｒｉｌｏｇ言語による論理シミュレーションを行う工程
23  Ａｎａｌｏｇ  ｐａｔｔｅｒｎ
24  Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ
25  Ｍａｃｒｏ  Ｌｉｂｒａｒｙ
26  Ｃｅｌｌ  Ｌｉｂｒａｒｙ
27  回路記述
35、43  回路記述
36  ロジック回路を表す記述
37  デジタル−アナログ変換回路マクロの論理モデル
38、39、40、41、44、45  結線
50  ＣＡＤ装置
51  入力文書
52  Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ
53  Ｍａｃｒｏ  Ｌｉｂｒａｒｙ
54  Ｃｅｌｌ  Ｌｉｂｒａｒｙ
55  回路記述
56  修正された回路記述
57  入出力手段
58  論理モデルに関数を追加する手段
59  関数値と期待値の比較結果を出力する手段
60  比較結果から接続ミスがあるか否かを判定する手段
61  回路記述の修正手段
65  アナログインプットを規定しているＣＡＳＥ文を検出する工程
66  ＡＩＮに入力した整数から論理値を出力する関数を追加する工程
68  ロジック回路を表す記述
69  関数を追加する前のアナログ−デジタル変換回路マクロの論理モデル
70、71、72、73  結線
76  関数を追加した後のデジタル−アナログ変換回路マクロの論理モデル
80  観測時点及び期待値の入力を行う工程
81  Ａｎａｌｏｇ  ｐａｔｔｅｒｎを作成する工程
82  Ｖｅｒｉｌｏｇ言語による論理シミュレーションを行う工程
83  Ａｎａｌｏｇ  ｐａｔｔｅｒｎ
84  Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ
85  Ｍａｃｒｏ  Ｌｉｂｒａｒｙ
86  Ｃｅｌｌ  Ｌｉｂｒａｒｙ
87  回路記述
90  ＣＡＤ装置
91  入力文書
92  Ｃｈｉｐ  ｆｕｎｃｔｉｏｎ  Ｐａｔｔｅｒｎ
93  Ｍａｃｒｏ  Ｌｉｂｒａｒｙ
94  Ｃｅｌｌ  Ｌｉｂｒａｒｙ
95  回路記述
96  修正された回路記述
97  入出力手段
98  論理モデルに関数を追加する手段
99  関数値と期待値の比較結果を出力する手段
100  比較結果から接続ミスがあるか否かを判定する手段
101  回路記述の修正手段
【図１】
2007115002.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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