(57)【要約】【課題】チップ面積と消費電力の増大を抑えることができ、メモリセルの情報を正確に読み出すことができる半導体記憶装置を提供する。【解決手段】ビット線充放電部１０１によりメモリセルアレイ１００のビット線の放電を行う読み出し動作時に、ビット線の電位と基準電位とを比較する比較器の比較結果に基づいて、カウンタは、ビット線の電位が所定の電位になる放電期間を表すカウント値を計数する。上記比較器の比較結果に基づいて、基準値生成部１０４は、複数のメモリセルの各々に記憶された情報を特定するための基準値(ＲＣi)を生成する。上記カウンタからのカウント値(信号ＣＢＵＳiが示す値)と基準値生成部１０４からの基準値(ＲＣi)とをデータ判定回路１０８により比較する。上記データ判定回路１０８の比較結果に基づいて、出力データ制御回路１０９は、複数のメモリセルの各々に記憶された情報を出力バッファ１１５を介して出力する。【選択図】図１
2007102916.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の複数のメモリセルが整列されたメモリセルアレイと、
上記複数のメモリセルの制御入力端子に接続されたワード線と、
上記複数のメモリセルの入出力端子に接続されたビット線と、
上記ワード線を選択するワード線選択回路と、
上記ビット線への充電と放電を行うビット線充放電部と、
上記複数のメモリセルのうちの全部または所定数のメモリセルについて、上記ビット線充放電部により上記ビット線の放電または充電を行って各メモリセルに流れるセル電流に関する値を読み出すセル電流関連値読み出し回路と、
上記セル電流関連値読み出し回路により読み出された上記セル電流に関する値の分布に基づいて、上記メモリセルに記憶された情報を特定するための基準値を生成する基準値生成部と、
上記セル電流関連値読み出し回路により読み出された上記セル電流に関する値と上記基準値生成部からの上記基準値とを比較するデータ判定回路と、
上記データ判定回路の比較結果に基づいて、上記複数のメモリセルの各々に記憶された情報を出力する出力部と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記セル電流関連値読み出し回路は、
上記ビット線充放電部により上記ビット線の放電または充電を行う読み出し動作時に、上記セル電流に関する値としての上記ビット線の電位をＡ／Ｄ変換するＡ／Ｄ変換器を有することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記セル電流関連値読み出し回路は、
上記ビット線が接続され、上記ビット線の電位と基準電位とを比較する比較器と、
上記ビット線充放電部により上記ビット線の放電または充電を行う読み出し動作時に、上記比較器の比較結果に基づいて、上記ビット線の電位が所定の電位になる放電期間または充電期間を表すカウント値を上記セル電流に関する値として計数するカウンタと
を有することを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
上記比較器が複数あり、
上記基準値生成部は、
上記複数の比較器の出力が接続されたデータ遷移検出回路と、
上記データ遷移検出回路の出力が接続された基準値検出回路と、
上記基準値検出回路の出力が接続された基準値カウンタとを有することを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記比較器が複数あり、
上記データ遷移検出回路は、
上記複数の比較器の出力の遷移に対応した複数のパルス信号発生回路と、
上記複数のパルス信号発生回路の出力の論理和信号を発生する論理和信号発生回路とを有することを特徴とする半導体記憶装置。
【請求項６】
請求項３乃至５のいずれか１つに記載の半導体記憶装置において、
上記カウンタが複数あり、
上記複数のカウンタに夫々入力されるクロック信号に時間差を持たせることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至５のいずれか１つに記載の半導体記憶装置において、
上記ビット線充放電部は、複数のビット線充放電回路を有し、各々のビット線充放電回路に入力する放電または充電のタイミング信号に時間差を持たせることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１つに記載の半導体記憶装置において、
上限値を保持する上限値レジスタと、
上記上限値レジスタの上記上限値と上記基準値生成部の出力とを比較する基準値特定回路と
を備えたことを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
上記上限値に、書き込み時の書き込み終了判定値を用いることを特徴とする半導体記憶装置。
【請求項１０】
請求項３乃至９のいずれか１つに記載の半導体記憶装置において、
書き込み用のカウント値と、書き込み動作時のベリファイのための読み出しで得られた上記カウンタのカウント値とを比較して、書き込み動作が終了したか否かを判定する書き込み終了判定回路と、
上記書き込み終了判定回路の判定結果に基づいて、上記ビット線に印加する電圧を制御する書き込み電圧制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項１１】
請求項３乃至１０のいずれか１つに記載の半導体記憶装置において、
消去用のカウント値と、消去動作時のベリファイのための読み出しで得られた上記カウンタの値とを比較して消去動作が終了したか否かを判定する消去終了判定回路と、
上記消去終了判定回路の判定結果に基づいて、上記ビット線に印加する電圧を制御する消去電圧制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項１２】
請求項１乃至１１のいずれか１つに記載の半導体記憶装置において、
上記ビット線を選択して、選択された上記ビット線の電位を外部に出力するビット線電位出力回路を備えたことを特徴とする半導体記憶装置。
【請求項１３】
請求項１乃至１２のいずれか１つに記載の半導体記憶装置において、
上記不揮発性のメモリセルとして、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に形成された電荷保持領域とを有するサイドウォールメモリを用いたことを特徴とする半導体記憶装置。
【請求項１４】
請求項１乃至１３のいずれか１つに記載の半導体記憶装置を用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置および電子機器に関し、より詳しくは、フラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の不揮発性メモリセルを備えた半導体記憶装置およびそれを用いた電子機器に関する。
【背景技術】
【０００２】
昨今、携帯電話やデジタルカメラ等のデータ・ストレージやコード・ストレージ用の半導体記憶装置として、フラッシュメモリ、強誘電体メモリまたはマスクＲＯＭ等の不揮発性メモリが多く利用されている。また、記憶容量を増やすための大容量化がますます進んで来ている。
【０００３】
これらの半導体記憶装置は、メモリセルに流れるセル電流を変化させてデータを記憶するのであるが、同じデータを記憶させたメモリセルでも、個々のセル電流を完全に一致させることは難しい。したがって、複数のメモリセルに同じ情報を記憶しても、セル電流の値がある程度の幅を持って分布するのが普通である。しかしながら、異なるデータ間でセル電流の分布が重なると、データの正しい判定が困難になるため、互いの分布が重ならないように、書き込み動作や消去動作のときにベリファイ動作により調整している。しかしながら、最近、微細化、低電圧化および多値化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつある。
【０００４】
また、ディスターブ(他のメモリセルへのアクセスによる外乱)やエンデュランス(書き換え回数の増加によるメモリセルの書き換え特性の劣化)、リテンション(温度変化、経時変化などによる蓄積情報の保持特性)などの影響が、メモリセル毎に異なるため、同一ワード線につながるメモリセル同士であっても、セル電流値の分布状態が異なり、異なるデータ間のセル電流の分布を隔てる隙間領域の位置にずれが生じるという問題がある。
【０００５】
このような問題を解決するため、従来、リファレンスセルと呼ばれる特別のメモリセルをワード線毎に複数個設け、その電流値または平均電流値を基準値として、読み出したいメモリセルのセル電流値と比較することによりデータの判定を行う半導体記憶装置が提案されている(例えば、特開２００４−２７３０９３号公報(特許文献１)参照)。この半導体記憶装置は、２種類のリファレンスセルをワード線に接続し、各々のリファレンスセルをデータ０とデータ１とに設定して、各リファレンスセルの平均電流値を基準値として用いている。さらに、ディスターブによってセル電流値が変動することを考慮して、書き込み時のベリファイ動作を行うときに、各メモリセルのセル電流値の分布を求め、求められたセル電流値の分布に基づいてリファレンスセルのセル電流値を設定し直している。
【０００６】
しかしながら、上記従来の半導体記憶装置では、ワード線毎に複数のリファレンスセルを設けていたため、チップ面積が大幅に増大してしまうという問題がある。また、上記従来の半導体記憶装置では、書き込み時のベリファイ動作を行うまではディスターブの影響を受けるので、どの程度の間隔でベリファイ動作を行うべきか判断が困難である。さらに、上記半導体記憶装置では、リファレンスセルのセル電流値を設定し直すのに余分な時間がかかるという問題がある。
【特許文献１】特開２００４−２７３０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、上記問題点を解決するためになされたものであり、リファレンスセルを用いる必要がなく、したがって、チップセル面積を増大することなく、メモリセルに蓄積された情報を判定するためのセル電流の基準値が例えワード線毎にばらついたり、時間的に変化したりしても、読み出し動作毎に基準値を検出することで、メモリセルに蓄積された情報を正しく読み出すことができる半導体記憶装置および電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明の半導体記憶装置は、
不揮発性の複数のメモリセルが整列されたメモリセルアレイと、
上記複数のメモリセルの制御入力端子に接続されたワード線と、
上記複数のメモリセルの入出力端子に接続されたビット線と、
上記ワード線を選択するワード線選択回路と、
上記ビット線への充電と放電を行うビット線充放電部と、
上記複数のメモリセルのうちの全部または所定数のメモリセルについて、上記ビット線充放電部により上記ビット線の放電または充電を行って各メモリセルに流れるセル電流に関する値を読み出すセル電流関連値読み出し回路と、
上記セル電流関連値読み出し回路により読み出された上記セル電流に関する値の分布に基づいて、上記メモリセルに記憶された情報を特定するための基準値を生成する基準値生成部と、
上記セル電流関連値読み出し回路により読み出された上記セル電流に関する値と上記基準値生成部からの上記基準値とを比較するデータ判定回路と、
上記データ判定回路の比較結果に基づいて、上記複数のメモリセルの各々に記憶された情報を出力する出力部と
を備えたことを特徴とする。
【０００９】
上記構成の半導体記憶装置によれば、選択された上記ビット線に入出力端子が接続され、かつ、ワード線選択回路により選択されたワード線に制御入力端子が接続されたメモリセルの記憶情報を読み出すとき、選択されたビット線に対してビット線充放電部により例えば充電された状態から放電を行う(放電された状態から充電を行ってもよい)。この放電時にワード線とビット線により選ばれたメモリセルを介して放電するので、ビット線の電位が徐々に低くなる放電特性を示す。そうして、上記ビット線充放電部により上記ビット線の放電または充電を行って、上記セル電流関連値読み出し回路により、上記複数のメモリセルのうちの全部または所定数のメモリセルについて、各メモリセルに流れるセル電流に関する値を読み出す。このセル電流関連値読み出し回路により読み出された上記セル電流に関する値の分布に基づいて、上記基準値生成部によって、上記メモリセルに記憶された情報を特定するための基準値を生成する。上記放電期間(または充電期間)は、ワード線とビット線により選ばれたメモリセルのセル電流と略反比例の関係にある。このようなメモリセルのセル電流に関わる放電特性(または充電特性)を利用することによって、セル電流関連値読み出し回路により読み出されたセル電流に関する値と基準値生成部により得られた基準値とをデータ判定回路により判定することが可能となり、その判定結果に基づいて、上記複数のメモリセルの各々に記憶された情報を出力部から出力する。なお、上記メモリセルは、“０”,“１”の２値情報に限らず、多値の情報を記憶するメモリセルであってもよい。
【００１０】
このように、この発明の半導体記憶装置は、フラッシュメモリ、強誘電体メモリまたはマスクＲＯＭ等の半導体記憶装置において、上記セル電流関連値読み出し回路によって、選択状態で一定の電流が流れるメモリセルのセル電流に関する値を読み出し、そのセル電流に関する値と基準値生成部により得られた基準値を比較することで、各メモリセルのデータを読み出すものである。したがって、メモリセルのセル電流に関する値および上記基準値を用いて記憶情報を特定することによって、従来のリファレンスセルを用いることなく、上記メモリセルに記憶された情報を判定することができる。また、セル電流値の分布がワード線毎にばらついたり時間的に変動したりしても、セル電流と放電期間(または充電期間)とが略反比例する特性を表すセル電流に関する値を用いるので、メモリセルに記憶された情報を正確に読み出すことができる。さらに、上記基準値生成部により上記基準値を得るので、従来のリファレンスセルが不要となるとともに、従来のようにディスターブ等によるメモリセルの電流値の変動に合わせてリファレンスセルのセル電流値を設定し直す必要がないので、半導体記憶装置の回路および動作を大幅に簡略化できので、チップ面積を削減することができる。さらに、上記基準値生成部が、ビット線の放電中(または充電中)に並列処理で基準値を決定することによって、アクセス時間のロスなく、読み出し動作を行うことができる。
【００１１】
なお、上記半導体記憶装置は、
不揮発性の複数のメモリセルが整列されたメモリセルアレイと、
上記複数のメモリセルの制御入力端子に接続されたワード線と、
上記複数のメモリセルの入出力端子に接続されたビット線と、
上記ワード線を選択するワード線選択回路と、
上記ビット線への充電と放電を行うビット線充放電部と、
上記ビット線が接続され、上記ビット線の電位と基準電位とを比較する比較器と、
上記ビット線充放電部により上記ビット線の放電または充電を行う読み出し動作時に、上記比較器の比較結果に基づいて、上記ビット線の電位が所定の電位になる放電期間または充電期間を表すカウント値を計数するカウンタと、
上記比較器の比較結果に基づいて、上記複数のメモリセルの各々に記憶された情報を特定するための基準値を生成する基準値生成部と、
上記カウンタからのカウント値と上記基準値生成部からの上記基準値とを比較するデータ判定回路と、
上記データ判定回路の比較結果に基づいて、上記複数のメモリセルの各々に記憶された情報を出力する出力部と
を備えるのが望ましい。
そのような半導体記憶装置の場合、選択された上記ビット線に入出力端子が接続され、かつ、ワード線選択回路により選択されたワード線に制御入力端子が接続されたメモリセルの記憶情報を読み出すとき、選択されたビット線に対してビット線充放電部により例えば充電された状態から放電を行う(放電された状態から充電を行ってもよい)。この放電時にワード線とビット線により選ばれたメモリセルを介して放電するので、ビット線の電位が徐々に低くなる放電特性を示す。このとき、比較器によってビット線の電位と基準電位とを比較することにより、基準電位に対するビット線の電位の変化を検出する。この比較器の比較結果に基づいて、上記カウンタによって、ビット線の電位が所定の電位になる放電期間(または充電期間)を示すカウント値を計数する。上記放電期間(または充電期間)を示すカウント値は、ワード線とビット線により選ばれたメモリセルのセル電流と略反比例の関係にある。また、上記比較器の比較結果に基づいて、上記基準値生成部によって複数のメモリセルの各々に記憶された情報を特定するための基準値を生成する。上記カウンタから得られた放電期間(または充電期間)に相当するカウント値と基準値生成部により得られた基準値とをデータ判定回路により比較して、その比較結果に基づいて、上記複数のメモリセルの各々に記憶された情報を出力部から出力する。なお、上記メモリセルは、“０”,“１”の２値情報に限らず、多値の情報を記憶するメモリセルであってもよい。
上記半導体記憶装置は、フラッシュメモリ、強誘電体メモリまたはマスクＲＯＭ等の半導体記憶装置において、選択状態で一定の電流が流れるメモリセルのセル電流によって、ビット線の電位を基準電位と比較する比較器が反転するまでの放電時間(または充電時間)をカウンタで計数し、また各比較器が反転するタイミングの総和から、メモリセルに書き込まれた情報を判定(カウント値から２値に変換)するための基準値を検出し、これと各カウンタのカウント値を比較することで、各メモリセルのデータを読み出すものである。したがって、メモリセルのセル電流に略反比例するカウント値および記憶情報を特定する上記基準値を用いることによって、従来のリファレンスセルを用いることなく、上記メモリセルに記憶された情報を判定することができる。また、セル電流値の分布がワード線毎にばらついたり時間的に変動したりしても、セル電流に略反比例する放電期間(または充電期間)に相当するカウント値を用いるので、メモリセルに記憶された情報を正確に読み出すことができる。さらに、上記比較器の比較結果に基づいて上記基準値を得るので、従来のリファレンスセルが不要となるとともに、従来のようにディスターブ等によるメモリセルの電流値の変動に合わせてリファレンスセルのセル電流値を設定し直す必要がないので、半導体記憶装置の回路および動作を大幅に簡略化できので、チップ面積を削減することができる。さらに、上記基準値生成部が、ビット線の放電中(または充電中)に並列処理で、上記比較器の比較結果から記憶情報を特定するための基準値を決定することによって、アクセス時間のロスなく、読み出し動作を行うことができる。
【００１２】
また、一実施形態の半導体記憶装置は、
上記セル電流関連値読み出し回路が、
上記ビット線充放電部により上記ビット線の放電または充電を行う読み出し動作時に、上記セル電流に関する値としての上記ビット線の電位をＡ／Ｄ変換するＡ／Ｄ変換器を有することを特徴とする。
【００１３】
上記実施形態の半導体記憶装置によれば、選択された上記ビット線に入出力端子が接続され、かつ、ワード線選択回路により選択されたワード線に制御入力端子が接続されたメモリセルの記憶情報を読み出すとき、選択されたビット線に対してビット線充放電部により例えば充電された状態から放電を行う(放電された状態から充電を行ってもよい)。この放電時にワード線とビット線により選ばれたメモリセルを介して放電するので、ビット線の電位が徐々に低くなる放電特性を示す。したがって、例えば、上記Ａ／Ｄ変換器によって、ビット線の所定の放電期間における降下電位差(または上昇電位差)を求め、この電位差の分布に基づいて、ビット線の放電特性(または充電特性)を表す上記セル電流に関する値が得られる。このように、Ａ／Ｄ変換器によって、選択状態で一定の電流が流れるメモリセルの放電特性(または充電特性)を表す上記セル電流に関する値を得て、得られたセル電流に関する値と基準値生成部により得られた基準値を比較することで、各メモリセルのデータを読み出して記憶情報を特定することができる。また、セル電流値の分布がワード線毎にばらついたり時間的に変動したりしても、セル電流と放電期間(または充電期間)とが略反比例する特性を用いるので、メモリセルに記憶された情報を正確に読み出すことができる。
【００１４】
また、一実施形態の半導体記憶装置は、
上記セル電流関連値読み出し回路が、
上記ビット線が接続され、上記ビット線の電位と基準電位とを比較する比較器と、
上記ビット線充放電部により上記ビット線の放電または充電を行う読み出し動作時に、上記比較器の比較結果に基づいて、上記ビット線の電位が所定の電位になる放電期間または充電期間を表すカウント値を上記セル電流に関する値として計数するカウンタと
を有することを特徴とする。
【００１５】
上記実施形態の半導体記憶装置によれば、選択された上記ビット線に入出力端子が接続され、かつ、ワード線選択回路により選択されたワード線に制御入力端子が接続されたメモリセルの記憶情報を読み出すとき、選択されたビット線に対してビット線充放電部により例えば充電された状態から放電を行う(放電された状態から充電を行ってもよい)。この放電時にワード線とビット線により選ばれたメモリセルを介して放電するので、ビット線の電位が徐々に低くなる放電特性を示す。このとき、比較器によってビット線の電位の変化を検出する。この比較器の比較結果に基づいて、上記カウンタによって、ビット線の放電期間(または充電期間)を示すカウント値を上記セル電流に関する値として計数する。このように、選択状態で一定の電流が流れるメモリセルのセル電流によって、ビット線の電位変化により比較器が反転するまでの放電時間(または充電時間)をカウンタで計数し、この各カウンタのカウント値と基準値生成部により得られた基準値を比較することで、各メモリセルのデータを読み出して記憶情報を特定することができる。また、セル電流値の分布がワード線毎にばらついたり時間的に変動したりしても、セル電流に略反比例する放電期間(または充電期間)に相当するカウント値を用いるので、メモリセルに記憶された情報を正確に読み出すことができる。
【００１６】
また、一実施形態の半導体記憶装置は、
上記比較器が複数あり、
上記基準値生成部は、
上記複数の比較器の出力が接続されたデータ遷移検出回路と、
上記データ遷移検出回路の出力が接続された基準値検出回路と、
上記基準値検出回路の出力が接続された基準値カウンタとを有することを特徴とする。
【００１７】
上記実施形態の半導体記憶装置によれば、上記データ遷移検出回路により比較器からの出力の遷移を検出して、上記データ遷移検出回路の出力が接続された基準値検出回路の出力を基準値カウンタにより計数する。上記比較器からの出力の遷移は、ビット線の電位の放電期間(または充電期間)の開始と終了のタイミングを示しており、放電開始から基準値カウンタの計数を開始し、比較器からの出力信号が遷移したタイミングで基準値カウンタの計数を停止することにより、放電期間(または充電期間)に相当するカウント値を計数可能となる。したがって、簡単な構成で、例えばワード線で選択された複数のメモリセルについて、複数の比較器からの出力信号の遷移に基づいて、ビット線の電位の放電期間(または充電期間)に相当するカウント値を得ることが可能となる。また、このような回路構成の基準値生成部によって、ビット線の放電中(または充電中)に上記カウンタの計数と並行して同時に上記基準値の生成が可能となる。
【００１８】
なお、上記半導体記憶装置は、
上記比較器が、上記ビット線の１本毎または複数本毎に設けられており、
その複数の比較器からの出力信号は、放電時に上記ビット線の電位が上記基準電位よりも小さくなるかまたは充電時に上記ビット線の電位が上記基準電位よりも大きくなったときに夫々遷移し、
上記基準値生成部が、
上記複数の比較器からの上記出力信号の遷移を検出するデータ遷移検出回路と、
上記データ遷移検出回路により検出された上記複数の比較器からの上記出力信号の遷移を表す信号に基づいて、上記複数のメモリセルの各々に記憶された情報を特定するための上記基準値を計数する基準値カウンタとを有するのが望ましい。
そのような半導体記憶装置の場合、上記データ遷移検出回路により比較器からの出力信号の遷移を検出して、その出力信号の遷移を表す信号に基づいて、上記複数のメモリセルの各々に記憶された情報を特定するための上記基準値を基準値カウンタにより計数する。上記比較器からの出力信号の遷移は、ビット線の電位が放電(または充電)により基準電位より小さく(または大きく)なったタイミングを示しており、放電開始から基準値カウンタの計数を開始し、比較器からの出力信号が遷移したタイミングで基準値カウンタの計数を停止することにより、放電期間(または充電期間)に相当するカウント値を計数可能となる。したがって、簡単な構成で、例えばワード線で選択された複数のメモリセルについて、複数の比較器からの出力信号の遷移に基づいて、上記複数のメモリセルの記憶情報を特定するための基準値を得ることが可能となる。また、このような回路構成の基準値生成部によって、ビット線の放電中(または充電中)に上記カウンタの計数と並行して同時に上記基準値の生成が可能となる。
【００１９】
また、一実施形態の半導体記憶装置は、
上記比較器が複数あり、
上記データ遷移検出回路は、
上記複数の比較器の出力の遷移に対応した複数のパルス信号発生回路と、
上記複数のパルス信号発生回路の出力の論理和信号を発生する論理和信号発生回路とを有することを特徴とする。
【００２０】
上記実施形態の半導体記憶装置によれば、上記複数のパルス信号発生回路により複数の比較器からの出力の遷移に対応したパルス信号を夫々発生し、その複数のパルス信号発生回路の出力を論理和信号発生回路により論理和することにより論理和信号を得る。これにより、簡単な回路構成で、複数の比較器からの出力信号の遷移点(放電期間(または充電期間)の終わりを示す点)の集合を表す信号を検出することができる。
【００２１】
なお、上記半導体記憶装置は、
上記データ遷移検出回路が、
上記複数の比較器からの上記出力信号の遷移を表すパルス信号を夫々発生する複数のパルス信号発生回路と、
上記複数のパルス信号発生回路からのパルス信号を論理和することにより論理和信号を発生する論理和信号発生回路とを有するのが望ましい。
そのような半導体記憶装置の場合、上記複数のパルス信号発生回路により複数の比較器からの出力信号の遷移を表すパルス信号を夫々発生し、その複数のパルス信号を論理和信号発生回路により論理和することにより論理和信号を得る。これにより、簡単な回路構成で、複数の比較器からの出力信号の遷移点(放電期間(または充電期間)の終わりを示す点)の集合を表す信号を検出することができる。
【００２２】
また、一実施形態の半導体記憶装置は、
上記カウンタが複数あり、
上記複数のカウンタに夫々入力されるクロック信号に時間差を持たせることを特徴とする。
【００２３】
上記実施形態の半導体記憶装置によれば、上記複数のカウンタに夫々入力されるクロック信号に時間差を持たせることによって、配線遅延と論理回路の遅延を擬似的に作り出してカウンタの計数動作も遅延させ、実際の放電期間(または充電期間)に相当するカウント値を正確に計数できる。
【００２４】
なお、上記半導体記憶装置は、
上記カウンタが、上記ビット線の１本毎または複数本毎に設けられており、
上記複数のカウンタに夫々入力されるクロック信号を順次遅延させるクロック信号遅延回路を備えるのが望ましい。
そのような半導体記憶装置の場合、上記複数のカウンタに夫々入力されるクロック信号をクロック信号遅延回路により順次遅延させることによって、配線遅延と論理回路の遅延を擬似的に作り出してカウンタの計数動作も遅延させ、実際の放電期間(または充電期間)に相当するカウント値を正確に計数できる。
【００２５】
また、一実施形態の半導体記憶装置は、
上記ビット線充放電部は、複数のビット線充放電回路を有し、各々のビット線充放電回路に入力する放電または充電のタイミング信号に時間差を持たせることを特徴とする。
【００２６】
上記実施形態の半導体記憶装置によれば、上記複数のビット線充放電回路に夫々入力される放電または充電を行うためのタイミング信号に時間差を持たせることによって、配線遅延と論理回路の遅延を擬似的に作り出してビット線の放電(または充電)を行うタイミングも遅延させる。そうすることによって、１本のワード線に接続されるメモリセルの数が多くあり、上記基準値生成部の配線遅延や論理回路の遅延があっても、１本のワード線に接続された全てのメモリセルで充放電動作の同時性を保つことができ、正確な基準値を得ることが可能になる。
【００２７】
なお、上記半導体記憶装置は、
上記ビット線充放電部が、
上記ビット線の１本毎または複数本毎に設けられた複数のビット線充放電回路と、
上記複数のビット線充放電部に夫々入力される充放電制御信号を順次遅延させる充放電制御信号遅延回路を備えるのが望ましい。
そのような半導体記憶装置の場合、上記ビット線の１本毎または複数本毎に設けられた複数のビット線充放電回路に夫々入力される放電または充電を行うための充放電制御信号を充放電制御信号遅延回路により順次遅延させることによって、配線遅延と論理回路の遅延を擬似的に作り出してビット線の放電(または充電)を行うタイミングも遅延させる。そうすることによって、１本のワード線に接続されるメモリセルの数が多くあり、上記基準値生成部の配線遅延や論理回路の遅延があっても、１本のワード線に接続された全てのメモリセルで充放電動作の同時性を保つことができ、正確な基準値を得ることが可能になる。
【００２８】
また、一実施形態の半導体記憶装置は、
上限値を保持する上限値レジスタと、
上記上限値レジスタの上記上限値と上記基準値生成部の出力とを比較する基準値特定回路と
を備えたことを特徴とする。
【００２９】
上記実施形態の半導体記憶装置によれば、上記上限値レジスタに保持された上限値と基準値生成部の出力とを基準値特定回路により比較する。例えば、上記上限値を複数のメモリセルに記憶されている情報の分布の境界を示す値とすると、セル電流の小さい方が“１”でセル電流の大きい方が“０”の２値情報を記憶するメモリセルの場合、上記基準値生成部の基準値が上限値よりも大きいときは、データ判定回路の比較結果に関わらず、全てのメモリセルに記憶された情報が“１”であると判断することが可能となる。したがって、上記基準値が上限値よりも大きいときは、“１”を出力する一方、上記基準値が上限値以下のときは、データ判定回路の比較結果に基づいて、出力部は複数のメモリセルの各々に記憶された情報を出力する。このように、上記複数のメモリセルに記憶されている情報の分布の境界を示す上限値を用いて記憶情報の分布状況を判断するので、１度に読み出すメモリセルの記憶情報が全て“０”または全て“１”であっても、そのことを判断し、正確にデータを読み出すことができる。
【００３０】
なお、上記半導体記憶装置は、
上記複数のメモリセルに記憶される情報を読み出したときの上記カウンタのカウンタ値の分布の境界を示す上限値を保持する上限値レジスタと、
上記上限値レジスタに保持された上記上限値と上記基準値生成部で生成された上記基準値とを比較する基準値特定回路と
を備え、
上記データ判定回路の比較結果および上記基準値特定回路の比較結果に基づいて、上記出力部は上記複数のメモリセルの各々に記憶された情報を出力するのが望ましい。
そのような半導体記憶装置の場合、上記複数のメモリセルに記憶されている情報の分布の境界を示す上限値を上限値レジスタに保持し、その上限値と基準値生成部の基準値とを基準値特定回路により比較する。例えば、セル電流の小さい方が“１”でセル電流の大きい方が“０”の２値情報を記憶するメモリセルの場合、上記基準値生成部の基準値が上限値よりも大きいときは、データ判定回路の比較結果に関わらず、全てのメモリセルに記憶された情報が“１”であると判断することが可能となる。したがって、上記基準値が上限値よりも大きいときは、“１”を出力する一方、上記基準値が上限値以下のときは、データ判定回路の比較結果に基づいて、出力部は複数のメモリセルの各々に記憶された情報を出力する。このように、上記複数のメモリセルに記憶されている情報の分布の境界を示す上限値を用いて記憶情報の分布状況を判断するので、１度に読み出すメモリセルの記憶情報が全て“０”または全て“１”であっても、そのことを判断し、正確にデータを読み出すことができる。
【００３１】
また、一実施形態の半導体記憶装置は、上記上限値に、書き込み時の書き込み終了判定値を用いることを特徴とする。
【００３２】
上記実施形態の半導体記憶装置によれば、上記上限値に、書き込み時の書き込み終了判定値を用いることによって、別に回路を設けることなく、経年変化に影響しない最適な上限値を得ることができる。
【００３３】
また、一実施形態の半導体記憶装置は、
書き込み用のカウント値と、書き込み動作時のベリファイのための読み出しで得られた上記カウンタのカウント値とを比較して、書き込み動作が終了したか否かを判定する書き込み終了判定回路と、
上記書き込み終了判定回路の判定結果に基づいて、上記ビット線に印加する電圧を制御する書き込み電圧制御回路と
を備えたことを特徴とする。
【００３４】
上記実施形態の半導体記憶装置によれば、書き込み用のカウント値と、書き込み動作時のベリファイのための読み出しで得られた上記カウンタのカウント値とを比較して、書き込み動作が終了したか否かを書き込み終了判定回路により判定して、その判定結果に基づいて、上記ビット線に印加する電圧を書き込み電圧制御回路により制御する。これにより、書き込み動作終了後の各メモリセルの記憶情報毎のカウント値を揃えてセル電流値の分布幅を狭くすることができる。
【００３５】
また、一実施形態の半導体記憶装置は、
消去用のカウント値と、消去動作時のベリファイのための読み出しで得られた上記カウンタの値とを比較して消去動作が終了したか否かを判定する消去終了判定回路と、
上記消去終了判定回路の判定結果に基づいて、上記ビット線に印加する電圧を制御する消去電圧制御回路と
を備えたことを特徴とする。
【００３６】
上記実施形態の半導体記憶装置によれば、消去用のカウント値と、消去後のベリファイ動作時における上記カウンタのカウント値とを比較して、消去動作が終了したか否かを消去終了判定回路により判定して、その判定結果に基づいて、上記ビット線に印加する電圧を消去電圧制御回路により制御する。これにより、消去動作終了後の各メモリセルのカウント値を揃えてセル電流値の分布幅を狭くすることができる。
【００３７】
また、一実施形態の半導体記憶装置は、上記ビット線を選択して、選択された上記ビット線の電位を外部に出力するビット線電位出力回路を備えたことを特徴とする。
【００３８】
上記実施形態の半導体記憶装置によれば、上記ビット線電位出力回路により選択されたビット線の電位を外部に出力可能とすることによって、個々のメモリセルのセル電流を、周辺回路やチップ外部の測定装置で直接計測が可能となり、回路のデバッグや修正が可能となると共に、より詳細なメモリセル特性の測定などが可能となる。
【００３９】
また、一実施形態の半導体記憶装置は、上記不揮発性のメモリセルとして、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に形成された電荷保持領域とを有するサイドウォールメモリを用いたことを特徴とする。
【００４０】
上記実施形態の半導体記憶装置によれば、同一ワード線で選択される隣接する電荷保持領域(例えば窒化膜)の記憶情報の影響をセル電流値が受けやすいサイドウォールメモリでも、正確に所望の電荷保持領域の記憶情報を読み出すことができる。
【００４１】
また、この発明の電子機器は、上記のいずれか１つの半導体記憶装置を用いたことを特徴とする。
【００４２】
上記実施形態の電子機器によれば、携帯情報通信機器(携帯電話等)、デジタルカメラおよびデジタルレコーダ等の電子機器に上記半導体記憶装置を用いることによって、リファレンスセルやそのリファレンスセルのセル電流値を調整する回路を用いないため、チップ面積と消費電力の増大を抑えることができる。また、セル電流の分布がワード線毎にばらついたり、時間変動したりしても、正確にメモリセルの情報を読み出すことができ、信頼性の高い電子機器を提供することができる。
【発明の効果】
【００４３】
以上より明らかなように、この発明の半導体記憶装置によれば、リファレンスセルを用いる必要がなく、したがって、チップセル面積を増大することなく、メモリセルに蓄積された情報を正しく読み出すことができる半導体記憶装置を実現することができる。
【００４４】
また、この発明の電子機器によれば、上記半導体記憶装置を用いることによって、低コストでかつ信頼性の高い電子機器を実現することができる。
【発明を実施するための最良の形態】
【００４５】
以下、この発明の半導体記憶装置および電子機器を図示の実施の形態により詳細に説明する。
【００４６】
図１はこの発明の実施の形態の半導体記憶装置全体のブロック図を示している。
【００４７】
この半導体記憶装置は、図１に示すように、不揮発性の複数のメモリセル(図２に示す)が整列されたメモリセルアレイ１００と、上記メモリセルアレイ１００の複数のメモリセルの入出力端子に接続されたビット線(図２に示す)を選択するワード線選択回路の一例としての行デコーダ１０２と、上記ビット線への充電と放電を行うビット線充放電部１０１と、上記ビット線の電位と基準電位とを比較する比較器(図２に示す)や、その比較器からの出力信号に基づいて、ビット線の電位が基準電位になる放電期間に相当するカウント値を計数するカウンタ(図２に示す)等を有する列回路部１０３とを備えている。上記列回路部１０３に入力データＤＩＮ＃が入力端子される。また、上記列回路部１０３は、複数のデータ遷移検出回路１０５を有している。
【００４８】
また、上記半導体記憶装置は、データ遷移検出回路１０５の最終段から出力される論理和信号ＦＬＡＧkとリセット信号ＣＰＲＥに基づいて、計数停止のタイミングを検出する計数停止検出回路１０６(回路図は図７Ａ)と、その計数停止検出回路１０６から出力される信号ＲＣＤＩＳ＃と信号φｃｏｕｎｔkとリセット信号ＲＣＲＳＴとを受けて、メモリセルの記憶情報を特定するための基準値をカウントする基準値カウンタ１０７(回路図は図７Ｂ,図７Ｃ)とを備えている。上記データ遷移検出回路１０５と基準値検出回路の一例としての計数停止検出回路１０６と基準値カウンタ１０７で基準値生成部１０４を構成している。
【００４９】
また、この半導体記憶装置は、基準値カウンタ１０７のカウント値ＲＣｉと列回路部１０３のカウンタ(図２に示す)のカウント値(信号ＣＢＵＳiのバスラインを介して読み出す)を比較して、信号ＯＥに従ってメモリセルに記憶されたデータ(記憶情報)を判定するデータ判定回路１０８(回路図は図７Ｄ)と、信号φｌｌｏａｄと信号ＬＣＩＮiおよびリセット信号ＬＣＲＳＴを受けて、メモリセルのデータの分布の境界を示す上限値を保持する上限値レジスタ１１３(回路図は図８Ａ)と、上記上限値レジスタ１１３の上限値ＬＣiと基準値カウンタ１０７のカウント値ＲＣiとを比較し、信号ＯＥに従ってデータの分布状況を判断する基準値特定回路１１４(回路図は図８Ｂ)とを備えている。
【００５０】
さらに、上記半導体記憶装置は、データ判定回路１０８からの出力信号Ｄｎと基準値特定回路１１４からの出力信号Ｃｎに基づいて、出力データを生成する出力データ制御回路１０９(回路図は図８Ｃ)と、その出力データ制御回路１０９の出力信号ＤＯＵＴを受けて外部にデータを出力する出力バッファ１１５とを備えている。上記出力データ制御回路１０９と出力バッファ１１５で出力部を構成している。
【００５１】
また、上記半導体記憶装置は、書き込み終了判定値ＰＣiを保持するＰＣ値レジスタ１１０と、消去終了判定値ＥＣiを保持するＥＣ値レジスタ１１１と、上記ＰＣ値レジスタ１１０に保持された書き込み終了判定値とＥＣ値レジスタ１１１に保持された消去終了判定値のいずれか一方を信号φｐｅに基づいて選択して列回路部１０３に終了判定値ＰＥＣiを出力するマルチプレクサ１１２とを備えている。
【００５２】
図２はこの半導体記憶装置のコア部の詳細ブロック図を示している。
【００５３】
図２から分かるように、この半導体記憶装置のコア部のメモリセルアレイ１００は、マトリクス状に配列された不揮発性の複数のメモリセルＭＣ００,ＭＣ０１,…,ＭＣｍ０,ＭＣｍ１,…を有している。また、ビット線充放電部１０１は、ビット線充放電回路２０１(回路図は図３Ａ)および充放電制御信号遅延回路２０２(回路図は図３Ｂ)を有している。上記ビット線充放電回路２０１は、充電電圧ＶＢＬと電圧ＶＤＢおよび信号ＣＡ１,ＣＡ２を受けて、タイミング信号の一例としての充放電制御信号ＢＬＤＩＳj(ｊ＝０,１,…,ｋ)に基づいてビット線の充電と放電を行う。上記メモリセルＭＣ００,ＭＣ０１,…,ＭＣｍ０,ＭＣｍ１,…の制御入力端子に接続されたワード線ＷＬ０〜ＷＬｍを、信号ＲＡi,ＲＡi＃および信号φｒｄｅｃに基づいて行デコーダ１０２により選択する。また、列回路部１０３は、メモリセルアレイ１００から読み出されたデータを判定して出力する。なお、図２において、ＣＢはビット線寄生容量である。
【００５４】
上記列回路部１０３は、信号ＣＡ１,ＣＡ２および信号φｂｓｅｌに基づいて、ビット線選択信号ＣＵＴi(ここではＣＵＴ０〜ＣＵＴ３の４ビット)を発生するビット線選択回路ドライバ２０３(回路図は図３Ｃ)と、上記ビット線選択信号ＣＵＴiにより、ビット線ＢＬ０,ＢＬ１,…を選択するビット線選択回路２０４(回路図は図４Ａ)と、信号ＣＰＲＥと信号φｃｏｍｐに基づいて、選択されたビット線の電圧を基準電圧ＶＲＥＦと比較する比較器２０５(回路図は図４Ｂ)と、比較器２０５の信号ＤＩＳ＃により、一定の幅のパルス信号ＰＵＬＳＥj(図４Ｃ参照)を発生し、論理和を取りながら後段に論理和信号ＦＬＡＧj(ｊ＝２,４,…,ｋ)を伝えるデータ遷移検出回路１０５(回路図は図４Ｃ)と、同じく信号ＤＩＳ＃により、クロック信号φｃｏｕｎｔj(ｊ＝０,２,〜,ｋ)と信号ＲＳＴ＃に基づく計数動作を停止させるｎビットのカウンタ２０６(回路図は図５Ａ、図５Ｂ)と、このカウンタ２０６に入力されるクロック信号φｃｏｕｎｔj(ｊ＝０,２,〜,ｋ(偶数のみ)：ｋは一度に読み出されるメモリセルの個数)を一定の割合で遅延させるクロック信号遅延回路２０７(回路図は図５Ｃ)と、信号ＣＡ３〜ＣＡｐ,ＣＡ３＃〜ＣＡｐ＃および信号φｃｄｅｃに基づいて、カウンタ２０６の出力結果を信号ＣＢＵＳiのバスライン(ｎビット幅)に出力する列デコーダ２０８(回路図は図５Ｄ)と、入力データＤＩＮ＃と信号φｌｏａｄおよび信号ＳＦＲＳＴに基づいて、書き込み動作時に書き込みデータを読み込んで保持するシフトレジスタ２０９(回路図は図６Ａ)と、カウンタ２０６の出力信号Ｑjiとシフトレジスタ２０９の出力信号ＳＦi(ｉ＝１,２,…,ｋ)および入力される終了判定値ＰＥＣｉから、書き込み動作の終了を判定する書き込み終了判定回路および消去動作の終了を判定する消去終了判定回路の一例としての書き込み消去終了判定回路２１０(回路図は図６Ｂ)と、書き込み消去終了判定回路２１０の結果を表す信号ＰＥｎを受けて、ビット線ＢＬ０,ＢＬ１,…に与える電圧値を変化させる書き込み電圧制御回路および消去電圧制御回路の一例としての書き込み消去電圧制御回路２１１(回路図は図６Ｃ)とを備えている。上記終了判定値ＰＥＣｉは、ＰＣ値(書き込みカウント値)またはＥＣ値(消去カウント値)である。また、列デコーダ２０８は、信号ＤＢＬを受けて、ビット線ＲＢＬを外部に接続する。上記列デコーダ２０８は、ビット線を選択して、選択されたビット線の電位を外部に出力するビット線電位出力回路の機能を有している。上記比較器２０５とカウンタ２０６でセル電流関連値読み出し回路を構成しており、メモリセルに流れるセル電流に関する値の一例としてのカウント値をカウンタ２０６により計数する。
【００５５】
なお、前述の書き込み消去終了判定回路２１０で用いる終了判定値ＰＥＣｉは、ＰＣ値レジスタ１１０とＥＣ値レジスタ１１１のいずか一方から、マルチプレクサ１１２を介して列回路部１０３に入力される。
【００５６】
ここでは、ビット線を仮想グランド方式とし、特に４本に１本の割合で同時に読み出せるメモリセルアレイとし、その選択にビット線選択回路２０４を用いているが、ビット線は、固定グランド方式でも構わないし、ビット線選択回路も、その有無、種類などは、この発明を制限するものではない。
【００５７】
次に、図３Ａ〜図８Ｃにしたがって上記半導体記憶装置の図１,図２に示す要部の回路の具体例を説明する。
【００５８】
図３Ａは図２に示すビット線充放電回路２０１の回路図を示しており、この半導体記憶装置では、ビット線充放電回路２０１をｋ個設けている(ｋは偶数)。
【００５９】
図３Ａに示すように、トランジスタブロックＴＲａの４つのＮＭＯＳトランジスタのベースに電圧ＶＤＢを夫々印加し、ドレインにビット線ＢＬjx4〜ＢＬjx4+3(ｊ＝１,２,…,ｋ)を順に接続している。上記トランジスタブロックＴＲａは、電圧ＶＤＢに基づいてビット線ＢＬjx4〜ＢＬjx4+3と充放電部との接続をオンオフする。また、４つのＰＭＯＳトランジスタ３０１のゲートに充放電制御信号ＢＬＤＩＳjを夫々入力し、ソースに充電電圧ＶＢＬを印加し、４つのＰＭＯＳトランジスタ３０１のトレインを、対応するトランジスタブロックＴＲａの４つのＮＭＯＳトランジスタのソースに接続している。また、インバータ３０２の入力端子に充放電制御信号ＢＬＤＩＳjを入力している。上記インバータ３０２の出力端子を４つのＮＯＲ(否定論理和回路)ゲート３０３の第１入力端子に夫々接続している。また、インバータ３０４,３０５の入力端子に図示しない制御回路からの信号ＣＡ１,ＣＡ２を夫々接続している。さらに、ビット線ＢＬjx4に対応するＮＯＲゲート３０３の第２,第３入力端子にインバータ３０４,３０５の出力端子を夫々接続すると共に、ビット線ＢＬjx4+1に対応するＮＯＲゲート３０３の第２,第３入力端子に信号ＣＡ１,ＣＡ２を夫々入力している。また、ビット線ＢＬjx4+2に対応するＮＯＲゲート３０３の第２入力端子にインバータ３０４の出力端子を接続し、第３入力端子に信号ＣＡ２を入力している。また、ビット線ＢＬjx4+3に対応するＮＯＲゲート３０３の第２入力端子に信号ＣＡ１を入力し、第３入力端子にインバータ３０５の出力端子を接続している。上記各ＮＯＲゲート３０３の出力端子を、トランジスタブロックＴＲｂの４つのＮＭＯＳトランジスタのゲートに夫々接続している。上記トランジスタブロックＴＲｂの４つのＮＭＯＳトランジスタのドレインを、対応するＰＭＯＳトランジスタ３０１のドレインに夫々接続し、ソースをグランドに接続している。上記トランジスタブロックＴＲｂは、ビット線ＢＬjx4〜ＢＬjx4+3の接地への接続をオンオフして、ビット線ＢＬjx4〜ＢＬjx4+3の放電を制御する。
【００６０】
図３Ｂは図２に示す充放電制御信号遅延回路２０２の回路図を示しており、この充放電制御信号遅延回路２０２をビット線充放電回路２０１と同様にｋ個設けている。
【００６１】
図３Ｂに示すように、３入力のＮＡＮＤ(否定論理積回路)ゲート３１１の第１,第２入力端子に電源電圧ＶＣＣを印加し、第３入力端子に充放電制御信号ＢＬＤＩＳj(ｊ＝１,２,…,ｋ)を入力している。上記ＮＡＮＤゲート３１１の出力端子にインバータ３１２の入力端子を接続している。上記インバータ３１２の出力端子から充放電制御信号ＢＬＤＩＳj+1を出力する。このｋ個の充放電制御信号遅延回路２０２により、充放電制御信号ＢＬＤＩＳ0から、充放電制御信号ＢＬＤＩＳ1〜ＢＬＤＩＳkを順次遅延させている。
【００６２】
図３Ｃは図２に示すビット線選択回路ドライバ２０３の回路図を示しており、図３Ｃに示すように、４つのＰＭＯＳトランジスタ３２１のゲートに信号φｂｓｅｌを夫々入力し、ソースに電源電圧ＶＣＣを印加している。また、インバータ３２２の入力端子に信号φｂｓｅｌを入力している。上記インバータ３２２の出力端子を４つのＮＯＲ(否定論理和回路)ゲート３２３の第１入力端子に夫々接続している。上記各ＮＯＲゲート３２３の出力端子を４つのインバータ３２４の入力端子に接続し、各インバータ３２４の出力端子を４つのＮＭＯＳトランジスタ３２５に夫々接続している。上記４つのＮＭＯＳトランジスタ３２５のドレインを、対応するＰＭＯＳトランジスタ３２１のドレインに接続する一方、４つのＮＭＯＳトランジスタ３２５のソースをグランドに夫々接続している。上記各ＮＭＯＳトランジスタ３２５は、図３Ｃの左側から順に、ドレインからビット線選択信号ＣＵＴ０〜ＣＵＴ３を出力する。また、インバータ３２６,３２７の入力端子に図示しない制御回路からの信号ＣＡ１,ＣＡ２を夫々接続している。さらに、ビット線選択信号ＣＵＴ０に対応するＮＯＲゲート３２３の第２,第３入力端子に信号ＣＡ１,ＣＡ２を夫々入力している。また、ビット線選択信号ＣＵＴ１に対応するＮＯＲゲート３２３の第２入力端子にインバータ３２６の出力端子を接続し、第３入力端子に信号ＣＡ２を入力している。また、ビット線選択信号ＣＵＴ２に対応するＮＯＲゲート３２３の第２入力端子に信号ＣＡ１を入力し、第３入力端子にインバータ３２７の出力端子を接続している。また、ビット線選択信号ＣＵＴ３に対応するＮＯＲゲート３２３の第２入力端子にインバータ３２６の出力端子を接続し、第３入力端子にインバータ３２７の出力端子を接続している。
【００６３】
図４Ａは図２に示すビット線選択回路２０４の回路図を示しており、このビット線選択回路２０４をビット線充放電回路２０１同様にｋ個設けている(ｋは偶数)。
【００６４】
図４Ａに示すように、第１のＮＭＯＳトランジスタ４０１のゲートにビット線選択信号ＣＵＴ０を接続し、その第１のＮＭＯＳトランジスタ４０１のソースにビット線ＢＬjx4を接続している。また、第２のＮＭＯＳトランジスタ４０１のゲートにビット線選択信号ＣＵＴ１を接続し、その第２のＮＭＯＳトランジスタ４０１のソースにビット線ＢＬjx4+1を接続している。また、第３のＮＭＯＳトランジスタ４０１のゲートにビット線選択信号ＣＵＴ２を接続し、その第３のＮＭＯＳトランジスタ４０１のソースにビット線ＢＬjx4+2を接続している。さらに、第４のＮＭＯＳトランジスタ４０１のゲートにビット線選択信号ＣＵＴ３を接続し、その第４のＮＭＯＳトランジスタ４０１のソースにビット線ＢＬjx4+3を接続している。上記各ＮＭＯＳトランジスタ４０１のドレインに選択ビット線ＳＢＬを接続している。
【００６５】
図４Ｂは図２に示す比較器２０５の回路図を示しており、この半導体記憶装置では、ビット線選択回路２０４をｋ個設けている。
【００６６】
図４Ｂに示すように、ＮＭＯＳトランジスタ４１１のゲートにリセット信号ＣＰＲＥを入力し、ＮＭＯＳトランジスタ４１１のソースをグランドに接続している。また、ＰＭＯＳトランジスタ４１２のゲートに信号φｃｏｍｐを入力し、ＰＭＯＳトランジスタ４１２のソースに電源電圧ＶＣＣを印加している。上記ＰＭＯＳトランジスタ４１２のドレインにＰＭＯＳトランジスタ４１３,４１４の各ソースを接続している。上記ＰＭＯＳトランジスタ４１３のドレインに、ＮＭＯＳトランジスタ４１１のドレインとＰＭＯＳトランジスタ４１５のドレインを接続している。上記ＰＭＯＳトランジスタ４１５のソースをグランドに接続している。一方、上記ＰＭＯＳトランジスタ４１４のドレインにＮＭＯＳトランジスタ４１６のドレインを接続し、ＮＭＯＳトランジスタ４１６のソースをグランドに接続している。上記ＮＭＯＳトランジスタ４１５のゲートをＮＭＯＳトランジスタ４１６のゲートとドレインに接続している。上記ＰＭＯＳトランジスタ４１４のゲートにビット線ＲＢＬを接続し、そのビット線ＲＢＬとグランドとの間にコンデンサＣＳを接続している。上記ＰＭＯＳトランジスタ４１３のドレインから信号ＤＩＳ＃を出力する。
【００６７】
図４Ｃは図１,図２に示すデータ遷移検出回路１０５の回路図を示しており、このデータ遷移検出回路１０５をｋ／２個設けている。
【００６８】
図４Ｃに示すように、データ遷移検出回路１０５は、パルス信号発生回路４２０と論理和信号発生回路４３０からなる。上記パルス信号発生回路４２０は、信号ＤＩＳ＃j(ｊ＝１,３,５,…,ｋ−１(奇数のみ))が入力端子に入力された遅延回路４２１と、その遅延回路４２１の出力端子が第１入力端子に接続され、信号信号ＤＩＳ＃jが第２入力端子に入力されたＮＯＲゲート４２２と、信号信号ＤＩＳ＃j+1が入力端子に入力された遅延回路４２３と、その遅延回路４２３の出力端子が第１入力端子に接続され、信号ＤＩＳ＃j+1が第２入力端子に入力されたＮＯＲゲート４２４とを有している。また、上記論理和信号発生回路４３０は、第１入力端子に論理和信号ＦＬＡＧj-1が入力され、第２入力端子にパルス信号発生回路４２０のＮＯＲゲート４２２から出力された信号ＰＵＬＳＥjが入力され、第３入力端子にパルス信号発生回路４２０のＮＯＲゲート４２４から出力された信号ＰＵＬＳＥj+1が入力されたＮＡＮＤゲート４３１と、上記ＮＡＮＤゲート４３１の出力端子に出力端子が接続され、出力端子から論理和信号ＦＬＡＧj+1を出力するインバータ４３２とを有する。上記遅延回路４２１,４２３は、３つのインバータが直列に接続されている。
【００６９】
図５Ａは図２に示すカウンタ２０６の初段(最下位)の回路図を示しており、図５Ａに示すように、クロック信号φｃｏｕｎｔj(ｊ＝０,２,４,…,ｋ(偶数のみ))をＣＯＭＳ伝送ゲート５０１,５０４のＮＭＯＳ側制御入力端子に入力する一方、クロック信号φｃｏｕｎｔjをＣＯＭＳ伝送ゲート５０２,５０３のＰＭＯＳ側制御入力端子に入力している。また、上記信号ＤＩＳ＃をインバータ５０５の入力端子に接続し、そのインバータ５０５の出力端子をインバータ５００を介してＮＡＮＤゲート５０６の第１入力端子に接続している。上記インバータ５０５は、しきい値電圧にヒステリシス特性を有するシュミット回路である。上記ＮＡＮＤゲート５０６の第２入力端子にクロック信号φｃｏｕｎｔjを入力している。また、上記ＮＡＮＤゲート５０６の出力端子を、ＣＯＭＳ伝送ゲート５０１,５０４のＰＭＯＳ側制御入力端子とＣＯＭＳ伝送ゲート５０２,５０３のＮＭＯＳ側制御入力端子に夫々接続している。上記ＣＯＭＳ伝送ゲート５０１の入出力端子の他方をＣＯＭＳ伝送ゲート５０２の入出力端子の一方に接続し、ＣＯＭＳ伝送ゲート５０２の入出力端子の他方をＣＯＭＳ伝送ゲート５０３の入出力端子の一方に接続している。さらに、ＣＯＭＳ伝送ゲート５０３の入出力端子の他方をＣＯＭＳ伝送ゲート５０４の入出力端子の一方に接続している。上記ＣＯＭＳ伝送ゲート５０１の入出力端子の他方をＮＡＮＤゲート５０７の第１入力端子に接続し、そのＮＡＮＤゲート５０７の出力端子をインバータ５０８を介してＣＯＭＳ伝送ゲート５０２の入出力端子の他方に接続している。また、上記ＣＯＭＳ伝送ゲート５０３の入出力端子の他方をＮＡＮＤゲート５０９の第１入力端子に接続し、そのＮＡＮＤゲート５０９の出力端子をインバータ５１０を介してＣＯＭＳ伝送ゲート５０４の入出力端子の他方に接続している。上記インバータ５１０の出力端子から信号Ｑj1(ｊ＝１,２,…,ｋ)を出力する。また、上記ＣＯＭＳ伝送ゲート５０１の入出力端子の一方をＮＡＮＤゲート５０９の出力端子に接続している。このＮＡＮＤゲート５０９の出力端子から信号Ｑj1＃(ｊ＝１,２,…,ｋ)を出力する。そして、ＮＡＮＤゲート５０７の第２入力端子とＮＡＮＤゲート５０９の第２入力端子に、リセット信号ＲＳＴ＃を夫々接続している。
【００７０】
図５Ｂはカウンタ２０６の２段目〜ｎ段目(最上位)の回路図を示しており、この半導体記憶装置では、図５Ａと図５Ｂで構成されたカウンタ２０６をｋ個設けている。
【００７１】
図５Ｂに示すように、信号Ｑji-1(ｊ＝１,２,…,ｋ、ｉ＝２,３,…,ｎ)をＣＯＭＳ伝送ゲート５１１,５１４のＮＭＯＳ側制御入力端子に入力する一方、信号Ｑji-1をＣＯＭＳ伝送ゲート５１２,５１３のＰＭＯＳ側制御入力端子に入力している。また、信号Ｑji-1＃(ｊ＝１,２,…,ｋ、ｉ＝２,３,…,ｎ)をＣＯＭＳ伝送ゲート５１１,５１４のＰＭＯＳ側制御入力端子に入力する一方、信号Ｑji-1＃をＣＯＭＳ伝送ゲート５１２,５１３のＮＭＯＳ側制御入力端子に入力している。また、上記ＣＯＭＳ伝送ゲート５１１の入出力端子の他方をＣＯＭＳ伝送ゲート５１２の入出力端子の一方に接続し、ＣＯＭＳ伝送ゲート５１２の入出力端子の他方をＣＯＭＳ伝送ゲート５１３の入出力端子の一方に接続している。さらに、ＣＯＭＳ伝送ゲート５１３の入出力端子の他方をＣＯＭＳ伝送ゲート５１４の入出力端子の一方に接続している。上記ＣＯＭＳ伝送ゲート５１１の入出力端子の他方をＮＡＮＤゲート５１５の第１入力端子に接続し、そのＮＡＮＤゲート５１５の出力端子をインバータ５１６を介してＣＯＭＳ伝送ゲート５１２の入出力端子の他方に接続している。また、上記ＣＯＭＳ伝送ゲート５１３の入出力端子の他方をＮＡＮＤゲート５１７の第１入力端子に接続し、そのＮＡＮＤゲート５１７の出力端子をインバータ５１８を介してＣＯＭＳ伝送ゲート５１４の入出力端子の他方に接続している。上記インバータ５１８の出力端子から信号Ｑji(ｊ＝１,２,…,ｋ、ｉ＝２,３,…,ｎ)を出力する。また、上記ＣＯＭＳ伝送ゲート５１１の入出力端子の一方をＮＡＮＤゲート５１７の出力端子に接続している。このＮＡＮＤゲート５１７の出力端子から信号Ｑji＃(ｊ＝１,２,…,ｋ、ｉ＝２,３,…,ｎ)を出力する。そして、ＮＡＮＤゲート５１５の第２入力端子とＮＡＮＤゲート５１７の第２入力端子に、リセット信号ＲＳＴ＃を夫々接続している。
【００７２】
図５Ｃは図２に示すクロック信号遅延回路２０７の回路図を示しており、３入力のＮＡＮＤ(否定論理積回路)ゲート５２１の第１,第２入力端子に電源電圧ＶＣＣを印加し、第３入力端子にクロック信号φｃｏｕｎｔj-2(ｊ＝２,４,…,ｋ(偶数のみ))を入力している。上記ＮＡＮＤゲート５２１の出力端子にインバータ５２２の入力端子を接続している。上記インバータ３１２の出力端子からクロック信号φｃｏｕｎｔj(ｊ＝２,４,…,ｋ(偶数のみ))を出力する。
【００７３】
図５Ｄは図２に示す列デコーダ２０８の回路図を示しており、この半導体記憶装置では、列デコーダ２０８をｋ個設けている。
【００７４】
図５Ｄに示すように、信号ＣＡ３〜ＣＡｐとその反転信号ＣＡ３＃〜ＣＡｐ＃および信号φｃｄｅｃに基づいて列アドレスをデコードするためのＮＡＮＤゲート５３１の出力端子にインバータ５３２の入力端子を接続している。上記インバータ５３２の出力端子をｎ個のＮＭＯＳトランジスタ５３３のゲートに夫々接続すると共に、インバータ５３２の出力端子をＮＡＮＤゲート５３４の第１入力端子に接続している。上記ｎ個のＮＭＯＳトランジスタ５３３のドレインに左側から順に信号Ｑ1,Ｑ2,…,Ｑn-1,Ｑnを夫々接続している。一方、各ＮＭＯＳトランジスタ５３３のソースに、左側から順に信号ＣＢＵＳ1,ＣＢＵＳ2,…,ＣＢＵＳn-1,ＣＢＵＳnのラインを夫々接続している。また、上記ＮＡＮＤゲート５３４の第２入力端子を信号ＤＢＬのラインに接続している。上記ＮＡＮＤゲート５３４の出力端子にＮＭＯＳトランジスタ５３５のゲートを接続し、ＮＭＯＳトランジスタ５３５のドレインに信号ＲＢＬを入力している。上記ＮＭＯＳトランジスタ５３５のドレインに信号ＣＢＵＳ0のラインを接続している。
【００７５】
図６Ａは図２に示すシフトレジスタ２０９の回路図を示しており、この半導体記憶装置では、シフトレジスタ２０９をｋ個設けている。
【００７６】
図６Ａに示すように、信号φｌｏａｄをＣＭＯＳ伝送ゲート６０１のＮＭＯＳ側制御入力端子とＣＭＯＳ伝送ゲート６０２のＰＭＯＳ側制御入力端子に入力している。また、インバータ６０３の入力端子に信号φｌｏａｄを入力し、インバータ６０３の出力端子をＣＭＯＳ伝送ゲート６０１のＰＭＯＳ側制御入力端子とＣＭＯＳ伝送ゲート６０２のＮＭＯＳ側制御入力端子に接続している。また、上記ＣＭＯＳ伝送ゲート６０１の入出力端子の一方に信号ＳＦj-1(ｊ＝１,２,…,ｋ)を入力し、ＣＭＯＳ伝送ゲート６０１の入出力端子の他方をＣＭＯＳ伝送ゲート６０２の入出力端子の一方に接続している。上記ＣＭＯＳ伝送ゲート６０１の入出力端子の他方をインバータ６０４の入力端子に接続し、インバータ６０４の出力端子から信号ＳＦjを出力する。上記インバータ６０４の出力端子を、ソースがグランドに接続されたＮＭＯＳトランジスタ６０５のドレインに接続している。上記ＮＭＯＳトランジスタ６０５のゲートにリセット信号ＳＦＲＳＴを入力している。また、上記ＮＭＯＳトランジスタ６０５のドレインをインバータ６０６の入力端子に接続し、そのインバータ６０６の出力端子をＣＭＯＳ伝送ゲート６０２の入出力端子の他方に接続している。
【００７７】
図６Ｂは図２に示す書き込み消去終了判定回路２１０の一部の回路図を示しており、この半導体記憶装置では、書き込み消去終了判定回路２１０をｋ個設けている。なお、図６Ｂでは、書き込み消去終了判定回路２１０の一部(１ビット分)を示し、図６Ｂに示す回路がｎ個で１つ書き込み消去終了判定回路２１０が構成されている。
【００７８】
図６Ｂに示すように、信号ＳＦj(ｊ＝１,２,…,ｋ)と信号ＰＥＣi(ｉ＝１,２,…,ｎ)をＮＯＲゲート６１１の第１,第２入力端子に入力している。上記ＮＯＲゲートの出力端子にインバータ６１２の入力端子を接続し、そのインバータ６１２の出力端子をＸＮＯＲ(排他的否定論理和回路)ゲート６１３の第１入力端子に接続している。上記ＸＮＯＲゲート６１３の第２入力端子に信号Ｑi(ｉ＝１,２,…,ｎ)を入力している。上記ＸＮＯＲゲート６１３の出力端子をインバータ６１４の入力端子に接続し、そのインバータ６１４の出力端子をＣＭＯＳ伝送ゲート６１５のＮＭＯＳ側制御入力端子とＣＭＯＳ伝送ゲート６１６のＰＭＯＳ側制御入力端子に接続している。上記ＣＭＯＳ伝送ゲート６１５のＰＭＯＳ側制御入力端子とＣＭＯＳ伝送ゲート６１６のＮＭＯＳ側制御入力端子を、ＸＮＯＲゲート６１３の出力端子に接続している。また、上記ＣＭＯＳ伝送ゲート６１５の入出力端子の一方をインバータ６１２の出力端子に接続し、ＣＭＯＳ伝送ゲート６１５の入出力端子の他方をインバータ６１７の入力端子に接続している。上記インバータ６１７の出力端子をインバータ６１８の入力端子に接続し、そのインバータ６１８の出力端子から信号ＰＥi(ｉ＝１,２,…,ｎ)を出力する。また、上記ＣＭＯＳ伝送ゲート６１６の入出力端子の一方に信号ＰＥi-1(ｉ＝１,２,…,ｎ)を入力し、ＣＭＯＳ伝送ゲート６１６の入出力端子の他方にインバータ６１７の入力端子を接続している。
【００７９】
図６Ｃは図２に示す書き込み消去電圧制御回路２１１の回路図を示しており、この半導体記憶装置では、書き込み消去電圧制御回路２１１をｋ個設けている。
【００８０】
図６Ｃに示すように、信号φｐｅと信号ＰＥｎをＸＮＯＲ(排他的否定論理和回路)ゲート６２１の第１,第２入力端子に夫々入力している。上記ＸＮＯＲゲート６２１の出力端子にインバータ６２２の入力端子を接続し、そのインバータ６２２の出力端子にＮＭＯＳトランジスタ６２３のゲートを接続している。上記ＮＭＯＳトランジスタ６２３のソースにビット線ＲＢＬを接続し、ＮＭＯＳトランジスタ６２３のドレインに選択ビット線ＳＢＬを接続している。また、上記インバータ６２２の出力端子にＰＭＯＳトランジスタ６２４のゲートを接続している。上記ＰＭＯＳトランジスタ６２４のソースに電圧ＶＰＥを入力し、ＰＭＯＳトランジスタ６２４のドレインに選択ビット線ＳＢＬを接続している。
【００８１】
図７Ａは図１に示す計数停止検出回路１０６の回路図を示しており、図７Ａに示すように、論理和信号ＦＬＡＧkをインバータ７０１の入力端子とＮＯＲゲート７０４の第１入力端子に入力している。上記インバータ７０１の出力端子をインバータ７０２,７０３を介してＮＯＲゲート７０４の第２入力端子に接続している。上記ＮＯＲゲート７０４の出力端子を、ソースがグランドに接続されたＮＭＯＳトランジスタ７０５のゲートに接続している。また、上記ＮＭＯＳトランジスタ７０５のドレインを、インバータ７０６の入力端子とインバータ７０７の出力端子に接続している。上記ＮＭＯＳトランジスタ７０５のドレインから信号ＲＤＩＳ＃を出力する。また、上記インバータ７０６の出力端子を、インバータ７０７の入力端子とＮＭＯＳトランジスタの７０８のドレインに接続している。上記ＮＭＯＳトランジスタの７０８のゲートにリセット信号ＣＰＲＥを入力し、ソースをグランドＧＮＤに接続している。
【００８２】
また、図７Ｂは図１に示す基準値カウンタ１０７の初段(最下位)の回路図を示しており、図７Ｃは上記基準値カウンタ１０７の２段目〜ｎ段目(最上位)の回路図を示している。この図７Ｂ, 図７Ｃに示す基準値カウンタ１０７は、図５Ａ,図５Ｂに示すカウンタ２０６と同一の回路構成をしており、説明を省略する。
【００８３】
図７Ｄは図１に示すデータ判定回路１０８の一部の回路図を示している。なお、図７Ｄでは、データ判定回路１０８の一部(１ビット分)を示し、図６Ｂに示す回路がｎ個で１つデータ判定回路１０８が構成されている。
【００８４】
図７Ｄに示すように、信号ＣＢＵＳi(ｉ＝１,２,…,ｎ)と信号ＯＥを、ＮＡＮＤゲート７１１の第１,第２入力端子に夫々入力している。上記ＮＡＮＤゲート７１１の出力端子をインバータ７１２を介してＸＮＯＲ(排他的否定論理和回路)７１５の第１入力端子に接続している。また、信号ＲＣi(ｉ＝１,２,…,ｎ)と信号ＯＥを、ＮＡＮＤゲート７１３の第１,第２入力端子に夫々入力している。上記ＮＡＮＤゲート７１３の出力端子をインバータ７１４を介してＸＮＯＲ７１５の第２入力端子に接続している。上記ＸＮＯＲ７１５の出力端子をインバータ７１６を介してＣＭＯＳ伝送ゲート７１７のＮＭＯＳ側制御入力端子に接続し、ＸＮＯＲ７１５の出力端子をＣＭＯＳ伝送ゲート７１７のＰＭＯＳ側制御入力端子に接続している。上記ＣＭＯＳ伝送ゲート７１７の入出力端子の一方をインバータ７１２の出力端子に接続し、ＣＭＯＳ伝送ゲート７１７の入出力端子の他方をインバータ７１９の入力端子に接続し、そのインバータ７１９の出力端子をインバータ７２０の入力端子に接続している。上記インバータ７２０の出力端子から信号Ｄi(ｉ＝１,２,…,ｎ)を出力する。また、上記ＣＭＯＳ伝送ゲート７１７のＰＭＯＳ側制御入力端子にＣＭＯＳ伝送ゲート７１８のＮＭＯＳ側制御入力端子を接続している。上記ＣＭＯＳ伝送ゲート７１８のＰＭＯＳ側制御入力端子にインバータ７１６の出力端子を接続している。上記ＣＭＯＳ伝送ゲート７１８の入出力端子の一方に信号Ｄi-1(ｉ＝１,２,…,ｎ)を入力し、ＣＭＯＳ伝送ゲート７１８の入出力端子の他方をインバータ７１９の入力端子に接続している。
【００８５】
図８Ａは図１に示す上限値レジスタ１１３の回路図を示しており、この図８Ａに示す上限値レジスタ１１３は、図６Ａに示すシフトレジスタ２０９と同一の回路構成をしており、説明を省略する。
【００８６】
また、図８Ｂは図１の基準値特定回路１１４の回路図を示しており、この図８Ｂに示す基準値特定回路１１４は、図７Ｄに示すデータ判定回路１０８と同一の回路構成をしており、説明を省略する。
【００８７】
さらに、図８Ｃは図１の出力データ制御回路１０９の回路図を示しており、図８Ｃに示すように、ＮＯＲゲート８０１の第１,第２入力端子に信号Ｄnと信号Ｃnを夫々接続している。上記ＮＯＲゲート８０１の出力端子をインバータ８０２の入力端子に接続し、そのインバータ８０２の出力端子から信号ＤＯＵＴを出力する。
【００８８】
〔読み出し動作〕
図９は、この発明の実施の形態の半導体記憶装置の読み出し動作を説明するためタイミング図である。図９において、信号名は図１〜図８の各信号に対応している。ここでは、ワード線ＷＬ０に接続されたメモリセルＭＣ００,ＭＣ０１,…,ＭＣ０８,ＭＣ０９,…を読み出すこととする。
【００８９】
まず、図９に示すように、時刻ｔ１において、ビット線充放電回路２０１に入力される充放電制御信号ＢＬＤＩＳj(ｊ＝０,２,４,…,ｋ(偶数のみ))を立ち下げてＧＮＤレベルとし、全てのビット線ＢＬ０〜ＢＬk×4を充電する(図９では充放電制御信号ＢＬＤＩＳ０のみを示す)。ここで、ｋは一度に読み出されるメモリセルの個数である。
【００９０】
次に、時刻ｔ２において信号φｒｄｅｃを立ち上げ、選択ワード線ＷＬ０を電圧ＶＷＬのレベルまで上昇させる。それと同時に、ビット線選択回路ドライバ２０３の信号φｂｓｅｌを立ち上げ、選択されたビット線選択回路２０４のビット線選択信号ＣＵＴ０以外(ＣＵＴ１〜ＣＵＴ３)を立ち下げてＧＮＤレベルとする。これにより、ビット線ＢＬ０,ＢＬ４,…が選択され、選択されたビット線ＢＬ０,ＢＬ４,…のみが、各々に対応する比較器２０５の一方の入力側に接続される。上記比較器２０５の他方の入力側に、予めビット線の充電電圧ＶＢＬより低い電圧である基準電圧(基準電位)ＶＲＥＦを入力している。また、比較器２０５のリセット信号ＣＰＲＥは電源電圧レベル(以下、ＶＣＣレベルという)になっていて、信号ＤＩＳ＃は、グランドレベル(以下、ＧＮＤレベルという)になっている。
【００９１】
続いて、時刻ｔ３で、比較器２０５のリセット信号ＣＰＲＥを立ち下げてＧＮＤレベルとし、信号ＤＩＳ＃のラインの放電を終了すると共に、信号φｃｏｍｐをバイアス電圧ＶＢＩＡＳまで下げて、比較器２０５を動作させる。比較器２０５の２つの入力には、各々、ビット線の充電電圧ＶＢＬと、それより低い電圧である基準電圧ＶＲＥＦが入力されているので、信号ＤＩＳ＃は、ＶＣＣレベルとなる。
【００９２】
さらに、時刻ｔ４で、カウンタ２０６(図２に示す)のリセット信号ＲＳＴ＃を立ち上げ、カウンタ２０６を動作可能な状態にする。
【００９３】
その後、時刻ｔ５で、充放電制御信号ＢＬＤＩＳjを立ち上げて、選択されたビット線ＢＬ０,ＢＬ４,…の放電を開始すると共に、クロック信号φｃｏｕｎｔjにクロックを入れて、カウンタ２０６の計数動作を開始する。この充放電制御信号ＢＬＤＩＳjの立ち上げと、クロック信号φｃｏｕｎｔjにクロックを入れるタイミングは、正確に一致している必要はない。なぜなら、メモリセルの記憶情報がデータ０かデータ１かを判断するための基準値を求めるには、データ０とデータ１の分布の境界であるカウント値ＲＣｉさえ求まれば良いからである。なお、カウンタ２０６は図５Ａ,図５Ｂに示すように、一般的なアップカウンタ(またはダウンカウンタ)で良い。上記カウンタ２０６は、ｎビット分のｎ段で構成され、各段は、前段から１つのパルス信号が入力されると、出力が１回反転(“Ｈ”→“Ｌ”または“Ｌ”→“Ｈ”)するようになっている。
【００９４】
こうして、選択されたメモリセルＭＣ００,ＭＣ０４,…のセル電流の大きさに応じて、選択されたビット線ＢＬ０,ＢＬ４,…は放電されて、ビット線ＢＬ０,ＢＬ４,…の電位が徐々に下がって行く。そして、ビット線ＢＬ０の電位が、所定の電位の一例としての基準電圧ＶＲＥＦ＋ΔＶ(ΔＶは比較器２０５のオフセット電圧)より低くなると、比較器２０５の出力が反転し、信号ＤＩＳ＃はＧＮＤレベルになる。図９では、その時刻を時刻ｔ６としている。そうして、信号ＤＩＳ＃がＧＮＤレベルになると、カウンタ２０６は計数動作を停止するので、この時点で、メモリセルＭＣ００のセル電流に応じたカウント値Ｃｊｉ(ｊ＝０,１,…,ｋ、ｉ＝１,２,…,ｎ)が、各カウンタ２０６に保持される。なお、比較器２０５のオフセット電圧ΔＶは、通常は±数ｍＶ程度であり、精度上は問題にならない。
【００９５】
なお、カウンタ２０６の精度を上げるには、そのビット数ｎを大きくするか、または、ビット線の放電時間を長くすればよい。ビット線の放電時間を長くする方法として、ビット線の容量を積極的に増大させる、すなわち、容量素子(図４ＢのＣＳ)を設ける手法がある。例えば、メモリセルのセル電流が１０μＡの場合、ビット線寄生容量ＣＢ＝０.５ｐＦ、充電電圧ＶＢＬ＝１.２Ｖの場合、ビット線電圧がＶＢＬ／ｅ≒０.４４Ｖまで下がるのに、約６０ｎｓとなる。さらにＣＳ＝０.５ｐＦを設ければ、放電時間が２倍の約１２０ｎｓとなり、カウンタ２０６の消費電力を増加させることなく(周波数が同じままで)、カウンタ２０６のビット数ｎを１増やして、精度を２倍にできる。
【００９６】
また、ビット線の放電時間はセル電流に略反比例するので、セル電流が大きいほど放電時間は短くなる一方、セル電流が小さいほど放電時間は長くなって精度は良くなる。そこで、図３Ａに示すように、ビット線充放電回路２０１に４つのＮＭＯＳトランジスタからなるトランジスタブロックＴＲａを設け、そのＮＭＯＳトランジスタサイズや、ゲートに印加される電圧ＶＤＢを制御して、トランジスタブロックＴＲａのＮＭＯＳトランジスタに流れる電流を、測定したいメモリセルのセル電流の最大値と最小値の間に設定する。そうすることによって、ビット線の放電時間が長くなるだけでなく、メモリセルのセル電流の大小による精度の悪化を緩和できる。トランジスタブロックＴＲａを別途設ける代わりに、ビット線の放電を制御しているトランジスタブロックＴＲｂ(通常は、セル電流よりも、十分大きな電流が流せるように設定されている)のトランジスタサイズを調整して、トランジスタブロックＴＲａと同様の効果を得ることも可能である。
【００９７】
一方、信号ＤＩＳ＃は、データ遷移検出回路１０５にも入力され、論理和信号ＦＬＡＧ2としてパルスを出力する。この論理和信号ＦＬＡＧ2は、隣接するデータ遷移検出回路１０５に入力され、順次伝播して行き、最終的には他のメモリセルからのパルス信号と論理和された形で論理和信号ＦＬＡＧkとして、計数停止検出回路１０６に入力される。上記計数停止検出回路１０６は、リセット信号ＣＰＲＥによって、その計数停止検出回路１０６から出力される信号ＲＣＤＩＳ＃をＶＣＣレベルにリセットされているが、論理和信号ＦＬＡＧkにパルスが入ると、その立ち下がりを検出して、信号ＲＣＤＩＳ＃はＧＮＤレベルになる。その結果、基準値カウンタ１０７は、計数を停止して、論理和信号ＦＬＡＧkの立ち下がり時点でのカウント値ＲＣｉ(ｉ＝１,２,…,ｎ)を保持する。なお、この基準値カウンタ１０７は、カウンタ２０６と同様の構成であるが、クロックとしては、クロック信号遅延回路２０７によってクロック信号φｃｏｕｎｔjから遅延させたクロック信号φｃｏｕｎｔkによって動作する点が異なる。なお、遅延させたクロック信号φｃｏｕｎｔkを用いる理由については、後の〔基準値の検出〕で詳しく述べる。
【００９８】
さて、クロック信号φｃｏｕｎｔ0,φｃｏｕｎｔ2,…,φｃｏｕｎｔk(ｋは一度に読み出すメモリセルの個数)の各クロックは、パルス信号が２ｎ−１回に達した時点で、ＧＮＤレベルに一定となり、すべての選択メモリセルＭＣ００,ＭＣ０４,…のカウンタ２０６および基準値カウンタ１０７の計数動作を終了する。
【００９９】
その後、時刻ｔ７でφｃｄｅｃを立ち上げて列デコーダ２０８を制御し、各カウンタ２０６のカウント値Ｃｊｉ(ｊ＝０,１,…,ｋ、ｉ＝１,２,…,ｎ)を信号ＣＢＵＳi(ｉ＝１,２,…,ｎ)のバスラインから読み出す。
【０１００】
なお、通常は、信号ＤＢＬをＶＣＣレベルにしておくが、これをＧＮＤレベルに下げることで、列デコーダ２０８のビット線電位出力回路の機能によって、選択されたビット線を信号ＣＢＵＳ０のラインを介して周辺回路に直接出力できる。こうすることで、個々のメモリセルのセル電流を、周辺回路や、チップ外部の測定装置で、直接計測が可能となり、回路のデバッグや修正、より詳細なメモリセル特性の測定などが可能となる。
【０１０１】
さらに、時刻ｔ８で信号ＯＥが立ち上がると、カウント値Ｃｊｉは一旦、データ判定回路１０８に入力され、ここで、基準値カウンタ１０７のカウント値ＲＣｉと比較されて、カウント値から２値に変換される。その結果は、信号Ｄｎとして出力データ制御回路１０９に送られる。同時に、基準値カウンタ１０７のカウント値ＲＣｉは、基準値特定回路１１４にも入力され、ここで上限値レジスタ１１３からの出力信号ＬＣｉと比較され、その結果が信号Ｃｎとして出力制御回路１０９に送られる。通常は、上限値レジスタ１１３には書き込みカウント値ＰＣが保持されている(理由は、〔基準値の検出〕で後述する)。
【０１０２】
次に、出力データ制御回路１０９では、基準値特定回路１１４から出力された信号Ｃｎの値によって、基準値カウンタ１０７のカウント値ＲＣｉが、上限値レジスタ１１３から出力された信号ＬＣｉより大きいときは、全てのデータを“１”と見なして、データ判定回路１０８から出力された信号Ｄｎの値のいかんにかかわらず、信号ＤＯＵＴ(＝１)を出力する。逆に、基準値カウンタ１０７のカウント値が、上限値レジスタ１１３の値より小さければ、データ判定回路１０８から信号ＤＯＵＴとして信号Ｄｎを出力する。
【０１０３】
〔書き込み動作および消去動作〕
次に、上記の半導体記憶装置の書き込み動作および消去動作について説明する。ここでは、説明を具体的に分かり易くするため、この実施の形態のメモリセルを、フラッシュメモリの１種であるサイドウォールメモリとして、書き込み動作および消去動作について説明する。
【０１０４】
特に書き込みは、ワード線単位で１度に多数のメモリセルに対して行う場合について述べる。但し、図２に示すように仮想グランド方式を用いる場合は、実際に１度に書き込まれるのは、例えば同一ワード線に接続されたメモリセルのうちの１／４のメモリセルである。ここで、サイドウォールメモリとは、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側に形成された電荷保持領域とを有するものである。なお、他の種類の不揮発性メモリセルであっても、または、固定グランド方式であっても、電気的には印加電圧が変わる程度であり、特にこの発明を限定するものではない。
【０１０５】
図１０は、この半導体記憶装置のサイドウォールメモリの断面図を示している。このサイドウォールメモリは、図１０に示すように、１つのメモリセル１０００に、電荷保持領域として働く第１,第２のシリコン窒化膜１００３a,１００３bを備え、２ビットの情報を記憶するものである。このサイドウォールメモリは、基板１００１上に、ゲート電極として機能するポリシリコンからなるワード線１００５をゲート絶縁膜１００２を介して形成している。このワード線１００５の両側に、シリコン酸化膜１００６を介して、第１,第２のシリコン窒化膜１００３a,１００３bを形成している。この第１,第２のシリコン窒化膜１００３a,１００３bは、ワード線１００５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、基板１００１表面と略平行かつワード線１００５から遠ざかる側に延びる横部とを有し、概略Ｌ字形状をしている。上記第１,第２のシリコン窒化膜１００３a,１００３bのワード線１００５から遠い側には、シリコン酸化膜１００７,１００７が夫々設けられている。このように、第１,第２のシリコン窒化膜１００３a,１００３bを、シリコン酸化膜１００６,１００７で挟むことにより、書換え動作時の電荷注入効率を高くして高速動作を可能にしている。上記基板１００１には、第１,第２のシリコン窒化膜１００３ａ,１００３ｂに近接して、２つの拡散領域が形成されている。詳しくは、第１のシリコン窒化膜１００３aの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように拡散層１００９を形成している。さらに、第２のシリコン窒化膜１００３bの横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように第２のビット線１０１２を形成している。上記拡散層１００９および第２のビット線１０１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層１００９と第２のビット線１０１２との間に、チャネル領域が定められる。上記拡散層１００９を、メモリセルの上部に形成された第１のビット線１０１１に接続されている。
【０１０６】
例えば、第１のシリコン窒化膜１００３aのデータは、ワード線１００５と第１のビット線１０１１および第２のビット線１０１２に、表１に示すような電圧を印加することで、書き込み、消去、読み出しが行われる。第２のシリコン窒化膜１００３bのデータは、表１において、第１,第２のビット線１０１１,１０１２の電圧を入れ替えればよい。なお、通常、フラッシュメモリにおいては、ブロックと呼ばれる大きなメモリセルアレイ単位で消去を行うため、消去時は、第１,第２のビット線１０１１,１０１２の双方に５Ｖが印加されている。
【０１０７】
【表１】
2007102916.tif 000003
【０１０８】
フラッシュメモリにおける書き込み動作や消去動作は、ベリファイと呼ばれる読み出し動作により、十分に書き込みもしくは消去が行われたかどうかを確認しながら行う。書き込み特性および消去特性は、メモリセル毎にばらつきがあるため、例えばベリファイするたびに、書き込みや消去の終了したメモリセルはビット線の電圧印加を中止する(表１に対応した場合、ビット線の電圧を０Ｖとする)。なお、ブロック単位の消去の場合は、そこまで細かくベリファイしない場合もあるが、ここでは、分かり易くするため、書き込みと同様、ビット線の電圧を制御するものとする。
【０１０９】
書き込みセルと消去セルで、メモリセルに流れるセル電流に差を持たせるが、以下では、サイドウォールメモリで採用されているように、書き込みセルの電流の方が消去セルより少ないものとする。従って、カウンタ２０６のカウント値は、書き込みセルの方が、セル電流が少なくなって放電に時間がかかるため、消去セルよりも大きい。そこで、書き込みセルのセル電流に対応するカウント値の下限値を書き込み終了判定値(以下、ＰＣ値という)として、図１のＰＣ値レジスタ１１０に保持しておく。また、消去セルのセル電流に対応するカウント値の上限値を消去終了判定値(以下、ＥＣ値という)として、図１のＥＣ値レジスタ１１１に保持しておく。そうして、マルチプレクサ１１２で、信号φｐeによって(例えば書き込み時は“１”、消去時は“０”)、ＰＣ値とＥＣ値の一方を選択し、終了判定値ＰＥＣｉ(ｉ＝１,２,…,ｎのｎビット値)として、書き込み消去終了判定回路２１０に入力する。
【０１１０】
一方、図２に示すシフトレジスタ２０９は、リセット信号ＳＦＲＳＴでリセットすると、シフトレジスタ２０９から出力される全ての信号ＳＦｊ(ｊ＝１,２,…,ｋ)が“０”であり、消去時はそのままで良い。書き込み時は、書き込みを禁止したいメモリセルに対応する場所だけ“１”となるように、入力データＤＩＮ＃をφｌｏａｄによってシフトレジスタ２０９に入力しておく。
【０１１１】
書き込み動作および消去動作のベリファイ時には、前述の読み出し動作と同様に時刻ｔ７の直前までの動作を行って、カウンタ２０６にセル電流に対応するカウント値Ｑｉ(ｉ＝１,２,…,ｎのｎビット値)を読み出す。書き込み消去終了判定回路２１０では、カウント値Ｑｉと終了判定値ＰＥＣｉの大小を比較し、Ｑｉ≦ＰＥＣｉならＰＥｎ＝“１”を出力し、Ｑｉ＞ＰＥＣｉならＰＥｎ＝“０”を出力する。さらに、書き込み消去電圧制御回路２１１において、信号ＰＥｎと信号φｐｅから、書き込みもしくは消去が必要なメモリセルを判断し、ビット線に電圧ＶＰＥを印加する。
【０１１２】
〔基準値の検出〕
この発明の半導体記憶装置では、リファレンスセルを用いずに、実際のメモリセルのセル電流値の分布を、読み出し動作ごとに検査し、データ１、データ０を判定するための基準値を検出する。その概念を、図１１Ａ〜図１１Ｃ,図１２で説明する。
【０１１３】
図１１Ａ〜図１１Ｃは実施の形態の半導体記憶装置のメモリセルのカウント値の分布図の一例を示しており、図１１Ａは消去後の分布図、図１１Ｂは書き込み後の分布図、図１１Ｃはシフト後の分布図である。
【０１１４】
また、図１２は実施の形態の半導体記憶装置の読み出し動作における波形図であり、信号ＰＵＬＳＥ1〜ＰＵＬＳＥkおよび論理和信号ＦＬＡＧkは、消去セル(データ０)と書き込みセル(データ１)が存在する場合の信号の波形図、その下側のもう１つの論理和信号ＦＬＡＧkは、書き込みセル(データ１)のみの場合の波形図である。
【０１１５】
図１１Ａ〜図１１Ｃは、１度に読み出されるメモリセルのセル電流値の分布を、カウンタ２０６によるカウント値の分布におき直している。従って、図１１Ａ〜図１１Ｃにおいて、横軸はカウント値を表し、縦軸はそのカウント値に対応するセルの個数を表している。ここでは、セル電流値は書き込みセル(データ１)より消去セル(データ０)の方が多く、従って、カウント値は書き込みセルの方が多くなる。
【０１１６】
消去直後は、設定されたＥＣ値より全てのメモリセルが小さなカウント値を持つようにベリファイしているので、図１１Ａに示すように、ＥＣ値を上限値として、カウント値の分布はそれより左側にある。次に、書き込み動作を行うと、データ１を書き込まれたメモリセルは、設定されたＰＣ値より大きなカウント値を持つようにベリファイしているので、図１１Ｂに示すように、ＰＣ値を下限値として、データ１の分布は、ＰＣ値より右側になる。
【０１１７】
但し、データ０のままのメモリセルは、他のメモリセルの書き込み時にディスターブを受けて僅かに分布がシフトするため、データ０のメモリセルの一部には、ＥＣ値より右側に移動しているものもある(図１１Ｂの破線の円内)。さらに、時間が経つと、隣接するワード線からのディスターブ、自分自身の読み出しによるディスターブ、または、エンデュランスなどの理由から、カウント値の分布のシフトは大きくなり、図１１Ｃに示すように、データ１のメモリセルの中には、ＰＣ値の左側のものも出てくる。但し、ここでは、データ０とデータ１の分布が重なるほどのシフトはないものとする。
【０１１８】
さて、図１１Ｃで示したシフト後の状況で、読み出し動作を行ったとする。上述の〔読み出し動作〕で説明したように、比較器２０５の信号ＤＩＳ＃が反転すると、データ遷移検出回路１０５の前半回路部でパルス信号ＰＵＬＳＥjが発生する。図１２に示すように、パルス信号は、ＰＵＬＳＥ1〜ＰＵＬＳＥk(ｋは一度に読み出すメモリセルの個数)まであって、それぞれのメモリセルのセル電流値に対応して、ばらばらに発生する。データ遷移検出回路１０５の後半回路部では、これらのパルス信号の論理和(ＡＮＤ)を取って、データ遷移検出回路１０５の最終段から論理和信号ＦＬＡＧkとして出力する。
【０１１９】
但し、列回路部１０３の端から端までの配線遅延と、論理和を取る論理回路の遅延が合わさって、図１２において点線で表したように、各パルス信号ＰＵＬＳＥjは、時間的に遅延して伝播して行く。そこで、図２に示す充放電制御信号遅延回路２０２やクロック信号遅延回路２０７を用いて、配線遅延と論理回路の遅延を擬似的に作り出すことにより、ビット線ＢＬ０,ＢＬ１,…の放電も、カウンタ２０６の計数動作も、図１２の点線に合わせて遅延させる。こうすることで、実際の放電にかかった時間を正確に計測し、それをカウント値としてカウンタ２０６に保存することができる。また、各メモリセルのセル電流値の分布を正確に論理和信号ＦＬＡＧkの形で出力できる。
【０１２０】
ここで、図１１Ｃに示すΔＣは、パルス信号ＰＵＬＳＥjのパルス幅を表す。この幅は、図４Ｃの遅延回路４２１部分で調整される。書き込み動作と読み出し動作は、ベリファイによって、ある程度同じカウント値になるよう調整される(メモリセルの数が少ない場合は、カウント値の分布幅も狭くなる)が、同じデータのセル数が極端に少ない場合、同じデータであるにもかかわらず、カウント値の分布の山が複数に分かれる場合があり得る。論理和信号ＦＬＡＧkの波形が、そのような不要な隙間を埋めた形で出力されるように、ΔＣは調整されなければならない。また、データ０とデータ１の分布の隙間は、逆にΔＣより大きくなければならない。
【０１２１】
次に、論理和信号ＦＬＡＧkが入力される計数停止検出回路１０６では、論理和信号ＦＬＡＧkの１回目の立ち下がり(消去セル群のパルスの上限値)を検出して信号ＲＣＤＩＳ＃を発生し、基準値カウンタ１０７に出力する。基準値カウンタ１０７は、配線や論理回路の遅延に合わせたクロック信号φｃｏｕｎｔkによって計数動作を行うので、正確に消去セル群によるパルスの上限値をカウント値ＲＣｉとして出力できる。従って、このカウント値ＲＣｉを基準値として、これより小さいカウント値のメモリセルはデータ０と判断でき、大きいカウント値のメモリセルはデータ１と判断できる(図１１Ｃ参照)。
【０１２２】
但し、メモリセルの全てがデータ１の場合、図１２の最も下側に示す波形のように、論理和信号ＦＬＡＧkは１つのパルスとなり、カウント値ＲＣｉ＊が出力される。
【０１２３】
しかし、データ０のメモリセルが存在する場合は、カウント値ＲＣｉはＰＣ値より大きくはならない(分布のシフト後もデータ０とデータ１の分布は重ならない)。この場合、予め上限値レジスタ１１３に、例えば書き込み終了判定値であるＰＣ値を保存しておく。そして、基準値特定回路１１４により、カウント値ＲＣｉと上限値レジスタ１１３からのＬＣｉ(ここではＰＣ値)とを比較し、ＲＣｉ＞ＬＣｉの場合は、すべてのメモリセルの値はデータ１であると判断し、基準値特定回路１１４から信号Ｃｎ(＝１)を出力して、出力データ制御回路１０９において、データ判定回路１０８から出力された信号Ｄｎの値にかかわらず、信号ＤＯＵＴ(＝１)を出力する。
【０１２４】
なお、サイドウォールメモリにおいては、例えば第１のシリコン窒化膜１００３aの記憶情報を読み出す場合、セル電流は、主にＧＮＤレベルに近い第１のシリコン窒化膜１００３aの記憶情報によって決まるものの、第２のシリコン窒化膜１００３bの記憶状態の影響を受けてしまう。
【０１２５】
図１３は、その影響の様子を示している。ここでは、カウント値が小さい状態をデータ０、カウント値が大きい状態をデータ１としている。データ０(０)、データ０(１)などの括弧内の値は、第２のシリコン窒化膜１００３bの記憶状態を表している。
【０１２６】
例えば、第２のシリコン窒化膜１００３bが常時データ０の状態であれば、データ０とデータ１のセル電流の最少差は、Ｉ０(０)min−Ｉ１(０)maxであるが、第２のシリコン窒化膜１００３bの状態が１の場合も含めると、Ｉ０(１)min−Ｉ１(０)maxとなって、セル電流値の分布の隙間は狭まる。従って、リファレンスセルのセル電流値を用いる従来の手法では、ワード線毎のばらつきを含めると、データ０とデータ１を区別するのが非常に難しくなってしまう。しかしながら、この発明の半導体記憶装置を適用すれば、セル電流値の分布をカウント値として読み出すため、ワード線毎に分布がばらついても、データを正確に読み出すことができる。
【０１２７】
以上述べたように、この発明の半導体記憶装置によると、セル電流分布がワード線毎に異なったり、時間変化してシフトしたりしても、それらが異なるデータ間で互いに重なってしまわない限り、リファレンスセルなしで、従ってチップ面積の増大もなく、データの読み出しが可能となる。しかも、ビット線の放電時間内に、データ０とデータ１に対応するカウント値(セル電流に略反比例)の分布を区別する基準値を検出することができるため、ほとんどアクセス時間のロスなく、高速でデータを読み出したり、ベリファイしたりすることができる。
【０１２８】
上記説明からも明らかなように、この発明の半導体記憶装置に用いるメモリセルは、一定のセル電流が流れるメモリセルであれば、それがマスクＲＯＭ用のメモリセルであっても良いし、また、不揮発性メモリの種類(ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型、サイドウォール型など)や、電荷を蓄える物理的な位置(窒化膜、ポリシリコンのフローティングゲートなど)を問わない。さらに、ビット線が固定グランド方式か仮想グランド方式かによっても限定されず、蓄積情報が２値か多値か等によっても限定されない。またさらに、上述の〔読み出し動作〕の説明では、ビット線の放電時間をカウンタで計数したが、選択ビット線だけが充電される方式に用いて、充電時間をカウンタで計数しても構わない。
【０１２９】
〔デジタルカメラ、デジタルレコーダ、携帯電話への応用例〕
この発明の半導体記憶装置をフラッシュメモリに適用し、デジタルカメラやデジタルレコーダ、携帯電話等に用いた場合について説明する。
【０１３０】
図１４には、その代表例として、電子機器の一例としてのデジタルカメラ２００のブロック図を示している。図１４に示すデジタルカメラ２００のパワースイッチ２０１をオンすると、電池２０２からＤＣ／ＤＣコンバータ２０３を介して、システム全体に電力が供給される。レンズ２１６から入った映像は、ＣＣＤ２１８(チャージ・カップルド・デバイス：電荷結合素子)で電流に変換され、Ａ／Ｄ(アナログ／デジタル)コンバータ２２０を経てデジタル信号となり、映像処理部２１０のデータバッファ２１１に入力される。さらに、データバッファ２１１から出力されたデジタル信号をＭＰＥＧ処理部２１３で動画処理した後、ビデオエンコーダ２１４によりビデオ信号に変換する。そして、ビデオエンコーダ２１４からのビデオ信号に基づいて液晶パネル２２２に映像を表示する。次に、シャッター２０４を押すと、静止画として取り込まれ、ＪＰＥＧ処理部２１２を経て、フラッシュメモリ２０８に記録される。
【０１３１】
上記フラッシュメモリ２０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ２０７(ダイナミック・ランダム・アクセス・メモリ)は、ＣＰＵ２０６や映像処理部２１０の様々な処理過程で発生するデータの一時記憶として利用される。
【０１３２】
このように、この発明の電子機器に半導体記憶装置として用いられるフラッシュメモリには、情報量(ビット容量)の大きな映像情報や音声情報などが記録されることが多く、大きなデータをまとめて書き込んだり、読み出したり、消去したりする。このフラッシュメモリの読み出し動作は、通常のＤＲＡＭ等に比べると、１本のワード線につながるメモリセルのデータを読み出すのに、先頭のデータが出力されるまでの第１アクセスの時間が長い(約１００ｎｓ〜数μｓ)。
【０１３３】
しかしながら、次の第２アクセス以降は、２値または多値を識別するカウント値が決定しているため、各々のメモリセルから読み出されたカウント値を、順次２値または多値に変換しながら出力するので、ＤＲＡＭ等と同等のアクセスタイム(およそ１０ｎｓ〜数１０ｎｓ)で出力できる。このため、第１アクセスの長さは、平均のアクセスタイムで無視できる程度となる。例えば、第１アクセスを１μｓとし、第２アクセス以降を３０ｎｓとした場合、１ワード線から２５６個のメモリセル情報が同時に読み出されるとすると、平均のアクセスタイムは３４ｎｓ(≒１μｓ＋３０ｎｓ×２５５個)／２５６サイクル)となり、画像データなど大きなデータの読み出しには問題が生じない。
【０１３４】
その一方で、画像、音声等、大きなデータを扱う大容量メモリは、ビット単価を下げる必要性から、チップ面積を極力抑えなければならない。また、その携帯性から、電池の寿命を延ばすため、消費電力を下げなければならない。さらに、液晶パネルに移された画像は、１画素でも誤りがあると人間の目には非常に目立ってしまうため、長期の保存性も含めて、データの信頼性を高くしなければならない。同様に画像データの保存に多く使われている携帯電話用のフラッシュメモリには、通信プロトコルなども記録されており、やはり、高信頼性が必要とされる。
【０１３５】
この発明の半導体記憶装置は、従来のようなリファレンスセルや、リファレンスセルのセル電流値を調整する回路を用いないため、チップ面積と消費電力の増大を抑え、また、セル電流の分布がワード線毎にばらついたり、時間変動したりしても、正確にメモリセルの情報を読み出せることから、信頼性の高い半導体記憶装置を実現することができる。
【０１３６】
また、上記データ遷移検出回路１０５により比較器２０５からの出力信号の遷移を検出して、その出力信号の遷移を表す信号に基づいて、複数のメモリセルの各々に記憶された情報を特定するための上記基準値を基準値カウンタ１０７により計数する。上記比較器２０５からの出力信号の遷移は、ビット線の電位が放電(または充電)により基準電位より小さく(または大きく)なったタイミングを示しており、放電開始から基準値カウンタ１０７の計数を開始し、比較器２０５からの出力信号が遷移したタイミングで基準値カウンタ１０７の計数を停止することにより、放電期間(または充電期間)に相当するカウント値を計数可能となる。したがって、簡単な構成で、例えばワード線で選択された複数のメモリセルについて、複数の比較器２０５からの出力信号の遷移に基づいて、複数のメモリセルの記憶情報を特定するための基準値を得ることが可能となる。また、このような回路構成の基準値生成部１０４によって、ビット線の放電中(または充電中)に上記カウンタ２０６の計数と並行して同時に上記基準値の生成が可能となる。
【０１３７】
また、上記複数のパルス信号発生回路４２０により複数の比較器２０５からの出力信号の遷移を表すパルス信号を夫々発生し、その複数のパルス信号を論理和信号発生回路４３０により論理和することにより論理和信号論理和信号ＦＬＡＧjを得る。これにより、簡単な回路構成で、複数の比較器２０５からの出力信号の遷移点(放電期間(または充電期間)の終わりを示す点)の集合を表す信号を検出することができる。
【０１３８】
また、上記複数のカウンタ２０６に夫々入力されるクロック信号をクロック信号遅延回路２０７により順次遅延させることによって、配線遅延と論理回路の遅延を擬似的に作り出してカウンタ２０６の計数動作も遅延させ、実際の放電期間(または充電期間)に相当するカウント値を正確に計数できる。
【０１３９】
また、上記ビット線の４本毎に設けられた複数のビット線充放電回路に夫々入力される放電または充電を行うための充放電制御信号を充放電制御信号遅延回路により順次遅延させて、配線遅延と論理回路の遅延を擬似的に作り出してビット線の放電を行うタイミングも遅延させることによって、配線遅延や論理回路の遅延があっても、１本のワード線に接続された全てのメモリセルで充放電動作の同時性を保つことができ、正確な基準値を得ることができる。なお、ビット線充放電回路は、ビット線の１本毎に設けてもよいし、４本以外の複数本毎に設けたものでもよい。
【０１４０】
また、上記基準値特定回路１１４は、複数のメモリセルに記憶されている情報の分布の境界を示す上限値と基準値生成部１０４の基準値とをより比較して、複数のメモリセルに記憶されている情報の分布の境界を示す上限値を用いて記憶情報の分布状況を判断するので、１度に読み出すメモリセルの記憶情報が全て“０”または全て“１”であっても、そのことを判断し、正確にデータを読み出すことができる。
【０１４１】
また、上記上限値に、書き込み時の書き込み終了判定値を用いることによって、別に回路を設けることなく、経年変化に影響しない最適な上限値を得ることができる。
【０１４２】
また、書き込み動作が終了したか否かを書き込み消去終了判定回路２１０により判定して、その判定結果に基づいて、ビット線に印加する電圧を書き込み消去電圧制御回路２１１により制御することにより、書き込み動作終了後の各メモリセルの記憶情報毎のカウント値を揃えてセル電流値の分布幅を狭くすることができる。
【０１４３】
また、消去動作が終了したか否かを書き込み消去終了判定回路２１０により判定して、その判定結果に基づいて、ビット線に印加する電圧を書き込み消去電圧制御回路２１１により制御することにより、消去動作終了後の各メモリセルのカウント値を揃えてセル電流値の分布幅を狭くすることができる。
【０１４４】
また、上記列デコーダ２０８により選択されたビット線の電位を外部に出力可能とすることによって、個々のメモリセルのセル電流を、周辺回路やチップ外部の測定装置で直接計測が可能となり、回路のデバッグや修正が可能となると共に、より詳細なメモリセル特性の測定などが可能となる。
【０１４５】
また、この半導体記憶装置では、同一ワード線で選択される隣接する電荷保持領域(例えば窒化膜)の記憶情報の影響をセル電流値が受けやすいサイドウォールメモリを用いた場合でも、正確に所望の電荷保持領域の記憶情報を読み出すことができる。
【０１４６】
また、この発明の半導体記憶装置を、携帯情報通信機器(携帯電話等)、デジタルカメラおよびデジタルレコーダ等の電子機器に用いることによって、リファレンスセルやそのリファレンスセルのセル電流値を調整する回路を用いないため、チップ面積と消費電力の増大を抑えることができる。また、セル電流の分布がワード線毎にばらついたり、時間変動したりしても、正確にメモリセルの情報を読み出すことができ、信頼性の高い電子機器を提供することができる。
【０１４７】
上記実施の形態では、ビット線充放電部２０１によりビット線の放電を行う読み出し動作時に、比較器２０５の比較結果に基づいて、ビット線の電位が所定の電位になる放電期間を表すカウント値をカウンタ２０６により計数したが、ビット線充放電部によりビット線の充電を行う読み出し動作時に、比較器の比較結果に基づいて、ビット線の電位が所定の電位になる充電期間を表すカウント値をカウンタにより計数する半導体記憶装置にこの発明を適用してもよい。
【０１４８】
また、上記実施の形態では、書き込み消去終了判定回路２１０と書き込み消去電圧制御回路２１１とを備えた半導体記憶装置について説明してが、書き込み終了判定回路と書き込み電圧制御回路、または、消去終了判定回路と消去電圧制御回路の少なくとも一方を備えた半導体記憶装置であってもよい。
【０１４９】
［Ａ／Ｄ変換器を用いた変形例］
上述の実施形態では、本発明のセル電流関連値読み出し回路として、比較器２０５およびカウンタ２０６を設けたが、セル電流関連値読み出し回路は、Ａ／Ｄ変換器であってもよい。すなわち、図２の半導体記憶装置に、比較器２０５およびカウンタ２０６に替えて、図１５に示すようなＡ／Ｄ変換器を、ビット線選択回路２０４の出力ラインに接続する。このＡ／Ｄ変換器は、ビット線選択回路２０４によって選択されたビット線ＳＢＬの電位を、所定のタイミングでデジタル信号に変換して、バスラインＣＢＵＳに出力するフラッシュ型Ａ／Ｄ変換器である。このＡ／Ｄ変換器が出力するビット線電位の値を、本発明のメモリセルを流れる電流に関する値として用いて、メモリセルに記憶された情報を判定する。
【０１５０】
既に述べたように、所定電位に充電されたビット線が放電の開始から基準電位になるまでにかかる時間は、セル電流が大きいメモリセルに接続されたビット線の方が、セル電流が小さいメモリセルに接続されたビット線よりも短い。ここで、ビット線の放電途中における電位は、セル電流が大きいビット線の電位が、セル電流が小さいビット線の電位よりも小さくなる。したがって、セル電流と、放電途中のビット線電位とは、互いに略反比例の関係を有する。すなわち、セル電流と、カウンタ２０６で検出されたカウント値との関係と同様の関係を有する。このことから、カウンタ２０６で検出されたカウント値に替えて、Ａ／Ｄ変換器で検出されたビット線電位を用いて、メモリセルの記憶情報の判定を行うことができる。
【０１５１】
上記Ａ／Ｄ変換器は、図１５に示すように、基準電位発生回路１５００と、比較回路１５０３と、バイアス回路１５０１と、データ変換回路１５０４を有する。上記基準電位発生回路１５００は、２ｎ＋１個の抵抗１５０７が直列に接続されて、各抵抗１５０７の間に第１〜第２ｎ基準電位を生成する。上記比較回路１５０３は、２ｎ個の比較器１５０８を有し、各比較器１５０８の−入力端子に、上記基準電位発生回路１５００の第１〜第２ｎ基準電位が各々接続されている。上記２ｎ個の比較器１５０８の＋入力端子は、入力線１５０２を介して、ビット線選択回路２０４の出力ラインに接続されている。上記入力線１５０２は、バイアス回路１５０１に接続されている。上記データ変換回路２０４は、上記２ｎ個の比較器１５０８からの出力に基づいて、ビット線電位データを示すｎビットの信号を、出力ライン１５０５からバスラインＣＢＵＳに出力するようになっている。
【０１５２】
上記Ａ／Ｄ変換器を備える半導体記憶装置は、以下のようにしてメモリセルの情報の判定を行う。すなわち、上述の実施形態と同様に、ビット線充放電回路２０１によって全てのビット線ＢＬ０,ＢＬ１,…を充電し、ビット線選択回路２０４によって、選択されたビット線ＢＬ０,ＢＬ４,…のみをＡ／Ｄ変換器に接続する。そして、選択されたビット線ＢＬ０,ＢＬ４,…の放電を開始する。この放電の開始から所定期間経過後に、Ａ／Ｄ変換器のデータ変換回路１５０４から、対応するビット線ＢＬ０,ＢＬ４,…の電位の値を示す信号をバスラインＣＢＵＳに出力する。上記バスラインＣＢＵＳに接続された論理回路によって、ビット線ＢＬ０,ＢＬ４,…の電位の分布から、このビット線ＢＬ０,ＢＬ４,…に接続されたメモリセルの情報を判定するための基準値を求める。詳しくは、図１１Ａ〜図１１Ｃのカウンタ値の分布と同様に、上記ビット線ＢＬ０,ＢＬ４,…の電位を横軸とすると共に、ビット線ＢＬ０,ＢＬ４,…に接続されたメモリセルＭＣ００、ＭＣ０４・・・の個数を縦軸として、ビット線ＢＬ０,ＢＬ４,…の電位に対するメモリセルＭＣ００,ＭＣ０４,…の個数の分布を把握する。この分布には、メモリセルＭＣ００,ＭＣ０４,…の記憶情報に応じて、この情報の値の数（２値であれば２つ、４値であれば４つ）と同じ数の山が生じる。
【０１５３】
このように、上記Ａ／Ｄ変換器で検出するビット線電位は、メモリセルＭＣ００,ＭＣ０４のセル電流に対して、上述のカウンタ値と同様の関係を有する。したがって、Ａ／Ｄ変換器を用いることにより、カウンタ値を検出する場合と同様にして、メモリセルＭＣ００,ＭＣ０４の情報の判定を行うことができる。なお、上記Ａ／Ｄ変換器は、フラッシュ型以外の例えばパイプライン型や逐次比較型等でもよい。
【図面の簡単な説明】
【０１５４】
【図１】図１はこの発明の実施の形態の半導体記憶装置の主要部を示すブロック図である。
【図２】図２は上記半導体記憶装置のコア部を示す詳細ブロック図である。
【図３Ａ】図３Ａは図２に示すビット線充放電回路の回路図である。
【図３Ｂ】図３Ｂは図２に示す充放電制御信号遅延回路の回路図である。
【図３Ｃ】図３Ｃは図２に示すビット線選択回路ドライバの回路図である。
【図４Ａ】図４Ａは図２に示すビット線選択回路の回路図である。
【図４Ｂ】図４Ｂは図２に示す比較器の回路図である。
【図４Ｃ】図４Ｃは図１,図２に示すデータ遷移検出回路の回路図である。
【図５Ａ】図５Ａは図２に示すカウンタの初段(最下位)の回路図である。
【図５Ｂ】図５Ｂは上記カウンタの２段目〜ｎ段目(最上位)の回路図である。
【図５Ｃ】図５Ｃは図２に示すクロック信号遅延回路の回路図である。
【図５Ｄ】図５Ｄは図２の列デコーダの回路図である。
【図６Ａ】図６Ａは図２に示すシフトレジスタの回路図である。
【図６Ｂ】図６Ｂは図２の書き込み消去終了判定回路の回路部である。
【図６Ｃ】図６Ｃは図２の書き込み消去電圧制御回路の回路図である。
【図７Ａ】図７Ａは図１に示す計数停止検出回路の回路図である。
【図７Ｂ】図７Ｂは図１に示す基準値カウンタの初段(最下位)の回路図である。
【図７Ｃ】図７Ｃは上記基準値カウンタの２段目〜ｎ段目(最上位)の回路図である。
【図７Ｄ】図７Ｄは図１に示すデータ判定回路の回路図である。
【図８Ａ】図８Ａは図１に示す上限値レジスタの回路図である。
【図８Ｂ】図８Ｂは図１の基準値特定回路の回路部である。
【図８Ｃ】図８Ｃは図１の出力データ制御回路の回路図である。
【図９】図９は上記半導体記憶装置の読み出し動作のタイミング図である。
【図１０】図１０は上記半導体記憶装置に用いるサイドウォールメモリの断面図である。
【図１１Ａ】図１１Ａは上記半導体記憶装置の消去後のメモリセルのカウント値の分布図である。
【図１１Ｂ】図１１Ｂは上記半導体記憶装置の書き込み後のメモリセルのカウント値の分布図である。
【図１１Ｃ】図１１Ｃは上記半導体記憶装置のシフト後のメモリセルのカウント値の分布図である。
【図１２】図１２は上記半導体記憶装置の読み出し動作における波形図である。
【図１３】図１３は上記半導体記憶装置に用いるメモリセルのサイドウォールメモリのメモリセルのカウント値の分布図を示す図である。
【図１４】図１４はこの発明の実施の形態の電子機器としての一例としてのデジタルカメラを示すブロック図である。
【図１５】図１５はセル電流関連値読み出し回路としてのＡ／Ｄ変換器を示す図である。
【符号の説明】
【０１５５】
１００…メモリセルアレイ
１０１…ビット線充放電部
１０２…行デコーダ
１０３…列回路部
１０４…基準値生成部
１０５…データ遷移検出回路
１０６…計数停止検出回路
１０７…基準値カウンタ
１０８…データ判定回路
１０９…出力データ制御回路
１１０…ＰＣ値レジスタ
１１１…ＥＣ値レジスタ
１１２…マルチプレクサ
１１３…上限値レジスタ
１１４…基準値特定回路
１１５…出力バッファ
２０１…ビット線充放電回路
２０２…充放電制御信号遅延回路
２０３…ビット線選択回路ドライバ
２０４…ビット線選択回路
２０５…比較器
２０６…カウンタ
２０７…クロック信号遅延回路
２０８…列デコーダ
２０９…シフトレジスタ
２１０…書き込み消去終了判定回路
２１１…書き込み消去電圧制御回路
４２０…パルス信号発生回路
４３０…論理和信号発生回路
１０００…メモリセル
１００１…基板
１００２…ゲート絶縁膜
１００３a…第１のシリコン窒化膜
１００３b…第２のシリコン窒化膜
１００５…ワード線
１００６,１００７…シリコン酸化膜
１００９…拡散層
１０１１…第１のビット線
１０１２…第２のビット線
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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