(57)【要約】【課題】ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態に係る半導体装置は、基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属を含むメタルゲート電極４と、メタルゲート電極４の側壁に形成されたサイドウォール絶縁膜５とを有する。サイドウォール絶縁膜５は、メタルゲート電極４の下層部の側壁に形成された第１絶縁膜６と、第１絶縁膜６の外側であって、メタルゲート電極４の側壁全体に形成された第２絶縁膜７とを有する。メタルゲート電極４の上層部の幅は、メタルゲート電極４の下層部の幅に比べて広い。【選択図】図１
2007134432.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属を含むメタルゲート電極と、
前記メタルゲート電極の側壁に形成されたサイドウォール絶縁膜と
を有し、
前記サイドウォール絶縁膜は、
前記メタルゲート電極の下層部の側壁に形成された第１絶縁膜と、
前記第１絶縁膜の外側であって、前記メタルゲート電極の側壁全体に形成された第２絶縁膜と
を有し、
前記メタルゲート電極の上層部の幅は、前記メタルゲート電極の下層部の幅に比べて広い
半導体装置。
【請求項２】
基板のチャネル領域を挟むように、前記基板上に形成された２つのエクステンション層と、
チャネル領域および２つの前記エクステンション層の端部を挟むように、前記エクステンション層上に形成されたサイドウォール絶縁膜と、
前記基板のチャネル領域および前記エクステンション層の端部上に形成されたゲート絶縁膜と、
前記サイドウォール絶縁膜と前記エクステンション層により規定されるゲート開口部を埋め込んで形成されたメタルゲート電極と
を有し、
前記メタルゲート電極の上層部の幅は、前記メタルゲート電極の下層部の幅に比べて広い
半導体装置。
【請求項３】
基板上にダミーゲートを形成する工程と、
前記ダミーゲートの側壁に、少なくとも第１絶縁膜および第２絶縁膜が順に積層されたサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を埋め込み、かつ前記ダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、
前記ダミーゲートの上層部をエッチングして溝を形成する工程と、
前記ダミーゲートの下層部をマスクとしたエッチングにより、前記溝の側壁における前記第１絶縁膜を除去する工程と、
前記ダミーゲートの下層部を除去して前記基板を露出させて、下部に比べて上部の幅が広いゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記基板上にゲート絶縁膜を形成する工程と、
前記ゲート開口部を埋め込むメタルゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項４】
前記ダミーゲートを形成する工程において、前記下層部と、エッチングストッパ膜と、前記上層部とが積層された前記ダミーゲートを形成する
請求項３記載の半導体装置の製造方法。
【請求項５】
前記ダミーゲートを形成する工程において、前記下層部と前記上層部とで材料の異なる前記ダミーゲートを形成する
請求項３記載の半導体装置の製造方法。
【請求項６】
前記ダミーゲートを形成する工程において、前記下層部と、エッチングストッパ膜と、前記下層部とは異なる材料からなる上層部とが積層された前記ダミーゲートを形成する
請求項３記載の半導体装置の製造方法。
【請求項７】
前記ダミーゲートを形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ダミーゲートの両側における前記基板にエクステンション部を形成する工程をさらに有し、
前記サイドウォール絶縁膜を形成する工程の後、前記層間絶縁膜を形成する工程の前に、前記サイドウォール絶縁膜の両側における前記基板にソース・ドレイン部を形成する工程をさらに有する
請求項３記載の半導体装置の製造方法。
【請求項８】
基板上にダミーゲートを形成する工程と、
前記ダミーゲートの両側における前記基板上にエクステンション層をエピタキシャル成長させる工程と、
前記ダミーゲートの側壁に、側壁スペーサを形成する工程と、
前記側壁スペーサを介して前記ダミーゲートの側壁に、サイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を埋め込み、かつ前記ダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、
前記ダミーゲートおよび前記側壁スペーサを除去して前記基板を露出させて、下部に比べて上部の幅が広いゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記基板および前記エクステンション層の端部上にゲート絶縁膜を形成する工程と、
前記ゲート開口部を埋め込むメタルゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項９】
前記サイドウォール絶縁膜を形成する工程の後、前記層間絶縁膜を形成する工程の前に、ソース・ドレイン部を形成する工程をさらに有する
請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、金属を含むメタルゲートを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)４５ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。
【０００３】
ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。
【０００４】
ここで、ゲートリーク電流の発生を抑制しつつ、ゲート絶縁膜の実効膜厚を小さくするため、ゲート絶縁膜として酸化シリコン膜に代わって高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を導入することが検討されている。また、ポリシリコンゲート電極に代えてメタルゲート電極を導入してゲート空乏化を抑制する技術が検討されている。
【０００５】
メタルゲート電極に使用される材料、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、Ｉｒ（イリジウム）は、反応性の高い材料である。このため、高温で熱処理をすると、ゲート絶縁膜と反応をして、ゲート絶縁膜の膜質劣化を引き起こす。従って、メタルゲート電極を形成した後には、高温の熱処理を行わないことが好ましい。これを実現する方法の１つとして、ダマシンゲートプロセスが提案されている（特許文献１参照）。
【０００６】
ダマシンゲートプロセスでは、ポリシリコンなどからなるダミーゲートを形成した後に、エクステンション部およびソース・ドレイン部となる拡散層を形成し、層間膜を形成した後に、ダミーゲートを除去する。これにより、拡散層に対してセルフアラインで埋め込み用のゲート開口部が形成される。この後に、ゲート絶縁膜を形成し、ゲート開口部内にメタルゲート電極を埋め込む。拡散層の活性化に必要な高温の熱処理は既に行っているため、メタルゲート電極の信頼性を確保することができる。
【特許文献１】特開２００３−２５８１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ｈｐ４５ｎｍ世代で要求されるゲート長は、２０ｎｍ以下である。ゲートの高さを５０〜１００ｎｍとすると、この世代のゲート開口部のアスペクト比は２．５〜５．０となる。メタルゲート電極材料の成膜方法としては、主としてスパッタリング法が用いられる。しかしながら、スパッタリング法の場合には、アスペクト比が高くなると、ゲート開口部の上部がオーバーハング形状となり、ゲート開口部を埋め込むことが困難となり、ボイドが発生するという問題がある。
【０００８】
このように、メタルゲート電極形成プロセスでは、ゲート開口部へのメタルゲート電極の埋め込み性を改善することが要求されている。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、埋め込み性が改善されたゲート電極を有する半導体装置を提供することにある。
本発明の他の目的は、ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の半導体装置は、基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属を含むメタルゲート電極と、前記メタルゲート電極の側壁に形成されたサイドウォール絶縁膜とを有し、前記サイドウォール絶縁膜は、前記メタルゲート電極の下層部の側壁に形成された第１絶縁膜と、前記第１絶縁膜の外側であって、前記メタルゲート電極の側壁全体に形成された第２絶縁膜とを有し、前記メタルゲート電極の上層部の幅は、前記メタルゲート電極の下層部の幅に比べて広い。
【００１１】
上記の本発明の半導体装置では、メタルゲート電極の下層部の側壁には第１絶縁膜および第２絶縁膜が形成され、メタルゲート電極の上層部の側壁には第２絶縁膜が形成されている。この結果、メタルゲート電極の上層部の幅は、第１絶縁膜の厚さ分だけ、メタルゲート電極の下層部の幅よりも大きくなる。
従って、サイドウォール絶縁膜により規定されるゲート開口部の上部が広がることから、ゲート開口部内へのメタルゲート電極の埋め込み性が改善される。
【００１２】
上記の目的を達成するため、本発明の半導体装置は、基板のチャネル領域を挟むように、前記基板上に形成された２つのエクステンション層と、チャネル領域および２つの前記エクステンション層の端部を挟むように、前記エクステンション層上に形成されたサイドウォール絶縁膜と、前記基板のチャネル領域および前記エクステンション層の端部上に形成されたゲート絶縁膜と、前記サイドウォール絶縁膜と前記エクステンション層により規定されるゲート開口部を埋め込んで形成されたメタルゲート電極とを有し、前記メタルゲート電極の上層部の幅は、前記メタルゲート電極の下層部の幅に比べて広い。
【００１３】
上記の本発明の半導体装置では、基板上にチャネル領域を挟むように２つのエクステンション層が形成されており、チャネル領域および２つのエクステンション層の端部領域を挟むように、エクステンション層上にサイドウォール絶縁膜が形成されている。これにより、サイドウォール絶縁膜およびエクステンション層により規定されるゲート開口部の幅は、下部に比べて上部の方が広くなる。ゲート開口部の上部が広がることから、ゲート開口部内へのメタルゲート電極の埋め込み性が改善される。
【００１４】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にダミーゲートを形成する工程と、前記ダミーゲートの側壁に、少なくとも第１絶縁膜および第２絶縁膜が順に積層されたサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜を埋め込み、かつ前記ダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、前記ダミーゲートの上層部をエッチングして溝を形成する工程と、前記ダミーゲートの下層部をマスクとしたエッチングにより、前記溝の側壁における前記第１絶縁膜を除去する工程と、前記ダミーゲートの下層部を除去して前記基板を露出させて、下部に比べて上部の幅が広いゲート開口部を形成する工程と、前記ゲート開口部に露出した前記基板上にゲート絶縁膜を形成する工程と、前記ゲート開口部を埋め込むメタルゲート電極を形成する工程とを有する。
【００１５】
上記の本発明の半導体装置の製造方法では、ダミーゲートの側壁に少なくとも第１絶縁膜および第２絶縁膜が順に積層されたサイドウォール絶縁膜を形成し、ダミーゲートの上層部をエッチングして溝を形成した後、ダミーゲート下層部をマスクとして、溝の側壁における第１絶縁膜をエッチングする。その後、ダミーゲートの下層部を除去することにより、下部に比べて上部の幅が広く、半導体基板を露出するゲート開口部が形成される。ゲート開口部の上部が広がることにより、金属層の埋め込み性が改善される。
【００１６】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にダミーゲートを形成する工程と、前記ダミーゲートの両側における前記基板上にエクステンション層をエピタキシャル成長させる工程と、前記ダミーゲートの側壁に、側壁スペーサを形成する工程と、前記側壁スペーサを介して前記ダミーゲートの側壁に、サイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜を埋め込み、かつ前記ダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、前記ダミーゲートおよび前記側壁スペーサを除去して前記基板を露出させて、下部に比べて上部の幅が広いゲート開口部を形成する工程と、前記ゲート開口部に露出した前記基板および前記エクステンション層の端部上にゲート絶縁膜を形成する工程と、前記ゲート開口部を埋め込むメタルゲート電極を形成する工程とを有する。
【００１７】
上記の本発明の半導体装置の製造方法では、ダミーゲートの両側にエクステンション層を形成し、ダミーゲートの側壁であってエクステンション層上に側壁スペーサを形成する。その後、サイドウォール絶縁膜および層間絶縁膜を形成し、ダミーゲートおよび側壁スペーサを除去することにより、側壁スペーサの膜厚分だけ下部に比べて上部の幅が広いゲート開口部が形成される。ゲート開口部の上部が広がることにより、金属層の埋め込み性が改善される。
【発明の効果】
【００１８】
本発明の半導体装置によれば、メタルゲート電極の埋め込み性を改善することができ、信頼性のあるゲート電極を有する半導体装置を実現することができる。
本発明の半導体装置の製造方法によれば、ゲート開口部へのメタルゲート電極の埋め込み性を改善することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００２０】
（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。
【００２１】
例えばシリコンからなる半導体基板１には、活性領域を区画する酸化シリコンからなる素子分離絶縁膜２が形成されている。ｎＭＯＳトランジスタの場合には活性領域にはｐウェルが形成されており、ｐＭＯＳトランジスタの場合には活性領域にはｎウェルが形成されている。
【００２２】
半導体基板１上には、ゲート絶縁膜３を介してメタルゲート電極４が形成されている。ゲート絶縁膜３は、酸化シリコン膜よりも誘電率の高い高誘電率膜（Ｈｉｇｈ−ｋ絶縁膜）である。高誘電率膜としては、酸化ハフニウムが挙げられる。ただし、ゲート絶縁膜３は、酸化シリコン膜であってもよい。
【００２３】
メタルゲート電極４は、純金属材料、合金あるいは金属化合物からなり、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、Ｉｒ（イリジウム）からなる。
【００２４】
メタルゲート電極４の側壁には、サイドウォール絶縁膜５が形成されている。サイドウォール絶縁膜５は、メタルゲート電極４側から順に第１絶縁膜６および第２絶縁膜７が積層されて形成されている。第１絶縁膜６は例えば窒化シリコン膜であり、第２絶縁膜７は例えば酸化シリコン膜である。
【００２５】
第１絶縁膜６は、メタルメタルゲート電極４の下層部の側壁に形成されている。第２絶縁膜７は、第１絶縁膜６の外側であって、メタルゲート電極４の側壁全体に形成されている。メタルゲート電極４の上層部は、第１絶縁膜６に乗り上げて形成されている。このため、メタルゲート電極４の上層部の幅は、メタルゲート電極４の下層部の幅に比べて広くなっている。
【００２６】
メタルゲート電極４の両側であって、サイドウォール絶縁膜５の直下における半導体基板１には、エクステンション部１１が形成されている。エクステンション部１１の外側における半導体基板１には、エクステンション部１１よりも深いソース・ドレイン部１２が形成されている。
【００２７】
ｎＭＯＳトランジスタの場合には、エクステンション部１１およびソース・ドレイン部１２は、ｎ型半導体である。ｐＭＯＳトランジスタの場合には、エクステンション部１１およびソース・ドレイン部１２はｐ型半導体である。なお、半導体装置は、半導体基板１上にエクステンション部としてエピタキシャル層を形成したレイズドエクステンション構造であってもよい。また、半導体基板１上にエクステンション部およびソース・ドレイン部としてそれぞれエピタキシャル層が形成されていてもよい。
【００２８】
サイドウォール絶縁膜５から露出したソース・ドレイン部１２の表層には、シリサイド層１３が形成されている。シリサイド層１３は、例えばコバルトシリサイド、ニッケルシリサイドあるいは白金シリサイドからなる。
【００２９】
上記の本実施形態に係る半導体装置では、メタルゲート電極４の下層部の側壁には第１絶縁膜６および第２絶縁膜７が形成され、メタルゲート電極４の上層部の側壁には第２絶縁膜７が形成されている。この結果、メタルゲート電極４の上層部の幅は、第１絶縁膜６の厚さ分だけ、メタルゲート電極４の下層部の幅よりも大きくなる。
【００３０】
従って、サイドウォール絶縁膜５により規定されるゲート開口部１６の上部が広がることから、ゲート開口部１６内へのメタルゲート電極４の埋め込み性が改善される。この結果、メタルゲート電極４へのボイドの発生を抑制することができ、信頼性のあるゲート電極を備えた半導体装置を実現することができる。
【００３１】
また、メタルゲート電極４の上層部の幅が、メタルゲート電極４の下層部の幅よりも大きいことから、メタルゲート電極４の低抵抗化を図ることができる。このため、ゲート空乏化がなく、低抵抗のメタルゲート電極４を備える半導体装置を実現することができる。
【００３２】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図８を参照して説明する。
【００３３】
図２（ａ）に示すように、例えばシリコンからなる半導体基板１に、ＳＴＩ（Shallow Trench Isolation）技術により素子分離絶縁膜２を形成した後に、イオン注入によりｎウェルあるいはｐウェルを形成する。また、必要に応じて、しきい値調整を行うためのイオン注入を行う。
【００３４】
次に、図２（ｂ）に示すように、半導体基板１上に、ダミーゲート絶縁膜２１と、ダミーゲート２２と、マスク層２３の積層パターンを形成する。ダミーゲート絶縁膜２１として、熱酸化法により０．１〜５ｎｍの酸化シリコン膜を形成する。その後、酸化シリコン膜上に、ダミーゲート２２となるポリシリコン膜をＣＶＤ法により形成する。ポリシリコン膜の厚さは、例えば１００〜２００ｎｍである。ダミーゲート２２として、アモルファスシリコン膜や、不純物を含有するアモルファスシリコン膜を形成してもよい。続いて、ポリシリコン膜上に、マスク層として窒化シリコン膜を形成する。窒化シリコン膜上に、リソグラフィ技術によりレジストパターンを形成し、レジストパターンをマスクとして窒化シリコン膜をエッチングすることにより、窒化シリコンからなるマスク層２３を形成する。マスク層２３のパターンは、ゲート電極パターンである。その後、マスク層２３を用いたエッチングにより、ポリシリコン膜をドライエッチングする。これにより、ダミーゲート２２が加工される。ダミーゲート２２の線幅は、最小で数ｎｍ〜十数ｎｍとなる。マスク層２３は、酸化シリコン膜で形成してもよい。
【００３５】
次に、図３（ａ）に示すように、ＣＶＤ法によりダミーゲート２２を被覆するように全面に窒化シリコン膜を形成し、エッチバックすることにより、ダミーゲート２２の側壁に第１側壁スペーサ２４を形成する。第１側壁スペーサ２４の厚さは、５〜１０ｎｍである。第１側壁スペーサ２４は、酸化シリコン膜で形成してもよい。
【００３６】
次に、図３（ｂ）に示すように、ダミーゲート２２および第１側壁スペーサ２４をマスクとしたイオン注入により、ダミーゲート２２の両側における半導体基板１にエクステンション部１１を形成する。第１側壁スペーサ２４の存在により、ゲートからわずかだけ離れてエクステンション部１１のイオン注入がなされる。このため、後の熱処理により注入不純物が拡散することにより発生するショートチャネル効果を抑制することができる。ｎＭＯＳトランジスタのエクステンション部１１の形成では、砒素あるいはリンなどのｎ型不純物をイオン注入する。ｐＭＯＳトランジスタのエクステンション部１１の形成では、ボロンなどのｐ型不純物をイオン注入する。
【００３７】
次に、図４（ａ）に示すように、ダミーゲート２２の両側にサイドウォール絶縁膜５を形成する。サイドウォール絶縁膜５の形成では、まず、ＣＶＤ法により、ダミーゲート２２を被覆するように窒化シリコンからなる第１絶縁膜６と、酸化シリコンからなる第２絶縁膜７を形成する。続いて、第２絶縁膜７および第１絶縁膜６をエッチバックすることにより、ダミーゲート２２の側壁に、第１側壁スペーサ２４を介して、第１絶縁膜６および第２絶縁膜７からなるサイドウォール絶縁膜５が形成される。
【００３８】
次に、図４（ｂ）に示すように、ダミーゲート２２およびサイドウォール絶縁膜５をマスクとしたイオン注入により、サイドウォール絶縁膜５の両側における半導体基板１に、エクステンション部１１よりも深いソース・ドレイン部１２を形成する。ｎＭＯＳトランジスタのソース・ドレイン部１２の形成では、砒素あるいはリンなどのｎ型不純物をイオン注入する。ｐＭＯＳトランジスタのソース・ドレイン部１２の形成では、ボロンなどのｐ型不純物をイオン注入する。
【００３９】
次に、図５（ａ）に示すように、サイドウォール絶縁膜５から露出したソース・ドレイン部１２の表層部に、シリサイド層１３を形成する。シリサイド層１３の形成では、まず、ソース・ドレイン部１２を覆うように全面に金属膜を形成する。金属膜としては、ニッケル、コバルトあるいは白金を形成する。続いて、熱処理を行って、ソース・ドレイン部１２の表層部におけるシリコンと金属膜とを反応させて、シリサイド層１３を形成する。最後に、未反応の金属膜を除去する。これにより、シリサイド層１３が形成される。
【００４０】
次に、図５（ｂ）に示すように、ダミーゲート２２を覆うように半導体基板１上に、ＣＶＤ法により酸化シリコンからなる層間絶縁膜１４を形成する。
【００４１】
次に、図６（ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法によりマスク層２３の上面が露出するまで層間絶縁膜１４を除去する。なお、このときのＣＭＰにより、ダミーゲート２２の上面が露出するまで層間絶縁膜１４を除去してもよい。
【００４２】
次に、図６（ｂ）に示すように、層間絶縁膜１４から露出したマスク層２３およびダミーゲート上層部をエッチングして、ダミーゲート下層部２２ａを残す。これにより、層間絶縁膜１４に溝１５が形成される。窒化シリコンからなるマスク層２３のエッチングでは、ホット燐酸を用いる。
【００４３】
次に、図７（ａ）に示すように、ダミーゲート下層部２２ａをマスクとしたエッチングにより、溝１５に露出した第１側壁スペーサ２４および第１絶縁膜６を除去する。このときのエッチングには、ホット燐酸を用いる。
【００４４】
次に、図７（ｂ）に示すように、ダミーゲート下層部２２ａ、ダミーゲート絶縁膜２１をエッチングして、半導体基板１を露出させる。これにより、下層部に比べて上層部の幅が広いゲート開口部１６が形成される。ゲート開口部１６の深さは、５０〜１００ｎｍである。
【００４５】
次に、図８（ａ）に示すように、ゲート開口部１６内に露出した半導体基板１上に、ゲート絶縁膜３を形成する。このゲート絶縁膜３は、ゲート開口部１６を被覆するように形成される。ゲート絶縁膜３として、高誘電率膜、例えば酸化ハフニウム膜を形成する。酸化ハフニウム膜は、ＨｆＣｌ２とＮＨ３を用いたＣＶＤ法、有機系のＨｆガスを用いたＣＶＤ法、ハフニウム窒化物のターゲットを用いたスパッタリング法により、窒化ハフニウム膜を形成し、当該窒化ハフニウム膜を酸化することにより形成することができる。
【００４６】
次に、図８（ｂ）に示すように、ゲート開口部１６を埋め込む金属層４ａを形成する。金属層４ａとしては、純金属材料層、合金層あるいは金属化合物層を形成する。例えば、スパッタリング法により、タングステン膜、チタン膜、ハフニウム膜、ルテニウム膜あるいはイリジウム膜を形成する。
【００４７】
最後に、ゲート開口部１６以外の層間絶縁膜１４上の金属層４ａをＣＭＰ法で除去することによりメタルゲート電極４が完成し、図１に示す半導体装置が製造される。
【００４８】
上記の本実施形態に係る半導体装置の製造方法では、ダミーゲート２２の側壁に少なくとも第１絶縁膜６および第２絶縁膜７が順に積層されたサイドウォール絶縁膜５を形成し、ダミーゲート２２の上層部をエッチングして溝１５を形成した後、ダミーゲート下層部２２ａをマスクとして、溝１５の側壁における第１絶縁膜６をエッチングする。その後、ダミーゲート下層部２２ａおよびダミーゲート絶縁膜２１を除去することにより、下部に比べて上部の幅が広く、半導体基板１を露出するゲート開口部１６が形成される。ゲート開口部１６の上部が広がることにより、金属層４ａの埋め込み性を改善することができる。この結果、スパッタリング法などのカバレッジの悪い成膜方法を用いた場合にも、ボイドを発生させることなく、ゲート開口部１６にメタルゲート電極４を埋め込むことができる。
【００４９】
（第２実施形態）
第２実施形態に係る半導体装置の製造方法について、図９を参照して説明する。
【００５０】
本実施形態では、ダミーゲート下層部２２ａと、ダミーゲート上層部２２ｃとの間にエッチングストッパ膜２２ｂを設けた例について説明する。この場合には、第１実施形態における図２（ｂ）に示す工程において、ゲート絶縁膜３上に、ＣＶＤ法によりダミーゲート下層部２２ａとしてポリシリコン膜を形成し、大気中への放置あるいは塩酸・過酸化水素洗浄液を用いた処理によりエッチングストッパ膜２２ｂとして１〜２ｎｍの酸化シリコン膜を形成し、ＣＶＤ法によりダミーゲート上層部２２ｃとしてポリシリコン膜を順に形成する。その後、マスク層２３をマスクとしたエッチングにより、ポリシリコン膜、酸化シリコン膜、ポリシリコン膜を加工する。以上により、ポリシリコン膜からなるダミーゲート下層部２２ａと、酸化シリコン膜からなるエッチングストッパ膜２２ｂと、ポリシリコン膜からなるダミーゲート上層部２２ｃの積層構造からなるダミーゲート２２が形成される。なお、ポリシリコン膜の代わりに、アモルファスシリコン膜あるいは不純物を含有するアモルファスシリコン膜を形成してもよい。また、ダミーゲート下層部２２ａと、ダミーゲート上層部２２ｃとで材料を変えてもよい。この場合には、例えばダミーゲート上層部２２ｃをシリコンゲルマニウムで形成する。その後、第１実施形態と同様に、図３〜図５に示す工程を経ることにより、図９（ａ）に示す構造に至る。
【００５１】
次に、図９（ｂ）に示すように、層間絶縁膜１４から露出したマスク層２３およびダミーゲート上層部２２ｃをエッチングする。ダミーゲート上層部２２ｃの下にエッチングストッパ膜２２ｂを設けることにより、エッチングの制御性を向上させることができる。その後、希フッ酸を用いて酸化シリコンからなるエッチングストッパ膜２２ｂを除去する。
【００５２】
以降の工程としては、第１実施形態と同様に、図７〜図８に示す工程を経ることにより、図１に示す半導体装置が製造される。
【００５３】
上記の本実施形態に係る半導体装置の製造方法では、ダミーゲート上層部２２ｃの下にエッチングストッパ膜２２ｂを設けることにより、エッチング量を高精度に制御できる。このため、均一な形状のゲート開口部１６を形成することができ、均一な形状のメタルゲート電極４を形成することができる。
【００５４】
（第３実施形態）
第３実施形態に係る半導体装置の製造方法について、図１０を参照して説明する。
【００５５】
本実施形態では、ダミーゲート下層部２２ａおよびダミーゲート上層部２２ｃの材料を変えて、エッチングストッパ膜２２ｂを設けない点が第２実施形態と異なる。この場合には、第１実施形態で説明した図２（ｂ）に示す工程において、ゲート絶縁膜３上に、ダミーゲート下層部２２ａとしてポリシリコン膜を形成し、ポリシリコン膜上にダミーゲート上層部２２ｃとしてシリコンゲルマニウム膜を順に形成する。その後、マスク層２４をマスクとしたエッチングにより、シリコンゲルマニウム膜、ポリシリコン膜を加工する。以上により、ポリシリコン膜からなるダミーゲート下層部２２ａと、シリコンゲルマニウム膜からなるダミーゲート上層部２２ｃの積層構造からなるダミーゲート２２が形成される。なお、ポリシリコン膜の代わりに、アモルファスシリコン膜あるいは不純物を含有するアモルファスシリコン膜を形成してもよい。その後、第１実施形態と同様に、図３〜図５に示す工程を経ることにより、図１０（ａ）に示す構造に至る。
【００５６】
次に、図１０（ｂ）に示すように、層間絶縁膜１４から露出したマスク層２３およびダミーゲート上層部２２ｃをエッチングする。ダミーゲート下層部２２ａとダミーゲート上層部２２ｃの材料を変えることにより、ダミーゲート下層部２２ａに対してダミーゲート上層部２２ｃを選択的にエッチングすることができる。
【００５７】
以降の工程としては、第１実施形態と同様に、図７〜図８に示す工程を経ることにより、図１に示す半導体装置が製造される。
【００５８】
上記の本実施形態に係る半導体装置の製造方法では、ダミーゲート下層部２２ａに対してダミーゲート上層部２２ｃを選択的にエッチングすることができることから、エッチング量を高精度に制御できる。このため、均一な形状のゲート開口部１６を形成することができ、均一な形状のメタルゲート電極４を形成することができる。
【００５９】
（第４実施形態）
図１１は、第４実施形態に係る半導体装置の断面図である。本実施形態では、レイズドエクステンション構造の半導体装置およびその製造方法について説明する。
【００６０】
半導体基板１の活性領域上には、チャネル領域を挟んで２つのエクステンション層３１が形成されている。ｎＭＯＳトランジスタの場合には、エクステンション層３１はｎ型シリコンエピタキシャル層からなる。ｐＭＯＳトランジスタの場合には、エクステンション層３１はｐ型シリコンエピタキシャル層からなる。
【００６１】
チャネル領域よりも長い領域、すなわち半導体基板１のチャネル領域および２つのエクステンション層３１の端部領域を挟んでサイドウォール絶縁膜５が形成されている。サイドウォール絶縁膜５は、例えば窒化シリコン膜からなる。
【００６２】
サイドウォール絶縁膜５の内側において、半導体基板１のチャネル領域上およびエクステンション層３１の端部上には、ゲート絶縁膜３が形成されている。また、サイドウォール絶縁膜５およびエクステンション層３１により規定されるゲート開口部１６を埋め込んでメタルゲート電極４が形成されている。ゲート絶縁膜３およびメタルゲート電極４の材料については、第１実施形態と同様である。
【００６３】
サイドウォール絶縁膜５の外側であってエクステンション層３１上には、ソース・ドレイン層３２が形成されている。ｎＭＯＳトランジスタの場合には、ソース・ドレイン層３２はｎ型シリコンエピタキシャル層からなる。ｐＭＯＳトランジスタの場合には、ソース・ドレイン層３２はｐ型シリコンエピタキシャル層からなる。
【００６４】
ソース・ドレイン層３２の表層部には、シリサイド層３３が形成されている。シリサイド層３３の材料については、第１実施形態と同様である。
【００６５】
上記の第４実施形態では、エクステンション層３１上にエピタキシャル成長層からなるソース・ドレイン層３２が積層されている例について説明するが、ソース・ドレイン層３２については特に限定はない。例えば、エクステンション層３１および半導体基板１中に不純物をイオン注入することによりソース・ドレイン領域３０を形成してもよい。この場合には、シリサイド層３３は、エクステンション層３１の表面に形成される。
【００６６】
上記の本実施形態に係る半導体装置では、半導体基板１上にチャネル領域を挟むように２つのエクステンション層３１が形成されており、チャネル領域および２つのエクステンション層３１の端部領域を挟むように、エクステンション層３１上にサイドウォール絶縁膜５が形成されている。これにより、サイドウォール絶縁膜５およびエクステンション層３１により規定されるゲート開口部１６の幅は、下部に比べて上部の方が広くなる。ゲート開口部１６の上部が広がることから、ゲート開口部１６内へのメタルゲート電極４の埋め込み性が改善される。この結果、メタルゲート電極４へのボイドの発生を抑制することができ、信頼性のあるゲート電極を備えた半導体装置を実現することができる。
【００６７】
また、メタルゲート電極４の上層部の幅が、メタルゲート電極４の下層部の幅よりも大きいことから、メタルゲート電極４の低抵抗化を図ることができる。このため、ゲート空乏化がなく、低抵抗のメタルゲート電極４を備える半導体装置を実現することができる。
【００６８】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１２〜図１５を参照して説明する。
【００６９】
図１２（ａ）に示すように、半導体基板１上に、ダミーゲート絶縁膜２１、ダミーゲート２２およびマスク層２３を形成し、ダミーゲート２２の側壁に第１側壁スペーサ２４を形成する。これらの形成方法については、第１実施形態と同様である。例えば、本実施形態では、マスク層２３および第１側壁スペーサ２４を窒化シリコン膜で形成する。
【００７０】
次に、図１２（ｂ）に示すように、半導体基板１上に、選択的にシリコン層をエピタキシャル成長させる。このエピタキシャル成長時において、ｎ型不純物あるいはｐ型不純物を添加する。これにより、不純物を含有するシリコン層からなるエクステンション層３１が、ダミーゲート２２の両側に形成される。ｎＭＯＳトランジスタの場合には、ｎ型不純物を添加し、ｐＭＯＳトランジスタの場合にはｐ型不純物を添加する。
【００７１】
次に、図１３（ａ）に示すように、ダミーゲート２２の側壁に第２側壁スペーサ２５を形成し、第２側壁スペーサ２５の外側にサイドウォール絶縁膜５を形成する。例えば、ダミーゲート２２を被覆して全面に酸化シリコン膜をＣＶＤ法により形成し、当該酸化シリコン膜をエッチバックすることによりダミーゲート２２の側壁のみに酸化シリコン膜からなる第２側壁スペーサ２５が形成される。その後、ダミーゲート２２および第２側壁スペーサ２５を被覆して全面に窒化シリコン膜をＣＶＤ法により形成し、当該窒化シリコン膜をエッチバックすることにより第２側壁スペーサ２５の外側に窒化シリコン膜からなるサイドウォール絶縁膜５が形成される。第２側壁スペーサ２５は、本発明の側壁スペーサに相当する。
【００７２】
次に、図１３（ｂ）に示すように、サイドウォール絶縁膜５の外側におけるエクステンション層３１上に、選択的にシリコン層をエピタキシャル成長させる。その後、当該シリコン層にｎ型不純物あるいはｐ型不純物をイオン注入することにより、ソース・ドレイン層３２が形成される。ｎＭＯＳトランジスタの場合には、ｎ型不純物をイオン注入し、ｐＭＯＳトランジスタの場合にはｐ型不純物をイオン注入する。なお、エピタキシャル成長時に不純物を添加してもよい。また、エピタキシャル成長させずに半導体基板１およびエクステンション層３１に不純物をイオン注入して、ソース・ドレイン領域を形成してもよい。イオン注入した場合には、その後活性化のためのアニール処理を行う。
【００７３】
次に、図１４（ａ）に示すように、ソース・ドレイン層３２の表層にシリサイド層３３を形成する。シリサイド層３３の形成では、まず、ソース・ドレイン層３２を覆うように全面に金属膜を形成する。金属膜としては、ニッケル、コバルトあるいは白金を形成する。続いて、熱処理を行って、ソース・ドレイン層３２の表層部におけるシリコンと金属膜とを反応させて、シリサイド層３３を形成する。最後に、未反応の金属膜を除去する。これにより、シリサイド層３３が形成される。
【００７４】
次に、図１４（ｂ）に示すように、ダミーゲート２２を覆うように全面に、ＣＶＤ法により酸化シリコンからなる層間絶縁膜１４を形成し、ＣＭＰ法によりマスク層２３の上面が露出するまで層間絶縁膜１４を除去する。なお、このときのＣＭＰにより、ダミーゲート２２の上面が露出するまで層間絶縁膜１４を除去してもよい。
【００７５】
次に、図１５（ａ）に示すように、マスク層２３、ダミーゲート２２、ダミーゲート絶縁膜２１、第１側壁スペーサ２４、第２側壁スペーサ２５をエッチングにより除去する。これにより、半導体基板１を露出させるゲート開口部１６が形成される。ゲート開口部１６の上部の幅は、ゲート開口部１６の下部の幅に比べて第２側壁スペーサ２５の膜厚分だけ広くなる。ゲート開口部１６の深さは、５０〜１００ｎｍである。
【００７６】
次に、図１５（ｂ）に示すように、ゲート開口部１６内に露出した半導体基板１上に、ゲート絶縁膜３を形成する。このゲート絶縁膜３は、ゲート開口部１６を被覆するように形成される。ゲート絶縁膜３として、高誘電率膜、例えば酸化ハフニウム膜を形成する。続いて、ゲート開口部１６を埋め込む金属層４ａを形成する。金属層４ａとしては、純金属材料層、合金層あるいは金属化合物層を形成する。例えば、スパッタリング法により、タングステン膜、チタン膜、ハフニウム膜、ルテニウム膜あるいはイリジウム膜を形成する。
【００７７】
最後に、ゲート開口部１６以外の層間絶縁膜１４上の金属層４ａをＣＭＰ法で除去することによりメタルゲート電極４が完成し、図１に示す半導体装置が製造される。
【００７８】
上記の本実施形態に係る半導体装置の製造方法では、ダミーゲート２２の両側にエクステンション層３１を形成し、ダミーゲート２２の側壁であってエクステンション層３１上に埋め込み性改善用の第２側壁スペーサ２５を形成する。その後、サイドウォール絶縁膜５および層間絶縁膜１４を形成し、ダミーゲート２２および第２側壁スペーサ２５を除去することにより、第２側壁スペーサ２５の膜厚分だけ下部に比べて上部の幅が広いゲート開口部１６が形成される。ゲート開口部１６の上部が広がることにより、金属層４ａの埋め込み性を改善することができる。この結果、スパッタリング法などのカバレッジの悪い成膜方法を用いた場合にも、ボイドを発生させることなく、ゲート開口部１６にメタルゲート電極４を埋め込むことができる。
【００７９】
本発明は、上記の実施形態の説明に限定されない。
例えば、第１〜第３実施形態において、サイドウォール絶縁膜５を構成する第１絶縁膜６として酸化シリコン膜を用い、第２絶縁膜７として窒化シリコン膜を用いてもよい。メタルゲート電極４およびソース・ドレイン部１２側に配置される第１絶縁膜６を誘電率の低い酸化シリコン膜で形成することにより、メタルゲート電極４とソース・ドレイン部１２間のフリンジ容量を低減することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８０】
【図１】第１実施形態に係る半導体装置の断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第１実施形態に係る半導体装置の製造における工程断面図である。
【図９】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第４実施形態に係る半導体装置の断面図である。
【図１２】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１４】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１５】第４実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００８１】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…メタルゲート電極、４ａ…金属層、５…サイドウォール絶縁膜、６…第１絶縁膜、７…第２絶縁膜、１１…エクステンション部、１２…ソース・ドレイン部、１３…シリサイド層、１４…層間絶縁膜、１５…溝、１６…ゲート開口部、２１…ダミーゲート絶縁膜、２２…ダミーゲート、２２ａ…ダミーゲート下層部、２２ｂ…エッチングストッパ膜、２２ｃ…ダミーゲート上層部、２３…マスク層、２４…第１側壁スペーサ、２５…第２側壁スペーサ、３０…ソース・ドレイン領域、３１…エクステンション層、３２…ソース・ドレイン層、３３…シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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