(57)【要約】【課題】主回路と主回路を模擬するダミー回路とを有するＰＬＬ回路において、電流源の製造誤差に基づく、基準クロックと帰還クロックとの位相オフセットを低減する。【解決手段】開示されるＰＬＬ回路は、位相比較器ＰＦＤ14で基準クロックと帰還クロックとの位相を比較してＵＰ信号又はＤＯＷＮ信号を出力し、ＰＦＤ14を模擬する位相比較器ＰＦＤ11で2入力の基準クロックの位相を比較してダミーＵＰ信号又はダミーＤＯＷＮ信号を出力して、ＵＰ信号又はダミーＵＰ信号で流し込み側の電流源23Ａを選択し、ＤＯＷＮ信号又はダミーＤＯＷＮ信号で引き抜き側の電流源23Ｂを選択する。主回路のチャージポンプ（ＣＰ）の出力電圧とダミー回路のダミーＣＰの出力電圧との差分に応じて、電流源23Ａ，23Ｂを制御してＣＰ又はダミーＣＰを充放電して出力電圧を変化させるが、電流源23Ａ，23Ｂは、ＣＰの充放電に使用しない期間に、ダミーＣＰの充放電に使用される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の入力にそれぞれ接続された基準クロックと帰還クロックとの位相の比較結果に応じてアップ信号又はダウン信号を出力する第１の位相比較手段と、第１のチャージポンプの出力電圧をフィルタリングする第１のローパスフィルタと、該第１のローパスフィルタの出力電圧に応じた周波数の帰還クロックを発生する電圧制御発振手段とを備えた第１の回路と、
前記第１の位相比較手段を模擬し、一対の入力にそれぞれ接続された基準クロックの位相の比較結果に応じてダミーアップ信号又はダミーダウン信号を出力する第２の位相比較手段と、前記第１のチャージポンプを模擬する第２のチャージポンプの出力電圧をフィルタリングする第２のローパスフィルタとを備えた第２の回路と、
前記第１の位相比較手段からのアップ信号又はダウン信号に応じて出力電圧が上昇し又は下降する第１のチャージポンプと、前記第１のチャージポンプを模擬し、前記第２の位相比較手段からのダミーアップ信号又はダミーダウン信号に応じて出力電圧が上昇し又は下降する第２のチャージポンプと、流し込み側と引き抜き側とからなる電流源とを備え、前記アップ信号又はダミーアップ信号によって流し込み側電流源が動作可能となり、前記ダウン信号又はダミーダウン信号によって引き抜き側電流源が動作可能となるとともに、前記第１のローパスフィルタの出力と第２のローパスフィルタの出力との差分に応じて、前記流し込み側電流源から前記第１のチャージポンプ又は第２のチャージポンプに流出する電流又は前記第１のチャージポンプ又は第２のチャージポンプから前記引き抜き側電流源に流入する電流を制御するチャージポンプ回路とを備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記第１のローパスフィルタの出力と第２のローパスフィルタの出力との差分を演算する演算手段を備え、該演算手段の出力信号に応じて、前記流し込み側の電流源と引き抜き側の電流源とのいずれかを動作させるように制御することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記チャージポンプ回路において、前記流し込み側の電流源と引き抜き側の電流源とを、第１のチャージポンプの不動作期間に第２のチャージポンプによって使用されるように制御することを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記電圧制御発振手段の出力側に分周手段を備え、前記電圧制御発振手段の出力を分周して前記帰還クロックを発生することを特徴とする請求項１乃至３のいずれか一記載のＰＬＬ回路。
【請求項５】
前記第１の位相比較手段が、基準クロックと前記帰還クロックとの位相を比較して前記アップ信号又はダウン信号を出力することを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
前記基準クロックと前記第２の位相比較手段との間に位相反転手段を備え、前記基準クロックのフォールエッジで前記ダミーチャージポンプを動作させるようにしたことを特徴とする請求項１乃至５のいずれか一記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主チャージポンプを含む主回路に対して、ダミーチャージポンプをを含むダミー回路を備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
近年において、半導体製造技術の進歩に伴って回路素子は微細化され、これによって、ＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）を構成する個々のトランジスタの特性のばらつきの影響が大きくなっている。
その一つとして、周知の、主チャージポンプ（Charge Pump ：以下、ＣＰと略す）を含む主回路と、ダミーＣＰを含むダミー回路とからなるＰＬＬ（Phase Locked Loop : 位相追従閉ループ）回路における、主回路とダミー回路とのそれぞれの電流源の製造誤差に基づく、ＲＥＦ（Reference clock : 基準クロック) とＦＢＫ（Feedback clock :帰還クロック）との位相オフセットが問題になっている。
【０００３】
図７は、従来の主回路に対してダミー回路を備えたＰＬＬ回路を例示したのもであって、ＰＦＤ（Fhase Frequency Detector：位相比較器）１１と、ＣＰ１２と、ＬＦ（ローパスフィルタ）１３と、ＰＦＤ１４と、ＣＰ１５と、ＬＦ１６と、ＶＣＯ（Voltage Controlled Oscillator : 電圧制御発振器）１７と、ＤＩＶ（Divider ：分周器）１８と、ＯＰＡＭＰ（Operational Amplifier ：演算増幅器）１９とから概略構成されている。
これらのうち、ＰＦＤ１１，ＣＰ１２，ＬＦ１３からなる回路はダミー回路、ＰＦＤ１４，ＣＰ１５，ＬＦ１６からなる回路は主回路である。
【０００４】
ＰＦＤ１１は、一対の入力にそれぞれ加えられる基準クロックＲＥＦの位相を比較して、回路的なアンバランス等に基づく位相差に応じてダミーアップ（ＵＰ）信号又はダミーダウン（ＤＯＷＮ）信号を出力する。ＣＰ１２は、ダミーＵＰ信号に応じてその出力電圧を上昇させ、ダミーＤＯＷＮ信号に応じてその出力電圧を低下させる。ＬＦ１３は、ＣＰ１２の出力電圧の高周波成分を除去して、制御信号Vcntダミーを出力する。
【０００５】
ＰＦＤ１４は、一対の入力に加えられる基準クロックＲＥＦと帰還クロックＦＢＫとの位相を比較して、位相差に応じてＵＰ信号又はＤＯＷＮ信号を出力する。ＣＰ１５は、ＵＰ信号に応じてその出力電圧を上昇させ、ＤＯＷＮ信号に応じてその出力電圧を低下させる。ＬＦ１６は、ＣＰ１５の出力電圧の高周波成分を除去して、制御信号Vcntを出力する。
【０００６】
ＶＣＯ１７は、制御信号Vcntの電圧の大小に応じて周波数が上昇し又は低下する信号を発振する。ＤＩＶ１８は、ＶＣＯ１７の出力信号の周波数を所定の比で分周して、帰還クロックＦＢＫとして出力する。ＯＰＡＭＰ１９は差動増幅器を形成し、ダミー回路から出力された制御信号Vcntダミーと、主回路から出力された制御信号Vcntとの大小関係に応じて、レベルが変化する制御信号PBIAS を出力する。
【０００７】
ダミー回路は、例えばＬＳＩ上において、主回路の回路配置，配線長等を模擬するように形成されている。ダミー回路のＰＦＤ１１では、基準クロックＲＥＦの２入力の位相比較を行うが、両入力の配線長の違いや寄生容量の違い等に基づいて、ダミーＵＰ信号又はダミーＤＯＷＮ信号とを発生するので、これによってＣＰ１２の出力電圧が変化する。
主回路のＰＦＤ１４では、基準クロックＲＥＦと帰還クロックＦＢＫとの位相比較を行ってＵＰ信号とＤＯＷＮ信号とを発生し、これによってＣＰ１５の出力電圧が変化するが、ＵＰ信号とＤＯＷＮ信号には、基準クロックＲＥＦと帰還クロックＦＢＫとの両入力の配線長の違いや寄生容量の違い等に基づいて、ダミーＵＰ信号とダミーＤＯＷＮ信号と同じ大きさの成分を含んでいる。
そこで、ＯＰＡＭＰ１９において、ダミー回路の出力制御信号Vcntダミーと主回路の出力制御信号Vcntとの差分から演算して発生した制御信号PBIAS によってダミー回路のＣＰ１２と主回路のＣＰ１５とのそれぞれの電流源（不図示）を制御することによって、主回路のＰＦＤ１４における両入力の配線長の違いや寄生容量の違い等に基づく出力誤差を除去する。
【０００８】
図８は、図７に示されたＰＬＬ回路における、ダミー回路のＣＰ１２と主回路のＣＰ１５との制御を説明するものである。
ダミー回路のＰＦＤ１１の出力によってスイッチ（不図示）を動作させて、ダミー回路のＣＰ１２の流し込み側の電流源２１Ａと引き抜き側の電流源２１Ｂとを制御することによって、ＣＰ１２の出力電圧を制御し、主回路のＰＦＤ１４の出力によってスイッチ（不図示）を動作させて、主回路のＣＰ１５の流し込み側の電流源２２Ａと引き抜き側の電流源２２Ｂとを制御することによって、ＣＰ１５の出力電圧を制御する。
そして、ＣＰ１２，ＣＰ１５の出力電圧をそれぞれＬＦ１３，ＬＦ１６を介してフィルタリングした信号からＯＰＡＭＰ１９によって差分を演算して発生した制御信号PBIAS によって電流源２１Ａ，２１Ｂと２２Ａ，２２Ｂとを動作させて、流し込み側電流源２１Ａ又は２２ＡからＣＰ１２又はＣＰ１５へのの流入電流を制御し、ＣＰ１２又はＣＰ１５から引き抜き側電流源２１Ｂ又は２２Ｂへの流出電流を制御することによって、主回路のＰＦＤ１４における、２入力の配線長の違いや寄生容量の違い等に基づく出力誤差を除去するようにしている。
【０００９】
しかしながら、図７に示された従来のＰＬＬ回路では、両電流源２１Ａ，２１Ｂと２２Ａ，２２Ｂとに、製造誤差に基づく電流供給能力や、リーク電流の大きさ等の違いがあった場合には、これらの原因に基づく制御信号Vcntダミーと制御信号Vcntとの出力誤差を除去することができず、そのため基準クロックＲＥＦと帰還クロックＦＢＫとの位相オフセットが発生するという問題があった。
【００１０】
これに対して特許文献１においては、主チャージポンプを構成する充放電手段の寄生容量や素子の非線形性が原因で発生するリーク電荷を打ち消すことが可能な、チャージポンプ型位相比較器が開示されている。特許文献１記載のチャージポンプ型位相比較器では、主チャージポンプ９８１が電流源９７３と放電手段９３２，９４２とから構成され、副チャージポンプ９８２が電流源９７４と放電手段９５２，９６２とから構成されることが記載されている（〔００２３〕）。
このように、特許文献１記載の技術では、主チャージポンプ９８１の電流源９７３と、副チャージポンプ９８２の電流源９７４とは別個であって、従って、上述した従来のＰＬＬ回路における問題点は解決されていない。
【００１１】
また、特許文献２においては、リファレンスリークが十分に抑圧され、かつ限界までループ帯域を広帯域に設定できるために、位相ノイズが低減化できるＰＬＬ発振器が実現可能なＰＬＬ回路が開示されている。特許文献２記載のＰＬＬ回路においては、チャージポンプ回路２を備えるＰＬＬループに対して、位相比較器１から出力される誤差信号を電流に変換するチャージポンプ回路６を備えた回路が記載されている（〔００２８〕〜〔００３１〕）。この場合、チャージポンプ回路２が可変電流源回路１２を備えることが記載されているが、チャージポンプ回路２とチャージポンプ回路６とは同一の構成（〔００３４〕）なので、チャージポンプ回路６もまた可変電流源回路を備えている。
このように、特許文献２記載の技術では、両チャージポンプ回路の電流源は別個であって、従って、上述した従来のＰＬＬ回路における問題点は解決されていない。
【００１２】
また、特許文献３においては、アップ信号およひダウン信号によりフィルタ容量の充放電を行うチャージポンプ回路の他に、現在の充電電圧と目標とする電圧とを比較して現在の充電電圧が低い間は、第２のチャージポンプ回路を動作させて、高速充電を行うＰＬＬ回路が開示されている。この場合、第１のチャージポンプ回路ＣＰ１と第２のチャージポンプ回路ＣＰ２とは別個の電流源に接続されている（図１〜図３参照）。
このように、特許文献３記載の技術では、第１のチャージポンプ回路ＣＰ１と第２のチャージポンプ回路ＣＰ２との電流源は別個であって、従って、上述した従来のＰＬＬ回路における問題点は解決されていない。
【００１３】
また、特許文献４においては、チャージポンプ回路に対して予備のチャージポンプ回路を設けることによって、電圧の浮き上がりを抑止する基板電圧発生回路が開示されている。特許文献４には、それぞれ基板電圧を発生する複数の主チャージポンプ手段に対して、予備チャージポンプ手段を備え、電源電圧検出回路２において電源電圧を検出して、電源電圧の大きさが通常使用範囲より大きくなる場合は、休止状態にあった予備のチャージポンプ手段および駆動回路が動作して基板電圧発生回路の能力を大幅に向上させるので、基板電圧の浮き上がりを防止することができることが記載されている（第６頁右欄第３〜８行）。
このように、特許文献４記載の技術では、電源電圧の大きさが通常使用範囲より大きくなる場合は、予備のチャージポンプ手段が動作して基板電圧発生回路の能力を向上させることが記載されているだけであって、上述した従来のＰＬＬ回路における問題点の解決については特に関係がない。
【００１４】
さらに特許文献５においては、基準クロックと帰還クロックの位相オフセットを低減したＰＬＬ回路が開示されている。このＰＬＬ回路は、ダミー位相比較器１６と、ダミーチャージポンプ１７とを備えたダミー回路と、位相比較器１１とチャージポンプ１２とを備えた主回路とは同一回路構成を有している（〔００２２〕）。ダミーチャージポンプ１７とチャージポンプ１２の構成については特に記載されていないが、図示されない電流源によって動作する従来回路のチャージポンプ３２（図８参照）と同じ回路構成を有するものと解される。従ってダミーチャージポンプ１７とチャージポンプ１２とは別個の電流源を有している。
このように、特許文献５記載の技術では、ダミーチャージポンプ１７とチャージポンプ１２との電流源は別個であって、従って、上述した従来のＰＬＬ回路における問題点は解決されていない。
【特許文献１】特開２００５−３２３０２８号公報
【特許文献２】特開２００４−２１５１０５号公報
【特許文献３】特開平１１−０２７１４１号公報
【特許文献４】特公平０７−０３２２３８号公報
【特許文献５】特開２００５−１２３９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来の、ダミー位相比較器とダミーチャージポンプとを備えたダミー回路と、位相比較器とチャージポンプとを備えた主回路とを有するＰＬＬ回路においては、ダミー回路と主回路とのそれぞれの電流源を構成するトランジスタのばらつき等の製造誤差に基づく、それぞれの電流源の電流供給能力や、リーク電流の大きさの違い等の回路アンバランスがあった場合、基準クロックＲＥＦと帰還クロックＦＢＫとに位相オフセットを生じることを避けられないという問題があった。
【００１６】
この発明は上述の事情に鑑みてなされたものであって、ダミー位相比較器とダミーチャージポンプとを備えたダミー回路と、位相比較器とチャージポンプとを備えた主回路とを有するＰＬＬ回路において、電流源の製造誤差に基づく、基準クロックと帰還クロックとの位相オフセットを低減することを目的としている。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、請求項１記載の発明はＰＬＬ回路に係り、一対の入力にそれぞれ接続された基準クロックと帰還クロックとの位相の比較結果に応じてアップ信号又はダウン信号を出力する第１の位相比較手段と、第１のチャージポンプの出力電圧をフィルタリングする第１のローパスフィルタと、該第１のローパスフィルタの出力電圧に応じた周波数の帰還クロックを発生する電圧制御発振手段とを備えた第１の回路と、
上記第１の位相比較手段を模擬し、一対の入力にそれぞれ接続された基準クロックの位相の比較結果に応じてダミーアップ信号又はダミーダウン信号を出力する第２の位相比較手段と、上記第１のチャージポンプを模擬する第２のチャージポンプの出力電圧をフィルタリングする第２のローパスフィルタとを備えた第２の回路と、
上記第１の位相比較手段からのアップ信号又はダウン信号に応じて出力電圧が上昇し又は下降する第１のチャージポンプと、上記第１のチャージポンプを模擬し、上記第２の位相比較手段からのダミーアップ信号又はダミーダウン信号に応じて出力電圧が上昇し又は下降する第２のチャージポンプと、流し込み側と引き抜き側とからなる電流源とを備え、上記アップ信号又はダミーアップ信号によって流し込み側電流源が動作可能となり、上記ダウン信号又はダミーダウン信号によって引き抜き側電流源が動作可能となるとともに、上記第１のローパスフィルタの出力と第２のローパスフィルタの出力との差分に応じて、上記流し込み側電流源から上記第１のチャージポンプ又は第２のチャージポンプに流出する電流又は上記第１のチャージポンプ又は第２のチャージポンプから上記引き抜き側電流源に流入する電流を制御するチャージポンプ回路とを備えたことを特徴としている。
【００１８】
また、請求項２記載の発明は、請求項１記載のＰＬＬ回路に係り、上記第１のローパスフィルタの出力と第２のローパスフィルタの出力との差分を演算する演算手段を備え、該演算手段の出力信号に応じて、上記流し込み側の電流源と引き抜き側の電流源とのいずれかを動作させるように制御することを特徴としている。
【００１９】
また、請求項３記載の発明は、請求項１又は２記載のＰＬＬ回路に係り、上記チャージポンプ回路において、上記流し込み側の電流源と引き抜き側の電流源とを、第１のチャージポンプの不動作期間に第２のチャージポンプによって使用されるように制御することを特徴としている。
【００２０】
また、請求項４記載の発明は、請求項１乃至３のいずれか一記載のＰＬＬ回路に係り、上記電圧制御発振手段の出力側に分周手段を備え、上記電圧制御発振手段の出力を分周して上記帰還クロックを発生することを特徴としている。
【００２１】
また、請求項５記載の発明は、請求項４記載のＰＬＬ回路に係り、上記第１の位相比較手段が、基準クロックと上記帰還クロックとの位相を比較して上記アップ信号又はダウン信号を出力することを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項１乃至５のいずれか一記載のＰＬＬ回路に係り、上記基準クロックと上記第２の位相比較手段との間に位相反転手段を備え、上記基準クロックのフォールエッジで上記ダミーチャージポンプを動作させるようにしたことを特徴としている。
【発明の効果】
【００２３】
本発明のＰＬＬ回路によれば、主回路が動作していない期間に、主回路の電流源をダミー回路の電流源として動作させるようにしたので、主回路とダミー回路とで別個の電流源を使用する場合のように、電流源の製造誤差に基づいて、基準クロックと帰還クロックとに位相オフセットが発生するのを防止することができる。
【発明を実施するための最良の形態】
【００２４】
一対の入力にそれぞれ接続された基準クロックＲＥＦと帰還クロックＦＢＫとの位相の比較結果に応じてＵＰ信号又はＤＯＷＮ信号を出力するＰＦＤ１４と、第１のチャージポンプの出力電圧をフィルタリングするＬＦ１６と、ＬＦ１６の出力電圧に応じた周波数の帰還クロックＦＢＫを発生する電圧制御発振器ＶＣＯ１７とを備えた主回路と、
ＰＦＤ１４を模擬し、一対の入力にそれぞれ接続された基準クロックＲＥＦの位相の比較結果に応じてダミーＵＰ信号又はダミーＤＯＷＮ信号を出力するＰＦＤ１１と、第１のチャージポンプを模擬する第２のチャージポンプの出力電圧をフィルタリングするＬＦ１３とを備えたダミー回路と、
ＰＦＤ１４からのＵＰ信号又はＤＯＷＮ信号に応じて出力電圧が上昇し又は下降する第１のチャージポンプと、第１のチャージポンプを模擬し、ＰＦＤ１１からのダミーＵＰ信号又はダミーＤＯＷＮ信号に応じて出力電圧が上昇し又は下降する第２のチャージポンプと、流し込み側の電流源２３Ａと引き抜き側の電流源２３Ｂとを備え、ＵＰ信号又はダミーＵＰ信号によって流し込み側の電流源２３Ａが動作可能となり、ＤＯＷＮ信号又はダミーＤＯＷＮ信号によって引き抜き側の電流源２３Ｂが動作可能になるとともに、ＬＦ１６の出力とＬＦ１３の出力との差分に応じて、流し込み側電流源２３Ａから第１のチャージポンプ又は第２のチャージポンプに流出する電流、又は第１のチャージポンプ又は第２のチャージポンプから引き抜き側電流源２３Ｂに流入する電流を制御するチャージポンプ回路２０とを備える。
【実施例１】
【００２５】
図１は、本発明の一実施例のＰＬＬ回路の構成を示すブロック図、図２は本実施例のＰＬＬ回路における主回路とダミー回路との電流源の共有を説明するための図、図３は、本実施例のＰＬＬ回路における主回路の動作時の電流源の接続状態を説明するための図、図４は、本実施例のＰＬＬ回路におけるダミー回路の動作時の電流源の接続状態を説明するための図、図５は、本実施例のＰＬＬ回路における動作タイムチャートの一例を示す図、図６は、本実施例のＰＬＬ回路における動作タイムチャートの他の例を示す図である。
【００２６】
この例のＰＬＬ回路は、図１に示すように、ＰＦＤ１１と、ＬＦ１３と、ＰＦＤ１４と、ＬＦ１６と、ＶＣＯ１７と、ＤＩＶ１８と、ＯＰＡＭＰ１９と、チャージポンプ回路２０と、インバータ２４とから概略構成されている。
これらのうち、ＰＦＤ１１，ＬＦ１３，ＰＦＤ１４，ＬＦ１６，ＶＣＯ１７，ＤＩＶ１８，ＯＰＡＭＰ１９は、基準クロックＲＥＦがインバータ２４を経て反転してＰＦＤ１１に加えられている以外は、図７に示された従来回路と同様である。ＰＦＤ１１，ＬＦ１３はダミー回路２６を形成し、ＰＦＤ１４，ＬＦ１６は主回路２５を形成するが、チャージポンプ回路２０は、両回路に共通に設けられている。
チャージポンプ回路２０は、ダミーチャージポンプ（不図示）と主チャージポンプ（不図示）とを含むとともに、流し込み側の電流源（不図示）と引き抜き側の電流源（不図示）とを備えていて、流し込み側の電流源と引き抜き側の電流源とは、ダミーチャージポンプを含むダミー回路の動作時はダミーチャージポンプに接続され、主チャージポンプを含む主回路の動作時は主チャージポンプに接続される。
【００２７】
以下、図１に示されたＰＬＬ回路の動作を説明する。主回路２５において、ＰＦＤ１４は、一対の入力にそれぞれ接続された基準クロックＲＥＦと帰還クロックＦＢＫとの位相を比較して、比較結果に応じてＵＰ信号又はＤＯＷＮ信号を出力する。ＬＦ１６は、第１のチャージポンプの出力電圧をフィルタリングして高周波成分を除去した信号を出力する。ＶＣＯ１７は、ＬＦ１６の出力電圧に応じた周波数の信号を発振する。ＤＩＶ１８は、ＶＣＯ１７の出力信号を所定の分周比で分周して帰還クロックＦＢＫを生成する。
【００２８】
ダミー回路２６において、ＰＦＤ１１は、ＰＦＤ１４の回路構成を模擬して形成されており、一対の入力にそれぞれ接続された基準クロックＲＥＦの位相を比較して、比較結果に応じてダミーＵＰ信号又はダミーＤＯＷＮ信号を出力する。ＬＦ１３は、第２のチャージポンプの出力電圧をフィルタリングして高周波成分を除去した信号を出力する。
【００２９】
チャージポンプ回路２０において、第１のチャージポンプは、ＰＦＤ１４からのＵＰ信号又はＤＯＷＮ信号に応じて出力電圧が上昇し又は下降する。第２のチャージポンプは、第１のチャージポンプの回路構成を模擬して形成されており、ＰＦＤ１１からのダミーＵＰ信号又はダミーＤＯＷＮ信号に応じて出力電圧が上昇し又は下降する。チャージポンプ回路２０は、流し込み側の電流源（不図示）と引き抜き側の電流源（不図示）とを備えていて、流し込み側電流源は、ＵＰ信号又はダミーＵＰ信号によって動作可能になり、引き抜き側電流源は、ＤＯＷＮ信号又はダミーＤＯＷＮ信号によって動作可能になる。ＯＤＡ１９は、ＬＦ１６の出力とＬＦ１１の出力との差分に応じて、流し込み側電流源から第１のチャージポンプ又は第２のチャージポンプに流出する電流、又は第１のチャージポンプ又は第２のチャージポンプから引き抜き側電流源に流入する電流を制御する。
【００３０】
この例のＰＬＬ回路においては、図２に示すように、主チャージポンプ（不図示）を含む主回路２５とダミーチャージポンプ（不図示）を含むダミー回路２６とを有するチャージポンプ回路２０において、主回路２５とダミー回路２６は、流し込み側の電流源２３Ａと引き抜き側の電流源２３Ｂとを共有している。
そして、ＬＦ１６を経て出力された主チャージポンプの出力電圧と、ＬＦ１３を経て出力されたダミーチャージポンプの出力電圧とに基づく、ＯＰＡＭＰ１９における差分の演算結果である制御信号PBIAS によって、電流源２３Ａと電流源２３Ｂとを制御するとともに、主回路２５の動作時は、ＰＦＤ１４の出力に基づいて主チャージポンプが電流源２３Ａ，２３Ｂに接続され、ダミー回路２６の動作時は、ＰＦＤ１１の出力に基づいてダミーチャージポンプが電流源２３Ａ，２３Ｂに接続されて、主チャージポンプとダミーチャージポンプとから出力電圧を発生する。
【００３１】
図３は、主回路２５の動作時における電流源の接続状態を示し、ＰＦＤ１４の出力信号によって主チャージポンプが電流源２３Ａ，２３Ｂに接続された状態となり、制御信号PBIAS に応じて電流源２３Ａ，２３Ｂが制御されることによって、主チャージポンプにおける電流の流入，流出が行われるが、この状態では、ダミーチャージポンプは電流源２３Ａ，２３Ｂに接続されず、電流の流入、流出が行われないことが示されている。
【００３２】
また、図４は、ダミー回路２６の動作時における電流源の接続状態を示し、ＰＦＤ１１の出力信号によってダミーチャージポンプが電流源２３Ａ，２３Ｂに接続された状態となり、制御信号PBIAS に応じて電流源２３Ａ，２３Ｂが制御されることによって、ダミーチャージポンプにおける電流の流入，流出が行われるが、この状態では、主チャージポンプは電流源２３Ａ，２３Ｂに接続されず、電流の流入、流出が行われないことが示されている。
【００３３】
以下、図５，図６のタイムチャートを使用して、基準クロックのフォールエッジ（fall edge)でダミーチャージポンプを動作させる場合における、この例のＰＬＬ回路の動作例を説明する。
【００３４】
図５は、流し込み側電流源２３Ａからの流出電流が、引き抜き側電流源２３Ｂへの流入電流より大きい場合の動作を示している。この場合は、最初のタイミングでは、基準クロックＲＥＦと帰還クロックＦＢＫとのライズエッジ（rise edge)が同時なのに、流し込み側電流源２３Ａの電流の方が大きいので、主ＣＰに対して誤差電流が流し込まれている。  しかし、基準クロックＲＥＦのfall edge のタイミングで、同じ電流源を使用するダミーＣＰから補正電流が流し込まれるので、その影響でＯＰＡＭＰ１９から出力される制御信号PBIAS の電位が上がり、これによって、流し込み側電流源２３Ａの電流が減少するため、最後のタイミングでは、主ＣＰに流し込まれる誤差電流が０になったことが示されている。
【００３５】
図６は、引き抜き側電流源２３Ｂへの流入電流が、流し込み側電流源２３Ａからの流出電流より大きい場合の動作を示している。この場合は、最初のタイミングでは、基準クロックＲＥＦと帰還クロックＦＢＫとのrise edge が同時なのに、引き抜き側電流源２３Ｂの電流の方が大きいので、主ＣＰから誤差電流が引き抜かれている。
しかし、基準クロックＲＥＦのfall edge のタイミングで、同じ電流源を使用するダミーＣＰから補正電流が引き抜かれるので、その影響でＯＰＡＭＰ１９から出力される制御信号PBIAS の電位が下がり、これによって、流し込み側電流源２３Ａの電流が増加するため、最後のタイミングでは、主ＣＰから引き抜かれる誤差電流が０になったことが示されている。
【００３６】
このように、この例のＰＬＬ回路では、主回路の電流源を、主回路が動作していない期間にダミー回路の電流源として動作させるので、主回路とダミー回路とに別個の電流源を使用した場合のように、それぞれの電流源を構成する個々のトランジスタのばらつき等の製造誤差の影響を受けることがなく、基準クロックと帰還クロックとの位相オフセットを低減することができる。
【００３７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、主回路とダミー回路及びチャージポンプ回路を構成するトランジスタの具体的接続形態は、使用目的に応じて自由に選択することができる。
【産業上の利用可能性】
【００３８】
この発明のＰＬＬ回路は、各種のＰＬＬ回路内蔵の電気機器において利用可能なものである。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例のＰＬＬ回路における主回路とダミー回路との電流源の共有を説明するための図である。
【図２】同実施例のＰＬＬ回路における主回路の動作時の電流源の接続状態を説明するための図である。
【図３】同実施例のＰＬＬ回路におけるダミー回路の動作時の電流源の接続状態を説明するための図である。
【図４】同実施例のＰＬＬ回路の構成例を示す図である。
【図５】同実施例のＰＬＬ回路における動作タイムチャートの一例を示す図である。
【図６】同実施例のＰＬＬ回路における動作タイムチャートの他の例を示す図である。
【図７】主回路に対してダミー回路を備えた、従来のＰＬＬ回路の構成例を示す図である。
【図８】図７に示されたＰＬＬ回路における、ダミー回路のＣＰと主回路のＣＰとの制御を説明するための図である。
【符号の説明】
【００４０】
１１，１４    位相比較器（ＰＦＤ）（位相比較手段）
１３，１６    ローパスフィルタ（ＬＦ）
１７    電圧制御発振器（ＶＣＯ）（電圧制御発振手段）
１８    分周器（ＤＩＶ）（分周手段）
１９    演算増幅器（ＯＰＡＭＰ）（演算手段）
２０    チャージポンプ回路
２３Ａ，２３Ｂ    電流源
２４    インバータ（位相反転手段）
２５    主回路
２６    ダミー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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