(57)【要約】【課題】既存の位相変化メモリ技術が持つ製造プロセスでインターフェイスの特性と穴込め材料の特性を改良する問題を解決し、簡単な製造プロセス条件で異なる層材料における接触面積を小さくし、部品特性の安定化を図り、製造プロセスを簡略化し、使用電流を少なくし操作効率を高めることを目的とする。【解決手段】基板を提供する工程と、上記基板に基底電極パターンを形成する工程と、上記基底の電極パターンに位相変化層パターンを形成する工程と、上記位相変化層パターンに誘電層パターンを形成する工程と、上記誘電層パターンの開口の間にスペーサ構造を形成する工程と、上記誘電層パターンに上部電極パターンを沈殿する工程を備える【選択図】図９
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【特許請求の範囲】
【請求項１】
基板を提供する工程と、
上記基板に基底電極パターンを形成する工程と、
上記基底の電極パターンに位相変化層パターンを形成する工程と、
上記位相変化層パターンに誘電層パターンを形成する工程と、
上記誘電層パターンの開口の間にスペーサ構造を形成する工程と、
上記誘電層パターンに上部電極パターンを沈殿する工程を備えることを特徴とする位相変化メモリの改良方法。
【請求項２】
更に一歩進歩させたもので、上記位相変化層パターンの一側には更に少なくとも一つの付着層、発熱層或いはエッチングストップ層を含むことを特徴とする請求項１に記載された位相変化メモリの改良方法。
【請求項３】
上記位相変化層パターンが水平型の薄膜であることを特徴とする請求項１に記載された位相変化メモリの改良方法。
【請求項４】
上記スペーサ構造の形成工程が二回のエッチングで構成されることを特徴とする請求項１に記載された位相変化メモリの改良方法。
【請求項５】
上記の上部電極パターンを沈殿する工程が化学の気相成長法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で構成されることを特徴とする請求項１に記載された位相変化メモリの改良方法。
【請求項６】
上記位相変化層パターンと上部電極穴込め部分パターンが反Ｔ字形の構造であることを特徴とする請求項１に記載された位相変化メモリの改良方法。
【請求項７】
基板と、
上記基板に基底電極パターンを形成する工程と、
上記基底の電極パターンに位相変化層パターンを形成する工程と、
上記位相変化層パターンに誘電層パターンを形成する工程と、
上記誘電層パターンの開口の間にスペーサ構造を形成する工程と、
上記誘電層パターンに上部電極パターンを沈殿させる工程とにより形成されたことを特徴とする位相変化メモリの特性を改良する構造。
【請求項８】
更に一歩進歩させたもので、上記位相変化層パターンのいずれかの一側には少なくとも一つの付着層、発熱層或いはエッチングストップ層を含むことを特徴とする請求項７に記載された位相変化メモリの特性を改良する構造。
【請求項９】
上記位相変化層パターンが水平型の薄膜であることを特徴とする、請求項７に記載された位相変化メモリの特性を改良する構造。
【請求項１０】
上記位相変化層パターンと上部電極穴込め部分パターンが反Ｔ字形の構造であることを特徴とする請求項７に記載された位相変化メモリの特性を改良する構造。
【請求項１１】
基板と、
上記基板に基底電極パターンを形成する工程と、
上記基底の電極パターンに位相変化層パターンを形成する工程と、
上記位相変化層パターンに誘電層パターンを形成する工程と、
上記位相変化層パターンの上下側に複数の付着層を形成する工程と、
上記誘電層パターンの開口の間にスペーサ構造を形成する工程と
上記誘電層パターンに上部電極パターンを沈殿する工程とにより形成されたことを特徴とする位相変化メモリの特性を改良する構造。
【請求項１２】
上記付着層が発熱層またはエッチングストップ層のどちらかであることを特徴とする請求項１１に記載された位相変化メモリの特性を改良する構造。
【請求項１３】
上記位相変化層パターンが水平型の薄膜であることを特徴とする請求項１１に記載された位相変化メモリの特性を改良する構造。
【請求項１４】
上記位相変化層パターンと上部電極穴込め部分パターンが反Ｔ字形の構造であることを特徴とする請求項１１記載の位相変化メモリの特性を改良する構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相変化メモリ特性の改良方法と構造に関し、とりわけ現在の位相変化メモリ特性の改良方法と構造を指している。
【背景技術】
【０００２】
位相変化メモリ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ；ＯＵＭ）理論は１９６０年代にＥＣＤ（Ｅｎｅｒｇｙ  Ｃｏｎｖｅｒｓｉｏｎ  Ｄｅｖｉｃｅｓ）社が提示したものである。同社は位相変化材料の中に結晶体と非結晶体の間には光学性質と導電率に明らかな違いがあり、高速可逆転換を行うことが可能で、スイッチング（Ｓｗｉｔｃｈｉｎｇ）／メモリー（Ｍｅｍｏｒｙ）の効果と用途があることを発見した。
位相変化メモリーの技術原理は、硫黄族の化合物（電導ガラスの一種）を使用して電極と連結して上記硫黄族の化合物をメモリーの核心とし、電流が電極あるいは位相変化材料自体を加熱することで、必要とされる熱エネルギーを変化させる状態を作り出す。そして、異なる電流操作でこの種類の材料が結晶体と非結晶体の間で不停止転換が可能となり、その結晶あるいは非結晶状態は、相対する電流操作条件停止後に保留し続ける。故に位相変化メモリーは非揮発性、信号高読取能力、高密度、高書込み能力、低作業電圧／電流の特性を有し、極めて潜在能力の高い非揮発性メモリーとなる。作製される位相変化メモリーは体積が小さく、安価でとの要求に応じて広範に応用されているが、それは速度をあまり要求しない携帯型の電子製品に用いられている。
【０００３】
既存の位相変化メモリの製造過程において解決が望まれる主要問題は、第一に如何に接触面積を小さくして効率ロスを低くするか、第二に如何に接触面積を小さくすると同時にメモリーセルの良好な操作特性を維持するかである。
【０００４】
特許技術の文献中には既に、位相変化メモリーの接触面積を小さくして効率ロスを低くする問題の解決に関するものが発表されている。位相変化メモリー電極の接触面積縮小を達成するのに幾つかの方法があり、第一の方法は、Ｉｎｔｅｌ社発案の特許文献１（米国特許第６５４５２８７）：「選択可能な沈殿を使用した位相変化メモリーセル構造（Ｕｓｉｎｇ ｓｅｌｅｃｔｉｖｅ ｄｅｐｏｓｉｔｉｏｎ ｔｏ ｆｏｒｍ ｐｈａｓｅ−ｃｈａｎｇｅ ｍｅｍｏｒｙ ｃｅｌｌｓ）」、特許文献２（米国特許第６７４４０８８）：「平面混合層の位相変化メモリー装置（Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｏｎ ａ ｐｌａｎａｒ ｃｏｍｐｏｓｉｔｅ ｌａｙｅｒ）」、およびＭｉｃｒｏｎ社発案の特許文献３（米国特許第６６３５９５１）：「硫黄族元素化合物メモリー体の小型電極（Ｓｍａｌｌ ｅｌｅｃｔｒｏｄｅ ｆｏｒ ｃｈａｌｃｏ ｇｅｎｉｄｅ ｍｅｍｏｒｉｅｓ）に示される。
これらは、製造過程において明確に次のように行われる。即ち、化学機械研磨の製造プロセスにエッチングを加えることでスペーサ（ｓｐａｃｅｒ）を発生させ、位相変化メモリ電極の接触面積を縮小する。図１は選択可能な沈殿を使用し、位相変化セルを形成する略図である。略図中に湾曲方式で位相変化層１０を埋め込んでいるのが見て取れるが、パソコン用には埋め込みは適さない。なぜなら、埋め込み過程が不完全で隙間ができる可能性が高く、オープン・サーキット現象を作り出して導電効果を低くするからである。
【０００５】
ただし、上述の特許はすべての記録層材料を使用して穴込めを行うものである。記録層材料は今のところ、物理気相沈積（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）の穴込めに使用されるのみで、かつ良好な穴込め材料ではなく、容易にインターフェイスの性質を不安定なものとする。
【０００６】
第二の方法は、ＨＰ社発案の特許文献４（米国特許第６７４６８９２）：「位相変化媒介メモリー装置における低熱量分散、小接触面積混合電極（Ｌｏｗ ｈｅａｔ ｌｏｓｓ ａｎｄ ｓｍａｌｌ ｃｏｎｔａｃｔ ａｒｅａ ｃｏｍｐｏｓｉｔｉｏｎ ｅｌｅｃｔｒｏｄｅ ｆｏｒ ａ ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｄｉａ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）」および、ＥＣＤ社発案の特許文献５（米国特許第ＵＳＲＥ３７２５９）：「鋭利形接触の多位元単一セルメモリー元素」に示される。これらは、製造プロセス過程において次のように明確に行われる。即ち、何回も反復するエッチング調整製造プロセスを増加させて鋭利形（ｔａｐｅｒｅｄ ｐｏｉｎｔ）の下電極を作り出し、位相変化メモリ電極の接触面積を減らすものである。しかしながら、この製造過程は非常に複雑であり、いかにして最小の鋭利端を作り出すか、感光を正確にしてエッチングを反復するかといった大きな問題がある。
【０００７】
第三の方法はＯｖｏｎｙｘ社発案の特許文献６（米国特許第６６４６２９７）：「ダブル・ワイド・トレンチの底部電極絶縁（Ｌｏｗｅｒ ｅｌｅｃｔｒｏｄｅ ｉｓｏｌａｔｉｏｎ ｉｎ ａ ｄｏｕｂｌｅ−ｗｉｄｅ ｔｒｅｎｃｈ）」およびＩｎｔｅｌ社発案の特許文献７（米国特許第６４３７３８３）：「位相変化メモリーセルのデュアル・トレンチ絶縁とその製造方法（Ｄｕａｌ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｆｏｒ ａ ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｃｅｌｌ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｍａｋｉｎｇ ｓａｍｅ）」に示される。これらでは製造プロセスにおいて、次のように明確に行われる。即ち、トレンチ、エッチング、壁面の高さの違いなどを調整することを増やし、製造プロセスのトレンチサイドの壁面（ｔｒｅｎｃｈ／ｓｉｄｅｗａｌｌ）の下電極を用いて位相変化メモリ電極の接触面積を減らす。しかしながら、毎回カットされる面積は必ずしも同じではなく、トレンチを作った後、両サイドの壁のうち片方のみしか用いられず、比較的面積をとる。
【０００８】
第四の方法は、ＳＡＭＳＵＮＧ社が発表した「電極薄膜サイドの接触を利用」である。この方法では、薄膜の厚さを減らすため後続の製造プロセスの困難度を高め、シェードが制御の程度を合わせることがサイドの接触面積の大きさに影響する。しかしながら、電極薄膜の広さ、長さがを保ちつつ縮小するのは難しく、このため、メモリーセル面積の縮小とメモリ体の密度に影響を及ぼす。
【０００９】
図２は従来のメモリセル構造を示す略図である。その発熱エリアは位相変化層１０の下部に集中している。
【特許文献１】米国特許第６５４５２８７号公報
【特許文献２】米国特許第６７４４０８８号公報
【特許文献３】米国特許第６６３５９５１号公報
【特許文献４】米国特許第６７４６８９２号公報
【特許文献５】米国特許第ＵＳＲＥ３７２５９号公報
【特許文献６】米国特許第６６４６２９７号公報
【特許文献７】米国特許第６４３７３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本案の発明者は上記現在の欠点を解消するため、研究に潜心し学理の運用を組み合わせて、位相変化メモリーの特性を改良する方法と構造を発明した。
【００１１】
本発明は現状の半導体製造プロセス能力の下で、位相変化メモリの特性パフォーマンスを改良する製作方法と構造であり、異なる層材料間の接触面積を狭めると同時に、素子特性の安定化、製造プロセスの簡略化、使用電流を少なくして操作効率を高める目的を達成する。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明では位相変化メモリーの特性を改良する方法を提供している。上記方法には、基板を提供する工程と、上記基板に基底電極パターンを形成する工程と、上記基底の電極パターンに位相変化層パターンを形成する工程と、上記位相変化層パターンに誘電層パターンを形成する工程と、上記誘電層パターンの開口の間にスペーサ構造を形成する工程と、上記誘電層パターンに上部電極パターンを沈殿する工程が含まれている。
【００１３】
本発明ではまた、位相変化メモリーの特性を改良する構造を考案し、それには基板と、上記基板に基底電極パターンを形成する工程と、上記基底の電極パターンに位相変化層パターンを形成する工程と、上記位相変化層パターンに誘電層パターンを形成する工程と、上記誘電層パターンの開口の間にスペーサ構造を形成する工程と、上記誘電層パターンに上部電極パターンを沈殿させる工程が含まれる。
【発明を実施するための最良の形態】
【００１４】
審査官の方々に所定の目的を達するために採った技術、方法、効果を一層理解していただくために、以下の本発明に係る詳細説明と挿入図を参照いただければ、本発明の目的、特徴、特点についてより深く具体的に理解いただけると思います。しかしながら挿入図で取り上げられたことは参考と説明に提供しただけで、本発明に制限を加えるためのものではありません。
【００１５】
多くの半導体製造プロセスで、素子の特性パフォーマンスは大きさと大きな相関性がよく見られる。本発明ではメモリー体特性パフォーマンスの製作方法を改良し、操作方法は簡単だが、オリジナルが接触面積を縮小して操作効率を高める効果を維持し得る 。
【００１６】
図３は本発明に係る位相変化メモリの特性を改良する底部電極パターンプロセスの実施例の略図である。基板１２上に基底電極パターン１４が形成され、上記基板１２上にメモリーセルを駆動する素子が配置され、この工程と同時にＣＭＯＳの前製造プロセス作業が行われる。；図４は本発明に係る位相変化メモリの特性を改良する位相変化層パターンプロセスの実施例の略図である。上記基底電極パターン１４上に位相変化層パターン１０が形成され、その中で上記位相変化層パターン１０は沈殿方式で水平成長とパターン薄膜の形状を形成し、もう一つの実施例では最低一つのエッチングストップ層、最低一つの発熱層またはエッチングストップ層を上記位相変化層パターン１０を任意の一側に添加し、エッチング開口または金屬エッチングまたは発熱效率を高めるのに利する。この時、最小接触面積と熱エネルギーエリアは上記位相変化層パターン１０の上部に位置する。
【００１７】
図５は本発明に係る位相変化メモリの特性を改良する誘電層パターンプロセスの実施例の略図である。上記位相変化層パターン１０および上記基底電極パターン１４の上で誘電層パターン１６が形成される。
【００１８】
図６は本発明に係る位相変化メモリの特性を改良するエッチング領域パターン空間プロセス実施例の略図である。上記誘電層パターン１６に一般エッチング技術を利用してエリア空間をエッチングする。図７は本発明に係る位相変化メモリの特性を改良するためのもう一つの誘電層パターンを被覆するプロセス実施例の略図である。上記誘電層パターン１６上に別の誘電層パターン１７を一層被覆する。続いて、図８は本発明に係る位相変化メモリの特性を改良するスベーサ構造プロセスの実施例の略図である。一般エッチング技術を利用して上記誘電層パターン１７とエッチングの向きを等しくし、エッチングの向きを等しくした結果、上記誘電層パターン１６の上記エリア空間にスペーサ構造２０が形成されて、接触面積の大きさが定義される。
【００１９】
図９は本発明に係る位相変化メモリの特性を改良する上部電極パターンスベーサプロセス実施例の略図である。上記誘電層パターン１６上で上記スペーサ構造２０の間の沈殿に上部電極パターン１８を埋め込み、このように穴込め能力がアップし、接触不良の状況を回避し、全体が反Ｔ字形に類似した構造となり、同様に金属先端を有し、接触面積の縮小が可能であり、その中で上記沈殿プロセスは化学気相沈殿法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ） を使用して達成される。
【００２０】
図１０は本発明に係る位相変化メモリの特性を改良する位相変化層パターン１０の別の実施例の略図である。上記位相変化層パターン１０の中の上下の一側に最低１つのエッチングストップ層（または最低１つのエッチングストップ層もしくは加熱層）２２、２４が形成され、その中で上記エッチングストップ層（または最低１つのエッチングストップ層もしくは加熱層）２２、２４の効果は上記誘電層パターン１７の動作時に等相エッチングを行うときに表れ、上記位相変化層パターン１０に保護されてエッチングされることはなく、位相変化層材料と上下材料間のエッチング力や発熱效率を増す。
【００２１】
本発明で新しく創られたものは、習知技術で穴込め記録層材料を下方に移動し、水平成長とパターン薄膜とし、この縮小された接触面積に上下電極金屬材料を使用することにし、この構造を採用して、第一に記録層材料が穴込めに適さないという欠点を消去し、第二に記録層材料と電極金属接面のインターフェイス特性（記録層材料と電極材料の間のエッチングストップ層、発熱層あるいはエッチングストップ層が加入することが必要とみなされる）、第三は金属化学気相沈殿の穴込めを使用して、物理気相沈殿穴込め能力が劣る問題を解決し、接触面積縮小後の製造可能性を大幅にアップし、接触面積を更に狭めることが可能となる。素子製造プロセスの歩留りとパフォーマンス特性が向上する。
【００２２】
本発明と既存技術を比較すると主要構造が異なることがわかる。従来の構造では、金属と位相変化材料の最小接触面積はすべて位相変化材料層の下方にあるが、本発明では従来と逆の構造となり、金属と位相変化材料の最小接触面積を位相変化材料層の上方に位置させ、位相変化材料のフラット性を維持し、金屬材料の優れた穴込め能力を組み合わせて、メモリー特性のパフォーマンスを改良し、穴込め能力の調整は介電層の沈殿の厚さを調整する穴の深広比を帰ることで可能になり、薄膜の厚さ調整穴の大きさの間隔を変えることで達成される。
【００２３】
位相変化材料と下電極間の接触面積を縮小することを確実なものとするため、間隔技術、光移位（Ｐｈｏｔｏ−Ｓｈｉｆｔ）技術、その他の技術を使って微小な接触面積を作り出すことができる。エッチングと発熱效率を増すために、位相変化材料と上下層電極層の間には、エッチング発熱層を埋め込み、メモリーセル（ｃｅｌｌ）特性のパフォーマンスを向上することが可能である。
【００２４】
本発明は既存技術上の欠点を解決することが可能なだけでなく、上電極と記録層の接触面積を減らし、素子を縮小して電流密度を操作し、オリジナル設計のシェードを使用して製作難度を抑え、製造プロセスは簡単で、金属穴込めを使用して、形状の影響を解決する特点を有する。
【００２５】
本発明は上記の技術で明らかになったように、従来型の技術者が設計したものとは異なるものを提供する。全体的な使用価値を高める。申請前に刊行物で取り上げられ、公開使用されてはいない。発明特許の要件に合致し、法に基づいて特許出願する。
【００２６】
上述の明らかにされた図式、説明は本発明の実施例に過ぎず、技術者が上述の説明に基づいて諸々の改良を行った場合、これらの変更されたものは全て、本発明の発明精神と以下に規定された特許範囲に帰属します。
【図面の簡単な説明】
【００２７】
【図１】図１は、従来の選択可能な沈殿を使用し、位相変化セルを形成する略図である。
【図２】図２は、従来のメモリセル構造を示す略図である。
【図３】図３は、本発明に係る相変化メモリーの特性を改良する底部電極パターンプロセスの実施例の略図である。
【図４】図４は、本発明に係る位相変化メモリの特性を改良する位相変化層パターンプロセスの実施例の略図である。
【図５】図５は、本発明に係る位相変化メモリの特性を改良する誘電層パターンプロセスの実施例の略図である。
【図６】図６は、本発明に係る位相変化メモリの特性を改良するエッチング領域パターン空間プロセス実施例の略図である。
【図７】図７は、本発明に係る位相変化メモリの特性を改良するためのもう一つの誘電層パターンを被覆するプロセス実施例の略図である。
【図８】図８は、本発明に係る位相変化メモリの特性を改良するスベーサ構造プロセスの実施例の略図である。
【図９】図９は、本発明に係る位相変化メモリの特性を改良する上部電極パターンスベーサプロセス実施例の略図である。
【図１０】図１０は、本発明に係る位相変化メモリの特性を改良する位相変化層パターンの別の実施例の略図である。
【符号の説明】
【００２８】
１０・・・位相変化層パターン
１２・・・基板
１４・・・基底電極パターン
１６、１７・・・誘電層パターン
１８・・・上部電極パターン
２０・・・スペーサ構造
２２、２４・・・エッチングストップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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