(57)【要約】【課題】  ２次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域については、３次元シミュレーションと同様の効果が得られるような半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法を提供することにある。【解決手段】  半導体素子の２次元構造情報の一部についてシミュレーション領域を指定する領域指定手段と、前記領域指定手段により指定されたシミュレーション領域について３次元製造プロセスの効果を有するプロセス条件を指定する擬似３次元製造プロセス条件指定部とを有するようにしたので、これまで２次元シミュレーションでは取り扱うことのできなかった、３次元構造に起因する形状変化をシミュレーションすることを可能にできる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体素子の２次元構造情報の一部についてシミュレーション領域を指定する領域指定部と、
前記領域指定部により指定されたシミュレーション領域について３次元製造プロセスの効果を有するプロセス条件を指定する擬似３次元製造プロセス条件指定部とを有することを特徴とする半導体プロセスシミュレーション装置。
【請求項２】
前記擬似３次元製造プロセス条件指定部により指定されるプロセス条件は、堆積プロセス、エッチングプロセス、または酸化プロセスであることを特徴とする請求項１に記載の半導体プロセスシミュレーション装置。
【請求項３】
前記擬似３次元製造プロセス条件指定部は、前記領域指定部に指定された領域が外界に露出していると仮定したプロセス条件を指定することを特徴とする請求項１又は２に記載の半導体プロセスシミュレーション装置。
【請求項４】
半導体素子の２次元構造情報の一部についてシミュレーション領域を指定する領域指定ステップと、
前記領域指定ステップにより指定されたシミュレーション領域について３次元製造プロセスの効果を有するプロセス条件を指定する擬似３次元製造プロセス条件指定ステップとを有することを特徴とする半導体プロセスシミュレーション方法。
【請求項５】
前記擬似３次元製造プロセス条件指定ステップにより指定されるプロセス条件は、堆積プロセス、エッチングプロセス、または酸化プロセスであることを特徴とする請求項４に記載の半導体プロセスシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の構造情報および製造プロセス条件に基づいて物理方程式を解くことにより、製造される半導体素子の形状および物性の少なくとも一方を予測する半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法に関するものである。
【背景技術】
【０００２】
半導体素子の形状等をプロセスシミュレーションにより予測する場合に、高精度なシミュレーション結果を得るために３次元の半導体プロセスシミュレーションが利用されるが、１つのモデルのシミュレーション結果を得るのに膨大な計算時間を要する。また、これにより複数のモデルの検討や最適化を行うには、実用上問題があり、計算時間が短くてすむ２次元半導体プロセスシミュレーション装置等が多く利用されてきた（例えば、特許文献１）。
【０００３】
一般に、２次元の半導体プロセスシミュレーションにおいては、２次元断面における物質層の最表面は外界領域である。半導体製造工程のシミュレーションでは、膜の堆積、剥離や酸化工程等を扱うが、これは、表面の外界領域から供給される堆積種、剥離種及び酸化剤によって半導体表面に膜が形成或いは剥離される工程を計算する。
【０００４】
また、シミュレーション結果を短時間で得るために、半導体素子の膜厚方向のみをシミュレーションする１次元半導体シミュレーション装置も提案されている（例えば、特許文献２）。
【０００５】
また、最近では、ＳＯＩ（Silicon On Insulator）素子をさらに高速化等できる高性能な素子を実現するため、非特許文献１に示すような、ＳＯＮ（Silicon On Nothing）プロセスによるＭＯＳＦＥＴ等が提案され、そのための高速かつ解析精度に優れたシミュレーション装置が求められている。
【０００６】
しかし、１次元半導体プロセスシミュレーションでは、計算精度の点で問題があり、適用できるモデルに限界があった。また、２次元の半導体プロセスシミュレーションにおいては、次のような問題があった。すなわち、２次元断面では外界に接していない領域が、３次元の実構造ではこの２次元領域外の一部で外界に接している場合等が考えられ、素子内に空洞部を有するモデルでは従来のシミュレーション装置ではシミュレーションできない状況にあった。ここで、外界とは、半導体プロセスである酸化プロセス、堆積プロセス、またはエッチングプロセス等の各種プロセスにおける酸化雰囲気等の各種プロセス雰囲気をいう。
【０００７】
例えば、非特許文献１に記載された、ＳＯＮプロセスによるＭＯＳＦＥＴ製作の場合、２次元シミュレーションでは素子内部に空洞領域を有しているが、３次元の実構造では外界と接するが２次元断面では外界と接するとは判断されないので、現実のプロセスに合致したシミュレーション計算ができず、３次元シミュレーションによらなければならないという問題があった。
【特許文献１】特開２００２−１１０４９４号公報
【特許文献２】特開平７−６８０６４号公報
【非特許文献１】"Highly Performant Double Gate MOSFET realized with SON process" S.Harrison et al  ＩＥＤＭ  ２００３  ｐ４４９−４５２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、２次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域について、３次元シミュレーションと同様の効果が得られるような半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体素子の２次元構造情報の一部についてシミュレーション領域を指定する領域指定部と、前記領域指定部により指定されたシミュレーション領域について３次元製造プロセスの効果を有するプロセス条件を指定する３次元製造プロセス条件指定部とを有することを特徴とする半導体プロセスシミュレーション装置が提供される。
【００１０】
また、本発明の他の態様によれば、半導体素子の２次元構造情報の一部についてシミュレーション領域を指定する領域指定ステップと、前記領域指定ステップにより指定されたシミュレーション領域について３次元製造プロセスの効果を有するプロセス条件を指定する３次元製造プロセス条件指定ステップとを有することを特徴とする半導体プロセスシミュレーション方法が提供される。
【発明の効果】
【００１１】
本発明によれば、２次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域について、３次元シミュレーションと同様の効果が得られるような半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法が可能となった。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態に係る半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法について、図面を参照して説明する。
【００１３】
（半導体プロセスシミュレーション装置の構成）
図１は、本発明の実施形態に係るプロセスシミュレーション装置の構成を示すブロック図である。
【００１４】
本発明の実施形態に係るプロセスシミュレーション装置１１０は、プロセスシミュレーションにより得られる半導体素子の形状や不純物分布等の情報を利用して半導体素子の電気特性を予測するデバイスシミュレーション装置１０３と、プロセスシミュレーションやデバイスシミュレーションから予測される半導体素子の製造プロセス条件に基づいて実際の半導体素子を製造する半導体素子製造装置１０４とに接続され、半導体素子製造システム１００を構成している。この半導体素子製造システム１００によれば、プロセスシミュレーションおよびデバイスシミュレーションから予測される半導体素子の製造プロセス条件に基づいて半導体素子の製造処理を行うことができるので、試作回数を少なくして所望の特性を備えた半導体素子の製造が可能となり、また、半導体素子製造の工期や経費を大幅に短縮することができる。
【００１５】
プロセスシミュレーション装置１１０は、プロセスシミュレーション制御部１１１、入出力インターフェイス１１２、熱処理プロセス（酸化プロセス）計算部１１３、薄膜形成プロセス（堆積プロセス）計算部１１４、剥離プロセス（エッチングプロセス）計算部１１５、不純物導入プロセス計算部１１６、ホトレジストプロセス計算部１１７、平坦化プロセス計算部１１８、擬似３次元シミュレーション領域指定処理部１１９、プロセス条件指定部１２０を備える。
【００１６】
プロセスシミュレーション制御部１１１は、例えばＣＰＵ（Central Processing Unit）のように、プロセスシミュレーション装置内の構成要素の動作をプロセスシミュレーションプログラムに従って制御する。
【００１７】
入出力インターフェイス１１２は、例えばグラフィカルユーザインタフェイス（ＧＵＩ）のように、プロセスシミュレーション装置１１０と入力部１０１および出力部１０２との間のデータの入出力処理を制御、支援する。特に入出力インターフェイス１１２としてＧＵＩを利用した場合には、ユーザは出力部１０２に表示された画面に従ってインタラクティブにプロセスシミュレーションの実行、擬似３次元シミュレーション領域の指定およびプロセス条件の変更等の各種命令の操作を行うことができるので、非常に効率が良い。
【００１８】
熱処理プロセス（酸化プロセス）計算部１１３、薄膜形成プロセス（堆積プロセス）計算部１１４、剥離プロセス（堆積プロセス）計算部１１５、不純物導入プロセス計算部１１６、ホトレジストプロセス計算部１１７、および平坦化プロセス計算部１１８は、各々の半導体素子製造プロセスにおける、酸化等の熱処理プロセス、ＣＶＤ法等による堆積等の薄膜形成プロセス、エッチング等の剥離プロセス、イオン注入等の不純物導入プロセス、リソグラフィによるホトレジストプロセス、およびＣＭＰ等の平坦化プロセス工程につき所定の物理式に従ってプロセスシミュレーションを実行し、それぞれのプロセス後の半導体素子の形状および不純物分布等の半導体素子が有する物性を予測する。
【００１９】
擬似３次元シミュレーション領域指定処理部１１９は、ユーザからの指示に従って、半導体素子の全領域の中から外界に露出していると仮定する領域、すなわち、擬似３次元シミュレーションを実行する領域を指定する。これらの領域の指定は、半導体素子の全領域の一部であってもよいし、全部であってもよい。なお、擬似３次元シミュレーション処理を実行する領域は、ユーザが入出力インターフェイス１１２を介してインタラクティブに指定するようにしても、プロセスシミュレーションを開始する際に入力する半導体素子の構造情報とプロセス条件と共に入力するようにしても良い。これらの入力された領域は、データ記憶部１２１に記憶される。
【００２０】
プロセス条件指定部１２０は、擬似３次元シミュレーション領域指定処理部１１９で指定された領域でのプロセス条件を、２次元シミュレーションにおけるプロセス条件から３次元製造プロセスの効果を有する酸化プロセス、堆積プロセス、およびエッチングプロセスに指定し、変更する。擬似３次元シミュレーション領域指定処理部１１９で指定された領域において、プロセス条件指定部１２０で、酸化、堆積またはエッチングのプロセス指定がされる。これらの入力されたプロセス条件は、データ記憶部１２１に記憶される。
【００２１】
酸化プロセス指定では、擬似３次元シミュレーション領域指定処理部１１９で指定された酸化領域の内部は、３次元の実構造ではこの２次元領域外の一部で外界に接しているので、酸化雰囲気にあるものとプロセス条件が変更される。この場合において、擬似３次元シミュレーション領域、すなわち、例えば、空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、３次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更することができる。具体的には、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等の各種パラメータをプロセス条件として変更できる。
【００２２】
堆積プロセス指定では、擬似３次元シミュレーション領域指定処理部１１９で指定された堆積領域の内部は、３次元の実構造ではこの２次元領域外の一部で外界に接しているので、例えば、ＣＶＤ法による膜形成の場合は、反応ガス雰囲気にあるものとプロセス条件が変更される。この場合において、擬似３次元シミュレーション領域、すなわち、例えば、空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、３次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更することができる。具体的には、反応ガスの指定された領域への到達度、吸着性、反応性等に影響するパラメータをプロセス条件として変更できる。
【００２３】
エッチングプロセス指定では、擬似３次元シミュレーション領域指定処理部１１９で指定されたエッチング領域の内部は、３次元の実構造ではこの２次元領域外の一部で外界に接しているので、エッチング雰囲気にあるものとプロセス条件が変更される。この場合において、擬似３次元シミュレーション領域、すなわち、例えば、空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、３次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更することができる。具体的には、擬似３次元シミュレーション領域指定処理部１１９で指定された領域のエッチングレート、ローディング効果の大小等のエッチング性に影響するパラメータをプロセス条件として変更できる。また、擬似３次元シミュレーション領域指定処理部１１９で指定されたエッチング領域が段階的に複数のエッチング領域として領域指定された場合は、各々のエッチング領域に対応した上記パラメータをプロセス条件として変更できる。
【００２４】
なお、プロセスシミュレーション装置１１０は、構造情報や最適化するプロセス条件等のプロセスシミュレーションに関する各種情報を入力するための入力部１０１、プロセスシミュレーションの結果やエラー情報等のプロセスシミュレーションに関する各種情報を出力するための出力部１０２と電気的に接続されている。ここで、入力部１０１としては、例えばキーボード、マウス、またはポインタ等の装置、出力部１０２としては、例えばディスプレイ、プリンタ等の装置がある。
【００２５】
（半導体プロセスシミュレーション装置の動作）
図２は、本発明に係る半導体プロセスシミュレーション装置の動作を説明するためのフローチャートである。以下、これを参照して、図１に示した本発明の実施の形態に係るプロセスシミュレーション装置の動作について説明する。
【００２６】
本発明の実施の形態に係る半導体プロセスシミュレーション装置は、半導体素子のデバイス構造情報および、酸化、拡散、堆積、およびエッチング等のプロセス条件に関する情報が入力される（Ｓ２０１、Ｓ２０２）。ここで、プロセス条件は、２次元プロセス条件と３次元製造プロセスの効果を有するプロセス条件とが入力される。３次元製造プロセスの効果を有するプロセス条件は、主に、酸化プロセス、堆積プロセス、およびエッチングプロセス条件であって、デバイス構造情報入力ステップ（Ｓ２０１）で入力される半導体素子のデバイス構造情報に関連付けて入力される。すなわち、デバイス構造情報入力ステップ（Ｓ２０１）で入力指定された領域に対応して３次元製造プロセスの効果を有するプロセス条件が入力される（Ｓ２０２）。これらのデータは、データ記憶部１２１に記憶される。
【００２７】
次に、３次元製造プロセスの効果を有する２次元シミュレーション、すなわち、Ｓ２０３のステップで、擬似３次元シミュレーション処理をするかどうか判断する（Ｓ２０３）。
【００２８】
擬似３次元シミュレーション処理をすると判断された場合は、３次元製造プロセスの効果を有する２次元シミュレーションを実行させる領域を、デバイス構造情報入力ステップ（Ｓ２０１）で入力指定された領域から指定し（Ｓ２０４）、この指定された領域に対応する３次元製造プロセスの効果を有するプロセス条件を各々指定する（Ｓ２０５）。これらの領域またはプロセス条件は、データ記憶部１２１から読み出される。また、擬似３次元シミュレーション領域指定ステップ（Ｓ２０４）で指定された領域が段階的に複数の領域として領域指定された場合は、各々の領域に対応したプロセス条件として指定できる。
【００２９】
３次元製造プロセスの効果を有するシミュレーションを実行させる領域すべてについて領域指定がされたかどうかを判断する（Ｓ２０６）。領域指定が終了していないときは、Ｓ２０４のステップに戻り、擬似３次元シミュレーション領域の指定を続行する。
【００３０】
３次元製造プロセスの効果を有する２次元シミュレーションを実行させる領域すべてについて領域指定がされたと判断された場合は、次のプロセス条件変更処理ステップに進み、所定のプロセスについてプロセス条件を変更する（Ｓ２０７）。具体的には、擬似３次元シミュレーション領域は外界に露出していると仮定して、プロセス条件を設定する。
【００３１】
上記の各ステップを経た後、プロセスシミュレーション制御部１１１が、プロセスシミュレーション実行部（例えば、熱処理プロセス計算部１１３等）を起動し、起動されたプロセスシミュレーション実行部がそのプロセスに関する物理方程式を計算し、プロセス後の半導体素子の形状および不純物分布等の半導体素子が有する物性の２次元シミュレーション計算を実行する（Ｓ２０８）。尚、Ｓ２０３のステップで、擬似３次元シミュレーション処理をすると判断されなかった場合は、直接このＳ２０８ステップが実行され、３次元製造プロセスの効果は考慮されずに２次元シミュレーション計算が実行される。
【００３２】
図３は、本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである堆積プロセスのシミュレーション状態を示す。（ａ）は、Ｓｉ基板３０１の上に空洞領域３０２を有してＳｉブリッジ３０３が形成された構造になっている。従来の２次元半導体プロセスシミュレーションでは、Ｓｉブリッジ３０３上部に堆積膜３０４が形成されるだけであった。しかし、本発明によると、空洞領域３０２を指定することによって、空洞領域３０２は外界に接すると判断されるので、堆積プロセスのシミュレーション結果としては、（ｂ）のように空洞領域３０２の内部にも堆積膜３０４が形成される。
【００３３】
図４は、本発明の実施の形態に係る半導体プロセスシミュレーションによる剥離プロセスであるエッチングプロセスのシミュレーション状態を示す。（ａ）は、Ｓｉ基板３０１の上にＳｉＧｅ領域３０５を有してＳｉブリッジ３０３が形成された構造になっている。従来の２次元半導体プロセスシミュレーションでは、ＳｉＧｅ領域３０５がエッチングされることはなかった。しかし、本発明によると、ＳｉＧｅ領域３０５を指定することによって、ＳｉＧｅ領域３０５は外界に接すると判断されるので、剥離プロセスのシミュレーション結果としては、（ｂ）のようにＳｉＧｅ領域３０５もエッチングされ、ＳｉＧｅ領域３０５を空洞領域３０２にするシミュレーションが実行できる。
【００３４】
図５は、本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである酸化プロセスのシミュレーション状態を示す。（ａ）は、Ｓｉ基板３０１の上に空洞領域３０２を有してＳｉブリッジ３０３が形成された構造になっている。従来の２次元半導体プロセスシミュレーションでは、Ｓｉブリッジ３０３の上部に酸化膜３０６が形成されるだけであった。しかし、本発明によると、空洞領域３０２を指定することによって、空洞領域３０２も外界に接すると判断されるので、酸化プロセスのシミュレーション結果としては、（ｂ）のように空洞領域３０２の内部にも酸化膜３０６が形成される。
【００３５】
２次元シミュレーションが完了すると、プロセスシミュレーション制御部１１１が全ての工程のプロセスシミュレーションが終了したか否かを判別し、シミュレーション結果を出力して、２次元シミュレーションが終了する。
【００３６】
（実施の形態の効果）
上記したように、本実施の形態によれば、２次元半導体プロセスシミュレーションにおいて、特定のシミュレーション領域を指定することで、その指定された領域については、３次元シミュレーションと同様の効果が得られる半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法を提供することができる。特に、酸化工程における酸化剤や、堆積工程での堆積種、更に剥離工程での剥離種（エッチャント）の供給がされるかどうか、半導体素子の領域ごとに指定することにより、これまで２次元シミュレーションでは取り扱うことのできなかった、３次元構造に起因する形状変化を短時間でシミュレーションすることを可能が可能になった。そのことによって、半導体素子内に空洞領域を有する、ＳＯＮ−Ｔｒ、ＭＯＳＦＥＴ等を本発明に係る２次元シミュレーションにより評価することが可能となり、デバイス設計を効率化することが可能となった。
【００３７】
（本半導体プロセスシミュレーションの適用例１）
ＳＯＮプロセスにより作製されるＭＯＳＦＥＴの製造プロセスにおいて、本発明に係る半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法がどのように適用できるかについて説明する。
【００３８】
図６は、ＳＯＮプロセスにより作製されるＭＯＳＦＥＴの製造プロセスを示し、（ａ）は、第１の製造工程を示し、（ｂ）は（ａ）のＸ１−Ｘ１断面を示す図である。まず、Ｓｉ基板４０１に素子分離のために、ＳＴＩ（Shallow Trench Isolation）４０２が周囲に形成される。ＳｉＧｅ結晶層４０３を選択的にＳｉ基板４０１上に５０ｎｍの厚さで堆積させ、次に、Ｓｉ結晶層４０４を非選択的に堆積させる。
【００３９】
図６（ｃ）は、第２の製造工程を示し、（ｄ）は（ｃ）のＸ２−Ｘ２断面を示す図である。Ｓｉ結晶層４０４の上に、ＣＶＤ法等により、ゲートとなるＡＡ領域４０５にＳｉ単結晶層４０６を成長させ、ＳＴＩ４０２の領域の上にはＳｉ多結晶層４０７を成長させる。次に、特別なブリッジ状のマスクを用いたＲＩＥ（Reactive Ion Etching）により、Ｓｉ／ＳｉＧｅの積層部をソース、ドレインおよびチャネルとなるようエッチング形成する。
【００４０】
図６（ｅ）は、第３の製造工程を示し、（ｆ）は（ｅ）のＸ３−Ｘ３断面を示す図である。ＳｉＧｅ結晶層４０３のみがエッチングされ、空洞部４０８が形成される。残ったＳｉブリッジ４０９を、２０オングストローム厚の熱酸化膜４１０で覆う。
【００４１】
図６（ｇ）は、第４の製造工程を示し、（ｈ）は（ｇ）のＸ４−Ｘ４断面を示す図である。リンドープされたポリシリコン４１１をＳｉブリッジ４０９の全周囲に堆積させ、ＲＩＥによりエッチングして、トップゲート４１２とボトムゲート４１３を形成する。その後、ＰＭＯＳとするためボロンがモニタしながらイオン打ち込みにより導入され、また、コンタクト等を形成等することで、ＳＯＮプロセスによるＭＯＳＦＥＴが作製される。
【００４２】
上記のＭＯＳＦＥＴ作製プロセスにおいて、図６（ｅ）、（ｆ）に示した工程は、ＳｉＧｅ結晶層４０３をエッチングして空洞部４０８を形成するプロセスであるが、図６（ｄ）では、ＳｉＧｅ結晶層４０３が外界と接しているとは判断できない。すなわち、従来の２次元プロセスシミュレーションでは、ＳｉＧｅ結晶層４０３はエッチングされないが、本発明に係る２次元プロセスシミュレーションでは、ＳｉＧｅ結晶層４０３のある領域を領域指定し、プロセス条件を変更することで、３次元シミュレーションと同様の効果が得られ、ＳｉＧｅ結晶層４０３はエッチングされて空洞部４０８が形成される。
【００４３】
また、図６（ｅ）、（ｆ）の工程で、Ｓｉブリッジ４０９を２０オングストローム厚の熱酸化膜４１０で覆う場合でも、上記と同様に、空洞部４０８のある領域を領域指定し、プロセス条件を変更する。空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、３次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更する。具体的には、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等の各種パラメータをプロセス条件として変更することで、３次元シミュレーションと同様の効果が得られ、Ｓｉブリッジ４０９の上部と共に、空洞部４０８の内部にも熱酸化膜４１０が形成される。
【００４４】
また、図６（ｇ）、（ｈ）において、リンドープされたポリシリコン４１１をＳｉブリッジ４０９の全周囲に堆積させる工程でも、上記と同様に、空洞部４０８のある領域を領域指定し、プロセス条件を変更することで、３次元シミュレーションと同様の効果が得られ、Ｓｉブリッジ４０９の上部と共に、空洞部４０８の内部にもポリシリコン４１１が堆積される。
【００４５】
（本半導体プロセスシミュレーションの適用例２）
ＤＲＡＭ（Dynamic Random Access Memory）のトレンチ型キャパシタの酸化プロセスにおいて、本発明に係る半導体プロセスシミュレーション装置および半導体プロセスシミュレーション方法がどのように適用できるかについて説明する。図７（ａ）は、Ｓｉ基板５０１上に形成されたＤＲＡＭのトレンチ構造を示し、（ｂ）は、このＤＲＡＭのトレンチ５０２と２次元シミュレーションを行う断面との位置関係を示す図である。
【００４６】
図７（ａ）において、トレンチ５０２は、Ｓｉ基板表面５０４からＳｉ基板５０１の内部へ向かってエッチング工程により深い空洞部５０３が形成されている。
誘電体としてのＳｉＯ２膜を空洞部５０３の内壁に酸化プロセスにより形成するが、空洞部５０３の形状やＳｉ基板５０１の面方位によって酸化レート等が異なるので、Ｓｉ基板表面５０４からの深さを変えて、図７（ｂ）に示す２次元シミュレーションを行う断面５０５の深さ位置ｄで形成される酸化膜の２次元シミュレーションを行いたい場合がある。図８（ａ）は、図７（ｂ）に示した２次元シミュレーションを行う断面５０５の深さ位置ｄでの平面図を示す。また、図８（ｂ）は、深さ位置ｄでの酸化プロセス終了後の状態を示す。
【００４７】
従来の２次元プロセスシミュレーションでは、トレンチ５０２の空洞部５０３が閉じた形状であるので、酸化雰囲気と接しているとは判断されず、酸化プロセスの２次元シミュレーションにおいては、空洞部５０３の内壁に酸化膜５０６が形成されることはなかった。しかし、３次元の実構造では、トレンチ５０２の空洞部５０３は酸化雰囲気と接しており、酸化剤が空洞部５０３内へ入り空洞部５０３の内壁には酸化膜５０６が形成される。
【００４８】
そこで、本半導体プロセスシミュレーションを適用すれば、トレンチ５０２の空洞部５０３の内壁領域を領域指定でき、プロセス条件を変更する。空洞部の深さ、幅、等の形状、および表面状態等の種々の条件を考慮して、３次元の実構造の下でのシミュレーションと等価なシミュレーションを可能とできるよう、半導体素子の外周部と異なるプロセス条件に変更する。具体的には、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等の各種パラメータをプロセス条件として変更することで、３次元シミュレーションと同様の効果が得られ、空洞部５０３の内壁に酸化膜５０６が形成される。また、任意の深さ位置ｄに対応した酸化プロセスの各種パラメータ、例えば、温度、時間、流量および酸化種の酸化膜中での拡散係数、面方位による酸化レート等を指定することで、３次元の実構造の下でのシミュレーションと等価なシミュレーションを短時間で行うことが可能になり、デバイス設計を効率化することが可能となる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係るプロセスシミュレーション装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係る半導体プロセスシミュレーション装置の動作を説明するためのフローチャートである。
【図３】本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである堆積プロセスのシミュレーション状態を示す。
【図４】本発明の実施の形態に係る半導体プロセスシミュレーションによる剥離プロセスであるエッチングプロセスのシミュレーション状態を示す。
【図５】本発明の実施の形態に係る半導体プロセスシミュレーションによる薄膜形成プロセスである酸化プロセスのシミュレーション状態を示す。
【図６】ＳＯＮプロセスにより作製されるＭＯＳＦＥＴの製造プロセスを示す図である。
【図７】（ａ）は、Ｓｉ基板５０１上に形成されたＤＲＡＭのトレンチ構造を示し、（ｂ）は、このＤＲＡＭのトレンチ５０２と２次元シミュレーションを行う断面との位置関係を示す。
【図８】（ａ）は、図７（ｂ）に示した２次元シミュレーションを行う断面５０５の深さ位置ｄでの平面図を示す。また、（ｂ）は、深さ位置ｄでの酸化プロセス終了後の状態を示す。
【符号の説明】
【００５０】
１００、半導体素子製造システム      １０１、入力部      １０２、出力部
１０３、デバイスシミュレーション装置      １０４、半導体素子製造装置
１１０、プロセスシミュレーション装置      
１１１、プロセスシミュレーション制御部      
１１２、入出力インターフェイス      
１１３、熱処理プロセス（酸化プロセス）計算部
１１４、薄膜形成プロセス（堆積プロセス）計算部
１１５、剥離プロセス（堆積プロセス）計算部
１１６、不純物導入プロセス計算部      １１７、ホトレジストプロセス計算部
１１８、平坦化プロセス計算部      
１１９、擬似３次元シミュレーション領域指定処理部
１２０、プロセス条件指定部      １２１、データ記憶部
【図１】
2007005488.tif 000003
【図２】
2007005488.tif 000004
【図３】
2007005488.tif 000005
【図４】
2007005488.tif 000006
【図５】
2007005488.tif 000007
【図６】
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【図７】
2007005488.tif 000009
【図８】
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