(57)【要約】【課題】メモリ素子にかかるストレスを小さくし、リテンション特性の低下を抑制する。【解決手段】本発明に係る半導体装置は、半導体基板１のセル９内に形成された複数の半導体素子（例えばＥＥＰＲＯＭ）１０と、前記セル９の外周を囲む第１の遮光壁１５ｂと、前記第１の遮光壁１５ｂの上面と繋がっている外枠部、及び前記外枠部の中に形成された格子部を有し、前記格子部に形成された開口部２１が前記セル９の上方に位置する第１の遮光膜１５ａと、前記第１の遮光膜１５ａ上に形成され、前記複数の開口部２１それぞれの外周を囲む複数の第２の遮光壁１６ｂと、それぞれが互いに異なる前記第２の遮光壁１６ｂの上面と繋がっており、前記複数の開口部それぞれの上方及びその周囲に位置する複数の第２の遮光膜１６ａとを具備する。【選択図】図５
2007287880.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のセル内に形成された複数の半導体素子と、
前記セルの外周を囲む第１の遮光壁と、
前記第１の遮光壁の上面と繋がっている外枠部、及び前記外枠部の中に形成された格子部を有し、前記格子部に形成された開口部が前記セルの上方に位置する第１の遮光膜と、
前記第１の遮光膜上に形成され、前記複数の開口部それぞれの外周を囲む複数の第２の遮光壁と、
それぞれが互いに異なる前記第２の遮光壁の上面と繋がっており、前記複数の開口部それぞれの上方及びその周囲に位置する複数の第２の遮光膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記開口部及び前記第２の遮光膜の形状が三角形、又は長方形であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口部及び前記第２の遮光膜の形状が正六角形であり、蜂の巣状に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体素子がＥＥＰＲＯＭであることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板のセル内に半導体素子を形成する工程と、
前記セルの外周を囲む第１の遮光壁を形成するとともに、前記第１の遮光壁の上面と繋がっている外枠部、及び前記外枠部の中に形成された格子部を有し、前記格子部に形成された開口部が前記セルの上方に位置する第１の遮光膜を形成する工程と、
前記第１の遮光膜上に前記複数の開口部それぞれの外周を囲む複数の第２の遮光壁を形成するとともに、それぞれが互いに異なる前記第２の遮光壁の上面と繋がっており、前記複数の開口部それぞれの上方及びその周囲に位置する複数の第２の遮光膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に本発明は、メモリ素子にかかるストレスを小さくすることにより、メモリ素子のリテンション特性の低下を抑制することができる半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置のメモリセル内には、メモリ素子（例えばＥＥＰＲＯＭ）１０１が複数設けられている。図８は、メモリ素子１０１を示す平面図である。メモリ素子１０１は、フローティングゲート１０４、コントロール部１０７ａ、書込み及び読出し部１０７ｂ、並びに消去部１０７ｃを有している。メモリ素子１０１は、フローティングゲート１０４に電荷を注入することによりデータの書込みを行っており、フローティングゲート１０４から電荷を放出することによりデータの消去を行っている。一方、外部からの光（例えば紫外線）の照射によりメモリ素子１０１のフローティングゲート１０４に蓄積された電荷が抜け、データが失われる場合がある。そこで、半導体装置では、Ａｌ遮光膜及びＡｌ遮光壁を設け外部からの光を遮光することにより、データの損失を防止している。
【０００３】
図９は、従来の半導体装置２００の構成を説明する為の断面図である。シリコン基板１００上のメモリセル内には、複数のメモリ素子１０１が形成されている。メモリ素子１０１上には層間絶縁膜１１０，１２０，１３０がこの順に積層されている。メモリセルの外周部にはＡｌ遮光壁１４０ｂ、１５０ｂ、及び１６０ｂが層間絶縁膜１１０，１２０，１３０に形成された溝に埋め込まれている。また、層間絶縁膜１１０及び１２０上には、それぞれＡｌ遮光壁１４０ｂ及び１５０ｂの上面に沿ってＡｌ遮光膜１４０ａ及び１５０ａが形成されている。そして、層間絶縁膜１３０上には一枚のＡｌ遮光膜１６０ａが形成されており、メモリセルの全面及び周囲、の上方に位置している。これらにより、外部からの光がメモリ素子１０１に照射されることを防止している。
これに類似する技術が特許文献１に記載されている。
【特許文献１】特開２００３−１２４３６３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の従来の技術では、光の浸入は、防ぐことができる。しかし、メモリセルの全面に遮光膜を設けると、メモリ素子にかかるストレスが大きくなる。このため、フローティングゲートに蓄積された電荷が抜け、データが失われることがある。よって、メモリ素子のリテンション特性が低下する。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、遮光膜に起因してメモリ素子にかかるストレスを小さくして、メモリ素子のリテンション特性の低下を抑制することができる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板のセル内に形成された複数の半導体素子と、
前記セルの外周を囲む第１の遮光壁と、
前記第１の遮光壁の上面と繋がっている外枠部、及び前記外枠部の中に形成された格子部を有し、前記格子部に形成された開口部が前記セルの上方に位置する第１の遮光膜と、
前記第１の遮光膜上に形成され、前記複数の開口部それぞれの外周を囲む複数の第２の遮光壁と、
それぞれが互いに異なる前記第２の遮光壁の上面と繋がっており、前記複数の開口部それぞれの上方及びその周囲に位置する複数の第２の遮光膜と、
を具備する。
【０００７】
この半導体装置によれば、メモリセルの上方に位置する第２の遮光膜を複数に分割しているため、遮光膜に起因してメモリ素子にかかるストレスを小さくすることができる。また、第１の遮光膜及び第２の遮光壁を設けたため、第２の遮光壁を分割することによってできる隙間から光が漏れてメモリ素子に照射することを防止できる。
【０００８】
前記開口部及び前記第２の遮光膜の形状が三角形、又は長方形であってもよい。また、前記開口部及び前記第２の遮光膜の形状が正六角形であり、蜂の巣状に配置されてもよい。
ここで、前記半導体素子がＥＥＰＲＯＭであることが好ましい。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板のセル内に半導体素子を形成する工程と、
前記セルの外周を囲む第１の遮光壁を形成するとともに、前記第１の遮光壁の上面と繋がっている外枠部、及び前記外枠部の中に形成された格子部を有し、前記格子部に形成された開口部が前記セルの上方に位置する第１の遮光膜を形成する工程と、
前記第１の遮光膜上に前記複数の開口部それぞれの外周を囲む複数の第２の遮光壁を形成するとともに、それぞれが互いに異なる前記第２の遮光壁の上面と繋がっており、前記複数の開口部それぞれの上方及びその周囲に位置する複数の第２の遮光膜を形成する工程と、
を具備する。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。図１から図５は、第１の実施形態に係る半導体装置３０の製造方法を説明するための図である。図１，３，４及び５において（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す断面図である。図２は、本実施形態に係る半導体装置３０のメモリ素子１０の詳細を示す平面図及び断面図である。まず、図１（ｂ）及び（ｃ）に示すようにシリコン基板１にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、シリコン基板１にはレジストパターン（図示せず）が形成される。次いで、このレジストパターンをマスクとして、Ｐ型不純物イオンを注入する。これにより、シリコン基板１にＰウェル５ａが形成される。Ｐウェル５ａには、後述するように、メモリ素子１０のコントロール部７ａ、並びに書込み及び読出し部７ｂが形成される。その後、フォトレジストを除去する。次いで、シリコン基板１にＮウェル５ｂを形成する。Ｎウェル５ｂの形成方法は、Ｐ型不純物イオンを注入する代わりにＮ型不純物イオンを注入する点を除いて、Ｐウェル５ａの形成方法と同一である。Ｎウェル５ｂには、後述するように、消去部７ｃが形成される。
【００１１】
次いで、シリコン基板１に素子分離膜２を形成し、メモリ素子１０が形成される素子領域を、他の領域から分離する。素子分離膜２はＳＴＩであってもよいし、ＬＯＣＯＳ酸化法により形成されても良い。または、トレンチアイソレーション法によりシリコン基板１に埋め込まれても良い。
【００１２】
次いで、シリコン基板１にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、シリコン基板１にレジストパターン（図示せず）が形成される。次いで、このレジストパターンをマスクとして、Ｎ型不純物イオンを低エネルギーで注入する。これにより、シリコン基板１のＰウェル５ａのうちコントロール素子７ａとなる部分には、低濃度の反転層８が形成される。その後、レジストパターンを除去する。
【００１３】
次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１にはゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはフローティングゲート４が形成される。
【００１４】
次いで、フローティングゲート４、及び素子分離膜２を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、シリコン基板１にはレジストパターン（図示せず）が形成される。次いで、このレジストパターン、フローティングゲート４、及び素子分離膜２をマスクとして、シリコン基板１にＮ型不純物イオンを注入する。これにより、シリコン基板１のＰウェル５ａに不純物領域６ａ、及び不純物領域６ｂが形成される。その後、フォトレジストを除去する。次いで、シリコン基板１のＮウェル５ｂに不純物領域６ｃを形成する。不純物領域６ｃの形成方法は、Ｎ型不純物イオンを注入する代わりにＰ型不純物イオンを注入する点を除いて不純物領域６ａ、６ｂの形成方法と同一である。不純物領域６ａは、メモリ素子１０のコントロール部７ａのドレイン及びソースであり、不純物領域６ｂは、メモリ素子１０の書込み及び読出し部７ｂのドレイン及びソースであり、不純物領域６ｃは、メモリ素子１０の消去部７ｃのドレイン及びソースである。また、不純物領域６ａ、及び６ｂの不純物濃度は、反転層８の不純物濃度よりも濃い。
以上の工程により、図１（ａ）に示すようにシリコン基板１のメモリセル９には複数のメモリ素子１０が形成される。
【００１５】
次いで、図３（ａ）及び（ｂ）に示すようにメモリ素子１０を含む全面上に、酸化シリコンを主成分とする第１の層間絶縁膜１１を、例えばＣＶＤ法により形成する。次いで、第１の層間絶縁膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現象する。これにより、第１の層間絶縁膜１１上にはレジストパターン（図示せず）が形成される。そして、このレジストパターンをマスクとして第１の層間絶縁膜１１をエッチングする。これにより、第１の層間絶縁膜１１を上下に貫通する溝１８が形成される。溝１８は、メモリセル９の外周を囲んでいる。その後、レジストパターンを除去する。
【００１６】
次いで、溝１８の中、及び第１の層間絶縁膜１１上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、露光及び現象することによりレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、溝１８の中にはＡｌ遮光壁１４ｂが埋め込まれ、第１の層間絶縁膜１１上にはＡｌ遮光膜１４ａが形成される。Ａｌ遮光膜１４ａは、メモリセル９の外周を囲んでおり、下面がＡｌ遮光壁１４ｂの上面と繋がっている。また、本工程によりメモリセル９の上方に位置するＡｌ配線（図示せず）が形成される。その後、レジストパターンを除去する。なお、Ａｌ配線（図示せず）をメモリ素子１０からメモリセル９の外側にＡｌ遮光膜１４ａの一部を切断して外に引き出しても良い。
【００１７】
次いで、図４（ａ）及び（ｂ）に示すように、Ａｌ遮光膜１４ａ及び第１の層間絶縁膜１１を含む全面上に、酸化シリコンからなる第２の層間絶縁膜１２を、例えばＣＶＤ法により形成する。そして、第２の層間絶縁膜１２を上下に貫通する溝１９を形成する。溝１９は、Ａｌ遮光膜１４ａ上に位置し、溝１８と同様にメモリセル９の外周を囲んでいる。溝１９の形成方法は、溝１８の形成方法と同一である。
【００１８】
次いで、溝１９の中、及び第２の層間絶縁膜１２上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、露光及び現象することによりレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ遮光膜１５ａ及びＡｌ遮光壁１５ｂが形成される。Ａｌ遮光膜１５ａは第２の層間絶縁膜上に位置し、Ａｌ遮光壁１５ｂは溝１９内に埋め込まれている。また、Ａｌ遮光膜１５ａは格子状であり、複数の長方形の開口部２１を有する。Ａｌ遮光膜１５ａの縁部分は、メモリセル９の外周の上方に位置しており、開口部２１はメモリセル９の上方に位置している。Ａｌ遮光壁１５ｂは、下面がＡｌ遮光膜１４ａの上面に繋がっており、上面がＡｌ遮光膜１５ａの外枠部分の下面に繋がっている。また、本工程によりメモリセル９の上方に位置するＡｌ配線（図示せず）を形成してもよい。その後レジストパターンを除去する。なお、Ａｌ配線（図示せず）をメモリ素子１０からメモリセル９の外側にＡｌ遮光膜１５ａの一部を切断して外に引き出しても良い。
【００１９】
次いで、図５（ａ）及び（ｂ）に示すように、Ａｌ遮光膜１５ａ及び第２の層間絶縁膜１２を含む全面上に、酸化シリコンからなる第３の層間絶縁膜１３を、例えばＣＶＤ法により形成する。そして、第３の層間絶縁膜１３に、Ａｌ遮光膜１５ａ上に位置する溝２０を形成する。溝２０は、第３の素間絶縁膜１３を上下に貫通しており、開口部２１の外周を口の字型に囲んでいる。溝２０の形成方法は、溝１８及び溝１９の形成方法と同一である。
【００２０】
次いで、複数のＡｌ遮光膜１６ａ及びＡｌ遮光壁１６ｂを形成する。Ａｌ遮光壁１６ｂは溝２０内に埋め込まれて開口部２１を囲んでおり、Ａｌ遮光膜１６ａは開口部２１の全面及びその周囲、の上方に位置している。Ａｌ遮光壁１６ｂは、下面がＡｌ遮光膜１５ａの上面に繋がっており、上面がＡｌ遮光膜１６ａの縁部の下面に繋がっている。これらＡｌ遮光膜１６ａ及びＡｌ遮光壁１６ｂの形成方法は、Ａｌ遮光膜１５ａ及びＡｌ遮光壁１５ｂの形成方法と同一である。各遮光膜１６ａの面積は例えば１０００μｍ２以下である。
【００２１】
このように、第１の実施形態によれば、図５（ａ）及び（ｂ）に示すように、Ａｌ遮光膜１６ａを分割し、一つの遮光膜の面積を従来の半導体装置よりも小さく形成している。これにより、メモリ素子１０にかかるストレスの原因の一つと考えられる、Ａｌ遮光膜１６ａと第３の層間絶縁膜との熱膨張率の違いにより生じる応力を分散することができる。このため、メモリ素子１０にかかるストレスを小さくすることができ、メモリ素子１０のリテンション特性の低下を抑制することができる。また、Ａｌ遮光膜１４ａ、１５ａ及び１６ａ、並びにＡｌ遮光壁１４ｂ、１５ｂ及び１６ｂを形成している。このため。開口部２１及びメモリセル９内のメモリ素子１０に光が照射されることを防止することがきる。
【００２２】
次に、図６を参照して、本発明に係る第２の実施形態を説明する。図６は、本実施形態に係る半導体装置４０を説明するための平面図である。本実施形態に係る半導体装置４０のメモリセル９は六角形であり、Ａｌ遮光膜１５ａの開口部２１は三角形である。また、溝２０及びＡｌ遮光壁１６ｂが開口部２１の外周を三角形状に囲んでいる。そして、開口部２１の全面及びその周囲、の上方に位置するＡｌ遮光膜１６ａの形状も三角形である。また、第１の実施形態と同様の構成については同一の符号を付し説明を省略する。本実施形態に係る半導体装置の製造方法の工程は、第１の実施形態と同じである。本実施形態でも、第１の実施形態と同様の作用及び効果を得ることができる。
【００２３】
次に、図７を参照して、本発明に係る第３の実施形態を説明する。図７は、本実施形態に係る半導体装置５０を説明するための平面図である。本実施形態に係る半導体装置５０のＡｌ遮光膜１５ａの開口部２１は正六角形であり、蜂の巣状に配置されている。また、溝２０及びＡｌ遮光壁１６ｂは開口部２１の外周を正六角形状に囲んでいる。そして、開口部２１の全面及びその周囲、の上方に位置するＡｌ遮光膜１６ａも正六角形であり、蜂の巣状に配置されている。なお、メモリセル９は正方形又は長方形である。そして、メモリセル９の縁部分における開口部２１の形状は、メモリセル９の４つの辺のうち互いに平行な２つの辺では、正六角形の対向する頂点を結んだ線で切断した形状であり、残りの辺では、正六角形の対向する辺を二等分に切断した形状である。また、Ａｌ遮光膜１６ａ、Ａｌ遮光壁１６ｂ、及び溝２０は、開口部２１の形状にあわせて形成されている。また、第１の実施形態と同様の構成については同一の符号を付し説明を省略する。本実施形態に係る半導体装置の製造方法の工程は、第１の実施形態と同じである。本実施形態でも、第１の実施形態と同様の作用及び効果を得ることができる。また、Ａｌ遮光膜１６ａに起因して生じる応力を効率良く分散することができる。
【００２４】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記ではＡｌ遮光膜を３層構造としたが、第１の層間絶縁膜１１上にＡｌ遮光膜１５ａを形成し、第２の層間絶縁膜上にＡｌ遮光膜１６ａを形成する２層構造としても良い。また、４層以上の構造としても良い。また、本発明に係る構造で遮光される素子は、メモリ素子以外の他の半導体素子であってもよい。
【図面の簡単な説明】
【００２５】
【図１】（ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す図、
【図２】本発明に係る半導体装置のメモリ素子の詳細を示す平面図及び断面図
【図３】（ａ）は、図１の次の工程を説明する為の平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す図。
【図４】（ａ）は、図３の次の工程を説明する為の平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す図。
【図５】（ａ）は、図４の次の工程を説明する為の平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す図。
【図６】第２の実施形態に係る半導体装置を説明する為の平面図。
【図７】第３の実施形態に係る半導体装置を説明する為の平面図。
【図８】メモリ素子を示す平面図。
【図９】従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００２６】
１，１００・・・シリコン基板、２・・・素子分離膜、３・・・ゲート酸化膜、４，１０４・・・フローティングゲート、５ａ・・・Ｐウェル、５ｂ・・・Ｎウェル、６ａ、６ｂ、６ｃ・・・不純物領域、７ａ、１０７ａ・・・コントロール部、７ｂ、１０７ｂ・・・書込み及び読出し部、７ｃ、１０７ｃ・・・消去部、８・・・反転層、９・・・メモリセル、１０，１０１・・・メモリ素子、１１，１１０・・・第１の層間絶縁膜、１２，１２０・・・第２の層間絶縁膜、１３，１３０・・・第３の層間絶縁膜、１４ａ、１５ａ、１６ａ、１４０ａ、１５０ａ、１６０ａ・・・Ａｌ遮光膜、１４ｂ、１５ｂ、１６ｂ、１４０ｂ、１５０ｂ、１６０ｂ・・・Ａｌ遮光壁、１８，１９，２０・・・溝、２１・・・開口部、３０，４０，５０，２００・・・半導体装置、
【図１】
2007287880.tif 000003
【図２】
2007287880.tif 000004
【図３】
2007287880.tif 000005
【図４】
2007287880.tif 000006
【図５】
2007287880.tif 000007
【図６】
2007287880.tif 000008
【図７】
2007287880.tif 000009
【図８】
2007287880.tif 000010
【図９】
2007287880.tif 000011