(57)【要約】【課題】電源電圧レベルに関わらず、正常なコラム選択信号の生成が可能なようにする半導体メモリのコラム選択信号制御装置及び方法を提供する。【解決手段】第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段と、所定電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、前記検出信号に応じて前記第１コラム選択信号または第２コラム選択信号のうちの１つを選択して出力する出力制御手段とを含む。【選択図】図２
2007134034.tif 000002
【特許請求の範囲】
【請求項１】
第１コラム選択信号を出力するコラムデコーダと、
前記第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段と、
所定の電圧検出信号の入力に応答して、前記第１コラム選択信号または前記第２コラム選択信号を出力する出力制御手段と
を含むことを特徴とする半導体メモリのコラム選択信号制御装置。
【請求項２】
第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段と、
内部電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、
前記検出信号に応じて前記第１コラム選択信号または第２コラム選択信号のうちの１つを選択して出力する出力制御手段と
を含むことを特徴とする半導体メモリのコラム選択信号制御装置。
【請求項３】
前記信号制御手段は、前記第１コラム選択信号を所定時間遅延させる遅延部と、
前記第１コラム選択信号と前記遅延部によって遅延された第２コラム選択信号を演算する論理回路部と
を含むことを特徴とする請求項１または請求項２に記載の半導体メモリのコラム選択信号制御装置。
【請求項４】
前記遅延部の遅延時間によって、前記第２コラム選択信号のイネーブル区間増加幅が決定されることを特徴とする請求項３に記載の半導体メモリのコラム選択信号制御装置。
【請求項５】
前記遅延部は、抵抗とキャパシタのうち少なくとも１つから構成されることを特徴とする請求項３に記載の半導体メモリのコラム選択信号制御装置。
【請求項６】
前記論理回路部は、論理和演算を行うように構成されることを特徴とする請求項３に記載の半導体メモリのコラム選択信号制御装置。
【請求項７】
前記論理回路部は、ノアゲートで構成されることを特徴とする請求項３に記載の半導体メモリのコラム選択信号制御装置。
【請求項８】
前記電圧検出手段は、外部電圧を用いて基準電圧を生成する基準電圧生成部と、
前記基準電圧と内部電圧を比較して、それに伴う検出信号を出力する比較部とを含むことを特徴とする請求項２に記載の半導体メモリのコラム選択信号制御装置。
【請求項９】
前記基準電圧生成部は、外部電源端と接地端との間に接続された少なくとも２つの抵抗で構成されることを特徴とする請求項８に記載の半導体メモリのコラム選択信号制御装置。
【請求項１０】
前記比較部は、差動増幅器で構成されることを特徴とする請求項８に記載の半導体メモリのコラム選択信号制御装置。
【請求項１１】
前記差動増幅器は、接地端に接続された第１トランジスタと、
電源端と前記第１トランジスタとの間に接続された第２及び第３トランジスタと、
前記電源端と前記第１トランジスタとの間に前記第２及び第３トランジスタに並列接続された第４及び第５トランジスタと
を含むことを特徴とする請求項１０に記載の半導体メモリのコラム選択信号制御装置。
【請求項１２】
前記第２トランジスタと第４トランジスタのゲートが前記第２トランジスタのドレーンに共通接続され、第３トランジスタのゲートに前記内部電圧が入力され、第５トランジスタのゲートに前記基準電圧が入力され、第４トランジスタと第５トランジスタの接続ノードで検出信号が出力されることを特徴とする請求項１１に記載の半導体メモリのコラム選択信号制御装置。
【請求項１３】
前記電圧検出手段は、前記比較部の出力をバッファーリングするためのバッファリング部をさらに含むことを特徴とする請求項８に記載の半導体メモリのコラム選択信号制御装置。
【請求項１４】
前記出力制御手段は、前記検出信号に応じて前記第１コラム選択信号を出力する第１スイッチング部と、
前記検出信号に応じて前記信号制御手段から出力された第２コラム選択信号を出力する第２スイッチング部と
を含むことを特徴とする請求項１または請求項２に記載の半導体メモリのコラム選択信号制御装置。
【請求項１５】
前記第１スイッチング部は、入力端子に前記第１コラム選択信号を受信して、第１制御端子及び第２制御端子に前記検出信号を受信するパスゲートを含むことを特徴とする請求項１４に記載の半導体メモリのコラム選択信号制御装置。
【請求項１６】
前記第２スイッチング部は、入力端子に前記信号制御手段から出力された第２コラム選択信号を受信して、第１制御端子及び第２制御端子に前記検出信号を受信するパスゲートを含むことを特徴とする請求項１４に記載の半導体メモリのコラム選択信号制御装置。
【請求項１７】
半導体メモリのコラム選択信号制御方法であって、
第１コラム選択信号を生成するステップと、
前記第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を 生成するステップと、
第１コラム選択信号生成に用いられる電圧のレベルを判断するステップと、
前記判断結果に応じて前記第１コラム選択信号または前記第２コラム選択信号のうちの１つを該当セルアレイに出力するステップと
を含む、半導体メモリのコラム選択信号制御方法。
【請求項１８】
前記電圧レベルを判断するステップは、内部電圧が前記第１コラム選択信号生成に用いられる電圧を用いて生成した基準電圧以上であるか否かを判断するステップであることを特徴とする請求項１７に記載の半導体メモリのコラム選択信号制御方法。
【請求項１９】
前記第１コラム選択信号生成に用いられる電圧は、外部電圧を含むことを特徴とする請求項１７に記載の半導体メモリのコラム選択信号制御方法。
【請求項２０】
前記判断結果に応じて第１コラム選択信号または前記第２コラム選択信号のうちの１つを該当セルアレイに出力するステップは、
内部電圧が基準電圧以上であれば前記第１コラム選択信号を該当セルアレイに出力するステップと、前記内部電圧が基準電圧未満であれば前記第２コラム選択信号を該当セルアレイに出力するステップと
を含むことを特徴とする請求項１７に記載の半導体メモリのコラム選択信号制御方法。
【請求項２１】
電圧検出手段、信号制御手段を有する半導体メモリのコラム選択信号制御方法であって、
第１コラム選択信号を生成するステップと、
前記第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を 生成するステップと、
前記電圧検出手段で内部電圧レベルが基準電圧以上であるか否かを判断するステップと、
前記判断結果、前記内部電圧レベルが前記基準電圧以上であれば前記第１コラム選択信号を該当セルアレイに出力するステップと、
前記判断結果、前記内部電圧レベルが前記基準電圧以上でなければ前記信号制御手段を介して、前記第２コラム選択信号を該当セルアレイに出力するステップと
を含む、半導体メモリのコラム選択信号制御方法。
【請求項２２】
前記第２コラム選択信号は、前記第１コラム選択信号のイネーブル区間を増加させて生成した信号であることを特徴とする請求項１７又は請求項２１に記載の半導体メモリのコラム選択信号制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に半導体メモリのコラム選択信号制御装置及び方法に関するものである。
【背景技術】
【０００２】
近来、メモリは、より速く大量のデータを書き込むか読み取ることができるように動作周波数が増加し続けている。また、主として固定的な常用電源を用いることができるデスクトップなどのシステムのように、消費電力に関わらず用いられる場合とは異なり、ノートブック、ＰＭＰ（Portable Multimedia Player）など使用期間に制限を受けるバッテリを用いる携帯用機器においてもメモリが多く用いられている。
【０００３】
したがって、低電力を満足するために、メモリ内部の各種電源電圧レベルも低くなり、それに伴い各種制御信号の電圧レベルも低くなっている。
【０００４】
メモリ内で用いられる制御信号は非常に多様であり、その中でも特にコラム選択信号（以下、「Ｙｉ」と称する）は、メモリの基本動作、すなわちデータ読み取り及び書き込みのタイミングを指定する大変重要な信号である（例えば、特許文献１参照）。
【０００５】
従来の技術によれば、図１に示すように、コラムデコーダ１０で前記Ｙｉが生成され、複数のセルアレイのうち自身に該当するセルアレイ２０に出力され、該当センスアンプなどの回路を介して前記Ｙｉのパルス幅、すなわちイネーブル区間の間の該当セルのデータ書き込みまたは読み取りが行われる。
【特許文献１】特開２００６−１７２５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したように、従来の技術に係わる半導体メモリは、電源電圧レベルが低い場合、Ｙｉが生成されることができない場合が生じて、半導体メモリのデータ読み取り及び書き込みエラーを発生させる問題点がある。特に、動作周波数の増加の際、上述したＹｉの生成エラーはより一層深刻である。
【０００７】
本発明は、上述した従来の問題点を解決するために案出したものであり、電源電圧レベルに関わらず、正常なコラム選択信号の生成が可能なようにする半導体メモリのコラム選択信号制御装置及び方法を提供することにその目的がある。
【課題を解決するための手段】
【０００８】
本発明に係わる半導体メモリのコラム選択信号制御装置は、第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を出力する信号制御手段、所定電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段、及び前記検出信号に応じて前記第１コラム選択信号または第２コラム選択信号のうちの１つを選択して出力する出力制御手段を含むことを特徴とする。
【０００９】
本発明に係わる半導体メモリのコラム選択信号制御方法は、 第１コラム選択信号を生成するステップと、前記第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を 生成するステップと、 第１コラム選択信号生成に用いられる電圧のレベルを判断するステップと、前記判断結果に応じて前記第１コラム選択信号または前記第２コラム選択信号のうちの１つを該当セルアレイに出力するステップとを含むことを特徴とする。
【００１０】
本発明に係わる半導体メモリのコラム選択信号制御方法は、 第１コラム選択信号を生成するステップと、前記第１コラム選択信号のイネーブル区間を調節した第２コラム選択信号を 生成するステップと、前記電圧検出手段で内部電圧レベルが基準電圧以上であるか否かを判断するステップと、前記判断結果、前記内部電圧レベルが前記基準電圧以上であれば前記第１コラム選択信号を該当セルアレイに出力するステップと、前記判断結果、前記内部電圧レベルが前記基準電圧以上でなければ前記信号制御手段を介して、前記第２コラム選択信号を該当セルアレイに出力するステップとを含むことを特徴とする。
【発明の効果】
【００１１】
本発明に係わる半導体メモリのコラム選択信号制御装置及び方法では、外部電圧のレベルによりコラム選択信号を調節して出力することによって、外部電圧変動に伴うコラム選択信号の出力エラーを防止して、メモリ動作の信頼性を極大化させられる効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して、本発明に係わる半導体メモリのコラム選択信号制御装置及び方法の好ましい実施形態を説明すれば次の通りである。
【００１３】
図２は、本発明に係わる半導体メモリのコラム選択信号制御装置の構成を示すブロック図であり、図３は、図２の信号制御部の内部構成を示す回路図であり、図４は、図２の電圧検出部の内部構成を示す回路図であり、図５は、図２の出力制御部の内部構成を示す回路図である。
【００１４】
本発明に係わる半導体メモリのコラム選択信号制御装置は、図２に示すように、コラムデコーダ１０から出力された第１コラム選択信号（以下、「Ｙｉ」）のイネーブル区間、すなわち、パルス幅を増加させた第２コラム選択信号（以下、「Ｅ＿Ｙｉ」）を出力する信号制御部１００、所定電圧ＶＩＮＴが既に設定された基準電圧ＶＲＥＦ以上であるかを検出して、それに伴う検出信号ＤＥＴを出力する電圧検出部２００、及び前記検出信号ＤＥＴにより前記Ｙｉまたは前記信号制御部１００から出力されたＥ＿Ｙｉのうちの１つを選択して出力する出力制御部３００を含む。
【００１５】
前記信号制御部１００は、Ｙｉを所定時間遅延させる遅延部１１０、及び前記Ｙｉと前記遅延部１１０によって遅延されたＹｉを演算する論理回路部１２０を含む。この時、前記遅延部１１０の遅延時間によって、前記Ｙｉのパルス幅増加量が決定される。そして、前記遅延部１１０は、抵抗、キャパシタ、または抵抗とキャパシタとの組合せで構成される。そして、前記論理回路部１２０は、論理和演算を行うように、ノアゲート１２１及びノアゲート１２１の出力を反転させるインバータ１２２で構成される。
【００１６】
前記電圧検出部２００は、外部電圧ＶＤＤを用いて基準電圧ＶＲＥＦを生成する基準電圧生成部２１０、前記基準電圧ＶＲＥＦと所定電圧ＶＩＮＴとを比較して、それに伴う検出信号ＤＥＴを出力する比較部２２０、及び前記比較部２２０の出力を完全なロジックレベルでバッファーリングするためのバッファリング部２３０を含む。この時、前記基準電圧生成部２１０は、外部電源端ＶＤＤと接地端ＶＳＳとの間に接続された少なくとも２つの抵抗Ｒ０，Ｒ１で構成される。そして、前記比較部２２０は、差動増幅器で構成される。この時、差動増幅器は、接地端に接続された第１トランジスタＮ１、内部電源端ＶＩＮＴと前記第１トランジスタＮ１との間に接続された第２及び第３トランジスタＰ１，Ｎ２、前記内部電源端ＶＩＮＴと前記第１トランジスタＮ１との間に前記第２及び第３トランジスタＰ１，Ｎ２と並列に接続された第４及び第５トランジスタＰ２，Ｎ３とを含む。この時、前記第２トランジスタＰ１と第４トランジスタＰ２とのゲートが前記第２トランジスタＰ１のドレーンに共通接続され、第３トランジスタＮ２のゲートに前記内部電源端ＶＩＮＴが接続され、第５トランジスタＮ３のゲートに前記基準電圧ＶＲＥＦが入力され、第４トランジスタＰ２と第５トランジスタＮ３との接続ノードで検出信号ＤＥＴが出力されるように構成される。
【００１７】
前記出力制御部３００は、前記検出信号ＤＥＴによりＹｉを出力する第１スイッチング部３１０、及び前記検出信号ＤＥＴにより前記信号制御部１００から出力されたＥ＿Ｙｉを出力する第２スイッチング部３２０を含む。この時、第１スイッチング部３１０は、前記検出信号ＤＥＴを反転させるインバータ３１１、及び入力端子に前記Ｙｉを受信し、第１制御端子に前記インバータ３１１によって反転した前記検出信号ＤＥＴを受信し、第２制御端子に前記検出信号ＤＥＴを受信するパスゲート３１２を含む。そして、第２スイッチング部は、前記検出信号ＤＥＴを反転させるインバータ３２１、及び入力端子に前記Ｅ＿Ｙｉを受信し、第１制御端子に前記検出信号ＤＥＴを受信し、第２制御端子に前記インバータ３２１によって反転した前記検出信号ＤＥＴを受信するパスゲート３２２を含む。
【００１８】
このように構成された本発明に係わる実施形態の動作を説明すれば次の通りである。
先ず、コラムデコーダ１０でＹｉが出力されれば、信号制御部１００が遅延部１１０の遅延時間だけ前記Ｙｉのパルス幅を増加させたＥ＿Ｙｉを出力する。
【００１９】
そして、前記Ｙｉ及びＥ＿Ｙｉは、各々出力制御部３００の第１スイッチング部３１０及び第２スイッチング部３２０に入力される。
【００２０】
一方、電圧検出部２００の基準電圧生成部２１０は、外部電圧ＶＤＤを分配抵抗Ｒ０，Ｒ１によって分配して、基準電圧ＶＲＥＦを生成し、これを比較部２２０に入力する。
【００２１】
この時、前記基準電圧ＶＲＥＦは、外部電圧ＶＤＤがＹｉを正常に生成できるレベルであるかを判断するためのものであって、外部電圧ＶＤＤの変動に比例する。前記基準電圧ＶＲＥＦは、Ｙｉの生成に用いられる電圧を用いて生成されるが、本発明は、前記Ｙｉの生成に用いられる電圧が外部電圧ＶＤＤの場合の例であり、動作環境、設計変更、素子特性変更など多様な理由により他の電圧を用いることもできるため、その場合の該当電圧を用いて前記基準電圧ＶＲＥＦを生成すれば良い。
【００２２】
次いで、電圧検出部２００の比較部２２０は、前記所定電圧ＶＩＮＴと基準電圧ＶＲＥＦとを比較して、所定電圧ＶＩＮＴが高ければ第４トランジスタＰ２がターンオンになり、それに伴い検出信号ＤＥＴがハイレベルとして出力される。
【００２３】
そして、前記検出信号がハイレベルとして出力されることによって、出力制御部３００の第１スイッチング部３１０のパスゲート３１２はターンオフになる反面、第２スイッチング部３２０のパスゲート３２２はターンオンになる。
【００２４】
したがって、第２スイッチング部３２０のパスゲート３２２を介してＥ＿Ｙｉがセルアレイ２０に出力される。すなわち、基準電圧ＶＲＥＦが外部電圧ＶＤＤによって生成されるが、基準電圧ＶＲＥＦが所定電圧ＶＩＮＴより低いということは、外部電圧ＶＤＤがＹｉを正常に生成するのに不足した低電圧レベルということを意味するため、Ｙｉのパルス幅を増加させたＥ＿Ｙｉを出力するのである。
【００２５】
一方、電圧検出部２００の比較部２２０は、前記所定電圧ＶＩＮＴと基準電圧ＶＲＥＦとを比較して、基準電圧ＶＲＥＦが高ければ第５トランジスタＮ３がターンオンになり、それに伴い検出信号ＤＥＴがローレベルとして出力される。
【００２６】
そして、前記検出信号がローレベルとして出力されることによって、出力制御部３００の第１スイッチング部３１０のパスゲート３１２はターンオンになる反面、第２スイッチング部３２０のパスゲート３２２はターンオフになる。
【００２７】
したがって、第１スイッチング部３１０のパスゲート３１２を介してＹｉがセルアレイ２０に出力される。すなわち、基準電圧ＶＲＥＦが外部電圧ＶＤＤによって生成されるが、基準電圧ＶＲＥＦが所定電圧ＶＩＮＴより高いということは、外部電圧ＶＤＤがＹｉを正常に生成するのに十分なレベルであることを意味するため、Ｙｉを元の状態をそのまま出力する。
【００２８】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００２９】
【図１】従来の技術に係わる半導体メモリのコラム選択信号生成構成を示すブロック図である。
【図２】本発明に係わる半導体メモリのコラム選択信号制御装置の構成を示すブロック図である。
【図３】図２の信号制御部の内部構成を示す回路図である。
【図４】図２の電圧検出部の内部構成を示す回路図である。
【図５】図２の出力制御部の内部構成を示す回路図である。
【符号の説明】
【００３０】
ＤＥＴ…検出信号
Ｅ＿Ｙｉ…第２コラム選択信号
Ｎ１…第１トランジスタ
Ｎ２…第３トランジスタ
Ｎ３…第５トランジスタ
Ｐ１…第２トランジスタ
Ｐ２…第４トランジスタ
Ｒ０，Ｒ１…分配抵抗
ＶＤＤ…外部電圧（外部電源端）
ＶＩＮＴ…所定電圧（内部電源端）
ＶＲＥＦ…基準電圧
ＶＳＳ…接地電圧（接地端）
Ｙｉ…第１コラム選択信号
１０…コラムデコーダ
２０…セルアレイ
１００…信号制御部
１１０…遅延部
１２０…論理回路部
１２１…ノアゲート
１２２…インバータ
２００…電圧検出部
２１０…基準電圧生成部
２２０…比較部
２３０…バッファリング部
３００…出力制御部
３１０…第１スイッチング部
３１１…インバータ
３１２…パスゲート
３２０…第２スイッチング部
３２１…インバータ
３２２…パスゲート
【図１】
2007134034.tif 000003
【図２】
2007134034.tif 000004
【図３】
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【図４】
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【図５】
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