(57)【要約】【課題】入力された制御信号の波形が鈍っても誤動作を生じることのないチョッパー回路の提供を図る。【解決手段】入力された制御信号ＣＬＫを遅延する遅延回路１１と、該遅延回路により遅延された制御信号および前記入力された制御信号の差分を検出する差分検出回路１２と、を備えるチョッパー回路であって、前記遅延回路における前記入力された制御信号の変化を判定する第１の閾値、および、前記差分検出回路における前記入力された制御信号の変化を判定する第２の閾値を、共通の閾値（Ｖth１１）として構成する。【選択図】図７
2007266980.tif 000002
【特許請求の範囲】
【請求項１】
入力された制御信号を遅延する遅延回路と、該遅延回路により遅延された制御信号および前記入力された制御信号の差分を検出する差分検出回路と、を備えるチョッパー回路であって、
前記遅延回路における前記入力された制御信号の変化を判定する第１の閾値、および、前記差分検出回路における前記入力された制御信号の変化を判定する第２の閾値を、共通の閾値として構成することを特徴とするチョッパー回路。
【請求項２】
請求項１に記載のチョッパー回路において、
前記遅延回路は、直列接続された奇数段の反転論理ゲートを備えることを特徴とするチョッパー回路。
【請求項３】
請求項２に記載のチョッパー回路において、
前記遅延回路における前記入力された制御信号の変化を判定する第１の閾値、および、前記差分検出回路における前記入力された制御信号の変化を判定する第２の閾値は、前記制御信号が入力される共通の論理回路の閾値となっていることを特徴とするチョッパー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チョッパー回路に関し、特に、クロック等の入力された制御信号波形のエッジをチョップ整形するチョッパー回路に関する。
【背景技術】
【０００２】
従来、例えば、クロック信号の波形をそのまま使用すると、立ち上がりエッジおよび立ち下がりエッジの両方のタイミングを考慮した設計が必要になるため、クロック信号の立ち上がりエッジを検出してパルス状の信号を生成するチョッパー回路（クロックチョッパー回路）が必要とされている。そして、このようなクロックチョッパー回路を使用することにより、入力されるクロック信号の立ち下がり波形のタイミングが様々に変化しても、それに対する考慮を設計上不要にすることが可能になる。なお、本明細書では、チョッパー回路の例としてクロックチョッパー回路を説明するが、本発明は、クロック信号のチョッパー回路に限定されるものではない。
【０００３】
図１は従来のクロックチョッパー回路の一例を示す回路図であり、また、図２および図３は図１に示すクロックチョッパー回路の動作を説明するための波形図である。ここで、図２は図１のクロックチョッパー回路が正常動作する場合を説明するためのものであり、また、図３は図１のクロックチョッパー回路が誤動作する場合を説明するためのものである。
【０００４】
図１に示されるように、従来のクロックチョッパー回路の一例は、インバータＩ１０１〜Ｉ１０４、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｐ１０１，Ｐ１０２、および、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｎ１０１，Ｎ１０２を備えて構成される。
【０００５】
インバータＩ１０１〜Ｉ１０３（奇数段の反転論理ゲート）は、クロック信号（制御信号）ＣＬＫの波形を（反転して）遅延する遅延回路１０１を構成し、また、ＰＭＯＳトランジスタＰ１０１，Ｐ１０２、ＮＭＯＳトランジスタＮ１０１，Ｎ１０２およびインバータＩ１０４は、遅延回路１０１の出力信号（遅延されたクロック信号）Ｓ１０３およびクロック信号ＣＬＫの差分を検出する差分検出回路（アンド回路：トランジスタＰ１０１，Ｐ１０２，Ｎ１０１，Ｎ１０２によるナンド回路およびインバータＩ１０４）１０２を構成している。
【０００６】
図２に示されるように、通常の波形（鈍っていない波形）のクロック信号ＣＬＫが入力されると、図１に示すクロックチョッパー回路は正常に動作し、図２における信号Ｓ１０１のハッチング部分と信号Ｓ１０３のハッチング部分とが重なり合うパルス波形ＰＳ１０１を出力ＯＵＴとして出力する。
【０００７】
一方、図３に示されるように、鈍った波形（スルーレートの大きい波形）のクロック信号ＣＬＫが入力されると、例えば、クロック信号ＣＬＫを受け取る遅延回路１０１における初段のインバータＩ１０１の閾値Ｖth１０１と差分検出回路１０２におけるトランジスタＮ１０２の閾値Ｖth１０２との違いにより、図３における信号Ｓ１０１のハッチング部分と信号Ｓ１０３のハッチング部分とが重なり合うパルス波形は、正しいパルス波形ＰＳ１０２だけでなく、誤ったパルス波形ＰＳ１０３も出力ＯＵＴとして出力されてしまう。
【０００８】
これは、例えば、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されるＣＭＯＳインバータ（インバータＩ１０１）とＮＭＯＳトランジスタＮ１０２とが入力クロック信号ＣＬＫの中間電位のどのレベル（タイミング）で反応を開始（スイッチング）するかは、ＰおよびＮチャネル型のトランジスタ特性の違いといった設計要因だけでなく、実際のトランジスタの製造ばらつき等によっても生じるからである。
【０００９】
図４は従来のクロックチョッパー回路の他の例を示す回路図であり、また、図５および図６は図４に示すクロックチョッパー回路の動作を説明するための波形図である。ここで、図５は図４のクロックチョッパー回路が正常動作する場合を説明するためのものであり、また、図６は図４のクロックチョッパー回路が誤動作する場合を説明するためのものである。
【００１０】
図４に示されるように、従来のクロックチョッパー回路の他の例は、インバータＩ２０１〜Ｉ２０４、ＰＭＯＳトランジスタＰ２０１，Ｐ２０２、および、ＮＭＯＳトランジスタＮ２０１，Ｎ２０２を備えて構成される。なお、参照符号ＲＳＴはロウイネーブルのリセット信号を示している。
【００１１】
インバータＩ２０１〜Ｉ２０３は、クロック信号ＣＬＫの波形を遅延して反転する遅延回路２０１を構成し、また、ＰＭＯＳトランジスタＰ２０１，ＮＭＯＳトランジスタＮ２０１，Ｎ２０２およびインバータＩ２０４は、遅延回路２０１の出力信号Ｓ２０３およびクロック信号ＣＬＫの差分を検出する差分検出回路２０２を構成している。なお、差分検出回路２０２は、リセット信号ＲＳＴによりリセット動作が行われるようになっている。
【００１２】
図５に示されるように、鈍っていない波形のクロック信号ＣＬＫが入力されると、図４に示すクロックチョッパー回路は正常に動作し、クロック信号ＣＬＫの立ち上がりタイミングを開始タイミングとし、且つ、リセット信号ＲＳＴの立ち下がりタイミングを終了タイミングとするパルス波形ＰＳ２０１を出力ＯＵＴとして出力する。
【００１３】
すなわち、図４に示すクロックチョッパー回路は、上述した図１のクロックチョッパー回路とは異なり、パルス波形ＰＳ２０１の立ち下がりタイミングが、図１のクロックチョッパー回路では遅延回路１０１の出力信号Ｓ１０３の立ち下がり部分で決まるのではなく、リセット信号ＲＳＴによるタイミング指示で決められるようになっている。
【００１４】
なお、図４に示すクロックチョッパー回路の差分検出回路２０２は、遅延回路１０１の出力信号Ｓ１０３をゲートに受け取るＮＭＯＳトランジスタＮ２０１、および、クロック信号ＣＬＫをゲートに受け取るＮＭＯＳトランジスタＮ２０２がＣＭＯＳ構成とはなっていないため、クロック信号ＣＬＫの立ち上がりエッジ検出後からリセット信号ＲＳＴによる指示が来るまでの期間、出力が高インピーダンス状態（フローティング状態）となる。なお、フローティング状態を避けるために、例えば、ラッチ回路を接続することもあるが、本発明に関する実質的な動作は関係が薄いため、ここではラッチ回路を省略した回路で説明する。
【００１５】
一方、図６に示されるように、鈍った波形のクロック信号ＣＬＫが入力されると、例えば、クロック信号ＣＬＫを受け取る遅延回路１０１における初段のインバータＩ２０１の閾値Ｖth２０１と差分検出回路２０２におけるトランジスタＮ２０２の閾値Ｖth２０２との違いにより、正しいパルス波形ＰＳ２０２だけでなく、誤ったパルス波形ＰＳ２０３も出力ＯＵＴとして出力されてしまう。なお、この誤ったパルス波形ＰＳ２０３も、トランジスタ特性の違いだけでなく、実際のトランジスタの製造ばらつき等によって生じ得るのは前述した通りである。
【００１６】
ところで、従来、位相合わせを簡単且つ精度良く行うクロック信号分配方式として、クロック信号源で作られるクロックのデューテュー比をほぼ５０％とし、各負荷回路の近傍に対してそれぞれ波形変換回路を設け、分配されたクロック信号を各波形変換回路を介して各負荷回路に供給するようにしたものが提案されている（例えば、特許文献１参照）。
【００１７】
また、従来、サイクルタイムの短いシステムであらゆる高速ＳＲＡＭマクロを駆動するアレイクロックジェネレータ回路として、１つのクロック波形から時間差を設けた２つのクロック波形を生成する組み込み型のクロック生成器（チョッパー回路をアレー状に並べて複数のクロック信号を出力するようにしたもの）を半導体チップ内に搭載することにより、高価なテスタで高精度な２発のクロック信号を印加することなしに、ＡＢＩＳＴ試験を行うようにしたものも提案されている（例えば、特許文献２参照）。
【００１８】
【特許文献１】特開昭５５−０８０１３６号公報
【特許文献２】特開平０７−０９３９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したように、図１〜図３を参照して説明した従来のクロックチョッパー回路の一例、および、図４〜図６を参照して説明した従来のクロックチョッパー回路の他の例において、例えば、鈍った波形（スルーレートの大きい波形）のクロック信号ＣＬＫが入力されると、誤動作となり得るパルス波形ＰＳ１０３およびＰＳ２０３が出力ＯＵＴとして出力されてしまうおそれがあった。
【００２０】
そのため、例えば、従来のクロックチョッパー回路において、スルーレートの非常に大きなクロック信号（制御信号）ＣＬＫが入力された場合でも正しく動作させるためには、例えば、クロックチョッパー回路の前段にクロック信号ＣＬＫを波形整形するためにクロックバッファを挿入する必要があった。このクロックバッファの挿入は、例えば、クロックチョッパー回路が適用される半導体チップのクロックツリーの基本段数の増大やクロックスキューの増加をもたらし、半導体チップの高速性を悪化させることになっていた。
【００２１】
本発明は、上述した従来技術が有する課題に鑑み、入力された制御信号の波形が鈍っても誤動作を生じることのないチョッパー回路の提供を目的とする。
【課題を解決するための手段】
【００２２】
本発明によれば、入力された制御信号を遅延する遅延回路と、該遅延回路により遅延された制御信号および前記入力された制御信号の差分を検出する差分検出回路と、を備えるチョッパー回路であって、前記遅延回路における前記入力された制御信号の変化を判定する第１の閾値、および、前記差分検出回路における前記入力された制御信号の変化を判定する第２の閾値を、共通の閾値として構成することを特徴とするチョッパー回路が提供される。
【発明の効果】
【００２３】
本発明によれば、入力された制御信号の波形が鈍っても誤動作を生じることのないチョッパー回路を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係るチョッパー回路の実施例を、添付図面を参照して詳述する。
【実施例】
【００２５】
図７は本発明に係るクロックチョッパー回路の第１実施例を示す回路図であり、図８は図７に示すクロックチョッパー回路の動作を説明するための波形図である。
【００２６】
図７に示されるように、本第１実施例のクロックチョッパー回路は、インバータＩ１１〜Ｉ１３、ＰＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３、および、ＮＭＯＳトランジスタＮ１１，Ｎ１２を備えて構成される。なお、参照符号１１は遅延回路を示し、また、１２は差分検出回路を示している。
【００２７】
本第１実施例のクロックチョッパー回路は、ＮＭＯＳトランジスタＮ１２のドレイン（Ｓ１１）にソースが電源（第１の電源線）Ｖccに接続されたＰＭＯＳトランジスタＰ１３を追加することにより、ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１２でインバータ（遅延回路１１において、クロック信号ＣＬＫを受け取る初段のインバータ）を構成して動作させる。
【００２８】
遅延回路１１は、インバータＩ１１，Ｉ１２およびトランジスタＰ１３，Ｎ１２（初段のインバータ）により構成され、また、差分検出回路１２は、ＰＭＯＳトランジスタＰ１１，Ｐ１２（Ｐ１３）、ＮＭＯＳトランジスタＮＭＯＳＮ１１，Ｎ１２およびインバータＩ１３によるアンド回路（トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２によるナンド回路およびインバータＩ１３）により構成されている。
【００２９】
ここで、トランジスタＰ１３およびＮ１２によるＣＭＯＳインバータ（トランジスタＮ１２）は、遅延回路１１および差分検出回路１２におけるクロック信号ＣＬＫを受け取る共通の論理回路（回路）として構成され、遅延回路１１においてクロック信号ＣＬＫの変化を判定する第１の閾値、および、差分検出回路１２においてクロック信号ＣＬＫの変化を判定する第２の閾値を、共通の閾値（共通の論理回路（トランジスタＰ１３およびＮ１２によるＣＭＯＳインバータ）の閾値Ｖth１１）として構成するようになっている。
【００３０】
すなわち、遅延回路１１におけるクロック信号ＣＬＫが入力される初段のインバータ（トランジスタＰ１３およびＮ１２）におけるＮＭＯＳトランジスタと、差分検出回路１２におけるクロック信号ＣＬＫが入力されるＮＭＯＳトランジスタ（トランジスタＮ１２）を共通化することで、クロックチョッパー回路の動作を、クロック信号ＣＬＫに対する１つの閾値電圧Ｖth１１で制御するようになっている。
【００３１】
これにより、本第１実施例のクロックチョッパー回路は、図８に示されるように、例えば、鈍った波形のクロック信号ＣＬＫが入力された場合でも、クロック信号ＣＬＫに対して１つの閾値電圧Ｖth１１で規定されたパルス波形ＰＳ１１だけが生成され、タイミングずれによる誤動作（出力ＯＵＴにおける誤ったパルス波形の生成）を防止することができる。
【００３２】
なお、上述した遅延回路１１および差分検出回路１２におけるトランジスタＮ１２の共通化により、本来の２つのＣＭＯＳ論理ゲートが別々に構成される共通部以外に、新たなパス（図７におけるＮＭＯＳトランジスタＮ１１からＰＭＯＳトランジスタＰ１３に抜けるパス）が形成されることになるが、この新たなパスがクロックチョッパー回路の動作に悪影響を与えることはない。すなわち、トランジスタＮ１１およびトランジスタＰ１３が共にオンで同通状態になったとき、トランジスタＮ１２はオフとなるため、差分検出回路１２における電源（第１の電源線）Ｖccから接地（第２の電源線）ＧＮＤに至る直列部の動作は総合してオフ状態となる。従って、出力ＯＵＴは、高レベル『Ｈ』側の出力となるため、トランジスタＮ１１からトランジスタＰ１３に生じた新たなパスが悪影響を及ぼすことはないのである。
【００３３】
図９は図７に示すクロックチョッパー回路の一変形例を示す回路図である。
図９に示されるように、本第１実施例の一変形例は、図７に示すクロックチョッパー回路において、ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１２で構成されたＣＭＯＳインバータを２入力のナンドゲートＮＡＮＤ１として構成し、クロック信号ＣＬＫが入力されない他方の入力にイネーブル信号ＥＮを入力するようにしたものである。従って、イネーブル信号ＥＮを高レベル『Ｈ』とすることにより、ナンドゲートＮＡＮＤ１は図７の第１実施例と同様にインバータとして動作し、また、イネーブル信号ＥＮを低レベル『Ｌ』とすることにより、信号Ｓ１１を高レベル『Ｈ』に保持し、パルス波形ＰＳ１１を出力させない（非活性化する）ことが可能になる。
【００３４】
図１０は図７に示すクロックチョッパー回路の他の変形例を示す回路図である。
図１０に示されるように、本第１実施例の他の変形例は、図７に示すクロックチョッパー回路において、インバータＩ１１を２入力のナンドゲートＮＡＮＤ２で構成し、の出力信号Ｓ１１が入力されない他方の入力にイネーブル信号ＥＮを入力するようにしたものである。
【００３５】
なお、図１０では、図７におけるトランジスタＰ１３およびトランジスタＮ１２によるインバータは、参照符号Ｉ１４で示されている。従って、イネーブル信号ＥＮを高レベル『Ｈ』とすることにより、ナンドゲートＮＡＮＤ２は、図７のインバータＩ１１として動作し、また、イネーブル信号ＥＮを低レベル『Ｌ』とすることにより、信号Ｓ１３を低レベル『Ｌ』に保持し、パルス波形ＰＳ１１を出力させないことができる。
【００３６】
このように、本第１実施例のクロックチョッパー回路によれば、回路の動作は、クロック信号ＣＬＫに対する１つの閾値電圧（Ｖth１１）だけで制御されるため、たとえ鈍った波形のクロック信号ＣＬＫが入力された場合でも、異なるレベルの複数の閾値に依存した誤ったパルス波形が生成されることがない。
【００３７】
図１１は本発明に係るクロックチョッパー回路の第２実施例を示す回路図であり、図１２は図１１に示すクロックチョッパー回路の動作を説明するための波形図である。
【００３８】
図１１に示されるように、本第２実施例のクロックチョッパー回路は、インバータＩ２１〜Ｉ２３、ＰＭＯＳトランジスタＰ２１、ＮＭＯＳトランジスタＮ２１、および、ノアゲートＮＯＲ１を備えて構成される。なお、参照符号２１は遅延回路を示し、また、２２は差分検出回路を示している。
【００３９】
本第２実施例のクロックチョッパー回路は、例えば、図４に示す従来のクロックチョッパー回路におけるＮＭＯＳトランジスタＮ２０２をノアゲートＮＯＲ１とし、クロック信号ＣＬＫを受け取る遅延回路２１の初段のインバータおよび差分検出回路２２の回路を共通化してタイミングのずれによる誤動作を防止するものである。
【００４０】
ここで、差分検出回路をノアゲートＮＯＲ１としたのは、クロック信号ＣＬＫの立ち下がりで出力ＯＵＴがリセットされるのを防ぐためである。もし、ノアゲートＮＯＲ１の代わりにインバータで構成した場合には、インバータのＰＭＯＳトランジスタからＮＭＯＳトランジスタ（Ｎ２１）に至る新たなパスが生じることになる。
【００４１】
すなわち、図１に示す従来のクロックチョッパー回路の一例では、差分検出回路を構成するナンド回路（トランジスタＰ１０１，Ｐ１０２およびＮ１０１，Ｎ１０２）がＣＭＯＳ構成とされているため、インバータのＰＭＯＳトランジスタＰ１０２がオンするとき、すなわち、インバータのＮＭＯＳトランジスタＮ１０１（＝ナンド回路のＮＭＯＳトランジスタＮ１０２）がオフするとき、そのナンド回路が高レベル『Ｈ』を出力する（出力ＯＵＴは低レベル『Ｌ』になる）ため、インバータのトランジスタＰ１０２からトランジスタＮ１０１に至る新たなパスが生じてトランジスタＰ１０２がオンしていても、なんら問題は生じなかった。
【００４２】
しかしながら、図４に示す従来のクロックチョッパー回路の他の例では、差分検出回路を構成するナンド回路（トランジスタＰ２０１およびＮ２０１，Ｎ２０２）がＣＭＯＳ構成とされていないため、ＮＭＯＳトランジスタＮ２０２がオンしても、リセット信号ＲＳＴが来るまで、アンド回路の出力は高インピーダンス状態であり、出力ＯＵＴを駆動しない。
【００４３】
従って、図４に示す従来のクロックチョッパー回路に対応する図１１に示す本第２実施例の差分検出回路においては、２入力ノアゲートＮＯＲ１のクロック信号ＣＬＫが入力されない他方の入力にインバータＩ２３の出力信号（ＯＵＴ）を入力し、この期間にノアゲートＮＯＲ１のＰＭＯＳトランジスタからトランジスタＮ２１に至る新たなパスによって、出力ＯＵＴにリセットをかけないようにすることで、クロック信号ＣＬＫをノアゲートＮＯＲ１の閾値Ｖth２１で判定した正しいパルス波形ＰＳ２１だけが出力ＯＵＴとして出力されることになる。
【００４４】
図１３は図１１に示すクロックチョッパー回路の一変形例を示す回路図である。
図１３に示されるように、本第２実施例の一変形例は、図１１に示すクロックチョッパー回路において、ノアゲートＮＯＲ１をインバータＩ２４で構成すると共に、インバータＩ２２を２入力のノアゲートＮＯＲ２で構成し、クロック信号ＣＬＫが入力されない他方の入力にインバータＩ２３の出力信号（ＯＵＴ）を入力するようにしたものである。
【００４５】
図１４は図１１に示すクロックチョッパー回路の他の変形例を示す回路図である。
図１４に示されるように、本第２実施例の他の変形例は、図１３に示すクロックチョッパー回路において、インバータＩ２１をナンドゲートＮＡＮＤ３で構成し、インバータＩ２４の出力信号（Ｓ２１）が入力されない他方の入力にイネーブル信号ＥＮを入力するようにしたものである。
【００４６】
このように、本第２実施例のクロックチョッパー回路によれば、回路の動作は、クロック信号ＣＬＫに対する１つの閾値電圧（Ｖth２１）だけで制御されるため、たとえ鈍った波形のクロック信号ＣＬＫが入力された場合でも、異なるレベルの複数の閾値に依存した誤ったパルス波形が生成されることがない。
【００４７】
以上説明したように、本実施例に係るクロックチョッパー回路は、クロック信号ＣＬＫを受け取る差分検出回路の一部と遅延回路の初段を共通化することにより、たとえ鈍った波形のクロック信号ＣＬＫが入力された場合でも、クロック信号の中間電位の反応タイミングによる誤動作を防止することができ、また、波形整形のための余計なクロックバッファを挿入する必要がなく、回路のクロックスキューによるサイクルタイムの低速化を防止することが可能になる。
【００４８】
なお、以上の説明において、遅延回路１１，１２は、奇数段のインバータを基本構成とし、また、差分検出回路１２，２２は、アンド回路（ナンド回路）を基本構成としたが、遅延回路および差分検出回路は、これに限定されずに様々な回路を適用することができる。また、イネーブル信号ＥＮ以外の他の信号を用いるように構成することもできるのはいうまでもない。
【００４９】
（付記１）
入力された制御信号を遅延する遅延回路と、該遅延回路により遅延された制御信号および前記入力された制御信号の差分を検出する差分検出回路と、を備えるチョッパー回路であって、
前記遅延回路における前記入力された制御信号の変化を判定する第１の閾値、および、前記差分検出回路における前記入力された制御信号の変化を判定する第２の閾値を、共通の閾値として構成することを特徴とするチョッパー回路。
【００５０】
（付記２）
付記１に記載のチョッパー回路において、
前記遅延回路は、直列接続された奇数段の反転論理ゲートを備えることを特徴とするチョッパー回路。
【００５１】
（付記３）
付記２に記載のチョッパー回路において、
前記遅延回路における前記入力された制御信号の変化を判定する第１の閾値、および、前記差分検出回路における前記入力された制御信号の変化を判定する第２の閾値は、前記制御信号が入力される共通の論理回路の閾値となっていることを特徴とするチョッパー回路。
【００５２】
（付記４）
付記３に記載のチョッパー回路において、
前記差分検出回路は、
ソースが第１の電源線に接続され、ゲートに前記制御信号が入力された第１導電型の第１のトランジスタと、
ソースが前記第１の電源線に接続され、ゲートに前記遅延回路の出力信号が入力された前記第１導電型の第２のトランジスタと、
ドレインが前記第１および第２のトランジスタのドレインに接続され、ゲートに前記遅延回路の出力信号が入力された第２導電型の第３のトランジスタと、
ソースが第２の電源線に接続され、ゲートに前記制御信号が入力された前記第２導電型の第４のトランジスタと、を備え、
前記第１の電源線と前記第３のトランジスタのソースおよび前記第４のトランジスタのドレインに共通接続した前記第１導電型の第５のトランジスタを備え、前記第４および第５のトランジスタにより前記遅延回路の初段の反転論理ゲートを構成するようにしたことを特徴とするチョッパー回路。
【００５３】
（付記５）
付記４に記載のチョッパー回路において、
前記初段の反転論理ゲートは、インバータであることを特徴とするチョッパー回路。
【００５４】
（付記６）
付記４に記載のチョッパー回路において、
前記初段の反転論理ゲートは、一方の入力に前記制御信号が入力されると共に、他方の入力にイネーブル信号が入力されたナンドゲートであることを特徴とするチョッパー回路。
【００５５】
（付記７）
付記４に記載のチョッパー回路において、
前記遅延回路は、奇数段のインバータを備えることを特徴とするチョッパー回路。
【００５６】
（付記８）
付記５に記載のチョッパー回路において、
前記遅延回路は、一方の入力に前記初段の反転論理ゲートの出力信号が入力されると共に、他方の入力にイネーブル信号が入力されたナンドゲートを備えることを特徴とするチョッパー回路。
【００５７】
（付記９）
付記３に記載のチョッパー回路において、
前記差分検出回路は、
ソースが第１の電源線に接続され、ゲートにリセット信号が入力された第１導電型の第１のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続され、ゲートに前記遅延回路の出力信号が入力された第２導電型の第２のトランジスタと、
一方の入力に前記第１および第２のトランジスタの共通ドレインに接続されたインバータの出力が入力され、他方の入力に前記制御信号が入力されたノアゲートを備え、該ノアゲートにより前記遅延回路の初段の反転論理ゲートを構成するようにしたことを特徴とするチョッパー回路。
【００５８】
（付記１０）
付記３に記載のチョッパー回路において、
前記差分検出回路は、
ソースが第１の電源線に接続され、ゲートにリセット信号が入力された第１導電型の第１のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続され、ゲートに前記遅延回路の出力信号が入力された第２導電型の第２のトランジスタと、
前記制御信号が入力されたインバータと、を備え、該インバータにより前記遅延回路の初段の反転論理ゲートを構成すると共に、
前記差分検出回路は、一方の入力に前記第１および第２のトランジスタの共通ドレインに接続されたインバータの出力が入力され、他方の入力に前記初段の反転論理ゲートの出力信号をさらなる反転論理ゲートを介して入力されたノアゲートを備えることを特徴とするチョッパー回路。
【００５９】
（付記１１）
付記１０に記載のチョッパー回路において、
前記さらなる反転論理ゲートは、一方の入力に前記初段の反転論理ゲートの出力信号が入力されると共に、他方の入力にイネーブル信号が入力されたナンドゲートを備えることを特徴とするチョッパー回路。
【００６０】
（付記１２）
付記１〜１１のいずれか１項に記載のチョッパー回路において、
前記制御信号は、クロック信号であり、前記チョッパー回路は、クロックチョッパー回路であることを特徴とするチョッパー回路。
【産業上の利用可能性】
【００６１】
本発明は、入力されたクロック信号波形のエッジをチョップ整形するクロックチョッパー回路を始めとして、様々な入力された制御信号のチョッパー回路として幅広く適用することができる。
【図面の簡単な説明】
【００６２】
【図１】従来のクロックチョッパー回路の一例を示す回路図である。
【図２】図１に示すクロックチョッパー回路の動作を説明するための波形図（その１）である。
【図３】図１に示すクロックチョッパー回路の動作を説明するための波形図（その２）である。
【図４】従来のクロックチョッパー回路の他の例を示す回路図である。
【図５】図４に示すクロックチョッパー回路の動作を説明するための波形図（その１）である。
【図６】図４に示すクロックチョッパー回路の動作を説明するための波形図（その２）である。
【図７】本発明に係るクロックチョッパー回路の第１実施例を示す回路図である。
【図８】図７に示すクロックチョッパー回路の動作を説明するための波形図である。
【図９】図７に示すクロックチョッパー回路の一変形例を示す回路図である。
【図１０】図７に示すクロックチョッパー回路の他の変形例を示す回路図である。
【図１１】本発明に係るクロックチョッパー回路の第２実施例を示す回路図である。
【図１２】図１１に示すクロックチョッパー回路の動作を説明するための波形図である。
【図１３】図１１に示すクロックチョッパー回路の一変形例を示す回路図である。
【図１４】図１１に示すクロックチョッパー回路の他の変形例を示す回路図である。
【符号の説明】
【００６３】
１１，２１，１０１，２０１    遅延回路
１２，２２，２０１，２０２    差分検出回路
ＣＬＫ    クロック信号
ＥＮ    イネーブル信号
Ｉ１１〜Ｉ１４，Ｉ２１〜Ｉ２４，Ｉ１０１〜Ｉ１０４，Ｉ２０１〜Ｉ２０４    インバータ
Ｎ１１，Ｎ２１，Ｎ１０１，Ｎ１０２，Ｎ２０１，Ｎ２０２    Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
ＮＡＮＤ１〜ＮＡＮＤ３    ナンドゲート
ＮＯＲ１，ＮＯＲ２    ノアゲート
Ｐ１１〜Ｐ１３，Ｐ２１，Ｐ１０１，Ｐ１０２，Ｐ２０１    Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
ＲＳＴ    リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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