(57)【要約】【課題】  性能の低下を低く抑えながら高い信頼性を得ることができる半導体装置及びその製造方法を提供する。【解決手段】  半導体基板１に、４つの領域（狭幅ＮＭＯＳ領域１０１ｎ、広幅ＮＭＯＳ領域１０２ｎ、広幅ＰＭＯＳ領域１０２ｐ及び狭幅ＰＭＯＳ領域１０１ｐ）を区画する。そして、半導体基板１上にゲート絶縁膜４及びポリシリコン膜５を順次形成した後、広幅ＮＭＯＳ領域１０２ｎ内において、ポリシリコン膜５にｎ型不純物３１を導入する。次に、ポリシリコン膜５をパターニングすることにより、ゲート電極を４つの領域１０１ｎ、１０２ｎ、１０２ｐ及び１０１ｐに形成する。次いで、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎ内のゲート電極にｎ型不純物を導入する。この結果、狭幅ＮＭＯＳ領域１０１ｎ内のゲート電極の不純物濃度は、広幅ＮＭＯＳ領域１０２ｎ内のゲート電極の不純物濃度よりも低くいものとなる。【選択図】  図４Ｃ
2007005565.tif 000002
【特許請求の範囲】
【請求項１】
不純物が導入されたポリシリコンからなる第１のゲート電極を備えた第１の電界効果トランジスタと、
不純物が導入されたポリシリコンからなる第２のゲート電極を備え、ゲート幅が前記第１の電界効果トランジスタのそれよりも狭く、導電型が前記第１の電界効果トランジスタと一致する第２の電界効果トランジスタと、
を有し、
前記第２のゲート電極における不純物濃度は、前記第１のゲート電極における不純物濃度よりも低いことを特徴とする半導体装置。
【請求項２】
前記第１及び第２の電界効果トランジスタのゲート絶縁膜の厚さは互いに一致していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電界効果トランジスタのゲート幅は、０．５μｍ以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２のゲート電極に導入された不純物はリンであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の電界効果トランジスタは、メモリセルを構成する素子であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
第１の電界効果トランジスタと、ゲート幅が前記第１の電界効果トランジスタのそれよりも狭く、導電型が前記第１の電界効果トランジスタと一致する第２の電界効果トランジスタと、を備えた半導体装置を製造する方法であって、
半導体基板上にゲート絶縁膜及びポリシリコン膜を順次形成する工程と、
前記ポリシリコン膜の一部に第１の不純物を導入する工程と、
前記ポリシリコン膜をパターニングすることにより、前記第１の不純物が導入された第１のゲート電極を前記第１の電界効果トランジスタ用に形成し、前記第１の不純物が導入されていない第２のゲート電極を前記第２の電界効果トランジスタ用に形成する工程と、
前記第１及び第２のゲート電極に第２の不純物を導入する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜の厚さを０．８ｎｍ乃至１．５ｎｍとすることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の電界効果トランジスタのゲート幅を０．５μｍ以上とすることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の不純物はリンであることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の電界効果トランジスタを含むメモリセルを形成する工程を有することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート幅が相違する２種類のトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、多くの集積回路にＭＯＳトランジスタが使われている。また、ＭＯＳトランジスタのゲート電極の材料として、プロセス整合性等の観点から主としてポリシリコンが用いられている。但し、シリコンは半導体であるため、不純物が導入されなければ、その抵抗が高い。このため、ポリシリコンには、不純物が導入されている。但し、不純物が導入されてもその量が少なければ、抵抗を十分に下げることはできない。また、不純物の量が少ない場合には、ゲート絶縁膜との界面に空乏層が存在することとなり、十分な性能を得ることができない。そこで、近年のトランジスタでは、ポリシリコンに可能な限り多くの不純物を導入している。
【０００３】
そして、多くの不純物を導入する方法の１つとして、ゲート電極を構成するポリシリコン膜を形成した後に不純物の導入を行い、更に、ポリシリコン膜をゲート電極の形状に加工した後に２回目の不純物の導入を行うという方法が採られている。但し、２回目の導入では、トランジスタのソース・ドレイン拡散層への注入も同時に行われるため、トランジスタ特性の観点から注入エネルギー及びドーズ量に制約がある。一方、最初の導入ではそのような制約はない。このため、最初の導入においてゲート電極の不純物の濃度を制御することにより、望ましいトランジスタ特性を得ることが可能である。
【０００４】
しかしながら、トランジスタの微細化が進められると、設計通りの所望の特性、特に信頼性が得られない状況が生じ始めている。
【０００５】
【特許文献１】特開２０００−７７５３８号公報
【特許文献２】特開２００１−２８４４６４号公報
【特許文献３】特開２００１−２７４２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、性能の低下を低く抑えながら高い信頼性を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明者が上記不具合の原因を究明すべく鋭意研究を重ねた結果について説明する。本願発明者は、信頼性の低下に関して、ゲート絶縁膜の特性に着目した。そして、ゲート幅が相違する２種類のＭＯＳトランジスタについてＴＤＤＢ（Time Dependant Dielectric Breakdown）試験を行った。この試験では、厚さが１．２ｎｍのゲート酸化膜上に、不純物が加工前にドーピングされた２種類のゲート電極を形成した。この時、一方のゲート幅Ｗ0を５μｍとし、他方のゲート幅Ｗ1を０．２４μｍとした。そして、２．３Ｖの電圧をゲートとソース・ドレインとの間に印加し、時間経過に伴う欠陥率の変化を調査した。この結果を図１に示す。図１は、ゲート幅が相違する２種類の試料についてのＴＤＤＢ試験の結果の傾向を示すグラフである。
【０００８】
図１に示すように、ゲート幅Ｗ1が０．２４μｍの試料では、ゲート幅Ｗ0が５μｍの試料よりも早期に欠陥率が上昇した。このことは、ゲート幅Ｗ0が５μｍの試料では、ゲート酸化膜にＣモード（真性破壊）の不良が発生しているのに対し、ゲート幅Ｗ1が０．２４μｍの試料では、ゲート酸化膜にＢモードの不良が発生していることを示している。このようなＴＤＤＢ試験の結果によって、本願発明者は、微細化に伴ってゲート幅が狭くなっていることが信頼性低下の一要因であることを見出した。なお、これまでもＴＤＤＢ試験は行われているが、このような傾向は公表されていない。これは、一般的なＴＤＤＢ試験では、ゲート幅が広い試料が用いられているために、ゲート幅の縮小に伴って生じる上述のような傾向が現れなかったためであると考えられる。
【０００９】
そして、本願発明者は、ゲート幅が狭い場合であっても高い信頼性を確保すべく更に鋭意研究を重ねた。そして、不純物の導入量とゲート酸化膜の信頼性との関係に着目し、２種類のＭＯＳトランジスタについてＴＤＤＢ試験を行った。この試験では、厚さが１．２ｎｍのゲート酸化膜上に同一寸法（ゲート幅：０．２４μｍ）のゲート電極を形成した。但し、一方のＭＯＳトランジスタでは、ゲート電極に加工前の不純物の導入を行い、他方のＭＯＳトランジスタでは、ゲート電極に加工前の不純物の導入を行わなかった。そして、２．３Ｖの電圧をゲートとソース・ドレインとの間に印加し、時間経過に伴う欠陥率の変化を調査した。この結果を図２に示す。図２は、不純物濃度が相違する２種類の試料についてのＴＤＤＢ試験の結果の傾向を示すグラフである。
【００１０】
図２に示すように、ゲート幅が０．２４μｍと極めて狭いＭＯＳトランジスタでは、加工前のドーピングがある場合には、Ｂモードの不良が発生した。これに対し、加工前のドーピングがない場合には、Ｂモードの不良が発生しなかった。このことは、特にゲート幅が狭いトランジスタにおいては、近年の多量の不純物の導入に伴って、ゲート酸化膜の信頼性が低下していることを意味している。
【００１１】
そして、本願発明者は、これらの試験結果等に基づき、以下に示す発明の諸態様に想到した。
【００１２】
本発明に係る半導体装置には、不純物が導入されたポリシリコンからなる第１のゲート電極を備えた第１の電界効果トランジスタと、不純物が導入されたポリシリコンからなる第２のゲート電極を備え、ゲート幅が前記第１の電界効果トランジスタのそれよりも狭く、導電型が前記第１の電界効果トランジスタと一致する第２の電界効果トランジスタと、が設けられている。そして、前記第２のゲート電極における不純物濃度は、前記第１のゲート電極における不純物濃度よりも低い。
【００１３】
本発明に係る半導体装置の製造方法では、第１の電界効果トランジスタと、ゲート幅が前記第１の電界効果トランジスタのそれよりも狭く、導電型が前記第１の電界効果トランジスタと一致する第２の電界効果トランジスタと、を備えた半導体装置を製造する。半導体基板上にゲート絶縁膜及びポリシリコン膜を順次形成した後に、前記ポリシリコン膜の一部に第１の不純物を導入する。次に、前記ポリシリコン膜をパターニングすることにより、前記第１の不純物が導入された第１のゲート電極を前記第１の電界効果トランジスタ用に形成し、前記第１の不純物が導入されていない第２のゲート電極を前記第２の電界効果トランジスタ用に形成する。そして、前記第１及び第２のゲート電極に第２の不純物を導入する。
【発明の効果】
【００１４】
本発明によれば、第２のゲート電極内の不純物濃度が第１のゲート電極内の不純物濃度よりも低いため、Ｂモードの不良を発生しにくくし、高い信頼性を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図３Ａ乃至図３Ｊは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。また、図４Ａ乃至図４Ｊは、図３Ａ乃至図３Ｊ中のＩ−Ｉ線に沿った断面を示す断面図であり、図５Ａ乃至図５Ｊは、図３Ａ乃至図３Ｊ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【００１６】
本実施形態では、図３Ａ、図４Ａ及び図５Ａに示すように、半導体基板（例えばシリコン基板）１に、４つの領域（狭幅ＮＭＯＳ領域１０１ｎ、広幅ＮＭＯＳ領域１０２ｎ、広幅ＰＭＯＳ領域１０２ｐ及び狭幅ＰＭＯＳ領域１０１ｐ）を区画する。狭幅ＮＭＯＳ領域１０１ｎは、例えばゲート幅が０．２５μｍのｎチャネルＭＯＳトランジスタを形成する領域である。広幅ＮＭＯＳ領域１０２ｎは、例えばゲート幅が１．０μｍのｎチャネルＭＯＳトランジスタを形成する領域である。広幅ＰＭＯＳ領域１０２ｐは、例えばゲート幅が１．０μｍのｐチャネルＭＯＳトランジスタを形成する領域である。狭幅ＰＭＯＳ領域１０１ｐは、例えばゲート幅が０．２５μｍのｐチャネルＭＯＳトランジスタを形成する領域である。
【００１７】
そして、図３Ａ、図４Ａ及び図５Ａに示すように、半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜２を形成する。素子分離絶縁膜２の深さは、例えば３００ｎｍ程度とする。次に、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎ内にｐウェル３ｐを形成し、狭幅ＰＭＯＳ領域１０１ｐ及び広幅ＰＭＯＳ領域１０２ｐ内にｎウェル３ｎを形成する。
【００１８】
次いで、図４Ｂ及び図５Ｂに示すように、半導体基板１の表面を熱酸化することにより、ゲート絶縁膜４を形成する。ゲート絶縁膜４の厚さは、例えば１．２ｎｍとする。その後、図３Ｂ、図４Ｂ及び図５Ｂに示すように、全面にポリシリコン膜５を形成する。ポリシリコン膜５の厚さは、例えば１００ｎｍとする。
【００１９】
続いて、図３Ｃ、図４Ｃ及び図５Ｃに示すように、狭幅ＮＭＯＳ領域１０１ｎ、広幅ＰＭＯＳ領域１０２ｐ及び狭幅ＰＭＯＳ領域１０１ｐを覆い、広幅ＮＭＯＳ領域１０２ｎを露出するレジストマスク２１を形成する。そして、ｎ型不純物（例えばリン（Ｐ））３１のイオン注入をポリシリコン膜５に対して行う。例えば、この時の注入エネルギーを８ｋｅＶとし、ドーズ量を５×１０15ｃｍ-2とする。次に、レジストマスク２１を除去する。
【００２０】
次いで、図３Ｄ、図４Ｄ及び図５Ｄに示すように、狭幅ＮＭＯＳ領域１０１ｎ、広幅ＮＭＯＳ領域１０２ｎ及び狭幅ＰＭＯＳ領域１０１ｐを覆い、広幅ＰＭＯＳ領域１０２ｐを露出するレジストマスク２２を形成する。そして、ｐ型不純物（例えばホウ素（Ｂ））３２のイオン注入をポリシリコン膜５に対して行う。その後、レジストマスク２２を除去する。
【００２１】
続いて、図３Ｅ、図４Ｅ及び図５Ｅに示すように、ポリシリコン膜５を加工することにより、ゲート電極６を形成する。
【００２２】
次に、図３Ｆ、図４Ｆ及び図５Ｆに示すように、広幅ＰＭＯＳ領域１０２ｐ及び狭幅ＰＭＯＳ領域１０１ｐを覆い、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎを露出するレジストマスク２３を形成する。そして、ｎ型不純物（例えばリン（Ｐ））３３のイオン注入を行う。この結果、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎ内において、ゲート電極６内の不純物濃度が上昇すると共に、ｎ型エクステンション層７ｎが形成される。次いで、レジストマスク２３を除去する。
【００２３】
その後、図３Ｇ、図４Ｇ及び図５Ｇに示すように、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎを覆い、広幅ＰＭＯＳ領域１０２ｐ及び狭幅ＰＭＯＳ領域１０１ｐを露出するレジストマスク２４を形成する。そして、ｐ型不純物（例えばホウ素（Ｂ））３４のイオン注入を行う。この結果、狭幅ＰＭＯＳ領域１０１ｐ及び広幅ＰＭＯＳ領域１０２ｐ内において、ゲート電極６内の不純物濃度が上昇すると共に、ｐ型エクステンション層７ｐが形成される。続いて、レジストマスク２４を除去する。
【００２４】
次に、図３Ｈ、図４Ｈ及び図５Ｈに示すように、各ゲート電極６の側方にサイドウォール８を形成する。サイドウォール８は、例えば、全面にシリコン酸化膜を形成した後に、これをエッチバックすることにより形成することができる。次いで、広幅ＰＭＯＳ領域１０２ｐ及び狭幅ＰＭＯＳ領域１０１ｐを覆い、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎを露出するレジストマスク２５を形成する。そして、ｎ型不純物（例えばリン（Ｐ））３５のイオン注入を行う。このイオン注入では、ｎ型エクステンション層７ｎの形成時よりも多量のイオンを注入する。この結果、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎ内において、ゲート電極６内の不純物濃度が上昇すると共に、ｎ型ソース・ドレイン拡散層９ｎが形成される。次いで、レジストマスク２５を除去する。
【００２５】
その後、図３Ｉ、図４Ｉ及び図５Ｉに示すように、狭幅ＮＭＯＳ領域１０１ｎ及び広幅ＮＭＯＳ領域１０２ｎを覆い、広幅ＰＭＯＳ領域１０２ｐ及び狭幅ＰＭＯＳ領域１０１ｐを露出するレジストマスク２６を形成する。そして、ｐ型不純物（例えばホウ素（Ｂ））３６のイオン注入を行う。このイオン注入では、ｐ型エクステンション層７ｐの形成時よりも多量のイオンを注入する。この結果、狭幅ＰＭＯＳ領域１０１ｐ及び広幅ＰＭＯＳ領域１０２ｐ内において、ゲート電極６内の不純物濃度が上昇すると共に、ｐ型ソース・ドレイン拡散層９ｐが形成される。続いて、レジストマスク２６を除去する。
【００２６】
次に、図３Ｊ、図４Ｊ及び図５Ｊに示すように、全面に層間絶縁膜１０を形成する。次いで、層間絶縁膜１０にコンタクトホールを形成し、その中にコンタクトプラグ１１を埋め込む。そして、層間絶縁膜１０上に、コンタクトプラグ１１に接続される配線１２を形成する。その後、多層配線及びカバー膜（図示せず）等を形成して半導体装置を完成させる。
【００２７】
なお、図１Ａ〜図１Ｊ及び図２Ａ〜図２Ｊでは、４つの領域１０１ｎ、１０２ｎ、１０２ｐ及び１０１ｐを直線上に並べて配置しているが、これは便宜上のものであり、このような配置に限定されることはない。狭幅ＰＭＯＳ領域１０１ｐ及び狭幅ＮＭＯＳ領域１０１ｎには、例えば、ＲＡＭ及びＲＯＭのメモリセルを構成するトランジスタが配置され、広幅ＰＭＯＳ領域１０２ｐ及び広幅ＮＭＯＳ領域１０２ｎには、例えば、高速動作が必要とされる制御回路並びにＲＡＭ及びＲＯＭの駆動回路等を構成するトランジスタが配置される。
【００２８】
このような実施形態によれば、本願発明者が行った試験のとおり、狭幅ＮＭＯＳ領域１０１ｎ及び狭幅ＰＭＯＳ領域１０１ｐのＭＯＳトランジスタにおいても、Ｂモードの不良の発生を防止することができる。このため、この不良に付随する信頼性の低下を抑制することができる。
【００２９】
なお、狭幅ＮＭＯＳ領域１０１ｎ及び狭幅ＰＭＯＳ領域１０１ｐのＭＯＳトランジスタでは、従来のものと比較するとゲート電極の不純物濃度が低くなるため、駆動能力が若干低下することとなる。しかし、この低下が半導体装置の全体の特性に及ぼす影響は小さい。これは、狭幅ＮＭＯＳ領域１０１ｎ及び狭幅ＰＭＯＳ領域１０１ｐのＭＯＳトランジスタには、高い駆動能力は要求されておらず、高い駆動能力が必要される広幅ＮＭＯＳ領域１０２ｎ及び広幅ＰＭＯＳ領域１０２ｐのＭＯＳトランジスタのゲート電極については、十分な量の不純物がドーピングされているからである。
【００３０】
また、上述の実施形態では、狭幅ＮＭＯＳ領域１０１ｎ及び狭幅ＰＭＯＳ領域１０１ｐ内において、加工前のポリシリコン膜５に対してイオン注入を全く行っていないが、最終的にゲート電極６内の不純物濃度を適切なものにすることができれば、加工前のポリシリコン膜５にイオン注入を行ってもよい。このようなイオン注入を行えば、工程数及びコストが上昇することとなるが、より細かな特性の調節が可能となる。この場合、狭幅ＮＭＯＳ領域１０１ｎ及び狭幅ＰＭＯＳ領域１０１ｐ内のゲート電極の不純物濃度を、夫々広幅ＮＭＯＳ領域１０２ｎ及び広幅ＰＭＯＳ領域１０２ｐ内のゲート電極の不純物濃度の６０％乃至７０％程度とすることが好ましい。この割合が６０％未満となると、狭幅ＮＭＯＳ領域１０１ｎ及び狭幅ＰＭＯＳ領域１０１ｐにおいて、十分な特性を確保しにくくなる。一方、この割合が７０％を超えると、高い信頼性を維持しにくくなる。
【００３１】
また、ゲート幅及びゲート絶縁膜の厚さは限定されない。但し、広幅ＮＭＯＳ領域１０２ｎ及び広幅ＰＭＯＳ領域１０２ｐのゲート幅が０．５μｍ以上の場合、狭幅ＮＭＯＳ領域１０１ｎ及び狭幅ＰＭＯＳ領域１０１ｐのゲート幅が０．５μｍ以下の場合、及び／又はゲート絶縁膜の厚さが０．８ｎｍ乃至１．５ｎｍの場合に、特に顕著な効果を得ることができる。
【００３２】
特許文献１には、ＣＭＯＳトランジスタを構成するｐチャネルＭＯＳトランジスタのゲート電極をノンドープシリコンから構成することが開示されている。しかし、ノンドープシリコンを用いると、抵抗が上昇すると共に、空乏層が発生してしまう。また、特許文献１にゲート幅に関する記載はない。
【００３３】
特許文献２には、チャネル長及びチャネル幅が同一の２種類のトランジスタ間でゲート電極の不純物濃度を異ならせることが開示されている。しかし、チャネル幅（ゲート幅に相当）が相違するトランジスタに関する記載はない。
【００３４】
特許文献３には、動作電圧が相違する２種類のトランジスタ間でゲート電極の不純物濃度を異ならせることが開示されている。しかし、ゲート幅と動作電圧との関係についての記載はない。
【００３５】
従って、特許文献１〜３に記載の技術から本発明に容易に想到することはできない。
【００３６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３７】
（付記１）
不純物が導入されたポリシリコンからなる第１のゲート電極を備えた第１の電界効果トランジスタと、
不純物が導入されたポリシリコンからなる第２のゲート電極を備え、ゲート幅が前記第１の電界効果トランジスタのそれよりも狭く、導電型が前記第１の電界効果トランジスタと一致する第２の電界効果トランジスタと、
を有し、
前記第２のゲート電極における不純物濃度は、前記第１のゲート電極における不純物濃度よりも低いことを特徴とする半導体装置。
【００３８】
（付記２）
前記第１及び第２の電界効果トランジスタのゲート絶縁膜の厚さは互いに一致していることを特徴とする付記１に記載の半導体装置。
【００３９】
（付記３）
前記ゲート絶縁膜の厚さは、０．８ｎｍ乃至１．５ｎｍであることを特徴とする付記２に記載の半導体装置。
【００４０】
（付記４）
前記第１の電界効果トランジスタのゲート幅は、０．５μｍ以上であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００４１】
（付記５）
前記第２の電界効果トランジスタのゲート幅は、０．５μｍ以下であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００４２】
（付記６）
前記第１及び第２のゲート電極に導入された不純物はリンであることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００４３】
（付記７）
前記第２のゲート電極における不純物濃度は、前記第１のゲート電極における不純物濃度の６０％乃至７０％であることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００４４】
（付記８）
前記第２の電界効果トランジスタは、メモリセルを構成する素子であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００４５】
（付記９）
第１の電界効果トランジスタと、ゲート幅が前記第１の電界効果トランジスタのそれよりも狭く、導電型が前記第１の電界効果トランジスタと一致する第２の電界効果トランジスタと、を備えた半導体装置を製造する方法であって、
半導体基板上にゲート絶縁膜及びポリシリコン膜を順次形成する工程と、
前記ポリシリコン膜の一部に第１の不純物を導入する工程と、
前記ポリシリコン膜をパターニングすることにより、前記第１の不純物が導入された第１のゲート電極を前記第１の電界効果トランジスタ用に形成し、前記第１の不純物が導入されていない第２のゲート電極を前記第２の電界効果トランジスタ用に形成する工程と、
前記第１及び第２のゲート電極に第２の不純物を導入する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４６】
（付記１０）
前記ゲート絶縁膜の厚さを０．８ｎｍ乃至１．５ｎｍとすることを特徴とする付記９に記載の半導体装置の製造方法。
【００４７】
（付記１１）
前記第１の電界効果トランジスタのゲート幅を０．５μｍ以上とすることを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【００４８】
（付記１２）
前記第２の電界効果トランジスタのゲート幅を０．５μｍ以下とすることを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００４９】
（付記１３）
前記第１及び第２の不純物はリンであることを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００５０】
（付記１４）
前記第２のゲート電極における不純物濃度を、前記第１のゲート電極における不純物濃度の６０％乃至７０％とすることを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００５１】
（付記１５）
前記第１の不純物を導入する工程は、前記ポリシリコン膜の一部にイオン注入を行う工程を有することを特徴とする付記９乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記１６）
前記第２の不純物を導入する工程は、前記第１及び第２のゲート電極にイオン注入を行う工程を有することを特徴とする付記９乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００５３】
（付記１７）
前記第２の電界効果トランジスタを含むメモリセルを形成する工程を有することを特徴とする付記９乃至１６のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５４】
【図１】ゲート幅が相違する２種類の試料についてのＴＤＤＢ試験の結果の傾向を示すグラフである。
【図２】不純物濃度が相違する２種類の試料についてのＴＤＤＢ試験の結果の傾向を示すグラフである。
【図３Ａ】本発明の実施形態に係る半導体装置の製造方法を示す平面図である。
【図３Ｂ】図３Ａに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｃ】図３Ｂに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｄ】図３Ｃに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｅ】図３Ｄに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｆ】図３Ｅに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｇ】図３Ｆに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｈ】図３Ｇに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｉ】図３Ｈに引き続き、半導体装置の製造方法を示す平面図である。
【図３Ｊ】図３Ｉに引き続き、半導体装置の製造方法を示す平面図である。
【図４Ａ】図３Ａ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｂ】図３Ｂ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｃ】図３Ｃ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｄ】図３Ｄ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｅ】図３Ｅ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｆ】図３Ｆ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｇ】図３Ｇ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｈ】図３Ｈ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｉ】図３Ｉ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図４Ｊ】図３Ｊ中のＩ−Ｉ線に沿った断面を示す断面図である。
【図５Ａ】図３Ａ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｂ】図３Ｂ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｃ】図３Ｃ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｄ】図３Ｄ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｅ】図３Ｅ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｆ】図３Ｆ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｇ】図３Ｇ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｈ】図３Ｈ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｉ】図３Ｉ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【図５Ｊ】図３Ｊ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。
【符号の説明】
【００５５】
１：半導体基板
２：素子分離絶縁膜
３ｎ：ｎウェル
３ｐ：ｐウェル
４：ゲート絶縁膜
５：ポリシリコン膜
６：ゲート電極
７ｎ：ｎ型エクステンション層
７ｐ：ｐ型エクステンション層
８：サイドウォール
９ｎ：ｎ型ソース・ドレイン拡散層
９ｐ：ｐ型ソース・ドレイン拡散層
１０：層間絶縁膜
１１：コンタクトプラグ
１２：配線
１０１ｎ：狭幅ＮＭＯＳ領域
１０１ｐ：狭幅ＰＭＯＳ領域
１０２ｎ：広幅ＮＭＯＳ領域
１０２ｐ：広幅ＰＭＯＳ領域
【図１】
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【図２】
2007005565.tif 000004
【図３Ａ】
2007005565.tif 000005
【図３Ｂ】
2007005565.tif 000006
【図３Ｃ】
2007005565.tif 000007
【図３Ｄ】
2007005565.tif 000008
【図３Ｅ】
2007005565.tif 000009
【図３Ｆ】
2007005565.tif 000010
【図３Ｇ】
2007005565.tif 000011
【図３Ｈ】
2007005565.tif 000012
【図３Ｉ】
2007005565.tif 000013
【図３Ｊ】
2007005565.tif 000014
【図４Ａ】
2007005565.tif 000015
【図４Ｂ】
2007005565.tif 000016
【図４Ｃ】
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【図４Ｄ】
2007005565.tif 000018
【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
2007005565.tif 000021
【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
2007005565.tif 000031
【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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