(57)【要約】【課題】半導体基板上の表面に形成された電界効果トランジスタのチャネル形成領域に応力を発生させる膜を備えた半導体装置において、応力を発生させる膜が不連続的に基板表面に形成されると、その部分から膜剥がれが発生する。【解決手段】ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタが形成された基板表面の領域以外の基板の全表面を、応力を発生させる膜によって連続的に覆う。【選択図】  図４
2007005626.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第一領域に形成されたｎチャネル導電型電界効果トランジスタと前記第一領域とは異なる第二領域に形成されたｐチャネル導電型電界効果トランジスタと、
前記ｎチャネル導電型電界効果トランジスタの上に形成され、前記ｎチャネル導電型電界効果トランジスタに応力を発生させる第一の膜と、
前記ｐチャネル導電型電界効果トランジスタの上に形成され、前記ｐチャネル導電型電界効果トランジスタに前記第一の膜と異なる応力を発生させる第二の膜と、を有する半導体装置であって、
前記第一領域及び第二領域を除いた前記半導体基板上の他の領域である第三領域の全面に、前記第一の膜及び／又は前記第二の膜が形成されている半導体装置。
【請求項２】
前記第一の膜と前記第二の膜とが前記第三領域に形成され、前記第一の膜の端部が前記第二の膜により覆われている請求項１に記載の半導体装置。
【請求項３】
前記第三領域がスクライブ領域を含む請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第一の膜は前記ｎチャネル導電型電界効果トランジスタに引張り応力を発生させ、前記第二の膜は前記ｐチャネル導電型電界効果トランジスタに圧縮応力を発生させる請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上の第一領域にｎチャネル導電型電界効果トランジスタと、前記第一領域とは異なる第二領域にｐチャネル導電型電界効果トランジスタとを形成する工程と、
前記ｎチャネル導電型電界効果トランジスタに応力を発生させる第一の膜を前記第一領域の上に選択的に形成する工程と、
前記ｐチャネル導電型電界効果トランジスタに前記第一の膜とは異なる応力を発生させる第二の膜を前記第二領域の上に選択的形成する工程と、を有する半導体装置の製造方法であって、
前記第一領域及び第二領域を除いた前記半導体基板上の他の領域である第三領域の全面に、前記第一の膜及び／又は前記第二の膜を選択的に形成する半導体装置の製造方法。
【請求項６】
前記第二の膜を前記第一の膜の上に堆積し、次に第一の膜の端部近傍を除いて前記第二の膜を第一の膜の上から選択的に除去する請求項５に記載の半導体装置。
【請求項７】
前記第一の膜は前記ｎチャネル導電型電界効果トランジスタに引張り応力を発生させ、前記第二の膜は前記ｐチャネル導電型電界効果トランジスタに圧縮応力を発生させる請求項５又は請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ構造（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から成る電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳ構造を有するトランジスタのうち絶縁膜として酸化膜を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が実用化されている。ＭＯＳＦＥＴは電力消費が少なく、微細化、高集積化、高速動作が可能であることから、ＬＳＩデバイスとして広く実用化されている。
【０００３】
近年、情報通信手段が発達しこの種のＭＯＳＦＥＴに求められる性能がますます高くなってきている。そこで、ＭＯＳＦＥＴのチャネル形成領域に対して意図的に応力を付与し、半導体基板の結晶をひずませてキャリア移動度を増大させる動作高速化技術が研究されている。その中で、ｎＭＯＳＦＥＴのｎチャネル形成領域に引張り応力を発生させる膜を、ｐＭＯＳＦＥＴのｐチャネル形成領域に圧縮応力を発生させる膜をそれぞれのＭＯＳＦＥＴ上に形成した、Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ技術（以下ＤＳＬ技術という）を用いた半導体装置が知られている（例えば特許文献１参照）。
【０００４】
図８は従来から知られているＤＳＬ技術を用いた半導体装置の模式的断面図である。半導体基板１０１の上の第一領域には、ソース領域１０２とドレイン領域１０３が形成され、その間の半導体基板１０１の表面領域にはチャネル形成領域１０４が形成されている。チャネル形成領域１０４の上にゲート絶縁膜１０５、ゲート電極１０６が形成され、ゲート電極１０６の側壁にはサイドウオール１０７が形成される。ソース領域１０２、ドレイン領域１０３及びゲート電極１０６の上にはシリサイド１０８が形成されて、ｎＭＯＳＦＥＴが構成されている。このｎＭＯＳＦＥＴの上に第一の膜１０９が形成され、チャネル形成領域１０４に応力を発生させる。この発生する応力の大きさにチャネル形成領域１０４のキャリア移動度が影響を受ける。通常ｎＭＯＳＦＥＴには引張り応力を発生させるように第一の膜１０９の材料、膜厚等が選択される。
【０００５】
半導体基板１０１の上には素子分離領域１１０及び１１１が形成され、その間にスクライブ領域が形成されている。半導体基板１０１の上の第二領域には、ソース領域１１２、ドレイン領域１１３、チャネル形成領域１１４、ゲート絶縁膜１１５、ゲート電極１１６、サイドウオール１１７、シリサイド１１８が形成され、ｐＭＯＳＦＥＴが構成されている。このｐＭＯＳＦＥＴの上部に第二の膜１１９が形成されて、チャネル形成領域１１４に応力を発生させる。通常ｐＭＯＳＦＥＴには圧縮応力を発生させるように第二の膜１１９の材料、膜厚等が選択される。
【０００６】
第一領域と第二領域の間のスクライブ領域は、半導体基板プロセスが終了後にダイシングにより切断される領域である。第一の膜１０９と第二の膜１１９の上には層間絶縁膜１２０が形成され、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴから電気的接続を取るためのコンタクトホール１２１が形成され、プラグメタル１２２が充填されている。
【０００７】
上記の半導体装置において、引張り応力を発生させる第一の膜１０９は、半導体基板１０１の上の全面に堆積された後に第一領域以外の領域から除去される。同様に、圧縮応力を発生させる第二の膜１１９も半導体基板１０１の上の全面に堆積された後に第二領域以外の領域から除去されている。
【特許文献１】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記半導体装置においては、チャネル形成領域１０４に応力を付与する第一の膜１０９はそれ自体応力を有しており（これを真性応力という）、第一の膜１０９の端部１２３や第二の膜１１９の端部１２４が表出するように不連続的に形成されると、その後の熱処理等に晒されてさらに熱歪が加えられることになり、第一の膜１０９や第二の膜１１９の端部１２３及び１２４から膜剥がれが発生しやすくなった。
【０００９】
更に、上記の半導体装置においては、第一の膜１０９が堆積された後にスクライブ領域及び第二領域からエッチングされて除去され、次に、第二の膜１１９が堆積された後にスクライブ領域及び第一領域から第二の膜１１９がエッチング除去される。即ち、第一の膜１０９の端部１２３は、第一の膜１０９がエッチング除去されるときにそのエッチング雰囲気（又はエッチング溶液）に一度晒され、次に第二の膜１１９がエッチング除去されるときにもそのエッチング雰囲気に晒されることになり、下地膜に対する密着性が悪化した。そのために、その後の熱処理による熱歪が加わると特に端部１２３において膜剥がれが発生しやすくなった。
【００１０】
このように、真性応力を有する第一の膜１０９及び第二の膜１１９の端部１２３及び１２４が半導体基板１０１の上で他の応力発生膜と不連続的に終端される場合には、熱応力が加わって歪が蓄積され、膜が剥がれるという問題があった。特に第一の膜１０９の端部が第二の膜１１９により覆われていない場合に、この問題が顕著となった。プロセス途中で膜が剥がれると、剥がれた膜が周囲に飛散してダストとなり、歩留まり低下の原因となった。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するために以下の手段を講じた。
【００１２】
請求項１に係る本発明においては、半導体基板上の第一領域に形成されたｎチャネル導電型電界効果トランジスタと前記第一領域とは異なる第二領域に形成されたｐチャネル導電型電界効果トランジスタと、前記ｎチャネル導電型電界効果トランジスタの上に形成され、前記ｎチャネル導電型電界効果トランジスタに応力を発生させる第一の膜と、前記ｐチャネル導電型電界効果トランジスタの上に形成され、前記ｐチャネル導電型電界効果トランジスタに前記第一の膜と異なる応力を発生させる第二の膜と、を有する半導体装置であって、前記第一領域及び第二領域を除いた前記半導体基板上の他の領域である第三領域の全面に、前記第一の膜及び／又は前記第二の膜が形成されている半導体装置とした。
【００１３】
請求項２に係る本発明においては、前記第一の膜と前記第二の膜とが前記第三領域に形成され、前記第一の膜の端部が前記第二の膜により覆われている請求項１に記載の半導体装置とした。
【００１４】
請求項３に係る本発明においては、前記第三領域がスクライブ領域を含む請求項１又は請求項２に記載の半導体装置とした。
【００１５】
請求項４に係る本発明においては、前記第一の膜は前記ｎチャネル導電型電界効果トランジスタに引張り応力を発生させ、前記第二の膜は前記ｐチャネル導電型電界効果トランジスタに圧縮応力を発生させる請求項１〜３のいずれか１項に記載の半導体装置とした。
【００１６】
請求項５に係る本発明においては、半導体基板上の第一領域にｎチャネル導電型電界効果トランジスタと、前記第一領域とは異なる第二領域にｐチャネル導電型電界効果トランジスタとを形成する工程と、前記ｎチャネル導電型電界効果トランジスタに応力を発生させる第一の膜を前記第一領域の上に選択的に形成する工程と、前記ｐチャネル導電型電界効果トランジスタに前記第一の膜とは異なる応力を発生させる第二の膜を前記第二領域の上に選択的に形成する工程と、を有する半導体装置の製造方法であって、前記第一領域及び第二領域を除いた前記半導体基板上の他の領域である第三領域の全面に、前記第一の膜及び／又は前記第二の膜を選択的に形成する半導体装置の製造方法とした。
【００１７】
請求項６に係る本発明においては、前記第二の膜を前記第一の膜の上に堆積し、次に第一の膜の端部近傍を除いて前記第二の膜を第一の膜の上から選択的に除去する請求項５に記載の半導体装置とした。
【００１８】
請求項７に係る本発明においては、前記第一の膜は前記ｎチャネル導電型電界効果トランジスタに引張り応力を発生させ、前記第二の膜は前記ｐチャネル導電型電界効果トランジスタに圧縮応力を発生させる請求項５又は請求項６に記載の半導体装置の製造方法とした。
【発明の効果】
【００１９】
上記本発明によれば、第一領域及び第二領域を除いた半導体基板上の他の領域である第三領域の全面に、第一の膜又は第二の膜が形成され、あるいは、第一の膜と第二の膜の両方の膜が連続して形成されているので、第一の膜及び第二の膜を形成した後の熱処理等により、周辺領域である第三領域から膜剥がれが発生することを防止することができる。
【００２０】
更に本発明によれば、第一の膜の端部が第二の膜により覆われており、第二の膜のエッチング工程において第一の膜の端部が第二の膜のエッチング雰囲気に晒されることがないので第一の膜の密着性を悪化させることなく、その後の熱処理による熱歪に対する耐性が向上し、膜剥がれを防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について説明する。なお以下の説明において、半導体基板上というときは、半導体基板の素子が形成される表面上あるいは表面の上を指し示し、特に断らない限り半導体基板の裏面を指し示すものではない。
【００２２】
本発明の実施の形態によれば、半導体基板上の第一領域にｎＦＥＴが形成され、第一領域とは異なる第二領域にｐＦＥＴが形成されている。そして、ｎＦＥＴに応力を発生させる第一の膜がｎＦＥＴを含む第一領域に選択的に形成され、ｐＦＥＴに上記第一の膜とは異なる応力を発生させる第二の膜がｐＦＥＴを含む第二領域に選択的に形成されている。第一の膜はｎＦＥＴに引張り応力を発生させる材料が選択され、例えば、熱ＣＶＤ（ｔｈｅｒｍａｌ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン窒化膜が使用される。第二の膜はｐＦＥＴに圧縮応力を発生させる材料が選択され、例えば、上記第一の膜とは異なる条件で成膜された熱ＣＶＤ法によるシリコン窒化膜が使用される。
【００２３】
そして、上記第一の膜又は第二の膜が、あるいは、第一の膜と第二の膜とが連続するようにして、第一領域及び第二領域を除いた半導体基板上の他の領域である第三領域の全面に形成されている。
【００２４】
第一の膜と第二の膜とは通常異なる成膜プロセスにより堆積されるので、必然的に第一の膜又は第二の膜の終端部が半導体基板上の表面に形成される。この場合、第一の膜の終端部には第二の膜が重なるように形成される。例えば、第一の膜が引張り応力を有し第二の膜が圧縮応力を有するので、第一の膜と第二の膜とを積層することにより基板に対して全体としての応力を緩和させることができる。これによりこの積層部分においても膜剥がれを防止することができる。
【００２５】
本発明の実施の形態において、第三領域にはスクライブ領域を含めることができる。このスクライブ領域は半導体基板プロセスの最終段階では切断除去されるが、基板プロセスの途中において、この領域においても膜剥がれを起こさないようにする必要があるからである。また、この第三領域には、配線層が形成されたフィールド領域や半導体チップの周辺部分に形成されるパッド領域を含めることができる。即ち、半導体チップ内において、ｎＦＥＴやｐＦＥＴが形成された第一領域及び第二領域以外の半導体基板上の表面が全て第一の膜又は第二の膜により覆われるようにする。
【００２６】
なお、第一の膜および第二の膜は成膜条件を異にした熱ＣＶＤ法の他に、プラズマＣＶＤ（ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法あるいは減圧ＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法などにより堆積させたシリコン窒化膜を使用することができる。また、シリコン窒化膜の他に、シリコン酸化膜あるいは他の材料を使用することができ、単層膜の他に複数層からなる複合膜であってもよい。
【００２７】
以下本発明による実施の形態について詳細に説明する。なお、各図において、同一の要素は同一の符号を付した。
【００２８】
図１は本実施の形態におけるｎＦＥＴとｐＦＥＴを形成した半導体装置の模式的断面図である。まず、半導体基板１上の表面に素子分離領域２、３を形成し、ｎＦＥＴを形成する第一領域とｐＦＥＴを形成する第二領域と、これらの間に構成される第三領域を規定する。以下本実施の形態においては第三領域をスクライブ領域として説明する。
【００２９】
素子分離領域２、３は次のようにして形成される。まず、半導体基板１上の表面の全面に減圧ＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン窒化膜を堆積する。次に、フォトリソグラフィ及びエッチング技術により素子分離領域２、３とすべき領域のシリコン窒化膜及び半導体基板１を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧ＣＶＤ法によりシリコン酸化膜を堆積して埋め込む。その後、化学的機械的研磨（ＣＭＰ：ｃｈｅｍｉｃｌａ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）を施して平坦化し、続いて酸素雰囲気中にて酸化処理を施して酸化膜を緻密化し、素子分離領域２、３を形成する。
【００３０】
次に、ゲート絶縁膜４及びゲート電極５を形成する。ゲート絶縁膜４は半導体基板１を熱酸化して形成し、次にポリシリコンを減圧ＣＶＤにより堆積する。フォトリソグラフィ及びエッチング技術によりポリシリコンを選択的に除去してゲート電極５を形成する。次に、ゲート電極５をマスクとしてイオン注入を行い、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する。ｎＦＥＴには砒素又は燐をイオン注入し、ｐＦＥＴにはボロンをイオン注入する。次に、プラズマＣＶＤによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極５にサイドウオール６を形成する。次にゲート電極５とサイドウオール６をマスクとしてイオン注入を行い、ソース領域／ドレイン領域７を形成する。ｎＦＥＴには砒素又は燐を、ｐＦＥＴにはボロンをイオン注入する。このとき、素子分離領域２、３の間のスクライブ領域にも同時にイオン注入を行い不純物領域７’を形成しているが、必要な場合にはマスキングしてイオン注入を行わなくともよい。
【００３１】
次に、半導体基板１上の全面にコバルトをスパッタリングにより堆積し、瞬時熱処理（ＲＴＡ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ)を施してシリサイド化（ＣｏＳｉ）し、次にコバルトを除去して、ソース領域／ドレイン領域７、ゲート電極５、及び、第三領域に導電層８を選択的に形成する。このようにして、第一領域にｎＦＥＴを、第二領域にｐＦＥＴを形成し、２つの素子分離領域２、３の間にスクライブ領域を構成する。ｎＦＥＴのゲート絶縁膜４直下の半導体基板１上の表面領域にはｎチャネル形成領域９が、またｐＦＥＴのゲート絶縁膜４直下の半導体基板１上の表面領域にはｐチャネル形成領域１０が形成される。
【００３２】
図２は、本実施の形態における第一の膜１１を選択的に形成した半導体装置の模式的断面図である。第一の膜１１としてはシリコン窒化膜を用いた。シリコン窒化膜は有機系ソースガスを用いた熱ＣＶＤ（ｔｈｅｒｍａｌ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。次に、フォトリソグラフィ及びエッチング技術により第一の膜１１であるシリコン窒化膜をｎＦＥＴの上を含む第一領域に残し、スクライブ領域及びｐＦＥＴを含む第二領域から除去する。このようにしてｎＦＥＴのｎチャネル形成領域９に対して引張り応力を発生させることができる。
【００３３】
図３は、本実施の形態における第二の膜１２を選択的に形成した半導体装置の模式的断面図である。第二の膜１２としてはシリコン窒化膜を用いた。シリコン窒化膜は有機系ソースガスを用いた熱ＣＶＤ法により第一の膜１１とは異なる条件にて成膜した。次にフォトリソグラフィ及びエッチング技術により第二の膜１２を、ｐＦＥＴを含む第二領域及びスクライブ領域に残し、ｎＦＥＴの上の第一の膜１１から除去する。この際、素子分離領域２の上においては、第一の膜１１の上に重なるように第二の膜１２の一部を残して、第一の膜１１から選択的に除去する。第二の膜１２であるシリコン窒化膜をｐＦＥＴの上に形成することによりｐＦＥＴのｐチャネル形成領域１０に圧縮応力を発生させることができる。
【００３４】
このように、スクライブ領域を含む第三領域の全面に第二の膜１２を切れ目なく形成する。そして、第一の膜１１と第二の膜１２とが素子分離領域２の上に連続的に形成し、かつ、第一の膜１１の端部が第二の膜１２により覆われるようにする。その結果、第一の膜１１の端部は第二の膜１２のエッチング処理時にエッチング雰囲気に晒されることがない。
【００３５】
図４は、本実施の形態における層間絶縁膜１３及びプラグメタル１５を形成した半導体装置の模式的断面図である。半導体基板１上の第一の膜１１及び第二の膜１２の上にシリコン酸化膜からなる層間絶縁膜１３を堆積する。次に、層間絶縁膜１３にコンタクトホール１４を形成する。コンタクトホール１４は、フォトリソグラフィおよび反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｃｈｉｎｇ）技術を用いて層間絶縁膜１３の異方性エッチングを導電層８が露出されるまで行う。次に、プラグメタル１５をコンタクトホール１４に堆積させ、次にＣＭＰを行って表面を平坦化し、ｎＦＥＴ及びｐＦＥＴのソース領域／ドレイン領域7と電気的導通をとることができるようにする。
【００３６】
なお、上記実施の形態の説明においては、第一の膜１１と第二の膜１２の重なり部分を素子分離領域２の上に形成したが、これを、第三の領域全面に第一の膜１１を形成し、第一の膜１１と第二の膜１２との重なり部分を素子分離領域３の上に形成することができる。
【００３７】
図５は、本発明の他の実施の形態を示す半導体装置の模式的断面図であり、ｎＦＥＴとｐＦＥＴを半導体基板１上の第一領域及び第二領域にそれぞれ分離して形成し、更に第一の膜１１を選択的に形成した状態を示す。
【００３８】
半導体基板１上の第一領域にｎＦＥＴを、第二の領域にｐＦＥＴを、更に、第一領域と第二領域との間に第三領域を形成する。以下、第三領域をフィールド領域として説明する。
【００３９】
まず、半導体基板１上の全面に減圧ＣＶＤ法によりシリコン窒化膜を堆積し、次にフォトリソグラフィ及びエッチング技術によりフィールド領域とすべき領域のシリコン窒化膜及び半導体基板１を順次選択的に除去して浅いトレンチを形成する。次に減圧ＣＶＤによりシリコン酸化膜を堆積してトレンチを埋め込む。次にＣＭＰを施して平坦化し、続いて酸素雰囲気中にて酸化処理を行って酸化膜を緻密化し、フィールド酸化膜２０を形成する。なお、フィールド酸化膜２０は素子分離機能も備えている。
【００４０】
次に、半導体基板１を熱酸化してゲート絶縁膜４を形成し、その上にポリシリコンを減圧ＣＶＤ法により堆積し、フォトリソグラフィ及びエッチング技術により選択的に除去してゲート電極５を形成する。次に、ゲート電極５をマスクとしてイオン注入を行いＬＤＤ領域を形成する。その後、ゲート電極５にサイドウオール６を形成し、このゲート電極５とサイドウオール６をマスクとしてイオン注入を行い、ソース領域／ドレイン領域７を形成する。次に、半導体基板１上の全面にコバルトをスパッタリングにより堆積し、ＲＴＡ処理を施してシリサイド化した後にコバルトを除去して導電層８を選択的に形成する。
【００４１】
このように、第一領域にｎＦＥＴ、第二領域にｐＦＥＴを形成し、ｎＦＥＴとｐＦＥＴのゲート絶縁膜４の直下にはｎチャネル形成領域９及びｐチャネル形成領域１０が形成される。
【００４２】
次に、第一の膜１１を半導体基板１上の全面に堆積する。第一の膜１１としてシリコン窒化膜を熱ＣＶＤ法により堆積する。次にフォトリソグラフィ及びエッチング技術により第一の膜１１を第一領域のｎＦＥＴの上及び第三領域のフィールド酸化膜２０の上の一部に選択的に形成する。第一の膜１１はｎＦＥＴのｎチャネル形成領域９に応力を発生させる。ｎＦＥＴに対しては、通常、引張り応力が発生するようにする。
【００４３】
図６は、本実施の形態における第二の膜１２を選択的に形成した状態を示す半導体装置の模式的断面図である。第二の膜１２を半導体基板１上の全面に堆積する。第二の膜１２としてシリコン窒化膜を熱ＣＶＤ法により、第一の膜１１とは異なる条件にて成膜する。次にフォトリソグラフィ及びエッチング技術により、第一の膜１1の端部領域の上の一部を除いて第二の膜１２を第一の膜１１の上から除去する。したがって、第一の膜１１の端部２１は第二の膜１２のエッチングの際にエッチング雰囲気に晒されることがない。
【００４４】
第二の膜１２はｐＦＥＴのｐチャネル形成領域１０に応力を発生させる。通常ｐＦＥＴに対しては圧縮応力が発生させる。第一の膜１１が引張り応力を第二の膜１２が圧縮応力を有するように設定すれば、第一の膜１１と第二の膜１２の重なり部分においては互いの真性応力が相殺される。そのため、後工程において熱処理による熱歪が加わったとしても膜剥がれは発生しない。
【００４５】
図７は、本実施の形態における層間絶縁膜１３と配線層２２を形成した状態を示す半導体装置の模式的断面図である。第一の膜１１及び第二の膜１２の上にシリコン酸化膜を堆積して層間絶縁膜１３を形成する。次に、ソース領域／ドレイン領域７とコンタクトを取るためにコンタクトホール１４を形成し、次にバリアメタル（図示せず）及びプラグメタル１５を順次堆積してコンタクトホール１４を埋め込み、次に層間絶縁膜１３の表面にＣＭＰを施して平坦化する。次に層間絶縁膜１３の表面に配線層２２を選択的に形成する。
【００４６】
本実施の形態においては、フィールド酸化膜２０の上に第一の膜１１と第二の膜１２の重なり領域を設けているが、他の素子が形成されている領域であってもよい。
【００４７】
また、以上の説明において、第一の膜１１と第二の膜１２の応力を引張り応力と圧縮応力を有する膜としてが、第一の膜１１と第二の膜１２がいずれも圧縮応力を有している場合でも、第一の膜１１のほうが第二の膜１２よりも圧縮応力が小さい場合でも本実施の形態に適用できる。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態における半導体装置の模式的断面図である。
【図２】本実施の形態における半導体装置の模式的断面図である。
【図３】本実施の形態における半導体装置の模式的断面図である。
【図４】本実施の形態における半導体装置の模式的断面図である。
【図５】他の本実施の形態における半導体装置の模式的断面図である。
【図６】他の本実施の形態における半導体装置の模式的断面図である。
【図７】他の本実施の形態における半導体装置の模式的断面図である。
【図８】従来公知の半導体装置の模式的断面図である。
【符号の説明】
【００４９】
１  半導体基板
１、２  素子分離領域
４  ゲート絶縁膜
５  ゲート電極
６  サイドウオール
７  ソース領域／ドレイン領域
８  導電層
９  ｎチャネル形成領域
１０  ｐチャネル形成領域
１１  第一の膜
１２  第二の膜
１３  層間絶縁膜
１４  コンタクトホール
１５  プラグメタル
２０  フィールド酸化膜
２１  端部
２２  配線層
【図１】
2007005626.tif 000003
【図２】
2007005626.tif 000004
【図３】
2007005626.tif 000005
【図４】
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【図５】
2007005626.tif 000007
【図６】
2007005626.tif 000008
【図７】
2007005626.tif 000009
【図８】
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