(57)【要約】【課題】トランジスタの移動度の劣化またはバラツキを抑制しつつ、半導体基板上にＳＯＩ構造を安価に形成する。【解決手段】｛１００｝基板Ｗ１上にはエピタキシャル成長にて半導体層が形成され、｛１００｝基板Ｗ１と半導体層との間には埋め込み絶縁層が埋め込まれ、＜１００＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ１が配置されたＮチャネル電界効果型トランジスタを半導体層に形成するとともに、＜１００＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ２が配置されたＰチャネル電界効果型トランジスタを半導体層に形成する。【選択図】図１
2007134548.tif 000002
【特許請求の範囲】
【請求項１】
｛１００｝半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記｛１００｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に＜１００＞方向に沿ってチャネルが配置された電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項２】
｛１００｝半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記｛１００｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に＜１００＞方向に沿ってチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記半導体層上に＜１１０＞方向に沿ってチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
｛１００｝半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記｛１００｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に＜１００＞方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項４】
｛１１０｝半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記｛１１０｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に＜１００＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタと、
前記半導体層上に＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項５】
｛１１０｝半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記｛１１０｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に＜２１１＞方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項６】
｛１１１｝半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記｛１１１｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に＜２１１＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタと、
前記半導体層上に＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項７】
｛１１１｝半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記｛１１１｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に＜１１０＞方向または＜２１１＞方向に沿って互いに１２０度または６０度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項８】
｛１００｝半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
＜１００＞方向に沿ってチャネルが配置された電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
｛１００｝半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
＜１００＞方向に沿ってチャネルが配置されたＰチャネル電界効果型トランジスタを前記第２半導体層に形成する工程と、
＜１１０＞方向に沿ってチャネルが配置されたＮチャネル電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
｛１００｝半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
＜１００＞方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
｛１１０｝半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
＜１００＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタを前記第２半導体層に形成する工程と、
＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
｛１１０｝半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
＜２１１＞方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
｛１１１｝半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
＜２１１＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタを前記第２半導体層に形成する工程と、
＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
｛１１１｝半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
＜１１０＞方向または＜２１１＞方向に沿って互いに１２０度または６０度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、Ｓｉ／ＳｉＧｅ層に第１の溝を形成する。そして、第１の溝に支持体を埋め込んだ後、ＳｉＧｅ層を支持体から露出させる第２の溝を形成し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層が形成されたＳＢＳＩ構造を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓ  ｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０  −２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった
また、非特許文献１に開示された方法では、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込むための熱酸化を行うと、Ｓｉ基板とＳｉ層との間に埋め込まれたＳｉＯ2層および第１の溝に埋め込まれた支持体の応力が変化し、Ｓｉ基板上に引っ張り応力がかかる。そして、Ｓｉ基板上に引っ張り応力がかかると、トランジスタの移動度が劣化したり、トランジスタの移動度のバラツキの原因になるという問題があった。
【０００６】
そこで、本発明の目的は、トランジスタの移動度の劣化またはバラツキを抑制しつつ、半導体基板上にＳＯＩ構造を安価に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、｛１００｝半導体基板上にエピタキシャル成長にて形成された半導体層と、前記｛１００｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に＜１００＞方向に沿ってチャネルが配置された電界効果型トランジスタとを備えることを特徴とする。
【０００８】
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Ｐチャネル電界効果型トランジスタでは、移動度の劣化を抑制することが可能となるとともに、Ｎチャネル電界効果型トランジスタでは、移動度を向上させることが可能となる。このため、電界効果型トランジスタの低消費電力化および低電圧駆動化を図りつつ、電界効果型トランジスタの高速化を実現することができる。
【０００９】
なお、｛１００｝半導体基板上で＜１００＞方向に沿って配置するとは、｛１００｝結晶面上で存在可能な等価な＜１００＞方向のうち、いずれかの方向に配置することをいう。例えば（１００）半導体基板の場合、そのような等価な方向には、［０１１］（または[０−１−１]）と、[０１−１]（または[０−１１]）の二つがあるが、いずれの方向に配置してもよい。
【００１０】
また、本発明の一態様に係る半導体装置によれば、｛１００｝半導体基板上にエピタキシャル成長にて形成された半導体層と、前記｛１００｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に＜１００＞方向に沿ってチャネルが配置されたＰチャネル電界効果型トランジスタと、前記半導体層上に＜１１０＞方向に沿ってチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする。
【００１１】
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタの移動度の劣化を抑制することができ、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタの駆動能力のバランスをとることができる。
また、本発明の一態様に係る半導体装置によれば、｛１００｝半導体基板上にエピタキシャル成長にて形成された半導体層と、前記｛１００｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に＜１００＞方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
【００１２】
これにより、電界効果型トランジスタのチャネルを複数の方向に配置することを可能としつつ、ヤング率の小さい方向に沿って電界効果型トランジスタのチャネルを配置することが可能となり、埋め込み絶縁層の応力の変化に伴って発生する基板面の応力の影響を軽減することが可能となるとともに、電界効果型トランジスタのレイアウトの自由度を確保することができる。このため、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、｛１１０｝半導体基板上にエピタキシャル成長にて形成された半導体層と、前記｛１１０｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に＜１００＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタと、前記半導体層上に＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタとを備えることを特徴とする。
【００１４】
これにより、｛１１０｝半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、｛１１０｝半導体基板上にエピタキシャル成長にて形成された半導体層と、前記｛１１０｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に＜２１１＞方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
【００１５】
これにより、｛１１０｝半導体基板を用いた場合においても、基板面のヤング率を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、｛１１１｝半導体基板上にエピタキシャル成長にて形成された半導体層と、前記｛１１１｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に＜２１１＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタと、前記半導体層上に＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタとを備えることを特徴とする。
【００１７】
これにより、｛１１１｝半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、｛１１１｝半導体基板上にエピタキシャル成長にて形成された半導体層と、前記｛１１１｝半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に＜１１０＞方向または＜２１１＞方向に沿って互いに１２０度または６０度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
【００１８】
これにより、｛１１１｝半導体基板を用いた場合においても、結晶方位を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、｛１００｝半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、＜１００＞方向に沿ってチャネルが配置された電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２０】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を支持体にて覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持体にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露出させる開口部を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。さらに、埋め込み絶縁層および支持体の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Ｐチャネル電界効果型トランジスタでは、移動度の劣化を抑制することが可能となるとともに、Ｎチャネル電界効果型トランジスタでは、移動度を向上させることが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、｛１００｝半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、＜１００＞方向に沿ってチャネルが配置されたＰチャネル電界効果型トランジスタを前記第２半導体層に形成する工程と、＜１１０＞方向に沿ってチャネルが配置されたＮチャネル電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２２】
これにより、埋め込み絶縁層および支持体の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタの移動度の劣化を抑制することができ、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタの駆動能力のバランスをとることができる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、｛１００｝半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、＜１００＞方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２４】
これにより、電界効果型トランジスタのチャネルを複数の方向に配置することを可能としつつ、ヤング率の小さい方向に沿って電界効果型トランジスタのチャネルを配置することが可能となり、埋め込み絶縁層および支持体の応力の変化に伴って発生する応力の影響を軽減することが可能となるとともに、電界効果型トランジスタのレイアウトの自由度を確保することができる。このため、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、｛１１０｝半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、＜１００＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタを前記第２半導体層に形成する工程と、＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２６】
これにより、｛１１０｝半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００２７】
また、本発明の一態様に係る半導体装置の製造方法によれば、｛１１０｝半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、＜２１１＞方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２８】
これにより、｛１１０｝半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００２９】
また、本発明の一態様に係る半導体装置の製造方法によれば、｛１１１｝半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、＜２１１＞方向に沿ってチャネルが配置された第１の電界効果型トランジスタを前記第２半導体層に形成する工程と、＜１１０＞方向に沿ってチャネルが配置された第２の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする。
【００３０】
これにより、｛１１１｝半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００３１】
また、本発明の一態様に係る半導体装置の製造方法によれば、｛１１１｝半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、＜１１０＞方向または＜２１１＞方向に沿って互いに１２０度または６０度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタを前記第２半導体層に形成する工程とを備えることを特徴とする。
【００３２】
これにより、｛１１１｝半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
図１において、｛１００｝基板Ｗ１上にはエピタキシャル成長にて半導体層が形成され、｛１００｝基板Ｗ１と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１００｝基板Ｗ１上に形成された半導体層上には、＜１００＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ１が配置されるとともに、この半導体層には、ゲート電極Ｇ１を挟み込むようにドレイン層Ｄ１およびソース層Ｓ１が形成され、Ｎチャネル電界効果型トランジスタが構成されている。また、｛１００｝基板Ｗ１上に形成された半導体層上には、＜１００＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ２が配置されるとともに、この半導体層には、ゲート電極Ｇ２を挟み込むようにドレイン層Ｄ２およびソース層Ｓ２が形成され、Ｐチャネル電界効果型トランジスタが構成されている。
【００３４】
なお、｛１００｝基板Ｗ１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が｛１００｝基板Ｗ１にかかった場合においても、Ｐチャネル電界効果型トランジスタでは、移動度の劣化を抑制することが可能となるとともに、Ｎチャネル電界効果型トランジスタでは、移動度を向上させることが可能となる。このため、｛１００｝基板Ｗ１上に形成される電界効果型トランジスタの低消費電力化および低電圧駆動化を図りつつ、電界効果型トランジスタの高速化を実現することができる。
【００３５】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図である。
図２において、｛１００｝基板Ｗ２上にはエピタキシャル成長にて半導体層が形成され、｛１００｝基板Ｗ２と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１００｝基板Ｗ２上に形成された半導体層上には、＜１１０＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ１１が配置されるとともに、この半導体層には、ゲート電極Ｇ１１を挟み込むようにドレイン層Ｄ１１およびソース層Ｓ１１が形成され、Ｎチャネル電界効果型トランジスタが構成されている。また、｛１００｝基板Ｗ２上に形成された半導体層上には、＜１００＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ１２が配置されるとともに、この半導体層には、ゲート電極Ｇ１２を挟み込むようにドレイン層Ｄ１２およびソース層Ｓ１２が形成され、Ｐチャネル電界効果型トランジスタが構成されている。
【００３６】
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が｛１００｝基板Ｗ２にかかった場合においても、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタの移動度の劣化を抑制することができ、Ｐチャネル電界効果型トランジスタおよびＮチャネル電界効果型トランジスタの駆動能力のバランスをとることができる。
【００３７】
図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す平面図である。
図３において、｛１００｝基板Ｗ３上にはエピタキシャル成長にて半導体層が形成され、｛１００｝基板Ｗ３と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１００｝基板Ｗ３上に形成された半導体層上には、＜１００＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ２１が配置されるとともに、この半導体層には、ゲート電極Ｇ２１を挟み込むようにドレイン層Ｄ２１およびソース層Ｓ２１が形成されている。また、｛１００｝基板Ｗ３上に形成された半導体層上には、＜１００＞方向に沿ってゲート電極Ｇ２１と直交する方向にチャネルが形成されるようにゲート電極Ｇ２２が配置されるとともに、この半導体層には、ゲート電極Ｇ２２を挟み込むようにドレイン層Ｄ２２およびソース層Ｓ２２が形成されている。
【００３８】
これにより、電界効果型トランジスタのチャネルを複数の方向に配置することを可能としつつ、ヤング率の小さい方向に沿って電界効果型トランジスタのチャネルを配置することが可能となり、埋め込み絶縁層の応力の変化に伴って発生する基板面の応力の影響を軽減することが可能となるとともに、電界効果型トランジスタのレイアウトの自由度を確保することができる。このため、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００３９】
なお、応力をσ、歪をε、ヤング率をＥとすると、応力σは以下の式で表される。そして、例えば、シリコン基板の場合、ヤング率Ｅは面方位に依存し、代表的な面に対するヤング率Ｅは以下のようになる。
＜１００＞：１３０．８ＧＰａ
＜１１０＞：１６９．７ＧＰａ
＜１１１＞：１８８．４ＧＰａ
＜２１１＞：１６９．７ＧＰａ
このため、シリコン基板上に電界効果型トランジスタを形成する場合、埋め込み絶縁層の応力の変化に伴う電界効果型トランジスタの特性のバラツキを抑制するためには、ヤング率Ｅの小さい＜１００＞をチャネル方向に配することが好ましい。＜１００＞をチャネル方向に配することができない場合には、＜１００＞に次いでヤング率Ｅの小さい＜１１０＞や＜２１１＞をチャネル方向に配することが好ましい。
【００４０】
図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す平面図である。
図４において、｛１１０｝基板Ｗ４上にはエピタキシャル成長にて半導体層が形成され、｛１１０｝基板Ｗ４と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１１０｝基板Ｗ４上に形成された半導体層上には、＜１００＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ３１が配置されるとともに、この半導体層には、ゲート電極Ｇ３１を挟み込むようにドレイン層Ｄ３１およびソース層Ｓ３１が形成されている。また、｛１１０｝基板Ｗ４上に形成された半導体層上には、＜１１０＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ３２が配置されるとともに、この半導体層には、ゲート電極Ｇ３２を挟み込むようにドレイン層Ｄ３２およびソース層Ｓ３２が形成されている。
【００４１】
これにより、｛１１０｝基板Ｗ４を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す平面図である。
【００４２】
図５において、｛１１０｝基板Ｗ５上にはエピタキシャル成長にて半導体層が形成され、｛１１０｝基板Ｗ５と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１１０｝基板Ｗ５上に形成された半導体層上には、＜２１１＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ４１が配置されるとともに、この半導体層には、ゲート電極Ｇ４１を挟み込むようにドレイン層Ｄ４１およびソース層Ｓ４１が形成されている。また、｛１１０｝基板Ｗ５上に形成された半導体層上には、＜２１１＞方向に沿ってゲート電極Ｇ４１と異なる方向にチャネルが形成されるようにゲート電極Ｇ４２が配置されるとともに、この半導体層には、ゲート電極Ｇ４２を挟み込むようにドレイン層Ｄ４２およびソース層Ｓ４２が形成されている。なお、ゲート電極Ｇ４１、Ｇ４２の交差角は１０９．４７度または７０．５３度である。
【００４３】
これにより、｛１１０｝基板Ｗ５を用いた場合においても、基板面のヤング率を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００４４】
図６は、本発明の第６実施形態に係る半導体装置の概略構成を示す平面図である。
図６において、｛１１１｝基板Ｗ６上にはエピタキシャル成長にて半導体層が形成され、｛１１１｝基板Ｗ６と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１１１｝基板Ｗ６上に形成された半導体層上には、＜２１１＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ５１が配置されるとともに、この半導体層には、ゲート電極Ｇ５１を挟み込むようにドレイン層Ｄ５１およびソース層Ｓ５１が形成されている。また、｛１１１｝基板Ｗ６上に形成された半導体層上には、＜１１０＞方向に沿ってゲート電極Ｇ５２が配置されるとともに、この半導体層には、ゲート電極Ｇ５２を挟み込むようにドレイン層Ｄ５２およびソース層Ｓ５２が形成されている。
【００４５】
これにより、｛１１１｝基板Ｗ６を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
図７は、本発明の第７実施形態に係る半導体装置の概略構成を示す平面図である。
【００４６】
図７において、｛１１１｝基板Ｗ７上にはエピタキシャル成長にて半導体層が形成され、｛１１１｝基板Ｗ７と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１１１｝基板Ｗ７上に形成された半導体層上には、＜１１０＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ６１が配置されるとともに、この半導体層には、ゲート電極Ｇ６１を挟み込むようにドレイン層Ｄ６１およびソース層Ｓ６１が形成されている。また、｛１１１｝基板Ｗ７上に形成された半導体層上には、＜１１０＞方向に沿ってゲート電極Ｇ６１と異なる方向にゲート電極Ｇ６２が配置されるとともに、この半導体層には、ゲート電極Ｇ６２を挟み込むようにドレイン層Ｄ６２およびソース層Ｓ６２が形成されている。さらに、｛１１１｝基板Ｗ７上に形成された半導体層上には、＜１１０＞方向に沿ってゲート電極Ｇ６１、Ｇ６２と異なる方向にゲート電極Ｇ６３が配置されるとともに、この半導体層には、ゲート電極Ｇ６３を挟み込むようにドレイン層Ｄ６３およびソース層Ｓ６３が形成されている。なお、ゲート電極Ｇ６１、Ｇ６２、Ｇ６３の交差角は１２０度または６０度である。
【００４７】
これにより、｛１１１｝基板Ｗ７を用いた場合においても、基板面の結晶方位を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００４８】
図８は、本発明の第８実施形態に係る半導体装置の概略構成を示す平面図である。
図８において、｛１１１｝基板Ｗ８上にはエピタキシャル成長にて半導体層が形成され、｛１１１｝基板Ｗ８と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、｛１１１｝基板Ｗ８上に形成された半導体層上には、＜２１１＞方向に沿ってチャネルが形成されるようにゲート電極Ｇ７１が配置されるとともに、この半導体層には、ゲート電極Ｇ７１を挟み込むようにドレイン層Ｄ７１およびソース層Ｓ７１が形成されている。また、｛１１１｝基板Ｗ８上に形成された半導体層上には、＜２１１＞方向に沿ってゲート電極Ｇ７１と異なる方向にゲート電極Ｇ７２が配置されるとともに、この半導体層には、ゲート電極Ｇ７２を挟み込むようにドレイン層Ｄ７２およびソース層Ｓ７２が形成されている。さらに、｛１１１｝基板Ｗ８上に形成された半導体層上には、＜２１１＞方向に沿ってゲート電極Ｇ７１、Ｇ７２と異なる方向にゲート電極Ｇ７３が配置されるとともに、この半導体層には、ゲート電極Ｇ７３を挟み込むようにドレイン層Ｄ７３およびソース層Ｓ７３が形成されている。なお、ゲート電極Ｇ７１、Ｇ７２、Ｇ７３の交差角は１２０度または６０度である。
【００４９】
これにより、｛１１１｝基板Ｗ８を用いた場合においても、基板面の結晶方位を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
【００５０】
図９（ａ）〜図１５（ａ）は、本発明の第９実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）〜図１５（ｂ）は、図９（ａ）〜図１５（ａ）のＡ１−Ａ１´〜Ａ７−Ａ７´線でそれぞれ切断した断面図、図９（ｃ）〜図１５（ｃ）は、図９（ａ）〜図１５（ａ）のＢ１−Ｂ１´〜Ｂ７−Ｂ７´線でそれぞれ切断した断面図である。
図９において、熱酸化などの方法により半導体基板１上の全面に酸化膜２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２をパターニングすることにより、半導体基板１にＳＯＩ構造を配置するための開口部Ｋを形成する。そして、選択エピタキシャル成長を行うことにより、半導体基板１上に第１半導体層３および第２半導体層４を順次形成する。
【００５１】
なお、第１半導体層３は、半導体基板１および第２半導体層４よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層３および第２半導体層４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層３としてＳｉＧｅ、第２半導体層４としてＳｉを用いることが好ましい。これにより、第１半導体層３と第２半導体層４との間の格子整合をとることを可能としつつ、第１半導体層３と第２半導体層４との間の選択比を確保することができる。なお、第１半導体層３としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３および第２半導体層４の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００５２】
次に、フォトリソグラフィー技術およびエッチング技術を用いて半導体基板１、第２半導体層４および第１半導体層３をパターニングすることにより、半導体基板１の一部を露出させる開口部７を形成する。なお、図１０以降では、半導体基板上１に存在する酸化膜２を省略する。
なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、開口部７の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。
【００５３】
次に、図１１に示すように、ＣＶＤなどの方法により半導体基板１上の全面に支持体８を成膜する。なお、支持体８は、開口部７内における第１半導体層３および第２半導体層４の側壁にも成膜され、第２半導体層４を半導体基板１上で支持することができる。また、支持体８の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体８の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
【００５４】
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体８、第２半導体層４および第１半導体層３をパターニングすることにより、支持体８および第２半導体層４から第１半導体層３の一部を露出させる露出面９を形成する。
なお、露出面９の配置位置は、第２半導体層４の素子分離領域の一部に対応させることができる。また、第１半導体層３の一部を露出させる場合、第１半導体層３の表面でエッチングを止めるようにしてもよいし、第１半導体層３をオーバーエッチングして第１半導体層３に凹部を形成するようにしてもよい。あるいは、露出面９が形成される第１半導体層３を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層３のエッチングを途中で止めることにより、半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層３をエッチング除去する際に、半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板１のオーバーエッチングを抑制することができる。
【００５５】
次に、図１３に示すように、露出面９を介してエッチングガスまたはエッチング液を第１半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層４との間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１半導体層３が除去された場合においても、第２半導体層４を半導体基板１上で支持することが可能となるとともに、開口部７とは別に露出面９を設けることにより、第１半導体層３上に第２半導体層４が積層された場合においても、第２半導体層４下の第１半導体層３にエッチングガスまたはエッチング液を接触させることが可能となる。
【００５６】
このため、第２半導体層４の欠陥の発生を低減させつつ、第２半導体層４を絶縁体上に配置することが可能となり、第２半導体層４の品質を損なうことなく、第２半導体層４半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層４がＳｉ、第１半導体層３がＳｉＧｅの場合、第１半導体層３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３を除去することが可能となる。また、第１半導体層３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００５７】
また、第１半導体層３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３を多孔質化するようにしてもよいし、第１半導体層３にイオン注入を行うことにより、第１半導体層３をアモルファス化するようにしてもよいし、半導体基板１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層３のエッチングレートを増大させることが可能となり、第２半導体層４のオーバーエッチングを抑制しつつ、第１半導体層３のエッチング面積を拡大することができる。
【００５８】
次に、図１４に示すように、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する。なお、空洞部１０に埋め込み絶縁層１１を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、支持体８をリフローさせることが可能となり、第２半導体層４を上から押さえつける応力かかり、埋め込み絶縁層１１を隙間なく形成することが出来る。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
【００５９】
また、図１４の方法では、半導体基板１および第２半導体層４の熱酸化を行うことにより、半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。これにより、第２半導体層４の膜減りを防止しつつ、半導体基板１と第２半導体層４との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層４の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層４の裏面側の寄生容量を低減させることができる。
【００６０】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００６１】
次に、図１５に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方法を必要に応じて併用しながら、フォトリソグラフィー技術およびエッチング技術を用いて支持体８を薄膜化することにより、第２半導体層４の表面を露出させる。
そして、第２半導体層４の表面の熱酸化を行うことにより、第２半導体層４の表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２０が形成された第２半導体層４上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層４上にゲート電極２１を形成する。
【００６２】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２をそれぞれ形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層４内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層４に形成する。
【００６３】
これにより、第２半導体層４の欠陥の発生を低減させつつ、第２半導体層４を埋め込み絶縁層１１上に配置することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層４上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの品質を向上させることができる。
【００６４】
ここで、電界効果型トランジスタを第２半導体層４に形成する場合、図１から図８のいずれかの方向にゲート電極２１を配置することができ、電界効果型トランジスタの移動度の劣化またはバラツキを抑制しつつ、第２半導体層４上にＳＯＩ構造を安価に形成することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す平面図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す平面図。
【図３】本発明の第３実施形態に係る半導体装置の概略構成を示す平面図。
【図４】本発明の第４実施形態に係る半導体装置の概略構成を示す平面図。
【図５】本発明の第５実施形態に係る半導体装置の概略構成を示す平面図。
【図６】本発明の第６実施形態に係る半導体装置の概略構成を示す平面図。
【図７】本発明の第７実施形態に係る半導体装置の概略構成を示す平面図。
【図８】本発明の第８実施形態に係る半導体装置の概略構成を示す平面図。
【図９】本発明の第９実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第９実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第９実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第９実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第９実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第９実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第９実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００６６】
Ｗ１〜Ｗ８  基板、Ｇ１、Ｇ２、Ｇ１１、Ｇ１２、Ｇ２１、Ｇ２２、Ｇ３１、Ｇ３２、Ｇ４１、Ｇ４２、Ｇ５１、Ｇ５２、Ｇ６１、Ｇ６２、Ｇ７１、Ｇ７２  ゲート電極、Ｄ１、Ｄ２、Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２、Ｄ４１、Ｄ４２、Ｄ５１、Ｄ５２、Ｄ６１、Ｄ６２、Ｄ７１、Ｄ７２  ドレイン層、Ｓ１、Ｓ２、Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２、Ｓ３１、Ｓ３２、Ｓ４１、Ｓ４２、Ｓ５１、Ｓ５２、Ｓ６１、Ｓ６２、Ｓ７１、Ｓ７２  ソース層、１  半導体基板、２  酸化膜、３  第１半導体層、４  第２半導体層、７  開口部、８  支持体、９  露出面、１０  空洞部、１１  埋め込み絶縁層、２０  ゲート絶縁膜、２１  ゲート電極、２２  サイドウォールスペーサ、２３ａ、２３ｂ  ソース／ドレイン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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