(57)【要約】【課題】ＳＡＣによる集積度の向上と、高耐圧素子の耐圧の確保を図る。【解決手段】ゲート電極２３ａ，２３ｂの側壁には、側壁膜２４ａ，２４ｂ，２５ａ，２５ｂが配置され、その上部には、キャップ絶縁膜３２ａ，３２ｂが配置される。側壁膜２４ａ，２４ｂ及びキャップ絶縁膜３２ａ，３２ｂは、層間絶縁膜２８に対してエッチング選択比を有し、側壁膜２５ａ，２５ｂは、層間絶縁膜２８と実質的に同じエッチング速度を有する。通常トランジスタでは、ゲート電極２３ａとコンタクトホール２９ａの間には、側壁膜２５ａは存在せず、側壁膜２４ａが存在する。高耐圧トランジスタでは、ゲート電極２３ｂとコンタクトホール２９ｂの間には、側壁膜２４ａ，２５ａが共に存在する。【選択図】図２
2007067440.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１電圧により動作し、ＬＤＤを有する第１ＭＩＳＦＥＴと、前記半導体基板上に形成され、前記第１電圧よりも高い第２電圧により動作し、前記第１ＭＩＳＦＥＴのＬＤＤよりも長いＬＤＤを有する第２ＭＩＳＦＥＴと、前記第１及び第２ＭＩＳＦＥＴ上に形成される層間絶縁膜とを具備し、
前記第１及び第２ＭＩＳＦＥＴのゲート電極の側壁には、それぞれ、前記ゲート電極に隣接し、前記層間絶縁膜よりもエッチング速度が実質的に遅い第１側壁膜と、前記第１側壁膜に隣接し、前記第１側壁膜よりもエッチング速度が実質的に速い第２側壁膜とが配置され、
前記第１ＭＩＳＦＥＴの拡散層に対する第１コンタクトは、前記第１側壁膜に隣接し、前記第１コンタクトが形成されるコンタクトホール内で前記第２側壁膜が除去され、前記第２ＭＩＳＦＥＴの拡散層に対する第２コンタクトは、前記第１及び第２側壁膜にオーバーラップしない位置に形成される
ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２ＭＩＳＦＥＴは、それぞれ、第１拡散層と、前記第１拡散層よりも高い不純物濃度を有する第２拡散層とを有し、前記第１拡散層は、前記第１側壁膜の直下に対応して配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極上には、前記第１側壁膜と実質的に同じエッチング速度を有するキャップ絶縁膜が配置されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１側壁膜及び前記キャップ膜は、共にシリコン窒化膜であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２側壁膜は、前記層間絶縁膜と実質的に同じエッチング速度を有することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記コンタクトホール内で前記第１側壁膜が残存していることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１側壁膜は、シリコン窒化膜であり、前記第２側壁膜は、シリコン酸化膜であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第２側壁膜は、リンを不純物として含有するシリコン酸化膜であることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第１ＭＩＳＦＥＴのゲート電極から前記第１コンタクトまでの距離は、前記第２ＭＩＳＦＥＴのゲート電極から前記第２コンタクトまでの距離よりも短いことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第２ＭＩＳＦＥＴは、メモリセルを駆動することを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記第１電圧は、前記第１ＭＩＳＦＥＴの拡散層に印加され、前記第２電圧は、前記第２ＭＩＳＦＥＴの拡散層に印加されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の側壁にサイドウォールが配置されたＭＩＳＦＥＴを有する半導体装置に関し、特に２種類以上の動作電圧を必要とする半導体装置、例えば、メモリセルの動作に関しては、高い電圧を必要とし、周辺回路の一部では、通常の低い電圧で動作するフラッシュＥＥＰＲＯＭに使用されるものである。
【背景技術】
【０００２】
図１４は、従来のＭＩＳＦＥＴを示している。
【０００３】
半導体基板１１上には、ゲート絶縁膜１２が形成され、ゲート絶縁膜１２上には、ゲート電極１３が形成されている。ゲート電極１３の側壁には、サイドウォールと呼ばれる側壁絶縁膜１４が形成されている。側壁絶縁膜１４直下の半導体基板１１中には、ＬＤＤ（Lightly Doped Drain）と呼ばれる低い不純物濃度を有する拡散層１５ａが形成されている。
【０００４】
また、拡散層１５ａに隣接して、拡散層１５ａよりも高い不純物濃度を有する拡散層１５ｂが形成されている。半導体基板１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜１６が形成されている。層間絶縁膜１６には、拡散層１５ｂに達するコンタクトホール１７が形成されている。
【０００５】
コンタクトホール１７内には、例えば、タングステン（Ｗ）からなるコンタクトプラグ１８が形成されている。コンタクトプラグ１８上には、金属配線１９が形成されている。
【０００６】
上記構成のＭＩＳＦＥＴを有するＬＳＩにおいては、ゲート電極１３とコンタクトホール１７の合せ余裕（間隔）Ａは、ＬＳＩの集積度を向上させるに当たっての制約の一つとなっている。そこで、ＬＳＩの集積度の向上に際し、ゲート電極１３とコンタクトホール１７の合せ余裕に関する制約を緩和することができるセルフアラインコンタクト（ＳＡＣ）技術が提案されている。
【０００７】
図１５は、セルフアラインコンタクト技術を適用した従来のＭＩＳＦＥＴを示している。
【０００８】
半導体基板１１上には、ゲート絶縁膜１２が形成され、ゲート絶縁膜１２上には、ゲート電極１３が形成されている。ゲート電極１３上には、コンタクトホール１７の形成時のマスクとして機能するキャップ絶縁膜２０が形成されている。ゲート電極１３及びキャップ絶縁膜２０の側壁には、サイドウォールと呼ばれる側壁絶縁膜１４が形成されている。この側壁絶縁膜１４も、コンタクトホール１７の形成時のマスクとして機能する。
【０００９】
また、側壁絶縁膜１４直下の半導体基板１１中には、ＬＤＤと呼ばれる低い不純物濃度を有する拡散層１５ａが形成されている。拡散層１５ａに隣接して、拡散層１５ａよりも高い不純物濃度を有する拡散層１５ｂが形成されている。半導体基板１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜１６が形成されている。層間絶縁膜１６には、拡散層１５ｂに達するコンタクトホール１７が形成されている。
【００１０】
コンタクトホール１７内には、例えば、タングステン（Ｗ）からなるコンタクトプラグ１８が形成されている。コンタクトプラグ１８上には、金属配線１９が形成されている。
【００１１】
上記構成を有するＭＩＳＦＥＴの特徴は、第一に、側壁絶縁膜１４及びキャップ絶縁膜２０がコンタクトホール１７の形成時のマスクとして機能している点にある。即ち、側壁絶縁膜１４及びキャップ絶縁膜２０は、層間絶縁膜１６に対してエッチング選択比を有する材料から構成される。例えば、層間絶縁膜１６がシリコン酸化膜（ＢＰＳＧ膜など）から構成される場合には、側壁絶縁膜１４及びキャップ絶縁膜２０は、シリコン窒化膜から構成される。
【００１２】
第二に、ゲート電極１３とコンタクトホール１７がオーバーラップしても、側壁絶縁膜１４及びキャップ絶縁膜２０が存在するために、ゲート電極１３とコンタクトホール１７内のコンタクトプラグ１８との絶縁性が保たれる点にある。つまり、本例のＭＩＳＦＥＴでは、ゲート電極１３とコンタクトホール１７の合せ余裕を緩和できるため、ＬＳＩの集積度の向上に貢献できる。
【００１３】
図１５に示すようなセルフアラインコンタクト技術を用いたＭＩＳＦＥＴを有するＬＳＩにおいて、ＬＳＩの集積度を向上させる場合の注意点は、側壁絶縁膜（サイドウォール）１４の厚さを、ゲート電極１３とコンタクトホール１７内のコンタクトプラグ１８との絶縁性を保つための最小限の厚さに設定することにある。これにより、図１６に示すように、コンタクトホール１７をゲート電極１３に十分に接近させることができると共に、拡散層１５ｂとコンタクトプラグ１８のコンタクト面積Ｓａを十分に確保できるからである。
【００１４】
しかし、図１７に示すように、側壁絶縁膜（サイドウォール）１４が必要以上に厚くなると、コンタクトホール１７をゲート電極１３に十分に接近させた場合に、拡散層１５ｂとコンタクトプラグ１８のコンタクト面積Ｓｂが非常に小さくなり、コンタクト抵抗の上昇という問題を生じさせる。
【００１５】
また、図１８に示すような、互いに近接し、二つの拡散層のうちの一方を共有する二つのＭＩＳＦＥＴを考えた場合、二つのＭＩＳＦＥＴのゲート電極１３の間隔が狭まってくると、拡散層１５ｂとコンタクトプラグ１８のコンタクト面積Ｓｃも小さくなってくる。ここで、図１９に示すように、互いに隣接するゲート電極１３の側壁絶縁膜（サイドウォール）１４が接触すると、コンタクトホール１７が半導体基板１１の表面に到達することができなくなる。
【００１６】
ところで、ＭＩＳＦＥＴのゲート電極１３の側壁に配置されるサイドウォールは、セルフアラインコンタクトを実現する役割の他に、ＬＤＤ構造の拡散層１５ａ，１５ｂを形成する役割も担っている。ＬＤＤ構造の拡散層１５ａ，１５ｂは、ＭＩＳＦＥＴの接合耐圧の向上、ホットキャリア効果の緩和、ショートチャネル効果の緩和などに寄与する。
【００１７】
ここで、ＬＳＩ内部において低い電圧と高い電圧を使用する半導体装置においては、低い電圧で動作するＭＩＳＦＥＴのゲート電極のサイドウォールをできるだけ薄くし（短いＬＤＤとし）、かつ、コンタクトホールをできるだけゲート電極に近づけて、ＬＳＩの集積度の向上を図りたいという要求がある。一方で、高い電圧で動作するＭＩＳＦＥＴのゲート電極のサイドウォールを耐圧確保に十分な程度まで厚くし、高い電圧でも十分な耐圧が得られる長いＬＤＤ長を確保したいという要求も存在する。
【００１８】
つまり、この二つの要求を同時に満たすためには、１チップ内にＬＤＤ長が異なる二つの構造のＭＩＳＦＥＴを形成することが必要である。しかし、従来は、このようなＬＤＤ長が異なる二つの構造のＭＩＳＦＥＴを１チップ内に形成する場合、そのために別途新たなマスク形成工程を追加する必要が生じるといった事情があり、実現が困難であった。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、低電圧で動作するＭＩＳＦＥＴについては、セルフアラインコンタクト技術と短いＬＤＤによりコンタクト抵抗の増加なしにＬＳＩの集積度の向上を達成し、同時に、高電圧で動作するＭＩＳＦＥＴについては、長いＬＤＤと、ゲート電極とコンタクトホールの十分な合せ余裕とを確保することで、十分な耐圧を得ることにある。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、半導体基板上に形成され、第１電圧により動作し、ＬＤＤを有する第１ＭＩＳＦＥＴと、前記半導体基板上に形成され、前記第１電圧よりも高い第２電圧により動作し、前記第１ＭＩＳＦＥＴのＬＤＤよりも長いＬＤＤを有する第２ＭＩＳＦＥＴと、前記第１及び第２ＭＩＳＦＥＴ上に形成される層間絶縁膜とを備え、前記第１及び第２ＭＩＳＦＥＴのゲート電極の側壁には、それぞれ、前記ゲート電極に隣接し、前記層間絶縁膜よりもエッチング速度が実質的に遅い第１側壁膜と、前記第１側壁膜に隣接し、前記第１側壁膜よりもエッチング速度が実質的に速い第２側壁膜とが配置され、前記第１ＭＩＳＦＥＴの拡散層に対する第１コンタクトは、前記第１側壁膜に隣接し、前記第１コンタクトが形成されるコンタクトホール内で前記第２側壁膜が除去され、前記第２ＭＩＳＦＥＴの拡散層に対する第２コンタクトは、前記第１及び第２側壁膜にオーバーラップしない位置に形成される。
【発明の効果】
【００２１】
本発明によれば、低電圧で動作するＭＩＳＦＥＴについては、セルフアラインコンタクト技術と短いＬＤＤによりコンタクト抵抗の増加なしにＬＳＩの集積度の向上を達成し、同時に、高電圧で動作するＭＩＳＦＥＴについては、長いＬＤＤと、ゲート電極とコンタクトホールの十分な合せ余裕とを確保することで、十分な耐圧を得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【００２３】
図１は、本発明の第１実施の形態に関わるセルフアラインコンタクト技術を適用したＭＩＳＦＥＴを有する半導体装置を示している。
【００２４】
この半導体装置は、低い電圧（例えば、電源電圧）で動作する通常のＭＩＳＦＥＴ（通常トランジスタ）と、高い電圧（例えば、昇圧電圧）で動作する高耐圧のＭＩＳＦＥＴ（高耐圧トランジスタ）とを有している。
【００２５】
まず、通常トランジスタの構成について述べる。
【００２６】
半導体基板２１上には、ゲート絶縁膜２２ａが形成され、ゲート絶縁膜２２ａ上には、ゲート電極２３ａが形成されている。ゲート電極２３ａ上には、コンタクトホール２９ａの形成時のマスクとして機能するキャップ絶縁膜３２ａが形成されている。ゲート電極２３ａ及びキャップ絶縁膜３２ａの側壁には、サイドウォールが形成されている。
【００２７】
サイドウォールは、互いに異なる材料から構成される２種類の側壁膜２４ａ，２５ａを有している。
【００２８】
側壁膜２４ａは、ゲート電極２３ａ及びキャップ絶縁膜３２ａに隣接して配置され、層間絶縁膜２８に対してエッチング選択比を有する材料から構成される。つまり、側壁膜２４ａは、コンタクトホール２９ａの形成時にほとんどエッチングされることがないような材料、例えば、層間絶縁膜２８がシリコン酸化膜から構成される場合にはシリコン窒化膜から構成される。
【００２９】
側壁膜２５ａは、側壁膜２４ａに隣接して配置され、層間絶縁膜２８と実質的に同一のエッチング速度を有する材料から構成される。つまり、側壁膜２５ａは、コンタクトホール２９ａの形成時に、層間絶縁膜２８と一緒にエッチングされてしまうような材料、例えば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化膜）から構成される。
【００３０】
なお、側壁膜２５ａは、導電体及び絶縁体のいずれから構成されていてもよいが、側壁膜２４ａは、絶縁体から構成されるのがよい。ゲート電極２３ａとコンタクトプラグ３０ａの絶縁性を確保するためである。また、コンタクトホール２９ａが形成される部分において、側壁膜２５ａは存在しないが、少なくとも側壁膜２４ａは存在する。即ち、ゲート電極２３ａとコンタクトプラグ３０ａの絶縁性は、側壁膜２４ａにより確保されている。
【００３１】
側壁膜２４ａ直下の半導体基板１１中には、ＬＤＤと呼ばれる低い不純物濃度を有する拡散層２６ａが形成されている。つまり、通常トランジスタのＬＤＤ長は、側壁膜２４ａの厚さにほぼ等しくなる。拡散層２６ａに隣接して、拡散層２６ａよりも高い不純物濃度を有する拡散層２７ａが形成されている。半導体基板１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜２８が形成されている。
【００３２】
層間絶縁膜２８には、拡散層２７ａに達するコンタクトホール２９ａが形成されている。コンタクトホール２９ａは、側壁膜２４ａとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。同様に、コンタクトホール２９ａは、ゲート電極２３ａとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。コンタクトホール２９ａ内においては、側壁膜２５ａが存在することはない。
【００３３】
コンタクトホール１７内には、例えば、タングステン（Ｗ）からなるコンタクトプラグ３０ａが形成されている。コンタクトプラグ３０ａ上には、金属配線３１ａが形成されている。
【００３４】
次に、高耐圧トランジスタの構成について述べる。
【００３５】
半導体基板２１上には、ゲート絶縁膜２２ｂが形成され、ゲート絶縁膜２２ｂ上には、ゲート電極２３ｂが形成されている。ゲート電極２３ｂ上には、キャップ絶縁膜３２ｂが形成されている。ゲート電極２３ｂ及びキャップ絶縁膜３２ｂの側壁には、サイドウォールが形成されている。
【００３６】
サイドウォールは、互いに異なる材料から構成される２種類の側壁膜２４ｂ，２５ｂを有している。
【００３７】
側壁膜２４ｂは、ゲート電極２３ｂ及びキャップ絶縁膜３２ｂに隣接して配置され、層間絶縁膜２８に対してエッチング選択比を有する材料から構成される。層間絶縁膜２８がシリコン酸化膜から構成される場合、側壁膜２４ｂは、例えば、シリコン窒化膜から構成される。側壁膜２５ｂは、側壁膜２４ｂに隣接して配置され、層間絶縁膜２８と実質的に同一のエッチング速度を有する材料から構成される。側壁膜２５ｂは、例えば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化膜）から構成される。
【００３８】
なお、高耐圧トランジスタにおいては、コンタクトホール２９ｂが、ゲート電極２３ｂ及び側壁膜２４ｂ，２５ｂのいずれともオーバーラップしないように、ゲート電極２３ｂとコンタクトホール２９ｂの合せ余裕は、十分に確保されている。つまり、高耐圧トランジスタについては、セルフアラインコンタクト技術を適用しない。
【００３９】
側壁膜２４ｂ，２５ｂ直下の半導体基板１１中には、ＬＤＤと呼ばれる低い不純物濃度を有する拡散層２６ｂが形成されている。即ち、高耐圧トランジスタのＬＤＤ長は、通常トランジスタのＬＤＤ長に比べて、側壁膜２５ｂの厚さ分だけ長くなっている。また、拡散層２６ｂに隣接して、拡散層２６ｂよりも高い不純物濃度を有する拡散層２７ｂが形成されている。
【００４０】
半導体基板１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜２８が形成されている。層間絶縁膜２８には、拡散層２７ｂに達するコンタクトホール２９ｂが形成されている。コンタクトホール２９ｂは、側壁膜２４ｂ，２５ｂとオーバーラップしないように形成される。
【００４１】
コンタクトホール２９ｂ内には、例えば、タングステン（Ｗ）からなるコンタクトプラグ３０ｂが形成されている。コンタクトプラグ３０ｂ上には、金属配線３１ｂが形成されている。
【００４２】
上記構成を有する半導体装置によれば、ＭＩＳＦＥＴのゲート電極の側壁には、２種類の異なる材料から構成されるサイドウォールが形成されている。即ち、サイドウォールは、層間絶縁膜２８に対してエッチング選択比を有する側壁膜２４ａ，２４ｂと、層間絶縁膜２８と実質的に同じエッチング速度を有する側壁膜２５ａ，２５ｂとから構成されている。
【００４３】
そして、低い電圧で動作する通常トランジスタにおいては、ゲート電極２３ａとコンタクトホール２９ａの間には、側壁膜２４ａが存在し、側壁膜２５ａは存在しない。当然、ゲート電極２３ａとコンタクトホール２９ａの間以外のゲート電極２３ａの周囲においては、側壁膜２４ａ，２５ａが共に存在する。また、側壁膜２４ａの直下のみにＬＤＤとして機能する拡散層２６ａが形成されている。
【００４４】
よって、セルフアラインコンタクトと短いＬＤＤにより、コンタクト抵抗を増加させることなく、ＬＳＩの集積度の向上を図ることができる。
【００４５】
また、高い電圧で動作する高耐圧トランジスタにおいては、コンタクトホール２９ｂは、側壁膜２４ｂ，２５ｂのいずれともオーバーラップしていない。また、側壁膜２４ｂ，２５ｂの直下にＬＤＤとして機能する拡散層２６ｂが形成されている。
【００４６】
よって、長いＬＤＤにより、高耐圧トランジスタの拡散層（ドレイン）の耐圧を確保することができる。
【００４７】
このように、セルフアラインコンタクト技術により集積度の向上を図りたいＭＩＳＦＥＴとドレイン拡散層の耐圧を十分に確保したいＭＩＳＦＥＴとを同一基板に形成する場合において、ＬＳＩの集積度の向上と高耐圧トランジスタのドレイン耐圧の向上を同時に達成することができる。
【００４８】
図２は、本発明の第２実施の形態に関わるセルフアラインコンタクト技術を適用したＭＩＳＦＥＴを有する半導体装置を示している。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００４９】
この半導体装置は、２層の積層（スタック）ゲート構造を有するメモリセルからなるメモリセル部、低い電圧（例えば、電源電圧）で動作する通常のＭＩＳＦＥＴ（通常トランジスタ）からなる周辺回路部、及び、高い電圧（例えば、昇圧電圧）で動作する高耐圧のＭＩＳＦＥＴ（高耐圧トランジスタ）からなる周辺回路部とを備えるフラッシュＥＥＰＲＲＯＭである。
【００５０】
まず、周辺回路部の通常トランジスタの構成について述べる。
【００５１】
Ｐ型半導体基板（ウェル領域でも構わない。）２１上には、ゲート絶縁膜２２ａが形成され、ゲート絶縁膜２２ａ上には、ゲート電極２３ａが形成されている。ゲート電極２３ａ上には、コンタクトホール２９ａの形成時のマスクとして機能するキャップ絶縁膜３２ａが形成されている。ゲート電極２３ａ及びキャップ絶縁膜３２ａの側壁には、サイドウォールが形成されている。
【００５２】
サイドウォールは、互いに異なる材料から構成される２種類の側壁膜２４ａ，２５ａを有している。
【００５３】
側壁膜２４ａは、ゲート電極２３ａ及びキャップ絶縁膜３２ａに隣接して配置され、層間絶縁膜２８に対してエッチング選択比を有する材料から構成される。つまり、側壁膜２４ａは、コンタクトホール２９ａの形成時にほとんどエッチングされることがないような材料、例えば、層間絶縁膜２８がシリコン酸化膜から構成される場合にはシリコン窒化膜から構成される。
【００５４】
側壁膜２５ａは、側壁膜２４ａに隣接して配置され、層間絶縁膜２８と実質的に同一のエッチング速度を有する材料から構成される。つまり、側壁膜２５ａは、コンタクトホール２９ａの形成時に、層間絶縁膜２８と一緒にエッチングされてしまうような材料、例えば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化膜）から構成される。
【００５５】
なお、側壁膜２５ａは、導電体及び絶縁体のいずれから構成されていてもよいが、側壁膜２４ａは、絶縁体から構成されるのがよい。ゲート電極２３ａとコンタクトプラグ３０ａの絶縁性を確保するためである。また、コンタクトホール２９ａが形成される部分において、側壁膜２５ａは存在しないが、少なくとも側壁膜２４ａは存在する。即ち、ゲート電極２３ａとコンタクトプラグ３０ａの絶縁性は、側壁膜２４ａにより確保されている。
【００５６】
側壁膜２４ａ直下の半導体基板１１中には、ＬＤＤと呼ばれる低い不純物濃度を有するＮ−  型拡散層２６ａが形成されている。つまり、通常トランジスタのＬＤＤ長は、側壁膜２４ａの厚さにほぼ等しくなる。Ｎ−  型拡散層２６ａに隣接して、Ｎ−  型拡散層２６ａよりも高い不純物濃度を有するＮ＋  型拡散層２７ａが形成されている。半導体基板１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜２８が形成されている。
【００５７】
層間絶縁膜２８には、Ｎ＋  型拡散層２７ａに達するコンタクトホール２９ａが形成されている。コンタクトホール２９ａは、側壁膜２４ａとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。同様に、コンタクトホール２９ａは、ゲート電極２３ａとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。コンタクトホール２９ａ内においては、側壁膜２５ａが存在することはない。
【００５８】
コンタクトホール１７内には、例えば、タングステン（Ｗ）からなるコンタクトプラグ３０ａが形成されている。コンタクトプラグ３０ａ上には、金属配線３１ａが形成されている。層間絶縁膜２８上には、金属配線３１ａを完全に覆う層間絶縁膜３４が形成されている。
【００５９】
次に、周辺回路部の高耐圧トランジスタの構成について述べる。
【００６０】
Ｐ型半導体基板（ウェル領域でも構わない。）２１上には、ゲート絶縁膜２２ｂが形成され、ゲート絶縁膜２２ｂ上には、ゲート電極２３ｂが形成されている。ゲート電極２３ｂ上には、キャップ絶縁膜３２ｂが形成されている。ゲート電極２３ｂ及びキャップ絶縁膜３２ｂの側壁には、サイドウォールが形成されている。
【００６１】
サイドウォールは、互いに異なる材料から構成される２種類の側壁膜２４ｂ，２５ｂを有している。
【００６２】
側壁膜２４ｂは、ゲート電極２３ｂ及びキャップ絶縁膜３２ｂに隣接して配置され、層間絶縁膜２８に対してエッチング選択比を有する材料から構成される。層間絶縁膜２８がシリコン酸化膜から構成される場合、側壁膜２４ｂは、例えば、シリコン窒化膜から構成される。側壁膜２５ｂは、側壁膜２４ｂに隣接して配置され、層間絶縁膜２８と実質的に同一のエッチング速度を有する材料から構成される。側壁膜２５ｂは、例えば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化膜）から構成される。
【００６３】
なお、高耐圧トランジスタにおいては、コンタクトホール２９ｂが、ゲート電極２３ｂ及び側壁膜２４ｂ，２５ｂのいずれともオーバーラップしないように、ゲート電極２３ｂとコンタクトホール２９ｂの合せ余裕は、十分に確保されている。つまり、高耐圧トランジスタについては、セルフアラインコンタクト技術を適用しない。
【００６４】
側壁膜２４ｂ，２５ｂ直下の半導体基板１１中には、ＬＤＤと呼ばれる低い不純物濃度を有するＮ−  型拡散層２６ｂが形成されている。即ち、高耐圧トランジスタのＬＤＤ長は、通常トランジスタのＬＤＤ長に比べて、側壁膜２５ｂの厚さ分だけ長くなっている。また、Ｎ−  型拡散層２６ｂに隣接して、Ｎ−  型拡散層２６ｂよりも高い不純物濃度を有するＮ＋  型拡散層２７ｂが形成されている。
【００６５】
半導体基板１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜２８が形成されている。層間絶縁膜２８には、Ｎ＋  型拡散層２７ｂに達するコンタクトホール２９ｂが形成されている。コンタクトホール２９ｂは、側壁膜２４ｂ，２５ｂとオーバーラップしないように形成される。
【００６６】
コンタクトホール１７内には、例えば、タングステン（Ｗ）からなるコンタクトプラグ３０ｂが形成されている。コンタクトプラグ３０ｂ上には、金属配線３１ｂが形成されている。層間絶縁膜２８上には、金属配線３１ｂを完全に覆う層間絶縁膜３４が形成されている。
【００６７】
次に、メモリセル部のメモリセルの構成について述べる。
【００６８】
Ｐ型半導体基板（ウェル領域でも構わない。）２１上には、ゲート絶縁膜２２ｃが形成され、ゲート絶縁膜２２ｃ上には、フローティングゲート電極２３Ａｃが形成されている。フローティングゲート電極２３Ａｃ上には、絶縁膜（例えば、いわゆるＯＮＯ膜）３３を経由してコントロールゲート電極２３Ｂｃが形成されている。
【００６９】
コントロールゲート電極２３Ｂｃ上には、コンタクトホール２９ｃの形成時のマスクとして機能するキャップ絶縁膜３２ｃが形成されている。フローティングゲート電極２３Ａｃ、コントロールゲート電極２３Ｂｃ及びキャップ絶縁膜３２ｃの側壁には、サイドウォールが形成されている。
【００７０】
サイドウォールは、互いに異なる材料から構成される２種類の側壁膜２４ｃ，２５ｃを有している。
【００７１】
側壁膜２４ｃは、フローティングゲート電極２３Ａｃ、コントロールゲート電極２３Ｂｃ及びキャップ絶縁膜３２ｃに隣接して配置され、層間絶縁膜２８に対してエッチング選択比を有する材料から構成される。つまり、側壁膜２４ｃは、コンタクトホール２９ｃの形成時にほとんどエッチングされることがないような材料、例えば、層間絶縁膜２８がシリコン酸化膜から構成される場合にはシリコン窒化膜から構成される。
【００７２】
側壁膜２５ｃは、側壁膜２４ｃに隣接して配置され、層間絶縁膜２８と実質的に同一のエッチング速度を有する材料から構成される。つまり、側壁膜２５ｃは、コンタクトホール２９ｃの形成時に、層間絶縁膜２８と一緒にエッチングされてしまうような材料、例えば、層間絶縁膜２８と同じ材料（例えば、シリコン酸化膜）から構成される。
【００７３】
なお、側壁膜２５ｃは、導電体及び絶縁体のいずれから構成されていてもよいが、側壁膜２４ｃは、絶縁体から構成されるのがよい。各ゲート電極２３Ａｃ，２３Ｂｃとコンタクトプラグ３０ｃの絶縁性を確保するためである。また、コンタクトホール２９ｃが形成される部分において、側壁膜２５ｃは存在しないが、少なくとも側壁膜２４ｃは存在する。即ち、各ゲート電極２３Ａｃ，２３Ｂｃとコンタクトプラグ３０ｃの絶縁性は、側壁膜２４ｃにより確保されている。
【００７４】
側壁膜２４ｃ，２５ｃの直下を含む半導体基板１１中には、低い不純物濃度を有する拡散層２６ｃＮ，２６ｃＰ及び高い不純物濃度を有する拡散層２７ｃが形成されている。なお、メモリセルのドレインは、Ｎ＋拡散層２７ｃとＰ−拡散層２６ｃＰから構成され、ソースは、Ｎ＋拡散層２７ｃとＮ−拡散層２６ｃＮから構成される。
【００７５】
半導体基板１１上には、ＭＩＳＦＥＴを完全に覆う層間絶縁膜２８が形成されている。層間絶縁膜２８には、拡散層２７ｃに達するコンタクトホール２９ｃが形成される。コンタクトホール２９ｃは、側壁膜２４ｃとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。同様に、コンタクトホール２９ｃは、コントロールゲート電極２３Ｂｃ及びフローティングゲート電極２３Ａｃとオーバーラップしていても、逆に、オーバーラップしていなくてもよい。コンタクトホール２９ｃ内には、側壁膜２５ｃが配置されることはない。
【００７６】
コンタクトホール２９ｃ内には、例えば、タングステン（Ｗ）からなるコンタクトプラグ３０ｃが形成されている。コンタクトプラグ３０ｃ上には、金属配線３１ｃが形成されている。層間絶縁膜２８上には、金属配線３１ｃを完全に覆う層間絶縁膜３４が形成されている。
【００７７】
上記構成を有する半導体装置によれば、ＭＩＳＦＥＴのゲート電極の側壁には、２種類の異なる材料から構成されるサイドウォールが形成されている。即ち、サイドウォールは、層間絶縁膜２８に対してエッチング選択比を有する側壁膜２４ａ，２４ｂ，２４ｃと、層間絶縁膜２８と実質的に同じエッチング速度を有する側壁膜２５ａ，２５ｂ，２５ｃとから構成されている。
【００７８】
そして、低い電圧で動作する通常トランジスタにおいては、ゲート電極２３ａとコンタクトホール２９ａの間には、側壁膜２４ａが存在し、側壁膜２５ａは存在しない。当然、ゲート電極２３ａとコンタクトホール２９ａの間以外のゲート電極２３ａの周囲には、側壁膜２４ａ，２５ａの双方が存在する。また、通常トランジスタでは、側壁膜２４ａの直下のみにＬＤＤとして機能する拡散層２６ａが形成されている。
【００７９】
よって、低い電圧で動作する通常トランジスタからなる周辺回路部では、セルフアラインコンタクト技術により、コンタクト抵抗の増加なく、通常トランジスタの占有面積の縮小などを達成できる。また、通常トランジスタにおいては、短いＬＤＤにより、さらに、ＬＳＩの集積度の向上を図ることができる。
【００８０】
また、高い電圧で動作する高耐圧トランジスタにおいては、コンタクトホール２９ｂは、側壁膜２４ｂ，２５ｂのいずれともオーバーラップしていない。また、側壁膜２４ｂ，２５ｂの直下にＬＤＤとして機能する拡散層２６ｂが形成されている。
【００８１】
よって、高い電圧で動作する高耐圧トランジスタからなる周辺回路では、長いＬＤＤにより、高耐圧トランジスタのドレイン拡散層の耐圧を例えば１０Ｖ以上確保することができる。
【００８２】
また、メモリセル部のメモリセルにおいては、フローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃとコンタクトホール２９ｃとの間には、側壁膜２４ｃが存在し、側壁膜２５ｃは存在しない。フローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃとコンタクトホール２９ｃとの間以外のその他の部分では、側壁膜２４ｃ，２５ｃの双方が残存している。
【００８３】
よって、メモリセル部では、セルフアラインコンタクト技術により、コンタクト抵抗の増加なく、フラッシュＥＥＰＲＯＭのメモリセルの占有面積の縮小などを達成できる。
【００８４】
このように、セルフアラインコンタクト技術により集積度の向上を図りたいＭＩＳＦＥＴとドレイン拡散層の耐圧を十分に確保したいＭＩＳＦＥＴとを同一基板に形成する場合において、ＬＳＩの集積度の向上と高耐圧トランジスタのドレイン耐圧の向上を同時に達成することができる。
【００８５】
なお、上述の半導体装置では、Ｎチャネル型ＭＩＳＦＥＴについて説明したが、本発明がＰチャネル型ＭＩＳＦＥＴにも適用できることは明白である。
【００８６】
次に、図２及び図３に示すフラッシュＥＥＰＲＯＭの製造方法について説明する。
【００８７】
まず、図４に示すように、周辺回路部における通常トランジスタのゲート電極２３ａ及び高耐圧トランジスタのゲート電極２３ｂを形成し、かつ、メモリセル部におけるメモリセルのフローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃを形成する。
【００８８】
ここで、ゲート電極２３ａ，２３ｂ、フローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃの形成手法としては、周知の技術を適用する。例えば、周辺回路部では、各層を形成した後にＰＥＰとＲＩＥを行うことでゲート電極２３ａ，２３ｂが形成される。メモリセル部では、第１層目のポリシリコンを形成し、スリットを形成した後、第２層目のポリシリコンを形成し、この後、ＰＥＰとＲＩＥを行うことでフローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃが形成される。
【００８９】
なお、２２ａ〜２２ｃは、ゲート絶縁膜（例えば、シリコン酸化膜）、３３は、絶縁膜（例えば、いわゆるＯＮＯ膜）、３２ａ〜３２ｃは、キャップ絶縁膜（例えば、シリコン窒化膜）である。
【００９０】
次に、図５に示すように、熱酸化を行い、Ｐ型半導体基板２１、ゲート電極２３ａ，２３ｂ、フローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃの表面にそれぞれ酸化膜３５を形成する。この後、イオン注入工程が行われる。
【００９１】
周辺回路部の通常トランジスタ（例えば、２．５Ｖで動作するＣＭＯＳ回路を構成するＮチャネル型ＭＩＳＦＥＴ）に対しては、ＬＤＤを形成するために、ゲート電極２３ａをマスクにしてセルフアラインによりリン（Ｐ）とヒ素（Ａｓ）をイオン注入する。ヒ素のドーズ量は、１×１０１４ｃｍ−２以上が適当であり、リンのドーズ量は、ヒ素のドーズ量よりも一桁程度少ない値とするのがよい。これら不純物は、後に行われるアニール工程によって活性化され、拡散層２６ａとなる。
【００９２】
周辺回路部の高耐圧トランジスタ（例えば、メモリセルを駆動する回路を構成するドレイン耐圧が１０Ｖ以上のＮチャネル型ＭＩＳＦＥＴ）に対しては、ＬＤＤを形成するために、ゲート電極２３ｂをマスクにしてセルフアラインによりリン（Ｐ）をイオン注入する。このときのリンのドーズ量は、通常トランジスタの場合よりも低濃度の例えば５×１０１３ｃｍ−２程度とする。この不純物は、後に行われるアニール工程により活性化され、拡散層２６ｂとなる。
【００９３】
メモリセル部のメモリセル（例えば、ＮＯＲ型フラッシュＥＥＰＲＯＭの各メモリセル）に対しては、ソース拡散層及びドレイン拡散層を形成するためのイオン注入を行う。例えば、ソース拡散層となる部分には、ヒ素とリンをイオン注入し、ドレイン拡散層となる部分には、ヒ素とボロン（Ｂ）をイオン注入する。これら不純物は、後に行われるアニール工程により活性化され、ソース拡散層２６ｃＮ，２７ｃ及びドレイン拡散層２６ｃＰ，２７ｃとなる。
【００９４】
次に、図６に示すように、ＬＰＣＶＤ法を用いて、半導体基板２１上の全面に、シリコン窒化膜（層間絶縁膜に対してエッチング選択比を有する材料）２４を厚さＴ１（例えば、１００ｎｍ程度）で形成する。この後、ＲＩＥ法を用いて、シリコン窒化膜２４をエッチバックする。
【００９５】
その結果、図７に示すように、周辺回路部の通常トランジスタのゲート電極２３ａの側壁には、側壁膜２４ａが形成され、周辺回路部の高耐圧トランジスタのゲート電極２３ｂの側壁には、側壁膜２４ｂが形成され、メモリセル部のフローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃの側壁には、側壁膜２４ｃが形成される。
【００９６】
なお、シリコン窒化膜２４の厚さＴ１は、側壁膜２４ａ，２４ｂ，２４ｃの厚さ（幅）にほぼ等しくなる。
【００９７】
次に、図８に示すように、周辺回路部の通常トランジスタに対して、高い不純物濃度を有する拡散層を形成するために、半導体基板２１上にレジストパターン３６を形成する。このレジストパターン３６は、通常トランジスタが形成される周辺回路部のみに開口を有するように形成される。
【００９８】
そして、ゲート電極２３ａ、側壁膜２４ａ及びレジストパターン３６をマスクにして、セルフアラインにより、ヒ素をドーズ量５×１０１５ｃｍ−２程度でイオン注入する。この後、レジストパターン３６は、除去される。この不純物は、後に行われるアニール工程によって活性化され、拡散層２７ａとなる。
【００９９】
よって、周辺回路部の通常トランジスタは、ＬＤＤ長が側壁膜２４ａの厚さＴ１（例えば、１００ｎｍ）にほぼ等しく、寄生抵抗が小さい高性能なＭＩＳＦＥＴとなる。
【０１００】
次に、図９に示すように、ＬＰＣＶＤ法を用いて、半導体基板２１上の全面に、シリコン酸化膜（層間絶縁膜とエッチング速度が同じになる材料）を厚さＴ２（例えば、１００ｎｍ程度）で形成する。
【０１０１】
この後、ＲＩＥ法を用いて、シリコン酸化膜をエッチバックすると、周辺回路部の通常トランジスタの側壁膜２４ａの側壁には、側壁膜２５ａが形成され、周辺回路部の高耐圧トランジスタの側壁膜２４ｂの側壁には、側壁膜２５ｂが形成され、メモリセル部のメモリセルの側壁膜２４ｃの側壁には、側壁膜２５ｃが形成される。
【０１０２】
なお、シリコン酸化膜の厚さＴ２は、側壁膜２５ａ，２５ｂ，２５ｃの厚さ（幅）にほぼ等しくなる。また、シリコン酸化膜中にリンをドープし、シリコン酸化膜中の可動イオンの影響を少なくしてもよい。
【０１０３】
次に、図１０に示すように、周辺回路部の高耐圧トランジスタに対して、高い不純物濃度を有する拡散層を形成するために、半導体基板２１上にレジストパターン３７を形成する。このレジストパターン３７は、高耐圧トランジスタが形成される周辺回路部のみに開口を有するように形成される。
【０１０４】
そして、ゲート電極２３ｂ、側壁膜２４ｂ，２５ｂ及びレジストパターン３７をマスクにして、セルフアラインにより、ヒ素をドーズ量５×１０１５ｃｍ−２程度でイオン注入する。この後、レジストパターン３７は、除去される。この不純物は、後に行われるアニール工程によって活性化され、拡散層２７ｂとなる。
【０１０５】
よって、周辺回路部の高耐圧トランジスタは、ＬＤＤ長が側壁膜２４ｂ，２５ｂの厚さＴ１＋Ｔ２（例えば、２００ｎｍ）にほぼ等しく、ドレイン耐圧が１０Ｖ以上の高性能なＭＩＳＦＥＴとなる。
【０１０６】
次に、図１１に示すように、ＬＰＣＶＤ法を用いて、半導体基板２１上の全面に、メモリセル及びＭＩＳＦＥＴを覆う層間絶縁膜２８を形成する。層間絶縁膜２８は、例えば、ボロンとリンを含むシリコン酸化膜（ＢＰＳＧ膜）から構成される。この後、平坦化プロセス（例えば、ＣＭＰプロセス）を用いて、層間絶縁膜２８の表面を平坦にする。
【０１０７】
また、ＰＥＰにより、層間絶縁膜２８上にレジストパターン３８を形成する。レジストパターン３８は、メモリセルのドレイン拡散層に対するコンタクトホールのパターンと周辺回路部のＭＩＳＦＥＴの拡散層に対するコンタクトホールのパターンとを含んでいる。
【０１０８】
周辺回路部の通常トランジスタにおいて、レジストの開口部３８ａとゲート電極２３ａの設計上の間隔は、例えば、約１００ｎｍ（側壁膜２４ａの厚さＴ１と同じ程度）にする。周辺回路部の高耐圧トランジスタにおいて、レジストの開口部３８ｂとゲート電極２３ｂの設計上の間隔は、Ｔ（＝Ｔ１＋Ｔ２＋α）にする。なお、αは、フォトリソグラフィ時の合せずれを考慮したマージンである。また、メモリセル部のメモリセルにおいて、レジストの開口部３８ｃとコントロールゲート電極２３Ｂｃの設計上の間隔は、例えば、約１００ｎｍ（側壁膜２４ｃの厚さＴ１と同じ程度）にする。
【０１０９】
そして、レジストパターン３８をマスクにして、ＲＩＥにより層間絶縁膜２８をエッチングする。この後、レジストパターン３８は、除去される。
【０１１０】
その結果、図１２に示すように、層間絶縁膜２８には、コンタクトホール２９ａ，２９ｂ，２９ｃが形成される。
【０１１１】
周辺回路部の通常トランジスタにおいては、フォトリソグラフィ時の合せずれにより、レジストの開口部３８ａがゲート電極２３ａ側に１００ｎｍ程度ずれたとしても、側壁膜２４ａが存在するため、コンタクトホール２９ａ内にゲート電極２３ａが露出することはない。
【０１１２】
一方、側壁膜２５ａは、層間絶縁膜２８と同じエッチング速度を有するため、ほぼ完全に除去される。つまり、コンタクトホール２９ａの底面に露出する半導体基板２１の面積（コンタクト面積）が大きくなるため、コンタクト抵抗が低減される。
【０１１３】
周辺回路部の高耐圧トランジスタにおいては、フォトリソグラフィ時の合せずれにより、レジストの開口部３８ｂがゲート電極２３ｂ側に１００ｎｍ程度ずれたとしても、予め合せずれのマージンαを確保しているため、側壁膜２４ｂ，２５ｂがエッチングされることはない。
【０１１４】
メモリセル部のメモリセルにおいては、フォトリソグラフィ時の合せずれにより、レジストの開口部３８ｃがゲート電極２３ｃ側に１００ｎｍ程度ずれたとしても、側壁膜２４ｃが存在するため、コンタクトホール２９ｃ内にフローティングゲート電極２３Ａｃ及びコントロールゲート電極２３Ｂｃが露出することはない。
【０１１５】
一方、側壁膜２５ｃは、層間絶縁膜２８と同じエッチング速度を有するため、ほぼ完全に除去される。つまり、コンタクトホール２９ｃの底面に露出する半導体基板２１の面積（コンタクト面積）が大きくなるため、コンタクト抵抗が低減される。
【０１１６】
次に、図１３に示すように、コンタクトホール２９ａ，２９ｂ，２９ｃ内に、例えば、タングステンからなるコンタクトプラグ３０ａ，３０ｂ，３０ｃを形成する。具体的には、コンタクトプラグ３０ａ，３０ｂ，３０ｃは、ＣＶＤ法とＣＭＰ法の適用により、コンタクトホール２９ａ，２９ｂ，２９ｃ内のみに満たされる。
【０１１７】
コンタクトプラグ３０ａ，３０ｂ，３０ｃ上には、金属配線３１ａ，３１ｂ，３１ｃが形成される。層間絶縁膜２８上には、さらに、金属配線３１ａ，３１ｂ，３１ｃを覆う層間絶縁膜３４が形成される。
【０１１８】
なお、本実施の形態では、２種類の異なる材料から構成されるサイドウォールの境界と２種類の拡散層の境界がほぼ一致するものとして説明しているが、本発明において、熱工程による活性化時に濃度の高い拡散層が延びて、両境界が完全には一致しなくなっても何ら差し支えない。
【０１１９】
以上、説明したように、本発明の半導体装置によれば、次のような効果を奏する。
【０１２０】
ＭＩＳＦＥＴのゲート電極の側壁には、２種類の異なる材料から構成されるサイドウォールが形成されている。即ち、サイドウォールは、層間絶縁膜に対してエッチング選択比を有する第１側壁膜と、層間絶縁膜と実質的に同じエッチング速度を有する第２側壁膜とから構成されている。
【０１２１】
そして、低い電圧で動作する通常トランジスタにおいては、ゲート電極とコンタクトホールの間には、第１側壁膜が存在し、第２側壁膜は存在しない。また、第１側壁膜の直下のみにＬＤＤとして機能する拡散層が形成されている。
【０１２２】
よって、セルフアラインコンタクトと短いＬＤＤにより、コンタクト抵抗の増加なく、ＬＳＩの集積度の向上を図ることができる。
【０１２３】
また、高い電圧で動作する高耐圧トランジスタにおいては、コンタクトホールは、第１及び第２側壁膜のいずれともオーバーラップしていない。また、第１及び第２側壁膜の直下にＬＤＤとして機能する拡散層が形成されている。
【０１２４】
よって、長いＬＤＤにより、高耐圧トランジスタのドレイン拡散層の耐圧を１０Ｖ以上確保することができる。
【０１２５】
また、メモリセル部のメモリセルにおいては、フローティングゲート電極及びコントロールゲート電極とコンタクトホールとの間には、第１側壁膜が存在し、第２側壁膜は存在しない。また、第１側壁膜の直下のみにＬＤＤとして機能する拡散層が形成されている。
【０１２６】
よって、セルフアラインコンタクトにより、コンタクト抵抗の増加なく、メモリセルアレイの集積度の向上を図ることができる。
【０１２７】
このように、セルフアラインコンタクト技術により集積度の向上を図りたいＭＩＳＦＥＴ（メモリセルを含む）と、拡散層の耐圧を十分に確保したいＭＩＳＦＥＴとを同一基板に形成する場合において、コンタクト抵抗の増加なく、ＬＳＩ（又はメモリセルアレイ）の集積度の向上と高耐圧トランジスタのドレイン耐圧の向上を同時に達成することができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１実施の形態に関わる半導体装置を示す断面図。
【図２】本発明の第２実施の形態に関わる半導体装置を示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図５】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図６】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図７】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図８】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図９】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図１０】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図１１】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図１２】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図１３】図２及び図３の半導体装置の製造方法の一工程を示す断面図。
【図１４】従来の半導体装置を示す断面図。
【図１５】従来の半導体装置を示す断面図。
【図１６】従来の半導体装置を示す断面図。
【図１７】従来の半導体装置の問題点を示す断面図。
【図１８】従来の半導体装置を示す断面図。
【図１９】従来の半導体装置の問題点を示す断面図。
【符号の説明】
【０１２９】
１１，２１                      ：半導体基板、
１２，２２ａ，２２ｂ，２２ｃ    ：ゲート絶縁膜、
１３，２３ａ，２３ｂ            ：ゲート電極、
１４                            ：側壁絶縁膜、
１５ａ，２６ａ，２６ｂ，２６ｃ  ：低濃度拡散層（ＬＤＤ）、
１５ｂ，２７ａ，２７ｂ，２７ｃ  ：高濃度拡散層、
１６，２８，３４                ：層間絶縁膜、
１７，２９ａ，２９ｂ，２９ｃ    ：コンタクトホール、
１８，３０ａ，３０ｂ，３０ｃ    ：コンタクトプラグ、
１９，３１ａ，３１ｂ，３１ｃ    ：金属配線、
２０，３２ａ，３２ｂ，３２ｃ    ：キャップ絶縁膜、
２３Ａｃ                        ：フローティングゲート電極、
２３Ｂｃ                        ：コントロールゲート電極、
２４ａ，２４ｂ，２４ｃ          ：第１側壁膜、
２５ａ，２５ｂ，２５ｃ          ：第２側壁膜、
３３                            ：絶縁膜（ＯＮＯ膜）、
３５                            ：酸化膜、
３６，３７，３８                ：レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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