(57)【要約】【課題】  配線領域の面積を縮小することができ、容易に設計することのできる半導体装置を提供する。【解決手段】  本発明における半導体装置は、ＬＳＩチップに入力された入力信号を内部回路に伝達する入力パッドセル４０１を複数個備え、前記入力パッドセル４０１は、前記入力信号が入力されるパッド開口４１０と、前記パッド開口４１０に入力された信号を取り込む単位シフトレジスタ４０８とを備え、記複数個の入力パッドセル４０１の複数個の単位シフトレジスタ４０８は、複数個のパッド開口４１０に入力されたパラレル信号をシリアル信号に変換するシフトレジスタを構成し、最終段の単位シフトレジスタ４０８のシリアル出力は、内部回路に送られる。【選択図】      図１
2007067292.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩチップに信号の入力または出力をおこなうパッドセルを複数個備えたパッドセル群であって、
前記各パッドセルは、
前記信号が入力または出力されるパッドと、
前記パッドに接続された単位シフトレジスタとを備え、
前記複数個のパッドセルの複数個の単位シフトレジスタは、複数個のパッドに入力されたパラレル信号をシリアル信号に変換する、または、シリアル信号をパラレル信号に変換し前記複数個のパッドに出力するシフトレジスタを構成し、
最終段の単位シフトレジスタのシリアル出力、および、初段の単位シフトレジスタのシリアル入力のうち少なくとも１つは、ＬＳＩチップの内部回路と接続される
ことを特徴とするパッドセル群。
【請求項２】
前記各パッドセルは、
前記単位シフトレジスタにシフトデータを入力するためのシフトデータ入力端子と、
前記単位シフトレジスタからのシフトデータを出力するためのシフトデータ出力端子と、
前記単位シフトレジスタにクロックを入力するためのクロック配線と、
前記クロック配線に接続された第一のクロック端子および第二のクロック端子と、
前記単位シフトレジスタに前記単位シフトレジスタのシフト動作と前記パッドへの信号の入力または出力とを制御するストローブ信号を入力するためのストローブ配線と、
前記ストローブ配線に接続された第一のストローブ端子および第二のストローブ端子とを備え、
シフトデータ入力端子、シフトデータ出力端子、第一のクロック端子、第二のクロック端子、第一のストローブ端子および第二のストローブ端子は、各パッドセルのレイアウト領域における他のパッドセルと隣接する境界に配置され、
各パッドセルのシフトデータ入力端子のレイアウト位置は、各パッドセルの前段に隣接して配置されたパッドセルのシフトデータ出力端子のレイアウト位置と接し、
各パッドセルの第一のクロック端子のレイアウト位置は、各パッドセルの前段に隣接して配置されたパッドセルの第二のクロック端子のレイアウト位置と接し、
各パッドセルの第一のストローブ端子のレイアウト位置は、各パッドセルの前段に隣接して配置されたパッドセルの第二のストローブ端子のレイアウト位置と接し、
各パッドセルのシフトデータ出力端子のレイアウト位置は、各パッドセルの後段に隣接して配置されたパッドセルのシフトデータ入力端子のレイアウト位置と接し、
各パッドセルの第二のクロック端子のレイアウト位置は、各パッドセルの後段に隣接して配置されたパッドセルの第一のクロック端子のレイアウト位置と接し、
各パッドセルの第二のストローブ端子のレイアウト位置は、各パッドセルの後段に隣接して配置されたパッドセルの第一のストローブ端子のレイアウト位置と接する
ことを特徴とする請求項１記載のパッドセル群。
【請求項３】
ＬＳＩチップに入力された入力信号を内部回路に伝達する入力パッドセルを複数個備えた入力パッドセル群であって、
前記各入力パッドセルは、
前記入力信号が入力される入力パッドと、
前記入力パッドに入力された信号を取り込む単位シフトレジスタとを備え、
前記複数個の入力パッドセルの複数個の単位シフトレジスタは、複数個のパッドに入力されたパラレル信号をシリアル信号に変換するシフトレジスタを構成し、
最終段の単位シフトレジスタのシリアル出力は、内部回路に送られる
ことを特徴とする入力パッドセル群。
【請求項４】
前記各入力パッドセルは、
前記単位シフトレジスタにシフトデータを入力するためのシフトデータ入力端子と、
前記単位シフトレジスタからのシフトデータを出力するためのシフトデータ出力端子と、
前記単位シフトレジスタにクロックを入力するためのクロック配線と、
前記クロック配線に接続された第一のクロック端子および第二のクロック端子と、
前記単位シフトレジスタに前記単位シフトレジスタのシフト動作と前記パッドへの信号の入力または出力とを制御するストローブ信号を入力するためのストローブ配線と、
前記ストローブ配線に接続された第一のストローブ端子および第二のストローブ端子とを備え、
シフトデータ入力端子、シフトデータ出力端子、第一のクロック端子、第二のクロック端子、第一のストローブ端子および第二のストローブ端子は、各入力パッドセルのレイアウト領域における他の入力パッドセルと隣接する境界に配置され、
各入力パッドセルのシフトデータ入力端子のレイアウト位置は、各入力パッドセルの前段に隣接して配置された入力パッドセルのシフトデータ出力端子のレイアウト位置と接し、
各入力パッドセルの第一のクロック端子のレイアウト位置は、各入力パッドセルの前段に隣接して配置された入力パッドセルの第二のクロック端子のレイアウト位置と接し、
各入力パッドセルの第一のストローブ端子のレイアウト位置は、各入力パッドセルの前段に隣接して配置された入力パッドセルの第二のストローブ端子のレイアウト位置と接し、
各入力パッドセルのシフトデータ出力端子のレイアウト位置は、各入力パッドセルの後段に隣接して配置された入力パッドセルのシフトデータ入力端子のレイアウト位置と接し、
各入力パッドセルの第二のクロック端子のレイアウト位置は、各入力パッドセルの後段に隣接して配置された入力パッドセルの第一のクロック端子のレイアウト位置と接し、
各入力パッドセルの第二のストローブ端子のレイアウト位置は、各入力パッドセルの後段に隣接して配置された入力パッドセルの第一のストローブ端子のレイアウト位置と接する
ことを特徴とする請求項３記載の入力パッドセル群。
【請求項５】
前記シフトレジスタは、双方向に信号をシフトし、両端の単位シフトレジスタの出力は、内部回路に送られる
ことを特徴とする請求項４記載の入力パッドセル群。
【請求項６】
前記入力パッドセルのうち少なくとも１つは、さらに、
前記入力パッドに入力された信号を、前記単位シフトレジスタを介さず、非同期に出力する論理回路部を備え、
前記複数個の入力パッドセルの複数個の論理回路部は、直列に接続され、最終段の論理回路部の出力は、内部回路に送られる
ことを特徴とする請求項４または５記載の入力パッドセル群。
【請求項７】
前記各入力パッドセルは、さらに、
前記単位シフトレジスタのシリアル出力信号と、シリアル入力信号のいずれかを選択し、次段の単位シフトレジスタに出力する選択回路と、
前記選択回路の選択を決める信号を前記選択回路に送る、単位バイパスシフトレジスタとを備え、
前記複数個の入力パッドセルの複数個の単位バイパスシフトレジスタは、シフトレジスタを構成し、
初段の単位バイパスシフトレジスタの入力は、内部回路から送られる
ことを特徴とする請求項４、５または６記載の入力パッドセル群。
【請求項８】
前記各入力パッドセルは、ＬＳＩチップに入力された入力信号を内部回路に伝達するだけでなく、ＬＳＩチップの内部回路から出力された出力信号を外部に出力する機能を有し、
前記各入力パッドセルは、さらに、
前記出力信号を出力する出力バッファと、
出力レベルを決める信号である出力データ信号を保持し、出力バッファに送る単位データシフトレジスタと、
出力状態を決める信号である出力制御信号を保持し、出力バッファに送る単位制御シフトレジスタとを備え、
前記複数個の入力パッドセルの複数個の単位データシフトレジスタおよび単位制御シフトレジスタは、シフトレジスタを構成し、
初段の単位データシフトレジスタまたは単位制御シフトレジスタの入力は、内部回路より送られる
ことを特徴とする請求項４、５、６または７記載の入力パッドセル群。
【請求項９】
ＬＳＩチップの内部回路から出力された出力信号を外部に出力する出力パッドセルを複数個備えた出力パッドセル群であって、
前記各出力パッドセルは、
前記出力信号を外部に出力する出力パッドと、
信号を保持し、前記出力パッドに送る単位シフトレジスタとを備え、
前記複数個の出力パッドセルの複数個の単位シフトレジスタは、シリアル信号をパラレル信号に変換し前記複数個の出力パッドに送るシフトレジスタを構成し、
初段の単位シフトレジスタのシリアル入力は、内部回路より送られる
ことを特徴とする出力パッドセル群。
【請求項１０】
前記各出力パッドセルは、
前記単位シフトレジスタにシフトデータを入力するためのシフトデータ入力端子と、
前記単位シフトレジスタからのシフトデータを出力するためのシフトデータ出力端子と、
前記単位シフトレジスタにクロックを入力するためのクロック配線と、
前記クロック配線に接続された第一のクロック端子および第二のクロック端子と、
前記単位シフトレジスタに前記単位シフトレジスタのシフト動作と前記パッドへの信号の入力または出力とを制御するストローブ信号を入力するためのストローブ配線と、
前記ストローブ配線に接続された第一のストローブ端子および第二のストローブ端子とを備え、
シフトデータ入力端子、シフトデータ出力端子、第一のクロック端子、第二のクロック端子、第一のストローブ端子および第二のストローブ端子は、各出力パッドセルのレイアウト領域における他の出力パッドセルと隣接する境界に配置され、
各出力パッドセルのシフトデータ入力端子のレイアウト位置は、各出力パッドセルの前段に隣接して配置された出力パッドセルのシフトデータ出力端子のレイアウト位置と接し、
各出力パッドセルの第一のクロック端子のレイアウト位置は、各出力パッドセルの前段に隣接して配置された出力パッドセルの第二のクロック端子のレイアウト位置と接し、
各出力パッドセルの第一のストローブ端子のレイアウト位置は、各出力パッドセルの前段に隣接して配置された出力パッドセルの第二のストローブ端子のレイアウト位置と接し、
各出力パッドセルのシフトデータ出力端子のレイアウト位置は、各出力パッドセルの後段に隣接して配置された出力パッドセルのシフトデータ入力端子のレイアウト位置と接し、
各出力パッドセルの第二のクロック端子のレイアウト位置は、各出力パッドセルの後段に隣接して配置された出力パッドセルの第一のクロック端子のレイアウト位置と接し、
各出力パッドセルの第二のストローブ端子のレイアウト位置は、各出力パッドセルの後段に隣接して配置された出力パッドセルの第一のストローブ端子のレイアウト位置と接する
ことを特徴とする請求項９記載の出力パッドセル群。
【請求項１１】
前記各出力パッドセルの単位シフトレジスタは、
前記出力パッド出力信号を出力する出力バッファと、
出力レベルを決める信号である出力データ信号を保持し、出力バッファに送る単位データシフトレジスタと、
出力状態を決める信号である出力制御信号を保持し、出力バッファに送る単位制御シフトレジスタとを備え、
前記複数個の出力パッドセルの複数個の単位データシフトレジスタおよび単位制御シフトレジスタは、シフトレジスタを構成し、
初段の単位データシフトレジスタまたは単位制御シフトレジスタの入力は、内部回路より送られる
ことを特徴とする請求項１０記載の出力パッドセル群。
【請求項１２】
前記シフトレジスタは、双方向に信号をシフトし、両端の単位シフトレジスタの入力は、内部回路から送られる
ことを特徴とする請求項１０および１１記載の出力パッドセル群。
【請求項１３】
半導体装置であって、
請求項４〜８記載の入力パッドセル群、および、請求項１０〜１２記載の出力パッドセル群のうち１以上を備える
ことを特徴とする半導体装置。
【請求項１４】
請求項４、５、６または７記載の入力パッドセル群と、
請求項１０、１１または１２記載の出力パッドセル群とを備え、
前記入力パッドセル群のシフトレジスタと、前記出力パッドセル群のシフトレジスタとの入力および出力が、互いに接続されていない
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記半導体装置は、さらに、
前記入力パッドセル群のシフトレジスタより出力されるシリアル信号をパラレル信号に変換し、内部回路に送る出力シフトレジスタ部を備える
ことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記半導体装置は、さらに、
内部回路からのパラレル信号をシリアル信号に変換し、前記出力パッドセル群のシフトレジスタの入力に送る入力シフトレジスタ部を備える
ことを特徴とする請求項１４または１５記載の半導体装置。
【請求項１７】
前記半導体装置は、さらに、
前記出力シフトレジスタ部より出力されるパラレル信号のうち必要な信号を、並び替え、保持および出力するデータアライナ部を備える
ことを特徴とする請求項１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数のデジタル入出力を備える半導体装置に関する。
【背景技術】
【０００２】
デジタル入出力を備える半導体装置は、半導体装置へのデジタル信号入力を受け取り、内部回路に伝達する半導体回路（以下「入力ＰＡＤ」と呼ぶ）、半導体装置の内部回路から伝達された信号を外部にデジタル信号出力する半導体回路（以下「出力ＰＡＤ」と呼ぶ）、上記の入力と出力機能を兼ね備えた半導体回路（以下「入出力ＰＡＤ」と呼ぶ）を備える（入力ＰＡＤ、出力ＰＡＤおよび入出力ＰＡＤを特に区別しない場合には「ＩＯＰＡＤ」と呼ぶ）。ＩＯＰＡＤから内部回路へ、または、内部回路からＩＯＰＡＤへの信号伝達には、各ＩＯＰＡＤに数本の配線が用いられる。
【０００３】
図３４は、従来のデジタル入出力を備える半導体装置の入出力ＰＡＤとその周辺回路の構成を示す図である。図に示すように、入力ＰＡＤ３０１および出力パッド３０２に接続される配線は、配線領域３０９を通って、ＩＯポート３０３に接続される。
【０００４】
図３４に示す入力ＰＡＤ３０１および出力ＰＡＤ３０２と、ＩＯポート３０３等の内部回路とは、半導体チップ内で離れて配置されている場合が多く、配線領域３０９は広い領域に形成されることになる。さらに、入出力ＰＡＤの数が多い半導体装置では、その入出力ＰＡＤの数に対応した本数の配線を、配線領域３０９に形成しなくてはならない。また、図３５および図３６に示すように、ハードマクロ（例えば、メモリコア）を混載する場合には、ハードマクロを迂回し配線領域を形成しなくてはならない。そのため、入出力ＰＡＤと内部回路とを接続する、ハードマクロを迂回した配線数が非常に多くなる。よって、図３６に示すように、広い配線領域３０９が必要となり、半導体チップの面積を増大させる要因となる。
【０００５】
このような配線領域による面積増加を抑制する手段として、感熱記録ヘッド駆動用ＩＣの出力ＰＡＤ付近にシフトレジスタを備える方法が開示されている（例えば、特許文献１）。
【特許文献１】特開平８−２６７８１１号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示されている技術は、特定のＬＳＩチップに特化された技術であり、汎用的にＩＣの設計に用いる場合、ＬＳＩチップ設計がわずらわしいという問題がある。
【０００７】
そこで、本発明は、配線領域の面積を縮小することができ、容易に設計することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るパッドセル群は、ＬＳＩチップに信号の入力または出力をおこなうパッドセルを複数個備えたパッドセル群であって、前記各パッドセルは、前記信号が入力または出力されるパッドと、前記パッドに接続された単位シフトレジスタとを備え、前記複数個のパッドセルの複数個の単位シフトレジスタは、複数個のパッドに入力されたパラレル信号をシリアル信号に変換する、または、シリアル信号をパラレル信号に変換し前記複数個のパッドに出力するシフトレジスタを構成し、最終段の単位シフトレジスタのシリアル出力、および、初段の単位シフトレジスタのシリアル入力のうち少なくとも１つは、ＬＳＩチップの内部回路と接続される。
【０００９】
これにより、パッドセル群と内部回路とに接続される配線数が減少するので、配線領域が減少する。これにより、チップ面積を縮小、または、回路実装面積を増加させることができる。さらに、前記パッドセル群は、単位セル（ＩＰコア等）として利用するのに適した複数のパッドセルを備えるので、ＬＳＩチップの入出力回路のレイアウト設計を容易にすることができる。
【００１０】
また、前記各パッドセルは、前記単位シフトレジスタにシフトデータを入力するためのシフトデータ入力端子と、前記単位シフトレジスタからのシフトデータを出力するためのシフトデータ出力端子と、前記単位シフトレジスタにクロックを入力するためのクロック配線と、前記クロック配線に接続された第一のクロック端子および第二のクロック端子と、前記単位シフトレジスタに前記単位シフトレジスタのシフト動作と前記パッドへの信号の入力または出力とを制御するストローブ信号を入力するためのストローブ配線と、前記ストローブ配線に接続された第一のストローブ端子および第二のストローブ端子とを備え、シフトデータ入力端子、シフトデータ出力端子、第一のクロック端子、第二のクロック端子、第一のストローブ端子および第二のストローブ端子は、各パッドセルのレイアウト領域における他のパッドセルと隣接する境界に配置され、各パッドセルのシフトデータ入力端子のレイアウト位置は、各パッドセルの前段に隣接して配置されたパッドセルのシフトデータ出力端子のレイアウト位置と接し、各パッドセルの第一のクロック端子のレイアウト位置は、各パッドセルの前段に隣接して配置されたパッドセルの第二のクロック端子のレイアウト位置と接し、各パッドセルの第一のストローブ端子のレイアウト位置は、各パッドセルの前段に隣接して配置されたパッドセルの第二のストローブ端子のレイアウト位置と接し、各パッドセルのシフトデータ出力端子のレイアウト位置は、各パッドセルの後段に隣接して配置されたパッドセルのシフトデータ入力端子のレイアウト位置と接し、各パッドセルの第二のクロック端子のレイアウト位置は、各パッドセルの後段に隣接して配置されたパッドセルの第一のクロック端子のレイアウト位置と接し、各パッドセルの第二のストローブ端子のレイアウト位置は、各パッドセルの後段に隣接して配置されたパッドセルの第一のストローブ端子のレイアウト位置と接する。
【００１１】
これにより、前記パッドセルを単位セル（ＩＰコア等）とし、半導体チップの入出力回路の回路構成にあわせ、このパッドセルを複数個配置することで簡単に半導体チップの入出力回路のレイアウトを作成することができ、半導体チップの設計を容易にすることができる。
【００１２】
さらに、本発明に係る入力パッドセル群は、ＬＳＩチップに入力された入力信号を内部回路に伝達する入力パッドセルを複数個備えた入力パッドセル群であって、前記各入力パッドセルは、前記入力信号が入力される入力パッドと、前記入力パッドに入力された信号を取り込む単位シフトレジスタとを備え、前記複数個の入力パッドセルの複数個の単位シフトレジスタは、複数個のパッドに入力されたパラレル信号をシリアル信号に変換するシフトレジスタを構成し、最終段の単位シフトレジスタのシリアル出力は、内部回路に送られる。
【００１３】
これにより、入力パッドセル群と内部回路とに接続される配線数が減少するので、配線領域が減少する。これにより、チップ面積を縮小、または、回路実装面積を増加させることができる。さらに、前記入力パッドセル群は、単位セル（ＩＰコア等）として利用するのに適した複数の入力パッドセルを備えるので、ＬＳＩチップの入力回路のレイアウト設計を容易にすることができる。
【００１４】
また、前記各入力パッドセルは、前記単位シフトレジスタにシフトデータを入力するためのシフトデータ入力端子と、前記単位シフトレジスタからのシフトデータを出力するためのシフトデータ出力端子と、前記単位シフトレジスタにクロックを入力するためのクロック配線と、前記クロック配線に接続された第一のクロック端子および第二のクロック端子と、前記単位シフトレジスタに前記単位シフトレジスタのシフト動作と前記パッドへの信号の入力または出力とを制御するストローブ信号を入力するためのストローブ配線と、前記ストローブ配線に接続された第一のストローブ端子および第二のストローブ端子とを備え、シフトデータ入力端子、シフトデータ出力端子、第一のクロック端子、第二のクロック端子、第一のストローブ端子および第二のストローブ端子は、各入力パッドセルのレイアウト領域における他の入力パッドセルと隣接する境界に配置され、各入力パッドセルのシフトデータ入力端子のレイアウト位置は、各入力パッドセルの前段に隣接して配置された入力パッドセルのシフトデータ出力端子のレイアウト位置と接し、各入力パッドセルの第一のクロック端子のレイアウト位置は、各入力パッドセルの前段に隣接して配置された入力パッドセルの第二のクロック端子のレイアウト位置と接し、各入力パッドセルの第一のストローブ端子のレイアウト位置は、各入力パッドセルの前段に隣接して配置された入力パッドセルの第二のストローブ端子のレイアウト位置と接し、各入力パッドセルのシフトデータ出力端子のレイアウト位置は、各入力パッドセルの後段に隣接して配置された入力パッドセルのシフトデータ入力端子のレイアウト位置と接し、各入力パッドセルの第二のクロック端子のレイアウト位置は、各入力パッドセルの後段に隣接して配置された入力パッドセルの第一のクロック端子のレイアウト位置と接し、各入力パッドセルの第二のストローブ端子のレイアウト位置は、各入力パッドセルの後段に隣接して配置された入力パッドセルの第一のストローブ端子のレイアウト位置と接する。
【００１５】
これにより、前記入力パッドセルを単位セル（ＩＰコア等）とし、半導体チップの入力回路の回路構成にあわせ、このパッドセルを複数個配置することで簡単に半導体チップの入力回路のレイアウトを作成することができ、半導体チップの設計を容易にすることができる。
【００１６】
また、前記シフトレジスタは、双方向に信号をシフトし、両端の単位シフトレジスタの出力は、内部回路に送られる。
【００１７】
これにより、外部より入力パッドセル群に印加された信号を、少ないクロック数で内部回路に送ることができる。
【００１８】
また、前記入力パッドセルのうち少なくとも１つは、さらに、前記入力パッドに入力された信号を、前記単位シフトレジスタを介さず、非同期に出力する論理回路部を備え、前記複数個の入力パッドセルの複数個の論理回路部は、直列に接続され、最終段の論理回路部の出力は、内部回路に送られる。
【００１９】
これにより、外部より入力パッドセル群に印加された信号を、非同期に内部回路に送ることができる。
【００２０】
また、前記各入力パッドセルは、さらに、前記単位シフトレジスタのシリアル出力信号と、シリアル入力信号のいずれかを選択し、次段の単位シフトレジスタに出力する選択回路と、前記選択回路の選択を決める信号を前記選択回路に送る、単位バイパスシフトレジスタとを備え、前記複数個の入力パッドセルの複数個の単位バイパスシフトレジスタは、シフトレジスタを構成し、初段の単位バイパスシフトレジスタの入力は、内部回路から送られる。
【００２１】
これにより、外部より入力パッドセル群に印加された信号のうち、特定の信号を、少ないクロック数で内部回路に送ることができる。
【００２２】
また、前記各入力パッドセルは、ＬＳＩチップに入力された入力信号を内部回路に伝達するだけでなく、ＬＳＩチップの内部回路から出力された出力信号を外部に出力する機能を有し、前記各入力パッドセルは、さらに、前記出力信号を出力する出力バッファと、
出力レベルを決める信号である出力データ信号を保持し、出力バッファに送る単位データシフトレジスタと、出力状態を決める信号である出力制御信号を保持し、出力バッファに送る単位制御シフトレジスタとを備え、前記複数個の入力パッドセルの複数個の単位データシフトレジスタおよび単位制御シフトレジスタは、シフトレジスタを構成し、初段の単位データシフトレジスタまたは単位制御シフトレジスタの入力は、内部回路より送られる。
【００２３】
これにより、入力と出力機能を兼ね備えた入力パッドセル群と内部回路とに接続される配線数が減少するので、配線領域が減少する。これにより、チップ面積を縮小、または、回路実装面積を増加させることができる。さらに、入力と出力機能を兼ね備えた前記入力パッドセル群は、単位セル（ＩＰコア等）として利用するのに適した複数の出力パッドセルを備えるので、ＬＳＩチップの出力回路のレイアウト設計を容易にすることができる。
【００２４】
さらに、本発明に係る出力パッドセル群は、ＬＳＩチップの内部回路から出力された出力信号を外部に出力する出力パッドセルを複数個備えた出力パッドセル群であって、前記各出力パッドセルは、前記出力信号を外部に出力する出力パッドと、信号を保持し、前記出力パッドに送る単位シフトレジスタとを備え、前記複数個の出力パッドセルの複数個の単位シフトレジスタは、シリアル信号をパラレル信号に変換し前記複数個の出力パッドに送るシフトレジスタを構成し、初段の単位シフトレジスタのシリアル入力は、内部回路より送られる。
【００２５】
これにより、出力パッドセル群と内部回路とに接続される配線数が減少するので、配線領域が減少する。これにより、チップ面積を縮小、または、回路実装面積を増加させることができる。さらに、前記出力パッドセル群は、単位セル（ＩＰコア等）として利用するのに適した複数の出力パッドセルを備えるので、ＬＳＩチップの出力回路のレイアウト設計を容易にすることができる。
【００２６】
また、前記各出力パッドセルは、前記単位シフトレジスタにシフトデータを入力するためのシフトデータ入力端子と、前記単位シフトレジスタからのシフトデータを出力するためのシフトデータ出力端子と、前記単位シフトレジスタにクロックを入力するためのクロック配線と、前記クロック配線に接続された第一のクロック端子および第二のクロック端子と、前記単位シフトレジスタに前記単位シフトレジスタのシフト動作と前記パッドへの信号の入力または出力とを制御するストローブ信号を入力するためのストローブ配線と、前記ストローブ配線に接続された第一のストローブ端子および第二のストローブ端子とを備え、シフトデータ入力端子、シフトデータ出力端子、第一のクロック端子、第二のクロック端子、第一のストローブ端子および第二のストローブ端子は、各出力パッドセルのレイアウト領域における他の出力パッドセルと隣接する境界に配置され、各出力パッドセルのシフトデータ入力端子のレイアウト位置は、各出力パッドセルの前段に隣接して配置された出力パッドセルのシフトデータ出力端子のレイアウト位置と接し、各出力パッドセルの第一のクロック端子のレイアウト位置は、各出力パッドセルの前段に隣接して配置された出力パッドセルの第二のクロック端子のレイアウト位置と接し、各出力パッドセルの第一のストローブ端子のレイアウト位置は、各出力パッドセルの前段に隣接して配置された出力パッドセルの第二のストローブ端子のレイアウト位置と接し、各出力パッドセルのシフトデータ出力端子のレイアウト位置は、各出力パッドセルの後段に隣接して配置された出力パッドセルのシフトデータ入力端子のレイアウト位置と接し、各出力パッドセルの第二のクロック端子のレイアウト位置は、各出力パッドセルの後段に隣接して配置された出力パッドセルの第一のクロック端子のレイアウト位置と接し、各出力パッドセルの第二のストローブ端子のレイアウト位置は、各出力パッドセルの後段に隣接して配置された出力パッドセルの第一のストローブ端子のレイアウト位置と接する。
【００２７】
これにより、前記出力パッドセルを単位セル（ＩＰコア等）とし、半導体チップの出力回路の回路構成にあわせ、このパッドセルを複数個配置することで簡単に半導体チップの出力回路のレイアウトを作成することができ、半導体チップの設計を容易にすることができる。
【００２８】
また、前記各出力パッドセルの単位シフトレジスタは、前記出力パッド出力信号を出力する出力バッファと、出力レベルを決める信号である出力データ信号を保持し、出力バッファに送る単位データシフトレジスタと、出力状態を決める信号である出力制御信号を保持し、出力バッファに送る単位制御シフトレジスタとを備え、前記複数個の出力パッドセルの複数個の単位データシフトレジスタおよび単位制御シフトレジスタは、シフトレジスタを構成し、初段の単位データシフトレジスタまたは単位制御シフトレジスタの入力は、内部回路より送られる。
【００２９】
これにより、出力状態制御を備えた出力パッドセル群と内部回路とに接続される配線数が減少するので、配線領域が減少する。これにより、チップ面積を縮小、または、回路実装面積を増加させることができる。さらに、出力状態制御を備えた前記出力パッドセル群は、単位セル（ＩＰコア等）として利用するのに適した複数の出力パッドセルを備えるので、ＬＳＩチップの出力回路のレイアウト設計を容易にすることができる。
【００３０】
また、前記シフトレジスタは、双方向に信号をシフトし、両端の単位シフトレジスタの入力は、内部回路から送られる。
【００３１】
これにより、内部回路から出力される出力信号を、少ないクロック数で外部に出力することができる。
【００３２】
さらに、本発明に係る半導体装置は、前記入力パッドセル群、および、前記出力パッドセル群のうち１以上を備える。
【００３３】
これにより、半導体装置のＩＯＰＡＤと内部回路とに接続される配線数が減少するので、配線領域が減少する。これにより、チップ面積を縮小、または、回路実装面積を増加させることができる。
【００３４】
また、前記入力パッドセル群と、前記出力パッドセル群とを備え、前記入力パッドセル群のシフトレジスタと、前記出力パッドセル群のシフトレジスタとの入力および出力が、互いに接続されていない。
【００３５】
これにより、外部より入力パッドセル群に印加された信号を、少ないクロック数で内部回路に送ることができる。さらに、内部回路から出力される出力信号を、少ないクロック数で外部に出力することができる。
【００３６】
また、前記半導体装置は、さらに、前記入力パッドセル群のシフトレジスタより出力されるシリアル信号をパラレル信号に変換し、内部回路に送る出力シフトレジスタ部を備える。
【００３７】
また、前記半導体装置は、さらに、内部回路からのパラレル信号をシリアル信号に変換し、前記出力パッドセル群のシフトレジスタの入力に送る入力シフトレジスタ部を備える。
【００３８】
また、前記半導体装置は、さらに、前記出力シフトレジスタ部より出力されるパラレル信号のうち必要な信号を、並び替え、保持および出力するデータアライナ部を備える。
【発明の効果】
【００３９】
本発明は、配線領域の面積を縮小することができ、容易に設計することのできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００４０】
（実施の形態１）
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら詳細に説明する。
【００４１】
まず、実施の形態１における半導体装置の構成を説明する。
図１は、実施の形態１における半導体装置の入出力回路とその周辺の概略図である。同図は、２個の入力ＰＡＤと１個の出力ＰＡＤを備える。
【００４２】
図１に示す半導体装置は、入力ＰＡＤ４０１および１１０２と、出力ＰＡＤ５０１と、入力シフトレジスタ部１１０４と、出力シフトレジスタ部１１０５と、ＩＯポート部１１０６と、シフト制御部１１０７とを備える。なお、入力ＰＡＤ１１０２は、入力ＰＡＤ１１０２と同様の構成である。
【００４３】
図２は、入力ＰＡＤ４０１の概略図である。なお、入力ＰＡＤ１１０２は、入力ＰＡＤ４０２と同様の構成である。
【００４４】
入力ＰＡＤ４０１は、ＰＡＤ開口４１０と、入力バッファ４０９と、入力データセル４０８とを備える。ＰＡＤ開口４１０に、外部より信号が入力される。
【００４５】
入力バッファ４０９は、ＰＡＤ開口４１０に、入力された信号をバッファリングし、入力データセル４０８に送る。
【００４６】
入力データセル４０８は、図５に示す回路構成であり、ＣＫ端子６０３に入力されるクロックに同期し、ＳＢ端子６０２に入力される信号に対応し、ＰＩ端子６０５またはＳＩ端子６０１より入力される信号をＩＳ−ＦＦ６０６（「ＦＦ」はフリップフロップを示す。以下同じ。）に取り込み、ＳＯ端子６０４に出力する。
【００４７】
図３は、出力ＰＡＤ５０１の概略図である。
出力ＰＡＤ５０１は、ＰＡＤ開口５１１と、出力バッファ５１０と、出力制御セル５０９と、出力データセル５０８とを備える。ＰＡＤ開口５１１から、外部にデータが出力される。出力バッファ５１０は、出力データセル５０８より送られた信号により、出力レベルを決定し、出力制御セルより送られた信号により、信号の出力または非出力を決定する。
【００４８】
出力制御セル５０９および出力データセル５０８は、図６に示す回路構成である。出力制御セル５０９および出力データセル５０８は、ＣＫ端子７０３に入力されるクロックに同期し、ＳＢ端子７０２に入力される信号に対応し、ＳＩ端子７０１より入力される信号をＯＳ−ＦＦ７０６に取り込み、ＳＯ端子７０４に出力する。または、ＯＳ−ＦＦ７０６にラッチされている信号をＯＰ−ＦＦ７０７にラッチし、ＰＯ端子に出力する。
【００４９】
入力シフトレジスタ部１１０４は、シフトレジスタ１１１２および１１１３を備える。入力シフトレジスタ部１１０４は、２ビットのパラレル信号をシリアル信号に変換する２ビットのシフトレジスタである。なお、シフトレジスタ１１１２および１１１３は、図５に示す入力データセル４０８と同様の回路構成である。
【００５０】
出力シフトレジスタ部１１０５は、シフトレジスタ１１１４および１１１５を備える。出力シフトレジスタ部１１０５は、シリアル信号を２ビットパラレル信号に変換し出力する２ビットのシフトレジスタである。なお、シフトレジスタ１１１４および１１１５は、図６に示す出力データセル５０８と同様の回路構成である。
【００５１】
ＩＯポート部１１０６は、出力ポートレジスタ１１１６および１１１７と、入力ポートレジスタ１１１８および１１１９とを備える。ＩＯポート部１１０６は、内部バス、または、周辺回路から送られてきた信号を入力シフトレジスタ部１１０４に出力する。また、ＩＯポート部１１０６は、出力シフトレジスタ部１１０５から送られてきた信号を内部バス、または、周辺回路に出力する。
【００５２】
シフト制御部１１０７は、入力ＰＡＤ４０１、１１０２、出力ＰＡＤ５０１、入力シフトレジスタ部１１０４および出力シフトレジスタ部１１０５に、信号をおくり、入出力のシフト制御を行う。
【００５３】
図４は、実施の形態１における入出力ＰＡＤの概略図である。図１の半導体装置では、説明の簡略化のため入出力ＰＡＤは用いられていないが、図４に示す入出力ＰＡＤを用いることで、入力ＰＡＤ、出力ＰＡＤおよび入出力ＰＡＤを備えた半導体装置として用いることができる。なお、図２および図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５４】
図４に示す入出力ＰＡＤ５２１は、ＰＡＤ開口５３０と、入力バッファ４０９と、入力データセル４０８と、出力バッファ５１０と、出力制御セル５０９と、出力データセル５０８とを備える。ＰＡＤ開口５３０に、外部より信号が入力される、または、外部へ信号が出力される。
【００５５】
次に、実施の形態１における半導体装置の動作について説明する。
まず、図１に示す半導体装置に用いられている入力データセル４０８、出力データセル５０８および出力ＰＡＤ５０１の動作を説明する。
【００５６】
図７は、入力データセル４０８の動作を示す図である。
図７において、データ８０５は、入力データセル４０８のＩＳ−ＦＦ６０６が保持するデータを示す。図中のＳＩ（Ｔ３）などの文字はデータの印加されていた端子と時刻を示している。例えばＳＩ（Ｔ３）は、ＳＩ端子６０１に時刻Ｔ３に印加されていたデータをあらわす（以下、他の図においても同様の表記を用いる。）。
【００５７】
期間Ｔ３〜Ｔ４およびＴ６〜Ｔ７ではストローブ信号８０２がＬレベルのため、ＩＳ−ＦＦ６０６は、直前までＳＩ端子６０１に印加されていた信号８０４をクロック８０１の立ち上がりに同期して取り込み、ＳＯ端子６０４へ出力する。時刻Ｔ５ではストローブ信号８０２がＨレベルのため、入力データセル４０８は、ＰＩ端子６０５に印加されている信号８０３をクロック８０１の立ち上がりに同期して取り込み、ＳＯ端子６０４へ出力する。上記以外の期間ではクロック８０１が変化しないため、ＩＳ−ＦＦ６０６は、データ８０５を更新せず保持する。
【００５８】
すなわち、入力データセル４０８は、ＳＢ端子６０２に入力されるストローブ信号８０２がＬレベルの場合はクロック８０１の立ち上がりに同期して、ＳＩ端子６０１のデータ８０４を取り込みＳＯ端子６０４に出力する。入力データセル４０８は、ＳＢ端子６０２に入力されるストローブ信号８０２がＨレベルの場合はクロック８０１の立ち上がりに同期して、ＰＩ端子６０５のデータ８０３を取り込みＳＯ端子６０４に出力する。
【００５９】
図８は、出力データセル５０８の動作を示す図である。
データ９０４は、出力データセル５０８のＯＳ−ＦＦ７０６が保持するデータを示す。期間Ｔ３〜Ｔ４およびＴ６〜Ｔ７ではストローブ信号９０２がＬレベルのため、ＯＳ−ＦＦ７０６は、直前までＳＩ端子７０１に印加されていた信号９０３をクロックの立ち上がりに同期して取り込み、ＯＰ−ＦＦ７０７およびＳＯ端子７０４へ出力する。時刻Ｔ５ではストローブ信号９０２がＨレベルのため、ＯＳ−ＦＦ７０６は、データ９０４を更新せず、ＯＰ−ＦＦ７０７およびＳＯ端子７０４への出力値を保持する。上記以外の期間ではクロック９０１が変化しないため、ＯＳ−ＦＦ７０６はデータ８０４を更新せず保持する。
【００６０】
データ９０５は、出力データセル５０８のＯＰ−ＦＦ７０７が保持するデータを示す。時刻Ｔ５ではストローブ信号９０２がＨレベルのため、ＯＰ−ＦＦ７０７は、ＯＳ−ＦＦ７０６の出力している信号９０４をクロック９０１の立ち上がりに同期して取り込み、ＰＯ端子７０５へ出力する。Ｔ５以外の期間ではＯＰ−ＦＦ７０７は、データ９０５を更新せず保持する。
【００６１】
すなわち、出力データセル５０８は、ＳＢ端子７０２に入力されるストローブ信号９０２がＬレベルの場合は、クロック９０１の立ち上がりに同期して、ＳＩ端子７０１のデータ９０３をＯＳ―ＦＦ７０６に取り込み、ＳＯ端子７０４に出力する。また、この時、ＯＰ−ＦＦ７０７に保持しているデータ９０５は変更されず、ＰＯ端子７０５に出力されるデータも変更されない。出力データセル５０８は、ＳＢ端子７０２に入力されるストローブ信号９０２がＨレベルの場合は、クロック９０１の立ち上がりに同期して、ＯＰ−ＦＦ７０７に格納されているデータ８０４をＯＰ−ＦＦ７０７に取り込み、ＰＯ端子７０５に出力する。また、この時、ＯＳ−ＦＦ７０６に保持しているデータ９０４は変更されず、ＳＯ端子７０４に出力されるデータも変化しない。なお、出力制御セル５０９も出力データセル５０８と同様の動作を行う。
【００６２】
図９は、出力ＰＡＤ５０１の動作を示す図である。
図中のデータ１００４は、出力データセル５０８のＯＳ−ＦＦ７０６が保持するデータを示す。出力データセル５０８のＯＳ−ＦＦ７０６は、期間Ｔ３〜Ｔ５およびＴ７〜Ｔ９ではストローブ信号１００２がＬレベルのため、直前まで出力ＰＡＤ５０１のＳＩ端子５０４に印加されていた信号１００３をクロック１００１の立ち上がりに同期して取り込み、出力データセル５０８のＯＰ−ＦＦ７０７および出力制御セル５０９のＯＳ−ＦＦ７０６へ出力する。出力データセル５０８のＯＳ−ＦＦ７０６は、時刻Ｔ６ではストローブ信号１００２がＨレベルのため、内部に保持したデータ１００４を更新せず、出力データセル５０８のＯＰ−ＦＦ７０７と出力制御セル５０９のＯＳ−ＦＦ７０６への出力データを保持する。上記以外の期間ではクロック１００１が変化しないため、出力データセル５０８のＯＳ−ＦＦ７０６は、データ１００４を更新せず保持する。
【００６３】
データ１００５は、出力制御セル５０９のＯＳ−ＦＦ７０６が保持するデータを示す。出力制御セル５０９のＯＳ−ＦＦ７０６は、時刻Ｔ３〜Ｔ５およびＴ７〜Ｔ９ではストローブ信号１００２がＬレベルのため、直前まで出力データセル５０８のＯＳ−ＦＦ７０６が出力していた信号１００４をクロック１００１に同期して取り込み、出力制御セル５０９のＯＰ−ＦＦ７０７と出力ＰＡＤ５０１のＳＯ端子５０７へ出力する。出力制御セル５０９のＯＳ−ＦＦ７０６は、時刻Ｔ６ではストローブ信号１００２がＨレベルのため、保持するデータ１００５を更新せず、出力制御セル５０９のＯＰ−ＦＦ７０７と出力ＰＡＤ５０１のＳＯ端子５０７への出力データを保持する。上記以外の期間ではクロック１００１が変化しないため、出力データセル５０８のＯＳ−ＦＦ７０６は、データ１００５を更新せず保持する。
【００６４】
データ１００６は、出力データセル５０８のＯＰ−ＦＦ７０７が保持するデータを示す。出力データセル５０８のＯＰ−ＦＦ７０７は、時刻Ｔ６ではストローブ信号１００２がＨレベルのため、直前まで出力データセル５０８のＯＳ−ＦＦ７０６の出力していた信号１００４をクロック１００１に同期して取り込み、出力ＰＡＤ５０１の出力バッファ５１０へ出力レベル信号として出力する。Ｔ６以外の期間ではストローブ信号１００２がＬレベルであり、クロック１００１がマスクされるため、出力データセル５０８のＯＰ−ＦＦ７０７は、データ１００６を更新せず保持する。
【００６５】
データ１００７は、出力制御セル５０９のＯＰ−ＦＦ７０７が保持するデータを示す。出力制御セル５０９のＯＰ−ＦＦ７０７は、時刻Ｔ６ではストローブ信号１００２がＨレベルのため、直前まで出力制御セル５０９のＯＳ−ＦＦ７０６の出力していた信号１００５をクロック１００１に同期して取り込み、出力ＰＡＤ５０１の出力バッファ５１０へ出力制御信号として出力する。Ｔ６以外の期間では、ストローブ信号１００２がＬレベルであり、クロック１００１がマスクされるため、出力制御セル５０９のＯＰ−ＦＦ７０７はデータ１００７を更新せず保持する。
【００６６】
データ１００８は、ＰＡＤ開口５１１の動作を示す。ＰＡＤ開口５１１にデータを出力する出力バッファ５１０は、出力データセル５０８のＯＰ−ＦＦ７０７から出力レベルを、出力制御セル５０９のＯＰ−ＦＦ７０７から出力状態が制御される。時刻Ｔ６において出力データセル５０８のＯＰ−ＦＦ７０７および出力制御セル５０９のＯＰ−ＦＦ７０７の出力が更新されるため、ＰＡＤ開口５１１の出力レベルと出力状態が更新される。Ｔ６以外の期間では出力データセル５０８のＯＰ−ＦＦ７０７および出力制御セル５０９のＯＰ−ＦＦ７０７の出力が保持されるため、ＰＡＤ開口５１１の出力レベルと出力状態は保持される。
【００６７】
すなわち、出力ＰＡＤ５０１は、ＳＢ端子５０２に入力されるストローブ信号１００２がＬレベルの場合は、クロック１００１の立ち上がりに同期して、ＳＩ端子５０４のデータ１００３を出力データセル５０８のＯＳ―ＦＦ７０６に取り込み、直前まで出力データセル５０８のＯＳ―ＦＦ７０６に格納されていたデータ１００４を出力制御セル５０９のＯＳ―ＦＦ７０６にシフトし、ＳＯ端子５０７に出力する。また、この時、出力データセル５０８および出力制御セル５０９の各ＯＰ−ＦＦ７０７に保持しているデータ１００６および１００７は変更されず、ＰＡＤ開口５１１の出力状態も変更されない。ＳＢ端子５０２に入力されるストローブ信号１００２がＨレベルの場合は、クロック１００１の立ち上がりに同期して、出力データセル５０８および出力制御セル５０９の各ＯＳ−ＦＦ７０６に格納されているデータ１００４および１００５を各ＯＰ−ＦＦ７０７に取り込み各ＰＯ端子７０５に出力する。よって、出力バッファ５１０の状態は新たに各ＯＰ−ＦＦ７０７に取り込まれたデータ１００６および１００７に対応し更新され、ＰＡＤ開口５１１に出力される動作状態１００８も更新される。また、この時、出力データセル５０８および出力制御セル５０９の各ＯＳ−ＦＦ７０６に保持しているデータ１００４および１００５は変更されず、各ＳＯ端子７０４に出力されるデータも変化しない。
【００６８】
図１０は、図１に示す半導体装置の動作を示す図である。
図１０に示すデータ１２０１は、内部バス１１３０のＩＯポート部１１０６へのアクセスを示す。時刻Ｔ２において、ＩＯポート部１１０６の出力ポートレジスタ１１１６は、出力ＰＡＤ５０１の出力レベル信号ＰＡＤ３ＯＤが設定される。また、出力ポートレジスタ１１１７は、出力ＰＡＤ５０１の出力制御信号ＰＡＤ３ＯＥが設定される。時刻Ｔ１５において、ＩＯポート部１１０６の入力ポートレジスタ１１１８および１１１９のデータ１２２３および１２２４が内部バス１１３０に読み出される。
【００６９】
データ１２０６は、入力シフトレジスタ部１１０４のシフトレジスタ１１１２のＩＳ―ＦＦ６０６が保持するデータである。シフトレジスタ１１１２のＩＳ―ＦＦ６０６は、時刻Ｔ３において入力ＳＲレジスタストローブ信号１２０５がＨレベルのため、ＩＯポート部１１０６の出力ポートレジスタ１１１６に格納されているデータ１２０２の値ＰＡＤ３ＯＤをクロック１２０１の立ち上がりに同期し、取り込む。シフトレジスタ１１１２のＩＳ―ＦＦ６０６は、期間Ｔ３〜Ｔ５において入力ＳＲレジスタストローブ信号１２０５がＬレベルのため、データ１２０６を、シフトレジスタ１１１３にシフトアウト（クロックの立ち上がりに同期して、保持しているデータを次段のレジスタに送ること。以下「シフトアウト」とする。）する。
【００７０】
データ１２０７は、入力シフトレジスタ部１１０４のシフトレジスタ１１１３のＩＳ―ＦＦ６０６が保持するデータである。シフトレジスタ１１１３のＩＳ―ＦＦ６０６は、時刻Ｔ３において入力ＳＲレジスタストローブ信号１２０５がＨレベルのため、ＩＯポート部１１０６の出力ポートレジスタ１１１７に格納されているデータ１２０３の値ＰＡＤ３ＯＥをクロック１２０１の立ち上がりに同期し、取り込む。シフトレジスタ１１１３のＩＳ―ＦＦ６０６は、期間Ｔ３〜Ｔ５において入力ＳＲレジスタストローブ信号１２０５がＬレベルのため、データ１２０７を、入力ＰＡＤ４０１の入力データセル４０８にシフトアウトする。
【００７１】
データ１２０９は、入力ＰＡＤ４０１のＰＡＤ開口４１０に印加される入力信号を示す。データ１２０９は、期間Ｔ４において新たな入力レベルＰＡＤ１ＩＤに更新されている。
【００７２】
データ１２１０は、入力ＰＡＤ１１０２のＰＡＤ開口４１０に印加される入力信号を示す。データ１２０９は、期間Ｔ３において新たな入力レベルＰＡＤ２ＩＤに更新されている。
【００７３】
データ１２１１は、入力ＰＡＤ４０１の入力データセル４０８のＩＳ−ＦＦ６０６が保持するデータである。入力データセル４０８のＩＳ−ＦＦ６０６は、期間Ｔ４〜Ｔ７およびＴ９〜Ｔ１０においてＩＯＰＡＤストローブ信号１２０８がＬレベルのため、シフトレジスタ１１１３に格納されているデータ１２０７を、シフトイン（クロックの立ち上がりに同期して、前段のレジスタのデータを取り込むこと。以下、「シフトイン」とする。）する。また、格納していたデータ１２１１を入力ＰＡＤ１１０２の入力データセル１１０９にシフトアウトする。入力データセル４０８のＩＳ−ＦＦ６０６は、時刻Ｔ８においてＩＯＰＡＤストローブ信号１２０８がＨレベルのため、時刻Ｔ８における入力ＰＡＤ４０１への入力レベルＰＡＤ１ＩＤをクロック１２０１の立ち上がりに同期し、取り込む。
【００７４】
データ１２１２は、入力ＰＡＤ１１０２の入力データセル１１０９のＩＳ−ＦＦ６０６が保持するデータである。入力データセル１１０９のＩＳ−ＦＦ６０６は、期間Ｔ４〜Ｔ７およびＴ９〜Ｔ１０においてＩＯＰＡＤストローブ信号１２０８がＬレベルのため、入力データセル４０８のＩＳ−ＦＦ６０６に格納されているデータ１２１１を、シフトインする。また、格納していたデータ１２１２を出力ＰＡＤ５０１の出力データセル５０８にシフトアウトする。入力データセル１１０９のＩＳ−ＦＦ６０６は、時刻Ｔ８においてＩＯＰＡＤストローブ信号１２０８がＨレベルのため、時刻Ｔ８における入力ＰＡＤ１１０２への入力レベルＰＡＤ２ＩＤをクロック１２０１の立ち上がりに同期し、取り込む。
【００７５】
データ１２１３は、出力ＰＡＤ５０１の出力データセル５０８のＯＳ−ＦＦ７０６が保持するデータである。出力データセル５０８のＯＳ−ＦＦ７０６は、期間Ｔ６〜Ｔ７およびＴ９〜Ｔ１１において、ＩＯＰＡＤストローブ信号１２０８がＬレベルのため、入力データセル１１０９のＩＳ−ＦＦ６０６に格納されているデータ１２１２を、シフトインする。また、格納していたデータ１２１３を出力ＰＡＤ５０１の出力制御セル５０９にシフトアウトする。出力ＰＡＤ５０１の出力データセル５０８のＯＳ−ＦＦ７０６は、時刻Ｔ８においてＩＯＰＡＤストローブ信号１２０８がＨレベルのためデータ１２１３をシフトせず保持する。
【００７６】
データ１２１４は、出力ＰＡＤ５０１の出力制御セル５０９のＯＳ−ＦＦ７０６が保持するデータである。出力制御セル５０９のＯＳ−ＦＦ７０６は、期間Ｔ６〜Ｔ７およびＴ９〜Ｔ１１においてＩＯＰＡＤストローブ信号１２０８がＬレベルのため、出力データセル５０８のＩＳ−ＦＦ６０６に格納されているデータ１２１３を、シフトインする。また、格納していたデータ１２１４をシフトレジスタ１１１４にシフトアウトする。出力制御セル５０９のＯＳ−ＦＦ７０６は、時刻Ｔ８においてＩＯＰＡＤストローブ信号１２０８がＨレベルのためデータ１２１４をシフトせず保持する。
【００７７】
データ１２１５は、出力ＰＡＤ５０１の出力データセル５０８のＯＰ−ＦＦ７０７が保持するデータである。出力データセル５０８のＯＰ−ＦＦ７０７は、時刻Ｔ８においてＩＯＰＡＤストローブ信号１２０８がＨレベルのため、この時刻における出力データセル５０８のＯＳ−ＦＦ７０６のデータ１２１３の値ＰＡＤ３ＯＤを取り込み、出力ＰＡＤ５０１の出力状態１２１７を更新する。出力データセル５０８のＯＰ−ＦＦ７０７は、これ以外の期間においてはＩＯＰＡＤストローブ信号１２０８がＬレベルのため、データ１２１５を保持し出力ＰＡＤ５０１の出力状態１２１７を保持する。
【００７８】
データ１２１６は、出力ＰＡＤ５０１の出力制御セル５０９のＯＰ−ＦＦ７０７が保持するデータである。出力制御セル５０９のＯＰ−ＦＦ７０７は、時刻Ｔ８においてＩＯＰＡＤストローブ信号１２０８がＨレベルのため、この時刻における出力制御セル５０９のＯＳ−ＦＦ７０６のデータ１２１４の値ＰＡＤ３ＯＥを取り込み、出力ＰＡＤ５０１の出力状態１２１７を更新する。出力制御セル５０９のＯＰ−ＦＦ７０７は、これ以外の期間においてはＩＯＰＡＤストローブ信号１２０８がＬレベルのためデータ１２１６を保持し出力ＰＡＤ５０１の出力状態１２１７を保持する。
【００７９】
データ１２１９は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＳ−ＦＦ７０６が保持するデータである。シフトレジスタ１１１４のＯＳ−ＦＦ７０６は、期間Ｔ９〜Ｔ１２において出力ＳＲレジスタストローブ信号１２１８がＬレベルのため、出力ＰＡＤ５０１の出力制御セル５０９に格納されているデータ１２１４を、シフトインする。また、格納していたデータ１２１９をシフトレジスタ１１１５にシフトアウトする。シフトレジスタ１１１４のＯＳ−ＦＦ７０６は、期間Ｔ８においては出力ＳＲレジスタストローブ信号１２１８がＨレベルのため、データ１２１９を保持する。
【００８０】
データ１２２０は、出力シフトレジスタ部１１０５のシフトレジスタ１１１５のＯＳ−ＦＦ７０６が保持するデータである。シフトレジスタ１１１５のＯＳ−ＦＦ７０６は、期間Ｔ９〜Ｔ１２において出力ＳＲレジスタストローブ信号１２１８がＬレベルのため、シフトレジスタ１１１４のＯＳ―ＦＦ７０６に格納されているデータ１２１９を、シフトインする。シフトレジスタ１１１５のＯＳ−ＦＦ７０６は、期間Ｔ８においては出力ＳＲレジスタストローブ信号１２１８がＨレベルのため、データ１２２０を保持する。
【００８１】
データ１２２１は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＰ−ＦＦ７０７が保持するデータである。シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、時刻Ｔ１３において出力ＳＲレジスタストローブ信号１２１８がＨレベルのため、シフトレジスタ１１１４のＯＳ−ＦＦ７０６のデータ１２１９の値ＰＡＤ１ＩＤを取り込み、ＩＯポート部１１０６の入力ポートレジスタ１１１８へ出力する。これ以外の期間においては、出力ＳＲレジスタストローブ信号１２１８がＬレベルのため、シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、データ１２２１を保持する。
【００８２】
データ１２２２は、出力シフトレジスタ部１１０５のシフトレジスタ１１１５のＯＰ−ＦＦ７０７が保持するデータである。時刻Ｔ１３において出力ＳＲレジスタストローブ信号１２１８がＨレベルのためシフトレジスタ１１１５のＯＳ−ＦＦ７０６のデータ１２２０の値ＰＡＤ２ＩＤを取り込み、入力ポートレジスタ１１１９へ出力する。これ以外の期間においては、出力ＳＲレジスタストローブ信号１２１８がＬレベルのため、シフトレジスタ１１１５のＯＰ−ＦＦ７０７は、データ１２２２を保持する。
【００８３】
すなわち、前記半導体装置は、ＩＯポート部１１０６の出力ポートレジスタ１１１６および１１１７に設定した出力レベル信号ＰＡＤ３ＯＤおよび出力制御信号ＰＡＤ３ＯＥを、入力シフトレジスタ部１１０４に取り込み、ＩＯＰＡＤにシフトし出力ＰＡＤ５０１の出力データセル５０８および出力制御セル５０９に設定し、ＰＡＤ開口５１０の出力状態を制御することができる。これにより、前記半導体装置は、クロック１１２１、シフトデータ１１２２およびＩＯＰＡＤストローブ１１２０の３本の配線のみを出力ＰＡＤ５０１と入力シフトレジスタ部１１０４とに接続するだけで、内部回路からの出力信号を外部に出力することができる。
【００８４】
また、前記半導体装置は、ＬＳＩ入力端子である入力ＰＡＤ４０１および１１０２に印加されたレベルＰＡＤ１ＩＤおよびＰＡＤ２ＩＤを入力ＰＡＤの入力データセル４０８および１１０９にそれぞれ取り込み、出力シフトレジスタ部１１０５にシフトし、ＩＯポート部１１０６の入力ポートレジスタ１１１８および１１１９に送り、内部バス１１３０に取り込む。これにより、前記半導体装置は、クロック１１２１、シフトデータ１１２２およびＩＯＰＡＤストローブ１１２０の３本配線のみを入力ＰＡＤ４０１および入力ＰＡＤ１１０２と、出力シフトレジスタ部１１０５とに接続するだけで、ＬＳＩ入力端子に印加された信号を取り込むことができる。
【００８５】
図１１は、図１に示す半導体装置を用いたチップレイアウトの例である。図１２は、図１１の領域１３０２を拡大した図である。
【００８６】
前記半導体装置は、入出力回路と内部回路とのデータのやり取りを、入力用シフトデータ、出力用シフトデータ、クロックおよびストローブの４本の配線のみにより行うことができる。よって、図１１および図１２に示すように、入力回路と内部回路とに接続される配線の数は減少し、配線領域を縮小することができる。すなわち、チップ面積を縮小、または、回路実装面積を増加させることができる。例えば、半導体装置がＭ個の入力ＰＡＤとＮ個の出力ＰＡＤを備える場合、従来では、入出力回路と内部回路とのデータのやり取りに用いる配線数はＭ＋２×Ｎ本（入力用にＭ本、出力用に２×Ｎ）となる。このように、従来の半導体装置では、ＰＡＤ数に比例し、入出力回路と内部回路とのデータのやり取りに用いる配線数は増加する。一方、実施の形態１の半導体装置では、ＰＡＤ数によらず、入出力回路と内部回路とのデータのやり取りに用いる配線は入力用シフトデータ、出力用シフトデータ、クロックおよびストローブの４本となる。
【００８７】
以上より、実施の形態１における半導体装置は、外部からの２ビットのパラレル入力信号を、入力ＰＡＤ４０１および１１０２で、シリアル信号に変換し、出力シフトレジスタ部１１０５に送り再度パラレル信号に変換し、周辺回路および内部バス１１３０に送ることで、入力回路（入力ＰＡＤ４０１および１１０２）と内部回路との配線数を減少することができる。さらに、周辺回路および内部バス１１３０から出力される２ビットのパラレル信号を、入力シフトレジスタ部１１０４でシリアル信号に変化し、出力ＰＡＤ５０１に送り、再度パラレル信号に変換し、外部への出力レベルおよび出力状態を制御することで、内部回路と出力回路（出力ＰＡＤ５０１）との配線数を減少することができる。また、入出力ＰＡＤについても同様に配線数を減少することができる。すなわち、本発明を用いることで、入力ＰＡＤ、出力ＰＡＤおよび入出力ＰＡＤを備えた半導体装置のＩＯＰＡＤと内部回路との配線数が減少し、配線領域が減少する。すなわち、チップ面積を縮小、または、回路実装面積を増加させることができる。また、入力ＰＡＤ４０８、出力ＰＡＤ５０１および入出力ＰＡＤ５２１を単位セル（ＩＰコア等）として用いることで、ＬＳＩチップの入出力回路のレイアウト設計を簡単に行うことができ、ＬＳＩチップの設計を容易にすることができる。
【００８８】
以上、本発明の実施の形態に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【００８９】
例えば、本実施の形態では、入力ＰＡＤ２個と出力ＰＡＤ１個を備える半導体装置について構成および動作を説明したが、ＩＯＰＡＤの数はこれにかぎらない。
【００９０】
また、入力ＰＡＤと出力ＰＡＤの両方の機能を兼ね備える入出力ＰＡＤについても同様に構成することができる。
【００９１】
また、入力データセル４０８や出力データセル５０８は上述の回路に限定されるものではなく、同等の機能を持つ回路であればよい。
【００９２】
また、上記の説明では、内部バス１１３０のライトアクセス後にシフト制御部１１０７からクロックや各種ストローブ信号が生成されるようになっているが、ライトアクセスに関係なくクロックがフリーランであって各種ストローブ信号の位相関係が合致すれよい。また、クロックが間欠的に発生されていてもよい。
【００９３】
また、上記の説明では、ＩＯＰＡＤに本発明にかかるＩＯＰＡＤのみを用いているが、従来の構成のＩＯＰＡＤと併用して半導体装置を構成してもよい。
【００９４】
また、上記の説明ではＩＯＰＡＤに本発明にかかるＩＯＰＡＤから構成されるＰＡＤ群が１組としているが、ＰＡＤ群が複数あってもよい。
【００９５】
また、上記の説明では、入力ＰＡＤ４０１、入力ＰＡＤ１１０２および出力ＰＡＤ５１０の順でＩＯＰＡＤが配置されているが、ＩＯＰＡＤの配置の順序はこれによらない。例えば、入力ＰＡＤ、出力ＰＡＤ、入力ＰＡＤの順であってもよい。
【００９６】
さらに、図１に示すように、入力ＰＡＤ４０１、入力ＰＡＤ１１０２および出力ＰＡＤ５１０に供給されるＩＯストローブ信号１１２０およびクロック１１２１は、シフトデータ１１２２と同方向（入力ＰＡＤ４０１側）より供給されているが、これにかぎらない。例えば、クロック１１２１が出力ＰＡＤ５０１側（図１下方向）から供給されてもよい。
（実施の形態２）
実施の形態１の半導体装置により、配線領域を削減できるが、入力ＰＡＤの値を内部に取り込む、および、内部のデータを出力ＰＡＤに送り出すのに時間がかかるという問題がある。すなわち、実施の形態１の半導体装置では入力ＰＡＤ４０１および１１０２のデータを出力シフトレジスタ部１１０５に取り込むのに必要なクロック数は、入力ＰＡＤの総数をＮ個、出力ＰＡＤの総数をＭ個とすると、２＋Ｎ＋２×Ｍクロックかかる。また、実施の形態１の半導体装置では、入力シフトレジスタ部１１０４のデータを出力ＰＡＤ５０１に送り出すのに必要なクロック数は、２＋Ｎ＋２×Ｍとなる。そこで、実施の形態２では、入力ＰＡＤの値を内部に取り込むのに必要なクロック数を２＋Ｎクロックに削減し、内部のデータを出力ＰＡＤに送り出すのに必要なクロック数を２＋２×Ｍクロックに削減する半導体装置について説明する。
【００９７】
図１３は、実施の形態２における半導体装置の入出力回路とその周辺の概略図である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。図１３に示す半導体装置は、２個の入力ＰＡＤと１個の出力ＰＡＤとを備える。
【００９８】
図１３に示す、半導体装置は、入力ＰＡＤ１５０１および１７０２と、出力ＰＡＤ１６０１と、入力シフトレジスタ部１１０４と、出力シフトレジスタ部１１０５と、ＩＯポート部１１０６と、シフト制御部１１０７とを備える。
【００９９】
図１４は、入力ＰＡＤ１５０１の概略図である。図１５は、出力ＰＡＤ１６０２の概略図である。なお、入力ＰＡＤ１７０２は、入力ＰＡＤ１５０１と同様の回路構成である。
【０１００】
図１に示す実施の形態１の半導体装置は、外部へのデータの出力に関して、入力シフトレジスタ部１１０４から出力されるシフトデータ１１２２を、入力ＰＡＤ４０１、入力ＰＡＤ１１０２および出力ＰＡＤ５０１の順にシフトする。一方、図１３に示す、実施の形態２の半導体装置は、入力シフトレジスタ部１１０４から出力されるシフトデータ１１２２を、入力ＰＡＤには接続せず、直接、出力ＰＡＤ１６０１にシフトする。また、外部からのデータの入力に関して、図１に示す実施の形態１の半導体装置は、入力ＰＡＤ４０１および１１０２に外部より入力されたデータを、出力ＰＡＤ５０１にシフトした後に、出力シフトレジスタ部１１０５に送る。一方、図１３に示す、実施の形態２の半導体装置は、入力ＰＡＤ４０１および１１０２に外部より入力されたデータを、出力ＰＡＤには接続せず、直接、出力シフトレジスタ部１１０５にシフトする。
【０１０１】
図１６は、図１３に示す半導体装置の動作を示す図である。
データ１８０１は、内部バス１１３０のアクセスを示す。時刻Ｔ２において、ＩＯポート部１１０６の出力ポートレジスタ１１１６は、出力ＰＡＤ５０１の出力レベル信号ＰＡＤ３ＯＤが設定される。また、出力ポートレジスタ１１１７は、出力ＰＡＤ５０１の出力制御信号ＰＡＤ３ＯＥが設定される。時刻Ｔ１１において、ＩＯポート部１１０６の入力ポートレジスタ１１１８および１１１９のデータ１８２３および１８２４が内部バス１１３０に読み出される。
【０１０２】
データ１８０６は、入力シフトレジスタ部１１０４のシフトレジスタ１１１２のＩＳ―ＦＦ６０６が保持するデータである。シフトレジスタ１１１２のＩＳ―ＦＦ６０６は、時刻Ｔ３において入力ＳＲレジスタストローブ信号１８０５がＨレベルのため、ＩＯポート部１１０６の出力ポートレジスタ１１１６に格納されているデータ１８０２の値ＰＡＤ３ＯＤを取り込む。シフトレジスタ１１１２のＩＳ―ＦＦ６０６は、期間Ｔ３〜Ｔ５において入力ＳＲレジスタストローブ信号１８０５がＬレベルのため、データ１８０６を、シフトレジスタ１１１３にシフトアウトする。
【０１０３】
データ１８０７は、入力シフトレジスタ部１１０４のシフトレジスタ１１１３のＩＳ―ＦＦ６０６が保持するデータである。シフトレジスタ１１１３のＩＳ―ＦＦ６０６は、時刻Ｔ３において入力ＳＲレジスタストローブ信号１８０５がＨレベルのため、ＩＯポート部１１０６の出力ポートレジスタ１１１７に格納されているデータ１８０３の値ＰＡＤ３ＯＥを取り込む。シフトレジスタ１１１３は、期間Ｔ３〜Ｔ５において入力ＳＲレジスタストローブ信号１８０５がＬレベルのため、データ１８０７を、入力ＰＡＤ１５０１をスルーして出力ＰＡＤ１６０１にシフトアウトする。
【０１０４】
データ１８０９は、入力ＰＡＤ１５０１のＰＡＤ開口４１０に印加される入力信号を示す。データ１８０９は、期間Ｔ４において新たな入力レベルＰＡＤ１ＩＤに更新されている。
【０１０５】
データ１８１０は、入力ＰＡＤ１７０２のＰＡＤ開口４１０に印加される入力信号を示す。データ１８１０は、期間Ｔ３において新たな入力レベルＰＡＤ２ＩＤに更新されている。
【０１０６】
データ１８１１は、入力ＰＡＤ１５０１内の入力データセル４０８のＩＳ−ＦＦ６０６が保持するデータである。入力データセル４０８のＩＳ−ＦＦ６０６は、時刻Ｔ６においてＩＯＰＡＤストローブ信号１８０８がＨレベルのため、時刻Ｔ６における入力ＰＡＤ１５０１への入力レベルＰＡＤ１ＩＤを取り込む。入力データセル４０８のＩＳ−ＦＦ６０６は、期間Ｔ７〜Ｔ８においてＩＯＰＡＤストローブ信号１８０８がＬレベルのため、データ１８１１を、入力ＰＡＤ１７０２にシフトアウトする。
【０１０７】
データ１８１２は、入力ＰＡＤ１７０２の入力データセル１７０６のＩＳ−ＦＦ６０６が保持するデータである。入力データセル１７０６のＩＳ−ＦＦ６０６は、時刻Ｔ６においてＩＯＰＡＤストローブ信号１８０８がＨレベルのため、時刻Ｔ６における入力ＰＡＤ１７０２への入力レベルＰＡＤ２ＩＤを取り込む。入力データセル１７０６のＩＳ−ＦＦ６０６は、期間Ｔ６〜Ｔ７においてＩＯＰＡＤストローブ信号１８０８がＬレベルのため、データ１８１２を、出力ＰＡＤ１６０１をスルーして出力シフトレジスタ部１１０５にシフトアウトする。
【０１０８】
データ１８１３は、出力ＰＡＤ１６０１の出力データセル５０８のＯＳ−ＦＦ７０６が保持するデータである。出力データセル５０８のＯＳ−ＦＦ７０６は、期間Ｔ４〜Ｔ５においてＩＯＰＡＤストローブ信号１８０８がＬレベルのため、入力ＰＡＤ１５０１および１７０２をスルーしてきたシフトレジスタ１１１３のデータ１８０７を、シフトインする。出力データセル５０８のＯＳ−ＦＦ７０６は、時刻Ｔ６においてＩＯＰＡＤストローブ信号１８０８がＨレベルのため、データ１８１３をシフトせず保持する。
【０１０９】
データ１８１４は、出力ＰＡＤ１６０１の出力制御セル５０９のＯＳ−ＦＦ７０６が保持するデータである。出力制御セル５０９のＯＳ−ＦＦ７０６は、期間Ｔ４〜Ｔ５においてＩＯＰＡＤストローブ信号１８０８がＬレベルのため、前段の出力データセル５０８のデータ１８１３を、シフトインする。出力制御セル５０９のＯＳ−ＦＦ７０６は、時刻Ｔ６においてＩＯＰＡＤストローブ信号１８０８がＨレベルのため、データ１８１４をシフトせず保持する。
【０１１０】
データ１８１５は出力ＰＡＤ１６０１の出力データセル５０８のＯＰ−ＦＦ７０７が保持するデータである。出力データセル５０８のＯＰ−ＦＦ７０７は、時刻Ｔ６においてＩＯＰＡＤストローブ信号１８０８がＨレベルのため、この時刻における出力データセル５０８のＯＳ−ＦＦ７０６のデータ１８１３の値ＰＡＤ３ＯＤを取り込む。これにより、出力ＰＡＤ１６０１の出力状態１８１７は、更新される。出力データセル５０８のＯＰ−ＦＦ７０７は、これ以外の期間においてはＩＯＰＡＤストローブ信号１８０８がＬレベルのため、データ１８１５を保持する。よって、出力ＰＡＤ１６０１の出力状態１８１７は保持される。
【０１１１】
データ１８１６は、出力ＰＡＤ１６０１の出力制御セル５０９のＯＰ−ＦＦ７０７が保持するデータである。出力制御セル５０９のＯＰ−ＦＦ７０７は、時刻Ｔ６においてＩＯＰＡＤストローブ信号１８０８がＨレベルのため、この時刻における出力制御セル５０９のＯＳ−ＦＦ７０６のデータ１８１４の値ＰＡＤ３ＯＥを取り込む。これにより、出力ＰＡＤ１６０１の出力状態１８１７は更新される。出力制御セル５０９のＯＰ−ＦＦ７０７は、これ以外の期間においてはＩＯＰＡＤストローブ信号１８０８がＬレベルのため、データ１８１６を保持する。よって、出力ＰＡＤ１６０１の出力状態１８１７は保持される。
【０１１２】
データ１８１９は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＳ−ＦＦ７０６が保持するデータである。シフトレジスタ１１１４のＯＳ−ＦＦ７０６は、期間Ｔ７〜Ｔ８において出力ＳＲレジスタストローブ信号１８１８がＬレベルのため、出力ＰＡＤ１６０１をスルーしてきた入力ＰＡＤ１７０２のデータ１８１２をシフトインする。シフトレジスタ１１１４のＯＳ−ＦＦ７０６は、時刻Ｔ９においては、出力ＳＲレジスタストローブ信号１８１８がＨレベルのため、データ１８１９を保持する。
【０１１３】
データ１８２０は、出力シフトレジスタ部１１０５のシフトレジスタ１１１５のＯＳ−ＦＦ７０６が保持するデータである。シフトレジスタ１１１５のＯＳ−ＦＦ７０６は、期間Ｔ７〜Ｔ８において出力ＳＲレジスタストローブ信号１８１８がＬレベルのため、シフトレジスタ１１１４からデータ１８１９をシフトインする。シフトレジスタ１１１５のＯＳ−ＦＦ７０６は、時刻Ｔ９においては、出力ＳＲレジスタストローブ信号１８１８がＨレベルのため、データ１８２０を保持する。
【０１１４】
データ１８２１は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＰ−ＦＦ７０７が保持するデータである。シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、時刻Ｔ９において出力ＳＲレジスタストローブ信号１８１８がＨレベルのため、シフトレジスタ１１１４のＯＳ−ＦＦ７０６のデータ１８１９の値ＰＡＤ１ＩＤを取り込み、ＩＯポート部１１０６の入力ポートレジスタ１１１８へ出力する。これ以外の期間においては、出力ＳＲレジスタストローブ信号１８１８がＬレベルのため、シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、データ１８２１を保持する。
【０１１５】
データ１８２２は、出力シフトレジスタ部１１０５のシフトレジスタ１１１５のＯＰ−ＦＦ７０７が保持するデータである。シフトレジスタ１１１５のＯＰ−ＦＦ７０７は、時刻Ｔ９において出力ＳＲレジスタストローブ信号１８１８がＨレベルのため、シフトレジスタ１１１５のＯＳ−ＦＦ７０６のデータ１８２０の値ＰＡＤ２ＩＤを取り込み、入力ポートレジスタ１１１９へ出力する。これ以外の期間においては、出力ＳＲレジスタストローブ信号１８１８がＬレベルのため、シフトレジスタ１１１５のＯＰ−ＦＦ７０７は、データ１８２２を保持する。
【０１１６】
以上より、実施の形態２における半導体装置は、図１６に示すように、ＩＯポート部１１０６出力ポートレジスタ１１１６および１１１７に設定した出力レベル信号ＰＡＤ３ＯＤおよび出力制御信号ＰＡＤ３ＯＥを、４クロック（期間Ｔ３〜Ｔ６）で、出力データセル５０８および出力制御セル５０９に送り、ＰＡＤ開口５１０の出力状態を制御することができる。（実施の形態１における半導体装置では、図１０に示すように６クロック（期間Ｔ３〜Ｔ８）必要。）
また、実施の形態２における半導体装置は、図１６に示すように、ＬＳＩ入力端子である入力ＰＡＤ１５０１および１７０２に印加されたレベルＰＡＤ１ＩＤおよびＰＡＤ２ＩＤを、４クロック（期間Ｔ６〜Ｔ９）で、ＩＯポート部１１０６に取り込むことができる。（実施の形態１における半導体装置では、図１０に示すように６クロック（期間Ｔ８〜Ｔ１３）必要。）
すなわち、実施の形態２における半導体装置は、入力ＰＡＤの総数をＮ個、出力ＰＡＤの総数をＭ個とすると、入力ＰＡＤ１５０１および１７０２のデータを入力ポートレジスタ１１１８および１１１９に取り込むのに必要なクロック数は、２＋Ｎクロックである。また、実施の形態２における半導体装置は、出力ポートレジスタ１１１６および１１１７のデータを出力ＰＡＤ１６０１に送り出すのに必要なクロック数は、２＋２×Ｍクロックである。よって、実施の形態２における半導体装置は、実施の形態１における半導体装置と同様に、入出力回路と内部回路との配線数を減少させ、配線領域を減少させることができ、さらに、実施の形態１の半導体装置より、少ないクロック数で入出力回路と内部回路とのデータの受け渡しを行うことができる。
（実施の形態３）
実施の形態１および２では、入力ＰＡＤの数が多くなると外部より入力ＰＡＤに入力された信号を内部回路に取り込むのに多くのクロック数が必要になるという問題がある。
【０１１７】
しかしながら、例えば、入力ＰＡＤ数が１００個の場合であっても、内部バスに取り込んで内部でのデータ処理に使用するデータは一度には数バイトであるので、１００個全てを一度に取り込む必要はない。すなわち、入力ＰＡＤに入力された必要とする特定の信号だけを内部に取り込めればよい。
【０１１８】
実施の形態３では、実施の形態１における半導体装置と同様に、配線領域を減少でき、さらに、任意の信号を少ないクロック数で内部回路に取り込むことのできる半導体装置について説明する。
【０１１９】
まず、実施の形態３における半導体装置の構成について説明する。
図１７は、実施の形態３における半導体装置の入出力回路とその周辺の概略図である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。図１７に示す半導体装置は３個の入力ＰＡＤと１個出力ＰＡＤとを備える。
【０１２０】
図１７において、半導体装置は、入力ＰＡＤ１９０１、２６０２および２６０３と、出力ＰＡＤ２００１と、入力シフトレジスタ部１１０４と、出力シフトレジスタ部２６０５と、ＩＯポート部２６０６と、シフト制御部２６０７と、データアライナ２６３０とを備える。
【０１２１】
図１８は、入力ＰＡＤ１９０１の概略図である。なお、図２と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。なお、入力ＰＡＤ２６０２および２６０３は、入力ＰＡＤ１９０１と同様の構成である。
【０１２２】
入力ＰＡＤ１９０１は、ＰＡＤ開口４１０と、入力バッファ４０９と、入力データセル１９０８とを備える。
【０１２３】
入力データセル１９０８は、図２０に示す回路構成であり、ＣＫ端子６０３に入力されるクロックに同期し、ＳＢ端子６０２およびＳＥＬ端子２１０２に入力される信号に対応し、ＰＩ端子６０５、ＳＩ１端子２１０１およびＳＩ２端子２１０３より入力される信号のいずれか一つをＩＳ−ＦＦ６０６に取り込み、ＳＯ１端子２１０４およびＳＯ２端子２１０５に出力する。
【０１２４】
図１９は、出力ＰＡＤ２００１の概略図である。なお、図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【０１２５】
出力ＰＡＤ２００１は、ＰＡＤ開口５１１と、出力バッファ５１０と、出力制御セル２００９と、出力データセル２００８とを備える。
【０１２６】
出力制御セル２００９および出力データセル２００８は、図２１に示す回路構成であり、ＣＫ端子７０３に入力されるクロックに同期し、ＳＢ端子７０２およびＳＥＬ端子２２０２に入力される信号に対応し、ＳＩ１端子２２０１またはＳＩ２端子２２０３より入力される信号をＯＳ−ＦＦ７０６に取り込み、ＳＯ１端子２２０４およびＳＯ２端子２２０５に出力する、または、ＯＳ−ＦＦ７０６に保持されている信号をＯＰ−ＦＦ７０７に取り込み、ＰＯ端子７０５に出力する。
【０１２７】
出力シフトレジスタ部２６０５は、シフトレジスタ２６１４、２６１５および２６１６を備る。出力シフトレジスタ部２６０５は、シリアル信号を３ビットパラレル信号に変換し出力する３ビットのシフトレジスタである。なお、シフトレジスタ２６１４、２６１５および２６１６は、図１９に示す出力データセル２００８と同様の回路構成である。
【０１２８】
ＩＯポート部２６０６は、出力ポートレジスタ１１１６および１１１７と、入力ポートレジスタ２６１７、２６１８および２６１９とを備える。ＩＯポート部２６０６は、内部バス１１３０、または、周辺回路から送られてきた信号を入力シフトレジスタ部１１０４に出力する。また、ＩＯポート部１１０６は、出力シフトレジスタ部２６０５から送られてきた信号を内部バス１１３０、または、周辺回路に出力する。
【０１２９】
シフト制御部２６０７は、入力ＰＡＤ１９０１、２６０２、２６０３出力ＰＡＤ２００１、入力シフトレジスタ部１１０４、出力シフトレジスタ部２６０５およびデータアライナ２６３０に、信号を送り、入出力のシフト制御を行う。
【０１３０】
データアライナ２６３０は、シフト制御部２６０７より出力されたアライン２６３２に応じ、出力シフトレジスタ部２６０５より出力された３ビットの信号を選択し、並び替え、取り込みＩＯポート部２６０６に出力する。
【０１３１】
次に、実施の形態３における半導体装置の動作について説明する。
実施の形態３における半導体装置は、入力データセル１９０８、２６０９、２６１０、出力データセル２００８、出力制御セル２００９、シフトレジスタ２６１３、２６１４および２６１５が双方向のシフト機能を有する。これにより、実施の形態３における半導体装置は、入力ＰＡＤ１９０１、２６０２および２６０３に入力された信号のうち必要な信号を少ないクロック数で内部回路に取り込むことができる。
【０１３２】
まず、図１７に示す半導体装置に用いられている入力データセル１９０８、出力データセル２００８および出力ＰＡＤ２００１の動作を説明する。
【０１３３】
図２２は、図２０に示す入力データセル１９０８の動作を示す図である。
データ２３０７は、入力データセル１９０８のＩＳ−ＦＦ６０６が保持するデータを示す。入力データセル１９０８のＩＳ−ＦＦ６０６は、期間Ｔ３〜Ｔ４ではストローブ信号２３０２がＬレベルでありセレクト信号２３０３がＬレベルのため、シリアル入力としてＳＩ１端子２１０１を選択し、直前までＳＩ１端子２１０１に印加されている信号２３０５をクロック２３０１に同期して取り込み、ＳＯ１端子２１０４とＳＯ２端子２１０５へ出力する。すなわち、この期間ではＳＩ１端子２１０１とＳＯ１端子２１０４との間でデータが正シフトする。
【０１３４】
入力データセル１９０８のＩＳ−ＦＦ６０６は、時刻Ｔ５ではストローブ信号２３０２がＨレベルのため、直前までＰＩ端子６０５に印加されている信号２３０４をクロック２３０１に同期して取り込み、ＳＯ１端子２１０４とＳＯ２端子２１０５へ出力する。入力データセル１９０８のＩＳ−ＦＦ６０６は、期間Ｔ６〜Ｔ７ではストローブ信号２３０２がＬレベルでありセレクト信号２３０３がＨレベルのため、シリアル入力としてＳＩ２端子２１０３を選択し、直前までＳＩ２端子２１０３に印加されている信号２３０６をクロック２３０１に同期して取り込み、ＳＯ１端子２１０４とＳＯ２端子２１０５へ出力する。すなわち、この期間ではＳＩ２端子２１０３とＳＯ２端子２１０５との間でデータが逆シフトする。
【０１３５】
上記以外の期間ではクロック２３０１が変化しないため、ＩＳ−ＦＦ６０６はデータ２３０７を更新せず保持する。
【０１３６】
すなわち、入力データセル１９０８のＩＳ−ＦＦ６０６は、ストローブ信号２３０２がＨレベルの場合は、ＰＩ端子６０５のデータ２３０４を、クロック２３０１の立ち上がりに同期して取り込み、ＳＯ１端子２１０４およびＳＯ２端子２１０５に出力する。入力データセル１９０８のＩＳ−ＦＦ６０６は、ストローブ信号２３０２がＬレベル、かつ、セレクト信号２３０３がＬレベルの場合は、ＳＩ１端子２１０１のデータ２３０５を、クロック２３０１の立ち上がりに同期して取り込み、ＳＯ１端子２１０４およびＳＯ２端子２１０５に出力する（正シフト）。入力データセル１９０８のＩＳ−ＦＦ６０６は、ストローブ信号２３０２がＬレベル、かつ、セレクト信号２３０３がＨレベルの場合は、ＳＩ２端子２１０３のデータ２３０６を、クロック２３０１の立ち上がりに同期して取り込み、ＳＯ１端子２１０４およびＳＯ２端子２１０５に出力する（逆シフト）。
【０１３７】
図２３は、図２１に示す出力データセル２００８の動作を示す図である。
データ２４０６は出力データセル２００８のＯＳ−ＦＦ７０６が保持するデータを示す。出力データセル２００８のＯＳ−ＦＦ７０６は、期間Ｔ３〜Ｔ４ではストローブ信号２４０２がＬレベルでありセレクト信号２４０３がＬレベルのため、シリアル入力としてＳＩ１端子２２０１を選択し、直前までＳＩ１端子２２０１に印加されている信号２４０４をクロック２４０１に同期して取り込み、ＯＰ−ＦＦ７０７とＳＯ１端子２２０４とＳＯ２端子２２０５とへ出力する。出力データセル２００８のＯＳ−ＦＦ７０６は、時刻Ｔ５ではストローブ信号２４０２がＨレベルのため、保持した値は更新せず、ＯＰ−ＦＦ７０７とＳＯ１端子２２０４とＳＯ２端子２４０７への出力値を保持する。出力データセル２００８のＯＳ−ＦＦ７０６は、期間Ｔ６〜Ｔ７ではストローブ信号２４０２がＬレベルでありセレクト信号２４０３がＨレベルであるため、シリアル入力としてＳＩ２端子２２０３を選択し、直前までＳＩ２端子２２０３に印加されている信号２４０５をクロック２４０１に同期して取り込み、ＯＰ−ＦＦ７０７とＳＯ１端子２２０４とＳＯ２端子２２０５へ出力する。上記以外の期間ではクロック２４０１が変化しないため、ＯＳ−ＦＦ７０６はデータ２４０６を更新せず保持する。
【０１３８】
データ２４０７は出力データセル２００８のＯＰ−ＦＦ７０７が保持するデータを示す。出力データセル２００８のＯＰ−ＦＦ７０７は、時刻Ｔ５ではストローブ信号２４０２がＨレベルのため、ＯＳ−ＦＦ７０６の出力している信号２４０６をシフトインし、ＰＯ端子７０５へ出力する。出力データセル２００８のＯＰ−ＦＦ７０７は、Ｔ５以外の期間ではストローブ信号２４０２がＬレベルでありクロックがマスクされるため、データ２４０７を更新せず保持する。
【０１３９】
すなわち、ストローブ信号２４０２がＨレベルの場合は、出力データセル２００８のＯＳ−ＦＦ７０６は、データ２４０６を保持する。このとき、出力データセル２００８のＯＰ−ＦＦ７０７は、直前までＯＳ−ＦＦ７０６の出力している信号２４０６をシフトインし、ＰＯ端子７０５へ出力する。
【０１４０】
ストローブ信号２４０２がＬレベル、かつ、セレクト信号２４０３がＬレベルの場合は、入力データセル２００８のＯＳ−ＦＦ７０６は、ＳＩ１端子２２０１のデータ２４０４を、クロック２４０１の立ち上がりに同期して取り込み、ＳＯ１端子２２０４およびＳＯ２端子２２０５に出力する。よって、ＳＩ１端子２２０１とＳＯ１端子２２０４との間でデータが正シフトする。このとき、出力データセル２００８のＯＰ−ＦＦ７０７は、データ２４０７を更新せず保持する。
【０１４１】
ストローブ信号２４０２がＬレベル、かつ、セレクト信号２４０３がＨレベルの場合は、入力データセル２００８のＯＳ−ＦＦ７０６は、ＳＩ２端子２２０３のデータ２４０５を、クロック２４０１の立ち上がりに同期し取り込み、ＳＯ１端子２２０４およびＳＯ２端子２２０５に出力する。よって、ＳＩ２端子２２０３とＳＯ２端子２２０５との間でデータが逆シフトする。このとき、出力データセル２００８のＯＰ−ＦＦ７０７は、データ２４０７を更新せず保持する。なお、出力制御セル２００９も出力データセル２００８と同様の動作を行う。
【０１４２】
図２４は、図１９に示す出力ＰＡＤの動作を示す図である。
データ２５０６は、出力データセル２００８のＯＳ−ＦＦ７０６が保持するデータを示す。出力データセル２００８のＯＳ−ＦＦ７０６は、期間Ｔ３〜Ｔ５ではストローブ信号２５０２がＬレベルでありセレクト信号２５０３がＬレベルのため、シリアル入力として出力ＰＡＤ２００１のＳＩ１端子２００４を選択し、直前まで出力ＰＡＤ２００１のＳＩ１端子２００４に印加されている信号２５０４をクロック２５０１に同期して取り込み、出力データセル２００８のＯＰ−ＦＦ７０７と出力制御セル２００９のＳＩ１端子２２０１と出力ＰＡＤ２００１のＳＯ２端子２００７へ出力する。出力データセル２００８のＯＳ−ＦＦ７０６は、時刻Ｔ６ではストローブ信号２５０２がＨレベルのため、データ２５０６を更新せず、出力データセル２００８のＯＰ−ＦＦ７０７と出力制御セル２００９のＳＩ１端子２２０１と出力ＰＡＤ２００１のＳＯ２端子２００７への出力データを保持する。出力データセル２００８のＯＳ−ＦＦ７０６は、期間Ｔ７〜Ｔ９ではストローブ信号２５０２がＬレベルでありセレクト信号２５０３がＨレベルのため、シリアル入力として出力制御セル２００９のＳＯ２端子２２０５を選択し、直前まで出力制御セル２００９のＯＳ−ＦＦ７０６の出力する信号２５０７をシフトインし、出力データセル２００８のＯＰ−ＦＦ７０７と出力制御セル２００９のＳＩ１端子２２０１と出力ＰＡＤ２００１のＳＯ２端子２００７へ出力する。出力データセル２００８のＯＳ−ＦＦ７０６は、上記以外の期間ではクロック２５０１が変化しないため、データ２５０６を更新せず保持する。
【０１４３】
データ２５０８は出力データセル２００８のＯＰ−ＦＦ７０７が保持するデータを示す。出力データセル２００８のＯＰ−ＦＦ７０７は、時刻Ｔ６ではストローブ信号２５０２がＨレベルのため、出力データセル２００８のＯＳ−ＦＦ７０６の出力する信号２５０６をシフトインし、出力ＰＡＤ２００１の出力バッファ５１０へ出力レベル信号として出力する。出力データセル２００８のＯＰ−ＦＦ７０７は、Ｔ６以外の期間ではストローブ信号２５０２がＬレベルでありクロックがマスクされるため、データ２５０８を更新せず保持する。
【０１４４】
データ２５０７は出力制御セル２００９のＯＳ−ＦＦ７０６が保持するデータを示す。
出力制御セル２００９のＯＳ−ＦＦ７０６は、期間Ｔ３〜Ｔ５ではストローブ信号２５０２がＬレベルでありセレクト信号２５０３がＬレベルのため、シリアル入力として出力データセル２００８のＳＯ１端子２２０４を選択し、出力データセル２００８のＯＳ−ＦＦ７０６が出力する信号２５０６をシフトインし、出力制御セル２００９のＯＰ−ＦＦ７０７と出力データセル２００８のＳＩ２端子２２０３と出力ＰＡＤ２００１のＳＯ１端子２００５へ出力する。出力制御セル２００９のＯＳ−ＦＦ７０６は、時刻Ｔ６ではストローブ信号２５０２がＨレベルのため、データ２５０７を更新せず、出力制御セル２００９のＯＰ−ＦＦ７０７と出力データセル２００８のＳＩ２端子２２０３と出力ＰＡＤ２００１のＳＯ１端子２００５への出力データを保持する。出力制御セル２００９のＯＳ−ＦＦ７０６は、期間Ｔ７〜Ｔ９ではストローブ信号２５０２がＬレベルでありセレクト信号２５０３がＨレベルのため、シリアル入力として出力ＰＡＤ２００１のＳＩ２端子２００６を選択し、直前まで出力ＰＡＤ２００１のＳＩ２端子２００６に印加されている信号２５０５をクロック２５０１に同期して取り込み、出力制御セル２００９のＯＰ−ＦＦ７０７と出力データセル２００８のＳＩ２端子２２０３と出力ＰＡＤ２００１のＳＯ１端子２００５へ出力する。出力制御セル２００９のＯＳ−ＦＦ７０６は、上記以外の期間ではクロックが変化しないため、データ２５０７を更新せず保持する。
【０１４５】
データ２５０８は、出力データセル２００８のＯＰ−ＦＦ７０７が保持するデータを示す。出力データセル２００８のＯＰ−ＦＦ７０７は、時刻Ｔ６ではストローブ信号２５０２がＨレベルのため、出力データセル２００８のＯＳ−ＦＦ７０６の出力する信号２５０６をシフトインし、出力ＰＡＤ２００１の出力バッファ５１０へ出力レベル信号として出力する。出力制御セル２００８のＯＰ−ＦＦ７０７は、Ｔ６以外の期間ではストローブ信号２５０２がＨレベルのため、クロックがマスクされるので、データ２５０８を更新せず保持する。
【０１４６】
データ２５０９は、出力制御セル２００９のＯＰ−ＦＦ７０７が保持するデータを示す。出力制御セル２００９のＯＰ−ＦＦ７０７は、時刻Ｔ６ではストローブ信号２５０２がＨレベルのため、出力制御セル２００９のＯＳ−ＦＦ７０６の出力する信号２５０７をシフトインし、出力ＰＡＤ２００１の出力バッファ５１０へ出力制御信号として出力する。出力制御セル２００９のＯＰ−ＦＦ７０７は、Ｔ６以外の期間ではストローブ信号２５０２がＨレベルのため、クロックがマスクされるので、データ２５０９を更新せず保持する。
【０１４７】
データ２５１０は、出力ＰＡＤ２００１のＰＡＤ開口５１１の動作を示す。出力バッファ５１０は、出力データセル２００８のＯＰ−ＦＦ７０７により出力レベルを、出力制御セル２００９のＯＰ−ＦＦ７０７により出力状態が制御される。ＰＡＤ開口５１１の出力レベルと出力状態は、時刻Ｔ６において出力データセル２００８のＯＰ−ＦＦ７０７および出力制御セル２００９のＯＰ−ＦＦ７０７のデータ２５０８および２５０９が更新されるため、切り替わる。ＰＡＤ開口５１１の出力レベルと出力状態は、Ｔ６以外の期間では出力データセル２００８のＯＰ−ＦＦ７０７および出力制御セル２００９のＯＰ−ＦＦ７０７のデータ２５０８および２５０９が保持されるため、保持される。
【０１４８】
すなわち、ストローブ信号２５０２がＨレベルの場合は、出力データセル２００８のＯＳ−ＦＦ７０６は、データ２５０６を保持する。また、出力制御セル２００９のＯＳ−ＦＦ７０６は、データ２５０７を保持する。このとき、出力データセル２００８のＯＰ−ＦＦ７０７は、出力データセル２００８のＯＳ−ＦＦ７０６のデータ２５０６をシフトインし、出力バッファ５１０に出力レベル信号として出力する。また、出力制御セル２００９のＯＰ−ＦＦ７０７は、出力制御セル２００９のＯＳ−ＦＦ７０６のデータ２５０７をシフトインし、出力バッファ５１０の出力制御信号として出力する。
【０１４９】
ストローブ信号２５０２がＬレベル、かつ、セレクト信号２５０３がＬレベルの場合は、出力データセル２００８のＯＳ−ＦＦ７０６は、クロック２５０１に同期し、ＳＩ１端子のデータ２５０４を取り込む。また、出力データ制御セル２００９のＯＳ−ＦＦ７０６は、出力データセル２００８のＯＳ−ＦＦ７０６のデータ２５０６をシフトインし、ＳＯ１端子２００５に出力する。すなわち、正シフトが行われる。このとき、出力データセル２００８のＯＰ−ＦＦ７０７は、データ２５０８を保持する。また、出力制御セル２００９のＯＰ−ＦＦ７０７は、データ２５０９を保持する。よって、出力バッファ５１０の出力レベルおよび出力状態は保持される。
【０１５０】
ストローブ信号２５０２がＬレベル、かつ、セレクト信号２５０３がＨレベルの場合は、出力データセル２００８のＯＳ−ＦＦ７０６は、出力制御セル２００９のＯＳ−ＦＦ７０６のデータ２５０７をシフトインし、ＳＯ２端子２００７に出力する。また、出力データ制御セル２００９のＯＳ−ＦＦ７０６は、クロック２５０１に同期し、ＳＩ２端子２００６のデータ２５０５を取り込む。すなわち、逆シフトが行われる。このとき、出力データセル２００８のＯＰ−ＦＦ７０７は、データ２５０８を保持する。また、出力制御セル２００９のＯＰ−ＦＦ７０７は、データ２５０９を保持する。よって、出力バッファ５１０の出力レベルおよび出力状態は保持される。
【０１５１】
図２５は、図１７に示す半導体装置の動作を示す図である。出力動作（期間Ｔ２〜Ｔ８）は図１０に示す実施の形態１における半導体装置の動作と同様であるので、ここでは、入力動作（期間Ｔ９〜Ｔ１５）について説明する。また、同図では、入力ＰＡＤ１９０１に入力された入力レベルＰＡＤ１ＩＤおよび入力ＰＡＤ２６０２に入力された入力レベルＰＡＤ２ＩＤの二つの信号をＩＯポート部に取り込む動作について説明している。
【０１５２】
データ２７１０は、入力ＰＡＤ１９０１の端子入力レベルを示す。データ２７１０は、期間Ｔ４において以前の入力レベルＰＡＤ１ＩＤ’から新たな入力レベルＰＡＤ１ＩＤに更新されている。
【０１５３】
データ２７１１は、入力ＰＡＤ２６０２の端子入力レベルを示す。データ２７１１は、期間Ｔ３において以前の入力レベルＰＡＤ２ＩＤ’から新たな入力レベルＰＡＤ２ＩＤに更新されている。
【０１５４】
データ２７１２は、入力ＰＡＤ２６０３の端子入力レベルを示す。データ２７１２は、期間Ｔ１１において以前の入力レベルＰＡＤ３ＩＤ’から新たな入力レベルＰＡＤ３ＩＤに更新されている。
【０１５５】
データ２７１３は、入力ＰＡＤ１９０１の入力データセル１９０８のＩＳ−ＦＦ６０６が保持するデータである。
【０１５６】
データ２７１４は、入力ＰＡＤ２６０２の入力データセル２６０９のＩＳ−ＦＦ６０６が保持するデータである。
【０１５７】
データ２７１５は、入力ＰＡＤ２６０３の入力データセル２６１０のＩＳ−ＦＦ６０６が保持するデータである。
【０１５８】
時刻Ｔ９においてＩＯＰＡＤストローブ信号２７０８がＨレベルのため、入力データセル１９０８のＩＳ−ＦＦ６０６は、時刻Ｔ９における入力ＰＡＤ１９０１への入力レベルＰＡＤ１ＩＤを取り込む。また、入力データセル２６０９のＩＳ−ＦＦ６０６は、入力ＰＡＤ２６０２への入力レベルＰＡＤ２ＩＤを取り込む。また、入力データセル２６１０のＩＳ−ＦＦ６０６は、入力ＰＡＤ２６０３への入力レベルＰＡＤ３ＩＤを取り込む。
【０１５９】
期間Ｔ１０〜Ｔ１２においてＩＯＰＡＤストローブ信号２７０８がＬレベルでありセレクト信号２７０８がＨレベルのため、入力データセル１９０８、２６０９、２６１０の各ＩＳ−ＦＦ６０６のデータ２７１３、２７１４および２７１５は出力シフトレジスタ部２６０５へ向け順次逆シフトされる。
【０１６０】
データ２７２２は、出力シフトレジスタ部２６０５のシフトレジスタ２６１３のＯＳ−ＦＦ７０６が保持するデータである。
【０１６１】
データ２７２３は、出力シフトレジスタ部２６０５のシフトレジスタ２６１４のＯＳ−ＦＦ７０６が保持するデータである。
【０１６２】
データ２７２４は、出力シフトレジスタ部２６０５のシフトレジスタ２６１５のＯＳ−ＦＦ７０６が保持するデータである。
【０１６３】
時刻Ｔ１０〜Ｔ１１において出力ＳＲストローブ信号２７２１がＬレベルでありセレクト信号２７０８がＨレベルのため、シフトレジスタ２６１３、２６１４および２６１５の各ＯＳ−ＦＦ７０６のデータ２７２２、２７２３および２７２４は順次逆シフトされる。
【０１６４】
時刻Ｔ１２において出力ＳＲストローブ信号２７２１がＨレベルのため、シフトレジスタ２６１３、２６１４および２６１５の各ＯＳ−ＦＦ７０６のデータ２７２２、２７２３および２７２４は、保持される。
【０１６５】
データ２７２５は、出力シフトレジスタ部２６０５のシフトレジスタ２６１３のＯＰ−ＦＦ７０７が保持するデータである。
【０１６６】
データ２７２６は、出力シフトレジスタ部２６０５のシフトレジスタ２６１４のＯＰ−ＦＦ７０７が保持するデータである。
【０１６７】
データ２７２７は、出力シフトレジスタ部２６０５のシフトレジスタ２６１５のＯＰ−ＦＦ７０７が保持するデータである。
【０１６８】
時刻Ｔ１２において出力ＳＲストローブ信号２７２１がＨレベルのため、シフトレジスタ２６１３のＯＰ−ＦＦ７０７は、シフトレジスタ２６１３のＯＳ−ＦＦ７０６のデータＰＡＤ３ＩＤ’をシフトインし、データアライナ２６３０へ出力する。また、シフトレジスタ２６１４のＯＰ−ＦＦ７０７は、シフトレジスタ２６１４のＯＳ−ＦＦ７０６のデータＰＡＤ１ＩＤを取り込みデータアライナ２６３０へ出力する。また、シフトレジスタ２６１５のＯＰ−ＦＦ７０７は、シフトレジスタ２６１５のＯＳ−ＦＦ７０６のデータＰＡＤ２ＩＤを取り込みデータアライナ２６３０へ出力する。これ以外の期間において、出力ＳＲストローブ信号２７２１がＬレベルのため、シフトレジスタ２６１３、２６１４および２６１５の各ＯＰ−ＦＦ７０７のデータ２７２５、２７２６および２７２７は、保持される。
【０１６９】
データ２７２８は、データアライナ２６３０へ入力される端子順序情報である。
データアライナ２６３０は、期間Ｔ１〜Ｔ１１において、データ２７２８が（１，２，３）であるので、シフトレジスタ２６１３、２６１４および２６１５の各ＯＰ−ＦＦ７０７に格納されているデータ２７２５、２７２６および２７２７を受け取り保持し、それぞれ入力ポートレジスタ２６１７、２６１８および２６１９に出力する。すなわち、シフトレジスタ２６１３に格納されているデータ２７２５の値ＰＡＤ１ＩＤ’を入力ポート２６１７に出力し、シフトレジスタ２６１４に格納されているデータ２７２６の値ＰＡＤ２ＩＤ’を入力ポート２６１８に出力し、シフトレジスタ２６１５に格納されているデータ２７２７の値ＰＡＤ３ＩＤ’を入力ポート２６１９に出力する。
【０１７０】
データアライナ２６３０は、期間Ｔ１３〜Ｔ１５において、データ２７２８が（ｘ，１，２）であるので、シフトレジスタ２６１４および２６１５の各ＯＰ−ＦＦ７０７に格納されているデータ２７２６および２７２７を受け取り保持し、それぞれ入力ポートレジスタ２６１７および２６１８に出力し、シフトレジスタ２６１３のＯＰ―ＦＦ７０７のデータ２７２５は無効データのためデータアライナ２６３０が入力ポートレジスタ２６１９に出力している値を更新せず保持する。すなわち、データアライナ２６３０が保持するＰＡＤ３ＩＤ’を入力ポート２６１９に出力し、シフトレジスタ２６１４のデータ２７２６の値ＰＡＤ１ＩＤを入力ポート２６１７に出力し、シフトレジスタ２６１３のデータ２７２７の値ＰＡＤ２ＩＤを入力ポート２６１８に出力する。なお図示しないが、期間Ｔ１０以降においてセレクト信号２７０９がＬレベルの場合には、実施例１と同様に入力ＰＡＤに取り込まれた値は出力ＰＡＤを正シフトし、出力シフトレジスタ部２６０５に送られる動作を行なうことになる。
【０１７１】
以上より、実施の形態３における半導体装置は、入力ＰＡＤ１９０１、２６０２、２６０３、出力ＰＡＤ２００１および出力シフトレジスタ部２６０５より構成されるシフトレジスタに、双方向にデータをシフトする機能を有する。よって、入力ＰＡＤ１９０１、２６０２、２６０３の任意の入力ＰＡＤに外部より印加された信号を少ないクロック数で内部回路に送ることができる。例えば、図２５に示すように、入力ＰＡＤ１９０１および２６０２に印加されたレベルＰＡＤ１ＩＤおよびＰＡＤ２ＩＤを、５クロック（期間Ｔ９〜Ｔ１３）でＩＯポート部２６０６に取り込むことができる。一方、実施の形態１の半導体装置では、３個の入力ＰＡＤと１個の出力ＰＡＤを備える場合には、入力ＰＡＤに印加された信号を内部回路に取り込むのにワーストケースで、７クロック必要である。すなわち、実施の形態３における半導体装置は、入力ＰＡＤの総数をＮ個、出力ＰＡＤの総数をＭ個とすると、任意の入力ＰＡＤに外部より印加された信号を、ワーストケースで、３＋（Ｎ＋２×Ｍ）÷２クロックで内部回路に送ることができる。
（実施の形態４）
実施の形態４における半導体装置は、割込み端子に代表されるリアルタイム制御に使用される端子に入力された信号を非同期で内部回路に送ることができる。
【０１７２】
図２６は、実施の形態４における半導体装置の入出力回路とその周辺の概略図である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。図２６に示す半導体装置は、２個の入力ＰＡＤと１個の出力ＰＡＤとを備える。
【０１７３】
図２６に示す、半導体装置は、入力ＰＡＤ２８０１および３００２と、出力ＰＡＤ２９０１と、入力シフトレジスタ部１１０４と、出力シフトレジスタ部１１０５と、ＩＯポート部１１０６と、シフト制御部１１０７とを備える。
【０１７４】
入力ＰＡＤ２８０１および３００２に外部より印加される信号は、リアルタイム制御に使用され、Ｌイネーブル信号である。
【０１７５】
図２７は、入力ＰＡＤ２８０１の概略図である。なお、図２と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。なお、入力ＰＡＤ３００２は、入力ＰＡＤ２８０１と同様の構成である。
【０１７６】
図２７に示す入力ＰＡＤ２８０１は、ＩＮＴＩ端子２８０２の信号、および、入力バッファ４０９の出力信号がＨレベルの場合は、ＩＮＴＯ端子２８０３にＨレベルを出力する。入力ＰＡＤ２８０１は、ＩＮＴＩ端子２８０２の信号、または、入力バッファ４０９の出力信号がＬレベルの場合は、ＩＮＴＯ端子２８０３にＬレベルを出力する。
【０１７７】
図２８は、出力ＰＡＤ２９０１の概略図である。なお、図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【０１７８】
図２８に示す出力ＰＡＤ２９０１は、ＩＮＴＩ端子２９０２の信号を、ＩＮＴＯ端子２９０３にスルー出力する。
【０１７９】
図２６に示す半導体装置の入力ＰＡＤ２８０１は、ＩＮＴＩ端子２８０２にＨレベルが印加されているので、ＰＡＤ開口４１０にＨレベルが印加された場合は、ＩＮＴＯ端子２８０３にＨレベルを出力する。また、入力ＰＡＤ２８０１は、ＰＡＤ開口４１０にＬレベルが印加された場合は、ＩＮＴＯ端子２８０３にＬレベルを出力する。
【０１８０】
入力ＰＡＤ２８０１のＰＡＤ開口４１０にＨレベルが印加された場合は、入力ＰＡＤ３００２は、ＩＮＴＩ端子２８０２にＨレベルが入力される。この場合において、入力ＰＡＤ３００２は、入力ＰＡＤ３００２のＰＡＤ開口４１０にＨレベルが印加された場合は、ＩＮＴＯ端子２８０３にＨレベルを出力する。また、入力ＰＡＤ３００２は、入力ＰＡＤ３００２のＰＡＤ開口４１０にＬレベルが印加された場合は、ＩＮＴＯ端子２８０３にＬレベルを出力する。
【０１８１】
入力ＰＡＤ２８０１のＰＡＤ開口４１０にＬレベルが印加された場合は、入力ＰＡＤ３００２は、ＩＮＴＩ端子２８０２にＬレベルが入力されるので、入力ＰＡＤ３００２のＰＡＤ開口４１０に印加される信号レベルによらず、ＩＮＴＯ端子２８０３にＬレベルを出力する。
【０１８２】
すなわち、図２６に示す半導体装置は、入力ＰＡＤ２８０１および３００２の各ＰＡＤ開口４１０のうち少なくとも一方にＬレベルが印加されると、ＬＳＩ内部回路に接続されるＩＮＴ信号３００４をＬレベルにする。
【０１８３】
以上より、実施の形態４における半導体装置は、シフト制御部１１０７によるシフト動作を介さずともＬＳＩ内部回路へ入力ＰＡＤへのＬレベル入力を迅速に伝達できる。すなわち、実施の形態４における半導体装置は、入力ＰＡＤ２８０１および３００２に外部より入力された、Ｌレベルの信号を、非同期で、直接内部回路に送ることができる。
【０１８４】
なお、入力ＰＡＤと出力ＰＡＤは実施例１の構成で説明したが、
実施例２と３で説明した構成の回路でも同様に構成することが可能である。
【０１８５】
また、ここでは割込み信号としてＬレベルを想定したが、ＡＮＤ回路２８０４をＯＲ回路に代えＨレベルで割込みがかかる構成としても良い。
（実施の形態５）
実施の形態３において、任意の信号を少ないクロック数で内部回路に取り込むことのできる半導体装置について説明したが、実施の形態３における半導体装置は、入力ＰＡＤの総数をＮ個、出力ＰＡＤの総数をＭ個とすると、任意の入力ＰＡＤに外部より印加された信号をＬＳＩ内部回路に送るのに、ワーストケースで、３＋（Ｎ＋２×Ｍ）÷２クロックが必要となる。実施の形態５における半導体装置は、ＩＯＰＡＤの並びによらず、必要な入力ＰＡＤに外部より印加された信号を実施の形態３における半導体装置よりも少ないクロック数で内部回路に取り込むことができる。
【０１８６】
まず、実施の形態５における半導体装置の構成を説明する。
図２９は、実施の形態５における半導体装置の入出力回路とその周辺の概略図である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。図２９に示す半導体装置は２個の入力ＰＡＤを備える。
【０１８７】
図２９に示す、半導体装置は、入力ＰＡＤ３１０１および３４０２と、入力シフトレジスタ部１１０４と、出力シフトレジスタ部１１０５と、入力ポート制御部３４０４と、シフト制御部２６０７と、データアライナ３４２７とを備える。
【０１８８】
図３０は、入力ＰＡＤ３１０１の概略図である。なお、図２と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。なお、入力ＰＡＤ３４０２は、入力ＰＡＤ３１０１と同様の回路構成である。
【０１８９】
図３０に示す入力ＰＡＤ３１０１は、入力データセル４０８と、入力バッファ４０９と、ＰＡＤ開口４１０と、バイパス制御セル３１０６と、セレクタ３１０７とを備える。
【０１９０】
バイパス制御セル３１０６は、図６に示す出力データセルと同様の回路構成である。
セレクタ３１０７は、バイパス制御セル３１０６のＰＯ出力信号に対応し、ＩＮＩ端子３１０２の信号、または、入力データセル４０８のＳＯ出力端子の信号を選択し、ＩＮＯ端子３１０３に出力する。
【０１９１】
入力ポート制御部３４０４は、入力ポートレジスタ１１１８および１１１９と、入力バイパスレジスタ３４１２および３４１３とを備える。入力バイパスレジスタ３４１２および３４１３は、内部バスより送られてきた入力バイパス情報を格納する。
【０１９２】
シフト制御部２６０７は、入力ＰＡＤ３１０１、入力ＰＡＤ３４０２、入力シフトレジスタ部１１０４、出力シフトレジスタ部１１０５およびデータアライナ３４２７に、信号を送り、入出力のシフト制御を行う。
【０１９３】
データアライナ３４２７は、シフト制御部２６０７より出力されたアライン３４２９に応じ、出力シフトレジスタ部１１０５より出力された２ビットの信号を選択し、並び替え、取り込み入力ポート制御部３４０４に出力する。
【０１９４】
図３１は、実施の形態５における出力ＰＡＤ３２０１の概略図である。図２９の半導体装置では、説明の簡略化のため出力ＰＡＤは用いられていないが、図３１に示す出力ＰＡＤを用いることで、入力ＰＡＤおよび出力ＰＡＤを備えた半導体装置として用いることができる。なお、図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【０１９５】
図３１に示す、出力ＰＡＤ３２０１は、前段に隣接するＩＯＰＡＤからはＩＮＩ端子３２０２にシリアル信号を入力し、後段に隣接するＩＯＰＡＤへＩＮＯ端子３２０３から上記シリアル信号をスルー出力する。また、出力ＰＡＤ３２０１は、前段に隣接するＩＯＰＡＤからはＰＢＩ端子３２０４から入力ＰＡＤストローブ信号を入力し、後段に隣接するＩＯＰＡＤへＰＢＯ端子３２０５から入力ＰＡＤストローブ信号をスルー出力する。
【０１９６】
次に、実施の形態５における半導体装置の動作について説明する。
実施の形態５における半導体装置は、入力ＰＡＤ３１０１および３４０２内に設けられたセレクタ３１０７により、前段のＩＯＰＡＤから送られたシフトデータのシフトまたはスルーを選択することができる。これにより、特定の入力ＰＡＤに外部から入力された信号を少ないクロック数で内部回路に送ることができる。
【０１９７】
まず、図２９に示す半導体装置に用いられている入力ＰＡＤ３１０１の動作について説明する。
【０１９８】
図３２は、図３０に示す入力ＰＡＤ３１０１の動作を示す図である。
図３２に示すデータ３３０４は、バイパス制御セル３１０６のＯＳ−ＦＦ７０６が保持するデータを示す。バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、期間Ｔ３〜Ｔ４およびＴ６〜Ｔ１０ではストローブ信号３３０２がＬレベルのため、直前までＳＩ端子３１０４に印加されている信号３３０３をクロック３３０１の立ち上がりに同期して取り込み、バイパス制御セル３１０６のＯＰ−ＦＦ７０７およびＳＯ端子３１０５へ出力する。バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、時刻Ｔ５ではストローブ信号３３０２がＨレベルのため、データ３３０４を更新せず、バイパス制御セル３１０６のＯＰ−ＦＦ７０７とＳＯ端子３１０５への出力データを保持する。バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、上記以外の期間ではクロック３３０１が変化しないため、データ３３０４を更新せず保持する。
【０１９９】
データ３３０５は、バイパス制御セル３１０６のＯＰ−ＦＦ７０７が保持するデータを示す。バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、時刻Ｔ５ではストローブ信号３３０２がＨレベルのため、直前までＯＳ−ＦＦの出力している信号３３０４をクロック３３０１の立ち上がりに同期して取り込み、セレクタ３１０７へ出力する。バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、Ｔ５以外の期間では、ストローブ信号３３０２がＬレベルであり、クロック３３０１がマスクされるため、データ３３０５を更新せず保持する。
【０２００】
データ３３０９は、入力データセル４０８のＩＳ−ＦＦ６０６が保持するデータを示す。入力データセル４０８のＩＳ−ＦＦ６０６は、期間Ｔ３〜Ｔ７およびＴ９〜Ｔ１０では入力ＰＡＤストローブ信号３３０７がＬレベルのため、直前までＩＮＩ端子３１０２に印加されている信号３３０８をクロック３３０１の立ち上がりに同期して取り込み、セレクタ３１０７へ出力する。入力データセル４０８のＩＳ−ＦＦ６０６は、時刻Ｔ８では入力ＰＡＤストローブ信号３３０７がＨレベルのため、ＰＡＤ開口４１０に印加されている信号３３０６をクロック３３０１の立ち上がりに同期して取り込み、セレクタ３１０７へ出力する。入力データセル４０８のＩＳ−ＦＦ６０６は、上記以外の期間ではクロック３３０１が変化しないため、データ３３０９を更新せず保持する。
【０２０１】
データ３３１０は、時刻Ｔ５において、バイパス制御セル３１０６のＯＰ−ＦＦ７０７に取り込まれたデータの値ＳＩ（Ｔ３）がＬレベルである場合におけるＩＮＯ端子３１０３の出力データを示す。期間Ｔ５〜Ｔ１１において、バイパス制御セル３１０６のＯＰ−ＦＦ７０７のデータ３３０５はＬレベルであるため、セレクタ３１０７は、入力データセル４０８のＳＯ端子出力をＩＮＯ端子３１０３に出力する経路を選択する。よって、入力ＰＡＤ３１０１は、ＩＮＩ端子３１０２からの入力データ３３０８をシフトする。
【０２０２】
データ３３１１は、時刻Ｔ５において、バイパス制御セル３１０６のＯＰ−ＦＦ７０７に取り込まれたデータの値ＳＩ（Ｔ３）がＨレベルである場合におけるＩＮＯ端子３１０３の出力データを示す。期間Ｔ５〜Ｔ１１において、バイパス制御セル３１０６のＯＰ−ＦＦ７０７のデータ３３０５はＨレベルであるため、セレクタ３１０７は、ＩＮＩ端子３１０２の信号をＩＮＯ端子３１０３にスルーする経路を選択する。よって、入力ＰＡＤ３１０１は、ＩＮＩ端子３１０２からの入力データ３３０８をスルーする。
【０２０３】
すなわち、ストローブ信号３３０２がＬレベルの場合は、バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、クロック３３０１の立ち上がりに同期し、ＳＩ端子３１０４のデータ３３０３を取り込む。このとき、バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、データ３３０５を保持する。ストローブ信号３３０２がＨレベルの場合は、バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、データ３３０４を保持する。このとき、バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、バイパス制御セル３１０６のＯＳ−ＦＦ７０６のデータ３３０４をクロック３３０１の立ち上がりに同期し、取り込む。
【０２０４】
入力ＰＡＤストローブ信号３３０７がＬレベルの場合は、入力データセル４０８のＩＳ−ＦＦ６０６は、クロック３３０１の立ち上がりに同期し、ＩＮＩ端子のデータ３３０８を取り込む。入力ＰＡＤストローブ信号３３０７がＨレベルの場合は、入力データセル４０８のＩＳ−ＦＦ６０６は、クロック３３０１の立ち上がりに同期し、ＰＡＤ開口４１０に印加されたデータ３３０６を取り込む。
【０２０５】
バイパス制御セル３１０６のＯＰ−ＦＦ７０７のデータ３３０５がＬレベルの場合は、入力データセル４０８のＩＳ−ＦＦ６０６のデータ３３０９が、ＩＮＯ端子３１０３に出力される。バイパス制御セル３１０６のＯＰ−ＦＦ７０７のデータ３３０５がＨレベルの場合は、ＩＮＩ端子３１０２のデータ３３０８が、スルーされＩＮＯ端子３１０３に出力される。
【０２０６】
図３３は、図２９に示す半導体装置の動作を示す図である。
図３３は、期間Ｔ１〜Ｔ１０では、入力バイパス情報がともにＬレベルが設定されている場合（バイパス制御が行われない場合）の動作を、期間Ｔ１１〜Ｔ１９では、入力バイパス情報にＨレベルが含まれている場合（バイパス制御が行われる場合）の動作を示している。
【０２０７】
まず期間Ｔ１〜Ｔ１０で、入力ＰＡＤ３１０１および３４０２のバイパス制御セル３４０９に、ともに入力バイパス情報としてＬレベルが設定される場合の動作を説明する。すなわち、入力ＰＡＤ３４９１および３４０２に印加された信号を、内部回路に取り込む動作である。
【０２０８】
データ３５０１は、内部バス１１３０の入力ポート制御部３４０４へのアクセスを示す。時刻Ｔ２において、入力ポート制御部３４０４の入力バイパスレジスタ３４１２は、入力ＰＡＤ３１０１の入力バイパス情報ＰＡＤ１ＢＰ’が設定される。また、入力バイパスレジスタ３４１３は、入力ＰＡＤ３４０２の入力バイパス情報ＰＡＤ２ＢＰ’が設定される。入力バイパス情報ＰＡＤ１ＢＰ’および入力バイパス情報ＰＡＤ２ＢＰ’はＬレベルとする。時刻Ｔ１０において入力ポート制御部３４０４の入力ポートレジスタ１１１８および１１１９のデータ３４２４および３４２５が内部バス１１３０に読み出される。
【０２０９】
データ３５０６は、入力シフトレジスタ部１１０４のシフトレジスタ１１１２のＩＳ−ＦＦ６０６が保持するデータである。シフトレジスタ１１１２のＩＳ−ＦＦ６０６は、時刻Ｔ３において入力ＳＲレジスタストローブ信号３５０５がＨレベルのため、入力ポート制御部３４０４の入力バイパスレジスタ３４１２に格納されているデータ３５０２をクロック３５０４の立ち上がりに同期して取り込む。シフトレジスタ１１１２のＩＳ−ＦＦ６０６は、期間Ｔ４〜Ｔ５において入力ＳＲレジスタストローブ信号３５０５がＬレベルのため、データ３５０６を次段のシフトレジスタ１１１３にシフトアウトする。
【０２１０】
データ３５０７は、入力シフトレジスタ部１１０４のシフトレジスタ１１１３のＩＳ−ＦＦ６０６が保持するデータである。シフトレジスタ１１１３のＩＳ−ＦＦ６０６は、時刻Ｔ３において入力ＳＲレジスタストローブ信号３５０５がＨレベルのため、入力バイパスレジスタ３４１３に格納されているデータ３５０３をクロック３５０４の立ち上がりに同期して取り込む。シフトレジスタ１１１３のＩＳ−ＦＦ６０６は、期間Ｔ４〜Ｔ５において入力ＳＲレジスタストローブ信号３５０５がＬレベルのため、データ３５０７を次段の入力ＰＡＤ３１０１のバイパス制御セル３１０６にシフトアウトする。
【０２１１】
データ３５０９は、入力ＰＡＤ３１０１のバイパス制御セル３１０６のＯＳ−ＦＦ７０６が保持するデータである。バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、期間Ｔ３〜Ｔ５においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、次段の入力ＰＡＤ３４０２のバイパス制御セル３４０９のＯＳ−ＦＦ７０６にシフトアウトし、前段のシフトレジスタ１１１３のＩＳ―ＦＦのデータ３５０７をシフトインする。バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、時刻Ｔ６においてＩＯＰＡＤストローブ信号３５０８がＨレベルのため、データ３５０９をシフトせず保持する。
【０２１２】
データ３５１０は、入力ＰＡＤ３４０２のバイパス制御セル３４０９のＯＳ−ＦＦ７０６が保持するデータである。バイパス制御セル３４０９のＯＳ−ＦＦ７０６は、期間Ｔ３〜Ｔ５においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、次段の出力シフトレジスタ部１１０５のシフトレジスタ１１１４へシフトアウトし、前段の入力ＰＡＤ３１０１のバイパス制御セル３１０６のＯＳ−ＦＦ７０６のデータ３５０９をシフトインする。バイパス制御セル３４０９のＯＳ−ＦＦ７０６は、時刻Ｔ６においてＩＯＰＡＤストローブ信号３５０８がＨレベルのため、データ３５１０をシフトせず保持する。
【０２１３】
データ３５１１は、入力ＰＡＤ３１０１のバイパス制御セル３１０６のＯＰ−ＦＦ７０７が保持するデータである。バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、時刻Ｔ６においてＩＯＰＡＤストローブ信号３５０８Ｈがレベルのため、バイパス制御セル３１０６のＯＳ−ＦＦ７０６のデータ３５０９の値ＰＡＤ１ＢＰ’を取り込みセレクタ３１０７へ出力する。バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、これ以外の期間ではＩＯＰＡＤストローブ信号３５０８がＬレベルのため、データ３５１１を更新せず保持する。
【０２１４】
データ３５１２は、入力ＰＡＤ３４０２のバイパス制御セル３４０９のＯＰ−ＦＦ７０７が保持するデータである。バイパス制御セル３４０９のＯＰ−ＦＦ７０７は、時刻Ｔ６においてＩＯＰＡＤストローブ信号３５０８がＨレベルのため、バイパス制御セル３４０９のＯＳ−ＦＦ７０６のデータ３５０７の値ＰＡＤ２ＢＰ’を取り込みセレクタ３４３１へ出力する。バイパス制御セル３４０９のＯＰ−ＦＦ７０７は、これ以外の期間ではＩＯＰＡＤストローブ信号３５０８がＬレベルのため、データ３５１２を更新せず保持する。
【０２１５】
データ３５１３は、入力ＰＡＤ３１０１のＰＡＤ開口４１０に印加される入力信号を示す。データ３５１３は、期間Ｔ４において以前の入力レベルＰＡＤ１ＩＤ’’から新たな入力レベルＰＡＤ１ＩＤ’に更新されている。
【０２１６】
データ３５１４は、入力ＰＡＤ３４０２のＰＡＤ開口４１０に印加される入力信号を示す。データ３５１４は、期間Ｔ３において以前の入力レベルＰＡＤ２ＩＤ’’から新たな入力レベルＰＡＤ２ＩＤ’に更新されている。
【０２１７】
データ３５１６は、入力ＰＡＤ３１０１の入力データセル４０８のＩＳ−ＦＦ６０６が保持するデータである。入力データセル４０８のＩＳ−ＦＦ６０６は、時刻Ｔ６において入力ＰＡＤストローブ信号３５０８がＨレベルのため、時刻Ｔ６における入力ＰＡＤ３１０１への入力信号３５１３の値ＰＡＤ１ＩＤ’を取り込む。入力データセル４０８のＩＳ−ＦＦ６０６は、期間Ｔ７〜Ｔ８においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、データ３５１６を入力ＰＡＤ３４０２の入力データセル３４０７のＩＳ−ＦＦ６０６にシフトアウトする。
【０２１８】
データ３５１７は、入力ＰＡＤ３４０２の入力データセル３４０７のＩＳ−ＦＦ６０６が保持するデータである。入力データセル３４０７のＩＳ−ＦＦ６０６は、時刻Ｔ６において入力ＰＡＤストローブ信号３５０８がＨレベルのため、時刻Ｔ６における入力ＰＡＤ３４０２への入力信号３５１４の値ＰＡＤ２ＩＤ’を取り込む。入力データセル３４０７のＩＳ−ＦＦ６０６は、期間Ｔ７〜Ｔ８においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、データ３５１７を出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＳ−ＦＦ７０６にシフトアウトする。
【０２１９】
データ３５１９は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＳ−ＦＦ７０６が保持するデータである。シフトレジスタ１１１４のＯＳ−ＦＦ７０６は、期間Ｔ７〜Ｔ８において出力ＳＲストローブ信号３５１８がＬレベルのため、保持していたデータ３５１９を次段のシフトレジスタ１１１５のＯＳ―ＦＦ７０６にシフトアウトし、前段の入力ＰＡＤ３４０２の入力データセル３４０７のＩＳ−ＦＦ６０６のデータ３５１７をシフトインする。シフトレジスタ１１１４のＯＳ−ＦＦ７０６は、時刻Ｔ９において出力ＳＲストローブ信号３５１８がＨレベルのため、データ３５１９をシフトせず保持する。
【０２２０】
データ３５２０は、出力シフトレジスタ部１１０５のシフトレジスタ１１１５のＯＳ−ＦＦ７０６が保持するデータである。シフトレジスタ１１１５のＯＳ−ＦＦ７０６は、期間Ｔ７〜Ｔ８においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、前段のシフトレジスタ１１１４のＯＳ―ＦＦ７０６のデータ３５１９をシフトインする。シフトレジスタ１１１５のＯＳ−ＦＦは、時刻Ｔ９において出力ＳＲストローブ信号３５１８がＨレベルのため、データ３５２０を保持する。
【０２２１】
データ３５２１は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＰ−ＦＦ７０７が保持するデータである。シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、時刻Ｔ９において出力ＳＲストローブ信号３５１８がＨレベルのため、シフトレジスタ１１１４のＯＳ−ＦＦ７０６のデータ３５１９の値ＰＡＤ１ＩＤ’をシフトインし、データアライナ３４２７へ出力する。シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、これ以外の期間では、出力ＳＲレジスタストローブ信号３４２４がＬレベルのため、データ３５２１を更新せず保持する。
【０２２２】
データ３５２２は、出力シフトレジスタ部１１０５のシフトレジスタ１１１５のＯＰ−ＦＦ７０７が保持するデータである。シフトレジスタ１１１５のＯＰ−ＦＦ７０７は、時刻Ｔ９において出力ＳＲレジスタストローブ信号３４２４がＨレベルのため、シフトレジスタ１１１５のＯＳ−ＦＦ７０６のデータ３５２０の値ＰＡＤ２ＩＤ’をシフトインし、データアライナ３４２７へ出力する。シフトレジスタ１１１５のＯＰ−ＦＦ７０７は、これ以外の期間では出力ＳＲレジスタストローブ信号３４２４がＬレベルのため、データを３５２２を更新せず保持する。
【０２２３】
データ３５２３は、データアライナ３４２７へ入力される端子順序情報である。データアライナ３４２７は、期間Ｔ１０において、データ３５２３が（１，２）であるので、出力シフトレジスタ部１１０５のシフトレジスタ１１１４および１１１５の各ＯＰ−ＦＦ７０７に格納されているデータ３５２１および３５２２を受け取り保持し、それぞれ入力ポートレジスタ１１１８および１１１９に出力する。すなわち、シフトレジスタ１１１４のＯＰ−ＦＦ７０７に格納されているデータ３５２１の値ＰＡＤ１ＩＤ’を入力ポートレジスタ１１１８に出力し、シフトレジスタ１１１５のＯＰ−ＦＦ７０７に格納されているデータ３５２２の値ＰＡＤ２ＩＤ’を入力ポートレジスタ１１１９に出力する。
【０２２４】
すなわち、実施の形態５における半導体装置は、入力ポート制御部３４０４の入力バイパスシフトレジスタ３４１２および３４１３に設定された入力バイパス情報（バイパス制御を行わない。）を入力シフトレジスタ部１１０４に送り、入力ＰＡＤ３１０１および３４０２の各バイパス制御セル３１０６および３４０９にシフトする。これにより、入力ＰＡＤ３１０１および３４０２の各セレクタ３１０７および３４３１は、各入力データセルの出力を選択する。すなわち、実施の形態１における半導体装置と同様の入力データのシフトが行われる。
【０２２５】
次に期間Ｔ１１〜Ｔ１９で、入力ＰＡＤ３１０１〜３４０２のバイパス制御セル３４０９に、入力ＰＡＤ３１０１の入力バイパス情報としてＬレベルが、入力ＰＡＤ３４０２の入力バイパス情報としてＨレベルが設定された場合の動作を説明する。すなわち、入力ＰＡＤ３１０１に印加された信号のみを内部回路に取り込む動作である。
【０２２６】
データ３５０１は、内部バス１１３０のアクセスを示す。時刻Ｔ１１において入力ポート制御部３４０４の入力バイパスレジスタ３４１２は、入力ＰＡＤ３１０１の入力バイパス情報ＰＡＤ１ＢＰが設定される。また、入力ポート制御部３４０４の入力バイパスレジスタ３４１３は、入力ＰＡＤ３４０２の入力バイパス情報ＰＡＤ２ＢＰが設定される。入力バイパス情報ＰＡＤ１ＢＰはＬレベル、入力バイパス情報ＰＡＤ２ＢＰはＨレベルとする。時刻Ｔ１９において入力ポート制御部３４０４の入力ポートレジスタ１１１８および１１１９のデータ３４２４および３４２５が内部バス１１３０に読み出される。
【０２２７】
データ３５０６は、入力シフトレジスタ部１１０４のシフトレジスタ１１１２のＩＳ−ＦＦ６０６が保持するデータである。シフトレジスタ１１１２のＩＳ−ＦＦ６０６は、時刻Ｔ１２において入力ＳＲレジスタストローブ信号３５０５がＨレベルのため、入力ポート制御部３４０４の入力バイパスレジスタ３４１２に格納されているデータ３５０２をクロック３５０４の立ち上がりに同期して取り込む。シフトレジスタ１１１２のＩＳ−ＦＦ６０６は、期間Ｔ１３〜Ｔ１４において入力ＳＲレジスタストローブ信号３５０５がＬレベルのため、データ３５０６を次段のシフトレジスタ１１１３のＩＳ―ＦＦ６０６に順次シフトアウトする。
【０２２８】
データ３５０７は、入力シフトレジスタ部１１０４のシフトレジスタ１１１３のＩＳ―ＦＦ６０６が保持するデータである。シフトレジスタ１１１３のＩＳ―ＦＦ６０６は、時刻Ｔ１２において入力ＳＲレジスタストローブ信号３５０５がＨレベルのため、入力バイパスレジスタ３４１３に格納されているデータ３５０３をクロック３５０４の立ち上がりに同期して取り込む。シフトレジスタ１１１３のＩＳ―ＦＦ６０６は、期間Ｔ１３〜Ｔ１４において入力ＳＲレジスタストローブ信号３５０５がＬレベルのため、データ３５０７を次段の入力ＰＡＤ３１０１のバイパス制御セル３１０６のＯＳ−ＦＦ７０６に順次シフトアウトする。
【０２２９】
データ３５０９は、入力ＰＡＤ３１０１のバイパス制御セル３１０６のＯＳ−ＦＦ７０６が保持するデータである。バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、期間Ｔ１２〜Ｔ１４においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、次段の入力ＰＡＤ３４０２のバイパス制御セル３４０９のＯＳ−ＦＦ７０６にデータ３５０９を順次シフトアウトし、前段のシフトレジスタ１１１３のＩＳ−ＦＦ６０６０のデータ３５０７を順次シフトインする。バイパス制御セル３１０６のＯＳ−ＦＦ７０６は、時刻Ｔ１５においてＩＯＰＡＤストローブ信号３５０８がＨレベルのため、データ３５０９をシフトせず保持する。
【０２３０】
データ３５１０は、入力ＰＡＤ３４０２のバイパス制御セル３４０９のＯＳ−ＦＦ７０６が保持するデータである。バイパス制御セル３４０９のＯＳ−ＦＦ７０６は、期間Ｔ１２〜Ｔ１４においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、次段のシフトレジスタ１１１４のＯＳ−ＦＦ７０６にデータ３５１０を順次シフトアウトし、前段のバイパス制御セル３１０６のＯＳ−ＦＦ７０６のデータ３５０９を順次シフトインする。バイパス制御セル３４０９のＯＳ−ＦＦ７０６は、時刻Ｔ１５においてＩＯＰＡＤストローブ信号３５０８がＨレベルのため、データ３５１０をシフトせず保持する。
【０２３１】
データ３５１１は、入力ＰＡＤ３１０１のバイパス制御セル３１０６のＯＰ−ＦＦ７０７が保持するデータである。バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、時刻Ｔ１５においてＩＯＰＡＤストローブ信号３５０８Ｈがレベルのため、バイパス制御セル３１０６のＯＳ−ＦＦ７０６のデータ３５０９の値ＰＡＤ１ＢＰを取り込み、セレクタ３１０７へ出力する。バイパス制御セル３１０６のＯＰ−ＦＦ７０７は、これ以外の期間ではＩＯＰＡＤストローブ信号３５０８Ｌがレベルのため、データ３５１１を更新せず保持する。
【０２３２】
データ３５１２は、入力ＰＡＤ３４０２のバイパス制御セル３４０９のＯＰ−ＦＦ７０７が保持するデータである。バイパス制御セル３４０９のＯＰ−ＦＦ７０７は、時刻Ｔ１５においてＩＯＰＡＤストローブ信号３５０８がＨレベルのため、バイパス制御セル３４０９のＯＳ−ＦＦ７０６のデータ３５１０の値ＰＡＤ２ＢＰを取り込み、セレクタ３４３１へ出力する。バイパス制御セル３４０９のＯＰ−ＦＦ７０７は、これ以外の期間ではＩＯＰＡＤストローブ信号３５０８がＬレベルのため、データ３５１２を更新せず保持する。
【０２３３】
データ３５１３は、入力ＰＡＤ３１０１のＰＡＤ開口４１０に印加される入力信号を示す。期間Ｔ１０において以前の入力レベルＰＡＤ１ＩＤ’から新たな入力レベルＰＡＤ１ＩＤに更新されている。
【０２３４】
データ３５１４は、入力ＰＡＤ３４０２のＰＡＤ開口４１０に印加される入力信号を示す。期間Ｔ１１において以前の入力レベルＰＡＤ２ＩＤ’から新たな入力レベルＰＡＤ２ＩＤに更新されている。
【０２３５】
データ３５１６は、入力ＰＡＤ３１０１の入力データセル４０８のＩＳ−ＦＦ６０６が保持するデータである。入力データセル４０８のＩＳ−ＦＦ６０６は、時刻Ｔ１５において入力ＰＡＤストローブ信号３５０８がＨレベルのため、時刻Ｔ１５における入力ＰＡＤ３１０１への入力信号３５１３の値ＰＡＤ１ＩＤを取り込む。入力データセル４０８のＩＳ−ＦＦ６０６は、期間Ｔ１６〜Ｔ１７においてＩＯＰＡＤストローブ信号３５０８がＬレベルのため、データ３５１６を入力ＰＡＤ３４０２の入力データセル３４０７のＩＳ−ＦＦ６０６に順次シフトアウトする。
【０２３６】
データ３５１７は、入力ＰＡＤ３４０２の入力データセル３４０７のＩＳ−ＦＦ６０６が保持するデータである。入力データセル３４０７のＩＳ−ＦＦ６０６は、時刻Ｔ１５において入力ＰＡＤストローブ信号３５０８がＨレベルのため、時刻Ｔ１５における入力ＰＡＤ３４０２への入力信号３５１４の値ＰＡＤ２ＩＤを取り込む。
【０２３７】
データ３５１９は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＳ−ＦＦ７０６が保持するデータである。時刻Ｔ１６において出力ＳＲストローブ信号３５１８がＬレベル、かつ、入力ＰＡＤ３４０２のバイパス制御セル３４０９のＯＰ−ＦＦ７０７のデータ３５１２がＨレベルであるため、入力ＰＡＤ３４０２のセレクタ３１０７は、入力ＰＡＤ３１０１の入力データセル４０８のＩＳ−ＦＦ６０６のデータ３５１６を選択する。そのため、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＳ−ＦＦ７０６は、入力ＰＡＤ３１０１の入力データセル４０８のＩＳ−ＦＦ６０６のデータ３５１６の値ＰＡＤ１ＩＤをシフトインする。入力ＰＡＤ３１０１の入力データセル４０８のＩＳ−ＦＦ６０６のデータ３５１６は、時刻Ｔ１７において出力ＳＲストローブ信号３５１８がＨレベルのため、データ３５１９を保持する。
【０２３８】
データ３５２１は、出力シフトレジスタ部１１０５のシフトレジスタ１１１４のＯＰ−ＦＦ７０７が保持するデータである。シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、時刻Ｔ１７において出力ＳＲレジスタストローブ信号３４２４がＨレベルのため、シフトレジスタ１１１４のＯＳ−ＦＦ７０６のデータ３５１９の値ＰＡＤ１ＩＤを取り込みデータアライナ３４２７へ出力する。シフトレジスタ１１１４のＯＰ−ＦＦ７０７は、これ以外の期間では出力ＳＲレジスタストローブ信号３４２４がＬレベルのため、データ３５２１を更新せず保持する。
【０２３９】
データ３５２３は、データアライナ３４２７へ入力される端子順序情報である。データアライナ３４２７は、期間Ｔ１８〜Ｔ１９においては、データ３５２３が（１，ｘ）であるので、シフトレジスタ１１１４のＯＰ−ＦＦ７０７に格納されているデータ３５２１の値ＰＡＤ１ＩＤを受け取り保持し、入力ポートレジスタ１１１８に出力する。また、入力ポートレジスタ１１１９に対してはデータアライナ３４２７が入力ポートレジスタ１１１９に出力している値を保持する。すなわち、シフトレジスタ１１１４のＯＰ−ＦＦ７０７に格納されているデータ３５２１の値ＰＡＤ１ＩＤを入力ポート１１１８に出力し、データアライナ３４２７が保持するＰＡＤ２ＩＤ’を入力ポートレジスタ１１１９に出力する。
【０２４０】
すなわち、実施の形態５における半導体装置は、入力ポート制御部３４０４の入力バイパスシフトレジスタ３４１２および３４１３に設定された入力バイパス情報（バイパス制御を行う。）を入力シフトレジスタ部１１０４に送り、入力ＰＡＤ３１０１および３４０２の各バイパス制御セル３１０６および３４０９にシフトする。これにより、入力ＰＡＤ３１０１のセレクタ３１０７は、入力データセル４０８の出力を選択する。また、入力ＰＡＤ３４０２のセレクタ３４３１は、前段の入力ＰＡＤ３１０１からのデータを選択する。すなわち、入力データセル４０８のデータ３５１９は入力ＰＡＤ３４０２をスルーし、出力シフトレジスタ部１１０５に送られる。
【０２４１】
以上より、実施の形態５における半導体装置は、入力ポート制御部３４０４に設定されたバイパス制御データＰＡＤ１ＢＰおよびＰＡＤ２ＢＰを、入力シフトレジスタ部１１０４に送り、入力ＰＡＤ３１０１および３４０２のバイパス制御セル３４０９に送ることにより、前段の入力ＰＡＤからシフトアウトされてくるデータのシフトまたはスルーを選択することができる。これにより、実施の形態５における半導体装置は、ＩＯＰＡＤの並びによらず、必要な入力ＰＡＤに入力されたデータを少ないクロック数で内部回路に取り込むことができる。例えば、２個の入力ＰＡＤを備えた半導体装置の場合、実施の形態５における半導体装置は、４クロック（Ｔ１５〜１８）で入力ＰＡＤ３１０１に印加された信号をＬＳＩ内部回路に送ることができる。また、半導体装置のＩＯＰＡＤの数が多い場合でも、任意の入力ＰＡＤに印加された１つの信号をＬＳＩ内部回路に送るのに必要なクロック数は４クロックである。
【産業上の利用可能性】
【０２４２】
本発明は、半導体装置に適用でき、特にデジタル入出力を備えた半導体装置に適用できる。
【図面の簡単な説明】
【０２４３】
【図１】実施の形態１における半導体装置の入出力回路とその周辺の概略図である。
【図２】実施の形態１における入力ＰＡＤ４０１の概略図である。
【図３】実施の形態１における出力ＰＡＤ５０１の概略図である。
【図４】実施の形態１における入出力ＰＡＤ５２１の概略図である。
【図５】実施の形態１における入力データセル４０８の概略図である。
【図６】実施の形態１における出力データセル５０８の概略図である。
【図７】入力データセル４０８の動作を示す図である。
【図８】出力データセル５０８の動作を示す図である。
【図９】出力ＰＡＤ５０１の動作を示す図である。
【図１０】実施の形態１における半導体装置の動作を示す図である。
【図１１】実施の形態１における半導体装置を用いたチップレイアウトの例である。
【図１２】図１１の領域１３０２を拡大した図である。
【図１３】実施の形態２における半導体装置の入出力回路とその周辺の概略図である。
【図１４】実施の形態２における入力ＰＡＤ１５０１の概略図である。
【図１５】実施の形態２における出力ＰＡＤ１６０１の概略図である。
【図１６】実施の形態２における半導体装置の動作を示す図である。
【図１７】実施の形態３における半導体装置の入出力回路とその周辺の概略図である。
【図１８】実施の形態３における入力ＰＡＤ１９０１の概略図である。
【図１９】実施の形態３における出力ＰＡＤ２００１の概略図である。
【図２０】実施の形態３における入力データセル１９０８の概略図である。
【図２１】実施の形態３における出力データセル２００８の概略図である。
【図２２】入力データセル１９０８の動作を示す図である。
【図２３】出力データセル２００８の動作を示す図である。
【図２４】出力ＰＡＤ２００１の動作を示す図である。
【図２５】実施の形態３における半導体装置の動作を示す図である。
【図２６】実施の形態４における半導体装置の入出力回路とその周辺の概略図である。
【図２７】実施の形態４における入力ＰＡＤ２８０１の概略図である。
【図２８】実施の形態４における出力ＰＡＤ２９０１の概略図である。
【図２９】実施の形態５における半導体装置の入出力回路とその周辺の概略図である。
【図３０】実施の形態５における入力ＰＡＤ３１０１の概略図である。
【図３１】実施の形態５における出力ＰＡＤ３２０１の概略図である。
【図３２】入力ＰＡＤ３１０１の動作を示す図である。
【図３３】実施の形態５における半導体装置の動作を示す図である。
【図３４】従来のデジタル入出力を備える半導体装置の入出力ＰＡＤとその周辺回路の構成を示す図である。
【図３５】従来の半導体装置のチップレイアウトの例である。
【図３６】図３５の領域１０２を拡大した図である。
【符号の説明】
【０２４４】
１０１、１３０１  ＬＳＩチップレイアウト
３０９、１４０１  配線領域
３０１、４０１、１１０２、１５０１、１７０２、１９０１、２６０２、２６０３、２８０１、３００２、３１０１、３４０２  入力ＰＡＤ
３０２，５０１、１６０１、２００１、２９０１、３２０１  出力ＰＡＤ
５２１  入出力ＰＡＤ
３０３、１１０６、２６０６  ＩＯポート部
３４０４  入力ポート制御部
３０４、１１３０  内部バス
３０６、１１１８、１１１９、２６１７、２６１８、２６１９  入力ポートレジスタ
３０７、３０８、１１１６、１１１７  出力ポートレジスタ
４０２、５０２  ＳＢＩ端子
４０３、５０３  ＣＫＩ端子
４０４、５０４  ＳＩ端子
４０５、５０５  ＳＢＯ端子
４０６、５０６  ＣＫＯ端子
４０７、５０７  ＳＯ端子
４０８、１１０９、１７０６、１９０８、２６０９、２６１０、３４０７  入力データセル
４０９  入力バッファ
４１０，５１１  ＰＡＤ開口
５０８、２００８  出力データセル
５０９、２００９  出力制御セル
５１０  出力バッファ
１１０４  入力シフトレジスタ部
１１０５、２６０５  出力シフトレジスタ部
１１０７、２６０７  シフト制御部
１１１１  出力制御セル
１１１２、１１１３、１１１４、１１１５、２６１３、１６１４、２６１５  シフトレジスタ
２６３０、３４２７  データアライナ
３１０６、３４０９  バイパス制御セル
３１０７、３４３１  セレクタ
３４１２、３４１３  入力バイパスレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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