(57)【要約】【課題】正常動作時に直列入／出力インタフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、並列入／出力インタフェース方式でＤＲＡＭコアテストを実行することによってテスト時間を減少させ、且つ、様々な入／出力情報伝送処理率を支援する半導体メモリ素子を提供すること。【解決手段】本発明の半導体メモリ素子は、複数の第１パッドを媒介に、外部装置と直列入／出力インタフェースを支援する複数のポートと、該ポートと並列に情報送受信を実行する複数のバンクと、該バンクと前記ポートとの間に情報の送受信を支援する複数のグローバルデータバスと、前記バンクのコア領域のテストモード時、半導体メモリ素子の直列入／出力インタフェース方式を並列入／出力インタフェース方式に転換してコアテストを実行するテストモード制御部とを備える。【選択図】図９
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【特許請求の範囲】
【請求項１】
複数の第１パッドを媒介に、外部装置と直列入／出力インタフェースを支援する複数のポートと、
該ポートと並列に情報送受信を実行する複数のバンクと、
該バンクと前記ポートとの間に情報の送受信を支援する複数のグローバルデータバスと、
前記バンクのコア領域のテストモード時、半導体メモリ素子の直列入／出力インタフェース方式を並列入／出力インタフェース方式に転換してコアテストを実行するテストモード制御部と
を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記テストモード制御部が、
前記バンクのコア領域のテストモード時にイネーブルされるモードレジスタイネーブル信号に応答し、前記グローバルデータバスを介して入力されるデータ伝送モード選択信号に従って複数の第２パッドを媒介に入出力される情報信号の伝送モードを決定するモード信号を出力するモード設定部と、
前記モード信号に従い、入力される外部クロックの波形を変更して前記伝送モードに対応する情報伝送率を有するように、コマンド信号及びアドレス信号と情報信号の入出力を同期させる第１内部クロック及び第２内部クロックを生成するクロック生成部と、
前記モードレジスタイネーブル信号に応答し、前記複数の第１パッドから並列で入力されるテスト信号を、前記グローバルデータバスでバイパスさせ、前記複数の第２パッドを介して前記情報信号を前記第１内部クロック及び第２内部クロックに同期させてバンクに入出力させるテスト入／出力制御部と
を備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１内部クロックが、
前記テストモード時に生成されて用いられるコマンド信号及びアドレス信号を同期させるコマンドストローブクロック及びアドレスストローブクロックとして用いられることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第２内部クロックが、
前記テストモード時に前記第２パッドを介して入出力される情報信号の入出力を同期させる情報ストローブクロックとして用いられることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記第１内部クロックが、
前記伝送モードごとに互いに同じ波形を有することを特徴とする請求項２に記載の半導体メモリ素子。
【請求項６】
前記第２内部クロックが、
前記伝送モードに従って互いに異なる波形を有することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記第２内部クロックが、
前記第１内部クロックの１／２の周期を有することを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記テスト入／出力制御部が、
前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記第２内部クロックが、
前記第１内部クロックより位相が９０゜移動した波形を有することを特徴とする請求項６に記載の半導体メモリ素子。
【請求項１０】
前記テスト入／出力制御部が、
前記情報信号を前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記第２内部クロックが、
前記第１内部クロックとは関係なく論理ハイまたは論理ロー状態を維持することを特徴とする請求項６に記載の半導体メモリ素子。
【請求項１２】
前記テスト入／出力制御部が、
前記情報信号を前記第１内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記テスト入／出力制御部が、
前記情報信号を前記第１内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１４】
前記第２内部クロックが、
前記第１内部クロックと同じ波形を維持することを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１５】
前記テスト入／出力制御部が、
前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項１４に記載の半導体メモリ素子。
【請求項１６】
前記テスト入／出力制御部が、
前記情報信号を前記第２内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項１４に記載の半導体メモリ素子。
【請求項１７】
前記グローバルデータバスが、
前記第１パッドで入力される前記テスト信号及び前記第２パッドで入力される情報信号が載せられる第１バスと、
前記バンクのコア領域から出力される情報信号が載せられる第２バスと
からなることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項１８】
前記テスト入／出力制御部が、
テストモード時に前記テスト信号をデコードして書き込みコマンド信号及び読み出しコマンド信号を生成し、
前記書き込みコマンド信号に応答し、前記第２パッドから入力される情報信号を受信して前記第１バスに載せて送信し、
前記読み出しコマンド信号に応答し、前記バンクから前記第２バスを介して出力される情報信号を受信して前記第２パッドを介して出力することを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項１９】
前記テスト入／出力制御部が、
モードレジスタイネーブル信号に応答し、第１パッドから入力されるテスト信号をデコードして書き込みコマンド信号及び読み出しコマンド信号を生成し、第２パッドから入力される情報信号をバッファリングして出力するコマンドデコーダと、
前記書き込みコマンド信号に応答し、コマンドデコーダから入力される情報信号を第１バスに出力するデマルチプレクサＤＥＭＵＸと、
前記読み出しコマンド信号に応答し、第２バスから出力される情報信号を前記第２パッドに出力するマルチプレクサＭＵＸと
からなることを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項２０】
前記テスト入／出力制御部が、
前記コマンドデコーダから出力されるバッファ制御信号に応答し、マルチプレクサＭＵＸから出力される情報信号を第２パッドに出力したり、第２パッドを介して入力される情報信号をコマンドデコーダにバイパスさせる三相バッファをさらに備えることを特徴とする請求項１９に記載の半導体メモリ素子。
【請求項２１】
外部装置と並列入／出力インタフェース方式で情報通信を行う半導体メモリ素子において、
テストモード時に、複数の第１パッドによってそれぞれ並列に入力されるテスト信号に応じて、複数の第２パッドによって入出力される情報信号の伝送モードを決定するモード信号を出力するモード設定部と、
前記モード信号に従って前記外部装置から入力される外部クロックの波形を変更して前記伝送モードに対応する情報伝送率を有するように前記情報信号の入出力を同期させる第１内部クロック及び第２内部クロックを生成するクロック生成部と、
前記テストモード時に、前記第１内部クロック及び第２内部クロックに同期させて前記第２パッドを介して前記情報信号を入出力するテスト入／出力制御部と
を備えることを特徴とする半導体メモリ素子。
【請求項２２】
前記第１内部クロックが、
前記テストモード時に生成されて用いられるコマンド信号及びアドレス信号を同期させるコマンドストローブクロック及びアドレスストローブクロックとして用いられることを特徴とする請求項２１に記載の半導体メモリ素子。
【請求項２３】
前記第２内部クロックが、
前記テストモード時に前記第２パッドを介して入出力される前記情報信号の入出力を同期させる情報ストローブクロックとして用いられることを特徴とする請求項２２に記載の半導体メモリ素子。
【請求項２４】
前記第１内部クロックが、
前記伝送モードごとに互いに同じ波形を有することを特徴とする請求項２１に記載の半導体メモリ素子。
【請求項２５】
前記第２内部クロックが、
前記伝送モードに従って互いに異なる波形を有することを特徴とする請求項２４に記載の半導体メモリ素子。
【請求項２６】
前記第２内部クロックが、
前記第１内部クロックの１／２周期を有することを特徴とする請求項２５に記載の半導体メモリ素子。
【請求項２７】
前記テスト入／出力制御部が、
前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項２６に記載の半導体メモリ素子。
【請求項２８】
前記第２内部クロックが、
前記第１内部クロックより位相が９０゜移動した波形を有することを特徴とする請求項２５に記載の半導体メモリ素子。
【請求項２９】
前記テスト入／出力制御部が、
前記情報信号を前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項２８に記載の半導体メモリ素子。
【請求項３０】
前記第２内部クロックが、
前記第１内部クロックとは関係なく、論理ハイまたは論理ローの状態を維持することを特徴とする請求項２５に記載の半導体メモリ素子。
【請求項３１】
前記テスト入／出力制御部が、
前記情報信号を前記第１内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項３０に記載の半導体メモリ素子。
【請求項３２】
前記テスト入／出力制御部が、
前記情報信号を前記第１内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項３０に記載の半導体メモリ素子。
【請求項３３】
前記第２内部クロックが、
前記第１内部クロックと同じ波形を維持することを特徴とする請求項２４に記載の半導体メモリ素子。
【請求項３４】
前記テスト入／出力制御部が、
前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項３３に記載の半導体メモリ素子。
【請求項３５】
前記テスト入／出力制御部が、
前記情報信号を前記第２内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする請求項３３に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の設計技術に関し、特に、外部装置と直列または並列入／出力インタフェース方式で情報通信を行う半導体メモリ素子のテストモード時の多重情報伝送に関する。
【背景技術】
【０００２】
一般に、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をはじめとする殆どのメモリ素子は、１つのポート（１つのポートに複数の入／出力ピンセットが存在する）を備える。すなわち、外部チップセットとの情報（ｄａｔａ）交換のために、１つのポートのみを備えている。このような単一ポートを有するメモリ素子は、複数の入／出力ピンに接続した信号線を介して、同時に複数のビットの情報を伝送する並列入／出力インタフェースを用いている。すなわち、複数の入／出力ピンを介して外部装置と情報を並列に交換する。
【０００３】
上述した入／出力インタフェースは、互いに異なる機能を有する単位素子を信号線で互いに接続して、送／受信情報を相手に正確に伝送する電気的、機械的な取扱方法をいい、後述の入／出力インタフェースもこれと同じ意味で解釈すべきである。また、信号線は、通常、アドレス信号、情報信号及び制御信号などのような信号を伝送するバスをいい、後述の信号線は、説明の便宜上、全てバスと称する。
【０００４】
並列入／出力インタフェースは、複数のバスを介して同時に複数のビットの情報を伝送できるから、情報処理の効率（速度）に優れており、速い速度を要する短い距離の伝送に主に用いられている。しかしながら、並列入／出力インタフェースは、入／出力情報を伝送するためのバスが増加し、距離が長くなれば、製品の単価が高くなる。また、マルチメディアシステムのハードウェアとしての側面から見るとき、単一ポートという制約のため、様々なマルチメディア機能を支援するためには、複数のメモリ素子を独立的に構成したり、１つの機能に対する動作が行われるとき、他の機能の動作を同時に行うことができないという短所がある。
【０００５】
上述のような並列入／出力インタフェースの短所を考慮して、並列入／出力インタフェースを有するメモリ素子を直列入／出力インタフェースに転換しようとする努力が続いており、また、他の直列入／出力インタフェースを有する装置との互換性の拡張などを考慮して、半導体メモリ素子の入出力環境の直列入／出力インタフェースへの転換が求められている。そればかりでなく、表示装置、例えば、ＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅ Ｖｉｓｉｏｎ）やＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）テレビのような表示装置では、オーディオやビデオなどの応用素子が内蔵されており、このような応用素子は、独立的な情報処理が求められていることから、複数のポートを介して直列入／出力インタフェースを有するマルチポートメモリ素子の開発が切実に求められているのが現状である。
【０００６】
これに対し、本発明の出願人は、２００５年９月２９日付で特許出願された大韓民国特許出願第２００５−９０９３６号を先行出願として、２００６年４月１１日付で優先権主張出願された大韓民国特許出願第２００６−００３２９４８号に開示されたように、直列入／出力インタフェースを有するマルチポートメモリ素子の構造を提案している。
【０００７】
図１は、大韓民国特許出願第２００６−００３２９４８号に係るマルチポートメモリ素子の構造を説明するために示す概念図である。ここでは、説明の便宜上、４個のポートＰＯＲＴ０〜ＰＯＲＴ３と、８個のバンクＢＡＮＫ０〜ＢＡＮＫ７を備えており、１６ビットの情報フレームを有し、６４ビットのプリフェッチ動作を実行するメモリ素子を例に説明する。
【０００８】
同図に示すように、提案されたマルチポートメモリ素子は、コア領域の中央部に行（ｒｏｗ）方向（図面では左右の方向）に配置され、それぞれ互いに目標の異なる外部装置と独立的に直列の情報通信を行う複数のポートＰＯＲＴ０〜ＰＯＲＴ３と、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を境界として、上部と下部にそれぞれ一定の個数分、行方向に配置された複数のバンクＢＡＮＫ０〜ＢＡＮＫ３及びＢＡＮＫ４〜ＢＡＮＫ７と、コア領域の上部に配置された複数のバンクＢＡＮＫ０〜ＢＡＮＫ３とポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置されて並列の情報伝送を行う第１グローバルデータバスＧＩＯ＿ＯＵＴと、コア領域の下部に配置された複数のバンクＢＡＮＫ４〜ＢＡＮＫ７とポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置され、並列の情報伝送を行う第２グローバルデータバスＧＩＯ＿ＩＮと、第１グローバルデータバス及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮと複数のバンクＢＡＮＫ０〜ＢＡＮＫ７との間の信号伝送を制御するバンク制御部ＢＣ０〜ＢＣ７とを備える。
【０００９】
同図に示すマルチポートメモリ素子の各構成要素を具体的に説明すると、次の通りである。
【００１０】
８個のバンクＢＡＮＫ０〜ＢＡＮＫ７のそれぞれは、図２に示すように、Ｎ×Ｍ（Ｎ，Ｍは自然数）個のメモリセルＭＣが行列形態で配置されたメモリセルアレイ１０と、行／列ライン別にメモリセルを選択する行／列デコーダ１１，１２を備え、各バンクの内部には、通常、ＤＲＡＭコア領域で必須とされている情報バス感知増幅器ＤＢＳＡ（Ｄａｔａ Ｂｕｓ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）１４、等化器（図示せず）及び書き込みドライバーＷ／Ｄ（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）１３を備える。このような構成を備えたバンクＢＡＮＫ０〜ＢＡＮＫ７は、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を境界としてコア領域を２分割し、互いに対称となるように、上部に４個のバンクＢＡＮＫ０〜ＢＡＮＫ３が行方向に配置され、下部には残り４個のバンクＢＡＮＫ４〜ＢＡＮＫ７が配置される。一方、前記において、情報バスはビットラインとして列ラインに該当する。
【００１１】
４個のポートＰＯＲＴ０〜ＰＯＲＴ３のそれぞれは、コア領域の中央部に配置され、独立的にあらゆるバンクＢＡＮＫ０〜ＢＡＮＫ７にアクセスできるように、第１グローバルデータバス及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮに接続される。また、図３に示すように、受信パッドＲｘを媒介に外部装置（応用素子）から入力される入力信号と、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介にバンクＢＡＮＫ０〜ＢＡＮＫ７から出力される出力信号とが同時に伝えられるように、受信パッドＲｘから前記入力信号を受信する受信部４１と、前記出力信号を送信パッドＴｘを媒介に外部装置に送信する送信部４２とを独立的に備える。
【００１２】
受信部４１は、外部装置から受信パッドＲｘを介して直列に入力される２０ビットフレームの入力信号を並列化して、ＤＲＡＭの動作に有効な２６ビットの有効信号に変換して出力する。ここで、２６ビットの有効信号は、８ビットのポート／バンク選択信号Ｐｉ＿ＢＫ<０：７>（ここで「ｉ」はポート数に対応する自然数であって、「０〜３」となる）と、１８ビットの入力有効情報信号Ｐｉ＿ＲＸ<０：１７>（ここで「ｉ」は０〜３）とからなる。また、１８ビットの入力有効情報信号Ｐｉ＿ＲＸ<０：１７>は、１個のコマンドフラグ信号と、１個のＲＡＳ／ＤＭ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ／Ｄａｔａ Ｍａｓｋ）と、１６ビットのコマンド／アドレス／情報信号とからなる。このとき、１６ビットのコマンド／アドレス／情報信号は、１６ビットの信号がコマンドとして認識され得るものであり、アドレスとして認識され得るものであり、情報としても認識され得ることを意味する。
【００１３】
一方、信号伝送のためのプロトコル形態として、入力信号のフレーム形態を図４Ａ〜図４Ｆに示した。図４Ａは基本フレーム形態、図４Ｂは書き込みコマンドフレーム形態、図４Ｃは書き込み情報フレーム形態、図４Ｄは読み出しコマンドフレーム形態、図４Ｅは読み出し情報フレーム形態、図４Ｆはコマンドフレーム形態である。
【００１４】
一例として、図４Ｂ及び図４Ｃに示す書き込みコマンド／情報フレームを説明すると、次の通りである。
【００１５】
図４Ｂに示すように、書き込みコマンドフレーム形態は、２０ビット単位の直列化された信号として外部装置から入力され、各ビットのうち、１９番目及び１８番目のビットＰＨＹは、物理的リンクコーディング（ｐｈｙｓｉｃａｌ ｌｉｎｋ ｃｏｄｉｎｇ）ビットに該当し、その次の１７番目のビットは「ＣＭＤ」、１６番目〜１４番目のビットは、それぞれ「ＡＣＴ（ａｃｔｉｖｅ）」、「ＷＴ（ｗｒｉｔｅ）」、「ＰＣＧ（ｐｒｅｃｈａｒｇｅ）」に該当する信号であり、「ＡＣＴ」は内部活性化信号、「ＷＴ」は内部書き込みコマンド信号、「ＰＣＧ」は内部非活性化信号を示す。例えば、正常な書き込み動作時には、１７番目〜１４番目のビットは「１０１０」となり、オートプリチャージを有する書き込み動作時には「１０１１」となる。また、１３番目〜１０番目のビットＵＤＭは、４クロックにわたって印加される書き込み情報の上位バイト書き込み情報マスク（ｕｐｐｅｒ−ｂｙｔｅ ｗｒｉｔｅ ｄａｔａ ｍａｓｋ）信号として用いられる。また、９番目〜６番目のビットＢＡＮＫは、書き込み動作時の情報が書かれたバンク情報を表し、５番目〜０番目のビットＣＯＬＵＭＮ ＡＤＤＲＥＳＳは、列アドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）を表す。
【００１６】
一方、図４Ｃに示す書き込み情報フレームは、図４Ｂに示す書き込みコマンドフレームが入力された後、１６ビットの書き込み情報が４クロックにわたって入力される。書き込み情報フレーム形態で、１７番目のビットＣＭＤは、論理ロー「０」にならなければならず、１６番目のビットＬＤＭは、入力される情報の下位バイト書き込み情報マスク（ｌｏｗｅｒ−ｂｙｔｅ ｗｒｉｔｅ ｄａｔａ ｍａｓｋ）信号を意味し、１５番目〜８番目のビットＵＰＰＥＲ ＢＹＴＥと７番目〜０番目のビットＬＯＷＥＲ ＢＹＴＥは、それぞれ書き込み情報の上位バイトと下位バイトを意味する。
【００１７】
上記の動作を実現するための一例として、受信部４１の構成を説明すると、次の通りである。
【００１８】
図３に示すように、受信部４１は、並列化部４１１と、コマンド生成部４１２と、バンクアドレス生成部４１３と、バンクアドレス出力部４１４と、入力有効情報出力部４１５とを備える。
【００１９】
並列化部４１１は、外部装置から受信パッドＲｘを媒介に直列信号として入力される２０ビット（１フレーム）の入力信号を受信して、２０ビットの並列信号に変換して出力する。
【００２０】
コマンド生成部４１２は、並列化部４１１から出力される２０ビットフレームの入力信号のビットのうち、１７番目のビット（コマンドフラグビット）を利用して入力信号がどのような動作を実行する信号なのかを判断する。すなわち、図４に示すフレームにおいて、１７番目のビットが「０」の場合、書き込み動作を実行する信号として判断し、「１」の場合には、読み出し動作を実行する信号として判断する。また、コマンド生成部４１２は、入力信号のビットのうち、バンク情報として活用されるビット（ここでは８個のバンクであるから３ビットが使われ、図４でフレームペイロード（ｆｒａｍｅ ｐａｙｌｏａｄ）に含まれるビットの中に含まれる）を出力する。
【００２１】
バンクアドレス生成部４１３は、バンクＢＡＮＫ０〜ＢＡＮＫ７のうち、該当バンクを選択する選択情報として用いられるビット（ここでは３ビット）をコマンド生成部４１２から受信し、８ビットのバンクアドレスを生成して出力する。このため、バンクアドレス生成部４１３は、３ビットの入力信号を受信して８ビットの出力信号を出力する３×８デコーダとして構成される。
【００２２】
バンクアドレス出力部４１４は、バンクアドレス生成部４１３からバンクアドレスを受信し、バンクアドレスに対応する８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>を第２グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。このため、バンクアドレス出力部４１４は、複数の出力ドライバーで構成され、出力ドライバーは公知のような様々な出力ドライバーを備える。
【００２３】
入力有効情報出力部４１５は、並列化部４１１を媒介に入力される１８ビットの有効情報信号Ｐｉ＿ＲＸ<０：１７>を第２グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。このため、入力有効情報出力部４１５は、バンクアドレス出力部４１４と同じように複数の出力ドライバーで構成される。
【００２４】
送信部４２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介にバンクＢＡＮＫ０〜ＢＡＮＫ７から並列で入力される出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>（ここで「ｉ」は０〜３）を直列化して送信パッドＴｘに出力する。
【００２５】
このため、送信部４２は、直列化部４２１と出力有効情報入力部４２２とを備える。
【００２６】
出力有効情報入力部４２２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介にバンクＢＡＮＫ０〜ＢＡＮＫ７から１６ビットの出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を並列で受信し、コマンド生成部４１２の制御（書き込み動作又は読み出し動作による情報信号の入出力の制御）に応答して、出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を伝送プロトコルに合うようにパケット化した後、２０ビットのフレームを有する出力信号を生成して出力する。このため、出力有効情報入力部４２２は、複数の入力ドライバーで構成される。
【００２７】
直列化部４２１は、出力有効情報入力部４２２から並列で入力される２０ビットの出力信号を直列化し、直列化された２０ビットの出力信号を順に送信パッドＴｘに出力する。
【００２８】
一方、第１グローバルデータバスＧＩＯ＿ＯＵＴは、各バンクＢＡＮＫ０〜ＢＡＮＫ７から入力される出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を並列に各ポートＰＯＲＴ０〜ＰＯＲＴ３に独立的に伝達するため、合計６４ビット（１６（情報ビット数）×４（ポート数）ビット）のバスからなる。
【００２９】
第２グローバルデータバスＧＩＯ＿ＩＮは、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの信号（１８ビットの入力有効情報信号と８ビットのバンク選択信号を含む）を並列に各バンクＢＡＮＫ０〜ＢＡＮＫ７に独立的に伝達するため、合計１０４個（２６（情報ビット数）×４（ポート数）個）のバスからなる。
【００３０】
このような第１グローバルデータバス及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮは、各バンク制御部ＢＣ０〜ＢＣ７又は各ポートＰＯＲＴ０〜ＰＯＲＴ３と信号伝送するため、ローカルデータバスと接続される。ローカルデータバスは、第１グローバルデータバス及び第２グローバルデータバスＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮを各バンク制御部ＢＣ０〜ＢＣ７及び各ポートＰＯＲＴ０〜ＰＯＲＴ３と接続させる。ここでは、説明の便宜上、接続する対象に合わせ、第１〜第４ローカルデータバスＬＩＯ＿ＢＯＵＴ，ＬＩＯ＿ＢＩＮ，ＬＩＯ＿Ｐ１，ＬＩＯ＿Ｐ２に、区分して説明している。
【００３１】
一方、バンク制御部ＢＣ０〜ＢＣ７のそれぞれは、各バンクＢＡＮＫ０〜ＢＡＮＫ７を担当するため、各バンクに１つずつ設置され、当該バンク（担当するバンク）と各ポートＰＯＲＴ０〜ＰＯＲＴ３との間の信号伝送を担当する。このため、図５に示すように、バンク制御部ＢＣ０〜ＢＣ７のそれぞれは、並列化部６１と、直列化部６２と、ステートマシン６３と、入力信号状態判別部６４と、バンク選択部６５と、ポート選択部６６とを備える。
【００３２】
まず、バンク選択部６５は、ポート／バンク選択信号Ｐ／Ｂ＿ＳＥＬＥＣＴに応答し、複数のポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ独立的に入力される入力有効情報信号Ｐｉ＿ＲＸ<０：１７>のうち、担当の当該バンクに入力されるべき信号のみを選択して当該バンクに伝達する機能を行う。このような動作を行う理由は、あらゆるポートＰＯＲＴ０〜ＰＯＲＴ３から第２グローバルデータバスＧＩＯ＿ＩＮを媒介に、同時に入力有効情報信号Ｐｉ＿ＲＸ<０：１７>を受信できるからである。このとき、ポート／バンク選択信号Ｐ／Ｂ＿ＳＥＬＥＣＴは、図３に示すバンクＢＡＮＫ０〜ＢＡＮＫ３のバンクアドレス出力部４１４のバンク選択信号Ｐｉ＿ＢＫ<０：７>を含む。このようなバンク選択部６５は、第１グローバルデータバスＧＩＯ＿ＩＮを媒介に、ポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ入力される１８ビットの入力有効情報信号Ｐｉ＿ＲＸ<０：１７>と、バンクを選択するポート／バンク選択信号Ｐｉ＿ＢＫ<０：７>とを含んだ合計２６ビットの信号を受信し、１８ビットのバンク有効情報信号ＢＲＸ<０：１７>を出力する。
【００３３】
バンク選択部６５から出力される１８ビットのバンク有効情報信号ＢＲＸ<０：１７>のうち、１６ビットは情報、アドレス又はバンクの状態決定信号（コマンド信号）として用いられ、１ビットの信号は、活性化フラグ信号（ａｃｔｉｖｅ ｆｌａｇ）として用いられ、残り１ビットの信号は、１６ビットの信号が情報信号なのかどうか（アドレス又はコマンド信号）を判別するコマンドフラグ信号として用いられる。ここでは、一例として「ＢＲＸ<１７>」をコマンドフラグ信号として用い、「ＢＲＸ<１６>」を活性化フラグ信号として用いる。ここで、コマンドフラグ信号ＢＲＸ<１７>は、ステートマシン６３のイネーブル信号として使われ、活性化フラグ信号は、ＤＲＡＭ素子において動作信号として用いられるＲＡＳ／ＤＭ信号として用いられる。参考に、「ＲＡＳ」は、ＤＲＡＭ全体を制御するチップイネーブル信号であって、ＤＲＡＭ動作の初期信号である。
【００３４】
入力信号状態判別部６４は、バンク選択部６５から１８個のバンク有効情報信号ＢＲＸ<０：１７>を受信し、受信した１８ビットのバンク有効情報信号ＢＲＸ<０：１７>が、情報、アドレス又はコマンド信号なのかを判別する。具体的に、入力信号状態判別部６４は、１８ビットのバンク有効情報信号ＢＲＸ<０：１７>のうち、最上位のビットであるコマンドフラグ信号ＢＲＸ<１７>の状態（「０」又は「１」）を見て、１７番目のビットＢＲＸ<１６>を除いた残り１６ビットの信号ＢＲＸ<０：１５>が、情報、アドレス又はコマンド信号なのかを判別する。このとき、コマンドフラグ信号ＢＲＸ<１７>の状態によって、残り１６ビットの信号ＢＲＸ<０：１５>が情報信号ではないと判明すると、１８個の信号ＢＲＸ<０：１７>をステートマシン６３に出力する。そうではなく、情報信号の場合には、１６ビットの信号ＢＲＸ<０：１５>を並列化部６１に出力する。
【００３５】
ステートマシン６３は、入力信号状態判別部６４から伝送された１８ビットのバンク有効情報信号ＢＲＸ<０：１７>を受信し、この信号を利用してＤＲＡＭの動作を制御するアドレス／コマンド信号ＡＤＤ／ＣＯＭを出力する。ここで、アドレス／コマンド信号ＡＤＤ／ＣＯＭは、内部活性化コマンド信号ＡＣＴ、内部不活性化コマンド信号ＰＣＧ、内部読み出しコマンド信号ＲＥＡＤ、及び内部書き込みコマンド信号ＷＲＩＴＥなどの内部コマンド信号と、行アドレスＸＡＤＤ、列アドレスＹＡＤＤなどの内部アドレス信号と、入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４、制御信号ＤＲＶＥＮ＿Ｐ<０：３>、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号ＰＯＵＴ<０：３>などの内部制御信号を生成して出力する。
【００３６】
上記で説明した動作を有するステートマシン６３の構成の一例を図６に示す。同図に示すように、ステートマシン６３は、コマンド生成部６３１と、入力情報ストローブ生成部６３２と、行アドレス生成部６３３と、列アドレス生成部６３４と、読み出し情報パイプ制御部６３５と、情報出力制御部６３６とを備える。
【００３７】
コマンド生成部６３１は、バンク有効情報信号ＢＲＸ<０：１７>のうち、最上位ビットの「ＢＲＸ<１７>」に応答してイネーブルされ、その他のビットＢＲＸ<０：１５>をデコードして内部活性化コマンド信号ＡＣＴ、内部不活性化コマンド信号ＰＣＧ、内部読み出しコマンド信号ＲＥＡＤ、内部書き込みコマンド信号ＷＲＩＴＥなどの内部コマンド信号を生成する。このようなコマンド生成部６３１は、「ｎ（自然数）個」のデジタル信号を受信して2n個のデジタル信号を生成するデコーダからなる。
【００３８】
入力情報ストローブ生成部６３２は、バンク有効情報信号ＢＲＸ<０：１７>のうち、最上位ビットの「ＢＲＸ<１７>」と書き込みコマンド信号ＷＲＩＴＥに応答して入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４を生成する。ここで、入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４は、並列化部６１の動作を制御する制御信号として用いられる。
【００３９】
行アドレス生成部６３３は、内部活性化コマンド信号ＡＣＴに応答（同期）し、バンク有効情報信号ＢＲＸ<０：Ｍ>（ここで、Ｍは自然数）を行アドレスＸＡＤＤ<０：Ｍ>として生成して出力する。
【００４０】
列アドレス生成部６３４は、書き込みコマンド信号ＷＲＩＴＥと読み出しコマンド信号ＲＥＡＤとに応答し、バンク有効情報信号ＢＲＸ<０：Ｎ>（ここで、Ｎは自然数）を列アドレスＹＡＤＤ<０：Ｎ>として生成して出力する。
【００４１】
読み出し情報パイプ制御部６３５は、読み出しコマンド信号ＲＥＡＤに応答し、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥと、パイプ出力制御信号ＰＯＵＴ<０：３>とを生成して出力する。
【００４２】
情報出力制御部６３６は、読み出しコマンド信号ＲＥＡＤに応答してバンク選択信号Ｐｉ＿ＢＫ<０：７>（同図では一例としてバンクＢＡＮＫ０を選択するための信号に特定して「ＢＲＸ＿Ｐ<０：３>」で表示）を利用して制御信号ＤＲＶＥＮ＿Ｐ<０：３>を生成して出力する。ここで、制御信号ＤＲＶＥＮ＿Ｐ<０：３>は、ポート選択部６６の動作を制御するための制御信号として用いられる。
【００４３】
一方、並列化部６１は、入力信号状態判別部６４から伝送されたバンク有効情報信号ＢＲＸ<０：１５>を並列化し、６４ビットの並列化された信号を出力する。すなわち、入力信号状態判別部６４から伝送された信号ＢＲＸ<０：１５>は、既に並列化された信号形態で入力されるが、バンクＢＡＮＫ０〜ＢＡＮＫ７のメモリセル領域で、６４ビットとして情報を処理（書き込み動作又は読み出し動作を実行）するために１６ビットの情報を６４ビットの情報に変換させる必要がある。
【００４４】
直列化部６２は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴ<０：３>とに応答し、バンクの情報バスと接続した６４個の情報バス感知増幅器ＤＢＳＡ１４から出力される６４ビットの情報信号を１６ビットの情報信号ＤＯ<０：１５>として直列化して出力する。
【００４５】
一方、図５に示すように、ポート選択部６６は、直列化部６２から１６ビットずつ出力される情報信号ＤＯ<０：１５>を順次受信し、ポート／バンク選択信号Ｐ／Ｂ＿ＳＥＬＥＣＴにより選択されたポートに出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を出力する。
【００４６】
このようなポート選択部６６は、デマルチプレクサＤＥＭＵＸからなり、各デマルチプレクサＤＥＭＵＸは、全てのポートＰＯＲＴ０〜ＰＯＲＴ３と独立的に信号伝送ができるように、各ポートＰＯＲＴ０〜ＰＯＲＴ３に割り当てられている。また、それぞれのデマルチプレクサＤＥＭＵＸは、１６ビットの情報信号ＤＯ<０：１５>を処理するため、１６個のドライバーからなる。
【００４７】
各バンクＢＡＮＫ０〜ＢＡＮＫ７からポートＰＯＲＴ０〜ＰＯＲＴ３へと出力される信号は、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介に全てのバンクＢＡＮＫ０〜ＢＡＮＫ７が共有するようになっているため、他のバンクに影響を与えないように、各ドライバーは、三相バッファ（ｔｒｉ ｓｔａｔｅ ｂｕｆｆｅｒ）からなることが好ましい。
【００４８】
以下、上記のように構成された既出願の実施形態に係るマルチポートメモリ素子の動作を説明する。
【００４９】
図７は、ポートＰＯＲＴ０〜ＰＯＲＴ３からバンクＢＡＮＫ０〜ＢＡＮＫ７への信号Ｐｉ＿ＢＫ<０：７>，Ｐｉ＿ＲＸ<０：１７>経路を説明するために示す図で、図８は、バンクＢＡＮＫ０〜ＢＡＮＫ７からポートＰＯＲＴ０〜ＰＯＲＴ３への信号Ｐｉ＿ＤＡＴＡ<０：１５>経路を説明するために示す図である。一方、図７で「ＢＫＪ＿Ｐ<０：３>」（ここで、Ｊは０〜７）は、バンク選択信号Ｐｉ＿ＢＫ<０：７>と同じ信号であり、説明の便宜上、その表示を別にしている。
【００５０】
まず、ポートＰＯＲＴ０からバンクＢＡＮＫ１への入力信号の経路を説明する。
【００５１】
図７に示すように、外部装置から受信パッドＲｘを介してポートＰＯＲＴ０に１８ビットの入力信号（物理的なリンクコードビットを除く）が直列に入力されると、ポートＰＯＲＴ０は、１８ビットの入力信号を２６ビットの有効な信号に変換して第２グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。このとき、第２グローバルデータバスＧＩＯ＿ＩＮは、第２ローカルデータバスＬＩＯ＿ＢＩＮ（図１参照）を介して、バンクＢＡＮＫ１だけでなく、残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７とも接続した状態であるため、２６ビットの有効信号は、第２ローカルデータバスＬＩＯ＿ＢＩＮを介して、全てのバンクＢＡＮＫ０〜ＢＡＮＫ７のバンク選択部６５（図５参照）に伝えられる。
【００５２】
ポートＰＯＲＴ０から伝えられる２６ビットの有効信号、特に、入力有効情報信号Ｐ０＿ＲＸ<０：１７>は、バンクＢＡＮＫ１にのみ伝えられるべき信号であるゆえ、バンクＢＡＮＫ１を除いた残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７に伝えられることを遮断する必要がある。このように、バンクＢＡＮＫ１を除いた残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７に入力有効情報信号Ｐ０＿ＲＸ<０：１７>が伝えられるのを遮断する信号として、バンク選択信号Ｐ０＿ＢＫ<０：７>が用いられる。
【００５３】
バンク選択信号Ｐ０＿ＢＫ<０：７>は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>と共にポートＰＯＲＴ０から提供される２６ビットの有効信号を構成する。このようなバンク選択信号Ｐ０＿ＢＫ<０：７>は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>と共に第２グローバルデータバスＧＩＯ＿ＩＮを媒介にバンクＢＡＮＫ１のバンク選択部６５、例えば、マルチプレクサに入力されて動作を制御する。
【００５４】
バンクＢＡＮＫ１の入力信号の伝送を担当するバンク選択部６５は、バンク選択信号Ｐ０＿ＢＫ<０：７>、すなわち「ＢＫ１＿Ｐ<０：３>」により動作（イネーブル）し、第２グローバルデータバスＧＩＯ＿ＩＮを媒介に入力される入力有効情報信号Ｐ０＿ＲＸ<０：１７>を受信してバンクＢＡＮＫ１に伝達する。このとき、残りのバンク選択信号ＢＫ０＿Ｐ<０：３>，ＢＫ２＿Ｐ<０：３>〜ＢＫ７＿Ｐ<０：３>は、非アクティブ（論理ハイまたは論理ロー状態）となるため、残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７のバンク選択部６５は、動作（イネーブル）出来なくなることから、入力有効情報信号Ｐ０＿ＲＸ<０：１７>は、バンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７に伝えられなくなる。
【００５５】
次に、バンクＢＡＮＫ１からポートＰＯＲＴ０への出力信号の経路を説明する。
【００５６】
図８に示すように、バンクＢＡＮＫ１から出力される６４ビットの情報信号は、バンク制御部ＢＣ１の直列化部６２を介して１６ビットの情報信号ＤＯ<０：１５>として直列化されてポート選択部６６、例えば、デマルチプレクサに出力される。デマルチプレクサは、制御信号ＤＲＶＥＮ＿Ｐ<０：３>のうち、アクティブになった制御信号ＤＲＶＥＮ＿Ｐ<０>に応答して情報信号ＤＯ<０：１５>を出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>として第１グローバルデータバスＧＩＯ＿ＯＵＴに載せて送信する。
【００５７】
第１グローバルデータバスＧＩＯ＿ＯＵＴに伝えられた出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>は、第３ローカルデータバスＬＩＯ＿Ｐ１を媒介としてポートＰＯＲＴ０に伝えられる。
【００５８】
次に、マルチポートメモリ素子の正常な読み出し動作を説明する。ここで、正常な読み出し動作とは、当該バンクの特定アドレスから情報を持ってくる動作のことである。
【００５９】
図１に示すように、受信パッドＲｘを媒介に、読み出し動作に該当する入力信号（図４Ｄ及び図４Ｅ参照）が、直列にポートＰＯＲＴ０に入力されると、ポートＰＯＲＴ０は、直列に入力された入力信号を並列化部４１１を介して並列化した後、２６ビットの有効信号に変換して出力する。
【００６０】
ポートＰＯＲＴ０から出力された２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介し、バンクＢＡＮＫ１を担当しているバンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮと、第２ローカルデータバスＬＩＯ＿ＢＩＮを介して接続しているため、ポートＰＯＲＴ０を含む残りのポートＰＯＲＴ１〜ＰＯＲＴ３からも信号が伝送される。
【００６１】
これに伴い、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択する８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、該バンク選択信号Ｐｉ＿ＢＫ<０：７>を用いて当該バンクを選択する。ここでは、バンク選択信号Ｐ０＿ＢＫ<１>だけがアクティブになっていることから、バンクＢＡＮＫ１のバンク制御部ＢＣ１では、残りのポートＰＯＲＴ１〜ＰＯＲＴ３から伝えられた２６ビットの各信号（有効信号ではない）は受信せず、ポートＰＯＲＴ０から入力される入力有効情報信号Ｐ０＿ＲＸ<０：１７>のみを受信するようになる。
【００６２】
バンク制御部ＢＣ１のステートマシン６３は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>を利用して、内部活性化信号ＡＣＴ及び読み出しコマンド信号ＲＥＡＤをアクティブにし、アクティブになった内部活性化信号ＡＣＴ及び読み出しコマンド信号ＲＥＡＤを利用して、行／列アドレス生成部６３３，６３４を介してバンクＢＡＮＫ１の行／列アドレスＸＡＤＤ，ＹＡＤＤを生成し、読み出し情報パイプ制御部６３５を介してパイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号ＰＯＵＴ<０：３>を活性化し、情報出力制御部６３６を介して制御信号ＤＲＶＥＮ＿Ｐを活性化して出力する。
【００６３】
バンク制御部ＢＣ１から入力される読み出しコマンド信号ＲＥＡＤに応答し、当該の列アドレスＹＡＤＤによって、バンクＢＡＮＫ１から６４個の情報が、情報ラインを媒介に情報バス感知増幅器ＤＢＳＡ（ここでは６４個）を介してそれぞれ増幅され、直列化部６２に出力される。
【００６４】
直列化部６２に入力された６４ビットの出力信号は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥとパイプ出力制御信号ＰＯＵＴ<０：３>とに応答し、１６ビットに直列化されて出力される。すなわち、直列化部６２は、６４ビットの出力信号が入力されると、この信号を１６ビットずつ、４単位の直列化された信号に変換して臨時に保存した後、順次１６ビットずつポート選択部６６に出力する。
【００６５】
ポート選択部６６は、直列化部６２から入力された情報信号ＤＯ<０：１５>を制御信号ＤＲＶＥＮ＿Ｐ<０：３>（制御信号ＤＲＶＥＮ＿Ｐ<０：３>は、図５に示すようにバンク選択信号ＢＫ０＿Ｐ<０：３>に対応する信号）に応答し、第１グローバルデータバスＧＩＯ＿ＯＵＴを媒介に、出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>を選択されたポートＰＯＲＴ０に１６ビットずつ順次出力する。
【００６６】
図３に示すように、ポートＰＯＲＴ０は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して順次１６ビットずつ出力された出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>を並列に受信した後、直列化部４２１を介して直列化し、送信パッドＴｘを介して当該の外部装置に送信する。
【００６７】
次に、マルチポートメモリ素子の正常な書き込み動作を説明する。ここで、正常な書き込み動作は、当該バンクの特定アドレスから情報を持ってくる動作であり、受信パッドＲｘから４フレームの入力信号を受信する。このとき、最初のフレームは、コマンド信号（以下、コマンドフレームという。図４Ｂ参照）に該当し、残り３個のフレームは情報信号（以下、情報フレームという。図４Ｃ参照）に該当するものであって、それぞれ１６ビットずつ、合計６４ビットとなる。
【００６８】
図１に示すように、受信パッドＲｘを媒介に、書き込み動作に該当するコマンドフレームと情報フレームとが、連続的にポートＰＯＲＴ０に入力されると、ポートＰＯＲＴ０は、直列に入力された各フレーム信号を並列化部４１１を介して並列化した後、２６ビットの有効信号に変換して出力する。
【００６９】
ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介し、バンクＢＡＮＫ１を担当しているバンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮと、第２ローカルデータバスＬＩＯ＿ＢＩＮを介して接続しているため、ポートＰＯＲＴ０を含む残りのポートＰＯＲＴ１〜ＰＯＲＴ３からも信号が伝送される。
【００７０】
これに伴い、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択する８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、前記バンク選択信号Ｐｉ＿ＢＫ<０：７>を用いて当該バンクを選択する。ここでは、バンク選択信号Ｐ０＿ＢＫ<１>だけがアクティブになっているため、バンクＢＡＮＫ１のバンク制御部ＢＣ１では、残りのポートＰＯＲＴ１〜ＰＯＲＴ３から伝えられた２６ビットの各信号（有効信号ではない）は受信せず、ポートＰＯＲＴ０から入力される入力有効情報信号Ｐ０＿ＲＸ<０：１７>のみを受信するようになる。
【００７１】
バンク制御部ＢＣ１のステートマシン６３は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>（コマンドフレーム信号に該当）を利用し、内部活性化信号ＡＣＴ及び書き込みコマンド信号ＷＲＩＴＥを活性化し、バンク有効情報信号ＢＲＸ<１７>に応答してアクティブになった内部活性化信号ＡＣＴ及び書き込みコマンド信号ＷＲＩＴＥを利用して、行／列アドレス生成部６３３，６３４を介してバンクＢＡＮＫ１の行／列アドレスＸＡＤＤ，ＹＡＤＤを生成し、入力情報ストローブ生成部６３２を介して入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>， ＤＳＴＲＯＢＥ６４を活性化して出力する。
【００７２】
このような状態で連続的に入力される残りの情報フレーム（３個のフレーム）信号の入力有効情報信号Ｐ０＿ＲＸ<０：１７>のうち、有効情報信号に該当する１６ビットのバンク有効情報信号ＢＲＸ<０：１５>が、並列化部６１（図６参照）を介して６４ビット（１６×４）で並列化されるのと同時に、書き込みドライバーＷ／Ｄを介してバンクＢＡＮＫ１のメモリセルアレイ１０に書き込まれるようになる。
【００７３】
上記で説明したとおり、書き込み動作の際、１つのバンクに４個のフレーム（コマンドフレーム及び情報フレームを含む）の信号が連続的に入力されると、６４個の情報が、同時に、メモリセルに書き込まれるが、４個のフレームが全て入力される前にその他のコマンドが実行される（割込み動作）と、それまでに入力された情報のみをメモリセルに書き込むようになる。
【００７４】
このような構造を有する高速直列入／出力インタフェースを支援する複数のポートを備えたマルチポートメモリ素子をテストするためには、高速で動作するテスト装備が必要となる。しかし、現在、普遍的に商用化されているテスト装備は、その特性上、高速（直列入／出力インタフェース方式）で動作出来ないため、高速直列入／出力インタフェース方式でマルチポートメモリ素子をテストする場合、テスト時間の増大という問題が発生する。このように、テスト時間を減少させるためには、マルチポートメモリ素子の高速直列入／出力インタフェース方式を、並列入／出力インタフェース方式に転換してマルチポートメモリ素子をテストする必要がある。
【特許文献１】特開平５−２０８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００７５】
本発明は、前記のような従来の技術の問題を解決するために提案されたものであって、その目的は、正常動作時に直列入／出力インタフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、並列入／出力インタフェース方式でＤＲＡＭコアテストを実行することによってテスト時間を減少させ、且つ、様々な入／出力情報伝送処理率（ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ），ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ），ＱＤＲ（Ｑｕａｄｒｕｐｌｅ Ｄａｔａ Ｒａｔｅ））を支援する半導体メモリ素子を提供することにある。
【００７６】
また、本発明の別の目的は、並列入／出力インタフェース方式で情報通信を行う全ての半導体メモリ素子（例えば、汎用ＤＲＡＭ素子）のテストモードの際、テスト時間を減少させ、且つ、様々な入／出力情報伝送処理率を有する半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【００７７】
上記の目的を達成するための本発明は、複数の第１パッドを媒介に、外部装置と直列入／出力インタフェースを支援する複数のポートと、該ポートと並列に情報送受信を実行する複数のバンクと、該バンクと前記ポートとの間に情報の送受信を支援する複数のグローバルデータバスと、前記バンクのコア領域のテストモード時、半導体メモリ素子の直列入／出力インタフェース方式を並列入／出力インタフェース方式に転換してコアテストを実行するテストモード制御部とを備える半導体メモリ素子を提供する。また、前記テストモード制御部が、前記バンクのコア領域のテストモード時にイネーブルされるモードレジスタイネーブル信号に応答し、前記グローバルデータバスを介して入力されるデータ伝送モード選択信号に従い、複数の第２パッドを媒介に入出力される情報信号の伝送モードを決定するモード信号を出力するモード設定部と、前記モード信号に従い、入力される外部クロックの波形を変更して前記伝送モードに対応する情報伝送率を有するように、コマンド信号及びアドレス信号と情報信号の入出力を同期させる第１内部クロック及び第２内部クロックを生成するクロック生成部と、前記モードレジスタイネーブル信号に応答し、前記複数の第１パッドから並列で入力されるテスト信号を、前記グローバルデータバスでバイパスさせ、前記複数の第２パッドを介して前記情報信号を前記第１内部クロック及び第２内部クロックに同期させてバンクに入出力させるテスト入／出力制御部とを備える半導体メモリ素子を提供する。
【００７８】
また、上記の目的を達成するための別の発明は、外部装置と並列入／出力インタフェース方式で情報通信を行う半導体メモリ素子において、テストモード時に、複数の第１パッドによってそれぞれ並列に入力されるテスト信号に応じて、複数の第２パッドによって入出力される情報信号の伝送モードを決定するモード信号を出力するモード設定部と、前記モード信号に従って前記外部装置から入力される外部クロックの波形を変更して前記伝送モードに対応する情報伝送率を有するように前記情報信号の入出力を同期させる第１内部クロック及び第２内部クロックを生成するクロック生成部と、前記テストモード時に、前記第１内部クロック及び第２内部クロックに同期させて前記第２パッドを介して前記情報信号を入出力するテスト入／出力制御部とを備える半導体メモリ素子を提供する。
【００７９】
すなわち、第一の発明は、複数の第１パッドを媒介に、外部装置と直列入／出力インタフェースを支援する複数のポートと、該ポートと並列に情報送受信を実行する複数のバンクと、該バンクと前記ポートとの間に情報の送受信を支援する複数のグローバルデータバスと、前記バンクのコア領域のテストモード時、半導体メモリ素子の直列入／出力インタフェース方式を並列入／出力インタフェース方式に転換してコアテストを実行するテストモード制御部とを備えることを特徴とする半導体メモリ素子である。
【００８０】
第二の発明は、第一の発明にかかり、前記テストモード制御部が、前記バンクのコア領域のテストモード時にイネーブルされるモードレジスタイネーブル信号に応答し、前記グローバルデータバスを介して入力されるデータ伝送モード選択信号に従って複数の第２パッドを媒介に入出力される情報信号の伝送モードを決定するモード信号を出力するモード設定部と、前記モード信号に従い、入力される外部クロックの波形を変更して前記伝送モードに対応する情報伝送率を有するように、コマンド信号及びアドレス信号と情報信号の入出力を同期させる第１内部クロック及び第２内部クロックを生成するクロック生成部と、前記モードレジスタイネーブル信号に応答し、前記複数の第１パッドから並列で入力されるテスト信号を、前記グローバルデータバスでバイパスさせ、前記複数の第２パッドを介して前記情報信号を前記第１内部クロック及び第２内部クロックに同期させてバンクに入出力させるテスト入／出力制御部とを備えることを特徴とする半導体メモリ素子である。
【００８１】
第三の発明は、第二の発明にかかり、前記第１内部クロックが、前記テストモード時に生成されて用いられるコマンド信号及びアドレス信号を同期させるコマンドストローブクロック及びアドレスストローブクロックとして用いられることを特徴とする半導体メモリ素子である。
【００８２】
第四の発明は、第三の発明にかかり、前記第２内部クロックが、前記テストモード時に前記第２パッドを介して入出力される情報信号の入出力を同期させる情報ストローブクロックとして用いられることを特徴とする半導体メモリ素子である。
【００８３】
第五の発明は、第二の発明にかかり、前記第１内部クロックが、前記伝送モードごとに互いに同じ波形を有することを特徴とする半導体メモリ素子である。
【００８４】
第六の発明は、第五の発明にかかり、前記第２内部クロックが、前記伝送モードに従って互いに異なる波形を有することを特徴とする半導体メモリ素子である。
【００８５】
第七の発明は、第六の発明にかかり、前記第２内部クロックが、前記第１内部クロックの１／２の周期を有することを特徴とする半導体メモリ素子である。
【００８６】
第八の発明は、第七の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【００８７】
第九の発明は、第六の発明にかかり、前記第２内部クロックが、前記第１内部クロックより位相が９０゜移動した波形を有することを特徴とする半導体メモリ素子である。
【００８８】
第十の発明は、第九の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【００８９】
第十一の発明は、第六の発明にかかり、前記第２内部クロックが、前記第１内部クロックとは関係なく論理ハイまたは論理ロー状態を維持することを特徴とする半導体メモリ素子である。
【００９０】
第十二の発明は、第十一の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第１内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【００９１】
第十三の発明は、第十一の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第１内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【００９２】
第十四の発明は、第五の発明にかかり、前記第２内部クロックが、前記第１内部クロックと同じ波形を維持することを特徴とする半導体メモリ素子である。
【００９３】
第十五の発明は、第十四の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【００９４】
第十六の発明は、第十四の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第２内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【００９５】
第十七の発明は、第二の発明にかかり、前記グローバルデータバスが、前記第１パッドで入力される前記テスト信号及び前記第２パッドで入力される情報信号が載せられる第１バスと、前記バンクのコア領域から出力される情報信号が載せられる第２バスとからなることを特徴とする半導体メモリ素子である。
【００９６】
第十八の発明は、第十七の発明にかかり、前記テスト入／出力制御部が、テストモード時に前記テスト信号をデコードして書き込みコマンド信号及び読み出しコマンド信号を生成し、前記書き込みコマンド信号に応答し、前記第２パッドから入力される情報信号を受信して前記第１バスに載せて送信し、前記読み出しコマンド信号に応答し、前記バンクから前記第２バスを介して出力される情報信号を受信して前記第２パッドを介して出力することを特徴とする半導体メモリ素子である。
【００９７】
第十九の発明は、第十七の発明にかかり、前記テスト入／出力制御部が、モードレジスタイネーブル信号に応答し、第１パッドから入力されるテスト信号をデコードして書き込みコマンド信号及び読み出しコマンド信号を生成し、第２パッドから入力される情報信号をバッファリングして出力するコマンドデコーダと、前記書き込みコマンド信号に応答し、コマンドデコーダから入力される情報信号を第１バスに出力するデマルチプレクサＤＥＭＵＸと、前記読み出しコマンド信号に応答し、第２バスから出力される情報信号を前記第２パッドに出力するマルチプレクサＭＵＸとからなることを特徴とする半導体メモリ素子である。
【００９８】
第二十の発明は、第十九の発明にかかり、前記テスト入／出力制御部が、前記コマンドデコーダから出力されるバッファ制御信号に応答し、マルチプレクサＭＵＸから出力される情報信号を第２パッドに出力したり、第２パッドを介して入力される情報信号をコマンドデコーダにバイパスさせる三相バッファをさらに備えることを特徴とする半導体メモリ素子である。
【００９９】
第二十一の発明は、外部装置と並列入／出力インタフェース方式で情報通信を行う半導体メモリ素子において、テストモード時に、複数の第１パッドによってそれぞれ並列に入力されるテスト信号に応じて、複数の第２パッドによって入出力される情報信号の伝送モードを決定するモード信号を出力するモード設定部と、前記モード信号に従って前記外部装置から入力される外部クロックの波形を変更して前記伝送モードに対応する情報伝送率を有するように前記情報信号の入出力を同期させる第１内部クロック及び第２内部クロックを生成するクロック生成部と、前記テストモード時に、前記第１内部クロック及び第２内部クロックに同期させて前記第２パッドを介して前記情報信号を入出力するテスト入／出力制御部とを備えることを特徴とする半導体メモリ素子である。
【０１００】
第二十二の発明は、第二十一の発明にかかり、前記第１内部クロックが、前記テストモード時に生成されて用いられるコマンド信号及びアドレス信号を同期させるコマンドストローブクロック及びアドレスストローブクロックとして用いられることを特徴とする半導体メモリ素子である。
【０１０１】
第二十三の発明は、第二十二の発明にかかり、前記第２内部クロックが、前記テストモード時に前記第２パッドを介して入出力される前記情報信号の入出力を同期させる情報ストローブクロックとして用いられることを特徴とする半導体メモリ素子である。
【０１０２】
第二十四の発明は、第二十一の発明にかかり、前記第１内部クロックが、前記伝送モードごとに互いに同じ波形を有することを特徴とする半導体メモリ素子である。
【０１０３】
第二十五の発明は、第二十四の発明にかかり、前記第２内部クロックが、前記伝送モードに従って互いに異なる波形を有することを特徴とする半導体メモリ素子である。
【０１０４】
第二十六の発明は、第二十五の発明にかかり、前記第２内部クロックが、前記第１内部クロックの１／２周期を有することを特徴とする半導体メモリ素子である。
【０１０５】
第二十七の発明は、第二十六の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【０１０６】
第二十八の発明は、第二十五の発明にかかり、前記第２内部クロックが、前記第１内部クロックより位相が９０゜移動した波形を有することを特徴とする半導体メモリ素子である。
【０１０７】
第二十九の発明は、第二十八の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第１内部クロック及び第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【０１０８】
第三十の発明は、第二十五の発明にかかり、前記第２内部クロックが、前記第１内部クロックとは関係なく、論理ハイまたは論理ローの状態を維持することを特徴とする半導体メモリ素子である。
【０１０９】
第三十一の発明は、第三十の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第１内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【０１１０】
第三十二の発明は、第三十の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第１内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【０１１１】
第三十三の発明は、第二十四の発明にかかり、前記第２内部クロックが、前記第１内部クロックと同じ波形を維持することを特徴とする半導体メモリ素子である。
【０１１２】
第三十四の発明は、第三十三の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第２内部クロックの立ち上がりエッジ及び立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【０１１３】
第三十五の発明は、第三十三の発明にかかり、前記テスト入／出力制御部が、前記情報信号を前記第２内部クロックの立ち上がりエッジまたは立ち下りエッジに同期させ、前記第２パッドを介して入出力させることを特徴とする半導体メモリ素子である。
【０１１４】
本発明は、マルチポートメモリ素子を含む半導体メモリ素子のテストモード（ＤＲＡＭ Ｃｏｒｅ Ｔｅｓｔ Ｍｏｄｅ）（以下、ＤＴＭモードと称する）時、テスト装置と外部パッドとの間の並列入／出力インタフェース方式を利用して、様々な入／出力情報伝送処理モード（ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）、ＱＤＲ（Ｑｕａｄｒｕｐｌｅ Ｄａｔａ Ｒａｔｅ））でテスト動作を実行するように提供する。
【発明を実施するための最良の形態】
【０１１５】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【０１１６】
図９は、本発明の実施形態に係るマルチポートメモリ素子の構造を説明するために示す構成図である。ここでは、説明の便宜上、正常な動作モードでの動作は前述の内容で代替し、ＤＴＭモード（Ｄｒａｍ Ｃｏｒｅ Ｔｅｓｔ Ｍｏｄｅ）に関してのみ、説明する。
【０１１７】
本発明の実施形態に係るマルチポートメモリ素子は、ＤＲＡＭコア領域をテストするためのテストモード時にアクティブになるモードレジスタイネーブル信号ＭＲＥＢに応答して第１情報伝送モード及び第２情報伝送モード（ｄａｔａ ｔｒａｎｓｆｅｒ ｍｏｄｅ）選択信号ＤＴＴ０，ＤＴＴ１によって第１〜第４モード信号ＴＱＤＲ０，ＴＱＤＲ１，ＴＤＤＲ，ＴＳＤＲを出力するモード設定部９１と、第１〜第４モード信号ＴＱＤＲ０，ＴＱＤＲ１，ＴＤＤＲ，ＴＳＤＲに応答し、外部パッドから入力される外部クロックＣＬＫを受信して第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫを生成するクロック生成部９２と、モードレジスタイネーブル信号ＭＲＥＢに応答して送受信パッドＴＸｉ，ＲＸｉ（ここで、ｉは自然数。正常動作モード時に直列に情報が入出力されるパッド）を介して並列にそれぞれ入力される外部信号（コマンド／アドレス／制御）（以下、テスト信号という）と、テストパッドＤＱｉから入力される入力情報信号を第１グローバルデータバスＧＩＯ＿ＩＮを介してバンクに伝達するテスト入／出力制御部９３とを備える。
【０１１８】
モード設定部９１は、外部パッドから入力されるモードレジスタイネーブル信号ＭＲＥＢに応答してマルチポートメモリ素子をＤＴＭモードにし、テスト入／出力制御部９３を媒介に第１グローバルデータバスＧＩＯ＿ＩＮにバイパスされて入力される情報伝送モード選択信号ＤＴＴ０，ＤＴＴ１をデコードして４個のモード信号ＴＱＤＲ０，ＴＱＤＲ１，ＴＤＤＲ，ＴＳＤＲを出力する。このとき、情報伝送モード選択信号ＤＴＴ０，ＤＴＴ１は、送受信パッドＴＸｉ，ＲＸｉを媒介に入力されるテスト信号を構成する複数のビット、すなわちテスト信号のビットのうち、設定された２個のビットに該当する。また、モード設定部９１は、外部パッド（送受信パッド及びテストパッドを除くまた別のパッド）から、所定の外部制御信号（図示せず）を受信してデコードし、バンク選択信号ＢＫＥＮを出力する。
【０１１９】
テスト入／出力制御部９３は、モードレジスタイネーブル信号ＭＲＥＢに応答して送受信パッドＴＸｉ，ＲＸｉを媒介にポートに入力されるテスト信号をバイパスさせ、第１グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。また、テストパッドＤＱｉを媒介に入力される入力情報信号を、各情報伝送モード別に異なるように入力される第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫに同期させてテストパッドＤＱｉから受信して第１グローバルデータバスＧＩＯ＿ＩＮに載せて送信したり、バンクから第２グローバルデータバスＧＩＯ＿ＯＵＴを媒介に出力される出力情報信号を第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫに同期させてテストパッドＤＱｉを介して出力する。
【０１２０】
テスト入／出力制御部９３の内部構成の一例を図１０に示す。同図に示すように、コマンドデコーダ９３１、デマルチプレクサＤＥＭＵＸ、マルチプレクサＭＵＸ及び三相バッファＴＢ（Ｔｒｉｓｔａｔｅ Ｂｕｆｆｅｒ）を備える。
【０１２１】
コマンドデコーダ９３１は、モードレジスタイネーブル信号ＭＲＥＢに応答し、送受信パッドＴＸｉ，ＲＸｉから入力されるテスト信号をデコードして内部コマンド信号ＷＲＩＴＥ，ＲＥＡＤを生成する。また、コマンドデコーダ９３１は、テストパッドＤＱｉから入力される入力情報信号をバッファリングしてデマルチプレクサＤＥＭＵＸに出力する機能を備える。
【０１２２】
デマルチプレクサＤＥＭＵＸは、書き込みコマンド信号ＷＲＩＴＥに応答し、コマンドデコーダ９３１から出力される入力情報信号を第１グローバルデータバスＧＩＯ＿ＩＮに出力する。例えば、書き込みコマンド信号ＷＲＩＴＥが論理ハイでアクティブになるときに動作し、コマンドデコーダ９３１から出力される入力情報信号を第１グローバルデータバスＧＩＯ＿ＩＮに出力する。
【０１２３】
マルチプレクサＭＵＸは、読み出しコマンド信号ＲＥＡＤに応答し、第２グローバルデータバスＧＩＯ＿ＯＵＴから出力される出力情報信号を三相バッファＴＢに出力する。例えば、マルチプレクサＭＵＸは、読み出しコマンド信号ＲＥＡＤが論理ハイでアクティブになるときに動作し、第２グローバルデータバスＧＩＯ＿ＯＵＴから出力される出力情報信号を三相バッファＴＢに出力する。
【０１２４】
三相バッファＴＢは、コマンドデコーダ９３１から出力される制御信号ＣＯＵＴに応答し、マルチプレクサＭＵＸから出力される出力情報信号をテストパッドＤＱｉに出力したり、テストパッドＤＱｉから入力される入力情報信号をコマンドデコーダ９３１にバイパスさせる。例えば、制御信号ＣＯＵＴが論理ハイ状態で入力されると、マルチプレクサＭＵＸから出力される出力情報信号をテストパッドＤＱｉに出力し、反対に、論理ロー状態で入力されれば、テストパッドＤＱｉから入力される入力情報信号をコマンドデコーダ９３１にバイパスさせる。
【０１２５】
正常動作モード時にバンクから読み込まれた出力信号は、第２グローバルデータバスＧＩＯ＿ＯＵＴを媒介に当該ポートに伝送され、当該ポートに伝送された出力信号は、送信パッドＴＸｉを介して外部装置に送信される。また、外部装置から直列で入力される信号は、受信パッドＲＸｉを媒介にポートに入力され、入力された信号は、第１グローバルデータバスＧＩＯ＿ＩＮを媒介にバンクに入力される。すなわち、マルチポートメモリ素子では、ポートが受信パッドＲＸｉからのみ入力信号を受信するように構成されている。これに伴い、ＤＴＭモード時、送受信パッドＴＸｉ，ＲＸｉから並列にテスト信号（テスト装備から入力されるテスト信号）を受信して第１グローバルデータバスＧＩＯ＿ＩＮに伝達するためには、別途にテスト入／出力制御部９３が要求される。
【０１２６】
一方、前述のように、ポートは、受信パッドＲＸｉからのみ入力信号を受信するよう構成される。しかし、テストモード時にも受信パッドＲＸｉはテスト信号を受信するための入力パッドとして用いられるため、テストモード時に受信パッドＲＸｉを介してポートに入力されるテスト信号を制御する必要がある。したがって、ポートは、ＤＴＭモード時に受信パッドＲＸｉに入力されるテスト信号を受信しないように設計するか、受信しても第１グローバルデータバスＧＩＯ＿ＩＮに伝達されないように設計しなければならない。その一例として、モードレジスタイネーブル信号ＭＲＥＢを利用してポートの動作を制御することができる。すなわち、モードレジスタイネーブル信号ＭＲＥＢが、論理ロー状態（テストモード時）の場合、ポートが動作しないよう制御し、受信パッドＲＸｉを媒介に入力されるテスト信号が、第１グローバルデータバスＧＩＯ＿ＩＮに伝えられることを遮断する。
【０１２７】
バンクＢＡＮＫは、クロック生成部９２から入力される第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫに同期する内部コマンド信号に応答し、書き込み動作及び読み出し動作を実行するよう構成される。
【０１２８】
以下、上記のように構成された本発明の実施形態に係るマルチポートメモリ素子のＤＴＭモード時の書き込み動作及び読み出し動作を、図９、図１１及び図１２を参照して説明する。一例として、バンクＢＡＮＫ０のコア領域に対し、テスト動作を実行する場合を説明する。
【０１２９】
図９、図１１及び図１２を参照すると、「ＱＤＲＯ」モードは、第１モード信号ＴＱＤＲ０がアクティブになると選択され、「ＱＤＲ１」モードは、第２モード信号ＴＱＤＲ１がアクティブになると選択され、「ＤＤＲ」モードは、第３モード信号ＴＤＤＲがアクティブになると選択され、「ＳＤＲ」モードは、第４モード信号ＴＳＤＲがアクティブになると選択されるモードである。
【０１３０】
「ＱＤＲ０」モードの場合、第２内部クロックＤＣＬＫは、第１内部クロックＴＣＬＫの半周期Ｔ／２の間に一周期Ｔを有するように構成される。すなわち、第２内部クロックＤＣＬＫは、第１内部クロックＴＣＬＫの１／２周期を有するようになる。ここで、第１内部クロックＴＣＬＫは、コマンドストローブクロック、すなわちコマンド信号及びアドレス信号の基準クロックとして用いられ、第２内部クロックＤＣＬＫは、入出力情報信号の基準クロックとして用いられる。例えば、「ＱＤＲ０」モードでは、入出力情報信号ＤＱ<０：３>は、第２内部クロックＤＣＬＫの立ち上がりエッジと立ち下りエッジとに同期し、テストパッドＤＱｉを介して入出力される。
【０１３１】
「ＱＤＲ１」モードは、「ＱＤＲ０」モードと情報処理率が等しいが、第２内部クロックＤＣＬＫの波形が互いに異なる。すなわち、第２内部クロックＤＣＬＫは、第１内部クロックＴＣＬＫと同じ周期を有するものの、その波形は、第１内部クロックＴＣＬＫの半周期Ｔ／２分遅れた波形（位相が９０゜移動した波形）を有する。例えば、「ＱＤＲ１」モードでは、入出力情報が第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫの立ち上がりエッジ及び立ち下りエッジごとにテストパッドＤＱｉを介して入出力され、「ＱＤＲ０」モードと同じ情報伝送処理率を有する。ここで、第１内部クロックＴＣＬＫは、「ＱＤＲ０」モードと同じようにコマンドストローブクロック及び情報ストローブクロックとして用いられる。
【０１３２】
「ＤＤＲ」モードの場合、第２内部クロックＤＣＬＫは、論理ハイまたは論理ロー状態で固定されるか、又は第１内部クロックＴＣＬＫと同じ波形を有する。ここでは、一例として、論理ロー状態に固定させて図示した。例えば、「ＤＤＲ」モードでは、入出力情報が、第１内部クロックＴＣＬＫの立ち上がりエッジ及び立ち下りエッジごとにテストパッドＤＱｉを介して入出力され、「ＱＤＲ０」及び「ＱＤＲ１」モードの情報伝送処理率の１／２程度となる。ここで、第１内部クロックＴＣＬＫは、コマンドストローブクロック及びアドレスストローブクロックとして用いられるだけでなく、情報ストローブクロックとしても用いられる。
【０１３３】
「ＳＤＲ」モードの場合、第２内部クロックＤＣＬＫは、論理ハイまたは論理ロー状態で固定される。例えば、「ＳＤＲ」モードでは、入出力情報が第１内部クロックＴＣＬＫの立ち上がりエッジ又は立ち下りエッジごとにテストパッドＤＱｉを介して入出力され、「ＤＤＲ」モードの情報伝送処理率の１／２程度となる。ここで、第１内部クロックＴＣＬＫは、コマンドストローブクロック、アドレスストローブクロック及び情報ストローブクロックとして用いられる。
【０１３４】
図１１を参照して書き込み動作を説明すると、次の通りである。
【０１３５】
ＤＴＭモード時、モードレジスタイネーブル信号ＭＲＥＢが論理ロー（「０」）状態で外部パッドから入力されると、テスト入／出力制御部９３は、送受信パッドＴＸｉ，ＲＸｉを媒介に入力されるテスト信号を第１グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。
【０１３６】
モード設定部９１は、モードレジスタイネーブル信号ＭＲＥＢに応答して第１グローバルデータバスＧＩＯ＿ＩＮに載せて送信されたテスト信号に含まれる情報伝送モード選択信号ＤＴＴ０，ＤＴＴ１を受信してデコードし、４個のモード信号ＴＱＤＲ０，ＴＱＤＲ１，ＴＤＤＲ，ＴＳＤＲを出力する。
【０１３７】
クロック生成部９２は、モード設定部９１から出力される４個のモード信号ＴＱＤＲ０，ＴＱＤＲ１，ＴＤＤＲ，ＴＳＤＲに応答し、入力された外部クロックＣＬＫを利用して第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫを生成する。このときの各伝送モード別（ＱＤＲ０，ＱＤＲ１，ＤＤＲ，ＳＤＲ）の第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫの波形は、図１１に示すとおりである。
【０１３８】
一方、テスト入／出力制御部９３は、クロック生成部９２から出力される第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫに同期し、入力情報信号をテストパッドＤＱｉから受信する。
【０１３９】
例えば、テスト入／出力制御部９３は、「ＱＤＲ０」モード時に、第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下りエッジごとにテストパッドＤＱｉを介して入力される入力情報信号を受信し、「ＱＤＲ１」モード時には、第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫの立ち上がりエッジ及び立ち下りエッジごとにテストパッドＤＱｉを介して入力される入力情報信号を受信し、「ＤＤＲ」モード時には、第１内部クロックＴＣＬＫの立ち上がりエッジ及び立ち下りエッジごとにテストパッドＤＱｉを介して入力される入力情報信号を受信し、「ＳＤＲ」モード時には、第１内部クロックＴＣＬＫの立ち上がりエッジ又は立ち下りエッジごとにテストパッドＤＱｉを介して入力される入力情報信号を受信する。
【０１４０】
そして、テスト入／出力制御部９３は、送受信パッドＴＸｉ，ＲＸｉから入力されるテスト信号をデコードして内部書き込みコマンド信号ＷＲＩＴＥを生成し、このように生成された書き込みコマンド信号ＷＲＩＴＥに応答し、テストパッドＤＱｉを媒介に入力される入力情報信号を第１グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。ここで、テスト信号は、それぞれの送受信パッドＴＸｉ，ＲＸｉを介して１ビットずつ並列に入力される。テスト信号のビット数が増加する場合、別途にダミーパッドを利用してビット数を追加させることができる。
【０１４１】
バンクを担当するバンク制御部は、モード設定部９１から出力されるバンク選択信号ＢＫＥＮに応答し、第１グローバルデータバスＧＩＯ＿ＩＮからテスト信号と入力情報信号とを受信し、受信したテスト信号をデコードして書き込みコマンド信号を生成する。また、バンク制御部は、テスト信号を通じて入力情報信号が書き込まれるコア領域のメモリセルの行アドレス信号及び列アドレス信号を生成する。
【０１４２】
バンクは、バンク制御部の書き込みコマンド信号に応答し、行アドレス信号及び列アドレス信号に従ってバンク制御部から伝えられる入力情報信号をコア領域のメモリセルに書き込むようになる。
【０１４３】
次に、図１２を参照して読み出し動作を説明すると、次の通りである。
【０１４４】
テスト入／出力制御部９３は、送受信パッドＴＸｉ，ＲＸｉを媒介に入力されるテスト信号（読み出しコマンド信号に該当する信号）を第１グローバルデータバスＧＩＯ＿ＩＮに載せて送信する。
【０１４５】
モード設定部９１は、モードレジスタイネーブル信号ＭＲＥＢに応答し、第１グローバルデータバスＧＩＯ＿ＩＮに載せて送信されたテスト信号に含まれる情報伝送モード選択信号ＤＴＴ０，ＤＴＴ１を受信してデコードし、４個のモード信号ＴＱＤＲ０，ＴＱＤＲ１，ＴＤＤＲ，ＴＳＤＲを出力する。
【０１４６】
クロック生成部９２は、モード設定部９１から出力される４個のモード信号ＴＱＤＲ０，ＴＱＤＲ１，ＴＤＤＲ，ＴＳＤＲに応答し、入力される外部クロックＣＬＫを利用して第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫを生成する。第１内部クロックＴＣＬＫ，第２内部クロックＤＣＬＫは、図１２に示すとおりである。
【０１４７】
バンク制御部は、バンク選択信号ＢＫＥＮに応答し、第１グローバルデータバスＧＩＯ＿ＩＮからテスト信号を受信してデコードし、読み出しコマンド信号を生成する。また、バンク制御部は、テスト信号を介して出力情報信号を読み出すコア領域のメモリセルの行アドレス信号及び列アドレス信号を生成する。
【０１４８】
バンクは、バンク制御部の読み出しコマンド信号に応答し、当該メモリセルの情報をバンク制御部を介して第２グローバルデータバスＧＩＯ＿ＯＵＴに出力する。
【０１４９】
一方、テスト入／出力制御部９３は、テスト信号をデコードして読み出しコマンド信号ＲＥＡＤを生成し、このように生成された読み出しコマンド信号ＲＥＡＤに応答してバンクから第２グローバルデータバスＧＩＯ＿ＯＵＴに載せて送信された出力情報信号を、第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫに同期させ、テストパッドＤＱｉを介して出力する。
【０１５０】
図１２に示すように、テスト入／出力制御部９３は、各モード（ＱＤＲ０，ＱＤＲ１，ＤＤＲ，ＳＤＲ）ごとに互いに異なるよう出力情報信号をテストパッドＤＱｉを介して出力する。図１２で「ＢＬ」は、バースト長（ｂｕｒｓｔ ｌｅｎｇｔｈ）であって、出力される情報のビット数を意味する。「ｔＤＯＬ」は、情報出力遅延時間（ｄａｔａ ｏｕｔｐｕｔ ｌａｔｅｎｃｙ ｔｉｍｅ）であって、メモリセルに書き込まれた情報の読み出しに必要な読み出しコマンド信号などを処理する区間に該当し、「ｔＤＯＬ＝１ＣＬＫ＋ＣＬ（Ｃａｓ Ｌａｔｅｎｃｙ）」で定義することができる。「ｔＡＣ」は、「ｔＤＯＬ」区間後、実際に情報を読み出すまでの遅延区間であって、実際のメモリセルにおいて、情報がローカルデータバス（コア領域内に配置されたデータバス）によるローディング時間を考慮した時間である。
【０１５１】
例えば、「ＱＤＲ０」モード時、テスト入／出力制御部９３は、第２内部クロックＤＣＬＫの立ち上がりエッジ及び立ち下りエッジごとに出力情報信号をテストパッドＤＱｉに出力する。ここで、４クロックの間に１６ビットのバースト長（ＢＬ=１６）でメモリセルに書き込まれた情報が出力されるときは、クォーター（１バンクが４個のクォーターに分割された場合）１個あたり４ビットずつ、クォーターの順に出力される。
【０１５２】
「ＱＤＲ１」モード時、テスト入／出力制御部９３は、第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫの立ち上がりエッジ及び立ち下りエッジごとに出力情報信号をテストパッドＤＱｉを介して出力する。
【０１５３】
「ＤＤＲ」モード時、テスト入／出力制御部９３は、第１内部クロックＴＣＬＫの立ち上がりエッジ及び立ち下りエッジごとに出力情報信号をテストパッドＤＱｉを介して出力する。例えば、４クロックの間に８ビットのバースト長（ＢＬ=８）でメモリセルに書き込まれた情報が内部的に２個のセルに同時に書き込まれ、これに伴う出力は、各クォーターの４ビットの情報が、２ビットずつに分割されて出力される。したがって、正常に動作が行われれば、前の８ビットの情報と後の８ビットの情報は、完全に同じパターンの情報を出力する。したがって、読み出し動作の区間が「ＱＤＲ（Ｏ，１）」モード、又は「ＳＤＲ」モードより４クロック拡張される。
【０１５４】
「ＳＤＲ」モード時、テスト入／出力制御部９３は、第１内部クロックＴＣＬＫの立ち上がりエッジ又は立ち下りエッジごとに出力情報信号をテストパッドＤＱｉを介して出力する。各クォーターの４ビットの情報は、同じ情報として書き込まれ、出力時には、このような４ビットの情報を圧縮し、圧縮状態（パスまたはフェイル）に従って論理ハイまたは論理ローを出力する。
【０１５５】
前述のように、本発明の実施形態に係るマルチポートメモリ素子は、４個のポート、８個のバンク構造を有するメモリ素子を例に挙げたものであって、こうした説明は、本発明の範囲を限定するものではない。また、図１に示すように、ポートとバンクが配置された位置においても、制限されるものではなく、正常動作モード時、外部装置とポートとの間では、直列に情報伝送が実行され、バンクとポートとの間では、並列に情報の伝送を実行する構造を有する、あらゆるマルチポートメモリ素子に適用される。
【０１５６】
さらに、第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫを生成するにあたり、図９において、外部パッドを介して１つの外部クロックＣＬＫのみを利用するのではなく、２つの外部クロックを受信して第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫを生成することができる。このとき、入力される２つの外部クロックは、それぞれ第１内部クロック及び第２内部クロックＴＣＬＫ，ＤＣＬＫと同じ波形を有するようにする。
【０１５７】
また、前記では、直列入／出力インタフェース方式で外部装置及び情報通信を実行するマルチポートメモリ素子を一例に挙げて本発明の好ましい実施形態を説明したが、これは、一例であって、並列入／出力インタフェース方式で外部装置と情報通信を実行する汎用ＤＲＡＭ素子のような、あらゆる半導体メモリ素子にも適用可能である。
【０１５８】
以上で説明したように、本発明によれば、ＤＲＡＭコアテストモード時に並列入／出力インタフェース方式を利用し、単粒チップ内に様々な入／出力情報伝送処理モードを実現し、様々な入／出力情報伝送処理モードＱＤＲ０，ＱＤＲ１，ＤＤＲ，ＳＤＲを選択的に利用してＤＲＡＭコアテストを行なうことによって、テスト時間を減少させることができる。
【０１５９】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１６０】
【図１】既出願のマルチポートメモリ素子の構造を示す概念図である。
【図２】図１に示すバンクの内部構成を示す構成図である。
【図３】図１に示すポートの内部構成を示す構成図である。
【図４Ａ】図１に示すポートに入力される入力信号の基本フレーム形態を示す図である。
【図４Ｂ】図１に示すポートに入力される入力信号の書き込みコマンドフレーム形態を示す図である。
【図４Ｃ】図１に示すポートに入力される入力信号の書き込み情報フレーム形態を示す図である。
【図４Ｄ】図１に示すポートに入力される入力信号の読み出しコマンドフレーム形態を示す図である。
【図４Ｅ】図１に示すポートに入力される入力信号の読み出し情報フレーム形態を示す図である。
【図４Ｆ】図１に示すポートに入力される入力信号のコマンドフレーム形態を示す図である。
【図５】図１に示すバンク制御部の構成を示す構成図である。
【図６】図５に示すステートマシンの構成を示す構成図である。
【図７】ポートからバンクへの入力信号の伝送経路を説明するために示す図である。
【図８】バンクからポートへの出力信号の伝送経路を説明するために示す図である。
【図９】本発明の実施形態に係るマルチポートメモリ素子の構造を示す構成図である。
【図１０】図９に示すテスト入／出力制御部の内部構成を示す構成図である。
【図１１】各情報伝送モード別の情報書き込み動作の波形を示すタイミングチャートである。
【図１２】各情報伝送モード別の情報読み出し動作の波形を示すタイミングチャートである。
【符号の説明】
【０１６１】
１０      メモリセルアレイ
１１      行デコーダ
１２      列デコーダ
１３      書き込みドライバー
１４      情報バス感知増幅器
４１      受信部
４２      送信部
６１，４１１      並列化部
４１２，６３１      コマンド生成部
４１３      バンクアドレス生成部
４１４      バンクアドレス出力部
４１５      入力有効情報出力部
６２     直列化部
４２２      出力有効情報入力部
６３      ステートマシン
６４      入力信号状態判別部
６５      バンク選択部
６６      ポート選択部
６３２      入力情報ストローブ生成部
６３３      行アドレス生成部
６３４      列アドレス生成部
６３５      読み出し情報パイプ制御部
６３６      情報出力制御部
９１      モード設定部
９２      クロック生成部
９３      テスト入／出力制御部
９３１      コマンドデコーダ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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