(57)【要約】  【課題】  通常の半導体装置の製造工程で、寄生容量、寄生抵抗を従来以上に低減することができる半導体装置の製造方法を提供する。  【解決手段】  半導体素子が形成されている半導体層（エピタキシャル層、単結晶シリコン層）のみを残し、半導体基板や絶縁層（埋め込み酸化シリコン層）、あるいはさらに半導体素子としての機能を損なわない範囲で、半導体層（エピタキシャル層、単結晶シリコン層）を除去し、所望の支持基板（第２の支持基板）を貼り付け、個片化する。【選択図】  図１
2007266044.tif 000002
【特許請求の範囲】
【請求項１】
基板上に積層した半導体層表面に半導体素子を形成した半導体基板を用意する工程と、
前記半導体層表面に第１の支持基板を貼り付ける工程と、
少なくとも前記半導体素子を形成した前記半導体層を残し、前記基板、あるいは前記基板および前記半導体層の一部を除去する工程と、
露出した前記半導体層に第２の支持基板を貼り付ける工程と、
前記第１の支持基板を除去し、前記半導体層表面を露出させた後、該半導体層および前記第２の支持基板を切断し、前記第２の支持基板上に前記半導体素子を形成した前記半導体層が接着した半導体装置に個片化する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体層は、前記半導体基板より不純物濃度の高い第１の半導体層と該第１の半導体層上に積層した該第１の半導体層より不純物濃度の低い第２の半導体層からなり、該第２の半導体層表面に前記半導体素子を形成した半導体基板を用意する工程と、
少なくとも前記半導体素子を形成した前記第２の半導体層を残し、前記基板、あるいは前記基板および前記第１の半導体層、あるいは前記基板、前記第１の半導体層および前記第２の半導体層の一部を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記半導体層は、前記半導体基板より不純物濃度の高いＰ型の半導体層と該Ｐ型の半導体層上に積層した該P型の半導体層より不純物濃度の低いＮ型またはＰ型の半導体層からなることを特徴とする半導体装置の製造方法。
【請求項４】
基板上に絶縁層を介して積層した単結晶半導体層表面に半導体素子を形成した半導体基板を用意する工程と、
前記単結晶半導体層表面に第１の支持基板を貼り付ける工程と、
少なくとも前記半導体素子を形成した前記単結晶半導体層を残し、前記基板、あるいは前記基板および前記絶縁層、あるいは前記基板、前記絶縁層および前記単結晶半導体層の一部を除去する工程と、
露出した前記絶縁層、あるいは前記単結晶半導体層に第２の支持基板を貼り付ける工程と、
前記第１の支持基板を除去し、前記単結晶半導体層表面を露出させた後、該単結晶半導体層、前記絶縁層および前記第２の支持基板、あるいは前記単結晶半導体層および前記第２の支持基板を切断し、前記第２の支持基板上に前記絶縁層を介して前記半導体素子を形成した前記単結晶半導体層、あるいは前記第２の支持基板上に前記半導体素子を形成した前記単結晶半導体層が接着した半導体装置に個片化する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記半導体基板は、半導体基板上に酸化シリコン層を介して単結晶シリコン層が積層した半導体基板であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５いずれか記載の半導体装置の製造方法において、
前記半導体装置は、複数の半導体素子の電極間を接続する配線層と、該配線層に接続するバンプ電極と、前記配線層および前記バンプ電極の一部を覆う樹脂層とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板や化合物半導体基板上に能動素子、受動素子（半導体素子）を形成した半導体装置の製造方法に関し、特に、半導体基板に起因する寄生容量、寄生抵抗による特性劣化のない半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置において、高速性あるいは高周波特性といった性能は、半導体素子の寄生容量によって制限されている場合が多い。特に寄生容量のうち、個々の半導体素子と半導体基板との間に生じる容量（基板容量）を下げることで、半導体装置の性能が大きく向上することが知られている。
【０００３】
基板容量を下げるため、半導体からなる支持基板上に絶縁層（埋め込み酸化シリコン層）を介して積層した単結晶シリコン層を有するＳＯＩ（Silicon On Insulator）基板を用いる方法がある。例えば、ＭＯＳ型トランジスタをＳＯＩ基板の単結晶シリコン層に形成するとき、ソース領域およびドレイン領域を構成する不純物領域を埋め込み酸化シリコン層に到達するまで拡散させることで、ドレイン−基板間、ソース−基板間の容量を大きく低減することができる。
【０００４】
また、絶縁基板上に薄い半導体層を形成し、この半導体層に半導体素子を形成することで、基板容量を大幅に低減することも可能である。具体的には、サファイア基板に単結晶シリコン層をエピタキシャル成長させたＳＯＳ（Silicon on sapphire）基板を用いる方法がある。例えば、ＭＯＳ型トランジスタをＳＯＳ基板の単結晶シリコン層に形成するとき、ソース領域およびドレイン領域を構成する不純物領域をサファイア基板に到達するまで拡散させることで、ドレイン−基板間、ソース−基板間の容量を大幅に低減することができる。
【０００５】
一方、パワー用途の半導体装置では、寄生抵抗により性能が劣化していることも多い。例えば、半導体素子の電極を半導体基板の裏面から取り出す構造の半導体装置（例えば縦型二重拡散ＭＯＳ型トランジスタ）においては、半導体基板が直列の寄生抵抗となり、性能劣化の原因となってしまう。そのため、半導体素子を形成した後、半導体基板を薄くし、寄生抵抗を低減する必要があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置の製造方法では、寄生容量を低減するため、ＳＯＩ基板を用いることで、半導体装置の寄生容量を低減していた。しかし、埋め込み酸化シリコン層の厚さは、その製造工程上、それほど厚くできないため、寄生容量を低減する効果には限界があった。またＳＯＳ基板を用いる場合、サファイアは絶縁基板であるため、ＳＯＩ基板に比べて寄生容量を低減する効果は大きい。しかし、ＳＯＳ基板は値段が高く、またサファイアは、一般のシリコン半導体装置の製造装置を用いた製造工程では、加工が難しく、一部の半導体装置に用いられているに過ぎなかった。
【０００７】
一方、寄生抵抗を低減するため、半導体基板を薄くする方法は、厚さが薄くなるに従い、半導体基板表面に形成した積層膜（保護膜や配線層）の応力等によって、半導体基板にそりが生じ、また機械的強度も低下してしまい、その後の組立工程での取り扱いが非常に困難になってしまう。そのため半導体基板の厚さは、５０μｍ程度まで薄くするのが限界であり、寄生抵抗を低減する効果にも限界があった。
【０００８】
本発明は、これらの問題点を解決し、通常の半導体装置の製造装置を用い、寄生容量、寄生抵抗を従来以上に低減することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本願請求項１に係る発明は、基板上に積層した半導体層表面に半導体素子を形成した半導体基板を用意する工程と、前記半導体層表面に第１の支持基板を貼り付ける工程と、少なくとも前記半導体素子を形成した前記半導体層を残し、前記基板、あるいは前記基板および前記半導体層の一部を除去する工程と、露出した前記半導体層に第２の支持基板を貼り付ける工程と、前記第１の支持基板を除去し、前記半導体層表面を露出させた後、該半導体層および前記第２の支持基板を切断し、前記第２の支持基板上に前記半導体素子を形成した前記半導体層が接着した半導体装置に個片化する工程とを含むことを特徴とする。
【００１０】
請求項２に係る発明は、請求項１記載の半導体装置の製造方法において、前記半導体層は、前記半導体基板より不純物濃度の高い第１の半導体層と該第１の半導体層上に積層した該第１の半導体層より不純物濃度の低い第２の半導体層からなり、該第２の半導体層表面に前記半導体素子を形成した半導体基板を用意する工程と、少なくとも前記半導体素子を形成した前記第２の半導体層を残し、前記基板、あるいは前記基板および前記第１の半導体層、あるいは前記基板、前記第１の半導体層および前記第２の半導体層の一部を除去する工程とを含むことを特徴とする。
【００１１】
請求項３に係る発明は、請求項２記載の半導体装置の製造方法において、前記半導体層は、前記半導体基板より不純物濃度の高いＰ型の半導体層と該Ｐ型の半導体層上に積層した該P型の半導体層より不純物濃度の低いＮ型またはＰ型の半導体層からなることを特徴とする。
【００１２】
請求項４に係る発明は、基板上に絶縁層を介して積層した単結晶半導体層表面に半導体素子を形成した半導体基板を用意する工程と、前記単結晶半導体層表面に第１の支持基板を貼り付ける工程と、少なくとも前記半導体素子を形成した前記単結晶半導体層を残し、前記基板、あるいは前記基板および前記絶縁層、あるいは前記基板、前記絶縁層および前記単結晶半導体層の一部を除去する工程と、露出した前記絶縁層、あるいは前記単結晶半導体層に第２の支持基板を貼り付ける工程と、前記第１の支持基板を除去し、前記単結晶半導体層表面を露出させた後、該単結晶半導体層、前記絶縁層および前記第２の支持基板、あるいは前記単結晶半導体層および前記第２の支持基板を切断し、前記第２の支持基板上に前記絶縁層を介して前記半導体素子を形成した前記単結晶半導体層、あるいは前記第２の支持基板上に前記半導体素子を形成した前記単結晶半導体層が接着した半導体装置に個片化する工程とを含むことを特徴とする。
【００１３】
請求項５に係る発明は、請求項４記載の半導体装置の製造方法において、前記半導体基板は、半導体基板上に酸化シリコン層を介して単結晶シリコン層が積層した半導体基板であることを特徴とする。
【００１４】
請求項６に係る発明は、請求項１乃至５いずれか記載の半導体装置の製造方法において、前記半導体装置は、複数の半導体素子の電極間を接続する配線層と、該配線層に接続するバンプ電極と、前記配線層および前記バンプ電極の一部を覆う樹脂層とを備えていることを特徴とする。
【発明の効果】
【００１５】
本発明の製造方法によれば、通常の半導体装置の製造工程のみで、半導体素子が形成されている半導体層のみ（具体的には、厚さ１０〜２０μｍ程度）を残し、基板等を除去することができる。したがって、第２の支持基板を絶縁材料で構成することで、半導体素子の寄生容量を大幅に低減することができ、本発明により形成した半導体装置は、高速性、高周波特性に優れた性能を発揮することが期待される。また、第２の支持基板を金属で構成することで、寄生抵抗を大幅に低減することができ、特に、縦型構造の半導体装置について、寄生抵抗を大幅に低減することができ、パワー用途の半導体装置の特性改善が期待される。
【００１６】
また、本発明の製造方法によって、ＳＯＩ基板上に形成した単結晶シリコン層に半導体素子を形成する場合には、絶縁層（埋め込み酸化シリコン層）がエッチングストッパーとなり選択的に基板を除去することができ、制御性よく半導体装置を形成することができる。同様に、基板上に積層した導電型や不純物濃度の異なる半導体層を備えた半導体基板を用いる場合も、導電型の違いにより、あるいは不純物濃度差により選択性の異なるエッチングが可能であり、制御性よく半導体装置を形成することができる。なお、導電型の異なる半導体層を半導体素子の一部を構成する半導体層として残すことも可能である。さらに導電型の異なる半導体層を備えた半導体基板を用いる場合、ＳＯＩ基板に比べて、非常に安価に半導体装置を形成することができるという利点がある。
【００１７】
本発明の製造方法に使用する半導体基板は、半導体素子間を接続する配線層と、その配線層上にバンプ電極および保護膜としての樹脂層が形成されている、いわゆるウエハレベルチップサイズパッケージを形成するために用意された半導体基板とすることができる。したがって、本発明の製造方法は、ウエハレベルチップサイズパッケージの製造工程の一部となり、本発明を用いても、パッケージの製造コストを大きく増やさずにすむという利点がある。
【００１８】
特に本発明の製造方法をウエハレベルチップサイズパッケージの製造工程の一部とした場合、半導体素子が形成される半導体層の厚さが、従来の１／５〜２／５の厚さまで薄くすることができ、薄型のパッケージの製造方法として好適である。
【発明を実施するための最良の形態】
【００１９】
本発明は、半導体素子が形成されている半導体層（例えば、エピタキシャル層や単結晶シリコン層）のみを残し、半導体基板、導電型の異なる半導体層や絶縁層（例えば、埋め込み酸化シリコン層）、あるいはさらに半導体素子としての機能を損なわない範囲で、半導体素子が形成されている半導体層の一部を除去し、所望の支持基板（第２の支持基板）を貼り付け、個片化することで、寄生容量あるいは寄生抵抗が非常に小さい半導体装置を形成することができる。以下本発明の製造方法について、実施例に従い、詳細に説明する。
【実施例１】
【００２０】
まず第１の実施例として、ＳＯＩ基板を用いて、寄生容量の小さい半導体装置を形成する方法について説明する。通常の製造方法によりシリコンからなる半導体基板１（基板）上に埋め込み酸化シリコン層２（絶縁層）、単結晶シリコン層３（単結晶半導体層）が積層したＳＯＩ基板（半導体基板）を用意する。埋め込み酸化シリコン層２上の単結晶シリコン層３に、所望の集積回路を形成するため、トランジスタ、ダイオード、抵抗などの半導体素子が形成され、各半導体素子間は配線層で接続されており、必要な保護膜１１が形成されている（図１ａ）。ここで、半導体素子の一つとしてＭＯＳ型トランジスタを形成する場合には、図２に示すように、ＬＯＣＯＳ酸化膜４によって分離された単結晶シリコン層３上に、ソース領域５およびドレイン領域６を、埋め込み酸化シリコン層２に達するように形成する。７はゲート電極、８はソース電極、９はドレイン電極、１０は配線層である。なお、図１では、保護膜１１を除き、半導体素子の構造は図示していない。
【００２１】
保護膜１１表面に、接着用樹脂１２を塗布し、第１の支持基板１３を貼り付ける（図１ｂ）。ここで、第１の支持基板１３はガラス板を用い、接着用樹脂１２はアクリル系の樹脂を用いることとする。
【００２２】
次に、半導体基板１を全て除去し、埋め込み酸化シリコン層２を露出させる（図１ｃ）。ここで、半導体基板１は、研磨により薄層化した後、わずかに残るシリコンからなる半導体基板１を水酸化ナトリウム温水溶液でエッチングする。埋め込み酸化シリコン層２は水酸化ナトリウム温水溶液ではエッチングレートがシリコンに比べて非常に遅いため、埋め込み酸化シリコン層２が全て露出したところでエッチングが止まり（エッチングストッパーとなり）、制御性良く、半導体基板１を除去することができる。なお、半導体基板１は、研磨による薄層化を行わず、水酸化ナトリウム温水溶液によって全てエッチング除去することも可能である。またエッチング液は、水酸化ナトリウム温水溶液に限らず、他のエッチング液を使用することも可能である。
【００２３】
次に、露出する埋め込み酸化シリコン層２表面に、第２の支持基板１４を貼り付ける（図１ｄ）。ここでは、第２の支持基板１４はエポキシ樹脂フィルムを用い、露出する埋め込み酸化シリコン層２表面に熱圧着することにより、接着剤なしで貼り付けることができる。第２の支持基板１４は、機械的強度、熱的安定性、電気的特性を考慮し、所望の特性を有する材質を選択すればよい。接着方法は熱圧着の他、樹脂を塗布し加熱処理して溶剤を揮発させて接着する方法や、接着剤を用いて接着する方法も可能である。
【００２４】
次に、接着用樹脂１２を溶解する溶液に浸漬して、第１の支持基板１３を除去する（図１ｅ）。接着用樹脂１２の種類によっては、加熱して接着性を劣化させたり、紫外線を照射して接着性を変化させ、第１の支持基板１３を除去することも可能である。なお、この第１の支持基板１３を除去する工程で、保護膜１１や第２の支持基板１４が剥離することがないようにすることはいうまでもない。
【００２５】
以下、通常の半導体装置の個片化工程同様、ダイシングソーを用いて、保護膜１１、単結晶シリコン層３、埋め込み酸化シリコン層２とともに第２の支持基板１４を切断、個片化することで、半導体装置を形成することができる。
【００２６】
このように形成した半導体装置は、半導体基板１の代わりに、絶縁性の第２の支持基板１４が埋め込み酸化シリコン層２に接着した構造となっているので、例えば図２に示したＭＯＳ型トランジスタを形成する場合には、ソース領域５と第２の支持基板１４間の容量、あるいはドレイン領域６と第２の支持基板１４間の容量は、半導体基板１を残した基板容量に比べて、小さくすることができる。さらに、配線層１０と第２の支持基板１４との間の容量も大きく低減できるため、高周波特性の向上が期待される。
【実施例２】
【００２７】
次に、本発明の第２の実施例について、図３を用いて説明する。まず第１の実施例同様、シリコンからなる半導体基板１（基板）上に埋め込み酸化シリコン層２（絶縁層）、単結晶シリコン層３（単結晶半導体層）が積層したＳＯＩ基板（半導体基板）を用意する。埋め込み酸化シリコン層２上の単結晶シリコン層３に、所望の集積回路を形成するため、トランジスタ、ダイオード、抵抗などの半導体素子が形成され、各半導体素子間は配線層で接続されており、必要な保護膜１１が形成されている（図３ａ）。ここで、半導体素子の一つとして縦型二重拡散ＭＯＳ型トランジスタを形成する場合には、図４に示すように、単結晶シリコン層３上に、ボディ領域１５を形成し、ボディ領域１５中にソース領域５を形成する。１６はソース領域５およびボディ領域１５に接続するソース・ボディ電極である。なお、図３では、保護膜１１を除き、半導体素子の構造は図示していない。
【００２８】
保護膜１１表面に、接着用樹脂１２を塗布し、第１の支持基板１３を貼り付ける（図３ｂ）。ここで、第１の支持基板１３はガラス板を用い、接着用樹脂１２はアクリル系の樹脂を用いることとする。
【００２９】
次に、半導体基板１を全て除去し、埋め込み酸化シリコン層２を露出させる。ここで、半導体基板１は、研磨により薄層化し、わずかに残るシリコンからなる半導体基板１を水酸化ナトリウム温水溶液でエッチングする。埋め込み酸化シリコン層２は水酸化ナトリウム温水溶液ではエッチングレートがシリコンに比べて非常に遅いため、埋め込み酸化シリコン層２が全て露出したところでエッチングが止まり、制御性良く、半導体基板１を除去することができる。次に、第１の実施例と異なり、露出した埋め込み酸化シリコン層２もフッ酸によって除去する（図３ｃ）。なお、半導体基板１は、研磨による薄層化を行わず、水酸化ナトリウム温水溶液中によって全てエッチング除去することも可能である。また、エッチング液は、水酸化ナトリウム温水溶液に限らず、他のエッチング液を使用することも可能であり、さらに埋め込み酸化シリコン層２を連続してエッチングできるエッチング液を用いることもできる。なお、埋め込み酸化シリコン層２を除去する際、埋め込み酸化シリコン層２を選択的に除去するほか、半導体素子の機能を損なわない範囲で、単結晶シリコン層３の一部を除去することも可能である。
【００３０】
その後、露出する単結晶シリコン層３に第２の支持基板１４を貼り付ける（図３ｄ）。ここで、第２の支持基板１４として金属板を用いることとする。具体的には、低抵抗で、機械的強度が強いアルミニウム板を用いる。アルミニウム板と単結晶シリコン層３を貼り付ける方法は、貼り付け面を対向した形で真空装置に入れ、貼り付け面にイオンビームを照射した後、圧着することで、接着面の抵抗を小さくすることができる。あるいは導電性の接着剤を用いて、貼り付けることも可能である。
【００３１】
以下、第１の実施例同様、接着用樹脂１２を溶解する溶液に浸漬して、第１の支持基板１３を除去する（図３ｅ）。接着用樹脂１２の種類によっては、加熱して接着性を劣化させたり、紫外線を照射して接着性を変化させ、第１の支持基板１３を除去することも可能である。なお、この第１の支持基板１３を除去する工程で、保護膜１１や第２の支持基板１４が剥離することがないようにすることはいうまでもない
【００３２】
次に、通常の半導体装置の個片化工程同様、ダイシングソーを用いて、保護膜１１、単結晶シリコン層３とともに第２の支持基板１４を切断、個片化することで、半導体装置を形成することができる。
【００３３】
このように形成した半導体装置は、第２の支持基板１４がドレイン電極として動作することになる。単結晶シリコン層３に直接接着した第２の支持基板１４は、それ自体非常に低抵抗であるのに加え、単結晶シリコン層３の極近傍に配置されるため、半導体基板上に形成される従来の半導体装置に比べて、寄生抵抗がほとんど無い半導体装置を実現することができ、パワー用途の半導体装置として特性改善が期待される。
【実施例３】
【００３４】
以上第１および第２の実施例では、ＳＯＩ基板を用いて半導体装置を形成する方法について説明した。しかし、ＳＯＩ基板は通常の半導体基板より高価であるので、次に通常の半導体基板を用いた製造方法について説明する。
【００３５】
本発明の第３の実施例を図５に示す。本実施例では、ＳＯＩ基板の代わりに、通常の半導体装置の製造方法により、シリコンからなるＮ型の半導体基板１上に、半導体基板１より不純物濃度の高いＰ型高濃度層１７、Ｐ型高濃度層１７より不純物濃度の低いＮ型の単結晶シリコン層３が積層した半導体基板を用意する。Ｐ型高濃度層１７上の単結晶シリコン層３に、所望の集積回路を形成するため、トランジスタ、ダイオード、抵抗などの半導体素子が形成され、各半導体素子間は配線層で接続されており、必要な保護膜１１が形成されている（図５ａ）。ここで、第１の実施例同様、半導体素子の一つとしてＭＯＳ型トランジスタを形成する場合には、図６に示すように、ＬＯＣＯＳ酸化膜４によって分離された単結晶シリコン層３上に、ソース領域５およびドレイン領域６を形成する。Ｐ型高濃度層１７は、単結晶シリコン層３表面から高エネルギーで不純物イオンを注入する方法や、半導体基板１表面にＰ型高濃度層１７を形成した後、単結晶シリコン層３をエピタキシャル形成する方法により形成することができる。なお、図５では、保護膜１１を除き、半導体素子の構造は図示していない。
【００３６】
保護膜１１表面に、接着用樹脂１２を塗布し、第１の支持基板１３を貼り付ける（図５ｂ）。ここで、第１の支持基板１３はガラス板を用い、接着用樹脂１２はアクリル系の樹脂を用いることとする。
【００３７】
次に、半導体基板１を全て除去し、Ｐ型高濃度層１７を露出させる（図５ｃ）。ここで、半導体基板１は、研磨により薄層化した後、わずかに残るシリコンからなるＮ型の半導体基板１を水酸化カリウム温水溶液でエッチングする。Ｐ型高濃度層１７は水酸化カリウム温水溶液ではエッチングできないため、Ｐ型高濃度層１７が全て露出したところでエッチングが止まり（エッチングストッパーとなり）、制御良く、半導体基板１を除去することができる。半導体基板１のエッチング液は、水酸化カリウム温水溶液の他、組成比を最適化したフッ硝酸溶液を用いると、選択性よく半導体基板１を除去することができる。
【００３８】
次に、Ｐ型高濃度層１７を除去し、単結晶シリコン層３を露出させる。Ｐ型高濃度層１７の除去は、反応性イオンエッチングを用いる。反応性イオンエッチングは、不純物濃度依存性が少なく、必要量を高精度にエッチングできるからである。このエッチングには、他の方法でも、精度が確保できれば、問題なく使用できる。また、半導体素子の機能を損なわない範囲で、単結晶シリコン層３の一部を除去しても問題ない。なお、Ｐ型高濃度層１７を半導体素子の一部として使う場合には、Ｐ型高濃度層１７のエッチング工程は省略してもよい。
【００３９】
次に、露出する単結晶シリコン層３表面（Ｐ型高濃度層１７を除去しない場合にはＰ型高濃度層１７表面、以下、Ｐ型高濃度層１７を除去しない場合の説明を省略し、Ｐ型高濃度層１７を除去しない場合は、「単結晶シリコン層３」を「Ｐ型高濃度層１７」と読み替えることとする。）に第２の支持基板１４を貼り付ける（図５ｄ）。ここでは、第２の支持基板１４はエポキシ樹脂フィルムを用い、露出する単結晶シリコン層３表面に加熱圧着することにより、接着剤なしで貼り付けることができる。第２の支持基板１４は、機械的強度、熱的安定性、電気的特性を考慮し、所望の特性を有する材質を選択すればよい。接着方法は熱圧着の他、樹脂を塗布し加熱処理で溶剤を揮発させて接着する方法や、接着剤を用いて接着する方法も可能である。
【００４０】
次に、接着用樹脂１２を溶解する溶液に浸漬して、第１の支持基板１３を除去する（図５ｅ）。接着用樹脂１２の種類によっては、加熱して接着性を劣化させたり、紫外線を照射して接着性を変化させ、第１の支持基板１３を除去することも可能である。なお、この第１の支持基板１３を除去する工程で、保護膜１１や第２の支持基板１４が剥離することがないようにすることはいうまでもない。
【００４１】
以下、通常の半導体装置の個片化工程同様、ダイシングソーを用いて、保護膜１１、単結晶シリコン層３（Ｐ型高濃度層１７が除去されていない場合はＰ型高濃度層１７を含む）とともに第２の支持基板１４を切断、個片化することで、半導体装置を形成することができる。
【００４２】
このように形成した半導体装置は、半導体基板１の代わりに、絶縁性の第２の支持基板１４が単結晶シリコン層３に接着した構造となっているので、例えば図６に示したＭＯＳ型トランジスタを形成する場合には、ソース領域５と第２の支持基板１４間の容量、あるいはドレイン領域６と第２の支持基板１４間の容量は、半導体基板を残した基板容量に比べて、小さくすることができる。さらに、配線層１０と第２の支持基板１４との間の容量も大きく低減できるため、高周波特性の向上が期待される。また、安価な半導体基板を用いることができるという利点もある。
【００４３】
以上本発明について第１乃至第３の実施例について説明したが、本発明に使用する第１の支持基板および第２の支持基板は、上記実施例において使用したものに限定されるものではなく、適宜選択すればよく、例えば、フィルム状の樹脂、ガラス板、セラミック板、金属板など組み合わせて使用することができる。また、その接着方法についても、選択した支持基板の材質等を考慮し、適宜選択すればよい。
【００４４】
また、不純物濃度あるいは導電型の異なる半導体層の組合せは上記実施例に限るものではない。さらに、導電型は同一で不純物濃度のみ異なる半導体層を半導体基板基板上に積層し、基板、半導体層をそれぞれ除去することも可能である。さらにまた、半導体基板上に導電型の異なる半導体層や絶縁層を介さず、半導体層（例えば、エピタキシャル層）が形成された半導体基板を用いてもよい。その場合、基板を除去する際、均一に除去する方法を、適宜選択する必要がある。
【実施例４】
【００４５】
次に第４の実施例について説明する。上記第１乃至第３の実施例では、図２、図４、図６に示すように、半導体素子の電極は配線層によって接続している場合について説明した。本発明は、半導体素子の電極を配線層で接続し、さらに配線層にバンプ電極が接続した構造としてもよい。すなわち本発明は、ウエハレベルチップサイズパッケージを形成するために用意された基板を用いることができる。具体的には図２、図４、図６に示す半導体基板の図示しない領域にバンプ電極が形成されており、半導体基板表面に図示しない樹脂層が形成された半導体基板を用いることになる。図示しない樹脂層は、半導体基板表面を被覆するとともに、バンプ電極の一部を露出する構成となる。このような構造の半導体基板を用いて、本発明の製造方法により半導体装置を形成すると、個片化後の半導体装置は、ウエハレベルチップサイズパッケージとなり、高性能化、小型化、薄型化された半導体装置を形成することができる。なお、第１の支持基板を除去して半導体基板表面を露出した後、バンプ電極上に、さらにハンダバンプを形成する工程を付加することも可能である。さらに、第１の支持基板を除去したときに、バンプ電極が樹脂に被覆され露出していない場合には、樹脂を除去して、バンプ電極を露出させる工程を付加することも可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第１の実施例で使用する半導体基板に形成されたＭＯＳ型トランジスタの断面図である。
【図３】本発明の第２の実施例の説明図である。
【図４】本発明の第２の実施例で使用する半導体基板に形成された縦型二重拡散ＭＯＳ型トランジスタの断面図である。
【図５】本発明の第３の実施例の説明図である。
【図６】本発明の第３の実施例で使用する半導体基板に形成されたＭＯＳ型トランジスタの断面図である。
【符号の説明】
【００４７】
１；半導体基板、２；埋め込み酸化シリコン層、３単結晶シリコン層、４；ＬＯＣＯＳ酸化膜、５；ソース領域、６；ドレイン領域、７；ゲート電極、８；ソース電極、９；ドレイン電極、１０；配線層、１１；保護膜、１２；接着用樹脂、１３；第１の支持基板、１４；第２の支持基板、１５；ボディ領域、１６；ソース・ボディ電極、１７；Ｐ型高濃度層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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