(57)【要約】【課題】ストレージノードからのリークを低減する。【解決手段】書き込みトランジスタＷＴ、転送トランジスタＴＴ、アンプトランジスタＡＴおよび電荷蓄積キャパシタ（ストレージ・キャパシタＣ１）を有し、書き込みトランジスタ書き込みトランジスタＷＴは、ソース・ドレイン領域の一方が書き込みビット線ＷＢＬに接続され、他方がアンプトランジスタＡＴのゲートに接続され、ゲートが書き込みワード線ＷＷＬに接続され、転送トランジスタＴＴは、ソース・ドレイン領域の一方がアンプトランジスタＡＴのゲートに接続され、他方がストレージ・キャパシタＣ１のストレージノード電極に接続され、ゲートが転送ゲート線ＴＧに接続され、アンプトランジスタＡＴのドレインが読み出しビット線ＲＢＬに接続され、ソースがコモンソース線ＣＳＬに接続されている。【選択図】図１
2007115335.tif 000002
【特許請求の範囲】
【請求項１】
書き込みトランジスタ、転送トランジスタ、アンプトランジスタおよび電荷蓄積キャパシタを有し、
前記書き込みトランジスタは、ソース・ドレイン領域の一方が書き込みビット線に接続され、他方が前記アンプトランジスタのゲートに接続され、ゲートが書き込みワード線に接続され、
前記転送トランジスタは、ソース・ドレイン領域の一方がアンプトランジスタのゲートに接続され、他方が前記電荷蓄積キャパシタのストレージノード電極に接続され、ゲートが転送ゲート線に接続され、
前記アンプトランジスタのドレインが読み出しビット線に接続され、ソースがコモンソース線に接続されている
半導体メモリ装置。
【請求項２】
複数のメモリセルからなるメモリセルアレイを有し、
前記メモリセルアレイ内で、
前記書き込みトランジスタの他方のソース・ドレイン領域と前記アンプトランジスタのゲートとが共通接続されているノードに対し、当該ノードに一方のソース・ドレイン領域を接続している前記転送トランジスタがＮ（Ｎ：２以上の自然数）個並列に設けられ、
前記Ｎ個の転送トランジスタの他方のソース・ドレイン領域それぞれに、前記電荷蓄積キャパシタが接続され、
前記転送トランジスタと前記電荷蓄積キャパシタとをメモリセルごとに備え、
前記書き込みトランジスタと前記アンプトランジスタをＮ個のメモリセルで共有している
請求項１に記載の半導体メモリ装置。
【請求項３】
前記書き込みトランジスタと前記アンプトランジスタとを共有するＮ個のメモリセルを１ユニットとし、複数のユニットが前記メモリセル内にマトリックス状に配置され、
前記書き込みビット線がメイン線とサブ線からなり、
前記メイン線が一方向に並ぶ複数のユニットで共有され、
前記サブ線が前記ノードを構成し、ユニットごとに設けられている
請求項２に記載の半導体メモリ装置。
【請求項４】
前記転送トランジスタが、
第１導電型半導体からなるウェルと、
第１導電型半導体と逆導電型の第２導電型半導体からなり、前記ウェル内で互いに離間している２つのソース・ドレイン領域と、を有し、
前記２つのソース・ドレイン領域の一方が前記電荷蓄積キャパシタの前記ストレージノード電極を形成し、
当該一方のソース・ドレイン領域に接合する前記ウェルが、前記電荷蓄積キャパシタの固定電位電極を兼用する
請求項１に記載の半導体メモリ装置。
【請求項５】
前記ストレージノード電極を形成する前記一方のソース・ドレイン領域と同じ第２導電型を有し、当該一方のソース・ドレイン領域より高濃度な高濃度不純物領域が、前記一方のソース・ドレイン領域内で前記ウェルに接しない位置に形成されている
請求項４に記載の半導体メモリ装置。
【請求項６】
前記ストレージノード電極を形成する前記一方のソース・ドレイン領域の一部が前記転送トランジスタのゲート電極と平面パターンで重なり、当該一方のソース・ドレイン領域の第２導電型不純物濃度が、他方のソース・ドレイン領域の第２導電型不純物濃度より低い
請求項４に記載の半導体メモリ装置。
【請求項７】
書き込みトランジスタ、転送トランジスタ、アンプトランジスタ、選択トランジスタおよび電荷蓄積キャパシタを有し、
前記書き込みトランジスタは、ソース・ドレイン領域の一方が書き込みビット線に接続され、他方が前記アンプトランジスタのゲートに接続され、ゲートが書き込みワード線に接続され、
前記転送トランジスタは、ソース・ドレイン領域の一方がアンプトランジスタのゲートに接続され、他方が前記電荷蓄積キャパシタのストレージノード電極に接続され、ゲートが転送ゲート線に接続され、
前記アンプトランジスタのドレインが前記選択トランジスタのソースに接続され、ソースがコモンソース線に接続され、
前記選択トランジスタのドレインが読み出しビット線に接続され、ゲートが読み出しワード線に接続されている
半導体メモリ装置。
【請求項８】
複数のメモリセルからなるメモリセルアレイを有し、
前記メモリセルアレイ内で、
前記書き込みトランジスタの他方のソース・ドレイン領域と前記アンプトランジスタのゲートとが共通接続されているノードに対し、当該ノードに一方のソース・ドレイン領域を接続している前記転送トランジスタがＮ（Ｎ：２以上の自然数）個並列に設けられ、
前記Ｎ個の転送トランジスタの他方のソース・ドレイン領域それぞれに、前記電荷蓄積キャパシタが接続され、
前記転送トランジスタと前記電荷蓄積キャパシタとをメモリセルごとに備え、
前記書き込みトランジスタ、前記アンプトランジスタおよび前記選択トランジスタをＮ個のメモリセルで共有している
請求項７に記載の半導体メモリ装置。
【請求項９】
前記書き込みトランジスタ、前記アンプトランジスタおよび前記選択トランジスタを共有するＮ個のメモリセルを１ユニットとし、複数のユニットが前記メモリセル内にマトリックス状に配置され、
前記書き込みビット線がメイン線とサブ線からなり、
前記メイン線が一方向に並ぶ複数のユニットで共有され、
前記サブ線が前記ノードを構成し、ユニットごとに設けられている
請求項８に記載の半導体メモリ装置。
【請求項１０】
前記転送トランジスタが、
第１導電型半導体からなるウェルと、
第１導電型半導体と逆導電型の第２導電型半導体からなり、前記ウェル内で互いに離間している２つのソース・ドレイン領域と、を有し、
前記２つのソース・ドレイン領域の一方が前記電荷蓄積キャパシタの前記ストレージノード電極を形成し、
当該一方のソース・ドレイン領域に接合する前記ウェルが、前記電荷蓄積キャパシタの固定電位電極を兼用する
請求項７に記載の半導体メモリ装置。
【請求項１１】
書き込みトランジスタ、転送トランジスタ、アンプトランジスタ、選択トランジスタ、電荷蓄積キャパシタおよび昇圧キャパシタを有し、
前記書き込みトランジスタは、ソース・ドレイン領域の一方が書き込みビット線に接続され、他方が前記昇圧キャパシタの一方電極に接続され、ゲートが書き込みワード線に接続され、
前記転送トランジスタは、ソース・ドレイン領域の一方が前記昇圧キャパシタの一方電極に接続され、他方が前記電荷蓄積キャパシタのストレージノード電極に接続され、ゲートが転送ゲート線に接続され、
前記アンプトランジスタのゲートが前記アンプトランジスタの他方電極に接続され、ドレインが前記選択トランジスタのソースに接続され、ソースがコモンソース線に接続され、
前記選択トランジスタのドレインが読み出しビット線に接続され、ゲートが読み出しワード線に接続されている
半導体メモリ装置。
【請求項１２】
前記昇圧キャパタが、ゲートが前記アンプトランジスタのゲートに接続され、ソースとドレインの一方が読み出しワード線に接続されているＭＯＳ容量からなる
請求項１１に記載の半導体メモリ装置。
【請求項１３】
複数のメモリセルからなるメモリセルアレイを有し、
前記メモリセルアレイ内で、
前記書き込みトランジスタの他方のソース・ドレイン領域と前記昇圧キャパシタの一方電極とが共通接続されているノードに対し、当該ノードに一方のソース・ドレイン領域を接続している前記転送トランジスタがＮ（Ｎ：２以上の自然数）個並列に設けられ、
前記Ｎ個の転送トランジスタの他方のソース・ドレイン領域それぞれに、前記電荷蓄積キャパシタが接続され、
前記転送トランジスタと前記電荷蓄積キャパシタとをメモリセルごとに備え、
前記書き込みトランジスタ、前記アンプトランジスタ、前記選択トランジスタおよび前記昇圧キャパシタをＮ個のメモリセルで共有している
請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記書き込みトランジスタ、前記アンプトランジスタ、前記選択トランジスタおよび前記昇圧キャパシタを共有するＮ個のメモリセルを１ユニットとし、複数のユニットが前記メモリセル内にマトリックス状に配置され、
前記書き込みビット線がメイン線とサブ線からなり、
前記メイン線が一方向に並ぶ複数のユニットで共有され、
前記サブ線が前記ノードを構成し、ユニットごとに設けられている
請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記転送トランジスタが、
第１導電型半導体からなるウェルと、
第１導電型半導体と逆導電型の第２導電型半導体からなり、前記ウェル内で互いに離間している２つのソース・ドレイン領域と、を有し、
前記２つのソース・ドレイン領域の一方が前記電荷蓄積キャパシタの前記ストレージノード電極を形成し、
当該一方のソース・ドレイン領域に接合する前記ウェルが、前記電荷蓄積キャパシタの固定電位電極を兼用する
請求項１１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き込みトランジスタからストレージノードに電荷を入力し、ストレージノードの電圧に応じてアンプトランジスタをオンまたはオフさせて読み出し動作する半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ素子で、いわゆるダイナミックランダムアクセスメモリ（ＤＲＡＭ）に分類されるメモリ素子の中で、１Ｔ１Ｃ型ＤＲＡＭは、１つのトランジスタと１つの電荷蓄積キャパシタからなり、高集積性に優れている。
ところが、１Ｔ１Ｃ型ＤＲＡＭはビット線を充放電することから、電荷蓄積キャパシタＣの容量は数十[fF]という大きな容量が必要であり、セルサイズの微細化とともにキャパシタの製造技術が複雑になってきている。
【０００３】
上記の理由から３Ｔ型ＤＲＡＭが提案されている（たとえば特許文献１参照）。
３Ｔ型ＤＲＡＭは、３個のトランジスタからなり、セル面積は１Ｔ１Ｃ型ＤＲＡＭに及ばないが、増幅機能を持つことから、大容量の電荷蓄積キャパシタを必要とせず、ロジックプロセスとの整合性がよい。
【０００４】
図１５に、特許文献１で提案されているタイプの３Ｔ型ＤＲＡＭセルの等価回路を示す。
書き込みトランジスタＷＴのドレインが書き込みビット線（ＷＢ）に接続され、ソースがアンプトランジスタＡＴのゲートに接続され、ゲートが書き込みワード線（ＷＷ）に接続されている。アンプトランジスタＡＴのソースが接地され、ドレインが選択トランジスタＳＴのソースに接続されている。選択トランジスタＳＴのドレインが読み出しビット線ＲＢに接続され、ゲートが読み出しワード線ＲＷに接続されている。
【０００５】
この３Ｔ型ＤＲＡＭの動作について説明する。
書き込みは、書き込みワード線ＷＷをオン、すなわちハイレベルに立ち上げて、書き込みトランジスタＷＴを活性化する。セルに“１”データを格納する場合には、書き込みビット線ＷＢを電源電圧Ｖddに、セルに“０”データを格納する場合には、書き込みビット線ＷＢを０[Ｖ]に設定する。これによって、電荷蓄積ノード（ストレージＳＮ）に所望の電圧が与えられる。
蓄積電荷は、主に書き込みトランジスタＷＴのソース側拡散層と基板およびゲート間の容量と、アンプトランジスタＡＴのＭＯＳ容量に蓄積される。
【０００６】
書き込み後は書き込みワード線ＷＷをオフ、すなわちローレベルに立ち下げて、書き込みトランジスタＷＴをオフする。これによって、ストレージノードＳＮはフローティングとなり、蓄積電荷は保持される。
【０００７】
読み出し時は、読み出しビット線ＲＢをプリチャージした後、読み出しワード線ＲＷを選択する。
セルに“１”データが書き込まれている場合には、アンプトランジスタＡＴと選択トランジスタＳＴの両方がオンとなることから、読み出しビット線ＲＢは接地電圧（ＧＮＤ）に接続され、読み出しビット線ＲＢの電圧は低下する。
セルに“０”データが書き込まれている場合には、選択トランジスタＳＴはオン可能となるが、アンプトランジスタＡＴがオフ状態を維持することから、読み出しビット線ＲＢは接地電圧（ＧＮＤ）に接続されず、読み出しビット線ＲＢの電圧は変化しない。
読み出しビット線ＲＢの電圧の変化を不図示のセンスアンプで判別する。
【０００８】
３Ｔ型ＤＲＡＭの他に、３Ｔ１Ｃ型ＤＲＡＭも提案されている（たとえば特許文献２参照）。
３Ｔ１Ｃ型ＤＲＡＭは、３Ｔ型ＤＲＡＭに電荷蓄積キャパシタ（以下、ストレージ・キャパシタという）を１個付けた構成である。このストレージ・キャパシタは、一般にはＭＯＳ容量を用いていることから、複雑なキャパシタ製造プロセスを必要としない。
【０００９】
図１６に、特許文献２に記載されているタイプの３Ｔ１Ｃ型ＤＲＡＭセルの等価回路を示す。
書き込みトランジスタＷＴのドレインが書き込みビット線（ＷＢ）に接続され、ソースがアンプトランジスタＡＴのゲートとストレージ・キャパシタＣの一方電極に接続され、ゲートがワード線（Ｗ）に接続されている。アンプトランジスタＡＴのソースは接地され、ドレインは選択トランジスタＳＴのソースに接続されている。選択トランジスタＳＴのドレインは読み出しビット線（ＲＢ）に接続され、ゲートはワード線（Ｗ）に接続されている。
【００１０】
この３Ｔ１Ｃ型ＤＲＡＭの動作について説明する。
書き込みは、ワード線をオンして書き込みトランジスタＷＴを活性化する。
セルに“１”データを格納する場合には、書き込みビット線（ＷＢ）を電源電圧Ｖddに、セルに“０”データを格納する場合には、書き込みビット線（ＷＢ）を０[Ｖ]に設定する。これによって、ストレージノードＳＮに所望の電圧が与えられる。
蓄積電荷は、主に書き込みトランジスタＷＴのソース側拡散層と基板およびゲート間の容量と、アンプトランジスタＡＴのＭＯＳ容量と、ストレージノードＳＮに接続されたストレージ・キャパシタＣに蓄積される。
【００１１】
書き込み後はワード線をオフして書き込みトランジスタＷＴをオフにする。これによって、ストレージノードＳＮはフローティングとなり、電荷蓄積は保持される。
【００１２】
読み出し時は、ストレージノードＳＮに接続されたストレージ・キャパシタＣの他方電極が接続された端子Ｔに正の電圧を与える。
これによってストレージノードＳＮの電圧が昇圧される。この際、ストレージノードＳＮの電圧は、セルに“１”データが書き込まれている場合には、アンプトランジスタＡＴがオンする程度まで上昇するが、セルに“０”データが書き込まれている場合には、ストレージノードＳＮの電圧上昇量が低く、アンプトランジスタＡＴはオフのままとなる。
ワード線をオンにすると、セルに“１”データが書き込まれている場合には、アンプトランジスタＡＴと選択トランジスタＳＴの両方がオンとなることから、読み出しビット線（ＲＢ）は接地電圧（ＧＮＤ）に接続され、読み出しビット線（ＲＢ）の電圧は低下する。
セルに“０”データが書き込まれている場合には、選択トランジスタＳＴはオンとなるが、アンプトランジスタＡＴがオフ状態を維持することから、読み出しビット線（ＲＢ）は接地電圧（ＧＮＤ）に接続されず、読み出しビット線（ＲＢ）の電圧は変化しない。
読み出しビット線（ＲＢ）の電圧の変化を不図示のセンスアンプで判別する。
【特許文献１】特開昭６０−９５９６３号公報
【特許文献２】特開昭６３−８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
３Ｔ型ＤＲＡＭ、３Ｔ１Ｃ型ＤＲＡＭのいずれにおいても、データ保持時に蓄積ノードの電圧がリークすることは避けられない。
【００１４】
リークの経路としては、
（１）ストレージノードＳＮから書き込みビット線（ＷＢ）への書き込みトランジスタＷＴのオフリーク、
（２）ストレージノードＳＮから書き込みトランジスタＷＴのゲートに抜けるゲート絶縁膜リーク、
（３）ストレージノードＳＮのＮ型不純物領域から基板（もしくはＰウェル）に抜ける、Ｎ型不純物領域と基板またはＰウェル間の接合リーク、
（４）ストレージノードＳＮから基板（もしくはＰウェル）に抜けるストレージ・キャパシタＣの電極間のリーク、
（５）ストレージノードＳＮから基板（もしくはＰウェル）に抜けるアンプトランジスタＡＴのゲート絶縁膜リークが存在する。
【００１５】
ストレージノードＳＮからの接合リークとゲート絶縁膜リーク（上記（３）および（５））は、ストレージノードＳＮからの電界の強さに関係している。この電界は、一般的にストレージノードＳＮの拡散層（Ｎ型不純物領域）の不純物濃度が濃い程大きくなる傾向がある。
ストレージノードＳＮの拡散層の不純物濃度は、ロジック回路のトランジスタのソース・ドレイン不純物領域と同等の濃度に設定されていることから、ロジック回路並みのリーク電流が生じてしまう。
【００１６】
ストレージノードＳＮに“１”データが書き込まれている場合に、ストレージノードＳＮの電圧がリークすると、アンプトランジスタＡＴのゲート電圧が低下することから、アンプトランジスタＡＴの駆動能力が低下し、誤読み出しの原因となる。
そのため、書き込みデータを正確にかつ高速に読み出すには、蓄積データをリフレッシュする必要がある。そして、リーク電流が大きいと、ストレージノードＳＮの電圧が速く落ちてしまうことから、リフレッシュ間隔を短くしなければならず、消費電力が大きくなってしまう。
【００１７】
本発明が解決しようとする課題は、いわゆるゲインセルと称されるＤＲＡＭセルにおいて、ストレージノードからのリークを低減することである。
【課題を解決するための手段】
【００１８】
本発明に係る半導体メモリ装置は、書き込みトランジスタ、転送トランジスタ、アンプトランジスタおよび電荷蓄積キャパシタを有し、前記書き込みトランジスタは、ソース・ドレイン領域の一方が書き込みビット線に接続され、他方が前記アンプトランジスタのゲートに接続され、ゲートが書き込みワード線に接続され、前記転送トランジスタは、ソース・ドレイン領域の一方がアンプトランジスタのゲートに接続され、他方が前記電荷蓄積キャパシタのストレージノード電極に接続され、ゲートが転送ゲート線に接続され、前記アンプトランジスタのドレインが読み出しビット線に接続され、ソースがコモンソース線に接続されている。
【００１９】
本発明に係る他の半導体メモリ装置は、書き込みトランジスタ、転送トランジスタ、アンプトランジスタ、選択トランジスタおよび電荷蓄積キャパシタを有し、前記書き込みトランジスタは、ソース・ドレイン領域の一方が書き込みビット線に接続され、他方が前記アンプトランジスタのゲートに接続され、ゲートが書き込みワード線に接続され、前記転送トランジスタは、ソース・ドレイン領域の一方がアンプトランジスタのゲートに接続され、他方が前記電荷蓄積キャパシタのストレージノード電極に接続され、ゲートが転送ゲート線に接続され、前記アンプトランジスタのドレインが前記選択トランジスタのソースに接続され、ソースがコモンソース線に接続され、前記選択トランジスタのドレインが読み出しビット線に接続され、ゲートが読み出しワード線に接続されている。
【００２０】
本発明に係る他の半導体メモリ装置は、書き込みトランジスタ、転送トランジスタ、アンプトランジスタ、選択トランジスタ、電荷蓄積キャパシタおよび昇圧キャパシタを有し、前記書き込みトランジスタは、ソース・ドレイン領域の一方が書き込みビット線に接続され、他方が前記昇圧キャパシタの一方電極に接続され、ゲートが書き込みワード線に接続され、前記転送トランジスタは、ソース・ドレイン領域の一方が前記昇圧キャパシタの一方電極に接続され、他方が前記電荷蓄積キャパシタのストレージノード電極に接続され、ゲートが転送ゲート線に接続され、前記アンプトランジスタのゲートが前記アンプトランジスタの他方電極に接続され、ドレインが前記選択トランジスタのソースに接続され、ソースがコモンソース線に接続され、前記選択トランジスタのドレインが読み出しビット線に接続され、ゲートが読み出しワード線に接続されている。
好ましくは、昇圧キャパシタは、ゲートが前記アンプトランジスタのゲートに接続され、ソースとドレインの一方が読み出しワード線に接続されているＭＯＳ容量からなる。
【００２１】
上記構成の半導体メモリ装置は、よく知られている３Ｔ型ＤＲＡＭセルあるいは３Ｔ１Ｃ型ＤＲＡＭセルと比較すると、書き込んだ電荷を保持するストレージノードの位置が異なる。
３Ｔ型ＤＲＡＭセルあるいは３Ｔ１Ｃ型ＤＲＡＭセルでは、書き込みトランジスタのソース・ドレイン領域と、アンプトランジスタのゲートとが接続されているノードにデータに対応した電荷を保持させる。
これに対し、本発明では上記ノードから転送トランジスタによって電気的に遮断可能な、電荷蓄積キャパシタの電極（ストレージノード電極）に、データに対応した電荷を保持する。このストレージノード電極には、ＭＯＳデバイス構造のスケーリングの進展にともないリーク増大傾向が大きいトランジスタゲートが接続されていない。このためゲートリークパスが、リーク発生パスの一つから除外されている。
また、上記ノードとストレージノード電極とは転送トランジスタの動作により接続が制御される。したがって、上記ノードの電圧がある程度高ければ、ストレージノード電極から出力した電圧が加算されて、アンプトランジスタがオンしやすくなる。
【００２２】
前記３つの構成は、選択トランジスタを有するか、さらには、上記ノードの電圧を読み出し時に昇圧（ブースト）する昇圧キャパシタを有するかの違いがある。
【００２３】
選択トランジスタは、書き込み時に、読み出しビット線から、非選択時のアンプトランジスタを電気的に遮断するスイッチである。読み出し時には、選択トランジスタとアンプトランジスタの双方がオン可能なバイアス設定にならないと、読み出しビット線の電位を変化させることができない。
データ保持時に、アンプトランジスタのゲート電位はフローティングとなるため、何らかの要因（たとえばノイズ等）で大きな予期せぬ電位変化が起きやすい。一方、選択トランジスタのゲートは読み出しワード線に接続されているため固定電位に制御される。選択トランジスタのオン動作を、これが必要なデータ読み出しのある期間に限定することができ、ノイズ等の影響を受けにくくなる。
【００２４】
昇圧キャパシタを有する場合、そのキャパシタの大きさと、書き込みワード線電圧とに応じてアンプトランジスタがオン可能な電圧範囲を最適化できる。
とくに昇圧キャパシタがＭＯＳ容量からなる場合、保持データがハイレベルのときはＭＯＳ容量にチャネルが形成され、ローレベルにチャネルが形成されないような（たとえば閾値電圧等の）設定が可能である。このため、データに応じた昇圧前の電圧差が昇圧後に拡大される。これによって、アンプトランジスタが確実にオンまたはオフするための動作マージンが大きくなり、誤動作もしにくくなる。
【発明の効果】
【００２５】
本発明によれば、ストレージノードからのリークを低減するという利点がある。
【発明を実施するための最良の形態】
【００２６】
［第１実施形態］
図１（Ａ）に、第１実施形態のＤＲＡＭセルの等価回路を示す。
本実施形態は、転送トランジスタのドレインおよびソースと、そのどちらか一方と電気的に接続されるウェルがＮ型半導体の場合の例である。図１（Ａ）に示すセルが、たとえばマトリクス状に配置されることによりメモリセルアレイが形成されている。
【００２７】
図１（Ａ）に示すＤＲＡＭセルは、３つのトランジスタ、すなわち書き込みトランジスタＷＴ、転送トランジスタＴＴおよびアンプトランジスタＡＴと、１つの電荷蓄積キャパシタ（以下、ストレージ・キャパシタという）Ｃ１とを有する。
書き込みトランジスタＷＴのソース・ドレイン領域の一方が書き込みビット線ＷＢＬに接続され、他方がアンプトランジスタＡＴのゲートに接続されている。転送トランジスタＴＴのソース・ドレイン領域の一方がアンプトランジスタＡＴのゲートに接続され、他方がストレージ・キャパシタＣ１の一方電極に接続され、ゲートが転送ゲート線ＴＧに接続されている。アンプトランジスタＡＴのドレインが読み出しビット線ＲＢＬに接続され、ソースがコモンソース線ＣＳＬに接続されている。
【００２８】
図１（Ｂ）に、転送トランジスタＴＴとストレージ・キャパシタＣ１の断面構造を示す。
転送トランジスタＴＴとストレージ・キャパシタＣ１は、不図示の半導体基板に形成されているＰ型半導体（たとえばＰウェル（ＰＷ））１０内に形成されている。Ｐウェル（ＰＷ）１０は、ストレージ・キャパシタＣ１の他方電極（接地側電極）と、転送トランジスタＴＴのチャネル形成領域とを兼用する。
Ｐウェル（ＰＷ）１０内に、２つのＮ型不純物領域、すなわちＮウェル（ＮＷ）１１とソース・ドレイン領域１２とが形成されている。
【００２９】
Ｎウェル（ＮＷ）１１とソース・ドレイン領域１２との間のＰウェル（ＰＷ）部分の上方に、ゲート絶縁膜１３を介して転送トランジスタＴＴのゲート電極１４が形成されている。ゲート電極１４の両側面に絶縁性サイドウォール１５が形成されている。
ゲート電極１４の一方のエッジ下方に位置するＰウェル（ＰＷ）部分からソース・ドレイン領域１２内にかけて、Ｎ型の低濃度不純物領域１６が形成されている。同様に、ゲート電極１４の他方のエッジ下方に位置するＰウェル（ＰＷ）部分からＮウェル（ＮＷ）１１内にかけて、Ｎ型の低濃度不純物領域１６が形成されている。一般に、このような低濃度不純物領域１６を、ＬＤＤ領域またはエクステンション部と称する。
ソース・ドレイン領域１２は、図示しない断面部分で、図１（Ａ）の書き込みトランジスタＷＴのソース・ドレイン領域に接続され、ストレージ・キャパシタＣ１の一方電極に接続されている。
【００３０】
ゲート電極１４を挟んでソース・ドレイン領域１２と反対側の低濃度不純物領域１６とＰウェル（ＰＷ）１０との接合面、Ｎウェル（ＮＷ）１１とＰウェル（ＰＷ）１０との接合面に形成されている接合容量が、図１（Ａ）のストレージ・キャパシタＣ１を構成する。
電荷蓄積キャパシタ容量を大きくするには接合面を広くとる必要があり、Ｎウェル（ＮＷ）１１は図示のように深く形成されている。ただし、必要な電荷蓄積キャパシタ容量に応じてＮウェル（ＮＷ）１１を浅く形成してもよい。
【００３１】
図１（Ｂ）に示す不純物領域の構成において、Ｎ型不純物濃度は、ソース・ドレイン領域１２が高く（Ｎ＋と表記）、Ｎウェル（ＮＷ）１１と低濃度不純物領域１６が低い。Ｎウェル（ＮＷ）１１は低濃度不純物領域１６よりＮ型不純物濃度が低いことが望ましい。その理由は、広い接合面積を占めるＮウェル（ＮＷ）１１の濃度を下げてストレージ・キャパシタＣ１を構成する接合のリークを低減するためである。その場合、ストレージ・キャパシタＣ１側の低濃度不純物領域１６のみ省略することができる。この部分での接合リークをなくすためである。
【００３２】
Ｎウェル（ＮＷ）１１は、Ｐウェル（ＰＷ）１０（もしくはＰ型基板）内にＮ型不純物をイオン注入法によって形成される。このＮウェル（ＮＷ）１１はロジックプロセスのＮウェルと一括して形成することが可能である。その場合には、ロジックプロセスに対して工程の追加がないことから、コストの増加が殆どない。ただし、その場合でもソース・ドレイン領域１２を形成する側にＮウェル（ＮＷ）１１が形成されないようにイオン注入のマスク層を形成する必要がある。
一方、ストレージ・キャパシタＣ１の特性を調整する場合、すなわちロジックプロセスには含まれないイオン注入条件を用いる場合には、そのイオン注入工程およびイオン注入マスク層の形成工程が追加となる。つまり、Ｎウェル（ＮＷ）１１を形成してから、転送トランジスタＴＴを形成するが、そのときソース・ドレイン領域１２と同じＮ型不純物領域がＮウェル（ＮＷ）１１側に形成されないようにマスク層を形成してからソース・ドレイン領域１２をイオン注入する必要がある。ただし、これらの工程増加によるコストアップは、全体のプロセスコストに占める割合が僅かである。
【００３３】
また、転送トランジスタＴＴとＮウェル（ＮＷ）１１を接続する低濃度のＮ型不純物領域（低濃度不純物領域１６）もイオン注入法によって形成される。この低濃度のＮ型不純物領域は、ロジックプロセスのＮ型ＭＯＳトランジスタのＬＤＤと一括して形成することが可能である。その場合には、ロジックプロセスに対して工程追加がないことから、コストの増加がない。
リーク特性改善等の理由で低濃度不純物領域１６のＮ型不純物濃度を調整することが考えられるが、その場合でもこれによるコストの増加は僅かである。
【００３４】
図１（Ａ）に示す第１実施形態のＤＲＡＭセルの動作について説明する。
セルに“１”データを書き込む時には、書き込みビット線ＷＢＬに“１”データを設定、すなわち、その電圧をハイレベルにする。書き込みワード線ＷＷＬに電源電圧Ｖddを印加し、転送ゲート線ＴＧをオン、すなわちハイレベルに立ち上げる。これにより書き込みトランジスタＷＴと転送トランジスタＴＴがオンし、ストレージ・キャパシタＣ１に電荷が蓄積される。
“０”データを書き込む時には、書き込みビット線ＷＢＬに“０”データを設定、すなわち、その電圧を０[Ｖ]にする。“１”データ書き込みと同様に書き込みワード線ＷＷＬと転送ゲート線ＴＧを制御する。このとき書き込みビット線ＷＢＬの電圧が０[Ｖ]なので、ストレージ・キャパシタＣ１に電荷が蓄積されない。
その後、書き込みトランジスタＷＴと転送トランジスタＴＴをオフすると、ストレージノードＳＮであるストレージ・キャパシタＣ１の一方電極は電気的フローティングとなってデータ保持状態となる。
【００３５】
読み出し時は、読み出しビット線ＲＢＬをプリチャージして電気的フローティングとし、書き込みトランジスタＷＴをオフ、転送ゲート線ＴＧをハイレベルに立ち上げて、転送トランジスタＴＴをオンとし、ストレージ・キャパシタＣ１の電荷をアンプトランジスタＡＴのゲートに転送する。
“１”データが書き込まれている時には、アンプトランジスタＡＴがオンとなり、読み出しビット線ＲＢＬの電圧が低下するが、“０”データが書き込まれている時には、アンプトランジスタＡＴがオフとなるので読み出しビット線ＲＢＬの電圧は低下しない。
読み出しビット線ＲＢＬの電圧の変化を不図示のセンスアンプにより増幅することによって、セルに書き込まれたデータの“１”または“０”が判定可能なレベル差にて読み出される。
【００３６】
本実施形態では、図１（Ａ）に示すセルをマトリクス配置してもよいが、セルごとに３Ｔ１Ｃ構成とするとビット当たりのセル面積が大きくなる。
したがって、本実施形態では書き込みビット線ＷＢＬをメイン線とサブ線に階層化し、書き込みトランジスタＷＴとアンプトランジスタＡＴを複数Ｎ個（Ｎ：任意の２以上の自然数）のセルで共有化することが望ましい。
【００３７】
図２に、Ｎ個のセルで書き込みトランジスタＷＴとアンプトランジスタＡＴを共有化したメモリセルアレイの基本構成を２つ示す。この基本構成を以下、ユニットと称する。
第１ユニット１Ａは、１つの書き込みトランジスタＷＴ、１つのアンプトランジスタＡＴ、Ｎ個の転送トランジスタＴＴ(1),ＴＴ(2),…ＴＴ(N)およびＮ個のストレージ・キャパシタＣ１(1),Ｃ１(2),…Ｃ１(N)を有する。
第１ユニット１Ａ内に接続されている書き込みビット線が、メイン線ＷＢＬｍ１とサブ線ＷＢＬｓ１とからなる。
【００３８】
書き込みトランジスタＷＴのソース・ドレイン領域の一方が書き込みビット線のメイン線ＷＢＬｍ１に接続され、他方が書き込みビット線のサブ線ＷＢＬｓ１に接続されている。書き込みビット線のサブ線ＷＢＬｓ１と接地電圧（コモンソース線：不図示）との間に、転送トランジスタＴＴ(1)とストレージ・キャパシタＣ１(1)とが縦続接続されている。同様に、書き込みビット線のサブ線ＷＢＬｓ１と接地電圧との間に、転送トランジスタＴＴ(2)とストレージ・キャパシタＣ１(2)とが縦続接続され、これが繰り返されて、最後に転送トランジスタＴＴ(N)とストレージ・キャパシタＣ１(N)とが縦続接続されている。
アンプトランジスタＡＴは、ゲートが書き込みビット線のサブ線ＷＢＬｓ１に接続され、ドレインが読み出しビット線ＲＢＬ１に接続され、ソースが接地電圧に接続されている。
【００３９】
第１ユニット１Ａの隣接領域に第２ユニット１Ｂが設けられている。
第２ユニット１Ｂは、第１ユニット１Ａと同様、１つの書き込みトランジスタＷＴ、１つのアンプトランジスタＡＴ、Ｎ個の転送トランジスタＴＴ(1),ＴＴ(2),…ＴＴ(N)およびＮ個のストレージ・キャパシタＣ１(1),Ｃ１(2),…Ｃ１(N)を有する。
第１ユニット１Ａ内に接続されている書き込みビット線が、メイン線ＷＢＬｍ２とサブ線ＷＢＬｓ２とからなる。
各トランジスタおよび電荷蓄積キャパシタと、メイン線ＷＢＬｍ２およびサブ線ＷＢＬｓ２との接続関係は、第１ユニット１Ａのメイン線ＷＢＬｍ１およびサブ線ＷＢＬｓ１に対する接続関係と同じである。
【００４０】
第１,第２ユニット１Ａ,１Ｂのそれぞれは、たとえばＮ＝４とした場合、４ビットを６Ｔ４Ｃのユニットで記憶でき、３Ｔ１Ｃの図１（Ａ）のセルに比べ、ビット当たりのトランジスタ数を半減できるという利点がある。
【００４１】
図３（Ａ）〜図３（Ｆ）に、第１実施形態の動作タイミングチャートを示す。ここでは転送ゲート線ＴＧ(1)に接続されている第１ユニット１Ａ内のセルにデータを書き込み、読み出す動作を示す。また、ここではＮ＝４を前提とする。
書き込み時には、書き込みビット線ＷＢＬの電圧をストレージ・キャパシタＣ１に転送することから、書き込みトランジスタＷＴと転送トランジスタＴＴのゲートには“電源電圧Ｖdd＋α”を印加する。
また、読み出し時は、ストレージ・キャパシタＣ１の電圧をアンプトランジスタＡＴのゲートノードに転送することから、転送トランジスタＴＴのゲートには“電源電圧Ｖdd＋α”を印加する。
なお、このようにゲート印加電圧を“電源電圧Ｖdd＋α”とする制御は、図１（Ａ）のセル動作にも適用できる。
【００４２】
以下、図２を参照しつつ、図３のタイミングチャートに沿って動作を説明する。
図３（Ｂ）に示すように、時間Ｔ１にて、書き込みビット線のメイン線ＷＢＬｍ１にデータを設定する。
セルに“１”データを書き込む時には、メイン線ＷＢＬｍ１に“１”データを設定、すなわち、その電圧をハイレベルにする。“０”データを書き込む時には、メイン線ＷＢＬｍ１に“０”データを設定、すなわち、その電圧を０[Ｖ]にする。
【００４３】
図３（Ａ）に示すように、時間Ｔ２にて、書き込みワード線ＷＷＬに“電源電圧Ｖdd＋α”を印加する。これにより図３（Ｅ）に示すように、“１”データ書き込みの場合、書き込みトランジスタＷＴがオンするため、サブ線ＷＢＬｓ１の電圧がハイレベル（電源電圧Ｖdd）に立ち上がる。一方、“０”データ書き込みの場合は、サブ線ＷＢＬｓ１の電圧は０[Ｖ]のままとなる。
【００４４】
続いて図３（Ｃ）に示すように、時間Ｔ３にて、転送ゲート線ＴＧ(1)をオン、すなわちハイレベルに立ち上げる。
これにより、サブ線ＷＢＬｓ１がハイレベルの“１”データ書き込みの場合、転送トランジスタＴＴがオンし、ストレージ・キャパシタＣ１に電荷が転送され、ストレージノードＳＮ（図２参照）に蓄積される。サブ線ＷＢＬｓ１がローレベルの場合は、転送トランジスタＴＴがオンせず、ストレージノードＳＮの電圧は接地レベルのままとなる（“０”データ書き込み）。
その後、書き込みトランジスタＷＴと転送トランジスタＴＴをオフすると、ストレージノードＳＮであるストレージ・キャパシタＣ１の一方電極は電気的フローティングとなってデータ保持状態となる。図３（Ｅ）に示すように、転送ゲート線ＴＧ(1)の電圧を立ち下げると、そこからデータ保持状態となるが、リークによりサブ線ＷＢＬｓ１の電圧が徐々に低下する。
【００４５】
読み出し時は、図３（Ｆ）に示すように、時間Ｔ４にて読み出しビット線ＲＢＬ１をハイレベルに立ち上げ（プリチャージ）、電気的フローティングとする。
その後、書き込みトランジスタＷＴをオフ状態のまま、図３（Ｃ）に示すように、時間Ｔ５にて転送ゲート線ＴＧ(1)をハイレベルに立ち上げる。
これにより、“１”データ保持の場合は転送トランジスタＴＴがオンして、ストレージノードＳＮである電荷蓄積キャパシタ電極の蓄積電荷がサブ線ＷＢＬｓ１に転送され、図３（Ｅ）に示すように、サブ線ＷＢＬｓ１の電圧が上昇する。一方、“０”データ保持の場合は、転送トランジスタＴＴがオンせず、サブ線ＷＢＬｓ１の電圧はローレベル（接地電圧）のままとなる。
【００４６】
サブ線ＷＢＬｓ１はアンプトランジスタＡＴのゲートに接続されていることから、時間Ｔ５で、“１”データ読み出しの場合はアンプトランジスタＡＴがオンし、“０”データ読み出しの場合は、オンしない。このため、図３（Ｆ）に示すように、“１”データ読み出しの場合にフローティング状態の読み出しビット線ＲＢＬ１の電圧が接地電圧に低下し、“０”データ読み出しの場合は低下しない。
この読み出しビット線ＲＢＬ１の電圧変化を、不図示のセンスアンプにより増幅することによって、セルに書き込まれたデータの“１”または“０”が判定可能なレベル差にて読み出される。
【００４７】
第１実施形態によれば、セルに書き込まれたデータは、図１（Ｂ）に示すＮウェル（ＮＷ）１１とＰウェル（ＰＷ）１０で形成されるストレージ・キャパシタＣ１の一方電極（Ｎウェル（ＮＷ）１１：ストレージノードＳＮ）に蓄積される。Ｎウェル（ＮＷ）１１とＰウェル（ＰＷ）１０の不純物濃度はどちらも低濃度であることから、接合リークが小さい。このため、ストレージノードＳＮの電荷保持時間は数秒から数百秒と長くすることが可能である。
したがって、図３（Ｅ）の時間Ｔ５で上昇する“１”データ読み出し時のサブ線ＷＢＬｓ１の電圧上昇量を大きくでき、確実な動作を達成できる。
【００４８】
図１（Ｂ）に示すように、転送トランジスタＴＴとＮウェル（ＮＷ）１１は低不純物濃度のＮ型不純物領域（低濃度不純物領域１６）を介して電気的に接続される。この部分での接合リークも同様に小さくできる。Ｎウェル（ＮＷ）１１は深さを１[μm]程度とすると、その濃度等にもよるが、たとえばＮウェル（ＮＷ）１１とＰウェル（ＰＷ）１０の接合容量は数[fF]程度得られる。
転送トランジスタＴＴと電荷蓄積キャパシタＣの構成は、よく知られている１Ｔ１Ｃ型ＤＲＡＭと同じ等価回路で表わされる。
【００４９】
図１６に示す１Ｔ１Ｃ型ＤＲＡＭセルは、“１”データ読み出し時に、読み出しビット線（ＲＢ）のプリチャージ電荷を放電するためにアンプトランジスタＡＴをオンさせるには、ストレージ・キャパシタＣ１に数十[fF]の容量が必要である。
【００５０】
これに対し本実施形態では、書き込みビット線が階層化され、“１”データ読み出し時に、そのサブ線ＷＢＬｓ１の容量を、ストレージノードＳＮから読み出した蓄積電荷で充電する。サブ線ＷＢＬｓ１は“１”データ書き込み時に充電され、フローティングとなっていることから、その電荷に、ストレージノードＳＮから読み出した電荷が付加されて、この合計の電荷量によってアンプトランジスタＡＴのゲートバイアス電圧が生成される。つまり、図３（Ｅ）に示すように、“１”データ読み出しの場合、時間Ｔ５の直前の時点でサブ線ＷＢＬｓ１の電圧はリークにより低下しているがある程度高いレベルにあり、時間Ｔ５で、さらにセルの読み出しによるストレージノードＳＮ電圧が付加される。
以上より、ストレージ・キャパシタＣ１の容量自体は数[fF]もあれば、“１”データ読み出し時にアンプトランジスタＡＴを確実にオンできる。ストレージ・キャパシタＣ１はセルごとに存在するため、その容量が小さくてすむことはセル面積の縮小に有利である。
【００５１】
読み出し時には、電荷をサブ線ＷＢＬｓ１に転送することから、読み出し時には、サブ線ＷＢＬｓ１からのリーク、すなわち接合リーク、アンプトランジスタＡＴのゲート絶縁膜リーク、書き込みトランジスタＷＴのオフリークが発生する。
ただし、読み出し時間は数ナノ秒と短いことから、読み出し時のリークはデータ読み出し動作に影響しない。
【００５２】
さらに本件では、図２に示すように、セルをアレイに配列する際、書き込みトランジスタＷＴとアンプトランジスタＡＴを複数のセルで共有化することができる。
この場合のセル構成は、アンプトランジスタＡＴのゲートに、転送トランジスタＴＴとストレージ・キャパシタＣ１からなるＤＲＡＭと同様な記憶部が複数Ｎ個接続したものとなる。Ｎ＝４の場合、前述したようにビット当たりのトランジスタ数を半減できる。なお、Ｎが多くなれば、それだけビットあたりのトランジスタ数も低減でき、また、サブ線ＷＢＬｓ１の容量も大きくなるが、“１”データ読み出しによる電圧変化の、アンプトランジスタＡＴのゲート電圧に占める割合が小さくなり、アンプトランジスタＡＴをオンまたはオフさせるバイアス設計が難しくなる。その意味で、Ｎの個数は最適化が必要である。
【００５３】
［第２実施形態］
図４に、第２実施形態のＤＲＡＭセルの等価回路を示す。
第２実施形態のセルでは、選択トランジスタＳＴが追加されている。
選択トランジスタＳＴのソース・ドレイン領域の一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＡＴのソース・ドレイン領域の一方に接続されている。アンプトランジスタＡＴのソース・ドレイン領域の他方は、第１実施形態と同様、接地電圧（コモンソース線ＣＳＬ）に接続されている。
選択トランジスタＳＴのゲートは、読み出しワード線ＲＷＬに接続されている。
他の構成は図１（Ａ）と同様であることから、ここでの説明を省略する。
【００５４】
選択トランジスタＳＴがない図１（Ａ）のセルでは、読み出しビット線ＲＢＬとコモンソース線ＣＳＬとの間にはアンプトランジスタＡＴしか存在しない。このため、アンプトランジスタＡＴのゲート電圧がフローティング状態で、何らかの原因で“１”または“０”データを規定する所定の電圧範囲からずれると誤読み出しとなる可能性がある。また、“１”データ書き込み時にもアンプトランジスタＡＴはオン状態となる。
【００５５】
図４に示すセルでは、“１”データ読み出し時のみに読み出しビット線ＲＢＬがコモンソース線ＣＳＬに接続されることと、同一読み出しビット線ＲＢＬに接続されている非選択セルの誤読み出しを防ぐことを目的として選択トランジスタＳＴを付加している。
【００５６】
図４に示す第２実施形態のＤＲＡＭセルの動作について説明する。
データ書き込み動作は、図１（Ａ）のセルの場合と同様であることから、ここでの説明を省略する。
【００５７】
読み出し時は、読み出しビット線ＲＢＬをプリチャージして電気的フローティングとし、書き込みトランジスタＷＴをオフ、転送ゲート線ＴＧをハイレベルに立ち上げて、転送トランジスタＴＴをオンとし、ストレージ・キャパシタＣ１の電荷をアンプトランジスタＡＴのゲートに転送する。
“１”データが書き込まれている場合には、アンプトランジスタＡＴがオン状態となるが、この時点では選択トランジスタＳＴがオフしているため、読み出しビット線ＲＢＬとコモンソース線ＣＳＬ間は非導通のままである。続いて読み出しワード線ＲＷＬの電圧をハイレベル（たとえば電源電圧Ｖdd）に立ち上げて、選択トランジスタＳＴをオンする。これにより、読み出しビット線ＲＢＬとコモンソース線ＣＳＬ間が導通して、読み出しビット線ＲＢＬの電圧が低下する。
一方、“０”データが書き込まれている時には、読み出しワード線ＲＷＬの電圧を立ち上げて、選択トランジスタＳＴがオン状態となっても、アンプトランジスタＡＴがオフを維持するので読み出しビット線ＲＢＬの電圧は低下しない。
読み出しビット線ＲＢＬの電圧の変化を不図示のセンスアンプにより増幅することによって、セルに書き込まれたデータの“１”または“０”が判定可能なレベル差にて読み出される。
【００５８】
本実施形態においても、第１実施形態と同様、書き込みビット線ＷＢＬをメイン線とサブ線に階層化することが望ましい。このとき、書き込みトランジスタＷＴ、アンプトランジスタＡＴに加えて、選択トランジスタＳＴも複数Ｎ個（Ｎ：任意の２以上の自然数）のセルで共有化することが望ましい。
【００５９】
図５に、書き込みトランジスタＷＴ、アンプトランジスタＡＴおよび選択トランジスタＳＴを共有化したメモリセルアレイの基本構成（ユニット）１Ｃを示す。
図解したユニット１Ｃは、図２に示す第１実施形態の第１ユニット１Ａと比較すると、読み出しビット線ＲＢＬとアンプトランジスタＡＴとの間に選択トランジスタＳＴが追加されている。選択トランジスタＳＴのゲートに、読み出しワード線ＲＷＬが接続されている。
その他の構成は図２と同様であり、ここでの説明を省略する。
図５のユニット１Ｃと同様な構成のユニットがマトリクス状に配置されてメモリセルアレイが構成されていることは、第１実施形態と同様である。
【００６０】
ユニット１Ｃは、たとえばＮ＝４とした場合、４ビットを７Ｔ４Ｃのユニットで記憶でき、３Ｔ１Ｃの図１（Ａ）のセルに比べ、ビット当たりのトランジスタ数を４割程度削減できるという利点がある。
【００６１】
図６（Ａ）〜図６（Ｇ）に、第２実施形態の動作タイミングチャートを示す。ここでは転送ゲート線ＴＧ(1)に接続されているユニット１Ｃ内のセルにデータを書き込み、読み出す動作を示す。また、ここではＮ＝４を前提とする。
書き込み動作は第１実施形態と同様に行う。
【００６２】
読み出し動作も、図６の時間Ｔ５までは同じである。
すなわち、図６（Ｇ）に示すように、時間Ｔ４にて読み出しビット線ＲＢＬをハイレベルに立ち上げ（プリチャージ）、電気的フローティングとする。
その後、書き込みトランジスタＷＴをオフ状態のまま、図６（Ｃ）に示すように、時間Ｔ５にて転送ゲート線ＴＧ(1)をハイレベルに立ち上げる。
これにより、“１”データ保持の場合は転送トランジスタＴＴがオンして、ストレージノードＳＮである電荷蓄積キャパシタ電極の蓄積電荷がサブ線ＷＢＬｓ１に転送され、図６（Ｆ）に示すように、サブ線ＷＢＬｓ１の電圧が上昇する。一方、“０”データ保持の場合は、転送トランジスタＴＴがオンせず、サブ線ＷＢＬｓ１の電圧はローレベル（接地電圧）のままとなる。
【００６３】
サブ線ＷＢＬｓ１はアンプトランジスタＡＴのゲートに接続されているが、時間Ｔ５では未だ選択トランジスタＳＴがオフを維持することから、“０”データ読み出しの場合のみならず、“１”データ読み出しの場合も、この時点では読み出しビット線ＲＢＬとコモンソース線ＣＳＬ間は非導通のままである。
第２実施形態では、新たな手順として、つぎに図６（Ｅ）に示すように、時間Ｔ６にて読み出しワード線ＲＷＬの電圧をハイレベル、たとえば電源電圧Ｖddに立ち上げる。
これにより“１”データ読み出しの場合にのみ選択トランジスタＳＴとアンプトランジスタＡＴがともにオンし、フローティング状態の読み出しビット線ＲＢＬの電圧が接地電圧に低下する。これに対し、“０”データ読み出しの場合は読み出しビット線ＲＢＬの電圧は低下しない。
この読み出しビット線ＲＢＬ１の電圧変化を、不図示のセンスアンプにより増幅することによって、セルに書き込まれたデータの“１”または“０”が判定可能なレベル差にて読み出される。
【００６４】
第２実施形態のキャパシタを形成する不純物領域の構成は、第１実施形態の図１（Ｂ）と同様である。
したがって、ストレージノードＳＮのリークが小さく、電荷保持時間は数秒から数百秒と長くすることが可能である。このため、図６（Ｅ）の時間Ｔ６で上昇する“１”データ読み出し時のサブ線ＷＢＬｓ１の電圧上昇量を大きくでき、確実な動作を達成できる。
また、低濃度不純物領域１６の不純物濃度も小さく、この部分での接合リークも同様に小さくできる。
以上より、Ｎウェル（ＮＷ）１１とＰウェル（ＰＷ）１０の接合容量は数[fF]程度にできる。
【００６５】
また、第１実施形態と同様、サブ線ＷＢＬｓ１の電荷に、ストレージノードＳＮから読み出した電荷が付加されて、この合計の電荷量によってアンプトランジスタＡＴのゲートバイアス電圧が生成される。このためストレージ・キャパシタＣ１の容量自体は数[fF]もあれば、“１”データ読み出し時にアンプトランジスタＡＴを確実にオンできる。ストレージ・キャパシタＣ１はセルごとに存在するため、その容量が小さくてすむことはセル面積の縮小に有利である。
【００６６】
第２実施形態特有の利点としては、選択トランジスタＳＴが設けられていることから、アンプトランジスタＡＴのゲート電圧が何らかの原因で想定範囲を超えて変化した場合でも、データ読み出しを確実に行い、誤動作を防止できる。また、データ書き込み時にアンプトランジスタＡＴがオンすることもない。
この選択トランジスタＳＴは、書き込みトランジスタＷＴおよびアンプトランジスタＡＴとともに複数Ｎ個のセルで共有化できる。この場合、前述したように１ビット当たりのトランジスタを削減でき、面積縮小およびコスト低減が可能となる。
【００６７】
［第３実施形態］
図７に、第３実施形態のＤＲＡＭセルの等価回路を示す。また、図８に、書き込みトランジスタＷＴ、アンプトランジスタＡＴ、選択トランジスタＳＴおよび昇圧キャパシタＣ２を共有化したメモリセルアレイの基本構成（ユニット）１Ｄを示す。
第３実施形態では、図４の第２実施形態に昇圧キャパシタＣ２が追加されている。
昇圧キャパシタＣ２は本例ではＭＯＳ容量からなる。具体的には、キャパシタ用ＭＯＳトランジスタのゲートがアンプトランジスタＡＴのゲートに、ドレインが読み出しワード線ＲＷＬにそれぞれ接続され、ソースがオープンとなっている。
昇圧トランジスタＣ２は、通常のＭＩＭ型キャパシタから形成してもよい。
【００６８】
ところで、本実施形態のストレージ・キャパシタＣ１が低濃度の不純物領域からなることから前述したようにリーク電流が少ない。また、アンプトランジスタＡＴの電圧が読み出し前に既にある程度高く、読み出し時に、これにストレージノードＳＮからの電荷が加算される。
このため、昇圧キャパシタＣ２は、アンプトランジスタＡＴの電圧をさらに高めたい場合に補助的に用いる。したがって、昇圧キャパシタＣ２の容量値は比較的小さくて済み、ＭＯＳ容量で十分で、面積的増加を最小限にできる。
【００６９】
昇圧キャパシタＣ２を付けることによって、“１”データ書き込み時のアンプトランジスタＡＴのゲート電圧が昇圧されることから、アンプトランジスタＡＴの読み出しマージンが改善する。
図７の他の構成は図４と同様であることから、ここでの説明を省略する。
【００７０】
図７に示す第３実施形態のＤＲＡＭセルの動作について説明する。
データ書き込み動作は、図（１）のセルの場合と同様であることから、ここでの説明を省略する。
【００７１】
読み出し時は、読み出しビット線ＲＢＬをプリチャージして電気的フローティングとし、書き込みトランジスタＷＴをオフ、転送ゲート線ＴＧをハイレベルに立ち上げて、転送トランジスタＴＴをオンとし、ストレージ・キャパシタＣ１の電荷をアンプトランジスタＡＴのゲートに転送する。
“１”データが書き込まれている場合には、アンプトランジスタＡＴがオン状態となるが、この時点では選択トランジスタＳＴがオフしているため、読み出しビット線ＲＢＬとコモンソース線ＣＳＬ間は非導通のままである。続いて読み出しワード線ＲＷＬの電圧をハイレベル（たとえば電源電圧Ｖdd）に立ち上げて、選択トランジスタＳＴをオンする。これにより、読み出しビット線ＲＢＬとコモンソース線ＣＳＬ間が導通するので、読み出しビット線ＲＢＬの電圧が低下する。このとき、読み出しワード線ＲＷＬに昇圧キャパシタＣ２を介してカップリングしているアンプトランジスタＡＴのゲート電圧が昇圧し、アンプトランジスタＡＴは、より確実にオンする。
一方、“０”データが書き込まれている時には、読み出しワード線ＲＷＬの電圧を立ち上げて、選択トランジスタＳＴがオン状態となっても、アンプトランジスタＡＴがオフを維持するので読み出しビット線ＲＢＬの電圧は低下しない。このときもアンプトランジスタＡＴのゲート電圧も昇圧するが、昇圧前の電圧が低いのでアンプトランジスタＡＴはオンできない。
【００７２】
このような読み出し動作では、アンプトランジスタＡＴがオンする、オンしないが確実に行われるために、必要に応じて昇圧キャパシタＣ２が適切に機能するように、その容量値が決められる。
読み出しビット線ＲＢＬの電圧の変化を不図示のセンスアンプにより増幅することによって、セルに書き込まれたデータの“１”または“０”が判定可能なレベル差にて読み出される。
【００７３】
昇圧キャパシタＣ２をＭＯＳ容量から形成する他の利点としては、“１”データ読み出し時と、“０”データ読み出し時でＭＯＳ容量値が可変となることである。
つまり、“１”データが書き込まれている場合には、昇圧キャパシタＣ２となるＭＯＳトランジスタのチャネルが形成されていることから、読み出しワード線ＲＷＬとアンプトランジスタＡＴのゲートノードとのカップリングは、上記ＭＯＳトランジスタのドレインとゲートのオーバーラップ容量と、ゲートと読み出しワード線ＲＷＬの配線等との結合に起因したフリンジング容量とに、チャネル容量が加わった容量となり、大きなカップリングが生まれる。
一方、“０”データが書き込まれている場合には、チャネル容量が追加されないため、相対的に小さいカップリングとなる。
そのため、“１”データ読み出し時にはアンプトランジスタＡＴのゲート電圧が大きく上昇し、“０”データ読み出し時には、当該ゲート電圧が小さくしか上昇しない。つまり、“１”データと“０”データでアンプトランジスタＡＴがオンするかオフするかのゲート電圧マージンが拡大し、より誤動作しにくくなる。
【００７４】
本実施形態においても、第１実施形態と同様、書き込みビット線ＷＢＬをメイン線とサブ線に階層化することが望ましい。このとき、書き込みトランジスタＷＴ、アンプトランジスタＡＴ、選択トランジスタＳＴに加えて、昇圧キャパシタＣ２も複数Ｎ個（Ｎ：任意の２以上の自然数）のセルで共有化することが望ましい。
【００７５】
図８に示すユニット１Ｄは、図５に示す第２実施形態のユニット１Ｃと比較すると、アンプトランジスタＡＴのゲートに接続されているサブ線ＷＢＬｓ１と読み出しワード線ＲＷＬとの間に昇圧キャパシタＣ２が追加されている。昇圧キャパシタＣ２となるＭＯＳトランジスタのゲートがサブ線ＷＢＬｓ１に接続され、そのドレインが読み出しワード線ＲＷＬに接続され、そのソースがオープンとなっている。
その他の構成は図５と同様であり、ここでの説明を省略する。
図８のユニット１Ｄと同様な構成のユニットがマトリクス状に配置されてメモリセルアレイが構成されていることは、第１実施形態と同様である。
【００７６】
ユニット１Ｄは、たとえばＮ＝４とした場合、４ビットを８Ｔ４Ｃのユニットで記憶でき、３Ｔ１Ｃの図１（Ａ）のセルに比べ、ビット当たりのトランジスタ数を３割程度削減できるという利点がある。
【００７７】
図９（Ａ）〜図９（Ｇ）に、第３実施形態の動作タイミングチャートを示す。ここでは転送ゲート線ＴＧ(1)に接続されているユニット１Ｄ内のセルにデータを書き込み、読み出す動作を示す。また、ここではＮ＝４を前提とする。
書き込み動作は第１実施形態と同様に行う。
【００７８】
読み出し動作も、図９の時間Ｔ５までは同じである。
すなわち、図９（Ｇ）に示すように、時間Ｔ４にて読み出しビット線ＲＢＬをハイレベルに立ち上げ（プリチャージ）、電気的フローティングとする。
その後、書き込みトランジスタＷＴをオフ状態のまま、図９（Ｃ）に示すように、時間Ｔ５にて転送ゲート線ＴＧ(1)をハイレベルに立ち上げる。
これにより、“１”データ保持の場合は転送トランジスタＴＴがオンして、ストレージノードＳＮである電荷蓄積キャパシタ電極の蓄積電荷がサブ線ＷＢＬｓ１に転送され、図９（Ｆ）に示すように、サブ線ＷＢＬｓ１の電圧が上昇する。一方、“０”データ保持の場合は、転送トランジスタＴＴがオンせず、サブ線ＷＢＬｓ１の電圧はローレベル（接地電圧）のままとなる。
【００７９】
つぎに図９（Ｅ）に示すように、時間Ｔ７にて読み出しワード線ＲＷＬの電圧をハイレベル、たとえば電源電圧Ｖddに立ち上げる。このこと自体は、第２実施形態（図６（Ｅ）、この場合時間Ｔ６）と同様である。
ただし、第３実施形態では昇圧を行う必要があるため、図９（Ｃ）に示すように、その前の時間Ｔ５の時点で転送ゲート線ＴＧ(1)の電圧を立ち下げ、アンプトランジスタＡＴのゲート（サブ線ＷＢＬｓ１）をフローティング状態にする。
【００８０】
時間Ｔ７で読み出しワード線ＲＷＬを立ち上げると、“１”データ読み出しの場合、図９（Ｆ）に示すようにサブ線ＷＢＬｓ１の電圧がさらに上昇する。このとき“０”データ読み出しの場合も、サブ線ＷＢＬｓ１の電圧が上昇するが、その上昇量はわずかである。
これにより“１”データ読み出しの場合にのみ選択トランジスタＳＴとアンプトランジスタＡＴがともにオンし、フローティング状態の読み出しビット線ＲＢＬの電圧が接地電圧に低下する。これに対し、“０”データ読み出しの場合は読み出しビット線ＲＢＬの電圧は低下しない。
この読み出しビット線ＲＢＬ１の電圧変化を、不図示のセンスアンプにより増幅することによって、セルに書き込まれたデータの“１”または“０”が判定可能なレベル差にて読み出される。
【００８１】
第３実施形態のキャパシタを形成する不純物領域の構成は、第１実施形態の図１（Ｂ）と同様である。
したがって、ストレージノードＳＮのリークが小さく、電荷保持時間は数秒から数百秒と長くすることが可能である。このため、図９（Ｅ）の時間Ｔ７で上昇する“１”データ読み出し時のサブ線ＷＢＬｓ１の電圧上昇量を大きくでき、確実な動作を達成できる。
また、低濃度不純物領域１６の不純物濃度も小さく、この部分での接合リークも同様に小さくできる。
以上より、Ｎウェル（ＮＷ）１１とＰウェル（ＰＷ）１０の接合容量は数[fF]程度にできる。
【００８２】
また、第１実施形態と同様、サブ線ＷＢＬｓ１の電荷に、ストレージノードＳＮから読み出した電荷が付加されて、この合計の電荷量によってアンプトランジスタＡＴのゲートバイアス電圧が生成される。このためストレージ・キャパシタＣ１の容量自体は数[fF]もあれば、“１”データ読み出し時にアンプトランジスタＡＴを確実にオンできる。ストレージ・キャパシタＣ１はセルごとに存在するため、その容量が小さくてすむことはセル面積の縮小に有利である。
【００８３】
第２実施形態と同様な利点としては、選択トランジスタＳＴが設けられていることから、データ読み出しを確実に行い、誤動作を防止できる。また、データ書き込み時にアンプトランジスタＡＴがオンすることもない。
【００８４】
第３実施形態特有の利点としては、アンプトランジスタＡＴの電圧を、ゲート（サブ線ＷＢＬｓ１）に接続されている昇圧キャパシタＣ２を介して昇圧することである。
昇圧キャパシタＣ２がＭＯＳ容量からなる場合、その昇圧により“１”データ読み出し時と“０”データ読み出し時とで、アンプトランジスタＡＴのゲート電圧の電圧差を拡大することができる。
この昇圧キャパシタＣ２は、書き込みトランジスタＷＴ、アンプトランジスタＡＴおよび選択トランジスタＳＴとともに複数Ｎ個のセルで共有化できる。この場合、前述したように１ビット当たりのトランジスタを削減でき、面積縮小およびコスト低減が可能となる。
【００８５】
＜変形例＞
図１０〜図１４に、上記第１〜第３実施形態に適用可能な、ストレージ・キャパシタＣ１の構造の変形例を示す
【００８６】
図１０に示す第１変形例では、Ｎウェル（ＮＷ）１１の中にＮ型不純物をイオン注入して、Ｎウェル（ＮＷ）１１よりも不純物濃度が高い高濃度不純物領域１７を形成している。
高濃度不純物領域１７を形成すると、Ｎウェル（ＮＷ）１１内から転送トランジスタＴＴまでの抵抗を小さくできるので、Ｎウェル（ＮＷ）１１内の電荷の充放電にかかる時間を短縮することができる。Ｐウェル（ＰＷ）１０との接合リークを増加させないために、ここで形成する高濃度不純物領域１７は、Ｐウェル（ＰＷ）１０に接しないように形成する。
【００８７】
図１１に示す第２変形例では、転送トランジスタＴＴのチャネル形成領域とＮウェル（ＮＷ）１１が接して接続されるように、転送トランジスタＴＴのゲート電極１４の一部を、ゲート絶縁膜１３を介してＮウェル（ＮＷ）１１の上に重ねて形成したものである。この構造では、転送トランジスタＴＴとＮウェル（ＮＷ）１１を接続する低濃度のＮ型不純物領域（低濃度不純物領域１６）がない。このため、低濃度不純物領域１６域とＰウェル（ＰＷ）１０との接合リークをなくすことができる。
【００８８】
書き込み時または読み出し時に転送トランジスタＴＴのゲートにハイレベルの電圧が印加されている時にのみＰウェル（ＰＷ）１０表面にＮ反転層（チャネル）が形成され、ゲート電極１４と重なるＮウェル（ＮＷ）１１の部分にＮ型の蓄積層が形成される。この蓄積層を通って、電荷がＮウェル（ＮＷ）１１内に充放電される。
【００８９】
図１２に示す第３変形例では、上述した第２変形例において、Ｎウェル（ＮＷ）１１の中にＮ型不純物をイオン注入して、Ｎウェル（ＮＷ）１１よりも不純物濃度が高い高濃度不純物領域１７を形成したものである。これにより、Ｎウェル（ＮＷ）１１内の電荷の充放電に掛かる時間を短縮することができる。Ｐウェル（ＰＷ）１０との接合リークを増加させないために、ここで形成するＮ型不純物領域は、Ｐウェル（ＰＷ）１０に接しないように形成する。
【００９０】
図１３に示す第４変形例は、図１１に示す第２変形例に低濃度不純物領域１６を追加したものである。
転送トランジスタＴＴとＮウェル（ＮＷ）１１は低濃度のＮ型不純物領域１６で接続され、かつ、転送トランジスタＴＴのゲート電極１４の一部を、ゲート絶縁膜１３を介してＮウェル（ＮＷ）１１上に重ねている。
【００９１】
図１４に示す第５変形例は、図１２に示す第３変形例に低濃度不純物領域１６を追加したものである。
転送トランジスタＴＴとＮウェル（ＮＷ）１１は低濃度のＮ型不純物領域１６で接続され、かつ、転送トランジスタＴＴのゲート電極１４の一部を、ゲート絶縁膜１３を介してＮウェル（ＮＷ）１１上に重ねている。
また、Ｎウェル（ＮＷ）１１の中にＮ型不純物をイオン注入して、Ｎウェル（ＮＷ）１１よりも不純物濃度が高い高濃度不純物領域１７が形成されている。これにより、Ｎウェル（ＮＷ）１１内の電荷の充放電に掛かる時間を短縮することができる。Ｐウェル（ＰＷ）１０との接合リークを増加させないために、ここで形成するＮ型不純物領域は、Ｐウェル（ＰＷ）１０に接しないように形成する。
【００９２】
本発明の実施の形態によれば、転送トランジスタＴＴを介して接続されたストレージ・キャパシタＣ１に電荷を蓄積する。ストレージ・キャパシタＣ１はＰウェル（ＰＷ）１０とＰウェル（ＰＷ）１０内に形成されたＮウェル（ＮＷ）１１とで形成される。転送トランジスタＴＴとＮウェル（ＮＷ）１１は低不純物濃度のＮ型不純物領域にて電気的に接続される。Ｎウェル（ＮＷ）１１とＰウェル（ＰＷ）１０は何れも不純物濃度が低いので接合リーク電流が小さい。そのことから、電荷保持時間が長くなる。Ｎウェル（ＮＷ）１１とＰウェル（ＰＷ）１０の不純物濃度、Ｎウェル（ＮＷ）１１のサイズ、その他製造プロセスの条件にもよるが、電荷保持時間は数秒から数百秒を達成することが可能である。電荷保持時間が長いことは、リフレッシュサイクルを長くできるという優位性を持つことから、データ保持時の低消費電力化に貢献する。
【図面の簡単な説明】
【００９３】
【図１】（Ａ）は第１実施形態のＤＲＡＭセルの等価回路図、（Ｂ）はセルの部分的断面図である。
【図２】一部のトランジスタをＮ個のセルで共有化しているユニット２個分の回路図である。
【図３】（Ａ）〜（Ｆ）は第１実施形態の動作タイミングチャートである。
【図４】第２実施形態のＤＲＡＭセルの等価回路図である。
【図５】一部のトランジスタをＮ個のセルで共有化しているユニット２個分の回路図である。
【図６】（Ａ）〜（Ｇ）は第２実施形態の動作タイミングチャートである。
【図７】第３実施形態のＤＲＡＭセルの等価回路図である。
【図８】一部のトランジスタをＮ個のセルで共有化しているユニット２個分の回路図である。
【図９】（Ａ）〜（Ｇ）は第３実施形態の動作タイミングチャートである。
【図１０】第１変形例のセルの部分的断面図である。
【図１１】第２変形例のセルの部分的断面図である。
【図１２】第３変形例のセルの部分的断面図である。
【図１３】第４変形例のセルの部分的断面図である。
【図１４】第５変形例のセルの部分的断面図である。
【図１５】特許文献１で提案されているタイプの３Ｔ型ＤＲＡＭセルの等価回路である。
【図１６】特許文献２に記載されているタイプの３Ｔ１Ｃ型ＤＲＡＭセルの等価回路である。
【符号の説明】
【００９４】
１Ａ,１Ｂ,１Ｃ,１Ｄ…ユニット、１０…Ｐウェル（ＰＷ）、１１…Ｎウェル（ＮＷ）、１２…ソース・ドレイン領域、１４…ゲート電極、１６…低濃度不純物領域、１７…高濃度不純物領域、ＷＴ…書き込みトランジスタ、ＴＴ…転送トランジスタ、ＡＴ…アンプトランジスタ、ＳＴ…選択トランジスタ、Ｃ１…ストレージ・キャパシタ、Ｃ２…昇圧キャパシタ、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＷＢＬ…書き込みビット線、ＷＢＬｍ１…メイン線、ＷＢＬｓ１…サブ線、ＲＢＬ…読み出しビット線、ＣＳＬ…コモンソース線、ＴＧ…転送ゲート線、ＳＮ…ストレージノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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