(57)【要約】【課題】メモリの制御が容易であり、かつ回路規模も小さくすることができる動き適応順次走査変換装置及び変換方法を得る。【解決手段】クロスカラー及びドット妨害除去処理を行う妨害除去処理回路１０３と、妨害除去の処理済み信号Ｓ１’が１フィールド遅延されたものを用いてフィールド内補間信号を生成するフィールド内補間処理回路２０３と、処理済み信号Ｓ１’とクロスカラー及びドット妨害除去処理前の信号Ｓ３とを用いてフィールド間補間信号を生成するフィールド間補間処理回路２０６及び動き検出信号を得る動き検出回路２０７と、フィールド内補間信号とフィールド間補間信号とを、動き検出信号に応じた混合比にて混合して出力する混合回路２０５と、倍速変換処理を行う倍速変換回路２０４を有する。【選択図】      図１
2007067653.tif 000002
【特許請求の範囲】
【請求項１】
クロスカラー及びドット妨害除去処理を行う妨害除去処理回路と、
前記妨害除去処理回路からの処理済み信号が１フィールド遅延されて入力され、この信号を用いてフィールド内補間信号を生成するフィールド内補間処理回路と、
前記処理済み信号と前記クロスカラー及びドット妨害除去処理前である処理前信号との、２フィールド間信号を用いてフィールド間補間信号を生成するフィールド間補間処理回路と、
前記処理済み信号と前記クロスカラー及びドット妨害除去処理前である処理前信号との、２フィールド間信号を用いて画像動きを検出し、動き検出信号を得る動き検出回路と、
前記フィールド内補間信号とフィールド間補間信号とを、前記動き検出信号に応じた混合比にて混合して出力する混合回路と、
前記混合回路の出力と前記第３のフィールドメモリの出力を用いて画像信号の倍速変換処理を行う倍速変換回路を有することを特徴とする動き適応順次走査変換装置。
【請求項２】
さらにメモリコントローラ及びメモリ装置を有し、
前記メモリコントローラは、入力信号を前記メモリ装置に格納し、２フィールド前に格納した入力信号を読み出して前記処理前信号を生成する
ことを特徴とする請求項１記載の動き適応順次走査変換装置。
【請求項３】
さらにメモリコントローラ及びメモリ装置を有し、
前記メモリコントローラは、前記処理前信号を、前記メモリ装置から読出し、前記フィールド間補間処理回路と、前記動き検出回路に供給する
ことを特徴とする請求項１記載の動き適応順次走査変換装置。
【請求項４】
さらにメモリコントローラ及びメモリ装置を有し、
前記メモリコントローラは、前記処理済み信号を、前記メモリ装置に格納する
ことを特徴とする請求項１記載の動き適応順次走査変換装置。
【請求項５】
さらにメモリコントローラ及びメモリ装置を有し、
前記メモリコントローラは、前記処理済み信号を、前記メモリ装置に格納し、１フィールド経過後に、前記信号として前記フィールド内補間処理回路に供給する
ことを特徴とする請求項１記載の動き適応順次走査変換装置。
【請求項６】
入力映像信号が供給される第１のフィールドメモリと、
前記第１のフィールドメモリの出力が供給される第２のフィールドメモリと、
前記第２のフィールドメモリの出力映像信号と前記入力映像信号を用いて、クロスカラー及びドット妨害を除去する処理回路と、
前記処理回路の出力が供給される第３のフィールドメモリと、
前記第３のフィールドメモリの出力を用いてフィールド内補間信号を生成するフィールド内補間処理回路と、
前記第２のフィールドメモリの出力と前記処理回路の出力とを用いてフィールド間補間信号を生成するフィールド間補間処理回路と、
前記第２のフィールドメモリの出力と前記処理回路の出力とを用いて画像動きを検出し、動き検出信号を得る動き検出回路と、
前記フィールド内補間信号とフィールド間補間信号とを、前記動き検出信号に応じた混合比にて混合して出力する混合回路と、
前記混合回路の出力と前記第３のフィールドメモリの出力を用いて画像信号の倍速変換処理を行う倍速変換回路を有する
ことを特徴とする動き適応順次走査変換装置。
【請求項７】
クロスカラー及びドット妨害除去処理を行う妨害除去処理回路と、フィールド内補間信号を生成するフィールド内補間処理回路と、フィールド間補間信号を生成するフィールド間補間処理回路と、画像動きを検出し、動き検出信号を得る動き検出回路と、前記フィールド内補間信号とフィールド間補間信号とを、前記動き検出信号に応じた混合比にて混合して出力する混合回路とを有し、前記混合回路のからの補間信号と、前記妨害除去処理回路からの非補間信号を用いて、画像信号の倍速変換処理を行う適応順次走査変換方法において、
前記フィールド内補間処理回路に前記妨害除去処理回路からの処理済み信号を１フィールド遅延した信号を供給し、
前記フィールド間補間処理回路と動き検出回路のそれぞれに、前記処理済み信号及びクロスカラー及びドット妨害除去処理前である処理前信号を供給し、
前記混合回路に、前記フィールド内補間信号とフィールド間補間信号とを供給し、制御信号として前記動き検出回路からの動き検出信号を供給する、
ことを特徴とする動き適応順次走査変換方法。
【請求項８】
メモリコントローラ及びメモリ装置が用いられ、
前記メモリコントローラは、入力信号を前記メモリ装置に格納し、２フィールド前に格納した入力信号を読み出して前記処理前信号を生成する
ことを特徴とする請求項７記載の動き適応順次走査変換方法。
【請求項９】
メモリコントローラ及びメモリ装置が用いられ、
前記メモリコントローラは、前記処理前信号を、前記メモリ装置から読出し、前記フィールド間補間処理回路と、前記動き検出回路に供給する
ことを特徴とする請求項７記載の動き適応順次走査変換方法。
【請求項１０】
メモリコントローラ及びメモリ装置が用いられ、
前記メモリコントローラは、前記処理済み信号を、前記メモリ装置に格納する
ことを特徴とする請求項７記載の動き適応順次走査変換方法。
【請求項１１】
メモリコントローラ及びメモリ装置が用いられ、
前記メモリコントローラは、前記処理済み信号を、前記メモリ装置に格納し、１フィールド経過後に、前記信号として、前記フィールド内補間処理回路に供給する
ことを特徴とする請求項７記載の動き適応順次走査変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、動き適応順次走査変換装置及び変換方法に関するものであり、特にクロスカラー・ドット妨害除去回路を有効に組み合わせており、画像品質の向上を図ると共に構成素子の削減、及び駆動負担の軽減を得られるようにしたものである。
【背景技術】
【０００２】
飛び越し走査（インターレース）の画像信号を、順次走査（ノンインターレース）の画像信号に変換する場合、動き適応順次走査変換回路が用いられる。また、このような画像信号処理回路を構成する上で、通常は、回路規模の縮小化、使用メモリ数の削減対策が考慮される。このような動き適応順次走査変換回路を開示した技術として、文献１、文献２、文献３、文献４、文献５がある。
【０００３】
文献１では、動き適応走査線補間回路のフィールド間補間用、動き検出用、時空間フィルタ用の３系統のフィールドメモリを１系統にまとめている。この技術は回路規模の縮小を図ったものである。
【０００４】
文献２では、動き適応走査線変換処理において、飛び越し走査の画像信号を２：１でサブサンプリングして、標本点を１／２に削減した前フィールドの信号を生成している。そして静止画モードの補間走査線信号が、前記標本点を１／２に削減した前フィールドの信号と、現フィールドの隣接した上下の走査線の画像信号とで生成されている。これにより、メモリ容量を低減している。
【０００５】
文献３では、動き検出回路が示されている。画像動き量を表す信号に関して、その複数個分を代表する代表値が算出されている。この代表値が画像動き量処理回路で用いられる。
【０００６】
うという技術が開示されている。
【特許文献１】特開平１１−１５０７０８号公報
【特許文献２】特開平１０−０９８６９４号公報
【特許文献３】特公平０８−０３２０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、画像信号処理回路においては、画像品位を向上するために、あるいは、画像品位の低下を抑制するために、クロスカラー及びドット妨害除去回路が利用される。このクロスカラー及びドット妨害除去回路は、動き適応順次走査変換回路の前段に配置されることがある。
【０００８】
このような場合、動き適応順次走査変換回路では、比較的大きな容量であるフィールドメモリを２つ用いることになる。このために装置全体が高価となり、またメモリアクセス回数も多くなり、つまりメモリの制御が複雑となり、コントローラの負荷が大きくなるという問題が生じた。
【０００９】
そこで、この発明ではメモリの制御が容易であり、かつ回路規模も小さくすることができる動き適応順次走査変換装置及び変換方法を提供することができる。
【課題を解決するための手段】
【００１０】
この発明の一実施の形態では、クロスカラー及びドット妨害除去処理を行う妨害除去処理回路１０３と、前記妨害除去処理回路からの処理済み信号（Ｓ１’）が１フィールド遅延されて入力され、この信号（Ｓ２’）を用いてフィールド内補間信号を生成するフィールド内補間処理回路２０３と、前記処理済み信号（Ｓ１’）とクロスカラー及びドット妨害除去処理前である処理前信号（Ｓ３）との、２フィールド間信号を用いてフィールド間補間信号を生成するフィールド間補間処理回路２０６と、前記処理済み信号（Ｓ１’）とクロスカラー及びドット妨害除去処理前である処理前信号（Ｓ３）との、２フィールド間信号を用いて画像動きを検出し、動き検出信号を得る動き検出回路２０７と、前記フィールド内補間信号とフィールド間補間信号とを、前記動き検出信号に応じた混合比にて混合して出力する混合回路２０５と、前記混合回路の出力と前記第３のフィールドメモリの出力を用いて画像信号の倍速変換処理を行う倍速変換回路２０４とを有する。
【００１１】
また発明の他の実施の形態では、入力映像信号が供給される第１のフィールドメモリ１０１と、前記第１のフィールドメモリの出力が供給される第２のフィールドメモリ１０２と、前記第２のフィールドメモリの出力映像信号と前記入力映像信号を用いて、クロスカラー及びドット妨害を除去する処理回路１０３と、前記処理回路１０３の出力が供給される第３のフィールドメモリ２０１と、前記第３のフィールドメモリ２０１の出力を用いてフィールド内補間信号を生成するフィールド内補間処理回路２０３と、前記第２のフィールドメモリ１０２の出力と前記処理回路１０３の出力とを用いてフィールド間補間信号を生成するフィールド間補間処理回路２０６と、前記第２のフィールドメモリ１０２の出力と前記処理回路１０３の出力とを用いて画像動きを検出し、動き検出信号を得る動き検出回路２０３と、前記フィールド内補間信号とフィールド間補間信号とを、前記動き検出信号に応じた混合比にて混合して出力する混合回路２０５と、前記混合回路の出力と前記第３のフィールドメモリの出力を用いて画像信号の倍速変換処理を行う倍速変換回路２０４を有する。
【発明の効果】
【００１２】
上記の手段により、動き適応順次走査変換処理において使用するフィールドメモリ量を削減できる。このために、メモリの制御が容易であり、かつ回路規模も小さくすることができる。また、メモリアクセスの回数が減り、メモリ帯域を節約することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施の形態を説明する。図１はこの発明の一実施の形態である。入力端子１１には入力映像信号が供給される。図１において、１００は、クロスカラー及びドット妨害除去回路であり、２００は、動き適応順次走査変換回路２００である。
【００１４】
入力映像信号は、クロスカラー及びドット妨害除去回路１００内の第１のフィールドメモリ１０１と、妨害除去処理部１０３の一方の入力端子に供給される。第１のフィールドメモリ１０１の出力は、第２のフィールドメモリ１０２に入力される。第２のフィールドメモリ１０２の出力は、妨害除去処理部１０３の他方の入力端子に供給される。
【００１５】
妨害除去回路１０３は、２フィールド間の色搬送波の位相が逆位相であることを利用して、クロスカラー及びドット妨害をキャンセルする。即ち、２つの入力を加算し、その平均値を出力する。
【００１６】
妨害除去処理部１０３の出力は、動き適応順次走査変換回路２００内の第３のフィールドメモリ２０１に入力される。フィールドメモリ２０１の出力は、フィールド内補間処理回路２０３に入力されると共に、倍速変換回路２０４の一方の入力端子に供給される。
【００１７】
動き適応順次走査変換回路２００は、フィールド間補間処理回路２０６を有する。このフィールド間補間処理回路２０６は、フィールド間の補間信号を生成するものであり、その利用信号として、第２のフィールドメモリ１０２の出力と、妨害除去回路１０３の出力を用いている。
【００１８】
フィールド間補間処理回路２０６で生成されたフィールド間補間信号Ｉ２と、先のフィールド内補間処理回路２０３で生成されたフィールド内補間信号Ｉ１とは、混合回路２０５に入力される。
【００１９】
混合回路２０５は、２つの入力信号の混合比が、動き検出回路２０７からの動き検出信号Ｊにより制御される。動き検出回路２０７は、第２のフィールドメモリ１０２の出力と、妨害除去回路１０３の出力を用いて、画像動きを検出している。
【００２０】
混合回路２０５における混合比は、画像動きが大きいほど、フィールド内補間信号の割合が多くなり、画像動きが小さく静画に近づくほど、フィールド間補間信号の割合が多くなる。
【００２１】
混合回路２０５の出力とフィールドメモリ２０１の出力とは倍速変換回路２０４に入力され、ここで時間軸が倍速に変換され、交互に選択されて出力される。つまり倍速変換回路２０４の出力が、ノンインターレース信号として出力される。
【００２２】
図２は、上記した回路において、フィールド間補間信号とフィールド内補間信号が生成される様子を示している。
【００２３】
クロスカラー及びドット妨害除去回路１００において、クロスカラー及びドット妨害が除去される場合には、２フィールド間の信号Ｓ１，Ｓ３が用いられる。したがって、信号Ｓ１がクロスカラー及びドット妨害除去された後えられた処理後信号Ｓ１’は、処理前信号Ｓ３とは、２フィールドの差があると見てよい。また信号Ｓ１’と信号Ｓ２’とは１フィールドの差がある。この発明では、このような信号間の関係を旨く利用している。
【００２４】
信号Ｓ２’を用いて、フィールド内補間処理回路２０３により、フィールド内補間信号Ｉ１（＝（ｉＵ＋ｉＤ）／２）が生成される。フィールド間補間処理回路２０６においては、信号Ｓ１’と信号Ｓ３を用いて、フィールド間補間信号Ｉ２（＝（ｉＦ＋ｉＲ）／２）が生成される。また、信号Ｓ１’と信号Ｓ３は、２フィールドの差があるために、画像動き検出用としても利用される。
【００２５】
ここで、上記の回路構成では、ドット妨害或いはクロスカラー妨害を除去していない信号Ｓ３を用いている。しかしこの信号Ｓ３を用いても問題は生じないことを次に説明する。
【００２６】
例えば図２の画素Ｌ２に妨害が生じていたとする。するとこの場合は、動き検出回路２０７が画像動きとして検知することになる。つまり、この画素Ｌ２の部分が本来、静止画であったとしても、動画として判定される。このために、混合回路２０５は、フィールド内補間処理回路２０３の補間信号Ｉ２を選択することになる。この結果、混合回路２０５の出力は、妨害が含まれる画素Ｌ２には何ら影響をうけることはない。静止画像であって、クロスカラー及びドット妨害が生じていない画素Ｌ４の位置では、フィールド間補間信号Ｉ２が採用されることは当然である。
【００２７】
上記の実施の形態は、ハードウエアで構成した例であるが、この発明の基本的な考えかたは上記の実施形態に示すだけではない。複数のフィールドメモリは、個々に構成するのではなく、メモリ装置として一括して構成してもよい。そしてメモリコントローラによる読出しタイミングを調整することで遅延信号を生成する方法を利用しても良い。
【００２８】
図３はこの発明の他の実施の形態である。入力端子１１からの入力信号Ｓ１は、メモリコントローラ３００により取り込まれる。この入力信号Ｓ１は、メモリコントローラ３００の制御のもとで、妨害除去処理回路１０３に供給されるとともにメモリ装置４００に一時的に格納される。入力信号Ｓ１は、２フィールド後にメモリ装置４００から読み出され、信号Ｓ３として利用される。このときの信号Ｓ３は、妨害除去処理回路１０３、フィールド間補間処理回路２０６、動き検出回路２０７に同時に供給される。
【００２９】
妨害除去処理回路１０３で処理された後の信号Ｓ１’は、メモリコントローラ３００の制御のもとで、フィールド補間処理回路２０６、動き検出回路２０７に同時に供給されるとともに、また、メモリ装置４００に一旦格納される。そして１フィールドの時間調整が行なわれ、フィールド内補間処理回路２０３に信号Ｓ２’として供給される。又この信号Ｓ２’は、倍速変換回路２０４にも供給される。混合回路２０５及び倍速変換回路２０４の動作は、先の実施の形態での説明と同じである。
【００３０】
図４には、上記の装置の動作シーケンスを示している。メモリコントローラ３００内には、数ライン分の遅延を得るラインバッファが存在する。このラインバッファが有効に利用され、１ライン分のデータ遅延が実行される。説明を簡単にするためにメモリ装置４００には、１ライン単位でデータの書き込み読出しが行なわれるものとして示している。期間ｔ１で信号Ｓ１の１ライン分のデータが書き込まれる。書き込み速度は、１水平期間の後半の例えば、入力側の１／２の水平期間で書き込まれる。前半の１／２水平期間では、メモリ装置４００に２フィールド前に書き込まれている信号Ｓ１が信号Ｓ３として読み出され、ラインバッファで遅延された信号Ｓ１とともに、妨害除去処理回路１０３に入力される。そして、妨害除去処理回路１０３から、画素単位で妨害除去された信号Ｓ１’が出力される。
【００３１】
信号Ｓ１’は、ラインバッファで遅延される。１ライン相当分遅延されたＳ１’は、フィールド補間回路２０６及び動き検出回路２０７に供給される。またこのフィールド補間回路２０６及び動き検出回路２０７には、メモリ装置４００からの信号Ｓ３が読みだされて供給される。
【００３２】
これにより、混合回路２０５からは補間信号Ｉ’が得られる。この補間信号は、バッファ（図示せず）により時間調整され、倍速変換回路２０４に供給される。このとき、メモリ装置４００からは、先のＳ１’を１フィールド期間保存しておいたものが信号Ｓ２’として出力されて使用される。
【００３３】
上記したようにこの発明の装置であると、少ないメモリ容量でクロスカラー及びドット妨害除去処理を得ると共に、走査線変換を得ることができる。
【００３４】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００３５】
【図１】この発明の一実施の形態を示す構成説明図である。
【図２】この発明の装置の動作を説明するために示した動作説明図である。
【図３】この発明の他の実施の形態を示す説明図である。
【図４】図３の装置の動作例を説明するために示したシーケンス図である。
【符号の説明】
【００３６】
１００、１０２、２０１…フィールドメモリ、１０３…妨害除去処理回路、２００…動き適応順次走査変換回路、２０３…フィールド内補間処理回路、２０４…倍速変換回路、２０５…混合回路、２０６…フィールド間補間処理回路、２０７…動き検出回路。
【図１】
2007067653.tif 000003
【図２】
2007067653.tif 000004
【図３】
2007067653.tif 000005
【図４】
2007067653.tif 000006