(57)【要約】【課題】基板上に結晶方位が制御された擬単結晶半導体薄膜を得ることが可能となる半導体薄膜およびその製造方法ならびに半導体装置およびその製造方法を提供する。【解決手段】半導体薄膜の製造方法は、表面に配列された複数の突起部１０を設けた単結晶半導体基板（単結晶シリコン基板２）と表面に半導体薄膜を堆積した基板４とを互いの表面を向き合わせて結合する。半導体薄膜に熱処理を施して半導体薄膜を固相成長により結晶化させ、基板４上に、複数の突起部１０のそれぞれを起点として複数の略単結晶粒（結晶シリコン１６）から構成される擬単結晶半導体薄膜（擬単結晶シリコン薄膜２０）を形成する。擬単結晶半導体薄膜（擬単結晶シリコン薄膜２０）を含む基板４と単結晶半導体基板（単結晶シリコン基板２）とを分離する。【選択図】図２
2007266029.tif 000002
【特許請求の範囲】
【請求項１】
表面に配列された複数の突起部を設けた単結晶半導体基板と表面に半導体薄膜を堆積し
た基板とを互いの表面を向き合わせて結合する工程と、
前記半導体薄膜に熱処理を施して前記半導体薄膜を固相成長により結晶化させ、前記基
板上に、前記複数の突起部のそれぞれを起点として複数の略単結晶粒から構成される擬単
結晶半導体薄膜を形成する工程と、及び、
前記擬単結晶半導体薄膜を含む前記基板と前記単結晶半導体基板とを分離する工程と、
を含むことを特徴とする半導体薄膜の製造方法。
【請求項２】
請求項１に記載の半導体薄膜の製造方法において、
前記単結晶半導体基板は、前記複数の突起部を含む表面に酸化膜が設けられており、
前記分離する工程で、前記酸化膜を除去することを特徴とする半導体薄膜の製造方法。
【請求項３】
請求項１に記載の半導体薄膜の製造方法において、
前記単結晶半導体基板は、前記複数の突起部が多孔質であり、
前記分離する工程で、前記複数の突起部を除去することを特徴とする半導体薄膜の製造
方法。
【請求項４】
請求項１から請求項３のいずれか一項に記載の半導体薄膜の製造方法により製造される
半導体薄膜。
【請求項５】
請求項１から請求項３のいずれか一項に記載された半導体薄膜の製造方法を含むことを
特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法により製造される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体薄膜、半導体装置およびそれらの製造方法に関するものである。
【背景技術】
【０００２】
多結晶シリコン薄膜トランジスタ（poly-Si TFT）は、ガラスや石英などの基板上に高
性能なトランジスタ素子を製造する手法として、広く用いられている。Poly-Si TFTにお
いてその性能を大きく左右するのは、多結晶シリコン薄膜中の構造欠陥である。多結晶シ
リコン薄膜には、転移、双晶界面、積層欠陥、結晶粒界などの各種構造欠陥が存在する。
これらが電気伝導の担い手である電子／正孔の運動を妨げる原因となるため、poly-Si TF
Tは単結晶シリコン素子と比較して一般に性能が劣っている。こうした課題を解決するた
めに、基板上の多結晶シリコン薄膜の結晶粒径を大きくしたり、部分的に擬単結晶シリコ
ン薄膜を形成したりする方法が報告されている。以下にその方法を列記する。
【０００３】
１．ＳＬＳ（Sequential Lateral Solidification）法は、エキシマレーザを照射して
多結晶シリコン薄膜を得る際、走査方向のピッチを非常に小さくすることによって、結晶
粒をレーザ走査方向に長く伸張する方法である（例えば、非特許文献１参照）。
【０００４】
２．ＣＬＣ（CW-laser Lateral Crystallization）法は、連続発振レーザを照射しなが
ら基板を走査し、シリコンの結晶粒をレーザ走査方向に長く伸張する方法である（例えば
、非特許文献２参照）。
【０００５】
３．ＳＥＬＡＸ（Selectively Enlarging Laser X'tallization）法は、エキシマレー
ザによって結晶化を行った後に、連続発振レーザを用いて既存結晶粒をレーザ走査方向に
長く伸張する方法である（例えば、非特許文献３参照）。
【０００６】
４．ＰＭＥＬＡ（Phase-mask Modulated Excimer Laser Annealing）法は、位相差マス
クを用いて、強度分布を持ったエキシマレーザ光を形成し、シリコン薄膜の結晶化を行い
、強度の強い領域と弱い領域との間に生じる熱勾配を利用して、薄膜の面内方向の結晶粒
を成長させる方法である（例えば、非特許文献４参照）。
【０００７】
５．μ-Czochralski法は、基板上に微細孔を設け、それを覆うようにアモルファスシリ
コン薄膜を堆積し、こうした構造に対してエキシマレーザを照射すると、微細孔の底部か
ら溶融／結晶化が進行し、最も成長速度の速い結晶のみが選択的に成長して擬単結晶シリ
コン薄膜を得ることができる方法である（例えば、非特許文献５、６参照）。
【０００８】
これらの方法を用いると、いずれも数μｍ以上の結晶粒径をもった多結晶シリコン薄膜
が得られる。こうしたシリコン薄膜に対し、結晶粒界を含まないように注意して薄膜トラ
ンジスタ素子を製造すると、いずれも３００〜５００ｃｍ２／Ｖｓ以上の高いキャリア移
動度をもった薄膜トランジスタ素子を基板上に得ることができる。
【０００９】
【非特許文献１】”Characterisation of poly-Si TFT’s in Directionally Solidified SLS Si”. S.D.Brotherton, et al., Asia Display/IDW' 01 Proceedings,pp.387-390
【非特許文献２】”Ultra-high Performance Poly-Si TFT’s on a Glass by a Stable Scanning CW Laser Lateral Crystallization”, A.Hara, et al., AM-LCD' 01 Digest of Technical Papers,pp.227-230
【非特許文献３】”System on Glass Display with LTPS-TFTs Formed using  SELAX(Selectively Enlarging Laser X’tallization) Technology”, M.Hatano, et al., Proceedings of IDW/AD' 05,pp.953-956
【非特許文献４】”Advanced Phase-Modulators for Next-Generation Low-Temperature Si Film Crystallization Method”, Y.Taniguchi, et al., Proceedings of IDW/AD' 05,pp.981-982
【非特許文献５】”Effects of crystallographic orientation of single-crystalline seed on μ-Czochralski process in excimer-laser crystallization”, M.He, et al., Proceedings of IDW/AD' 05,pp.1213-1214
【非特許文献６】”Single-Crystalline Si Thin-Film Transistors Fabricated with μ-Czochralski(Grain-Filter) Process”, R.Ishihara, et al., AM-LCD' 02 Digest of Technical Papers,pp.53-56
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来の方法では、数μｍ程度の大きな結晶粒を形成することが
可能となるものの、得られる結晶粒の結晶方位については制御されておらず、それぞれの
結晶粒の結晶方位についてランダムな状態となっていた。キャリア移動度はシリコンの結
晶方位に依存して異なるため、結晶粒の方位が統一されていないので、薄膜トランジスタ
素子ごとの性能が大きくばらついていた。薄膜トランジスタ素子の電気的特性の更なる向
上を図るために、結晶粒の結晶方位が制御された高品質な半導体薄膜を形成することが可
能な製造方法の確立が望まれている。
【００１１】
本発明は、このような従来の課題点に着目してなされたもので、その目的は、基板上の
必要な部分に効率的に結晶方位が制御された高品質な擬単結晶半導体薄膜を得ることを可
能とする半導体薄膜、半導体装置およびそれらの製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
（１）本発明に係る半導体薄膜の製造方法は、表面に配列された複数の突起部を設けた
単結晶半導体基板と表面に半導体薄膜を堆積した基板とを互いの表面を向き合わせて結合
する工程と、前記半導体薄膜に熱処理を施して前記半導体薄膜を固相成長により結晶化さ
せ、前記基板上に、前記複数の突起部のそれぞれを起点として複数の略単結晶粒から構成
される擬単結晶半導体薄膜を形成する工程と、及び、前記擬単結晶半導体薄膜を含む前記
基板と前記単結晶半導体基板とを分離する工程と、を含む。本発明によれば、基板上に擬
単結晶半導体薄膜を得ることができる。得られた擬単結晶半導体薄膜は、単結晶半導体基
板の突起部を略中心とする範囲に形成される略単結晶粒から構成されるので、結晶粒が大
きくかつ結晶方位が制御された、実質的に単結晶シリコンや、ＳＯＩなどと同等の優れた
半導体性能を有する。また、結晶成長部の位置を正確に制御することができるので、基板
上の必要な部分にのみ効率的に高品質な擬単結晶半導体薄膜を得ることができる。
【００１３】
（２）この半導体薄膜の製造方法について、前記単結晶半導体基板は、前記複数の突起
部を含む表面に酸化膜が設けられており、前記分離する工程で、前記酸化膜を除去しても
よい。
【００１４】
（３）この半導体薄膜の製造方法について、前記単結晶半導体基板は、前記複数の突起
部が多孔質であり、前記分離する工程で、前記複数の突起部を除去してもよい。
【００１５】
（４）本発明に係る半導体薄膜は、上記半導体薄膜の製造方法により製造される。
【００１６】
（５）本発明に係る半導体装置の製造方法は、上記半導体薄膜の製造方法を含む。
【００１７】
（６）本発明に係る半導体装置は、上記半導体装置の製造方法により製造される。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を適用した実施の形態について図面を参照して説明する。
【００１９】
図１および図２は、本発明の実施の形態に係る半導体薄膜の製造方法を示す図である。
本実施の形態に係る半導体薄膜の製造方法は、図１（Ａ）に示すように、まず、基板４上
に、半導体薄膜としてのアモルファスシリコン薄膜（以降、シリコン薄膜という）１２を
堆積する。シリコン薄膜１２は、プラズマ化学気相堆積法（ＰＥＣＶＤ法）、低圧化学気
相堆積法（ＬＰＣＶＤ法）等により基板４上に厚さ１００ｎｍ程度に堆積されてもよい。
なお、基板４を構成する絶縁材料はガラスに限定されるものではない。基板４は、例えば
液晶用の無アルカリガラス、石英、セラミックスあるいは金属を用いることができる。基
板４の表面粗さはできるだけ小さいことが望ましい。これは後述する単結晶半導体基板と
接するためである。次に、表面に突起部１０を設けた単結晶半導体基板としての単結晶シ
リコン基板２を用意する。単結晶シリコン基板２は、これと対向する基板４の湾曲や厚さ
の不均一性がある場合、こうした表面高さの不均一性に追随するために、ある程度薄いこ
とが望ましい。具体的には、例えば単結晶シリコン基板２が５０μｍ〜５００μｍ程度の
厚さであれば、圧力を加えることによって基板４と密着することができる。単結晶シリコ
ン基板２の厚さが５０μｍ以下では強度を保つことが難しく、５００μｍ以上では基板４
に対する追随性が落ちる。
【００２０】
次に、図１（Ｂ）に示すように、表面に突起部１０を設けた単結晶シリコン基板２と、
表面にシリコン薄膜１２を堆積した基板４とを、互いの表面を向き合わせて張り合わせる
。このとき、単結晶シリコン基板２の突起部１０と、基板４上に成膜されたシリコン薄膜
１２とが接点１８で接した状態となる。次に、単結晶シリコン基板２の突起部１０の接点
１８と、基板４上に成膜されたシリコン薄膜１２とが接した状態で、基板４のシリコン薄
膜１２に熱処理を施す。シリコン薄膜１２に熱処理を施す手法としては、熱１４を加える
加熱法が好ましく用いられている。
【００２１】
次に、図２（Ａ）に示すように、シリコン薄膜１２を加熱すると、熱エネルギーが付与
されたシリコン薄膜１２（アモルファス相）は固相成長（Solid Phase Crystallization
、SPC）を開始し、結晶粒界２４を境界として複数の略単結晶粒としての複数の結晶シリ
コン１６に相変態する。このとき、単結晶シリコン基板２の突起部１０の接点１８を結晶
核として、優先的に結晶成長が進行する。薄膜中の結晶核を起点として結晶シリコンがア
モルファス相の中に析出する（固相成長）。このとき、単結晶シリコン基板２と接した部
分は既に結晶核が存在しているので、この接点１８を起点としてシリコン薄膜１２が優先
的にエピタキシャル成長し、単結晶シリコン基板２と同一方向を持った結晶が成長する。
得られる結晶シリコン１６は、それぞれ独立に接点１８から結晶成長が進行するため、厳
密には多結晶シリコン薄膜である。しかしながら、すべての突起部１０は同じ結晶方向を
もっているため、得られる結晶シリコン１６は多結晶でありながら、同一方向を有する。
この結晶シリコン１６から構成される擬単結晶半導体薄膜としての擬単結晶シリコン薄膜
２０が形成される。
【００２２】
図３は、このときの状態を、基板４面に垂直な方向から見た図である。図３に示すよう
に、それぞれの突起部１０の接点１８を起点として結晶シリコン１６が成長する。結晶シ
リコン１６が縦横方向に成長できる距離には限界Ｒｍａｘがあるが、突起部１０の間隔を
２Ｒｍａｘ以下に設定することで、それぞれの結晶シリコン１６が結晶粒界２４を境界と
して接し合い、基板４面のほぼ全面を覆い尽くすことができる。改めて述べるが、各結晶
シリコン１６の間には結晶粒界２４が存在するものの、互いの結晶方位が同一であるため
、結晶構造的には結晶粒界２４が存在しないのとほぼ同等である。
【００２３】
したがって、シリコン薄膜１２は多結晶でありながら、得られる薄膜は同一の方位を有
する擬単結晶シリコン薄膜２０となる。例えば突起部１０は、０．１μｍ〜５μｍ程度の
直径の円筒または方形状に、数〜数十μｍ間隔で単結晶シリコン基板２上に形成される。
それぞれの突起部１０からは、独立にシリコン薄膜１２のエピタキシャル成長が起こるが
、起点であるすべての突起部１０の接点１８は、同じ単結晶シリコン基板２の表面である
ため、そこから成長する結晶方位も同一である。したがって、基板４面全面にわたって同
一方向を持った擬単結晶半導体薄膜としての擬単結晶シリコン薄膜２０を得ることができ
る。
【００２４】
シリコン薄膜１２に対して加熱法により熱処理を施すことにより、突起部１０の接点１
８を起点としてシリコン薄膜１２を固相成長により結晶化させて結晶シリコン１６を形成
する。これにより、突起部１０の接点１８を中心とした結晶シリコン１６、具体的には大
粒径の結晶粒からなる略単結晶のシリコン膜が形成される。この固相成長による結晶化の
際に、突起部１０の接点１８が結晶の結晶方位を整える作用を奏することにより、結晶シ
リコン１６の結晶方位を特定の方向にほぼ制御することが可能になる。
【００２５】
最後に、図２（Ｂ）に示すように、単結晶シリコン基板２と擬単結晶シリコン薄膜２０
とを分離して、結晶シリコン１６から構成される擬単結晶シリコン薄膜２０が得られ半導
体薄膜の製造工程が終了する。このようにして、基板４上に擬単結晶シリコン薄膜２０を
形成した後、単結晶シリコン基板２と基板４とを分離すれば、高品質な擬単結晶シリコン
薄膜２０を基板４上に得ることができる。したがって、基板４上に擬単結晶シリコン薄膜
２０を得ることができる。得られた擬単結晶シリコン薄膜２０は、単結晶シリコン基板２
の突起部１０の接点１８を略中心とする範囲に形成される結晶シリコン１６から構成され
るので、結晶粒が大きくかつ結晶方位が制御された、実質的に単結晶シリコンや、ＳＯＩ
などと同等の優れた半導体性能を有する。また、結晶成長部の位置を正確に制御すること
ができるので、基板４上の必要な部分にのみ効率的に高品質な擬単結晶シリコン薄膜２０
を得ることができる。なお、一度使用した単結晶シリコン基板２は分離した後、繰り返し
使用することが可能である。
【００２６】
図４および図５は、図２（Ｂ）の基板分離工程を容易に行うための手段を示す工程図で
ある。図４は、突起部１０を設けた単結晶シリコン基板２の表面に薄い酸化皮膜２２を形
成した例である。まず、図４（Ａ）に示すように、突起部１０を設けた単結晶シリコン基
板２の表面に薄い酸化皮膜２２を形成する。酸化皮膜２２は、厚すぎるとシリコン薄膜１
２のエピタキシャル成長が阻害されてしまうので、好ましくは１ｎｍ〜１００ｎｍ、より
好ましくは１ｎｍ〜１０ｎｍ程度の薄さに設定する。
【００２７】
次に、図４（Ｂ）に示すように、酸化皮膜２２が元の単結晶シリコンの方位を反映した
結晶構造となるので、その酸化皮膜２２の接点２６からシリコン薄膜１２のエピタキシャ
ル成長が可能である。これにより、結晶シリコン１６から構成される擬単結晶シリコン薄
膜２０が形成される。
【００２８】
次に、図４（Ｃ）に示すように、単結晶シリコン基板２と基板４との分離工程において
、例えばＨＦ水溶液等を用いて酸化皮膜２２を除去すれば、単結晶シリコン基板２と基板
４との分離が容易となる。
【００２９】
また、図５のように、単結晶シリコン基板３０の表面を予め多孔質単結晶シリコン層３
２にしておき、多孔質単結晶シリコン層３２に多孔質状の突起部３４を設けることも有効
な手段である。多孔質状の突起部３４は、結晶方向は元の単結晶シリコン基板３０と同一
であるので、シリコン薄膜１２のエピタキシャル成長が容易に可能である。その上単結晶
シリコン基板３０と基板４との分離時には多孔質状の突起部３４をエッチングによって、
あるいは機械的に分離することができるので、単結晶シリコン基板３０と基板４とを容易
に分離することができる。まず、図５（Ａ）に示すように、単結晶シリコン基板３０の表
面に、例えば電界腐食処理を施して多孔質単結晶シリコン層３２を形成する。
【００３０】
次に、図５（Ｂ）に示すように、多孔質単結晶シリコン層３２を突起部３４として加工
する。
【００３１】
次に、図５（Ｃ）に示すように、突起部３４の接点３６を起点として結晶シリコン１６
から構成される擬単結晶シリコン薄膜２０を形成する。
【００３２】
次に、図５（Ｄ）に示すように、単結晶シリコン基板３０と基板４との分離時に、突起
部３４を化学的エッチングまたは機械的に破壊することによって、単結晶シリコン基板３
０と基板４とを容易に分離することができる。
【００３３】
図６および図７は、単結晶シリコン基板３８に突起部を設ける工程を示したものである
。図６（Ａ）〜（Ｃ）は、単結晶シリコン基板３８上のレジスト４０の所定のパターニン
グ形状から露出する単結晶シリコン基板３８の部分をウェットエッチングによって加工し
、突起部４４を設けた単結晶シリコン基板４２を形成するものである。図７（Ａ）〜（Ｃ
）は、単結晶シリコン基板３８上のレジスト４６の所定のパターニング形状から露出する
単結晶シリコン基板３８の部分を異方性ドライエッチングによって加工し、突起部５０を
設けた単結晶シリコン基板４８を形成するものである。
【００３４】
以上述べたように、本実施の形態に係る半導体薄膜の製造方法では、基板４上に高品質
な擬単結晶シリコン薄膜２０を得ることができる。本実施の形態に係る半導体薄膜の製造
方法により製造される半導体薄膜としての擬単結晶シリコン薄膜２０は、すべての箇所に
おいて同一の結晶方位を有するので、実質的に単結晶シリコンや、ＳＯＩなどと同等の優
れた半導体性能を有する。ここでは、最も汎用的に用いられるシリコンを例にとって説明
を行ったが、原理的には素材はシリコンに限定されず、ゲルマニウム、ガリウム、ガリウ
ム砒素等の各種半導体素材に適用し得るものであってもよい。ここで本明細書において「
略単結晶粒」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数
の結晶が組み合わさっていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶
により形成された半導体薄膜と同等の性質を備えている場合も含む。
【００３５】
図８には、本実施の形態に係る半導体薄膜を用いた半導体素子の製造方法が示されてい
る。本実施の形態に係る擬単結晶シリコン薄膜２０を用いて半導体素子としての薄膜トラ
ンジスタ６を形成する際の工程を説明する。まず、擬単結晶シリコン薄膜２０が形成され
た基板４を準備する。
【００３６】
次に、図８（Ａ）に示すように、擬単結晶シリコン薄膜２０をパターニングし、薄膜ト
ランジスタの形成に不要となる部分を除去して擬単結晶シリコン薄膜５２を形成する。例
えば結晶粒界２４（図３参照）を含まないように形成する。
【００３７】
次に、図８（Ｂ）に示すように、基板４および擬単結晶シリコン薄膜５２の上面に電子
サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）またはＰＥＣＶＤ法等の成膜
法によって酸化シリコン膜５４を形成する。この酸化シリコン膜５４は薄膜トランジスタ
のゲート絶縁膜として機能する。
【００３８】
次に、図８（Ｃ）に示すように、スパッタリング法などの成膜法によってタンタル、ア
ルミニウム等の導電体薄膜を形成した後にパターニングを行うことによってゲート電極５
６およびゲート配線膜（図示せず）を形成する。そして、このゲート電極５６をマスクと
してドナーまたはアクセプタとなる不純物元素を打ち込む、いわゆる自己整合イオン打ち
込みを行うことにより擬単結晶シリコン薄膜５２にソース領域５８、ドレイン領域６０お
よび活性領域６２を形成する。例えば本実施形態では、不純物元素としてリン（Ｐ）を打
ち込み、その後、ＸｅＣｌエキシマレーザを４００ｍＪ／ｃｍ２程度のエネルギー密度に
調整して照射して不純物元素を活性化することによってＮ型の薄膜トランジスタを作成す
る。なお、レーザ照射の代わりに２５０℃〜４００℃程度の温度で熱処理を行うことによ
り不純物元素の活性化を行ってもよい。
【００３９】
次に、図８（Ｄ）に示すように、酸化シリコン膜５４およびゲート電極５６の上面に、
ＰＥＣＶＤ法などの成膜法によって、５００ｎｍ程度の膜厚の酸化シリコン膜６４を形成
する。次に酸化シリコン膜５４，６４のそれぞれを貫通してソース領域５８およびドレイ
ン領域６０のそれぞれに至るコンタクトホールを形成し、これらのコンタクトホール内に
スパッタリング法などの成膜法によってアルミニウム、タングステン等の導電体を埋め込
んでパターニングすることにより、ソース電極６６およびドレイン電極６８を形成する。
これにより、図８（Ｄ）に示すように、金属含有物質からなり半導体膜の結晶化を促進す
る結晶化促進膜としてのニッケル膜が突起部の底部近傍に配置され、突起部を起点として
固相成長による結晶化が行われて形成された擬単結晶シリコン薄膜５２を用いて活性領域
６２等が形成された薄膜トランジスタ６が得られる。なお、以上の各工程で説明されてい
ない加工方法は、公知の方法を適用すればよい。
【００４０】
本実施の形態に係る擬単結晶シリコン薄膜５２を薄膜トランジスタ６の活性領域６２に
用いることにより、オフ電流が少なく移動度の大きい高性能な薄膜トランジスタ６を形成
することができる。なお、本実施形態において「半導体素子」とは、各種トランジスタや
ダイオード、抵抗、インダクタ、キャパシタ、その他の能動素子・受動素子を問わず、Ｎ
型やＰ型半導体の組み合わせにより製造可能な素子を含む。
【００４１】
図９には、本実施の形態に係る半導体素子を用いた半導体装置が示されている。本実施
の形態に係る薄膜トランジスタを用いて半導体装置としての有機ＥＬディスプレイ１００
を製造する。各工程の加工方法は、公知の方法を適用すればよい。
【００４２】
図９に示すように、有機ＥＬディスプレイ１００は表示領域１１０内に画素領域１１２
を配置して構成される。画素領域１１２は有機ＥＬ発光素子を駆動する薄膜トランジスタ
を使用している。薄膜トランジスタは上述した実施形態の製造方法によって製造されるも
のが使用される。ドライバ領域１１４からは発光制御線（Ｖｇｐ）および書き込み制御線
が各画素領域に供給されている。ドライバ領域１１６からは電流線（Ｉｄａｔａ）および
電源線（Ｖｄｄ）が各画素領域に供給されている。書き込み制御線と電流線Ｉｄａｔａを
制御することにより、各画素領域に対する電流プログラムが行われ、発光制御線Ｖｇｐを
制御することにより発光が制御される。なお、ドライバ領域１１４及び１１６についても
本発明に係る薄膜トランジスタを使用することが可能である。また、本発明に係る半導体
薄膜は、上述した例に限らず半導体素子を適用可能なあらゆる半導体装置に適用可能であ
る。例えば、この他に、液晶ディスプレイ、記憶装置、演算装置等にも活用することがで
きる。
【００４３】
本実施の形態に係る半導体素子を含んで構成される装置である半導体装置（例えば液晶
ディスプレイ、有機ＥＬディスプレイ、記憶装置および演算装置等）としての集積回路等
を含む装置を製造すれば、極めて高性能で均質な集積回路等を含む装置を製造することが
できる。なお、本実施形態において「半導体装置」とは、半導体素子を含んで構成される
装置であり、例えば集積回路等を含む装置である。本実施の形態に係る擬単結晶半導体薄
膜を用いることにより、電気的特性に優れた半導体素子、半導体装置を得ることが可能と
なる。なお、結晶化促進膜として、遮光性を有するものを用いた場合には、半導体素子の
擬単結晶半導体薄膜により構成される部分（例えば、薄膜トランジスタであれば活性領域
等）に対する光の入射を結晶化促進膜によって遮り、擬単結晶半導体薄膜に光励起による
起電力や暗電流の発生を防ぐことも可能となる。
【００４４】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能で
ある。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機
能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本
発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、
本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達
成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術
を付加した構成を含む。さらに、本発明は、実施の形態で説明した技術的事項のいずれか
を限定的に除外した内容を含む。あるいは、本発明は、上述した実施の形態から公知技術
を限定的に除外した内容を含む。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に係る半導体薄膜の製造方法を示す図である。
【図２】本発明の実施の形態に係る半導体薄膜の製造方法を示す図である。
【図３】本発明の実施の形態に係る半導体薄膜を示す図である。
【図４】本発明の実施の形態に係る基板分離工程を示す図である。
【図５】本発明の実施の形態に係る基板分離工程を示す図である。
【図６】本発明の実施の形態に係る半導体薄膜の製造方法を示す図である。
【図７】本発明の実施の形態に係る半導体薄膜の製造方法を示す図である。
【図８】本発明の実施の形態に係る半導体素子の製造方法を示す図である。
【図９】本発明の実施の形態に係る半導体装置を示す図である。
【符号の説明】
【００４６】
２…単結晶シリコン基板  ４…基板  ６…薄膜トランジスタ  １０…突起部  １２…シ
リコン薄膜  １４…熱  １６…結晶シリコン  １８…接点  ２０…擬単結晶シリコン薄膜
２２…酸化皮膜  ２４…結晶粒界  ２６…接点  ３０…単結晶シリコン基板  ３２…多
孔質単結晶シリコン層  ３４…突起部  ３６…接点  ３８…単結晶シリコン基板  ４０…
レジスト  ４２…単結晶シリコン基板  ４４…突起部  ４６…レジスト  ４８…単結晶シ
リコン基板  ５０…突起部  ５２…擬単結晶シリコン薄膜  ５４…酸化シリコン膜  ５６
…ゲート電極  ５８…ソース領域  ６０…ドレイン領域  ６２…活性領域  ６４…酸化シ
リコン膜  ６６…ソース電極  ６８…ドレイン電極  １００…有機ＥＬディスプレイ  １
１０…表示領域  １１２…画素領域  １１４…ドライバ領域  １１６…ドライバ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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