(57)【要約】【課題】表示装置に適用可能であって、シャットダウン後の残像除去可能のゲート駆動回路を提供する。【解決手段】本発明のゲート駆動回路は、第１コンデンサと、ダイオードと、第２コンデンサと、定電圧レギュレータ回路とを包含する。ここで、第１コンデンサは、入力電圧の高周波サージ及び高周波雑音を濾過するためのものであり、ダイオードは、この入力電圧を受け取り、さらにダイオードの順方向導通によって第２コンデンサを充電しかつ入力電圧を定電圧レギュレータ回路に供給するためのものである。最後に、再び定電圧レギュレータ回路の電圧レべル転換を経た後、出力電圧を表示装置におけるロジック回路に送るようになっている。【選択図】図５
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【特許請求の範囲】
【請求項１】
表示装置に適用され、入力電圧を出力電圧に転換することにより、ロジック回路に必要な電源を供給するためのゲート駆動回路であって、
前記入力電圧と基準電位の間に連結された第１コンデンサと、
その陽極端子で前記入力電圧を受け取るダイオードと、
前記ダイオードの陰極端子と前記基準電位の間に連結された第２コンデンサと、
前記ダイオードの陰極端子に連結されて、前記ロジック回路への前記出力電圧を発生する定電圧レギュレータ回路と、を含む残像除去可能のゲート駆動回路。
【請求項２】
前記第１コンデンサが、前記ゲート駆動回路で発生する高周波サージと、高周波雑音とを除去することを特徴とする請求項１に記載の残像除去可能のゲート駆動回路。
【請求項３】
前記ダイオードが、ショットキー・ダイオードであることを特徴とする請求項１に記載の残像除去可能のゲート駆動回路。
【請求項４】
前記第２コンデンサが、電解コンデンサであることを特徴とする請求項１に記載の残像除去可能のゲート駆動回路。
【請求項５】
前記定電圧レギュレータ回路が、集積定電圧レギュレータ回路であることを特徴とする請求項１に記載の残像除去可能のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路に関し、特に、表示装置のシャットダウンした後の残像を除去するゲート駆動装置に関する。
【背景技術】
【０００２】
図１は、ＴＦＴ液晶表示装置の駆動タイミングを示す図である。ＴＦＴ液晶表示装置は、表示パネルとバックライトモジュールとを備えている。そして、ＴＦＴ液晶表示装置の内部における起動順序は、目前、図１に示すように、先ず、タイミングｔＮ１で、ＴＦＴ液晶表示装置の共通電極と画素電極に印加する電圧とを含むＴＦＴ液晶表示装置の主電源（曲線Ａに示す）をオンにし、続けて、タイミングｔＮ２で、画像信号（曲線Ｂに示す）をＴＦＴ液晶表示装置の画素構造内に入力した後、さらに、タイミングｔＮ３で、バックライトモジュール（曲線Ｃに示す）をオンにすることで、表示パネルに光源を供給して、ＴＦＴ液晶表示装置に画像を表示させるようになっている。さらに、図１を参照して、従来のＴＦＴ液晶表示装置の内部におけるシャットダウンの順序は、丁度その起動順序とは逆になっている。すなわち、先ず、タイミングｔＦ１で、バックライトモジュールをシャットダウンし、そして、画素構造に入力される画像信号は、タイミングｔＦ２で完全に終了し、その後、タイミングｔＦ３で、ＴＦＴ液晶表示装置の主電源をシャットダウンするようになっている。
【０００３】
従って、バックライトモジュールをシャットダウンした後と、画像信号を終わらせる前、すなわち、タイミングｔＦ１とｔＦ２との期間（通常では約１６.７ミリ秒）内では、画像信号が、依然として画素構造内に存在しかつ画素電極には電荷が残存する。しかもこれらの残存電荷は、有効な放電経路がないために、有る時間を経過した後、初めて放電が完全に終了するようになっている。このため、ＴＦＴ液晶表示装置では、シャットダウンの後、常習的にタイミングｔＦ３の後に残像現象をしつこく繰り返すことになる。
【０００４】
図２は、従来の表示装置のゲート駆動回路図である。図３は、従来の表示装置ロジックの駆動電源シャットダウンタイミング図である。図２と図３を合わせて参照すると、表示装置の電源がオンの時、図２では、インダクタ２０１と、コンデンサ２０３、２０５と、集積定電圧レギュレータ回路２０７との組み合わせを利用して、表示装置のロジック回路が必要とする駆動電源（ＶＤＤ）を供給するようになっている。そして、ゲートロジック駆動電源（ＶＧＨ、ＶＧＬ）が、表示装置のロジック回路が供給するロジック状態（ＶＤＤまたはＶＳＳ）に応じて、ゲート駆動回路の各チャネル回路の電圧シフタを介して、ロジック状態（ＶＤＤまたはＶＳＳ）をゲートロジック駆動電源（ＶＧＨまたはＶＧＬ）に転換することにより、表示装置内における画素構造の薄膜トランジスタをオンあるいはシャットダウンさせるようになっている。
【０００５】
その次に、表示装置が、シャットダウンされた時（図３の点線Ｉに示す）、ロジック駆動電源（ＶＤＤ）と、ゲートロジック駆動電源（ＶＧＨ、ＶＧＬ）とのシャットダウンの時間は、一致している。従って表示装置がシャットダウンされても、ゲート駆動電源（ＶＧＨ、ＶＧＬ）には依然として残余の電荷が、表示装置内における画素構造の薄膜トランジスタをオンにしたりあるいはシャットダウンにして、残像現象を引き起こすことになる。
【０００６】
そこで、前記問題を解決するために、従来では、タイミングｔＦ３の後に、三つの制御ＩCを一つのマイクロプ口セッサと組み合わせて、表示装置におけるロジック回路が必要とする駆動電源（ＶＤＤ、ＶＧＨ、ＶＧＬ）のシャットダウンタイミングを制御することにより、表示装置が、シャットダウンした時に、ロジック駆動電源（ＶＤＤ）のシャットダウンタイミングを延長させ、表示装置内におけるすべての画素構造の薄膜トランジスタをオンにし、ひいては画素電極に迅速な放電を行わせることで、シャットダウンした時の残像を除去している。
【０００７】
しかしながら、従来の方法では、余計に三つの制御ＩＣと一つのマイクロプロセッサとを使用して表示装置におけるロジック回路が必要とする駆動電源（ＶＤＤ、ＶＧＨ、ＶＧＬ）のシャットダウンタイムシーケンスを制御する必要があるので、生産コストが、かなりのコスト高となる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
これに鑑みて、本発明の目的は、表示装置がシャットダウンされた時に発生する残像を除去するための表示装置のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明では、先ず、入力電圧の電圧レべル転換を行ってから、駆動電源（ＶＤＤ）としてこの電圧を表示装置におけるロジック回路に供給する。本発明のゲート駆動回路は、第１コンデンサと、ダイオードと、第２コンデンサと、定電圧レギュレータ回路と、を含む。ここで、第１コンデンサは、入力電圧の高周波サージ及び高周波雑音を濾過するためのものであり、ダイオードは、この入力電圧を受け取り、さらにダイオードの順方向導通によって第２コンデンサを充電しかつ入力電圧を定電圧レギュレータ回路に供給するためのものである。最後に、再び定電圧レギュレータ回路の電圧レべル転換を経た後、出力電圧を表示装置におけるロジック回路に送るようになっている。
【発明の効果】
【００１０】
本発明によれば、表示装置がシャットダウンした時に、表示装置におけるロジック回路が必要とする駆動電源（ＶＤＤ）を延長させることができるので、従来の技術と比較すれば、三つの制御ＩＣと、一つのマイクロプロセッサの使用に取って代わって、全般の生産コストを削減することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の前記及びその他の特徴と利点を、さらに、分かり易くするために、以下、好適な実施例を挙げるとともに、添付の図面を参照して詳細に説明する。
【００１２】
図４は、従来の表示装置に用いられるゲート駆動回路のブロック図である。デコーダー４０１は、複数の出力端子を備え、各出力端子はみな一つの電圧シフタ及び一つの出力増幅段に連結されている。このようにして、それぞれのチャネル回路が形成されている。最後に、表示装置における各自のゲート線Ｇ１〜Ｇｍの内の一つに連結されている。
【００１３】
デコーダー４０１は、先ず、シフトレジスタが提供する制御信号Ｓ０〜Ｓｎを受け取り、そのうちの制御信号Ｓ０〜Ｓｎが、これから駆動しようとする表示装置のゲート線を指示する。例えば、ゲート線Ｇ１を駆動しようとする場合では、デコーダー４０１は、制御信号Ｓ０〜Ｓｎを復号化した後、出力ロジック１（すなわち本発明で提供するロジック駆動電源ＶＤＤ）を電圧シフタ４０２に出力するとともに、出力ロジック０（すなわち本発明で提供する基準電位ＶＳＳ）をその他の電圧シフタに出力する。続けて、電圧シフタ４０２がロジック１の信号を入力してロジック駆動電源ＶＤＤをゲートロジック駆動電源ＶＧＨに上げた後、対応する出力増幅段に出力する。その他の電圧シフタは、みなロジック０の信号が入力されて、基準電位ＶＳＳをゲートロジック動電源ＶＧＬに下げた後、対応する出力増幅段に出力するようになっている。そのために、ゲート線Ｇ１が、ロジック１によって表示装置における画素構造の薄膜トランジスタをオンにし、その他のゲート線Ｇ２〜Ｇｍが、ロジック０によって表示装置における画素構造の薄膜トランジスタをシャットダウンさせるようになっている。
【００１４】
次に、図５は、本発明による好適な実施例のゲート駆動回路を示す図である。図５を参照して、本発明のゲート駆動回路５００は、第１コンデンサ５０１と、ダイオード５０３と、第２コンデンサ５０５と、定電圧レギュレータ回路５０７とを包含する。ここで、第１コンデンサ５０１は、入力電圧ＶＩＮと基準電位ＶＳＳの間に連結され、ダイオード５０３の陽極端子は、入力電圧ＶＩＮを受け取るためのものであり、陰極端子は、それぞれが第２コンデンサ５０５の正極端子及び定電圧レギュレータ回路５０７の入力端子に連結されている。また、第２コンデンサ５０５の陰極端子と定電圧レギュレータ回路５０７の接地端子同士が、基準電位ＶＳＳに連結され、最後に再び定電圧レギュレータ回路５０７の電圧レべル転換を経て、ロジック駆動電源ＶＤＤを表示装置におけるロジック回路に供給するようになっている。
【００１５】
本実施例では、第１コンデンサ５０１が、先ず、入力電圧ＶＩＮの高周波サージと高周波雑音を濾過し、そして、安定した入力電圧ＶＩＮを供給するので、ダイオード５０３が順方向の導通となり、さらに入力電圧ＶＩＮＰ（ＶＩＮ−０.２５V）を定電圧レギュレータ回路５０７の入力端子に供給するとともに、第２コンデンサ５０５を充電して、定電圧レギュレータ回路５０７を経て入力電圧ＶＩＮＰ（ＶＩＮ−０.２５V）の電圧レべル転換を行い、最後に、ロジック駆動電源ＶＤＤを表示装置におけるロジック回路に供給するようになっている。
【００１６】
ここで、本発明の好適な実施例では、第１コンデンサ５０１は、容量値が約０.１μＦであるセラミックコンデンサ、あるいはタンタルコンデンサである。ダイオード５０３は、ショットキー・ダイオードとすることができる。ショットキー・ダイオードの順方向の導通電圧が一般ダイオードよりも低いからである。ここでは、０.２５Ｖである。そのために、表示装置がシャットダウンされた時、ダイオード５０３両端子の電圧差異が小さい（ＶＩＮ−０.２５Ｖ）ために、ダイオード５０５を経てバックする電流の量は大きくない。さらに、第２コンデンサ５０５を利用して電荷を蓄積するので、定電圧レギュレータ回路５０７から出力されるロジック駆動電源ＶＤＤの時期を遅延させることができる。また、本発明では、第２コンデンサ５０５は、電解コンデンサであることが好ましい。さらに、本発明では、定電圧レギュレータ回路５０７は、集積定電圧レギュレータ回路であることが好ましい。
【００１７】
ここで、第２コンデンサ５０５の容量値は、表示装置のシャットダウン後のロジック駆動電源ＶＤＤタイミングの後進延長の長短によって決まる。コンデンサの容量値が大きい場合は、ロジック駆動電源ＶＤＤの後進延長のタイミングＤ２が比較的長くなり、コンデンサの容量値が比較的小さい場合は、ロジック駆動電源ＶＤＤの後進延長のタイミングＤ１が比較的短くなる。
【００１８】
図６と図７は、異なる容量値の第２コンデンサのロジック駆動電源シャットダウンタイミング図である。図５と、図６と、図７とを参照して、図５の第２コンデンサ５０５の選定した容量値が３３０μＦである場合、ロジック駆動電源ＶＤＤは、表示装置がシャットダウンされた後、後進延長されたタイミングＤ１を発生する。そして、第２コンデンサ５０５が１０００μＦである場合、ロジック駆動電源ＶＤＤは、表示装置がシャットダウンされた後、後進延長されたタイミングＤ２を発生する。ここでは、二つのコンデンサ容量値を有する第２コンデンサを挙げたが、この技術に熟知するものは、第２コンデンサの容量値は、本発明の主旨に影響するものではないことを知るべきである。それゆえ、この技術に熟知するものは、必要に応じて第２コンデンサの容量値を変更させることができる。
【００１９】
以上を総合すると、本発明は、表示装置に適用することができるゲート駆動回路を提供するものある。また、本発明では、ダイオード５０３と第２コンデンサ５０５とを利用して、表示装置がシャットダウンされた時、ロジック駆動電源ＶＤＤのタイミングを延長させることにより、表示装置におけるすべての画素構造の薄膜トランジスタをオンとし、ひいては画素電極に迅速な放電をさせることでシャットダウン後の残像を除去したので、従来の技術と比較すれば、本発明の利点は、三つの制御ＩＣとマイクロプロセッサを使用する必要がないことになる。その結果、生産コストを著しく削減することができる。
【００２０】
以上、本発明の好ましい実施例について説明したが、本発明はこれらに限定されるものではなく、当業者が本発明の思想と範囲を逸脱せずに、様々の変更と改善をなし得ることはもちろんである。それゆえ、本発明の保護範囲は添付クレームによって定義されたものと見なすべきである。
【図面の簡単な説明】
【００２１】
【図１】ＴＦＴ液晶表示装置の駆動タイミングを示す図である。
【図２】従来の表示装置のゲート駆動回路図である。
【図３】従来の表示装置ロジックの駆動電源シャットダウンタイミング図である。
【図４】従来の表示装置に用いられるゲート駆動回路のブロック線図である。
【図５】本発明による好適な実施例のゲート駆動回路を示す図である。
【図６】本発明による好適な実施例のロジック駆動電源シャットダウンタイミングを示す図である。
【図７】本発明による別の好適な一実施例のロジック駆動電源シャットダウンタイミングを示す図である。
【符号の説明】
【００２２】
２０１…インダクタ
２０３、２０５…コンデンサ
２０７…集積定電圧レギュレータ回路
４０１…デコーダー
４０２…電圧シフタ
４０３…出力増幅段
５００…ゲート駆動回路
５０１…第１コンデンサ
５０３…ダイオード
５０５…第２コンデンサ
５０７…定電圧レギュレータ回路
Ｄ１、Ｄ２…表示装置のシャットダウン後のロジック駆動電源ＶＤＤの後進延長タイムシーケンス
Ｇ１〜Ｇｍ…表示装置におけるゲート線
Ｉ…表示装置のシャットダウンタイミング
Ｓ０〜Ｓｎ…シフトレジスタの制御信号
ｔＮ１、ｔＮ２、ｔＮ３、ｔＦ１、ｔＦ２、ｔＦ３…タイミング
ＶＤＤ…ロジック駆動電源
ＶＧＨ、ＶＧＬ…ゲートロジック駆動電源
ＶＩＮ…入力電圧
ＶＩＮＰ…入力電圧（ＶＩＮ−０.２５Ｖ）
ＶＳＳ…基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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