(57)【要約】  マルチチップパッケージは、第１集積回路を備える第１ダイと第２集積回路を備える第２ダイとを備えている。第１ダイに配された第１の複数のコンタクトパッドは、第１集積回路に結合されており、第１ダイに形成された第１デバイスと結合する第１モードパッドを備えている。第１モードパッドは、第１電位と接続して第１デバイスを第１モードで作動させる。第２ダイに配された第２の複数のコンタクトパッドは、第２集積回路に結合されている。第２の複数のコンタクトパッドは、第２ダイに形成された第２デバイスと結合する第２モードパッドを備えている。第２モードパッドは、第２電位と接続して第２デバイスを第２モードで作動させる。第１モードおよび第２モードは、第１ダイと第２ダイとの相対位置に基づいて選択される。【選択図】図３
2007053370.tif 000002
【特許請求の範囲】
【請求項１】
集積回路およびデバイスを備える、マルチチップパッケージのダイと、
上記ダイに配され、上記集積回路に結合された複数のコンタクトパッドとを備え、
上記複数のコンタクトパッドは、上記ダイに配されたモードパッドを備え、
上記モードパッドは、異なる電位状態に置かれて、上記デバイスを少なくとも２つのモードのうちの１つで作動させ、
上記モードは、上記ダイのマルチチップパッケージにおける、マルチチップパッケージ内の少なくとも１つの他のダイに対する位置に基づいて選択される、マルチチップパッケージ。
【請求項２】
上記モードは、マルチチップパッケージ内の少なくとも１つの集積回路に対して相対的によりバランスのとれた、集積回路のパフォーマンスを達成するために選択される、請求項１に記載のマルチチップパッケージ。
【請求項３】
上記デバイスは、上記集積回路に対して出力信号を送るドライバであり、
上記ドライバは、標準および付加的ドライバを備え、
デフォルトドライバは、第１モードにおいて、上記出力信号のためにレギュラードライブ強度を供給し、
上記デフォルトドライバおよび上記付加的ドライバは、第２モードにおいて、上記信号のために、増加したドライブ強度を供給するために協同する、請求項１に記載のマルチチップパッケージ。
【請求項４】
上記モードパッドが接続されていない状態にすることにより、上記デバイスをデフォルトモードで作動させることができ、
上記デフォルトモードは、少なくとも２つのモードのうちの１つである、請求項１に記載のマルチチップパッケージ。
【請求項５】
第１集積回路を備える、マルチチップパッケージの第１ダイと、
上記第１ダイに配され、上記第１集積回路に結合された第１の複数のコンタクトパッドと、
第２集積回路を備える、マルチチップパッケージの第２ダイと、
上記第２ダイに配され、上記第２集積回路に結合された第２の複数のコンタクトパッドとを備え、
上記第１の複数のコンタクトパッドは、上記第１ダイに形成された第１デバイスと結合する第１モードパッドを備え、
上記第１モードパッドは、第１電位と接続して上記第１デバイスを第１モードで作動させ、
上記第２の複数のコンタクトパッドは、上記第２ダイに形成された第２デバイスと結合する第２モードパッドを備え、
上記第２モードパッドは、第２電位と接続して上記第２デバイスを第２モードで作動させ、
上記第１モードおよび上記第２モードは、上記第１ダイと上記第２ダイとの相対位置に基づいて選択される、マルチチップパッケージ。
【請求項６】
上記第１モードおよび上記第２モードは、上記第１および第２ダイの、相対的によりバランスのとれたパフォーマンスを達成するために選択される、請求項５に記載のマルチチップパッケージ。
【請求項７】
上記第１デバイスおよび上記第２デバイスは、同じタイプのデバイスである、請求項５に記載のマルチチップパッケージ。
【請求項８】
上記第１デバイスは、第１ドライバを備え、
上記第１ドライバの上記第１モードは、上記第１集積回路によって出力される信号のためにレギュラードライブ強度を供給するものであり、
上記第２デバイスは、第２ドライバを備え、
上記第２ドライバの上記第２モードは、上記第２集積回路によって出力される信号のために、増加したドライブ強度を供給するものである、請求項５に記載のマルチチップパッケージ。
【請求項９】
上記第１モードは、上記第１集積回路における受信器のための、第１セットアップおよび保持時間を選択するものであり、
上記第２モードは、上記第２集積回路における受信器のための、第２セットアップおよび保持時間を選択するものであり、
上記第１および第２セットアップおよび保持時間は異なっている、請求項５に記載のマルチチップパッケージ。
【請求項１０】
基板と、
上記基板に配された少なくとも２つのダイであって、複数のコンタクトパッドと、各ダイに形成されたデバイスに結合するモードパッドとをそれぞれ備えるダイと、
上記複数のコンタクトパッドを上記基板のコンタクト要素に結合することにより、上記各ダイと上記基板との間に信号経路を形成するワイヤボンドとを備え、
少なくとも１つのダイの上記モードパッドは、上記各デバイスを第１モードで作動させる第１電位に接続され、
少なくとも１つの他のダイの上記モードパッドは、上記各デバイスを第２モードで作動させる第２電位に接続され、
上記モードは、マルチチップパッケージにおける各ダイの相対位置に基づいて選択されるマルチチップパッケージ。
【請求項１１】
上記第１モードおよび上記第２モードは、上記ダイの、相対的によりバランスのとれたパフォーマンスを達成するために選択される、請求項１０に記載のマルチチップパッケージ。
【請求項１２】
上記モードパッドに結合された上記デバイスは、同じタイプのデバイスである、請求項１０に記載のマルチチップパッケージ。
【請求項１３】
上記モードパッドを上記基板のコンタクト要素に結合するワイヤボンドをさらに備える、請求項１０に記載のマルチチップパッケージ。
【請求項１４】
上記マルチチップパッケージは、プリント回路基板上に配されている、請求項１０に記載のマルチチップパッケージ。
【請求項１５】
第１メモリ回路を備える、マルチチップパッケージの第１ダイと、
上記第１ダイに配され、上記第１メモリ回路に結合された第１の複数のコンタクトパッドと、
第２メモリ回路を備える、マルチチップパッケージの第２ダイと、
上記第２ダイに配され、上記第２メモリ回路に結合された第２の複数のコンタクトパッドとを備え、
上記第１の複数のコンタクトパッドは、上記第１ダイに形成された第１デバイスと結合する第１モードパッドを備え、
上記第１モードパッドは、第１電位と接続して上記第１デバイスを第１モードで作動させ、
上記第２の複数のコンタクトパッドは、上記第２ダイに形成された第２デバイスと結合する第２モードパッドを備え、
上記第２モードパッドは、第２電位と接続して上記第２デバイスを第２モードで作動させ、
上記第１モードおよび上記第２モードは、上記第１ダイと上記第２ダイとの相対位置に基づいて選択されるマルチチップパッケージ。
【請求項１６】
上記第１モードおよび上記第２モードは、上記第１および第２ダイの、相対的によりバランスのとれたパフォーマンスを達成するために選択される、請求項１５に記載のマルチチップメモリパッケージ。
【請求項１７】
上記第１デバイスおよび上記第２デバイスは、同じタイプのデバイスである、請求項１５に記載のマルチチップメモリパッケージ。
【請求項１８】
上記第１デバイスは、第１ドライバであり、
上記第１ドライバの上記第１モードは、上記第１集積回路によって出力される信号のためにレギュラードライブ強度を供給するものであり、
上記第２デバイスは、第２ドライバであり、
上記第２ドライバの上記第２モードは、上記第２集積回路によって出力される信号のために、増加したドライブ強度を供給するものである、請求項１５に記載のマルチチップメモリパッケージ。
【請求項１９】
上記第１ドライバは、第１デフォルトドライバおよび第１付加的ドライバを備え、
上記第１デフォルトドライバは、第１出力信号のためにレギュラードライブ強度を供給し、
上記第２ドライバは、第２デフォルトドライバおよび第２付加的ドライバを備え、
上記第２デフォルトドライバは、第２出力信号のためにレギュラードライブ強度を供給し、
上記第２付加的ドライバは、上記第２出力信号のために、増加したドライブ強度を供給する、請求項１８に記載のマルチチップメモリパッケージ。
【請求項２０】
上記第１モードは、上記第１集積回路における受信器のための、第１セットアップおよび保持時間を選択するものであり、
上記第２モードは、上記第２集積回路における受信器のための、第２セットアップおよび保持時間を選択するものである、請求項１５に記載のマルチチップパッケージ。
【請求項２１】
第１ダイに配された第１の複数のコンタクトパッドを基板に結合する工程であって、上記第１ダイは、上記第１の複数のコンタクトパッドに結合された第１集積回路と、第１モード選択パッドに結合された第１デバイスとを含んでいる工程と、
上記第１モード選択パッドを上記基板上の第１電位に接続する工程であって、上記第１モード選択パッドを上記第１電位に接続することにより上記第１デバイスを第１モードで作動させる工程と、
第２ダイに配された第２の複数のコンタクトパッドを上記基板に結合する工程であって、上記第２ダイは、上記第２の複数のコンタクトパッドに結合された第２集積回路と、第２モード選択パッドに結合された第２デバイスとを含んでいる工程と、
上記第２モード選択パッドを上記基板上の第２電位に接続する工程であって、上記第２モード選択パッドを上記第２電位に接続することにより上記第２デバイスを第２モードで作動させる工程と、
上記第１ダイおよび上記第２ダイの相対位置に基づいて、上記第１モードおよび上記第２モードを選択する工程とを含む、マルチチップパッケージに集積回路をパッケージする方法。
【請求項２２】
回路構成要素を支持する手段と、
上記支持する手段に配された、第１集積回路を収容する手段であって、第１集積回路に接続する手段と、当該第１集積回路を収容する手段に配された第１デバイスのモードを選択する手段とを備える、第１集積回路を収容する手段と、
上記支持する手段に配された、第２集積回路を収容する手段であって、第２集積回路に接続する手段と、当該第２集積回路を収容する手段に配された第２デバイスのモードを選択する手段とを備える、第２集積回路を収容する手段と、
上記第１集積回路に接続する手段と上記第２集積回路に接続する手段とを上記支持する手段に配されたコンタクト要素へ結合することにより上記各収容する手段と上記支持する手段との間に信号経路を形成する手段とを備え、
上記第１デバイスのモードを選択する手段は、上記第１デバイスを第１モードで作動させる第１電位に接続されており、
上記第２デバイスのモードを選択する手段は、上記第２デバイスを第２モードで作動させる第２電位に接続されており、
上記第１および第２モードは、マルチチップパッケージにおける、上記第１集積回路を収容する手段と上記第２集積回路を収容する手段との相対位置に基づいて選択される、マルチチップパッケージ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の背景〕
〔技術分野〕
本発明は、概して、マルチチップパッケージ（ＭＣＰｓ）に関するものである。
【０００２】
〔関連技術の説明〕
多くの電子アプリケーションは、集積回路（ＩＣ）チップのセットを必要とする。集積回路チップは、互いにパッケージされ、例えば、共通のプリント回路（ＰＣ）基板に配される。例えば、多くのアプリケーションは、プロセッサおよびいくつかのタイプのメモリまたは異なるタイプのメモリ、例えば、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリすなわちＤＲＡＭ）および不揮発性メモリ（例えば、フラッシュ）を必要とし、これらのメモリは同じＰＣ基板に含まれている。もし、スケールを小さくする必要があるなら、これらの集積回路を互いにシングルマルチチップパッケージ（ＭＣＰ（これは、マルチチップモジュールすなわちＭＣＭとも称されることがある。））へパッケージすることは、時にはよりコスト削減効果がある。これにより、デバイスの集積をタイトにすることができ、ＰＣ基板を占有するスペースが少なくなる。
【０００３】
図１は、従来技術である、パッケージ封止前のＭＣＰ１００を示している。ＭＣＰ１００は、パッケージ基板１４０の上に配された下部集積回路１２０の上に配された上部集積回路（ＩＣ）１１０を含んでいる。各層１１０、１２０、１４０は、絶縁物質１１５の層によって互いに電気的に絶縁されている。上部および下部ＩＣ１１０、１２０の上に配された、上部および下部パッド１１２、１２２は、一般に金またはアルミニウムで形成されている細ボンドワイヤ１５０、１６０によって、基板１４０の上のピンと接続されている。上記ボンドワイヤは、ワイヤボンディング技術によって、ＩＣ１１０、１２０および基板１４０と接続されている。
【０００４】
図１は、上部および下部ＩＣ１１０および１２０の例示的な配置を示している。他の配置において、上部および下部ＩＣは、同じタイプであり、同じ寸法であり、これらＩＣは、共にダイナミックアクセスメモリ（ＤＲＡＭ）チップである。このような配置の目的は、同じデータバス幅（すなわち、２５６Ｍ×１６から５１２Ｍ×１６）により高い密度に達すること、または、データバス幅を拡張すること（すなわち、２５６Ｍ×１６から５１２Ｍ×３２）により高いパフォーマンスを得るとともに、同時に、シングルダイパッケージ内の同じチップと比較してわずかに異なる動作スペック（動作電圧、周波数）を維持することである。
【０００５】
しかし、ＭＣＰ内のワイヤボンディングに関して起こる１つの問題は、ボンドワイヤの長さが異なるために、様々なＩＣが互いに異なるように作動することである。例えば、図１および図２において、上部ＩＣ１１０と接続しているボンドワイヤ１５０は、下部ＩＣ１２０に接続しているボンドワイヤ１６０よりも相対的に長い。その結果、インピーダンス値が上部および下部ボンドワイヤ１６０、１５０間で異なる。ボンドワイヤインピーダンスが異なることにより、上部ＩＣ１１０に接続しているボンドワイヤ１５０を通る信号の伝播時間が、下部ＩＣ１２０に接続しているボンドワイヤ１６０を伝播する信号に比べてより長くなる。伝播時間が長くなると、上部ＩＣ１１０のパフォーマンスが、下部ＩＣ１２０のパフォーマンスよりも低くなる。また、ボンドワイヤインピーダンスが異なると、上部ＩＣ１１０に供給される電源電圧における電圧の低下が、下部ＩＣ１２０に供給される電源電圧と比較して、大きくなる。電源電圧の相対的な低下により、上部ＩＣ１１０は、下部ＩＣ１２０と同様には作動しなくなる。結果として、ＭＣＰ全体のパフォーマンスの特性は、低下する。
【０００６】
従って、マルチチップパッケージのパフォーマンスを改良するための技術および機器が必要である。
【０００７】
〔発明の要約〕
本発明の一実施形態によりマルチチップパッケージが提供される。このマルチチップパッケージは、集積回路およびデバイスを備える、マルチチップパッケージのダイと、上記ダイに配され、上記集積回路に結合された複数のコンタクトパッドとを含んでいる。上記複数のコンタクトパッドは、上記ダイに配されたパッド（ここでは、モードパッドと称する）を含み、上記モードパッドは、異なる電位状態に置かれ、上記デバイスを少なくとも２つのモードのうちの１つで作動させる。上記モードは、上記ダイのマルチチップパッケージにおける、マルチチップパッケージ内の少なくとも１つの他のダイに対する位置に基づいて選択される。
【０００８】
本発明の他の実施形態は、以下のマルチチップパッケージを提供する。すなわち、上記マルチチップパッケージは、第１集積回路を備えるマルチチップパッケージの第１ダイと、上記第１ダイに配され、上記第１集積回路に結合された第１の複数のコンタクトパッドとを含んでおり、上記第１の複数のコンタクトパッドは、上記第１ダイに形成された第１デバイスと結合する第１モードパッドを含んでいる。上記第１モードパッドは、第１電位と結合して上記第１デバイスを第１モードで作動させる。上記マルチチップパッケージは、さらに、第２集積回路を備えるマルチチップパッケージの第２ダイと、上記第２ダイに配され、上記第２集積回路に結合された第２の複数のコンタクトパッドとを含み、上記第２の複数のコンタクトパッドは、上記第２ダイに形成された第２デバイスと結合する第２モードパッドを備えている。上記第２モードパッドは、第２電位と結合して上記第２デバイスを第２モードで作動させる。上記第１モードおよび上記第２モードは、上記第１ダイと上記第２ダイとの相対位置に基づいて選択される。
【０００９】
また、本発明の他の実施形態は、以下のマルチチップパッケージを提供する。すなわち、上記マルチチップパッケージは、基板と、上記基板に配された少なくとも２つのダイであって、各ダイは、複数のコンタクトパッドと、各ダイに形成されたデバイスに結合するモードパッドとを含むダイとを含んでいる。少なくとも１つのダイの上記モードパッドは、各デバイスを第１モードで作動させる第１電位に接続され、少なくとも１つの他のダイの上記モードパッドは、各デバイスを第２モードで作動させる第２電位に接続され、上記モードは、マルチチップパッケージにおける各ダイの相対位置に基づいて選択される。ワイヤボンドは、上記複数のコンタクトパッドを上記基板のコンタクト要素に結合することにより、上記各ダイと上記基板との間に信号経路を形成する。
【００１０】
本発明の他の実施形態は、マルチチップパッケージにおいて集積回路をパッケージする方法を提供する。この方法は、第１ダイに配された第１の複数のコンタクトパッドを基板に結合する工程であって、上記第１ダイは、上記第１の複数のコンタクトパッドに結合された第１集積回路と、第１モード選択パッドに結合された第１デバイスとを含んでいる工程と、上記第１モード選択パッドを上記基板上の第１電位に接続する工程であって、第１モード選択パッドを第１電位に接続することにより上記第１デバイスを第１モードで作動させる工程とを含んでいる。上記方法は、さらに、第２ダイに配された第２の複数のコンタクトパッドを上記基板に結合する工程であって、上記第２ダイは、上記第２の複数のコンタクトパッドに結合された第２集積回路と、第２モード選択パッドに結合された第２デバイスとを含んでいる工程と、上記第２モード選択パッドを上記基板上の第２電位に接続する工程であって、第２モード選択パッドを第２電位に接続することにより上記第２デバイスを第２モードで作動させる工程と、上記第１ダイおよび上記第２ダイの相対位置に基づいて、上記第１モードおよび上記第２モードを選択する工程とを含んでいる。
【００１１】
また、本発明の他の実施形態では、以下のマルチチップパッケージが提供される。すなわち、上記マルチチップパッケージは、回路構成要素を支持する手段と、第１集積回路を収容する手段とを含んでいる。第１集積回路を収容する手段は、上記支持する手段に配されている。第１集積回路を収容する手段は、第１集積回路に接続する手段と、当該第１集積回路を収容する手段に配された第１デバイスのモードを選択する手段とを含んでいる。上記第１デバイスのモードを選択する手段は、上記第１デバイスを第１モードで作動させる第１電位に接続されている。上記マルチチップパッケージは、さらに、第２集積回路を収容する手段を含んでおり、この第２集積回路を収容する手段は、上記支持する手段に配されている。第２集積回路を収容する手段は、第２集積回路に接続する手段と、当該第２集積回路を収容する手段に配された第２デバイスのモードを選択する手段とを含んでいる。上記第２デバイスのモードを選択する手段は、上記第２デバイスを第２モードで作動させる第２電位に接続されている。上記第１および第２モードは、マルチチップパッケージにおける、上記第１集積回路を収容する手段と上記第２集積回路を収容する手段との相対位置に基づいて選択される。上記マルチチップパッケージは、さらに、上記第１集積回路へ接続するための手段と上記第２集積回路へ接続するための手段とを上記支持する手段に配されたコンタクト要素へ結合することにより上記各収容する手段と上記支持する手段との間に信号経路を形成する手段を含んでいる。
【００１２】
〔好ましい実施形態の詳細な説明〕
以上に列挙した、本発明の特徴を詳細に理解できるように、上記の記載では短く要約された本発明のより詳細な記述は、実施形態を参照することにより示されている。実施形態のいくつかは、添付の図面に図示されている。しかし、添付された図面は、本発明の特定の実施形態のみを図示しており、それゆえ、本発明の範囲を限定するものではないことに注意すべきである。他の同等の効果を有する実施形態も本発明として認められる。
【００１３】
本発明の実施形態は、概してマルチチップパッケージを提供する。このマルチチップパッケージは、集積回路を備えるマルチチップパッケージのダイと、デバイスと、ダイに配されるとともに、集積回路に接続された複数のコンタクトパッドとを備えている。複数のコンタクトパッドは、ダイに配されたモードパッドを備えている。このモードパッドは、異なるポテンシャルで配置されており、デバイスを少なくとも２つのモードの１つで作動させる。一実施形態では、モードは、マルチチップパッケージにおけるダイの、マルチチップパッケージにおける少なくとも１つの他のダイに対する位置に基づいて選択される。この様式において、集積回路は、例えば、マルチチップパッケージのパッケージ制約に起因するパフォーマンスロスを補償するためのモードで作動する。ここで用いられているように、或るモードでの動作には、デバイスをイネーブルすることおよびディスエーブルすることも含まれる。
【００１４】
図３および図４は、上部ＩＣ１１０および下部ＩＣ１２０を含む上部および下部ダイを有するマルチチップパッケージ３００を描いた平面図および側面図である。上部ＩＣ１１０および下部ＩＣ１２０は、本発明の一実施形態に従って、それぞれモード選択パッド３１４、３２４を有している。本発明の一実施形態では、選択パッドは、上部または下部ＩＣ１１０、１２０のモードを選択するために配された特別なパッドである。本発明の別の実施形態では、モードパッドは、電圧供給パッドであり、この電圧供給パッドに特定の極性が印加されることによりモードが選択される。上部および下部ＩＣ１１０および１２０は、あらゆる適した回路構成要素を備えていてもよいし、異なるタイプおよび／または寸法であってもよい。例えば、上部集積回路１１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路構成要素であってもよいし、下部集積回路１２０は、フラッシュメモリまたは電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）回路構成要素であってもよい。別の構成では、上部および下部ＩＣ１１０、１２０は、同じタイプで同じ寸法であり、例えば、共にＤＲＡＭチップである。上述したように、そのような構成の目的は、同じデータバス幅（すなわち、２５６Ｍ×１６から５１２Ｍ×１６）により高い密度に達すること、または、データバス幅を拡張すること（すなわち、２５６Ｍ×１６から５１２Ｍ×３２）により高いパフォーマンスを得るとともに、同時に、シングルダイパッケージ内の同じチップと比較してわずかに異なる動作スペック（動作電圧、周波数）を維持することである。
【００１５】
別の例として、上部集積回路１１０は、あらゆる適したメモリ回路構成要素を備えてもよいし、下部集積回路１２０は、プロセッサ回路構成要素を備えていてもよい。また、他の例では、上部集積回路１１０は、相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いた、あらゆる適した回路構成要素を備えていてもよいし、下部集積回路１２０は、バイポーラ技術を用いた、あらゆる適した回路構成要素を備えていてもよい。１つ以上の実施形態のための上部および下部集積回路１１０および１２０は、システムインパッケージ（ＳｉＰ）としてのＭＣＰを形成するための回路構成要素を備えていてもよい。
【００１６】
パッケージ内でＩＣ１１０、１２０を備えるダイのそれぞれは、１つ以上のコンタクトパッド３１６、３２６を有している。コンタクトパッド３１６、３２６は、ダイに配され、ＩＣ１１０、１２０に結合されている。上部および下部コンタクトパッド３１６、３２６は、上部および下部ＩＣ１１０、１２０上に形成されており、１つ以上のインターコネクトによって、基板１４０上のコンタクトパッド３４２に導電的に結合されている。基板１４０は、あらゆる適した材料によって形成されていてもよい。１つ以上の実施形態のための１つ以上のインターコネクトは、細ボンドワイヤ１５０、１６０を備えていてもよい。当該ボンドワイヤ１５０、１６０は、金またはアルミニウムで形成されていてもよい。本発明の一実施形態に従えば、上記ボンドワイヤは、ワイヤボンディング技術を用いて、ＩＣ１１０、１２０および基板１４０に接続されている。本発明の別の実施形態において、ＩＣ１１０、１２０を基板１４０に結合するために他の技術、例えば、silicon viasおよびバンプパッドを用いてもよい。上部および下部コンタクトパッド３１６、３２６は、データのインプット／アウトプットのため、またはＩＣ１１０、１２０のそれぞれを制御するために用いられてもよい。
【００１７】
上部および下部ＩＣ１１０、１２０は、上部および下部ドライバ回路３１２、３２２に接続されたモード選択パッド３１４、３２４も有している。モード選択パッドは、当該パッドが配されたＩＣのモードを制御するコンタクトパッドである。ドライバ回路３１２、３２２は、上部および下部ＩＣ１１０、１２０の信号を、上部および下部ボンドワイヤ１５０、１６０を通して送り出すために利用される。従って、各チップから信号が送り出されるため、ドライバ回路３１２、３２２は、オフチップドライバ（off-chip drivers、ＯＣＤｓ）と称されてもよい。モード選択パッド３１４、３２４は、後述するように、２つ以上のモードのうちの１つにドライバを設定するために用いられる。
【００１８】
上部および下部ＩＣ１１０、１２０間の相対的な高さの差により、上部ＩＣ１１０をパッケージ基板１４０へつなぐ上部ワイヤボンド１５０は、下部ＩＣ１２０をパッケージ基板１４０へつなぐ下部ワイヤボンド１６０よりも長くなる。従って、上部ＩＣ１１０のための長いワイヤボンド１５０は、下部ＩＣ１２０のためのワイヤボンド１６０よりも高いインピーダンス（例えば、高い抵抗および大きい静電容量）を有することになる。上部ＩＣ１１０のためのワイヤボンド１５０の高いインピーダンスのために、信号が上部ＩＣ１１０のためのボンド１５０を通って伝播する時間は、下部ＩＣ１２０のためのワイヤボンド１６０を通るよりも長くかかる。伝播時間が長くなることにより、上部および下部ＩＣ１１０、１２０間でパフォーマンスの差が生じる。
【００１９】
上部および下部ＩＣ間のパフォーマンスの差を補償するために、モード選択パッド３１４、３２４が用いられる。モード選択パッド３１４、３２４は、上部および下部ドライバ回路３１２、３２２を異なる動作モードにおくために利用される。下部モードパッド３２４に第１電位（例えば、高電圧レベルＶＰＰ）を印加することにより、下部ドライバ３２２は、下部ＩＣ１２０に関連付けられた第１モードにおかれる。この第１モードでは、下部ドライバ３２２は、信号を下部ＩＣ１２０から相対的に短いワイヤボンド１６０を通して送り出すために、デフォルトの、すなわち標準の量のドライブ強度を供給する。上部モードパッド３１４に第２電位（例えば、低電圧レベルＶＳＳ）を印加することにより、上部ドライバ回路３１２は、上部ＩＣ１１０に関連付けられた第２モードにおかれる。この第２モードでは、上部ドライバ３１２は、相対的に長い上部ワイヤボンド１５０を通して信号を送り出すために、付加的なドライブ強度を供給する。
【００２０】
第２モードで作動する上部ドライバ３１２のドライブ強度が増加することにより、上部ＩＣ１１０によって送り出される信号が上部ワイヤボンド１５０を通って伝播する時間が、上部ワイヤボンド１５０の高いインピーダンスが克服されることにより、低減される。その結果、下部ドライバ３２２と比較して上部ドライバ３１２のパフォーマンスが向上することにより、上部ＩＣ１１０の長いワイヤボンド１５０が補償され、それゆえ、上部および下部ＩＣ１１０、１２０間のパフォーマンスの差が低減される。従って、パッケージの全体的なパフォーマンスが向上する。また、下部ドライバ３２２は増加したドライブ強度を利用していないため、下部ドライバ３２２は、一般に、上部ドライバ３１２ほどには、電力を消費しない。
【００２１】
図５は、モード選択回路６００、および本発明の一実施形態に従って複数のモードを有するオフチップドライバ６２０を描いた回路図である。モード選択回路６００は、反転バッファ６０４、６０６の対に加え、物理的コンタクトパッド６０２を含んでいる。反転バッファ６０４、６０６の対は、ドライバ回路６２０のモードを制御するために使われる反転制御信号の対を生成する。反転しない信号は、ＭＯＤＥ信号と称され、反転信号はＭＯＤＥ’と称される。モード選択回路６００は、ドライバ回路６２０に対してデフォルトモードを選択するために用いられるプルアップ抵抗器６０８も含んでいる。図示されているように、プルアップ抵抗器６０８は、ＶＰＰ（高電圧）に接続されている。もし、モードパッド６０２が接続されていないまま（浮遊接続とも称される）であれば、デフォルトによって、パッド電圧は、プルアップ抵抗器６０８により、或る電位（浮遊電位とも称される）に引き上げられる。プルアップ抵抗器６０８がＶＰＰに接続されている場合は、上記浮遊電位は、回路６２０を第１モードにおく高電位である。パッド６０２が接続されていない状態であるときに選択されるモードは、デフォルトモードとも称される。一方、プルアップ抵抗器６０８がＶＳＳ（低電圧）に接続されている場合は、接続されていないモードパッド６０２は、低い電位に下がり、上記回路を第２モードにする。このように、デフォルトモードは、ドライバ回路６２０のモードのどちらかである。プルアップ抵抗器６０８がどのような電位に接続されているかに関わらず、プルアップ抵抗器６０８によって供給されるデフォルトモードは、モードパッド６０２を所望の電位に接続することにより無効にされる。
【００２２】
ＭＯＤＥ信号に加えて、ドライバ回路６２０は、他のインプット信号を有している。これらの信号は、上記ドライバをイネーブルするため（ＯＥ信号）および或る値をチップから送り出すため（ＩＮ信号）に使われる。制御信号の各組合わせは、テーブル１に記述されたように、異なるドライブ強度で、ドライバ回路６２０を異なる状態にするために用いられる。一般に、ＩＮ信号およびＯＥ信号が高論理レベルであるとき（すなわち、インプットがあり、アウトプットがイネーブルされるとき）にのみ、ドライバ回路６２０は、信号を送り出す。望まれるならば、ＭＯＤＥ信号が低論理レベルであるとき、ドライバ６２０は、（第２モードに対応する）特別なドライブ強度を供給してもよい。各モードに対応付けられたドライブ強度を生成するために上記信号を用いることは、以下に詳細に記述する。
【００２３】
【表１】
2007053370.tif 000003
【００２４】
ドライバ回路６２０は、回路構成要素の３つの領域を有している。すなわち、制御回路構成要素６３０、デフォルトドライバ６４０、付加的ドライバ６５０である。デフォルトドライバ６４０は、選択されたモードに関わらず、ドライバ回路６２０のアウトプット（ＯＵＴ）に信号を送る。デフォルトドライバ６４０によって供給されたドライブ強度は、標準（ノーマル）またはレギュラードライブ強度と称される。付加的ドライバ６５０は、選択されたモードに応じてドライバ６２０のドライブ強度を増加させるために用いられる。デフォルトドライバ６４０および付加的ドライバ６５０の両方によって供給されるドライブ強度は、増加ドライブ強度と称される。ロード抵抗器６４４、６４６は、ドライバロードアウトプットの均衡をとるために用いられ、アウトプットによってドライブされる、期待負荷に基づいて設計されている。
【００２５】
制御回路構成要素６３０は、ＮＡＮＤゲート６３２およびＮＯＲゲート６３４を備えており、これらのゲートは、デフォルトドライバ６４０をオンにし、付加的ドライバ６５０を選択的にイネーブルするために用いられる。ＮＡＮＤゲート６３２への入力は、ＩＮ信号およびＯＥ信号であり、ＮＯＲゲート６３４への入力は、ＩＮ信号およびＯＥ’信号（ＯＥ信号の論理反転信号）である。ＮＡＮＤゲート６３２への入力信号の一方または両方が低論理レベル（ＬＯＷまたは‘０’）である場合、ＮＡＮＤゲートの出力は高論理レベル（ＨＩＧＨまたは‘１’）である。
【００２６】
ＯＥが低論理レベルである場合、ＮＡＮＤゲート６３２の出力は高論理レベルであり、ＮＯＲゲート６３４からの出力は低論理レベルである。ＮＡＮＤゲート６３２からの高論理レベルは、デフォルトドライバ６４０の上部ＰＭＯＳトランジスタ６４２をオフにし、ＮＯＲゲート６３４からの低論理レベルは、デフォルトドライバ６４０の下部ＮＭＯＳトランジスタ６４８をオフにする。上部ＰＭＯＳトランジスタ６４２がオフになり、下部ＮＭＯＳトランジスタ６４８がオフになれば、ドライバアウトプットＯＵＴは、あらゆる供給電源に接続されない。ドライバアウトプットがあらゆる電源に接続されないとき、ドライバは、ハイインピーダンス状態（Ｈｉ−Ｚ）になり、ドライバアウトプットへ論理値を送ることはない。ＮＡＮＤゲート６３２およびＮＯＲゲート６３４からの信号は、付加的ドライバ６５０の、外側ＰＭＯＳトランジスタ６５２および外側ＮＭＯＳトランジスタ６５８へも印加される。それゆえ、デフォルトドライバ６４０がハイインピーダンス状態であれば、付加的ドライバ６５０もハイインピーダンス状態となる。このシナリオ（ＯＥが低論理レベルであり、両ドライバがハイインピーダンス状態にある場合）は、表１のドライバ状態１〜４によって記述されている。
【００２７】
ＩＮおよびＯＥの両方が低論理レベルである場合、ＮＡＮＤゲート６３２の出力は、高論理レベルであり、デフォルトドライバ６４０の上部ＰＭＯＳトランジスタ６４２をオフにする。また、ＩＮおよびＯＥの両方が低論理レベルである場合、ＮＯＲゲート６３４の出力は高論理レベルであり、デフォルトドライバ６４０の下部ＮＭＯＳトランジスタ６４８をオンにする。上部ＰＭＯＳトランジスタがオフになり、下部ＮＭＯＳトランジスタがオンになったとき、ドライバ６２０のアウトプットは、下部ＮＭＯＳトランジスタ６４８を通ってＶＳＳへ接続され、ドライバは、従って、低論理レベルをドライバアウトプットへ送る。このシナリオ（ＯＥおよびＩＮが低論理レベルであり、ドライバの出力が低論理レベルである場合）は、表１のドライバ状態５〜６によって記述されている。
【００２８】
ＩＮおよびＯＥの両方が高論理レベルであるとき、デフォルトドライバ６４０はオンになる。ＩＮおよびＯＥの両方が高論理レベルである場合、ＮＯＲゲート６３４の出力は、低論理レベルであり、デフォルトドライバ６４０の下部ＮＭＯＳトランジスタ６４８をオフにする。同時に、ＮＡＮＤゲート６３２の出力も低論理レベルであり、上部ＰＭＯＳトランジスタ６４２をオンにし、ドライバアウトプットＯＵＴをＶＰＰに接続し、そして、デフォルトドライバ６４０をオンにする。同時に、ＮＯＲゲート６３４の出力は、付加的ドライバ６５０の外側ＮＭＯＳトランジスタ６５８をオフにし、外側ＮＡＮＤゲート６３２の出力は、付加的ドライバ６５０の外側ＰＭＯＳトランジスタ６５２をオンにする。それゆえ、デフォルトドライバ６４０がオンになれば、付加的ドライバ６５０は、イネーブルされる。
【００２９】
デフォルトドライバ６４０がオンになり、付加的ドライバ６５０がイネーブルされたとき、付加的ドライバ６５０の出力は、ＭＯＤＥ’信号を付加的ドライバ６５０の内側ＮＭＯＳトランジスタ６５６に入力すること、および、ＭＯＤＥ信号を付加的ドライバ６５０の内側ＰＭＯＳトランジスタ６５４に入力することに依存する。
【００３０】
パッド６０２が低論理レベル（ＭＯＤＥ＝‘０’およびＭＯＤＥ’＝‘１’）の場合、ＭＯＤＥ’は、内側ＮＭＯＳトランジスタ６５６をオンにするが、外側ＮＭＯＳトランジスタ６５８がオフであるため、ＯＵＴはＶＳＳには接続されない。同時に、ＭＯＤＥ＝‘０’は、内側ＰＭＯＳトランジスタ６５４をオンにし、それゆえ、付加的ドライバ６５０の、内側および外側ＰＭＯＳトランジスタ６５４、６５２を通してＶＰＰをＯＵＴに接続する。従って、付加的ドライバ６５０は、オンになり、増加ドライブ強度がＯＵＴに印加される。いくつかの場合、付加的ドライバ６５０によって供給されるエキストラドライブ強度を、所望の増加に応じて、付加的ドライバ６５０のトランジスタ６５２、６５４、６５６、６５８を設計することにより増加させてもよい。増加ドライブ強度に対応する信号は、表１のドライバ状態７によって記述されている。
【００３１】
パッド６０２が高論理レベル（ＭＯＤＥ＝‘１’およびＭＯＤＥ’＝‘０’）に接続されている場合、ＭＯＤＥ’は、内側ＮＭＯＳトランジスタ６５６をオンにし、外側ＮＭＯＳトランジスタ６５８がオフであるため、ＯＵＴはＶＳＳに接続されない。同時に、ＭＯＤＥ＝‘１’は、内側ＰＭＯＳトランジスタ６５４をオフにし、それゆえ、エキストラドライブ強度は、付加的ドライバ６５０の、内側および外側ＰＭＯＳトランジスタ６５４、６５２を通して供給されない。従って、付加的ドライバ６５０は、オフになり、デフォルトドライバ６４０は、オンのままであり、ノーマルドライブ強度がＯＵＴに印加される。ノーマルドライブ強度に対応する信号は、表１においてドライバ状態８によって記述されている。
【００３２】
本発明の一実施形態では、モードパッド６００は、ドライバ６２０に直接接続されていなくてもよい。一実施形態に従えば、モードパッド６２０の論理レベルは、ラッチまたはレジスタ（例えば、拡張モードレジスタ（ＥＭＲと称される））に読み込まれてもよい。後述するように、複数のモードパッド６２０が供給されている場合、各モードパッドの値は、ラッチまたはＥＭＲのようなレジスタに読み込まれる。そして、ラッチまたはレジスタの値は、例えば、ＩＣ上の制御回路構成要素によってデコードされ、デコードされた結果は、ドライバ６２０および／または他のデバイスのための適当なモードを選択するために用いられる。
【００３３】
図５に示された回路は、複数のモードを有するオフチップドライバの単なる例示的な実施形態である。他の実施形態が存在することが当業者には十分明らかであろう。例えば、上記ドライバは、示されているようにＢｉＣＭＯＳ技術を用いて設計されてもよい。しかし、当業者に知られている他の設計および技術を用いてもよい。
【００３４】
〔製造業における使用および他の実施形態〕
本発明の一実施形態では、マルチプルモードＩＣは、同じマルチチップパッケージにおいて用いられる同一のＩＣの上に製造される。上述したように、パッケージ内にＩＣを配置することに依存して、ＩＣにとって適切なモードが、ＩＣのためのモードパッドを適切な電位に接続することにより選択される。
【００３５】
マルチチップパッケージにおける各ＩＣのためのモードパッドは、本発明の異なる実施形態に従って、複数の様式で、所望されるモードの適切な電位に接続される。本発明の一実施形態では、モードパッドの接続は、対応するコンタクトパッドから適切な電位まで、基板において経路が定められる。上記電位は、マルチチップパッケージのピンに接続される外部電源によって基板に供給されてもよい。そのような適切な電位への経路設計および接続は、マルチチップパッケージの製造段階において行われる。各ＩＣのコンタクトパッドが、基板上の適当なコンタクトパッドに接続された後は、基板およびＩＣは、外部ピンを有するマルチチップパッケージ内に封止される。第１および第２集積回路は、あらゆる適当な様式で、あらゆる適当な材料を用いて封止される。封止後、パッケージは、他のデバイスとともに使用するために、例えば、当該デバイスと接続するプリント回路基板（ＰＣＢ）上に設置される。
【００３６】
他の実施形態では、パッケージの製造段階の間に、モードパッドを適当な電位に直接接続する代わりに、基板コンタクトパッドを通ってマルチチップパッケージの外部ピンまで、モードパッドの接続の経路が定められてもよい。そして、チップ上の外部ピンは、パッケージの購買者（例えば、オリジナル装置製造業（original equipment manufacture）（ＯＥＭ））によって、マルチチップパッケージ内の各デバイスのための適当なモードを選択するために利用される。
【００３７】
他の実施形態では、パッケージ内のＩＣおよびダイ上のコンタクトパッドの異なる構成が想像される。例えば、パッドが、ダイの外側部分と対向するように、ダイの中央、内側部分に配置されてもよい。また、ダイが両方ともフェイスアップしていてもよいし、一方がフェイスアップし、他方がフェイスダウンしていてもよい。すなわち、ボトムダイの上面に形成されたコンタクトパッドは、基板を向いていなくてもよい。さらに、この詳細な説明で用いられているように、方向に関わる用語、例えば、上側、中央、下側、最上部、ボトムおよびオーバーは、マルチチップパッケージが空間においてどのような方向を向いているかに関わらず、１つの視座に関してマルチチップパッケージを記述するために便宜上用いられている。
【００３８】
一実施形態では、各ＩＣの最後の封止は、ＩＣの製造業者によって行われる。別の実施形態に従えば、封止は、マルチチップパッケージの別の製造業者によって行われてもよい。従って、ＩＣの製造業者は、いくつかのマルチモードＩＣをパッケージの製造業者に供給してもよい。パッケージの製造業者は、２つの同じＩＣをシングルパッケージに配置することを選択し、上述した実施の形態に従って、モード選択パッドを基板に接続してもよい。随意に、パッケージ製造業者は、マルチモードＩＣの１つをプロセッサとともにパッケージに配置してもよいし、パッケージ内のＩＣの配置に従って当該ＩＣのモードを選択してもよい。また、最後に、パッケージの製造業者は、ＩＣをシングルチップパッケージに配し、パッケージ製造業者によってパッケージングの間にＩＣの単一モードのみが選択されるようにしてもよい。
【００３９】
ノーマルおよび増加ドライブ強度を有するオフチップドライバに関して上述したが、他のオンチップデバイスが複数のモードを有し、２つより多いモードが提供されるという、本発明の他の実施形態が考えられる。一実施形態では、複数の特別なモードパッドが、いくつかの特徴を制御するために設けられていてもよい。例えば、特別なモードパッドが、マルチチップパッケージ内のＩＣの配置に依存してクロック周波数または電力消費モードを選択するために用いられてもよい。モード選択パッドは、ＩＣの内部電圧を調節するためにも用いられてもよいし、ＩＣによって出力されるデータのための、セットアップおよび保持時間のような、ＩＣのタイミング特性を変更するために用いられてもよい。
【００４０】
他の実施形態では、３つ以上のＩＣが１つのシングルマルチチップパッケージ内に配されていてもよく、各ＩＣを基板に接続する手段は、多様なものであってもよい。図６は、本発明の一実施形態に従って、上部ＩＣ１１０、中間ＩＣ７２０、および下部ＩＣ１２０を有する、封止前のマルチチップパッケージ７００の側面を描いた図である。上部および下部ＩＣ１１０、１２０に関するダイと同様に、中間ＩＣ７２０を含む中間ダイは、ダイ上に配されるとともにＩＣ７２０に接続された、１つ以上のコンタクトパッド７２６を有している。中間ＩＣ７２０は、ドライバ回路７２２および当該ドライバ回路７２２に接続されたモード選択パッドをも含んでいてもよい。
【００４１】
一実施形態では、上部および中間ＩＣ１１０、７２０上のコンタクトパッド３１６、７２６は、下部ダイ上に配された２つ以上のコンタクトパッド７１２に接続的に結合されていてもよく、下部ダイ上のルーティング回路構成要素７１０に結合されていてもよい。コンタクトパッド３１６、７２６、７１２間の接続には、細ボンドワイヤ１５０、７７０を用いてもよい。ルーティング回路構成要素７１０は、上部および中間ＩＣ１１０、７２０に接続されたコンタクトパッド７１２を下部ＩＣ１２０上のコンタクトパッド３２６へ配線する。そして、下部ＩＣ上の他のコンタクトパッド３２６は、上部および中間ＩＣ１１０、７２０上のコンタクトパッド３１６、７２６を、ボンドワイヤ１６０のような相互連結部材を用いて、パッケージング基板１４０上のコンタクトパッド３４２に接続的に結合するために用いられてもよい。ルーティングトレースに加えて、下部ＩＣ１２０上のルーティング回路構成要素７１０は、また、例えば、中間および上部ＩＣ１１０、７２０から基板１４０へ伝播する信号に時間遅延を挿入するために用いられる他の回路構成要素を含んでいてもよい。別の実施形態では、各ＩＣ１１０、７２０、１２０および基板１４０の間のルーティングは、パッケージの層の間に配されるとともにＩＣ１１０、７２０、１２０および基板１４０と接続されるブリッジ層（不図示）を用いることによってなされてもよい。
【００４２】
３つ以上のＩＣが１つのシングルマルチチップパッケージに配されている場合、ドライブ強度の組合せは、各チップの相対的な位置に依存して提供される。例えば、２つのモード選択パッド（ＭＯＤＥ１およびＭＯＤＥ２）は、マルチチップパッケージ内の各ＩＣに対して設けられてもよい。２つのモード選択パッドは、各ＩＣ上のドライバに関する４つのモードのうちの１つを選択するために用いられてもよい。そのような選択は、以下の表２に記述されている。
【００４３】
もし、４モードのドライバを有するＩＣがパッケージの底部に配される場合、当該ＩＣと基板とを接続するワイヤボンドは最短となり、それゆえ、レギュラードライバ強度（モード４、ＭＯＤＥ１＝‘１’およびＭＯＤＥ２＝‘１’）は、当該チップの信号を送り出すために用いられる。もし、上記ＩＣがパッケージの高い部分（底部から２段目または底部から３段目）に配されていれば、当該ＩＣとチップとを接続するワイヤボンドは、より長くなり、従って、より大きなドライブ強度（１／３増加または２／３増加）が選択される（それぞれ、ドライバモード２および３）。もし、ＩＣがパッケージの最上部に配された場合、当該ＩＣと基板とを接続するワイヤボンドは、パッケージにおいて最長となり、モードパッド（モード１、ＭＯＤＥ１＝‘０’およびＭＯＤＥ２＝‘０’）を用いてドライバの最大強度が選択され、パッケージの最上部ＩＣと下部ＩＣとの間のパフォーマンスの差が最大限補償される。もし、さらに付加的なモードがパッケージにおいて必要であれば（例えば、４モード以上）、付加的な選択パッドが付加的なモードを選択するためにしかるべく加えられてもよい。
【００４４】
【表２】
2007053370.tif 000004
【００４５】
前述の記載は、本発明の実施形態に関するものであるが、本発明の、他のさらなる実施形態が、本発明の基本的な範囲から逸脱することなく考案されてもよく、本発明の範囲は、後述するクレームによって決定される。
【図面の簡単な説明】
【００４６】
【図１】上部集積回路および下部集積回路を備える、封止される前のマルチチップパッケージを描いた平面図である。
【図２】上部集積回路および下部集積回路を備える、封止される前のマルチチップパッケージを描いた側面図である。
【図３】本発明の一実施形態に従ってモード選択パッドをそれぞれ有する上部集積回路および下部集積回路を備えるマルチチップパッケージを描いた平面図である。
【図４】本発明の一実施形態に従ってモード選択パッドをそれぞれ有する上部集積回路および下部集積回路を備えるマルチチップパッケージを描いた側面図である。
【図５】モード選択回路、および本発明の一実施形態に従って複数のモードを有するドライバ回路を描いた回路図である。
【図６】本発明の一実施形態に従って、上部集積回路、中間集積回路および下部集積回路を備える、封止される前のマルチチップパッケージの側面図である。
【図１】
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【図２】
2007053370.tif 000006
【図３】
2007053370.tif 000007
【図４】
2007053370.tif 000008
【図５】
2007053370.tif 000009
【図６】
2007053370.tif 000010
【外国語明細書】
2007053370000001.pdf