(57)【要約】【課題】複数種の半導体製品を効率的に生産する。【解決手段】加工済みの製品種「Ａ」の半導体ウエハのマスクデータおよび実測残膜厚値に基づき、基礎式に含まれるパラメータの値を、ＣＭＰ装置の特性を再現するように決定する(Ｓ２０２)。つぎに加工対象となる製品種「Ｂ」の半導体ウエハのマスクデータと、Ｓ２０２でパラメータ値を定めた基礎式とを用いて、製品種「Ｂ」の半導体ウエハの最適研磨時間を予測する(Ｓ２０３)。以降、加工対象となる製品種が切り替わるごとに同様な処理を実行することによって、最適研磨時間を予測する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
互いに異なる設計データに基づき作成された第１品種の加工物と第２品種の加工物とを研磨する研磨システムであって、
前記第１品種の加工物を研磨し、前記第１品種の加工物の研磨が終了してから前記第２品種の加工物を研磨する研磨装置と、
前記研磨装置で研磨された、前記第１品種の加工物の形状に相関する寸法を、前記第２品種の加工物の研磨に先立ち測定する測定装置と、
前記第１品種の加工物の設計データと前記測定装置の出力データと前記第２品種の加工物の設計データとに基づき、前記第２品種の加工物の研磨時間を算出する情報処理装置と、
前記研磨装置が前記第２品種の加工物を研磨する時間を、前記情報処理装置が算出した研磨時間に基づき制御するコントローラと、
を備えることを特徴とする研磨システム。
【請求項２】
互いに異なる設計データに基づき膜が形成された第１品種の加工物と第２品種の加工物とを研磨する研磨システムであって、
前記第１品種の加工物の膜を研磨し、前記第１品種の加工物の膜の研磨が終了してから前記第２品種の加工物の膜を研磨する研磨装置と、
研磨後の前記第１品種の加工物の残膜厚を、前記第２品種の加工物の膜の研磨に先立ち測定する測定装置と、
前記第１品種の加工物の設計データと前記測定装置の出力データと前記第２品種の加工物の設計データとに基づき、前記第２品種の加工物の膜の研磨時間を算出する情報処理装置と、
前記研磨装置が前記第２品種の加工物の膜を研磨する時間を、前記情報処理装置が算出した研磨時間に基づき制御するコントローラと、
を備えることを特徴とする研磨システム。
【請求項３】
請求項１または２記載の研磨システムであって、
前記情報処理装置は、
加工物の研磨時間と研磨後の寸法との関数に含まれるパラメータの値を、前記第１品種の加工物の設計データと前記測定装置の出力データとに基づき決定し、当該決定された値がパラメータに設定された関数と前記第２品種の加工物の設計データとに基づき前記研磨時間を算出する、
ことを特徴とする研磨システム。
【請求項４】
互いに異なる設計データに基づき膜が作成された第１品種の加工物と第２品種の加工物とを研磨装置で研磨する研磨方法であって、
前記第１品種の加工物の膜を前記研磨装置で研磨する第一研磨処理と、
前記第一研磨処理後の前記第１品種の加工物の残膜厚を測定装置で測定する測定処理と、
情報処理装置が、前記第１品種の加工物の設計データと前記測定装置の出力データと前記２品種の加工物の設計データとに基づき、前記第２品種の加工物の膜の研磨時間を算出する演算処理と、
前記情報処理装置が算出した研磨時間、前記第２品種の加工物の膜を前記研磨装置が研磨する第二研磨処理と、
を含むことを特徴とする研磨方法。
【請求項５】
請求項４記載の研磨方法であって、
前記演算処理は、
加工物の研磨時間と研磨後の残膜厚との関数に含まれるパラメータの値を、前記第１加工物の設計データと前記測定装置の出力データとに基づき決定する第一ステップと、
前記第一ステップで決定したパラメータ値が設定された前記関数と前記第２品種の加工物の設計データとに基づき、前記第２品種の加工物の膜の研磨時間を算出する第二ステップと、
を含むことを特徴とする研磨方法。
【請求項６】
請求項４または５記載の研磨方法であって、
前記情報処理装置が、前記第１品種の加工物の残膜厚が最大となる第１位置および最小となる第２位置を示す情報を、前記第１品種の加工物の設計データに基づき算出する測定位置選定処理を含み、
前記測定処理において、前記測定装置は、前記測定位置選定処理で算出された情報が示す第１および第２位置で、前記第１品種の加工物の残膜厚を測定することを特徴とする研磨方法。
【請求項７】
請求項４、５および６のうちのいずれか１項に記載の研磨方法であって、
前記第一研磨処理で前記第１品種の加工物が複数研摩される場合、前記測定処理において、前記複数の加工物のうち、最後に研磨された加工物の残膜厚または最後に研磨された加工物を含むロット内の加工物の残膜厚を測定することを特徴とする研磨方法。
【請求項８】
互いに異なる設計データに基づき作成された第１品種の加工物と第２品種の加工物とを研磨する研磨システムに用いられる情報処理装置であって、
前記第１品種の加工物が前記第２品種の加工物よりも先に研磨された場合、研磨後の前記第１品種の加工物の残膜厚の入力を受け付け、当該残膜厚と前記第１品種の加工物の設計データと前記第２品種の加工物の設計データとに基づき、前記第２品種の加工物の膜の研磨時間を算出し、当該研磨時間を出力する演算手段を備えることを特徴とする情報処理システム。
【請求項９】
請求項８記載の情報処理システムであって、
前記演算手段は、
加工物の研磨時間と研磨後の寸法との関数に含まれるパラメータの値を、前記第１品種の加工物の設計データと前記測定装置の出力データとに基づき決定し、当該決定された値がパラメータに設定された関数と前記第２品種の加工物の設計データとに基づき前記研磨時間を算出することを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造プロセスに係り、特に、半導体製造プロセスにおいて複数種の製品を効率的に生産するための技術に関する。
【背景技術】
【０００２】
半導体ウエハの平坦化プロセスには、一般に、化学機械研磨(CMP:chemical  mechanical polishing)が適用される。半導体ウエハに対するＣＭＰの終点を決定するための技術として、特表２００１−５２３５８６号公報記載の技術、特表２００１−５０１５４５号公報記載の技術、特開平１１−１８６２０４号公報記載の技術が知られている。特表２００１−５２３５８６号公報記載の技術は、ＣＭＰの実験結果とシミュレート結果(例えば、研磨時間の経過に伴うフィルム厚変化を表すフィルム厚さプロフィール)とを比較することによって、研磨時間を含むモデル化パラメータを最適化するものである。また、特表２００１−５０１５４５号公報記載の技術は、研磨前後のウエハの厚さ測定値に基づき線形推定ファクタを決定し、つぎのウエハに対する研磨時間をその線形推定ファクタで調整するものである。さらに、特開平１１−１８６２０４号公報記載の技術は、ロットの半導体ウエハの研磨前後の膜厚差と研磨時間とから最新の研磨レートを算出し、つぎのロットの半導体ウエハの研磨時間を、最新の研磨レートと研磨必要量とに基づき算出するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、特表２００１−５２３５８６号公報記載の技術によれば、生産対象製品の製品種が切り替わるごとに、ＣＭＰのシミュレーションおよび研磨を繰り返す必要がある。このため、この技術を半導体プロセスに適用した場合、複数種類の半導体製品を効率的に生産することが困難である。
【０００４】
また、特表２００１−５０１５４５号公報記載の技術、特開平１１−１８６２０４号公報記載の技術においては、生産対象製品の製品種が切り替わることが考慮されていない。このため、これらの技術を、生産対象製品の製品種が切り替わる場合にそのまま適用することはできない。
【０００５】
そこで、本発明は、複数種類の半導体製品の、効率的な生産を可能とすることを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明では、互いに異なる設計データに基づき作成された第１品種の加工物と第２品種の加工物とを研磨する研磨システムにおいて、先に研磨された第１品種の加工物の形状に相関する寸法を、第２品種の加工物の研磨に先立ち測定し、その測定値と第１品種の加工物の設計データと第２品種の加工物の設計データとに基づき、第２品種の加工物の研磨時間を算出することとした。
【発明の効果】
【０００７】
本発明によれば、複数種類の半導体製品を効率的に生産することができる。
【発明を実施するための最良の形態】
【０００８】
以下、添付の図面を参照ながら、本発明の実施の一形態について説明する。
【０００９】
まず、図８により、本実施の形態に係る研磨システムの概略構成について説明する。
【００１０】
本研磨システムは、搬入系９１から搬入された半導体ウエハを研磨するＣＭＰ装置９１５、ＣＭＰ装置９１５を制御するＣＭＰ装置コントローラ９１４、研磨済み半導体ウエハの表面の残膜厚を測定する膜厚計(ここでは、光学式膜厚計)９３０、膜厚計９３０を制御する膜厚計コントローラ９３１、膜厚計９３０の出力および新たな製品種の半導体回路の設計データ(GDSIIフォーマットのマスクデータ)に基づき新たな製品種の半導体ウエハの研磨時間を定める情報処理装置９１１、ストレージ９１２、情報処理装置９１１の出力データが表示される表示装置９１０、ユーザからデータ入力を受け付ける入力装置(マウス、キーボード等)９２０、加工対象が新たな製品種に切り替わる場合にその新たな製品種の半導体ウエハ上の半導体回路の設計データ等を情報処理装置９１１に通信回線１１１を介して与えるサーバ９１３、が含まれている。なお、ストレージ９１２には、情報処理装置９１１が実行する研磨時間予測処理が定義されたソフトウエアおよび情報処理装置９１１が実行する研磨時間予測処理に必要なデータ(ＣＭＰ装置の特性を模擬する基礎式のパラメータ初期値、チップ上に定めた分割領域の重心座標等)が、ＣＤ−ＲＯＭ等の記憶媒体から、または、通信回線１１１を介してあらかじめインストールされている。
【００１１】
なお、本実施の形態では、研磨システムの膜厚計９３０として光学式膜厚計を用いているが、必ずしも、この通りにする必要はない。例えば、光学式膜厚計の代わりに、触針式膜厚計、電気抵抗測定式膜厚計および走査型電子顕微鏡のうちのいずれかを用いてもよいし、光学式膜厚計、触針式膜厚計、電気抵抗測定式膜厚計および走査型電子顕微鏡のうちの２つ以上の組合せを用いてもよい。
【００１２】
つぎに、図８の研磨システムの加工対象となる製品種の一例について説明する。
【００１３】
加工対象となる各製品種の半導体ウエハには、テストチップが作り込まれている。各製品種の半導体ウエハのテストチップには、それぞれ、図５に示すように、露光マスクパターンを用いて配線４００が形成され、さらに、予め定めた膜厚Ｈ０の酸化膜４０１が配線４００上に堆積されている。酸化膜４０１の表面には、配線４００の膜厚と同程度の高さの段差ｈ０が生じるため、この酸化膜４０１が、図８の研磨システムが行う研磨プロセスにおける研磨対象となる。
【００１４】
図４に示すように、このような各製品種の半導体ウエハに作りこまれたテストチップ３１を仮想的に複数の領域３２に分割し、各分割領域３２の識別番号(ｊ=１,２,．．,ｍ)および重心座標ｒｊの対応情報がストレージ９０１にあらかじめ格納してある。１０ｍｍ×１０ｍｍのテストチップであれば、例えば、１００００個の、１００μｍ×１００μｍの正方形領域にチップを分割すればよい(図４参照)。そして、これらの分割領域の重心座標のなかから、複数個(ｎ個)の座標を選択し、それらの座標も、膜厚計による測定位置の座標としてあらかじめストレージ９０１に格納しておく。  
つぎに、図１により、図８の研磨システムを用いて実行される研磨プロセスの概要について説明する。ここでは、加工対象の半導体ウエハの製品種が、「Ａ」から「Ｂ」に切り替わり、さらに「Ｂ」から「Ｃ」に切り替わる場合を例に挙げる。
【００１５】
制御装置９１４の制御下において、ＣＭＰ装置９１５が、製品種「Ａ」に属する半導体ウエハを順次研磨する(Ｓ２００)。その後、製品種「Ａ」に属する研磨済み半導体ウエハのなかから、無作為に所定枚数(複数枚)の半導体ウエハが膜厚測定対象として選定されると、情報処理装置９１１は、測定位置の座標をストレージから読み出し、それらの座標を含む指令を膜厚計コントローラ９３１に与える。なお、本実施の形態では、膜厚計による測定点を４点とし、４つの座標ｒs,ｒk,ｒl,ｒmを含む指令が膜厚計コントローラ９３１に与えられることとする。膜厚計コントローラ９３１は、この指令に含まれていた４つの座標ｒs,ｒk,ｒl,ｒmにより定まる測定位置で、各膜厚測定対象の半導体ウエハの表面の残膜厚をそれぞれ測定する(Ｓ２０１)。なお、ここでは、製品種「Ａ」に属する研磨済み半導体ウエハのなかから膜厚測定対象を選定するようにしているが、製品種「Ａ」に属する研磨済み半導体ウエハのすべてを膜厚測定対象とするようにしてもよい。
【００１６】
情報処理装置９１１は、すべての膜厚測定対象の測定データを膜厚計コントローラ９３１を介して受け付けると、測定位置の座標ｒs,ｒk,ｒl,ｒmごとに、すべての膜厚測定対象の測定データの平均値Ｈｅ(１),Ｈｅ(２),Ｈｅ(３),Ｈｅ(４)を算出し、それら平均値を、各測定位置における実測膜厚データとしてストレージ９１２に格納する。
【００１７】
その後、製品種「Ａ」の半導体回路の設計データａ(GDSIIフォーマット)、製品種「Ａ」のパラメータ初期値、および、各測定位置における実測膜厚データＨｅ(１),Ｈｅ(２),Ｈｅ(３),Ｈｅ(４)をストレージ９１２から読み込み、これらのデータに基づきＣＭＰ装置９１５の研磨特性を再現する。具体的には、製品種「Ａ」の半導体回路の設計データａを用いて得られるシミュレーション結果と各測定位置における実測膜厚データとの誤差関数が最小になるように、ＣＭＰ装置９１５の研磨特性を模擬する基礎式に含まれるパラメータの値を決定する(Ｓ２０２)。
【００１８】
このようにしてパラメータ値を決定すると、情報処理装置９１１は、つぎの加工対象に関するデータの送信リクエストをサーバ９１３に送信する。この送信リクエストに応じて、サーバ９１３が、つぎの加工対象となる製品種「Ｂ」の半導体回路の設計データｂ(GDSIIフォーマット)およびパラメータ初期値を返信すると、情報処理装置９１１は、それらのデータをストレージ９１２に格納するともに、製品種「Ｂ」の半導体回路の設計データｂとＳ２０２でパラメータ値を定めた基礎式とを用いて、製品種「Ｂ」に属する半導体ウエハの最適研磨時間(半導体ウエハ表面の残膜厚を所期の値にするまでの研磨時間)を予測する(Ｓ２０３)。情報処理装置９１１は、このとき予測した最適研磨時間を、ストレージ９１２に格納しておき、適当なタイミングとなったらストレージ９１２から読み出してＣＭＰ装置コントローラ９１４に与える。これにより、ＣＭＰ装置コントローラ９１４の制御下において、ＣＭＰ装置９１５は、製品種「Ｂ」に属する半導体ウエハを最適研磨時間だけ研磨する(Ｓ２０４)。
【００１９】
その後、製品種「Ｂ」に属する研磨済み半導体ウエハのなかから、無作為に所定枚数(複数枚)の半導体ウエハが膜厚測定対象として選定されると、情報処理装置９１１は、４点の測定位置の座標ｒs,ｒk,ｒl,ｒmをストレージから読み出し、それらの座標ｒs,ｒk,ｒl,ｒmを含む指令を膜厚計コントローラ９３１に与える。膜厚計コントローラ９３１は、この指令に含まれていた座標ｒs,ｒk,ｒl,ｒmにより定まる測定位置で、各膜厚測定対象の半導体ウエハの表面上の残膜厚を測定する(Ｓ２０５)。なお、ここでは、製品種「Ｂ」に属する研磨済み半導体ウエハのなかから膜厚測定対象を選定するようにしているが、製品種「Ｂ」に属する研磨済み半導体ウエハのすべてを膜厚測定対象とするようにしてもよい。
【００２０】
情報処理装置９１１は、すべての膜厚測定対象の測定データを膜厚計コントローラ９３１を介して受け付けると、測定位置の座標ｒs,ｒk,ｒl,ｒmごとに、すべての膜厚測定対象の測定データの平均値Ｈｅ(１),Ｈｅ(２),Ｈｅ(３),Ｈｅ(４)を算出し、それらの平均値Ｈｅ(１),Ｈｅ(２),Ｈｅ(３),Ｈｅ(４)を、各測定位置における実測膜厚データとしてストレージ９１２に格納する。
【００２１】
その後、情報処理装置９１１は、つぎの加工対象となる製品種「Ｂ」の半導体回路の設計データｂおよびのパラメータ初期値、各測定位置における実測膜厚データＨｅ(１),Ｈｅ(２),Ｈｅ(３),Ｈｅ(４)をストレージ９１２から読み込み、これらのデータに基づきＣＭＰ装置の研磨特性を再現する。具体的には、製品種「Ｂ」の半導体回路の設計データｂを用いて得られるシミュレーション結果と、膜厚計９３０による測定データとの誤差関数が最小になるように、ＣＭＰ装置の研磨特性を模擬する基礎式に含まれるパラメータ値を決定する(Ｓ２０６)。
【００２２】
このようにしてパラメータ値を決定すると、情報処理装置９１１は、つぎの加工対象に関するデータの送信リクエストをサーバ９１３に送信する。この送信リクエストに応じて、サーバ９１３が、つぎの加工対象になる製品種「Ｃ」の半導体回路の設計データｃ(GDSIIフォーマット)およびパラメータ初期値を返信すると、情報処理装置９１１は、それらのデータをストレージ９１２に格納するとともに、製品種「Ｃ」の設計データｃとＳ２０６でパラメータを定めた基礎式とを用いて、製品種「Ｃ」に属する半導体ウエハの最適研磨時間を予測する(Ｓ２０７)。情報処理装置９１１は、このとき予測した最適研磨時間を、ストレージ９１２に一旦格納しておき、適当なタイミングとなったら、ストレージ９１２から読み出してＣＭＰ装置コントローラ９１４に与える。これにより、ＣＭＰ装置コントローラ９１４の制御下において、ＣＭＰ装置９１５は、製品種「Ｃ」に属する半導体ウエハを最適研磨時間だけ研磨する。
【００２３】
その後、加工対象が「Ｃ」から別の製品種にさらに切り替わる場合には、情報処理装置９１１は、Ｓ２０５〜Ｓ２０７と同様な処理を実行する。
【００２４】
このような処理によれば、加工対象の製品種が切り替わる場合、加工済み製品種の設計データと実測膜厚データとに基づき基礎式のパラメータを決定し、新たに加工対象とする製品種の最適研磨時間を、その基礎式を用いて予測することができる。この予測結果をＣＭＰプロセスにフィードフォワードすることによって、新たな製品種の最適研磨時間を定めるためのＣＭＰ実験を事前に行う必要がなくなる、このため、ＣＭＰ装置の加工対象の製品種をスムーズに切り替えることができる。したがって、本実施の形態に係る研磨システムを、半導体製造プロセスの平坦化プロセスに適用すれば、複数種類の半導体製品を効率的に生産することができるようになる。例えば、多品種少量生産を効率的に遂行することができる。
【００２５】
なお、本実施の形態においては、膜厚計による測定データが、膜厚計コントローラ９３１から情報処理装置９１１に送信されることとしているが、必ずしも、このようにする必要はない。例えば、作業者が、膜厚計による測定データを入力装置９２０から入力するようにしてもよい。また、作業者が、膜厚計による測定データを、可搬型記憶媒体(フレキシブルディスク等)に記憶させ、その可搬型記憶媒体から情報処理装置９１１に読み込ませるようにしてもよい。また、基礎式に含まれるパラメータの初期値も、これらの方法によって情報処理装置９１１に与えられるようにしてもよい。  
また、本実施の形態では、最適研磨時間をＣＭＰ装置コントローラ９１４だけに出力しているが、必要に応じて、情報処理装置９１１から、表示装置９１０、サーバ９１３等に最適研磨時間が出力されるようにしてもよい。
【００２６】
つぎに、図２により、情報処理装置が実行する研磨時間予測処理の詳細について説明する。なお、酸化膜に関するシミュレーションにおける理論式は多数存在しているが、ここでは、「半導体ＣＭＰ技術」土肥俊郎編著,P162〜、B.Stine et.al. 鄭 closed-form analytic model for ILD thickness variation in CMP process  Prc.  CMP-MIC,Santa Clara(Feb.'97)に記載されている基礎式の変形を用いることとする。
まず、製品種「Ａ」の半導体回路の設計データａをストレージから読み込み、配線の形成に使用した露光マスクデータを、その設計データａから抽出する (Ｓ３００)。なお、このとき抽出した露光マスクデータは、配線の位置を１ｎｍ〜１０ｎｍの精度で検出することができるものである。
図３に示すように、配線とその上に堆積させた酸化膜とでは、表面形状が相違している。具体的には、酸化膜の凸領域(白色パターン４０１)が、配線の凸領域(白色パターン４００)よりも広くなる。そこで、酸化膜の表面形状を、Ｓ３００で抽出したマスクデータに基づき予測する(Ｓ３０１)。なお、この予測には、例えば、特開平１１−１８６２０５号公報の技術を用いることができる。
その予測結果に基づき、テストチップの各分割領域３２内における、酸化膜の凸領域の占める面積率(ρj)(以下、密度と呼ぶ)を算出し、それらを、分割領域の識別番号ｊに対応付けてストレージ９１２に格納する(Ｓ３０２)。
【００２７】
つぎに、各測定位置における実測膜厚データＨｅ(１),Ｈｅ(２),Ｈｅ(３),Ｈｅ(４)をストレージ９１２から読み込み(Ｓ３０３)、さらに、パラメータ初期値(後述のＲｃ,Ｋ,１／τ)および各分割領域の重心座標ｒｊをストレージ９１２から読み込む(Ｓ３０４)。そして、各分割領域における密度ρjを、次式によって平均化パターン密度ρ'jに変換する(Ｓ３０５)。なお、ここで求めた、各分割領域の平均化パターン密度ρ'jが、表示装置９１０に表示されるようにしてもよい。  
ρ'j=Σr'{F(rj+r',Rc)(ρj(rj+r'))}/Σr'{F(rj+r',Rc)}
Ｆ(ｒ,ｒｃ)：ガウス型関数、２次関数、指数関数等の応力関数
(ここではガウス型関数を用いる)
Ｒｃ       :応力関数Ｆの半値幅(酸化膜ＣＭＰの場合、数ｍｍ)
Ｒｃが大きくなるほど、注目点から離れた部位の密
度ρjが研磨速度に寄与する。
【００２８】
ｒ'        :Ｒｃよりも十分大きな値。
このようにして求めた、各分割領域の平均化パターン密度ρ'jのうち、膜厚計９３０による各測定位置を重心とする分割領域の平均化パターン密度と研磨時間とを、研磨時間ｔと研磨後の残膜厚Ｈｊとの関数(次式：以下、モデルと呼ぶ)に代入することによって、各測定位置の研磨済み酸化膜の残膜厚の予測値(以下、予測膜厚データと呼ぶ)Ｈｊを算出する(Ｓ３０６)。
【００２９】
(Ａ)ｔ＜ｔｃ(＝ρ’j2・h0/K)の場合
Hj=H0-[tc・K/ρ’j+
K・(t-tc)+(1-ρ’j)・h1・(1-exp(-(t-tc)/τ)]  
(Ｂ)ｔ≧ｔｃ(＝ρ’j2・h0/K)の場合
Hj=H0-Kt/ρ’j 
ここで、β：Preston定数
Ｖ：研磨パッドとウエハとの接触速度
Ｋ：パターン密度100%の場合の研磨速度
Ｇ：研磨パッドのヤング率
Ｐ：研磨パッドとウエハとの間の圧力
ｄ：研磨パッドの厚さ
Ｈ０:研磨前の酸化膜の膜厚
ｈ０:研磨前の酸化膜表面の段差(＝配線膜厚)
ｈ１＝ｈ０・(１−ρ’j)
１／τ＝β・Ｖ・Ｇ／ｄ＝Ｋ・Ｇ／(Ｐ・ｄ)  
以上のシミュレーションの結果得られた、各測定位置における予測膜厚データＨｓ,Ｈｋ,Ｈｌ,Ｈｍ(＝Ｈ(１),Ｈ(２),Ｈ(３),Ｈ(４))と各測定位置における実測膜厚データＨｅ(１),Ｈｅ(２),Ｈｅ(３),Ｈｅ(４)とを以下の誤差関数に代入し、その結果得られた値Ｃｖと規定値(例えば１０ｎｍ)とを比較する(Ｓ３０８)。
2007005834.tif 000003
その結果、誤差関数の値Ｃｖが規定値よりも大きければ、各パラメータＲｃ,Ｋ,１／τ(=K・G/(P・d))の値を変更してから、再度、再度、Ｓ３０６以降の処理を実行する(Ｓ３０９)。各パラメータの変更は、例えば、最小二乗法によって行うことができる。１／τおよびＫについては、パラメータに関する微分式が得られるため、線形最小二乗法による変更を行うことができる。なお、本実施の形態では、Ｒｃ、Ｋおよび１／τの値を変更しているが、Ｒｃ、Ｋ、Ｇおよびｄの値を変更してもよい。
【００３０】
一方、誤差関数の値Ｃｖが規定値以下であった場合、すなわち、収束した場合には、Ｓ３０６およびＳ３０７で用いたパラメータセットＲｃ,Ｋ,１／τ(最適パラメータセット)を用いて、さらに全分割領域における予測膜厚データＨjを算出し、その算出結果をストレージ内のファイルに出力する(Ｓ３１０)。
そして、つぎの加工対象となる製品種「Ｂ」の半導体回路の設計データｂをストレージから読み込み、配線の形成に使用した露光マスクデータを、その設計データｂから抽出する (Ｓ３１１)。そのマスクデータと、Ｓ３０６で用いたモデルと、最適パラメータセットとを用いて最適研磨時間を算出する(Ｓ３１２)。具体的には、チップ内の所定の位置(座標ｒ'')における膜厚が設定膜厚z''[nm]になるまでの研磨時間t''を、つぎの加工対象となる製品種「Ｂ」の最適研磨時間として算出する。ただし、モデルは、厳密解を得ることができないため、ニュートン法、二分法等の数値解法を用いて解く必要がある。
【００３１】
以上の研磨時間予測処理を研磨プロセスに適用することの妥当性を検討するため、Ａｌ配線(配線膜厚５００ｎｍ)とＡｌ配線を被覆したＯ3−ＴＥＯＳ酸化膜(Ｈ０＝１０００ｎｍ)とを有する１０ｍｍ×１０ｍｍのテストチップ(チップ端部における設定膜厚３５０ｎｍ)が形成される製品種「Ａ」「Ｂ」を用いて実験を行った。なお、テストチップに設定する分割領域を、１００００個の、１００μｍ×１００μｍの正方形分割領域とし、膜厚計による測定位置を４点とし、Ｓ３０７で用いる規定値を１０ｎｍとした。
【００３２】
まず、Ｓ３１０で、製品種「Ａ」のテストチップの全分割領域における予測膜厚データＨｊが得られた時点で、製品種「Ａ」のテストチップの全分割領域における膜厚を膜厚計で測定した。そして、製品種「Ａ」のテストチップの全分割領域における予測膜厚データと、製品種「Ａ」のテストチップの全分割領域における実測膜厚データとを、同一グラフ上に、値の小さな順番にプロットした。その結果、図６に示すようなグラフが得られた。誤差関数の値が１０ｎｍ以下となるように定めたパラメータセットＲｃ,Ｋ,１／τを用いることによって、チップの全領域における膜厚分布を、膜厚実測値と１０ｎｍ〜１５ｎｍ程度の誤差で再現できることが、このグラフより確認された。
また、Ｓ３１２において、ニュートン法を用いて、製品「Ｂ」の最適研磨時間を算出したところ、１２２ｓとなった。この最適研磨時間だけ製品「Ｂ」のＯ3−ＴＥＯＳ酸化膜を研磨し、チップ端部における残膜厚を測定した。その測定値と設定膜厚との誤差を算出した、１２ｎｍ程度に抑制されていることがわかった。
【００３３】
これらのことから、以上の研磨時間予測処理によれば、ＣＭＰ装置の研磨特性が精度よく再現され、かつ、製品種「Ｂ」の最適研磨時間として適正な値が得られることが確認された。
【００３４】
以上、単層の配線層を有するチップ(図５参照)が作り込まれた半導体ウエハを加工対象とする場合について説明したが、本実施の形態に係る研磨時間予測処理は、多層配線層を有するチップが作り込まれた半導体ウエハにも適用可能である。しかし、図９に示すように、多層配線層(ここでは一例として３層)の最上層７６の表面には、最上層７６に含まれているＡｌ配線７３の影響だけでなく、Ａｌ配線７１,７２を含む下層７４,７５の影響も受けて段差が生じている、このため、このような多層配線層を有する半導体ウエハを加工対象とする場合には、Ａｌ配線を含む配線層７４,７５,７６の厚さ分布を足し合せ、その結果得られた厚さ分布から、研磨前の段差ｈ０を求める必要がある。なお、多層配線層のなかに、段差に影響を与えない層(例えば、厚さ分布の小さな層)が介在している場合には、その層の厚さ分布は、必ずしも、Ａｌ配線を含む配線層の厚さ分布に足し合せる必要はない。
【００３５】
その他については上述の場合と同様な条件を用いて、３層の配線層を有する１０ｍｍ×１０ｍｍのテストチップが作り込まれた半導体ウエハの最適研磨時間を求め、その最適研磨時間だけ３層の配線層を研磨した。これにより、３層の配線層が約８００ｎｍ研磨された。そして、研磨後の半導体ウエハの全分割領域(１００００個)の残膜厚を測定し、その実測膜厚データとシミュレーションによる予測膜厚データとを比較したところ、誤差が１０ｎｍ程度に抑制されていることが確認された。このことから、本実施の形態に係る研磨時間予測処理は、積層膜の平坦化プロセスにも適用可能であることが判る。
ところで、以上においては、膜厚計による複数の測定位置をあらかじめ任意に定めることとしたが、一定のルールにしたがって、膜厚計による測定位置を定めることにしてもよい。例えば、膜厚計による膜厚測定処理の効率化を図るために、膜厚計による測定位置を減らしたい場合には、研磨後の残膜厚が最も大きく位置ｒｍａｘおよび最も小さくなる位置ｒｍｉｎを、配線の露光マスクデータを用いたシミュレーションによってあらかじめ予測し、それら２つの位置を、膜厚計による測定位置とすることが望ましい。このような２つの位置を測定位置とすることの妥当性を検討するため、Ａｌ配線(配線膜厚５００ｎｍ)とＡｌ配線を被覆したＯ3−ＴＥＯＳ酸化膜(Ｈ０＝１０００ｎｍ)とを有する１０ｍｍ×１０ｍｍのテストチップ(チップ端部における設定膜厚３５０ｎｍ)が形成される製品種を用いて実験を行った。なお、テストチップに設定する分割領域を、１００００個の、１００μｍ×１００μｍの正方形分割領域とし、膜厚計による測定位置を、研磨後の残膜厚が最大になる位置ｒｍａｘと最小になる位置ｒｍｉｎの２点とし、Ｓ３０７で用いる規定値を、１０ｎｍとした。
【００３６】
そして、研磨後のテストチップの全分割領域において残膜厚を膜厚計で測定した。その結果、テストチップの全分割領域について、実測膜厚データと、最適パラメータセットを用いて得られた予測膜厚データとの誤差が、１５ｎｍ以下に抑制されていることが判った。この誤差値と、膜厚計による測定位置を４点とした場合(図６参照)の誤差値とを比較すると、酸化膜の残膜厚が最大になる位置ｒｍａｘと最小になる位置ｒｍｉｎとの２点で残膜厚を測定すれば、４点で残膜厚を測定した場合と遜色のない精度で残膜厚をシミュレートできることが判った。このことから、研磨後の残膜厚が最大になると予測された位置ｒｍａｘと最小になると予測された位置ｒｍｉｎの最小２点で残膜厚を測定すれば、シミュレーションの精度を落とすことなく、膜厚計による膜厚測定処理の効率化を図ることができることが判る。また、研磨後の残膜厚が最大になる位置ｒｍａｘと最小になる位置ｒｍｉｎの残膜厚をほぼ確実に再現できるため、テストチップ内の残膜厚のレンジを規格値以内にすることができる。
【００３７】
また、以上においては、研磨済み半導体ウエハのなかから、無作為に膜厚測定対象を選定していたが、膜厚測定対象の選定に一定のルールを設けてもよい。例えば、ある製品種のすべての半導体ウエハの研磨が終了したら、それら研磨済み半導体ウエハのうち、最後に研磨された半導体ウエハ、または、最後に研磨された半導体ウエハを含むロットのいずれかの半導体ウエハを膜厚測定対象として選定するようにしてもよい。
【００３８】
ＣＭＰ装置の特性(パッドの研磨速度、平坦化特性等)は、研磨枚数に応じて徐々に変化するが、このような選定ルールにしたがって膜厚測定対象を選定することによって、つぎの製品種の研磨開始直前のＣＭＰ装置の特性をより正確に再現することができる。このため、つぎの製品種の半導体ウエハに対する最適研磨時間をより正確に予測することができる。また、複数枚の半導体ウエハを膜厚測定対象としなくても、つぎの製品種の研磨開始直前のＣＭＰ装置の特性をより正確に再現することができるため、複数の半導体ウエハを膜厚測定対象とする場合と比較して、膜厚測定に要する時間を短縮することができる。
【００３９】
以上のような選定ルールを採用した場合に図８の研磨システムで実行される処理のフローチャートを図７に示しておく。このフローチャートに示した処理は、加工済み製品種に属する半導体ウエハ群のなかから、最後に研磨された半導体ウエハまたは最後に研磨された半導体ウエハを含むロットのなかのいずれかの半導体ウエハを膜厚測定対象として選定する点(Ｓ２０１'、Ｓ２０５')においてのみ、図１のフローチャートに示した処理と相違する。この相違以外については、図１のフローチャートに示した処理と同様である。
【００４０】
以上、Ｏ3−ＴＥＯＳ酸化膜を研磨対象とした場合を例に挙げたが、本実施の形態に係る研磨時間予測処理は、Ｏ3−ＴＥＯＳ酸化膜だけでなく、プラズマＴＥＯＳ酸化膜、高密度プラズマＣＶＤ膜、スピンコート絶縁膜、窒化シリコン膜、めっきＣｕ膜、タングステン膜、タンタル膜、ルテニウム膜、窒化チタン膜等を研磨対象とする研磨プロセスにも適用可能である。また、Ｏ3−ＴＥＯＳ酸化膜、プラズマＴＥＯＳ酸化膜、高密度プラズマＣＶＤ膜、スピンコート絶縁膜、窒化シリコン膜、めっきＣｕ膜、タングステン膜、タンタル膜、ルテニウム膜、窒化チタン膜等を含む積層膜にも適用可能である。また、互いに異なる設計データに基づき加工された複数種類の加工物を生産する多品種少量生産プロセスの研磨プロセスにも適用可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の一形態に係るＣＭＰプロセスのフローチャートである。
【図２】本発明の実施の一形態に係る研磨時間予測処理を説明するためのフローチャートである。
【図３】Ａｌ配線が形成されたウエハ表面、および、Ａｌ配線上にＯ3-ＴＥＯＳ酸化膜を堆積させた場合のウエハ表面の拡大図である。
【図４】本発明の実施の一形態に係る研磨時間予測処理における、半導体チップの領域分割方法を説明するための図である。
【図５】研磨前の半導体製品の断面図である。
【図６】本発明の実施の一形態に係るＣＭＰ後の半導体製品の膜厚分布を示した図である。
【図７】本発明の一実施の形態に係るＣＭＰプロセスのフローチャートである。
【図８】本発明の実施の一形態に係る研磨システムの概略構成図である。
【図９】ＣＭＰ前の半導体ウエハの断面図である。
【符号の説明】
【００４２】
３１…半導体チップ、３２…分割領域、９１…搬入系、９２…搬出系、４００…Ａｌ配線、４０１…Ｏ3−ＴＥＯＳ酸化膜、９１０…表示装置、９１１…情報処理装置、９１２…ストレージ、９１３…サーバ、９１４…ＣＭＰ装置コントローラ、９２０…入力装置、９３０…膜厚計、９３１…膜厚計コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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