(57)【要約】【課題】エネルギー損失が少ない、高効率の化合物半導体デバイスを提供する。【解決手段】低抵抗基板１上に、キャリア濃度１０11／ｃｍ3以上１０16／ｃｍ3以下のｎ型低キャリア濃度層２と、キャリア濃度１０11／ｃｍ3以上１０21／ｃｍ3以下のｐ型層３と、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下のｎ型高キャリア濃度層４とを順次積層し、各層２〜４をいずれも、マイクロパイプ、ダブルポジショニング・ドメイン、アンチフェーズ・ドメイン、スタッキング・フォルトおよびツイン・バンドの欠陥密度が１０4／ｃｍ2以下の３Ｃ−ＳｉＣ単結晶とし、さらに、少なくともｐ型層３に接触したゲート絶縁膜５と、該ゲート絶縁膜５に接触し、かつ、前記各層２〜４のいずれとも電気的に分離している制御電極６と、少なくともｐ型層３およびｎ型高キャリア濃度層４に接触した上部電極７と、低抵抗基板１に接触した下部電極８とを設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
低抵抗基板上に、キャリア濃度１０11／ｃｍ3以上１０16／ｃｍ3以下のｎ型低キャリア濃度層と、キャリア濃度１０11／ｃｍ3以上１０21／ｃｍ3以下のｐ型層と、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下のｎ型高キャリア濃度層とが順次積層され、
前記ｎ型低キャリア濃度層、ｐ型層およびｎ型高キャリア濃度層はいずれも、マイクロパイプ、ダブルポジショニング・ドメイン、アンチフェーズ・ドメイン、スタッキング・フォルトおよびツイン・バンドの欠陥密度が１０4／ｃｍ2以下の３Ｃ−ＳｉＣ単結晶からなり、
少なくとも前記ｐ型層に接触したゲート絶縁膜と、該ゲート絶縁膜に接触し、かつ、前記ｎ型低キャリア濃度層、ｐ型層およびｎ型高キャリア濃度層のいずれとも電気的に分離して設けられた制御電極と、少なくとも前記ｐ型層およびｎ型高キャリア濃度層に接触した上部電極と、前記低抵抗基板に接触した下部電極とを備えていることを特徴とする化合物半導体デバイス。
【請求項２】
前記低抵抗基板が、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下のｎ型またはｐ型高キャリア濃度ＳｉＣ単結晶基板であることを特徴とする請求項１記載の化合物半導体デバイス。
【請求項３】
前記ＳｉＣ単結晶基板が、３Ｃ−ＳｉＣ単結晶基板であることを特徴とする請求項２記載の化合物半導体デバイス。
【請求項４】
前記ｎ型低キャリア濃度層の厚さが１０μｍ以上１００μｍ以下、前記ｐ型層の厚さが０．０１μｍ以上２μｍ以下、前記ｎ型高キャリア濃度層の厚さが０．０１μｍ以上２μｍ以下であることを特徴とする請求項１から請求項３までのいずれかに記載の化合物半導体デバイス。
【請求項５】
前記ゲート絶縁膜が、前記ｎ型低キャリア濃度層、ｐ型層およびｎ型高キャリア濃度層に接触していることを特徴とする請求項１から請求項４までのいずれかに記載の化合物半導体デバイス。
【請求項６】
前記ｐ型層と上部電極との接続部が、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下の高キャリア濃度であることを特徴とする請求項１から請求項５までのいずれかに記載の化合物半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立方晶炭化ケイ素（３Ｃ−ＳｉＣ）単結晶からなる低損失の化合物半導体デバイスに関する。
【背景技術】
【０００２】
ＳｉＣは、広いバンドギャップ、高い電子移動度、高耐熱性等の優れた特性を有しており、また、構成元素の資源量が豊富であり、かつ、環境汚染への懸念が小さいこと等から、次世代電子素子、高速高温動作可能電子素子、太陽光発電素子等における化合物半導体としての応用が期待される材料である。
このため、ＳｉＣを用いた化合物半導体は、現在主流である半導体シリコンによるデバイスの物性限界を凌駕するものとして有望である。
【０００３】
上記のようなＳｉＣを用いた化合物半導体デバイスとしては、従来、４Ｈ−ＳｉＣおよび６Ｈ−ＳｉＣに代表される六方晶ＳｉＣを用いたＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。
【特許文献１】特開平８−８４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＦＥＴは、絶縁膜および化合物半導体の接触部近傍に、静電力によってキャリアを誘起し、この誘起されたキャリアによって、すなわち、チャネルにおけるキャリアの移動によって、電気伝導が起きる。
しかしながら、特許文献１に記載されているような従来の六方晶ＳｉＣを用いた化合物半導体デバイスでは、チャネルにおける抵抗が高いという課題を有していた。チャネルの抵抗が高い場合、デバイスの動作時におけるエネルギー損失が大きくなる。
このため、チャネルの抵抗の低減化を図るために、六方晶ＳｉＣの結晶方位を変える等の様々な工夫がなされているが、実用レベルのものは未だ得られていない。
【０００５】
本発明は、上記記述的課題を解決するためになされたものであり、エネルギー損失が少ない、高効率の化合物半導体デバイスを提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明に係る化合物半導体デバイスは、低抵抗基板上に、キャリア濃度１０11／ｃｍ3以上１０16／ｃｍ3以下のｎ型低キャリア濃度層と、キャリア濃度１０11／ｃｍ3以上１０21／ｃｍ3以下のｐ型層と、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下のｎ型高キャリア濃度層とが順次積層され、前記ｎ型低キャリア濃度層、ｐ型層およびｎ型高キャリア濃度層はいずれも、マイクロパイプ、ダブルポジショニング・ドメイン、アンチフェーズ・ドメイン、スタッキング・フォルトおよびツイン・バンドの欠陥密度が１０4／ｃｍ2以下の３Ｃ−ＳｉＣ単結晶からなり、少なくとも前記ｐ型層に接触したゲート絶縁膜と、該ゲート絶縁膜に接触し、かつ、前記ｎ型低キャリア濃度層、ｐ型層およびｎ型高キャリア濃度層のいずれとも電気的に分離して設けられた制御電極と、少なくとも前記ｐ型層およびｎ型高キャリア濃度層に接触した上部電極と、前記低抵抗基板に接触した下部電極とを備えていることを特徴とする。
六方晶ＳｉＣに比べて等方的である３Ｃ−ＳｉＣ単結晶層において、チャネルにおけるキャリアの移動を妨げる欠陥を抑制することにより、キャリアの移動度を高め、チャネルの抵抗を低減化することができる。
【０００７】
前記化合物半導体デバイスにおいては、低抵抗基板が、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下のｎ型またはｐ型高キャリア濃度ＳｉＣ単結晶基板であることが好ましい。
特に、前記ＳｉＣ単結晶基板は、３Ｃ−ＳｉＣ単結晶基板であることが好ましい。
上記のような低抵抗基板を用いることにより、３Ｃ−ＳｉＣ単結晶層からなる上部層との格子整合が良好になるため、格子不整合等に起因した欠陥の発生を抑制することができる。
【０００８】
また、前記ｎ型低キャリア濃度層の厚さが１０μｍ以上１００μｍ以下、前記ｐ型層の厚さが０．０１μｍ以上２μｍ以下、前記ｎ型高キャリア濃度層の厚さが０．０１μｍ以上２μｍ以下であることが好ましい。
前記各層の厚さが薄い場合、所望の破壊電圧を確保することができず、一方、厚すぎる場合は、抵抗増加が助長される。
【０００９】
さらにまた、前記ゲート絶縁膜は、前記ｎ型低キャリア濃度層、ｐ型層およびｎ型高キャリア濃度層に接触していることが好ましい。
これにより、制御電極に電圧を印加した際、効果的にチャネルを形成して、抵抗を低減化することができる。
【００１０】
また、接続抵抗低下の観点から、前記ｐ型層と上部電極との接続部は、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下の高キャリア濃度であることが好ましい。
【発明の効果】
【００１１】
上述したとおり、本発明に係る化合物半導体デバイスは、結晶性に優れ、かつ、欠陥が少ない、高品質の３Ｃ−ＳｉＣ単結晶層により構成されており、キャリア移動度が高く、低損失であり、高出力電子デバイス等として好適に用いることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明について、添付図面を参照して、より詳細に説明する。
図１に、本発明に係る化合物半導体デバイスの一態様を示す。図１に示す化合物半導体デバイスは、低抵抗基板１上に、キャリア濃度１０11／ｃｍ3以上１０16／ｃｍ3以下のｎ型低キャリア濃度層２と、キャリア濃度１０11／ｃｍ3以上１０21／ｃｍ3以下のｐ型層３と、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下のｎ型高キャリア濃度層４とが順次積層された構成からなる。
そして、ｎ型低キャリア濃度層２、ｐ型層３およびｎ型高キャリア濃度層４はいずれも、マイクロパイプ、ダブルポジショニング・ドメイン、アンチフェーズ・ドメイン、スタッキング・フォルトおよびツイン・バンドの欠陥密度が１０4／ｃｍ2以下の３Ｃ−ＳｉＣ単結晶からなることを特徴とする。
さらに、少なくともｐ型層３に接触したゲート絶縁膜５と、該ゲート絶縁膜５に接触し、かつ、ｎ型低キャリア濃度層２、ｐ型層３およびｎ型高キャリア濃度層４のいずれとも電気的に分離して設けられた制御電極６と、少なくともｐ型層３およびｎ型高キャリア濃度層４に接触した上部電極７と、低抵抗基板１に接触した下部電極８とを備えていることを特徴とする。
なお、図１においては、ゲート絶縁膜５は、ｎ型低キャリア濃度層２、ｐ型層３およびｎ型高キャリア濃度層４に接触している。
【００１３】
３Ｃ−ＳｉＣの結晶構造は、六方晶ＳｉＣに比べて等方的であり、チャネルにおけるキャリアの移動度が潜在的に高く、また、マイクロパイプ、ダブルポジショニング・ドメイン、アンチフェーズ・ドメイン、スタッキング・フォルトおよびツイン・バンドは、３Ｃ−ＳｉＣのチャネルにおけるキャリアの移動を抑制する欠陥である。
このため、上記のような構成の化合物半導体デバイスによれば、抵抗を従来の１／１０に低減することができる。
【００１４】
前記化合物半導体デバイスにおいては、低抵抗基板１が、キャリア濃度１０16／ｃｍ3以上１０21／ｃｍ3以下のｎ型またはｐ型高キャリア濃度ＳｉＣ単結晶基板、特に、３Ｃ−ＳｉＣ単結晶基板であることが好ましい。
【００１５】
低抵抗基板１をｎ型高キャリア濃度のＳｉＣ単結晶基板とした場合には、３Ｃ−ＳｉＣ単結晶層からなる上部層２〜４との格子整合が良好になるため、格子不整合等に起因した欠陥の発生を抑制することができ、従来の化合物半導体デバイスに比べて、抵抗を１／５０に低減することができる。
【００１６】
また、低抵抗基板１をｐ型高キャリア濃度のＳｉＣ単結晶基板とした場合にも、３Ｃ−ＳｉＣ単結晶層からなる上部層２〜４との格子整合が良好になり、格子不整合等に起因した欠陥の発生を抑制することができる。さらに、この場合は、デバイス作動時に低抵抗基板１からホールを注入することにより、伝導度の変調を行うことができ、化合物半導体デバイスのエネルギー損失を低減することができるため、従来の化合物半導体デバイスに比べて、抵抗を１／１００に低減することができる。
【００１７】
図２（ａ）〜（ｇ）に、本発明に係る他の態様の化合物半導体デバイスの製造工程の一例を示す。以下、図２（ａ）〜（ｇ）に基づいて、本発明に係る化合物半導体デバイスの製造方法を説明する。なお、本発明に係る化合物半導体デバイスの製造方法は、これに限定されるものではない。
図２（ｇ）に示す化合物半導体デバイスは、トレンチ構造のものである。
まず、低抵抗基板１として、結晶面方位｛１１１｝、キャリア濃度１０17／ｃｍ3、伝導型ｎ型、厚さ４００μｍの３Ｃ−ＳｉＣ単結晶基板を、水素雰囲気下、１０００℃で熱処理し、表面を清浄にする。
なお、３Ｃ−ＳｉＣ単結晶基板の製造方法は、特に制限されるものではなく、気相成長法、昇華法等により得ることができる。
【００１８】
前記低抵抗基板１上に、気相成長法により、原料ガスとしてＳｉＨ4ガスおよびＣ3Ｈ8ガスを用いて、１０００℃で、厚さ２０μｍ、キャリア濃度１０15／ｃｍ3、伝導型ｎ型のｎ型低キャリア濃度層２と、厚さ１μｍ、キャリア濃度１０17／ｃｍ3のｐ型層３と、厚さ１μｍ、キャリア濃度１０17／ｃｍ3のｎ型高キャリア濃度層４とを順次積層させる（図２（ａ）参照）。
【００１９】
これらのｎ型低キャリア濃度層２、ｐ型層３およびｎ型高キャリア濃度層４におけるマイクロパイプ、ダブルポジショニング・ドメイン、アンチフェーズ・ドメイン、スタッキング・フォルトおよびツイン・バンドの欠陥密度は、熱処理および気相成長における温度、水素および原料ガスの供給量等、各層の成長条件の調整により制御することができる。
【００２０】
また、各層のキャリア濃度および伝導型は、気相成長中にドーパントの種類および量を調整して添加することにより制御する。ｎ型のドーパントとしては、Ｎ2、ＰＨ3等が、ｐ型ドーパントとしては、Ｂ2Ｈ6、トリメチルアンモニウム（ＴＭＡ）等が挙げられる。
あるいはまた、気相成長後、インプランテーション法により、不純物イオンを打ち込むことにより制御することもできる。
インプランテーション法は、事前にマスキングを行うことにより、部分的に打ち込む不純物イオンの濃度を調整することができるため、これを利用して、部分的に伝導型、キャリア濃度を調整した化合物半導体デバイスを構成することも可能である。
【００２１】
次に、前記ｎ型高キャリア濃度層４上に、リソグラフィ法により、レジストマスク１０を所望の位置に形成した後、反応性イオンエッチング法により、深さ２０μｍの溝を掘り、側面および底面を形成する（図２（ｂ）参照）。
なお、所望の側面および底面を形成する方法として、エッチング法により溝を形成する方法、選択エピ法よる堆積方法等を用いることもできる。
【００２２】
前記レジストマスク１０を除去した後、形成した溝に、酸素雰囲気中、熱酸化法により、１０００℃で、厚さ１００ｎｍのＳｉＯ2膜（ゲート絶縁膜）５を形成した。ゲート絶縁膜５は、ｎ型低キャリア濃度層２、ｐ型層３およびｎ型高キャリア濃度層４に接触している（図２（ｃ）参照）。
前記ゲート絶縁膜５は、ＣＶＤ法またはＰＶＤ法等によるＳｉＯ2、ＳｉＮx等により形成してもよい。
【００２３】
次に、ゲート絶縁膜５に接触し、かつ、前記ｎ型低キャリア濃度層２、ｐ型層３およびｎ型高キャリア濃度層４のいずれとも電気的に分離している制御電極６を、ＣＶＤ法により、ポリシリコンで形成する（図２（ｄ）参照）。
前記制御電極６上に、リソグラフィ法によりレジストマスク１１を形成して、エッチング法により、不要なポリシリコンおよびＳｉＯ2膜を除去する（図２（ｅ）参照）。
【００２４】
そして、レジストマスク１１を除去した後、再び、リソグラフィ法により、レジストマスク１２を所定の位置に形成して、電子ビーム法により、ｎ型高キャリア濃度層４に接触したＮｉによる上部電極７を形成する（図２（ｆ）参照）。
さらに、低抵抗基板１に接触した下部電極８を電子ビーム法により形成する（図２（ｇ）参照）。
なお、電極形成は、真空蒸着法、ＰＶＤ法等により行うこともできる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る化合物半導体デバイスの一例を模式的に示した断面図である。
【図２】本発明に係る化合物半導体デバイスの製造工程の一例を説明するために模式的に示した断面図である。
【符号の説明】
【００２６】
１    低抵抗基板
２    ｎ型低キャリア濃度層
３    ｐ型層
４    ｎ型高キャリア濃度層
５    ゲート絶縁膜（ＳｉＯ2膜）
６    制御電極
７    上部電極
８    下部電極
１０，１１，１２  レジストマスク
【図１】
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【図２】
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