(57)【要約】【課題】実際に製造したウエハに発生しているフェイルビットの分布に基づき、必要な冗長線の本数を評価して、適正な冗長線設計が容易に可能な技術を提供する。【解決手段】半導体メモリ製品のテスト結果を蓄えるデータベースと、テスト結果を解析する計算機とからなる冗長線所要量算出システムにおいて、計算機は、データベースからデータを検索するデータ検索機能部１１１と、チップ上のフェイルビットを救済するのに必要な冗長線の総本数を求め、この必要な冗長線の本数の内訳として、ロウ／カラムそれぞれどちらの方向の冗長線を割り当てるかを決定し、ウエハ上の各チップにおいて、救済に必要な冗長線の総本数、ロウ／カラムそれぞれの方向に割り当てられた冗長線の本数を集計するための冗長線所要量計算機能部１１４とを有し、冗長線所要量計算機能部１１４の処理結果を表示する。【選択図】図１
2007287272.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ製品のテスト結果を蓄えるデータベースと、前記テスト結果を解析する計算機とからなる冗長線所要量算出システムであって、
前記計算機は、
前記データベースからデータを検索するデータ検索手段と、
チップ上のフェイルビットを救済するのに必要な冗長線の総本数を求め、この必要な冗長線の本数の内訳として、ロウ／カラムそれぞれどちらの方向の冗長線を割り当てるかを決定し、ウエハ上の各チップにおいて、救済に必要な冗長線の総本数、ロウ／カラムそれぞれの方向に割り当てられた冗長線の本数を集計するための冗長線所要量計算手段とを有し、
前記冗長線所要量計算手段の処理結果を表示することを特徴とする冗長線所要量算出システム。
【請求項２】
請求項１に記載の冗長線所要量算出システムにおいて、
不良を分類する不良分類手段と、
予め定められた量の冗長線の割り当てをフェイルビットに対して行い、救済可否を判断する救済処理手段とをさらに有することを特徴とする冗長線所要量算出システム。
【請求項３】
請求項２に記載の冗長線所要量算出システムにおいて、
前記冗長線所要量計算手段は、前記不良分類手段の結果を用いて、特定の不良のみ削除して冗長線の所要量を計算することを特徴とする冗長線所要量算出システム。
【請求項４】
請求項２に記載の冗長線所要量算出システムにおいて、
前記冗長線所要量計算手段は、前記救済処理手段の結果を用いて、予め定められた量の冗長線で救済できないチップに対して冗長線の所要量を計算することを特徴とする冗長線所要量算出システム。
【請求項５】
請求項１に記載の冗長線所要量算出システムにおいて、
前記データベースおよび前記計算機は、試験対象とするウエハを試験するテスタとネットワークを介して接続されていることを特徴とする冗長線所要量算出システム。
【請求項６】
半導体メモリ製品のテスト結果を蓄えるデータベースと、前記テスト結果を解析する計算機とからなる冗長線所要量算出システムを用いた不良解析方法であって、
チップ上のフェイルビットを救済するのに必要な冗長線の総本数を求め、この必要な冗長線の本数の内訳として、ロウ／カラムそれぞれどちらの方向の冗長線を割り当てるかを決定し、ウエハ上の各チップにおいて、救済に必要な冗長線の総本数、ロウ／カラムそれぞれの方向に割り当てられた冗長線の本数を集計するための冗長線所要量計算ステップを有することを特徴とする不良解析方法。
【請求項７】
請求項６に記載の不良解析方法において、
前記冗長線所要量計算ステップは、不良を分類する不良分類手段の結果を用いて、特定の不良のみ削除して冗長線の所要量を計算することを特徴とする不良解析方法。
【請求項８】
請求項６に記載の不良解析方法において、
前記冗長線所要量計算ステップは、予め定められた量の冗長線の割り当てをフェイルビットに対して行い、救済可否を判断する救済処理手段の結果を用いて、予め定められた量の冗長線で救済できないチップに対して冗長線の所要量を計算することを特徴とする不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ製品の不良を効率よく解析する技術に関し、特に、不良の救済に必要な冗長線の所要量を算出する技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体製品は、加工線幅の微細化の進展に伴い、その製造も難しさが増している。そこで、製造に伴う不良内容を分類し、その内容毎に対策を講じ、製造の歩留りを向上させることが重要である。メモリ製品においては、正常動作しない記憶素子（フェイルビットと略す）の配置をデバイス上の配列に擬して計算機の表示装置などに表示することでフェイルビットの分布自体や分布の特徴に基づいた分類を行うことで、効率良い対策立案をたててきた。この手法をフェイルビット解析と呼んでいる。
【０００３】
実際のメモリ製品では、冗長な記憶領域が設けられている。この冗長領域でフェイルビットを救済することにより、多少のフェイルビットが存在しても、製品として保証した記憶容量を確保することが可能である。
【０００４】
従って、不良対策を行う場合でも、チップ上のフェイルビットを全てなくすような完全な対策を行うことを考えるより、フェイルビットの総数を救済可能なレベルまで引き下げる対策を考える方が、経済的合理性にかなっている。
【０００５】
上記のような状況において、フェイルビット解析において、個々のチップの救済可能性を考慮し、有効な歩留り対策を立案しようとする技術として、特許文献１、特許文献２が挙げられる。
【０００６】
特許文献１の技術は、ウエハ上のフェイルビットの分布に対し、対策後のフェイルビットの分布を予想し、対策前後のフェイルビットの分布から、それぞれの歩留りを求め、その差を対策の効果とするものである。ここで、歩留りを求める際に、冗長領域によるフェイルビットの救済可能性を考慮している。
【０００７】
特許文献２の技術は、ウエハ上のフェイルビット分布に関し、チップ内のフェイルビットの分布からそれぞれのフェイルビットが救済可能であるか不可能であるかを判定し、救済不可能なものを致命不良として抽出して歩留り向上を効率的に行おうとするものである。
【０００８】
これらの技術はともに、製品の設計時に規定されたロウ、カラム方向の冗長線の本数を用いて、特許文献１は救済可能性を考慮するものであり、特許文献２は致命不良を抽出しようとするものである。
【特許文献１】特開２０００−３１１８４２号公報
【特許文献２】特開２０００−２９８９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、新しい製造プロセスを立ち上げながら新製品を開発するとき、製造プロセス固有の問題に起因して、どの程度の本数の冗長線を用意することが好適か把握することが必要になることがある。こうしたニーズには、前述の２つの特許文献１，２の技術は対応していない。
【００１０】
そこで、本発明の目的は、実際に製造したウエハに発生しているフェイルビットの分布に基づき、必要な冗長線の本数を評価して、適正な冗長線設計が容易に可能な技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、前述の特許文献１，２にあるような与えられた冗長線を用いて、チップ上のフェイルビットの救済可能性あるいは致命不良を判定するのではなく、チップ上のフェイルビットを救済するのに必要な冗長線の総本数を求め、この必要な冗長線の本数の内訳として、ロウ／カラムそれぞれどちらの方向の冗長線を割り当てるかを決定し、ウエハ上の各チップにおいて、救済に必要な冗長線の総本数、ロウ／カラムそれぞれの方向に割り当てられた冗長線の本数を集計するための冗長線所要量計算手段（ステップ）を設ける。
【００１４】
この冗長線所要量計算手段（ステップ）では、冗長線の方向を割り当てる際には、冗長同一ライン上に２以上のフェイルビットがある場合は、それらのフェイルビットを通る冗長線の方向を確定させることが出来るが、同一ライン上に他に不良がない場合など（以下、シングルビット不良と呼ぶ）は、冗長線の方向を確定させることが出来ないことがある。そこで、冗長線を割り当てる際には、方向が確定しないフェイルビットの個数を計数することが好ましい。また、使用する冗長線を集計する際にも、確定しないフェイルビットの個数を別途集計することが好ましい。
【００１５】
さらに、本発明では、半導体デバイスを加工しているウエハを試験するテスタ、及びテスタにネットワーク等を介して接続されている計算機及びデータベースからなる計算機システム上に、このような冗長線所要量計算手段を設けることによって、新プロセス立ち上げの際に、必要な冗長線の数を把握できるようになり、合理的に製品上に配置する冗長線の本数を比較することが出来るようになる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
本発明によれば、実際に製造したウエハに発生しているフェイルビットの分布に基づき、必要な冗長線の本数が評価できるので、適正な冗長線設計が容易になり、生産するメモリ製品の歩留りの向上が期待できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
まず、図１により、本発明の一実施の形態である冗長線所要量算出システムの構成の一例を説明する。図１は、冗長線所要量算出システムの構成を示す。
【００２０】
本実施の形態の冗長線所要量算出システムは、半導体メモリ製品を試験するテスタ１０１及びプローバ１０２と、このテスタ１０１とネットワーク１０３を介して接続されている計算機１０４と、この計算機１０４に接続されているデータベース１０５などから構成される。プローバ１０２には、試験対象となるウエハ１０６が設定され、このウエハ１０６のフェイルビット発生状況が測定される。この測定結果は、ネットワーク１０３を介して計算機１０４に渡され、データベース１０５に登録される。ユーザは必要に応じて、このデータベース１０５から試験結果を検索して、計算機１０４にて解析を行う。
【００２１】
計算機１０４では、プログラムの実行により、枠１１０に記載したような機能が提供される。すなわち、ユーザの操作によって、ユーザ所望のデータの検索（データ検索機能部１１１）と、出現した不良の分類（不良分類機能部１１２）、デバイスが有する冗長線のリソースで不良ビットの救済を行う救済処理（救済処理機能部１１３）、冗長線の所要量の計算（冗長線所要量計算機能部１１４）などを行った後、それらの結果をウエハ上のマップとして描画・解析する機能（ウエハマップ描画・解析機能部１１５）などが提供される。
【００２２】
本実施の形態は、主に、冗長線所要量計算機能部１１４とそのウエハマップ描画・解析機能部１１５の機能に関わるものである。冗長線所要量計算機能部１１４は、詳細は後述するが、チップ上のフェイルビットを救済するのに必要な冗長線の総本数を求め、この必要な冗長線の本数の内訳として、ロウ／カラムそれぞれどちらの方向の冗長線を割り当てるかを決定し、ウエハ上の各チップにおいて、救済に必要な冗長線の総本数、ロウ／カラムそれぞれの方向に割り当てられた冗長線の本数を集計するための機能を備えている。
【００２３】
次に、図２〜図８により、冗長線所要量計算機能部１１４を主とした、救済に必要な冗長線の本数を求めるアルゴリズムについて説明する。
【００２４】
まず、図２により、対象とするデバイスの構成の一例を説明する。本実施の形態では、縦Ｍ個、横Ｎ個のメモリセルからなる２次元の領域を一つ有するデバイスを用いて説明する。実際のデバイスは、こうした領域を複数個設定したり、それらの異なる領域を同時に置換するなどの工夫を行っている。そうしたデバイスに対応するには、本実施の形態で説明するアルゴリズムを領域数分だけ繰り返したり、同時置換による重複カウント排除などのアルゴリズムを適宜加えればよい。
【００２５】
ここでは、デバイス上のフェイルビットに冗長線を割り当てる問題を、２次元のＭ×Ｎのマトリクスに存在する０，１の点のうち、１を覆う直線を引く問題に置き換える。良ビットは“０”で表現し、フェイルビットは“１”で表現する。このとき、全ての１を覆う直線の最少数（最少被覆の数）はａ、どれをとっても異なるライン上にある１の最大数（最大マッチング数）ｂに等しいことが知られている（落合豊行著  グラフ理論入門  日本評論社  ｐ６３  定理４．８）。
【００２６】
続いて、図３により、最大マッチングの例と最大マッチングでない例の一例を説明する。図３（ａ）は、最大マッチングの例を示す。図３（ｂ）は最大マッチングではない例である。図３（ａ）（ｂ）ともに、良ビットを示す“０”は表示せず、フェイルビットを示す“１”のみ表示している。１に○を付したものが、最大マッチングを与える点である。○は、他の○と同じロウ／カラム上にない。こうした○の最大配置が、最大マッチングを与える点の組み合わせとなる。図３（ｂ）に、図３（ａ）と同じフェイルビットの分布と最大マッチングの分布を与え、さらに３０１に新たに１個○を付す。このとき３０１は、３０２と同じロウ線上にある。図３（ｂ）において、３０１以外の点に○を付しても必ず同じロウ線かカラム線上に○が存在する。従って、図３（ａ）が、最大マッチングであることがわかる。
【００２７】
このように１をフェイルビット、０を良品ビットに見立てれば、救済に必要な最少の冗長線数（最小被覆）を求める問題は、どれをとっても異なる直線上に存在するフェイルビットの数（最大マッチング）を求めることに帰結できる。
【００２８】
続いて、図４により、前述の内容を用いて、冗長線の所要本数を求めるアルゴリズムのフローの一例を説明する。
【００２９】
ステップ４０１として、所望のフェイルビットデータを取得する。フェイルビットデータは１、良ビットデータは０で記述されている。
【００３０】
ステップ４０２として、デバイスの縦、横のサイズに合わせて、読み込んだデータを計算機のメモリ上に配置する。
【００３１】
ステップ４０３として、最大マッチングを与える点の数とその位置を求め、記録する。
【００３２】
ステップ４０４として、最大マッチングを与える点に対し、冗長線のロウ／カラム方向を決定する。
【００３３】
ステップ４０５として、ロウ方向、カラム方向共に他にフェイルビットが存在していないフェイルビット（シングルビットと呼ぶ）の数を計数する。
【００３４】
なお、ステップ４０４は、救済に必要な冗長線の最少数を求めるとういう目的だけを考えれば、省略可能である。しかし、冗長線の配置まで含めて考察することが有効なことが多いので、ステップ４０４を置くことには意味がある。
【００３５】
続いて、図５により、図６、図７を参照しながら、図４のステップ４０３（最大マッチングを求めるフロー）を詳しく説明する。この最大マッチングを求める手続きも、増加路法として一般に知られている（Ａ．Ｖ．エイホ、Ｊ．Ｅ．ホップクロフト、Ｊ．Ｄ．ウルマン著  大野義夫訳  データ構造とアルゴリズム  培風館  ｐ２１５）。この増加路法を使い、救済に必要な最小の冗長線数を求めるアルゴリズムを説明する。
【００３６】
ステップ５０１として、２次元マトリックスに並んでいるフェイルビットの配列において、１つも“１”を有していないロウ、カラムを削除し、縮小させたマトリックスを作成する。また、削除前のロウ、カラムの位置と削除後のロウ、カラムの位置の対応表を作成する。
【００３７】
ステップ５０２として、削除後の縮小させたマトリックスを、いわゆる２部グラフ（図６）で表現する。ロウ行番号を左側の頂点６０１、カラム行番号を左側の頂点６０２とし、１が存在する位置を、ロウ側頂点とカラム側頂点を結ぶ（６０３）ことで表現する。図７（ａ）は、簡単な縮小させたフェイルビットの分布をマトリクス表現で表したものであって、同じものを２部グラフ表現したものを図７（ｂ）に示す。
【００３８】
ステップ５０３として、増加路法を適用して、最大マッチングを与えるフェイルビットの位置を求め、その位置を記憶する。
【００３９】
続いて、図８により、図４のステップ４０４（冗長線の方向を決定するフロー）を詳しく説明する。
【００４０】
ステップ８０１として、図４のステップ４０３で記憶した、最大マッチングを与えるフェイルビットの位置（点）を呼び出す。
【００４１】
ステップ８０２として、最大マッチングを与えるフェイルビット（点）に対してロウまたはカラム方向の冗長線を割り当てる。この際、２部グラフ表現において、頂点の数が少ない方向の冗長線を割り当てると良い。もし、ロウ、カラムの頂点の数が同じならば、予め優先方向を定めておき、それに従って冗長線を割り当てる。
【００４２】
ステップ８０３として、まだ救済されていないフェイルビットがあるかどうかを判定する。既に救済されていないフェイルビットがない場合は、処理を終了する。まだ救済されていないフェイルビットがある場合は、ステップ８０４に進む。
【００４３】
ステップ８０４では、未救済フェイルビットに対し、同一ロウ／カラム上にある最大マッチングポイントを通る冗長線の方向を変えて、未救済フェイルビットを救済する。
【００４４】
既に割り当てた冗長線Ｌ１の方向を変えることで、新たに救済されないフェイルビットが生じる場合は、当該冗長線Ｌ１の方向を変えず、他の最大マッチングを与えるフェイルビットを通る冗長線Ｌ２の方向を変える。Ｌ２が存在しないか、Ｌ２の変更によってやはり新たに救済されないフェイルビットが生じる場合は、Ｌ１の方向を変える。
【００４５】
こうした操作を冗長線が割り当てられないフェイルビットがなくなるまで繰り返す。
【００４６】
このようにして、与えられたフェイルビットの分布に対して、最少の本数で救済する冗長線の本数とその配置を求めることができる。
【００４７】
次に、図９〜図１１により、ウエハマップ描画・解析機能部１１５を主とした、ウエハフェイルビットマップの表示機能及び解析機能の概要を説明する。
【００４８】
ウエハフェイルビットマップに関しては、前述した特許文献１，２にも書かれているので簡単に説明する。図９は、ウエハフェイルビットマップの表示の概念を示す。概略円形をしたウエハ９０１の中に、チップの配列を示すスクライブライン９０２を表示する。フェイルビットは、その発生したところに概略相当する箇所に、黒または赤などの点、線分、矩形等で表示する。線分や矩形で表示されている場合は、該当する箇所にフェイルビットが線分状、または矩形状に分布していることを示す（図９（ａ））。
【００４９】
表示に当っては、計算機１０４の表示装置（ＣＲＴ等）の分解能の精度に合わせて、フェイルビットの分布の概略を表示することになる。ウエハマップ表示でユーザが所望のチップ９０３を指定することで、当該チップを拡大する（９０４）。そして各チップの中に、フェイルビットの分布を表示する（図９（ｂ））。この表示されたチップのうち所望の領域９０５を指定することで、当該領域の表示を拡大する（図９（ｃ）９０６）。この領域にチップの外周９０７が含まれる場合には、あわせて表示することが望ましい。この拡大は、何段階かに渡って実行できるようにしておくと好適である。
【００５０】
このような表示機能に基づき、与えられたフェイルビットの分布を救済するのに必要な本数の解析（所要本数解析機能）を実施する。
【００５１】
続いて、所要本数解析機能の解析方法とその結果表示方法に関して説明する。図１０は、チップレベルでの所要本数解析結果の表示例を示す。各チップのフェイルビット分布表示１００１の横に、当該チップのロット番号１００２、ウエハ番号１００３、チップ位置１００４、所要本数１００５、割り当てたロウ線方向冗長線数１００６、カラム線方向冗長線数１００７を表示する。さらに、シングルビット数１００８、シングルビットに対して割り当てたロウ冗長線数１００９、カラム冗長線数１０１０を表示する。シングルビット不良には、ロウ、カラムのどちらを割り当てても良いので、割り当て方はシングルビット不良の数の分だけの任意性がある。
【００５２】
続いて、図１１は、ウエハレベルでの所要本数解析結果の表示例を示す。ウエハレベルの描画・解析では、ウエハ上のチップ外形１１０２とフェイルビット１１０３の分布を示すウエハマップ１１０１を表示する（図１１（ａ））。さらに、このウエハマップ１１０１の表示の傍らに、冗長線の所要本数や、シングルビットの個数等、図１０の１００５〜１０１０に表示した数値に関して統計的な解析を行った結果を示す。ここでは例として、所要本数のヒストグラム１１０４を示す（図１１（ｂ））。縦軸が頻度１１０５で、横軸が所要本数１１０６である。対象とするデータは、ウエハマップで表示しているウエハ上のチップとする。近年の大規模な記憶領域を有するメモリデバイスでは、横軸のレンジが極めて大きくなる可能性があるので、グラフ描画の際に頻度を計算する区間を柔軟に変更する機能や、横軸の表示打ち切り機能などがあると好適である。
【００５３】
以上説明したように、本実施の形態によれば、実際に製造したウエハに発生しているフェイルビットの分布に基づき、必要な冗長線の本数を評価することができる。すなわち、チップ毎のフェイルビットの分布を元に、そのフェイルビットを救済しうる最少の冗長線数を求めることで、冗長線設計の際にロウ、カラムそれぞれに設定する冗長線の数の目安を与えることができる。これにより、適正な冗長線設計が容易に出来るようになるので、生産するメモリ製品の歩留りの向上が期待できる。
【００５４】
また、不良を分類する不良分類機能部１１２（図１）の結果を用いて、特定の不良のみ抽出し、それを削除した後に、冗長線の所要量を計算することで、抽出した不良が発生した原因を対策後に、必要となる冗長線の本数を把握することが出来る。
【００５５】
また、予め定められた量の冗長線の割り当てをフェイルビットに対して行い、救済可否を判断する救済処理機能部１１３（図１）の結果を用いることで、予め一定した冗長線の本数では救済できなかったチップを抽出し、当該チップの冗長線所要量を計算することで、処理の効率化を図ることが出来る。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５７】
本発明は、半導体メモリ製品の不良を効率よく解析する技術に関し、特に、不良の救済に必要な冗長線の所要量を算出する技術に適用して有効である。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施の形態である冗長線所要量算出システムの構成を示す図である。
【図２】本発明の一実施の形態である冗長線所要量算出システムにおいて、対象とするデバイスの構成を示す図である。
【図３】本発明の一実施の形態である冗長線所要量算出システムにおいて、最大マッチングの例（ａ）と最大マッチングでない例（ｂ）を示す図である。
【図４】本発明の一実施の形態である冗長線所要量算出システムにおいて、冗長線の所要本数を求めるアルゴリズムのフローを示す図である。
【図５】本発明の一実施の形態である冗長線所要量算出システムにおいて、図４の最大マッチングを求めるフローを詳しく示す図である。
【図６】本発明の一実施の形態である冗長線所要量算出システムにおいて、２部グラフの説明を示す図である。
【図７】本発明の一実施の形態である冗長線所要量算出システムにおいて、フェイルビットの分布の例（ａ）とそれを２部グラフ表現した例（ｂ）を示す図である。
【図８】本発明の一実施の形態である冗長線所要量算出システムにおいて、図４の冗長線の方向を決定するフローを詳しく示す図である。
【図９】本発明の一実施の形態である冗長線所要量算出システムにおいて、ウエハフェイルビットマップの表示（ａ）（ｂ）（ｃ）の概念を示す図である。
【図１０】本発明の一実施の形態である冗長線所要量算出システムにおいて、チップレベルでの所要本数解析結果の表示例を示す図である。
【図１１】本発明の一実施の形態である冗長線所要量算出システムにおいて、ウエハレベルでの所要本数解析結果の表示例（ａ）（ｂ）を示す図である。
【符号の説明】
【００５９】
１０１…テスタ、１０２…プローバ、１０３…ネットワーク、１０４…計算機、１０５…データベース、１０６…ウエハ、１１１…データ検索機能部、１１２…不良分類機能部、１１３…救済処理機能部、１１４…冗長線所要量計算機能部、１１５…ウエハマップ描画・解析機能部。
【図１】
2007287272.tif 000003
【図２】
2007287272.tif 000004
【図３】
2007287272.tif 000005
【図４】
2007287272.tif 000006
【図５】
2007287272.tif 000007
【図６】
2007287272.tif 000008
【図７】
2007287272.tif 000009
【図８】
2007287272.tif 000010
【図９】
2007287272.tif 000011
【図１０】
2007287272.tif 000012
【図１１】
2007287272.tif 000013