(57)【要約】【課題】ニッケルフルシリサイドゲート（Ｎｉ Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ Ｇａｔｅ、以下Ｎｉ−ＦＵＳＩゲートとする。）において、不純物が導入されたポリシリコンに対して、Ｎｉ堆積膜厚を厚くしてシリサイド化を行うと、ゲート電極とゲート絶縁膜との界面への不純物の偏析が抑制されるため、Ｎｉ−ＦＵＳＩゲートとゲート絶縁膜との界面における不純物の偏析量が多く、かつＮｉの組成が大きいＮｉ−ＦＵＳＩゲートを形成することが困難な点である。【解決手段】ゲート電極をシリサイドで構成する半導体装置の製造方法であって、第１のゲート電極、および第２のゲート電極が形成されるポリシリコン膜上に、ニッケル膜を前記ポリシリコン膜に対して所定の膜厚比で堆積して、前記ポリシリコン膜をニッケルシリサイド化する第１の工程と、前記第１のゲート電極を、さらにニッケルシリサイド化する第２の工程とを用いる。【選択図】図１０
2007266293.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極をシリサイドで構成する半導体装置の製造方法であって、
第１のゲート電極、および第２のゲート電極が形成されるポリシリコン膜上に、ニッケル膜を前記ポリシリコン膜に対して所定の膜厚比で堆積して、前記ポリシリコン膜をニッケルシリサイド化する第１の工程と、
前記第１のゲート電極を、さらにニッケルシリサイド化する第２の工程と
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記所定の膜厚比は、組成比がニッケル：シリコン＝１：１のシリサイド層が形成される膜厚比であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
第１の絶縁膜、前記ポリシリコン層、およびマスク層がこの順に積層された積層体を、第２の絶縁膜で覆う第３の工程と、
前記第２の絶縁膜を、前記第２の絶縁膜に対して所定のエッチング選択比を有する第３の絶縁膜で覆う第４の工程と、
平坦化法により、前記ポリシリコン層が露出しない位置まで、前記第３の絶縁膜、前記第２の絶縁膜、および前記マスク層の一部とを除去する第５の工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる第６の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
組成比がニッケル：シリコン＝２：１である第１のニッケルフルシリサイドゲート電極と、
組成比がニッケル：シリコン＝１：１である第２のニッケルフルシリサイドゲート電極と
を有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１のニッケルフルシリサイドゲート電極とゲート絶縁膜との界面に偏析する不純物の濃度プロファイルが、組成比がニッケル：シリコン＝１：１のニッケルフルシリサイドゲート電極と前記ゲート絶縁膜との界面に偏析する不純物の濃度プロファイルを反映した濃度プロファイルであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、および高性能化には、ゲート絶縁膜の薄膜化が必須である。しかし、従来から適用されているゲート絶縁膜であるシリコン酸窒化膜の膜厚は、近年１ｎｍに迫っており、膜厚が１ｎｍ以下の領域では、リーク電流が少ない絶縁膜を形成することが困難である。そこで、物理的な膜厚を変化させずにゲート空乏化を改善し、ゲート電極の高性能化が期待できるメタルゲートの採用が提案されている。そして、メタルゲートの１つであるニッケルフルシリサイドゲート（ＮｉＦｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ Ｇａｔｅ、以下Ｎｉ−ＦＵＳＩゲート）は、従来のシリコンプロセスとの整合性の良さから、次世代半導体装置に向けた技術として有望視されている。
【０００３】
また、近年のシリコンプロセスでは、一般に、ソース・ドレイン領域のシート抵抗、ゲート電極抵抗、およびコンタクト抵抗の低減化を目的として、シリサイド化が適用されている。このシリサイド化は、シリサイド層を形成するための金属を基板等の全面に堆積させた後に熱処理をすることで実現する。そして、近年注目されているＦＵＳＩゲートは、ゲート絶縁膜との界面までのゲート電極全体が、全てシリサイド化したものであり、金属そのものや金属窒化物等を用いてゲート電極を作成する技術（例えば、特許文献１を参照）と比較しても、材料面や半導体装置の製造プロセスに使用される製造装置の汚染の観点から、従来のシリコンプロセスとの整合性が良い。
【０００４】
ところで、ＦＵＳＩゲートを含めシリサイドゲートの課題は、ＭＯＳトランジスタのしきい値電圧制御である。ゲート電極をシリサイド化するだけでは、トランジスタのしきい値電圧が、ゲート電極材料として現在用いられているポリシリコンのしきい値電圧とは大きく異なってしまい、実際のＬＳＩとして用いることができない。
【０００５】
ＦＵＳＩゲートを有するＭＯＳトランジスタのしきい値電圧の制御方法として現在提案されているのは、ゲートポリシリコンへの不純物の導入（例えば、非特許文献１を参照）と、ゲートニッケルシリサイドの組成変更（例えば、非特許文献２、３を参照）との二点である。ゲートポリシリコンへの不純物の導入の観点から、特に、ｐ型の半導体装置を考えた場合に、ゲートポリシリコンへの不純物として、Ｂ（ボロン）、Ａｌ（アルミニウム）、およびＩｎ（インジウム）等のＩＩＩ族の元素が用いられる。また、ゲートニッケルシリサイドの組成変更の観点から、Ｓｉ：Ｎｉ＝１：１、１：２、または１：３の組成比のニッケルシリサイドを形成する場合には、シリサイド化における熱処理前のＳｉとＮｉとの膜厚比（Ｎｉの膜厚／Ｓｉの膜厚）を、各々の組成比に対応して、０．６、１．１、または１．７程度にすればよいことが知られている（例えば、非特許文献３を参照）。
【特許文献１】特開２００４−２０７４８１号公報。
【非特許文献１】Ｊａｋｕｂ  Ｋｅｄｚｉｅｒｓｋｉ、  ｅｔ  ａｌ、“Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  ｉｎ  ＮｉＳｉ−Ｇａｔｅｄ  ＭＯＳＦＥＴｓ  Ｔｈｒｏｕｇｈ  ＳＩＩＳ”、ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、Ｖｏｌ．５２、Ｎｏ．１、ｐｐ３９−４６（２００５）
【非特許文献２】Ｋｅｎｓｕｋｅ  Ｔａｋａｈａｓｈｉ、  ｅｔ  ａｌ、“Ｄｕａｌ  Ｗｏｒｋｆｕｎｃｔｉｏｎ  Ｎｉ−Ｓｉｌｉｃｉｄｅ／ＨｆＳｉＯＮ  Ｇａｔｅ  Ｓｔａｃｋｓ  ｂｙ  Ｐｈａｓｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｆｕｌｌ−Ｓｉｌｉｃｉｄａｔｉｏｎ（ＰＣ−ＦＵＳＩ）Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ４５ｎｍ−ｎｏｄｅ  ＬＳＴＰ  ａｎｄ  ＬＯＰ  Ｄｅｖｉｃｅｓ”、Ｉｎｔ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、  ＩＥＤＭ２００４  Ｔｅｃｈ．  Ｄｉｇｅｓｔ、ｐｐ．９１−９４、Ｄｅｃ．２００４
【非特許文献３】Ａ．  Ｌａｕｗｅｒｓ、  ｅｔ  ａｌ、“ＣＭＯＳ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｄｕａｌ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｐｈａｓｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｎｉ  ＦＵＳＩ  ｗｉｔｈ  Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｉｌｉｃｉｄａｔｉｏｎ  ｏｆ  ＮＭＯＳ  （ＮｉＳｉ）  ａｎｄ  ＰＭＯＳ  （Ｎｉ−ｒｉｃｈ  Ｓｉｌｉｃｉｄｅ）  Ｇａｔｅｓ  ｏｎ  ＨｆＳｉＯＮ”、Ｉｎｔ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、  ＩＥＤＭ２００５  Ｔｅｃｈ．  Ｄｉｇｅｓｔ、ｐｐ．６６１−６６４、Ｄｅｃ．２００５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ニッケルフルシリサイドゲート（Ｎｉ Ｆｕｌｌｙ ＳｉｌｉｃｉｄｅｄＧａｔｅ 、以下Ｎｉ−ＦＵＳＩゲートとする）において、ゲート電極となるポリシリコンに対して不純物を導入し、Ｎｉ堆積膜厚を厚くしてシリサイド化を行うと、ゲート電極とゲート絶縁膜との界面への不純物の偏析が抑制されるため、Ｎｉ−ＦＵＳＩゲートとゲート絶縁膜との界面における不純物の偏析量が多く、かつＮｉの組成が大きいＮｉ−ＦＵＳＩゲートを形成することが困難な点である。
【課題を解決するための手段】
【０００７】
本発明は、ゲート電極をシリサイドで構成する半導体装置の製造方法であって、第１のゲート電極、および第２のゲート電極が形成されるポリシリコン膜上に、ニッケル膜を前記ポリシリコン膜に対して所定の膜厚比で堆積して、前記ポリシリコン膜をニッケルシリサイド化する第１の工程と、前記第１のゲート電極を、さらにニッケルシリサイド化する第２の工程とを有することを特徴とする。
【発明の効果】
【０００８】
本発明により、Ｎｉ−ＦＵＳＩゲートとゲート絶縁膜との界面における不純物の偏析量が多く、かつＮｉの組成が大きいＮｉ−ＦＵＳＩゲートを形成することが可能になる。
【発明を実施するための最良の形態】
【０００９】
図１乃至５は、本発明者による、ニッケルフルシリサイドゲート（Ｎｉ ＦｕｌｌｙＳｉｌｉｃｉｄｅｄ Ｇａｔｅ 、以下Ｎｉ−ＦＵＳＩゲートとする。）を有するＭＯＳトランジスタのしきい値電圧シフトに関する研究によって得られた知見である。これらの実験データを説明することで、本発明の理解が容易になると考えられる。
【００１０】
図１に、ＮｉとＳｉとの同時スパッタによって、Ｎｉの含有率を変化させたニッケルシリサイドゲートのフラットバンド電圧の変化を示す。図１の横軸は、Ｎｉの含有率を示している。Ｎｉの含有率が５０％とは、ＮｉとＳｉとの組成比がＮｉ：Ｓｉ＝１：１であることを意味する。また、図１の縦軸は、フラットバンド電圧を示している。ここで、０．２ボルトがｐ型ポリシリコンのフラットバンド電圧であり、−０．８ボルトがｎ型ポリシリコンのフラットバンド電圧である。また、円が実験値であり、実験値に併せて示す線が実験値に対する近似曲線である。
【００１１】
図１より、フラットバンド電圧は、Ｎｉ含有率が多くなることで、ｐ型ポリシリコンのフラットバンド電圧側へシフトしていることがわかる。また、フラットバンド電圧は、Ｎｉ含有率が少なくなることで、ｎ型ポリシリコン側のフラットバンド電圧側へシフトすることがわかる。すなわち、しきい値電圧をシリサイドの組成によって制御する場合には、ｐ型ＭＯＳではＮｉの含有率が多い組成が適している。一方で、ｎ型ＭＯＳではＳｉの含有率が多い組成が適している。
【００１２】
図２に、不純物としてのボロン（以下、Ｂとする）の注入量を変化させたときの、ゲート電極の容量とフラットバンド電圧との関係（以下、Ｃ−Ｖ特性とする。）を示す。図２の横軸はフラットバンド電圧であり、縦軸はゲート容量である。また、実線で示すデータは、Ｂを注入したＮｉ−ＦＵＳＩゲートのＣ−Ｖ特性であり、Ｂの注入量が多い場合を黒丸で示す。また、Ｂの注入量が少ない場合を白丸で示す（注入されたＢの分布は、図４を参照）。また、点線で示すデータは、Ｂを同様に注入したｐ型ポリシリコンゲートのＣ−Ｖ特性である。
図２より、フラットバンド電圧はＢの注入量が多い場合に、ｐ型ポリシリコンゲートのＣ−Ｖ特性に近づくことがわかる。つまり、Ｂの注入量を多くすることで、所望のしきい値へと制御できる。
【００１３】
図３は、Ｂの注入量を一定にして、堆積させるＮｉの膜厚を変化させ、Ｎｉ−ＦＵＳＩゲート内のＳｉとＮｉとの組成比を変化させた場合の、Ｎｉ−ＦＵＳＩゲートのＣ−Ｖ特性である。図３の横軸はフラットバンド電圧であり、縦軸がゲート容量である。また、実線で示すデータは、Ｂを注入したＮｉ−ＦＵＳＩゲートのＣ−Ｖ特性であり、ＳｉとＮｉとの組成比が、Ｓｉ：Ｎｉ＝１：１の場合を白丸で示す。また、組成比がＳｉ：Ｎｉ＝１：２の場合を黒丸で示す。また、点線で示すデータは、Ｂを同様に注入したｐ型ポリシリコンゲートのＣ−Ｖ特性である。なお、Ｎｉの組成比が多いＮｉシリサイドは、堆積させるＮｉの膜厚をより厚くしてから熱処理することで形成することができる。
【００１４】
図３より、Ｎｉ−ＦＵＳＩゲートにおいてＮｉの組成比を大きくすると、フラットバンド電圧はｐ型ポリシリコンゲートの値から離れることがわかる。
【００１５】
図１、および図２の実験結果より、Ｎｉの組成比だけを大きくしても、またはＢの注入量だけを多くしても、ｐ型ポリシリコンゲートのＣ−Ｖ特性に近づく。しかし、図３の実験結果より、Ｎｉの組成比が大きく、かつＢの注入量が多いＮｉ―ＦＵＳＩゲートを形成すると、しきい値制御の観点からは効果の足し合わせとはならずに、ｐ型ポリシリコンゲートのＣ−Ｖ特性から離れる方向の効果が生じる。
【００１６】
図４は、図２で示した、Ｂの注入量を異なる２つの試料に対して、二次イオン質量分析計（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ−ｍｉｃｒｏｐｒｏｂｅ ＭａｓｓＳｐｅｃｔｒｏｍｅｔｅｒ、ＳＩＭＳ）を用いて、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜とに含まれるＢの密度を分析した結果である。ここで、Ｂの注入量が多い場合を黒円で示す。また、Ｂの注入量が少ない場合を白円で示す。また、図５の横軸は、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜とにおける深さ（位置）を示しており、深さ０の位置がＮｉ−ＦＵＳＩゲート電極とゲート絶縁膜との界面である。この深さ０の位置を基準として、マイナス方向によりＮｉ−ＦＵＳＩゲート電極方向への深さを示す。一方で、この深さ０の位置を基準として、プラス方向によりゲート絶縁膜への深さを示す。また、図５の縦軸は、Ｂの密度である。
【００１７】
図４より、Ｂの注入量が多い場合では、Ｎｉ−ＦＵＳＩゲートとゲート絶縁膜との界面に、より多くのＢが偏析していることがわかる。
【００１８】
図５は、図３で示した、Ｂの注入量が等しくＳｉとＮｉとの組成比が異なる２つの試料に対して、ＳＩＭＳを用いて、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜とに含まれるＢの密度を分析した結果である。ここで、Ｎｉ:Ｓｉ＝１:１の場合を黒円で示す。また、Ｎｉ:Ｓｉ＝２:１の場合を三角で示す。また、図５の横軸は、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜とにおける深さ（位置）を示しており、深さ０の位置がＮｉ−ＦＵＳＩゲート電極とゲート絶縁膜との界面である。この深さ０の位置を基準として、マイナス方向によりＮｉ−ＦＵＳＩゲート電極方向への深さを示す。一方で、この深さ０の位置を基準として、プラス方向によりゲート絶縁膜への深さを示す。また、図５の縦軸は、Ｂの密度である。
【００１９】
図５より、Ｎｉ:Ｓｉ＝２:１の組成比のＮｉ−ＦＵＳＩゲート電極は、Ｎｉ:Ｓｉ＝１:１の組成比のＮｉ−ＦＵＳＩゲート電極と比較して、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜との界面に偏析するＢが少ないことがわかる。
【００２０】
図３、図４、および図５の実験結果より、Ｎｉの組成比を多くした場合には、ゲート絶縁膜界面での不純物偏析量が少なくなることによって、フラットバンド電圧がｐ型ポリシリコンのフラットバンド電圧から離れる方向にシフトするという現象が生じていると考えられる。
したがって、ゲートポリシリコンへの不純物の導入とＮｉの組成比を大きくする事とを両立させて、Ｎｉ−ＦＵＳＩゲートを有するｐ型ＭＯＳトランジスタのしきい値電圧の制御を行うには、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜との界面に不純物が十分に偏析した、Ｎｉの組成比が大きいＮｉ−ＦＵＳＩゲートの形成方法が必要となる。
【００２１】
ここから、本発明の実施形態を、ｎ型ＭＯＳ、およびｐ型ＭＯＳを備えた半導体装置の形成を例に、図６乃至１０を用いて詳細に説明する。
【００２２】
図６に、ｎ型ＭＯＳ、およびｐ型ＭＯＳが形成される領域（以下、それぞれを「ｎＭＯＳ形成領域」、および「ｐＭＯＳ形成領域」とする。）と、シリコン基板１と、ゲート酸化膜２ａおよび２ｂと、ゲート電極３ａおよび３ｂと、窒化シリコンのハードマスク４ａおよび４ｂと、エクステンション領域５ａおよび５ｂと、サイドウォール６ａおよび６ｂと、ソース・ドレイン領域７ａおよび７ｂと、シリサイド化されたソース・ドレイン領域８ａおよび８ｂとを示す。
【００２３】
図６に示す構造を形成するための一例を説明する。はじめに、シリコン基板１の所定の領域に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて素子分離領域を形成して、シリコン基板１の表面を熱酸化する。次いで、熱酸化されたシリコン基板１の上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いてポリシリコンを堆積する。次いで、このポリシリコンに、ｎ型ＭＯＳ用にはｎ型不純物を、ｐ型ＭＯＳにはｐ型の不純物を注入し、さらにその上に窒化シリコン（ＳｉＮ）膜を形成する。次いで、ｎ型ＭＯＳ、およびｐ型ＭＯＳのゲート電極部分を残して窒化シリコン膜と、ポリシリコンと、および熱酸化膜との３層をフォトリソグラフィ技術を用いてエッチングする。そして、これらの工程を経ることで、シリコン基板１上のｎＭＯＳ形成領域、およびｐＭＯＳ形成領域に、ゲート絶縁膜２ａおよび２ｂを介してポリシリコンからなるゲート電極３ａおよび３ｂと、ゲート電極３ａおよび３ｂ上の窒化シリコンのハードマスク４ａおよび４ｂとが形成される。なお、ゲート絶縁膜２ａおよび２ｂには、熱酸化膜のほか、ｈｉｇｈ−ｋ絶縁膜等を用いることも可能である。
【００２４】
次いで、ｎＭＯＳ形成領域とｐＭＯＳ形成領域とのうち、いずれか一方をレジスト等で覆う。例えば、ｐＭＯＳ形成領域をレジストで覆った場合には、ｎＭＯＳ形成領域に積層構造をマスクにして所定の条件でイオン注入を行う。一方、ｎＭＯＳ形成領域をレジスト等で覆い、ｐＭＯＳ形成領域に積層構造をマスクにして所定の条件でイオン注入を行う。その後、所定の条件でアニールを行う。これにより、ｎＭＯＳ形成領域、およびｐＭＯＳ形成領域にそれぞれエクステンション領域５ａおよび５ｂを形成する。
【００２５】
なお、本発明を実施するにあたり、エクステンション領域５ａおよび５ｂのどちらを先に形成してもよい。また、エクステンション領域５ａおよび５ｂの形成時には、イオン注入マスクとなる積層構造の側壁に薄いサイドウォールを形成しておいてから、イオン注入、およびアニールを行うようにしてもよい。また、エクステンション領域５ａおよび５ｂと共に、それらに隣接する所定導電型のポケット領域を形成するようにしてもよい。
【００２６】
次いで、ＣＶＤ法等を用いて素子形成領域全面に酸化シリコン膜を形成する。次いで、異方性エッチングを行い、ゲート絶縁膜２ａおよび２ｂと、ゲート電極３ａおよび３ｂと、ハードマスク４ａおよび４ｂとの側壁に、サイドウォール６ａおよび６ｂを形成する。
【００２７】
なお、サイドウォール６ａおよび６ｂの形成する際に、まず素子形成領域全面に薄く酸化シリコン膜を形成しておいてから、その酸化シリコン膜の上に厚く窒化シリコン膜を形成し、その後、異方性エッチングを行ってもよい。このとき、サイドウォール６ａおよび６ｂは、内側に酸化シリコンがあって、その外側に窒化シリコンが設けられた二重構造のサイドウォールとなる。
【００２８】
次いで、ｐＭＯＳ形成領域をレジスト等で覆い、ｎＭＯＳ形成領域に、ハードマスク４ａとサイドウォール６ａとをマスクにして、所定の条件でイオン注入を行う。次いで、ｎＭＯＳ形成領域をレジスト等で覆い、ｐＭＯＳ形成領域に、ハードマスク４ｂとサイドウォール６ｂとをマスクにして、所定の条件でイオン注入を行う。次いで、所定の条件でアニールを行う。これより、ｎＭＯＳ形成領域と、ｐＭＯＳ形成領域とにソース・ドレイン領域７ａおよび７ｂを形成する。なお、本発明を実施するにあたり、ソース・ドレイン領域７ａまたは７ｂのどちらを先に形成してもよい。
次いで、ソース・ドレイン領域７ａおよび７ｂにシリサイドを自己整合的に形成する。この形成方法は、ＣＶＤ法やスパッタリング法を用いて全面に、高温の熱処理に耐性のあるコバルト膜といった金属膜を堆積したあと、７００℃程度の熱処理を行うことによってソース・ドレイン領域をシリサイド化する。次いで、未反応の金属膜を、例えば硫酸過水等の薬液処理により選択的に除去する。これより、ソース・ドレイン領域７ａおよび７ｂには、自己整合的にシリサイド化されたソース・ドレイン領域８ａおよび８ｂが形成される。このとき、ゲート電極３ａおよび３ｂ上には窒化シリコンのハードマスク４ａおよび４ｂがあるので、ゲート電極３ａおよび３ｂ上部はシリサイド化されない。
【００２９】
図７に、図６の構成に加えて、ストッパー膜９ａおよび９ｂと、酸化シリコン膜１０ａおよび１０ｂとを示す。
【００３０】
図７に示す構造を形成するための一例を説明する。はじめに、図６の構造の形成に次いで、ＣＶＤ法等を用いて、素子形成領域全面に窒化シリコン膜９ａおよび９ｂと酸化シリコン膜１０ａおよび１０ｂとを成膜する。この窒化シリコン膜９ａおよび９ｂは、ゲート電極３ａおよび３ｂを形成するポリシリコン膜よりも厚く、ゲート電極３ａおよび３ｂを形成するポリシリコン膜と、窒化シリコンのハードマスク４ａおよび４ｂを形成する窒化シリコン膜との合計の厚さよりも薄いことが望ましい。これは、ゲート電極３ａおよび３ｂの頭出しプロセスにおいて、化学的機械的研磨方法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰとする。）の行う際に、ゲート電極３ａ、および３ｂのポリシリコンが露出することを防ぐためである。もし、ゲート電極３ａおよび３ｂのポリシリコンが露出した場合には、ゲート電極３ａおよび３ｂのポリシリコン膜厚が、シリコン基板１表面に垂直方向においてバラツキが大きくなることが懸念される。
【００３１】
図８に示す構造を形成するための一例を説明する。はじめに、図７の構造に次いで、窒化シリコン膜９ａおよび９ｂの平坦部をストップ位置とすることにより、ゲート電極３ａおよび３ｂの頭出しのためのＣＭＰを行う。このとき、ゲート電極３ａおよび３ｂ上には、ハードマスク４ａおよび４ｂの一部が残っている。次いで、リン酸等を用いてゲート電極のポリシリコン３ａおよび３ｂ上のハードマスク４ａおよび４ｂを除去する。
【００３２】
図９に、図８の構造に加えて、ゲート電極３ａおよび３ｂがニッケルシリサイド化されたＮｉ−ＦＵＳＩゲート電極１１ａおよび１１ｂを示す。
【００３３】
図９に示す構造を形成するための一例を説明する。はじめに、図８の構造に次いで、ＣＶＤ法やスパッタリング法を用いて、ニッケル膜をポリシリコン膜厚に対して、（Ｎｉの膜厚／Ｓｉの膜厚）＝０．６程度堆積する。次いで、図８に示すゲート電極３ａおよび３ｂのポリシリコンを４００℃から５００℃程度の熱処理によりシリサイド化すると、図９に示すＮｉ−ＦＵＳＩゲート電極１１ａおよび１１ｂが形成される。次いで、未反応のニッケルＮｉを硫酸過水等の薬液処理によって選択的に除去する。
【００３４】
ここで、膜厚比が（Ｎｉの膜厚／Ｓｉの膜厚）＝０．６程度のＳｉとＮｉとを熱処理すると、Ｎｉ−ＦＵＳＩゲート電極１１ａおよび１１ｂには、組成比がＮｉ：Ｓｉ＝１：１のニッケルシリサイドが形成される。図５で示したように、Ｎｉ:Ｓｉ＝１:１の組成比を有するＮｉ−ＦＵＳＩゲート電極は、Ｎｉ:Ｓｉ＝２:１の組成比を有するＮｉ−ＦＵＳＩゲート電極と比較して、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜との界面に偏析する不純物が多い。すなわち、図９に形成されたＮｉ−ＦＵＳＩゲート電極１１ａおよび１１ｂは、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜との界面に偏析する不純物が多いＮｉ−ＦＵＳＩゲート電極といえる。
【００３５】
なお、ニッケル膜をポリシリコン膜厚に対して、（Ｎｉの膜厚／Ｓｉの膜厚）＝０．８程度堆積して、４００℃から５００℃程度の熱処理によりシリサイド化すると、ゲート電極３ａおよび３ｂの上部はＮｉが多い組成であって、ゲート電極３ａおよび３ｂの下部のゲート絶縁膜２ａおよび２ｂ近傍は、Ｓｉ：Ｎｉ＝１：１の組成になる。すなわち、ゲート電極３ａおよび３ｂの下部のゲート絶縁膜２ａおよび２ｂ近傍における組成比がＳｉ：Ｎｉ＝１：１であるので、ゲート電極３ａおよび３ｂと、ゲート絶縁膜２ａおよび２ｂとの界面には、不純物が高濃度に偏析する。
【００３６】
また、ニッケル膜をポリシリコン膜厚に対して、（Ｎｉの膜厚／Ｓｉの膜厚）＝０．６以下になるように堆積して、４００℃から５００℃程度の熱処理によりシリサイド化すると、ゲート電極３ａおよび３ｂの上部のみにシリサイドが形成され、ゲート電極３ａおよび３ｂの下部はポリシリコンのままとなる。このとき、７００℃以上の高温熱処理によりシリサイド化すると、組成比がＳｉ：Ｎｉ＝２：１のニッケルシリサイドがゲート絶縁膜２ａおよび２ｂとの界面に到達することがある。
【００３７】
したがって、４００℃から５００℃程度の熱処理によるシリサイド化を考えた場合に、ニッケル膜をポリシリコン膜厚に対して、（Ｎｉの膜厚／Ｓｉの膜厚）＝０．６よりも多少厚い０．８程度までの膜厚で堆積させることができる。
【００３８】
図１０に、図９の構造に加えて、酸化シリコン膜１２、およびＮｉの組成比が大きいＮｉ−ＦＵＳＩゲート電極１３を示す。
【００３９】
図１０に示す構造を形成するための一例を説明する。はじめに、図９の構造に次いで、ＣＶＤ法により酸化シリコン膜１２を堆積し、フォトリソグラフィ技術とエッチングによって、ｐＭＯＳ形成領域のみ露出させる。次いで、逆スパッタやＨＦ処理により図９に示すＮｉ−ＦＵＳＩゲート電極１１ｂ表面を清浄化したあと、Ｎｉを堆積してからアニールすることによって、ｐＭＯＳ形成領域のみに、Ｎｉの組成比が大きいＮｉ−ＦＵＳＩゲート電極１３が形成される。このとき、Ｎｉ−ＦＵＳＩゲート電極１３とゲート絶縁膜２ｂとの不純物プロファイルは、図９に示すＮｉ−ＦＵＳＩゲート電極１１ｂとゲート絶縁膜２ｂとの不純物プロファイルに保たれる。つまり、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜との界面に不純物が多く偏析して、かつＮｉ組成の多いＮｉ−ＦＵＳＩゲート電極を形成することできる。したがって、図１０に示す構造のＮｉ−ＦＵＳＩゲートにより、ｐ
型ＭＯＳトランジスタにおいて、所望のしきい値電圧制御を行うことができる。
【００４０】
図１０以降の本発明の実施形態としては、従来公知の方法に従って、層間絶縁膜、コンタクト、および配線等を形成し、半導体装置を完成していけばよい。
【産業上の利用可能性】
【００４１】
本発明は、シリサイドゲート電極を有する半導体集積回路に適用できる。
【００４２】
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）ゲート電極をシリサイドで構成する半導体装置の製造方法であって、
第１のゲート電極、および第２のゲート電極が形成されるポリシリコン膜上に、ニッケル膜を前記ポリシリコン膜に対して所定の膜厚比で堆積して、前記ポリシリコン膜をニッケルシリサイド化する第１の工程と、
前記第１のゲート電極を、さらにニッケルシリサイド化する第２の工程と
を有する半導体装置の製造方法。（１）
（付記２）付記１に記載の半導体装置の製造方法であって、
前記所定の膜厚比は、組成比がニッケル：シリコン＝１：１のシリサイド層が形成される膜厚比であることを特徴とする半導体装置の製造方法。（２）
（付記３）付記１に記載の半導体装置の製造方法であって、
第１の絶縁膜、前記ポリシリコン層、およびマスク層がこの順に積層された積層体を、第２の絶縁膜で覆う第３の工程と、
前記第２の絶縁膜を、前記第２の絶縁膜に対して所定のエッチング選択比を有する第３の絶縁膜で覆う第４の工程と、
平坦化法により、前記ポリシリコン層が露出しない位置まで、前記第３の絶縁膜、前記第２の絶縁膜、および前記マスク層の一部とを除去する第５の工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる第６の工程と
を有することを特徴とする半導体装置の製造方法。（３）
（付記４）組成比がニッケル：シリコン＝２：１である第１のニッケルフルシリサイドゲート電極と、
組成比がニッケル：シリコン＝１：１である第２のニッケルフルシリサイドゲート電極と
を有することを特徴とする半導体装置。（４）
（付記５）付記４に記載の半導体装置であって、
前記第１のニッケルフルシリサイドゲート電極とゲート絶縁膜との界面に偏析する不純物の濃度プロファイルが、組成比がニッケル：シリコン＝１：１のニッケルフルシリサイドゲート電極と前記ゲート絶縁膜との界面に偏析する不純物の濃度プロファイルを反映した濃度プロファイルであることを特徴とする半導体装置。（５）
（付記６）付記１に記載の半導体装置の製造方法であって、
前記第１のゲート電極がｐ型ＭＯＳのゲート電極であって、前記第２のゲート電極がｎ型ＭＯＳのゲート電極であることを特徴とする半導体装置の製造方法。
【００４３】
（付記７）付記３に記載の半導体装置の製造方法であって、
前記第２の絶縁膜の膜厚が、前記ポリシリコン層よりも厚いことを特徴とする半導体装置の製造方法。
【００４４】
（付記８）付記３に記載の半導体装置の製造方法であって、
前記第３の工程に先立って、前記第１のゲート電極および前記第２のゲート電極の側壁に接する部位にゲート側壁を形成する第７の工程と、
前記マスク層と前記ゲート側壁とをマスクとして、ソース領域およびドレイン領域に対応する部位を、それぞれシリサイド化する第８の工程と
を有することを特徴とする半導体装置の製造方法。
【００４５】
（付記９）付記８に記載の半導体装置の製造方法であって、
前記第８の工程のシリサイド化がコバルトシリサイド化であることを特徴とする半導体装置の製造方法。
【００４６】
（付記１０）付記５に記載の半導体装置であって、
前記第１のニッケルフルシリサイドゲート電極がｐ型ＭＯＳのゲート電極であって、前記第２のニッケルフルシリサイドゲート電極がｎ型ＭＯＳのゲート電極であることを特徴とする半導体装置。
【図面の簡単な説明】
【００４７】
【図１】ＮｉとＳｉとの同時スパッタによって、Ｎｉの含有率を変化させたＮｉシリサイドゲートのフラットバンド電圧の変化を示す図である。
【図２】、不純物としてのボロン（以下、Ｂとする。）の注入量を変化させたときの、ゲート電極のゲート容量とフラットバンド電圧との関係（以下、Ｃ−Ｖ特性とする。）を示す図である。
【図３】Ｂの注入量を一定にして、堆積させるＮｉの膜厚を変化させ、Ｎｉ−ＦＵＳＩゲート内のＳｉとＮｉとの組成比を変化させた場合の、Ｎｉ−ＦＵＳＩゲートのＣ−Ｖ特性を示す図である。
【図４】図２で示した、Ｂの注入量を異なる２つの試料に対して、二次イオン質量分析計（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ−ｍｉｃｒｏｐｒｏｂｅ ＭａｓｓＳｐｅｃｔｒｏｍｅｔｅｒ、ＳＩＭＳ）を用いて、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜とに含まれるＢの密度を示す図である。
【図５】図３で示した、Ｂの注入量が等しくＳｉとＮｉとの組成比が異なる２つの試料に対して、ＳＩＭＳを用いて、Ｎｉ−ＦＵＳＩゲート電極とゲート絶縁膜とに含まれるＢの密度を示す図である。
【図６】本発明の実施例を示す図である。
【図７】本発明の実施例を示す図である。
【図８】本発明の実施例を示す図である。
【図９】本発明の実施例を示す図である。
【図１０】本発明の実施例を示す図である。
【符号の説明】
【００４８】
１：シリコン基板
２ａ、２ｂ：ゲート酸化膜
３ａ、３ｂ：ポリシリコンゲート電極
４ａ、４ｂ：ハードマスク
５ａ、５ｂ：エクステンション領域
６ａ、６ｂ：サイドウォール
７ａ、７ｂ：ソース・ドレイン領域
８ａ、８ｂ：シリサイド化されたソースドレイン領域
９ａ、９ｂ：ストッパー膜
１０ａ、１０ｂ、１２：酸化シリコン膜
１１ａ、１１ｂ：ゲート電極とデート絶縁膜との界面に不純物が偏析したＮｉ−ＦＵＳＩゲート電極
１２：酸化シリコン膜
１３：ゲート電極とデート絶縁膜との界面に不純物が偏析して、かつＮｉの組成比が大きいＮｉシリサイドを有するＮｉ−ＦＵＳＩゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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