(57)【要約】【課題】外部からの入力を完全に遮断して、低消費電力化を達成することが可能な実装基板の電源制御装置および半導体基板を提供することを目的とする。【解決手段】集積回路を実装する実装基板の電源制御装置において、半導体基板１０１に実装されるＩ／Ｏパット１１１、１１２と、半導体基板に実装されるＶｃｃ１系、３系電気回路１２１、１３１と、Ｉ／Ｏパット１１１とＶｃｃ１系電気回路１２１間に接続されるＶｃｃ４系アイソレータ部１５０と、Ｉ／Ｏパット１１６とＶｃｃ３系電気回路１３１間に接続されるＶｃｃ４系アイソレータ部１６０とを備えている。【選択図】        図１−１
2007134901.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を実装する実装基板の電源制御装置において、
前記実装基板は、半導体基板であり、
前記半導体基板に実装されるＩ／Ｏと、
前記半導体基板に実装される１または複数の電気回路と、
前記Ｉ／Ｏと前記電気回路間に接続され、かつ、前記半導体基板内に形成されるトランスファーゲートを含むアイソレータ部と、
を備えたことを特徴とする実装基板の電源制御装置。
【請求項２】
前記電気回路の電源電圧を監視して、前記アイソレータ部のトランスファーゲートの開閉を制御する監視回路を備えたことを特徴とする請求項１に記載の実装基板の電源制御装置。
【請求項３】
前記複数の電気回路にはそれぞれ前記アイソレータ部が接続され、
前記監視回路は、前記複数の電気回路の各電源電圧を検出して、各電源電圧と所定の閾値と比較して、少なくとも１つの電源電圧が前記所定の閾値以下となった場合に、全てのアイソレータ部のトランスファーゲートを閉鎖することを特徴とする請求項２に記載の実装基板の電源制御装置。
【請求項４】
前記複数の電気回路にはそれぞれ前記アイソレータ部が接続され、
前記監視回路は、前記複数の電気回路の各電源電圧を検出して、各電源電圧と当該電気回路毎に設定される閾値とを比較して、各アイソレータ部のトランスファーゲートの開閉を制御することを特徴とする請求項２に記載の実装基板の電源制御装置。
【請求項５】
前記各アイソレータ部のトランスファーゲートの開閉を制御する場合に、遅延時間をそれぞれ設定したことを特徴とする請求項３または請求項４に記載の実装基板の電源制御装置。
【請求項６】
集積回路を実装する半導体基板において、
各Ｉ／Ｏと電気回路との間に、トランスファーゲートを含むアイソレータ部を形成したことを特徴とする半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装基板の電源制御装置および半導体基板に関し、詳細には、リーク電流を防止して、低消費電力化が可能な実装基板の電源制御装置および半導体基板に関する。
【背景技術】
【０００２】
半導体集積回路では、リーク電流を防止して低消費電力化を実現することが重要な課題となっている（例えば、特許文献１参照）。図５−１は、ＬＳＩ実装基板の電源系の構成を模式的に示す図である。同図において、５０１は有機基板、５１１、５１２は有機基板５０１上に形成されたＩ／Ｏ用パットを示している。有機基板５０１には、Ｉ／Ｏ用パット５１１、５１２間に、ＬＳＩベア・チップ５２０、５３０が直列に接続されている。５２１、５３１は、ＣＭＯＳ型インバータで構成されそのＩ／Ｏを双方向トランシーバで表すことができる電気回路を示している。
【０００３】
ＬＳＩベア・チップ５２０のパット５２２、５２３は、半田ボールＨＢを介して、有機基板５０１に形成されたパット５１２、５１３とそれぞれ接続されている。また、ＬＳＩベア・チップ５３０のパット５３２、５３３は、ボンディングワイヤＢＷを介して有機基板５０１に形成されたパット５１４、５１５とそれぞれ接続されている。
【０００４】
図５−２は、図５−１のＬＳＩ実装基板の等価回路を示す図である。ＬＳＩ実装基板では、低消費電力を実現するため、一時的に機能していないブロックに対して完全にリーク電流を防止するために電源のシャットダウンが行われる。具体的には、例えば、入力側については、有機基板５０１に実装されたＬＳＩベア・チップ５２０、５３０の中で、入力のＥＳＤ保護ダイオードを取り除き入力側からのパスをなくする方法が採用されている。また、出力側については、ＰＭＯＳのゲートをフローティングさせ（フローティングゲート５５０を設け）、ソース・ドレイン間のパスをブロックする方法が採用されている。
【０００５】
しかしながら、フローティングゲートでは、出力に「Ｈｉｇｈ」を入力したときには、ＤＣ的には「ハイ・インピーダンス」が保持されているように見えるが、ＡＣ的なパルス入力を行うと一時的にパスができ、リーク電流が流れてしまうため、低消費電力を十分に達成することができないという問題がある。
【０００６】
【特許文献１】特開２００４−２２８４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記に鑑みてなされたものであり、外部からの入力を完全に遮断して、低消費電力化を達成することが可能な実装基板の電源制御装置および半導体基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明は、集積回路を実装する実装基板の電源制御装置において、前記実装基板は、半導体基板であり、前記半導体基板に実装されるＩ／Ｏと、前記半導体基板に実装される１または複数の電気回路と、前記Ｉ／Ｏと前記電気回路間に接続され、かつ、前記半導体基板内に形成されるトランスファーゲートを含むアイソレータ部と、を備えたことを特徴とする。
【０００９】
また、本発明の好ましい態様によれば、前記電気回路の電源電圧を監視して、前記アイソレータ部のトランスファーゲートの開閉を制御する監視回路を備えることが望ましい。
【００１０】
また、本発明の好ましい態様によれば、前記複数の電気回路にはそれぞれ前記アイソレータ部が接続され、前記監視回路は、前記複数の電気回路の各電源電圧を検出して、各電源電圧と所定の閾値と比較して、少なくとも１つの電源電圧が前記所定の閾値以下となった場合に、全てのアイソレータ部のトランスファーゲートを閉成することが望ましい。
【００１１】
また、本発明の好ましい態様によれば、前記複数の電気回路にはそれぞれ前記アイソレータ部が接続され、前記監視回路は、前記複数の電気回路の各電源電圧を検出して、各電源電圧と当該電気回路毎に設定される閾値とを比較して、各アイソレータ部のトランスファーゲートの開閉を制御するものである。
【００１２】
また、本発明の好ましい態様によれば、前記各アイソレータ部のトランスファーゲートの開閉を制御する場合に、遅延時間をそれぞれ設定することが望ましい。
【００１３】
また、本発明の好ましい態様によれば、集積回路を実装する半導体基板において、各Ｉ／Ｏと電気回路との間に、トランスファーゲートを含むアイソレータ部を形成することが望ましい。
【発明の効果】
【００１４】
本発明によれば、集積回路を実装する実装基板の電源制御装置において、前記実装基板は、半導体基板であり、前記半導体基板に実装されるＩ／Ｏと、前記半導体基板に実装される１または複数の電気回路と、前記Ｉ／Ｏと前記電気回路間に接続され、かつ、前記半導体基板内に形成されるトランスファーゲートを含むアイソレータ部とを備えているので、半導体基板に形成されたアイソレータ部が、外部からの電圧またはパルス入力を完全にブロッキングしてリーク電流を防止することができ、低消費電力化を達成することが可能な実装基板の電源制御装置を提供することが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下に、この発明にかかる実装基板の電源制御装置および半導体基板の最良の形態につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【００１６】
本発明に係る実装基板の電源制御装置は、全てのＩ／Ｏに対して、半導体基板内にアイソレータ部としてトランスファーゲートを配置し、システムの外部からの電圧またはパルス入力をブロッキングしてリーク電流を防止し、低消費電力化を達成するものである。
【実施例１】
【００１７】
図１を参照して、実施例１に係る実装基板の電源系を説明する。図１−１は、実施例１に係る実装基板の電源系１００の構成を模式的に示す図である。同図において、１０１は半導体基板であるシリコン基板を示している。シリコン基板１０１上には、Ｉ／Ｏ用パット１１１、１１６が形成されている。
【００１８】
シリコン基板１０１上には、ＬＳＩベア・チップ１２０、１３０が実装されている。ＬＳＩベア・チップ１２０、１３０は、ＣＭＯＳ型インバータで構成されそのＩ／Ｏを双方向トランシーバで表すことができるＶｃｃ１系電気回路１２１、Ｖｃｃ３系電気回路１３１をそれぞれ備えている。
【００１９】
また、シリコン基板１０１内には、Ｉ／Ｏ用パット１１１からの入力をブロッキングするための、トランスファーゲートで構成されるＶｃｃ４系アイソレータ部１５０と、Ｉ／Ｏ用パット１１６からの入力をブロッキングするための、トランスファーゲートで構成されるＶｃｃ４系アイソレータ部１６０と、ＣＭＯＳ型インバータで構成されそのＩ／Ｏを双方向トランシーバで表すことができるＶｃｃ２系電気回路１４０とが形成されている。Ｖｃｃ２系電気回路１４０は、ＬＳＩベア・チップ１２０、１３０に対するファシリテータ回路やＬＳＩベア・チップ１２０、１３０と同様にある機能を持ったエンベデット回路の電源として使用される。
【００２０】
Ｉ／Ｏ用パット１１１、１１６間には、Ｖｃｃ４系アイソレータ部１５０、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、Ｖｃｃ３系電気回路１３１、およびＶｃｃ４系アイソレータ部１６０が直列に接続されている。
【００２１】
ＬＳＩベア・チップ１２０のパット１２２、１２３は、半田ボールＨＢを介して、半導体基板１０１に形成されたパット１１２、１１３と接続されている。また、ＬＳＩベア・チップ１３０のパット１３２、１３３は、ボンディングワイヤＢＷを介して、半導体基板１０１に形成されたパット１１４、１１５と接続されている。
【００２２】
図１−２は、図１−１の模式的な回路構成図、図１−３は、図１−２の回路のタイミングチャートを示している。
【００２３】
図１−２において、パワーアップ・ダウン・コントローラ１９０は、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１の動作を制御する。具体的には、図１−３に示すように、パワーアップ・ダウン・コントローラ１９０は、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１に、それぞれパワーアップ・ダウンさせる電源制御信号（Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３）および動作を許可・禁止する駆動信号（／ＯＥ１、／ＯＥ２、／ＯＥ３）をそれぞれ出力する。このパワーアップ・ダウン・コントローラ１９０は、半導体基板１０１内または外部に設けられる。
【００２４】
Ｖｃｃ４系アイソレータ部１５０、１６０は、常時、通電状態となっており、そのトランスファーゲートＴＧはハイ・インピーダンス状態となっている。Ｖｃｃ４系アイソレータ部１５０は、Ｖｃｃ１系電気回路１２１にＩ／Ｏ用パット１１１を介して外部から電圧またはパルスが入力するのをブロッキングする。また、Ｖｃｃ４系アイソレータ部１６０は、Ｖｃｃ３系電気回路１３１にＩ／Ｏ用パット１１６を介して外部から電圧またはパルスが入力するのをブロッキングする。
【００２５】
以上説明したように、実施例１によれば、半導体基板内にトランスファーゲート型のアイソレータ部を形成し、各Ｉ／Ｏと電気回路間に接続することとしたので、外部からの電圧またはパルス入力を完全にブロッキングしてリーク電流を防止することが可能となり、低消費電力化を達成することが可能となる。
【実施例２】
【００２６】
図２を参照して、実施例２に係る実装基板の電源系を説明する。実施例２に係る実装基板の電源系は、実施例１に係る実装基板の電源系において、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１の電源電圧を監視して、Ｖｃｃ４系アイソレータ部１５０、１６０のトランスファーゲートＴＧの開閉を制御するものである。図２−１は、実施例２に係る実装基板の電源系２００の模式的な回路構成図である。図２−１において、図１−２と同等機能を有する部位には同一符号を付してある。なお、図２−１において、図面の簡略化のため、パワーアップ・ダウン・コントローラ１９０の図示を省略している。図２−２は、図２−１の回路のタイミングチャートを示している。
【００２７】
図２−１において、実施例２に係る実装基板の電源系２００は、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１の電源電圧を監視して、Ｖｃｃ４系アイソレータ部１５０（ＩＯＩｓｏ１）、１６０（ＩＯＩｓｏ２）のトランスファーゲートＴＧの開閉を制御する監視回路を備えている。
【００２８】
監視回路は、コンパレータ２０１、２０２、２０３と、ＮＡＮＤゲート回路２０４と、リファレンス電圧を出力するリファレンス抵抗Ｒａ、Ｒｂとを備えている。コンパレータ２０１、２０２、２０３の第１入力端子は、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１におけるインバータ回路のＰＭＯＳ型トランジスタのソースにそれぞれ接続されており、その第２入力端子はリファレンス抵抗Ｒａ、Ｒｂの接続点に接続されており、その出力端子はＮＡＮＤゲート２０４の入力端子に接続されている。ＮＡＮＤゲート回路２０４の出力端子は、Ｖｃｃ４系アイソレータ部１５０、１６０のインバータＳＷに接続されている。コンパレータ２０１、２０２、２０３は、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１のＰＭＯＳ型トランジスタに供給される電源電圧とリファレンス電圧Ｖｒｅｆとをそれぞれ比較し、電源電圧がリファレンス電圧Ｖｒｅｆより大きい場合に「Ｈｉｇｈ」を、電源電圧がリファレンス電圧Ｖｒｅｆ以下の場合に「Ｌｏｗ」を出力する。
【００２９】
ＮＡＮＤゲート回路２０４は、コンパレータ２０１、２０２、２０３の入力の１つでも「Ｌｏｗ」の場合に、「Ｈｉｇｈ」をＶｃｃ４系アイソレータ部１５０、１６０のインバータＳＷに出力する。Ｖｃｃ４系アイソレータ部１５０、１６０のインバータＳＷは、ＮＡＮＤゲート回路２０４から「Ｈｉｇｈ」が入力すると、トランスファーゲートＴＧのゲートを閉じる（ハイ・インピーダンス状態とする）。このように、監視回路は、図２−２に示すように、Ｖｃｃ１、２、３系電気回路１２１、１４０、１３１がシャットダウンされ、どれか１つの電源電圧が基準電圧Ｖｒｅｆ以下になった場合に、Ｖｃｃ４系アイソレータ部１５０（ＩＯＩｓｏ１）、Ｖｃｃ４系アイソレータ部１６０（ＩＯＩｓｏ２）のトランスファーゲートＴＧを閉じて（インアクティブとして）、外部からのパスを遮断する。
【００３０】
実施例２によれば、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１の電源電圧を監視して、Ｖｃｃ４系アイソレータ部１５０、１６０のトランスファーゲートＴＧの開閉を制御することとしたので、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１の電源電圧に応じて、トランスファーゲートＴＧの動作を制御することが可能となる。
【実施例３】
【００３１】
図３を参照して、実施例３に係る実装基板の電源系を説明する。実施例２に係る実装基板の電源系では、監視回路が１つの基準電圧と各電源電圧とを比較する構成である。これに対して、実施例３に係る実装基板の電源系では、監視回路は、電気回路毎に個別の基準電圧を設定し、各電源電圧と比較して、各アイソレータ部の開閉を制御する構成である。
【００３２】
図３−１は、実施例３に係る実装基板の電源系３００の構成を模式的に示す図である。図３−１において、図１−１と同等機能を有する部位には同一符号を付しある。図３−２は、図３−１の実装基板の電源系３００の模式的な回路構成図である。図３−２において、図２−１と同等機能を有する部位には同一符号を付してある。なお、図３−２において、図面の簡略化のため、パワーアップ・ダウン・コントローラ１９０の図示を省略している。図３−３は、図３−２の回路のタイミングチャートの一例を示す図である。
【００３３】
図３−１に示すように、実施例３に係る実装基板の電源系３００は、図１−１に示す実施例１に係る実装基板の電源系１００において、Ｖｃｃ１系電気回路１２１とＶｃｃ２系電気回路１４０間にＶｃｃ４系アイソレータ部３１０を、Ｖｃｃ２系電気回路１４０とＶｃｃ３系電気回路１３１間にＶｃｃ４系アイソレータ部３２０を接続した構成となっている。
【００３４】
図３−２において、監視回路は、コンパレータ３４１、３４２、３４３と、リファレンス電圧Ｖｒｅｆ１を出力するためのリファレンス抵抗Ｒ１、Ｒ２と、リファレンス電圧Ｖｒｅｆ２を出力するためのリファレンス抵抗Ｒ３、Ｒ４と、リファレンス電圧Ｖｒｅｆ３を出力するためのリファレンス抵抗Ｒ５、Ｒ６とを備えている。
【００３５】
コンパレータ３４１の第１入力端子は、Ｖｃｃ１系電気回路１２１のインバータ回路を構成するＰＭＯＳ型トランジスタのソースに接続されており、その第２入力端子はリファレンス抵抗Ｒ１、Ｒ２の接続点に接続されており、その出力端子は、Ｖｃｃ４系アイソレータ部１５０のインバータＳＷに接続されている。コンパレータ３４１は、Ｖｃｃ１系電気回路１２１のＰＭＯＳ型トランジスタに供給される電源電圧とリファレンス電圧Ｖｒｅｆ１とを比較し、電源電圧がリファレンス電圧Ｖｒｅｆ１より大きい場合に「Ｌｏｗ」を、電源電圧がリファレンス電圧Ｖｒｅｆ１以下の場合に「Ｈｉｇｈ」をＶｃｃ４系アイソレータ部１５０のインバータＳＷに出力する。
【００３６】
Ｖｃｃ４系アイソレータ部１５０（ＩＯＩｓｏ１）のインバータＳＷは、コンパレータ３４１から「Ｈｉｇｈ」が入力すると、トランスファーゲートＴＧのゲートを閉じる。すなわち、Ｖｃｃ１系電気回路１２１がシャットダウンされ、電源電圧が基準電圧Ｖｒｅｆ１以下になった場合に、Ｖｃｃ４系アイソレータ部１５０のトランスファーゲートＴＧを閉じ、Ｖｃｃ１系電気回路１２１への外部からのパスを遮断する（図３−３参照）。
【００３７】
また、コンパレータ３４２の第１入力端子は、Ｖｃｃ２系電気回路１４０のインバータ回路を構成するＰＭＯＳ型トランジスタのソースに接続されており、その第２入力端子はリファレンス抵抗Ｒ３、Ｒ４の接続点に接続されており、その出力端子は、Ｖｃｃ４系アイソレータ部３１０、３２０のインバータＳＷに接続されている。コンパレータ３４２は、Ｖｃｃ２系電気回路１４０のＰＭＯＳ型トランジスタに供給される電源電圧とリファレンス電圧Ｖｒｅｆ２とを比較し、電源電圧がリファレンス電圧Ｖｒｅｆ２より大きい場合に「Ｌｏｗ」を、電源電圧がリファレンス電圧Ｖｒｅｆ２以下の場合に「Ｈｉｇｈ」をＶｃｃ４系アイソレータ部３１０、３２０のインバータＳＷに出力する。
【００３８】
Ｖｃｃ４系アイソレータ部３１０、３２０のインバータＳＷは、コンパレータ３４２から「Ｈｉｇｈ」が入力すると、トランスファーゲートＴＧのゲートを閉じる。すなわち、Ｖｃｃ２系電気回路１４０がシャットダウンされ、電源電圧が基準電圧Ｖｒｅｆ２以下になった場合に、Ｖｃｃ４系アイソレータ部３１０（ＩＯＩｓｏ２）、３２０（ＩＯＩｓｏ３）のトランスファーゲートＴＧを閉じ、Ｖｃｃ１系電気回路１２１、Ｖｃｃ２系電気回路１４０、およびＶｃｃ３系電気回路１３１への内部からのパスを遮断する（図３−３参照）。
【００３９】
コンパレータ３４３の第１入力端子は、Ｖｃｃ３系電気回路１３１のインバータ回路を構成するＰＭＯＳ型トランジスタのソースに接続されており、その第２入力端子はリファレンス抵抗Ｒ５、Ｒ６の接続点に接続されており、その出力端子は、Ｖｃｃ４系アイソレータ部１６０のインバータＳＷに接続されている。コンパレータ３４３は、Ｖｃｃ３系電気回路１３１のＰＭＯＳ型トランジスタに供給される電源電圧とリファレンス電圧Ｖｒｅｆ３とを比較し、電源電圧がリファレンス電圧Ｖｒｅｆ３より大きい場合に「Ｌｏｗ」を、電源電圧がリファレンス電圧Ｖｒｅｆ３以下の場合に「Ｈｉｇｈ」をＶｃｃ４系アイソレータ部１６０のインバータＳＷに出力する。
【００４０】
Ｖｃｃ４系アイソレータ部１６０のインバータＳＷは、コンパレータ３４３から「Ｈｉｇｈ」が入力すると、トランスファーゲートＴＧのゲートを閉じる。すなわち、Ｖｃｃ３系電気回路１３１がシャットダウンされ、電源電圧が基準電圧Ｖｒｅｆ３以下になった場合に、Ｖｃｃ４系アイソレータ部１６０（ＩＯＩｓｏ４）のトランスファーゲートＴＧを閉じ、Ｖｃｃ３系電気回路１３１への外部からのパスを遮断する（図３−３参照）。
【００４１】
実施例３によれば、電気回路毎に個別の基準電圧を設定し、各電源電圧と比較して、各アイソレータ部のトランスファーゲートＴＧの開閉を制御することしたので、電気回路毎に、アイソレータ部を制御することが可能となる。
【実施例４】
【００４２】
図４を参照して、実施例４に係る実装基板の電源系を説明する。実施例４に係る実装基板の電源系は、実施例３において、各アイソレータ部のトランスファーゲート開閉を制御する場合に、その起動時間に時間（遅延時間）差を設けて制御する構成である。図４−１は、実施例４に係る実装基板の電源系４００の模式的な回路構成図である。図４−１において、図３−２と同等機能を有する部位には同一符号を付してある。図４−２は、図４−１の回路のタイミングチャートの一例を示す図である。
【００４３】
図４−１において、Ｖｃｃ側に接続されたリファレンス抵抗Ｒ１とＧＮＤ間にはＭＯＳ型トランジスタ４２１が接続されており、このＭＯＳ型トランジスタ４２１のゲートには、時間Ｔ１周期で発振するワンショットマルチバイブレータ４０１が接続されている。これにより、図４−２に示すように、Ｖｃｃ４系アイソレータ部１５０（ＩＯＩｓｏ１）は、Ｖｃｃ１系電気回路１２１の電源電圧が基準電圧Ｖｒｅｆ１より大きくなった後、時間Ｔ１後にトランスファーゲートＴＧを開き、また、Ｖｃｃ１系電気回路１２１の電源電圧が基準電圧Ｖｒｅｆ１以下になった後、時間Ｔ１後にトランスファーゲートＴＧを閉じる。
【００４４】
同様に、図４−１において、Ｖｃｃ側に接続されたリファレンス抵抗Ｒ３とＧＮＤ間にはＭＯＳ型トランジスタ４２２が接続されており、このＭＯＳ型トランジスタ４２２のゲートには、時間Ｔ２（＝Ｔ３）周期で発振するワンショットマルチバイブレータ４０２が接続されている。これにより、図４−２に示すように、Ｖｃｃ４系アイソレータ部３１０、３２０（ＩＯＩｓｏ２、３）は、Ｖｃｃ２系電気回路１４０の電源電圧が基準電圧Ｖｒｅｆ２より大きくなった後、時間Ｔ２後にトランスファーゲートＴＧを開き、また、Ｖｃｃ２系電気回路１４０の電源電圧が基準電圧Ｖｒｅｆ２以下になった後、時間Ｔ２後にトランスファーゲートＴＧを閉じる。
【００４５】
また、図４−１において、Ｖｃｃ側に接続されたリファレンス抵抗Ｒ５とＧＮＤ間にはＭＯＳ型トランジスタ４２３が接続されており、このＭＯＳ型トランジスタ４２３のゲートには、時間Ｔ４周期で発振するワンショットマルチバイブレータ４０３が接続されている。これにより、図４−２に示すように、Ｖｃｃ４系アイソレータ部１６０（ＩＯＩｓｏ４）は、Ｖｃｃ３系電気回路１３１の電源電圧が基準電圧Ｖｒｅｆ３より大きくなった後、時間Ｔ４後にトランスファーゲートＴＧを開き、また、Ｖｃｃ３系電気回路１３１の電源電圧が基準電圧Ｖｒｅｆ３以下となった後、時間Ｔ４後にトランスファーゲートＴＧを閉じる。
【００４６】
実施例４によれば、各アイソレータ部のトランスファーゲート開閉を制御する場合に、遅延時間をそれぞれ設定しているので、複数の電気回路をシーケンシャルに時間差をもって制御しなければならない場合に有効である。
【産業上の利用可能性】
【００４７】
本発明に係る実装基板の電源制御装置は、実装基板で集積回路の低消費電力化を達成する場合に有用である。
【図面の簡単な説明】
【００４８】
【図１−１】実施例１に係る実装基板の電源系の構成を模式的に示す図である。
【図１−２】図１−１の模式的な回路構成図である。
【図１−３】図１−２の回路のタイミングチャートの一例を示す図である。
【図２−１】実施例２に係る実装基板の電源系の模式的な回路構成図である。
【図２−２】図２−１の回路のタイミングチャートの一例を示す図である。
【図３−１】実施例３に係る実装基板の電源系の構成を模式的に示す図である。
【図３−２】図３−１の模式的な回路構成図である。
【図３−３】図３−２の回路のタイミングチャートの一例を示す図である。
【図４−１】実施例４に係る実装基板の電源系の模式的な回路構成図である。
【図４−２】図４−１の回路のタイミングチャートの一例を示す図である。
【図５−１】ＬＳＩ実装基板の電源系の構成を模式的に示す図である。
【図５−２】図５−１のＬＳＩ実装基板の等価回路を示す図である。
【符号の説明】
【００４９】
１００  実装基板の電源系
１０１  シリコン基板
１１１  Ｉ／Ｏ用パット
１１２、１１３、１１４、１１５  パット
１１６  Ｉ／Ｏ用パット
１２０  ＬＳＩベア・チップ
１２１  Ｖｃｃ１系電気回路
１２２、１２３  パット
１３０  ＬＳＩベア・チップ
１３１  Ｖｃｃ３系電気回路
１３２、１３３  パット
１４０  Ｖｃｃ２系電気回路
１５０、１６０  Ｖｃｃ４系アイソレータ部
１９０  パワーアップ・ダウン・コントローラ
２００  実装基板の電源系
２０１、２０２、２０３  コンパレータ
２０４  ＮＡＮＤゲート回路
３００  実装基板の電源系
３１０、３２０  Ｖｃｃ４系アイソレータ部
３４１、３４２、３４３  コンパレータ
４００  実装基板の電源系
４０１、４０２、４０３  ワンショットマルチバイブレータ
４１１、４１２、４１３  コンパレータ
４２１、４２２、４２３  ＭＯＳ型トランジスタ
ＴＧ  トランスファーゲート
ＳＷ  インバータ
Ｒａ、Ｒｂ、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６  リファレンス抵抗
５０１  有機基板
５１１、５１２  Ｉ／Ｏ用パット
５２０  ＬＳＩベア・チップ
５２１  電気回路
５２２、５２３  パット
５３０  ＬＳＩベア・チップ
５３１  電気回路
５３２、５３３  パット
【図１−１】
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【図１−２】
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【図１−３】
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【図２−１】
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【図２−２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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