(57)【要約】【課題】一対のフィン型チャンネル領域に対応する単一ゲート電極を有する半導体素子の製造方法を提供する。【解決手段】第１トレンチを埋め込み、半導体基板上に突出した第１絶縁膜を形成する工程と、第１絶縁膜部分の両側壁に、半導体基板の少なくとも一部分を覆い、他の部分を露出させる第２絶縁膜スペーサを形成する工程と、第２絶縁膜スペーサをエッチング保護膜とし、露出された半導体基板の他の部分をエッチングして第２トレンチを形成して、半導体基板の本体から突出し、第１絶縁膜の両側壁に接する少なくとも一対のフィンを形成する工程と、第２トレンチを埋め込む第３絶縁膜を形成する工程と、第３絶縁膜に対して選択的に第１絶縁膜を所定深さまでエッチングする工程と、エッチング後に残留された第１絶縁膜上の一対のフィン部分の間に埋め込まれて、一対のフィンとそれぞれ絶縁されたゲート電極を形成する工程と、を含む【選択図】図１０
2007067391.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内の第１トレンチを埋め込み、前記半導体基板上に突出した少なくとも一つ以上の第１絶縁膜を形成する工程と、
前記半導体基板上に突出した前記第１絶縁膜部分の両側壁に、前記半導体基板の少なくとも一部分を覆い、他の部分を露出させる第２絶縁膜スペーサを形成する工程と、
前記第２絶縁膜スペーサをエッチング保護膜とし、前記露出された前記半導体基板の他の部分をエッチングして第２トレンチを形成することによって、前記半導体基板の本体から突出し、前記第１絶縁膜の両側壁に接する少なくとも一対のフィンを形成する工程と、
前記第２トレンチを埋め込む第３絶縁膜を形成する工程と、
前記第３絶縁膜に対して選択的に前記第１絶縁膜を所定深さまでエッチングする工程と、
前記エッチング後に残留された第１絶縁膜上の前記一対のフィン部分の間に埋め込まれて、前記一対のフィンに同時に対応し、前記一対のフィンとそれぞれ絶縁されたゲート電極を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１絶縁膜を形成する工程は、
前記半導体基板上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをエッチング保護膜として前記半導体基板をエッチングして第１トレンチを形成する工程と、
前記第１トレンチを埋め込む第１絶縁膜層を形成する工程と、
前記ハードマスクパターンが露出されるまで前記第１絶縁膜層を平坦化する工程と、
前記ハードマスクパターンを除去する工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ハードマスクパターンは、前記第１絶縁膜層とエッチング選択比を有する物質で形成されることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第２絶縁膜スペーサを形成する工程は、
前記第１絶縁膜が形成された結果物の全面に第２絶縁膜層を形成する工程と、
前記半導体基板の他の部分が露出されるように前記第２絶縁膜層を異方性エッチングする工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第２絶縁膜層は、窒化膜層または酸化窒化膜層を備えることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第１絶縁膜をエッチングする工程は、湿式エッチングを利用して行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第１絶縁膜は、酸化膜を備え、前記第３絶縁膜は、窒化膜を備え、前記湿式エッチングは、ＨＦを含む湿式液を利用して行うことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記ゲート電極と前記一対のフィンとの間にゲート絶縁膜を形成する工程をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記ゲート絶縁膜と前記ゲート電極との間に前記ゲート電極と絶縁されたストレージノードを形成する工程をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
半導体基板内の第１トレンチを埋め込み前記半導体基板上に突出した少なくとも一つ以上の第１絶縁膜を形成する工程と、
前記半導体基板上に突出した前記第１絶縁膜部分の両側壁に前記半導体基板の少なくとも一部分を覆い、他の部分上を露出させる第２絶縁膜スペーサを形成する工程と、
前記第２絶縁膜スペーサをエッチング保護膜とし、前記露出された前記半導体基板の他の部分をエッチングして第２トレンチを形成することによって、前記半導体基板の本体から突出し、前記第１絶縁膜の両側壁に接する少なくとも一対のフィンを形成する工程と、
前記第２トレンチを埋め込む第３絶縁膜を形成する工程と、
少なくとも前記第１絶縁膜を露出し、前記第３絶縁膜を覆うエッチングマスクを形成する工程と、
前記エッチングマスクをエッチング保護膜として、前記露出された第１絶縁膜を所定深さまでエッチングする工程と、
前記エッチング後に残留された第１絶縁膜上の前記一対のフィン部分の間に埋め込まれて、前記一対のフィンに同時に対応し、前記一対のフィンとそれぞれ絶縁されたゲート電極を形成する工程と、
前記ゲート電極を介して相互離隔され、それぞれが前記第１絶縁膜上の前記一対のフィン部分の間に埋め込まれて、前記一対のフィンの側壁に同時に電気的に連結されたソースコンタクトプラグ及びドレインコンタクトプラグを形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記エッチングマスクは、前記一対のフィンをさらに露出させるように形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記エッチングマスクの側壁は、前記一対のフィンに接するように形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記エッチングマスクは、前記第１絶縁膜に対してエッチング選択比を有する物質で形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記エッチングマスクは、前記一対のフィンをさらに覆うように形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１５】
前記エッチングマスクは、前記第１絶縁膜に対してエッチング選択比を有する物質で形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第３絶縁膜を形成する工程は、
前記一対のフィンが形成された結果物の全面に第４絶縁膜層を形成する工程と、
前記第４絶縁膜層が形成された前記第２トレンチを埋め込む第３絶縁膜層を形成する工程と、
前記第４絶縁膜層が露出されるように前記第３絶縁膜層を平坦化する工程と、
前記第４絶縁膜層をエッチング保護膜として前記一対のフィン上の前記第３絶縁膜層部分を選択的にエッチングする工程と、を含み、
前記エッチングマスクを形成する工程は、
前記エッチングされた第３絶縁膜層を備える結果物の全面に前記一対のフィンの間を埋め込むエッチングマスク層を形成する工程と、
前記第１絶縁膜を露出させるように前記エッチングマスク層及び前記第４絶縁膜層を平坦化する工程と、を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記エッチングマスク層及び前記第４絶縁膜層は、窒化膜層をそれぞれ備え、前記第３絶縁膜層は、酸化膜を備えることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記エッチングマスク及び前記第３絶縁膜は、前記第１絶縁膜に対してエッチング選択比を有する同じ物質で形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１９】
前記エッチングマスク及び前記第３絶縁膜を形成する工程は、
前記一対のフィンが形成された結果物の全面に前記第２トレンチを埋め込む第３絶縁膜層を形成する工程と、
前記第１絶縁膜が露出されるように前記第３絶縁膜層を平坦化する工程と、を含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記第３絶縁膜層は、窒化膜層を備えることを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、フィン型チャンネル領域を備える半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の性能を向上させうるＦｉｎＦＥＴ構造が研究されている。例えば、特許文献１は、ＦｉｎＦＥＴ及びフィンメモリセルについて開示している。他の例として、特許文献２は、絶縁層上に形成されたフィンを含むＦｉｎＦＥＴについて開示している。
【０００３】
ＦｉｎＦＥＴは、鰭状に形成されたフィンの上面及び側面をチャンネル領域として利用できる。これにより、ＦｉｎＦＥＴは、平面型トランジスタよりチャンネル面積を広くできて、大きい電流の流れを提供できる。その結果、ＦｉｎＦＥＴは、平面型トランジスタより高い性能を提供できる。
【０００４】
しかし、特許文献１及び２によるＦｉｎＦＥＴは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を利用して製造されることによって、フィンが基板の本体からフローティングされる問題がある。これにより、ボディバイアスを利用したトランジスタのしきい電圧の制御が不可能であり、その結果、ＣＭＯＳトランジスタのしきい電圧の調節が難しい。一方、通常のバルク基板を利用すれば、ドレイン空乏領域が拡張されて接合漏れ電流、オフ電流及び接合キャパシタンスが増加しうる。さらに、高集積素子では、短チャンネル効果によってしきい電圧が降下し、オフ電流がさらに増加しうる。
【０００５】
ＦｉｎＦＥＴにおいて、もう一つの問題は、高いコンタクト抵抗である。例えば、特許文献１によるＦｉｎＦＥＴは、フィンを横切って形成されたビットラインコンタクトを備える。この場合、ビットラインコンタクトとフィンの狭い上面とが接触して、ビットラインコンタクト抵抗が非常に高くなる。それと共に、ビットラインコンタクトを形成するためにフィンが曲がる構造となって、製造上の難しさがある。
【０００６】
特許文献２によれば、ソース及びドレイン領域がフィンと連結され、コンタクト面積を確保するように広く形成されている。しかし、ソース及びドレイン領域のため、フィンの間の距離が広くなり、その結果、ＦｉｎＦＥＴの集積度が低下するという問題が発生しうる。
【０００７】
ＦｉｎＦＥＴの製造において、もう一つの問題は、基板から突出した薄いフィンが倒れてつぶれる現象である。このようなフィンのつぶれは、フィンの幅が薄くなるほど、さらに深刻になっている。例えば、特許文献１で、フィンは、基板から高く突出しており、側面方向には固定されていない。したがって、フィンは、製造工程で容易に倒れてつぶれうる。
【特許文献１】米国特許第６,６６４,５８２号明細書（Ｄａｖｉｄ Ｍ.Ｆｒｉｅｄら，“ＦＩＮ ＭＥＭＯＲＹ ＣＥＬＬ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ”）
【０００８】
【特許文献２】米国特許第６,８７６,０４２号明細書（Ｂｉｎ Ｙｕら，“ＡＤＤＩＴＩＯＮＡＬ ＧＡＴＥ ＣＯＮＴＲＯＬ ＦＯＲ Ａ ＤＯＵＢＬＥ−ＧＡＴＥ ＭＯＳＦＥＴ”）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、前述した問題点を克服するためのものであって、ボディバイアス制御が可能でありつつ、ＳＯＩ構造の長所を採択でき、高い動作電流及び低いコンタクト抵抗を提供して、高い性能を有する半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記課題を解決するための本発明の一態様によれば、次の工程を含む半導体素子の製造方法が提供される。半導体基板内の第１トレンチを埋め込み、前記半導体基板上に突出した少なくとも一つ以上の第１絶縁膜を形成する。前記半導体基板上に突出した前記第１絶縁膜部分の両側壁に前記半導体基板の少なくとも一部分を覆い、他の部分を露出させる第２絶縁膜スペーサを形成する。前記第２絶縁膜スペーサをエッチング保護膜とし、前記露出された前記半導体基板の他の部分をエッチングして第２トレンチを形成することによって、前記半導体基板の本体から突出し、前記第１絶縁膜の両側壁に接する少なくとも一対のフィンを形成する。前記第２トレンチを埋め込む第３絶縁膜を形成する。前記第３絶縁膜に対して選択的に前記第１絶縁膜を所定深さまでエッチングする。前記エッチング後に残留された第１絶縁膜上の前記一対のフィン部分の間に埋め込まれて、前記一対のフィンに同時に対応し、前記一対のフィンとそれぞれ絶縁されたゲート電極を形成する。
【００１１】
前記本発明の一側面によれば、前記第１絶縁膜をエッチングする工程は、湿式エッチングを利用して行える。
【００１２】
前記本発明の他の側面によれば、前記ゲート電極と前記一対のフィンとの間にゲート絶縁膜を形成する工程をさらに含みうる。さらに、前記ゲート絶縁膜と前記ゲート電極との間に前記ゲート電極と絶縁されたストレージノードを形成する工程をさらに含みうる。
【００１３】
前記課題を解決するための本発明の他の態様によれば、次の工程を含む半導体素子の製造方法が提供される。半導体基板内の第１トレンチを埋め込み、前記半導体基板上に突出した少なくとも一つ以上の第１絶縁膜を形成する。前記半導体基板上に突出した前記第１絶縁膜部分の両側壁に前記半導体基板の少なくとも一部分を覆い、他の部分上を露出させる第２絶縁膜スペーサを形成する。前記第２絶縁膜スペーサをエッチング保護膜とし、前記露出された前記半導体基板の他の部分をエッチングして第２トレンチを形成することによって、前記半導体基板の本体から突出し、前記第１絶縁膜の両側壁に接する少なくとも一対のフィンを形成する。前記第２トレンチを埋め込む第３絶縁膜を形成する。少なくとも前記第１絶縁膜を露出し、前記第３絶縁膜を覆うエッチングマスクを形成する。前記エッチングマスクをエッチング保護膜として前記露出された第１絶縁膜を所定深さまでエッチングする。前記エッチング後に残留された第１絶縁膜上の前記一対のフィン部分の間に埋め込まれて、前記一対のフィンに同時に対応し、前記一対のフィンとそれぞれ絶縁されたゲート電極を形成する。前記ゲート電極を介して相互離隔され、それぞれが前記第１絶縁膜上の前記一対のフィン部分の間に埋め込まれて、前記一対のフィンの側壁に同時に電気的に連結されたソースコンタクトプラグ及びドレインコンタクトプラグを形成する。
【００１４】
前記本発明の一側面によれば、前記エッチングマスクは、前記一対のフィンをさらに露出させるように形成できる。
【００１５】
前記本発明の他の側面によれば、前記エッチングマスクの側壁は、前記一対のフィンに接するように形成できる。
【００１６】
前記本発明のさらに他の側面によれば、前記エッチングマスクは、前記一対のフィンをさらに覆うように形成できる。
【発明の効果】
【００１７】
本発明によれは、ボディバイアス制御が可能でありつつ、ＳＯＩ構造の長所を採択でき、高い動作電流と低いコンタクト抵抗とを提供して高い性能を有しうる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して本発明による望ましい実施例を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施例に限定されるものではなく、異なる多様な形態に具現され、単に、本実施例は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面での構成要素は、説明の便宜のためにそのサイズが誇張されている。
【００１９】
本発明による半導体素子は、薄いフィンをチャンネル領域として利用するＦｉｎＦＥＴでありうる。但し、本発明による半導体素子は、ＦｉｎＦＥＴに制限されず、ＦｉｎＦＥＴを利用するメモリ素子となることもある。例えば、メモリ素子は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、相転移メモリ（ＰＲＡＭ：Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、抵抗メモリ（ＲＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）またはＮＯＲ型のフラッシュメモリを含みうる。
【００２０】
［実施例］
［第１実施例］
図１ないし図１０は、本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【００２１】
図１を参照すれば、半導体基板１１０上にハードマスクパターン１１５が形成されうる。半導体基板１１０は、バルクシリコン、バルクシリコン−ゲルマニウムまたはこれらの上にシリコンまたはシリコン−ゲルマニウムエピ層を備える複合構造でありうる。ハードマスクパターン１１５は、以後の第１トレンチ（図２の１２０）が形成される領域を限定できる。例えば、ハードマスクパターン１１５は、直線に延びるラインパターンであり、図面には二つの直線ラインが示されているが、これに限らず、複数の直線ラインパターンとしてもよい。
【００２２】
ハードマスクパターン１１５は、半導体基板１１０上にハードマスク層（図示せず）を形成し、ハードマスク層をパターニングして形成されうる。パターニングは、通常的なフォトリソグラフィ及びエッチング技術を利用して行われうる。ハードマスク層は、半導体基板１１０に対してエッチング選択比を有する物質で形成されうる。例えば、ハードマスク層は、窒化膜層または酸化窒化膜層を備えうる。
【００２３】
図２を参照すれば、ハードマスクパターン１１５をエッチング保護膜として半導体基板１１０をエッチングして、第１トレンチ１２０が形成されうる。第１トレンチ１２０の深さは、以後に形成されるフィン（図５の１０５ａ、１０５ｂ）の高さによって選択されうる。図面には一つの第１トレンチ１２０が示されているが、これに限らず、複数の第１トレンチ１２０がアレイに配置されるようにしてもよい。
【００２４】
図３を参照すれば、第１トレンチ（図２の１２０）を埋め込む第１絶縁膜１２５を形成する。さらに具体的には、図２の構造の全面に少なくとも第１トレンチ（図２の１２０）を埋め込むように第１絶縁膜層（図示せず）を蒸着する。例えば、第１絶縁膜層は、酸化膜層を備えうる。次いで、ハードマスクパターン（図２の１１５）が露出されるように第１絶縁膜層を平坦化して、第１絶縁膜１２５が形成されうる。例えば、平坦化は、エッチバックまたは化学・機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を利用して行われうる。
【００２５】
次いで、ハードマスクパターン１１５が第１絶縁膜１２５に対して選択的に除去されうる。これにより、第１絶縁膜１２５は、半導体基板１１０内に形成された第１トレンチ（図２の１１５）を埋め込むだけでなく、半導体基板１１０上に突出しうる。ハードマスクパターン１１５は、第１絶縁膜１２５に対してエッチング選択比を有する物質で形成されうる。例えば、第１絶縁膜１２５が酸化膜で形成されれば、ハードマスクパターン１１５は、酸化窒化膜または窒化膜で形成されうる。
【００２６】
図４を参照すれば、半導体基板１１０上に突出した第１絶縁膜１２５部分の両側壁１２７に第２絶縁膜スペーサ１３０を形成できる。第２絶縁膜スペーサ１３０は、半導体基板１１０のフィン（図５の１０５ａ、１０５ｂ）が形成される部分を覆い、その周囲の半導体基板１１０の他の部分を露出しうる。
【００２７】
第２絶縁膜スペーサ１３０は、物質膜の蒸着及びエッチング工程を利用して形成されうる。例えば、第１絶縁膜１２５が形成された結果物の全面に第２絶縁膜層（図示せず）を形成する。次いで、第２絶縁膜層を異方性エッチングして半導体基板１１０の他の部分を露出させる。異方性エッチングの直進性によって突出した第１絶縁膜１２５部分の側壁１２７に第２絶縁膜スペーサ１３０が形成されうる。すなわち、第２絶縁膜スペーサ１３０は、突出した第１絶縁膜１２５部分の側壁１２７に自己整列方式で形成されうる。
【００２８】
第２絶縁膜スペーサ１３０の幅は、第２絶縁膜層の厚さによって容易に調節されうる。例えば、第２絶縁膜層は、窒化膜層または酸化窒化膜層を備えうる。
【００２９】
図５を参照すれば、第２絶縁膜スペーサ（図４の１３０）をエッチング保護膜として半導体基板１１０の露出された部分をエッチングして第２トレンチ１３３が形成されうる。これにより、半導体基板１１０の本体１０２から突出し、第１絶縁膜１２５の両側壁に接する少なくとも一対のフィン１０５ａ，１０５ｂが形成されうる。すなわち、半導体基板１１０は、本体１０２と一対のフィン１０５ａ，１０５ｂとを備える。
【００３０】
一対のフィン１０５ａ，１０５ｂの幅は、第２絶縁膜スペーサ（図４の１３０）の幅によって決定されうる。したがって、第２絶縁膜スペーサ（図４の１３０）の幅を調節することによって、フィン１０５ａ，１０５ｂの幅が容易に調節されうる。これにより、微細な幅、例えば、サブミクロンの幅を有するフィン１０５ａ，１０５ｂが製造されうる。
【００３１】
フィン１０５ａ，１０５ｂの一側面は、第１絶縁膜１２５と接している。すなわち、フィン１０５ａ，１０５ｂの一側面は、第１絶縁膜１２５によって支持されうる。これにより、大きい高さと微細な幅とを有するフィン１０５ａ，１０５ｂも倒れずに安定的に支持されうる。すなわち、フィン１０５ａ，１０５ｂのつぶれ現象が大きく改善されうる。
【００３２】
図面には一対のフィン１０５ａ，１０５ｂが示されているが、これに限らず、複数の第１絶縁膜１２５がアレイに配置され、各第１絶縁膜１２５の両側壁１２７に一対のフィン１０５ａ，１０５ｂがそれぞれさらに形成されるようにしてもよい。
【００３３】
図６を参照すれば、第２トレンチ（図５の１３３）を埋め込む埋没絶縁膜１３５が形成されうる。具体的には、図５の構造の全面に少なくとも第２トレンチ（図５の１３３）を埋め込む第３絶縁膜層（図示せず）を形成する。例えば、第３絶縁膜層は、酸化膜でありうる。次いで、フィン１０５ａ，１０５ｂが露出されるように第３絶縁膜層を平坦化して、埋没絶縁膜１３５が形成されうる。埋没絶縁膜１３５は、一対のフィン１０５ａ，１０５ｂを隣接する他のフィン（図示せず）から分離させるのに利用されうる。
【００３４】
図７を参照すれば、第１絶縁膜１２５を露出し、少なくとも埋没絶縁膜１３５を覆うエッチングマスク１４０が形成されうる。例えば、埋没絶縁膜１３５が形成された結果物の全面にエッチングマスク層（図示せず）を形成し、エッチングマスク層をパターニングしてエッチングマスク１４０が形成されうる。
【００３５】
エッチングマスク層は、第１絶縁膜１２５に対してエッチング選択比を有する物質で形成されうる。例えば、エッチングマスク層は、フォトレジスト層で形成されうる。
【００３６】
図８を参照すれば、エッチングマスク（図７の１４０）をエッチング保護膜として露出された第１絶縁膜（図７の１２５）を所定深さまでエッチングして素子絶縁膜１２５’を形成する。素子絶縁膜１２５’は、エッチングされかつ残留された第１絶縁膜１２５の一部分である。これにより、素子絶縁膜１２５’及びフィン１０５ａ，１０５ｂの上部部分で取り囲まれた第１トレンチの上部部分１２０’が露出される。この場合にも、フィン１０５ａ，１０５ｂは、素子絶縁膜１２５’と埋没絶縁膜１３５とによって支持されうる。
【００３７】
さらに具体的には、エッチング工程は、湿式エッチングを利用して行われうる。湿式エッチングは、第１絶縁膜（図７の１２５）をエッチングマスク（図７の１４０）に対して選択的にエッチングできるエッチング液、例えば、薄いＨＦまたはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を含みうる。
【００３８】
図９を参照すれば、素子絶縁膜１２５’上のフィン１０５ａ，１０５ｂ部分の間に埋め込まれたゲート電極１５０及び、フィン１０５ａ，１０５ｂとゲート電極１５０との間に介在されたゲート絶縁膜１４５が形成されうる。すなわち、ゲート電極１５０は、ゲート絶縁膜１４５によってフィン１０５ａ，１０５ｂと絶縁され、素子絶縁膜１２５’によって本体１０２と絶縁されうる。ゲート電極１５０は、フィン１０５ａ，１０５ｂに同時に対応しうる。この場合、ゲート電極１５０の両側壁に対応するフィン１０５ａ，１０５ｂ部分は、チャンネル領域（図示せず）として利用されうる。
【００３９】
例えば、第１トレンチ上部部分１２０’によって露出されたフィン１０５ａ，１０５ｂの上部部分上にゲート絶縁膜層（図示せず）を形成する。例えば、ゲート絶縁膜層は、フィン１０５ａ，１０５ｂを熱酸化させて形成されうる。次いで、ゲート絶縁膜層上に少なくとも第１トレンチ上部部分１２０’を埋め込むようにゲート電極層（図示せず）を形成する。例えば、ゲート電極層は、ポリシリコン層を備えうる。次いで、埋没絶縁膜１３５が露出されるようにゲート電極層を平坦化する。次いで、平坦化されたゲート電極層及びゲート絶縁膜層をパターニングすることによって、ゲート絶縁膜１４５及びゲート電極１５０が形成されうる。
【００４０】
図１０を参照すれば、ゲート電極１５０を介して離隔され、フィン１０５ａ，１０５ｂの間にそれぞれ埋め込まれたソースコンタクトプラグ１５５及びドレインコンタクトプラグ１６０が形成されうる。ソースコンタクトプラグ１５５は、フィン１０５ａ，１０５ｂと同時に電気的に連結される。この場合、ソースコンタクトプラグ１５５と接するフィン１０５ａ，１０５ｂ部分は、ソース（図示せず）となりうる。同様に、ドレインコンタクトプラグ１６０は、フィン１０５ａ，１０５ｂと同時に電気的に連結される。この場合、ドレインコンタクトプラグ１６０と接するフィン１０５ａ，１０５ｂ部分は、ドレイン（図示せず）となりうる。
【００４１】
例えば、ソース及びドレインは、フィン１０５ａ，１０５ｂが不純物でドーピングされた領域となりうる。ソース及びドレインは、同じ導電型の不純物、例えば、ｎ型不純物またはｐ型不純物でドーピングされうる。
【００４２】
ソースコンタクトプラグ１５５及びソース、そして、ドレインコンタクトプラグ１６０及びドレインのコンタクト抵抗は、従来よりはるかに低い。なぜなら、ソースコンタクトプラグ１５５及びドレインコンタクトプラグ１６０は、フィン１０５ａ，１０５ｂの両内側面の部分に同時に連結されるためである。コンタクト抵抗のような寄生抵抗は、半導体素子の集積度が高いほどさらに問題となる。したがって、ソースコンタクトプラグ１５５及びドレインコンタクトプラグ１６０は、高集積半導体素子の寄生抵抗成分を減少させて動作速度の向上に寄与できる。
【００４３】
さらに具体的には、ゲート電極１５０の両側の第１トレンチ上部部分（図９の１２０’）を埋め込む層間絶縁膜層（図示せず）を形成できる。次いで、層間絶縁膜層にソースコンタクトホール（図示せず）及びドレインコンタクトホール（図示せず）を形成できる。次いで、少なくともソースコンタクトホール及びドレインコンタクトホールを埋め込むプラグ層（図示せず）を埋め込む。次いで、フィン１０５ａ，１０５ｂが露出されるようにプラグ層を平坦化することによって、ソースコンタクトプラグ１５５及びドレインコンタクトプラグ１６０がそれぞれ形成されうる。
【００４４】
プラグ層は、不純物でドーピングされたポリシリコン、金属または金属シリサイドを備えうる。この場合、ソースコンタクトプラグ１５５とゲート電極１５０との間、及びドレインコンタクトプラグ１６０とゲート電極１５０との間には、層間絶縁膜層が残留されうる。
【００４５】
次いで、当業者に知られた方法によって半導体素子の製造が完了されうる。例えば、半導体素子がＦｉｎＦＥＴを利用するロジック素子である場合、ソースコンタクトプラグ１５５、ドレインコンタクトプラグ１６０及びゲート電極１５０に連結された多層の金属配線構造がさらに形成されうる。
【００４６】
他の例として、半導体素子がＦｉｎＦＥＴを利用するメモリ素子、例えば、ＤＲＡＭ、ＲＲＡＭ、ＦｅＲＡＭまたはＰＲＡＭである場合、ソースコンタクトプラグ１５５またはドレインコンタクトプラグ１６０上にストレージノード（図示せず）がさらに形成されうる。
【００４７】
さらに他の例として、半導体素子がフラッシュメモリまたはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリである場合、ゲート電極１５０とゲート絶縁膜１４５との間に電荷保存または電荷トラップのためのストレージノード（図示せず）がさらに形成されうる。この場合、ストレージノードは、ゲート電極１５０と絶縁されうる。さらに、ストレージノードは、ゲート電極１５０の形成前に形成されうる。
【００４８】
以下では、図１０を参照して、本発明による半導体素子の構造及び動作について説明する。
【００４９】
半導体素子を側面方向に見れば、順次に埋没絶縁膜１３５、フィン１０５ａ，１０５ｂの一つ及びゲート電極１５０順序のの積層構造、すなわち、ＳＯＩ構造が形成されうる。但し、フィン１０５ａ，１０５ｂは、下部の本体１０２と連結されているという点で、フィン１０５ａ，１０５ｂが本体からフローティングされた通常のＳＯＩ構造と異なりうる。しかし、本体１０２と連結されたフィン１０５ａ，１０５ｂの断面積は、フィン１０５ａ，１０５ｂの全体面積で非常に小さいという点で、半導体素子は、ＳＯＩ類似構造と呼ばれる。
【００５０】
さらに具体的には、半導体素子の動作時、フィン１０５ａ，１０５ｂに形成されたチャンネル領域、ソース及びドレインの空乏領域は制限されうる。特に、フィン１０５ａ，１０５ｂの幅が狭いほど、空乏領域は、さらに制限されうる。例えば、空乏領域は、フィン１０５ａ，１０５ｂの幅方向には非常に制限され、高さ方向に沿ってのみ形成されうる。しかし、フィン１０５ａ，１０５ｂの幅が狭くなれば、高さ方向に沿って形成された空乏領域の影響は、非常に減少する。
【００５１】
したがって、フィン１０５ａ，１０５ｂが本体１０２に連結されていることにも拘わらず、半導体基板１１０は、ＳＯＩ構造と類似した、すなわち、ＳＯＩ類似構造となりうる。これにより、空乏領域の拡張によって発生するオフ電流、接合漏れ電流、接合キャパシタンスが減少しうる。接合漏れ電流の減少は、半導体素子、例えば、メモリ素子のセンシングマージンを改善させ、パワー消費を減少させうる。また、半導体素子の集積度が上昇するほど問題となる短チャンネル効果も抑制されうる。
【００５２】
それにも拘わらず、本体１０２に電圧を印加することによって、フィン１０５ａ，１０５ｂにボディバイアスを印加できるという長所は維持される。これにより、半導体素子、例えば、ＣＭＯＳ ＦｉｎＦＥＴのしきい電圧を容易に調節できる。例えば、ＮＭＯＳ ＦｉｎＦＥＴとＰＭＯＳ ＦｉｎＦＥＴとのボディバイアスを調節して、二つのＦｉｎＦＥＴのしきい電圧を類似に調節できる。
【００５３】
［第２実施例］
図１１ないし図１３は、本発明の第２実施例による半導体素子の製造方法の一部分を示す斜視図である。第２実施例は、第１実施例の変形であって、第１実施例を参照できる。第２実施例による半導体素子の構造及び動作は、第１実施例による半導体素子の構造及び動作を参照できる。同じ参照符号は、同一または類似した構成要素を表す。
【００５４】
第１実施例の図１ないし図５を参照すれば、第２トレンチ１３３が形成され、これにより、第１絶縁膜１２５の両側壁に接し、本体１０２から突出した一対のフィン１０５ａ，１０５ｂが形成されうる。
【００５５】
図１１を参照すれば、第２トレンチ１３３が形成された結果物の全面にパッド絶縁膜層１６５が形成される。例えば、パッド絶縁膜層１６５は、窒化膜層または酸化窒化膜層を備えうる。次いで、パッド絶縁膜層１６５が形成された結果物の全面に少なくとも第２トレンチ（図５の１３３）を埋め込む第３絶縁膜層（図示せず）を形成する。次いで、パッド絶縁膜層１６５が露出されるように第３絶縁膜層を平坦化することによって、埋没絶縁膜１３５が形成されうる。
【００５６】
図１２を参照すれば、パッド絶縁膜層１６５をエッチング保護膜としてフィン１０５ａ，１０５ｂ上の埋没絶縁膜１３５がエッチングされうる。
【００５７】
図１３を参照すれば、図１２の結果物の全面にエッチングマスク層（図示せず）を形成する。エッチングマスク層は、第１絶縁膜１２５に対してエッチング選択比を有する物質で形成されうる。例えば、エッチングマスク層は、窒化膜または酸化窒化膜を備えうる。次いで、第１絶縁膜１２５が露出されるようにエッチングマスク層を平坦化することによって、エッチングマスク１４０ａが形成されうる。
【００５８】
次いで、第１実施例の図８ないし図１０を参照して、半導体素子の製造が完了されうる。
【００５９】
第２実施例によれば、エッチングマスク１４０ａは、埋没絶縁膜１３５及びフィン１０５ａ，１０５ｂを覆うように自己整列方式で形成されうる。したがって、エッチングマスク１４０ａの誤整列が防止されうる。例えば、エッチングマスク１４０ａが埋没絶縁膜１３５を完全に覆えなければ、第１絶縁膜１２５のエッチング工程で埋没絶縁膜１３５がエッチングされる問題が発生する恐れがある。
【００６０】
さらに、エッチングマスク１４０ａが第１絶縁膜１２５のエッジ部分を覆えば、第１絶縁膜１２５のエッチング工程でエッジ部分の第１絶縁膜１２５が残留されうる。しかし、このような問題は、自己整列されたエッチングマスク１４０ａによって解決されうる。これにより、工程マージンが大幅向上し、その結果、半導体素子の信頼性が向上しうる。
【００６１】
［第３実施例］
図１４は、本発明の第３実施例による半導体素子の製造方法の一部分を示す斜視図である。第３実施例は、第２実施例の変形であり、したがって、第１及び第２実施例を参照できる。第３実施例による半導体素子の構造及び動作は、第１実施例による半導体素子の構造及び動作を参照できる。同じ参照符号は、同一または類似した構成要素を表す。
【００６２】
第１実施例の図１ないし図５を参照すれば、第２トレンチ１３３が形成され、これにより、第１絶縁膜１２５の両側壁に接し、本体１０２から突出した一対のフィン１０５ａ，１０５ｂが形成されうる。
【００６３】
図１２を参照すれば、埋没絶縁膜１３５がさらにエッチングされ、これにより、フィン１０５ａ，１０５ｂの側面の上部に形成されたパッド絶縁膜１６５が露出されうる。例えば、第３実施例では、第２実施例より埋没絶縁膜１３５のエッチング時間をさらに延長させうる。
【００６４】
図１４を参照すれば、フィン１０５ａ，１０５ｂの側面上のパッド絶縁膜１６５が露出された結果物の全面にエッチングマスク層（図示せず）を形成する。例えば、エッチングマスク層は、窒化膜または酸化窒化膜を備えうる。次いで、フィン１０５ａ，１０５ｂが露出されるようにエッチングマスク層及び第１絶縁膜１２５を平坦化することによって、エッチングマスク１４０ｂが形成されうる。エッチングマスク１４０ｂとパッド絶縁膜層１６５とは、同じ物質、例えば、窒化膜で形成され、その場合、窒化膜は、フィン１０５ａ，１０５ｂの側壁に接するように形成されうる。
【００６５】
第３実施例によるエッチングマスク１４０ｂも第２実施例と同様に自己整列方式で形成されうる。したがって、第３実施例は、第２実施例と類似した効果を有しうる。但し、第３実施例によれば、フィン１０５ａ，１０５ｂの上面が露出され、以後の工程で露出されたフィン１０５ａ，１０５ｂの上面は、チャンネル領域として利用されうる。
【００６６】
［第４実施例］
図１５は、本発明の第４実施例による半導体素子の製造方法の一部分を示す斜視図である。第４実施例は、第１実施例の変形であり、したがって、第１実施例を参照できる。第４実施例による半導体素子の構造及び動作は、第１実施例による半導体素子の構造及び動作を参照できる。同じ参照符号は、同一または類似した構成要素を表す。
【００６７】
第１実施例の図１ないし図５を参照すれば、第２トレンチ１３３が形成され、これにより、第１絶縁膜１２５の両側壁に接し、本体１０２から突出した一対のフィン１０５ａ，１０５ｂが形成されうる。
【００６８】
図１５を参照すれば、図５の結果物の前面に少なくとも第２トレンチ１３３を埋め込む第３絶縁膜層（図示せず）が形成されうる。第３絶縁膜層は、第１絶縁膜１２５に対してエッチング選択比を有する物質で形成されうる。例えば、第１絶縁膜１２５は、酸化膜を備え、第３絶縁膜層は、窒化膜層または酸化窒化膜層を備えうる。
【００６９】
次いで、第１絶縁膜１２５が露出されるように第３絶縁膜層が平坦化されうる。これにより、フィン１０５ａ，１０５ｂの側壁に接する埋没絶縁膜１３５ａ、及び埋没絶縁膜１３５とフィン１０５ａ，１０５ｂ上のエッチングマスク１４０ｃとが同時に形成されうる。この場合、埋没絶縁膜１３５及びエッチングマスク１４０ｃは、実質的に同じ物質として区分されず、便宜上、点線で区分される。
【００７０】
次いで、図８ないし図１０を参照して、半導体素子の製造が完了されうる。
【００７１】
第４実施例によれば、エッチングマスク１４０ｃは、埋没絶縁膜１３５ａ及びフィン１０５ａ，１０５ｂ上に自己整列方式で形成されうる。したがって、第４実施例は、第２実施例と類似した効果を有しうる。
【００７２】
［第５実施例］
図１６は、本発明の第５実施例による半導体素子の製造方法の一部分を示す斜視図である。
【００７３】
第５実施例は、第４実施例の変形であり、したがって、第４実施例を参照できる。第５実施例による半導体素子の構造及び動作は、第１実施例による半導体素子の構造及び動作を参照できる。同じ参照符号は、同一または類似した構成要素を表す。
【００７４】
図１５を参照すれば、第３絶縁膜層に対する平坦化がさらに進められ、これにより、フィン１０５ａ，１０５ｂが露出されうる。これにより、図１６に示したように、埋没絶縁膜１３５ａがフィン１０５ａ，１０５ｂの側壁に形成され、フィン１０５ａ，１０５ｂの上部には、別途のエッチングマスクが残存しなくなる。この場合、埋没絶縁膜１３５ａは、第１絶縁膜１２５に対してエッチング選択比を有するため、実質的にエッチングマスクの役割を行える。
【００７５】
第５実施例によれば、エッチングマスクの役割を行う埋没絶縁膜１３５ａが自己整列方式で形成されうる。この場合、フィン１０５ａ，１０５ｂの上部は露出されうる。したがって、第５実施例は、第４実施例及び第３実施例の長所を有しうる。
【００７６】
発明の特定の実施例についての以上の説明は、例示及び説明を目的として提供された。また、本発明で半導体素子は、ＦｉｎＦＥＴ及びそれを利用するメモリ素子を備えうる。また、本発明でＲＡＭは、提示した単位セルが行列で配列されたＮＯＲ型のアレイ構造を含みうる。本発明は、前記実施例に限定されず、本発明の技術的思想内で当業者によって前記実施例を組合わせて実施するなど色々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００７７】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図２】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図３】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図４】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図５】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図６】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図７】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図８】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図９】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図１０】本発明の第１実施例による半導体素子の製造方法を示す斜視図である。
【図１１】本発明の第２実施例による半導体素子の製造方法の一部分を示す斜視図である。
【図１２】本発明の第２実施例による半導体素子の製造方法の一部分を示す斜視図である。
【図１３】本発明の第２実施例による半導体素子の製造方法の一部分を示す斜視図である。
【図１４】本発明の第３実施例による半導体素子の製造方法の一部分を示す斜視図である。
【図１５】本発明の第４実施例による半導体素子の製造方法の一部分を示す斜視図である。
【図１６】本発明の第５実施例による半導体素子の製造方法の一部分を示す斜視図である。
【符号の説明】
【００７９】
１０２  本体
１０５ａ、１０５ｂ  フィン
１１０  半導体基板
１２５’  素子絶縁膜
１３５  埋没絶縁膜
１４５  ゲート絶縁膜
１５０  ゲート電極
１５５  ソースコンタクトプラグ
１６０  ドレインコンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007067391.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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