(57)【要約】【課題】従来よりも大きな破壊耐量を有する半導体装置を提供する。【解決手段】半導体基体１１０，１１２における同一耐圧構造内に、互いに並列の関係にあるｎ型のＩＧＢＴ１０２と、ｎ型のＭＯＳＦＥＴ１０４とを有する半導体装置であって、ＭＯＳＦＥＴ１０４のドレイン・ソース降伏電圧は、ＩＧＢＴ１０２のコレクタ・エミッタ降伏電圧より小さいことを特徴とする半導体装置１００。ＩＧＢＴ１０２が形成されたＩＧＢＴ活性領域ＡＲ（１）と、ＭＯＳＦＥＴ１０４が形成されたＭＯＳＦＥＴ活性領域ＡＲ（２）とは、不活性領域としてのゲートフィンガーＦにより分離されている。【選択図】図１
2007266550.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体における同一耐圧構造内に、互いに並列の関係にある第１導電型のドリフト領域を有するＩＧＢＴと、第１導電型のドリフト領域を有するＭＯＳＦＥＴとを有する半導体装置であって、
前記ＭＯＳＦＥＴのドレイン・ソース降伏電圧は、前記ＩＧＢＴのコレクタ・エミッタ降伏電圧より小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ＩＧＢＴのゲート電極と前記ＭＯＳＦＥＴのゲート電極とは、同電位に接続され、
前記ＩＧＢＴのエミッタ領域と前記ＭＯＳＦＥＴのソース領域とは、共通のエミッタ電極に接続され、
前記ＩＧＢＴのコレクタ領域と前記ＭＯＳＦＥＴのドレイン領域とは、共通のコレクタ電極により接続され、
前記ＭＯＳＦＥＴの前記ドリフト領域の厚さは、前記ＩＧＢＴの前記ドリフト領域の厚さよりも薄いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ＩＧＢＴは、ＩＧＢＴ活性領域に形成され、
前記ＭＯＳＦＥＴは、ＭＯＳＦＥＴ活性領域に形成され、
前記ＩＧＢＴ活性領域と前記ＭＯＳＦＥＴ活性領域とは、第２導電型の不活性領域により分離されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記不活性領域の幅は、前記ＩＧＢＴ活性領域におけるドリフト領域の厚さよりも大きい値を有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記ＩＧＢＴは、ｐｎ接合から少数キャリアを注入するタイプのＩＧＢＴであることを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれかに記載の半導体装置において、
前記ＩＧＢＴは、ショットキ接合から少数キャリアを注入するタイプのＩＧＢＴであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴは、オン動作時にｐｎ接合などから半導体基体内にホールを注入して伝導度変調を起こさせることにより、本来は高抵抗に設定されている半導体基体を低抵抗化することでオン抵抗を低くすることができるパワー用半導体装置である。
【０００３】
近年、このようなＩＧＢＴを改良した半導体装置として、通常のＩＧＢＴよりもスイッチング速度が速く、外付けの転流ダイオードを必要としないアノードショート型の半導体装置が知られている(例えば、特許文献１参照。)。図９は、そのような従来の半導体装置９００を説明するために示す図である。
【０００４】
従来の半導体装置９００は、図９に示すように、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴという。）９０２と、絶縁ゲートトランジスタ（以下、ＭＯＳＦＥＴという。）９０４とが互いに並列の関係に形成された半導体装置である。ＩＧＢＴ９０２は、第２主面側にｐ＋型拡散層９３８が形成されたｎ＋型半導体基板９２０と、ｎ＋型半導体基板９２０の第１主面に形成されたｎ−型ドリフト領域９２２と、ｎ−型ドリフト領域９２２の表面に形成されたｐ型ベース領域９２４と、ｐ型ベース領域９２４の表面に形成され、エミッタ電極９３６と接続されたｎ＋型エミッタ領域９２６と、ｐ型ベース領域９２４の表面にゲート絶縁膜９３０を介して形成されたゲート電極９３２と、ｐ＋型拡散層９３８の第２主面側に形成されたコレクタ電極９４０とを備える。なお、第１主面とはゲート電極が形成される側の面のことをいい、第２主面とはコレクタ電極が形成される側の面のことをいうこととする。
【０００５】
従来の半導体装置９００においては、図９に示すように、ｎ＋型半導体基板９２０の右半分の部分にはｐ＋型拡散層９３８が形成されているため、この部分は上記したようにＩＧＢＴ９０２として動作する。一方、ｎ＋型半導体基板９２０の左半分の部分にはｐ＋型拡散層９３８が形成されていないため、この部分はＭＯＳＦＥＴ９０４として動作する。
【０００６】
このため、従来の半導体装置９００によれば、ＩＧＢＴ９０２とは別に、ＩＧＢＴ９０２とは互いに並列の関係にあるＭＯＳＦＥＴ９０４を備えるため、比較的小さな電流を流す場合のオン電圧を小さくすることが可能となる。
【０００７】
また、従来の半導体装置９００によれば、ＭＯＳＦＥＴ９０４が形成されている部分においては、半導体基体にホールが注入されないため、 ターンオフ時間を短縮してスイッチング速度を速くすることが可能となる。
【０００８】
また、従来の半導体装置９００によれば、ＭＯＳＦＥＴ９０４が形成されている部分においては、ｎ＋型半導体基板９２０とコレクタ電極９４０とがオーミック接続されるようになるため、ｐ型ベース領域９２４とｎ−型ドリフト層９２２との界面に形成されるｐｎダイオードが内部転流ダイオードとして利用可能となり、この半導体装置９００を転流用ダイオードを必要とする用途に用いる場合に外付けの転流ダイオードを必要としなくなる。
【０００９】
【特許文献１】特開平７−３０２８９８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、パワー用半導体装置においては、大きな破壊耐量を有する半導体装置が求められている。しかしながら、ＩＧＢＴは、オフ動作時にコレクタ・エミッタ降伏電圧を超える電圧が印加されると、アバランシェ電流により寄生のｎｐｎｐのサイリスタがオンしてしまうため、小さい破壊耐量しか有しないのが実情である。このため、従来の半導体装置９００においても、このように小さい破壊耐量しか有しないＩＧＢＴ９０２を備えているため、小さい破壊耐量しか有しないという問題がある。
【００１１】
そこで、本発明はこのような問題を解決するためになされたもので、従来よりも大きな破壊耐量を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基体における同一耐圧構造内に、互いに並列の関係にある第１導電型のドリフト領域を有するＩＧＢＴと、第１導電型のドリフト領域を有するＭＯＳＦＥＴとを有する半導体装置であって、前記ＭＯＳＦＥＴのドレイン・ソース降伏電圧は、前記ＩＧＢＴのコレクタ・エミッタ降伏電圧より小さいことを特徴とする。
【００１３】
このため、本発明の半導体装置によれば、ＭＯＳＦＥＴのドレイン・ソース降伏電圧がＩＧＢＴのコレクタ・エミッタ降伏電圧より小さく構成されているため、オフ動作時に望ましくない電圧が印加されたとしてもそのような電圧による電流はＭＯＳＦＥＴに流れるようになる。このため、本発明の半導体装置は、小さい破壊耐量しか有しないＩＧＢＴにアバランシェ電流が流れることがなくなるため、従来よりも大きな破壊耐量を有する半導体装置となる。
【００１４】
また、本発明の半導体装置によれば、ＩＧＢＴとは別に、ＩＧＢＴとは互いに並列の関係にあるＭＯＳＦＥＴを備えるため、比較的小さな電流を流す場合のオン電圧を小さくすることが可能となる。
【００１５】
さらにまた、本発明の半導体装置によれば、ＩＧＢＴとは別に、ＩＧＢＴとは互いに並列の関係にあるＭＯＳＦＥＴを備えるため、スイッチング速度が速く、外付けの転流ダイオードを必要としない半導体装置となる。
【００１６】
本発明の半導体装置においては、前記ＩＧＢＴのゲート電極と、前記ＭＯＳＦＥＴのゲート電極とは同電位に接続され、前記ＩＧＢＴのエミッタ領域と、前記ＭＯＳＦＥＴのソース領域とは、共通のエミッタ電極に接続され、前記ＩＧＢＴのコレクタ領域と、前記ＭＯＳＦＥＴのドレイン領域とは、共通のコレクタ電極により接続され、前記ＭＯＳＦＥＴの前記ドリフト領域の厚さは、前記ＩＧＢＴの前記ドリフト領域の厚さよりも薄いことが好ましい。
【００１７】
このように構成することにより、ＩＧＢＴのゲート電極とＭＯＳＦＥＴのゲート電極とが同電位に接続され、ＩＧＢＴのエミッタ領域とＭＯＳＦＥＴのソース領域とが共通のエミッタ電極に接続され、ＩＧＢＴのコレクタ領域とＭＯＳＦＥＴのドレイン領域が共通のコレクタ電極に接続されているため、ＩＧＢＴとＭＯＳＦＥＴとが互いに並列な関係になる。
【００１８】
また、ＭＯＳＦＥＴのドリフト領域の厚さがＩＧＢＴのドリフト領域の厚さよりも薄いため、ＭＯＳＦＥＴのドレイン・ソース降伏電圧はＩＧＢＴのコレクタ・エミッタ降伏電圧より小さくなる。
【００１９】
本発明の半導体装置においては、前記ＩＧＢＴは、ＩＧＢＴ活性領域に形成され、前記ＭＯＳＦＥＴは、ＭＯＳＦＥＴ活性領域に形成され、前記ＩＧＢＴ活性領域と前記ＭＯＳＦＥＴ活性領域とは、第２導電型の不活性領域により分離されていることが好ましい。
【００２０】
このように構成することにより、ＩＧＢＴ活性領域とＭＯＳＦＥＴ活性領域とが第２導電型の不活性領域により分離されているため、ＩＧＢＴにおけるｐｎ接合からＩＧＢＴ活性領域の半導体基体に注入された少数キャリアがＭＯＳＦＥＴ活性領域の半導体基体に移動するのを抑制することが可能となる結果、ＭＯＳＦＥＴにおける破壊耐量が低下するのを抑制することが可能となる。
【００２１】
本発明の半導体装置においては、前記不活性領域の幅は、前記ＩＧＢＴ活性領域におけるドリフト領域の厚さよりも大きい値を有することが好ましい。
【００２２】
このように構成することにより、不活性領域の幅がＩＧＢＴ活性領域におけるドリフト領域の厚さよりも大きい値を有するため、ＩＧＢＴにおけるｐｎ接合からＩＧＢＴ活性領域の半導体基体に注入された少数キャリアがＭＯＳＦＥＴ活性領域の半導体基体に移動するのを十分に抑制することが可能となる結果、ＭＯＳＦＥＴにおける破壊耐量が低下するのを十分に抑制することが可能となる。
【００２３】
本発明の半導体装置においては、前記ＩＧＢＴは、ｐｎ接合から少数キャリアを注入するタイプのＩＧＢＴであってもよいし、ショットキ接合から少数キャリアを注入するタイプのＩＧＢＴであってもよい。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の半導体装置について、図に示す実施の形態に基づいて説明する。
【００２５】
[実施形態１]
実施形態１は、本発明の半導体装置を、ｐｎ接合から少数キャリアとしてのホールを注入するタイプのＩＧＢＴに適用した場合を説明するための実施形態である。
【００２６】
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面を模式的に示す図である。なお、図１においては、半導体装置１００のＩＧＢＴ１０２及びＭＯＳＦＥＴ１０４（ともに図２参照。）における第１主面側の構造は捨象している。また、図１（ｂ）においては、半導体装置１００の構造を模式的に示しており、ｎ−型ドリフト領域１２２（１）の厚さｄ１、ｎ−型ドリフト領域１２２（２）の厚さｄ２などの半導体基体１１０，１１２の厚み方向に沿った厚さや深さについては、半導体基体１１０，１１２の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
図２は、半導体装置１００の要部拡大図である。図２（ａ）は半導体装置１００におけるＩＧＢＴ１０２の断面図であり、図２（ｂ）は半導体装置１００におけるＭＯＳＦＥＴ１０４の断面図である。
【００２７】
なお、第１主面とはゲート電極が形成される側の面のことをいい、第２主面とはコレクタ電極が形成される側の面のことをいうこととする。
【００２８】
実施形態１に係る半導体装置１００は、図１及び図２に示すように、半導体基体１１０，１１２における同一耐圧構造内（図１（ａ）におけるガードリングＧＲに囲まれた領域。）に、互いに並列の関係にあるｎ型（第１導電型）のドリフト領域を有するＩＧＢＴ１０２と、ｎ型（第１導電型）のドリフト領域を有するＭＯＳＦＥＴ１０４とを有する半導体装置である。
【００２９】
実施形態１に係る半導体装置１００においては、図２には示されていないが、ＩＧＢＴ１０２のゲート電極１３２とＭＯＳＦＥＴ１０４のゲート電極１３２とは同電位に接続されている。ＩＧＢＴ１０２のｎ＋型エミッタ領域１２６とＭＯＳＦＥＴ１０４のｎ＋型ソース領域１２８とは、図２に示すように、共通のエミッタ電極１３６に接続されている。また、図２に示すように、ＩＧＢＴ１０２のコレクタ領域（この場合、ｎ−型ドリフト領域１２２（１）、ｎ＋型バッファ領域１２０及びｐ＋型半導体基板１１８）とＭＯＳＦＥＴ１０４のドレイン領域（この場合、ｎ−型ドリフト領域１２２（２）及びｎ＋型バッファ領域１３８）とは、共通のコレクタ電極１４０により接続されている。
【００３０】
ＩＧＢＴ１０２のｎ−型ドリフト領域１２２（１）の厚さｄ１は、例えば５０μｍである。ＭＯＳＦＥＴ１０４のｎ−型ドリフト領域１２２（２）の厚さｄ２は、例えば４５μｍである。
【００３１】
実施形態１に係る半導体装置１００においては、ＩＧＢＴ１０２はＩＧＢＴ活性領域ＡＲ（１）に形成され、ＭＯＳＦＥＴ１０４はＭＯＳＦＥＴ活性領域ＡＲ（２）に形成されている。そして、ＩＧＢＴ活性領域ＡＲ（１）とＭＯＳＦＥＴ活性領域ＡＲ（２）とは、ｐ型（第２導電型）の不活性領域としてのゲートフィンガーＦ（図１（ｂ）の符号Ｆ参照。）により分離されている。ゲートフィンガーＦの幅ｗ１は、例えば７０μｍである。
【００３２】
なお、実施形態１に係る半導体装置１００においては、予め所定位置にｎ+型不純物が埋め込まれた埋め込みエピタキシャル基板（ｐ＋型半導体基板＼ｎ＋型エピタキシャル層＼ｎ−型エピタキシャル層）を用いることによって、ＭＯＳＦＥＴ活性領域ＡＲ（２）の直下のみにｎ＋型バッファ領域１３８が形成された構造を実現している（図１（ｂ）参照。）。
【００３３】
以上のように構成された実施形態１に係る半導体装置１００によれば、ＭＯＳＦＥＴ１０４のドレイン・ソース降伏電圧がＩＧＢＴ１０２のコレクタ・エミッタ降伏電圧より小さく構成されているため、オフ動作時に望ましくない電圧が印加されたとしてもそのような電圧による電流はＭＯＳＦＥＴ１０４に流れるようになる。このため、実施形態１に係る半導体装置１００は、小さい破壊耐量しか有しないＩＧＢＴ１０２にアバランシェ電流が流れることがなくなるため、従来よりも大きな破壊耐量を有する半導体装置となる。
【００３４】
また、実施形態１に係る半導体装置１００によれば、ＩＧＢＴ１０２とは別に、ＩＧＢＴ１０２とは互いに並列の関係にあるＭＯＳＦＥＴ１０４を備えるため、比較的小さな電流を流す場合のオン電圧を小さくすることが可能となる。
【００３５】
また、実施形態１に係る半導体装置１００によれば、ＩＧＢＴ１０２とは別に、ＩＧＢＴ１０２とは互いに並列の関係にあるＭＯＳＦＥＴ１０４を備えるため、スイッチング速度が速く、外付けの転流ダイオードを必要としない半導体装置となる。
【００３６】
また、実施形態１に係る半導体装置１００によれば、ＩＧＢＴ１０２のゲート電極１３２とＭＯＳＦＥＴ１０４のゲート電極１３２とが同電位に接続され、ＩＧＢＴ１０２のｎ＋型エミッタ領域１２６とＭＯＳＦＥＴ１０４のｎ＋型ソース領域１２８とが共通のエミッタ電極１３６に接続され、ＩＧＢＴ１０２のコレクタ領域（ｎ−型ドリフト領域１２２（１）、ｎ＋型バッファ領域１２０及びｐ＋型半導体基板１１８）とＭＯＳＦＥＴ１０４のドレイン領域（ｎ−型ドリフト領域１２２（２）及びｎ＋型バッファ領域１３８）とが共通のコレクタ電極１４０に接続されているため、ＩＧＢＴ１０２とＭＯＳＦＥＴ１０４とが互いに並列な関係になる。
【００３７】
また、実施形態１に係る半導体装置１００によれば、ＭＯＳＦＥＴ１０４のｎ−型ドリフト領域１２２（２）の厚さｄ２がＩＧＢＴ１０２のｎ−型ドリフト領域１２２（１）の厚さｄ１よりも薄いため、ＭＯＳＦＥＴ１０４のドレイン・ソース降伏電圧はＩＧＢＴ１０２のコレクタ・エミッタ降伏電圧より小さくなる。
【００３８】
また、実施形態１に係る半導体装置１００においては、ＩＧＢＴ活性領域ＡＲ（１）とＭＯＳＦＥＴ活性領域ＡＲ（２）とがｐ型の不活性領域としてのゲートフィンガーＦにより分離されているため、ＩＧＢＴ１０２におけるｐｎ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体１１０（ｎ＋型バッファ領域１２０及びｎ−型ドリフト領域１２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体１１２（ｎ＋型バッファ領域１３８及びｎ−型ドリフト領域１２２（２））に移動するのを抑制することが可能となる結果、ＭＯＳＦＥＴ１０４における破壊耐量が低下するのを抑制することが可能となる。
【００３９】
また、実施形態１に係る半導体装置１００においては、ｐ型の不活性領域としてのゲートフィンガーＦの幅ｗ１がＩＧＢＴ活性領域ＡＲ（１）におけるｎ−型ドリフト領域１２２（１）の厚さｄ１よりも大きい値を有するため、ＩＧＢＴ１０２におけるｐｎ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体１１０（ｎ＋型バッファ領域１２０及びｎ−型ドリフト領域１２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体１１２（ｎ＋型バッファ領域１３８及びｎ−型ドリフト領域１２２（２））に移動するのを十分に抑制することが可能となる結果、ＭＯＳＦＥＴ１０４における破壊耐量が低下するのを十分に抑制することが可能となる。
【００４０】
[実施形態２]
実施形態２は、本発明の半導体装置を、ショットキ接合から少数キャリアとしてのホールを注入するタイプのＩＧＢＴに適用した場合を説明するための実施形態である。
【００４１】
図３は、実施形態２に係る半導体装置２００を説明するために示す図である。図３（ａ）は半導体装置２００の平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ断面を模式的に示す図である。なお、図３においては、図１の場合と同様に、半導体装置２００のＩＧＢＴ２０２及びＭＯＳＦＥＴ２０４（ともに図４参照。）における第１主面側の構造は捨象している。また、図３（ｂ）においては、半導体装置２００の構造を模式的に示しており、ｎ−型ドリフト領域２２２（１）の厚さｄ１、ｎ−型ドリフト領域２２２（２）の厚さｄ２などの半導体基体２１０，２１２の厚み方向に沿った厚さや深さについては、半導体基体２１０，２１２の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
図４は、半導体装置２００の要部拡大図である。図４（ａ）は半導体装置２００におけるＩＧＢＴ２０２の断面図であり、図４（ｂ）は半導体装置２００におけるＭＯＳＦＥＴ２０４の断面図である。
【００４２】
実施形態２に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００とよく似た構造を有しているが、ＩＧＢＴのタイプが実施形態１に係る半導体装置１００の場合とは異なっている。すなわち、実施形態２に係る半導体装置２００においては、図３及び図４に示すように、ＩＧＢＴとして、ショットキ接合からホールを注入するタイプのＩＧＢＴを備えている。
【００４３】
なお、実施形態２に係る半導体装置２００においては、ＭＯＳＦＥＴ２０４におけるｎ＋型バッファ領域２３８は、コレクタ電極２４０との間でショットキ接合が形成されないようにするため、ＩＧＢＴ２０２におけるｎ＋型バッファ領域２２０よりも高濃度のｎ型不純物を含んでいる。
【００４４】
このように、実施形態２に係る半導体装置２００は、ＩＧＢＴのタイプが実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、ＭＯＳＦＥＴ２０４のドレイン・ソース降伏電圧がＩＧＢＴ２０２のコレクタ・エミッタ降伏電圧より小さく構成されているため、オフ動作時に望ましくない電圧が印加されたとしてもそのような電圧による電流はＭＯＳＦＥＴ２０４に流れるようになる。このため、実施形態２に係る半導体装置２００は、小さい破壊耐量しか有しないＩＧＢＴ２０２にアバランシェ電流が流れることがなくなるため、従来よりも大きな破壊耐量を有する半導体装置となる。
【００４５】
また、実施形態２に係る半導体装置２００によれば、ＩＧＢＴ２０２とは互いに並列の関係にあるＭＯＳＦＥＴ２０４を備えるため、比較的小さな電流を流す場合のオン電圧を小さくすることが可能となる。
【００４６】
また、実施形態２に係る半導体装置２００によれば、ＩＧＢＴ２０２とは互いに並列の関係にあるＭＯＳＦＥＴ２０４を備えるため、スイッチング速度が速く、外付けの転流ダイオードを必要としない半導体装置となる。
【００４７】
また、実施形態２に係る半導体装置２００によれば、図３に示すように、ＩＧＢＴ活性領域ＡＲ（１）とＭＯＳＦＥＴ活性領域ＡＲ（２）とが、ゲートフィンガーＦにより分離されているため、ＩＧＢＴ２０２におけるショットキ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体２１０（ｎ＋型バッファ領域２２０及びｎ−型ドリフト領域２２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体２１２（ｎ＋型バッファ領域２３８及びｎ−型ドリフト領域２２２（２））に移動するのを抑制することが可能となる結果、ＭＯＳＦＥＴ２０４における破壊耐量が低下するのを抑制することが可能となる。
【００４８】
また、実施形態２に係る半導体装置２００によれば、実施形態１に係る半導体装置１００の場合と同様に、ゲートフィンガーＦの幅ｗ１がＩＧＢＴ活性領域ＡＲ（１）におけるｎ−型ドリフト領域２２２（１）の厚さｄ１よりも大きい値を有するため、ＩＧＢＴ２０２におけるショットキ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体２１０（ｎ＋型バッファ領域２２０及びｎ−型ドリフト領域２２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体２１２（ｎ＋型バッファ領域２３８及びｎ−型ドリフト領域２２２（２））に移動するのを十分に抑制することが可能となる結果、ＭＯＳＦＥＴ２０４における破壊耐量が低下するのを十分に抑制することが可能となる。
【００４９】
[実施形態３]
実施形態３は、実施形態２に係る半導体装置２００におけるＩＧＢＴ２０２をノンパンチスルー型のＩＧＢＴ３０２に代えた実施形態である。
【００５０】
図５は、実施形態３に係る半導体装置３００を説明するために示す図である。図５（ａ）は半導体装置３００の平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ断面を模式的に示す図である。なお、図５においては、図１の場合と同様に、半導体装置３００のＩＧＢＴ３０２及びＭＯＳＦＥＴ３０４（ともに図６参照。）における第１主面側の構造は捨象している。また、図５（ｂ）においては、半導体装置３００の構造を模式的に示しており、ｎ−型ドリフト領域３２２（１）の厚さｄ１、ｎ−型ドリフト領域３２２（２）の厚さｄ２などの半導体基体３１０，３１２の厚み方向に沿った厚さや深さについては、半導体基体３１０，３１２の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
図６は、半導体装置３００の要部拡大図である。図６（ａ）は半導体装置３００におけるＩＧＢＴ３０２の断面図であり、図６（ｂ）は半導体装置３００におけるＭＯＳＦＥＴ３０４の断面図である。
【００５１】
実施形態３に係る半導体装置３００は、基本的には実施形態２に係る半導体装置２００とよく似た構造を有しているが、ＩＧＢＴの構造が実施形態２に係る半導体装置２００の場合とは異なっている。すなわち、実施形態３に係る半導体装置３００においては、図５及び図６に示すように、ＩＧＢＴとして、ノンパンチスルー型のＩＧＢＴを用いている。
【００５２】
なお、実施形態３に係る半導体装置３００においては、ＩＧＢＴ３０２のｎ−型ドリフト領域３２２（１）の厚さｄ１は、例えば１００μｍである。ＭＯＳＦＥＴ３０４のｎ−型ドリフト領域３２２（２）の厚さｄ２は、例えば７０μｍである。ゲートフィンガーＦの幅ｗ１は、例えば１２０μｍである。
また、実施形態３に係る半導体装置３００においては、ＭＯＳＦＥＴ３０４におけるｎ＋型バッファ領域３３８は、コレクタ電極３４０との間でショットキ接合が形成されないように、ＩＧＢＴ３０２におけるｎ−型ドリフト領域３２２（１）よりも高濃度のｎ型不純物を含んでいる。
【００５３】
このように、実施形態３に係る半導体装置３００は、ＩＧＢＴの構造が実施形態２に係る半導体装置２００の場合とは異なるが、実施形態２に係る半導体装置２００の場合と同様に、ＭＯＳＦＥＴ３０４のドレイン・ソース降伏電圧がＩＧＢＴ３０２のコレクタ・エミッタ降伏電圧より小さく構成されているため、オフ動作時に望ましくない電圧が印加されたとしてもそのような電圧による電流はＭＯＳＦＥＴ３０４に流れるようになる。このため、実施形態３に係る半導体装置３００は、小さい破壊耐量しか有しないＩＧＢＴ３０２にアバランシェ電流が流れることがなくなるため、従来よりも大きな破壊耐量を有する半導体装置となる。
【００５４】
また、実施形態３に係る半導体装置３００によれば、ＩＧＢＴ３０２とは互いに並列の関係にあるＭＯＳＦＥＴ３０４を備えるため、比較的小さな電流を流す場合のオン電圧を小さくすることが可能となる。
【００５５】
また、実施形態３に係る半導体装置３００によれば、ＩＧＢＴ３０２とは互いに並列の関係にあるＭＯＳＦＥＴ３０４を備えるため、スイッチング速度が速く、外付けの転流ダイオードを必要としない半導体装置となる。
【００５６】
また、実施形態３に係る半導体装置３００によれば、図５に示すように、ＩＧＢＴ活性領域ＡＲ（１）とＭＯＳＦＥＴ活性領域ＡＲ（２）とが、ゲートフィンガーＦにより分離されているため、ＩＧＢＴ３０２におけるｐｎ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体３１０（ｎ−型ドリフト領域３２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体３１２（ｎ＋型バッファ領域３３８及びｎ−型ドリフト領域３２２（２））に移動するのを抑制することが可能となる結果、ＭＯＳＦＥＴ３０４における破壊耐量が低下するのを抑制することが可能となる。
【００５７】
また、実施形態３に係る半導体装置３００によれば、実施形態１に係る半導体装置１００の場合と同様に、ゲートフィンガーＦの幅ｗ１がＩＧＢＴ活性領域ＡＲ（１）におけるｎ−型ドリフト領域３２２（１）の厚さｄ１よりも大きい値を有するため、ＩＧＢＴ３０２におけるｐｎ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体３１０（ｎ−型ドリフト領域３２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体３１２（ｎ＋型バッファ領域３３８及びｎ−型ドリフト領域３２２（２））に移動するのを十分に抑制することが可能となる結果、ＭＯＳＦＥＴ３０４における破壊耐量が低下するのを十分に抑制することが可能となる。
【００５８】
[実施形態４]
実施形態４は、実施形態１に係る半導体装置１００におけるＭＯＳＦＥＴ１０４を、ＭＯＳＦＥＴ１０４とは別の構造を有するＭＯＳＦＥＴ４０４に代えた実施形態である。
【００５９】
図７は、実施形態４に係る半導体装置４００を説明するために示す図である。図７（ａ）は半導体装置４００の平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ断面を模式的に示す図である。なお、図７においては、図１の場合と同様に、半導体装置４００のＩＧＢＴ４０２及びＭＯＳＦＥＴ４０４（ともに図８参照。）における第１主面側の構造は捨象している。また、図７（ｂ）においては、半導体装置４００の構造を模式的に示しており、ｎ−型ドリフト領域４２２（１）の厚さｄ１、ｎ−型ドリフト領域４２２（２）の厚さｄ２などの半導体基体４１０，４１２の厚み方向に沿った厚さや深さについては、半導体基体４１０，４１２の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
図８は、半導体装置４００の要部拡大図である。図８（ａ）は半導体装置４００におけるＩＧＢＴ４０２の断面図であり、図８（ｂ）は半導体装置４００におけるＭＯＳＦＥＴ４０４の断面図である。
【００６０】
実施形態４に係る半導体装置４００は、基本的には実施形態１に係る半導体装置１００とよく似た構造を有しているが、ＭＯＳＦＥＴの構造が実施形態１に係る半導体装置１００の場合とは異なっている。すなわち、実施形態４に係る半導体装置４００においては、図７及び図８に示すように、ＭＯＳＦＥＴ４０４は、半導体基体のうち半導体基体４１２の部分の第２主面側に凹部４４４が形成された構造を有する。ＭＯＳＦＥＴ４０４は、半導体基体４１０，４１２を第２主面側から薄型化した後に半導体基体４１２の部分に凹部４４４を形成し、その後当該凹部４４４からｎ＋型不純物を拡散し、さらにその後コレクタ電極４４０を形成することにより製造する。
【００６１】
このように、実施形態４に係る半導体装置４００は、ＭＯＳＦＥＴの構造が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、ＭＯＳＦＥＴ４０４のドレイン・ソース降伏電圧がＩＧＢＴ４０２のコレクタ・エミッタ降伏電圧より小さく構成されているため、オフ動作時に望ましくない電圧が印加されたとしてもそのような電圧による電流はＭＯＳＦＥＴ４０４に流れるようになる。このため、このため、実施形態４に係る半導体装置４００は、小さい破壊耐量しか有しないＩＧＢＴ４０２にアバランシェ電流が流れることがなくなるため、従来よりも大きな破壊耐量を有する半導体装置となる。
【００６２】
また、実施形態４に係る半導体装置４００によれば、ＩＧＢＴ４０２とは互いに並列の関係にあるＭＯＳＦＥＴ４０４を備えるため、比較的小さな電流を流す場合のオン電圧を小さくすることが可能となる。
【００６３】
また、実施形態４に係る半導体装置４００によれば、ＩＧＢＴ４０２とは互いに並列の関係にあるＭＯＳＦＥＴ４０４を備えるため、スイッチング速度が速く、外付けの転流ダイオードを必要としない半導体装置となる。
【００６４】
また、実施形態４に係る半導体装置４００によれば、図７に示すように、ＩＧＢＴ活性領域ＡＲ（１）とＭＯＳＦＥＴ活性領域ＡＲ（２）とが、ゲートフィンガーＦにより分離されているため、ＩＧＢＴ４０２におけるｐｎ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体４１０（ｎ＋型バッファ領域４２０及びｎ−型ドリフト領域４２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体４１２（ｎ＋型バッファ領域４３８及びｎ−型ドリフト領域４２２（２））に移動するのを抑制することが可能となる結果、ＭＯＳＦＥＴ４０４における破壊耐量が低下するのを抑制することが可能となる。
【００６５】
また、実施形態４に係る半導体装置４００によれば、実施形態１に係る半導体装置１００の場合と同様に、ゲートフィンガーＦの幅ｗ１がＩＧＢＴ活性領域ＡＲ（１）におけるドリフト領域４２２（１）の厚さｄ１よりも大きい値を有するため、ＩＧＢＴ４０２におけるｐｎ接合からＩＧＢＴ活性領域ＡＲ（１）の半導体基体４１０（ｎ＋型バッファ領域４２０及びｎ−型ドリフト領域４２２（１））に注入されたホールがＭＯＳＦＥＴ活性領域ＡＲ（２）の半導体基体４１２（ｎ＋型バッファ領域４３８及びｎ−型ドリフト領域４２２（２））に移動するのを十分に抑制することが可能となる結果、ＭＯＳＦＥＴ４０４における破壊耐量が低下するのを十分に抑制することが可能となる。
【００６６】
以上、本発明の半導体装置を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【００６７】
（１）上記した実施形態３に係る半導体装置３００においては、ノンパンチスルー型のＩＧＢＴとして、ショットキ接合からホールを注入するタイプのＩＧＢＴ３０２を用いたが、本発明の半導体装置はこれに限定されるものではない。ノンパンチスルー型のＩＧＢＴとして、ｐｎ接合からホールを注入するタイプのＩＧＢＴを用いることもできる。
【００６８】
（２）上記した実施形態４に係る半導体装置４００においては、ＩＧＢＴとして、ｐｎ接合からホールを注入するタイプのＩＧＢＴ４０２を用いたが、本発明の半導体装置はこれに限定されるものではない。ショットキ接合からホールを注入するタイプのＩＧＢＴを用いることもできる。
【００６９】
（３）上記した実施形態４に係る半導体装置４００においては、ＩＧＢＴとして、パンチスルー型のＩＧＢＴ４０２を用いたが、本発明の半導体装置はこれに限定されるものではない。ノンパンチスルー型のＩＧＢＴを用いることもできる。
【００７０】
（４）上記した各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型としたが、本発明の半導体装置はこれに限定されるものではなく、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
【図面の簡単な説明】
【００７１】
【図１】実施形態１に係る半導体装置１００を説明するために示す図である。
【図２】半導体装置１００の要部拡大図である。
【図３】実施形態２に係る半導体装置２００を説明するために示す図である。
【図４】半導体装置２００の要部拡大図である。
【図５】実施形態３に係る半導体装置３００を説明するために示す図である。
【図６】半導体装置３００の要部拡大図である。
【図７】実施形態４に係る半導体装置４００を説明するために示す図である。
【図８】半導体装置４００の要部拡大図である。
【図９】従来の半導体装置９００を説明するために示す図である。
【符号の説明】
【００７２】
１００，２００，３００，４００，９００…半導体装置、１０２，２０２，３０２，４０２，９０２…ＩＧＢＴ、１０４，２０４，３０４，４０４，９０４…ＭＯＳＦＥＴ、１１０，１１２，２１０，２１２，３１０，３１２，４１０，４１２…半導体基体、１１８，４１８…ｐ＋型半導体基板、１２０，１３８，２２０，２３８，３３８，４２０，４３８…ｎ＋型バッファ領域、１２２，１２２（１），１２２（２），２２２，２２２（１），２２２（２），３２２，３２２（１），３２２（２），４２２，４２２（１），４２２（２），９２２…ｎ−型ドリフト領域、１２４，２２４，３２４，４２４，９２４…ｐ型ベース領域、１２６，２２６，３２６，４２６，９２６…ｎ＋型エミッタ領域、１２８，２２８，３２８，４２８…ｎ＋型ソース領域、１３０，２３０，３３０，４３０，９３０…ゲート絶縁膜、１３２，２３２，３３２，４３２，９３２…ゲート電極、１３４，２３４，３３４，４３４，９３４…層間絶縁膜、１３６，２３６，３３６，４３６，９３６…エミッタ電極、１４０，２４０，３４０，４４０，９４０…コレクタ電極、１４２，２４２，３４２，４４２…絶縁膜、４４４…凹部、９２０…ｎ＋型半導体基板、９３８…ｐ＋型拡散層、ＡＲ（１）…ＩＧＢＴ活性領域、ＡＲ（２）…ＭＯＳＦＥＴ活性領域、ＧＰ…ゲートパッド、ＧＲ…ガードリング、Ｆ…ゲートフィンガー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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