(57)【要約】【課題】位相変調されたエキシマレーザーによる結晶化法において、半導体膜の結晶化を容易にする。【解決手段】絶縁基板（３１）上に形成された半導体薄膜（３２）を結晶化する方法であって、入射されたコヒーレント光の位相分布を変更する位相シフタ部（３３、３４、３５’）を前記半導体薄膜上に形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜（３２）に前記位相シフタ部に対応する温度分布を形成して、前記半導体薄膜の少なくとも一部を溶融する工程と前記コヒーレント光の照射を中止して前記溶融部の温度を低下させ、溶融された半導体を結晶化する工程とを有する方法。【選択図】      図７
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【特許請求の範囲】
【請求項１】
第１のパルスレーザ光を位相変調して逆ピークパターン状の光強度分布の第２のパルスレーザ光を生成して、基板上に形成された非単結晶薄膜に照射し、前記非単結晶薄膜の照射領域を溶融し結晶化する結晶化方法であって、
前記逆ピークパターン状の光強度分布のパルスレーザ光は、前記非単結晶薄膜上に成膜された入射する前記第１のパルスレーザ光を位相変調する位相シフト部を有するキャップ膜の透過光であることを特徴とする結晶化方法。
【請求項２】
前記キャップ膜は、溶融熱を蓄熱する機能を有する絶縁膜であることを特徴とする請求項１に記載の結晶化方法。
【請求項３】
前記キャップ膜は、前記第１のパルスレーザ光を透過するＳｉＯ2 膜、前記第１のパルスレーザ光の一部を吸収するＳｉＯx 膜、ＳｉＮｘ膜であることを特徴とする請求項１又は２に記載の結晶化方法。
【請求項４】
前記キャップ膜は、前記絶縁膜と前記第１のパルスレーザ光の一部を吸収する膜の積層体であることを特徴とする請求項２に記載の結晶化方法。
【請求項５】
前記キャップ膜は、前記位相シフト部およびアライメントマーク形成部が形成されたものであることを特徴とする請求項１乃至４のいずれか１項に記載の結晶化方法。
【請求項６】
前記位相シフト部は、前記キャップ膜の膜厚の段差部であることを特徴とする請求項１乃至３のいずれか１項に記載の結晶化方法。
【請求項７】
前記基板は、ガラス基板であることを特徴とする請求項１乃至６のいずれか１項に記載の結晶化方法。
【請求項８】
前記非単結晶薄膜は、非晶質半導体薄膜または多結晶半導体薄膜であることを特徴とする請求項１乃至７のいずれか１項に記載の結晶化方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の結晶化方法により結晶化された結晶化領域に形成されてなることを特徴とする薄膜トランジスタ。
【請求項１０】
請求項１乃至８のいずれか１項に記載の結晶化方法により結晶化された結晶化領域に、表示パネルの画素切り替え回路、駆動回路、信号処理部のうち少なくとも一つの回路が形成されてなることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリックス型フラットパネルディスプレイ等の電子装置に適用可能な絶縁基板上に形成された半導体薄膜の結晶化方法に関する。特に、ａ−Ｓｉ膜または多結晶Ｓｉ膜から、エキシマレーザーアニール法によって横方向に成長させた大粒径Ｓｉ膜を得るための結晶化方法およびこの結晶化薄膜を用いた半導体トランジスタもしくは液晶ディスプレイ装置に関する。
【背景技術】
【０００２】
半導体薄膜の結晶化技術は、例えば薄膜トランジスタ(ＴＦＴ: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するために重要な技術である。薄膜トランジスタとしては、ＭＩＳ構造、特にＭＯＳ構造の電界効果形トランジスタが通常使用されている。
【０００３】
多数の薄膜トランジスタを含む液晶表示装置はフラットパネルディスプレイとして使用され、一般に薄型、軽量、低消費電力であり、カラー表示も容易であるという特徴を有する。このためカラーテレビやパーソナルコンピュータあるいは種々の携帯用情報端末のディスプレイとして広く用いられている。かかる液晶表示装置は、通常アクティブマトリクス型であり、多数の薄膜トランジスタが各画素のスイッチング素子および画素の駆動回路を構成する回路素子として使用されている。
【０００４】
かかる薄膜トランジスタの活性層即ちキャリア移動層は、一般にシリコン半導体薄膜により構成される。通常、シリコン薄膜はガラス基板等の絶縁基板上に例えばＣＶＤ法またはスパッタ法等により形成される。かかるシリコン半導体薄膜は膜形成温度や膜形成速度等の条件により、ａ−Ｓｉ膜または結晶粒界により区画された多数の結晶粒からなる多結晶シリコンとして形成される。かかるａ−Ｓｉ膜または多結晶シリコン膜は単結晶シリコンと比較しキャリア移動度が１桁又は２桁小さい。このため一般には成膜後に高温の熱処理工程を経て結晶化された結晶性シリコン膜が使用される。
【０００５】
結晶化により形成された多結晶シリコンのキャリア移動度は、ａ−Ｓｉ膜のキャリア移動度の１０倍から１００倍程度大きい。このため、結晶化されたシリコン薄膜を活性層として用いた薄膜トランジスタの応用が活発化している。結晶化されたシリコンを用いた薄膜トランジスタは動作の高速性から、例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成するスイッチング素子として注目されている。これら論理回路は、例えば液晶表示装置またはエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、またはＲＡＭ等において使用される。
【０００６】
絶縁基板上に形成されたＳｉ薄膜の結晶化方法の一例としてエキシマレーザーアニール法（ＥＬＡ法；excimer laser anneal 法）がある。エキシマレーザーアニールによりａ−Ｓｉ膜をいったん部分的に溶融し続いて結晶化する方法である。この場合横方向に結晶が成長する過程で大粒径の単結晶Ｓｉ領域が得られる。この方法については、例えば “エキシマレーザーを用いた巨大結晶粒Ｓｉ膜の形成方法”松村  正清、表面科学、Ｖｏｌ．２１、Ｎｏ．５  ｐｐ．２７８−２８７、２０００、または“エキシマレーザー光照射による巨大結晶粒Ｓｉ膜の形成方法”松村  正清、応用物理、第７１巻、第５号  ｐｐ．５４３−５４７、２０００に開示されている。
【０００７】
先ず、エキシマレーザーおよび位相シフタを用いたＳｉ薄膜の結晶化技術について説明する。この方法は位相変調（ＰＭ；phase modulation）したエキシマレーザ光を用いるＳｉ薄膜の結晶化技術である。
【０００８】
図１にエキシマレーザーアニール法に使用される結晶化装置（エキシマレーザーアニール装置）１を示す。図２（ａ）にその断面を示すような位相シフタ４を使用して、この位相シフタ４の下部に配置された絶縁基板８上のＳｉ膜７を結晶化する。
【０００９】
発光源としては、例えばＸｅＣｌエキシマレーザーが使用される。この例では波長３０８ｎｍ、パルス幅２０ｎｓで動作するエキシマレーザーが使用されている。出射したレーザー光はホモジナイズ光学系３により均一化される。均一化されたレーザ光はば位相シフタ４により所定の部分について位相シフトされ、所定のパターンの光強度分布が形成される。位相シフトされたレーザ光はプロジェクション光学系５において例えば縮小され、ＸＹステージ６上に載置された結晶化すべき半導体薄膜７に対し照射される。
【００１０】
図２（ａ）に位相シフタ４の断面を、図３に斜視図を示す。図２（ａ）にその断面を示す位相シフタ４は、透明基材、例えば、石英基板に厚さの異なる互いに隣合う領域１２、１３を設けることにより形成される。図３にその斜視図を示す。そしてこれら２つの領域１２、１３間の境界に形成される段差部１４において、入射するエキシマレーザ光１５を回折および干渉させ、いわゆる位相シフト部を形成する。このようにして均一な光強度で入射したエキシマレーザ光に対し、周期的に変化する光強度の空間分布を形成することができる。
【００１１】
図２（ａ）に示す位相シフタ４は、例えば、隣接するパターン１２、１３を通過したレーザ光が互いに逆位相（１８０°のずれ）となるような段差１４を有するように構成されている。即ち、交互に配列された領域１２および１３は、同相で入射したレーザ光の位相が通過後は例えばπとなる第１のストリップ領域１２と、通過後の位相が０となる第２のストリップ領域１３とからなる。
【００１２】
図２（ａ）において、位相シフタ４は例えば屈折率が１．５０８の矩形の石英基板からなり、第１および第２ストリップ領域１２、１３はそれぞれ水平方向に２５μｍの幅を有する。ストリップ領域１２および１３の段差△ｔが射出されるそれぞれのレーザ光の位相差θに対応する。位相差θは、θ＝２π△ｔ（ｎ−１）／λで与えられる。ここで、λは、レーザ光の波長、ｎは石英基板の屈折率である。例えば、波長２４８ｎｍのＫｒＦエキシマレーザを用いた場合，屈折率は、１．５０８であり、段差△ｔが２４４ｎｍのとき透過光の位相差は１８０°となる。従って位相シフタ４は、平坦な石英基板において各ストリップ領域１２に相当する部分をそれぞれ深さ２４４ｎｍだけ部分的に選択エッチングすることにより作成される。このエッチングにより薄く形成された領域が第１のストリップ領域１２であり、エッチングされない領域が第２のストリップ領域１３である。
【００１３】
図２（ａ）に示す位相シフタ４を使用してパルスレーザ光を位相変調した場合、段差部において逆位相となるため、その照射領域において図２（ｂ）の１６に示すようなレーザ光の逆ピークパターン状の光強度分布１６が発生する。このため、かかる逆ピークパターン状の光強度分布１６を有するレーザ光の照射を受けた半導体薄膜（非単結晶薄膜）７は光強度が最小の部分２５の温度が最も低くなり、半導体薄膜７にレーザ光の強度分布１６に基く周期的な温度分布１７が形成される。通常、レーザ光の強度および照射時間は光強度が最小の部分２５においても半導体薄膜７が溶融するように、そして降温過程において単結晶成長に適切な温度勾配が形成されるように選択される。
【００１４】
レーザ光１５の照射が停止されると、まず光強度が最小の部分２５即ち温度の最小の部分１８、１８‘、１８“もしくはこれの近傍の領域において半導体薄膜１０の温度が融点以下となって結晶化が開始される。このとき半導体薄膜７が結晶化する際に核となる多数の多結晶が発生する。即ち、温度の最小の部分１８、１８‘、１８“においては、最初は微結晶または多結晶が生成される。しかし、温度傾斜部２６において低温部から順次結晶が成長する間に、特に成長に適した結晶方位を有する結晶部分の成長が拡大する。このため各温度傾斜部２６において複数の大きな結晶粒が得られ、薄膜トランジスタの活性領域の寸法に匹敵する大粒径化された結晶化領域が形成される。
【００１５】
図２（ｃ）に、図２（ａ）に示すような位相シフトマスク４を用いて得られた結晶化された半導体薄膜２０の顕微鏡写真を示す。位相シフトマスク４の温度の最小部分１８、１８‘、１８“に対応して、縦方向に多結晶領域２１、２１‘、２１“が形成されている。この多結晶領域２１、２１‘、２１“から横方向に結晶が成長し、粒長約２．５μｍの大きな単結晶群に成長していく状態が示されている。結晶成長は左右の多結晶領域２１、２１‘、２１“の中間部で終了し、この中間部に縦方向の結晶粒界２３が生じている。温度勾配を適切に選択することにより、より大きな単結晶部分２２を得ることが可能であり、多結晶領域２１、２１‘、２１“に隣接して大粒径化された結晶化領域２２が形成される。
【特許文献１】“エキシマレーザーを用いた巨大結晶粒Ｓｉ膜の形成方法”松村  正清、表面科学、Ｖｏｌ．２１、Ｎｏ．５  ｐｐ．２７８−２８７、２０００
【特許文献２】“エキシマレーザー光照射による巨大結晶粒Ｓｉ膜の形成方法”松村  正清、応用物理、第７１巻、第５号  ｐｐ．５４３−５４７、２０００
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記位相変調されたエキシマレーザーによる結晶化法（ＰＭ−ＥＬＡ結晶化法）によるＳｉ膜の結晶化技術を用いて薄膜トランジスタを製造する場合、基板８上の半導体薄膜７上においてプロジェクション光学系５の焦点が合うような適切な配置の下にエキシマレーザーアニールを行う必要がある。このため、エキシマレーザーアニール装置１に位相シフタ４を高い精度で取り付けることが必要となる。また、位相シフタ４と基板８（および半導体薄膜７）との間隔が離れているため、位相シフタ４とエキシマレーザーアニール照射される半導体薄膜７間で正確なアライメントを行う必要があり、ＸＹステージ６におけるＸ、Ｙ軸の位置、そしてθ（回転）を合わせる必要がある。さらに、位相シフタ４の像を半導体薄膜に高精細に集束させる必要がある。このための結像レンズは高価なものとなる。結像レンズも長時間使用していると、温度上昇とともに非集束する。
【００１７】
また、上記のような高精度のエキシマレーザーアニールを行うためにエキシマレーザーアニール装置そのものが非常に多機能で高価な装置になってしまうという問題点がある。さらに、ディスプレイ装置の大型化の要求による基板８の大面積化に合わせて、エキシマレーザーアニール装置も大型化する必要がある。この場合、位相シフタ４についても大型化が必要である。しかし、位相シフタ４を設計する場合、位相シフタそのものと照射させる基板８および半導体薄膜７までのレンズ等の光学的な補正が非常に難しいという問題がある。
【課題を解決するための手段】
【００１８】
本発明は、上記課題を解決するためになされたもので、高精細な集束が要求されない結晶化方法、薄膜トランジスタ、表示装置を提供するものである。
【００１９】
本発明は、第１のパルスレーザ光を位相変調して逆ピークパターン状の光強度分布の第２のパルスレーザ光を生成して、基板上に形成された非単結晶薄膜に照射し、前記非単結晶薄膜の照射領域を溶融し結晶化する結晶化方法であって、前記逆ピークパターン状の光強度分布のパルスレーザ光は、前記非単結晶薄膜上に成膜された入射する前記第１のパルスレーザ光を位相変調する位相シフト部を有するキャップ膜の透過光であることを特徴とする結晶化方法を含む。
【００２０】
さらに、前記キャップ膜は、溶融熱を蓄熱する機能を有する絶縁膜であることを特徴とする結晶化方法を含む。
【００２１】
さらに、前記キャップ膜は、前記第１のパルスレーザ光を透過するＳｉＯ2 膜、前記第１のパルスレーザ光の一部を吸収するＳｉＯx 膜、ＳｉＮｘ膜であることを特徴とする結晶化方法を含む。
【００２２】
さらに、前記キャップ膜は、前記絶縁膜と前記第１のパルスレーザ光の一部を吸収する膜の積層体であることを特徴とする結晶化方法を含む。
【００２３】
さらに、前記キャップ膜は、前記位相シフト部およびアライメントマーク形成部が形成されたものであることを特徴とする結晶化方法を含む。
【００２４】
さらに、前記位相シフト部は、前記キャップ膜の膜厚の段差部であることを特徴とする結晶化方法を含む。
【００２５】
さらに、前記基板は、ガラス基板であることを特徴とする結晶化方法を含む。
【００２６】
さらに、前記非単結晶薄膜は、非晶質半導体薄膜または多結晶半導体薄膜であることを特徴とする結晶化方法を含む。
【００２７】
また、上記結晶化方法により結晶化された結晶化領域に形成されてなることを特徴とする薄膜トランジスタを含む。
【００２８】
また、上記結晶化方法により結晶化された結晶化領域に、表示パネルの画素切り替え回路、駆動回路、信号処理部のうち少なくとも一つの回路が形成されてなることを特徴とする表示装置を含む。
【発明を実施するための最良の形態】
【００２９】
本発明は、半導体薄膜７それ自体に位相段差部を形成するものである。このことによって特に高精度、高機能を必要としない通常のラインビームのエキシマレーザーアニール装置を用いて位相変調エキシマレーザーアニールを可能とするものである。位相段差部は、半導体薄膜７の表面に形成され、加熱された半導体薄膜７を保温するため蓄熱機能を有する所謂キャップ膜（ｃａｐ膜）を用いて構成することができる。
【００３０】
即ち、以下記載の実施の形態によれば、先ず光源からのパルスレーザ光を位相変調して逆ピークパターン状の光強度分布を有するパルスレーザ光を生成する。このレーザ光は基板上に形成された非単結晶薄膜に照射され、非単結晶薄膜の所定の照射領域を溶融する。続いて降温過程において、この溶融された半導体薄膜を結晶化する。なお、逆ピークパターン状の光強度分布を有するレーザ光は、光源からのレーザ光が上記非単結晶薄膜上に成膜された位相シフト部（位相段差部）を有するキャップ膜を透過することにより生成される。
【００３１】
本発明の方法によれば、非単結晶薄膜上に成膜されたキャップ膜に位相シフト部が形成されるので、高精細な集束光学系が要求されず、結晶化領域の大きさが安定した結晶化を行うことができる。上記位相シフタ４の使用および配置は不要となる。また、位相シフタ４と基板８との間のＸ、Ｙ、θの位置合わせも不要となり、所望の薄膜トランジスタ作製位置に大粒径の単結晶化されたＳｉ膜を得ることが容易になる。
【００３２】
また、エキシマレーザーアニール装置自体も多機能で高価なものは不要となる。さらに基板サイズが大型化された場合における光学的な補正も、基板上の位相段差の作りこみと、ＥＬＡラインビームの補正のみを考えればよいので非常に容易である。キャップ膜そのものの膜厚に位相段差を持たせることによって、通常のラインビームのエキシマレーザーアニール装置を使用して位相変調エキシマレーザーアニールが可能になるので、位相シフター４が不要となる。つまり製造工程の簡略化が出来る。
【００３３】
また、直接位相段差を半導体薄膜上に形成して位相変調してエキシマレーザーアニールを行うので、キャップ膜それ自体の膜厚に位相段差部があることから、従来技術のように位相シフタと基板のＸ、Ｙ、θの合わせは不要となる。そしてキャップ膜が溶融された半導体薄膜を保温する蓄熱機能を有するため、所望の薄膜トランジスタ作製位置に大粒径化結晶Ｓｉ膜を形成することが極めて容易になる。
【００３４】
光学的なプロセスマージンの増加と共に、位相差を変えた段差部（例えば１８０°差の部分と例えば６０°〜１２０°差の部分等）を形成すると、直接基板への位相段差をつけるために１度のエキシマレーザーアニール処理により、多結晶−Ｓｉ膜部分（例えば６０°〜１２０°位相差の部分）と大粒径化された単結晶部を有するＳｉ膜部分（１８０°位相差の部分）とを同時に形成することが可能となる。つまり高耐圧が必要なＴＦＴは多結晶ポリシリコンを形成し、高性能（高駆動能力）が必要な箇所は、大粒径化された単結晶Ｓｉ膜を形成することができる。
【００３５】
半導体薄膜上に直接形成した位相シフトマスクを使用する半導体薄膜の結晶化工程の実施例を図４〜図１６を参照しながら説明する。半導体薄膜としてはこの実施例で説明するＳｉ膜に限定されるものでなく、例えばＧｅ膜、ＧａＡｓ等のIII-V族半導体、その他の半導体材料を使用することもできる。
【００３６】
まず、図４に示すように、基板例えば絶縁基板であるガラス基板３１上に、非単結晶薄膜、例えば非晶質半導体薄膜（例えば非晶質シリコン膜（ａ−Ｓｉ膜）など）または多結晶半導体薄膜（例えば多結晶シリコン膜など）３２を例えばＣＶＤ（Chemical Vapor deposition）法で成膜する。この例えばａ−Ｓｉ膜３２の部分が結晶化された後の工程において、例えば薄膜トランジスタが形成される。絶縁基板はガラス基板に限定されるわけではなく、例えば石英基板を使用することができる。続いて、エキシマレーザーアニール用のキャップ膜として使用するためのＳｉＯ2 膜３３（もしくはＳｉＯx 膜）を成膜する。次に、後のエッチング工程においてストッパー膜として使用するａ−Ｓｉ膜３４を例えばＣＶＤ法で成膜する。尚、このａ−Ｓｉ膜３４は、先のＳｉＯ2 膜３３に対して選択エッチングが出来る膜であれば他の材料でも良く、例えばＳｉＮx 膜でも良い。
【００３７】
次にキャップ膜の膜厚に位相段差を設けるためのＳｉＯx 膜３５を例えばＣＶＤ法により成膜する。このＳｉＯx膜３５は例えばＳｉＯ2 膜でもよい。ここまでで３層構造３３、３４、３５の位相段差を設けるためのキャップ膜の成膜は終了する。
【００３８】
次に図５に示すように、ＳｉＯx 膜３５に対して選択的なエッチングを行い、位相段差を設けるためのパターニングを行うために、キャップ膜パターニング用のレジスト膜３６を塗布する。
【００３９】
続いて図６に示すように、レジスト膜３６をパターニングして、位相段差部に対応した所定の形状にパターニングされたレジスト膜３６’を形成する。続いてこのレジスト膜３６’をマスクとして使用しＳｉＯx膜またはＳｉＯ2 膜３５を選択的にエッチングする。エッチングは例えばＲＩＥ（Reactive Ion Etching）等によるドライエッチング、もしくは例えばＨＦ系のウエットエッチング液によるウエットエッチングにより行うことができる。この場合ＳｉＯx 膜３５の下側に形成されたａ−Ｓｉ膜３４がエッチングに対するストッパーとなり、図６および図７に示すようなＳｉＯ2 膜３５’が形成する位相段差３７を有する構造を得る。
【００４０】
位相段差の高さ即ちＳｉＯx 膜３５’の厚さは、例えばレーザ光源の波長が３０８ｎｍの場合、１８０°の位相差を形成したい場合には、３０８ｎｍのＳｉＯx 膜であれば良い。また、６０°の位相差を形成しようとする場合にはＳｉＯx 膜３５’の厚さは１０３ｎｍとなる。
【００４１】
この図７の膜構成において、エキシマレーザ光からなる通常のラインビーム６８によるエキシマレーザーアニールにより、横方向成長した大粒径単結晶−Ｓｉ膜３２ｂと、位相差によってラテラル成長するより低いエネルギー照射され再結晶化した多結晶−Ｓｉ膜３２ａとの２種類の再結晶Ｓｉ膜を得ることができる。３２ｂの部分は位相段差３７により図２（ｂ）に示す光強度部分布１６と同様の光強度部分布が形成され、そして図２（ｂ）に示す温度分布１７と同様の光強度部分布が形成されるため、大粒径単結晶−Ｓｉ膜が形成される。３２ａの部分は横方向の温度分布は形成されないのでラテラル成長し多結晶−Ｓｉ膜が形成される。
【００４２】
大粒径単結晶−Ｓｉ領域の大きさは結晶化の条件によって変わるがディスプレイに使用される通常の薄膜トランジスタのチャネル部が十分形成可能な大きさにまで成長させることができる。例えば基板に対し垂直方向から見てその領域の大部分において粒径が３μｍ〜１２μｍの単結晶粒を有する領域が形成できる。再結晶化した多結晶−Ｓｉ膜の結晶のサイズは上部に形成された位相シフタの構造によって変り、多結晶−Ｓｉ膜３２ａについては、垂直方向から見てその領域の大部分について粒径が例えば０．２〜０．５μｍの多数の単結晶粒を有する多結晶領域として形成可能であることがわかった。
【００４３】
なお、この再結晶化時の大粒径単結晶−Ｓｉ膜３２ｂと 再結晶化した多結晶−Ｓｉ膜３２ａの各表面における光学的相違に基づくコントラストを利用して、図８に示すように、後の工程で使用されるステッパーやスキャナー等の露光機用のアライメントマーク４１、４２をＳｉ膜に形成することができる。図８におけるアライメントマーク４１はｘ方向の位置あわせに使用され、アライメントマーク４２はｙ方向の位置合わせに使用される。
【００４４】
上記結晶化工程の後、例えば５％ＨＦ等を用いて位相段差形成用キャップ−ＳｉＯx 膜３５’をエッチングし、図９に示すような構造を得ることができる。
【００４５】
続いて、例えばフッ硝酸を用いてストッパーとして使用したａ−Ｓｉ膜３４を取除く。その上で、その下のキャップ−ＳｉＯ2 膜３３を例えば５％ＨＦを用いてでエッチング除去する。その結果、図１０に示すようなガラス基板３１上に結晶化されたＳｉ膜３２が形成された構造を得ることができる。図１０のＳｉ膜は多結晶−Ｓｉ膜の領域３２ａおよび大粒径単結晶化領域３２ｂを有する。
【００４６】
なお、Ｓｉ膜３２には先の図８に示したようなステッパーおよびスキャナー等の露光機用のアライメントマーク４１、４２を形成しておくことができる。
【００４７】
次に図１１に示すように、Ｓｉ膜３２の表面に薄膜トランジスタを形成する複数のアイランド４８ａ、４８ｂを形成するための、Ｓｉ膜パターニング用レジスト３８を塗布する。次に例えば先に述べた図８のアライメントマーク４１、４２を使用して、大粒径化単結晶−Ｓｉ膜３２ｂにより成っている箇所および多結晶−Ｓｉ膜３２ａにより成っている箇所、それぞれの箇所に合わせて薄膜トランジスタのチャネル部になるＳｉ膜３２をパターニングし、アイランド４８ａおよび４８ｂの形成された図１２に示す構造を得る。次にＳｉパターニング用レジスト３８’を除去し、アイランド４８ａおよび４８ｂを有するガラス基板３１が形成される
次に、例えばＣＶＤ法により各アイランドを形成するＳｉ膜３２の表面にゲート絶縁膜３９を成膜し、図１３に示す構造を得ることができる。
【００４８】
次にゲート電極用の導電膜として、例えばスパッタ法によりＭｏＷ膜を２００ｎｍ成膜する。続いて、例えば先にＳｉ膜３２ａ、３２ｂを用いて形成したアライメントマーク４１、４２を利用して、通常のホトリソグラフおよびエッチング工程によってＭｏＷ膜をパターニングしてゲート電極４０を形成し、図１４に示すような構造を得る。
【００４９】
続いて、ゲート電極４０をセルフアライメントパターンとして、ソースまたはドレイン領域を形成するＮ+ 層（またはＰ+ 層）を得るためにイオン注入を行う。Ｎ+ 層を得るためには例えば５価のイオンであるリンもしくは硫素をイオン注入する（Ｐ+ 層を得るためには３価のイオンであるＢＦ2 もしくはボロンのイオン注入を行う）。
【００５０】
次に不純物注入層の活性化アニールをするため、例えばＮ2 雰囲気中で４５０〜６００℃程度で熱処理を行い、Ｎ+ 層（Ｐ+ 層）４６４２を得て、図１５に示す薄膜トランジスタ構造を形成することができる。
【００５１】
次に層間絶縁膜４３を形成するため、例えばＣＶＤ法で４５０ｎｍのＳｉＯ2 膜を成膜する。この後、層間絶縁膜４３をＮ2 雰囲気中３００〜６００℃で熱処理する。その後、通常のホトリソ、エッチングによってコンタクトホール４４を開口する。
【００５２】
その後、バリアメタルとしてＴｉを５０ｎｍ、そしてソース、ドレイン電極４５（以下ＳＤ電極）用のＡｌ−Ｓｉ膜をそれぞれスパッタ法で成膜した後、通常のホトリソ、エッチングでパターニングしＳＤ電極４５を形成する。最後に３００〜４５０℃の温度でＨ2 雰囲気中でＡｌシンターを行い図１６に示す構造を得る。
【００５３】
かかる工程により、多結晶Ｓｉ層をチャネル領域として有する薄膜トランジスタ４９ａと、単多結晶Ｓｉ層をチャネル領域として有する薄膜トランジスタ４９ｂとを同一工程により同一ガラス基板３１に形成することができる。多結晶Ｓｉ層をチャネル領域として有する薄膜トランジスタ４９ａはドレイン（ＢＶｄｓ）耐圧が高いので例えば液晶の各画素を駆動するトランジスタとして使用することができる。一方、単多結晶Ｓｉ層をチャネル領域として有する薄膜トランジスタ４９ｂは高速（高移動度）なのでディスプレイの制御回路用素子として使用することができる。これら２種類の薄膜トランジスタが形成された基板を使用することにより、高性能の液晶ディスプレイを形成することが可能となる。
【００５４】
なお、上記実施例においては、多結晶Ｓｉ層をチャネル領域として有する薄膜トランジスタ４９ａと単多結晶Ｓｉ層をチャネル領域として有する薄膜トランジスタ４９ｂとを同一基板に組合わせて形成した例を示したが、勿論一方のみを絶縁基板上に形成することは可能である。
【００５５】
また位相シフタを形成するための透明な材料からなる被覆層は、キャップ−ＳｉＯx 膜、Ｓｉ膜、そしてＳｉＯ2 膜を含む３層構造からなり、キャップ−ＳｉＯx 膜を選択エッチングすることにより被覆層に段差部を形成することも可能である。また被覆層としてキャップ−ＳｉＯx 膜、ＳｉＮｘ膜、そしてＳｉＯ2 膜を含む３層構造を用い、キャップ−ＳｉＯx 膜を選択エッチングして被覆層に段差部を形成することも可能である。さらに、被覆層をキャップ−ＳｉＯx 膜およびＳｉＮｘ膜とし、キャップ−ＳｉＯx 膜を選択エッチングして段差部を形成することも可能である。また、半導体薄膜上に例えばＳｉＯx 等の透明材料からなる被覆層を形成し、この被覆層の所定の部分を表面からエッチングしてその一部を除去し、段差部を形成することも可能である。また、キャップ膜は、パルスレーザ光を透過するＳｉＯ2 膜等の絶縁膜と、そしてこのパルスレーザ光の一部を吸収するＳｉＯx 膜、ＳｉＮｘ膜の積層体とすることも可能である。またキャップ膜には、上記位相シフト部の他に、後のホトリソグラフ工程で使用されるアライメントマーク４１、４２を形成するための位相シフト部を有することもできる。
【００５６】
次に、図１７を参照して、本発明に係る半導体薄膜の結晶化に使用可能な結晶化装置５０の一実施例について説明する。図１７において、基板６０に照射されるエキシマレーザ光６８は光強度を均一化する公知のホモジナイズ光学系５４によりホモジナイズされている。図７に示す半導体薄膜５９上に直接形成された位相シフトマスク３３、３４、３５’はＳｉＯｘ膜３５’に形成された位相段差部３７を有する。そしてこの位相段差部３７(位相シフト部)において、入射するエキシマレーザ光６８を回折並びに干渉させる。このようにして、入射した均一なレーザ光線６８の強度に対して所定の空間分布を付与するものである。
【００５７】
図１７に示す事例では、レーザ光源としてエキシマレーザ５１（例えば、ＸｅＣｌ、ＫｒＦなど）を用いている。しかし、必ずしもこれらエキシマレーザに限定されるわけではない。位相シフトを利用するので、干渉性のコヒーレント光を発生する他のレーザ光源も使用可能である。図１７に示すように、パルスレーザ光５２を射出するエキシマレーザ５１の出射側には、レーザ光５２のエネルギ密度を制御するためのアッテネータ５３と、レーザ光の強度を均一化するホモジナイズ光学系５４とが順次配設されている。アッテネータ５３およびホモジナイズ光学系５４は光学装置において通常使用されているものが使用可能である。
【００５８】
このホモジナイズ光学系５４の射出側には、結晶化される半導体薄膜５９が形成された絶縁基板６０が配置される。そして絶縁基板６０を載置しレーザ光に対し直角方向に移動可能なＸＹステージ５８が配置されている。こステージは回転方向（θ）の調整も可能とする。ＸＹステージ５８はレーザ光に対し直角方向に移動するため駆動装置６１に接続されている。ＸＹステージ５８の上部に、半導体薄膜５９に形成されたアライメントマークを認識するための受光装置６２が設けられている。
【００５９】
上記エキシマレーザ５１、アッテネータ５３、駆動装置６１、および受光装置６２は信号ライン６７を介して制御装置６３にそれぞれ電気的に結合されている。制御装置６３は少なくともこれら各装置５１、５３、６１、６２からの信号を処理し、これらに必要な制御信号を生成する信号処理部６５および信号処理に必要な情報およびプログラムを記憶する記憶部６６を有する。制御装置６３は、エキシマレーザ照射によりａ−Ｓｉ膜または多結晶Ｓｉ膜５９に大粒径化された結晶化領域を形成することを可能とするプログラムを含み、例えば、パルス発光するエキシマレーザ５１の発光制御、アッテネータ５３のエネルギ密度の制御、駆動装置６１によるＸＹステージ５８の移動制御、受光装置６２による半導体薄膜５９の位置認識等を含む結晶化装置に必要な各種の制御を行うことができる。
【００６０】
かかるエキシマレーザーアニール装置は、位相シフタを別途使用するアニール装置と比較し、多機能で高価なものである必要はない。またガラス基板の大型化を考えた場合、操作が非常に容易であり、装置の価格も安価となる。基板サイズが大型化された場合における光学的な補正も、基板上の位相段差の作りこみとエキシマレーザーアニールラインビームの補正のみを考えればよいので非常に容易である。
【００６１】
図１８に、本発明に係る位相シフタを使用して形成された薄膜トランジスタを用いた液晶表示装置７０の具体例を示す。液晶表示装置７０を形成する本発明に係る薄膜トランジスタや画素の形成領域は８３および８３’で示している。液晶表示装置７０は、図１８（Ｂ）に示すように、上下１対の透明基板７１、７２、液晶層７３、複数の画素電極７４、そして対向電極７７を含む。
【００６２】
１対の透明基板７１、７２としては例えばガラス基板を用いることができる。これら透明基板７１、７２は、枠状のシール材８８を介して接合されている。液晶層７３は、１対の透明基板７１、７２およびシール材８８により囲まれた領域に密閉して配置される。
【００６３】
前記１対の透明基板７１、７２のうちの一方の透明基板、例えば下側の透明基板７２の内面には、行方向および列方向にマトリックス状に設けられた複数の画素電極７４と、この複数の画素電極７４にそれぞれ接続された複数の薄膜トランジスタ７８と、複数の薄膜トランジスタ７８と電気的に接続された複数の走査配線７５および信号配線７６が設けられている。この実施例においては、薄膜トランジスタ７８と画素電極７４がそれぞれ素子形成領域８３、８３‘に形成されている。
【００６４】
複数の走査配線７５は行方向に延在し薄膜トランジスタ７８のゲートに接続されている。これら走査配線７５の一端はそれぞれ走査線駆動回路７９に接続されている。また、複数の信号配線７６は列方向に延在して各薄膜トランジスタ７８に接続されている。これら信号配線７６の一端はそれぞれ信号線駆動回路部分８０に接続されている。走査線駆動回路７９および信号線駆動回路部分８０は液晶コントローラ８１に接続されている。液晶コントローラ８１は外部回路８２から供給される画像信号及び同期信号を受信してメモリ回路に記憶し、画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ、および水平走査制御信号ＸＣＴを発生する。液晶コントローラ８１の入力部８６は、入出力保護回路８４を介して、外部回路８２に接続される。入出力保護回路８４は、外部回路８２およびそれとの接続ライン８５から進入する望ましくない高電圧が、液晶コントローラ８１に直接加わるのを防止する。
【００６５】
入出力保護回路８４は液晶コントローラ８１と共に、液晶表示装置７０と同一の基板７２に同一の工程で形成し、液晶表示装置７０と一体化して形成することができる。また本発明に係る薄膜トランジスタを液晶表示装置７０の内部回路、例えば走査線駆動回路７９または信号線駆動回路部分８０等に適宜適用し、それぞれの回路部分を直接保護することもできる。
【００６６】
かかる方法により、液晶表示装置において高耐圧が必要な大電圧駆動部、画素ＴＦＴ部等には多結晶−Ｓｉ膜を用い、高性能なメモリ回路やシフトレジスタ回路、ＸおよびＹデコーダ回路部には大粒径で結晶化されたＳｉ膜を用いた薄膜トランジスタを作り分けることが望ましい。
【００６７】
このようにして上記結晶化方法により結晶化された結晶化領域に、液晶表示装置７０に使用される例えば表示パネルの画素切り替え回路７８、駆動回路７９、８０、信号処理部８１，８４等を形成することができる。
【００６８】
なお、本発明に係る実施の形態に記載の発明は、絶縁基板上に形成された半導体薄膜を結晶化する方法であって、入射されたコヒーレント光の位相分布を変更する位相シフタ部を前記半導体薄膜上に形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜に前記位相シフタ部に対応する温度分布を形成して、前記半導体薄膜の少なくとも一部を溶融する工程と、前記コヒーレント光の照射を中止して前記溶融部の温度を低下させ、溶融された半導体を結晶化する工程とを有する方法を含む。
【００６９】
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に形成された半導体薄膜を結晶化する方法であって、入射されたコヒーレント光の位相分布を変更する位相シフタ部を前記半導体薄膜上に形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜に前記位相シフタ部に対応して第１の温度分布を有する領域と第２の温度分布を有する領域とを形成し、各領域の半導体薄膜の少なくとも一部を溶融する工程と、前記コヒーレント光の照射を中止して前記各溶融部の温度を低下させ、各溶融された半導体を結晶化する工程を有し、第１の温度分布を有する領域においては粒径が３μｍ〜１２μｍの大粒径半導体結晶を成長させ、第２の温度分布を有する領域においては粒径が０．２〜０．５μｍの多結晶半導体膜を形成する方法を含む。
【００７０】
また、本発明に係る実施の形態に記載の発明は、半導体薄膜上に位相シフタ部を形成する方法であて、半導体薄膜上に透明な材料からなる被覆層を形成する工程と、前記被覆層の所定の部分を表面からエッチングしてその一部を除去して前記被覆層に段差部を形成する工程とを有する方法を含む。
【００７１】
さらに、前記透明な材料からなる被覆層は少なくとも第１の透明膜および第２の透明膜を含む多層構造を有し、前記段差部を形成する工程は、前記第１の透明膜を選択的にエッチングすることにより行われる方法を含む。
【００７２】
さらに、前記透明な材料からなる被覆層はキャップ−ＳｉＯx 膜、Ｓｉ膜、そしてＳｉＯ2 膜を含む３層構造を有し、前記キャップ−ＳｉＯx 膜を選択エッチングして前記被覆層に段差部を形成する方法を含む。
【００７３】
さらに、前記透明な材料からなる被覆層はキャップ−ＳｉＯx 膜、ＳｉＮｘ膜、そしてＳｉＯ2 膜を含む３層構造を有し、前記キャップ−ＳｉＯx 膜を選択エッチングして前記被覆層に段差部を形成する方法を含む。
【００７４】
さらに、前記透明な材料からなる被覆層はキャップ−ＳｉＯx 膜およびＳｉＮｘ膜を有し、前記キャップ−ＳｉＯx 膜を選択エッチングして前記被覆層に段差部を形成する方法を含む。
【００７５】
また本発明に係る実施の形態に記載の発明は、エキシマレーザー再結晶法において、ガラス基板上の半導体薄膜表面に形成されたキャップ膜上にエキシマレーザーアニール波長に合わせた段差を形成して位相シフト部を得る工程と、前記位相シフト部を用いたエキシマレーザーアニールによりホトリソグラフ用のアライメントマークを作成する工程を含む再結晶法を含む。
【００７６】
また本発明に係る実施の形態に記載の発明は、薄膜トランジスタの製造方法であって、半導体薄膜上に、入射されたコヒーレント光の位相分布を変更する位相シフタ部を形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜に前記位相シフタ部に対応して第１の温度分布を有する領域と第２の温度分布を有する領域とを形成し、各領域の半導体薄膜の少なくとも一部を溶融する工程と、前記コヒーレント光の照射を中止して前記各溶融部の温度を低下させ、各溶融された半導体を結晶化する工程を有し、第１の温度分布を有する領域においては粒径が３μｍ〜１２μｍの大粒径半導体結晶を成長させ、第２の温度分布を有する領域においては粒径が０．２〜０．５μｍの多結晶半導体膜を形成し、粒径が３μｍ〜１２μｍの大粒径半導体結晶部分および粒径が０．２〜０．５μｍの多結晶半導体部分にそれぞれ薄膜トランジスタを形成する工程を含む薄膜トランジスタの製造方法を含む。
【００７７】
また本発明に係る実施の形態に記載の発明は、同一のガラス基板に複数の薄膜トランジスタを製造する方法であって、前記ガラス基板上の半導体薄膜表面に、位相差が６０〜１８０°の位相シフト部を形成する工程と、前記位相シフト部を用いてエキシマレーザーアニールを行い、少なくとも結晶粒径が０．２〜０．５μｍの多結晶シリコン膜領域と、結晶粒径が３〜１２μｍの結晶化領域とを形成する工程と、高耐圧が必要な薄膜トランジスタを結晶粒径が０．２〜０．５μｍの多結晶シリコン膜領域に形成し、高機能回路部に使用される薄膜トランジスタを結晶粒径が３〜１２μｍの結晶化領域に形成する工程を有する薄膜トランジスタの製造方法を含む。
【００７８】
また本発明に係る実施の形態に記載の発明は、上下１対の透明基板、この透明基板の間に配置された液晶層、液晶層に電圧を加える複数の画素電極と対向電極、そして各画素を制御するＸおよびＹデコーダ回路部とを含む液晶表示装置において、前記画素電極には多結晶−Ｓｉ膜により形成された薄膜トランジスタを使用し、ＸおよびＹデコーダ回路部には大粒径で結晶化されたＳｉ膜を用いた薄膜トランジスタを使用して各画素電極を駆動および制御する液晶表示装置を含む。
【００７９】
本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上記実施の形態は単なる例示に過ぎず、限定的に解釈されるべきものではない。本発明の範囲は特許請求の範囲によって示すものであって、明細書本文には、なんら拘束されない。さらに特許請求の範囲の均等範囲に属する変形や変更は、本発明の範囲内のものである。
【産業上の利用可能性】
【００８０】
本発明の大結晶シリコン薄膜および多結晶シリコン薄膜を用いて、高性能薄膜トランジスタおよび高耐圧薄膜トランジスタを必要ならば同一基板に形成することが出来る。これらの高性能薄膜トランジスタおよび高耐圧薄膜トランジスタを用いて、例えば、システムを内包したＰＤＡ（personal digital assistant）液晶パネルやメモリー機能を内蔵した携帯電話用液晶パネル、高性能カラーテレビジョン用ディスプレイ等を実現することができる。
【図面の簡単な説明】
【００８１】
【図１】エキシマレーザーアニール法に使用される結晶化装置１を示す図である。
【図２】位相シフタ４の断面２（ａ）、位相シフタ４を用いた結晶化方法の原理（ｂ）、および大粒径化された結晶化領域２２（ｃ）を示す図である。
【図３】位相シフタ４の斜視図である。
【図４】エキシマレーザーアニール用の位相段差部３７の形成のための積層膜３３，３４，３５を示す図である。
【図５】エキシマレーザーアニール用の位相段差形成のためにｃａｐ膜３５のパターニング用のレジスト３６を形成した図である。
【図６】選択エッチングによりエキシマレーザーアニール用の位相段差部３７を形成した図である。
【図７】直接位相シフトエキシマレーザーアニールによる再結晶Ｓｉ膜３２ａ、３２ｂの形成を示す図である。
【図８】位相変調−エキシマレーザーアニールにより形成したアライメントマーク４１を示す図である。
【図９】直接位相シフトエキシマレーザーアニールにより形成された再結晶Ｓｉ膜３２ａ、３２ｂを示す図である。
【図１０】被覆膜除去後の、直接位相シフトエキシマレーザーアニールにより形成された再結晶Ｓｉ膜３２ａ、３２ｂを示す図である。
【図１１】薄膜トランジスタ形成のためにＳｉ膜パターニング用レジスト３８が形成された状態を示す図である。
【図１２】薄膜トランジスタ形成のため選択エッチングによりＳｉ膜のアイランド４８ａ、４８ｂが形成された状態を示す図である。
【図１３】薄膜トランジスタ形成のためゲート絶縁膜３９が形成された状態を示す図である。
【図１４】薄膜トランジスタ形成のためゲート電極４０が形成された状態を示す図である。
【図１５】形成された薄膜トランジスタ形成におけるソースおよびドレイン領域（Ｎ＋層（Ｐ＋層））の形成を示す図である。
【図１６】形成された薄膜トランジスタ４９ａ、４９ｂを示す図である。
【図１７】半導体薄膜の結晶化に使用される結晶化装置５０を示す図である。
【図１８】本発明に係る位相シフタを使用して形成された薄膜トランジスタ７８を用いた液晶表示装置７０の具体例を示す図である。
【符号の説明】
【００８２】
１…結晶化装置（エキシマレーザーアニール装置）、  ３…ホモジナイズ光学系、  ４…位相シフタ、  ５…プロジェクション光学系、  ６…ＸＹステージ、  ７…半導体薄膜、  ８…絶縁基板、  １０…半導体薄膜、  １２…第１のストリップ領域、  １３…第２のストリップ領域、  １４…段差部、  １５…エキシマレーザ光、  １６…光強度部分布、  １７…温度分布、  １８．１８…最小部分、  ２０…半導体薄膜、  ２１．２１…多結晶領域、  ２２…単結晶部分、  ２３…結晶粒界、  ２５…光強度最小部分、  ２６…温度傾斜部、  ３１…ガラス基板、  ３２…ａ‐Ｓｉ膜、  ３２ａ…多結晶領域、  ３２ｂ…大粒径単結晶化領域、  ３３…ＳｉＯ２膜、  ３４…ストッパーａ‐Ｓｉ膜、  ３５…ＳｉＯｘ膜、  ３６…ｃａｐ膜パターニング用レジスト膜、  ３７…位相段差部、  ３８…パターニング用レジスト、  ３９…ゲート絶縁膜、  ４０…ゲート電極、  ４１…アライメントマーク、  ４２…アライメントマーク、  ４３…層間絶縁膜、  ４４…コンタクトホール、  ４５…ＳＤ電極、  ４６…Ｎ+層、  ４８ａ…アイランド、  ４８ｂ…アイランド、  ４９ａ…薄膜トランジスタ、  ４９ｂ…薄膜トランジスタ、  ５０…結晶化装置、  ５１…エキシマレーザ、  ５２…パルスレーザ光、  ５３…アッテネータ、  ５４…ホモジナイズ光学系、  ５８…ＸＹステージ、  ５９…半導体薄膜、  ６０…絶縁基板、  ６１…駆動装置、  ６２…受光装置、  ６３…制御装置、  ６５…信号処理部、  ６６…記憶部、  ６７…信号ライン、  ６８…エキシマレーザ光、  ７０…液晶表示装置、  ７１…透明基板、  ７２…透明基板、  ７３…液晶層、  ７４…画素電極、  ７５…走査配線、  ７６…信号配線、  ７７…対向電極、  ７８…薄膜トランジスタ、  ７９…走査線駆動回路、  ８０…信号線駆動回路部分、  ８１…液晶コントローラ、  ８２…外部回路、  ８３．８３…素子形成領域、  ８４…入出力保護回路、  ８５…接続ライン、  ８６…入力部、  ８８…シール材
【図１】
2007134501.tif 000003
【図２】
2007134501.tif 000004
【図３】
2007134501.tif 000005
【図４】
2007134501.tif 000006
【図５】
2007134501.tif 000007
【図６】
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【図７】
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【図８】
2007134501.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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