(57)【要約】【課題】スイッチング損失とサージ電圧の両者を同時に抑制できるスイッチング回路を提供する。【解決手段】  トランジスタのゲート電圧を切り換えることによってトランジスタの主電極間を導通状態と非導通状態の間で時間的に切り換えるスイッチング回路であり、トランジスタのドレインまたはコレクタとゲートの間、もしくは、トランジスタのドレインまたはコレクタとソースまたはエミッタの間を、ツエナーダイオードとコンデンサーの直列回路で接続する。ドレイン電圧が低い間は、ツエナーダイオードによってコンデンサーの容量が寄与しない状態とされ、ドレイン電流とドレイン電圧は高速に変化し、スイッチング損失を小さくする。ドレイン電圧が上昇すると、ツエナーダイオードが降伏し、コンデンサーの容量が加わり、ドレイン電流とドレイン電圧は低速に変化し、サージ電圧が低く抑えられる。【選択図】図１
2007295543.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲート電圧を切り換えることによってトランジスタの主電極間を導通状態と非導通状態の間で時間的に切り換えるスイッチング回路であり、
トランジスタのドレインまたはコレクタとゲートの間を、ツエナーダイオードとコンデンサーの直列回路で接続していることを特徴とするスイッチング回路。
【請求項２】
トランジスタのゲート電圧を切り換えることによってトランジスタの主電極間を導通状態と非導通状態の間で時間的に切り換えるスイッチング回路であり、
トランジスタのドレインまたはコレクタとソースまたはエミッタの間を、ツエナーダイオードとコンデンサーの直列回路で接続していることを特徴とするスイッチング回路。
【請求項３】
上記トランジスタが、ＭＯＳＦＥＴまたはＩＧＢＴであることを特徴とする請求項１又は２のスイッチング回路。
【請求項４】
上記ツエナーダイオードのツエナー電圧が、上記トランジスタのオフ時に主電極間に印加される電圧の約０．５〜１.０倍であることを特徴とする請求項１〜３のいずれかのスイッチング回路。
【請求項５】
上記トランジスタと上記ツエナーダイオードと上記コンデンサーが、同一の半導体基板に設けられていることを特徴とする請求項１〜４のいずれかのスイッチング回路。
【請求項６】
スイッチング回路であって、
トランジスタと、
そのトランジスタのドレインまたはコレクタとゲートの間に接続されており、ツエナーダイオードとコンデンサーで構成されている直列回路と、を備えているスイッチング回路。
【請求項７】
トランジスタと直列回路は、同一の半導体基板に設けられていることを特徴とする請求項６のスイッチング回路。
【請求項８】
ツエナーダイオードは、
半導体基板上に絶縁膜を介して設けられており、ｐ型の不純物を含むアノード半導体領域と、
半導体基板上に絶縁膜を介して設けられており、アノード半導体領域に接しているとともにｎ型の不純物を含むカソード半導体領域と、を有していることを特徴とする請求項７のスイッチング回路。
【請求項９】
アノード半導体領域とカソード半導体領域の材料は、多結晶シリコンであることを特徴とする請求項８の半導体装置。
【請求項１０】
コンデンサーは、
半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
その埋込み導電体領域を被覆しており、埋込み導電体領域を半導体基板から電気的に絶縁している被覆絶縁体領域と、を有していることを特徴とする請求項７〜９のいずれかのスイッチング回路。
【請求項１１】
ツエナーダイオードは、
半導体基板上に絶縁膜を介して設けられており、ｐ型の不純物を含むアノード半導体領域と、
半導体基板上に絶縁膜を介して設けられており、アノード半導体領域に接しているとともにｎ型の不純物を含むカソード半導体領域と、を有しており、
コンデンサーは、
半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
その埋込み導電体領域を被覆しており、埋込み導電体領域を半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、
アノード半導体領域は、トランジスタのゲートに電気的に接続されており、
カソード半導体領域は、埋込み導電体領域に電気的に接続されており、
埋込み導電体領域とトランジスタのドレインまたはコレクタは、被覆絶縁体領域によって電気的に絶縁されていることを特徴とする請求項７のスイッチング回路。
【請求項１２】
ツエナーダイオードは、
半導体基板上に絶縁膜を介して設けられており、ｐ型の不純物を含むアノード半導体領域と、
半導体基板上に絶縁膜を介して設けられており、アノード半導体領域に接しているとともにｎ型の不純物を含むカソード半導体領域と、を有しており、
コンデンサーは、
半導体基板の表面から裏面に向けて伸びている埋込み導電体領域と、
その埋込み導電体領域を被覆しており、埋込み導電体領域を半導体基板から電気的に絶縁している被覆絶縁体領域と、を有しており、
埋込み導電体領域は、トランジスタのゲートに電気的に接続されており、
埋込み導電体領域とアノード半導体領域は、被覆絶縁体領域によって電気的に絶縁されており、
カソード半導体領域は、トランジスタのドレインまたはコレクタに電気的に接続されていることを特徴とする請求項７のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路に関する。特に、スイッチング損失が小さく抑制され、しかもサージ電圧が低く抑制されるスイッチング回路に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータあるいはインバータ等に、スイッチング回路が多用されている。典型的なスイッチング回路は、ＭＯＳＦＥＴまたはＩＧＢＴ等のトランジスタを利用することが多い。スイッチング回路は、トランジスタのゲートに印加する電圧を切り換えることによって、トランジスタの主電極（ＭＯＳＦＥＴ等のユニポーラトランジスタの場合はドレインとソース、ＩＧＢＴ等のバイポーラトランジスタの場合はコレクタとエミッタ）間を、導通状態と非導通状態の間で時間的に切り換える。
【０００３】
スイッチング回路には、小型であること、少ない部品点数で構成できること、オン抵抗が低いこと、スイッチング損失が小さいこと、サージ電圧を低く抑えられることといった各種の要件が必要とされる。
スイッチング回路を小型化するには、ゲート電圧が変化する周波数を高周波化するのが有利である。高周波化することによって、スイッチング回路が必要とするインダクタンスやキャパシタンスを小さく抑えられるからである。
スイッチング回路の動作周波数を高周波化すると、トランジスタのスイッチング損失が重要な問題となってくる。スイッチング損失を小さく抑えるためには、トランジスタのスイッチング速度を上げることが有効である。トランジスタの研究開発によって、スイッチング速度は速くなってきている。
【０００４】
しかしながら、現在に至るも、スイッチング損失とサージ電圧の両者を同時に低く抑制することは難しい。スイッチング損失を小さく抑制するためには、トランジスタのスイッチング速度を上げることが有効であるが、そうするとサージ電圧が高くなってしまう。サージ電圧を低く抑制するためには、トランジスタのスイッチング速度を下げることが有効であるが、そうするとスイッチング損失が大きくなってしまう。スイッチング損失とサージ電圧の間には、トレードオフの関係があり、スイッチング損失を小さく抑えるとサージ電圧が高くなってしまい、サージ電圧を低く抑えるとスイッチング損失が大きくなってしまう。両者を同時に低く抑えることは難しい。
【０００５】
サージ電圧とスイッチング損失の両者を低く抑えるために、ゲート抵抗を時間ともに段階的に切り換えるゲート駆動回路が提案されている。しかしながら、この技術では、ゲート駆動回路が複雑化し、スイッチング回路を作成するために必要な部品点数が増加してしまう。
【０００６】
そこで特許文献１のトランジスタが開発されている。特許文献１のトランジスタは、ＭＯＳＦＥＴであり、特許文献１の図１に示されているように、ｐベース層に隣接する位置にｐ型の不純物を低濃度に含むｐ層を設けている。
通常のＭＯＳＦＥＴの場合、ドレイン・ソース間の電圧が高くなるほど、ドレイン・ゲート間の容量が低下する。ドレイン・ゲート間の容量が小さい場合、トランジスタのターンオフ時に生じるドレイン・ソース間の電圧変化は高速化する。通常のＭＯＳＦＥＴは、トランジスタがターンオフしてドレイン・ソース間の電圧が上昇するほど、ドレイン・ソース間の電圧変化が高速化し、サージ電圧を押し上げる。
特許文献１の図１に示されているように、ｐベース層に隣接する位置にｐ型の不純物を低濃度に含むｐ層を付加すると、特許文献１の図２に示されているように、ドレイン・ソース間の電圧が高くなるほど、ドレイン・ゲート間の容量が増大する特性を得ることができる。特許文献１のＭＯＳＦＥＴを利用すると、トランジスタがターンオフしてドレイン・ソース間の電圧が上昇してくると、ドレイン・ゲート間の容量が増大してくるために、ドレイン・ソース間の電圧変化が低速化し、サージ電圧を小さく抑制することができる。
しかしながら、特許文献１のトランジスタは、ｐ型の不純物を低濃度に含むｐ層を電流が流れるので、オン抵抗が高くなってしまうという問題が存在する。特許文献１のトランジスタでは、サージ電圧を強く抑制するほど、トランジスタのオン抵抗が高くなってしまう。さらに、特許文献１のトランジスタでは、サージ電圧を効果的に抑制するためには、ｐ型の不純物を低濃度に含むｐ層を大きく形成する必要がある。ｐ層を大きく形成すると、トランジスタのセルピッチが大きくなり、トランジスタのオン抵抗を増大させる。特許文献１のトランジスタのように、トランジスタの内部構造を改良する対策手法では、オン抵抗とサージ電圧とスイッチング損失を低く抑えることが難しい。
【０００７】
【特許文献１】特開２００４−６５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題を解決するものであり、オン抵抗が低く抑えられ、スイッチング損失が小さく抑えられ、サージ電圧が低く抑えられ、しかも少ない部品点数で構成することができるスイッチング回路を提供するために創作された。
【課題を解決するための手段】
【０００９】
本明細書で開示されるスイッチング回路は、ＭＯＳＦＥＴ又はＩＧＢＴ等のトランジスタのゲート電圧を切り換えることによって、トランジスタの主電極間（ＭＯＳＦＥＴ等のユニポーラトランジスタの場合は、ドレインとソース間であり、ＩＧＢＴ等のバイポーラトランジスタの場合は、コレクタとエミッタ間）を導通状態と非導通状態の間で時間的に切り換える。本発明のスイッチング回路では、トランジスタのドレイン（またはコレクタ）とゲートの間を、ツエナーダイオードとコンデンサー（キャパシタ）の直列回路で接続している。具体的には、ツエナーダイオードのカソード側をドレイン（またはコレクタ）に接続し、ツエナーダイオードのアノード側をゲートに接続する。この場合、ツエナーダイオードとドレイン（またはコレクタ）の間にコンデンサーが挿入されていてもよいし、ツエナーダイオードとゲートの間にコンデンサーが挿入されていてもよい。
【００１０】
本明細書で開示されるスイッチング回路では、ドレイン（またはコレクタ）とゲート間にツエナーダイオードが挿入されている。このため、トランジスタがターンオフした直後で、ドレイン（またはコレクタ）とゲート間の電圧がツエナーダイオードのツエナー電圧（降伏電圧）よりも低い間は、ツエナーダイオードとコンデンサーの直列回路が存在しない状態とほぼ等しい。このため、ドレイン（またはコレクタ）とゲート間の容量が小さな状態に維持され、ドレイン・ソース（またはコレクタ・エミッタ）間を流れる電流と電圧は高速に変化し、スイッチング損失を小さく抑えることができる。
トランジスタがターンオフした後にドレイン・ソース（またはコレクタ・エミッタ）間の電圧が上昇するのに伴い、ドレイン（またはコレクタ）・ゲート間電圧も上昇する。ドレイン（またはコレクタ）・ゲート間の電圧がツエナーダイオードのツエナー電圧を超えると、ドレイン（またはコレクタ）とゲートの間がコンデンサーを介して接続され、ドレイン（またはコレクタ）とゲート間の容量は大きくなる。したがって、その後は、ドレイン・ソース（またはコレクタ・エミッタ）間を流れる電流と電圧は低速に変化する。そのために、サージ電圧が低く抑えられる。
本明細書で開示されるスイッチング回路によると、スイッチング損失とサージ電圧の両者を低く抑制することができる。
本明細書で開示されるスイッチング回路によると、トランジスタの内部構造を改良する必要がない、あるいは内部構造を改良する程度を抑えることができるので（必要に応じて、トランジスタの内部構造を改良する手法を上記スイッチング回路に組合せてもよい）、オン抵抗（オン電圧）の低いトランジスタを用いることかできる。また、このスイッチング回路は、ツエナーダイオードとコンデンサーを追加するだけで実現できるので、少ない部品点数で構成することができる。ツエナーダイオードとコンデンサーは、トランジスタを形成する際に、トランジスタを構成する半導体基板に同時に形成しやすい。トランジスタとツエナーダイオードとコンデンサーを同一の半導体基板に一体で構成すれば、スイッチング回路の部品点数が増加することもない。
【００１１】
上記に代えて、トランジスタのドレイン（またはコレクタ）とソース（またはエミッタ）の間を、ツエナーダイオードとコンデンサーの直列回路で接続してもよい。具体的にはツエナーダイオードのカソードをドレイン（またはコレクタ）に接続し、ツエナーダイオードのアノードをソース（またはエミッタ）に接続する。この場合、ツエナーダイオードとドレイン（またはコレクタ）の間にコンデンサーが挿入されていてもよいし、ツエナーダイオードとソース（またはエミッタ）の間にコンデンサーが挿入されていてもよい。
【００１２】
この場合も、ツエナーダイオードが降伏しない間は、ドレイン・ソース（またはコレクタ・エミッタ）間を流れる電流と電圧は高速に変化し、スイッチング損失を小さく抑えることができる。その後にツエナーダイオードが降伏するために、その後はドレイン・ソース（またはコレクタ・エミッタ）間を流れる電流と電圧は低速に変化する。そのために、サージ電圧が低く抑えられる。
この場合のスイッチング回路によっても、スイッチング損失とサージ電圧の両者を低く抑制することができる。このスイッチング回路によっても、オン抵抗を低く抑えることができ、スイッチング損失を小さく抑えることができ、サージ電圧を低く抑えることができる。しかも、スイッチング回路を少ない部品点数で構成することができる。ツエナーダイオードとコンデンサーとトランジスタを同一半導体基板に一体で構成すれば、スイッチング回路の部品点数を増加させることもない。
【００１３】
本明細書で開示されるスイッチング回路に利用するトランジスタは、ユニポーラでもバイポーラでもよい。スイッチング回路に利用するトランジスタは、ＭＯＳＦＥＴまたはＩＧＢＴが好適である。
【００１４】
本明細書で開示されるスイッチング回路に利用するツエナーダイオードは、そのツエナー電圧が、トランジスタのオフ時に主電極間に印加される電圧の約０．５〜１.０倍であることが好ましい。ここでいうオフ時とは、トランジスタがターンオフした後に生じた電流変化や電圧変化が収束した期間をいう。
上記条件を満たす場合、スイッチング損失とサージ電圧がバランス良く抑制される。
【００１５】
本明細書で開示されるスイッチング回路の場合、トランジスタとツエナーダイオードとコンデンサーが、同一の半導体基板に設けられていることが好ましい。ここで、「同一の半導体基板に設けられている」とは、各回路素子が半導体基板内に作り込まれている場合、各回路素子の一部又は全部が半導体基板上に作り込まれている場合を含む。即ち、「同一の半導体基板に設けられている」とは、トランジスタとツエナーダイオードとコンデンサーの回路素子が半導体基板を利用して一体で構成されていることをいう。
【００１６】
この場合、スイッチング回路を構成する部品点数は増加しない。また、トランジスタとツエナーダイオードとコンデンサーは、半導体製造技術を利用して半導体基板に形成しやすい。同一の半導体基板に、トランジスタとツエナーダイオードとコンデンサーを無理なく形成することができる。
【００１７】
本明細書で開示されるスイッチング回路は、トランジスタと直列回路を備えている。直列回路は、トランジスタのドレイン（またはコレクタ）とゲートの間に接続されており、ツエナーダイオードとコンデンサーで構成されている。
【００１８】
トランジスタと直列回路は、同一の半導体基板に設けられていることが好ましい。
例えば、直列回路のツエナーダイオードは、半導体基板上に絶縁膜を介して設けることができる。この場合、直列回路のツエナーダイオードは、ｐ型の不純物を含むアノード半導体領域とｎ型の不純物を含むカソード半導体領域を備えている。アノード半導体領域とカソード半導体領域は半導体基板上に絶縁膜を介して設けられており、アノード半導体領域とカソード半導体領域は接している。アノード半導体領域とカソード半導体領域の材料は、多結晶シリコンであることが好ましい。
例えば、直列回路のコンデンサーは、半導体基板内に作り込むことができる。この場合、直列回路のコンデンサーは、埋込み導電体領域と被覆絶縁体領域を備えている。埋込み導電体領域は、半導体基板の表面から裏面に向けて伸びている。被覆絶縁体領域は、埋込み導電体領域を被覆しており、埋込み導電体領域を半導体基板から電気的に絶縁している。被覆絶縁体領域は、コンデンサーを構成する誘電体として機能することができる。
トランジスタと直列回路が同一の半導体基板に設けられていると、スイッチング回路を少ない部品点数で構成することができ、さらにスイッチング回路が小型化され、実用性に優れたものとすることができる。
【００１９】
ツエナーダイオードが半導体基板上に絶縁膜を介して設けられており、コンデンサーが埋込み導電体領域と被覆絶縁体領域で構成されている場合、本明細書で開示されるスイッチング回路は、具体的には以下の形態によって具現化することができる。
１つのスイッチング回路は、直列回路のコンデンサーが、ツエナーダイオードとトランジスタのドレイン（又はコレクタ）の間に挿入されている形態である。この場合のスイッチング回路は、アノード半導体領域がトランジスタのゲートに電気的に接続されており、カソード半導体領域がコンデンサーの埋込み導電体領域に電気的に接続されており、埋込み導電体領域とトランジスタのドレイン（またはコレクタ）が被覆絶縁体領域によって電気的に絶縁されている。
他の１つのスイッチング回路は、直列回路のコンデンサーが、ツエナーダイオードとトランジスタのゲートの間に挿入されている形態である。この場合のスイッチング回路は、埋込み導電体領域がトランジスタのゲートに電気的に接続されており、埋込み導電体領域とアノード半導体領域が被覆絶縁体領域によって電気的に絶縁されており、カソード半導体領域がトランジスタのドレインまたはコレクタに電気的に接続されている。
【発明を実施するための最良の形態】
【００２０】
（第１実施例）
図１は、本実施例のスイッチング回路１の主要部を示している。このスイッチング回路１は、直流電源Ｓと、負荷抵抗Ｒ１と、トランジスタ（ＭＯＳＦＥＴ）５を備えており、これらが直列に接続されている。スイッチング回路１は、キャパシタ成分Ｃ1、抵抗成分Ｒ２、配線等に起因する寄生インダクタンス成分Ｌをも備えている。寄生インダクタンス成分Ｌによって、トランジスタ５の主電極（ドレインＤとソースＳ）間を流れる電流が急速に変化すると、トランジスタ５の主電極間に大きなサージ電圧が発生し、その大きなサージ電圧がトランジスタ５を損傷したり、あるいはノイズとなって他の機器に悪影響を及ぼすことがある。
トランジスタ５はユニポーラ型であり、そのドレインＤが高電位側に接続され、そのソースＳが低電位側に接続されている。トランジスタ５のゲートＧには、ゲート電圧制御回路３が接続されている。ゲート電圧制御回路３は、トランジスタ５を導通させる電位と、トランジスタ５を非導通とする電位の間を高周波で反転するゲート電圧を出力する。
トランジスタ５のドレインＤとゲートＧの間は、ツエナーダイオードＤzとコンデンサーＣの直列回路で接続されている。ツエナーダイオードＤzのカソードは、トランジスタ５のドレインＤに接続され、ツエナーダイオードＤzのアノードは、コンデンサーＣを介して、トランジスタ５のゲートＧに接続されている。トランジスタ５がオフされている間は、ドレインＤの電位がゲートＧの電位よりも高く、ツエナーダイオードＤzには逆バイアス電圧が印加される。
【００２１】
図２は、図１のトランジスタ５がターンオフする前後に生じるドレイン電圧Ｖdの時間的変化を示している。ここでいうドレイン電圧Ｖdは、ドレイン・ソース間電圧である。以下ではソース電圧を基準（０ボルト）とするので、ドレイン・ソース間電圧を、ドレイン電圧Ｖdという。図２の横軸は時間（μ秒）を示し、縦軸は電圧を示している。図２では、１．５３μ秒の時点で、トランジスタ５がターンオフされている。トランジスタ５がターンオフされると、ドレイン電圧Ｖdは電源電圧（この場合は１００ボルト）に向けて上昇する。
図３〜５は、図１のトランジスタ５がターンオフする前後に生じるドレイン電圧Ｖdとドレイン電流Ｉdの時間的変化を示している。ここでいうドレイン電流Ｉdは、ドレイン・ソース間電流である。図３〜５の横軸は時間（μ秒）を示し、左縦軸は電流を示し、右縦軸は電圧を示している。図３〜５でも、１．５３μ秒の時点で、トランジスタ５がターンオフされている。トランジスタ５がターンオフされると、ドレイン電流Ｉdはゼロに向けて低下する。
【００２２】
図２のＶd−１のカーブは、本実施例と比較するための比較例のドレイン電圧Ｖdの時間的変化を示している。比較例のスイッチング回路は、トランジスタ５のドレインＤとゲートＧの間にツエナーダイオードＤzとコンデンサーＣの直列回路が存在しない場合である。比較例のスイッチング回路では、ドレイン電圧Ｖdは、電源電圧（１００ボルト）を超えて大きく上昇し、その後は振動しながら電源電圧に収束する。サージ電圧Ｖsは、ターンオフ後に生じるドレイン電圧Ｖdの最大値と、ターンオフ後に安定するドレイン電圧Ｖdの差とすることができる。比較例のスイッチング回路では、図２のＶd−１のカーブに示されるように、大きなサージ電圧Ｖs-1が発生する。
図３には、比較例のスイッチング回路のドレイン電流Ｉdの時間的変化があわせて記載されている。
スイッチング損失は、トランジスタ５がターンオフしてからドレイン電流Ｉdが定常値で安定するまでの期間について、ドレイン電圧Ｖd×ドレイン電流Ｉdの絶対値を積分した値である。
比較例のスイッチング回路では、ドレイン電圧Ｖdとドレイン電流Ｉdの両者が急速に変化するために、スイッチング損失は小さい。
【００２３】
図６は、スイッチング損失(横軸)とサージ電圧(縦軸)のシミュレーション結果を示している。図６のポイント１は、ＭＯＳのドレインＤとゲートＧの間を開放した場合のシミュレーション結果を示しており、後記する本実施例の結果２、３に比して、サージ電圧が高いことを示している。
図６の双曲線状のカーブは、現時点で入手可能な各種のＭＯＳＦＥＴを用いた場合のスイッチング損失とサージ電圧のシミュレーション結果を示している。スイッチング損失とサージ電圧の間には、明白なトレードオフの関係が存在することがわかる。
ポイント１は、トレードオフ曲線上に位置している。
【００２４】
図２のＶd−２のカーブは、トランジスタ５のドレインＤとゲートＧの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合のドレイン電圧Ｖdの時間的変化を示している。明らかに、ポイントＰ１の前後で、ドレイン電圧Ｖdの変化速度が変化していることがわかる。ポイントＰ１以前では、ドレイン電圧Ｖdが急速に変化するのに対し、ポイントＰ１以降では、ドレイン電圧Ｖdの変化が低速化する。ここで、ポイントＰ１は、ドレイン・ゲート間電圧が９０ボルトとなってツエナーダイオードＤzが降伏する時点である。
ポイントＰ１でツエナーダイオードＤzが降伏すると、ゲート電圧（正確にはゲート・ソース間電圧であるが、ソース電圧が基準電圧であるので、簡単にゲート電圧という）はドレイン電圧の影響を受けて上昇する。上昇するゲート電圧が、トランジスタ５のターンオフ速度を遅らせ、ドレイン電圧Ｖｄの上昇速度とドレイン電流Ｉdの減少速度を低速化し、サージ電圧を低く抑制するということもできる。
ポイントＰ１以降ではドレイン電圧Ｖdの変化が低速化する結果、サージ電圧Ｖs-2（図４参照）は抑制される。
図４には、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路を用いた場合のドレイン電流Ｉdの時間的変化があわせて記載されている。
トランジスタ５のドレインＤとゲートＧの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合、ポイントＰ１以降では、ドレイン電圧Ｖdとドレイン電流Ｉdの変化が低速化することから、スイッチング損失は若干増加する。しかしながら、ポイントＰ１以前では、コンデンサーＣの影響が現れず、ドレイン電圧Ｖdとドレイン電流Ｉdは急速に変化することから、スイッチング損失の増加量はわずかな範囲に留まる。
【００２５】
図６のポイント２は、トランジスタ５のドレインＤとゲートＧの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合のシミュレーション結果を示している。
ポイント１に比してわずかにスイッチング損失は増加しているが、サージ電圧は顕著に抑制されている。現時点で入手可能な各種のＭＯＳＦＥＴのドレイン・ゲート間をオープンにして用いている従来例と比較すると、サージ電圧Ｖsを同等に維持する際には従来例よりもスイッチング損失を小さく抑えることができ、スイッチング損失を同等に維持する際には従来例よりもサージ電圧Ｖsを低く抑えることができる。
【００２６】
図２のＶd−３のカーブは、トランジスタ５のドレインＤとゲートＧの間を、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合のドレイン電圧Ｖdの時間的変化を示している。明らかに、ポイントＰ２の前後で、ドレイン電圧Ｖdの変化速度が変化していることがわかる。ポイントＰ２以前では、ドレイン電圧Ｖdが急速に変化するのに対し、ポイントＰ２以降では、ドレイン電圧Ｖdの変化が低速化する。ここで、ポイントＰ２は、ドレイン・ゲート間電圧が５０ボルトとなってツエナーダイオードＤzが降伏する時点である。
ポイントＰ２以降ではドレイン電圧Ｖdの変化が低速化する結果、サージ電圧Ｖs-3（図5参照）は抑制される。
図５には、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路を用いた場合のドレイン電流Ｉdの時間的変化があわせて記載されている。
トランジスタ５のドレインＤとゲートＧの間を、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合、ポイントＰ２以降では、ドレイン電圧Ｖdとドレイン電流Ｉdの変化が低速化することから、スイッチング損失は増加する。しかしながら、ポイントＰ２以前では、コンデンサーＣの影響が現れず、ドレイン電圧Ｖdとドレイン電流Ｉdは急速に変化することから、スイッチング損失の増加量はわずかな範囲に留まる。
【００２７】
図６のポイント３は、トランジスタ５のドレインＤとゲートＧの間を、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合のシミュレーション結果を示している。
ポイント２に比してわずかにスイッチング損失は増加しているが、サージ電圧はさらに抑制されている。
ツエナー電圧がトランジスタのオフ時（オフ状態で安定していることをいう）にドレイン・ソース間に印加される電圧の約０．５〜１.０倍であるツエナーダイオードを用いたときに、サージ電圧とスイッチング損失の両者をバランスよく抑制できることがわかっている。サージ電圧を強く抑制する場合には、低いツエナー電圧を有するツエナーダイオードを利用することが好ましい。スイッチング損失の増加を強く抑制する場合には、高いツエナー電圧を有するツエナーダイオードを利用することが好ましい。
【００２８】
図２のＶd−４のカーブは、トランジスタ５のドレインＤとゲートＧの間を、容量が１ｎＦのコンデンサーＣで接続した場合のドレイン電圧Ｖdの時間的変化を示している。この場合、ツエナーダイオードＤzは利用されていない。明らかに、ターンオフの開始時からオフ状態で安定するまでの間、ドレイン電圧Ｖdの変化は遅い。この結果、サージ電圧Ｖsは抑制されるものの、スイッチング損失は大きく増加してしまう。
【００２９】
図６のポイント４は、トランジスタ５のドレインＤとゲートＧの間を、容量が１ｎＦのコンデンサーＣで接続した場合のシミュレーション結果を示している。
ポイント２，３に比してスイッチング損失が増加している。ツエナーダイオードＤzの利用が効果的であることがわかる。
【００３０】
なお、ツエナーダイオードＤzの寄生容量は小さいことが好ましい。ツエナーダイオードＤzの寄生容量が小さいと、ターンオフ直後の電圧変化と電流変化を高速に保つことができる。寄生容量が小さいツエナーダイオードＤzを用いると、スイッチング損失を小さく抑制することができる。
【００３１】
（第２実施例）
図７は、本実施例のスイッチング回路１０の主要部を示している。このスイッチング回路１０は、直流電源Ｓと、負荷抵抗Ｒ１と、トランジスタ（ＭＯＳＦＥＴ）５を備えており、これらが直列に接続されている。スイッチング回路１０は、キャパシタ成分Ｃ1、抵抗成分Ｒ２、配線等に起因する寄生インダクタンス成分Ｌをも備えている。寄生インダクタンス成分Ｌによって、トランジスタ５の主電極（ドレインＤとソースＳ）間を流れる電流が急速に変化すると、トランジスタ５の主電極間に大きなサージ電圧が発生し、その大きなサージ電圧がトランジスタ５を損傷したり、あるいはノイズとなって他の機器に悪影響を及ぼすことがある。
トランジスタ５はユニポーラ型であり、そのドレインＤが高電位側に接続され、そのソースＳが低電位側に接続されている。トランジスタ５のゲートＧには、ゲート電圧制御回路３が接続されている。ゲート電圧制御回路３は、トランジスタ５を導通させる電位と、トランジスタ５を非導通とする電位の間を高周波で反転するゲート電圧を出力する。
トランジスタ５のドレインＤとソースＳの間は、ツエナーダイオードＤzとコンデンサーＣの直列回路で接続されている。ツエナーダイオードＤzのカソードは、トランジスタ５のドレインＤに接続され、ツエナーダイオードＤzのアノードは、コンデンサーＣを介して、トランジスタ５のソースＳに接続されている。トランジスタ５がオフされている間は、ドレインＤの電位がソースＳの電位よりも高く、ツエナーダイオードＤzには逆バイアス電圧が印加される。
【００３２】
図８は、図７のトランジスタ５がターンオフする前後に生じるドレイン電圧Ｖdの時間的変化を示している。ここでいうドレイン電圧Ｖdは、ドレイン・ソース間電圧である。図８の横軸は時間（μ秒）を示し、縦軸は電圧を示している。図８では、１．５３μ秒の時点で、トランジスタ５がターンオフされている。トランジスタ５がターンオフされると、ドレイン電圧Ｖdは電源電圧（この場合は１００ボルト）に向けて上昇する。
図９〜１０は、図７のトランジスタ５がターンオフする前後に生じるドレイン電圧Ｖdとドレイン電流Ｉdの時間的変化を示している。ここでいうドレイン電流Ｉdは、ドレイン・ソース間電流である。図９〜１０の横軸は時間（μ秒）を示し、左縦軸は電流を示し、右縦軸は電圧を示している。図９〜１０でも、１．５３μ秒の時点で、トランジスタ５がターンオフされている。トランジスタ５がターンオフされると、ドレイン電流Ｉdはゼロに向けて低下する。
【００３３】
図８のＶd−１のカーブは、本実施例と比較するための比較例のドレイン電圧Ｖdの時間的変化を示している。比較例のスイッチング回路は、トランジスタ５のドレインＤとソースＳの間にツエナーダイオードＤzとコンデンサーＣの直列回路が存在しない場合である。比較例のスイッチング回路では、ドレイン電圧Ｖdは、電源電圧（１００ボルト）を超えて大きく上昇し、その後は振動しながら電源電圧に収束する。サージ電圧Ｖsは、ターンオフ後に生じるドレイン電圧Ｖdの最大値と、ターンオフ後に安定するドレイン電圧Ｖdの差とすることができる。比較例のスイッチング回路では、図８のＶd−１のカーブに示されるように、大きなサージ電圧Ｖs-1が発生する。
比較例のスイッチング回路では、ドレイン電圧Ｖdとドレイン電流Ｉdの両者が急速に変化するために、スイッチング損失は小さい。
【００３４】
図１１は、スイッチング損失(横軸)とサージ電圧(縦軸)のシミュレーション結果を示している。図１１のポイント１は、ＭＯＳのドレインＤとソースＳの間を開放した場合のシミュレーション結果を示しており、後記する本実施例の結果５〜７に比して、サージ電圧が高いことを示している。
図１１の双曲線状のカーブは、図６に示したトレードオフ曲線である。
【００３５】
図８のＶd−5のカーブは、トランジスタ５のドレインＤとソースＳの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合のドレイン電圧Ｖdの時間的変化を示している。明らかに、ドレイン電圧Ｖdが電源電圧に上昇する過程で、変化速度が変化していることがわかる。ターンオフ直後にはドレイン電圧Ｖdが急速に変化するのに対し、電源電圧に近づいたタイミング以降ではドレイン電圧Ｖdの変化が低速化する。ドレイン電圧Ｖdの変化速度が変化するタイミングは、ドレイン・ソース間電圧が９０ボルトとなってツエナーダイオードが降伏する時点である。ツエナーダイオードが降伏するとドレイン電圧Ｖdの変化が低速化する結果、サージ電圧Ｖsは抑制される。
【００３６】
図１１のポイント５は、トランジスタ５のドレインＤとソースＳの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が１ｎＦのコンデンサーＣの直列回路で接続した場合のシミュレーション結果を示している。
ポイント１に比してわずかにスイッチング損失は増加しているが、サージ電圧は抑制されている。現時点で入手可能な各種のＭＯＳＦＥＴのドレイン・ソース間をオープンにして用いている従来例と比較すると、サージ電圧Ｖsを同等に維持する際には従来例よりもスイッチング損失を小さく抑えることができ、スイッチング損失を同等に維持する際には従来例よりもサージ電圧Ｖsを低く抑えることができる。しかしながら、ドレインＤとソースＳ間にコンデンサーＣを配置する場合、その容量が１ｎＦ程度では、サージ電圧の抑制効果が顕著とならないことがわかった。
【００３７】
図８のＶd−６のカーブは、トランジスタ５のドレインＤとソースＳの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路で接続した場合のドレイン電圧Ｖdの時間的変化を示している。明らかに、ドレイン電圧Ｖdが電源電圧に上昇する過程で、変化速度が変化していることがわかる。ターンオフ直後にはドレイン電圧Ｖdが急速に変化するのに対し、電源電圧に近づいたタイミング以降ではドレイン電圧Ｖdの変化が低速化する。ドレイン電圧Ｖdの変化速度が変化するタイミングは、ドレイン・ソース間電圧が９０ボルトとなってツエナーダイオードが降伏する時点である。ツエナーダイオードが降伏するとドレイン電圧Ｖdの変化が低速化する結果、サージ電圧Ｖs-6（図９参照）は抑制される。ドレインＤとソースＳに接続するコンデンサーの容量を、１ｎＦから３ｎＦに増加すると、ツエナーダイオードが降伏した時点以降のドレイン電圧Ｖdの変化が一層に低速化する。サージ電圧Ｖ3-6（図９参照）は、より低く抑えられる。
図９には、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路を用いた場合のドレイン電流Ｉdの時間的変化があわせて記載されている。
トランジスタ５のドレインＤとソースＳの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路で接続した場合、ツエナーダイオードが降伏するポイントＰ３以降、ドレイン電圧Ｖdとドレイン電流Ｉdの変化が低速化することから、スイッチング損失は増加する。しかしながら、ポイントＰ３以前では、コンデンサーＣの影響が現れず、ドレイン電圧Ｖdとドレイン電流Ｉdは急速に変化することから、スイッチング損失の増加量はわずかな範囲に留まる。
【００３８】
図１１のポイント６は、トランジスタ５のドレインＤとソースＳの間を、ツエナー電圧が９０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路で接続した場合のシミュレーション結果を示している。
ポイント５に比してわずかにスイッチング損失は増加しているが、サージ電圧は顕著に抑制されている。
【００３９】
図８のＶd−７のカーブは、トランジスタ５のドレインＤとゲートＧの間を、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路で接続した場合のドレイン電圧Ｖdの時間的変化を示している。明らかに、ドレイン電圧Ｖdの変化の途中で、変化速度が変化していることがわかる。ターンオフ直後にはドレイン電圧Ｖdが急速に変化するのに対し、電源電圧に向かって上昇する途中でドレイン電圧Ｖdの変化が低速化する。ドレイン電圧Ｖdの変化速度が変化するタイミングは、ドレイン・ソース間電圧が５０ボルトとなってツエナーダイオードが降伏する時点である。ツエナーダイオードが降伏するとドレイン電圧Ｖdの変化が低速化する結果、サージ電圧Ｖs-7（図１０参照）は、低く抑制される。
図１０には、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路を用いた場合のドレイン電流Ｉdの時間的変化があわせて記載されている。
トランジスタ５のドレインＤとソースＳの間を、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路で接続した場合、ツエナーダイオードが降伏するポイントＰ４以降で、ドレイン電圧Ｖdとドレイン電流Ｉdの変化が低速化することから、スイッチング損失は増加する。しかしながら、ポイントＰ４以前では、コンデンサーＣの影響が現れず、ドレイン電圧Ｖdとドレイン電流Ｉdは急速に変化することから、スイッチング損失の増加量はわずかな範囲に留まる。。
【００４０】
図１１のポイント７は、トランジスタ５のドレインＤとソースＳの間を、ツエナー電圧が５０ボルトのツエナーダイオードＤzと容量が３ｎＦのコンデンサーＣの直列回路で接続した場合のシミュレーション結果を示している。
ポイント６に比してわずかにスイッチング損失は増加しているが、サージ電圧Ｖs-7（図１０参照）はさらに抑制されている。
トランジスタ５のドレインＤとソースＳの間に用いる場合も、ツエナー電圧がトランジスタのオフ時（オフ状態で安定していることをいう）にドレイン・ソース間に印加される電圧の約０．５〜１.０倍であるツエナーダイオードを用いたときに、サージ電圧とスイッチング損失の両者をバランスよく抑制できることがわかっている。サージ電圧を強く抑制する場合には、低いツエナー電圧を有するツエナーダイオードを利用することが好ましい。スイッチング損失を強く抑制する場合には、高いツエナー電圧を有するツエナーダイオードを利用することが好ましい。また、サージ電圧を強く抑制する場合には、大きな容量を持つコンデンサーを利用することが好ましい。スイッチング損失を強く抑制する場合には、小さな容量を持つコンデンサーを利用することが好ましい。
【００４１】
図８のＶd−８のカーブは、トランジスタ５のドレインＤとソースＳの間を、容量が３ｎＦのコンデンサーＣで接続した場合のドレイン電圧Ｖdの時間的変化を示している。この場合、ツエナーダイオードＤzは利用されていない。明らかに、ターンオフの開始時からオフ状態で安定するまでの間、ドレイン電圧Ｖdの変化は遅い。この結果、サージ電圧Ｖsは抑制されるものの、スイッチング損失は大きく増加してしまう。
【００４２】
図１１のポイント８は、トランジスタ５のドレインＤとソースＳの間を、容量が３ｎＦのコンデンサーＣで接続した場合のシミュレーション結果を示している。
ポイント５〜７に比してスイッチング損失が増加している。ツエナーダイオードＤzの利用が効果的であることがわかる。
【００４３】
なお、トランジスタ５のドレインＤとソースＳの間に用いる場合も、ツエナーダイオードの寄生容量が小さいことが好ましい。ツエナーダイオードの寄生容量が小さいと、ターンオフ直後の電圧変化と電流変化を高速に保つことができる。寄生容量が小さいツエナーダイオードを用いると、スイッチング損失を小さく抑制することができる。
【００４４】
実施例１と実施例２の何れかにおいても、ツエナーダイオードＤzとコンデンサーＣの配置順位を変えても、均等な回路を得ることができ、同じ効果を得ることができる。
また、実施例１と実施例２を同時に実施することも可能である。
また、上記の実施例は、ＭＯＳＦＥＴ等のユニポーラトランジスタに限定されるわけではなく、ＩＧＢＴ等のバイポーラトランジスタでも同様の効果が得られる。本発明の回路を付加することによって、そのサージ電圧とスイッチング損失の両者を同時に抑制することができる。
【００４５】
スイッチング回路に用いるトランジスタと、ドレイン（またはコレクタ）とゲートの間もしくはドレイン（またはコレクタ）とソース（またはエミッタ）の間を接続するツエナーダイオードとコンデンサーの直列回路を、同じ半導体基板に一体化して設けることができる。具体的な形態は、第３実施例と第４実施例で説明する。この場合、余分な部品が不要であり、一つのチップでサージ電圧とスイッチング損失を抑制することが可能となる。
本発明によれば、従来のトランジスタをそのまま使用する場合でも、ツエナーダイオードとコンデンサーという安価な汎用部品を利用することによって、サージ電圧とスイッチング損失の両者をともに抑制することが可能となる。また、コンデンサーの容量とツエナーダイオードのツエナー電圧を変更することによって、さまざまなチューニングが可能となり、例えば許されるサージ電圧の中でスイッチング損失を最も小さく抑える特性を実現することもできる。
【００４６】
（第３実施例）
図１２〜図１６に、スイッチング回路に用いられているトランジスタとツエナーダイオードＤｚとコンデンサーＣが同一の半導体基板２０に設けられている例を示す。図１２〜図１６の例はいずれも、第１実施例のスイッチング回路１のうちのトランジスタとツエナーダイオードＤｚとコンデンサーＣの部分を具現化するものである。図１２〜図１６の例はいずれも、トランジスタとコンデンサーＣが半導体基板２０内に設けられ、ツエナーダイオードＤｚが半導体基板２０上に設けられている形態である。トランジスタとツエナーダイオードＤｚとコンデンサーＣは、半導体基板２０を利用して一体化されており、１つのチップで構成されている。なお、半導体基板２０には、単結晶シリコンが用いられている。
【００４７】
図１２に示す形態は、ツエナーダイオードＤｚとコンデンサーＣの直列回路がトランジスタのドレインＤとゲートＧの間に接続されているとともに、コンデンサーＣがトランジスタのドレインＤとツエナーダイオードＤｚの間に挿入されている例である。図１２（ａ）に、半導体基板２０の要部断面図を模式的に示す。図１２（ｂ）に、図１２（ａ）の構造の等価回路を示す。
【００４８】
図１２（ａ）は、素子領域と周辺領域の境界近傍を示している。素子領域とは、主電極間（ドレインＤとソースＳ）を導通状態と非導通状態の間で時間的に切り換えるために必要とされる半導体領域群が作り込まれている領域である。素子領域は、半導体基板２０の中心側に配置されている。周辺領域は、中心領域の周囲を一巡して配置されている。周辺領域には、終端領域が設けられている。終端領域は、中心領域の周囲を一巡して配置されている。終端領域は、トランジスタがオフ状態のときに、空乏層を素子領域から側方に向けて伸展させることによって、トランジスタに印加される電圧を横方向で負担する領域である。なお、詳細は後述するが、図１２（ａ）に示す終端領域の横方向の幅の寸法比は、図示の明瞭化のために縮小して示してある。
【００４９】
半導体基板２０は、裏面に設けられているｎ＋型のドレイン領域２２と、ドレイン領域２２上に設けられているｎ−型のドリフト領域２４を備えている。ドレイン領域２２とドリフト領域２４は、半導体基板２０を素子領域から周辺領域に亘って横方向に連続して設けられている。
【００５０】
素子領域の半導体基板２０の表面には、ｐ型のボディ領域７６とｎ＋型のソース領域７２とｐ＋型のボディコンタクト領域７４が設けられている。ボディ領域７６は、素子領域の半導体基板２０の表面を横方向に連続して設けられている。ソース領域７２とボディコンタクト領域７４は、半導体基板２０の表面に選択的に設けられている。ソース領域７２は、ボディ領域７４によってドリフト領域２４から隔てられている。ボディコンタクト領域７４は、ボディ領域７６よりも不純物を高濃度に含んでいる。ソース領域７２とボディコンタクト領域７４は、半導体基板２０上に設けられているソースＳに電気的に接続されている。
【００５１】
素子領域の半導体基板２０の表面にはさらに、トレンチゲート電極６４とゲート絶縁膜６２が設けられている。トレンチゲート電極６４は、半導体基板２０の表面から裏面に向けて伸びており、ボディ領域７６を貫通してドリフト領域２４に達している。ゲート絶縁膜６２は、トレンチゲート電極６４を被覆しており、トレンチゲート電極６４を半導体基板２０から電気的に絶縁している。トレンチゲート電極６４は、ソース領域７２とドリフト領域２４を隔てているボディ領域７６にゲート絶縁膜６２を介して対向している。トレンチゲート電極６４には、多結晶シリコンが用いられている。ゲート絶縁膜６２には、酸化シリコンが用いられている。
【００５２】
周辺領域の半導体基板２０の表面には、選択酸化膜４２（絶縁膜の一例）が設けられている。選択酸化膜４２には、酸化シリコンが用いられている。選択酸化膜４２は、終端領域の半導体基板２０の表面の電界を緩和することができる。一般的に、選択酸化膜４２の下方の半導体基板２０内には、例えば、リサーフ層やガードリングといった構造が設けられていることが多い。これらの構造は、素子領域の周縁の電界集中を緩和し、トランジスタの耐圧を向上させるために設けられている。本実施例では、図示の明瞭化のためにこれらの構造が省略されている。
終端領域よりもさらに側方の半導体基板２０の表面には、ｎ型の拡散半導体領域３８とｎ＋型の表面拡散半導体領域３２が設けられている。ｎ型の拡散半導体領域３８とｎ＋型の表面拡散半導体領域３２は、平面視したときのレイアウトにおいて、終端領域よりもさらに側方の半導体基板２０の表面の少なくとも一部に設けられている。即ち、ｎ型の拡散半導体領域３８とｎ＋型の表面拡散半導体領域３２は、終端領域の周囲に沿って一巡して設けられている必要はない。
【００５３】
終端領域よりもさらに側方の半導体基板２０の表面の一部にはさらに、埋込み導電体領域３６と被覆絶縁体領域３４が設けられている。埋込み導電体領域３６は、半導体基板２０の表面から裏面に向けて伸びており、ｎ型拡散半導体領域３８内に留まっている。被覆絶縁体領域３４は、埋込み導電体領域３６を被覆しており、埋込み導電体領域３６を半導体基板２０から電気的に絶縁している。埋込み導電体領域３６には、多結晶シリコンが用いられている。被覆絶縁体領域３４には、酸化シリコンが用いられている。
埋込み導電体領域３６とｎ型拡散半導体領域３８は、被覆絶縁体領域３４を介して対向している。したがって、埋込み導電体領域３６と被覆絶縁体領域３４とｎ型拡散半導体領域３８によってコンデンサーＣが構成されている。なお、ｎ型拡散半導体領域３８は、被覆絶縁体領域３４とｎ型拡散半導体領域３８の界面に空乏層が発生するのを抑制し、コンデンサーＣの容量を安定化させるために設けられている。
埋込み導電体領域３６は、素子領域のトレンチゲート電極６４と同一の深さを有している。被覆絶縁体領域３４は、素子領域のゲート絶縁膜６２と同一の厚みを有している。したがって、埋込み導電体領域３６と被覆絶縁体領域３４は、素子領域のトレンチゲート電極６４とゲート絶縁膜６２を形成するプロセスを利用して同時に形成することができる。
【００５４】
選択酸化膜４２の表面には、ツエナーダイオードＤｚが設けられている。ツエナーダイオードＤｚは、ｐ型の不純物を含むアノード半導体領域５４とｎ型の不純物を含むカソード半導体領域５２を備えている。アノード半導体領域５４とカソード半導体領域５２は、選択酸化膜４２の表面に設けられており、アノード半導体領域５４とカソード半導体領域５２は直接的に接している。アノード半導体領域５４とカソード半導体領域５２の材料には、多結晶シリコンが用いられている。
【００５５】
図１２に示すように、ツエナーダイオードＤｚのアノード半導体領域５４は、トランジスタのトレンチゲート電極６４に電気的に接続されている。ツエナーダイオードＤｚのカソード半導体領域５２は、コンデンサーＣの埋込み導電体領域３６に電気的に接続されている。即ち、ツエナーダイオードＤｚのカソード半導体領域５２は、コンデンサーＣの一端に電気的に接続されている。ｎ型拡散半導体領域３８は、表面拡散半導体領域３２を介してドレインＤに電気的に接続されている。また、ｎ型拡散半導体領域３８は、ドリフト領域２４及びドレイン領域２２を介してドレインＤに電気的に接続されている。したがって、コンデンサーＣの他端は、トランジスタのドレインＤに電気的に接続されている。これらの電気的な接続によって、図１２（ｂ）に示す等価回路を具現化したスイッチング回路用のチップが構成されている。なお、これらの電気的な接続は、例えばアルミ配線によって構築することができる。
【００５６】
このように、ツエナーダイオードＤｚとコンデンサーＣを、トランジスタと同一の半導体基板２０に一体で構成すれば、ツエナーダイオードＤｚとコンデンサーＣを別個に用意する必要がない。このため、部品点数を増加させることなく、本明細書で開示されるスイッチング回路用のチップを構築することができる。トランジスタとツエナーダイオードＤｚとコンデンサーＣが同一の半導体基板２０に設けられていると、スイッチング回路を少ない部品点数で構成することができ、さらにスイッチング回路が小型化され、実用性に優れたものとすることができる。
【００５７】
図１３及び図１４は、コンデンサーＣの容量を変更する技術である。コンデンサーＣの容量は、被覆絶縁体領域３４の厚み及び面積によって調整される。コンデンサーＣの容量は、被覆絶縁体領域３４の厚みに反比例し、被覆絶縁体領域３４の面積に比例する。
図１３に示すように、埋込み導電体領域３６と被覆絶縁体領域３４を半導体基板２０の深い位置にまで形成し、被覆絶縁体領域３４の面積を大きくすると、コンデンサーＣの容量は増加する。一方、図１４に示すように、被覆絶縁体領域３４の厚みを大きくすると、コンデンサーＣの容量は低下する。このように、埋込み導電体領域３６と被覆絶縁体領域３４の形態を工夫することで、コンデンサーＣの容量を容易に調整することができる。
【００５８】
図１５は、素子領域のドリフト領域２４にスーパージャンクション構造が設けられている例である。スーパージャンクション構造のドリフト領域２４は、ｎ型の不純物を含むｎ型コラム２４ａとｐ型の不純物を含むｐ型コラム２４ｂの繰返し構造で構成されている。ｐ型コラム２４ｂの不純物濃度は、ボディ領域７６の不純物濃度に略等しい。スーパージャンクション構造は、トランジスタがオフしたときに、ｎ型コラム２４ａとｐ型コラム２４ｂのｐｎ接合から空乏層を伸展させ、ドリフト領域２４を実質的に完全空乏化することができる。このため、ｎ型コラム２４ａとｐ型コラム２４ｂのピッチ幅を調整すれば、不純物濃度を濃くしたとしてもドリフト領域２４を実質的に完全空乏化することができる。これにより、ｎ型コラム２４ａとｐ型コラム２４ｂの不純物濃度を濃くすることができるので、スーパージャンクション構造は、トランジスタのオン抵抗（又はオン電圧）と耐圧の間に存在するトレードオフ関係を打破する技術として有用である。
一般的に、スーパージャンクション構造は、ｎ型の不純物を比較的に高濃度に含む半導体基板２０を利用して作成される。具体的には、半導体基板２０の表面から異方性エッチングによって複数のトレンチを形成し、そのトレンチ内にｐ型コラム２４ｂを結晶成長させる。複数のトレンチを形成したときの残部がｎ型コラム２４ａになる。これにより、ｎ型コラム２４ａとｐ型コラム２４ｂが繰返し配置されているスーパージャンクション構造が得られる。
素子領域のドリフト領域２４にスーパージャンクション構造を採用する場合、ｎ型の不純物を比較的に高濃度に含む半導体基板２０が用いられる。このため、素子領域のドリフト領域２４にスーパージャンクション構造を採用する場合、周辺領域のドリフト領域２４の不純物濃度が濃くなる。したがって、この例では、図１２の場合に設けられていたｎ型拡散半導体領域３８を設けなくても、被覆絶縁体領域３４の界面に空乏層が発生する現象を抑制することができる。
【００５９】
このように、トランジスタとツエナーダイオードＤｚとコンデンサーＣを同一の半導体基板２０に設ける技術は、様々な種類のトランジスタに適用することができる。一般的に、トランジスタの周辺領域は、選択酸化膜４２を備えていることが多い。この選択酸化膜４２の表面にツエナーダイオードＤｚを設ければ、トランジスタの種類に制限されることなく、周辺領域の半導体基板２０の上方にツエナーダイオードＤｚを設けることができる。選択酸化膜４２の表面のスペースを利用するので、素子面積の増大を抑えながら、ツエナーダイオードＤｚを半導体基板２０に容易に一体化することができる。また、埋込み導電体領域３６と被覆絶縁体領域３４を利用すれば、周辺領域の半導体基板２０内に容易にコンデンサーＣを設けることができる。埋込み導電体領域３６と被覆絶縁体領域３４は、トレンチ形状を有しているので、素子面積の増大を抑えながら、コンデンサーＣを半導体基板２０に容易に一体化することができる。
【００６０】
図１６に示す形態は、ツエナーダイオードＤｚとコンデンサーＣで構成される直列回路がトランジスタのドレインＤとゲートＧの間に接続されているとともに、コンデンサーＣがトランジスタのゲートＧとツエナーダイオードＤｚの間に挿入されている例である。図１６（ａ）に、半導体基板２０の要部断面図を模式的に示す。図１６（ｂ）に、図１６（ａ）の構造の等価回路を示す。
図１６に示すように、この形態では、コンデンサーＣの位置とツエナーダイオードＤｚの位置が図１２〜図１５の場合と逆に配置されている。また、図１６に示す形態では、周辺領域の半導体基板２０の表面に、ｐ型の拡散半導体領域１３８とｐ＋型のコンタクト領域１３２が設けられている。ｐ型拡散半導体領域１３８は、埋込み導電体領域３６及び被覆絶縁体領域３４を取り囲んでいる。埋込み導電体領域３６及び被覆絶縁体領域３４は、ｐ型拡散半導体領域１３８によってドリフト領域２４から隔てられている。埋込み導電体領域３６とｐ型拡散半導体領域１３８は、被覆絶縁体領域３４を介して対向している。したがって、埋込み導電体領域３６と被覆絶縁体領域３４とｐ型拡散半導体領域１３８によってコンデンサーＣが構成されている。
【００６１】
図１６に示すように、コンデンサーＣの埋込み半導体領域３６は、トランジスタのゲートＧに電気的に接続されている。即ち、コンデンサーＣの一端は、トランジスタのゲートＧに電気的に接続されている。ｐ型拡散半導体領域１３８は、コンタクト領域１３２を介してツエナーダイオードＤｚのアノード半導体領域５４に電気的に接続されている。即ち、コンデンサーＣの他端は、ツエナーダイオードＤｚのアノード半導体領域５４に電気的に接続されている。ツエナーダイオードＤｚのカソード半導体領域５２は、トランジスタのドレインＤに電気的に接続されている。これらの電気的な接続によって、図１６（ｂ）に示す等価回路を具現化したスイッチング回路用のチップが構成されている。なお、これらの電気的な接続は、例えばアルミ配線によって構築することができる。
【００６２】
このように、ツエナーダイオードＤｚとコンデンサーＣを、トランジスタと同一の半導体基板２０に一体で構成すれば、ツエナーダイオードＤｚとコンデンサーＣを別個に用意する必要がない。このため、部品点数を増加させることなく、本明細書で開示されるスイッチング回路用のチップを構築することができる。トランジスタとツエナーダイオードＤｚとコンデンサーＣが同一の半導体基板２０に設けられていると、スイッチング回路を少ない部品点数で構成することができ、さらにスイッチング回路が小型化され、実用性に優れたものとすることができる。
【００６３】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００６４】
【図１】実施例１のスイッチング回路の構成を示す。
【図２】実施例１と比較例のトランジスタをターンオフした時の前後に生じるドレイン電圧の時間的変化を示す。
【図３】ドレイン・ゲート間をオープンとした状態でトランジスタをターンオフした時の前後に生じるドレイン電流とドレイン電圧の時間的変化を示す。
【図４】ドレイン・ゲート間をツエナーダイオードとコンデンサーの直列回路で接続した状態でトランジスタをターンオフした時の前後に生じるドレイン電流とドレイン電圧の時間的変化を示す。
【図５】ドレイン・ゲート間をツエナーダイオードとコンデンサーの直列回路で接続した状態でトランジスタをターンオフした時の前後に生じるドレイン電流とドレイン電圧の時間的変化を示す。図４からツエナー電圧が相違する場合を示す。
【図６】実施例１と比較例のスイッチング損失とサージ電圧の関係を示す。
【図７】実施例２のスイッチング回路の構成を示す。
【図８】実施例２と比較例のトランジスタをターンオフした時の前後に生じるドレイン電圧の時間的変化を示す。
【図９】ドレイン・ソース間をツエナーダイオードとコンデンサーの直列回路で接続した状態でトランジスタをターンオフした時の前後に生じるドレイン電流とドレイン電圧の時間的変化を示す。
【図１０】ドレイン・ソース間をツエナーダイオードとコンデンサーの直列回路で接続した状態でトランジスタをターンオフした時の前後に生じるドレイン電流とドレイン電圧の時間的変化を示す。図９からツエナー電圧が相違する場合を示す。
【図１１】実施例２と比較例のスイッチング損失とサージ電圧の関係を示す。
【図１２】（ａ）実施例３のスイッチング回路のトランジスタ、ツエナーダイオード及びコンデンサーが設けられている半導体基板の要部断面図を模式的に示す。（ｂ）１２（ａ）の構造の等価回路を示す。
【図１３】実施例３の１つの変形例のスイッチング回路のトランジスタ、ツエナーダイオード及びコンデンサーが設けられている半導体基板の要部断面図を模式的に示す。
【図１４】実施例３の他の一つの変形例のスイッチング回路のトランジスタ、ツエナーダイオード及びコンデンサーが設けられている半導体基板の要部断面図を模式的に示す。
【図１５】実施例３の他の一つの変形例のスイッチング回路のトランジスタ、ツエナーダイオード及びコンデンサーが設けられている半導体基板の要部断面図を模式的に示す。
【図１６】実施例３の他の一つの変形例のスイッチング回路のトランジスタ、ツエナーダイオード及びコンデンサーが設けられている半導体基板の要部断面図を模式的に示す。
【符号の説明】
【００６５】
Ｖs    ：サージ電圧
Ｖd    ：ドレイン電圧
Ｄz    ：ツエナーダイオード
Ｃ     ：コンデンサー
Ｌ     ：寄生インダクタンス
２０   ：半導体基板
３４   ：被覆絶縁体領域
３６   ：埋込み導電体領域
４２   ：選択酸化膜
５２   ：カソード半導体領域
５４   ：アノード半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2007295543.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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