(57)【要約】  【課題】  ＡＣエッジを緩やかとし、トレンチ上端部におけるディボットの発生を防ぎ、電解集中を良好に緩和すること。  【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上に第１の酸化膜を形成する工程と；前記第１の酸化膜上にシリコン窒化膜を形成する工程と；前記第１の酸化膜及びシリコン窒化膜をエッチングすることにより、前記半導体基板に達する開口部を形成する工程と；ラジカル酸化により、前記開口部における前記半導体基板上と、前記シリコン窒化膜表面と、前記シリコン窒化膜の前記開口部内の側面とに第２の酸化膜を形成する工程と；前記開口部における前記半導体基板上及び、前記シリコン窒化膜表面上の前記第２の酸化膜を除去する工程と；前記シリコン窒化膜及びその側壁の前記第２の酸化膜をマスクとして、前記シリコン基板に溝（トレンチ）を形成する工程と；前記溝内部に第３の酸化膜を形成する工程とを含むことを特徴とする。  【選択図】図１
2007266167.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の酸化膜を形成する工程と；
前記第１の酸化膜上にシリコン窒化膜を形成する工程と；
前記第１の酸化膜及びシリコン窒化膜をエッチングすることにより、前記半導体基板に達する開口部を形成する工程と；
ラジカル酸化により、前記開口部における前記半導体基板上と、前記シリコン窒化膜表面と、前記シリコン窒化膜の前記開口部内の側面とに第２の酸化膜を形成する工程と；
前記開口部における前記半導体基板上及び、前記シリコン窒化膜表面上の前記第２の酸化膜を除去する工程と；
前記シリコン窒化膜及びその側壁の前記第２の酸化膜をマスクとして、前記シリコン基板に溝（トレンチ）を形成する工程と；
前記溝内部を第３の酸化膜で埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の酸化膜は、前記半導体基板上における厚さに対する、前記シリコン窒化膜上における厚さが５０〜７０％であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板上における前記第２の酸化膜の厚さは、３００〜５００Åであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記溝内部を前記第３の酸化膜で埋め込んだ後、ＣＭＰにより平坦化し、前記第１の酸化膜及び前記シリコン窒化膜を除去することを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
【請求項５】
前記シリコン窒化膜は熱リン酸にて除去し、
前記第１の酸化膜は５％ＨＦにて除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第３の酸化膜は、ＨＤＰ(High Density Plasma)により形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置の製造方法において、前記溝を前記第３の酸化膜で埋め込む前に、前記溝内に前記溝の内壁に沿って第４の酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記第４の酸化膜は、熱酸化により形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における素子分離であるＳＴＩ(Shallow Trench
Isolation)を形成する方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造方法工程の中で素子分離領域の形成方法として主にＬＯＣＯＳ（local oxidation of silicon）法が用いられていた。しかしながら、ＬＯＣＯＳ法ではバーズビークによる寸法変換差が大きい。このため、素子の微細化が困難であり、素子の高密度化の妨げとなっている。
【０００３】
そこで近年では、溝に素子分離用絶縁膜を埋め込むトレンチ分離法が用いられている。この方法によれば、素子間の最小分離幅を０．２μｍ以下にすることができるため、高密度ＬＳＩの製造が可能となる。
【０００４】
図６〜図８は従来のトレンチ分離法による半導体装置の製造方法に関する工程を説明するための断面図である。まず、図６（Ａ）に示すように、半導体基板１の表面に保護酸化膜２およびシリコン窒化膜３を成長させる。
【０００５】
次に、図６（Ｂ）に示すように、リソグラフィー技術によってレジストマスク（不図示）をシリコン窒化膜３上に形成した後、レジストマスクに覆われていない領域のシリコン窒化膜３および保護酸化膜２をエッチングする。
【０００６】
次に、図６（Ｃ）に示すように、シリコン窒化膜３で覆われていない領域の半導体基板１をエッチングし、トレンチ４を形成する。
【０００７】
次に、図７（Ｄ）に示すように、半導体基板１の表面を酸化し、それによって、トレンチ４の側面および底面にトレンチ内保護酸化膜５を形成する。
【０００８】
次に、図７（Ｅ）に示すように、高密度プラズマを用いたＣＶＤ（chemical vapor deposition）法によって、シリコン酸化膜６を半導体基板１上に堆積する。このとき、シリコン酸化膜６はトレンチ４の内側を完全に埋め込むように形成される。
【０００９】
次に、図８（Ｆ）に示すように、化学的機械的研磨法（ＣＭＰ）もしくはエッチバック法などを用いて、シリコン酸化膜６の表面を平坦化する。平坦化は、シリコン窒化膜３が完全に露出するまで行う。
【００１０】
次に、図８（Ｇ）に示すように、加熱した燐酸水溶液などでシリコン窒化膜３を除去する。
【００１１】
次に、図８（Ｈ）に示すように、保護酸化膜２をバッファードフッ酸水溶液などでウエットエッチングすることによって、トレンチ分離構造が完成する。なお、保護酸化膜２のエッチング前に、半導体基板１に不純物拡散層（不図示）を形成することもある。
【００１２】
トレンチ分離構造完成後は、ゲート酸化膜やゲート電極形成など、半導体素子を形成するための公知の工程が実行される。ゲート電極を形成するには、ゲート酸化膜およびゲート電極用ポリシリコンを半導体基板１の表面に成長させる。次に、リソグラフィー技術によってレジストマスク（不図示）をゲート電極用ポリシリコン上に形成した後、レジストマスクに覆われていない領域のゲート電極用ポリシリコンおよびゲート酸化膜をエッチングすることによって、ゲート電極が完成する。
【００１３】
しかしながら、従来方法で形成したＳＴＩでは、図８（Ｈ）に示す様に、ＡＣエッジが急峻でストレスが高く、後の工程で形成されるゲート酸化膜にThinningが発生し、エッジでの耐圧特性が劣化するという問題があった。また、同図に示す様に、熱酸化膜とＨＤＰ酸化膜のエッチングレート（ＨＦレート）差に起因するディボット７がＳＴＩエッジで発生し、ゲートポリシリコン電極加工（ドライエッチング）時に、このディボット７に溜まったポリシリコンを除去するのが困難であった。ディボット７にポリシリコンが残っていると、ゲート電極に電圧を印加したときに、ディボット７内のポリシリコンに電界が集中し、ゲート酸化膜に電流が流れやすくなり、ゲート電極が短絡してしまうといった不具合が発生していた。
【００１４】
そこで、特許文献１及び特許文献２に示されているように、ＬＯＣＯＳ酸化膜を形成した後にトレンチを形成する方法が提案されている。
【特許文献１】特開２００２−７６１０９号公報
【特許文献２】特開２００２−１９０５１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述した二つの特許文献１，２に記載された方法によっても、トレンチ上端部における電解集中の緩和が不十分であった。
【００１６】
本発明は上記のような状況に鑑みてなされたものであり、ＡＣエッジ（ＨＤＰ酸化膜で埋め込んだトレンチの端部）を更に緩やかとし、トレンチ上端部におけるディボットの発生を防ぎ、電解集中を良好に緩和可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体基板上に第１の酸化膜を形成する工程と；前記第１の酸化膜上にシリコン窒化膜を形成する工程と；前記第１の酸化膜及びシリコン窒化膜をエッチングすることにより、前記半導体基板に達する開口部を形成する工程と；ラジカル酸化により、前記開口部における前記半導体基板上と、前記シリコン窒化膜表面と、前記シリコン窒化膜の前記開口部内の側面とに第２の酸化膜を形成する工程と；前記開口部における前記半導体基板上及び、前記シリコン窒化膜表面上の前記第２の酸化膜を除去する工程と；前記シリコン窒化膜及びその側壁の前記第２の酸化膜をマスクとして、前記シリコン基板に溝（トレンチ）を形成する工程と；前記溝内部に第３の酸化膜を形成する工程とを含むことを特徴とする。
【００１８】
前記第２の酸化膜は、前記半導体基板上における厚さに対する、前記シリコン窒化膜上における厚さが５０〜７０％とすることが好ましい。また、前記半導体基板上における前記第２の酸化膜の厚さは、３００〜５００Åとすることが好ましい。
【発明の効果】
【００１９】
以上説明したように、本発明の半導体装置の製造方法によれば、半導体基板にトレンチを形成する前にＬＯＣＯＳ酸化膜を形成し、トレンチを形成する際に、ＬＯＣＯＳ酸化膜の一部がトレンチ上端部に残存するため、熱酸化膜であるＬＯＣＯＳ酸化膜はＣＶＤ酸化膜であるシリコン酸化膜よりエッチングレートが遅く、ＬＯＣＯＳ酸化膜がトレンチ上端部のシリコン酸化膜の過度のエッチングを阻止する。このようなＬＯＣＯＳ酸化膜の働きによって、トレンチ上端部にディボットは発生せず、ゲート電極に電圧を印加する際の電界集中を緩和可能となる。
【００２０】
ＡＣエッジ（トレンチの端部）が緩やかとなりストレスが緩和され、後工程で形成されるゲート酸化膜のエッジの特性が向上できる。また、エッジの大部分が熱酸化膜となるため、ディボットの形成が抑制できる。すなわち、ラジカル酸化は、酸化速度の面方位依存性が小さいため、酸化の遅い結晶面が残るファセットが起こり難く、バーズビークの形状が良好となる。また、エッチングによりトレンチを形成する際に、シリコン窒化膜の側壁の酸化膜は除去せずに残しているため、後のＨＦ（フッ酸）によるエッチングの際の横方向の進行を遅らせ、ディボットの形成が抑制される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態について、実施例に沿って詳細に説明する。図１は本発明の実施形態を説明するための半導体装置１００の断面図であって、本実施形態に係る半導体装置１００のトレンチ分離構造部の断面状態を模式的に示したものである。
【００２２】
図１に示すように、本実施形態に係る半導体装置１００のトレンチ分離構造部は、半導体基板１０１の表面に形成されたトレンチ１０４と、トレンチ１０４の内壁に形成されたトレンチ内保護酸化膜（ライナー酸化膜）１０５と、トレンチ１０４の内部に埋め込まれたシリコン酸化膜１０６と、トレンチ１０４上端部に形成されたＬＯＣＯＳ酸化膜１０８とを有している。
【００２３】
次に、図２〜図５を参照しながら本実施形態における半導体装置の製造方法を説明する。図２〜図５は本発明に係るトレンチ分離法による半導体装置の製造方法に関する工程を説明するための断面図である。まず、図２（Ａ）に示すように、シリコン基板である半導体基板１０１の表面にパッド酸化膜（保護酸化膜）１０２を熱酸化（８５０℃、ウェット酸化）により１００Å形成する。
【００２４】
その後、減圧化学的気相成長（ＬＰＣＶＤ）法によってシリコン窒化膜１０３を保護酸化膜１０２上に堆積する。シリコン窒化膜１０３の厚さは、約１５００Åとする。また、処理条件は、７５５℃、ＳｉＨ２Ｃ＝１００ｃｃｍ、ＮＨ３＝１０００ｃｃｍとする。
【００２５】
次に、図２（Ｂ）に示すように、リソグラフィー技術によってレジストマスク（不図示）をシリコン窒化膜１０３上に形成した後、レジストマスクに覆われていない領域のシリコン窒化膜１０３とパッド酸化膜１０２をエッチングし、シリコン基板１０１に達する開口部を形成する。エッチングは、異方性の高いドライエッチング技術によって行うことが好ましく、エッチング部の幅は例えば０．３μｍとすることができる。
【００２６】
次に、図２（Ｃ）に示すように、一般的なＬＯＣＯＳ法により、１１００℃、Ｈ２／Ｏ２減圧雰囲気にて酸化膜１０８を約５００Å成長させる。ここで、Ｈ２流量比は１０〜３０％程度、圧力は１０Ｔｏｒｒ以下とする。
【００２７】
ここまでは、従来のＬＯＣＯＳ法とほとんど同様であるが、本実施例においては、成長させる酸化膜１０８の膜厚を従来に比べ薄くするところに１つの特徴がある。また、本実施例で示した酸化法としては、Ｏ２／Ｈ２混合減圧雰囲気での熱酸化でラジカルを生成するラジカル酸化法を採用し、シリコン窒化膜１０３を酸化させて表面に酸化膜１０８を形成する。なお、ラジカル酸化法には、プラズマによって生成される高濃度の酸化ラジカルを用いた酸化方法もある。シリコン窒化膜１０３の表面及び側面に形成される酸化膜１０８の膜厚Ｔ１は、シリコン基板１０１上の熱酸化膜１０８の厚さＴ０の５０〜７０％程度とし、Ｔ０＝５００Åの場合、Ｔ１＝２５０〜３５０Åとなる。
【００２８】
次に、図３（Ｄ）に示すように、異方性ドライエッチングにてシリコン窒化膜１０３上の酸化膜１０８とシリコン基板１０１上の酸化膜１０８を除去する。この時、シリコン窒化膜１０３の側壁上の酸化膜１０８は除去せずに残しておく。
【００２９】
次に、図３（Ｅ）に示すように、シリコン窒化膜１０３及びその側壁の酸化膜１０８をマスクとして、選択性の高い異方性ドライエッチング条件にて、シリコン基板１０１をエッチングし、溝（トレンチ）１０４を形成する。
【００３０】
次に、図３（Ｆ）に示すように、１０００℃、Pure-Ｏ２雰囲気にて熱酸化膜１０５を１５０〜２００Å成長させる（ライナー酸化と称す）。
【００３１】
次に、図４（Ｇ）に示すように、ＨＤＰ(High Density Plasma)により溝１０４を酸化膜１０６で埋め込む。続いて、図４（Ｈ）に示すように、ＣＭＰにより酸化膜１０６の表面を平坦化する。平坦化はシリコン窒化膜１０３が完全に露出するまで行う。なお、溝１０４をＨＤＰで埋め込んだ後、１０００℃〜１１００℃のアニール処理を施しても良い。
【００３２】
次に、ＳＴＩの高さ調整のため、５％ＨＦ（質量比で５％に希釈したフッ化水素酸溶液）処理を施し、ＨＤＰ酸化膜１０６をあらかじめ所定量除去した後、図５（Ｉ）に示すように、熱リン酸（加熱した燐酸水溶液）にてシリコン窒化膜１０３を除去する。
【００３３】
次に、図５（Ｊ）に示すように、５％ＨＦにてパッド酸化膜１０２を除去することでＳＴＩによる素子分離領域（トレンチ分離構造）が形成される。
【００３４】
トレンチ分離構造完成後は、ゲート酸化膜やゲート電極形成など、半導体素子を形成するための公知の工程が実行される。ゲート電極を形成するには、図１に示すように、ゲート酸化膜１０９およびゲート電極用ポリシリコン１１０を半導体基板１０１の表面に成長させる。次に、リソグラフィー技術によってレジストマスク（不図示）をゲート電極用ポリシリコン１１０上に形成した後、レジストマスクに覆われていない領域のゲート電極用ポリシリコン１１０およびゲート酸化膜１０９をエッチングすることによって、図１に示すように、ゲート電極（１１０）の形状が完成する。
【００３５】
本実施例によれば、ＡＣエッジ（ＨＤＰ酸化膜１０６で埋め込んだトレンチ１０４の端部）が緩やかとなりストレスが緩和され、後工程で形成されるゲート酸化膜のエッジの特性が向上できる。また、エッジの大部分が熱酸化膜となるため、ディボットの形成が抑制できる。すなわち、ラジカル酸化は、酸化速度の面方位依存性が小さいため、酸化の遅い結晶面が残るファセットが起こり難く、バーズビークの形状が良好となる。また、エッチングによりトレンチ１０４を形成する際に、シリコン窒化膜１０３の側壁の酸化膜は除去せずに残しているため、後のＨＦ（フッ酸）によるエッチングの際の横方向の進行を遅らせ、ディボットの形成が抑制される。
【００３６】
以上、本発明について実施例を用いて説明したが、本発明は実施例の範囲に限定されるものではなく、各請求項に記載された技術的思想の範囲内において、適宜設計変更可能であることは言うまでもない。
【図面の簡単な説明】
【００３７】
【図１】図１は、本発明の実施例によって製造される半導体装置の構造を示す断面図である。
【図２】図２は、本発明の実施例に係る製造工程を示す断面図である。
【図３】図３は、本発明の実施例に係る製造工程を示す断面図である。
【図４】図４は、本発明の実施例に係る製造工程を示す断面図である。
【図５】図５は、本発明の実施例に係る製造工程を示す断面図である。
【図６】図６は、従来の半導体装置の製造方法を示す断面図である。
【図７】図７は、従来の半導体装置の製造方法を示す断面図である。
【図８】図８は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００３８】
１０１      半導体基板
１０２      パッド酸化膜（第１の酸化膜）
１０３      シリコン窒化膜
１０４      トレンチ（溝）
１０５      ライナー酸化膜
１０６      ＨＤＰ酸化膜（第３の酸化膜）
１０８      ＬＯＣＯＳ酸化膜（第２の酸化膜）
【図１】
2007266167.tif 000003
【図２】
2007266167.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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