(57)【要約】【課題】安価なバルク半導体基板を用いて、縦型寄生サイリスタの発生を抑制すること、メモリセルサイズの縮小化を図ることを可能とする。【解決手段】バルク半導体基板１１に形成されたアクセストランジスタ４０と、サイリスタ２０と、両者を分離する素子分離領域１３とを備え、アクセストランジスタ４０の一方のソース・ドレイン領域４５とサイリスタ２０のカソード側のＮ型不純物層２４とを接続孔５２を通じて接続する配線層５１を備え、前記サイリスタ２０のアノード側の不純物領域は深さ方向にＰ型不純物層２１、Ｎ型不純物層２２、Ｐ型ウエル１４（Ｐ型不純物層２３）、Ｎ型ウエル１２の順に形成された構造となっており、最下部のＮ型ウエル１２にデータ保持時にアノードに印可する電圧と同じ電圧が印加されるものである。【選択図】図１
2007067133.tif 000002
【特許請求の範囲】
【請求項１】
バルク半導体基板に形成されたアクセストランジスタと、
前記アクセストランジスタに接続されたもので前記バルク半導体基板に形成されたサイリスタと、
前記アクセストランジスタの形成領域およびサイリスタの形成領域を分離する素子分離領域とを備えた半導体装置であって、
前記アクセストランジスタの一方の拡散層と前記サイリスタのカソードとを接続孔を通じて接続する配線層を備え、
前記サイリスタのアノード側の不純物領域は深さ方向にＰ型不純物領域、Ｎ型不純物領域、Ｐ型不純物領域、Ｎ型不純物領域の順に形成された構造となっており、最下部のＮ型不純物領域にデータ保持時にアノードに印可する電圧と同じ電圧が印加される
ことを特徴とする半導体装置。
【請求項２】
前記サイリスタのアノード側のＰ型不純物領域は前記バルク半導体基板上に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
バルク半導体基板に形成されたアクセストランジスタと、
前記アクセストランジスタに接続されたもので前記バルク半導体基板に形成されたサイリスタとを備えたメモリセルを有し、
前記アクセストランジスタの形成領域および前記サイリスタの形成領域は素子分離領域により電気的に分離されていて、
前記アクセストランジスタの一方の拡散層とサイリスタのカソードとが接続孔を通じた配線層で接続されている半導体装置であって、
前記バルク半導体基板はＰ型半導体基板からなり、
前記サイリスタの形成領域は前記素子分離領域よりも浅いＰ型ウエルで形成され、
前記Ｐ型ウエルの下部にＮ型ウエルが形成され、
前記アクセストランジスタの形成領域を形成するＰ型ウエルは前記Ｐ型半導体基板に接続して形成されている
ことを特徴とする半導体装置。
【請求項４】
前記サイリスタのアノード側のＰ型不純物領域は前記バルク半導体基板上に形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
バルク半導体基板に形成されたアクセストランジスタと、
前記アクセストランジスタに接続されたもので前記バルク半導体基板に形成されたサイリスタとを備えたメモリセルを有し、
前記アクセストランジスタの形成領域および前記サイリスタの形成領域は素子分離領域により電気的に分離されていて、
前記アクセストランジスタの一方の拡散層とサイリスタのカソードとが接続孔を通じた配線層で接続されている半導体装置であって、
前記バルク半導体基板はＰ型半導体基板からなり、
前記サイリスタの形成領域はＰ型ウエルで構成され、
前記Ｐ型ウエルの下部にＮ型ウエルが形成され、
前記素子分離領域の下部に前記Ｎ型ウエルに接続するＮ型不純物領域が形成され、
前記アクセストランジスタの形成領域を形成するＰ型ウエルは前記Ｐ型半導体基板に接続して形成されている
ことを特徴とする半導体装置。
【請求項６】
前記サイリスタのアノード側のＰ型不純物領域は前記バルク半導体基板上に形成されている
ことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セル面積の縮小化が容易なものでトランジスタとサイリスタとでメモリセルが構成される半導体装置に関するものである。
【背景技術】
【０００２】
負性抵抗特性をもつ素子をメモリに応用する試みは、古くから検討されている。負性抵抗素子の高抵抗、低抵抗の２つの状態を０／１とする記憶素子が実現できるからである。
最近、負性抵抗素子としてサイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリセルが提案されている（以下、Ｔ−ＲＡＭと呼ぶ）（例えば、特許文献１、非特許文献１参照。）。
【０００３】
上記非特許文献１のＴ−ＲＡＭメモリセルを図５によって説明する。図５に示すように、サイリスタ１２０は縦型のｐｎｐｎ接合で実現され、サイリスタ１２０のＮ型エミッタ１２１は、アクセストランジスタ１４０のｎ型拡散層１４２と接続されている。サイリスタ１２０のゲート電極１２５はサイリスタのＰ型ベース部１２３にＭＩＳ構造で配置されている。
【０００４】
また、図６に、上記非特許文献１に開示されたＴ−ＲＡＭの等価回路を示す。図６に示すように、アクセストランジスタ２４０のゲート電極２４５は、ワード線ＷＬ１に接続され、サイリスタ２２０のゲート電極２２５はワード線ＷＬ２に接続されている。アクセストランジスタ２４０の一方の拡散層２４１は、ビット線ＢＬに接続され、もう一方の拡散層２４２は、サイリスタ２２０のｎ型エミッタ２２１に接続されている。サイリスタのｐ型エミッタは、基準電位（Ｖref）に接続されている。
【０００５】
データ保持時の特性を図７によって説明する。図７に示すように、サイリスタのアノード側電圧Ｖrefをビット線ＢＬに対して高電位とし、サイリスタの高抵抗特性とアクセストランジスタ特性との交点をメモリの“０”とし、サイリスタの低抵抗特性とアクセストランジスタ特性との交点をメモリの“１”として、データを保持する。
【０００６】
次に、データ読み出し時の特性を図８によって説明する。図８に示すように、ワード線ＷＬ１に読み出し電圧を印可し、アクセストランジスタを低抵抗状態にする。ビット線ＢＬに対して、サイリスタのアノード側電圧Ｖrefを高電位に印可し、サイリスタの高抵抗特性とアクセストランジスタ特性との交点での電流をメモリの“０”での電流、サイリスタの低抵抗特性とアクセストランジスタ特性との交点での電流をメモリの“１”での電流として、データの読み出しを行う。
【０００７】
次に、メモリにデータ“１”を書き込み時の特性を図９によって説明する。図９に示すように、ワード線ＷＬ１、ＷＬ２に書き込み電圧を印加し、サイリスタのアノード側電圧Ｖrefに対して、ビット線ＢＬの電位を低電位とし、サイリスタを低抵抗状態にして、データ“１”を書き込む。
【０００８】
次に、メモリにデータ“０”を書き込み時の特性を図１０によって説明する。図１０に示すように、ワード線ＷＬ１、ＷＬ２に書き込み電圧を印加し、サイリスタのアノード側電圧Ｖrefに対して、ビット線ＢＬの電位を高電位とし、サイリスタを高抵抗状態にし、データ“０”を書き込む。
【０００９】
上記説明したように、Ｔ−ＲＡＭの１ビットは１つのアクセストランジスタと１つのサイリスタで構成されている。
【００１０】
また、近年ＳＯＩ基板上に上記メモリセル構造を形成する技術が提案されている（例えば、非特許文献１参照。）。
【００１１】
以上のサイリスタを用いたメモリセル構造では、縦型サイリスタを実現するには特別なプロセスが必要となり、またＳＯＩ基板が高価であること、また広く一般に用いられているバルク基板とは異なるなどの問題がある。
【００１２】
バルク基板にサイリスタとアクセストランジスタとで構成するメモリセルを実現しようとすると、Ｐ型不純物層（アノード）、Ｎ型不純物層（Ｎ型ベース）、Ｐ型不純物層（Ｐ型ベース）、Ｎ型不純物層（カソード）を横方向に形成してＰ／Ｎ／Ｐ／Ｎの接合が得られるように構成される本来のサイリスタ２０のターンオン、ターンオフに合わせて、上記Ｐ型不純物層（アノード）、Ｎ型不純物層（Ｎ型ベース）、Ｐ型不純物層（Ｐ型ベース）およびこのＰ型不純物層の下部に形成されるＮ型不純物領域のＮ型ウエルによって、縦型寄生サイリスタが形成され、この縦型寄生サイリスタもターンオン、ターンオフするため、ターンオン状態（データ“１”）でのデータ保持時に深いＮ型ウエルにも保持電流が流れてしまうという問題がある。
【００１３】
また、バルク基板を用いた場合、サイリスタのＰ型ベース層をメモリセル毎に電気的に分離する必要から、素子分離幅が大きくなり、セルサイズが大きくなるという問題がある。この理由を簡単に説明する。サイリスタのＰ型ベース層はセル毎に電気的に分離する必要があり、また、Ｐ型ベース層とアクセストランジスタのＰ型ウエルとの間に電気的な距離が必要なことに加えて、Ｐ型ベース層とアクセストランジスタのＰ型ウエルとをインプラで形成するときのレジスタパターンの線幅ばらつき、合わせずれ分の素子分離幅が必要となる。以上の理由から素子分離幅が大きくなり、セルサイズが大きくなる。
【００１４】
【特許文献１】米国特許第６２２９１６１号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D.Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」Technical Digest IEDM 1999, p.283-286  １９９９年
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする問題点は、メモリセルのサイリスタがターンオン状態でのデータ保持時に、深い位置に形成されたＮ型ウエルにも保持電流が流れる点である。また、Ｐ型ベース層とアクセストランジスタのＰ型ウエルとの間に電気的な距離が必要なことに加えてプロセスばらつきによる余裕をみなければならないことから、素子分離幅が大きくなる点である。
【００１６】
本発明の課題の一つは、安価なバルク半導体基板を用いて、縦型寄生サイリスタの発生を抑制することである。また、本発明の課題の一つは、素子分離幅を低減してメモリセルサイズの縮小化を図ることである。
【課題を解決するための手段】
【００１７】
本発明の第１の半導体装置は、バルク半導体基板に形成されたアクセストランジスタと、前記アクセストランジスタに接続されたもので前記バルク半導体基板に形成されたサイリスタと、前記アクセストランジスタの形成領域およびサイリスタの形成領域を分離する素子分離領域とを備えた半導体装置であって、前記アクセストランジスタの一方の拡散層と前記サイリスタのカソードとを接続孔を通じて接続する配線層を備え、前記サイリスタのアノード側の不純物領域は深さ方向にＰ型不純物領域、Ｎ型不純物領域、Ｐ型不純物領域、Ｎ型不純物領域の順に形成された構造となっており、最下部のＮ型不純物領域にデータ保持時にアノードに印可する電圧と同じ電圧が印加されることを特徴とする。
【００１８】
本発明の第２の半導体装置は、バルク半導体基板に形成されたアクセストランジスタと、前記アクセストランジスタに接続されたもので前記バルク半導体基板に形成されたサイリスタとを備えたメモリセルを有し、前記アクセストランジスタの形成領域および前記サイリスタの形成領域は素子分離領域により電気的に分離されていて、前記アクセストランジスタの一方の拡散層とサイリスタのカソードとが接続孔を通じた配線層で接続されている半導体装置であって、前記バルク半導体基板はＰ型半導体基板からなり、前記サイリスタの形成領域は前記素子分離領域よりも浅いＰ型ウエルで形成され、前記Ｐ型ウエルの下部にＮ型ウエルが形成され、前記アクセストランジスタの形成領域を形成するＰ型ウエルは前記Ｐ型半導体基板に接続して形成されていることを特徴とする。
【００１９】
本発明の第３の半導体装置は、バルク半導体基板に形成されたアクセストランジスタと、前記アクセストランジスタに接続されたもので前記バルク半導体基板に形成されたサイリスタとを備えたメモリセルを有し、前記アクセストランジスタの形成領域および前記サイリスタの形成領域は素子分離領域により電気的に分離されていて、前記アクセストランジスタの一方の拡散層とサイリスタのカソードとが接続孔を通じた配線層で接続されている半導体装置であって、前記バルク半導体基板はＰ型半導体基板からなり、前記サイリスタの形成領域はＰ型ウエルで構成され、前記Ｐ型ウエルの下部にＮ型ウエルが形成され、前記素子分離領域の下部に前記Ｎ型ウエルに接続するＮ型不純物領域が形成され、前記アクセストランジスタの形成領域を形成するＰ型ウエルは前記Ｐ型半導体基板に接続して形成されていることを特徴とする。
【発明の効果】
【００２０】
本発明の第１の半導体装置は、サイリスタのアノード側の不純物領域は深さ方向にＰ型不純物領域、Ｎ型不純物領域、Ｐ型不純物領域、Ｎ型不純物領域の順に形成された構造となっており、最下部のＮ型不純物領域にデータ保持時にアノードに印可する電圧と同じ電圧が印加されるため、縦型寄生サイリスタの発生を抑制することができるので、バルク半導体基板にアクセストランジスタとサイリスタとからなるメモリセルを実現できるという利点がある。また本発明のメモリセル構造とデータ保持時の電圧印加がなされることで、小さいメモリセルサイズが実現できる。これによって、広く一般に用いられている安価なバルク半導体基板にアクセストランジスタとサイリスタとからなるメモリセルを構成できるという利点がある。
【００２１】
本発明の第２の半導体装置は、バルク半導体基板はＰ型半導体基板からなり、サイリスタの形成領域は素子分離領域よりも浅いＰ型ウエルで形成され、Ｐ型ウエルの下部にＮ型ウエルが形成され、アクセストランジスタの形成領域を形成するＰ型ウエルはＰ型半導体基板に接続して形成されているため、サイリスタの形成領域は素子分離領域とＮ型ウエルによって電気的に完全に素子分離できるので、サイリスタを電気的に独立に制御することができるという利点がある。これによって、広く一般に用いられている安価なバルク半導体基板にアクセストランジスタとサイリスタとからなるメモリセルを構成できるという利点がある。
【００２２】
本発明の第３の半導体装置は、バルク半導体基板はＰ型半導体基板からなり、サイリスタの形成領域はＰ型ウエルで構成され、Ｐ型ウエルの下部にＮ型ウエルが形成され、素子分離領域の下部にＮ型ウエルに接続するＮ型不純物領域が形成され、アクセストランジスタの形成領域を形成するＰ型ウエルはＰ型半導体基板に接続して形成されているため、サイリスタの形成領域は素子分離領域とＮ型ウエルとその間に形成されたＮ型不純物領域とによって電気的に完全に素子分離できるので、サイリスタの素子分離が強化され、サイリスタを電気的に独立に制御することができるという利点がある。これによって、広く一般に用いられている安価なバルク半導体基板にアクセストランジスタとサイリスタとからなるメモリセルを構成できるという利点がある。
【発明を実施するための最良の形態】
【００２３】
本発明の半導体装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。
【００２４】
図１に示すように、バルク半導体基板１１にＮ型ウエル１２が形成され、このＮ型ウエル１２の上部に素子分離領域１３により分離されるアクセストランジスタの形成領域とサイリスタの形成領域とが形成されている。上記サイリスタの形成領域はＰ型ウエル１４によって形成されている。また、アクセストランジスタの形成領域もＰ型ウエル１５によって形成されている。
【００２５】
上記サイリスタのＰ型ウエル１４には、Ｎ型不純物層（Ｎ型ベース領域）２２、Ｎ型不純物層（Ｎ型カソード領域）２４が分離した状態に形成され、一方のＮ型不純物層２２内の上部には上記Ｐ型ウエル１４と分離した状態にＰ型不純物層（Ｐ型アノード領域）２１が形成されている。また、サイリスタ２０を構成するもう一つのＰ型不純物領域（Ｐ型ベース領域）２３は上記Ｐ型ウエル１４によって形成される。したがって、上記サイリスタ２０は、上記Ｐ型不純物層２１、Ｎ型不純物層２２、Ｐ型不純物層２３、Ｎ型不純物層２４とから構成されている。
【００２６】
上記サイリスタのＰ型不純物層２３上にはゲート絶縁膜３１を介してゲート電極３２が形成され、このゲート電極３２は書き込みワード線（図示せず）が接続されている。また、このサイリスタ２０のアノード側のＰ型不純物層２１には、ビット線ＢＬが独立して接続されている。
【００２７】
一方、アクセストランジスタの形成領域となるＰ型ウエル１５上には、ゲート絶縁膜４１を介してゲート電極４２（ワード線）が形成されている。このゲート電極４２の一方側のＰ型ウエル１５にはエクステンション領域４３を介してソース・ドレイン領域４５が形成され、ゲート電極４２の他方側のＰ型ウエル１５にはエクステンション領域４４を介してソース・ドレイン領域４６が形成されている。また、ゲート電極４２の両側には、上記エクステンション領域４３、４４を介して上記ソース・ドレイン領域４５、４５を形成するためのスペーサとなるサイドウォール４７が形成されている。このようにアクセストランジスタ４０が構成されている。なお、図示したように、アクセストランジスタ４０のソース・ドレイン領域の一方は隣接するメモリセルのアクセストランジスタのソース・ドレイン領域の一方と共通となっていてもよい。
【００２８】
上記サイリスタ２０のＮ型不純物層２４と上記アクセストランジスタ４０の一方のソース・ドレイン領域４５とは、接続孔５１を通じて配線層５２によって接続されている。
【００２９】
また最下部のＮ型不純物領域である上記Ｎ型ウエル１２には、データ保持時にアノードに印可する電圧と同じ電圧が印加されるようになっている。例えば、データ保持時にアノードに印可する電圧と同じ電圧を印加する電源６１が接続されている。また、サイドウォール２０のアノード側のＰ型不純物層２１にはデータ保持時に印可する電圧を供給する電源６２が接続されている。
【００３０】
上記半導体装置１では、深い位置に形成されているＮ型ウエル１２中に形成されたサイリスタ２０のＰ型不純物層２３はセル毎に素子分離領域１３によって電気的に分離されている。また、サイリスタ２０のＮ型不純物層２４とアクセストランジスタ４０の拡散層であるソース・ドレイン領域４５は、接続孔５１、配線層５２によって電気的に接続されている。
【００３１】
本発明の第１の半導体装置１では、サイリスタ２０のアノード側の不純物領域は深さ方向にＰ型不純物層２１、Ｎ型不純物層２２、Ｐ型不純物層２３、Ｎ型不純物領域のＮ型ウエル１２の順に形成された構造となっており、最下部のＮ型ウエル１２に、データ保持時にアノードのＰ型不純物層２１に印可する電圧と同じ電圧が印加される。このため、アノードのＰ型不純物層２１と最下部のＮ型ウエル１２とが同電位となるので、Ｐ型不純物層２１、Ｎ型不純物層２２、Ｐ型不純物層２３、Ｎ型不純物層２４で構成される本来のサイリスタ２０のターンオン、ターンオフに合わせて、Ｐ型不純物層２１、Ｎ型不純物層２２、Ｐ型不純物層２３、Ｎ型不純物領域のＮ型ウエル１２によって形成される縦型寄生サイリスタがターンオン、ターンオフすることはない。すなわち、縦型寄生サイリスタの発生を抑制することができる。よって、データ保持時に深い位置に形成されるＮ型ウエルに保持電流が流れることはないので、データ保持特性が改善できるという利点がある。また本発明のメモリセル構造によって、小さいメモリセルサイズが実現できる。これによって、広く一般に用いられている安価なバルク半導体基板１１にアクセストランジスタ４０とサイリスタ２０とからなるメモリセルを構成できるという利点がある。
【００３２】
次に、本発明の半導体装置に係る一実施の形態の第２例を、図２の概略構成断面図によって説明する。図２では、アクセストランジスタの一方のソース・ドレイン領域を共通の不純物領域で形成した二つのメモリセルセルを示す。以下の説明では、代表して、一方のメモリセルについて説明するが、他方のメモリセルについても、同様な構成となっている。また、前記第１例と同様な構成部品には同一符号を付与している。
【００３３】
図２に示すように、バルク半導体基板１１にサイリスタの形成領域となるＰ型ウエル１４とアクセストランジスタの形成領域となるＰ型ウエル１５とが分離される素子分離領域１３が、上記Ｐ型ウエル１４よりも深く形成されている。上記バルク半導体基板１１には、Ｐ型シリコン基板を用いる。この素子分離領域１３は例えばＳＴＩ（Shallow Trench Isolation）により形成されている。上記Ｐ型ウエル１４の下部にはＮ型ウエル１２が形成されている。このＮ型ウエル１２は、上記素子分離領域１３に接続されている。したがって、上記Ｐ型ウエル１４は、上記素子分離領域１３とＮ型ウエル１２とによって、バルク半導体基板１１内部においてアクセストランジスタの形成領域と電気的に完全に分離されている。また、上記アクセストランジスタの形成領域となるＰ型ウエル１５は、上記Ｐ型シリコン基板のバルク半導体基板１１に接続されている。これによって、Ｐ型ウエル１５は、例えばグランドに接続されることになる。よって、アクセストランジスタのＰ型ウエル１５がフローティング状態とならないので、電流−電圧特性を悪化させる方向に変化をきたすことはない。
【００３４】
上記サイリスタのＰ型ウエル１４には、Ｎ型不純物層（Ｎ型ベース領域）２２、Ｎ型不純物層（Ｎ型カソード領域）２４が分離した状態に形成され、一方のＮ型不純物層２２内の上部には上記Ｐ型ウエル１４と分離した状態にＰ型不純物層（Ｐ型アノード領域）２１が形成されている。また、サイリスタ２０を構成するもう一つのＰ型不純物領域（Ｐ型ベース領域）２３は上記Ｐ型ウエル１４によって形成される。したがって、上記サイリスタ２０は、上記Ｐ型不純物層２１、Ｎ型不純物層２２、Ｐ型不純物層２３、Ｎ型不純物層２４とから構成されている。
【００３５】
上記サイリスタのＰ型不純物層２３上にはゲート絶縁膜３１を介してゲート電極３２が形成され、このゲート電極３２は書き込みワード線（図示せず）が接続されている。また、このサイリスタ２０のアノード側のＰ型不純物層２１には、ビット線ＢＬが独立して接続されている。
【００３６】
一方、アクセストランジスタの形成領域となるＰ型ウエル１５上には、ゲート絶縁膜４１を介してゲート電極４２（ワード線）が形成されている。このゲート電極４２の一方側のＰ型ウエル１５にはエクステンション領域４３を介してソース・ドレイン領域４５が形成され、ゲート電極４２の他方側のＰ型ウエル１５にはエクステンション領域４４を介してソース・ドレイン領域４６が形成されている。また、ゲート電極４２の両側には、上記エクステンション領域４３、４４を介して上記ソース・ドレイン領域４５、４５を形成するためのスペーサとなるサイドウォール４７が形成されている。このようにアクセストランジスタ４０が構成されている。
【００３７】
上記サイリスタ２０のＮ型不純物層２４と上記アクセストランジスタ４０の一方のソース・ドレイン領域４５とは、接続孔５１を通じて配線層５２によって接続されている。また、アクセストランジスタ４０の他方のソース・ドレイン領域４６は、第２配線層で形成されるデータ線ＤＬが接続されている。
【００３８】
上記第２の半導体装置２では、Ｐ型不純物層２３、すなわち、Ｐ型ウエル１４を素子分離領域１３の深さよりも浅く形成することで、素子分離領域１３により、サイリスタのＰ型ウエル１４とアクセストランジスタのＰ型ウエル１５とが自己整合的に形成される。そのため、サイリスタのＰ型ウエル１４とアクセストランジスタのＰ型ウエル１５とを形成する時のレジストパターンの線幅ばらつき、合わせずれ分が不要になり、素子分離領域１３の素子分離幅を小さくできる。また、アクセストランジスタのＰ型ウエル１５は複数のビットで共通電位にする場合には、Ｐ型のバルク半導体基板１１とＰ型ウエル１５とを電気的に接続する。その手段としては、Ｐ型ウエル１５の一部に深いＮ型ウエル１２を形成しない方法と、レジストパターンを用いてインプラを追加して行うことにより、Ｐ型ウエル１５の下部にＰ型のバルク半導体基板１１に接続するようにＰ型領域を形成する方法がある。
【００３９】
バルク半導体基板１１はＰ型半導体基板からなり、サイリスタの形成領域は素子分離領域１３よりも浅いＰ型ウエル１４で形成され、Ｐ型ウエル１４の下部にＮ型ウエル１２が形成され、アクセストランジスタの形成領域を形成するＰ型ウエル１５はＰ型半導体基板に接続して形成されているため、サイリスタの形成領域は素子分離領域１３とＮ型ウエル１２によって電気的に完全に素子分離できるので、サイリスタ２０を電気的に独立に制御することができるという利点がある。これによって、広く一般に用いられている安価なバルク半導体基板１１にアクセストランジスタ４０とサイリスタ２０とからなるメモリセルを構成できるという利点がある。
【００４０】
次に、本発明の半導体装置に係る一実施の形態の第３例を、図３の概略構成断面図によって説明する。図３では、アクセストランジスタの一方のソース・ドレイン領域を共通の不純物領域で形成した二つのメモリセルセルを示す。以下の接続では、代表して、一方のメモリセルについて説明するが、他方のメモリセルについても、同様な構成となっている。また、前記第１例、第２例と同様な構成部品には同一符号を付与している。
【００４１】
図３に示すように、バルク半導体基板１１にサイリスタの形成領域となるＰ型ウエル１４とアクセストランジスタの形成領域となるＰ型ウエル１５とが分離される素子分離領域１３が形成されている。上記バルク半導体基板１１には、Ｐ型シリコン基板を用いる。この素子分離領域１３は例えばＳＴＩ（Shallow Trench Isolation）により形成されている。上記Ｐ型ウエル１４の下部にはＮ型ウエル１２が形成されている。また、上記素子分離領域１３の下部には、上記Ｎ型ウエル１２に接続するＮ型不純物領域１６が形成されている。したがって、上記Ｎ型ウエル１２は、Ｎ型不純物領域１６を介して上記素子分離領域１３に接続されている。これによって、上記Ｐ型ウエル１４は、上記素子分離領域１３とＮ型不純物領域１６とＮ型ウエル１２とによって、バルク半導体基板１１内部においてアクセストランジスタの形成領域と電気的に完全に分離されている。
【００４２】
上記Ｎ型不純物領域１６を素子分離領域１３の底部に形成する方法は、素子分離領域１３となるＳＴＩを形成するためにバルク半導体基板１１をエッチング後から、ＳＴＩを形成するための埋め込みを行う前までの工程で、メモリセル領域にＮ型不純物をインプラし、素子分離領域１３の底部に自己整合的に形成する。
【００４３】
また、上記アクセストランジスタ４０のＰ型ウエル１５は複数のビットで共通電位にする場合には、上記Ｐ型ウエル１５を、上記Ｐ型シリコン基板であるバルク半導体基板１１に接続さする。これによって、Ｐ型ウエル１５は、例えばグランドに接続されることになる。よって、アクセストランジスタのＰ型ウエル１５がフローティング状態とならないので、電流−電圧特性を悪化させる方向に変化をきたすことはない。
【００４４】
上記サイリスタのＰ型ウエル１４には、Ｎ型不純物層（Ｎ型ベース領域）２２、Ｎ型不純物層（Ｎ型カソード領域）２４が分離した状態に形成され、一方のＮ型不純物層２２内の上部には上記Ｐ型ウエル１４と分離した状態にＰ型不純物層（Ｐ型アノード領域）２１が形成されている。また、サイリスタ２０を構成するもう一つのＰ型不純物領域（Ｐ型ベース領域）２３は上記Ｐ型ウエル１４によって形成される。したがって、上記サイリスタ２０は、上記Ｐ型不純物層２１、Ｎ型不純物層２２、Ｐ型不純物層２３、Ｎ型不純物層２４とから構成されている。
【００４５】
上記サイリスタのＰ型不純物層２３上にはゲート絶縁膜３１を介してゲート電極３２が形成され、このゲート電極３２は書き込みワード線（図示せず）が接続されている。また、このサイリスタ２０のアノード側のＰ型不純物層２１には、ビット線ＢＬが独立して接続されている。
【００４６】
一方、アクセストランジスタの形成領域となるＰ型ウエル１５上には、ゲート絶縁膜４１を介してゲート電極４２（ワード線）が形成されている。このゲート電極４２の一方側のＰ型ウエル１５にはエクステンション領域４３を介してソース・ドレイン領域４５が形成され、ゲート電極４２の他方側のＰ型ウエル１５にはエクステンション領域４４を介してソース・ドレイン領域４６が形成されている。また、ゲート電極４２の両側には、上記エクステンション領域４３、４４を介して上記ソース・ドレイン領域４５、４５を形成するためのスペーサとなるサイドウォール４７が形成されている。このようにアクセストランジスタ４０が構成されている。
【００４７】
上記サイリスタ２０のＮ型不純物層２４と上記アクセストランジスタ４０の一方のソース・ドレイン領域４５とは、接続孔５１を通じて配線層５２によって接続されている。
【００４８】
上記第３の半導体装置３では、バルク半導体基板１１はＰ型半導体基板からなり、サイリスタの形成領域はＰ型ウエル１４で構成され、Ｐ型ウエル１４の下部にＮ型ウエル１２が形成され、素子分離領域１３の下部にＮ型ウエル１２に接続するＮ型不純物領域１６が形成され、アクセストランジスタの形成領域を形成するＰ型ウエル１５はＰ型半導体基板のバルク半導体基板１１に接続して形成されているため、サイリスタの形成領域は素子分離領域１３とＮ型ウエル１２とその間に形成されたＮ型不純物領域１６とによって電気的に完全に素子分離できるので、サイリスタ２０の素子分離が強化され、サイリスタ２０を電気的に独立に制御することができるという利点がある。これによって、広く一般に用いられている安価なバルク半導体基板１１にアクセストランジスタ４０とサイリスタ２０とからなるメモリセルを構成できるという利点がある。また、上記構造をとることによって、Ｐ型ウエル１４を深く形成することが可能となる。
【００４９】
次に、本発明の半導体装置に係る一実施の形態の第４例を、図４の概略構成断面図によって説明する。図４では、アクセストランジスタの一方のソース・ドレイン領域を共通の不純物領域で形成した二つのメモリセルセルを示す。以下の接続では、代表して、一方のメモリセルについて説明するが、他方のメモリセルについても、同様な構成となっている。また、前記第１例と同様な構成部品には同一符号を付与している。
【００５０】
図４に示すように、バルク半導体基板１１にサイリスタの形成領域となるＰ型ウエル１４とアクセストランジスタの形成領域となるＰ型ウエル１５とが分離される素子分離領域１３が、上記Ｐ型ウエル１４よりも深く形成されている。上記バルク半導体基板１１には、Ｐ型シリコン基板を用いる。この素子分離領域１３は例えばＳＴＩ（Shallow Trench Isolation）により形成されている。上記Ｐ型ウエル１４の下部にはＮ型ウエル１２が形成されている。このＮ型ウエル１２は、上記素子分離領域１３に接続されている。したがって、上記Ｐ型ウエル１４は、上記素子分離領域１３とＮ型ウエル１２とによって、バルク半導体基板１１内部においてアクセストランジスタの形成領域と電気的に完全に分離されている。また、上記アクセストランジスタの形成領域となるＰ型ウエル１５は、上記Ｐ型シリコン基板のバルク半導体基板１１に接続されている。これによって、Ｐ型ウエル１５は、例えばグランドに接続されることになる。よって、アクセストランジスタのＰ型ウエル１５がフローティング状態とならないので、電流−電圧特性を悪化させる方向に変化をきたすことはない。
【００５１】
上記サイリスタのＰ型ウエル１４には、Ｎ型不純物層（Ｎ型ベース領域）２２、Ｎ型不純物層（Ｎ型カソード領域）２４が分離した状態に形成され、一方のＮ型不純物層２２の上面には上記Ｐ型ウエル１４と分離した状態にＰ型不純物層（Ｐ型アノード領域）２１が形成されている。また、サイリスタ２０を構成するもう一つのＰ型不純物領域（Ｐ型ベース領域）２３は上記Ｐ型ウエル１４によって形成される。したがって、上記サイリスタ２０は、上記Ｐ型不純物層２１、Ｎ型不純物層２２、Ｐ型不純物層２３、Ｎ型不純物層２４とから構成されている。
【００５２】
上記サイリスタのＰ型不純物層２３上にはゲート絶縁膜３１を介してゲート電極３２が形成され、このゲート電極３２は書き込みワード線（図示せず）が接続されている。また、このサイリスタ２０のアノード側のＰ型不純物層２１には、ビット線ＢＬが独立して接続されている。
【００５３】
一方、アクセストランジスタの形成領域となるＰ型ウエル１５上には、ゲート絶縁膜４１を介してゲート電極４２（ワード線）が形成されている。このゲート電極４２の一方側のＰ型ウエル１５にはエクステンション領域４３を介してソース・ドレイン領域４５が形成され、ゲート電極４２の他方側のＰ型ウエル１５にはエクステンション領域４４を介してソース・ドレイン領域４６が形成されている。また、ゲート電極４２の両側には、上記エクステンション領域４３、４４を介して上記ソース・ドレイン領域４５、４５を形成するためのスペーサとなるサイドウォール４７が形成されている。このようにアクセストランジスタ４０が構成されている。
【００５４】
上記サイリスタ２０のＮ型不純物層２４と上記アクセストランジスタ４０の一方のソース・ドレイン領域４５とは、接続孔５１を通じて配線層５２によって接続されている。
【００５５】
上記第４の半導体装置４では、前記第２の半導体装置２と同様な作用、効果を得ることができるとともに、サイリスタ２０のアノード側となるＰ型不純物層２１をＮ型ベースとなるＮ型不純物層２２の上部に、例えばエピタキシャル成長法によって積み上げるように形成されていることから、セルサイズを縮小することができる。また、このアノード側のＰ型不純物層２１をＮ型ベースのＮ型不純物層２２上に積み上げるように形成する構成は、前記図１、前記図３によって説明した半導体装置１、３にも同様に適用することができる。
【００５６】
前記第１〜第４例で説明した半導体装置１〜４は、コバルト（Ｃｏ）、ニッケル（Ｎi）などの高融点金属シリサイドをサイリスタ２０のアノード側となるＰ型不純物層２１、ベースとなるＮ型不純物層２３、アクセストランジスタ４０のソース・ドレイン領域４５、４６表面、ゲート電極４２表面に形成しても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。
【図３】本発明の半導体装置に係る一実施の形態の第３例を示した概略構成断面図である。
【図４】本発明の半導体装置に係る一実施の形態の第４例を示した概略構成断面図である。
【図５】従来技術の非特許文献１に記載されたＴ−ＲＡＭメモリセルの断面図である。
【図６】従来技術の非特許文献１に記載されたＴ−ＲＡＭメモリセルの等価回路図である。
【図７】従来技術のＴ−ＲＡＭメモリセルのデータ保持時の特性を示した電流−電圧図である。
【図８】従来技術のＴ−ＲＡＭメモリセルのデータ読み出し時の特性を示した電流−電圧図である。
【図９】従来技術のＴ−ＲＡＭメモリセルにデータ“１”を書き込む時の特性を示した電流−電圧図である。
【図１０】従来技術のＴ−ＲＡＭメモリセルのデータ“０”を書き込む時の特性を示した電流−電圧図である。
【符号の説明】
【００５８】
１…半導体装置、１１…バルク半導体基板、１２…Ｎ型ウエル、１３…素子分離領域、１４…Ｐ型ウエル、２０…サイリスタ、２１…Ｐ型不純物層、２２…Ｎ型不純物層、２３…Ｐ型不純物層、４０…アクセストランジスタ
【図１】
2007067133.tif 000003
【図２】
2007067133.tif 000004
【図３】
2007067133.tif 000005
【図４】
2007067133.tif 000006
【図５】
2007067133.tif 000007
【図６】
2007067133.tif 000008
【図７】
2007067133.tif 000009
【図８】
2007067133.tif 000010
【図９】
2007067133.tif 000011
【図１０】
2007067133.tif 000012