(57)【要約】【課題】共有メモリ領域に対する効率的なリフレッシュ及びアクセス権限付与をすることができる半導体メモリ装置及びその方法を提供すること。【解決手段】半導体メモリ装置において、第１モードまたは第２モードのリフレッシュ動作のためのコマンド信号がそれぞれ入力される複数個の入出力ポートと、前記複数個の入出力ポートのうち少なくとも２つの入出力ポートを通じてアクセス可能な共有メモリ領域を含み、互いに異なる複数個のメモリ領域に分割されるメモリアレイと、外部コマンド信号に応じて前記共有メモリ領域に対するアクセス権限を付与し、前記第１モードのリフレッシュ動作のためのコマンド信号が入力される入出力ポートに前記共有メモリ領域に対するアクセス権限を優先的に付与するためのグラント制御信号を発生させるグラント制御ブロックと、を備える。【選択図】図１
2007172809.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置であって、
第１モードまたは第２モードのリフレッシュ動作のためのコマンド信号がそれぞれ入力される複数個の入出力ポートと、
前記複数個の入出力ポートのうち少なくとも２つの入出力ポートを通じてアクセス可能な共有メモリ領域を含み、互いに異なる複数個のメモリ領域に分割されるメモリアレイと、
外部コマンド信号に応じて前記共有メモリ領域に対するアクセス権限を付与し、前記第１モードのリフレッシュ動作のためのコマンド信号が入力される入出力ポートに前記共有メモリ領域に対するアクセス権限を優先的に付与するためのグラント制御信号を発生させるグラント制御ブロックと、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記半導体メモリ装置は第１及び第２入出力ポートを有するデュアルポート半導体メモリ装置であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記メモリアレイは、前記第１入出力ポートを通じてのみアクセス可能なメモリ領域、前記第２入出力ポートを通じてのみアクセス可能なメモリ領域、及び前記第１，第２入出力ポートを通じてのみアクセス可能な共有メモリ領域を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記グラント制御ブロックは、アクセス権限を有する入出力ポートを通じて第２モードでリフレッシュ動作が行われると、前記外部コマンド信号に優先して優先的に第１モードでリフレッシュ動作が行われる他の入出力ポートに前記共有メモリ領域に対するアクセス権限を付与するためのグラント制御信号を発生させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記半導体メモリ装置は、前記共有メモリ領域に対するアクセスのための前記第１入出力ポート及び第２入出力ポートを通じて入力されるコマンド信号を中継するための第１選択部と、
前記共有メモリ領域に対するアクセスのための前記第１入出力ポート及び前記第２入出力ポートを通じてそれぞれ入力されるアドレス信号を中継し、リフレッシュ動作のときには別のリフレッシュアドレスを前記共有メモリ領域に伝送する第２選択部と、をさらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１選択部は前記グラント制御信号に応じて動作し、前記第２選択部は前記グラント制御信号及びリフレッシュ動作信号に応じて動作することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
半導体メモリ装置であって、互いに異なる第１メモリ領域、第２メモリ領域、及び第３メモリ領域に分割されたメモリアレイと、
前記第１メモリ領域と前記第２メモリ領域はそれぞれ別々に入力されるリフレッシュコマンド信号に応じて第１モードまたは第２モードでリフレッシュ動作が行われ、前記第３メモリ領域は前記第１メモリ領域及び第２メモリ領域のうち少なくとも一方が第１モードでリフレッシュ動作が行われる場合には第１モードで、そのほかの場合には第２モードでリフレッシュ動作が行われるように制御するリフレッシュ制御回路と、を備えることを特徴とする半導体メモリ装置。
【請求項９】
前記半導体メモリ装置は第１及び第２入出力ポートを備えるデュアルポートメモリ装置であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第１メモリ領域は前記第１入出力ポートを通じてのみアクセス可能なメモリ領域であり、前記第２メモリ領域は前記第２入出力ポートを通じてのみアクセス可能なメモリ領域であり、前記第３メモリ領域は前記第１及び第２入出力ポートを通じてアクセス可能な共有メモリ領域であることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードであることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１２】
前記リフレッシュ制御回路は前記第３メモリ領域だけをリフレッシュするための別のリフレッシュカウンタをさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１３】
少なくとも２つ以上の入出力ポートを通じてアクセス可能な共有メモリ領域を少なくとも備えるマルチポート半導体メモリ装置における共有メモリ領域に対するアクセス権限付与方法であって、
外部コマンド信号に応じて特定入出力ポートに前記共有メモリ領域に対するアクセス権限を付与する段階と、
前記共有メモリ領域に対するアクセス権限を有する入出力ポートを通じて第２モードのリフレッシュのためのコマンド信号が入力される場合、前記外部コマンド信号に優先して第１モードでリフレッシュを行う他の入出力ポートに前記共有メモリ領域に対するアクセス権限を変更する段階と、を備えることを特徴とする方法。
【請求項１４】
前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードであることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記半導体メモリ装置は第１及び第２入出力ポートを有するデュアルポート半導体メモリ装置であることを特徴とする請求項１４に記載の方法。
【請求項１６】
互いに異なる第１メモリ領域、第２メモリ領域、及び第３メモリ領域に分割されたメモリアレイを備える半導体メモリ装置におけるメモリ領域に対するリフレッシュ方法であって、
それぞれ別々に入力されるリフレッシュコマンド信号に応じて第１モードまたは第２モードで前記第１メモリ領域と前記第２メモリ領域に対するリフレッシュ動作を行う段階と、
前記第１メモリ領域及び第２メモリ領域のうち少なくとも一方が第１モードでリフレッシュ動作が行われる場合には第１モードで、そのほかの場合には第２モードで前記第３メモリ領域に対するリフレッシュ動作を行う段階と、を備えることを特徴とするリフレッシュ方法。
【請求項１７】
前記半導体メモリ装置は第１及び第２入出力ポートを備えるデュアルポートメモリ装置であることを特徴とする請求項１６に記載のリフレッシュ方法。
【請求項１８】
前記第１メモリ領域は前記第１入出力ポートを通じてのみアクセス可能なメモリ領域であり、前記第２メモリ領域は前記第２入出力ポートを通じてのみアクセス可能なメモリ領域であり、前記第３メモリ領域は前記第１及び第２入出力ポートを通じてアクセス可能な共有メモリ領域であることを特徴とする請求項１７に記載のリフレッシュ方法。
【請求項１９】
前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードであることを特徴とする請求項１６に記載のリフレッシュ方法。
【請求項２０】
前記第３メモリ領域に対するリフレッシュ動作は前記第３メモリ領域だけをリフレッシュするための別のリフレッシュカウンタによって行われることを特徴とする請求項１６に記載のリフレッシュ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及びその方法に係り、特に、共有メモリ領域に対する効率的なリフレッシュ及びアクセス権限付与を行うことができる半導体メモリ装置及びその方法に関する。
【背景技術】
【０００２】
ＤＲＡＭの１つのメモリセルは１つの選択トランジスタと１つのデータ貯蔵キャパシタで構成され、このようなＤＲＡＭは半導体基板内において高集積密度化に適した半導体メモリ素子として広く使用されている。しかしながら、ＤＲＡＭでは、データ貯蔵キャパシタ及び選択トランジスタを通じて電荷が漏洩されるため、ＤＲＡＭセルに電荷を再充電するリフレッシュを定期的に行わなければならない。そこで、ＤＲＡＭなどの半導体メモリ装置の場合にはリフレッシュと関連した種々の動作を制御するためのリフレッシュ制御回路などが必要になる。
【０００３】
このようなＤＲＡＭなどの半導体メモリ装置におけるメモリセルをリフレッシュするための周知の方法がある。
【０００４】
まず、「ＲＯＲ（the RAS Only Refresh）」方法では、ＣＡＳ（Column Address Strobe）信号がプリチャージレベルに維持されている間にＲＡＳ（Row Address Strobe）信号だけをイネーブルさせることにより、セルに対するリフレッシュが行われる。このＲＯＲ方法では各リフレッシュ動作のために外部からリフレッシュアドレスがメモリ装置に提供される必要があり、各リフレッシュ動作の間にはメモリ装置と接続されたアドレスバスが他の目的のために使用されることができない。
【０００５】
他のリフレッシュ方法としてはオートリフレッシュ方法（またはＣＢＲ（the CAS Before RAS）リフレッシュ方法）がある。ノーマル動作モードにおいてメモリセルがアクセスされる場合、一般に外部的に印加されるＲＡＳ信号が外部的に印加されるＣＡＳ信号に先行してイネーブルされる。しかしながら、このオートリフレッシュ方法ではリフレッシュモードの認識のため、ＣＡＳ信号がＲＡＳ信号に先行して活性化される。即ち、ＲＡＳ信号がローレベルになる前にＣＡＳ信号が先にローレベルになる。それにより、リフレッシュ動作が行われるようになる。この方法においてはリフレッシュアドレスがＤＲＡＭに内蔵されたリフレッシュアドレスカウンタにより内部的に発生されるため、リフレッシュアドレスカウンタに対する外部的な制御は不可能である。
【０００６】
また、通常のＤＲＡＭはリフレッシュ動作で消費される電流の量を可能な限り減少させるためにセルフリフレッシュモードを提供する。このモードのサイクルはオートリフレッシュ方法と同様である。即ち、ＣＡＳ信号及びＲＡＳ信号が同時に所定時間の長さ（例えば１００μｓ）以上の間に活性状態（例えば、ローレベル）に維持される場合に、リフレッシュタイマを用いて与えられたリフレッシュ周期の間に全体メモリセルに貯蔵されたデータを読み取って増幅した後に、そこに再貯蔵するセルフリフレッシュ動作が実行される。この動作の間には一般の動作（例えば、リード及びライト動作）がインタラプト（中断）される。このセルフリフレッシュ方法においてＤＲＡＭに内蔵されたリフレッシュタイマとリフレッシュアドレスカウンタは外部から提供されるクロック信号を用いることなく自動的に自己のクロック信号を用いて要求されたリフレッシュ動作を行う。このようなタイプのリフレッシュ技術は特許文献１、特許文献２、特許文献３、及び特許文献４に開示されている。
【０００７】
このようなリフレッシュ動作を行う半導体メモリ装置は外部のプロセッサと通信を行うために多数の入出力ピンセットが存在する１つの入出力ポートを備えた場合には問題にならない。即ち、このような単一ポートメモリ装置の場合、メモリアレイを構成する全てのメモリバンクが１つのポートを通じてアクセスされるように構成される。これによるリフレッシュ動作も１つのポートを通じて入力されるコマンド信号により行われる。
【０００８】
最近ではモバイル技術の発展に従い、導入されるデュアルポートを含んだマルチポート半導体メモリ装置がある。このようなマルチポート半導体メモリ装置は、複数のプロセッサを通じて通信を行い、複数の入出力ポートを通じて同時に複数のメモリセルにアクセスできるという特徴がある。しかしながら、このようなマルチポート半導体メモリ装置において複数の入出力ポートを通じてアクセス可能な共有メモリ領域の場合にリフレッシュ動作が問題となる。例えば、共有メモリ領域に対するアクセス権限を有する入出力ポートにおいてセルフリフレッシュ動作を行う場合、他の入出力ポートを通じて共有メモリ領域に対するアクセスが不可能になるという問題点がある。従って、それぞれの入出力ポートを通じた効率的なリフレッシュ及びアクセス権限付与が必要とされている。
【特許文献１】米国特許第４，８０９，２３３号
【特許文献２】米国特許第４，９３９，６９５号
【特許文献３】米国特許第４，９４３，９６０号
【特許文献４】米国特許第５，３１５，５５７号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、上述のような問題点を解決することができる半導体メモリ装置及びその方法を提供することにある。
【００１０】
本発明の他の目的は、共有メモリ領域に対する効率的なリフレッシュ動作を行うことができる半導体メモリ装置及びその方法を提供することにある。
【００１１】
本発明のまた他の目的は、共有メモリ領域に対するアクセス権限をリフレッシュモードに従い変更できる半導体メモリ装置及びその方法を提供することにある。
【課題を解決するための手段】
【００１２】
このような目的を達成するために本発明の実施形態による半導体メモリ装置は、第１モードまたは第２モードのリフレッシュ動作のためのコマンド信号がそれぞれ入力される複数個の入出力ポートと、前記複数個の入出力ポートのうち少なくとも２つの入出力ポートを通じてアクセス可能な共有メモリ領域を含み、互いに異なる複数個のメモリ領域に分割されるメモリアレイと、外部コマンド信号に応じて前記共有メモリ領域に対するアクセス権限を付与し、前記第１モードのリフレッシュ動作のためのコマンド信号が入力される入出力ポートに前記共有メモリ領域に対するアクセス権限を優先的に付与するためのグラント制御信号を発生させるグラント制御ブロックと、を備える。
【００１３】
前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードであり、前記半導体メモリ装置は第１及び第２入出力ポートを有するデュアルポート半導体メモリ装置である。そして、前記メモリアレイは前記第１入出力ポートを通じてのみアクセス可能なメモリ領域、前記第２入出力ポートを通じてのみアクセス可能なメモリ領域、及び前記第１，２入出力ポートを通じてのみアクセス可能な共有メモリ領域を備えることができる。
【００１４】
前記グラント制御ブロックは、アクセス権限を有する入出力ポートを通じて第２モードでリフレッシュ動作が行われると、前記外部コマンド信号に優先して優先的に第１モードでリフレッシュ動作が行われる他の入出力ポートに前記共有メモリ領域に対するアクセス権限を付与するためのグラント制御信号を発生させることができる。そして、前記半導体メモリ装置は前記共有メモリ領域に対するアクセスのために前記第１入出力ポート及び第２入出力ポートを通じて入力されるコマンド信号を中継する第１選択部と、前記共有メモリ領域に対するアクセスのために前記第１入出力ポート及び前記第２入出力ポートを通じてそれぞれ入力されるアドレス信号を中継し、リフレッシュ動作のときには別のリフレッシュアドレスを前記共有メモリ領域に伝送する第２選択部と、を備える。
【００１５】
また、本発明の他の実施形態による半導体メモリ装置は、互いに異なる第１メモリ領域、第２メモリ領域、及び第３メモリ領域に分割されたメモリアレイと、前記第１，第２メモリ領域はそれぞれ別途に入力されるリフレッシュコマンド信号に応じて第１モードまたは第２モードでリフレッシュ動作が行われるようにし、前記第３メモリ領域は前記第１，２メモリ領域のうち少なくとも一方が第１モードでリフレッシュ動作が行われる場合には第１モードで、そのほかの場合には第２モードでリフレッシュ動作が行われるように制御するリフレッシュ制御回路と、を備える。
【００１６】
前記半導体メモリ装置は第１，第２入出力ポートを備えるデュアルポートメモリ装置であり、前記第１メモリ領域は前記第１入出力ポートを通じてのみアクセス可能なメモリ領域であり、前記第２メモリ領域は前記第２入出力ポートを通じてのみアクセス可能なメモリ領域であり、第３メモリ領域は前記第１，第２入出力ポートを通じてアクセス可能な共有メモリ領域である。そして、前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードである。また、前記リフレッシュ制御回路は前記第３メモリ領域だけをリフレッシュするための別途のリフレッシュカウンタをさらに備えることができる。
【００１７】
本発明のまた他の実施形態による、少なくとも２つ以上の入出力ポートを通じてアクセス可能な共有メモリ領域を少なくとも備えるマルチポート半導体メモリ装置における共有メモリ領域に対するアクセス権限付与方法は、外部コマンド信号に応じて特定入出力ポートに前記共有メモリ領域に対するアクセス権限を付与する段階と、前記共有メモリ領域に対するアクセス権限を有する入出力ポートを通じて第２モードのリフレッシュのためのコマンド信号が入力される場合には、前記外部コマンド信号に優先して、第１モードでリフレッシュを行う他の入出力ポートに前記共有メモリ領域に対するアクセス権限を変更する段階と、を備える。
【００１８】
前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードであり、前記半導体メモリ装置は第１，第２入出力ポートを有するデュアルポート半導体メモリ装置であることができる。
【００１９】
本発明のまた他の実施形態による、互いに異なる第１メモリ領域、第２メモリ領域、及び第３メモリ領域に分割されたメモリアレイを備えた半導体メモリ装置におけるメモリ領域に対するリフレッシュ方法は、それぞれ別々に入力されるリフレッシュコマンド信号に応じて第１モードまたは第２モードで前記第１メモリ領域と前記第２メモリ領域に対するリフレッシュ動作を行う段階と、前記第１メモリ領域及び第２メモリ領域のうち少なくとも一方が第１モードでリフレッシュ動作が行われる場合には第１モードで、そのほかの場合には第２モードで前記第３メモリ領域に対するリフレッシュ動作を行う段階と、を備える。
【００２０】
前記半導体メモリ素子は第１，第２入出力ポートを備えるデュアルポートメモリ装置であり、前記第１メモリ領域は前記第１入出力ポートを通じてのみアクセス可能なメモリ領域であり、前記第２メモリ領域は前記第２入出力ポートを通じてのみアクセス可能なメモリ領域であり、前記第３メモリ領域は前記第１，第２入出力ポートを通じてのみアクセス可能な共有メモリ領域である。そして、前記第１モードはオートリフレッシュモードであり、前記第２モードはセルフリフレッシュモードであり、前記第３メモリ領域に対するリフレッシュ動作は前記第３メモリ領域だけのリフレッシュのための別のリフレッシュカウンタを通じて行われることができる。
【発明の効果】
【００２１】
本発明は、外部コマンドに優先してリフレッシュモードに従い共有メモリ領域に対するアクセス権限（グラント）を変更することにより、共有メモリ領域に対する効率的な動作を行うことができる。即ち、一般のリードまたはライト動作及びリフレッシュ動作において効率性が高くなる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好ましい実施形態が、添付図面を参照して詳細に説明される。
【００２３】
図１は本発明の好適な一実施形態に係る半導体メモリ装置の概略的なブロック図である。
【００２４】
図１に示すように、本発明の好適な一実施形態に係る半導体メモリ装置はマルチポート半導体メモリ装置の一例であるデュアルポート半導体メモリ装置であって、メモリアレイ１９０、第１入出力ポートを通じて入出力される信号を制御するための第１ポート制御部１００ａ、第１入出力ポートとは異なる第２入出力ポートを通じて入出力される信号を制御するための第２ポート制御部１００ｂ、及びグラント制御ブロック３００を備える。
【００２５】
メモリアレイ１９０は複数個の互いに異なるメモリ領域に分割される。ここでは通常の半導体メモリ装置のように４つのメモリバンク１９０ａ，１９０ｂ，１９０ｃ，１９０ｄに分割されると仮定する。また、４つのメモリバンク１９０ａ，１９０ｂ，１９０ｃ，１９０ｄを第１、第２、第３メモリ領域に区分し、第１メモリ領域のＡバンク１９０ａは第１入出力ポートを通じてのみアクセスできるようにアクセス経路ＰＡ１が設定されると仮定する。また、第２メモリ領域のＣ，Ｄバンク１９０ｃ、１９０ｄは第２入出力ポートを通じてのみアクセスできるようにアクセス経路ＰＡ３，ＰＡ４が設定され、第３メモリ領域のＢバンク１９０ｂは第１入出力ポート及び第２入出力ポートを通じてアクセスできるようにアクセス経路ＰＡ２，ＰＡ５が設定されると仮定する。ここで、第３メモリ領域のＢバンク１９０ｂに対するアクセス経路ＰＡ２，ＰＡ５はグラント制御ブロック３００により制御される。上述のメモリアレイ１９０は当業者であれば容易に他のアクセス経路を設定して構成される。メモリアレイ１９０のうち少なくとも一部のメモリ領域が共有メモリ領域に設定されていれば、本発明の技術的範囲に含まれる。
【００２６】
第１ポート制御部１００ａは第１入出力ポートを含む概念として理解されるべきであり、第１入出力ポートを通じて入出力されるコマンド信号、アドレス信号、データ信号及びそのほかの信号を制御するための制御回路を備える。
【００２７】
第２ポート制御部１００ｂは第２入出力ポートを含む概念として理解されるべきであり、第２入出力ポートを通じて入出力されるコマンド信号、アドレス信号、データ信号、及びそのほかの信号を制御するための制御回路を備える。
【００２８】
グラント制御ブロック３００は外部コマンド信号に応じて共有メモリ領域に対するアクセス権限（またはグラント）を付与し、第１モードのリフレッシュ動作のためのコマンド信号が入力される入出力ポートに共有メモリ領域に対するアクセス権限（グラント）を優先的に付与するようにグラント制御信号を発生させるためのものである。グラント制御ブロック３００は共有メモリ領域のＢバンク１９０ｂのアクセス経路ＰＡ２，ＰＡ５をグランド制御信号を通じて制御することにより、第１入出力ポートまたは第２入出力ポートにアクセス権限を付与する。アクセス経路ＰＡ２，ＰＡ５は入出力ポートと共有メモリ領域の間のコマンド信号の経路、データ経路及びアドレス経路などを含む概念である。
【００２９】
グラント制御ブロック３００はアクセス権限を有する入出力ポートを通じて第２モードでリフレッシュ動作が行われると、外部コマンド信号に優先して、優先的に第１モードでリフレッシュ動作が行われる他の入出力ポートに共有メモリ領域に対するアクセス権限を付与するためのグラント制御信号を発生させる。
【００３０】
ここで、第１モードのリフレッシュはオートリフレッシュ動作モードを意味し、第２モードのリフレッシュはセルフリフレッシュモードを意味する。
【００３１】
図２は図１の共有メモリバンクに対するアクセス経路ＰＡ２，ＰＡ５を構成するコマンド信号に対するコマンド経路を示すブロック図である。
【００３２】
図２に示すように、第１入出力ポートを通じて入力される第１コマンド信号ＣＭＤ＿１は第１入力バッファ１１０ａでバッファーリングされて第１選択部１３０に伝送される。また、第２入出力ポートを通じて入力される第２コマンド信号ＣＭＤ＿２は第２入力バッファ１２０ａでバッファーリングされて第１選択部１３０に伝送される。第１選択部１３０においてはグラント制御ブロック３００で発生するグラント制御信号に応じて、第１コマンド信号ＣＭＤ＿１または第２コマンド信号ＣＭＤ＿２のうちいずれかを選択して共有バンクのＢバンクのためのコマンド解釈回路１４０に伝送する。即ち、第１選択部１３０はどの入出力ポートのコマンド信号により共有メモリバンクが動作されるかを決定する。
【００３３】
Ｂバンクのためのコマンド解釈回路１４０は伝送されるコマンド信号を解釈する。即ち、アクティブ信号であるかまたはプリチャージ信号であるか或いはリフレッシュ信号であるかなどを判断して伝送する。以後はこのように解釈されたコマンド信号による動作が進行される。このようなコマンド信号による動作は一般のＤＲＡＭ回路と同様である。
【００３４】
図３は図１の各メモリバンクに対するローアドレス経路及びリフレッシュ経路を概略的に示すブロック図である。
【００３５】
図３に示すように、本発明の好適な一実施形態に係る半導体メモリ装置のローアドレス経路及びリフレッシュ経路のため、第１及び第２入力バッファ１１０ｂ、１２０ｂ、第１，第２ローアドレスプリデコーダー１５０ａ，１５０ｂ、第１〜第３リフレッシュカウンタ１６０ａ，１６０ｂ，１６０ｃ、第２選択部１７０、Ａ〜Ｄバンクローデコーダー１８０ａ，１８０ｂ，１８０ｃ，１８０ｄ、及びＡ〜Ｄメモリバンク１９０ａ，１９０ｂ，１９０ｃ，１９０ｄを備える。
【００３６】
第１入力バッファ１１０ｂは第１入出力ポートを通じて入力されるローアドレスをバッファーリングして第１ローアドレスプリデコーダー１５０ａに伝送する。第１入力バッファ１１０ｂに入力されるローアドレスはＡバンク用ローアドレスまたは共有バンクのＢバンク用ローアドレス信号であることができる。第１入力バッファ１１０ｂは図２の第１入力バッファ１１０ａと同じ名称を有するが、図２の第１入力バッファ１１０ａはコマンドバッファであり、第１入力バッファ１１０ｂはアドレス用入力バッファである。第１入力バッファ１１０ａ，１１０ｂは同一の具現回路を有し、１つのバッファ回路で構成されることができる。
【００３７】
第２入力バッファ１２０ｂは第２入出力ポートを通じて入力されるローアドレスをバッファーリングして第２ローアドレスプリデコーダー１５０ｂに伝送する。第２入力バッファ１２０ｂに入力されるローアドレスはＣバンク、Ｄバンク用ローアドレスまたは共有バンクのＢバンク用ローアドレス信号であることができる。第２入力バッファ１２０ｂは図２の第２入力バッファ１２０ａと同じ名称を有するが、図２の第２入力バッファ１２０ａはコマンドバッファであり、第２入力バッファ１２０ｂはアドレス用入力バッファである。第２入力バッファ１２０ａ，１２０ｂは同じ具現回路を有し、１つのバッファ回路から構成されることができる。バッファ回路１１０ｂ、１２０ｂは一般に当業者に知られた回路により具現できる。
【００３８】
第１ローアドレスプリデコーダー１５０ａは第１入力バッファ１１０ｂを通じて伝送されるローアドレスをプリデコーディングする。第１ローアドレスプリデコーダー１５０ａも当業者によく知られた回路から構成される。
【００３９】
第２ローアドレスプリデコーダー１５０ｂは第２入力バッファ１２０ｂを通じて伝送されるローアドレスをプリデコーディングする。第２ローアドレスプリデコーダー１５０ｂも当業者によく知られた回路から構成される。
【００４０】
Ａバンクローデコーダー１８０ａは第１ローアドレスプリデコーダー１５０ａを通じて伝送されるＡバンク用ローアドレスをデコーディングしてＡバンク１９０ａ内の所望のメモリセルに接続されたワードラインをイネーブルさせる。
【００４１】
Ｂバンクローデコーダー１８０ｂは第１ローアドレスプリデコーダー１５０ａまたは第２ローアドレスプリデコーダー１５０ｂを通じて伝送されるＢバンク用ローアドレスをデコーディングしてＢバンク１９０ｂ内の所望のメモリセルに接続されたワードラインをイネーブルさせる。
【００４２】
Ｃバンクローデコーダー１８０ｃ及びＤバンクローデコーダー１８０ｄのそれぞれは第２ローアドレスプリデコーダー１５０ｂを通じて伝送されるＣバンク用ローアドレスまたはＤバンク用ローアドレスをデコーディングしてＣバンク１９０ｃまたはＤバンク１９０ｄのそれぞれの所望のメモリセルに接続されたワードラインをイネーブルさせる。
【００４３】
第１リフレッシュカウンタ１６０ａはＡバンク１９０ａのリフレッシュのためのアドレスを発生させるためのもので、通常ｍビットリップルカウンタから構成される。
【００４４】
第２リフレッシュカウンタ１６０ｂはＣバンク１９０ｃ及びＤバンク１９０ｄのリフレッシュアドレスを発生させるためのもので、ｍビットリップルカウンタから構成される。
【００４５】
第３リフレッシュカウンタ１６０ｃは共有メモリバンクのＢバンク１９０ｂのリフレッシュアドレスを発生させるためのもので、ｍビットリップルカウンタから構成される。Ｂバンク１９０ｂのリフレッシュのため、各入出力ポートのリフレッシュカウンタ（例えば、第１及び第２リフレッシュカウンタ１６０ａ，１６０ｂ）の信号のうちいずれかを選択せず、別のＢバンク１９０ｂ専用リフレッシュカウンタの第３リフレッシュカウンタ１６０ｃを構成する理由は特定アドレスのリフレッシュが重複したり飛んだりする現象を防止するためのものである。例えば、Ｂバンクに対するアクセス権限（グラント）が第１入出力ポートにあると仮定し、全体メモリバンクはオートリフレッシュモードにあると仮定する。この場合、第１ポートを通じてセルフリフレッシュコマンドが入力されると、Ａバンク１９０ａはセルフリフレッシュウを継続して行うが、本発明の好適な実施形態によれば、Ｂバンク１９０ｂの場合にはアクセス権限（グラント）が変更されて第２入出力ポートを通じてオートリフレッシュモードでリフレッシュが進行される。このとき、仮に第２リフレッシュカウンタ１６０ｂを通じてリフレッシュアドレス信号を入力されると、Ｂバンクに対するリフレッシュは正しく行われずに重複するか、或いはリフレッシュが行われないメモリセルが発生するおそれがある。そこで、このような問題点を解決するために第３リフレッシュカウンタ１６０ｃが別途に必要になる。
【００４６】
第２選択部１７０は図１のグラント制御ブロック３００で発生されるグラント制御信号に応じて動作し、第１ローアドレスプリデコーダー１５０ａを通じたＢバンク用アドレスまたは第２ローアドレスプリデコーダー１５０ｂを通過したＢバンク用アドレスのうちいずれかのアドレスを選択してＢバンクローデコーダー１８０ｂに伝送する役割をする。すなわち、Ｂバンクローデコーダー１８０ｂに入力されるローアドレスをどの入出力ポートから入力されるかを決定してアドレス経路を制御する。そして、リフレッシュ動作が行われる場合には第２選択部１７０は第１リフレッシュカウンタ１６０ａまたは第２リフレッシュカウンタ１６０ｂのリフレッシュアドレスを選択するのでなく、別の第３リフレッシュカウンタ１６０ｃのリフレッシュアドレスをＢバンクローデコーダー１８０ｂに伝送してリフレッシュが行われるようにする。
【００４７】
コラムアドレス経路の場合にも図２の説明を参照して当業者が容易に構成することができるので、その説明を省略する。コラムアドレス経路の場合にはリフレッシュカウンタを必要としないので、一層容易に構成することができる。
【００４８】
上述のように、リフレッシュのためのリフレッシュ制御回路は、第１入力バッファ１１０ａ，１１０ｂ、第２入力バッファ１２０ａ，１２０ｂ、及びリフレッシュカウンタ１６０ａ，１６０ｂ，１６０ｃがあるが、さらに追加されることができる。例えば、カウンタで構成されセルフリフレッシュモード進入開始信号に応じて、与えられたセルフリフレッシュ周期に該当するセルフリフレッシュ周期パルス信号を発生させるセルフリフレッシュタイマがある。また、リフレッシュモードのときにリフレッシュイネーブル信号を発生する回路がさらに具備され、セルフリフレッシュモード進入を制御する制御回路のうちリフレッシュのために当業者にその必要性が認められる全ての回路が含まれるようになる。
【００４９】
図４は図１のグラント制御ブロック３００のブロック図である。
【００５０】
図４に示すように、グラント制御ブロック３００は、Ｂバンク１９０ｂに対するアクセス権限（グラント）の変更を指示するための外部コマンド信号により発生される制御信号ＭＲＳＥＴ＿１Ｐ，ＭＲＳＥＴ＿２Ｐ、及び第１，第２入出力ポートにより行われるセルフリフレッシュモードを示す信号ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２Ｐに応じて動作する。グラント制御ブロック３００は信号ＭＲＳＥＴ＿１Ｐ，ＭＲＳＥＴ＿２Ｐ，ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２Ｐに応じてＢバンク１９０ｂに対するアクセス権限（以下「グラント」という。）を制御するグラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２を発生させる。これに対する説明は図７の具現回路図と関連して説明する。
【００５１】
図５は図２の第１選択部１３０の具現回路図である。
【００５２】
第１選択部１３０はインバータＩＮ２，ＩＮ４，ＩＮ６，ＩＮ８，ＩＮ１０，ＩＮ１２，ＩＮ１４、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４、及びＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４を備えて、図５に示したような結線構造を有する。
【００５３】
図５に示したように、第１選択部１３０は図４のグラント制御ブロック３００から発生されるグラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２により制御される。例えば、グラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２のうち第１入出力ポートにグラントを付与するための第１グラント制御信号ＧＲＡＮＴ＿１が論理‘ハイ’レベルを有し、第２入出力ポートにグラントを付与するための第２グラント制御信号ＧＲＡＮＴ＿２が論理‘ロー’レベルを有すると仮定すれば以下のように動作される。即ち、第１グラント制御信号ＧＲＡＮＴ＿１が論理‘ハイ’レベルを有すると、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２がターンオンされ、よって、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ２を有するインバータ回路が動作されて、第１入出力ポートを通じて入力されるコマンド信号ＣＭＤ＿１が共有メモリ領域のためのコマンド信号ＣＭＤ＿Ｓとなって出力される。また、第２グラント制御信号ＧＲＡＮＴ＿２が‘ロー’レベルを有するので、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４がターンオフされて第２入出力ポートを通じて入力されるコマンド信号ＣＭＤ＿２は遮断される。従って、これは共有メモリ領域のＢバンク１９０ｂに対するアクセス権限のグラントが第１入出力ポートに付与された場合を示す。
【００５４】
次いで、グラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２のうち第２入出力ポートにグラントを付与するための第２グラント制御信号ＧＲＡＮＴ＿２が論理‘ハイ’レベルを有し、第１入出力ポートにグラントを付与するための第１グラント制御信号ＧＲＡＮＴ＿１が論理‘ロー’レベルを有すると仮定すれば以下のように動作される。即ち、第２グラント制御信号ＧＲＡＮＴ＿２が論理‘ハイ’レベルを有すると、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４がターンオンされ、よって、ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ４を有するインバータ回路が動作されて、第２入出力ポートを通じて入力されるコマンド信号ＣＭＤ＿２が共有メモリ領域のためのコマンド信号ＣＭＤ＿Ｓとなって出力される。また、第１グラント制御信号ＧＲＡＮＴ＿１が‘ロー’レベルを有するので、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２がターンオフされて、第１入出力ポートを通じて入力するコマンド信号ＣＭＤ＿１は遮断される。従って、これは共有メモリ領域のＢバンク１９０ｂに対するアクセス権限のグラントが第２入出力ポートに付与された場合を示す。
【００５５】
図５に示した第１選択部１３０は１つの具現例だけであるが、上述のような動作を行い得る回路であれば、第１選択部の構成はどのような構成を有してもかまわない。
【００５６】
図６は図３の第２選択部１７０の構成を示す。
【００５７】
第２選択部１７０はＮＡＮＤ回路ＮＡ１７０，ＮＡ１７２、インバータＩＮ１７０，ＩＮ１７２，ＩＮ１７４，ＩＮ１７６，ＩＮ１７７，ＩＮ１７８，ＩＮ１７９、ＰＭＯＳトランジスタＰ１７０，Ｐ１７２，Ｐ１７４，Ｐ１７６，Ｐ１７８，Ｐ１７９、及びＮＭＯＳトランジスタＮ１７０，Ｎ１７２，Ｎ１７４，Ｎ１７６，Ｎ１７８，Ｎ１７９を備えて、図６に示したような結線構造を有する。
【００５８】
図６に示したように、第２選択部は図４のグラント制御ブロック３００で発生するグラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２及びリフレッシュイネーブル信号ＰＲＦＨＢにより制御される。ここで、リフレッシュイネーブル信号ＰＲＦＨＢはリフレッシュ動作を行う場合には論理‘ロー’レベルを有し、そのほかには論理‘ハイ’レベルを有する。
【００５９】
以下、第２選択部１７０の動作を説明する。まず、グラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２のうち第１入出力ポートにグラントを付与するための第１グラント制御信号ＧＲＡＮＴ＿１が論理‘ハイ’レベルを有し、第２入出力ポートにグラントを付与するための第２グラント制御信号ＧＲＡＮＴ＿２が論理‘ロー’レベルを有すると仮定し、リフレッシュはイネーブルされなかったと仮定する。この場合に第１グラント制御信号ＧＲＡＮＴ＿１が論理‘ハイ’レベルを有し、リフレッシュイネーブル信号ＰＲＦＨＢが論理‘ハイ’レベルを有する。、ＮＡＮＤ回路ＮＡ１７０の出力は論理‘ロー’レベルを有し、その結果、ＰＭＯＳトランジスタＰ１７０及びＮＯＳトランジスタＮ１７２がターンオンされて、ＮＭＯＳトランジスタＰ１７０及びＰＭＯＳトランジスタＰ１７２を有するインバーター回路が動作して第１入出力ポートを通じて入力されるアドレス信号Ａｄｄ＿１が共有メモリ領域のためのアドレス信号として出力される。また、第２グラント制御信号ＧＲＡＮＴ＿２が‘ロー’レベルを有するので、ＰＭＯＳトランジスタＰ１７４及びＮＭＯＳトランジスタＮ１７６がターンオフされて第２入出力ポートを通じて入力されるアドレス信号Ａｄｄ＿２は遮断される。従って、これは共有メモリ領域のＢバンク１９０ｂに対するアクセス権限のグラントが第１入出力ポートに付与された場合を示す。また、リフレッシュイネーブル信号ＰＲＦＨＢが論理‘ハイ’レベルを有するので、ＰＭＯＳトランジスタＰ１７８及びＮＭＯＳトランジスタＮ１７９がターンオフされて第３リフレッシュカウンタ（図３の１６０ｃ）を通じて出力されるリフレッシュアドレス信号Ａｄｄ＿Ｓは遮断される。
【００６０】
次いで、グラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２のうち第２グラント制御信号ＧＲＡＮＴ＿２が論理‘ハイ’レベルを有し、第１グラント制御信号ＧＲＡＮＴ＿１が論理‘ロー’レベルを有する状態において、リフレッシュイネーブル信号ＰＲＦＨＢが論理‘ロー’レベルを有すると仮定すると、以下のように動作される。即ち、第２グラント制御信号ＧＲＡＮＴ＿２が論理‘ハイ’レベルを有し、リフレッシュイネーブル信号ＰＲＦＨＢが論理‘ロー’レベルを有するに従い、ＮＡＮＤ回路ＮＡ１７２の出力は論理‘ロー’レベルを有する。そして、ＰＭＯＳトランジスタＰ１７４及びＮＭＯＳトランジスタＮ１７６がターンオンされ、ＮＭＯＳトランジスタＮ１７４及びＰＭＯＳトランジスタＰ１７６を有するインバータ回路が動作されて第２入出力ポートを通じて入力されるアドレス信号Ａｄｄ＿２が共有メモリ領域のためのアドレス信号となって出力される。また、第１グラント制御信号ＧＲＡＮＴ＿１が‘ロー’レベルを有するので、ＰＭＯＳトランジスタＰ１７０及びＮＭＯＳトランジスタＮ１７２がターンオフされて第１入出力ポートを通じて入力されるアドレス信号Ａｄｄ＿１は遮断される。従って、これは共有メモリ領域のＢバンク１９０ｂに対するアクセス権限のグラントが第２入出力ポートに付与された場合を示す。また、リフレッシュイネーブル信号ＰＲＦＨＢが論理‘ハイ’レベルを有するので、ＰＭＯＳトランジスタＰ１７８及びＮＭＯＳトランジスタＮ１７９がターンオフされて第３リフレッシュカウンタ（図３の１６０ｃ）を通じて出力されるリフレッシュアドレス信号Ａｄｄ＿Ｓは遮断される。
【００６１】
次いで、リフレッシュイネーブル信号ＰＲＦＨＢが論理‘ロー’レベルにイネーブルされる場合を説明する。この場合にはグラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２とはかかわらずに、無条件で第３リフレッシュカウンタ（図３の１６０ｃ）を通じて出力されるリフレッシュアドレス信号Ａｄｄ＿Ｓだけが共有メモリ領域に出力されてリフレッシュを行う。
【００６２】
図６に示した第２選択部１７０は１つの具現例だけであるが、上述のような動作を行い得る回路であれば、第２選択部の構成はどのような構成を有してもかまわない。
【００６３】
図７は図４のグラント制御ブロック３００の具現例を示す。
【００６４】
図７に示すように、グラント制御ブロック３００はコマンド制御部３１０とセルフリフレッシュ制御部３２０に区分される。
【００６５】
コマンド制御部３１０はインバーターＩＮ３１０，ＩＮ３１１，ＩＮ３１２，ＩＮ３１３，ＩＮ３１４，ＩＮ３１５，ＩＮ３１６，ＩＮ３１７，ＩＮ３１８，ＩＮ３１９と、ＰＭＯＳトランジスタＰ３１０，Ｐ３１２と、ＮＭＯＳトランジスタＮ３１０，Ｎ３１２を備えて図７に示したような構成を有する。
【００６６】
コマンド制御部３１０はグラント変更コマンド信号により発生される制御信号ＭＲＳＥＴ＿１Ｐ，ＭＲＳＥＴ＿２Ｐにより制御される。例えば、第１入出力ポートにグラントを変更せよとのグラント変更コマンド信号が印加されると、制御信号ＭＲＳＥＴ＿１Ｐ，ＭＲＳＥＴ＿２Ｐのうち第１制御信号ＭＲＳＥＴ＿１Ｐがオートパルス信号になる。即ち、第１制御信号ＭＲＳＥＴ＿１Ｐは論理‘ロー’レベル状態を維持した後に一定時間の間に論理‘ハイ’レベルを維持するオートパルス信号となる。そして、第２入出力ポートにグラントの変更を指示するためのグラント変更コマンド信号が印加されると、制御信号ＭＲＳＥＴ＿１Ｐ，ＭＲＳＥＴ＿２Ｐのうち第２制御信号ＭＲＳＥＴ＿２Ｐがオートパルス信号となる。即ち、第２制御信号ＭＲＳＥＴ＿２Ｐは論理‘ロー’レベル状態を維持した後に一定時間の間に論理‘ハイ’レベルを維持し、再度論理‘ロー’レベルを有するオートパルス信号となる。
【００６７】
第２制御信号ＭＲＳＥＴ＿２Ｐが論理‘ロー’レベルを維持している状態において、第１制御信号ＭＲＳＥＴ＿１Ｐが論理‘ハイ’レベルを一定時間だけ有するオートパルスになると、ＰＭＯＳトランジスタＰ３１０が一定時間だけターンオンされて、コマンド制御部３１０の出力ノードＡ，ＢのうちＡノードＡは論理‘ハイ’レベルになる。また、ＮＭＯＳトランジスタＮ３１２が一定時間だけターンオンされて、ＢノードＢは論理‘ロー’レベルを有する。ＡノードＡはインバータＩＮ３１２，ＩＮ３１３を有するラッチ回路により論理‘ハイ’レベルを維持し、ＢノードＢはインバータＩＮ３１７，ＩＮ３１８を有するラッチ回路により論理‘ロー’レベルを維持する。このようなＡノードＡ及びＢノードＢのレベル状態は第２入出力ポートのグラントを変更を指示するためのグラント変更信号が印加されて第２制御信号ＭＲＳＥＴ＿２Ｐがオートパルス信号になるまで継続される。
【００６８】
第１制御信号ＭＲＳＥＴ＿１Ｐが論理‘ロー’レベルを維持している状態において、第２制御信号ＭＲＳＥＴ＿２Ｐが論理‘ハイ’レベルを一定時間だけ有するオートパルス信号になると、ＮＭＯＳトランジスタＮ３１０が一定時間だけターンオンされて、コマンド制御部３１０の出力ノードＡ，ＢのうちＡノードＡは論理‘ロー’レベルに変更される。また、ＰＭＯＳトランジスタＰ３１２が一定時間だけターンオンされて、ＢノードＢは論理‘ハイ’レベルを有する。ＡノードＡはインバータＩＮ３１２，ＩＮ３１３を有するラッチ回路により論理‘ロー’レベルを維持し、ＢノードＢはインバータＩＮ３１７，ＩＮ３１８を有するラッチ回路により論理‘ハイ’レベルを維持する。このようなＡノードＡ及びＢノードＢのレベル状態は第１入出力ポートにグラントを変更しようとするグラント変更信号が印加されて第１制御信号ＭＲＳＥＴ＿１Ｐがオートパルス信号になるまで継続される。
【００６９】
セルフリフレッシュ制御部３２０はＮＯＲ回路ＮＯ３２０，ＮＯ３２２、ＮＯ３２４，ＮＯ３２６、ＮＡＮＤ回路ＮＡ３２０、インバータＩＮ３２０，ＩＮ３２１，ＩＮ３２２，ＩＮ３２３，ＩＮ３２４，ＩＮ３２５，ＩＮ３２６，ＩＮ３２７，ＩＮ３２８、ＰＭＯＳトランジスタＰ３２０，Ｐ３２２，Ｐ３２４，Ｐ３２６、及びＮＭＯＳトランジスタＮ３２０，Ｎ３２２，Ｎ３２４，Ｎ３２６を備えて、図７に示したような結線構造を有する。
【００７０】
セルフリフレッシュ制御部３２０はセルフリフレッシュモードを示す信号ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２により制御される。ここで、第１セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐが論理‘ハイ’レベルを有する場合、第１入出力ポートを通じてセルフリフレッシュコマンドが入力されてセルフリフレッシュが進行される場合の信号を示したものと仮定する。即ち、第１入出力ポートがセルフリフレッシュモードにあると仮定する。また、第２セルフリフレッシュモード信号ＰＳＥＬＦ＿２Ｐが論理‘ハイ’レベルを有する場合、第２入出力ポートを通じてセルフリフレッシュコマンドが入力されてセルフリフレッシュが進行される場合の信号を示すものと仮定する。即ち、第２入出力ポートがセルフリフレッシュモードにあると仮定する。
【００７１】
セルフリフレッシュ制御部３２０ではコマンド制御部３１０の出力信号に優先してグラント制御信号ＧＲＡＮＴ＿１，ＧＲＡＮＴ＿２を制御する。即ち、コマンド制御部３１０の出力信号がグラントを第１入出力ポートに付与する信号を出力するにしても、第１入出力ポートがセルフリフレッシュモードに進入すると、これとはかかわらずにオートリフレッシュが進行される第２入出力ポートにグラントを付与する。これは反対の場合にも同様である。但し、セルフリフレッシュモードを表す信号ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２Ｐの全てが論理‘ハイ’レベルを有する場合にはグラント変更を元から遮断する。この場合にはセルフリフレッシュ制御部３２０を構成するＮＭＯＳトランジスタＮ３２２，Ｎ３２６及びＰＭＯＳトランジスタＰ３２０，Ｐ３２４の全てがターンオフ状態となる。全てが論理‘ロー’レベルを有する場合にはセルフリフレッシュ制御部３２０によるグラントの変更は発生せずにコマンド制御部３１０によるグラント変更がなされる。ここで、セルフリフレッシュ制御部３２０によりグラント変更が進行中であっても、コマンド制御部３１０は動作が進行され、グラント変更コマンド信号が再度入力されると、ＡノードＡ及びＢノードＢの論理レベルも変更される。即ち、ＡノードＡ及びＢノードＢはグラント変更コマンド信号に従い継続的に論理レベルがアップデートされる。
【００７２】
図７のグラント制御ブロック３００はセルフリフレッシュ動作時に半導体メモリ装置の内部でグラントを変更させる構成である。半導体メモリ装置の動作及び構成のためのスペックにおいてセルフリフレッシュ進入の以前にグラントを変更させる方式で具現されれば、セルフリフレッシュ制御部３２０を必要としないのでコマンド制御部３１０だけで構成することができる。
【００７３】
図７のグラント制御ブロック３００は１つの具現例だけで、上述のような動作を行い得る回路であれば、グラント制御ブロックの構成はどのような構成を有してもかかわらない。
【００７４】
以下、グラント制御ブロック３００を含む本発明の好適な実施形態に係る半導体メモリ装置の動作例を図８〜図１１を通じて説明する。
【００７５】
図８〜図１１はグラント制御ブロック３００を含む本発明の好適な一実施形態に係る半導体メモリ装置の動作タイミング図を示す。
【００７６】
図８は一般の動作モードであって、第１入出力ポート及び第２入出力ポートはセルフリフレッシュモード状態でないと仮定した場合を示す。即ち、第１及び第２セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２Ｐは論理‘ロー’レベル状態である。
【００７７】
図８に示すように、初期値は外部グラント変更コマンド信号が第２入出力ポートにグラントＧｒ（２）を付与する状態である。この場合にグラント制御ブロック３００のＡノードＡは論理‘ロー’レベル、ＢノードＢは論理‘ハイ’レベルを維持する。また、第１グラント制御信号ＧＲＡＮＴ＿１Ｐは論理‘ロー’レベル、第２グラント制御信号ＧＲＡＮＴ＿２Ｐは論理‘ハイ’レベルを維持する。
【００７８】
これ以後に外部グラント変更コマンド信号が第１入出力ポートにグラントの付与を指示するための信号ＧＲ（１）が発生されると、第１入出力ポートを通じてコマンド信号ＧＲＡＮＴ＿ＣＭＤが入力される。よって、第１制御信号ＭＲＳＥＴ＿１Ｐがオートパルス信号となってグラント制御ブロック３００に入力される。第２制御信号ＭＲＳＥＴ＿２Ｐが論理‘ロー’レベルを維持するので、ＡノードＡは論理‘ハイ’に変更された状態で維持され、ＢノードＢは論理‘ロー’レベルに変更された状態で維持される。そして、第１，第２セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２Ｐは論理‘ロー’レベル状態なので、第１グラント制御信号ＧＲＡＮＴ＿１のレベルは論理‘ハイ’レベルに変更された状態で維持され、第２グラント制御信号ＧＲＡＮＴ＿２のレベルも論理‘ロー’レベルに変更された状態で維持される。従って、第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２により制御される第１選択部１３０及び第２選択部１７０によりグラントが第１入出力ポートに付与される。
【００７９】
これ以後に再度外部グラント変更コマンド信号が第２入出力ポートにグラントの付与を指示するための信号Ｇｒ（２）が発生されると、第２入出力ポートを通じてコマンド信号ＧＲＡＮＴ  ＣＭＤが入力される。それで、第２制御信号ＭＲＳＥＴ＿２Ｐがオートパルス信号となってグラント制御ブロック３００に入力される。第２制御信号ＭＲＳＥＴ＿１Ｐが論理‘ロー’レベルを維持するので、ＡノードＡは論理‘ロー’レベルに変更された状態で維持され、ＢノードＢは論理‘ハイ’レベルに変更された状態で維持される。そして、第１及び第２セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２Ｐは論理‘ロー’レベル状態なので、第１グラント制御信号ＧＲＡＮＴ＿１のレベルは論理‘ロー’レベルに変更された状態で維持され、第２グラント制御信号ＧＲＡＮＴ＿２のレベルも変更された状態で論理‘ハイ’レベルに維持される。従って、第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２により制御される第１選択部１３０及び第２選択部１７０によりグラントが第２入出力ポートに付与される。
【００８０】
図９は第１入出力ポートにグラントが付与された状態において第１入出力ポートがセルフリフレッシュモードに進入する場合の動作を仮定した場合を示す。
【００８１】
図９に示すように、外部グラント変更コマンド信号が第１入出力ポートにグラントＧｒ（１）を付与している状態である。この場合にはグラント制御ブロック３００のＡノードＡは論理‘ハイ’レベル、ＢノードＢは論理‘ロー’レベルを維持する。また、第１グラント制御信号ＧＲＡＮＴ＿１Ｐは論理‘ハイ’レベル、第２グラント制御信号ＧＲＡＮＴ＿２Ｐは論理‘ロー’レベルを維持する。このとき、内部グラントも第１入出力ポートにグラントＧｒ（１）を付与する。ここで、内部グラントとは半導体メモリ措置の外部から入力される外部グラント変更コマンド信号に優先して半導体メモリ装置の内部動作により定められるグラントを意味する。
【００８２】
第１入出力ポート及び第２入出力ポートはオートリフレッシュモードＡ／Ｒの状態なので、共有メモリ領域のＢバンク１９０ａは第１入出力ポートによるオートリフレッシュモードＡ／Ｒ（１）でリフレッシュを行うようになる。
【００８３】
この状態を維持する状態において第１入出力ポートがセルフリフレッシュモードＳ／Ｒに進入する場合を説明する。
【００８４】
第１入出力ポートがセルフリフレッシュモードＳ／Ｒに進入すると、ＡノードＡは論理‘ハイ’レベルをそのまま維持し、ＢノードＢが論理‘ロー’レベルをそのまま維持する状態において第１セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐが論理‘ハイ’レベルに変えられる。第２セルフリフレッシュモード信号ＰＳＥＬＦ＿２Ｐは論理‘ロー’状態を維持する。
【００８５】
第１セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐが論理‘ハイ’に、第２セルフリフレッシュモード信号ＰＳＥＬＦ＿２Ｐが論理‘ロー’に印加されるので、この場合にはＡノードＡ及びＢノードＢの論理状態にかかわらずに、第１グラント制御信号ＧＲＡＮＴ＿１は論理‘ロー’レベルに、第２グラント制御信号ＧＲＡＮＴ＿２は論理‘ハイ’レベルに変更された状態で維持される。
【００８６】
そこで、第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２により制御される第１選択部１３０及び第２選択部１７０により内部的にグラントが第２入出力ポートＧＲ（２）に付与される。従って、共有メモリ領域のＢバンク１９０ａは第２入出力ポートによるオートリフレッシュモードＡ／Ｒ（２）でリフレッシュを行うようになる。
【００８７】
これ以後に第１入出力ポートがセルフリフレッシュモードＳ／Ｒから解除されてオートリフレッシュモードＡ／Ｒに進入する場合、グラント制御ブロック３００のＡノードＡとＢノードＢは初期の論理状態をそのまま維持しているので、ＡノードＡとＢノードＢの論理状態により初めの状態に戻る。即ち、ＡノードＡが論理‘ハイ’レベルをそのまま維持し、ＢノードＢが論理‘ロー’レベルをそのまま維持する状態なので、第１グラント制御信号ＧＲＡＮＴ＿１Ｐは論理‘ハイ’レベル、第２グラント制御信号ＧＲＡＮＴ＿２Ｐは論理‘ロー’レベルに変えられて維持され、内部グラントも第１入出力ポートにグラントＧｒ（１）を付与する。従って、共有メモリ領域のＢバンク１９０ａは第１入出力ポートによるオートリフレッシュモードＡ／Ｒ（１）でリフレッシュを行う。
【００８８】
図１０は図９の場合においてセルフリフレッシュモードの中間に外部から第２入出力ポートにグラントＧＲ２の変更を指示するためのグラント変更コマンド信号が入力される場合を示す。
【００８９】
図１０に示すように、初期には外部グラント変更コマンド信号が第１入出力ポートにグラントＧｒ（１）を付与している状態である。この場合にはグラント制御ブロック３００のＡノードＡは論理‘ハイ’レベル、ＢノードＢは論理‘ロー’レベルを維持する。また、第１グラント制御信号ＧＲＡＮＴ＿１Ｐは論理‘ハイ’レベル、第２グラント制御信号ＧＲＡＮＴ＿２Ｐは論理‘ロー’レベルを維持する。このときは内部グラントも第１入出力ポートにグラントＧｒ（１）を付与する。第１入出力ポート及び第２入出力ポートはオートリフレッシュモードＡ／Ｒの状態である。従って、共有メモリ領域のＢバンク１９０ａは第１入出力ポートによるオートリフレッシュモードＡ／Ｒ（１）でリフレッシュを行う。
【００９０】
この状態を維持する状態において第１入出力ポートがセルフリフレッシュモードＳ／Ｒに進入する。
【００９１】
第１入出力ポートがセルフリフレッシュモードＳ／Ｒに進入すると、ＡノードＡは論理‘ハイ’レベルをそのまま維持し、ＢノードＢが論理‘ロー’レベルをそのまま維持する状態において第１セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐが論理‘ハイ’レベルに変えられる。第２セルフリフレッシュモード信号ＰＳＥＬＦ＿２Ｐは論理‘ロー’状態を維持する。
【００９２】
第１セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐが論理‘ハイ’に、第２セルフリフレッシュモード信号ＰＳＥＬＦ＿２Ｐが論理‘ロー’に印加されるため、この場合にはＡノードＡ及びＢノードＢの論理状態にかかわらずに、第１グラント制御信号ＧＲＡＮＴ＿１は論理‘ロー’レベルに、第２グラント制御信号ＧＲＡＮＴ＿２は論理‘ハイ’レベルに変えられて維持される。
【００９３】
それで、第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２により制御される第１選択部１３０及び第２選択部１７０により内部的にグラントが第２入出力ポートＧＲ（２）に付与される。従って、共有メモリ領域のＢバンク１９０ａは第２入出力ポートによるオートリフレッシュモードＡ／Ｒ２でリフレッシュを行う。
【００９４】
これ以後、第１入出力ポートがセルフリフレッシュモードＳ／Ｒを維持する状態において、外部から第２入出力ポートにグラントＧＲ（２）の変更を指示するためのグラント変更コマンド信号が入力される。この場合には第２制御信号ＭＲＳＥＴ＿２Ｐがオートパルス信号となってグラント制御ブロック３００に入力される。第２制御信号ＭＲＳＥＴ＿１Ｐが論理‘ロー’レベルを維持するので、ＡノードＡは論理‘ロー’レベルに変えられて維持され、ＢノードＢは論理‘ハイ’レベルにアップデートされて維持される。
【００９５】
ここで、ＡノードＡ及びＢノードＢのアップデートされた論理状態は第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２の論理状態の変化に影響を与えない。これは第１セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐ及び第２セルフリフレッシュモード信号ＰＳＥＬＦ＿２Ｐの論理状態が優先的に第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２の論理状態変化に影響を与えるように設定されるからである。それで、第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２の論理状態はそのまま維持され、内部グラントも第２入出力ポートＧＲ（２）に付与される。従って、共有メモリ領域のＢバンク１９０ａは第２入出力ポートによるオートリフレッシュモードＡ／Ｒ（２）でリフレッシュを行う。
【００９６】
これ以後に第１入出力ポートがセルフリフレッシュモードＳ／Ｒから解除されてオートリフレッシュモードＡ／Ｒに進入する場合、グラント制御ブロック３００のＡノードＡとＢノードＢは最初の論理状態とは異なるアップデートされた状態を維持するので、アップデートされた論理状態になる。即ち、ＡノードＡは論理‘ロー’レベルに維持され、ＢノードＢは論理‘ハイ’レベルに維持されるので、第１グラント制御信号ＧＲＡＮＴ＿１Ｐは論理‘ロー’レベル、第２グラント制御信号ＧＲＡＮＴ＿２Ｐは論理‘ハイ’レベルをそのまま維持する。それで、内部グラントもそのまま第２入出力ポートにグラントＧｒ（２）を付与する。従って、共有メモリ領域のＢバンク１９０ａは第２入出力ポートによるオートリフレッシュモードＡ／Ｒ（２）でリフレッシュを行う。
【００９７】
図１１は図９の場合において第１入出力ポートによるセルフリフレッシュモードＳ／Ｒの中間に第２入出力ポートもセルフリフレッシュモードＳ／Ｒに進入する場合を示す。
【００９８】
図１１に示すように、第１入出力ポートによるセルフリフレッシュモードＳ／Ｒの進入時までは図９と同一である。即ち、ＡノードＡ及びＢノードＢの論理状態にかかわらずに、第１グラント制御信号ＧＲＡＮＴ＿１は論理‘ロー’レベルに、第２グラント制御信号ＧＲＡＮＴ＿２は論理‘ハイ’レベルに変更された状態で維持される。
【００９９】
それで、第１グラント制御信号ＧＲＡＮＴ＿１及び第２グラント制御信号ＧＲＡＮＴ＿２により制御される第１選択部１３０及び第２選択部１７０により内部的にグラントが第２入出力ポートＧＲ（２）に付与される。従って、共有メモリ領域のＢバンク１９０ａは第２入出力ポートによるオートリフレッシュモードＡ／Ｒ（２）でリフレッシュを行う。
【０１００】
これ以後、第１入出力ポートがセルフリフレッシュモードＳ／Ｒを維持する状態において第２入出力ポートがセルフリフレッシュモードＳ／Ｒに進入する。これは第１及び第２セルフリフレッシュモード信号ＰＳＥＬＦ＿１Ｐ，ＰＳＥＬＦ＿２Ｐがすべて論理‘ハイ’レベルを有する場合を示し、このときはグラント変更は遮断される。それで、以前の状態の第１グラント制御信号ＧＲＡＮＴ＿１は論理‘ロー’レベルに、第２グラント制御信号ＧＲＡＮＴ＿２は論理‘ハイ’レベルにそのまま維持される。従って、この場合にも共有メモリ領域のＢバンク１９０ａは第２入出力ポートによるオートリフレッシュモードＡ／Ｒ（２）でリフレッシュを行う。
【０１０１】
これ以後に第１入出力ポートがセルフリフレッシュモードＳ／Ｒから解除されてオートリフレッシュモードＡ／Ｒに進入する場合には、グラント制御ブロック３００のＡノードＡとＢノードＢは初期の論理状態をそのまま維持するので、ＡノードＡとＢノードＢの論理状態により初めの状態に戻る。即ち、ＡノードＡが論理‘ハイ’レベルをそのまま維持し、ＢノードＢが論理‘ロー’レベルをそのまま維持する状態なので、第１グラント制御信号ＧＲＡＮＴ＿１Ｐは論理‘ハイ’レベル、第２グラント制御信号ＧＲＡＮＴ＿２Ｐは論理‘ロー’レベルに変えられて維持される。そして、内部グラントも第１入出力ポートにグラントＧｒ（１）を付与する。従って、共有メモリ領域のＢバンク１９０ａは第１入出力ポートによるオートリフレッシュモードＡ／Ｒ（１）でリフレッシュを行う。
【０１０２】
上述の図８〜図１１の動作例は、本発明の好適な一実施形態に係る半導体メモリ装置及びその方法に関して理解を助けるためのものにすぎない。このほかにも多様な動作例があり、このような多様な動作例は図８〜図１１の動作例を参照して当業者であれば容易に理解することができるだろう。
【０１０３】
上述の実施形態の説明は、本発明の徹底した理解のために図面を参照にして挙げたものにすぎない。そのため、本発明を限定する意味として解釈されてはならない。また、当業者にとって本発明の基本的原理を逸脱しない範囲内で多様な変化と変更が可能なのは明白なことである。例えば、回路の内部構成を変更したり、回路の内部構成素子を他の等価的な素子に置き換えることができることは明白なことである。
【図面の簡単な説明】
【０１０４】
【図１】本発明の好適な一実施形態に係る半導体メモリ装置の概略的なブロック図である。
【図２】図１における共有メモリ領域に対するコマンド経路のブロック図である。
【図３】図１におけるローアドレス経路のブロック図である。
【図４】図１のグラント制御ブロックのブロック図である。
【図５】図２の第１選択部の具現回路図である。
【図６】図３の第２選択部の具現回路図である。
【図７】図４の具現回路図である。
【図８】、
【図９】、
【図１０】、
【図１１】図１の動作例を示すタイミング図である。
【符号の説明】
【０１０５】
１００ａ：第１ポート制御部
１００ｂ：第２ポート制御部
１９０：メモリアレイ
３００：グラント制御ブロック
ＰＡ１，ＰＡ２，ＰＡ３，ＰＡ４，ＰＡ５：アクセス経路
１９０ａ，１９０ｂ，１９０ｃ，１９０ｄ：メモリバンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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