(57)【要約】【課題】  ノイズによる信号品質の劣化を抑え、かつラッチアップによる回路の誤動作を低減させつつ、良好なアイソレーションを確保することが可能な半導体装置を提供する。【解決手段】  半導体基板１００内に形成された、抵抗率が１０Ωｃｍよりも大きく１ｋΩｃｍよりも小さな第１層１０３と、半導体基板１００内の表面側に、第１層１０３上方に位置するように形成された第２層１０５と、第２層１０５内又は第２層１０５上に形成された２つの半導体素子１０９と、２つの半導体素子１０９の間に位置し、半導体基板１００の表面から第１層１０３に達するように半導体基板１００内に形成され、２つの半導体素子１０９を電気的に分離するトレンチ型絶縁領域１１１とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板内に形成された、抵抗率が１０Ωｃｍよりも大きく１ｋΩｃｍよりも小さな第１層と、
前記半導体基板内の表面側に、前記第１層上方に位置するように形成された第２層と、
前記第２層内又は前記第２層上に形成された２つの半導体素子又は半導体回路と、
前記２つの半導体素子又は半導体回路の間に位置し、前記半導体基板の表面から前記第１層に達するように前記半導体基板内に形成され、前記２つの半導体素子又は半導体回路を電気的に分離する分離領域とを備える
ことを特徴とする半導体装置。
【請求項２】
前記分離領域は、前記２つの半導体素子又は半導体回路の間に２つ形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２層内の前記２つの分離領域の間に形成された、抵抗率が前記第２層よりも大きな高抵抗領域をさらに備える
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２層内の前記２つの分離領域の間に形成された、電位が固定され、かつ抵抗率が前記第２層よりも小さな低抵抗領域をさらに備える
ことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記２つの分離領域のうちの一方である第１分離領域は、１つの前記半導体素子又は半導体回路を取り囲むように形成され、
前記２つの分離領域のうちの他方である第２分離領域は、前記第１分離領域を取り囲むように形成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第２層と接するように前記第１層内に形成された、前記第１層と異なる導電型の埋め込み層をさらに備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２層と接するように前記第１層内に形成された、抵抗率が前記第１層よりも小さな埋め込み領域をさらに備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記半導体素子はデジタル回路素子である
ことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベースバンド帯域からＲＦ（高周波）帯域における、アナログ回路、デジタル回路あるいはアナログ・デジタル混載回路を構成する半導体素子及び半導体回路が形成された半導体装置に関し、特に素子間・ブロック間の信号干渉を防ぐ半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話機や携帯情報端末等で使用されるモジュールに対する小型化・低コスト化の要望はますます強くなってきている。これに対応するために、チップレイアウトの面積縮小、高周波・ベースバンドの１チップ化、及びデジタル・アナログ混載チップ化が推進されている。しかしながら、このような構成をとる半導体装置においては、素子間、ブロック間、あるいはチップ間での信号間干渉が増大し、信号処理に支障がきたされるため、良好なアイソレーション対策を講じなければならない。
【０００３】
このようなアイソレーション確保の目的で報告された素子分離に関する従来技術としては、非特許文献１に記載の半導体装置がある。この半導体装置では、図１６に示されるように、ｐ型のシリコン基板１０００上に形成された、これよりも低抵抗率を有するｎ型の半導体層中に、ベース１００１、コレクタ１００３及びエミッタ１００２から構成されるバイポーラトランジスタが形成されている。また、このバイポーラトランジスタを挟み込むように、半導体層表面に対して垂直な深さ方向のトレンチ１００４が半導体層内に形成されており、トレンチ１００４には絶縁物が埋め込まれている。また、そのトレンチ１００４は、シリコン基板１０００まで到達するように形成されている。
【０００４】
このような構成を有する半導体装置においては、トレンチ１００４により、半導体層表面に対して平行な横方向への信号干渉が防がれる。また、バイポーラトランジスタが形成された領域、つまり２つのトレンチ１００４で挟まれた素子領域の下方には、ｐｎ接合空乏層による容量が設けられているので、深さ方向への信号干渉も防がれる。その結果、アイソレーションが確保される。
【０００５】
また、素子分離に関する他の従来技術としては、非特許文献２に記載の半導体装置がある。この半導体装置では、図１７に示されるように、抵抗率が１ｋΩｃｍ以上のシリコン基板１１０１内に、半導体素子が形成されるウェル領域１１０２が形成されている。
【０００６】
このような構成を有する半導体装置においては、半導体素子の周囲にｐｎ接合空乏層による容量が設けられるので、基板内に設けられた２つの半導体素子間の信号干渉が防がれる。また、半導体素子の周囲の基板の抵抗率が高いので、基板を伝播する信号は減衰する。その結果、アイソレーションが確保される。
【０００７】
また、素子分離に関する他の従来技術としては、特許文献１に記載の半導体装置がある。この半導体装置では、図１８に示されるように、シリコン基板１２００内に、内部に絶縁物が埋め込まれたトレンチ１２０３と、抵抗率が１ｋΩｃｍ以上の高抵抗層１２０１と、高抵抗層１２０１よりも抵抗率の小さな低抵抗層１２０２とを形成し、トレンチ１２０３で挟まれる低抵抗層１２０２内に半導体素子１２０４を形成している。
【０００８】
このような構成を有する半導体装置においては、半導体素子間には１つのトレンチが形成されるので、シリコン基板表面に対して平行な横方向への信号干渉が防がれる。また、半導体素子の下方の基板の抵抗率が高いので、トレンチの下方、すなわち所定の深さより深い位置まで伝播し、横方向に伝播する信号は減衰する。その結果、アイソレーションが確保される。
【非特許文献１】MIKE GOLIO  The RF AND MICROWAVE HANDBOOK CRC Press  2000  7-51  Figure 7.43
【非特許文献２】小坂大輔・永田  真（神戸大）・平岡幸生・今西郁夫・前田昌克（松下電器産業（株））・村坂佳隆・岩田  穆（（株）エイアールテック CMOSミックストシグナル/RF回路における基板結合対策 集積回路研究会（ICD）  一般講演（実験）
【特許文献１】特開２００４−２５３６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、通常、アナログ回路やデジタル回路では、半導体素子が形成された素子領域から発生した信号は、基板、基板表面あるいは基板表面付近についた寄生容量や抵抗によって、その他の素子領域に伝播する。この信号は、信号発生素子以外の素子、回路あるいはチップにとってはノイズとなって、他部位の信号の質を劣化させる。特に、この問題は、モジュールのレイアウト面積縮小、アナログ・デジタル混載チップ化、及びＲＦ（高周波）ベースバンドの１チップ化が推進されるほど、より顕著になる。
【００１０】
しかしながら、非特許文献１に記載の半導体装置では、ｐｎ接合空乏層による容量を用いて素子領域の下方への信号伝播を防止しているので、信号に例えば８００ＭＨｚ以上のＲＦ信号が使用された場合、十分高いインピーダンスを確保することができない。その結果、トレンチの下方の基板領域を介して横方向に容易に信号が伝搬し、この伝播した信号が再度上方に伝搬してクロストークが発生する。従って、この半導体装置では、良好なアイソレーションを確保することができない。
【００１１】
また、非特許文献２に記載の半導体装置でも同様に、ｐｎ接合空乏層による容量を用いて他の半導体素子への信号伝播を防止しているので、信号に８００ＭＨｚ以上のＲＦ信号が使用された場合、十分高いインピーダンスを確保することができない。その結果、クロストークが発生し、この半導体装置でも、良好なアイソレーションを実現することができない。
【００１２】
さらに、非特許文献２及び特許文献１に記載の半導体装置では、高抵抗率の領域を基板内の半導体素子の周囲に形成し、半導体素子から漏れた、基板を伝播する信号を減衰させてクロストークを抑制しているが、基板抵抗率をあげればあげるほど、基板から発生する熱雑音も増大する。そして、半導体基板表面に形成された半導体素子は、基板寄生容量等を介してこの熱雑音を拾い上げるので、半導体素子の信号の品質が劣化する。また、基板抵抗率が高いと結晶欠陥ができやすくなるので、ｐｎ接合のリーク電流に起因するラッチアップが起こり易くなり、回路動作が不安定になる。
【００１３】
さらにまた、特許文献１に記載の半導体装置では、半導体基板内の複数の半導体素子間に、トレンチを１つ形成することで信号干渉を抑えているが、さらによいアイソレーションが必要な場合では、このレイアウトは十分ではない。
【００１４】
そこで、本発明は、かかる問題点に鑑み、ノイズによる信号品質の劣化を抑え、かつラッチアップによる回路の誤動作を低減させつつ、良好なアイソレーションを確保することが可能な半導体装置を提供することを第１の目的とする。
【００１５】
また、アイソレーションを向上させることが可能な半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の半導体装置は、半導体基板内に形成された、抵抗率が１０Ωｃｍよりも大きく１ｋΩｃｍよりも小さな第１層と、前記半導体基板内の表面側に、前記第１層上方に位置するように形成された第２層と、前記第２層内又は前記第２層上に形成された２つの半導体素子又は半導体回路と、前記２つの半導体素子又は半導体回路の間に位置し、前記半導体基板の表面から前記第１層に達するように前記半導体基板内に形成され、前記２つの半導体素子又は半導体回路を電気的に分離する分離領域とを備えることを特徴とする。ここで、前記半導体素子はデジタル回路素子であってもよい。
【００１７】
これによって、分離領域及び高抵抗の第１層により半導体素子又は半導体回路で発生したノイズの拡散が防止されるので、８００ＭＨｚ以上のＲＦ信号に対しても、良好なアイソレーションを確保することができる。また、第１層の抵抗率が１０Ωｃｍよりも大きく１ｋΩｃｍよりも小さな抵抗率に規定されるので、熱雑音及びラッチアップの発生が抑えられる。その結果、回路の誤動作を低減し、信号の品質劣化を抑えることができるので、信号品質の劣化を抑え、かつ回路の誤動作を低減させつつ、良好なアイソレーションを確保することが可能になる。
【００１８】
また、前記分離領域は、前記２つの半導体素子又は半導体回路の間に２つ形成されてもよい。
【００１９】
これによって、２つの分離領域により半導体素子又は半導体回路間の信号干渉を抑えることができるため、アイソレーションを向上させることが可能になる。
【００２０】
また、前記第２層内の前記２つの分離領域の間に形成された、抵抗率が前記第２層よりも大きな高抵抗領域をさらに備えてもよい。
【００２１】
これによって、高抵抗領域により半導体素子又は半導体回路間の信号干渉を抑えることができるため、アイソレーションを向上させることが可能になる。
【００２２】
また、前記第２層内の前記２つの分離領域の間に形成された、電位が固定され、かつ抵抗率が前記第２層よりも小さな低抵抗領域をさらに備えてもよい。
【００２３】
これによって、低抵抗領域を介してノイズを外部へ排出できるため、アイソレーションを向上させることが可能になる。
【００２４】
また、前記２つの分離領域のうちの一方である第１分離領域は、１つの前記半導体素子又は半導体回路を取り囲むように形成され、前記２つの分離領域のうちの他方である第２分離領域は、前記第１分離領域を取り囲むように形成されてもよい。
【００２５】
これによって、隣接する半導体素子又は半導体回路間の距離を増大させ、高抵抗率の第１層による信号の減衰効果を高めることができるので、アイソレーションを向上させることが可能になる。
【００２６】
また、前記第２層と接するように前記第１層内に形成された、前記第１層と異なる導電型の埋め込み層をさらに備えてもよい。
【００２７】
これによって、半導体素子又は半導体回路の下方にｐｎ接合空乏層が形成されるので、アイソレーションを向上させることが可能になる。
【００２８】
また、前記第２層と接するように前記第１層内に形成された、抵抗率が前記第１層よりも小さな埋め込み領域をさらに備えてもよい。
【００２９】
これによって、低抵抗率の埋め込み領域を介してノイズを外部へ排出できるため、アイソレーションを向上させることが可能になる。
【発明の効果】
【００３０】
本発明に係る半導体装置によれば、ノイズによる信号品質の劣化を抑え、かつ回路の誤動作を低減させつつ、良好なアイソレーションを確保することが可能になる。また、チップ面積の増大を抑えつつ、ラッチアップによる回路の誤動作を低減させることが可能になる。すなわち、安定した回路動作を維持しつつ、半導体装置を小型化することができる。なお、これらの効果は、周波数帯域や使用デバイス又はシステムによって限定されるものではない。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００３２】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の構成を示す断面図である。
【００３３】
この半導体装置では、第１層１０３、第２層１０５及びトレンチ型絶縁領域１１１が半導体基板１００内に形成されている。
【００３４】
第１層１０３は、半導体基板１００内に形成された、１０Ωｃｍよりも大きく１ｋΩｃｍよりも小さな高抵抗率を有する第１導電型の高抵抗基板である。
【００３５】
第２層１０５は、半導体基板１００内の表面側に、第１層１０３の上方に位置するように形成され、第１層１０３よりも小さな低抵抗率、例えば１Ωｃｍの低抵抗率を有する第２導電型の低抵抗基板である。第２層１０５の所定の部位内には、半導体素子又は半導体回路（以下、単に半導体素子という）１０９が複数形成されている。なお、半導体素子１０９としては、例えばアナログ回路、デジタル回路あるいはＲＦ回路等の集積回路、バイポーラトランジスタ、あるいはＭＯＳトランジスタ等のアクティブ素子、又は抵抗、インダクタあるいはキャパシタ等のパッシブ素子がある。
【００３６】
このとき、第１層１０３及び第２層１０５は、エピタキシャル成長法により形成されてもよいし、基板内へのイオン注入により形成されてもよい。
【００３７】
トレンチ型絶縁領域１１１は、半導体素子１０９を取り囲むように位置し、２つの半導体素子１０９を電気的に分離する。トレンチ型絶縁領域１１１は、半導体基板１００の表面から第２層１０５を横切って半導体基板１００表面に対して垂直な深さ方向に第２層１０５を分断し、第１層１０３に達する深さ、例えば３ミクロン（μｍ）の深さを有し、内部に絶縁物が埋め込まれたトレンチにより構成される。
【００３８】
以上のような構造を有する半導体装置において、半導体素子１０９が動作することで、信号（その他の素子又は回路にとってはノイズ）又は信号に起因するノイズが発生するが、何も対策を打たなければ、その信号又はそれに起因するノイズは、半導体基板１００表面に対して平行な横方向と、深さ方向とに拡散していく。
【００３９】
しかしながら、上記半導体装置においては、半導体素子１０９を取り囲むようにトレンチ型絶縁領域１１１が形成されているため、信号又はそれに起因するノイズの横方向への伝播は抑制される。また、トレンチ型絶縁領域１１１により横方向に伝播することができない信号又はそれに起因するノイズは、深さ方向への経路を通るしかないが、トレンチ型絶縁領域１１１は基板表面から第１層１０３に達するように形成されているため、深さ方向の信号経路には、高抵抗率（１０Ωｃｍより大きく１ｋΩｃｍよりも小さい抵抗率）の第１層１０３が存在することとなり、深さ方向に伝播する信号又はそれに起因するノイズは第１層１０３により減衰される。従って、この構造により、良好なアイソレーションを確保することができる。
【００４０】
ところで、回路誤動作の原因の一つにラッチアップがあるが、これは、ｐｎ接合のリーク電流が基板抵抗を流れ、ΔＶ（＝基板抵抗×リーク電流）だけ基板電圧を持ち上げるこ
とが原因である。このとき、シリコン基板は、抵抗率の高いものほど結晶欠陥を多く有するため、基板の高抵抗化はリーク電流増加の原因となる。従って、良好なアイソレーションを確保するために基板を高抵抗化した場合には、上記ΔＶを規定する基板抵抗及びリー
ク電流の両方の値が増大するので、ラッチアップが起こり易くなり、回路誤動作が起こり易くなる。
【００４１】
このとき、上記半導体装置において、レイアウト的には、基板電位を固定する部位の位置が半導体素子から離れるほど、リーク電流が流れる経路が長くなるため、基板抵抗は増大する。また、その部位の面積が小さいと、寄生抵抗が増加する。従って、ラッチアップの発生を抑える方法として、半導体素子直近に、十分に大きな面積の基板電位を固定する部位を設ける方法が考えられる。しかしながら、この方法は、結果的に、チップ面積増大につながる。
【００４２】
また、抵抗は、熱雑音の原因であり、雑音電圧ＶTは、ＶT＝（４ｋＴＢＲ）1/2で決定される。ここで、ｋはボルツマン定数（Ｊ／Ｋ）、Ｂは雑音帯域幅（Ｈｚ）、Ｔは絶対温度（Ｋ）、Ｒは抵抗値（Ω）を示している。そして、基板抵抗に起因する熱雑音は、基板の寄生容量を介して、半導体素子に付加される。従って、良好なアイソレーションを確保するために基板を高抵抗化した場合には、上の式に示されるように、熱雑音は基板抵抗率が高いほど大きくなり、半導体素子に多くのノイズが付加されるため、信号の品質劣化が大きくなる。
【００４３】
従って、回路の誤動作を低減し、信号の品質劣化を抑えるためには、必要以上に基板抵抗を増大させないことが必要である。
【００４４】
上記半導体装置において、周波数１００ＭＨｚのＲＦ信号に対するアイソレーションの抵抗率（第１層１０３の抵抗率）依存性を示す図２の実験結果のグラフから分かるように、周波数１００ＭＨｚのＲＦ信号に対して、アイソレーションは基板抵抗率に比例して増加するが、抵抗率１ｋΩｃｍ以上で飽和する。また、周波数１ＧＨｚのＲＦ信号に対するアイソレーションの抵抗率（第１層１０３の抵抗率）依存性を示す図３の実験結果のグラフから分かるように、ＲＦ信号の周波数が増大するに従ってアイソレーションが飽和する抵抗率が低くなり、抵抗率１００Ωｃｍを有する基板と抵抗率１ｋΩｃｍを有する基板とで、アイソレーション効果に差異はなくなる。すなわち、上記半導体装置において、周波数１００ＭＨｚ以上のＲＦ信号に対しては、アイソレーションは、抵抗率１ｋΩｃｍよりも小さな所定の抵抗値を境にして、これ以上抵抗率を増大させても良くならなくなる。
【００４５】
また、熱雑音の抵抗率（第１層１０３の抵抗率）依存性を示す図４の実験結果のグラフから分かるように、基板抵抗に起因する熱雑音電圧は、基板抵抗率に比例して増大する。従って、基板抵抗率を１ｋΩｃｍ以上に設定すると、アイソレーションは飽和し、ノイズのみが増大するという不具合が生じる。また、前述のように、回路誤動作の要因を増大させることにもなる。なお、図４において、熱雑音は、第１層１０３の抵抗率が１０Ωｃｍのときの熱雑音を基準とした、基準からの熱雑音の劣化量を示している。
【００４６】
また、図２、図３の実験結果のグラフから分かるように、第１層１０３の抵抗率が一般的な半導体基板の抵抗率である１０Ωｃｍ近傍にある場合には、高抵抗にするほど、アイソレーション効果が向上する。
【００４７】
以上の結果を考慮すると、高抵抗基板である第１層１０３の抵抗率の下限を一般的な半導体基板の抵抗率である１０Ωｃｍとして、上限を１ｋΩｃｍに設定することで、周波数１００ＭＨｚ以上のＲＦ信号に対して、良好なアイソレーションを確保しつつ、回路の誤動作を低減し、信号の品質劣化を抑えることが可能になるのがわかる。
【００４８】
このとき、周波数１ＧＨｚより大きいＲＦ信号に対しても、約１００Ωｃｍの抵抗率でアイソレーションが飽和するので、第１層１０３の抵抗率の下限を１００Ωｃｍにしてもよい。これによって、さらに良好なアイソレーションを実現することが可能となる。
【００４９】
以上のように、本実施の形態の半導体装置によれば、ノイズによる信号品質の劣化を抑え、かつラッチアップによる回路の誤動作を低減させつつ、良好なアイソレーションを確保することが可能になる。また、チップ面積の増大を抑えつつ、ラッチアップによる回路の誤動作を低減させることが可能になる。
【００５０】
なお、本実施の形態の半導体装置において、半導体素素子１０９は、第２層１０５内に形成されるとしたが、第２層１０５上に形成されてもよい。
ところで、回路誤動作の原因の一つにラッチアップ
【００５１】
（第２の実施の形態）
図５は、第２の実施の形態に係る半導体装置の構成を示す断面図である。
【００５２】
この半導体装置は、第１層１０３内に形成された第１埋め込み層２１３と、第２層１０５内に形成された第２埋め込み層２１５とを備えるという点で第１の実施の形態の半導体装置とは異なる。
【００５３】
第１埋め込み層２１３は、第２層１０５と接するように形成された、第１層１０３よりも低抵抗率の第２導電型の低抵抗層である。
【００５４】
第２埋め込み層２１５は、トレンチ型絶縁領域１１１と半導体素子１０９との間に、半導体素子１０９を取り囲むように位置する、第１層１０３よりも低抵抗率の第２導電型の低抵抗層である。第２埋め込み層２１５は、半導体基板１００の表面から第２層１０５を横切って深さ方向に第２層１０５を分断して第１埋め込み層２１３に達する深さを有する。
【００５５】
このとき、第１埋め込み層２１３及び第２埋め込み層２１５は、第１層１０３及び第２層１０５内に、例えばＰ型不純物（ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）等）のイオンを埋め込んで形成される。
【００５６】
以上のように本実施の形態の半導体装置によれば、半導体素子１０９は、低抵抗の第１埋め込み層２１３及び第２埋め込み層２１５により取り囲まれる。よって、第１埋め込み層２１３及び第２埋め込み層２１５を外部のグランド線（図示せず）に接続することにより、ノイズを外部へ排出できるため、アイソレーションを向上させることが可能になる。
【００５７】
また、本実施の形態の半導体装置によれば、半導体素子１０９下方の第１埋め込み層２１３と第１層１０３との間にｐｎ接合空乏層が形成されるので、アイソレーションを向上させることが可能になる。
【００５８】
（第３の実施の形態）
図６（ａ）は、第３の実施の形態に係る半導体装置の平面図であり、図６（ｂ）は、同半導体装置の断面図（図６（ａ）のＡ−Ａ’線における断面図）である。
【００５９】
この半導体装置は、２つの半導体素子１０９の間に複数のトレンチ型絶縁領域、つまり第１トレンチ型絶縁領域３１１及び第２トレンチ型絶縁領域３２１が形成されているという点で第１の実施の形態の半導体装置とは異なる。
【００６０】
第１トレンチ型絶縁領域３１１及び第２トレンチ型絶縁領域３２１は、それぞれ異なる半導体素子１０９を取り囲むように位置し、取り囲む半導体素子１０９を他の半導体素子１０９から電気的に分離する。第１トレンチ型絶縁領域３１１及び第２トレンチ型絶縁領域３２１は、半導体基板１００の表面から第２層１０５を横切って深さ方向に第２層１０５を分断し、第１層１０３に達する深さ、例えば３ミクロン（μｍ）の深さを有し、内部に絶縁物が埋め込まれたトレンチにより構成される。
【００６１】
以上のように本実施の形態の半導体装置によれば、複数の半導体素子１０９は、それぞれ異なるトレンチ型絶縁領域より取り囲まれる、よって、素子間の信号干渉を確実に抑えることができるため、アイソレーションを向上させることが可能になる。
【００６２】
（第４の実施の形態）
図７（ａ）は、第４の実施の形態における半導体装置の平面図であり、図７（ｂ）は、同半導体装置の断面図（図７（ａ）のＡ−Ａ’線における断面図）である。
【００６３】
この半導体装置は、異なる半導体素子１０９を取り囲む２つのトレンチ型絶縁領域間に高抵抗領域４１７を形成しているという点で第３の実施の形態の半導体装置とは異なる。
【００６４】
高抵抗領域４１７は、第１トレンチ型絶縁領域３１１と第２トレンチ型絶縁領域３２１との間に位置するように第２層１０５内に形成された、第１層１０３及び第２層１０５よりも高抵抗率の高抵抗層（例えば、酸化層）である。このとき、高抵抗領域４１７は、半導体基板１００の表面から第２層１０５を横切って深さ方向に第２層１０５を分断し、第１層１０３に達する深さを有してもよい。
【００６５】
以上のように本実施の形態の半導体装置によれば、２つの半導体素子１０９をそれぞれ取り囲む第１トレンチ型絶縁層３１１と第２トレンチ型絶縁層３２１との間の第２層１０５内には、第１層１０３及び第２層１０５よりも、高抵抗率を有する高抵抗領域４１７が形成される。よって、素子間の信号干渉を確実に抑えることができるため、アイソレーションを向上させることが可能になる。
【００６６】
なお、本実施の形態の半導体装置において、２つのトレンチ型絶縁領域間の第２層１０５内には高抵抗領域４１７が形成されるとした。しかし、例えば、第２層１０５への第２導電型の不純物の高濃度ドーピング又は第２層１０５上への金属層の形成により、２つのトレンチ型絶縁領域間の第２層１０５内には、第２層１０５よりも低い抵抗率の電位固定された低抵抗領域が形成されてもよい。これにより、ノイズを外部へ排出できるため、高抵抗領域を形成した場合と同様にアイソレーションを向上させることが可能になる。
【００６７】
（第５の実施の形態）
図８（ａ）は、第５の実施の形態における半導体装置の平面図であり、図８（ｂ）は、同半導体装置の断面図（図８（ａ）のＡ−Ａ’線における断面図）である。
【００６８】
この半導体装置は、半導体素子１０９を２重に取り囲む複数のトレンチ型絶縁領域、つまり第３トレンチ型絶縁領域５１１及び第４トレンチ型絶縁領域５２１が形成されているという点で第１の実施の形態の半導体装置とは異なる。
【００６９】
第３トレンチ型絶縁領域５１１は、半導体素子１０９を取り囲むように位置し、取り囲む半導体素子１０９を他の半導体素子１０９から電気的に分離する。第３トレンチ型絶縁領域５１１は、半導体基板１００の表面から第２層１０５を横切って深さ方向に第２層１０５を分断し、第１層１０３に達する深さ、例えば３ミクロン（μｍ）の深さを有し、内部に絶縁物が埋め込まれたトレンチにより構成される。
【００７０】
第４トレンチ型絶縁領域５２１は、第３トレンチ型絶縁領域５１１を取り囲むように位置し、第３トレンチ型絶縁領域５１１により取り囲まれる半導体素子１０９を他の半導体素子１０９から電気的に分離する。第４トレンチ型絶縁領域５１１は、半導体基板１００の表面から第２層１０５を横切って深さ方向に第２層１０５を分断し、第１層１０３に達する深さ、例えば３ミクロン（μｍ）の深さを有し、内部に絶縁物が埋め込まれたトレンチにより構成される。
【００７１】
以上のように本実施の形態の半導体装置によれば、半導体素子１０９を取り囲むトレンチ型絶縁領域が一部の半導体素子に対して、２重以上設けられる。よって、隣接する半導体素子間の距離を増大させ、高抵抗率の第１層による信号の減衰効果を高めることができるので、アイソレーションを向上させることが可能になる。
【００７２】
（実験例）
次に、第１、第３及び第４の実施の形態における半導体装置の実験例を示す。
【００７３】
テストパターンとしては、第１の実施の形態における半導体装置に対応する第１テストパターン、第３の実施の形態における半導体装置に対応する第２テストパターン、及び第４の実施の形態における半導体装置に対応する第３テストパターンの３つを用意した。
【００７４】
第１テストパターンは、図９に示すような断面構造を有する。すなわち、第１テストパターンは、Ｓ１ポート５１及びＳ２ポート５３につながれた２つの半導体素子（フォトダイオード）１０９のうちの、Ｓ１ポート５１につながれた半導体素子（フォトダイオード）１０９のみがトレンチ型絶縁領域１１１で取り囲まれた断面構造を有する。
【００７５】
第２テストパターンは、図１０に示すような断面構造を有する。すなわち、第２テストパターンは、Ｓ１ポート５１及びＳ２ポート５３につながれた２つの半導体素子（フォトダイオード）１０９の両方が第１トレンチ型絶縁領域３１１及び第２トレンチ型絶縁領域３２１でそれぞれ取り囲まれた断面構造を有する。
【００７６】
第３テストパターンは、図１１に示すような断面構造を有する。すなわち、第３テストパターンは、Ｓ１ポート５１及びＳ２ポート５３につながれた２つの半導体素子（フォトダイオード）１０９の両方が第１トレンチ型絶縁領域３１１及び第２トレンチ型絶縁領域３２１でそれぞれ取り囲まれ、第１トレンチ型絶縁領域３１１と第２トレンチ型絶縁領域３２１との間に高抵抗領域４１７が形成された断面構造を有する。
【００７７】
このとき、ウェハとして標準的な０．２５μｍＣＭＯＳミックストシグナルプロセスで試作した厚さ３００ｕｍのウェハを用いて、第１層１０３の抵抗率を、標準的な公称抵抗率１０Ωｃｍの高抵抗基板と比較するために、１００Ωｃｍ、１ｋΩｃｍ、及び２ｋΩｃｍとし、第２層１０５の抵抗率を１Ωｃｍとし、トレンチ型絶縁領域１１１、第１トレンチ型絶縁領域３１１及び第２トレンチ型絶縁領域３２１の深さを３μｍとして実験を行った。
【００７８】
図１２〜１５は、各テストパターンに対して行われたアイソレーションの周波数依存性の実験結果を示すグラフである。図１２は、第１層１０３の抵抗率が１０Ωｃｍの場合における各テストパターンのＳ１ポート５１とＳ２ポート５３との間のアイソレーションの周波数依存性を示している。また、図１３は、第１層１０３の抵抗率が１００Ωｃｍの場合における各テストパターンのＳ１ポート５１とＳ２ポート５３との間のアイソレーションの周波数依存性を示している。また、図１４は、第１層１０３の抵抗率が１ｋΩｃｍの場合における各テストパターンのＳ１ポート５１とＳ２ポート５３との間のアイソレーションの周波数依存性を示している。また、図１５は、第１層１０３の抵抗率が２ｋΩｃｍの場合における各テストパターンのＳ１ポート５１とＳ２ポート５３との間のアイソレーションの周波数依存性を示している。
【００７９】
図１２〜１５から、第２テストパターン及び第３テストパターンは第１テストパターンよりも５ｄＢ〜２０ｄＢ以上アイソレーションが向上するため、複数の半導体素子の間に、トレンチ型絶縁領域を複数形成することで、より高いアイソレーション効果が得られることがわかる。また、第３テストパターンは周波数１ＧＨｚ以上のＲＦ信号に対して、第２テストパターンよりも、５ｄＢ程度のアイソレーション向上を示すため、トレンチ型絶縁領域の間に高抵抗領域を形成することで、とりわけ１ＧＨｚ以上のＲＦ信号に対して、高いアイソレーション効果が得られることがわかる。
【００８０】
以上、本発明の半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態の限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【産業上の利用可能性】
【００８１】
本発明は、半導体装置に利用でき、特にベースバンド帯域からＲＦ帯域における、アナログ回路、デジタル回路あるいはアナログ・デジタル混載回路を構成する半導体素子及び半導体回路が形成された半導体装置等に利用することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施の形態における半導体装置の断面図である。
【図２】周波数が１００ＭＨｚのＲＦ信号に対するアイソレーションの抵抗率（第１層の抵抗率）依存性を示すグラフである。
【図３】周波数が１ＧＨｚのＲＦ信号に対するアイソレーションの抵抗率（第１層の抵抗率）依存性を示すグラフである。
【図４】熱雑音の抵抗率（第１層の抵抗率）依存性を示すグラフである。
【図５】本発明の第２の実施の形態における半導体装置の構成を示す断面図である。
【図６】（ａ）本発明の第３の実施の形態における半導体装置の平面図である。（ｂ）同実施の形態における半導体装置の断面図（図６（ａ）のＡ−Ａ’線における断面図）である。
【図７】（ａ）本発明の第４の実施の形態における半導体装置の平面図である。（ｂ）同実施の形態における半導体装置の断面図（図７（ａ）のＡ−Ａ’線における断面図）である。
【図８】（ａ）本発明の第５の実施の形態における半導体装置の平面図である。（ｂ）同実施の形態における半導体装置の断面図（図８（ａ）のＡ−Ａ’線における断面図）である。
【図９】実験で使用した第１のテストパターンの構造を示す断面図である。
【図１０】実験で使用した第２のテストパターンの構造を示す断面図である。
【図１１】実験で使用した第３のテストパターンの構造を示す断面図である。
【図１２】第１層の抵抗率が１０Ωｃｍ時の第１、第２、第３のテストパターンにおけるアイソレーションの周波数依存性を示すグラフである。
【図１３】第１層の抵抗率が１００Ωｃｍ時の第１、第２、第３のテストパターンにおけるアイソレーションの周波数依存性を示すグラフである。
【図１４】第１層の抵抗率が１ｋΩｃｍ時の第１、第２、第３のテストパターンにおけるアイソレーションの周波数依存性を示すグラフである。
【図１５】第１層の抵抗率が２ｋΩｃｍ時の第１、第２、第３のテストパターンにおけるアイソレーションの周波数依存性を示すグラフである。
【図１６】非特許文献１に記載の従来の半導体装置の構造を示す断面図である。
【図１７】非特許文献２に記載の従来の半導体装置の構造を示す斜視図である。
【図１８】特許文献１に記載の従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００８３】
５１    Ｓ１ポート
５３    Ｓ２ポート
１００    半導体基板
１０３    第１層
１０５    第２層
１０９、１２０４    半導体素子
１１１    トレンチ型絶縁領域
２１３    第１埋め込み層
２１５    第２埋め込み層
３１１    第１トレンチ型絶縁領域
３２１    第２トレンチ型絶縁領域
４１７    高抵抗領域
５１１    第３トレンチ型絶縁領域
５２１    第４トレンチ型絶縁領域
１０００、１１０１、１２００    シリコン基板
１００１    ベース
１００２    エミッタ
１００３    コレクタ
１００４、１２０３    トレンチ
１１０２    ウェル領域
１２０１    高抵抗層
１２０２    低抵抗層
【図１】
2007067012.tif 000003
【図２】
2007067012.tif 000004
【図３】
2007067012.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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