(57)【要約】【課題】半導体基板上に形成されるインダクタンス素子の特性損失を少なくする。【解決手段】インダクタンス素子を構成する巻き線状の帯状導電膜の下の半導体基板表面に、酸素のイオン注入法により形成される厚い絶縁領域を形成する。この絶縁領域は、通常の集積回路素子領域上に形成される配線用の薄い絶縁膜より大きな膜厚を有する。かかる構成にすることにより、帯状導電膜内に発生する渦電流の経路をなくし、渦電流を抑制して特性損失を抑えることができる。【選択図】  図３
2007005835.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるインダクタンス素子を有する半導体集積回路において、
酸素の注入により形成され、前記半導体基板の表面から内部に形成された所定の厚みを有する絶縁領域と、
前記絶縁領域が形成された領域上に形成され、前記インダクタンス素子を構成する巻き線状の帯状導電膜と、
前記半導体基板の前記絶縁領域とは別の領域に形成された回路素子と、
前記回路素子が形成された領域上に形成され、前記絶縁領域よりも膜厚が薄い絶縁膜と、
前記回路素子と接続され、該絶縁膜上に形成される配線層とを有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を構成する半導体基板上に形成されるインダクタンス素子に関し、特に損失が少なくインダクタンスの低下が少ない構造のインダクタンス素子に関する。
【背景技術】
【０００２】
近年において携帯電話等の携帯通信機器の小型化が鋭意進められている。かかる小型携帯通信機器に使用される高周波回路を、シリコン半導体を利用した集積回路で構成する要求が高まってきている。高周波回路は、トランジスタ、抵抗、容量に加えて、コイルやトランスといったインダクタンス素子が必要になる。従って、シリコン半導体基板にトランジスタや抵抗等を利用した集積回路と共に、インダクタンス素子も形成することが必要になる。
【０００３】
かかるインダクタンス素子は、一般的には、半導体基板表面に形成した絶縁膜上に、アルミニウム等の帯状導電膜を渦巻き状にあるいは巻き線状の形成することで実現される。しかしながら、かかる構成では、インダクタンス素子のごく近傍に半導体基板が存在し、インダクタンス素子に電流を流した時に発生する磁束の変化を妨げる渦電流がその半導体基板に発生し、特性に損失が伴うことが知られている。
【０００４】
即ち、巻き線状に形成された帯状導電層をトランスにおける一次コイルと考えると、不純物を含む半導体基板そのものは抵抗値が低いので高周波領域では短絡された二次コイルのように作用する。この二次コイルの存在による損失は、特に高周波領域において顕著に見られ、そのような半導体基板内の渦電流の発生を防止する為の提案がなされている。例えば、特許文献１には、シリコン半導体基板の表面に複数のＰＮ接合を形成し、その接合に生成される空乏層により、渦電流を抑制することが示されている。即ち、基板表面の渦電流の経路を複数の空乏層により分断し、渦電流を抑制する。あるいは、特許文献２には、シリコン半導体基板の表面に複数のＰＮ接合を形成し、さらにそのＰＮ接合に制御された逆バイアス電圧を印加することで、その接合に形成される空乏層による容量を利用してＬＣ複合回路素子を形成することが提案されている。この公知例においても、基板表面に形成される空乏層により渦電流の発生が抑えられることが示されている。
【０００５】
図６は、かかる公知例のインダクタンス素子の構造を示す図である。Ｐ型の半導体基板１０の表面にＮ型の不純物領域１４が形成され、基板表面に複数のＰＮ接合が形成される。そして、基板１０の表面上に形成した絶縁膜１２上に、渦巻き状の帯状の導電膜１６が形成される。この帯状導電膜１６の一端１６Ａは、図示しない配線に接続され、また、他端１６Ｂは、絶縁膜１２内に形成された下層の配線１８に接続される。帯状導電膜１６の一端から他端に向かって図中の矢印２２の方向に電流を流すと、それにより磁束が渦巻き配線内に発生する。
【０００６】
図６に示された構成では、複数のＰＮ接合に空乏層が形成されるので、基板１０の表面側に空乏層が多く形成され、帯状導電膜１６からなるインダクタンス素子により発生した磁束に対して半導体基板１０内に発生する渦電流の流れる抵抗を高くすることができ、渦電流を抑制し上記した渦電流による損失とインダクタンスの低下を防止することができる。
【特許文献１】特開平7-183468号
【特許文献２】特開平7-235640号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来例は、半導体基板１０の表面に複数の空乏層を形成するだけで、依然として基板表面に渦電流は発生する。また、帯状導電膜の一次コイルと基板内の渦電流の二次コイルとの間には空乏化していない半導体領域が存在するので、両コイル間の相互インダクタンスは低くない。半導体基板の表面領域を全て空乏化することが考えられるが、実際に集積回路が形成されるシリコン半導体基板１０の表面に、基板と反対導電型の不純物領域１４を形成する場合、微細加工には自ずと限界がある。従って、基板表面が完全に空乏化する程度に複数のＰＮ接合を近接して形成することは困難である。更に、集積回路が形成される半導体基板１０はそれ自体高い不純物濃度を有するので、表面に形成されたＰＮ接合間に自然に延びる空乏層の幅はそれほど大きくはならない。その結果、せいぜいＰＮ接合に沿った薄い空乏層が形成されるに止まる。従って、基板表面は完全に空乏化することはなく、上記した通り従来例では、渦電流が発生する領域の抵抗を上げる程度の効果しかない。
【０００８】
更に、図７の等価回路図に示される通り、基板１０の不純物濃度が比較的高く、その基板内の抵抗Ｒｓは比較的低い。また同様に、表面に形成されたＮ型不純物領域１４の抵抗ｒｎも比較的低い。そのため、ＰＮ接合により形成された容量Ｃが、インダクタンス素子Ｌに電気的につながり、インダクタンス素子の特性に影響を与える。
【０００９】
上記した通り、帯状導電膜１６によるインダクタンス素子が一次コイルとなり、基板内の渦電流の経路が二次コイルとなることから、よりインダクタンス素子の損失をなくし特性を良くするためには、両コイル間の絶縁を強くして両コイル間の実効的な相互インダクタンスを低くすることが必要である。
【００１０】
更に、図５に示された通り、帯状導電膜１６に電流２２を流すことにより、基板内に加えて、帯状導電膜１６自体にも渦電流２０が発生する。特に、内側に巻かれた帯状導電膜１６には、多くの磁束が発生するので、渦電流２０の発生が大きくなる。かかる渦電流もロスの原因となるので、避けることが要求される。その場合、帯状導電膜１６の配線幅を狭くすることが考えられるが、配線幅を狭くすると、抵抗が大きくなり更にそれ自体のインダクタンス成分も大きくなり好ましくない。
【００１１】
そこで、本発明は、半導体基板表面に形成される帯状導電膜によるインダクタンス素子と、半導体基板内の領域との間の絶縁性をより高くした構造のインダクタンス素子を提供することにある。
【００１２】
更に、本発明は、半導体基板表面に形成される帯状導電膜自体に発生する渦電流を抑えた構造のインダクタンス素子を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成する為に、第１の本発明は、インダクタンス素子を構成する巻き線状の帯状導電膜の下の半導体基板表面に、複数のＰＮ接合を形成し、そのＰＮ接合に逆バイアス電圧を印加し、基板表面を完全に空乏化する。ＰＮ接合に逆バイアスを印加することで、基板表面の不純物濃度が高く隣接するＰＮ接合がある程度離間していても、その空乏層の延びを大きくすることができ、完全に空乏化させることが可能になる。
【００１４】
更に、上記の目的を達成する為に、第２の発明は、インダクタンス素子を構成する巻き線状の帯状導電膜の下の半導体基板表面に、酸素のイオン注入法により形成される厚い絶縁領域を形成する。この絶縁領域は、通常の集積回路素子領域上に形成される配線用の薄い絶縁膜より大きな膜厚を有する。この厚い絶縁領域の存在により、インダクタンス素子の一次コイルと半導体基板内の渦電流による二次コイルとの間の実効的な相互インダクタンスを小さくすることができる。また、複数のＰＮ接合を利用した完全空乏化する場合よりも、より確実な絶縁が得られるので、インダクタンス素子の損失は少ない。
【００１５】
更に、上記の目的を達成する為に、第３の発明では、巻き線状に形成される帯状導電膜に、巻き線方向に延びるスリットを形成し、帯状導電膜を巻き線方向に延びる複数の並列配線とする。かかる構成にすることにより、帯状導電膜内に発生する渦電流の経路をなくし、渦電流を抑制して特性損失を抑えることができる。
【００１６】
更に、上記の目的を達成する為に、第４の発明では、巻き線状に形成される帯状導電膜を、巻き線方向の導電率が巻き線方向と垂直方向の導電率よりも高い異方性導電性を有する材料で構成する。例えば、酸化物超電導体や有機導電材料を利用することにより、巻き線方向の導電率が高く、それとは垂直方向の導電率が低い帯状導電膜を形成することができる。かかる材料の場合は、帯状導電膜の巻き線方向の抵抗の増加を防止しつつ内部に発生する渦電流を抑えることができる。
【発明の効果】
【００１７】
本発明によれば，インダクタンス素子に発生する渦電流を抑えることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１９】
図１は、実施の形態例のインダクタンス素子の構造図である。この例では、Ｐ型の半導体基板１０の表面に複数のＮ型不純物領域１４が形成され、表面に複数のＰＮ接合が形成される。更に、半導体基板１０の内部には、より濃度の高いＮ型の埋込み不純物領域３０が形成される。この埋め込み不純物領域３０は、例えば、高エネルギーイオン注入法により形成することができる。そして、この埋め込み不純物領域３０は、Ｎ型不純物領域１４と同時に形成されるＮ型の不純物領域３２により基板表面に導出される。
【００２０】
そして、半導体基板１０とＮ型不純物涼気１４との間のＰＮ接合に対して、逆バイアス電圧Ｖが印加される。この逆バイアス電圧Ｖは、基板表面のＰＮ接合から延びる空乏層がつながる程度の電圧である。
【００２１】
図２は、図１のインダクタンス素子に逆バイアス電圧を印加した時の詳細断面図である。図中右側に示される不純物濃度分布のように、Ｎ型不純物領域１４の不純物濃度分布１４Ｎは、基板表面で濃度が低く、基板内部に向かって濃度が高くなる。また、埋込不純物領域３０の不純物濃度分布３０Ｎは、図示される通り、Ｎ型不純物領域１４よりも高い濃度である。
【００２２】
そして、基板１０の表面領域でのＰＮ接合間に印加される逆バイアス電圧Ｖは、基板表面の導電層３３から、Ｎ型不純物領域３２、Ｎ型の埋込不純物領域３０を介してインダクタンス素子の下のＰＮ接合を形成するＮ型不純物領域１４に印加される。従って、そのＰＮ接合から延びる空乏層は、破線に示した様に拡がる。即ち、基板１０の表面側での空乏層の延びは大きく、隣接するＰＮ接合から延びる空乏層がつながり、基板表面は完全に空乏化する。また、不純物濃度が高い基板内部のＰＮ接合から拡がる空乏層の延びは、基板表面に比較して少ない。従って、基板内部の埋込不純物領域３０から印加される電圧は、不純物領域１４の垂直方向の非空乏領域（Ｎ型半導体領域）を介して、基板表面に有効に印加され、基板表面の完全空乏化が可能になる。
【００２３】
図１の例では、Ｐ型半導体基板１０の表面には、平面図で複数本のＮ型不純物領域１４が形成されるが、本発明はかかる形状に限定されず、例えば、平面図で格子状あるいは微小領域をマトリクス状に配置した形状であっても良い。基板表面において、より多くのＰＮ接合が終端する構造であれば、そのＰＮ接合から延びる空乏層により基板表面が完全に空乏化しやすくなる。
【００２４】
本実施の形態例では、インダクタンス素子を構成する巻き線状の帯状導電膜１６が、上記のＰＮ接合が形成された領域上の絶縁膜１２上に形成される。この帯状導電膜１６は、図１に示される通り、巻き線方向に延びるスリット３４を有する。従って、帯状導電膜１６は、巻き線方向に延びる複数の並列接続された配線構造となる。
【００２５】
帯状導電膜１６内にスリット３４を形成することにより、帯状導電膜１６の両端１６Ａ，１６Ｂ間に電流を流した場合でも、帯状導電膜１６内に発生する渦電流を少なくすることができる。インダクタンス素子を構成する帯状導電膜１６は、それ自体がインダクタンス成分を持たない様にある程度の幅をもつ必要がある。しかしながら、その線幅が大きすぎると、特に巻き線状の内周部分では、多くの磁束が貫通し、それに対する渦電流が帯状導電膜１６内に発生する。そこで、本実施の形態例では、その帯状導電膜１６内にスリット３４を形成し、その渦電流を抑える。帯状導電膜１６の幅方向の渦電流の流れる経路がなくなり、その分発生する渦電流はより小さい領域のみとなる。また、スリット３４を形成しても、帯状導電膜１６は並列接続されているので巻き線方向の抵抗が低くなることはない。
【００２６】
このスリット４３は、巻き線状の帯状導電膜１６の内周の巻き線部分にのみ形成しても有効である。巻き線の外周よりも内周の部分でより多くの磁束が貫通するので、その部分の帯状導電膜１６にスリットを形成するだけでも、有効に渦電流を抑制することができる。
【００２７】
図３は、別の実施の形態例のインダクタンス素子の断面図である。図３には、インダクタンス素子を構成する帯状導電膜１６と、集積回路を構成するＭＯＳトランジスタ４２とが示される。通常のＭＯＳトランジスタ４２は、Ｐ型基板の表面に形成したＮ型ソース・ドレイン領域４３と、ゲート酸化膜上に形成したゲート電極４４と、基板表面に形成された絶縁膜１２上に導出される配線層４５等で構成される。かかる絶縁膜１２は、例えばＣＶＤ法等により形成されるシリコン酸化膜であるが、その膜厚は全体でせいぜい５０００オングストローム程度である。
【００２８】
それに対して、インダクタンス素子を構成する帯状導電膜１６が形成される領域の下には、基板１０の表面から内部に厚い絶縁領域４０が形成される。この絶縁領域４０は、例えばサイモックス法と呼ばれる半導体基板上にＳＯＩ（Silicon on Insulator） 構造を形成する場合に利用される方法により形成される。即ち、このサイモックス法によれば、基板表面に酸素イオンを注入することにより、半導体シリコン基板の表面から内部へ延びる厚い領域を酸化シリコン領域４０に変えることができる。従って、この絶縁領域４０は、例えばその膜厚が１００００オングストローム以上あり、通常の集積回路素子上の配線用の絶縁膜１２の膜厚よりもかなり厚くすることができる。
【００２９】
この様に、インダクタンス素子を構成する帯状導電膜１６の下に、配線用の絶縁膜１2 に加えて、基板１０の表面から内部へ延びる厚い絶縁領域４０を形成することにより、帯状導電膜１６とその直下の基板内部の半導体領域との間が完全に絶縁される。また、その距離も大きくなり、帯状導電膜１６による一次コイルと基板内部に発生する渦電流による二次コイルとの間の相互インダクタンスを小さくすることができる。また、基板内の渦電流の発生自体も抑制される。
【００３０】
図４は、図３のインダクタンス素子の一部断面斜視図である。図４に示される通り、帯状導電膜１６の下には、厚い絶縁領域４０が形成される。更に、図４の帯状導電膜１６の巻き線の内周部分には、複数のスリット３４が形成される。帯状導電膜１６に電流が流れることにより発生する磁束密度がより高い巻き線の内周部分に、複数のスリット３４を設けることにより、帯状導電膜１６内に発生する渦電流をより効率的に抑えることができる。
【００３１】
図５は、更に別のインダクタンス素子の構造を示す平面図である。この例は、インダクタンス素子を構成する帯状導電膜内に発生する渦電流を抑える為に、その帯状導電膜を、巻き線方向の導電率がその垂直方向の導電率よりも大きい異方性の導電率をもつ材料により形成する。かかる材料は、例えば、セラミック系の酸化物超電導体である、Ｙ2 Ｂａ4 Ｃｕ7 Ｏ15やＬａＢａ2 Ｃｕ3 Ｏ7 等である。或いは、別の材料として、ポリアセチレン等の有機導電材料である。これらの材料は、例えば、スパッタリング法や反応性蒸着法によりこれらの材料の薄膜を形成した後に、化学的エッチングやイオンエッチング法により任意の形状に加工するなどの方法により形成することで、一定方向の導電率がそれに垂直な方向の導電率よりも大きくなるようにすることができる。
【００３２】
図５に示された例では、巻き線状の帯状導電膜を、図中の水平方向の下層配線１６１，１６３，１６５，１６７と、図中の垂直方向の上層配線１６０，１６２，１６４，１６６とで構成する。上記した方法により、先ず下層配線用の異方性導電材料層を形成し、図中の横方向のパターンにエッチングして、下層配線１６１，１６３，１６５，１６７を形成する。更に、その上に絶縁層を形成し上層と下層を接続するビア・ホールを形成し、さらに上層配線用の異方性導電材料層を形成し、図中の縦方向のパターンにエッチングして、上層配線１６０，１６２，１６４，１６６を形成する。その結果、一端１６Ａから他端１６Ｂまでの巻き線状の帯状導電膜が形成される。
【００３３】
下層配線１６１，１６３，１６５，１６７は、図中の矢印（図中水平方向）で示される巻き線方向の導電率が、それに垂直な方向の導電率よりも高い。また同様に、上層配線１６０，１６２，１６４，１６６は、図中の矢印（図中垂直方向）で示される巻き線方向の導電率が、それに垂直な方向の導電率よりも高い。従って、図５のインダクタンスの帯状導電膜は、その巻き線方向の導電性を犠牲にすることなく、それ自身に発生する渦電流を抑制することができる。
【００３４】
以上説明した通り、本発明によれば、半導体基板上に形成されるインダクタンス素子において、インダクタンス素子を構成する帯状導電膜の下の基板表面に複数のＰＮ接合を形成し、そのＰＮ接合に逆バイアス電圧を印加して、基板表面が完全に空乏化するようにしたので、基板表面で発生する渦電流を抑えることができる。更に、基板表面の帯状導電膜による一次コイルと基板内部に発生する渦電流による二次コイルとの間の相互インダクタンスを低くすることができる。従って、インダクタンス素子の特性の損失を少なくすることができる。
【００３５】
また、本発明によれば、半導体基板上に形成されるインダクタンス素子において、インダクタンスを構成する帯状導電膜の下の基板表面内部に分厚い絶縁領域を形成したので、基板内に発生する渦電流を抑えることができる。また、その厚い絶縁領域により、基板表面の帯状導電膜による一次コイルと基板内部に発生する渦電流による二次コイルとの間の相互インダクタンスを低くすることができる。従って、インダクタンス素子の特性の損失を少なくすることができる。
【００３６】
また、本発明によれば、半導体基板上に形成されるインダクタンス素子において、インダクタンスを構成する帯状導電膜にスリットを形成したので、その帯状導電膜自体に発生する渦電流を抑えることができる。従って、インダクタンス素子の特性の損失を少なくすることができる。
【００３７】
更に、本発明によれば、半導体基板上に形成されるインダクタンス素子において、インダクタンスを構成する帯状導電膜を、巻き線方向の導電率がそれと垂直方向の導電率より高い異方性導電率を有する材料で構成されるので、帯状導電膜自体に発生する渦電流を抑えることができる。従って、インダクタンス素子の特性の損失を少なくすることができる。
【図面の簡単な説明】
【００３８】
【図１】実施の形態例のインダクタンス素子の構造図である。
【図２】図１のインダクタンス素子に逆バイアス電圧を印加した時の詳細断面図である。
【図３】別の実施の形態例のインダクタンス素子の断面図である。
【図４】図３のインダクタンス素子の一部断面斜視図である。
【図５】別のインダクタンス素子の構造を示す平面図である。
【図６】公知例のインダクタンス素子の構造を示す図である。
【図７】図６の等価回路図である。
【符号の説明】
【００３９】
１０ Ｐ型の半導体基板
１２ 配線用の絶縁膜
１４ Ｎ型の不純物領域
１６ 巻き線状の帯状導電膜
２０ 渦電流
３０ Ｎ型の埋込不純物領域
３２ Ｎ型の不純物領域
３４ スリット
４０ 厚い絶縁領域
１６０〜１６７ 異方性導電率をもつ配線膜
【図１】
2007005835.tif 000003
【図２】
2007005835.tif 000004
【図３】
2007005835.tif 000005
【図４】
2007005835.tif 000006
【図５】
2007005835.tif 000007
【図６】
2007005835.tif 000008
【図７】
2007005835.tif 000009