(57)【要約】【課題】製造工程の増加を抑えて内部回路領域のトランジスタとＥＳＤ保護素子としてのトランジスタを形成することが困難であった。【解決手段】ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、ゲート電極７８は、半導体基板７１上にゲート絶縁膜７７を介して設けられ、側壁絶縁膜８１が、ゲート電極７８の側面に設けられている。ドレイン／ソース領域８４は、半導体基板内で側壁絶縁膜８１とゲート電極７８の境界より外側に設けられている。【選択図】      図８
2007067438.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、
半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側面に設けられた側壁絶縁膜と、
前記半導体基板内で前記側壁絶縁膜と前記ゲート電極の境界より外側に設けられたドレイン／ソース領域と
を具備することを特徴とする半導体装置。
【請求項２】
ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、
半導体基板内に所定距離離間して形成されたエクステンション領域と、
前記半導体基板内で前記エクステンション領域の両側に連続して設けられたドレイン／ソース領域とを具備し、
ゲート電極を持たないことを特徴とする半導体装置。
【請求項３】
ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、
半導体基板内に所定距離離間して形成されたドレイン／ソース領域とを具備し、
ゲート電極を持たないことを特徴とする半導体装置。
【請求項４】
ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、
半導体基板上に設けられたゲート電極と同様の形状の絶縁膜と、
前記半導体基板内で、前記絶縁膜の両側に形成されたドレイン／ソース領域と
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域にゲート絶縁膜を介して第１、第２のゲート電極を形成する工程と、
前記第１のゲート電極をマスクとして、前記第１の領域に不純物を注入し、エクステンション拡散層を形成する工程と、
前記第１、第２のゲート電極の側面にそれぞれ側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして、前記第１、第２の領域に不純物を注入し、ソース／ドレイン領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域にゲート絶縁膜を介して第１、第２のゲート電極を形成する工程と、
前記第１、第２のゲート電極をマスクとして、前記第１、第２の領域に不純物を注入し、エクステンション拡散層をそれぞれ形成する工程と、
前記第１、第２のゲート電極の側面にそれぞれ側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして、前記第１、第２の領域に不純物を注入し、ソース／ドレイン領域をそれぞれ形成する工程と、
前記第２の領域の前記第２のゲート電極、及び側壁絶縁膜を除去する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域のうち、前記第１の領域のみにゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記第１の領域に不純物を注入し、エクステンション拡散層を形成する工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして、前記第１の領域に不純物を注入し、ソース／ドレイン領域を形成する工程と、
前記第２の領域のゲート電極形成位置に、ゲート電極と同様の幅を有するマスクを用いて不純物を注入し、ソース／ドレイン領域を形成する工程と、
前記マスクを除去する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域のうち、前記第１の領域のみにゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記第１の領域に不純物を注入し、エクステンション拡散層を形成する工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして、前記第１の領域に不純物を注入し、ソース／ドレイン領域を形成する工程と、
前記第２の領域のゲート電極形成位置に、ゲート電極と同様の幅を有する絶縁膜を用いて不純物を注入し、ソース／ドレイン領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁膜は、前記側壁絶縁膜の形成時に側壁絶縁膜をパターニングすることにより形成されたサリサイド形成阻止層からなることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜は、抵抗上に形成される絶縁膜をパターニングすることにより形成されたサリサイド形成阻止層からなることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体素子を静電破壊から保護するＥＳＤ（Electro-Static Discharge）保護素子を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
例えば半導体装置の入力部には、ＥＳＤ保護素子が設けられ、入力パッドに高い静電気が印加された場合においても、このＥＳＤ保護素子によりチップ内の素子の破壊が防止されている。この種のＥＳＤ保護素子としては、近時、ソース領域、ドレイン領域間に高電圧が印加された場合、ドレイン領域とチャネル間に形成される空乏層がソース領域に到達し、パンチスルー電流が流れて動作するタイプのものが開発されている。
【０００３】
図１４は、従来のパンチスルータイプのＥＳＤ保護素子を有する半導体装置を示している。例えばＰ型半導体基板１の表面領域には、複数の素子分離領域２、３、４、５、６が形成されている。半導体基板１の内部回路領域７にはＬＤＤ（Lightly Doped ドレイン領域）構造のＮチャネルＭＯＳトランジスタ９及びＰチャネルＭＯＳトランジスタ１０が形成されている。また、入力回路領域８には、ＥＳＤ保護素子としてのＮチャネルＭＯＳトランジスタ１１及びＰチャネルＭＯＳトランジスタ１２が形成されている。これらトランジスタ１１、１２はＬＤＤ構造ではなく、シングルドレイン構造とされている。入力パッド１３は前記トランジスタ１１、１２のドレイン領域に接続されるとともに、例えばインバータ回路１４を介して内部回路領域７のトランジスタに接続される。さらに、前記トランジスタ１１、１２のゲート電極及びソース領域はそれぞれ接地されている。
【０００４】
上記構成において、入力パッド１３に高電圧が印加されると、例えばトランジスタ１１のドレイン領域とチャネル間に形成される空乏層がソース領域に到達し、パンチスルー電流が流れる。このため、入力パッド１３、トランジスタ１１のドレイン領域、ソース領域、接地間に電流経路が形成され、この経路を介して入力パッド１３に印加された高電圧に伴う電流が流れる。
【０００５】
ところで、上記従来の半導体装置は、内部回路領域７のトランジスタ９、１０がＬＤＤ構造であり、入力回路領域８のＥＳＤ保護素子を構成するトランジスタ１１、１２がシングルドレイン構造のトランジスタにより構成されている。このため、トランジスタ９、１０とＥＳＤ保護素子としてのトランジスタ１１、１２を同一の製造工程により形成することが困難であり、製造工程が増加するものであった。
【０００６】
また、前記トランジスタ１１、１２のソース領域、ドレイン領域に注入された不純物は、アニール工程において拡散し、一部がゲート電極の下部に至り、ゲート電極とオーバーラップされる。このため、ドレイン領域に高電圧が印加された際、ゲート電極とドレイン領域との間に高電界がかかり、このオーバーラップ部分が絶縁破壊されるという問題を有している。
【０００７】
尚、半導体素子を静電破壊から保護するＥＳＤ保護素子に関する技術が種々開発されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−３１３９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、製造工程の増加を抑えて内部回路領域のトランジスタとＥＳＤ保護素子としてのトランジスタを形成することができ、さらに、ゲート電極とドレイン領域とのオーバーラップ部分における絶縁破壊を防止することが可能な半導体装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の第１の態様は、ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側面に設けられた側壁絶縁膜と、前記半導体基板内で前記側壁絶縁膜と前記ゲート電極の境界より外側に設けられたドレイン／ソース領域とを具備することを特徴とする。
【００１０】
本発明の半導体装置の第２の態様は、ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、半導体基板内に所定距離離間して形成されたエクステンション領域と、前記半導体基板内で前記エクステンション領域の両側に連続して設けられたドレイン／ソース領域とを具備し、ゲート電極を持たないことを特徴とする。
【００１１】
本発明の半導体装置の第３の態様は、ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、半導体基板内に所定距離離間して形成されたドレイン／ソース領域とを具備し、ゲート電極を持たないことを特徴とする。
【００１２】
本発明の半導体装置の第４の態様は、ＭＯＳトランジスタのドレイン領域とソース領域間のパンチスルーを利用したＥＳＤ保護素子であって、半導体基板上に設けられたゲート電極と同様の形状の絶縁膜と、前記半導体基板内で、前記絶縁膜の両側に形成されたドレイン／ソース領域とを具備することを特徴とする。
【００１３】
本発明の半導体装置の製造方法の第１の態様は、半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域にゲート絶縁膜を介して第１、第２のゲート電極を形成する工程と、前記第１のゲート電極をマスクとして、前記第１の領域に不純物を注入し、エクステンション拡散層を形成する工程と、前記第１、第２のゲート電極の側面にそれぞれ側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして、前記第１、第２の領域に不純物を注入し、ソース／ドレイン領域を形成する工程とを具備することを特徴とする。
【００１４】
本発明の半導体装置の製造方法の第２の態様は、半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域にゲート絶縁膜を介して第１、第２のゲート電極を形成する工程と、前記第１、第２のゲート電極をマスクとして、前記第１、第２の領域に不純物を注入し、エクステンション拡散層をそれぞれ形成する工程と、前記第１、第２のゲート電極の側面にそれぞれ側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして、前記第１、第２の領域に不純物を注入し、ソース／ドレイン領域をそれぞれ形成する工程と、前記第２の領域の前記第２のゲート電極、及び側壁絶縁膜を除去する工程とを具備することを特徴とする。
【００１５】
本発明の半導体装置の製造方法の第３の態様は、半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域のうち、前記第１の領域のみにゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に不純物を注入し、エクステンション拡散層を形成する工程と、前記ゲート電極の側面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして、前記第１の領域に不純物を注入し、ソース／ドレイン領域を形成する工程と、前記第２の領域のゲート電極形成位置に、ゲート電極と同様の幅を有するマスクを用いて不純物を注入し、ソース／ドレイン領域を形成する工程と、前記マスクを除去する工程とを具備することを特徴とする。
【００１６】
本発明の半導体装置の製造方法の第４の態様は、半導体基板上の内部回路素子を形成する第１の領域と、ＥＳＤ保護素子を形成する第２の領域のうち、前記第１の領域のみにゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記第１の領域に不純物を注入し、エクステンション拡散層を形成する工程と、前記ゲート電極の側面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして、前記第１の領域に不純物を注入し、ソース／ドレイン領域を形成する工程と、前記第２の領域のゲート電極形成位置に、ゲート電極と同様の幅を有する絶縁膜を用いて不純物を注入し、ソース／ドレイン領域を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、製造工程の増加を抑えて内部回路領域のトランジスタとＥＳＤ保護素子としてのトランジスタを形成することができ、さらに、ゲート電極とドレイン領域とのオーバーラップ部分における絶縁破壊を防止することが可能な半導体装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１９】
（第１の実施例）
先ず、図１を参照して本発明の第１の実施例に係る半導体装置の構成について説明する。図１において、例えばＰ型半導体基板２０には、Ｐ型ウェル領域２１が形成され、このＰ型ウェル領域２１の表面領域には素子分離領域としてのフィールド酸化膜２２、２３、２４、２５、２６が形成されている。半導体基板２０の内部回路領域２７には、ＬＤＤ構造のＮチャネルＭＯＳトランジスタＮ１及びＬＤＤ構造のＰチャネルＭＯＳトランジスタＰ１が形成され、入力回路領域２８には、ＥＳＤ保護素子としてのＮチャネルＭＯＳトランジスタＮ２及びＰチャネルＭＯＳトランジスタＰ２が形成されている。これらトランジスタＮ２、Ｐ２も前記トランジスタＮ１、Ｐ１と同様にＬＤＤ構造とされている。
【００２０】
前記トランジスタＮ１はゲート電極３７と、Ｐ型ウェル領域３１内に形成された低不純物濃度のＬＤＤ領域ｎ-、及び高不純物濃度のソース／ドレイン領域ｎ+とにより構成されている。前記トランジスタＰ１はゲート電極３８と、Ｎ型ウェル領域３４内に形成されたＬＤＤ領域ｐ-、及びソース／ドレイン領域ｐ+とにより構成されている。さらに、前記トランジスタＰ２はゲート電極３９と、例えばＰウェル領域３２にＮ型の不純物をイオン注入して形成されたＮウェル領域３５内に形成されたＬＤＤ領域ｐ-、及びソース／ドレイン領域ｐ+とにより構成されている。前記トランジスタＮ２はゲート電極４０と、Ｐウェル領域２１内に形成されたＬＤＤ領域ｎ-、及びソース／ドレイン領域ｎ+とにより構成されている。
【００２１】
前記各ゲート電極３７、３８、３９、４０の側面には側壁絶縁膜４１がそれぞれ形成され、各ゲート電極３７、３８、３９、４０の上面、及びソース／ドレイン領域の上面には例えばコバルトシリサイド層４２がそれぞれ形成されている。
【００２２】
入力パッド４３は、ＥＳＤ保護素子を構成するトランジスタＮ２及びＰ２の各ドレインに接続されるとともに、インバータ回路４４を介して内部回路領域２７のトランジスタに接続される。さらに、トランジスタＮ２、Ｐ２のゲート電極及びソースは接地されている。
【００２３】
図２は図１に示すＥＳＤ保護素子の動作を示すものであり、図１と同一部分には同一符号を付している。入力パッド４３に静電放電により例えば正の高電圧が印加されると、ＮチャネルＭＯＳトランジスタＮ２のドレイン領域とチャネル間に形成される空乏層ＤＬがソース領域に到達し、パンチスルー電流が流れる。このため、入力パッド４３、トランジスタＮ２のドレイン領域、ソース領域、接地間に電流経路が形成され、この経路を介して入力パッド４３に印加された高電圧に伴う放電電流が流れる。したがって、内部回路領域に形成されたトランジスタが保護される。
【００２４】
次に、図３乃至図６を参照して、上記構成の半導体装置の製造方法について説明する。
【００２５】
図３（ａ）に示すように、例えばＰ型半導体基板２０には、Ｐ型ウェル領域２１が形成され、このＰ型ウェル領域２１の表面領域には素子分離領域としてのフィールド酸化膜２２、２３、２４、２５、２６が形成される。この後、半導体基板２０の全面にシリコン酸化膜２７が形成される。次いで、全面にレジスト膜３０が形成され、このレジスト膜３０は、前記内部回路領域２８の前記ＰチャネルＭＯＳトランジスタＰ１の形成領域、及びＥＳＤ保護素子としての前記ＮチャネルトランジスタＮ２の形成領域を覆うようにパターニングされる。このレジストパターンをマスクとしてＮチャネルＭＯＳトランジスタＮ１、ＰチャネルＭＯＳトランジスタＰ２の形成領域に、Ｐ型ウェル領域３１を形成するために、例えばボロンがイオン注入される。このボロンのドーズ量は例えば５×１０12ｃｍ-2である。
【００２６】
この後、図３（ｂ）に示すように、前記レジスト膜３０が除去され、半導体基板２０の全面にレジスト膜３３が形成される。このレジスト膜３３は前記内部回路領域２８のＮチャネルＭＯＳトランジスタＮ１の形成領域、及びＥＳＤ保護素子としてのＮチャネルトランジスタＮ２の形成領域を覆うようにパターニングされる。このレジストパターンをマスクとしてＰチャネルＭＯＳトランジスタＰ１、Ｐ２の形成領域に、Ｎ型ウェル領域３４、３５を形成するために、例えばリンがイオン注入される。このリンのドーズ量は例えば７×１０12ｃｍ-2である。
【００２７】
ここで、ＥＳＤ保護素子を構成するＰチャネルＭＯＳトランジスタＰ２の形成領域は、Ｐ型の不純物とＮ型の不純物の両方がイオン注入され、ＥＳＤ保護素子を構成するＮチャネルＭＯＳトランジスタＮ２の形成領域は、Ｐ型の不純物とＮ型の不純物のいずれもが注入されていない。
【００２８】
次に、図４（ａ）に示すように、レジスト膜３３、及びシリコン酸化膜２７が除去されたのち、ゲート絶縁膜としてのシリコン酸化膜２７ａが形成される。このシリコン酸化膜２７ａの上にポリシリコン膜３６が例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。このとき、前記注入されたイオンがアニールされ、Ｐ型ウェル領域３１、３２、及びこれらＰ型ウェル領域３１、３２より浅いＮ型ウェル領域３４、３５が形成される。Ｐ型ウェル領域３１、３２のボロンの濃度はＮチャネルＭＯＳトランジスタのチャネル領域において約５×１０17ｃｍ-3であり、Ｎ型ウェル領域３４のリンの濃度はＰチャネルＭＯＳトランジスタのチャネル領域において約７×１０17ｃｍ-3である。
【００２９】
また、ＥＳＤ保護素子としてのＰチャネルＭＯＳトランジスタＰ２が形成されるＮ型ウェル領域３５のリンの濃度は、チャネル領域において約２×１０17ｃｍ-3となり、Ｎ型ウェル領域３４におけるリンの濃度より低くなる。さらに、ＥＳＤ保護素子としてのＮチャネルＭＯＳトランジスタＮ２が形成される領域は、上記ボロン、及びリンがイオン注入されていない。このため、トランジスタＮ２が形成されるチャネル領域の不純物濃度は、Ｐ型ウェル領域２１のボロンの濃度、約１×１０17ｃｍ-3とされている。
【００３０】
前記ポリシリコン膜３６及び前記シリコン酸化膜２７ａは、ゲート電極に対応してパターニングされた図示せぬレジスト膜をマスクとして例えばＲＩＥ（Reactive Ion Etching）によりエッチングされ、図４（ｂ）に示すようにゲート電極３７、３８、３９、４０が形成される。ここで、ＥＳＤ保護素子を構成するトランジスタＰ２、Ｎ２のゲート電極３９、４０のゲート長は、内部回路領域に形成されるトランジスタＮ１、Ｐ１のゲート電極３７、３８のゲート長より長く設定される。トランジスタＮ１、Ｐ１のゲート電極３７、３８のゲート長が例えば０．２５μｍである場合、トランジスタＰ２のゲート電極３９のゲート長は例えば０．３μｍに設定され、トランジスタＮ２のゲート電極４０のゲート長は例えば０．３５μｍに設定される。すなわち、トランジスタＰ２、Ｎ２のゲート電極３９、４０のゲート長は、所望の電圧で入力パッドに印加された高電圧に伴う放電電流がパンチスルー電流により流れるように設定される。この実施例では、上記ゲート長とすることにより、ＭＩＬ規格、及びＥＩＡＪ規格を満足する所望の特性を得ることができた。
【００３１】
次に、図５（ａ）に示すように、Ｐウェル領域３１、２１内にゲート電極３７、４０をマスクとしてＮ型の不純物、例えばリンがイオン注入され、ＬＤＤ領域ｎ-が形成される。また、Ｎウェル領域３４、３５内にゲート電極３８、３９をマスクとしてＰ型の不純物、例えばボロンがイオン注入され、ＬＤＤ領域ｐ-が形成される。尚、イオンの非注入領域は、周知のように例えばレジスト膜により覆われている。前記ＬＤＤ領域ｎ-の不純物濃度は例えば５×１０19ｃｍ-3とされ、前記ＬＤＤ領域ｐ-の不純物濃度も、例えば５×１０19ｃｍ-3とされている。
【００３２】
次に、半導体基板２０の全面に、例えばシリコン酸化膜が例えばＣＶＤ法により堆積される。このシリコン酸化膜は選択的にエッチングされ、図５（ｂ）に示すように、各ゲート電極３７、３８、３９、４０の側面に側壁酸化膜４１が形成される。
【００３３】
この後、図６（ａ）に示すように、Ｐウェル領域３１、２１内に側壁酸化膜４１をマスクとしてＮ型の不純物、例えばリンがイオン注入され、ソース／ドレイン領域ｎ+が形成される。また、Ｎウェル領域３４、３５内に側壁酸化膜４１をマスクとしてＰ型の不純物、例えばボロンがイオン注入され、ソース／ドレイン領域ｐ+が形成される。尚、イオンの非注入領域は、周知のように例えばレジスト膜により覆われている。前記ソース／ドレイン領域ｎ+の不純物濃度は例えば５×１０20ｃｍ-3とされ、前記ソース／ドレイン領域ｐ+の不純物濃度も、例えば５×１０20ｃｍ-3とされている。
【００３４】
次に、全面に例えばコバルト膜が、スパッタリングにより例えば１５ｎｍの膜厚で形成され、周知のサリサイド工程により、各トランジスタのソース／ドレイン領域の表面、及び各トランジスタのゲート電極の上面にコバルトシリサイド膜４２が形成される。これらコバルトシリサイド膜４２の膜厚は例えば５０ｎｍであり、ゲート電極上のコバルトシリサイド膜４２のシート抵抗は、例えば５Ω／ｓｑ．に設定される。
【００３５】
この後、周知の工程により配線が形成され、図１に示すように、ＥＳＤ保護素子を構成するトランジスタＮ２及びＰ２の各ドレインは入力パッド４３に接続されるとともに、インバータ回路４４を介して、内部回路領域２７のトランジスタに接続される。さらに、トランジスタＮ２、Ｐ２のゲート電極及びソースは接地される。
【００３６】
上記第１の実施例によれば、ＥＳＤ保護素子としてのトランジスタＮ２、Ｐ２を、内部回路領域２７に形成されるトランジスタＮ１、Ｐ１と同一のＬＤＤ構造としている。このため、ＥＳＤ保護素子としてのトランジスタＮ２、Ｐ２を、内部回路領域２７に形成されるトランジスタＮ１、Ｐ１と同一の製造工程により製造できる。したがって、従来のように、ＥＳＤ保護素子としてのトランジスタのみをシングルドレイン構造で形成する場合に比べて製造工程を簡略化することができる。
【００３７】
しかも、ＥＳＤ保護素子としてのトランジスタＮ２、Ｐ２がＬＤＤ構造であるため、これらトランジスタＮ２、Ｐ２のドレイン／ゲート間の電界を緩和できゲート絶縁膜の信頼性を向上できる。
【００３８】
尚、ＥＳＤ保護素子としてのＰチャネルＭＯＳトランジスタＰ２が形成される領域は、Ｐ型の不純物とＮ型の不純物の両方をイオン注入したが、これに限定されるものではなく、Ｎ型の不純物のみをイオン注入してもよい。この場合、ゲート電極３９のゲート長をＮ型の不純物濃度に応じて十分短く設定すればよい。
【００３９】
また、ＥＳＤ保護素子としてのトランジスタＮ２、Ｐ２は、内部回路領域に形成されるトランジスタＮ１、Ｐ１と同様に、高濃度のソース／ドレイン領域ｎ+、ｐ+を有しているが、これに限定されるものではない。例えばＥＳＤ保護素子としてのトランジスタＮ２、Ｐ２は、高濃度のソース／ドレイン領域ｎ+、ｐ+を形成せず、低濃度領域ｎ-、ｐ-のみの構成としてもよい。このような構成とした場合、低濃度のソース／ドレイン領域ｎ-、ｐ-と基板との容量を下げることができる。したがって、ＥＳＤ保護素子の寄生容量を低下することができ、ＥＳＤ保護素子が高周波信号のバイパスとなることを防止でき、高速動作が可能な半導体装置を構成できる。
【００４０】
また、上記製造工程において、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの製造工程を入れ替えることも可能である。
【００４１】
図７は、第１の実施例の変形例を示すものであり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。図１において、ＥＳＤ保護素子としてのＮチャネルＭＯＳトランジスタＮ２は、Ｐ型ウェル領域２１内に形成されていた。これに対して、この例では、Ｐ型ウェル領域２１内に、さらに、Ｐ型ウェル領域内３２ａが形成され、このＰ型ウェル領域３２ａ内にＮチャネルＭＯＳトランジスタＮ２が形成されている。
【００４２】
また、図１において、ＥＳＤ保護素子としてのＰチャネルＭＯＳトランジスタＰ２は、Ｐ型ウェル領域３２内に形成されたＮ型ウェル領域３５内に形成されている。これに対して、この例では、Ｎ型ウェル領域３５ａ内にＰチャネルＭＯＳトランジスタＰ２が形成されている。
【００４３】
前記Ｐ型ウェル領域３２ａの不純物濃度は、Ｐ型ウェル領域３１の不純物濃度より低く設定され、前記Ｎ型ウェル領域３５ａの不純物濃度は、前記Ｎ型ウェル領域３４の不純物濃度より低く設定されている。
【００４４】
このように、ＥＳＤ保護素子としてのＮチャネルＭＯＳトランジスタＮ２、及びＰチャネルＭＯＳトランジスタＰ２を専用のウェル領域に形成することにより、Ｐ型ウェル領域３２ａ、及びＮ型ウェル領域３５ａの不純物濃度を容易に設定することができる。
【００４５】
（第２の実施例）
図８は、本発明の第２の実施例を示している。
【００４６】
第２の実施例は、ゲート電極とドレイン領域とがオーバーラップした部分において絶縁膜が破壊される問題を解決するものである。具体的には、ＥＳＤ保護素子にエクステンション領域（ＬＤＤ領域）を形成しないことにより、ゲート電極とドレイン領域のオーバーラップ部分の形成を防ぎ、これによりＥＳＤ保護素子のゲート電極とドレイン領域間での絶縁膜の静電破壊を防ぐものである。
【００４７】
図８を参照して、第２の実施例に係る半導体装置の製造方法について説明する。
【００４８】
先ず、図８（ａ）に示すように、半導体基板７１内に素子分離領域７２、７３が形成される。半導体基板７１内において、内部回路領域におけるＮチャネルトランジスタの形成領域７０ａにはＰ型ウェル領域７４が形成され、例えば入力回路領域におけるＰチャネルトランジスタからなるＥＳＤ保護素子の形成領域７０ｃ、及び内部回路領域におけるＰチャネルトランジスタの形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形成される。さらに、半導体基板７１上にゲート絶縁膜７７を介して、例えばポリシリコンからなる複数のゲート電極７８が形成される。
【００４９】
尚、ＥＳＤ保護素子は、Ｐチャネルトランジスタにより構成された場合について説明するが、Ｎチャネルトランジスタの場合もＰチャネルトランジスタと同様の方法により形成される。
【００５０】
次に、図８（ｂ）に示すように、ゲート電極７８をマスクとして、半導体基板７１内に不純物が注入される。これにより、Ｐ型ウェル領域７４内にシャロー・ジャンクション（shallow junction）としてのＮ型のエクステンション拡散層７９が形成され、Ｎ型ウェル領域７６内にＰ型のエクステンション拡散層８０が形成される。この際、図示せぬパターニングされたレジスト膜を用いて、イオン注入時にＥＳＤ保護素子の形成領域７０ｃには不純物が注入されないようにする。すなわち、Ｎ型のエクステンション拡散層７９を形成する場合、ＥＳＤ保護素子の形成領域７０ｃとＰチャネルトランジスタの形成領域がレジスト膜により覆われる。また、Ｐ型のエクステンション拡散層８０を形成する場合、ＥＳＤ保護素子の形成領域７０ｃとＮチャネルトランジスタの形成領域がレジスト膜により覆われる。これにより、図８（ｂ）に示すように、ＥＳＤ保護素子の形成領域７０ｃのみにエクステンション拡散層が存在しない構造を形成できる。前記Ｎ型のエクステンション拡散層７９、Ｐ型のエクステンション拡散層８０の不純物濃度は、後述するソース／ドレイン領域の不純物濃度より低くされている。
【００５１】
次に、図８（ｃ）に示すように、ゲート電極７８の側面に、例えばシリコン窒化膜からなる側壁絶縁膜８１がそれぞれ形成される。この側壁絶縁膜８１はシリコン窒化膜に限らず、シリコン酸化膜等を用いることも可能である。
【００５２】
この後、図８（ｄ）に示すように、前記側壁絶縁膜８１をマスクとして半導体基板７１にＮ型の不純物と、Ｐ型の不純物が順次イオン注入され、ディープ・ソース／ドレイン領域が形成される。すなわち、Ｐ型ウェル領域７４内にＮ型のソース／ドレイン領域８２が形成され、Ｎ型ウェル領域７６内にＰ型のソース／ドレイン領域８３が形成される。さらに、Ｎ型ウェル領域７５内にＰ型のソース／ドレイン領域８４が形成される。このようにして形成されたＰチャネルトランジスタからなるＥＳＤ保護素子８５は、エクステンション拡散層を有していない。また、同様にして形成される図示せぬＮチャネルトランジスタからなるＥＳＤ保護素子もエクステンション拡散層を有していない。ＥＳＤ保護素子のドレイン領域には第１の実施例と同様に入力パッドが接続され、ソース領域及びゲート電極は接地される。
【００５３】
上記第２の実施例によれば、内部回路を構成するトランジスタはエクステンション拡散層を有するのに対して、ＥＳＤ保護素子８５を形成するトランジスタはエクステンション拡散層を有していない。このため、ＥＳＤ保護素子８５のソース／ドレイン領域８４は、ゲート電極と側壁絶縁膜の境界より外側に位置し、ゲート電極とオーバーラップする部分を有していない。このため、ドレイン領域に高電圧が印加された場合においても、従来のように、ゲート電極とドレインの相互間に高電界が生じることを防止できる。したがって、ＥＳＤ保護素子８５の破壊を防止することが可能である。
【００５４】
また、ＥＳＤ保護素子８５は、内部回路を構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最小限の変更のみにより形成できる利点を有している。
【００５５】
（第３の実施例）
図９、図１０は、本発明の第３の実施例を示すものであり、第２の実施例と同一部分には同一符号を付す。
【００５６】
第３の実施例のＥＳＤ保護素子は、ＭＯＳＦＥＴ型ＥＳＤ保護素子からゲート電極を取り除くことにより、ゲート電極とドレイン領域のオーバーラップ部分が形成されることを防いでいる。
【００５７】
図９、図１０を参照して、第３の実施例に係るＥＳＤ保護素子の製造方法にいて説明する。
【００５８】
先ず、図９（ａ）に示すように、半導体基板７１内に素子分離領域７２、７３が形成される。半導体基板７１内において、Ｎチャネルトランジスタの形成領域７０ａにはＰ型ウェル領域７４が形成され、例えばＰチャネルトランジスタからなるＥＳＤ保護素子の形成領域７０ｃ、及びＰチャネルトランジスタの形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形成される。さらに、半導体基板７１上にゲート絶縁膜７７を介して、例えばポリシリコンからなる複数のゲート電極７８が形成される。
【００５９】
次に、図９（ｂ）に示すように、ゲート電極７８をマスクとして、半導体基板７１内に不純物が注入される。これにより、Ｐ型ウェル領域７４内にＮ型のエクステンション拡散層７９が形成され、Ｎ型ウェル領域７５、７６内にＰ型のエクステンション拡散層８０ａ、８０ｂが形成される。
【００６０】
次に、図９（ｃ）に示すように、第１の実施例と同様にして、ゲート電極７８の側面に、例えばシリコン窒化膜からなる側壁絶縁膜８１がそれぞれ形成される。
【００６１】
この後、図９（ｄ）に示すように、前記側壁絶縁膜８１をマスクとして半導体基板７１にＮ型の不純物と、Ｐ型の不純物が順次イオン注入される。これにより、Ｐ型ウェル領域７４内にＮ型のソース／ドレイン領域８２が形成され、Ｎ型ウェル領域７６内にＰ型のソース／ドレイン領域８３が形成される。さらに、Ｎ型ウェル領域７５内にＰ型のソース／ドレイン領域８４が形成される。
【００６２】
次に、Ｎチャネルトランジスタの形成領域７０ａと、Ｐチャネルトランジスタの形成領域７０ｂが図示せぬレジスト膜により覆われ、ＥＳＤ保護素子の形成領域７０ｃが露出される。この状態において、ＥＳＤ保護素子の形成領域７０ｃにあるゲート電極７８と側壁絶縁膜８１がエッチングされ除去される。
【００６３】
すなわち、図１０に示すように、上記のようにして形成されたＥＳＤ保護素子８５は、内部回路部分のトランジスタと同様にエクステンション領域、及びソース／ドレイン領域を有し、ゲート電極を有していない構成とされている。
【００６４】
上記第３の実施例によれば、ＥＳＤ保護素子８５はゲート電極を有していない。このため、ゲート電極とソース／ドレイン領域のオーバーラップ部分がないため、ＥＳＤ保護素子８５に高電界が集中することを防止でき、ＥＳＤ保護素子の破壊を防止できる。
【００６５】
また、ＥＳＤ保護素子８５は、内部回路を構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最小限の変更のみにより形成できる利点を有している。
【００６６】
（第４の実施例）
図１１、図１２は、本発明の第４の実施例を示しており、第２の実施例と同一部分には、同一符号を付す。
【００６７】
第４の実施例に示すＥＳＤ保護素子は、ＥＳＤ保護素子の形成領域に対するイオン注入をゲート電極ではなくレジスト膜をマスクとして行なう。このような方法でゲート電極を有しないＥＳＤ保護素子を形成する。
【００６８】
図１１、図１２を参照して、第４の実施例に係るＥＳＤ保護素子の製造方法について説明する。
【００６９】
先ず、図１１（ａ）に示すように、半導体基板７１内に素子分離領域７２、７３が形成される。半導体基板７１内において、Ｎチャネルトランジスタの形成領域７０ａにはＰ型ウェル領域７４が形成され、例えばＰチャネルトランジスタからなるＥＳＤ保護素子の形成領域７０ｃ、及びＰチャネルトランジスタの形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形成される。さらに、半導体基板７１上にゲート絶縁膜７７を介して、例えばポリシリコンからなる複数のゲート電極７８が形成される。この際、ＥＳＤ保護素子の形成領域７０ｃには、ゲート電極が形成されない。
【００７０】
次に、図１１（ｂ）に示すように、ゲート電極７８をマスクとして、半導体基板７１内に不純物が注入される。これにより、Ｐ型ウェル領域７４内にＮ型のエクステンション拡散層７９が形成され、Ｎ型ウェル領域７６内にＰ型のエクステンション拡散層８０が形成される。この際、図示せぬパターニングされたレジスト膜を用いて、イオン注入時にＥＳＤ保護素子部分には不純物が注入されないようにする。すなわち、Ｎ型のエクステンション拡散層７９を形成する場合、ＥＳＤ保護素子の形成領域７０ｃとＰチャネルトランジスタの形成領域７０ｂがレジスト膜により覆われる。また、Ｐ型エクステンション拡散層８０を形成する場合、ＥＳＤ保護素子の形成領域７０ｃとＮチャネルトランジスタの形成領域７０ａがレジスト膜により覆われる。これにより、図１１（ｂ）に示すように、ＥＳＤ保護素子のみにエクステンション拡散層が存在しない構造を形成できる。
【００７１】
次に、図１１（ｃ）に示すように、ゲート電極７８の側面に、例えばシリコン窒化膜からなる側壁絶縁膜８１がそれぞれ形成される。
【００７２】
この後、Ｎ型のソース／ドレイン領域、及びＰ型のソース／ドレイン領域が形成される。
【００７３】
図１２（ａ）はＰ型のソース／ドレイン領域を形成する場合を示している。この場合、Ｐチャネルトランジスタの形成領域７０ｂについては、前記側壁絶縁膜８１をマスクとしてＰ型の不純物がイオン注入される。また、ＥＳＤ保護素子の形成領域７０ｃについては、ゲート電極の形成位置に対応してパターニングされたレジスト膜８６が形成され、このレジスト膜８６をマスクとしてＰ型の不純物イオンが注入される。さらに、Ｎチャネルトランジスタの形成領域７０ａはレジスト膜８６により覆われている。このようにして、Ｎ型ウェル７６内にＰ型のソース／ドレイン領域８３が形成され、Ｎ型ウェル７５内にＰ型のソース／ドレイン領域８４が形成される。
【００７４】
図１２（ａ）は、ＰチャネルトランジスタからなるＥＳＤ保護素子を形成する場合を示している。しかし、ＮチャネルトランジスタからなるＥＳＤ保護素子を形成する場合は、ＥＳＤ保護素子の形成領域におけるゲート電極位置とＰチャネルトランジスタの形成領域７０ｂを覆うようにパターニングされたレジスト膜を形成し、このレジスト膜をマスクとしてＮ型の不純物イオンを注入すればよい。これにより、Ｐ型ウェル領域７４内にＮ型のソース／ドレイン領域８２が形成され、ＮチャネルトランジスタからなるＥＳＤ保護素子の形成領域に図示せぬＮ型のソース／ドレイン領域が形成される。
【００７５】
この際、ＥＳＤ保護素子の形成領域に設けられるレジスト膜の幅は、ウェルの不純物濃度を考慮してＥＳＤ保護動作に最適な条件となるように調整する必要がある。具体的には通常の使用条件において、ＥＳＤ保護素子がオフし、ＥＳＤ保護素子のドレイン領域に内部回路の素子を破壊するような高電圧が印加された際、速やかにパンチスルーして電荷を接地に逃がすことが必要である。このため、このような動作を可能とするレジスト膜の幅が必要である。
【００７６】
最後に、図１２（ｂ）に示すように、レジスト膜８６が除去される。
【００７７】
上記のようにして形成されたＰチャネルトランジスタからなるＥＳＤ保護素子８５のドレイン領域には第１の実施例と同様に入力パッドが接続され、ソース領域は接地される。さらに、ＥＳＤ保護素子８５の上部は、内部回路と同様に絶縁膜により覆われる。
【００７８】
上記第４の実施例によれば、ＥＳＤ保護素子８５はゲート電極を持たず、且つウェル７５とは逆導電型のソース／ドレイン領域８４を有している。このため、ゲート電極とドレイン領域のオーバーラップを回避することができ、ドレイン領域に高電圧が印加された際、ＥＳＤ保護素子の破壊を防止することができる。
【００７９】
また、この実施例の製造方法の場合、ＥＳＤ保護素子の形成領域にゲート電極を形成しないため、第３の実施例のように、ＥＳＤ保護素子のゲート電極を除去する必要がない。したがって、製造工程を削減できる利点を有している。
【００８０】
尚、上記実施例において、ＥＳＤ保護素子の形成領域に対するイオン注入は、ソース／ドレイン領域の形成時に行った。しかし、これに限定されるものではなく、エクステンション領域を形成する際にＥＳＤ保護素子の形成領域にレジストでマスクを形成し、イオン注入を行ってもよい。
【００８１】
（第５の実施例）
図１３は、本発明の第５の実施例を示すものであり、第４の実施例と同一部分には同一符号を付す。この実施例は、サリサイドブロック膜を用いてＥＳＤ保護素子の形成領域に不純物イオンを注入することを特徴としている。
【００８２】
図１３を参照して、第５の実施例に係るＥＳＤ保護素子の製造方法について説明する。この実施例において、エクステンション拡散層を形成するまでの工程は、第４の実施例と同様である。
【００８３】
すなわち、図１３（ａ）に示すように、半導体基板７１内に素子分離領域７２、７３が形成される。半導体基板７１内において、Ｎチャネルトランジスタの形成領域７０ａにはＰ型ウェル領域７４が形成され、例えばＰチャネルトランジスタからなるＥＳＤ保護素子の形成領域７０ｃ、及びＰチャネルトランジスタの形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形成される。さらに、半導体基板７１上にゲート絶縁膜７７を介して、例えばポリシリコンからなる複数のゲート電極７８が形成される。この際、ＥＳＤ保護素子の形成領域７０ｃには、ゲート電極が形成されない。
【００８４】
次に、図１３（ｂ）に示すように、ゲート電極７８をマスクとして、半導体基板７１内に不純物が注入される。これにより、Ｐ型ウェル領域７４内にＮ型のエクステンション拡散層７９が形成され、Ｎ型ウェル領域７６内にＰ型のエクステンション拡散層８０が形成される。
【００８５】
次に、図１３（ｃ）に示すように、ゲート電極７８の側面に、例えばシリコン窒化膜からなる側壁絶縁膜８１がそれぞれ形成される。この際、ＥＳＤ保護素子の形成領域７０ｃには、ゲート電極の形成位置に対応して、側壁絶縁膜をパターニングすることにより得られたゲート電極と同様の形状からなるサリサイド形成阻止層としての絶縁膜９０が形成される。
【００８６】
すなわち、例えば半導体基板７１の全面にシリコン窒化膜を堆積した後、ＥＳＤ保護素子の形成領域７０ｃで、ゲート電極の形成位置に対応してパターニングされたレジスト膜が形成される。このレジスト膜をマスクとして例えばＲＩＥによりエッチングすることにより、図１３（ｃ）に示す絶縁膜９０が形成される。
【００８７】
このサリサイド形成阻止層としての絶縁膜９０は、例えばソース／ドレイン領域及びゲート電極上にセルフアラインでシリサイド層を形成する際に、ＥＳＤ保護素子の形成領域７０ｃで、ゲート電極の形成位置にシリサイド層が形成されることを防止するものである。この実施例では側壁絶縁膜８１の形成と絶縁膜９０の形成を同一工程で行ったが、別々の工程で行ってもよい。例えばポリシリコンにより抵抗を形成した後、この抵抗上にシリサイド層が形成されることを阻止する際に、前記絶縁膜９０を形成しても良い。
【００８８】
この後、Ｎ型のソース／ドレイン領域、及びＰ型のソース／ドレイン領域が形成される。このとき、ＥＳＤ保護素子の形成領域７０ｃにおいては、絶縁膜９０をマスクとして不純物イオンが注入される。このようにして、Ｐ型ウェル７４内にＮ型のソース／ドレイン領域８２が形成される。また、Ｎ型ウェル７６内にＰ型のソース／ドレイン領域８３が形成され、Ｎ型ウェル７５内にＰ型のソース／ドレイン領域８４が形成される。
【００８９】
上記第５の実施例によれば、ＥＳＤ保護素子８５はゲート電極を持たずに、サリサイドブロック層からなる絶縁膜９０を有し、且つウェル７５とは逆導電型のソース／ドレイン領域８４を有している。このため、ゲート電極とドレイン領域のオーバーラップを回避することができ、ドレイン領域に高電圧が印加された際、ＥＳＤ保護素子の破壊を防止することができる。
【００９０】
また、ＥＳＤ保護素子８５は、内部回路を構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最小限の変更のみにより形成できる利点を有している。
【００９１】
尚、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００９２】
【図１】本発明の半導体装置の一実施例を示す断面図。
【図２】図１に示すＥＳＤ保護素子の動作を示す図。
【図３】図３（ａ）（ｂ）は、図１に示す半導体装置の製造工程を示す断面図。
【図４】図４（ａ）（ｂ）は、図３（ｂ）に続く製造工程を示す断面図。
【図５】図５（ａ）（ｂ）は、図４（ｂ）に続く製造工程を示す断面図。
【図６】図６（ａ）（ｂ）は、図５（ｂ）に続く製造工程を示す断面図。
【図７】図１の変形例を示す断面図。
【図８】図８（ａ）乃至図８（ｄ）は、本発明の第２の実施例を示すものであり、製造工程順に示す断面図。
【図９】図９（ａ）乃至図９（ｄ）は、本発明の第３の実施例を示すものであり、製造工程順に示す断面図。
【図１０】図９（ｄ）に続く製造工程を示す断面図。
【図１１】図１１（ａ）乃至図１１（ｃ）は、本発明の第４の実施例を示すものであり、製造工程順に示す断面図。
【図１２】図１２（ａ）（ｂ）は、図１１（ｃ）に続く製造工程を示す断面図。
【図１３】図１３（ａ）乃至図１３（ｄ）は、本発明の第５の実施例を示すものであり、製造工程順に示す断面図。
【図１４】従来の半導体装置の一例を示す断面図。
【符号の説明】
【００９３】
２０…半導体基板、２１…Ｐ型ウェル領域、２２、２３、２４、２５、２６…フィールド酸化膜、２７…内部回路領域、２８…入力回路領域、３１、３２…Ｐ型ウェル領域、３４、３５…Ｎ型ウェル領域、３７〜４０…ゲート電極、ｎ-、ｐ-…ＬＤＤ領域、ｎ+、ｐ+…ソース／ドレイン領域、４１…側壁絶縁膜、４２…コバルトシリサイド層、４３…入力パッド、Ｎ１、Ｎ２…ＮチャネルＭＯＳトランジスタ、Ｐ１、Ｐ２…ＰチャネルＭＯＳトランジスタ、７１…半導体基板、７４…Ｐ型ウェル領域、７５、７６…Ｎ型ウェル領域、７８…ゲート電極、７９…Ｎ型のエクステンション拡散層、８０、８０ａ、８０ｂ…Ｐ型のエクステンション拡散層、８１…側壁絶縁膜、８２…Ｎ型のソース／ドレイン領域、８３、８４…Ｐ型のソース／ドレイン領域、８５…ＥＳＤ保護素子、８６…レジスト膜、９０…サリサイドブロック層からなる絶縁膜。
【図１】
2007067438.tif 000003
【図２】
2007067438.tif 000004
【図３】
2007067438.tif 000005
【図４】
2007067438.tif 000006
【図５】
2007067438.tif 000007
【図６】
2007067438.tif 000008
【図７】
2007067438.tif 000009
【図８】
2007067438.tif 000010
【図９】
2007067438.tif 000011
【図１０】
2007067438.tif 000012
【図１１】
2007067438.tif 000013
【図１２】
2007067438.tif 000014
【図１３】
2007067438.tif 000015
【図１４】
2007067438.tif 000016