(57)【要約】【課題】携帯用通信システムに採用できるマルチパスアクセス可能な半導体メモリ装置を提供することにある。【解決手段】半導体メモリ装置において、複数のプロセッサの数に対応して互いに独立的に設置されたポートと動作的に連結されて前記複数のプロセッサにより選択的にアクセスされ、メモリセルアレイ内に少なくとも１つ以上割当てられた共有メモリ領域と、任意のプロセッサが互いに異なったポートを通して同一ローアドレスとしてアクセスを試みライト動作モードとリード動作モードが順次求められる場合、１つのポートを通してライト動作が行われ、プリチャージ及びアクティブコマンドの印加なしに、リードコマンドが別の１つのポートを通して直ちに印加されてデータリードを行うようにするデータ伝送制御部と、を備える。【選択図】図１
2007172805.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
複数のプロセッサの数に対応して互いに独立的に設置されたポートと動作的に連結されて、前記複数のプロセッサにより選択的にアクセスされ、メモリセルアレイ内に少なくとも１つ以上で割当てられる共有メモリ領域と、
任意のプロセッサが互いに異なったポートを通して同一ローアドレスとしてアクセスを試み、ライト動作モードとリード動作モードとが順次求められる場合、１つのポートを通してライト動作が行われ、プリチャージ及びアクティブコマンドの印加なしに、リードコマンドが別の１つのポートを通して直ちに印加されてデータリードを行うようにするデータ伝送制御部と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記データ伝送制御部は、前記外部信号を論理組合せしてポートデコーディング信号を生成するコマンドデコーダと、
前記ポートデコーディング信号に応じてポート許容信号を生成するポート許容信号生成部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
携帯用通信システムにおいて、
第１設定タスクを行う第１プロセッサと、
第２設定タスクを行う第２プロセッサと、
前記第１，２プロセッサによりアクセスされる第１メモリ領域及び前記第２プロセッサによりアクセスされる第２メモリ領域を有するメモリセルアレイと、前記第１，２プロセッサのバスとそれぞれ対応的に連結される第１，２ポートと、前記第１，２プロセッサが互いに異なったポートを通じて同一ローアドレスとしてアクセスを試みライト動作モードとリード動作モードが順次求められる場合に入出力関連回路を制御し、前記ポートのうち１つのポートを通じてライト動作が行われ、プリチャージ及びアクティブコマンドの印加なしにリードコマンドが残りの他の１つのポートを通じて直ちに印加されてデータリードを行うようにするデータ伝送制御部とを含むダイナミックランダムアクセスメモリと、
を備えることを特徴とする携帯用通信システム。
【請求項４】
前記入出力関連回路は、
前記グローバルマルチプレクサと動作的に連結された入出力センスアンプと、前記入出力センスアンプと動作的に連結されたデータマルチプレクサと、前記データマルチプレクサと連結されたデータ出力バッファと、前記データ出力バッファと連結されて出力データをドライビングするデータ出力ドライバとからなるデータ出力パス回路と、
ポートに連結されたデータ入力バッファと、前記データ入力バッファに連結されてライトデータを１次的にドライビングする第１入力ドライバと、前記第１入力ドライバに連結されて前記ライトデータを２次的にドライビングする第２入力ドライバからなるデータ入力パス回路と、
を含むことを特徴とする請求項３に記載の携帯用通信システム。
【請求項５】
前記第１メモリ領域に行と列とのマトリックス形態で配置される複数のメモリセルは、１つのアクセストランジスタと蓄積キャパシタとからなるＤＲＡＭメモリセルであることを特徴とする請求項３に記載の携帯用通信システム。
【請求項６】
前記第１，２プロセッサは、前記第１メモリ領域のグローバル入出力ライン対と、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対と、前記ローカル入出力ライン対とはコラム選択信号により動作的に連結されるビットライン対と、前記ビットライン対に設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、前記ビットライン対にメモリセルを形成するアクセストランジスタとが連結されたメモリセルを、前記ポートを通して共有することを特徴とする請求項４に記載の携帯用通信システム。
【請求項７】
前記第１プロセッサが前記第１ポートを通して前記第１メモリ領域をアクセスするとき、前記第２プロセッサは前記第２ポートを通して前記第２メモリ領域をアクセスすることを特徴とする請求項６に記載の携帯用通信システム。
【請求項８】
半導体メモリ装置のデータアクセスを制御する方法において、
前記装置のメモリセルアレイ内に少なくとも１つ以上の共有メモリ領域と、互いに独立的な少なくとも２つ以上の入出力ポートとを準備する段階と、
印加される外部信号に応じて、前記ポートのうち選択された１つのポートと前記共有メモリ領域間のデータアクセスパスとを動作的に連結して、データライト動作を制御する段階と、
前記選択された１つのポートのほかにまた他のポートを通じて同一ローアドレスとして前記共有メモリ領域に対するアクセスが試みられリード動作モードが求められた場合、前記データライト動作が行われた後に、プリチャージ及びアクティブコマンドの印加なしにデータリードが行われるようにするために、リードコマンドを前記他のポートを通じて直ちに印加する段階と、
を備えることを特徴とする方法。
【請求項９】
前記選択された１つのポートを通じて第１プロセッサが前記共有メモリ領域をアクセスする場合に実質的に同時に第２プロセッサがまた他のポートを通じて前記共有メモリ領域以外の領域をアクセスすることができる請求項８に記載の方法。
【請求項１０】
前記データアクセスパスを動作的に連結する段階は、ポート共用のグローバル入出力ライン対を２つの入出力センスアンプ及びドライバのうち１つにスイッチングすることにより達成されることを特徴とする請求項８に記載の方法。
【請求項１１】
メモリセルアレイを活性化するための第１命令語及び入出力手段とこれに対応されるメモリ領域と、
第２命令語及び入出力手段とこれに対応されるメモリ領域と、
第１及び第２命令語と入出力手段の全てにより活性化されることができる共通メモリ領域と、
を有するメモリ装置において、
命令語と入出力手段間のデータ伝送の際、第１命令語及び入出力手段においてデータライト後のプリチャージと、第２命令語及び入出力手段においてアクティブ命令語なしに、リード命令語だけで命令語と入出力手段間にデータ伝送が行われるようにする伝送手段を有することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、より詳細には携帯用通信システムに採用することができるマルチパスアクセス可能な半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、複数のアクセスポートを有する半導体メモリ素子はマルチポートメモリともいわれ、特に２つのアクセスポートを有するメモリ素子はデュアルポートメモリといわれている。典型的なデュアルポートメモリは本分野において広く公知されたものであって、ランダムシーケンスでアクセス可能なＲＡＭポートと、シリアルシーケンスだけでアクセス可能なＳＡＭポートとを有するイメージプロセッシング用ビデオメモリである。
【０００３】
一方、上述のビデオメモリの構成とは異なり、ＳＡＭポートを有さずにＤＲＡＭセルで構成されたメモリセルアレイのうち、共有メモリ領域を複数のアクセスポートを通してリードまたはライトするためのダイナミックランダムアクセスメモリを、マルチポートメモリと区別するため、本発明ではマルチパスアクセス可能な半導体メモリ装置と称する。
【０００４】
今日の人間生活におけるユビキタス志向の趨勢に応じて、人間が扱う電子システムも目覚しく発展してきている。最近では、携帯用電子システム、例えば携帯用電話機及びＰＤＡなどのような電子機器において、その機能及び動作実行の高速化と円滑化を図るため、製造メーカは図１１に示すように複数のプロセッサを採用したマルチプロセッサシステムを具現している。
【０００５】
図１１を参照すると、第１プロセッサ１０と第２プロセッサ１２とは、接続ラインＬ１０を通して互いに連結され、ＮＯＲメモリ１４及びＤＲＡＭ１６は設定されたバスＢ１−Ｂ３を通して前記第１プロセッサ１０にバス接続され、ＤＲＡＭ１８及びＮＡＮＤメモリ２０は設定されたバスＢ４−Ｂ６を通して前記第２プロセッサ１２にバス接続されている。
【０００６】
ここで、第１プロセッサ１０は通信信号の変調及び復調を行うベースバンド処理機能を有し、第２プロセッサ１２は通信データの処理及びゲーム、娯楽などの実行のためのアプリケーション機能を有することができる。
【０００７】
セルアレイの構成において、ＮＯＲ構造のＮＯＲメモリセル１４とＮＡＮＤ構造のＮＡＮＤメモリ２０とはいずれもフローティングゲートを有するトランジスタメモリセルを有する不揮発性メモリであって、電源がオフされても消去してはならないデータ、例えば携帯用機器の固有コード及び保存データを貯蔵するために搭載される。また、前記ＤＲＡＭ１６，１８はプロセッサ１０，１２のデータ処理のためのメインメモリとして機能する。
【０００８】
しかし、図１１のようなマルチプロセッサシステムにおいては、各プロセッサごとにＤＲＡＭがそれぞれ対応的に割当てられ、且つ相対的に低速のＵＡＲＴ，ＳＰＩ，ＳＲＡＭインターフェースが使用されるため、データ伝送速度が十分に確保されず、サイズが増大し、さらにメモリ構成の費用も負担となっている。また、プロセッサ１０，１２間で互いに必要なデータをデータ伝送チャンネルＬ１２を通して受けるため、データの伝送が遅延されるとの問題点があった。これらの問題を解決し、占有サイズを縮小するとともにデータ伝送速度を高め、メモリの採用個数を減らすためのスキムが図１２に図示される。
【０００９】
図１２を参照すると、１つのＤＲＡＭ１７が第１及び第２プロセッサ１０，１２にバスＢ１，Ｂ２を通して連結されていることが特徴である。図１２のマルチプロセッサシステムの構造のように、２つのパスを通して１つのＤＲＡＭ１７をそれぞれのプロセッサ１０，１２がアクセスできるようにする場合、ＤＲＡＭ１７の２つのポートがバスＢ１，Ｂ２に対応して連結されることが求められる。しかし、通常のＤＲＡＭは図１３に示されるように単一ポートＰ０を有するメモリ１である。
【００１０】
通常のＤＲＡＭ構造の図１３を参照すると、メモリセルアレイは、ローデコーダＲＤ８及びコラムデコーダＣＤ７をそれぞれ有する第１−４バンク３，４，５，６から構成される。上部入出力センスアンプ及びドライバ３１３はマルチプレクサ３１１，３１２を通して第１バンク３または第３バンク５と動作的に連結され、下部入出力センスアンプ及びドライバ３１６はマルチプレクサ３１４，３１５を通じて前記第２バンク４または第４バンク６と動作的に連結される。例えば、第１バンク３内のメモリセルが選択され、その選択されたメモリセルに貯蔵されたデータがリードされる場合、リードされるデータの出力過程は以下のようである。
【００１１】
まず、選択されたワードラインが活性化された後に、内部のビットラインセンスアンプにより感知及び増幅されたメモリセルのデータが、該当するコラム選択ラインＣＳＬの活性化に従ってローカル入出力ライン対ＬＩＯ９に伝達される。ローカル入出力ライン対ＬＩＯ９に伝達されたデータは、第１マルチプレクサ２１のスイッチング動作によりグローバル入出力ライン対ＧＩＯ３１０に伝達され、グローバル入出力ライン対ＧＩＯ３１０に連結された第２マルチプレクサ３１１はグローバル入出力ライン対ＧＩＯ３１０のデータを上部入出力センスアンプ及びドライバ３１３に伝達する。入出力センスアンプ及びドライバ３１３により再度感知及び増幅されたデータは、パス部３１７を通してデータ出力ラインＬ５に出力される。
【００１２】
一方、第４バンク６内のメモリセルに貯蔵されたデータがリードされる場合、マルチプレクサ２４−マルチプレクサ３１５−下部入出力センスアンプ及びドライバ３１６−パス部３１７−データ出力ラインＬ５を順次経てデータが出力端ＤＱに出力される。
【００１３】
このように、図１３のＤＲＡＭ１は２つのバンクが入出力センスアンプ及びドライバを共有する構造を有し、データの入出力が１つのポートＰ０を通して行われる単一ポートメモリであることがわかる。つまり、図１３のＤＲＡＭ１は、図１１のシステムには適用できるが、図１２のようなマルチプロセッサシステムにはメモリバンクの構造及びポートの構造を理由として、適用が難しくなる。
【００１４】
図１２のようなマルチプロセッサシステムに適合したメモリを具現しようとする本発明者らの意図と同様、共有メモリ領域が複数のプロセッサによりアクセスされるような構成を有する先行技術がEugene P. Matterらにより発明され、開示されている（特許文献１）。これを図１４に示す。
【００１５】
図１４を参照すると、マルチプロセッサシステム５０において、メモリアレイ３５は第１，２，３部分３３，３１，３２からなる。メモリアレイ３５の第１部分３３は、ポート３７を通して第１プロセッサ７０のみによりアクセスされ、第２部分３１はポート３８を通して第２プロセッサ８０のみによりアクセスされ、第３部分３２は前記第１，２プロセッサ７０，８０の両方によりアクセスされる。ここで、メモリアレイ３５の第１，２部分３３，３１のサイズは第１，２プロセッサ７０，８０の動作負荷に依存して流動的に変更され、メモリアレイ３５のタイプはメモリタイプまたはディスク貯蔵タイプで具現される。
【００１６】
ＤＲＡＭ構造において第１，２プロセッサ７０，８０により共有される第３部分３２をメモリアレイ３５内に具現するためには、幾つかの課題が解決されなければならない。そのような課題の１つとして、メモリアレイ３５内のメモリ領域及び入出力センスアンプの配置と各ポートに対する適切なリード／ライトパス制御テクニックは、非常に重要な課題である。また、各ポートを通じてライト及びリードを行う場合、ポートの使用許可とデータ伝送の高速化のための動作タイム区間の短縮が必要になるのが実情である。
【００１７】
従って、２つ以上のプロセッサを有するマルチプロセッサシステムにおいて、ＤＲＡＭメモリセルアレイ内に割当てられた共有メモリ領域を共有する場合、ポート間のデータ伝送を行うための一層適切な解決策が求められている。
【特許文献１】米国特許公開  ＵＳ２００３／００９３６２８号
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、ＤＲＡＭメモリセルアレイ内に割当てられた共有メモリ領域を円滑にアクセスできるマルチプロセッサシステムを提供することにある。
【００１９】
本発明の他の目的は、１つ以上のプロセッサにより共有されるメモリ領域をメモリセルアレイ内に有し得る、マルチパスアクセス可能な半導体メモリ装置を提供することにある。
【００２０】
本発明のまた他の目的は、１つのアクセストランジスタと１つの蓄積キャパシタとからなるメモリセルを行と列とのマトリックス形態で備えたメモリセルアレイ内のメモリ領域が、互いに異なったパスを通してアクセスされることができるマルチパスアクセス可能なダイナミックランダムアクセスメモリを提供することにある。
【００２１】
本発明のまた他の目的は、ＤＲＡＭメモリセルアレイ領域で選択されたメモリセルのデータを２つのパス以上のパスのうち所望のパスを通して迅速にリードアウトすることができるＤＲＡＭのリード動作関連のパス制御回路を提供することにある。
【００２２】
本発明のまた他の目的は、２つ以上のパスのうち選択された１つのパスを通して提供されるライトデータをＤＲＡＭメモリセルアレイ領域内で選択されたメモリセルにライトした後、プリチャージ及びアクティブコマンドの印加なしに、リードコマンドが別の１つのポートを通して直ちに印加されてデータリードを行うことができる半導体メモリ装置を提供することにある。
【００２３】
本発明のまた他の目的は、メモリセルアレイ内に割当てられた共有メモリ領域を複数のプロセッサが円滑にアクセスすることにより、プロセッサ間データ伝送速度を速くするとともに、システムサイズをコンパクトにすることができるマルチパスアクセス可能な半導体メモリ装置を提供することにある。
【００２４】
本発明のまた他の目的は、メモリセルアレイ内の専用及び共有メモリ領域の配置と各ポートに対する適切なライト／リードパス制御とを高速のデータプロセッサに合うように具現した、改善されたまたは新規のモバイル向けメモリ構造及び方法を提供することにある。
【００２５】
本発明のまた他の目的は、任意のプロセッサが互いに異なったポートを通して同一ローアドレスとしてアクセスを試み、ライト動作モードとリード動作モードとが順次求められた場合に、１つのポートを通してライト動作が行われるようにした後、プリチャージ及びアクティブコマンドの印加なしにリードコマンドが別の１つのポートを通して直ちに印加されてデータリードを行うことができるマルチパスアクセス可能なダイナミックランダムアクセスメモリを提供することにある。
【課題を解決するための手段】
【００２６】
このような目的を達成するために本発明の一実施例による半導体メモリ装置は、複数のプロセッサの数に対応して互いに独立的に設置されたポートと動作的に連結されて、前記複数のプロセッサにより選択的にアクセスされ、メモリセルアレイ内に少なくとも１つ以上割当された共有メモリ領域と、任意のプロセッサが互いに異なったポートを通して同一ローアドレスとしてアクセスを試み、ライト動作モードとリード動作モードとが順次求められる場合、１つのポートを通してライト動作が行われ、プリチャージ及びアクティブコマンドの印加なしに、リードコマンドが別の１つのポートを通して直ちに印加されてデータリードを行うようにするデータ伝送制御部と、を備える。
【００２７】
好ましくは、前記データ伝送制御部は、前記外部信号を論理組合せしてポートデコーディング信号を生成するコマンドデコーダと、前記ポートデコーディング信号に応じてポート許容信号を生成するポート許容信号生成部と、を備える。
【００２８】
本発明の他の実施例による携帯用通信システムは、第１設定タスクを行う第１プロセッサと、第２設定タスクを行う第２プロセッサと、前記第１，２プロセッサによりアクセスされる第１メモリ領域と前記第２プロセッサによりアクセスされる第２メモリ領域を有するメモリセルアレイ、前記第１，２プロセッサのバスとそれぞれ対応的に連結される第１，２ポート、及び前記第１，２プロセッサが互いに異なったポートを通じて同一ローアドレスとしてアクセスを試み、ライト動作モードとリード動作モードが順次求められる場合に入出力関連回路を制御し、前記ポートのうち１つのポートを通じてライト動作が行われ、プリチャージ及びアクティブコマンドの印加なしにリードコマンドが残りの他の１つのポートを通じて直ちに印加されてデータリードを行うようにするデータ伝送制御部を含むダイナミックランダムアクセスメモリと、を備える。
【００２９】
好ましくは、前記入出力関連回路は、前記グローバルマルチプレクサと動作的に連結された入出力センスアンプ、前記入出力センスアンプと動作的に連結されたデータマルチプレクサ、前記データマルチプレクサと連結されたデータ出力バッファ、及び前記データ出力バッファと連結されて出力データをドライビングするデータ出力ドライバからなるデータ出力パス回路と、ポートに連結されたデータ入力バッファ、前記データ入力バッファに連結されてライトデータを１次的にドライビングする第１入力ドライバ、及び前記第１入力ドライバに連結されて前記ライトデータを２次的にドライビングする第２入力ドライバからなるデータ入力パス回路と、を含むことができる。
【００３０】
好ましくは、前記第１メモリ領域に行と列とのマトリックス形態で配置される複数のメモリセルは、１つのアクセストランジスタと蓄積キャパシタとからなるＤＲＡＭメモリセルであることができる。
【００３１】
好ましくは、前記第１，２プロセッサは、前記第１メモリ領域のグローバル入出力ライン対と、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対と、前記ローカル入出力ライン対とはコラム選択信号により動作的に連結されるビットライン対と、前記ビットライン対に設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、前記ビットライン対にメモリセルを形成するアクセストランジスタとが連結されたメモリセルを、前記ポートを通して共有することができる。
【００３２】
本発明のまた他の実施例による半導体メモリ装置のデータアクセスを制御する方法は、前記装置のメモリセルアレイ内に少なくとも１つ以上の共有メモリ領域と互いに独立的な少なくとも２つ以上の入出力ポートとを準備する段階と、印加される外部信号に応じて前記ポートのうち選択された１つのポートと前記共有メモリ領域間のデータアクセスパスとを動作的に連結してデータライト動作を制御する段階と、前記選択された１つのポートのほかにまた他のポートを通じて同一ローアドレスとして前記共有メモリ領域に対するアクセスが試みられリード動作モードが求められた場合、前記データライト動作が行われるようにした後、プリチャージ及びアクティブコマンドの印加なしにデータリードが行われるようにするために、リードコマンドを前記他のポートを通じて直ちに印加する段階と、を備える。
【００３３】
好ましくは、前記選択された１つのポートを通じて第１プロセッサが前記共有メモリ領域をアクセスする場合に実質的に同時に第２プロセッサがまた他のポートを通じて前記共有メモリ領域以外の領域をアクセスすることができる。
【発明の効果】
【００３４】
本発明によれば、メモリセルアレイ内に割当てられた共有メモリ領域を複数のプロセッサが円滑にアクセスできるとともに、特別なデータ伝送モードの場合にプリチャージ及びアクティブコマンドの印加なしにリード動作が行われるため、プロセッサ間データ伝送速度が速くなり、システムサイズがコンパクトになり、システムにおいて占めるメモリのコストを大幅に削減できるという利点がある。従って、一層改善され且つ好ましい競争力のあるマルチプロセッサシステムを提供できるとの効果がある。
【発明を実施するための最良の形態】
【００３５】
以下、本発明に従い、マルチプロセッサシステムに採用するのに適合したマルチパスアクセス可能な半導体メモリ装置に係る好ましい実施例が添付図を参照して説明される。
【００３６】
以下の実施例において多くの特定詳細が図面を参照に説明されているが、これは本分野の通常の知識を有する者に対して本発明の一層徹底した理解を助けることのみを意図したものであり、そのほかの意図なしに説明されていることに注目されたい。しかし、本発明がこれらの特定な詳細なしにも実施可能であることは、本分野の当業者により理解されるだろう。別の例、公知方法、通常のＤＲＡＭ及び回路は、本発明の要旨を明確にするために詳しく説明されない。
【００３７】
図１は本発明の一実施例によるマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムのブロック図である。図１を参照すると、携帯用通信システムは、第１設定タスクを行う第１プロセッサ１０と、第２設定タスクを行う第２プロセッサ１２と、第１，２プロセッサ１０，１２によりアクセスされる共有メモリ領域をメモリセルアレイ内に有するＤＲＡＭ１７とを備える。また、前記携帯用通信システムは、連結ラインＬ１４を通じて前記第２プロセッサ１２と連結される液晶ディスプレー部ＬＣＤ１３を含むことができる。
【００３８】
限定されるのではないが、図１に示される前記ＤＲＡＭ１７は、互いに独立的なポートＡ，Ｂを有する。便宜上ポートＡを第１ポートとすると、これはシステムバスＢ１を通じて第１プロセッサ１０と連結される。また、ポートＢを第２ポートとすると、これはシステムバスＢ２を通じて第２プロセッサ１２と連結される。
【００３９】
ここで、第１プロセッサ１０は通信信号の変調及び復調を行うモデム機能またはベースバンド処理機能をプロセッシングタスクとして有することができるし、第２プロセッサ１２は通信データの処理及びゲーム、動映像、娯楽などの実行のためのアプリケーション機能をプロセッシングタスクとして有し得る。また、システムバスＢ１が１６ビットである場合、システムバスＢ２は１６ビットまたは３２ビットｘ１６、ｘ３２として設定されることができる。
【００４０】
図１に示されるように、デュアルポートを有するＤＲＡＭ１７は、データとプロセッサ１０，１２に実行されるべき命令との貯蔵に使用され、プロセッサ１０，１２のプロセッシングタスクが一層円滑になるようにするために、各ポート別に互いに独立的な入出力パスを有することができる。つまり、図１の携帯用通信システムにおいては、共有メモリ領域を内部に有するメモリセルアレイを採用するため、図１１に示されるようなプロセッサ１０，１２間に設置されるデータ伝送チャネルＬ１２が除去される。
【００４１】
図１のシステムは移動通信デバイス（例えば携帯電話機）、双方向無線通信システム、単方向ページャ、個人用通信システム、または携帯用コンピュータなどのような携帯用コンピューティングデバイス或いは携帯用通信デバイスとすることができる。本発明の範囲と応用がこれらに限定されるのではないことを理解されたい。
【００４２】
図１のシステムにおいて、プロセッサの個数は三つ以上に拡張されることができる。システムのプロセッサはマイクロプロセッサ、ＣＰＵ、デジタル信号プロセッサ、マイクロコントローラー、縮小命令セットコンピュータ、複合命令セットコンピュータ、またはそれと類似したものとすることができる。しかし、システム内のプロセッサの個数により本発明の範囲が制限されないことを理解されたい。なお、本発明の範囲はプロセッサが同一または異なった場合であっても、プロセッサのある特別な組合せに限定されない。
【００４３】
以下、図１のＤＲＡＭ１７内の共有メモリ領域の配置関係とプロセッサによるアクセス動作の詳細を、メモリ装置の内部を示す図を参照して説明する。以下の説明は、本発明の理解を助けることのみを意図したものである。
【００４４】
図２には、図１のマルチパスアクセス可能なＤＲＡＭのメモリ領域とポートの配置関係がブロック図で示される。
【００４５】
図２において、三つのメモリ領域１０１−１０３がメモリセルアレイ１００の内部に配置される。第１メモリ領域１０１は第１ポートＰＯＡを通じて第１プロセッサ１０によりアクセスされ、第３メモリ領域１０３は第２ポートＰＯＢを通じて第２プロセッサ１２によりアクセスされ、第２メモリ領域１０２は第１，２ポートＰＯＡ，ＰＯＢをそれぞれ通じて第１，２プロセッサ１０，１２の両方によりアクセスされる配置構造が図示される。
【００４６】
つまり、第２メモリ領域１０２は共通メモリ領域で、第１メモリ領域１０１は第１プロセッサ１０により、第２メモリ領域１０３は第２プロセッサ１２によりそれぞれアクセスされる専用メモリ領域である。三つのメモリ領域１０１−１０３はそれぞれＤＲＡＭのバンク単位で構成され、１つのバンクは例えば６４Ｍｂｉｔ，１２８Ｍｂｉｔ，２５６Ｍｂｉｔ，５１２Ｍｂｉｔ，１０２４Ｍｂｉｔの蓄積容量を有し得る。共有メモリ領域１０２内に行と列のマトリックス形態で配置される複数のメモリセルのそれぞれは、１つのアクセストランジスタと蓄積キャパシタとからなるＤＲＡＭメモリセルであることができる。
【００４７】
図２において例えば、第１プロセッサ１０が第１ポートＰＯＡを通じて第２メモリ領域１０２をアクセスするとき、第２プロセッサ１２は実質的に同時に第２ポートＰＯＢを通じて第１，３メモリ領域１０１，１０３のうちいずれか１つのメモリ領域をアクセスできるが、このようなマルチパスアクセス動作はポートを通じて入出力パスを適切に制御することにより具現できる。
【００４８】
図２において、１つの共有メモリ領域１０２と２つのポートＰＯＡ，ＰＯＢが配置されているが、本発明はこれに限定されず、複数のプロセッサの数に対応する数だけポートを設置できるし、複数のプロセッサにより共通にアクセスされる共有メモリの個数も複数個に増加配置できるのは勿論のことである。
【００４９】
このように、メモリセルアレイ内に割当てられた共有メモリ領域を複数のプロセッサが円滑にアクセスできる場合、図１１のデータ伝送チャネルＬ１２が除去され、共有メモリ領域１０２を通じてプロセッサ間のデータ伝送がなされる。例えば、第２メモリ領域１０２に対し第１プロセッサ１０のアクセス要請（例えば、データライト要求）が第１ポートＰＯＡを通じて入り、第２メモリ領域１０２に対し第２プロセッサ１２のアクセス要請（例えば、データリード要求）が第２ポートＰＯＢを通じて入る場合を想定すれば、まず、アクセスを試みたプロセッサがポートの占有権を当然に有する必要性があるため、第１プロセッサ１０がポートＰＯＡの占有優先権を有するようになる。
【００５０】
前記第１プロセッサ１０のアクセス要請により、第２メモリ領域１０２の特定メモリセルに対するライト関連の動作が全部終了してから、第２プロセッサ１２が第２ポートを占有し第２メモリ領域１０２の特定メモリセルからデータをリードアウトするリード動作が実行されるべきである。
【００５１】
ここで、ライト動作モードを細部的に区分すると、ライトのためのアクティブタイム区間、実質的なデータライトタイム区間、ライト以後のプリチャージタイム区間に大別される。また、リード動作モードはリードのためのアクティブタイム区間、実質的なデータリードタイム区間、リード以後のプリチャージタイム区間に大別される。
【００５２】
ここで、任意のプロセッサが互いに異なったポートを通じて同一ローアドレスとしてアクセスを試み、ライト動作モードとリード動作モードが順次求められた場合、上述のようなタイム区間を減らし得るといえば、これはデータ伝送に所要されるタイムを短縮できるのに違いない。例えば、上述の場合に占有された１つのポートを通じてライト動作が行われるようにした後、ライト動作以後のプリチャージ及びリード動作以前のアクティブコマンドの印加なしに、リードコマンドが別の１つのポートを通じて直ちに印加されてデータリードを行うと、データ伝送タイムが大幅に短縮されるようになる。
【００５３】
図２においてデータ伝送制御部１２０は任意のプロセッサ１０，１２が互いに異なったポートＰＯＡ，ＰＯＢを通じて同一ローアドレスとしてアクセスを試み、ライト動作モードとリード動作モードが順次求められる場合、１つのポートＰＯＡを通じてライト動作が行われるようにした後、プリチャージ及びアクティブコマンドの印加なしにリードコマンドが別の他のポートＰＯＢを通じて直ちに印加されてデータリードを行う。図２において矢印符号ＡＷ１は第１ポートＰＯＡでのアクティブ及びライトをさし、矢印符号ＡＷ２は第２ポートＰＯＢでのリード及びプリチャージをさす。従って、データ伝送制御部１２０の制御機能によりプリチャージ及びアクティブコマンドのタイム区間が図３に示されるように省略される。
【００５４】
図３は図２のライト及びリード動作の概略的な動作タイミング図である。コマンドＣＭＤの信号波形Ａ−Ａは第１ポートＰＯＡでのアクティブコマンド印加区間を、信号波形Ａ−Ｗは第１ポートＰＯＡでのライトコマンド印加区間を、信号波形Ｂ−Ｒは第２ポートＰＯＢでのリードコマンド印加区間を、信号波形Ｂ−ＰＲＥは第２ポートＰＯＢでのプリチャージ印加区間をそれぞれさす。つまり、タイム区間Ｔ１において、第１ポートＰＯＡでのプリチャージコマンド印加区間及び第２ポートＰＯＢでのアクティブコマンドの印加区間が除去されることがわかる。
【００５５】
このように幾つかのコマンド印加タイム区間が除去され、リード動作が行われる場合にプロセッサ間のデータ伝送速度が速くなる。また、１つのメモリがシステムに搭載されるため、システムサイズがコンパクトになり、且つシステムにおいて占めるメモリのコストが大幅に減少される。
【００５６】
図４は図２のデータ伝送制御部１２０の細部ブロック図であって、外部信号ＭＲＳＥＴ＿ＡＰ，ＭＲＳＥＴ＿ＢＰ，ＧＲＡＮＴ＿ＴＲＡＮＳを論理組合せてポートデコーディング信号ＮＤＡ，ＮＤＢを生成するコマンドデコーダ１２２と、前記ポートデコーディング信号ＮＤＡ，ＮＤＢに応じてポート許容信号ＧＲＡＮＴ＿Ａ，ＧＲＡＮＴ＿Ｂを生成するポート許容信号生成部１２４と、を含む。
【００５７】
信号ＭＲＳＥＴ＿ＡＰ及びＭＲＳＥＴ＿ＢＰは、プロセッサから印加されるコマンドにより生成されるポート占有要請信号である。信号ＧＲＡＮＴ＿ＴＲＡＮＳは、プロセッサにより与えられるアクティブマスタ信号ＰＭＡＳと、ＤＲＡＭの内部でライト終了を知らせるライト終了信号ＰＷＲＢとをゲーティング部１２１が論理組合せすることにより生成される。つまり、ポート許容信号ＧＲＡＮＴ＿Ａが活性化した場合に、ポートのうち選択された１つのポートＰＯＡと共有メモリ領域１０２との間のデータアクセスパス（図２のＢ１−２）が形成される。
【００５８】
同様に、ポート許容信号ＧＲＡＮＴ＿Ｂが活性化された場合に、ポートのうち選択された１つのポートＰＯＢと共有メモリ領域１０２との間のデータアクセスパス（図２のＢ２−２）が形成される。
【００５９】
ここで、データアクセスパスは各ポート別に入出力関連回路が独立的に形成され、スイッチングにより選択された１つの入出力関連回路が活性化される。入出力関連回路は大きくデータ出力パス回路とデータ入力パス回路とに分けられる。データ出力パス回路は、入出力センスアンプと、入出力センスアンプと動作的に連結されたデータマルチプレクサと、データマルチプレクサと連結されたデータ出力バッファと、データ出力バッファと連結されて出力データをドライビングするデータ出力ドライバと、からなる。データ入力パス回路は、入出力パッドに連結されたデータ入力バッファと、データ入力バッファに連結されてライトデータを１次的にドライビングする第１入力ドライバと、第１入力ドライバに連結されてライトデータを２次的にドライビングする第２入力ドライバと、からなる。
【００６０】
複数のプロセッサ１０，１２は、共有メモリ領域１０３のグローバル入出力ライン対と、グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対と、ローカル入出力ライン対とはコラム選択信号により動作的に連結されるビットライン対と、ビットライン対に設置されてビットラインのデータを感知増幅するビットラインセンスアンプと、ビットライン対にメモリセルを形成するアクセストランジスタとが連結されたメモリセルを、対応のポートを通して共有することができる。
【００６１】
図５は図４のデータ伝送制御部の具体的具現例を示す回路図である。回路素子９０，９１−１０１は、図面を基準にして左側から示されるようなワイヤリング構造を有することにより、コマンドデコーダ１２２を構成する。また、回路素子１０２−１１６は、図面を基準にして右側から示されるようなワイヤリング構造を有することにより、ポート許容信号生成部１２４を構成する。ポート許容信号生成部１２４内のＮＡＮＤゲート１０６に印加される信号ＰＳＥＬＦ＿ＡＰ，ＰＳＥＬＦ＿ＢＰは、ポート許容を要求するときにシステムのプロセッサから提供される信号である。
【００６２】
図６は本発明の実施例に従いプロセッサに採用されるコマンド発生器の概略的具現例を示す回路図であって、第１，２プロセッサ１０，１２が互いに異なったポートを通してアクセスを試み、ライと動作モードとリード動作モードとが順次求められる場合、第１プロセッサ１０のコマンド発生器１０−１の回路と第２プロセッサ１２のコマンド発生器１２−１の具現回路が示される。
【００６３】
前記第１プロセッサ１０のコマンド発生器１０−１は、第１ポートのプリチャージコマンドの生成のためのＮＡＮＤゲート１００及びインバータ１１１を含む。前記第２プロセッサ１２のコマンド発生器１２−１は、アクティブコマンドの生成のためのＮＡＮＤゲート１２０及びインバータ１２１と、リードコマンドの生成のためのマルチプレクサ１２３及びインバータ１２４，１２５と、プリチャージコマンドの生成のための回路素子１２６−１３０とを含む。
【００６４】
図７ないし図９は、図６に係る信号発生のタイミング図である。まず、図７（ａ）および（ｂ）を参照すると、ノーマルケースとトランスファケースにおけるコマンド発生器１０−１のコマンド発生動作のタイミングが示される。ここで、ノーマルケースは前記第１，２プロセッサ１０，１２が互いに異なったポートを通じてアクセスを試み、ライト動作モードとリード動作モードとが順次求められる場合であっても、アクセスしようとするローアドレスが異なっている場合である。つまり、トランスファケースはデータ伝送のパス短縮のために存在するものであって、同一ローアドレスの場合に適用されるのである。トランスファケースにおいて、第１プロセッサ１０のコマンド発生器１０−１はプリチャージの論理をロー状態として出力するため、上述の場合にライト動作以後のプリチャージ動作は起こらない。
【００６５】
図８（ａ）〜（ｃ）を参照すると、ノーマルケースにおけるコマンド発生器１２−１のコマンド発生動作のタイミングが図示される。ここで、ノーマルケースは前記第１，２プロセッサが互いに異なるポートを通してアクセスを試み、ライト動作モードとリード動作モードとが順次求められた場合であっても、アクセスしようとするローアドレスが異なる場合である。ノーマルケースにおいて、第２プロセッサ１２のコマンド発生器１２−１はアクティブの論理をハイ状態として出力するため、上述の場合にリード動作以前のアクティブ動作が起こることがわかる。
【００６６】
図９（ａ）〜（ｄ）を参照すると、トランスファケースにおけるコマンド発生器１２−１のコマンド発生動作のタイミングが図示される。ここで、トランスファケースは前記第１，２プロセッサが互いに異なるポートを通してアクセスを試み、ライド動作モードとリード動作モードとが順次求められる場合、アクセスしようとするローアドレスが同一の場合である。トランスファケースにおいて、第２プロセッサ１２のコマンド発生器１２−１はアクティブの論理をロー状態として出力するため、上述の場合にリード動作以前のアクティブ動作が省略される。そして、リードコマンドが直ちに第２ポートを通して印加され、図３に示したようにリード動作が実行されてプロセッサ間のデータ伝送が迅速に行われる。このように、トランスファケースはデータ伝送のパス短縮のために存在するものであって、同一ローアドレスの場合に適用される。
【００６７】
図１０は本発明によるプロセッサに採用されるアドレス比較器の具体的な具現例示図であって、複数の排他的論理和の否定ゲートＥＮＯＲ１−ＥＮＯＲｎとＮＡＮＤゲートとから構成される。各プロセッサのローアドレスを同一重さのビットどうしで比較してゲーティングを行うことにより、２つのポートでアクセスしようとするメモリセルのローアドレスが同じかどうかが判別される。
【００６８】
このように、占有された１つのポートを通してライト動作が行われた後、ライト動作以後のプリチャージ及びリード動作以前のアクティブコマンドの印加なしに、リードコマンドが別の１つのポートを通して直ちに印加されてデータリードを行うことにより、データ伝送タイムが大幅に短縮されるとの利点がある。
【００６９】
上述では本発明の実施例を図面をもって説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明が属する分野の当業者には明らかなことである。例えば、本発明の技術的思想の範囲内でメモリ内部のバンク構成及び回路構成とアクセス方法を多様に変形または変更できるのは勿論のことである。
【００７０】
例えば、三つのメモリ領域中２つを共有メモリ領域に、残りの１つを専用メモリ領域として指定するか、三つのメモリ領域の全てを共有メモリ領域として設定することができるだろう。また、デュアルプロセッサの場合を例として説明したが、三つ以上のプロセッサがシステムに採用される場合には、１つのＤＲＡＭに三つ以上のポートを設置し、特定のタイミングでに三つのうち１つのプロセッサが設定された共有メモリをアクセスすることができる。そして、ＤＲＡＭの場合を挙げたが、これに限定されず、ＳＲＡＭ及び不揮発性メモリなどにも本発明の技術的思想を拡張することが可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施例によるマルチパスアクセス可能なＤＲＡＭを有するマルチプロセッサシステムのブロック図である。
【図２】図１におけるマルチパスアクセス可能なＤＲＡＭのメモリ領域とポートの配置関係を示すブロック図である。
【図３】図２のライトとリード動作に対する概略的動作タイミング図である。
【図４】図２のデータ伝送制御部の細部ブロック図である。
【図５】図４のデータ伝送制御部の具体的な具現例を示す回路図である。
【図６】本発明の実施例に従いプロセッサに採用されるコマンド発生器の概略的な具現例を示す回路図である。
【図７】図６に係る信号発生のタイミング図である。
【図８】図６に係る信号発生のタイミング図である。
【図９】図６に係る信号発生のタイミング図である。
【図１０】本発明によるプロセッサに採用されるアドレス比較器の具体的な具現例示図である。
【図１１】携帯用通信デバイスに採用された通常のマルチプロセッサシステムのブロック図である。
【図１２】本発明によるメモリを採用したマルチプロセッサシステムのブロック図である。
【図１３】典型的なＤＲＡＭメモリのメモリセルアレイの内部構造を示すブロック図である。
【図１４】従来技術によるマルチプロセッサシステムのメモリアレイ部分を示すブロック図である。
【符号の説明】
【００７２】
１０  第１プロセッサ
１２  第２プロセッサ
１３  液晶ディスプレー部
１７  ＤＲＡＭ
Ｌ１０  接続ライン
Ｌ１４  連結ライン
Ｂ１  システムバス
Ｂ２  システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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