(57)【要約】【課題】  ドレイン近傍における電界集中を充分に緩和できる低濃度ドレイン領域を有する半導体装置を安定的に製造する方法を提供する。【解決手段】  仮のゲート電極をマスクにして低濃度ドレイン領域の形成を行い、層間絶縁膜を成膜した後に仮のゲート電極を除去して層間絶縁膜をマスクにして低濃度ドレイン領域に自己整合的にチャネルドープイオン注入を行う。【選択図】  図１
2007005489.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面にゲート絶縁膜を形成する第１の工程と、前記ゲート絶縁膜上に仮のゲート電極を形成する第２の工程と、前記仮のゲート電極をマスクとして不純物注入を行うことで基板表面に低濃度拡散領域を形成する形成する第３の工程と、前記仮のゲート電極以外の領域に絶縁膜を形成する第４の工程と、前記仮のゲート電極を除去する第５の工程と、前記絶縁膜をマスクとして前記仮のゲート電極が除去されることによって形成された絶縁膜の開口部にMOSトランジスタのVthを制御するためのチャネルドープイオン注入を行う第６の工程と、前記絶縁膜の開口部に実際に用いるゲート電極とを形成する第７の工程から成る半導体装置の製造方法。
【請求項２】
前記第５の工程の後に、チャネル領域の半導体基板表面を露出し、新たなゲート酸化膜を形成する工程を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第６の工程の後に、チャネル領域の半導体基板表面を露出し、新たなゲート酸化膜を形成する工程を有する請求項１記載の半導体装置の製造方法。
【請求項４】
前記第４の工程において、一旦、全領域に絶縁膜を形成した後に、前記仮のゲート電極上面の絶縁膜を除去することによって、仮のゲート電極以外の領域に絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜をマスクにして、絶縁膜の開口部にパンチスルー防止イオン注入を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜の厚さは1000Å以上である請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低濃度ドレイン領域を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
MOSトランジスタの製造において、ドレイン近傍における電界緩和のために用いる低濃度ドレイン領域の形成は一般的に次のように行われている。先ず、Vth制御のためのチャネルドープイオン注入を行う。その後にゲート電極を成膜形成し、このゲート電極をマスクにして低濃度ドレイン領域に自己整合的にイオン注入を行う。この方法の場合、トランジスタのチャネル全面に渡って均一なVthを得るために、チャネル領域よりも広い範囲、つまり低濃度ドレイン領域にもオーバーラップさせてチャネルドープイオン注入が行われるのが通常である。
【特許文献１】特開２００２−１９８５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
背景技術で述べたように、従来の製造方法の場合、MOSトランジスタのチャネル全面に渡って均一なVthを得るために、チャネル領域よりも広い範囲、つまり低濃度ドレイン領域にもチャネルドープイオン注入が行われる。低濃度ドレイン領域は、Wellと反対の極性の不純物を注入して、極性を打ち返すことによって得ている。そのため、一般的に低濃度ドレイン領域の濃度は、ばらつきを抑えるために、Wellとチャネルドープイオン注入による総濃度の10倍程度より高い濃度の不純物を注入して極性を打ち返している。しかし、このようにして得られたMOSトランジスタでは低濃度ドレイン領域における電界緩和が充分ではなく、例えばインパクトイオン化によるキャリアの発生が多すぎる、という問題が生じる場合がある。ドレイン近傍における電界集中を充分に緩和するためには低濃度ドレイン領域の濃度を薄くするが、あまり薄くすると不純物の打ち返し倍率が低下してしまい、特にWellと同じ導電型のイオンをVthの制御のために用いる場合、出来上がりの低濃度ドレイン領域の濃度ばらつきが大きくなってしまい、そのため、安定したトランジスタ特性が得られないという課題があった。そこで本発明は、ドレイン近傍における電界集中を充分に緩和できる濃度の薄い低濃度ドレイン領域の形成が、製造工程によってばらつかず、安定的にできることを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、上記課題を解決するため、MOSトランジスタの製造において、仮のゲート電極を形成し、この仮のゲート電極をマスクにして自己整合的に低濃度ドレイン領域の形成を行い、次に層間絶縁膜を成膜して仮のゲート電極を除去し、層間絶縁膜をマスクとして自己整合的にチャネル領域にのみイオン注入を行い、その後に実際に用いるゲート電極を形成することを課題解決のための手段とする。
【発明の効果】
【０００５】
本発明により、ドレイン近傍における電界集中を充分に緩和できる濃度の薄い低濃度ドレイン領域の形成が、製造工程によってばらつかず、安定的にできる。具体的には、この製造方法によって、Vth制御用のチャネルドープイオンが自己整合的にゲート電極の直下のみに均一に注入され、且つ、低濃度ドレイン領域形成のための不純物がゲート電極以外の領域に自己整合的に注入されることになる。本発明の製造方法によると、チャネルドープイオンは低濃度ドレイン領域には注入されないため、低濃度ドレイン領域形成のための不純物はWellのみを打ち返すだけでよいことになるため、低濃度にしても充分な打ち返し倍率が得られる。そのため、ばらつきの小さい、安定的な特性が得られる。
【発明を実施するための最良の形態】
【０００６】
以下に本発明の実施するための最良の形態を説明する。半導体基板上に不純物濃度1E16(cm-3)程度のWell領域を形成し、Field酸化膜を形成する。次に厚さ150Å程度のゲート酸化膜を形成し、その上に厚さ4000Å程度の多結晶シリコンを成膜する。この多結晶シリコン膜を、フォトリソグラフィー法を用いてゲート電極の形状に整形する。このゲート電極に整形された多結晶シリコンを仮のゲート電極と呼ぶ。次に、この仮のゲート電極をマスクにして、自己整合的にWellとは逆伝導型の不純物を注入し、不純物濃度1E17(cm-3)程度の低濃度ドレイン領域を形成する。次に高濃度に不純物が注入されるソースとドレイン領域を形成する領域をフォトリソグラフィーにより形成し、フォトレジストをマスクにしてソースとドレイン領域への不純物注入を行う。次にフォトレジストを除去した後に厚さ6000Å程度の層間絶縁膜を成膜する。この層間絶縁膜をCMP(Chemical Mechanical Polishing)法を用いて厚さ3500Å程度まで研磨し、層間絶縁膜に埋まっていた仮のゲート電極を露出させる。この仮のゲート電極を選択的エッチング法により除去し、この層間絶縁膜をマスクにして、自己整合的にVth制御のためのチャネルドープイオン注入を行う。  このようにすれば、低濃度ドレイン領域の不純物濃度には全く影響を及ぼさずに、チャネル領域に均一なチャネルドープイオン注入を行うことができる。次に厚さ4000Å程度の多結晶シリコンを成膜して、低抵抗化する。これにエッチバック法を用いて、多結晶シリコンが層間絶縁膜の凹部にのみ残るようにする。この多結晶シリコンが実際に用いられるゲート電極となる。次に層間絶縁膜を成膜して、コンタクトホールを設け、メタル配線を形成し、パッシベーション膜を成膜する。以上により、Vth制御のためのチャネルドープイオンはチャネル領域のみに自己整合的に注入され、また、低濃度ドレイン領域形成のためのイオン注入はチャネル以外の領域のみに自己整合的に注入されたMOSトランジスタが得られる。この場合、低濃度ドレイン領域には、従来オーバーラップして注入されていたチャネルドープイオンが全く注入されないため、低濃度ドレイン領域はWellのみを打ち返せばよいということになる。そのため、低濃度ドレイン領域の濃度を更に薄くしても充分な打ち返し倍率が確保できる。よって、ドレイン近傍における電界集中を充分に緩和できる濃度の薄い低濃度ドレイン領域の形成が、製造工程によってばらつかず、安定的にできるようになる。
【実施例１】
【０００７】
本実施例を図１に沿って説明する。図1は本発明の実施例１における低濃度ドレイン領域を所有するMOSトランジスタの製造方法の工程断面図である。
先ず半導体基板表面１にWell領域２を形成し、次に素子分離のためのField酸化膜３を形成する。次に半導体基板表面を清浄にした後にゲート酸化膜４を形成する。次に多結晶シリコン膜を成膜し、フォトリソグラフィー法を用いてゲート電極の形状に形成する。このゲート電極の形状に形成された多結晶シリコン５を仮のゲート電極と便宜的に呼ぶ。この仮のゲート電極５をマスクにして、5E11(cm-2)〜2E13(cm-2)程度のイオン注入６を行い、濃度2E16(cm-3)〜1E18(cm-3)程度の低濃度ドレイン領域７を形成する。このようにすれば、低濃度ドレイン領域はチャネル領域に対して自己整合的に形成される。次にフォトレジストを成膜し、フォトリソグラフィー法によりゲート電極から0.2um〜3.0umオフセットさせて、高濃度拡散領域を形成するところのフォトレジストを除去する。このフォトレジストをマスクにして5E15(cm-2)程度のイオン注入を行い、ソース／ドレイン領域８を形成する。次に3000Å〜10000Å程度の層間絶縁膜９を成膜した後に、CMP(Chemical Mechanical Polishing)法を用いて仮のゲート電極５と同等の厚さまで研磨して、層間絶縁膜９に埋まっていた仮のゲート電極５を露出させる。この仮のゲート電極５を選択的エッチング法により除去し、この層間絶縁膜９をマスクにして、自己整合的にVth制御のためのチャネルインプラ１０を行う。このようにすれば、低濃度ドレイン領域の不純物濃度には全く影響を及ぼさずに、チャネル領域のみに均一なチャネルドープイオン注入を行うことができる。次に厚さ4000Å程度の多結晶シリコンを成膜して、低抵抗化する。この多結晶シリコンをエッチバック法により、層間絶縁膜の凹部にのみ残るようにエッチングする。この多結晶シリコンが実際に用いられるゲート電極１２となる。次に層間絶縁膜１３を成膜して、コンタクト１４を設け、メタル配線１５を形成し、パッシベーション膜１６を成膜する。以上により、Vth制御のためのチャネルドープイオン１０はチャネル領域のみに自己整合的に注入され、また、低濃度ドレイン領域７形成のためのイオン注入はチャネル以外の領域のみに自己整合的に注入されたMOSトランジスタが得られる。
【実施例２】
【０００８】
実施例１では、フォトレジストマスクを用いて高濃度のソース／ドレイン領域８の位置を決めていたが、サイドスペーサーを用いて位置を決めても実施例１と同様の効果が得られる。
【実施例３】
【０００９】
実施例１では、仮のゲート電極５形成前に形成したゲート酸化膜４をそのまま最終的なゲート酸化膜として用いていたが、例えば仮のゲート電極５の除去によるゲート酸化膜４へのダメージが懸念される等の理由でゲート酸化膜の膜質が問題になる場合、仮のゲート電極５除去後に、或いはチャネルドープイオン注入１０の後に、一旦除去して、新たなゲート酸化膜を形成することもできる。
【実施例４】
【００１０】
実施例１では、CMP法を用いて層間絶縁膜９に埋まった仮のゲート電極５の上面を露出させていたが、エッチバック法を用いてもよい。またCMP法で平坦化を行った後にエッチング法を用いて仮のゲート電極５の上面を露出させてもよい。或いは、層間絶縁膜９の形成において、コート法や、酸化膜上のみに絶縁膜を選択的に成長させる方法等を用いて、はじめから仮のゲート電極５のないところにのみ層間絶縁膜が形成されるようにしてもよい。
【実施例５】
【００１１】
実施例１では、仮のゲート電極に多結晶シリコンを用いていたが、マスクとして利用するだけなので、他の材料を用いてもよい。
【実施例６】
【００１２】
チャネルドープイオン注入１０を行う際に、ソース／ドレイン間のパンチスルーを抑えるためにパンチスルー防止用イオン注入を行ってもよい。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施例を示す半導体装置の工程断面図。
【図２】従来の半導体装置の実施例を示す工程平面図。
【符号の説明】
【００１４】
１：半導体基盤
２：Ｗｅｌｌ領域
３：フィールド酸化膜
４：ゲート酸化膜
５：仮のゲート電極
６：低濃度ドレイン領域形成のための不純物注入
７：低濃度ドレイン
８：高濃度のソースとドレイン
９：層間絶縁膜
１０：チャネルドープイオン注入
１１：チャネルドープイオン注入領域
１２：ゲート電極
１３：層間絶縁膜
１４：コンタクト
１５：メタル配線
１６：パッシベーション膜
【図１】
2007005489.tif 000003
【図２】
2007005489.tif 000004