(57)【要約】【課題】本発明の目的は、チップコスト増加やスループットの低下を招くことのない微細なパターン形成を備えた半導体集積回路装置の製造方法を提供する。【解決手段】本発明によれば、ゲート（電極または配線）をパターンニングするステップを有する半導体集積回路装置の製造方法であって、レジストマスクによりゲート上のハードマスクをパターニングした後、レジストマスクを除去し、前記ハードマスクを用いて、ゲート材料側面に反応生成物が残らないドライエッチング条件によりゲート材料側面を細線化し、I型ゲートを形成することを特徴とする。【選択図】  図１
2007053391.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜上にゲート材料を成膜し、
当該ゲート材料上にマスク層を形成し、
当該マスク層上に反射防止層を形成し、
当該反射防止層上にレジストパターンを形成し、
当該レジストパターンを前記マスク層に転写したのち前記レジストパターンと反射防止層を除去し、
前記パターンが転写されたマスク層をマスクとして前記ゲート材料をＲＦバイアスが印加されたプラズマでエッチングすることによりＩ型形状のゲート電極を形成し、
当該Ｉ型ゲート電極の側面全体を自発エッチング条件で細線化し、
前記マスク層を除去することを特徴とする半導体装置の製造方法。
【請求項２】
ゲート絶縁膜上にゲート材料を成膜する工程と、該ゲート材料上にマスク層を形成する工程と、回路パターンを該マスク層に転写する工程と、前記パターンが転写されたマスク層をマスクとして前記ゲート材料膜をエッチングすることによりＩ型形状のゲート電極を形成するゲート電極形成工程と、前記マスク層を除去する工程と、前記ゲート電極幅の寸法検査工程とを含む半導体装置の製造方法であって、
前記ゲート電極形成工程が、
ＲＦバイアスの印加されたプラズマを用いて前記ゲート材料を垂直方向にエッチングすることによりゲート電極層を形成する第１のエッチング工程と、
自発エッチングにより、当該ゲート電極層の側壁を細線化する第２のエッチング工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記細線化または第２のエッチングをHClを含むガスで行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２に記載の半導体装置の製造方法において、
前記Ｉ型形状のゲート電極の形成および第１のエッチングを、ベースガスにＦ系ガスが添加されたガスで行うことを特著とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、前記Ｆ系ガスが、SF6、NF3、CF4のいずれかであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート材料は、Poly-Siであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１から５のいずれか１項に記載の半導体装置の製造方法において、
前記マスクが、SiO2膜あるいはSiN膜により形成されたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に係わり、特に、リソグラフィー解
像限界を超えた50nm以下のCMOSのゲート電極加工を高歩留りで量産する半導体集
積回路装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の中には、DRAM等に代表されるメモリと、マイクロプロセ
ッサ（MPU）に代表されるロジックLSIまたは、システムLSIが存在する。
半導体集積回路装置（LSI）の製造工程の一つであるゲート電極の形成は、ゲー
ト絶縁膜とゲート電極膜を成膜する工程、回路パターンをマスク層に転写するマ
スク形成工程、ゲート電極膜をエッチングにより加工するゲートエッチング工程
、レジストや残留ハロゲンガスを除去するアッシング工程、そしてエッチング異
物や変質物を除去する洗浄工程から成るのが一般的である。そして、ゲート電極
を形成した後、ソース/ドレイン形成形成工程を経て、コンタクト形成工程へと
続く。
【０００３】
半導体集積回路装置（LSI）の低消費電力、高速化の要求により、年々、微細
化が進行している。表1に示すように、ITRS(International Technology Roadmap
for Semiconductor)  2000(SC.2)によると、テクノロジーノード（T.N）は、昨
年度版よりさらに微細化されることが明記されている。すなわち、ＬＳＩの微細
化で要求されている加工技術として、ゲート長（チャネル長方向のゲート寸法）
の細線化が挙げられる。
【０００４】
【表１】
2007053391.tif 000003
【０００５】
なお、ゲート長の細線化に関わる技術は、例えば、（1）特開平5-136402号公
報、（2）特開平6-209018号公報、（3）2000 DRY PROCESS SYMPOSIUM  P121-P12
5 、        
(4)第48回応用物理学会関係連合講演会  講演予稿集（２００１.３）30p-YE-10 
, P776等に開示されている。
【０００６】
【特許文献１】特開平5-136402号
【特許文献２】特開平6-209018号
【特許文献３】2000 DRY PROCESS SYMPOSIUM  P121-P125
【特許文献４】第48回応用物理学会関係連合講演会  講演予稿集（２００１.３）30p-YE-10,P776
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明を成すにあたり、発明者等によるゲート細線化の検討を、図面を参照し
、以下に述べる。
マスク形成工程においては、0.18mmデザインルールでは KrFレーザ（波長248nm
）と位相シフトマスク等の超解像技術を備えた露光装置を用い、かつレジストの
下層に反射防止膜を備えた多層マスク構造が必須となっている。この反射防止膜
には、有機系反射防止膜(BARC: Bottom  Anti-Reflection  Coating),無機系反
射防止膜（BARL: Bottom  Anti-Reflection layerまたは、SiON：酸窒化シリコ
ン）の2種類が使用される。また、次世代の0.10mm以下対応の露光光源としてArF
エキシマ・レーザ（波長193nm）の使用が検討されている。
【０００８】
マスク形成工程、並びにゲートエッチング工程で使用されるドライエッチング
は、真空容器内で反応性ガスをプラズマ化し、イオンアシスト反応を利用する方
法が広く使用されている。プラズマを生成する手段として、真空容器内に導入し
たエッチング用ガスに電磁波を照射し、そのエネルギーによってガスを解離させ
る。この電磁波とプラズマとの相互作用の方式によってプラズマ生成方式が区分
される。代表的なプラズマ源として、容量結合型プラズマ（CCP: Capacitive  C
oupled  Plasma）、誘導結合型プラズマ(ICP: Inductive Coupled Plasma)、ECR
(Electron Cyclotron Resonance)プラズマが存在する。CCP、ICP、ECRに使用さ
れる電磁波は、13.56MHz,27MHz、ECRの場合は、2.45GHzのμ波や450MHz等のUHF
波が使用される。
【０００９】
このようなドライエッチング装置では、プラズマの特性を決定するエッチング
ガス種や処理圧力や電磁波のパワーと化学反応の特性を決定する試料設置温度と
イオンを試料にひきこむRFバイアスパワー等といった装置パラメータを調節する
ことで加工形状を制御している。このとき使用するエッチングガスは、被エッチ
ング膜の種類に応じて、適当なガスを選択することで達成している。例えば、マ
スク形成工程で使用されるBARCエッチングの場合、O2にCl2、CF4やN2を添加した
り、希釈ガスとしてArを添加したガスを使用する。また、BARLやSiO2エッチング
は、C4F8、C5F8等のフルオロカーボンガスにO2、COにAr希釈をしたガスを使用す
る。ゲート電極エッチングの場合、WやWSi層は、CF4やSF6にCl2、N2、O2を添加
したガス、PolySi層には、CF4、Cl2、HBr、NF3にO2やHeを添加したガスを使用す
る。
【００１０】
ゲートエッチング工程においては、ゲート下部、すなわちゲート長がデバイス
特性を決定する主要因となるため、3s10%以下の高精度な寸法制御性が求められ
てきた。したがって、マスク寸法からの寸法シフト（CDシフト、CD：Critical D
imension）を最低に抑える、すなわち限りなく垂直に加工する必要がある。
【００１１】
また、先の表1に示したように、低消費電力、高速化の要求により、年々、ゲ
ート電極の微細化が進行している。さらに、先進的な半導体メーカにおいては、
本ロードマップの前倒しを進めており、2003年で50nmのゲート長の製品を出荷す
ることを目標としている。
図７、図８は、発明者等の検討に基づき、微細化するゲート長と露光寸法の推移
をそれぞれ示したものである。
図７において、2003年には、露光寸法701が100nmに対して、製品（例えばMPU）
のゲート長702で50nmが必要とされるため、露光寸法701より50nm細線化すること
が求められる。2003年以降における露光寸法701は、ArFレーザ（波長193nm）を
用いた露光技術による寸法である。現在、レジスト材料を含めた露光特性や装置
価格に課題があるため、KrFレーザによる露光寸法180nmからゲート長の細線化を
図る可能性も出てきた。
【００１２】
図８は、図７に示したゲート寸法加工を実現するために必要なレジスト膜厚の
推移を示す。特に、ライン804は露光に必要なレジスト膜厚の推移、ライン805は
BARCエッチング後のレジスト膜厚（残り膜厚）の推移を示したものである。
図７および図８より、例えば、露光寸法100nm（2003年）を解像させるためには
、図８に示すようにレジスト膜厚は300nm以下と薄膜化が必要であることが明ら
かになった。これは、露光後の現像液の表面張力によるレジストパターンの倒れ
を回避する目安として、レジストの膜厚がおおよそ解像寸法の約3倍以下とされ
ている理由による。
一方、ゲート長の微細化が進行しても、反射防止膜（BARC）の膜厚は光源の波長
に対する吸収係数、透過率により一義的に決定されるため、その厚さ方向への変
化はない。同様に、ゲート電極に必要な厚さも、ドーパント打ち込み電圧低減の
限界や、熱拡散によるドーパントのゲート絶縁膜突抜けの問題回避から、薄膜化
は100nmくらいが限界である。
【００１３】
以上のように、微細化が進行するゲート長を加工する場合、図８に示すように
露光に必要なレジスト膜厚804は薄くなるにも関わらず、被エッチング膜（BARC,
BARL,ハードマスク、ゲート電極）の厚さはあまり変化しない。このため、2003
年以降、マスク細線化後のレジスト残膜805が、BARC、BARL、ハードマスク、pol
ySi等のエッチングに必要なマスク膜厚803より小さくなるため、マスクの細線化
のみではゲート電極（ゲート長）の細線化ができないことが明らかになった。
【００１４】
マスク寸法より細いゲート長を形成する場合、プロセス工程の増加によるチッ
プコスト増加、トータルスループット低下が問題となる。
また、例えば上記公知文献（2）（3）（4）に開示されているようなゲート電極
をT型、ノッチ型に加工した場合、ゲート加工後の寸法検査が適用できない。す
なわち、ゲート上部からゲートを観察しても本来のゲート長（ゲート酸化膜に接
するゲート長）を測定することができないため、経時変化によるゲート寸法の変
動に対応できない。ゲート寸法の変動は、デバイスの特性がばらつく原因となる
ため、歩留まりが低下、もしくは、装置清掃によるスループット低下という問題
が生じた。
T型、ノッチ型ゲートで寸法検査を行う場合は、新規な方法（スキャトロメトリ
：scatterometry）や電気的な抵抗測定機等）が考えられる。しかしながら、新
規装置購入にコストが発生することになる。
本発明の目的は、チップコスト増加やスループットの低下を招くことのない微細
なパターン形成を備えた半導体集積回路装置の製造方法を提供することにある。
本発明の他の目的は、歩留まりおよびスループット向上を図った半導体集積回路
装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明は、ゲート（電極または配線）をパターンニングするにあたり、レジス
トマスクによりハードマスクをパターニングした後、レジストマスクを除去し、
前記ハードマスクを用いて、ゲート材料側面に反応生成物が残らないドライエッ
チング条件によりゲート材料側面を細線化し、I型ゲートを形成することを特徴
とする半導体集積回路装置の製造方法にある。
【発明の効果】
【００１６】
本発明によれば、露光限界以下の微細なゲート長の加工において、レジスト厚
さが不足するという問題もなく、50nm以下のゲート長を有するI型ゲートを形成
することが出来る。特に、ゲート電極側面全体を細線化したI型ゲートを、下地
抜けなく、かつ0〜150nm程度の任意の細線化量で形成することも可能になった。
このため、ゲート加工寸法の測定がプロセスインラインで可能となり、歩留まり
およびスループット向上を図った半導体集積回路装置の製造方法を提供すること
ができる。すなわち、露光寸法以下の微細なゲート長の加工に必要なゲート細線
化を行う場合、新たなプロセスフローや新たな寸法測定方法を導入することなく
、寸法管理ができる。このため、トータルスループットが低下することなく、高
歩留まりで量産することができる。そして、チップコストの上昇を防止でき、安
価な半導体集積回路装置をユーザに提供することができる。
【発明を実施するための最良の形態】
【００１７】
〈実施の形態１〉
図１(a)は本発明によるI型ゲートを形成するプロセスフローの概略図を示す。そ
して、図１(b)はハードマスクを用いたI型ゲート加工時の断面図を示す。図1（b
）において、Si基板（ウエハ）100主面にゲート絶縁膜101が形成されている。ゲ
ート絶縁膜101上には、ハードマスク103を用いて、ゲート電極102がその側壁全
体に亘って細線化されている。この細線化については、後で詳しく説明する。
ところで、Siゲート垂直エッチング技術においては、一般にエッチング時にゲー
トの側壁に側壁保護膜（反応生成物）が形成されてしまう。このために、I型ゲ
ートの細線化を行うことはプロセスを増やさない限り困難とされた。この側壁保
護膜の組成は、SiOxといったSi酸化物やSiClx、SiBrxといった反応生成物で構成
される。したがって、側壁保護膜を形成しないためには、ゲート加工を行うメイ
ンエッチングステップにおいて、O2を添加しないか、反応生成物の揮発性を向上
させることで解決することができることになる。
【００１８】
図９は、SiHxBr(4-X)の沸点901、SiSiHxCl(4-X) の沸点902 ,SiHxF(4-X)の沸
点903がHの価数によってどのように変化するかを示したものである。SiBr、SiCl
、SiFの順で沸点が低下、すなわち、揮発性が増加し、Hの価数が増加するほど揮
発性が増加することがわかる。したがって、揮発性の高いSi反応生成物を形成す
るためには、Fを含むガスを使用するか、Cl、BrにHを適宜添加したガスを使用す
ることで実現することができる。
上記のような側壁保護膜を生成しないプロセスは、下地選択性が低いため、50nm
以上の細線化を行う場合には、上記方法に加えて新たな細線化ステップが必要で
あった。細線化しつつ、下地抜けが起きないためにはゲート絶縁膜とのエッチン
グレートの選択比は200以上必要である。なお、下地膜はゲート絶縁膜としてのS
iO2膜より成る。
発明者等により新たに下地選択性の高い細線化ステップを発見した。本発明のよ
うにO2を添加しないで下地選択性を確保する場合、RFバイアス0W(zero Watt)、
すなわち自発エッチング(spontaneous etching)を適用すればよい。
表2は、Cl2とHClガスにおける自発エッチレート(spontaneous etching rate)を
測定した結果を示している。RFバイアス0Wで、HClを使用することで、SiO2エッ
チレートは0nm/min だが、PolySiエッチングレートが51.7nm/minとCl2より5倍も
早いため短時間で細線化することができ、下地選択性に対して有利であることが
分かった。
【００１９】
【表２】
2007053391.tif 000004
【００２０】
この結果は、図９に示したようにHを含むとSi反応生成物の揮発性が増加する
ことに起因する。
以上の結果より、細線化ステップとしてHを含むガスで自発エッチ(spontaneous 
etching)させることにより、下地抜けがなく、50nm以上の細線化を実現すること
ができることが分かった。
図２を参照し、５０nmまたはそれ以下のゲート長を有するI型ゲートを得る実施
の形態を以下に説明する。ゲート電極形成工程は図１に示した本発明の基本構成
に従がうものである。特に、図２に示す本実施の形態は、有機物を使用しないマ
スク（ハードマスク）を用いてゲート加工を行う方法である。なお、実施に適用
されるウエハは8インチウエハである。
【００２１】
まず、図２(a)はレジストマスクを所定の回路パターンにパターンニングした
露光完了直後の半導体集積回路装置の製造過程を示す断面図である。図２(a)に
おいて、Si基板205内に素子分離のための浅溝分離領域（STI:Shallow TrenchIso
lation）206が選択的に形成されている。STI 206で区画されたSi基板205の表面
にはゲート絶縁膜としての厚さ10nm以下のSiO2膜204が熱酸化により形成されて
いる。SiO2膜204上にはゲート電極となるPolySi層203がCVD法により形成され、
そのPolySi層203上にハードマスク用の絶縁膜208が形成される。ハードマスクを
使用することでゲート加工時の寸法精度とゲート絶縁膜(熱酸化膜)との選択性を
向上できる。ハードマスク材料としては、無機系絶縁膜である「TEOS」(Tetraet
hyl orthosilicate)、HLD(High Temperature Low Pressure Decomposition)等の
SiO2膜や、SiN膜が選択される。ここでは、一例としてTEOS  208が形成される。
TEOS  208上に反射防止膜であるBARC 202がスピンコーテイングにより形成され
ている。BARC 202はスピンコーテイングにより形成されるため、その主面は平坦
面を有する。そして、BARC 202主面にはレジストマスク201が通常のホトリゾグ
ラフィ技術を用いてパターニングされる。
続いて、図２(b)に示すように、BARC 202、TEOS 208をエッチングし、レジスト2
01のパターンをTEOS 208に転写させる。
続いて、図２(c)に示すように、レジスト201とBARC 202をアッシングにより除去
する。  
このアッシング工程には、ICPやμ波プラズマを利用する方法や、常圧で発生さ
せたO3を利用する方法が適用される。プラズマを利用する場合、レジスト反応速
度を増加させる目的でO2にCF4やCHF3等のフロロカーボンガスや、H2/N2還元性ガ
スを添加する場合もある。
続いて、UHF-ECRプラズマエッチング装置を用いて、パターン転写されたTEOS 20
8a、208bをマスクにて、I型ゲート（電極）形成を以下のステップにより行う。
なお、本実施の形態に用いられるUHF-ECRプラズマエッチング装置の主要構成を
図３に示す。
【００２２】
まず、ME1(Main Etch 1)ステップを3%SF6  添加のCl2ガスプラズマで、RFバイ
アス(301) 40W、UHFパワー(302) 500Wにて、Poly-Si材料202を垂直エッチングす
る。このとき、O2添加量は0ccである。すなわち、O2添加を行わないことにより
エッチングにより形成されたPoly-Si材料202の側壁に側壁保護膜が被着されない
ようにする。側壁保護膜が被着されないため、SF6のフッ素と側壁のSi材料とが
反応し、サイドエッチングが進行する。また、ウエハにはRFバイアス印加をして
いることによりサイドエッチングされた側壁は垂直性を得ることができる。図２
(d)は、ゲート酸化膜203上にpolySi材料202の残膜量211を30nmとするような時間
でME1ステップから、引き続き行われるME2(Main Etch 2)ステップに切り替えた
直後での断面形状を示している。このようにO2を添加しないため、従来において
存在していた側壁保護膜が形成されず、両サイドで25nmずつ細線化された側壁21
1が得られる。
【００２３】
次に、ME2(Main Etch 2)ステップには、3% O2添加ガスを用いた。下地のゲー
ト絶縁膜（熱酸化膜）204近傍でO2添加した理由はゲート絶縁膜204とPoly-Si材
料203との選択性を確保するためにある。このME2ステップで終点判定を行った直
後での断面形状を図２(e)に示す。添加したO2によって、SiOxといった酸化物系
やSiClx、SiBrxといった反応生成物系から成る側壁保護膜211が形成されるため
、細線化が停止している。また、ゲート絶縁膜204との界面付近にはテール212が
、STI(シャロートレンチアイソレーション)206形成工程で発生した段差部にはエ
ッチ残り213が存在する。
【００２４】
ME2ステップ終了の後、従来のCl2/O2、HBr/O2、あるいはAr、He等の希釈ガス
からなるOE(Over Etch)ステップを行うことで、ゲート絶縁膜204 との界面付近
のテール212 、段差部のエッチ残り213 を除去する。この結果、図２(f)に示す
ような垂直形状を得ることができる。
上記ステップによりゲートエッチングが終了した後、HF溶液でTEOSマスク208a、
208bを除去する。この結果、図２(g)に示すような露光寸法よりも細線化された
寸法214を持つゲート電極が得られる。しかも、ゲート絶縁膜204に接するゲート
電極203a（203b）の底面の寸法とゲート電極203a（203b）の上部の寸法(214)は
、ほぼ等しい。すなわち、I型ゲートが達成される。
【００２５】
続いて、エッチング工程での異物や汚染を除去するための洗浄工程では、溶液
を用いたウェット洗浄が行われる。溶液として、NH4OH/H2O2,HCl/H2O2水溶液やH
F溶液が用いられる。発生する汚染の種類に応じて混合比、時間、溶液温度等を
調整して使用される。使用されるHF溶液には、SiO系のハードマスクをSiに対し
て選択的に除去することが可能である。
しかる後、図２(g)に示したI型ゲートは、ゲート寸法の検査が行われる。図２(g
)に示した形状は、インラインでのパターン計測に適した、半導体集積回路装置
の製造過程で一般的に用いられている側長SEM(Critical dimension scanning el
ectron microscopy)により検査される。この検査工程では、側長SEMを用いてウ
エハ上部から寸法を計測する。ウエハをそのまま真空内に入れ、電子線でウエハ
主面に対して走査するため、非破壊検査が可能である。また、ウエハ内で測定点
を座標管理することによって、処理前後で同じ位置の寸法を測定することが出来
る。
【００２６】
このようにプロセスインラインでのゲート寸法検査が可能になるため、エッチ
ング装置の経時変化に起因したCD変動に対しても、即座に、そのエッチング装置
にフィードバックすることができる。
なお、本実施の形態は、側壁保護を形成しないME1ステップにSF6を添加したが、
ガス系のベースガスをCl2、HCl、HBr等とした上で、F系ガス（SF6、NF3、CF4）
の添加量とRFバイアスを適宜選択することで細線化量を制御することもできる。
また、ゲート電極のドープ量によっては、p-polySiのマスク直下のドーパント濃
度が高い部分で細線化が行われにくいが、ME1をさらに細分化し、上記のような
ガス系を適宜選択、ステップ化することによって、p、n-polySiでも形状差なく、
細線化することができる。
I型ゲート形成には、UHF-ECRプラズマエッチング装置を使用したが、本発明は、
ガス種の選択が主となるので、ICPやCCP等の他のプラズマ源をもつエッチング装
置を使用しても基本的には制御方法は同じである。
I型ゲート形成後、ソース/ドレイン形成工程は、概略的には、図５(a)に示すよ
うに、ゲート電極（203）自体をマスクにして所定不純物イオンを打ち込むこと
により低濃度拡散層504を形成する。続いて、図５(b)に示すように、サイドウォ
ールスペーサ507を、成膜およびエッチングにより形成する。そして、矢印で示
したように所定不純物イオンを打ち込こむことにより高濃度拡散層508を形成す
る。
〈実施の形態２〉
前記実施の形態１の変形例を、以下に説明する。
実施の形態１のME1ステップにより、図２(d)に示したゲート断面形状に加工した
のち、ME2ステップでもO2添加せず、HClガスにて終点をとった。O2添加していな
ため、図２(e)および図２(f)においては側壁保護膜212が形成されていない状態
となる。この状態の図面は割愛した。
その後、HCl、Rfバイアス 0W(zero Watt)にて自発エッチ(spontaneous etching)
を
50 sec.の間、処理することで、図２(g)に示す細線化されたゲート形状を得るこ
とがで
きた。
【００２７】
本実施の形態によれば、側壁保護膜を形成せずに、HClの自発エッチを用いる
こと
でゲート電極の側壁をさらに細線化できる。
本実施の形態によれば、50 sec.で50nm細線化したが、HClによる細線化量は、時
間に比例することがわかっているので、時間制御により任意の細線化を行うこと
ができる。この細線化ステップで処理したのち、必要に応じて、OE(Over Etchin
g)ステップを挿入することで、図２(e)に示したような段差部のエッチ残り213等
を除去することができる。
【００２８】
なお、前記ME１ステップに続くME１ステップで、処理圧力0.4Pa、3%O2添加し
て選択エッチングを進行させた。そして、ME2ステップで終点判定を行った後、
上記HClによる細線化ステップを挿入した実験を試みた。この場合、側壁保護膜
ができ、サイドエッチが停止する現象が確認できた。このことは、O2分圧が12mP
a（0.4PaＸ3%）以下のプラズマ雰囲気中でのエッチングでないと側壁保護膜が形
成され、細線化を抑制することを示している。終点判定法には、反応生成物やエ
ッチャントがプラズマ中で発光することを利用し、その時間変化をモニタする方
法が適用される。
したがって、側壁保護膜を形成せず、細線化が進行する条件としてO2分圧を12mP
a以下とする必要があることが分かった。
【００２９】
また、本実施の形態の変形例として、膜厚干渉計を用いて、図２(d)に示すpol
ySi残膜量210を計測し、そのpolySi残膜量210が50nm~30nmで、ME1ステップから
ゲート電極側面全体を細線化するステップ（RFバイアス：0w）に切り替えた。自
発エッチングのため、イオンアシスト反応が抑制され、ゲート絶縁膜204が1nm程
度まで極薄化した場合でも下地（ゲート絶縁膜）の抜けが生じることなく加工す
ることができた。
本実施の形態においては、細線化ステップにHClを用いたが、Hを含むハロゲンガ
ス（HBr、HI）や、また、He希釈H2ガス等を添加したCl、HBrガスを用いても、細
線化レートは遅くなるが、細線化効果あることが確認された。
本実施の形態において、I型ゲート形成には、前記実施の形態１と同様、図３に
示すUHF-ECRプラズマエッチング装置が適用されるが、ICPやCCP等の他のプラズ
マ源をもつエッチング装置を使用しても基本的には制御方法は同じである。
また、マスク細線化とゲート細線化とを1処理室内もしくは真空搬送行う方法と
合わせて使用することで、KrF等の露光寸法180nmから50nmゲートへ細線化するこ
とも可能である。
【００３０】
上記実施の形態１，２においては、ゲート絶縁膜としてシリコン酸化膜（SiO2
膜）の場合を示したが、Al2O3、Ta2O5、酸窒化膜(Oxinitride film)あるいは高
誘電体膜(High-k材料)が採用された場合、上記実施の形態１，２のいずれかの方
法で細線化することが可能である。
〈実施の形態３〉
上記実施の形態１，２と比較してマスク占有率が異なる場合、I型ゲートプロセ
スの制御方法についての実施の形態を以下に説明する。
上記実施の形態１，２はウエハ（８インチウエハ）内でマスク占有率が3%であっ
たが、このマスク占有率が50%へと増加すると、ウエハの中心部でサイドエッチ
が停止する現象が確認された。これは、加工ウエハのマスク占有率が増加し、ハ
ードマスクであるTEOS 208a,208bの反応生成物から供給されるO2がウエハ中心部
で多いことが原因であると推定される。
したがって、マスクのエッチレートを低減させる、または、滞在時間を小さくす
る、反応物の組成比率を少なくする（すなわち、エッチャントの組成を増加させ
る）必要がある。
マスクのエッチレート低減に効果的な方法は、RFバイアスを40Wから10Wに下げる
ことである。この時の熱酸化膜のエッチングレートは、35nm/minから23nm/minに
低下した。
一方、滞在時間は、t=（処理圧力）×（容積）/（ガス流量）で表されるため滞
在時間を低下させるためには、圧力を低下、容積を低減、ガス流量を多くするこ
とで中心部でのサイドエッチ停止の現象を低減することができる。エッチャント
組成を増加させるためには、SF6を増加させればよい。なお、容積とはエッチン
グ装置の処理室の容積を言う。
以上の滞在時間を短くする方法とエッチャント比率を増加する方法とRFバイアス
低減と合わせて使用することで、より広いマスク占有率60%以下のウエハに対し
て対応することができる。
【００３１】
具体的には、マスク占有率50%のサンプルにおいては、ウエハ中心部での細線
化停止の現象は、ME1ステップを10%にSF6添加量を増加、流量を1.5倍、RFバイア
ス10Wと低減することで改善することができた。
また、上記の結果より、熱酸化膜レートを35nm/min以下にすることで、マスク占
有率3%以上の製品ウェハにおいてI型ゲートを形成できることが分かった。
次に、マスク材料が変化した場合においても、同様にマスクエッチレートを考察
することで指針を得ることができる。マスク材料がSiNの場合、細線化された側
壁が面荒れする現象が確認された。マスクからは、反応生成物としてNが発生し
ていることが推測される。そこで、ME2で3%N2添加を行いNの影響を調べてみると
、側壁の面荒れが大きくなるという現象が確認でされた。したがって、ME1条件
でSiNレートが高い場合も側壁が荒れることが推測される。10%SF6添加Cl2  RF10
W条件のSiNエッチレートを測定したところ、51nm/minあった。そこで、エッチン
グレート低下させるため、CF4/HClガスを使用することで、SiNレートを24nm/min
と低下させた条件を使用すると、側壁面荒れ改善し100nm細線化することができ
た。
【００３２】
本実施の形態において、I型ゲート形成には、前記実施の形態１と同様、図３
に示すUHF-ECRプラズマエッチング装置が適用されるが、ICPやCCP等の他のプラ
ズマ源をもつエッチング装置を使用しても基本的には制御方法は同じである。た
だし、本プロセスは、チャンバーからの石英材料から放出される酸素が細線化を
停止させるため、電磁波導入窓に電界が集中するICPプラズマを使用する場合は
、窓削れのレート(rate)も30nm/min以下に押さえた条件を選択する必要がある。
上記実施の形態1〜３のそれぞれで使用したウエハは８インチであった。ウエハ
が１2インチの場合、RFバイアスを、2,25倍（単位面積あたりの出力を同じにす
る）することで対応することができる。
〈実施の形態４〉
High-K（絶縁膜）/メタルゲート構造のトランジスタを形成する実施の形態を以
下に説明する。本実施の形態では、ダミーゲートを利用したダマシンゲートに適
用した。
例えば、1017/cm3程度のP型シリコン基板418に、上記上記実施の形態1〜３いず
れかの方法により、図４(a)に示すI型のダミーゲート電極404を形成する。その
後、図４(a)に示すように、例えば、打ち込みエネルギー40keV、打ち込み量2×1
015/cm2のヒ素イオンの打ち込みを、矢印407で示すようにダミーゲート電極404
に対して垂直に行い、高濃度拡散層406を形成する。続いて、例えば、打ち込み
エネルギ-20keV、打ち込み量2×1013/cm2のリンをウエハの角度を30°に傾けて
、打ち込んで低濃度拡散層405を形成する。図４(a)では、リンの打ち込み方向を
矢印402で示す。なお、クレーム(claims)中でのゲートはこのダミーゲートを含
むものである。
このように、I型ダミーゲート電極404を形成した後、イオン打ち込みの角度を変
化させることでスペーサ膜を成膜することなく、高濃度拡散層と低濃度拡散層を
連続工程で形成することができる。
その後、NH4OH/H2O2,HCl/H2O2水溶液やHF溶液で洗浄し異物、金属汚染を除去す
る。そして、酸化膜から成るストッパ層408、TEOS（ハードマスク）403を除去す
る。
続いて、図４(b)に示すダミーゲートのゲート長809を測長SEMにより寸法検査を
行う。
続いて、基板418主面上に絶縁層410を成膜し、その絶縁層10をCMP処理（Chemica
l Mechanical Polishing）により、ダミーゲートの表面を露出すると図４(c)の
断面形状が得られる。すなわち、ダミーゲート404は絶縁層10によって埋め込ま
れた構造となる。
続いて、ダミーゲート電極404をストッパ層411までエッチバックもしくは、ウェ
ットエッチした後、洗浄によりストッパ層411を除去する。
洗浄工程の後、Ta2O5、Al2O3やSiNからなるHigh-k材料413を成膜し、W等のメタ
ルゲート電極材料412を成膜する（図４(d)）。その後、メタルゲート電極材料41
2をエッチングすることでT型のメタルゲート417を形成する。
そして、層間絶縁層415を成膜した後、ソース/ドレインにコンタクトプラグ416
を形成し、配線層414をつくることで図４(e)のメタルゲート構造を形成すること
ができる。
本発明を利用することで、露光寸法以下のゲート長が形成でき、かつ、I型ゲー
トを使用することで、高濃度拡散層と低濃度拡散層を同時にイオン打ち込みで形
成することができるため、工程の短縮が可能となる。
【００３３】
本実施の形態において、I型ゲート形成には、前記実施の形態１と同様、図３
に示すUHF-ECRプラズマエッチング装置が適用されるが、ICPやCCP等の他のプラ
ズマ源を持つエッチング装置を使用しても基本的には制御方法は同じである。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明
したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能である。以下、その具体例を列挙する。
（１）  前記実施の形態１では、ハードマスクを用いたゲート電極の細線化を説
明した。
しかし、図６に示したようなレジスト601、BARL 607のマスク構造から成るウエ
ハ（サンプル）が準備され、TEOSマスクと同様な方法で、I型ゲートを形成する
ことができる。この場合、図２(c)に示したTEOSマスク208a,208bがBARLマスクに
置き換わることになる。そして、BARLマスクがパターンニングされた後は、前記
実施の形態１で説明した図２(d)に示すステップへ進む。なお、図５に示したよ
うに、BARL 207はCVD法により形成された無機系の反射防止膜であり、その表面
はSTI 206の段差がそのまま現れる。
【図面の簡単な説明】
【００３４】
【図１】(a)は本発明の実施の形態１に係わるプロセスフローを示す概略図である。そして、(b)は本発明の実施の形態１に係わるI型ゲート加工時の断面図である。
【図２】本発明の実施の形態１に係わる半導体集積回路装置の製造過程を示す断面図である。
【図３】本発明の実施の形態１に係わる半導体集積回路装置を製造するために用いられるUHF-ECRプラズマエッチング装置の主要構成図である。
【図４】本発明の実施の形態４に係わる半導体集積回路装置の製造過程を示す断面図である。
【図５】図２に続く、半導体集積回路装置の製造過程を示す断面図である。
【図６】本発明の他の適用例である半導体集積回路装置の製造過程を示す断面図である。
【図７】微細化するゲート長と露光寸法の推移を示すグラフである。
【図８】ゲート寸法加工を実現するために必要なレジスト膜厚の推移を示すグラフである。
【図９】Hの価数に対する各ハロゲンにおけるSi反応生成物の沸点の変化を示すグラフである。
【符号の説明】
【００３５】
201…レジスト、202…BARC、203…Poly-Si材料、203a,203b…ゲート電極、204…
ゲート絶縁膜、205…Si基板、206…STI、207…BARL、208…TEOS、208a,208b…TE
OSマスク、 211…側壁保護膜、213…素子分離工程で発生する段差。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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