(57)【要約】【課題】同一半導体基板上にトレンチゲート型トランジスタとデュアルゲート構造のトランジスタを併存させる場合に、いずれのトランジスタも高性能とすることが可能な半導体装置の製造方法及び半導体装置を提供する。提供する。【解決手段】Ｐ型周辺回路領域Ｐ及びＮ型周辺回路領域Ｎの半導体基板１００をゲート絶縁膜１０１ｓ、保護膜１０２及びシリコン窒化膜１０３で覆った状態で、シリコン窒化膜１０３をマスクとしてメモリセル領域Ｍにゲートトレンチ１０８を形成した後、ゲートトレンチ１０８の内壁にゲート絶縁膜１０９を形成し、ゲートトレンチ１０８内にＮ型の不純物を含むシリコン膜１１０を埋め込む。その後、シリコン窒化膜１０３を除去し、全面にノンドープのシリコン膜を形成した後、領域Ｐ上のノンドープのシリコン膜にＰ型不純物を、領域Ｍ及び領域Ｎ上のノンドープのシリコン膜にＮ型不純物を導入する。【選択図】図１２
2007134674.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１導電型トランジスタ形成領域と第２導電型トランジスタ形成領域とを有する周辺回路領域及びメモリセル領域上に第１ゲート絶縁膜を形成する第１の工程と、
前記第１ゲート絶縁膜上に保護膜を形成する第２の工程と、
ゲートトレンチ形成用の開口を備えたマスク層を形成する第３の工程と、
前記マスク層を用いて前記半導体基板の前記メモリセル領域にゲートトレンチを形成する第４の工程と、
前記ゲートトレンチの内壁に第２ゲート絶縁膜を形成する第５の工程と、
前記ゲートトレンチ内に第２導電型の不純物がドープされた第１シリコン膜を形成する第６の工程と、
前記マスク層を除去する第７の工程と、
前記保護膜上及び前記第１シリコン膜上にノンドープの第２シリコン膜を形成する第８の工程と、
前記周辺回路領域の前記第１導電型トランジスタ形成領域上の前記第２シリコン膜に選択的に第１導電型の不純物を導入する第９の工程と、
前記周辺回路領域の前記第２導電型トランジスタ形成領域上の前記第２シリコン膜に選択的に第２導電型の不純物を導入する第１０の工程と、
前記第２シリコン膜及び前記保護膜をパターニングして、前記第１導電型不純物が導入された前記第２シリコン膜を含む第１ゲート電極及び前記第２導電型不純物が導入された前記第２シリコン膜を含む第２ゲート電極を前記周辺回路領域に形成する第１１の工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜がノンドープのシリコン膜であり、前記第９の工程において前記第１導電型トランジスタ形成領域上の前記保護膜にも前記第１導電型の不純物が導入され、前記第１０の工程において前記第２導電型トランジスタ形成領域上の前記保護膜にも前記第２導電型の不純物が導入されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１０の工程において、前記メモリセル領域上の前記第２シリコン膜にも同時に前記第２導電型の不純物を導入することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１１の工程において、メモリセル領域上の前記第２シリコン膜が前記第１シリコン膜と接続するよう電極形状にパターニングされ、前記第１シリコン膜と前記電極形状にパターニングされた前記第２シリコン膜とを含むトレンチゲート電極が形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２ゲート絶縁膜が前記第１ゲート絶縁膜よりも厚いことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記メモリセル領域上における前記第１ゲート絶縁膜の厚さが前記周辺回路領域上における前記第１ゲート絶縁膜よりも厚いことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第６の工程を行った後、前記第７の工程を行う前に、前記マスク層をストッパとして前記第１シリコン膜を研磨除去することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１導電型トランジスタ形成領域、前記第２導電型トランジスタ形成領域及び前記メモリセル領域それぞれを絶縁分離する素子分離領域を、前記第１の工程よりも後に形成することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記素子分離領域がＳＴＩ構造であり、前記マスク層に前記ゲートトレンチ形成用の開口が形成される前に、前記マスク層が前記素子分離領域用のトレンチを形成するためのマスクとしても用いられることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第５の工程は、ＣＶＤ法によりシリコン酸化膜を堆積するステップと、前記シリコン酸化膜と前記半導体基板との界面を熱酸化するステップとを含むことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
メモリセル領域、Ｐ型周辺回路領域及びＮ型周辺回路領域を有する半導体装置の製造方法であって、
前記Ｐ型周辺回路領域及び前記Ｎ型周辺回路領域の半導体基板を第１ゲート絶縁膜及び保護膜で覆った状態で、前記メモリセル領域にゲートトレンチを形成する第１の工程と、
少なくとも前記ゲートトレンチの内壁に第２ゲート絶縁膜を形成する第２の工程と、
不純物がドープされた第１シリコン膜によって前記ゲートトレンチの少なくとも一部を埋める第３の工程と、
前記保護膜上に第２シリコン膜を形成する第４の工程と、
前記Ｐ型周辺回路領域及び前記Ｎ型周辺回路領域に形成された前記第２シリコン膜に、それぞれＰ型不純物及びＮ型不純物を導入する第５の工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の工程において、前記第１ゲート絶縁膜及び前記保護膜を形成した後、前記ゲートトレンチを形成する前に、前記メモリセル領域、前記Ｐ型周辺回路領域及び前記Ｎ型周辺回路領域それぞれを絶縁分離する素子分離領域を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
メモリセル領域、Ｐ型周辺回路領域及びＮ型周辺回路領域を備えた半導体基板と、
前記メモリセル領域に形成されたトレンチゲート型トランジスタと、
前記Ｐ型周辺回路領域に設けられ、前記半導体基板上に第１のゲート絶縁膜を介して形成されたＰ型ポリシリコンを含むＰ型ゲート電極を備えたプレーナ型Ｐチャネルトランジスタと、
前記Ｎ型周辺回路領域に設けられ、前記半導体基板上に前記第１のゲート絶縁膜を介して形成されたＮ型ポリシリコンを含むＮ型ゲート電極を備えたプレーナ型Ｎチャネルトランジスタとを有する半導体装置であって、
前記Ｐ型ゲート電極が導電性の薄膜及び前記導電性の薄膜上に形成された第１シリコン膜を含み、
前記Ｎ型ゲート電極が前記導電性の薄膜及び前記導電性の薄膜上に形成された第２シリコン膜を含み、
前記トレンチゲート型トランジスタのゲート電極が前記半導体基板に設けられたゲートトレンチ内壁上に形成された第２ゲート絶縁膜及び前記第２ゲート絶縁膜を介して前記ゲートトレンチ内に形成された第３シリコン膜を含むことを特徴とする半導体装置。
【請求項１４】
前記第２のゲート絶縁膜の膜厚が前記第１のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２絶縁膜がＣＶＤシリコン酸化膜と前記ＣＶＤシリコン酸化膜の下に形成された熱酸化膜を含むことを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記導電性の薄膜がシリコン膜であることを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記トレンチゲート型トランジスタのゲート電極が前記第３シリコン膜上に積層された第４シリコン膜をさらに含み、前記第３シリコン膜がドープドシリコン膜であり、前記第４シリコン膜がノンドープのシリコン膜に不純物がイオン注入された膜であることを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記トレンチゲート型トランジスタのゲート電極が前記第３シリコン膜上に積層された金属膜をさらに含み、前記Ｐ型ゲート電極が前記第１シリコン膜上に積層された前記金属膜をさらに含み、Ｎ型ゲート電極が前記第２シリコン膜上に積層された前記金属膜をさらに含むことを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置。
【請求項１９】
前記第１シリコン膜及び前記第２シリコン膜がノンドープのシリコン膜に不純物がイオン注入された膜であることを特徴とする請求項１３乃至１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、トレンチゲート型トランジスタと、デュアルゲート構造のトランジスタとが混在した半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、シリコン基板に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている（特許文献１乃至５参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的に十分確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
また、ＤＲＡＭの周辺回路領域においては、デバイスの高性能化や駆動電圧の低電圧化のために、デュアルゲート構造のトランジスタの採用が必要となってきている。デュアルゲート構造は、Ｎチャネルトランジスタのゲート電極にはＮ型不純物（リン等）を導入したＮ型ポリシリコンを含むゲート電極を、ＰチャネルトランジスタにはＰ型不純物（ボロン等）を導入したＰ型ポリシリコンを含むゲート電極を用いた構造である。
【０００５】
ところで、上記二つの構造のトランジスタを一つの半導体基板上に併存させる場合、すなわち、メモリセル領域にトレンチゲート型トランジスタを形成し、周辺回路領域にデュアルゲート構造のトランジスタを形成する場合、以下のような問題が生じる。
【０００６】
まず、トレンチゲート型トランジスタ及びデュアルゲート構造トランジスタのゲート電極の一般的な形成方法につき説明する。
【０００７】
トレンチゲート型トランジスタにおけるゲート電極の形成は、半導体基板に溝（ゲートトレンチ）を形成し、ゲートトレンチ内壁にゲート絶縁膜を形成した後、ゲートトレンチ内にゲート電極材料となるドープドシリコン膜を埋め込むことにより行われる。
【０００８】
一方、デュアルゲート構造のトランジスタのゲート電極を形成するには、半導体基板上に形成したゲート絶縁膜上にノンドープのシリコン膜を成膜した後、Ｎチャネルトランジスタ形成領域をレジストマスクで覆い、Ｐチャネルトランジスタ形成領域にＰ型不純物を導入し、さらに、Ｐチャネルトランジスタ形成領域をレジストマスクで覆い、Ｎチャネルトランジスタ形成領域にＮ型不純物を導入した後、それぞれＰ型、Ｎ型となったシリコン膜をゲート電極形状にパターニングする方法がとられる。
【０００９】
従って、メモリセル領域にトレンチゲート型トランジスタを形成し、周辺回路領域にデュアルゲート構造のトランジスタを形成するには、以下のような二通りの方法が考えられる。この二通りの方法につき、以下、図２１乃至図２７を用いて説明する。なお、図２１乃至図２７において、「領域Ｍ」は、メモリセル領域を表し、「領域Ｐ」及び「領域Ｎ」は、周辺回路領域に設けられ、「領域Ｐ」はＰ型ポリシリコンを含むゲート電極を備えたＰチャネルトランジスタを形成する領域を表し、「領域Ｎ」はＮ型ポリシリコンを含むゲート電極を備えたＮチャネルトランジスタを形成する領域を表している。
【００１０】
まず、一つ目の方法（以下、従来法１という。）につき、図２１乃至図２４を用いて説明する。
【００１１】
図２１に示すように、まず、ＳＴＩ（Shallow Trench Isolation）２０１により各領域が分離された半導体基板２００の領域Ｍにゲートトレンチ２０２を形成し、次に、ゲートトレンチ２０２内壁を含む全面にゲート絶縁膜２０３を形成する。次に、図２２に示すように、ゲートトレンチ２０２内を含む全面にノンドープのシリコン膜２０４を形成する。続いて、図２３に示すように、領域Ｍ及び領域Ｎをレジストマスク２０５で覆い、領域ＰにＰ型不純物（例えばボロン）をイオン注入しレジストマスク２０５を除去した後、図２４に示すように、領域Ｐをレジストマスク２０６で覆って領域Ｍ及び領域ＮにＮ型不純物（例えばリン）をイオン注入する。この後は、各領域のシリコン膜２０４をそれぞれゲート電極形状にパターニングする。
【００１２】
しかし、この従来法１では、図２４の工程において、領域Ｎ上のシリコン膜２０４の厚さ（深さ）に合わせてイオン注入を行うと、ゲートトレンチ２０２内のシリコン膜２０４にＮ型不純物のドーピングを十分に行うことができず、トレンチゲート電極が空乏化してしまい、メモリセルトランジスタの性能を十分に発揮させることができなくなってしまう。また、反対に、ゲートトレンチ２０２の深さに合わせてＮ型不純物のイオン注入を行った場合、領域Ｎ上のシリコン膜２０４に適切な濃度で不純物を導入することができず、また、チャネル領域及びソース／ドレイン領域が形成される半導体基板２００内に不純物が導入されてしまうこととなるため、領域Ｍに形成されるメモリセルトランジスタ及び領域Ｎに形成されるトランジスタ共に、トランジスタ動作に悪影響が生じることとなる。
【００１３】
このような従来法１の問題を回避するためには、以下のような別の方法（以下、従来法２という。）が考えられる。
【００１４】
まず、図２１と同様にして、ゲートトレンチ２０２の形成及びゲート絶縁膜２０３の形成を行った後、図２５に示すように、ゲートトレンチ２０２内を含む全面に不純物がドープされたシリコン膜（ドープドシリコン膜）３０４ａを形成する。その後、図２６に示すように、全面エッチバックを行い、ゲートトレンチ２０２内のみにドープドシリコン膜３０４ａを残す。次に、図２７に示すように、全面にノンドープのシリコン膜３０４ｂを形成し、図２３及び図２４と同様にして、ノンドープシリコン膜３０４ｂに対し、各不純物のイオン注入を行う。
【００１５】
この方法によれば、ゲートトレンチ２０２内には、ドープドシリコン膜３０４ａが埋め込まれることから、トレンチゲート電極の空乏化の問題は解消される。また、図２３及び図２４と同様の各不純物のイオン注入においては、ノンドープシリコン膜３０４ｂの厚さに応じて、適切なイオン注入を行うことができ、半導体基板２００内に不純物が導入されてしまうことを防止できる。
【００１６】
しかしながら、従来法２においては、従来法１とは異なる問題が生じてしまう。すなわち、図２６における全面エッチバックにより、ゲート絶縁膜２０３にダメージが生じてしまうこととなる。ゲート絶縁膜２０３に生じたダメージを回復させるためには、熱処理及び酸化プロセスが必要となるため、図２６に示すエッチバック後のドープドシリコン膜３０４ａの表面に高抵抗層が形成されてしまい、その上に形成するノンドープシリコン膜３０４ｂとの界面に高抵抗層が介在してしまうこととなる。
【特許文献１】特開平９−２３２５３５号公報
【特許文献２】特開２００１−２１０８０１号公報
【特許文献３】特開２００５−１４２２０３号公報
【特許文献４】特開平７−０６６２９７号公報
【特許文献５】特開２００４−０１４６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、同一半導体基板上にトレンチゲート型トランジスタとデュアルゲート構造のトランジスタを併存させる場合に、いずれのトランジスタも高性能とすることが可能な半導体装置の製造方法及び半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明による半導体装置の製造方法は、半導体基板の第１導電型トランジスタ形成領域と第２導電型トランジスタ形成領域とを有する周辺回路領域及びメモリセル領域上に第１ゲート絶縁膜を形成する第１の工程と、前記第１ゲート絶縁膜上に保護膜を形成する第２の工程と、ゲートトレンチ形成用の開口を備えたマスク層を形成する第３の工程と、前記マスク層を用いて前記半導体基板の前記メモリセル領域にゲートトレンチを形成する第４の工程と、前記ゲートトレンチの内壁に第２ゲート絶縁膜を形成する第５の工程と、前記ゲートトレンチ内に第２導電型の不純物がドープされた第１シリコン膜を形成する第６の工程と、前記マスク層を除去する第７の工程と、前記保護膜上及び前記第１シリコン膜上にノンドープの第２シリコン膜を形成する第８の工程と、前記周辺回路領域の前記第１導電型トランジスタ形成領域上の前記第２シリコン膜に選択的に第１導電型の不純物を導入する第９の工程と、前記周辺回路領域の前記第２導電型トランジスタ形成領域上の前記第２シリコン膜に選択的に第２導電型の不純物を導入する第１０の工程と、前記第２シリコン膜及び前記保護膜をパターニングして、前記第１導電型不純物が導入された前記第２シリコン膜を含む第１ゲート電極及び前記第２導電型不純物が導入された前記第２シリコン膜を含む第２ゲート電極を前記周辺回路領域に形成する第１１の工程とを備えることを特徴とする。
【００１９】
上記保護膜としては、第１及び第２導電型トランジスタのトランジスタ動作を妨げない膜（例えば、導電性の薄膜等）であればどのような膜を用いてもよいが、特に、ノンドープのシリコン膜を用いることが好ましい。これによれば、ノンドープの第２シリコン膜への各不純物の導入の際に、保護膜であるノンドープシリコン膜にも各不純物を導入し、保護膜と第２シリコン膜の積層膜をゲート電極として機能させることができる。
【００２０】
また、本発明の半導体装置は、メモリセル領域、Ｐ型周辺回路領域及びＮ型周辺回路領域を備えた半導体基板と、前記メモリセル領域に形成されたトレンチゲート型トランジスタと、前記Ｐ型周辺回路領域に設けられ、前記半導体基板上に第１のゲート絶縁膜を介して形成されたＰ型ポリシリコンを含むＰ型ゲート電極を備えたプレーナ型Ｐチャネルトランジスタと、前記Ｎ型周辺回路領域に設けられ、前記半導体基板上に前記第１のゲート絶縁膜を介して形成されたＮ型ポリシリコンを含むＮ型ゲート電極を備えたプレーナ型Ｎチャネルトランジスタとを有する半導体装置であって、前記Ｐ型ゲート電極が導電性の薄膜及び前記導電性の薄膜上に形成された第１シリコン膜を含み、前記Ｎ型ゲート電極が前記導電性の薄膜及び前記導電性の薄膜上に形成された第２シリコン膜を含み、前記トレンチゲート型トランジスタのゲート電極が前記半導体基板に設けられたゲートトレンチ内壁上に形成された第２ゲート絶縁膜及び前記第２ゲート絶縁膜を介して前記ゲートトレンチ内に形成された第３シリコン膜を含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ゲートトレンチ内に不純物がドープされた第１シリコン膜を形成した後、ゲートトレンチ形成用のマスク層を除去する際、周辺回路領域の第１ゲート絶縁膜がノンドープのシリコン膜等による保護膜（導電性の薄膜）によって保護されているため、第１ゲート絶縁膜へのダメージを防止でき、ゲートトレンチ内には不純物のドープされた第１シリコン膜を埋め込み、周辺回路領域においてゲート電極となるシリコン膜としては、まず、ノンドープの状態で第２シリコン膜を形成し、その後、各導電型のシリコン膜となるようにそれぞれの不純物をドープすることが可能となる。従って、同一半導体基板上にトレンチゲート型トランジスタとデュアルゲート構造のトランジスタを同時に形成しても、いずれのトランジスタも高性能とすることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００２３】
図１乃至図２０は、本発明の実施の形態に係るトレンチゲート型トランジスタと、デュアルゲート構造のトランジスタとを有する半導体装置の製造工程を概略的に示す工程図である。図１乃至図２０において、「領域Ｍ」は、トレンチゲート型トランジスタが形成されるメモリセル領域を表し、「領域Ｐ」及び「領域Ｎ」は、周辺回路領域に設けられ、「領域Ｐ」はＰ型ポリシリコンを含むゲート電極を備えたプレーナ型Ｐチャネルトランジスタを形成する領域（Ｐ型周辺回路領域ともいう。）を表し、「領域Ｎ」はＮ型ポリシリコンを含むゲート電極を備えたプレーナ型Ｎチャネルトランジスタを形成する領域（Ｎ型周辺回路領域ともいう。）を表している。
【００２４】
まず、図１に示すように、半導体基板１００の領域Ｐ及び領域Ｎの表面に厚さ約１．５〜３ｎｍの薄膜酸化膜１０１ｓを形成し、領域Ｍ及び周辺回路領域の領域Ｐ及び領域Ｎ以外の領域で電源回路等を形成する領域（図示せず）に約４．５〜６ｎｍの厚膜酸化膜１０１ｔを形成する。具体的には、例えば、半導体基板１００の表面全面に熱酸化により６ｎｍ弱の熱酸化膜を形成し、領域Ｐ及びＮ以外の領域をレジストマスクで覆って、領域Ｐ及びＮ上の熱酸化膜を除去した後、レジストマスクを除去し、基板１００表面全面の酸洗浄を行う。この洗浄により、領域Ｍ及び図示せぬ電源回路等形成領域上の熱酸化膜の表面も一部除去されることにより、その厚さがおよそ５ｎｍ程度となる。続いて、全面を再度熱酸化することにより、領域Ｐ及びＮに厚さ３ｎｍ程度の薄膜酸化膜１０１ｓが形成され、領域Ｍ及び図示せぬ電源回路等形成領域上に厚さ６ｎｍ程度の厚膜酸化膜１０１ｔが形成される。
【００２５】
ここで、厚さの異なる酸化膜を形成しているのは、次の理由による。まず、領域Ｐ及びＮに形成するトランジスタは低電圧動作のために薄いゲート絶縁膜が必要であり、このため薄膜酸化膜１０１ｓをゲート絶縁膜として用いる。一方、領域Ｍに形成するメモリセルトランジスタには、ブースト電圧がかかることになり、また電源回路は、メモリセルを駆動させるために必要な高電圧を発生させるために用いられるトランジスタにも高電圧がかかることから高耐圧のゲート絶縁膜が必要となるため、これらのゲート絶縁膜として厚膜酸化膜１０１ｔを形成している。
【００２６】
次に、図２に示すように、後の工程において、薄膜酸化膜１０１ｓを保護する役割を果たす保護膜としてノンドープのアモルファスシリコン膜１０２をＣＶＤ（Chemical Vapor Deposition）法により約１０〜３０ｎｍ形成する。続いて、ＬＰ（Low Pressure）−ＣＶＤ法により、シリコン窒化膜１０３を約８０〜１５０ｎｍ形成する。
【００２７】
次に、図３に示すように、ＳＴＩ（Shallow Trench Isolation）による素子分離領域形成のため、各素子形成領域上にレジストパターン１０４を形成する。
【００２８】
次に、図４に示すように、レジストパターン１０４をマスクにシリコン窒化膜１０３をパターニングし、レジストパターン１０４を除去した後、パターニングされたシリコン窒化膜１０３をマスクとしてノンドープのアモルファスシリコン膜１０２、厚膜酸化膜１０１ｔ、薄膜酸化膜１０１ｓ及び半導体基板１００をドライエッチングすることにより、ノンドープのアモルファスシリコン膜１０２及び厚膜酸化膜１０１ｔ及び薄膜酸化膜１０１ｔをパターニングし、さらに、半導体基板１００にＳＴＩ用のトレンチ１０５を形成する。
【００２９】
続いて、トレンチ１０５の内壁のエッチングダメージを除去するための熱酸化処理を行った後、図５に示すように、ＨＤＰ（High-Density Plasma）−ＣＶＤ法により、トレンチ１０５内を埋め込むように全面にシリコン酸化膜１０６を形成する。
【００３０】
次に、シリコン窒化膜１０３をストッパとしてＣＭＰ（Chemical Mechanical Polishing）を行い、シリコン窒化膜１０３上のシリコン酸化膜１０６を研磨除去して、トレンチ１０５内にシリコン酸化膜１０６を残す。これにより、図６に示すように、素子分離領域１０６ｉが形成される。
【００３１】
次に、図７に示すように、領域Ｍに、トレンチゲート型のメモリセルトランジスタのゲートトレンチを形成するため、領域Ｍ上に複数の開口を備えたレジストパターン１０７を形成する。このとき、領域Ｐ及びＮは、レジストパターン１０７で完全に覆われる。なお、ここで、領域Ｍの素子分離領域１０６ｉの上部にもレジストパターン１０７に開口が形成されているのは、隣接するメモリセル領域（図示せず）に形成するゲートトレンチ用である。
【００３２】
次に、図８に示すように、レジストパターン１０７をマスクとして、シリコン窒化膜１０３をマスク状にパターニングする。
【００３３】
レジストパターン１０７を除去した後、パターニングされたシリコン窒化膜１０３をマスクとしてノンドープのアモルファスシリコン膜１０２及び厚膜酸化膜１０１ｔをエッチングし、さらに半導体基板１００をエッチングすることにより、図９に示すように、半導体基板１００にゲートトレンチ１０８を形成する。このように、図４において、ＳＴＩ用のトレンチ１０５を形成するためのマスクとして用いたシリコン窒化膜１０３は、そのまま除去されることなく、図９に示すように、ゲートトレンチ１０８形成のためのマスクとしても用いられる。
【００３４】
次に、ゲートトレンチ１０８内のエッチング面のダメージ及び汚染を除去するため、熱酸化により犠牲酸化を行った後、犠牲酸化膜をウェットエッチングにより除去する。その後、図１０に示すように、メモリセルトランジスタのゲート絶縁膜となるシリコン酸化膜１０９を形成する。このシリコン酸化膜１０９も、上述したとおり、高耐圧とする必要があり、厚さは約４．５〜７．５ｎｍとするのが好ましい。
【００３５】
ここで、シリコン酸化膜１０９は、まず、約８００℃の温度下で、ＣＶＤ法により、約３．５〜５．５ｎｍのＣＶＤ酸化膜（好ましくは、ＨＴＯ（High Temperature Oxide））を堆積した後、ＣＶＤ酸化膜の焼き締め、不純物の除去及びＣＶＤ酸化膜と半導体基板１００との界面の改質のため、約１０５０℃の温度下で熱酸化することにより形成するのが好ましい。これにより、ゲートトレンチ１０８内に形成されるゲート絶縁膜１０９は、ＣＶＤ法により形成されたＣＶＤシリコン酸化膜１０９ｖと、半導体基板１００とＣＶＤシリコン酸化膜１０９ｖとの界面に形成された厚さ約１．０〜２．０ｎｍの熱酸化膜１０９ｈの積層膜となる。なお、上記熱酸化では、ＣＶＤシリコン酸化膜１０９ｖとゲートトレンチ内壁に露出するシリコン膜１０２も反応するため、図示のようにシリコン膜１０２の側面にも熱酸化膜１０９ｈが形成される。
【００３６】
メモリセルトランジスタのゲート絶縁膜を全て熱酸化法により形成した場合は、その酸化時において、既に形成されている素子分離領域１０６ｉと半導体基板１００との界面にまで酸化種が拡散する。拡散した酸化種は、半導体基板１００を酸化してしまう。その結果、素子分離領域１０６ｉを構成するシリコン酸化膜の堆積が膨張し、半導体基板１００中に応力が発生し、ＤＲＡＭの接合特性が劣化する。一方、本実施形態では、上記のとおり、主たるゲート絶縁膜として、ＣＶＤ法で形成するシリコン酸化膜１０９ｖを用いていることにより、応力の発生を抑制し、接合特性の劣化を回避できる。
【００３７】
次に、トレンチゲート型トランジスタのゲート電極形成のために、ゲートトレンチ１０８内を含む全面にＮ型不純物としてリンがドープされたアモルファスシリコン膜を形成する。続いて、シリコン窒化膜１０３をストッパとしてＣＭＰにより平坦化することにより、図１１に示すように、リンドープドアモルファスシリコン膜１１０をゲートトレンチ１０８内に埋め込む。
【００３８】
続いて、図１２に示すように、ゲートトレンチ１０８内のリンドープドアモルファスシリコン膜１１０をドライエッチングにより、厚膜酸化膜１０１ｔと同程度の位置までエッチバックする。
【００３９】
次に、ウェットエッチングを行い、シリコン窒化膜１０３、素子分離領域１０６ｉの上部及びシリコン酸化膜１０９の上部を除去する。これにより、図１３に示すように、素子分離領域１０６ｉと保護膜（ノンドープアモルファスシリコン膜）１０２との上面が揃った状態となる。
【００４０】
このようにして、領域Ｍのゲートトレンチ１０８内に選択的に不純物がドープされたアモルファスシリコン膜１１０を形成することができる。これにより、トレンチゲート電極の空乏化を防止することができる。このとき本実施形態によれば、領域Ｐ及び領域Ｎ上のゲート絶縁膜１０１ｓ上には、ノンドープのアモルファスシリコン膜１０２が形成されており、これがゲートトレンチ１０８形成のためのマスクとなる窒化膜１０３（図１２参照）を除去する際に保護膜として機能することから、ゲート絶縁膜１０１ｓにダメージが生じることを防止することができる。
【００４１】
次に、図１４に示すように、デュアルゲートトランジスタのゲート電極となるノンドープのアモルファスシリコン膜１１１を、全面にＣＶＤ法により約３０〜８０ｎｍ形成する。
【００４２】
次に、図１５に示すように、領域Ｍ及び領域Ｎをレジストパターン１１２でマスクし、領域ＰにＰ型不純物としてボロン（Ｂ）をイオン注入する。このボロンのイオン注入は、１０ｋｅＶ以下の低エネルギーで行い、続いて付加される熱処理において、注入したボロンイオンを拡散させることにより、領域Ｐのノンドープのアモルファスシリコン膜１１１及び１０２（図１４参照）は、Ｐ型のアモルファスシリコン膜１１１ｐ及び１０２ｐとなる。
【００４３】
次に、レジストパターン１１２を除去した後、図１６に示すように、今度は領域Ｐをレジストパターン１１３でマスクし、領域Ｍ及び領域ＮにＮ型不純物としてリン（Ｐ）をイオン注入する。このリンのイオン注入も、上記ボロンのイオン注入と同様、２０ｋｅＶ以下の低エネルギーで行い、続く熱処理によりリンイオンを拡散させることにより、領域Ｎのノンドープのアモルファスシリコン膜１１１及び１０２（図１５参照）は、Ｎ型のアモルファスシリコン膜１１１ｎ及び１０２ｎとなる。また、領域Ｍのノンドープのアモルファスシリコン膜１１１及び１０２も、このイオン注入によりＮ型のアモルファスシリコン膜１１１ｎ及び１０２ｎとなる。
【００４４】
このように、デュアルゲートトランジスタのゲート電極となるノンドープのシリコン膜１１１をそれぞれＰ型、Ｎ型にするためのイオン注入工程において、本実施形態によれば、領域Ｍのゲートトレンチ１０８内には、既にリンドープドシリコン膜１１０が埋め込まれていることから、領域Ｎへのリンの注入と同時に領域Ｍへイオン注入する際、ゲートトレンチ１０８内への注入を考慮せずに、シリコン膜１１１（及び保護膜であるシリコン膜１０２）の厚さに応じて、適切な注入条件でイオン注入を行うことが可能となる。
【００４５】
次に、図１７に示すように、不純物がドープされたアモルファスシリコン膜１１１ｎ及び１１１ｐ上にゲート電極形成用のレジストパターン１１４を形成する。
【００４６】
続いて、図１８に示すように、レジストパターン１１４をマスクとして、アモルファスシリコン膜１１１ｐと１０２ｐの積層膜、アモルファスシリコン膜１１１ｎと１０２ｎの積層膜をそれぞれパターニングする。これにより、領域Ｍに、ドープドアモルファスシリコン膜１１０及び１１１ｎからなるトレンチゲート型トランジスタのゲート電極が形成され、領域Ｐに、ドープドアモルファスシリコン膜１１１ｐ及び１０２ｐからなるＰ型ゲート電極が形成され、領域Ｎに、ドープドアモルファスシリコン膜１１１ｎ及び１０２ｎからなるＮ型ゲート電極が形成される。
【００４７】
ここで、領域Ｍにおいては、パターニングされたアモルファスシリコン膜１１１ｎがゲートトレンチ１０８に対し位置ずれしていない場合を図示しているが、位置ずれした場合には、厚膜酸化膜１０１ｔ上にアモルファスシリコン膜１１１ｎ及びアモルファスシリコン膜１０２が残り、これがゲート電極の一部となることとなる。このような場合、このトレンチゲート型トランジスタにおいて、厚膜酸化膜１０１ｔがゲート絶縁膜の一部として機能することとなるが、酸化膜１０１ｔは、ゲートトレンチ１０８内のゲート絶縁膜１０９と同程度に厚く形成してあるため、その部分での耐圧の低下を抑制することができる。
【００４８】
次に、図１９に示すように、領域Ｍ及びＮをレジスト膜（図示せず）で覆って、領域ＰにＰ型ゲート電極をマスクとしてＰ型不純物をイオン注入することにより、Ｐ型ソース／ドレイン拡散層１１５ｐを形成し、続いて、領域Ｐをレジスト膜（図示せず）で覆って、領域Ｍ及び領域Ｎに各ゲート電極をマスクとしてＮ型不純物をイオン注入することにより、領域ＮにＮ型ソース／ドレイン拡散層１１５ｎを、領域ＭにＮ型ソース／ドレイン拡散層１１６を形成する。これにより、領域Ｍにトレンチゲート型のメモリセルトランジスタが、周辺回路領域である領域Ｐ及びＮにデュアルゲートトランジスタが形成される。
【００４９】
なお、アモルファスシリコン膜１１１ｎ、１１１ｐ、１０２ｐ、１０２ｎ及び１１０は、各ソース／ドレイン拡散層の活性化のための熱処理、あるいはその後の熱工程において、アモルファスシリコン膜からポリシリコン膜に変換される。
【００５０】
その後、領域Ｍには、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図２０に示すように、メモリセルトランジスタ上に層間絶縁膜１１７、層間絶縁膜１１７を貫通するコンタクトプラグ１１８、ビット線１１９、セルキャパシタ１２０、Ａｌ配線１２１等を形成することにより、トレンチゲート型のメモリセルトランジスタを有するＤＲＡＭが完成する。
【００５１】
以上説明したように、本実施形態によれば、Ｐ型周辺回路領域及びＮ型周辺回路領域において、ゲートトレンチ１０８を形成するためのマスク層であるシリコン窒化膜１０３の下のゲート絶縁膜（薄膜酸化膜）１０１ｓ上に保護膜１０２を設けておき、ゲートトレンチ１０８を形成した後、マスク層１０３を除去せずにゲートトレンチ１０８内に不純物がドープされたアモルファスシリコン膜１１０を形成し、その後、ゲートトレンチ１０８形成用のマスク層１０３を除去している。このように、ゲートトレンチ１０８内にドープドアモルファスシリコン膜１１０を埋込形成した後に、マスク層１０３を除去していることから、予め形成しておいた保護膜により、ゲート絶縁膜１０１ｓへのダメージを防止することができる。従って、ゲートトレンチ１０８内には不純物がドープされたアモルファスシリコン膜１１０を形成し、且つ、そのゲートトレンチ内に埋め込まれたドープドアモルファスシリコン膜１１０上及びＰ型周辺回路領域及びＮ型周辺回路領域上にノンドープのアモルファスシリコン膜１１１を形成することが可能となる。これにより、ゲート絶縁膜１０１ｓにダメージを与えることなく、シリコン膜１１０，１１１，１０２を適切な濃度にすることができ、トレンチゲート型トランジスタとデュアルゲート構造のトランジスタをいずれも高性能とすることが可能となる。
【００５２】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、上記実施形態においては、保護膜１０２としては、ノンドープのアモルファスシリコン膜を用いたが、これに限らず、ゲート絶縁膜をマスク層の除去におけるダメージから防御でき、且つ各トランジスタの動作を妨げない膜、すなわち、ゲート電極に電圧を印加したときに必要なチャネルを形成することが可能な膜（導電性の薄膜等）であれば他の材料を用いることも可能である。
【００５４】
また、上記実施形態においては、各シリコン膜を、まずアモルファスの状態で形成し、後の熱工程でポリシリコン膜に変換する例を示したが、必要に応じて、最初から多結晶のシリコン膜を用いても構わない。
【００５５】
また、ゲート電極としては、シリコン膜のみで形成するのではなく、シリコン膜上にシリサイド層を形成したり、金属膜を積層していわゆるポリメタルゲート電極とすることも可能である。図２８は、ゲート電極をポリメタルゲート電極とした例であり、上記実施形態における図１９の工程に対応している。図２８に示すように、領域Ｍでは、シリコン膜１１０の上に金属膜１２２が積層され、領域Ｐ及びＮにおいては、シリコン膜１１１ｐ及び１１１ｎ上にそれぞれ金属膜１２２が積層されている。このように、各ゲート電極をポリメタルゲート電極とする場合は、金属膜１２２を形成する前に、領域Ｐ及びＮのシリコン膜１１１それぞれにイオン注入を行い、領域Ｐのシリコン膜１１１をＰ型シリコン膜１１１ｐに、領域Ｎのシリコンン膜１１１をＮ型シリコンン膜１１１ｎにしておく必要がある。
【００５６】
さらに、ＳＴＩ用のトレンチ１０５を形成するためのマスク層とゲートトレンチ１０８を形成するためのマスク層を、シリコン窒化膜１０３で共用した例を上記では示したが、ＳＴＩ（素子分離領域）１０６ｉ形成後、シリコン窒化膜１０３を除去し、新たにシリコン窒化膜を敷き直してマスク層を形成してもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（薄膜酸化膜１０１ｓ及び厚膜酸化膜１０１ｔの形成）を示す断面図である。
【図２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（保護膜１０２及びシリコン窒化膜１０３の形成）を示す断面図である。
【図３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（レジストパターン１０４の形成）を示す断面図である。
【図４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＳＴＩ用トレンチ１０５の形成）を示す断面図である。
【図５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０６の形成）を示す断面図である。
【図６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（素子分離領域１０６ｉの形成）を示す断面図である。
【図７】本発明の好ましい実施形態による半導体装置の製造方法の一工程（レジストパターン１０７の形成）を示す断面図である。
【図８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０３のパターニング）を示す断面図である。
【図９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１０８の形成）を示す断面図である。
【図１０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０９の形成）を示す断面図である。
【図１１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（リンドープドアモルファスシリコン膜１１０のゲートトレンチ１０８内への埋込形成）を示す断面図である。
【図１２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（リンドープドアモルファスシリコン膜１１０のエッチバック）を示す断面図である。
【図１３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０３、素子分離領域１０６ｉの上部及びシリコン酸化膜１０９の上部の除去）を示す断面図である。
【図１４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ノンドープのアモルファスシリコン膜１１１の形成）を示す断面図である。
【図１５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ボロンのイオン注入）を示す断面図である。
【図１６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（リンのイオン注入）を示す断面図である。
【図１７】本発明の好ましい実施形態による半導体装置の製造方法の一工程（レジストパターン１１４の形成）を示す断面図である。
【図１８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（アモルファスシリコン膜１１１ｐと１０２ｐの積層膜、アモルファスシリコン膜１１１ｎと１０２ｎの積層膜のパターニング）を示す断面図である。
【図１９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ソース／ドレイン拡散層１１５ｐ，１１５ｎ及び１１６の形成）を示す断面図である。
【図２０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（各種配線及びセルキャパシタの形成）を示す断面図である。
【図２１】従来法１による半導体装置の製造方法の一工程（ＳＴＩ２０１の形成、ゲートトレンチ２０２の形成及びゲート絶縁膜２０３の形成）を示す断面図である。
【図２２】従来法１による半導体装置の製造方法の一工程（シリコン膜２０４の形成）を示す断面図である。
【図２３】従来法１による半導体装置の製造方法の一工程（ボロンのイオン注入）を示す断面図である。
【図２４】従来法１による半導体装置の製造方法の一工程（リンのイオン注入）を示す断面図である。
【図２５】従来法２による半導体装置の製造方法の一工程（ドープドシリコン膜３０４ａの形成）を示す断面図である。
【図２６】従来法２による半導体装置の製造方法の一工程（ドープドシリコン膜３０４ａのエッチバック）を示す断面図である。
【図２７】従来法２による半導体装置の製造方法の一工程（ノンドープシリコン膜３０４ｂの形成）を示す断面図である。
【図２８】本発明の実施形態による半導体装置の変形例を示す断面図である。
【符号の説明】
【００５８】
１００，２００      半導体基板
１０１ｓ      薄膜酸化膜（ゲート絶縁膜）
１０１ｔ      厚膜酸化膜
１０２      保護膜（アモルファスシリコン膜）
１０３      シリコン窒化膜（マスク層）
１０４，１０７，１１２，１１３，１１４      レジストパターン
１０５      ＳＴＩ用トレンチ
１０６      シリコン酸化膜
１０６ｉ      素子分離領域
１０８，２０２      ゲートトレンチ
１０９      シリコン酸化膜（ゲート絶縁膜）
１１０      ドープドアモルファスシリコン膜
１１１      ノンドープアモルファスシリコン膜
１１１ｎ      Ｎ型ドープドアモルファスシリコン膜
１１１ｐ      Ｐ型ドープドアモルファスシリコン膜
１１５ｎ，１１５ｐ，１１６      ソース／ドレイン拡散層
１１７      層間絶縁膜
１１８      コンタクトプラグ
１１９      ビット線
１２０      セルキャパシタ
１２１      配線
１２２      金属膜
２０３      ゲート絶縁膜
２０４      シリコン膜
２０５，２０６      レジストマスク
３０４ａ      ドープドシリコン膜
３０４ｂ      ノンドープシリコン膜
【図１】
2007134674.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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