(57)【要約】      （修正有）【課題】制御チップから、異なるバスを介してメモリチップへ送信された信号が、当該メモリチップへほぼ同時に到着するメモリモジュールを特定する。【解決手段】メモリチップは、ループ・フライ・バイ・トポロジーによって、制御クロックバス（ＣＬＫＢ１）を介して制御チップ（ＳＣ）に接続されている。メモリチップは、異なるランク（Ｇ１、Ｇ２）のメモリチップ（Ｕ１、Ｕ８）がそれぞれ、互いに並んで制御クロックバス（ＣＬＫＢ１）に接続されるように、モジュール回路基板上に配置されている。データクロックバス（ＤＢ１）は、ポイント・ツー・ポイント・トポロジーに従って、異なるランクのメモリチップを制御チップ（ＳＣ）へそれぞれ接続している。メモリモジュールによって、制御クロック信号（ＣＬＫ１）の伝播時間を、データクロック信号（ＤＱＳ１）の伝播時間に合わせることが可能になる。【選択図】図５
2007053345.tif 000002
【特許請求の範囲】
【請求項１】
バスアーキテクチャを有する半導体メモリモジュールであって、
モジュール回路基板（ＭＰ）と、
上記モジュール回路基板（ＭＰ）上に配置された複数のメモリチップ（ＵＩ、・・・、Ｕ８）と、
上記モジュール回路基板（ＭＰ）上に配置された制御チップ（ＳＣ）と、
第１の制御信号（ＣＬＫ１）を送信するためのバスであって、第１の末端（ＥＣＬＫＢ１１）および第２の末端（ＥＣＬＫＢ１２）を有する第１のバス（ＣＬＫＢ１）と、
第２の制御信号（ＤＱＳ１）を送信するためのバスであって、第１の末端（ＥＤＢ１１）および少なくとも２つの第２の末端（ＥＤＢ１２、ＥＤＢ１３）を有する第２のバス（ＤＢ１）とを備え、
上記複数のメモリチップのうちの第１のチップ（Ｕ１、・・・、Ｕ４）は、メモリチップの第１のグループ（Ｇ１）に属し、
上記複数のメモリチップのうちの第２のチップ（Ｕ５、・・・、Ｕ８）は、メモリチップの第２のグループ（Ｇ２）に属しており、
上記制御チップ（ＳＣ）は、上記半導体メモリモジュールへの読み出しおよび書き込みアクセスの時に、上記複数のメモリチップのうちの上記第１のチップ（Ｕ１、・・・、Ｕ４）、または、上記複数のメモリチップのうちの上記第２のチップ（Ｕ５、・・・、Ｕ８）に同時にアクセスするように設計されており、
上記制御チップ（ＳＣ）は、上記第１のバス（ＣＬＫＢ１）の上記第１の末端（ＥＣＬＫＢ１１）に接続されており、
上記複数のメモリチップ（ＵＩ、・・・、Ｕ８）は、上記第１のバスに沿って、上記第１のバスの上記第１の末端（ＥＣＬＫＢ１１）と上記第２の末端（ＥＣＬＫＢ１２）との間において、上記第１のバスに接続されており、
上記複数のメモリチップのうちの第１のチップの１つ（Ｕ１）は、当該第１のチップの１つに対応する、上記複数のメモリチップのうちの第２のチップの１つ（Ｕ８）と並んで、上記第１のバスに接続されており、
上記制御チップ（ＳＣ）は、上記第２のバス（ＤＢ１）の上記第１の末端（ＥＤＢ１１）に接続されており、
上記複数のメモリチップのうちの上記第１のチップの１つ（Ｕ１）は、上記第２の末端の一方（ＥＤＢ１２）に接続されており、
上記複数のメモリチップのうちの上記第２のチップの１つ（Ｕ８）は、上記第２のバス（ＤＢ１）の上記第２の末端の他方（ＥＤＢ１３）に接続されている、半導体メモリモジュール。
【請求項２】
上記第１のバス（ＣＬＫＢ１）は、制御クロック信号（ＣＬＫ１）を送信するための制御クロックバスとして設けられており、
上記複数のメモリチップのうちの上記第１のチップおよび上記第２のチップ（Ｕ１、・・・、Ｕ４、Ｕ５、・・・、Ｕ８）への読み出しおよび書き込みアクセスは、上記制御クロック信号（ＣＬＫ１）に同期して行われる、請求項１に記載の半導体メモリモジュール。
【請求項３】
上記第２のバス（ＤＢ１）は、データクロック信号（ＤＱＳ１）を送信するためのデータクロックバスとして設けられており、
上記複数のメモリチップのうちの上記第１のチップおよび上記第２のチップ（Ｕ１、・・・、Ｕ４、Ｕ５、・・・、Ｕ８）への読み出しアクセスの時に、上記データクロック信号（ＤＱＳ１）に同期して、上記複数のメモリチップのうちの上記第１のチップおよび上記第２のチップからデータが読み出され、
上記複数のメモリチップのうちの上記第１のチップおよび上記第２のチップ（Ｕ１、・・・、Ｕ４、Ｕ５、・・・、Ｕ８）への書き込みアクセスの時に、上記データクロック信号（ＤＱＳ１）に同期して、上記複数のメモリチップのうちの上記第１のチップおよび上記第２のチップにデータが書き込まれる、請求項１または２に記載の半導体メモリモジュール。
【請求項４】
第３の制御信号（ＣＡ）を送信するためのバスであって、第１の末端（ＥＣＡＢ１）および第２の末端（ＥＣＡＢ２）を有する第３のバス（ＣＡＢ）を備え、
上記制御チップ（ＳＣ）は、上記第３のバス（ＣＡＢ）の上記第１の末端（ＥＣＡＢ１）に接続されており、
上記複数のメモリチップ（ＵＩ、・・・、Ｕ８）は、上記第３のバスに沿って、上記第３のバスの上記第１の末端（ＥＣＡＢ１）と上記第２の末端（ＥＣＡＢ２）との間において、上記第３のバスに接続されており、
上記複数のメモリチップのうちの上記第１のチップの１つ（Ｕ１）は、当該第１のチップの１つに対応する、上記複数のメモリチップのうちの上記第２のチップの１つ（Ｕ８）と並んで上記第３のバスに接続されている、請求項１〜３のいずれか１項に記載の半導体メモリモジュール。
【請求項５】
上記第３のバス（ＣＡＢ）は、アドレス信号（ＣＡ）を送信するためのアドレスバスとして設けられている、請求項４に記載の半導体メモリモジュール。
【請求項６】
第４の制御信号（ＣＴＲＬ１）を送信するためのバスであって、第１の末端（ＥＣＴＲＬＢ１１）および第２の末端（ＥＣＴＲＬＢ１２）を有する第４のバス（ＣＴＲＬＢ１）を備え、
上記制御信号（ＳＣ）は、上記第４のバスの上記第１の末端（ＥＣＴＲＬＢ１１）に接続されており、
上記複数のメモリチップのうちの上記第１のチップ（Ｕ１、・・・、Ｕ４）は、上記第４のバスに沿って、上記第４のバスの上記第１の末端（ＥＣＴＲＬＢ１１）と上記第２の末端（ＥＣＴＲＬＢ１２）との間において、上記第４のバスに接続されており、
さらに、上記複数のメモリチップのうちの上記第１のチップ（Ｕ１、・・・、Ｕ４）は、上記第４のバスに沿って互いに並んで配置されている、請求項１〜５のいずれか１項に記載の半導体メモリモジュール。
【請求項７】
別の第４の制御信号（ＣＴＲＬ２）を送信するためのバスであって、第１の末端（ＥＣＴＲＬＢ２１）および第２の末端（ＥＣＴＲＬＢ２２）を有する別の第４のバス（ＣＴＲＬＢ２）を備えており、
上記制御チップ（ＳＣ）は、上記別の第４のバスの上記第１の末端（ＥＣＴＲＬＢ２１）に接続されており、
上記複数のメモリチップのうちの上記第２のチップ（Ｕ５、・・・、Ｕ８）は、上記別の第４のバスに沿って、上記別の第４のバスの上記第１の末端（ＥＣＴＲＬＢ２１）と上記第２の末端（ＥＣＴＲＬＢ２２）との間において、上記第４のバスに接続されており、
さらに、上記複数のメモリチップのうちの上記第２のチップ（Ｕ５、・・・、Ｕ８）は、上記別の第４のバスに沿って、互いに並んで配置されている、請求項６に記載の半導体メモリモジュール。
【請求項８】
上記第４のバス（ＣＴＲＬＢ１）および上記別の第４バス（ＣＴＲＬＢ２）は、読み出しおよび書き込みアクセスのために、上記複数のメモリチップのうちの上記第１のチップおよび上記第２のチップ（Ｕ１、・・・、Ｕ４、Ｕ５、・・・、Ｕ８）を活性化するための制御バスとして、それぞれ設けられている、請求項７に記載の半導体メモリモジュール。
【請求項９】
上記第１のバス（ＣＬＫＢ１）、上記第３のバス（ＣＡＢ）、上記第４のバス（ＣＴＲＬＢ１）および上記別の第４のバス（ＣＴＲＬＢ２）のそれぞれの上記第２の末端（ＥＣＬＫＢ１２、ＥＣＡＢ２、ＥＣＴＲＬＢ１２、ＥＣＴＲＬＢ２２）は、終端インピーダンス（Ｔ）によって終端している、請求項８に記載の半導体メモリモジュール。
【請求項１０】
上記複数のメモリチップのうちの上記第１のチップおよび上記第２のチップ（Ｕ１、・・・、Ｕ４、Ｕ５、・・・、Ｕ８）は、上記モジュール回路基板（ＭＰ）の面（Ｏ）上にある少なくとも１つの列（Ｒ１）内に配置されており、
上記列（Ｒ１）内において、上記複数のメモリチップのうちの上記第１のチップの１つ（Ｕ１）は、当該第１のチップの１つに対応する、上記複数のメモリチップのうちの上記第２のチップの１つ（Ｕ８）と並んで配置されている、請求項１〜９のいずれか１項に記載の半導体メモリモジュール。
【請求項１１】
上記複数のメモリチップのそれぞれは、ダイナミックランダムアクセスメモリセル（ＳＺ）を有するメモリセルアレイ（ＳＺＦ）を含んでいる、請求項１〜１０のいずれか１項に記載の半導体メモリモジュール。
【請求項１２】
上記制御チップは、ハブチップ（ＳＣ）として設けられている、請求項１〜１１のいずれか１項に記載の半導体メモリモジュール。
【請求項１３】
上記ハブチップ（ＳＣ）は、上記制御クロック信号（ＣＬＫ１）に対して遅れるように上記データクロック信号（ＤＱＳ１）を送出するように設計されている、請求項１２に記載の半導体メモリモジュール。
【請求項１４】
上記モジュール回路基板（ＭＰ）は、多層モジュール回路基板として実現されている、請求項１〜１３のいずれか１項に記載の半導体メモリモジュール。
【請求項１５】
上記各バス（ＣＬＫＢ、ＣＡＢ、ＤＢ、ＣＴＲＬＢ）は、上記モジュール回路基板（ＭＰ）の層（Ｌ１、・・・、Ｌｎ）の１つの中を通っている、請求項１〜１４のいずれか１項に記載の半導体メモリモジュール。
【請求項１６】
上記複数のメモリチップ（Ｕ１、・・・、Ｕ８）および上記制御チップ（ＳＣ）は、それぞれファインピッチボールグリッドアレイパッケージ（ＦＢＧＡ）の中に配置されている、請求項１〜１５のいずれか１項に記載の半導体メモリモジュール。
【請求項１７】
上記制御チップ（ＳＣ）は、データ幅を有するアクセスバス（Ｂ）を介して制御部品（ＭＣ）によって駆動され、
上記複数のメモリチップ（Ｕ１、・・・、Ｕ８）は、同じ構成形態を有しており、
メモリチップの上記第１のグループ（Ｇ１）および上記第２のグループは、それぞれ同数のメモリチップ（Ｕ１、・・・、Ｕ４）を含んでおり、
メモリチップの上記グループ（Ｇ１、Ｇ２）の１つに属しているメモリチップの数は、上記アクセスバス（Ｂ）の上記データ幅と、上記メモリチップの構成形態とに依存している、請求項１〜１６のいずれか一項に記載の半導体メモリモジュール。
【請求項１８】
上記第１および第２のグループ（Ｇ１、Ｇ２）に属する上記複数のメモリチップ（Ｕ１、・・・、Ｕ４、Ｕ５、・・・、Ｕ８）は、それぞれランク（Ｇ１、Ｇ２）を形成している、請求項１７に記載の半導体メモリモジュール。
【請求項１９】
４Ｒ×８の構成を有している、請求項１〜１８のいずれか１項に記載の半導体メモリモジュール。
【請求項２０】
８Ｒ×８の構成を有している、請求項１〜１９のいずれか１項に記載の半導体メモリモジュール。
【請求項２１】
デュアル・インライン・メモリモジュールとして実現されている、請求項１〜２０のいずれか１項に記載の半導体メモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御チップが様々なバスを介して複数のメモリチップに接続されている半導体メモリモジュールに関する。
【背景技術】
【０００２】
図１は、半導体メモリモジュールのモジュール回路基板ＭＰの断面図を示している。複数のメモリ部品ＣＢは、モジュール回路基板の上面および下面にある制御部品ＳＢの左側および右側に配置されている。メモリチップＵは、それぞれのメモリ部品ＣＢ内に配置されている。メモリチップＵ１、Ｕ２、Ｕ３、およびＵ４を有するメモリ部品は、モジュール回路基板の上面にある列内の制御部品ＳＢの左側に位置している。メモリチップＵ１０、Ｕ１１、Ｕ１２、およびＵ１３を有するメモリ部品は、モジュール回路基板の下面の左側に配置されている。メモリ部品の筐体は、例えばファインピッチボールグリッドアレイパッケージ（fine pitch ball grid array package; FBGA）として実施されている。制御部品ＳＢは、内部に制御チップを有している。上記制御チップは、ハブチップとして実施されていることが好ましい。制御部品の筐体も同様に、図１の実施例にあるファインピッチボールグリッドアレイパッケージとして実施されている。
【０００３】
上記モジュール回路は、複数の層Ｌ１、・・・、Ｌｎを有する多層モジュール回路基板として実施されている。制御部品ＳＢは、個々のメモリ部品ＣＢを駆動するために、様々なバスシステムを介して当該メモリ部品に接続されている。図１は、様々なバスの代表として、制御クロックバスＣＬＫＢ１および制御クロックバスＣＬＫＢ２を示している。制御クロックバスＣＬＫＢ１は、モジュール回路基板の層Ｌ１内に延びており、ここから、制御部品ＳＢのハブチップをメモリチップＵ１、Ｕ２、Ｕ３、およびＵ４へ接続している。制御クロックバスＣＬＫＢ２は、モジュール回路基板の下面のメモリチップＵ１０、Ｕ１１、Ｕ１２、およびＵ１３を接続するために用いられる。上記制御クロックバスＣＬＫＢ２は、ハブチップから延びてモジュール回路基板を通過し、このモジュール回路基板の下面付近の層Ｌｎまでルーティングされている。上記制御クロックバスＣＬＫＢ２は、モジュール回路基板の下面付近の層Ｌｎから、この層Ｌｎに沿ってさらに延び、モジュール回路基板の下面にあるメモリチップＵ１０、Ｕ１１、Ｕ１２、およびＵ１３をハブチップに接続している。
【０００４】
図２Ａは、上記モジュール回路基板ＭＰの上面の平面図を示している。制御部品の制御チップＳＣ、およびメモリ部品の個々のメモリチップＵ１、・・・、Ｕ２７が図示されている。メモリチップは、モジュール回路基板上の２つの列に配置されている。制御チップＳＣの左側には、図１に示されているメモリチップＵ１、・・・、Ｕ４が下列に配置されていて、そして別のメモリチップＵ５、・・・、Ｕ９が上列に配置されている。制御チップＳＣの右側には、図１に同様に示されているメモリチップＵ２４、・・・、Ｕ２７が下列に配置されていて、そして別のメモリチップＵ１９、・・・、Ｕ２３が上列に配置されている。
【０００５】
図２Ｂは、モジュール回路基板ＭＰの下面の平面図を示している。ここでもまた、メモリチップは２列に配置されている。モジュール回路基板の左側では、図１に示されているメモリチップＵ１０、・・・、Ｕ１３が下列に配置されていて、そして別のメモリチップＵ１４、・・・Ｕ１８が上列に配置されている。モジュール回路基板の右側では、図１に同様に示されているメモリチップＵ３３、・・・、Ｕ３６が下列に配置されていて、そして別のメモリチップＵ２８、・・・、Ｕ３２が上列に配置されている。
【０００６】
メモリチップは、外部から直接駆動されることはないが、制御チップＳＣを介して、半導体メモリモジュールの外部環境と通信する。この目的のために、制御チップＳＣは、外部アクセスバスＢを介して、外部の制御部品ＭＣ（例えばメモリコントローラ）に接続されている。メモリコントローラは、制御チップＳＣを介して、モジュール回路基板の上面にある個々のメモリチップ、および回路基板の下面にあるメモリチップにアクセスする。
【０００７】
図３に示されているように、各メモリチップ内にはメモリセルアレイＳＺＦが配置されている。上記メモリセルアレイＳＺＦでは、ワード線ＷＬおよびビット線ＢＬに沿って、メモリセルＳＺがマトリックス状に配置されている。ダイナミックランダムアクセスメモリセルでは、この種類のＤＲＡＭメモリセルは、選択トランジスタＡＴおよびストレージキャパシタＳＣを有している。データの読み込みおよび読み出しをするために、ワード線ＷＬに、対応する制御電位を印加することによって、メモリセルＳＺをビット線ＢＬに接続することができる。
【０００８】
メモリチップのメモリセルアレイ内にある個々のメモリセルにアクセスするために、メモリコントローラは、外部アクセスバスＢを介して、制御信号およびアドレス信号を供給することにより制御チップＳＣを駆動する。メモリチップへデータを書き込むためのデータ信号、およびメモリチップからデータを読み出すためのデータ信号も同様に、外部アクセスバスを介して送信される。
【０００９】
読み出しアクセスの際にメモリチップから同時に読み出せるデータ量、および書き込み動作の際にメモリチップへ同時に書き込めるデータ量は、メモリチップ構成の形態によって特定される。例えば、その構成が×４の形態である場合は、メモリチップＵ１のメモリセルアレイへの読み出しアクセスの際には、４つのデータ信号が同時に出力される。そして、これら４つのデータ信号は、データバスを介して制御チップＳＣへ送られ、ここから外部アクセスバスＢを介してメモリコントローラＭＣへ送られる。例えば、、メモリチップ構成が×８の形態である場合は、メモリチップＵ１のメモリセルアレイへの読み出しアクセスの際には、メモリセルから８つのデータ信号が同時に読み出される。そしてこれら８つのデータ信号は、データバスを介して制御チップＳＣへ送られ、ここから外部アクセスバスＢを介してメモリコントローラへ送られる。
【００１０】
読み出しアクセスの際に同時にデータを読み出せるメモリチップの数、あるいは書き込みアクセスの際に同時にデータを書き込めるメモリチップの数は、メモリチップ構成の形態、および外部アクセスバスＢのデータ幅に依存している。例えば、メモリチップ構成が×８の形態であって、外部アクセスバスＢのバス幅が７２ビットである場合は、読み出しアクセスまたは書き込みアクセスは、半導体メモリモジュールの９つのメモリチップに対して同時に行われる。従って９つのメモリチップが組み合わされて、ランクと称されるグループが形成される。
【００１１】
標準規格では、特定のランクにそれぞれ属するメモリチップは、モジュール回路基板上の列内に互いに並んで配置されている。従って、例えば、モジュール回路基板の上面において、モジュール回路基板の下列にあるメモリチップＵ１、Ｕ２、Ｕ３、Ｕ４、およびモジュール回路基板の上列にあるメモリチップＵ１９、Ｕ２０、Ｕ２１、Ｕ２２、Ｕ２３は、ランクＧ１に属している。モジュール回路基板の上列にあるメモリチップＵ５、Ｕ６、Ｕ７、Ｕ８、Ｕ９、およびモジュール回路基板の下列にあるメモリチップＵ２４、Ｕ２５、Ｕ２６、Ｕ２７は、ランクＧ２に属している。モジュール回路基板の下面では、メモリチップＵ１０、Ｕ１１、Ｕ１２、Ｕ１３、およびメモリチップＵ２８、Ｕ２９、Ｕ３０、Ｕ３１、Ｕ３２は、ランクＧ３に属している。メモリチップＵ１４、Ｕ１５、Ｕ１６、Ｕ１７、Ｕ１８、およびメモリチップＵ３３、Ｕ３４、Ｕ３５、Ｕ３６は、ランクＧ４に属している。このように、メモリチップＵ１、・・・、Ｕ３６は、４つのランクに分布している。従って、図２Ａおよび２Ｂに示されているモジュール回路基板は、４Ｒ×８のモジュール構成に対応している。
【００１２】
８Ｒ×８のモジュール構成の場合は、モジュール回路基板上には２倍の数のメモリチップが配置されている。この場合も同様に、モジュール回路基板ＭＰ上において、図２Ａおよび図２Ｂに示されているメモリチップの配置を用いることができる。しかし８Ｒ×８のモジュール構成の場合は、各メモリ部品内において、それぞれ２つのメモリチップが配置されている。この場合は、各メモリ部品内において、メモリチップがデュアルスタック構成（dual stack arrangement）されている。
【００１３】
以下の説明は、モジュール回路基板の左側にあるメモリチップＵ１、・・・、Ｕ１８に関連したものである。これらの説明は、モジュール回路基板の右側にあるメモリチップＵ１９、・・・、Ｕ３６にも同様に適用される。
【００１４】
図４は、４Ｒ×８のモジュール構成を有するモジュール回路基板の上面Ｏおよび下面Ｕを示している。ランク指定は、図２Ａおよび図２Ｂと同様である。列Ｒ２のメモリチップＵ１、・・・、Ｕ４はランクＧに属していて、列Ｒ１のメモリチップＵ５、・・・、Ｕ９はランクＧ２に属している。モジュール回路基板の下面では、列Ｒ４のメモリチップＵ１０、・・・、Ｕ１３がランクＧ３に属していて、列Ｒ３のメモリチップＵ１４、・・・、Ｕ１８がランクＧ４に属している。制御クロック信号ＣＬＫおよびデータクロック信号ＤＱＳを用いてメモリチップを駆動するために、これらのメモリチップは、様々なバスを介して制御チップに接続されている。
【００１５】
図４は、２つの制御クロックバスＣＬＫＢ１およびＣＬＫＢ２と、２つのデータクロックバスＤＢ１およびＤＢ２とを示している。制御クロック信号ＣＬＫ１および制御クロック信号ＣＬＫ２は、制御クロックバスＣＬＫＢ１およびＣＬＫＢ２を介して送信される。内部制御動作、例えば、選択トランジスタをオフにして、これらの選択トランジスタをオン状態に制御するというような制御動作は、上記制御クロック信号の立ち上がりエッジおよび立下りエッジと同期して進行する。データクロック信号ＤＱＳ１およびデータクロック信号ＤＱＳ２は、それぞれデータクロックバスＤＢ１およびＤＢ２を介して送信される。読み出しアクセスおよび書き込みアクセスの際には、データは、上記データクロック信号を用いてメモリチップから読み出され、そしてメモリチップに書き込まれる。上記バスは、モジュール回路基板の異なる層上に延びている。これについては、制御クロックバスＣＬＫＢ１およびＣＬＫＢ２の実施例を用いた図１に示されている。
【００１６】
モジュール回路基板の上面にあるメモリチップＵ１、・・・、Ｕ９は、制御クロック信号ＣＬＫ１を運ぶために、制御クロックバスＣＬＫＢ１を介して制御チップＳＣに接続されている。モジュール回路基板の下面にあるメモリチップＵ１０、・・・、Ｕ１８は、制御クロックバスＣＬＫＢ２に接続されている。制御クロックバスＣＬＫＢ２は、コンタクト接続ホールを介して、モジュール回路基板の上面にある制御チップＳＣに接続されている。上記２つの制御クロックバスはそれぞれ、終端インピーダンスＴによって終端している。
【００１７】
２つの制御クロックバスＣＬＫＢ１およびＣＬＫＢ２は、いわゆるループ・フライ・バイ・トポロジー（loop fly-by topology）として実施されている。この種類のトポロジーでは、メモリチップＵ１、・・・、Ｕ４およびメモリチップＵ５、・・・、Ｕ９は、制御クロックバスＣＬＫＢ１に沿って配置されていて、メモリチップＵ１０、・・・Ｕ１３およびメモリチップＵ１４、・・・、Ｕ１８は、制御クロックバスＣＬＫＢ２に沿って配置されている。標準規格では、ランクにそれぞれ属しているメモリチップは、２つの制御クロックバスに沿って互いに並んで配置されている。従って、図４に示されているように、或るランクに属しているメモリチップは、モジュール回路基板の１つの列内に互いに並んで配置されている。
【００１８】
さらに、制御チップＳＣは、異なるデータクロックバスＤＢ１およびＤＢ２を介して、個々のメモリチップに接続されている。標準規格では、図４に示されているように、各ランクに属しているそれぞれのメモリチップは、共通のデータクロックバスを介して制御チップに接続されている。この場合、メモリチップはデータクロックバスの各末端に配置されていて、制御チップは上記データクロックバスの他方の末端に配置されている。従ってデータクロックバスは、この場合は、いわゆるポイント・ツー・ポイント・トポロジー（point-to-point topology）として実施されている。
【００１９】
図４では、例えば、ランクＧ１のメモリチップＵ１、ランクＧ２のメモリチップＵ８、ランクＧ３のメモリチップＵ１０、およびランクＧ４のメモリチップＵ１７は、共通のデータクロックバスＤＢ１を介して制御チップＳＣに接続されている。この目的のために、データクロックバスＤＢ１は、モジュール回路基板の上面では、コンタクト接続ホールＶＤ１においてメモリチップＵ１とＵ８とに分岐し、そしてモジュール回路基板の下面では、メモリチップＵ１０とＵ１７とに分岐している。
【００２０】
ランクＧ１のメモリチップＵ２、ランクＧ２のメモリチップＵ７、ランクＧ３のメモリチップＵ１１、およびランクＧ４のメモリチップＵ１６は、共通のデータクロックバスＤＢ２を介して制御チップＳＣに接続されている。４つのランクの残りのメモリチップは、別のデータクロックバスを介して制御チップに接続されている。この場合は、半導体メモリモジュールの４ランク構成において、各データクロックバスは、それぞれ異なるランクに属している４つのメモリチップを制御チップに接続している。上記データクロックバスは、図４に示す実施例では、ワンポイント・ツー・フォー・ポイント・トポロジー（one-point-to-four-point topology）を有している。
【非特許文献１】Micron Technology Inc.: "DDR2 SDRAM FBDIMM," Micron Technology Inc., Rev. A 4/05 EN (searched on 21.02.2006) Data SheetOnline:http://download.micron.com/pdf/datasheets/modules/ddr2/HTF18C64_128_256x72FD.pdf
【発明の開示】
【発明が解決しようとする課題】
【００２１】
前述したように、データクロック信号ＤＱＳ１およびデータクロック信号ＤＱＳ２は、それぞれ、データクロックバスＤＢ１およびＤＢ２を介して送信される。読み出しアクセスの際には、メモリチップのメモリセル内に記憶されているデータが、データクロック信号と同期して読み出される。書き込みアクセスの場合は、データは、データクロック信号と同期してメモリチップのメモリセルへ書き込まれる。さらに、読み出しアクセスおよび書き込みアクセスの際のメモリチップ内における制御動作（例えば、メモリセルの選択トランジスタをオフにして、これらの選択トランジスタをオン状態に制御する動作）が、制御クロックバスＣＬＫＢ１およびＣＬＫＢ２の制御クロック信号ＣＬＫ１およびＣＬＫ２に同期して行われる。
【００２２】
例えばメモリチップＵ１およびＵ８に対して、十分に満足のいく動作を確実に得るためには、制御クロック信号ＣＬＫ１およびデータクロック信号ＤＱＳ１が、４００ｐｓ程の小さな誤差はあるにせよ、２つのメモリチップＵ１およびＵ８に実質的に同時に到着する必要がある。これら２つの信号は、互いに同期していなければならない。しかし、データクロックバスＤＢ１および制御クロックバスＣＬＫＢ１に対して異なるバストポロジーが実施されているため、これら２つのバスにおける信号伝播時間が異なる。
【００２３】
データクロックバスＤＢ１を介して送信されたデータクロック信号ＤＱＳ１は、例えば、ランクＧ１のメモリチップＵ１とランクＧ２のメモリチップＵ８とにほぼ同時に到着する。一方、制御チップＳＣとメモリチップＵ１との間の距離は短いため、制御クロックバスＣＬＫＢ１の制御クロック信号ＣＬＫ１は、制御クロックバスＣＬＫＢ１の末端にあるランクＧ２のメモリチップＵ８に到着するよりも、メモリチップＵ１に大幅に早く到着する。同様に、モジュール回路基板の下面にある制御クロック信号ＣＬＫ２は、ランクＧ４のメモリチップＵ１７へ到着するよりも、ランクＧ３のメモリチップＵ１０に大幅に早く到着する。一方、２つのメモリチップＵ１０およびＵ１７は、データクロック信号ＤＱＳ１によって、ほぼ同時に駆動される。なぜなら、制御チップＳＣからメモリチップＵ１０までのデータクロックバスＤＢ１の長さは、制御チップＳＣとメモリチップＵ１７との間のデータクロックバスＤＢ１の長さとほぼ正確に一致するからである。
【００２４】
メモリチップＵ１とメモリチップＵ８との間における制御クロック信号ＣＬＫ１の伝播時間の差、およびメモリチップＵ１０とメモリチップＵ１７との間における制御クロック信号ＣＬＫ２の伝播時間の差は、例えば約１ｎｓである。データクロック信号ＤＱＳ１が、メモリチップＵ１およびメモリチップＵ１０へほぼ同時に、制御クロック信号ＣＬＫ１と共に到着するようにデータクロックバスＤＢ１が設けられている場合は、メモリチップＵ８およびＵ１７に対して、データクロック信号ＤＱＳ１と制御クロック信号ＣＬＫ１との間に、約１ｎｓの時間差がある。メモリチップＵ１、Ｕ８、Ｕ１０、およびＵ１７の例を用いて説明した問題点は、他のメモリチップにも該当する。
【００２５】
本発明は、制御チップから、異なるバスを介してメモリチップへ送信された信号が、当該メモリチップへほぼ同時に到着する半導体メモリモジュールを特定することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的は、モジュール回路基板と、このモジュール回路基板上に配置された複数のメモリチップとを含むバスアーキテクチャを有する半導体メモリモジュールによって達成される。この場合、上記複数のメモリチップのうちの第１のチップは、メモリチップの第１のグループに属し、上記複数のメモリチップのうちの第２のチップは、メモリチップの第２のグループに属している。上記半導体メモリモジュールは、上記モジュール回路基板上に配置された制御チップをさらに備えている。この場合、上記制御チップは、上記半導体メモリモジュールへの読み出しアクセスおよび書き込みアクセスの時に、上記複数のメモリチップの第１のチップまたは上記複数のメモリチップの第２のチップへアクセスするように設計されている。上記半導体メモリモジュールは、第１の制御信号を送信するための第１のバスと、第２の制御信号を送信するための第２のバスとを備えている。上記第１のバスは、第１の末端と第２の末端とを有している。上記第２のバスは、第１の末端と、少なくとも２つの第２の末端とを有している。上記制御チップは、上記第１のバスの第１の末端に接続されている。上記複数のメモリチップは、上記第１のバスに沿って、上記第１のバスの第１の末端と第２の末端との間において、上記第１のバスに接続されている。上記複数のメモリチップのうちの第１のチップの１つは、自身に対応する、上記複数のメモリチップのうちの第２のチップの１つと並んで、上記第１のバスに接続されている。上記制御チップは、上記第２のバスの第１の末端に接続されている。上記複数のメモリチップのうちの第１のチップの１つは、上記第２の末端の一方に接続されており、上記複数のメモリチップのうちの第２のチップの１つは、上記第２のバスの第２の末端の他方に接続されている。
【００２７】
上記半導体メモリモジュールの１つの形態によると、上記第１のバスは、制御クロック信号を送信するための制御クロックバスとして設けられている。この場合には、上記複数のメモリチップのうちの第１のチップおよび第２のチップへの読み出しアクセスおよび書き込みアクセスは、上記制御クロック信号に同期して行われる。
【００２８】
上記半導体メモリモジュールの別の実施形態によると、上記第２のバスは、データクロック信号を送信するためのデータクロックバスとして設けられている。上記複数のメモリチップのうちの第１のチップおよび第２のチップへの読み出しアクセスの時には、上記データクロック信号に同期して、上記複数のメモリチップのうちの第１のチップおよび第２のチップからデータが読み出される。上記複数のメモリチップのうちの第１のチップおよび第２のチップへの書き込みアクセスの時には、上記データクロック信号に同期して、上記複数のメモリチップのうちの第１のチップおよび第２のチップへデータが書き込まれる。
【００２９】
別の実施形態によると、上記半導体メモリモジュールは、第３の制御信号を送信するための第３のバスを備えている。この第３のバスは、第１の末端と第２の末端とを有している。上記制御チップは、上記第３のバスの第１の末端に接続されており、上記複数のメモリチップは、上記第３のバスの第１の末端と第２の末端との間において、上記第３のバスに沿って、上記第３のバスに接続されている。上記複数のメモリチップのうちの第１のチップの１つは、自身に対応する、上記複数のメモリチップのうちの第２のチップの１つと並んで、上記第１のバスに接続されている。
【００３０】
半導体メモリモジュールの好ましい構成では、上記第３のバスは、アドレス信号を送信するためのアドレスバスとして設けられている。
【００３１】
一形態によると、上記半導体メモリモジュールは、第４の制御信号を送信するための第４のバスを備えている。この第４のバスは、第１の末端と第２の末端とを有している。上記制御チップは、上記第４のバスの第１の末端に接続されており、上記複数のメモリチップのうちの第１のチップは、上記第４のバスに沿って、上記第４のバス第１の末端と第２の末端との間において、上記第４のバスに接続されている。この場合は、上記複数のメモリチップのうちの第１のチップは、上記第４のバスに沿って互いに並んで配置されている。
【００３２】
上記半導体メモリモジュールの別の実施形態では、上記半導体メモリモジュールは、第４の制御信号を送信するための別の第４のバスを備えている。この別の第４のバスは、第１の末端と第２の末端とを有している。上記制御チップは、上記別の第４のバスの第１の末端に接続されている。上記複数のメモリチップのうちの第２のチップは、上記別の第４のバスに沿って、上記別の第４のバスの第１の末端と第２の末端との間において、上記第４のバスに接続されている。上記複数のメモリチップのうちの第２のチップは、上記別の第４のバスに沿って互いに並んで配置されている。
【００３３】
上記半導体メモリモジュールの一実施形態によると、上記第４のバスおよび上記別の第４のバスはそれぞれ、読み出しアクセスおよび書き込みアクセスのために、上記メモリチップのうちの第１のチップおよび第２のチップを活性化するための制御バスとして設けられている。
【００３４】
半導体メモリモジュールの別の実施形態は、上記モジュール回路基板の表面上に形成された少なくとも１つの列内に配置される、上記複数のメモリチップのうちの第１のチップおよび第２のチップを備えている。上記列内では、上記複数のメモリチップのうちの第１のチップの１つは、自身に対応する、上記複数のメモリチップのうちの第２のチップの１つと並んで配置されている。
【００３５】
上記半導体メモリモジュールの別の構成形態では、上記制御チップは、データ幅を有するアクセスバスを介して制御部品によって駆動される。上記複数のメモリチップは、同一の構成形態を有している。メモリチップの第１および第２のグループのそれぞれは、同一数のメモリチップを含んでいる。１つのメモリチップのグループに属するメモリチップの数は、アクセスバスのデータ幅およびメモリチップの構成形態に依存している。
【００３６】
上記半導体メモリモジュールの好ましい一実施形態では、第１のグループおよび第２のグループにそれぞれ属しているメモリチップは、ランクを形成している。
【００３７】
上記半導体メモリモジュールの別の構成形態については、従属請求項に記載されている。
【発明の効果】
【００３８】
本発明の半導体メモリモジュールは、モジュール回路基板（ＭＰ）と、上記モジュール回路基板（ＭＰ）上に配置された複数のメモリチップ（ＵＩ、・・・、Ｕ８）と、上記モジュール回路基板（ＭＰ）上に配置された制御チップ（ＳＣ）と、第１の制御信号（ＣＬＫ１）を送信するためのバスであって、第１の末端（ＥＣＬＫＢ１１）および第２の末端（ＥＣＬＫＢ１２）を有する第１のバス（ＣＬＫＢ１）と、第２の制御信号（ＤＱＳ１）を送信するためのバスであって、第１の末端（ＥＤＢ１１）および少なくとも２つの第２の末端（ＥＤＢ１２、ＥＤＢ１３）を有する第２のバス（ＤＢ１）とを備え、上記複数のメモリチップのうちの第１のチップ（Ｕ１、・・・、Ｕ４）は、メモリチップの第１のグループ（Ｇ１）に属し、上記複数のメモリチップのうちの第２のチップ（Ｕ５、・・・、Ｕ８）は、メモリチップの第２のグループ（Ｇ２）に属しており、上記制御チップ（ＳＣ）は、上記半導体メモリモジュールへの読み出しおよび書き込みアクセスの時に、上記複数のメモリチップのうちの上記第１のチップ（Ｕ１、・・・、Ｕ４）、または、上記複数のメモリチップのうちの上記第２のチップ（Ｕ５、・・・、Ｕ８）に同時にアクセスするように設計されており、上記制御チップ（ＳＣ）は、上記第１のバス（ＣＬＫＢ１）の上記第１の末端（ＥＣＬＫＢ１１）に接続されており、上記複数のメモリチップ（ＵＩ、・・・、Ｕ８）は、上記第１のバスに沿って、上記第１のバスの上記第１の末端（ＥＣＬＫＢ１１）と上記第２の末端（ＥＣＬＫＢ１２）との間において、上記第１のバスに接続されており、上記複数のメモリチップのうちの第１のチップの１つ（Ｕ１）は、当該第１のチップの１つに対応する、上記複数のメモリチップのうちの第２のチップの１つ（Ｕ８）と並んで、上記第１バスに接続されており、上記制御チップ（ＳＣ）は、上記第２のバス（ＤＢ１）の上記第１の末端（ＥＤＢ１１）に接続されており、上記複数のメモリチップのうちの上記第１のチップの１つ（Ｕ１）は、上記第２の末端の一方（ＥＤＢ１２）に接続されており、上記複数のメモリチップのうちの上記第２のチップの１つ（Ｕ８）は、上記第２のバス（ＤＢ１）の上記第２の末端の他方（ＥＤＢ１３）に接続されている構成である。
【００３９】
それゆえ、制御チップから、異なるバスを介してメモリチップへ送信された信号が、当該メモリチップへほぼ同時に到着するという効果を奏する。
【発明を実施するための最良の形態】
【００４０】
本発明の典型的な実施形態を示した図を参照しながら、本発明について以下にさらに詳しく説明する。
【００４１】
図５は、モジュール回路基板ＭＰの上面Ｏ、および下面Ｕを示している。分かりやすくするために、上面には、ランクＧ１に属するメモリチップＵ１およびＵ２、ならびにランクＧ２に属するメモリチップＵ７およびＵ８のみが図示されている。上記モジュール回路基板の下面には、ランクＧ３に属するメモリチップＵ１０およびＵ１１、ならびにランクＧ４に属するメモリチップＵ１６およびＵ１７のみが図示されている。制御クロック信号ＣＬＫ１およびＣＬＫ２を送信するための制御クロックバスＣＬＫＢ１およびＣＬＫＢ２は、それぞれ、図４に示すように、ループ・フライ・バイ・トポロジーで設けられている。
【００４２】
制御チップＳＣは、制御クロックバスＣＬＫＢ１の一方の末端ＥＣＬＫＢ１１に接続されている。終端インピーダンスＴは、制御クロックバスＣＬＫＢ１の他方の末端ＥＣＬＫＢ１２に接続されている。同様に、制御クロックバスＣＬＫＢ２の一方の末端ＥＣＬＫＢ２１は、制御チップＳＣに接続されていて、制御クロックバスＣＬＫＢ２の他方の末端ＥＣＬＫＢ２２は、終端インピーダンスＴに接続されている。ポイント・ツー・ポイント・トポロジーとは対照的に、制御クロックバスのループ・フライ・バイ・トポロジーでは、上記バスで送信される信号のインテグリティが際立って良好である。
【００４３】
しかし、図４の実施形態とは対照的に、異なるランクに属するそれぞれのメモリチップは、制御クロックバスＣＬＫＢ１と、制御クロックバスＣＬＫＢ２とに沿って、互いに並んで配置されている。従って、ランクＧ１のメモリチップＵ１は、ランクＧ２のメモリチップＵ８と並んで配置されており、ランクＧ１のメモリチップＵ２は、ランクＧ２のメモリチップＵ７と並んで配置されている。同様に、モジュール回路基板の下面に配置されているランクＧ３のメモリチップＵ１０およびＵ１１は、制御クロックバスＣＬＫＢ２に沿って互いに並んで配置されてはおらず、ランクＧ４のメモリチップＵ１６およびＵ１７にそれぞれ並んで配置されている。これに対応して、モジュール回路基板の上面および下面にあるその他全てのメモリチップも、グループ毎（ランク毎）に、列内において、互いに並んで配置されていない。その代わり、１つのランクのメモリチップは、別のランクのメモリと並んで列内に配置されている。
【００４４】
上記データクロックバスはさらに、ワンポイント・ツー・フォー・ポイント・トポロジーで設けられる。制御チップＳＣは、データクロックバスＤＢ１の一方の末端ＥＤＢ１１に接続されている。データクロックバスＤＢ１の別の２つの末端ＥＤＢ１２およびＥＤＢ１３において、データクロックバスＤＢ１は、ランクＧ１のメモリチップＵ１と、ランクＧ２のメモリチップＵ８とを制御チップＳＣへ接続している。同様に、モジュール回路基板の下面にあるデータクロックバスＤＢ１は、その２つの末端において、ランクＧ３のメモリチップＵ１０と、ランクＧ４のメモリチップＵ１７とを、コンタクト接続ホールＶＤ１を介して、回路基板の上面にある制御チップＳＣへ接続している。
【００４５】
モジュール回路基板の上面では、データクロックバスＤＢ２の２つの末端において、データクロックバスＤＢ２は、ランクＧ１のメモリチップＵ２と、ランクＧ２のメモリチップＵ７とを制御チップＳＣへ接続している。モジュール回路基板の下面では、データクロックバスＤＢ２の２つの末端において、データクロックバスＤＢ２は、ランクＧ３のメモリチップＵ１１と、ランクＧ４のメモリチップＵ１６とを、コンタクト接続ホールＶＤ２を介して制御チップＳＣへ接続している。
【００４６】
半導体メモリモジュールへのアクセスの際には、制御チップは、ランクの全てのメモリチップへ同時にアクセスする。制御チップとランクＧ１のメモリチップＵ１との間、および、制御チップとランクＧ２のメモリチップＵ８との間における制御クロックバスＣＬＫＢ１のバスの長さがほぼ同じであるため、制御クロック信号ＣＬＫ１は、異なるランクに属するメモリチップにほぼ同時に到着する。制御クロック信号ＣＬＫ１が、メモリチップＵ１よりもメモリチップＵ８へわずかに早く到着するため、４００ｐｓという小さな伝播時間の差が生じる。しかしこれは、インテグリティを損失するものでないため許容される。
【００４７】
データクロックバスＤＢ１のデータクロック信号ＤＱＳ１は、メモリチップＵ１およびＵ８にほぼ同時に到着する。これは、制御チップＳＣとメモリチップＵ１およびＵ８との距離が同じであるためである。同様に、データクロックバスＤＢ２のデータクロック信号ＤＱＳ２もまた、メモリチップＵ２およびＵ７にほぼ同時に到着する。これは、制御チップＳＣとメモリチップＵ２との間のデータクロックバスＤＢ２のバスの長さが、制御チップＳＣとメモリチップＵ７との間のデータクロックバスＤＢ２のバスの長さと同じであるためである。
【００４８】
モジュール回路基板の下面では、制御クロック信号ＣＬＫ２は、互いに並んで配置されたメモリチップＵ１１およびＵ１６にほぼ同時に到着する。互いに並んで配置されたメモリチップＵ１７およびＵ１０は、制御クロック信号ＣＬＫ２によって、少し遅れて、しかし同様に、ほぼ同時にアドレス指定される。同様に、メモリチップＵ１０およびＵ１７は、データクロックバスＤＢ１を介して同時にアドレス指定され、そしてメモリチップＵ１１およびＵ１６は、データクロックバスＤＢ２を介して同時にアドレス指定される。
【００４９】
冒頭で説明したように、データクロック信号ＤＱＳと制御クロック信号ＣＬＫとの間の伝播時間差は、４００ｐｓを超えてはならない。必須の基準について、メモリチップＵ１およびＵ８の例を用いて以下に説明する。しかしこの基準は、互いに並んで配置され、かつ異なるランクに属した他のメモリチップの対にも同様に適用される。
【００５０】
データクロック信号ＤＱＳ１は、制御チップＳＣからメモリチップＵ１まで、および制御チップＳＣからメモリチップＵ８まで同じ伝播時間で伝播し、そして、コントロールクロックバスＣＬＫＢ１のコントロールクロック信号ＣＬＫ１は、同様に制御チップＳＣからメモリチップＵ１まで、および制御チップＳＣからメモリチップＵ８までほぼ同じ伝播時間で伝播するため、データクロック信号ＤＱＳ１および制御クロック信号ＣＬＫ１を、メモリチップＵ１およびＵ８にほぼ同時に到着させることも可能である。
【００５１】
このことを達成できる方法の１つとして、制御チップＳＣとメモリチップＵ１およびＵ８との間におけるデータクロックバスＤＢ１の長さを、制御チップＳＣとメモリチップＵ１とＵ８との間における制御クロックバスＣＬＫＢ１の長さに応じて調節する方法がある。このとき、制御チップＳＣからメモリチップＵ１およびＵ８までの間の制御クロックバスＣＬＫＢ１上の制御クロック信号ＣＬＫ１の伝播時間が、制御チップＳＣから２つのメモリチップＵ１およびＵ８までの間のデータクロックバスＤＢ１上のデータクロック信号ＤＱＳ１の伝播時間と同じになるように調節する。信号は一般的に、ポイント・ツー・ポイント・トポロジーを有するバスよりも、ループ・フライ・バイ・トポロジーを有するバスにおいてゆっくりと伝播するため、データクロックバスＤＢ１は、メモリチップＵ１とＵ８との間における制御クロックバスＣＬＫＢ１の長さよりも幾分長くする必要がある。
【００５２】
しかし、これが、利用可能なスペースの不足のために不可能である場合は、別の形態に従って、制御チップＳＣは知的ハブチップとして実現される。図５の実施例における制御チップＳＣは、制御クロック信号ＣＬＫ１とは時間的に遅延するように、データクロック信号ＤＱＳ１を送出する。例えば、制御クロックバスＣＬＫＢ１上の制御クロック信号ＣＬＫ１の伝播時間が、制御チップＳＣからメモリチップＵ１およびＵ８までの間において、１．５ｎｓであり、データクロックバスＤＢ１上のデータクロック信号ＤＱＳ１の伝播時間が、制御チップＳＣからメモリチップＵ１およびＵ８までの間において、約０．４ｎｓである場合には、知的ハブチップは、制御クロック信号ＣＬＫ１を送出してから約１．１ｎｓ後にデータクロック信号ＤＱＳ１を生成する。これによって、制御クロック信号ＣＬＫ１およびデータクロック信号ＤＱＳ１が、２つのメモリチップＵ１およびＵ８に実質的に同時に到着することが確実となる。上記２つの信号間における約４００ｐｓのわずかな伝播時間差は、シグナルインテグリティを損失することがないため許容される。
【００５３】
また、一般的に、半導体メモリモジュールのメモリチップは、制御クロックバスＣＬＫＢおよびデータクロックバスＤＢに加えて、制御バスＣＴＲＬＢおよびアドレスバスＣＡＢを介して制御チップに接続されている。制御信号ＣＴＲＬ（例えば、メモリアクセスのためにメモリチップを選択するためのチップ選択信号）は、制御バスＣＴＲＬＢにのせて送信される。異なるランクのメモリチップは、制御クロックバスＣＬＫＢの１つに接続されており、同じランクのメモリチップは、制御バスＣＴＲＬＢにそれぞれ接続されている。従って、制御バスＣＴＲＬＢは、ランク特有の様式で設けられている。このように、４ランクのモジュール構成の場合は、４つの異なる制御バスが存在する。
【００５４】
図６および図７は、２つのランクＧ１およびＧ２に属し、モジュール回路基板の上面において互いに並んで配置されている、メモリチップＵ１およびＵ８、ならびにＵ２およびＵ７を示している。メモリチップＵ１およびＵ８は、データクロックバスＤＢ１に接続されている。メモリチップＵ２およびＵ７は、データクロックバスＤＢ２に接続されている。図６によると、ランクＧ１に属するメモリチップＵ１およびＵ２は、制御信号ＣＴＲＬ１を送信するために、制御バスＣＴＲＬＢ１に接続されている。一方、ランクＧ２に属するメモリチップＵ７およびＵ８は、図７によると、制御信号ＣＴＲＬ２を送信するために、制御バスＣＴＲＬＢ２に接続されている。制御バスＣＴＲＬＢ１およびＣＴＲＬＢ２はそれぞれ、各末端ＥＣＴＲＬＢ１２およびＥＣＴＲＬＢ２２において、終端インピーダンスＴによって終端している。
【００５５】
図８および図９は、モジュール回路基板の上面にあるメモリチップＵ１、・・・Ｕ８、および、モジュール回路基板の下面にあるメモリチップＵ１０、・・・Ｕ１８が、制御バスＣＡＢに接続されている状態を示している。制御バスＣＡＢは、制御クロックバスＣＬＫＢ１およびＣＬＫＢ２と同様に、ループ・フライ・バイ・トポロジーに従って設けられている。モジュール回路基板の左側にあるメモリチップＵ１、・・・、Ｕ１８は、２つの制御クロックバスを介して制御チップＳＣへ接続されている。しかし、モジュール回路基板の左側にあるメモリチップＵ１、・・・、Ｕ１８を制御チップＳＣへ接続するために備えられているアドレスバスＣＡＢは１つのみである。メモリチップＵ１、・・・、Ｕ１８は、アドレスバスＣＡＢに沿って配置されている。上記アドレスバスは、末端ＥＣＡＢ１において制御チップＳＣへ接続されており、末端ＥＣＡＢ２において終端インピーダンスによって終端している。メモリセルアレイ内またはメモリバンク内にある個々のメモリセルをアドレス指定するために用いることのできるアドレス信号ＣＡは、アドレスバスＣＡＢを介して送信される。
【００５６】
半導体メモリモジュールの構成が左右対称であるため、モジュール回路基板の左側にあるメモリチップに関する説明は、モジュール回路基板の右側にあるメモリチップにも適用できる。制御およびデータクロックバスの本発明における構成、アドレスおよび制御バスの本発明における構成、およびモジュール回路基板上の異なるランクに属するメモリチップの対応する配置は、特に４Ｒ×８および８Ｒ×８のモジュール構成を有するＦＢＤＩＭＭ（fully buffered dual in line memory module）に用いることができる。
【図面の簡単な説明】
【００５７】
【図１】半導体メモリモジュールの断面図である。
【図２Ａ】メモリコントローラが接続された半導体メモリモジュールのモジュール回路基板の上面の平面図である。
【図２Ｂ】半導体メモリモジュールのモジュール回路基板の下面の平面図である。
【図３】半導体メモリモジュールのメモリチップのメモリセルアレイを示す図である。
【図４】従来技術によるメモリチップ配置、制御クロックバス、およびデータクロックバスを有した半導体メモリモジュールのモジュール回路基板の上面および下面を示す図である。
【図５】本発明によるメモリチップ配置、制御クロックバス、およびデータクロックバスを有した半導体メモリモジュールのモジュール回路基板の上面および下面を示す図である。
【図６】本発明によるメモリチップ配置、第１の制御クロックバス、およびデータクロックバスを有した半導体メモリモジュールのモジュール回路基板の上面を示す図である。
【図７】本発明によるメモリチップ配置、第２の制御クロックバス、およびデータクロックバスを有した半導体メモリモジュールのモジュール回路基板の上面を示す図である。
【図８】本発明によるメモリチップ配置およびアドレスバスを有した半導体メモリモジュールのモジュール回路基板の上面を示す図である。
【図９】アドレスバスを有したモジュール回路基板の断面図である。
【符号の説明】
【００５８】
ＭＰ          モジュール回路基板
Ｌ            層
ＦＢＧＡ      ファインピッチボールグリッドアレイパッケージ
ＳＢ          制御部品
ＣＢ          メモリ部品
Ｕ            メモリチップ
ＳＣ          制御チップ
ＭＣ          メモリコントローラ
Ｂ            外部アクセスバス
ＳＺＦ        メモリセルアレイ
ＢＬ          ビット線
ＷＬ          ワード線
ＡＴ          選択トランジスタ
ＳＣ          ストレージキャパシタ
ＳＺ          メモリセル
ＤＢ          データクロックバス
ＤＱＳ        データクロック信号
ＣＬＫＢ      制御クロックバス
ＣＡＢ        アドレスバス
ＣＬＫ        制御クロック信号
ＣＡ          アドレス信号
ＶＤ、ＶＣ    コンタクトホール
ＣＴＲＬＢ    制御バス
ＣＴＲＬ      制御信号
【図１】
2007053345.tif 000003
【図２Ａ】
2007053345.tif 000004
【図２Ｂ】
2007053345.tif 000005
【図３】
2007053345.tif 000006
【図４】
2007053345.tif 000007
【図５】
2007053345.tif 000008
【図６】
2007053345.tif 000009
【図７】
2007053345.tif 000010
【図８】
2007053345.tif 000011
【図９】
2007053345.tif 000012
【外国語明細書】
2007053345000001.pdf