(57)【要約】【課題】ＭＩＭキャパシタを備える集積回路装置およびその製造方法を提供する。【解決手段】本発明の集積回路装置は、下部電極と、下部電極上の誘電膜と、誘電膜上の物理気相蒸着（ＰＶＤ）上部電極とＲＦバイアスを用いるイオン化された物理気相蒸着（ＩＰＶＤ）上部電極とが積層された上部電極とを含んだＭＩＭキャパシタとを備える。【選択図】図１ａ
2007134726.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上の誘電膜と、
前記誘電膜上の物理気相蒸着（ＰＶＤ）上部電極とイオン化された物理気相蒸着（ＩＰＶＤ）上部電極とが積層された上部電極を含むＭＩＭキャパシタと、を備える集積回路装置。
【請求項２】
前記ＩＰＶＤ上部電極の厚さは、前記上部電極全体の厚さの５０％以下である請求項１に記載の集積回路装置。
【請求項３】
前記下部電極は、ＰＶＤバリア膜と前記ＰＶＤバリア膜上のＩＰＶＤバリア膜とを備える請求項１に記載の集積回路装置。
【請求項４】
前記下部電極の表面は、窒化された請求項３に記載の集積回路装置。
【請求項５】
下部電極と、
前記下部電極上の誘電膜と、
前記誘電膜上の第１ＲＦバイアスを用いる第１イオン化された物理気相蒸着（ＩＰＶＤ）上部電極と前記第１ＲＦバイアスより大きい第２ＲＦバイアスを用いる第２ＩＰＶＤ上部電極とが積層された上部電極と、を備える集積回路装置。
【請求項６】
前記第２ＩＰＶＤ上部電極の厚さは、前記上部電極全体の厚さの５０％以下である請求項５に記載の集積回路装置。
【請求項７】
前記下部電極は、ＰＶＤバリア膜と前記ＰＶＤバリア膜上のＩＰＶＤバリア膜とを備える請求項５に記載の集積回路装置。
【請求項８】
前記下部電極の表面は、窒化された請求項７に記載の集積回路装置。
【請求項９】
物理気相蒸着（ＰＶＤ）バリア膜と前記ＰＶＤバリア膜上のイオン化された物理気相蒸着（ＩＰＶＤ）バリア膜とを含み、表面が窒化された下部電極と、
前記下部電極上の誘電膜と、
前記誘電膜上のＰＶＤ上部電極とＩＰＶＤ上部電極とが積層された上部電極を含むＭＩＭキャパシタと、を備える集積回路装置。
【請求項１０】
前記第２ＩＰＶＤ上部電極の厚さは、前記上部電極全体の厚さの５０％以下である請求項９に記載の集積回路装置。
【請求項１１】
下部電極を形成し、
前記下部電極上に誘電膜を形成し、
前記誘電膜上に物理気相蒸着（ＰＶＤ）とＲＦバイアスを用いるイオン化された物理気相蒸着（ＩＰＶＤ）とを順序通りに用いて、ＰＶＤ上部電極とＩＰＶＤ上部電極とが積層された上部電極を形成することを含むＭＩＭキャパシタを備える集積回路装置の製造方法。
【請求項１２】
前記ＩＰＶＤ上部電極の厚さは、前記上部電極全体の厚さの５０％以下である請求項１１に記載の集積回路装置の製造方法。
【請求項１３】
前記下部電極の形成は、ＰＶＤバリア膜とＩＰＶＤバリア膜とを順序通りに形成することを含む請求項１１に記載の集積回路装置の製造方法。
【請求項１４】
前記誘電膜を形成する前に、前記下部電極の表面を窒化処理することをさらに含む請求項１３に記載の集積回路装置の製造方法。
【請求項１５】
前記窒化処理は、窒素系プラズマ処理である請求項１４に記載の集積回路装置の製造方法。
【請求項１６】
下部電極を形成し、
前記下部電極上に誘電膜を形成し、
前記誘電膜上に第１ＲＦバイアスを用いるイオン化された物理気相蒸着（ＩＰＶＤ）と第１ＲＦバイアスより大きい第２ＲＦバイアスを用いるＩＰＶＤとを順序通りに用いて、第１ＩＰＶＤ上部電極と第２ＩＰＶＤ上部電極とが積層された上部電極を形成することを含むＭＩＭキャパシタを備える集積回路装置の製造方法。
【請求項１７】
前記第２ＩＰＶＤ上部電極の厚さは、前記上部電極全体の厚さの５０％以下である請求項１６に記載の集積回路装置の製造方法。
【請求項１８】
前記下部電極の形成は、ＰＶＤバリア膜とＩＰＶＤバリア膜とを順序通りに形成することを含む請求項１６に記載の集積回路装置の製造方法。
【請求項１９】
前記誘電膜を形成する前に、前記下部電極の表面を窒化処理することをさらに含む請求項１８に記載の集積回路装置の製造方法。
【請求項２０】
前記窒化処理は、窒素系プラズマ処理である請求項１９に記載の集積回路装置の製造方法。
【請求項２１】
物理気相蒸着（ＰＶＤ）とＲＦバイアスを用いるイオン化された物理気相蒸着（ＩＰＶＤ）とを順序通りに用いて、ＰＶＤバリア膜とＩＰＶＤバリア膜とを含む下部電極を形成し、
前記下部電極の表面を窒化処理して、
前記窒化処理された下部電極上に誘電膜を形成し、
前記誘電膜上に前記ＰＶＤと前記ＩＰＶＤとを順序通りに用いて、ＰＶＤ上部電極とＩＰＶＤ上部電極とが積層された上部電極を形成することを含むＭＩＭキャパシタを備える集積回路装置の製造方法。
【請求項２２】
前記ＩＰＶＤ上部電極の厚さは、前記上部電極全体の厚さの５０％以下である請求項２１に記載の集積回路装置の製造方法。
【請求項２３】
前記窒化処理は、窒素系プラズマ処理である請求項２１に記載の集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭキャパシタを備える集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
キャパシタはその接合構造によって、ＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）キャパシタ、ｐｎ接合キャパシタ、ポリシリコン−絶縁体−ポリシリコン（ＰＩＰ）キャパシタ、ＭＩＭキャパシタなどに区分される。この中で、ＭＩＭキャパシタを除いた残りのキャパシタは、少なくとも片方電極物質として単結晶シリコンや多結晶シリコンを用いる。しかし、単結晶シリコンまたは多結晶シリコンは、その物質特性によって、キャパシタ電極の抵抗を減少させるのに限界がある。また、単結晶シリコンまたは多結晶シリコン電極にバイアス電圧を印加した場合には、デプレッション領域が発生して、電圧が不安定になりキャパシタンス値が一定に維持されない。
【０００３】
したがって、特許文献１に記載されたようなＭＩＭキャパシタがＲＦ素子、多様なアナログ／混合モード信号素子（Ａｎａｌｏｇ／Ｍｉｘｅｄ−ｓｉｇｎａｌ  ｄｅｖｉｃｅｓ）などに適用されている。例えば、高周波回路のＲＦキャパシタ、有／無線通信のアナログキャパシタ、またはフィルタ、イメージセンサのキャパシタ、ＬＤＩ（ＬＣＤ  Ｄｒｉｖｅｒ  ＩＣ）などにＭＩＭキャパシタが適用されている。
【０００４】
一般に、ＭＩＭキャパシタのキャパシタンスは、電圧に対する２次方程式によって表示される。したがって、ＭＩＭキャパシタのキャパシタンスを備える集積回路装置が予測可能な範囲内でエラーのない動作をするためには、２次方程式の各項の係数であるキャパシタンス電圧係数（Ｖｏｌｔａｇｅ  Ｃｏｅｆｆｉｃｉｅｎｔｓ  ｏｆ  Ｃａｐａｃｉｔａｎｃｅ、以下ＶＣＣ）、特に２次項のＶＣＣが一定値以下に維持されるべきであり、ウェーハ上に形成される複数のＭＩＭキャパシタのＶＣＣの分布ができるだけ小さくなければならない。
【特許文献１】特開２００４−０７２１１９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が達成しようとする技術的課題は、良好な特性のＭＩＭキャパシタを含む集積回路装置を提供することにある。
【０００６】
本発明が達成しようとする他の技術的課題は、良好な特性のＭＩＭキャパシタを含む集積回路装置の製造方法を提供することにある。
【０００７】
本発明の技術的課題は、上述の技術的課題に制限されず、上述していない他の技術的課題は下記記載によって当業者が明確に理解できるものである。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための本発明のいくつかの態様に係る集積回路装置は、下部電極、前記下部電極上の誘電膜、および前記誘電膜上の物理気相蒸着（ＰＶＤ）上部電極とＲＦバイアスを用いるイオン化された物理気相蒸着（ＩＰＶＤ）上部電極とが積層された上部電極を含んだＭＩＭキャパシタを含む。
【０００９】
前記技術的課題を達成するための本発明の異なるいくつかの他の態様に係る半導体集積回路装置は、下部電極、前記下部電極上の誘電膜、および前記誘電膜上の第１ＲＦバイアスを用いる第１イオン化された物理気相蒸着（ＩＰＶＤ）上部電極と前記第１ＲＦバイアスより大きい第２ＲＦバイアスを用いる第２ＩＰＶＤ上部電極とが積層された上部電極を含むＭＩＭキャパシタを含む。
【００１０】
前記他の技術的課題を達成するための本発明のいくつかのまた他の態様に係るＭＩＭキャパシタを含む半導体集積回路装置の製造方法は、下部電極を形成し、前記下部電極上に誘電膜を形成し、前記誘電膜上に物理気相蒸着（ＰＶＤ）とＲＦバイアスを用いるイオン化された物理気相蒸着（ＩＰＶＤ）とを順序通りに用いてＰＶＤ上部電極とＩＰＶＤ上部電極とが積層された上部電極を形成することを含む。
【００１１】
前記他の技術的課題を達成するための本発明のいくつかのまた他の態様に係るＭＩＭキャパシタを含む半導体集積回路装置の製造方法は、下部電極を形成し、前記下部電極上に誘電膜を形成し、前記誘電膜上に第１ＲＦバイアスを用いるイオン化された物理気相蒸着（ＩＰＶＤ）と第１ＲＦバイアスより大きい第２ＲＦバイアスを用いるＩＰＶＤとを順序通りに用いて、第１ＩＰＶＤ上部電極と第２ＩＰＶＤ上部電極とが積層された上部電極を形成することを含む。
【発明の効果】
【００１２】
本発明の実施形態に係る半導体集積回路装置のＭＩＭキャパシタは、正常なＣ−Ｖカーブを示し、ＶＣＣ分布が良好である。したがって、半導体集積回路装置の安定的でエラーのない動作が可能である。また、本発明の実施形態に係る半導体集積回路装置のＭＩＭキャパシタ製造方法を用いれば、ウェーハの位置に関わらず全領域にかけて、所望するキャパシタンス値を有するＭＩＭキャパシタを製造することができる。
【発明を実施するための最良の形態】
【００１３】
その他実施形態の具体的な事項は、詳細な説明および図面に含まれている。
本発明の利点および特徴、そしてそれらを達成する方法は、添付する図面と共に詳細に後述する実施形態を参照すれば明確になる。しかし、本発明は以下に開示する実施形態に限定されず、互いに異なる多様な形態によって実施され、本実施形態は本発明の開示が完全なものとなるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために単に提供されるものであって、本発明は請求項の範疇によってのみ定義されるものである。
【００１４】
したがって、いくつかの実施形態で、周知の工程ステップ、周知の構造、および周知の技術については、本発明が曖昧に解釈されることを避けるために具体的には説明していない。
【００１５】
本明細書で用いられた用語は、実施形態を説明するためのものであり、本発明を制限するものではない。本明細書で、単数形は特別に明示しない限り複数形も含む。明細書で用いられる、含む（ｃｏｍｐｒｉｓｅｓ）および／または含む（ｃｏｍｐｒｉｓｉｎｇ）は、言及された構成要素、ステップ、動作および／または素子以外の１つ以上の他の構成要素、ステップ、動作および／または素子の存在または追加を排除しない意味として用いる。そして、「および／または」は、言及されたアイテムの各々および１つ以上のすべての組み合わせを含む。また、以下明細書全体にかけて、同一参照符号は同一構成要素を指す。
【００１６】
また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図および／または概略図を参考にして説明される。したがって、製造技術および／または許容誤差などによって例示図の形態が変形され得る。したがって、本発明の実施形態は、示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。また、本発明に示された各図面において、各構成要素は説明の便宜を考慮して、多少拡大または縮小して示されることもあり得る。
【００１７】
図１ａ〜図４は、本発明のいくつかの実施形態に係るＭＩＭキャパシタを備える集積回路装置、およびその製造方法を説明するための図である。
【００１８】
図１ａ〜図１ｃを参照すれば、本発明のいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタは、下部電極１００、誘電膜２００、および上部電極３００を含む。
【００１９】
本発明のいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタは、正常なキャパシタンス（Ｃ）−電圧（Ｖ）カーブを示し、ＶＣＣ分布が良好となるようにするために、上部電極３００が物理化学気相蒸着（ＰＶＤ）上部電極３１０とイオン化された物理化学気相蒸着（ＩＰＶＤ）上部電極３２０とを含む。図１ａ〜図１ｃでは、上部電極３００を構成する物質としてＴｉＮを例示したが、Ｔｉ、ＴａＮ、Ｔａ、Ｗ、ＷＮ、ＨｆＮ、ＺｒＮなども上部電極物質として用いられる。
【００２０】
ＰＶＤ上部電極３１０はＭＩＭキャパシタが正常なＣ−Ｖカーブを示してＶＣＣ分布が良好になるようにする役割をし、ＩＰＶＤ上部電極３２０は後続のビアエッチング工程時の上部電極が容易にエッチングされないようにする相互協力作用をする。
【００２１】
図２に示すように、上部電極３００の形成工程（Ｓ３）は、順次進行されるＰＶＤ上部電極形成工程（Ｓ３１）とＩＰＶＤ上部電極形成工程（Ｓ３２）とを含む。
【００２２】
ＰＶＤ上部電極形成工程（Ｓ３１）は、図３に示すＰＶＤ装置を用いて実施する。図３を参照すれば、ＰＶＤ装置のチャンバ１０の下部には半導体基板（図示せず）がロードされるペデスタル（ｐｅｄｅｓｔａｌ）１２が、上部には蒸着物質ターゲット１４が設けられる。ターゲット１４の裏面に設けられたマグネット１６によってチャンバ１０内部に磁場が印加され、この磁場によってチャンバ１０内に注入された反応ガスによって高い密度のプラズマ１１を形成する。プラズマ１１の中の陽イオンが負のＤＣ電圧１８が印加されるターゲット１４に衝突して、スパッタされたターゲット粒子を生成して、スパッタされたターゲット粒子がペデスタル１２上の基板（図示せず）に蒸着される。
【００２３】
ＩＰＶＤ上部電極の形成工程（Ｓ３２）は、ＩＰＶＤ装置を用いて実施する。ＩＰＶＤ装置とは、図３のＰＶＤ装置とは異なりスパッタされたターゲット粒子をイオン化して基板にＲＦバイアスを印加し、直進性を向上させてステップカバレッジを高められる装置を指す。ＩＰＶＤ装置としては、ＡＭＡＴ社のＩＭＰ（Ｉｏｎ  Ｍａｔｅｌ  Ｐｌａｓｍａ）スパッタ、ＡＭＡＴ社のＳＩＰ（Ｓｅｌｆ  Ｉｏｎｉｚｅｄ  Ｐｌａｓｍａ）スパッタ、ＮＯＶＥＬＬＵＳ社のＨＣＭ（Ｈｏｌｌｏｗ  Ｃａｔｈｏｄｅ  Ｍａｇｎｅｔｒｏｎ）スパッタが用いられる。
【００２４】
本発明の実施形態では、ＩＰＶＤ装置としてＳＩＰスパッタを用いた場合を例示するものであるが、ＳＩＰスパッタの代わりにＩＭＰスパッタ、ＨＣＭスパッタを用いられることは勿論である。ＳＩＰスパッタ装置の詳しい内容は、米国特許６，１８３，６１４号、６，３０６，２６５号、６，７９０，３２３号、および米国公開特許２００５−００５１４２４号などに開示されており、前記特許の内容は本明細書に十分に開示されたように、援用して統合される。
【００２５】
図４は、本発明の実施形態に係る製造方法に用いられたＳＩＰスパッタの概略的な断面図である。図４を参照すれば、チャンバ２０の下部には半導体基板（図示せず）がロードされるペデスタル２２が、上部には蒸着物質ターゲット２４が設けられる。ターゲット２４の裏面に設けられたマグネット２６によってチャンバ２０内部に磁場が印加され、この磁場によってチャンバ２０内に注入された反応ガスによって高い密度のプラズマ２１を形成する。プラズマ２１の中の陽イオンが負のＤＣ電圧２８が印加されたターゲット２４に衝突して、スパッタされたターゲット粒子を生成する。マグネット２６は、さらに、スパッタされたターゲット粒子をイオン化させ、イオン化されたターゲット粒子を生成する。イオン化されたターゲット粒子は、ＲＦ電源２９からペデスタル２２に印加されたＲＦ基板バイアスによって、直進性が向上した状態で基板上に蒸着される。
【００２６】
このように、本発明で上部電極３００をＰＶＤ上部電極３１０とＩＰＶＤ上部電極３２０との積層構造によって形成することは、次のような新しい問題の認識に基づく。
【００２７】
現在までは、ＰＶＤ上部電極またはＩＰＶＤ上部電極が単独で用いられてきた。そこで、発明者は従来のような上部電極構造では、図５〜図６ｂに示すように所望するＭＩＭキャパシタの特性を得ることができないということを発見し、このような発見は、現在に至るまで誰からも提示されたことがなかった。
【００２８】
具体的に、図５は、上部電極を１，０００Åの厚さのＩＰＶＤ  ＴｉＮ膜だけで形成した場合のＣ−Ｖカーブである。
一般的に、正常なＣ−Ｖカーブの場合、Ｃは次の一般式（１）のようにＶの２次方程式で表わされる。
【００２９】
数１
Ｃ＝Ｃ０（αＶ２＋βＶ＋１）                        （１）
前記一般式のうち、Ｃ０はＶが０である時のキャパシタンスを表わす。
【００３０】
前記一般式から分かるように、α（ｐｐｍ／Ｖ２）ができるだけ小さく、β（ｐｐｍ／Ｖ）ができるだけ０に近いほどＣ軸を基準に対称的であり、線形に近いＣ−Ｖカーブが得られ、その結果、予測可能な動作特性を有するＭＩＭキャパシタを実現することができることが分かる。現在アナログ／混合信号素子では、１，２００（ｐｐｍ／Ｖ２）以下のαが要求され、αの分布（以下ＶＣＣ分布）は概略１０％以下になることが要求される。
【００３１】
ところで、図５に示すＣ−Ｖカーブは、前記条件から完全に外れた非正常的なカーブを表わす。また、ウェーハ中心部のＣ−Ｖカーブ（１）とウェーハ右側周縁部のＣ−Ｖカーブ（２）に比べてウェーハ左側周縁部のＣ−Ｖカーブ（３）の間のＶＣＣ分布が１０％以上で非常に大きいことが分かる。
【００３２】
一方、図６ａおよび図６ｂは、上部電極を１，０００Åの厚さのＰＶＤ膜だけで形成した場合のＣ−Ｖカーブとウェーハの上キャパシタンスマップである。
【００３３】
図６ａに示すように、上部電極をＰＶＤ膜だけで形成する場合、Ｃ−Ｖカーブは正常に現れ、ウェーハ中心部のＣ−Ｖカーブ（１）に比べてウェーハ左側および右側周縁部のＣ−Ｖカーブ（２、３）の間のＶＣＣ分布が約７．５％程度で良好であることが分かる。しかし、図６ｂに示すように、上部電極をＰＶＤ膜だけで形成する場合、ＭＩＭキャパシタのキャパシタンスがマイナスの値を示すフェイル（ｆａｉｌ）地点がウェーハの縁の部分で複数発見される。図６ｂに示す数値は、キャパシタンス（ｆＦ／μｍ２）を表わす。
【００３４】
図５〜図６ｂの結果に対する多様で深層的な分析を介して、本発明者は上部電極をＩＰＶＤ膜だけで形成する場合は、イオン化されたターゲット粒子がＲＦ基板バイアスによって、直進性が強化されたまま誘電膜上に形成されるため誘電膜の表面に否定的な影響を及ぼし、その結果、誘電膜と上部電極との界面特性が不安定になり、Ｃ−Ｖカーブが非正常的に現れてＶＣＣ分布が非常に大きく表われ、上部電極をＰＶＤ膜だけで形成する場合は、膜の緻密性が落ちるようになり、後続のビアエッチング時の上部電極のエッチング抵抗性が低くて下部の誘電膜までエッチング工程で露出し、その結果、ＭＩＭキャパシタが正常動作できずにフェイルが発生することを発見した。
【００３５】
したがって、本発明者は本発明のいくつかの実施形態のように、誘電膜と接触する上部電極の部分は、ターゲット粒子がイオン化されずにＲＦ基板バイアスが印加されないため、誘電膜表面に否定的な影響を及ぼさないＰＶＤ上部電極３１０で形成し、ビアエッチングで露出する上部電極の部分は膜質が緻密なＩＰＶＤ上部電極３２０で形成する方法を創案した。本発明のいくつかの実施形態のような上部電極３００を採用することによって、ＭＩＭキャパシタが正常なＣ−Ｖカーブを示してＶＣＣ分布が良好になるようにすると同時に後続のビアエッチング工程時に上部電極が容易にエッチングされないようにしてＭＩＭキャパシタのフェイルが発生しないようにする相乗効果を得ることができる。
【００３６】
一方、ＩＰＶＤ上部電極３２０の厚さを上部電極３００全体厚さの５０％以下にすることが詳述した相互協力の相乗効果を最大化することができる。例えば、ＩＰＶＤ上部電極３２０とＰＶＤ上部電極３１０との厚さ比は、２：８〜４：６にすることが好ましい。
【００３７】
そして、ＩＰＶＤ上部電極３２０形成時に印加されるＤＣパワーは１０〜３０ｋＷであり、用いるＲＦパワーの周波数は約１３．５６ＭＨｚであり、印加されるＲＦパワーは１００〜１，０００Ｗとすることができる。一般的には、４００〜５００ＷのＲＦパワーが印加される。
【００３８】
再び、図１ａ〜図１ｃを参照すれば、詳述した上部電極３００と共にＭＩＭキャパシタを構成する下部電極１００は、主下部電極１１０とキャッピング下部電極１２０とで構成される。
【００３９】
主下部電極１１０は、優れた伝導性を有するアルミニウムまたは銅などで構成することができる。
【００４０】
キャッピング下部電極１２０は、主下部電極１１０との円滑な接合を可能にする接合膜１２０ａと主下部電極１１０を構成する物質の拡散を防止できるバリア膜（１２０ｂ，１２０ｃ、または、１２０ｃ／１２０ｂ）の積層構造で形成される。図１ａ〜図１ｃでは、バリア膜／接合膜の積層構造としてＴｉＮ／Ｔｉ積層構造を例示しているが、ＴａＮ／ＴａまたはＷＮ／Ｗ積層構造なども用いられる。
【００４１】
図２の製造工程フローチャートを再び参照すれば、Ｓ１はバリア膜形成ステップを示し、主下部電極１１０と接合膜１２０ａとが形成されている基板上にａ経路を経て、図１ａのようにＰＶＤバリア膜１２０ｂを形成する事もでき、ｂ経路を経て、図１ｂのようにＩＰＶＤバリア膜１２０ｃを形成する事もでき、ｃ経路を経て、図４ｃのようにＰＶＤバリア膜１２０ｂとＩＰＶＤバリア膜１２０ｃとの積層構造を形成することもできる。
【００４２】
バリア膜をＩＰＶＤバリア膜１２０ｃまたはＰＶＤバリア膜１２０ｂとＩＰＶＤバリア膜１２０ｃとの積層構造によって形成する場合、漏洩電流特性が向上する。
【００４３】
これは、図７の漏洩電流特性グラフによって立証される。図７に示すように、ＰＶＤ  ＴｉＮバリア膜を含むＭＩＭキャパシタの漏洩電流特性（１）よりＩＰＶＤ  ＴｉＮバリア膜（４００Å）／ＰＶＤ  ＴｉＮバリア膜（４００Å）１２０ｃ／１２０ｂを含むＭＩＭキャパシタの漏洩電流特性（２）の方がより良好であることが分かる。
【００４４】
ＩＰＶＤバリア膜１２０ｃの厚さは、バリア膜の全体厚さの５０％以下にすることで漏洩電流特性を向上させてＶＣＣの分布を良好にすることができる。例えば、ＩＰＶＤバリア膜１２０ｃとＰＶＤバリア膜１２０ｂとの厚さ比は、１：１〜１：１０にすることが好ましい。
【００４５】
再び、図２の製造工程フローチャートを参照すれば、図２でＳ２は誘電膜２００の形成工程を示す。誘電膜２００は、Ａｌ、Ｈｆ、Ｚｒ、Ｌａ、Ｓｉ、Ｔａ、Ｔｉ、Ｓｒ、Ｂａ、Ｐｂ、Ｃｒ、Ｍｏ、Ｗ、Ｙ、Ｍｎの酸化物や窒化物、これらの組合わせ物からなる単層膜または単層膜の組合わせからなる多層膜で構成することができる。したがって、誘電膜の形成工程（Ｓ２）は、本発明の技術分野で通常の知識を有する者に広く知られた工程によって多様に形成されるため、本発明が曖昧に解釈されることを避けるために概略的に説明する。
【００４６】
一方、バリア膜形成工程（Ｓ１）後に誘電膜形成工程の（Ｓ２）前に下部電極１００の表面を窒化する窒化工程（Ｓ４）を選択的にさらに実施することもできる。窒化処理工程（Ｓ４）は、窒素系、例えばＮＨ３、Ｎ２ガスのプラズマ処理とすることができる。窒化工程は、１００〜５００°Ｃで１０秒〜１０分の間実施される。これもまた、ＭＩＭキャパシタのＣ−ＶカーブとＶＣＣ分布に窒化処理が影響を及ぼすことができるという発明者の新しい発見に基づく。
【００４７】
図８は、図５の測定対象であるＭＩＭキャパシタ（１，０００Åの厚さのＩＰＶＤ  ＴｉＮ上部電極を含む）と実質的に同一であるが、下部電極形成後のＮＨ３プラズマ処理を追加した場合のＣ−Ｖカーブを示す。ＮＨ３プラズマ処理は、３００°Ｃで１分間実施した。
【００４８】
図５と図８を比較してみれば、ＮＨ３プラズマ処理を追加することによってＣ−Ｖカーブが相対的に正常化することが分かる。しかし、ＮＨ３プラズマ処理だけではＶＣＣ分布を減少させるのに限界があることが分かる。
【００４９】
図９ａおよび図９ｂは、図６ａおよび図６ｂの測定対象であるＭＩＭキャパシタ（１０００Åの厚さのＰＶＤ  ＴｉＮ上部電極を含む）と実質的に同一であるが、下部電極形成後のＮＨ３プラズマ処理（３００°Ｃで１分間）を追加した場合のＣ−Ｖカーブとウェーハ上のキャパシタンスマップを示す。
【００５０】
図９ａと図６ａとを比較してみれば、ＮＨ３プラズマ処理を追加することによってＣ−Ｖカーブが相対的にさらに良好になり、ＶＣＣ分布もまた、さらに小さくなることが分かる。しかし、図９ｂに示すように、ＮＨ３プラズマ処理だけではウェーハの縁で発生するフェイルを防止することはできないことが分かる。
【００５１】
図８〜図９ｂの結果に対する多様で深層的な分析を介して、本発明者は窒化工程（Ｓ４）が下部電極１００表面に形成されている自然酸化膜を除去し、下部電極１００の表面を窒化することによって下部電極１００と誘電膜２００との間の界面特性を向上させてＶＣＣ分布をより良好にすることができることを発見した。
【００５２】
したがって、本発明者は本発明のいくつかの実施形態のように、窒化処理された下部電極１００と、ＰＶＤ上部電極３１０とＩＰＶＤ上部電極３２０とが積層された上部電極３００とを組み合わせることによってＶＣＣ分布がより良好となったＭＩＭキャパシタを実現することができるようにした。
【００５３】
図１０ａおよび図１０ｂは、本発明の一実施形態に係る集積回路装置のＭＩＭキャパシタのＣ−Ｖカーブとウェーハ上のキャパシタンスマップとを示す。
【００５４】
図１０ａおよび図１０ｂは、Ａｌの主下部電極１１０、５０Åの厚さのＴｉ接合膜１２０ａ、４００Åの厚さのＰＶＤ  ＴｉＮバリア膜１２０ｂ、および窒化された表面を有し、４００Åの厚さのＩＰＶＤ  ＴｉＮバリア膜１２０ｃからなる下部電極１００、ＨｆＯ２＋Ｏ２−ＨｆＮＯ誘電膜２００、６００Åの厚さのＰＶＤ  ＴｉＮ上部電極３１０と４００Åの厚さのＩＰＶＤ  ＴｉＮ上部電極３２０からなる上部電極３００とを含むＭＩＭキャパシタを対象に測定したものである。
【００５５】
図１０ａに示すように、本発明の一実施形態に係る集積回路装置のＭＩＭキャパシタは、正常なＣ−Ｖカーブを示し、αの値が７６９〜８２９（ｐｐｍ／Ｖ２）で、１，２００（ｐｐｍ／Ｖ２）より顕著に小さく、ウェーハ中心部のＣ−Ｖカーブ（１）に比べてウェーハ左側および右側周縁部のＣ−Ｖカーブ（２、３）の間のＶＣＣ分布が約７．５％で良好であることが分かる。また、図１０ｂに示すように、本発明の一実施形態に係る集積回路装置のＭＩＭキャパシタ製造方法を適用すれば、ウェーハ上に形成されるＭＩＭキャパシタでキャパシタンスフェイルが発生しないこと分かる。
【００５６】
図１１ａ〜図１１ｃは、本発明の異なるいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタの断面図であり、図１２は本発明の異なるいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタの製造工程を示すフローチャートである。
【００５７】
図１〜図１０ｂを参照しながら説明したいくつかの実施形態は、上部電極４００の構造と上部電極形成工程（Ｓ３’）だけが異なるため、この部分に対してのみ説明し、残り構成要素およびこれらの製造工程の説明は、図１〜図１０ｂを参照した説明で代用する。
【００５８】
本発明の異なるいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタは、第１ＩＰＶＤ上部電極４１０と第２ＩＰＶＤ上部電極４２０とからなる上部電極４００を含む。
【００５９】
図１２の製造工程フローチャートに示すように、上部電極４００の形成工程（Ｓ３’）は、第１ＲＦ基板バイアスを印加する第１ＩＰＶＤ上部電極の形成工程（Ｓ３１’）と第１ＲＦ基板バイアスより大きい第２ＲＦ基板バイアスを印加する第２ＩＰＶＤ上部電極の形成工程（Ｓ３２’）とを含む。
【００６０】
第１ＲＦ基板バイアスをできるだけ小さくすることによって、図１ａ〜図１ｃに示すＰＶＤ上部電極３１０と実質的に類似する特性を有する第１ＩＰＶＤ上部電極４１０を形成することにより、ＭＩＭキャパシタが正常なＣ−Ｖカーブを示してＶＣＣ分布が良好となるようにすることができる。また、第１ＲＦ基板バイアスより大きい第２ＲＦ基板バイアスを印加して、第２ＩＰＶＤ上部電極４２０を形成することによって後続のビアエッチング工程時の上部電極が容易にエッチングされないようにし、ＭＩＭキャパシタのフェイルを防止することができる。図１１ａ〜図１１ｃでは上部電極４００を構成する物質としてＴｉＮを例示して示したが、Ｔｉ、ＴａＮ、Ｔａなども上部電極物質として用いることが出来る。
【００６１】
第１ＲＦ基板バイアスは、１００〜４００Ｗとすることも出来、第２ＲＦ基板バイアスは４００〜１０００Ｗとすることも出来る。
本発明では１つまたはそれ以上の実施形態に関連して説明したが、当業者であれば、添付図面および詳細な説明を読んで理解することによって、等価の代案および変形が行われ得ること分かる。また、本発明の特定の特徴をいくつかの実施形態のうちの単に１つに関連して説明したが、このような特徴は、ある所定のまたは特定の応用に好ましくて有益である時、他の実施形態の１つ以上の特徴と結合することができる。
【産業上の利用可能性】
【００６２】
ＭＩＭキャパシタを必要とする集積回路素子およびその製造方法に用いることが出来る。
【図面の簡単な説明】
【００６３】
【図１ａ】本発明のいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタを示す断面図である。
【図１ｂ】本発明のいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタを示す断面図である。
【図１ｃ】本発明のいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタを示す断面図である。
【図２】本発明のいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタの製造工程を示すフローチャートである。
【図３】本発明の実施形態に係る製造方法に用いられるＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｔｉｏｎ）装置の概略的な断面図である。
【図４】本発明の実施形態に係る製造方法に用いられるＩＰＶＤ（Ｉｏｎｉｚｅｄ  ＰＶＤ）装置の概略的な断面図である。
【図５】上部電極をＩＰＶＤ  ＴｉＮ膜だけで形成した場合のキャパシタンス（Ｃ）−電圧（Ｖ）カーブである。
【図６ａ】上部電極をＰＶＤ  ＴｉＮ膜だけで形成したＭＩＭキャパシタのＣ−Ｖカーブとウェーハ上のキャパシタンスマップである。
【図６ｂ】上部電極をＰＶＤ  ＴｉＮ膜だけで形成したＭＩＭキャパシタのＣ−Ｖカーブとウェーハ上のキャパシタンスマップである。
【図７】ＰＶＤ  ＴｉＮバリア膜を備えるＭＩＭキャパシタとＰＶＤ  ＴｉＮバリア膜とＩＰＶＤ  ＴｉＮバリア膜との積層構造を備えるＭＩＭキャパシタの漏洩電流特性を示すグラフである。
【図８】上部電極をＩＰＶＤ  ＴｉＮ膜だけで形成するが、下部電極形成後のＮＨ３プラズマ処理を追加したＭＩＭキャパシタのＣ−Ｖカーブである。
【図９ａ】上部電極をＰＶＤ  ＴｉＮ膜だけで形成するが、下部電極形成後のＮＨ３プラズマ処理を追加したＭＩＭキャパシタのＣ−Ｖカーブとウェーハ上のキャパシタンスマップである。
【図９ｂ】上部電極をＰＶＤ  ＴｉＮ膜だけで形成するが、下部電極形成後のＮＨ３プラズマ処理を追加したＭＩＭキャパシタのＣ−Ｖカーブとウェーハ上のキャパシタンスマップである。
【図１０ａ】本発明の一実施形態に係る集積回路装置のＭＩＭキャパシタのＣ−Ｖカーブとウェーハ上のキャパシタンスマップとを示す。
【図１０ｂ】本発明の一実施形態に係る集積回路装置のＭＩＭキャパシタのＣ−Ｖカーブとウェーハ上のキャパシタンスマップとを示す。
【図１１ａ】本発明の異なるいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタの断面図である。
【図１１ｂ】本発明の異なるいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタの断面図である。
【図１１ｃ】本発明の異なるいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタの断面図である。
【図１２】本発明の異なるいくつかの実施形態に係る集積回路装置のＭＩＭキャパシタの製造工程を示すフローチャートである。
【符号の説明】
【００６４】
１００：下部電極
１１０：主下部電極
１２０：キャッピング下部電極
１２０ａ：接合膜
１２０ｂ：バリア膜
２００：誘電膜
３００：上部電極
３１０：ＰＶＤ上部電極
３２０：ＩＰＶＤ上部電極
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２】
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