(57)【要約】      （修正有）【課題】  ＣＯＢ構造を有する誘電体メモリにおいて、スタックコンタクトにおける下部コンタクトプラグのコンタクト抵抗の安定化を図る。【解決手段】  不純物拡散層１０４に接続する第１のコンタクトプラグ１０８の上方に形成された配線１０９を覆う第２の絶縁膜１１０を形成する工程と、第２の絶縁膜１１０上に第３の絶縁膜１１１を形成する工程と、第３の絶縁膜１１１上に第１の水素バリア膜１１２を形成する工程と、第１の水素バリア膜１１２上にキャパシタ１１８を形成する工程と、第１の水素バリア膜１１２における第１のコンタクトプラグ１０８の上方に存在している部分を選択的に除去した後、キャパシタ１０８に対して熱処理を行う工程とを備える。これにより、熱処理時に、第１のコンタクトプラグ１０８の上面が第２の絶縁膜１１０及び第３の絶縁膜１１１によって覆われているので、第１のコンタクトプラグ１０８の酸化及び消失を防止することができる。【選択図】  図６
2007005409.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁膜を形成する工程（Ａ）と、
前記第１の絶縁膜に、前記半導体基板に到達する第１のコンタクトプラグを形成する工程（Ｂ）と、
前記第１の絶縁膜上に、前記第１のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程（Ｃ）と、
前記第１の絶縁膜上に、前記配線を覆うように第２の絶縁膜を形成する工程（Ｄ）と、
前記第２の絶縁膜上に、第３の絶縁膜を形成する工程（Ｅ）と、
前記第３の絶縁膜上に、第１の水素バリア膜を形成する工程（Ｆ）と、
前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第１の水素バリア膜に、前記半導体基板に到達する第２のコンタクトプラグを形成する工程（Ｇ）と、
前記第１の水素バリア膜上に、前記第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程（Ｈ）と、
前記第１の水素バリア膜における前記第１のコンタクトプラグの上方に存在している部分を選択的に除去する工程（Ｉ）と、
前記キャパシタに対して熱処理を行う工程（Ｊ）とを備えることを特徴とする誘電体メモリの製造方法。
【請求項２】
前記工程（Ｊ）の後に、
前記第３の絶縁膜上に、前記キャパシタを覆うように第４の絶縁膜を形成する工程（Ｋ）と、
前記第２の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜に、前記第１のコンタクトプラグに到達する第３のコンタクトプラグを形成する工程（Ｌ）とを更に備えることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項３】
前記工程（Ｊ）よりも後であって且つ前記工程（Ｋ）よりも前に、
前記第３の絶縁膜上に、前記キャパシタを覆い且つ前記第１の水素バリア膜と接合する、第２の水素バリア膜を形成する工程（Ｘ）を更に備え、
前記工程（Ｋ）は、前記第３の絶縁膜上に、前記第２の水素バリア膜を覆うように前記第４の絶縁膜を形成する工程であることを特徴とする請求項２に記載の誘電体メモリの製造方法。
【請求項４】
前記工程（Ｈ）よりも後であって且つ前記工程（Ｊ）よりも前に、
前記第１の水素バリア膜上に、前記キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることを特徴とする請求項３に記載の誘電体メモリの製造方法。
【請求項５】
半導体基板上に、第１の絶縁膜を形成する工程（Ａ）と、
前記第１の絶縁膜に、前記半導体基板に到達する第１のコンタクトプラグを形成する工程（Ｂ）と、
前記第１の絶縁膜上に、前記第１のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程（Ｃ）と、
前記第１の絶縁膜上に、前記配線を覆うように第２の絶縁膜を形成する工程（Ｄ）と、
前記第２の絶縁膜上に、第１の水素バリア膜を形成する工程（Ｅ）と、
前記第１の絶縁膜、前記第２の絶縁膜及び前記第１の水素バリア膜に、前記半導体基板に到達する第２のコンタクトプラグを形成する工程（Ｆ）と、
前記第１の水素バリア膜上に、前記第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程（Ｇ）と、
少なくとも前記キャパシタ及び前記第１のコンタクトプラグの上方をマスクで覆い、前記第１の水素バリア膜における所望の領域を選択的に除去する工程（Ｈ）と、
前記キャパシタに対して熱処理を行う工程（Ｉ）とを備えることを特徴とする誘電体メモリの製造方法。
【請求項６】
前記工程（Ｉ）の後に、
前記第２の絶縁膜及び前記第１の水素バリア膜上に、前記キャパシタを覆うように第３の絶縁膜を形成する工程（Ｊ）と、
前記第２の絶縁膜、前記第１の水素バリア膜及び前記第３の絶縁膜に、前記第１のコンタクトプラグに到達する第３のコンタクトプラグを形成する工程（Ｋ）とを更に備えることを特徴とする請求項５に記載の誘電体メモリの製造方法。
【請求項７】
前記工程（Ｉ）よりも後であって且つ前記工程（Ｊ）よりも前に、
前記第２の絶縁膜上に、前記キャパシタを覆い且つ前記第１の水素バリア膜と接合する、第２の水素バリア膜を形成する工程（Ｘ）を更に備え、
前記工程（Ｊ）は、前記第２の水素バリア膜及び前記第１の水素バリア膜上に、前記第３の絶縁膜を形成する工程であることを特徴とする請求項５に記載の誘電体メモリの製造方法。
【請求項８】
前記工程（Ｇ）よりも後であって且つ前記工程（Ｉ）よりも前に、
前記第１の水素バリア膜上に、前記キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることを特徴とする請求項７に記載の誘電体メモリの製造方法。
【請求項９】
前記第２の絶縁膜及び前記第３の絶縁膜は、同一の材料よりなることを特徴とする請求項１に記載の誘電体メモリの製造方法。
【請求項１０】
前記工程（Ｄ）は、ＣＭＰ法により、前記第２の絶縁膜を平坦にする工程を含むことを特徴とする請求項１又は５に記載の誘電体メモリの製造方法。
【請求項１１】
前記第１の水素バリア膜は、窒化シリコンよりなることを特徴とする請求項１又は５に記載の誘電体メモリの製造方法。
【請求項１２】
半導体基板上に形成された、トランジスタと、
前記半導体基板上に、前記トランジスタを覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜に形成され、前記トランジスタを構成する一方の拡散層と接続する第１のコンタクトプラグと、
前記第１の絶縁膜上に形成され、前記第１のコンタクトプラグのうちの一部と電気的に接続する配線と、
前記第１の絶縁膜上に、前記配線を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された、第３の絶縁膜と、
前記第３の絶縁膜上に形成された、第１の水素バリア膜と、
前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜及び前記第１の水素バリア膜に形成され、前記トランジスタを構成する他方の拡散層と接続する第２のコンタクトプラグと、
前記第１の水素バリア膜上に形成され、前記第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、
前記第３の絶縁膜上に、前記キャパシタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、第２の水素バリア膜と、
前記第２の水素バリア膜上に、前記キャパシタを覆うように形成された第４の絶縁膜と、
前記第２の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜に形成され、前記第１のコンタクトプラグに到達する第３のコンタクトプラグとを備えることを特徴とする誘電体メモリ。
【請求項１３】
半導体基板上に形成された、トランジスタと、
前記半導体基板上に、前記トランジスタを覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜に形成され、前記トランジスタを構成する一方の拡散層と接続する第１のコンタクトプラグと、
前記第１の絶縁膜上に形成され、前記第１のコンタクトプラグのうちの一部と電気的に接続する配線と、
前記第１の絶縁膜上に、前記配線を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された、第１の水素バリア膜と、
前記第１の絶縁膜、前記第２の絶縁膜及び前記第１の水素バリア膜に形成され、前記トランジスタを構成する他方の拡散層と接続する第２のコンタクトプラグと、
前記第１の水素バリア膜上に形成され、前記第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、
前記第２の絶縁膜上に、前記キャパシタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、第２の水素バリア膜と、
前記第２の水素バリア膜上に、前記キャパシタを覆うように形成された第３の絶縁膜と、
前記第２の絶縁膜、前記第１の水素バリア膜及び前記第３の絶縁膜に形成され、前記第１のコンタクトプラグに到達する第３のコンタクトプラグとを備えることを特徴とする誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体メモリ及びその製造方法に関し、特に、ＣＯＢ構造を有する誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
キャパシタの下方にビット配線が配置された、いわゆる、ＣＯＢ構造の誘電体メモリでは、誘電体キャパシタの上方に位置する配線と半導体基板とを接続するコンタクトプラグのホール深さが大きくなるので、エッチングによるコンタクトホールの形成が非常に困難であると共に、該コンタクトホール内へのコンタクトプラグ材料の埋め込みが非常に困難である。このため、ＣＯＢ構造を有する誘電体メモリでは、コンタクトプラグが積層されたスタック構造（以下、スタックコンタクトと記す）が採用されている。これにより、積層されたコンタクトプラグにおける、各コンタクトホールのアスペクト比を小さくすることができるので、各コンタクトホール内にコンタクトプラグ材料を容易に埋め込むことができる（例えば、特許文献１を参照）。
【０００３】
以下に、従来例に係るＣＯＢ構造を有する誘電体メモリの製造方法について、図１２(a) 〜(d) 及び図１３(a) 〜(c) を参照しながら説明する。図１２(a) 〜(d) 及び図１３(a) 〜(c) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【０００４】
まず、図１２(a) に示すように、半導体基板３００におけるＳＴＩ分離領域３０１によって区画された素子形成領域において、半導体基板３００上にゲート絶縁膜３０２を介してゲート電極３０３を形成すると共に、半導体基板３００におけるゲート絶縁膜３０２の両側方に位置する領域に不純物拡散層３０４を形成する。このようにして、半導体基板３００における素子形成領域に、ゲート電極３０３、ゲート絶縁膜３０２及び不純物拡散層３０４よりなるトランジスタを形成する。
【０００５】
続いて、半導体基板３００の上に、トランジスタを覆うように、第１の絶縁膜３０５を形成した後、ＣＭＰ法を用いて、第１の絶縁膜３０５の平坦化を行う。続いて、第１の絶縁膜３０５を貫通すると共に下端が不純物拡散層３０４と接続する第１のコンタクトプラグ３０６を形成する。
【０００６】
続いて、第１の絶縁膜３０５の上に、第１のコンタクトプラグ３０６と電気的に接続するビット配線３０７を形成する。続いて、第１の絶縁膜３０５の上に、ビット配線３０７を覆うように、第２の絶縁膜３０８を形成した後、ＣＭＰ法を用いて、第２の絶縁膜３０８の平坦化を行う。
【０００７】
次に、図１２(b) に示すように、第２の絶縁膜３０８の上に、第１の水素バリア膜３０９を形成した後、第１の絶縁膜３０５、第２の絶縁膜３０８及び第１の水素バリア膜３０９を貫通すると共に下端が不純物拡散層３０４と接続する第２のコンタクトプラグ３１０を形成する。
【０００８】
続いて、図１２(b) に示すように、第１の水素バリア膜３０９の上に、第２のコンタクトプラグ３１０と電気的に接続する、下部電極３１１、誘電体膜３１２及び上部電極３１３よりなるキャパシタ３１４を形成する。続いて、図１２(c) に示すように、第１の水素バリア膜３０９の上に、キャパシタ３１４を覆うように、層間絶縁膜３１５を形成する。
【０００９】
次に、図１２(d) に示すように、層間絶縁膜３１５の上に形成された所望のパターンを有するマスク（図示せず）を用いて、層間絶縁膜３１５及び第１の水素バリア膜３０９に対して選択的にエッチングを行う。これにより、層間絶縁膜３１５及び第１の水素バリア膜３０９における第１のコンタクトプラグ３０６の上方に存在している部分を選択的に除去することにより、複数のキャパシタ３１４よりなるメモリセルアレイを形成する。
【００１０】
次に、図１２(d) に示すように、高温の酸素雰囲気下において、キャパシタ３１４に対して熱処理を行うことにより、誘電体膜３１２を結晶化させる。次に、図１３(a) に示すように、第２の絶縁膜３０８の上に、層間絶縁膜３１５を覆う第２の水素バリア膜３１６を形成する。これにより、キャパシタ３１４が第１の水素バリア膜３０９及び第２の水素バリア膜３１６によって囲われた構造とすることができる。
【００１１】
次に、図１３(b) に示すように、第２の水素バリア膜３１６をパターニングした後、第２の絶縁膜３０８の上に、第２の水素バリア膜３１６を覆うように第３の絶縁膜３１７を形成する。続いて、第２の絶縁膜３０８及び第３の絶縁膜３１７に、第１のコンタクトプラグ３０６の上端に到達する第３のコンタクトホール３１８を形成する。
【００１２】
次に、図１３(c) に示すように、第３の絶縁膜３１７の上に、第３のコンタクトホール３１８内を埋め込むように、導電膜を形成した後、ＣＭＰ法を用いて、第３の絶縁膜３１７の表面が露出するまで、第３のコンタクトホール３１８からはみ出した導電膜を除去する。これにより、第２の絶縁膜３０８及び第３の絶縁膜３１７を貫通すると共に下端が第１のコンタクトプラグ３０６の上端と接続する第３のコンタクトプラグ３１９を形成する。このようにして、第１のコンタクトプラグ（下部コンタクトプラグ）３０６及び第３のコンタクトプラグ（上部コンタクトプラグ）３１９が積層されてなるスタックコンタクトを形成する。
【特許文献１】特開平１１−２５１５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来例に係るＣＯＢ構造を有する誘電体メモリの製造方法では、以下のような問題があった。該問題点について、図１４(a) 〜(c) を参照しながら説明する。
【００１４】
従来例に係る誘電体メモリの製造方法では、第２の絶縁膜３０８の形成工程（前述した図１２(a) に相当）の際に、第２の絶縁膜３０８中に、第１のコンタクトプラグ３０６を構成する材料に由来するデガス（例えば、水、水素、フッ素及び水酸化物等）が発生するので、第２の絶縁膜３０８中にデガスによるホールが発生することがあった。そのため、図１４(a) に示すように、ＣＭＰ法による第２の絶縁膜３０８の研磨工程（前述した図１２(a) に相当）の際に、第２の絶縁膜３０８の表面にホール４００ａが露出したり、スクラッチ４０１がホール４００ｂ内に達する場合があった。このため、キャパシタ３１４の熱処理工程（前述した図１２(d) に相当）の際に、ホール４００ａ又はホール４００ｂを通じて、第１のコンタクトプラグ３０６内に酸素が侵入し、図１４(b) に示すように、第１のコンタクトプラグ３０６が酸化されるので、第１のコンタクトプラグ４０６におけるコンタクト抵抗が高くなるという問題があった。
【００１５】
また、図１４(c) に示すように、ＣＭＰ法による導電膜の研磨工程（前述した図１３(c) に相当）の際に、研磨スラリー中に含まれる薬液（例えば、過酸化水素水等）によって、酸化された第１のコンタクトプラグ４０６がエッチングされて消失し、スタックコンタクトがオープン不良となるという問題もあった。
【００１６】
前記に鑑み、本発明の目的は、ＣＯＢ構造を有する誘電体メモリにおいて、スタックコンタクトの下部コンタクトプラグの酸化を防止することにより、下部コンタクトプラグにおけるコンタクト抵抗の安定化を図ると共に、下部コンタクトプラグの消失を防止することである。
【課題を解決するための手段】
【００１７】
前記の課題を解決するために、本発明に係る第１の誘電体メモリの製造方法は、半導体基板上に、第１の絶縁膜を形成する工程（Ａ）と、第１の絶縁膜に、半導体基板に到達する第１のコンタクトプラグを形成する工程（Ｂ）と、第１の絶縁膜上に、第１のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程（Ｃ）と、第１の絶縁膜上に、配線を覆うように第２の絶縁膜を形成する工程（Ｄ）と、第２の絶縁膜上に、第３の絶縁膜を形成する工程（Ｅ）と、第３の絶縁膜上に、第１の水素バリア膜を形成する工程（Ｆ）と、第１の絶縁膜、第２の絶縁膜、第３の絶縁膜及び第１の水素バリア膜に、半導体基板に到達する第２のコンタクトプラグを形成する工程（Ｇ）と、第１の水素バリア膜上に、第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程（Ｈ）と、第１の水素バリア膜における第１のコンタクトプラグの上方に存在している部分を選択的に除去する工程（Ｉ）と、キャパシタに対して熱処理を行う工程（Ｊ）とを備えることを特徴とする。
【００１８】
このように、本発明に係る第１の誘電体メモリの製造方法によると、第２の絶縁膜の形成工程の後に、第２の絶縁膜上に、第３の絶縁膜を形成する工程を行う。これにより、第２の絶縁膜の形成工程の際に、第２の絶縁膜中に発生し、且つ第２の絶縁膜の表面に露出したホールを第３の絶縁膜によって、塞ぐ又は埋め込むことができる。更に、第２の絶縁膜に対して施される研磨によって発生したスクラッチが、第２の絶縁膜中に発生したホール内に達することがあっても、第３の絶縁膜によって、該スクラッチを埋め込むことができる。したがって、キャパシタの熱処理工程の際に、第２の絶縁膜に形成されたホール又はスクラッチを通じて、第１のコンタクトプラグ内に酸素が侵入することを阻止することができるので、第１のコンタクトプラグが酸化されることを防止することができ、第１のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。また、該スクラッチを通じて、第１の絶縁膜上に形成された配線内に酸素が侵入することを阻止することができるので、配線が酸化されることを防止することもできる。
【００１９】
また、本発明に係る第１の誘電体メモリの製造方法によると、第２の絶縁膜上に、第３の絶縁膜を介して、第１の水素バリア膜を形成する工程を行う。このため、第２の絶縁膜の表面に第１の水素バリア膜を直接形成することがないので、第２の絶縁膜及び第１の水素バリア膜にかかるストレスを第３の絶縁膜によって緩和することができる。
【００２０】
更に、上記第１の誘電体メモリの製造方法において、工程（Ｊ）の後に、第３の絶縁膜上に、キャパシタを覆うように第４の絶縁膜を形成する工程（Ｋ）と、第２の絶縁膜、第３の絶縁膜及び第４の絶縁膜に、第１のコンタクトプラグに到達する第３のコンタクトプラグを形成する工程（Ｌ）とを更に備えることが好ましい。
【００２１】
このように、前述したように、キャパシタの熱処理工程の際に、第１のコンタクトプラグは酸化されないので、第２の絶縁膜、第３の絶縁膜及び第４の絶縁膜に、第１のコンタクトプラグに到達するコンタクト抵抗の安定した第３のコンタクトプラグを形成することができる。更に、第１のコンタクトプラグは酸化されないので、第３のコンタクトプラグの形成工程において用いられる薬液（例えば、過酸化水素水等）によって、第１のコンタクトプラグがエッチングされ、消失することを防止することができる。したがって、第１のコンタクトプラグが消失して、第１のコンタクトプラグ及び第３のコンタクトプラグが積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【００２２】
更に、上記第１の誘電体メモリの製造方法において、工程（Ｊ）よりも後であって且つ工程（Ｋ）よりも前に、第３の絶縁膜上に、キャパシタを覆い且つ第１の水素バリア膜と接合する、第２の水素バリア膜を形成する工程（Ｘ）を更に備え、工程（Ｋ）は、第３の絶縁膜上に、第２の水素バリア膜を覆うように第４の絶縁膜を形成する工程であることが好ましい。このように、キャパシタの熱処理工程の後に、第２の水素バリア膜を形成する工程を行うので、キャパシタが第１の水素バリア膜及び第２の水素バリア膜によって囲われた構造とすることができる。したがって、キャパシタの熱処理工程の後に、キャパシタ内に水素が侵入することにより、キャパシタの特性が劣化することを防止することができる。
【００２３】
更に、上記第１の誘電体メモリの製造方法において、工程（Ｈ）よりも後であって且つ工程（Ｊ）よりも前に、第１の水素バリア膜上に、キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることが好ましい。このように、キャパシタと第２の水素バリア膜との間に、キャパシタを覆うように形成された層間絶縁膜を介在させることができるので、第２の水素バリア膜のカバレッジの向上を図ることができる。
【００２４】
上記第１の誘電体メモリの製造方法において、第２の絶縁膜及び第３の絶縁膜は、同一の材料よりなることが好ましい。このようにすると、第２の絶縁膜に対して施されるエッチングの条件、及び第３の絶縁膜に対して施されるエッチングの条件を適宜調整することなく、第２の絶縁膜及び第３の絶縁膜に対してエッチングを行うことができる。このため、第２のコンタクトプラグの形成工程における、エッチングによる第２のコンタクトホールの形成の際に、第２の絶縁膜及び第３の絶縁膜に対して容易にエッチングを行うことができる。同様に、第３のコンタクトプラグの形成工程における、エッチングによる第３のコンタクトホールの形成の際に、第２の絶縁膜及び第３の絶縁膜に対して容易にエッチングを行うことができる。
【００２５】
前記の課題を解決するために、本発明に係る第２の誘電体メモリの製造方法は、半導体基板上に、第１の絶縁膜を形成する工程（Ａ）と、第１の絶縁膜に、半導体基板に到達する第１のコンタクトプラグを形成する工程（Ｂ）と、第１の絶縁膜上に、第１のコンタクトプラグのうちの一部と電気的に接続する配線を形成する工程（Ｃ）と、第１の絶縁膜上に、配線を覆うように第２の絶縁膜を形成する工程（Ｄ）と、第２の絶縁膜上に、第１の水素バリア膜を形成する工程（Ｅ）と、第１の絶縁膜、第２の絶縁膜及び第１の水素バリア膜に、半導体基板に到達する第２のコンタクトプラグを形成する工程（Ｆ）と、第１の水素バリア膜上に、第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタを形成する工程（Ｇ）と、少なくともキャパシタ及び第１のコンタクトプラグの上方をマスクで覆い、第１の水素バリア膜における所望の領域を選択的に除去する工程（Ｈ）と、キャパシタに対して熱処理を行う工程（Ｉ）とを備えることを特徴とする。
【００２６】
このように、本発明に係る第２の誘電体メモリの製造方法によると、第２の絶縁膜における第１のコンタクトプラグの上方に存在している部分の上に、第１の水素バリア膜が残存するように、第１の水素バリア膜を除去した後、キャパシタに対して熱処理を行う。そのため、第２の絶縁膜の形成工程の際に、第２の絶縁膜中に発生し、且つ第２の絶縁膜の表面に露出したホールを第１の水素バリア膜によって、塞ぐ又は埋め込むことができる。更に、第２の絶縁膜に対して施される研磨によって発生したスクラッチが、第２の絶縁膜中に発生したホール内に達することがあっても、第１の水素バリア膜によって、該スクラッチを埋め込むことができる。したがって、キャパシタの熱処理工程の際に、第２の絶縁膜に形成されたホール又はスクラッチを通じて、第１のコンタクトプラグ内に酸素が侵入することを阻止することができるので、第１のコンタクトプラグが酸化されることを防止することができ、第１のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。また、該スクラッチを通じて、第１の絶縁膜上に形成された配線内に酸素が侵入することを阻止することができるので、配線が酸化されることを防止することもできる。
【００２７】
更に、上記第２の誘電体メモリの製造方法において、工程（Ｉ）の後に、第２の絶縁膜及び第１の水素バリア膜上に、キャパシタを覆うように第３の絶縁膜を形成する工程（Ｊ）と、第２の絶縁膜、第１の水素バリア膜及び第３の絶縁膜に、第１のコンタクトプラグに到達する第３のコンタクトプラグを形成する工程（Ｋ）とを更に備えることが好ましい。
【００２８】
このように、前述したように、キャパシタの熱処理工程の際に、第１のコンタクトプラグは酸化されないので、第２の絶縁膜、第１の水素バリア膜及び第３の絶縁膜に、第１のコンタクトプラグに到達する、コンタクト抵抗の安定した第３のコンタクトプラグを形成することができる。更に、第１のコンタクトプラグは酸化されないので、第３のコンタクトプラグの形成工程において用いられる薬液（例えば、過酸化水素水等）によって、第１のコンタクトプラグがエッチングされ、消失することを防止することができる。したがって、第１のコンタクトプラグが消失して、第１のコンタクトプラグ及び第３のコンタクトプラグが積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【００２９】
更に、上記第２の誘電体メモリの製造方法において、工程（Ｉ）よりも後であって且つ工程（Ｊ）よりも前に、第２の絶縁膜上に、キャパシタを覆い且つ第１の水素バリア膜と接合する、第２の水素バリア膜を形成する工程（Ｘ）を更に備え、工程（Ｊ）は、第２の水素バリア膜及び第１の水素バリア膜上に、第３の絶縁膜を形成する工程であることが好ましい。このように、キャパシタの熱処理工程の後に、第２の水素バリア膜を形成する工程を行うので、キャパシタが第１の水素バリア膜及び第２の水素バリア膜によって囲われた構造とすることができる。したがって、キャパシタの熱処理工程の後に、キャパシタ内に水素が侵入することにより、キャパシタの特性が劣化することを防止することができる。
【００３０】
更に、上記第２の誘電体メモリの製造方法において、工程（Ｇ）よりも後であって且つ工程（Ｉ）よりも前に、第１の水素バリア膜上に、キャパシタを覆うように層間絶縁膜を形成する工程を更に備えることが好ましい。このように、キャパシタと第２の水素バリア膜との間に、キャパシタを覆うように形成された層間絶縁膜を介在させることができるので、第２の水素バリア膜のカバレッジの向上を図ることができる。
【００３１】
上記第１及び第２の誘電体メモリの製造方法において、第１の水素バリア膜は、窒化シリコンよりなることが好ましい。このように、窒化シリコン（ＳｉＮ）は水素バリア性が高いので、ＳｉＮよりなる第１の水素バリア膜の膜厚を薄く形成することができる。このため、次工程である第２のコンタクトプラグの形成工程における、第２のコンタクトホールの形成の際に、第１の水素バリア膜を容易に除去することができるので、第２のコンタクトプラグの形成の容易化を図ることができる。更には、ＳｉＮは一般的な半導体材料であるため、ＳｉＮよりなる第１の水素バリア膜の加工は容易であるので、第２のコンタクトプラグの形成の容易化をより一層図ることができる。
【００３２】
前記の課題を解決するために、本発明に係る第１の誘電体メモリは、半導体基板上に形成された、トランジスタと、半導体基板上に、トランジスタを覆うように形成された第１の絶縁膜と、第１の絶縁膜に形成され、トランジスタを構成する一方の拡散層と接続する第１のコンタクトプラグと、第１の絶縁膜上に形成され、第１のコンタクトプラグのうちの一部と電気的に接続する配線と、第１の絶縁膜上に、配線を覆うように形成された第２の絶縁膜と、第２の絶縁膜上に形成された、第３の絶縁膜と、第３の絶縁膜上に形成された、第１の水素バリア膜と、第１の絶縁膜、第２の絶縁膜、第３の絶縁膜及び第１の水素バリア膜に形成され、トランジスタを構成する他方の拡散層と接続する第２のコンタクトプラグと、第１の水素バリア膜上に形成され、第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、第３の絶縁膜上に、キャパシタを覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された、第２の水素バリア膜と、第２の水素バリア膜上に、キャパシタを覆うように形成された第４の絶縁膜と、第２の絶縁膜、第３の絶縁膜及び第４の絶縁膜に形成され、第１のコンタクトプラグに到達する第３のコンタクトプラグとを備えることを特徴とする。
【００３３】
このように、第２の絶縁膜上に第３の絶縁膜が形成されている構成であるため、第３の絶縁膜によって、第２の絶縁膜の表面に露出されたホールの開口を塞ぐ若しくは該ホール内を埋め込む、又は第２の絶縁膜の表面に形成されたスクラッチを埋め込むことができる。したがって、第２の絶縁膜に形成されたホール又はスクラッチを通じて、第１のコンタクトプラグ内に侵入する酸素を阻止することができるので、第１のコンタクトプラグの酸化が防止され、第１のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。更に、第１の絶縁膜上に形成された配線内に、ホール又はスクラッチを通じて侵入する酸素を阻止することができ、配線の酸化を防止することができる。
【００３４】
また、本発明に係る第１の誘電体メモリによると、第２の絶縁膜上に、第３の絶縁膜を介して、第１の水素バリア膜が形成されている。このため、第２の絶縁膜の表面に第１の水素バリア膜が直接形成されることがないので、第２の絶縁膜及び第１の水素バリア膜にかかるストレスを第３の絶縁膜によって緩和することができる。
【００３５】
前記の課題を解決するために、本発明に係る第２の誘電体メモリは、半導体基板上に形成された、トランジスタと、半導体基板上に、トランジスタを覆うように形成された第１の絶縁膜と、第１の絶縁膜に形成され、トランジスタを構成する一方の拡散層と接続する第１のコンタクトプラグと、第１の絶縁膜上に形成され、第１のコンタクトプラグのうちの一部と電気的に接続する配線と、第１の絶縁膜上に、配線を覆うように形成された第２の絶縁膜と、第２の絶縁膜上に形成された、第１の水素バリア膜と、第１の絶縁膜、第２の絶縁膜及び第１の水素バリア膜に形成され、トランジスタを構成する他方の拡散層と接続する第２のコンタクトプラグと、第１の水素バリア膜上に形成され、第２のコンタクトプラグと電気的に接続する、下部電極、誘電体膜及び上部電極よりなるキャパシタと、第２の絶縁膜上に、キャパシタを覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された、第２の水素バリア膜と、第２の水素バリア膜上に、キャパシタを覆うように形成された第３の絶縁膜と、第２の絶縁膜、第１の水素バリア膜及び第３の絶縁膜に形成され、第１のコンタクトプラグに到達する第３のコンタクトプラグとを備えることを特徴とする。
【００３６】
このように、第２の絶縁膜における第１のコンタクトプラグの上方に存在している部分上には、第１の水素バリア膜が形成されている。このため、第１の水素バリア膜によって、第２の絶縁膜における第１のコンタクトプラグの上方に存在している部分の表面に露出されたホールの開口を塞ぐ若しくは該ホール内を埋め込む、又は該部分の表面に形成されたスクラッチを埋め込むことができる。したがって、第２の絶縁膜に形成されたホール又はスクラッチを通じて、第１のコンタクトプラグ内に侵入する酸素を阻止することができるので、第１のコンタクトプラグの酸化が防止され、第１のコンタクトプラグにおけるコンタクト抵抗の安定化を図ることができる。
【００３７】
更には、上記第１及び第２の誘電体メモリによると、第１のコンタクトプラグは酸化されていないので、薬液（例えば、過酸化水素水等）によって、第１のコンタクトプラグがエッチングされて消失することがなく、第１のコンタクトプラグ及び第３のコンタクトプラグが積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【発明の効果】
【００３８】
以上のように、本発明は、キャパシタの熱処理時に、スタックコンタクトにおける下部コンタクトプラグの上面が、積層された絶縁膜によって覆われているので、コンタクトプラグの酸化及び消失を防止し、コンタクト抵抗の安定化を実現することができる。
【発明を実施するための最良の形態】
【００３９】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４０】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る誘電体メモリの製造方法について、図１(a) 〜(d) 、図２(a) 〜(c) 、図３(a) 〜(c) 、図４(a) 〜(c) 、図５(a) 〜(d) 、並びに図６(a) 及び(b) を参照しながら説明する。図１(a) 〜(d) 、図２(a) 〜(c) 、図３(a) 〜(c) 、図４(a) 〜(c) 、図５(a) 〜(d) 、並びに図６(a) 及び(b) は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。本発明の第１の実施形態に係る誘電体メモリの製造方法では、ＤＲＡＭ又はＦｅＲＡＭ等の誘電体メモリに本発明を適用した場合を具体例に挙げて説明する。
【００４１】
まず、図１(a) に示すように、半導体基板１００におけるＳＴＩ（Ｓhallow Ｔrench Ｉsolation）分離領域１０１によって区画された素子形成領域において、半導体基板１００上にゲート絶縁膜１０２を介してゲート電極１０３を形成すると共に、半導体基板１００におけるゲート絶縁膜１０２の両側方に位置する領域に高濃度不純物拡散層１０４を形成する。このようにして、半導体基板１００における素子形成領域に、ゲート電極１０３、ゲート絶縁膜１０２及び高濃度不純物拡散層１０４よりなるトランジスタを形成する。
【００４２】
続いて、ＣＶＤ法を用いて、半導体基板１００の上に、トランジスタを覆うように、例えば、膜厚が０．６μｍ〜１．２μｍであって、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3 ＮＳＧよりなる第１の絶縁膜１０５を形成した後、ＣＭＰ法を用いて、第１の絶縁膜１０５の膜厚が０．４μｍ〜０．８μｍの膜厚を有するように、第１の絶縁膜１０５の平坦化を行う。
【００４３】
次に、図１(b) に示すように、第１の絶縁膜１０５の上に所望のパターンを有するレジスト（図示せず）を形成した後、該レジストをマスクとして、第１の絶縁膜１０５に対してエッチングを行う。これにより、第１の絶縁膜１０５に、高濃度不純物拡散層１０４の上面に到達する第１のコンタクトホール１０６を形成する。
【００４４】
次に、図１(c) に示すように、スパッタ法、ＣＶＤ法又はメッキ法を用いて、第１の絶縁膜１０５の上に、第１のコンタクトホール１０６内を埋め込むように、第１の導電膜１０７を形成する。ここで、第１の導電膜１０７を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属、又はＴｉ,Ｎｉ若しくはＣｏ,Ｃｕ等がドーピングされた多結晶シリコンを用いる。
【００４５】
次に、図１(d) に示すように、エッチバック法又はＣＭＰ法を用いて、第１の絶縁膜１０５の表面が露出するまで、第１のコンタクトホール１０６からはみ出した第１の導電膜１０７を除去する。これにより、第１の絶縁膜１０５を貫通すると共に下端が高濃度不純物拡散層１０４と接続する第１のコンタクトプラグ１０８を形成する。
【００４６】
次に、図２(a) に示すように、第１の絶縁膜１０５の上に、例えば、タングステンよりなる導電膜（図示せず）を形成した後、該導電膜の上に形成された所望のパターンを有するマスク（図示せず）を用いて、該導電膜をパターニングする。これにより、第１の絶縁膜１０５の上に、図示していない他の第１のコンタクトプラグと電気的に接続するビット配線１０９を形成する。このとき、ビット配線１０９の膜厚は、配線抵抗又は設計ルール等により決定され、好ましくは２０ｎｍ〜１５０ｎｍである。
【００４７】
次に、図２(b) に示すように、第１の絶縁膜１０５の上に、ビット配線１０９を覆うように、例えば、膜厚が２００ｎｍ〜８００ｎｍであって、Ｏ3 ＴＥＯＳ、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3 ＮＳＧよりなる第２の絶縁膜１１０を形成した後、ＣＭＰ法を用いて、第２の絶縁膜１１０の平坦化を行う。
【００４８】
ここで、第２の絶縁膜１１０を構成する材料として、Ｏ3 ＴＥＯＳを用いた場合、Ｏ3 ＴＥＯＳよりなる第２の絶縁膜１１０を形成する際の成膜温度は、比較的低い温度である。そのため、第２の絶縁膜１１０の形成工程の際に、第２の絶縁膜１１０中に、第１のコンタクトプラグ１０８を構成する材料に由来するデガスが発生することを抑制することができるので、第２の絶縁膜１１０中にデガスによるホール（前述した図１４(a)：４００ａ及び４００ｂ参照）が発生することを抑制することができる。このように、膜中にデガスによるホールが生じ難い膜とは、低い成膜温度を有する膜のことであり、ここで言う低い成膜温度とは、少なくとも４５０℃以下の温度であって、更には、３５０℃以下の温度であればより一層好ましい。
【００４９】
また、ここで、第２の絶縁膜１１０を形成する手段として、プラズマＣＶＤ法を用いた場合、プラズマＣＶＤ法を用いて形成された膜（プラズマＣＶＤ膜）は、良好な結晶性を有するので、ＣＭＰ法による第２の絶縁膜１１０の研磨工程の際に、第２の絶縁膜１１０の表面に研磨によるスクラッチ（前述した図１４(a)：４０１参照）が形成されることを抑制することができる。このように、膜表面にスクラッチが生じ難い膜とは、良好な結晶性を有する膜のことを言う。
【００５０】
次に、図２(c) に示すように、ＣＶＤ法を用いて、第２の絶縁膜１１０の上に、例えば、膜厚が０．１μｍ〜０．５μｍであって、Ｏ3 ＴＥＯＳ、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3 ＮＳＧよりなる第３の絶縁膜１１１を形成する。
【００５１】
このように、本実施形態に係る誘電体メモリの製造方法では、第２の絶縁膜１１０の表面に露出されたホール（前述した図１４(a)：４００ａ参照）の開口を塞ぐ又はホール内を埋め込むように、第２の絶縁膜１１０の上に第３の絶縁膜１１１を形成すると共に、第２の絶縁膜１１０の表面に形成されたスクラッチ（前述した図１４(a)：４０１参照）を埋め込むように、第２の絶縁膜１１０の上に第３の絶縁膜１１１を形成することができる。
【００５２】
次に、図３(a) に示すように、第３の絶縁膜１１１の上に、例えば、膜厚が１０ｎｍ〜２００ｎｍであって、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯx 又はＴｉＡｌＯＮ等よりなる第１の水素バリア膜（水素を透過させない膜）１１２を形成する。
【００５３】
このように、本実施形態に係る誘電体メモリの製造方法では、従来のように、第２の絶縁膜１１０の上に、第１の水素バリア膜１１２を直接形成するのではなく、第３の絶縁膜１１１を介して、第１の水素バリア膜１１２を形成する。このため、第２の絶縁膜１１０の表面に第１の水素バリア膜１１２を直接形成することがないので、第２の絶縁膜１１０及び第１の水素バリア膜１１２にかかるストレスを第３の絶縁膜１１１によって緩和することができる。
【００５４】
また、第１の水素バリア膜１１２を構成する材料としてＳｉＮを用いた場合、ＳｉＮは水素バリア性が高いので、ＳｉＮよりなる第１の水素バリア膜１１２の膜厚を薄く形成することができる。このため、次工程である第２のコンタクトホール１１３の形成の際に（図３(b) 参照）、第１の水素バリア膜１１２を容易に除去することができるので、第２のコンタクトホール１１３の形成が容易になる。更には、ＳｉＮは一般的な半導体材料であるため、ＳｉＮよりなる第１の水素バリア膜１１２の加工は容易であるので、第２のコンタクトホール１１３の形成がより一層容易になる。
【００５５】
次に、図３(b) に示すように、第１の水素バリア膜１１２の上に、所望のパターンを有するレジスト（図示せず）を形成した後、該レジストをマスクとして、第１の水素バリア膜１１２、第３の絶縁膜１１１、第２の絶縁膜１１０及び第１の絶縁膜１０５に対してエッチングを行う。これにより、第１の絶縁膜１０５、第２の絶縁膜１１０、第３の絶縁膜１１１及び第１の水素バリア膜１１２に、高濃度不純物拡散層１０４に到達する第２のコンタクトホール１１３を形成する。
【００５６】
次に、図３(c) に示すように、スパッタ法、ＣＶＤ法又はメッキ法を用いて、第１の水素バリア膜１１２の上に、第２のコンタクトホール１１３内を埋め込むように、第２の導電膜を形成した後、エッチバック法又はＣＭＰ法を用いて、第１の水素バリア膜１１２の表面が露出するまで、第２のコンタクトホール１１３からはみ出した第２の導電膜を除去する。これにより、第１の絶縁膜１０５、第２の絶縁膜１１０、第３の絶縁膜１１１及び第１の水素バリア膜１１２を貫通すると共に下端が高濃度不純物拡散層１０４と接続する第２のコンタクトプラグ１１４を形成する。ここで、第２の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属、又はＴｉ,Ｎｉ若しくはＣｏ,Ｃｕ等がドーピングされた多結晶シリコンを用いる。
【００５７】
次に、図４(a) に示すように、第１の水素バリア膜１１２の上に、下部電極膜１１５、誘電体膜１１６及び上部電極膜１１７を下から順に形成する。ここで、誘電体膜１１６を構成する材料として、例えば、ＢＳＴ（Bax Sr1-x TiO3 ）系誘電体、ＰＺＴ（Pb(Zrx Ti1-x )O3 ）等のＰｂを含むペロブスカイト系誘電体、又はＳＢＴ（SrBi2 Ta2 O9 ）等のＢｉを含むペロブスカイト系誘電体等を用いる。
【００５８】
次に、図４(b) に示すように、上部電極膜１１７の上に形成された所望のパターンを有するマスク（図示せず）を用いて、上部電極膜１１７、誘電体膜１１６及び下部電極膜１１５に対してエッチングを行う。これにより、第１の水素バリア膜１１２の上に、下部電極膜１１５の下面が第２のコンタクトプラグ１１４の上端と接続する、下部電極膜１１５、誘電体膜１１６及び上部電極膜１１７よりなるキャパシタ１１８を形成する。
【００５９】
次に、図４(c) に示すように、第１の水素バリア膜１１２の上に、キャパシタ１１８を覆うように、例えば、膜厚が２０ｎｍ〜２００ｎｍである層間絶縁膜１１９を形成する。これにより、後工程である第２の水素バリア膜１２０の形成工程（図５(b) 参照）の際に、第２の水素バリア膜１２０のカバレッジの向上を図ることができる。
【００６０】
次に、図５(a) に示すように、層間絶縁膜１１９の上に形成された所望のパターンを有するマスク（図示せず）を用いて、層間絶縁膜１１９及び第１の水素バリア膜１１２に対して選択的にエッチングを行う。具体的には、第１の水素バリア膜１１２及び層間絶縁膜１１９における、第１のコンタクトプラグ１０８の上方に存在している部分を選択的に除去する。これにより、第３の絶縁膜１１１の上に、複数のキャパシタ１１８よりなるメモリセルアレイを形成する。
【００６１】
このように、本実施形態に係る誘電体メモリの製造方法では、図５(a) に示すように、第３の絶縁膜１１１を除去することなく、第１の水素バリア膜１１２及び層間絶縁膜１１９のみを選択的に除去する。これにより、第２の絶縁膜１１０に形成されたホール（前述した図１４(a)：４００ａ参照）又はスクラッチ（前述した図１４(a)：４０１参照）が表面に露出されることを防止する。
【００６２】
次に、図５(a) に示すように、高温の酸素雰囲気下において、キャパシタ１１８に対して焼結処理を行うことにより、誘電体膜１１６を結晶化させる。
【００６３】
このように、本実施形態に係る誘電体メモリの製造方法では、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の上に、第３の絶縁膜１１１が形成された状態の下、キャパシタ１１８の熱処理工程を行うことができる。したがって、熱処理工程の際に、第２の絶縁膜１１０に形成されたホール（前述した図１４(a)：４００ａ参照）又はスクラッチ（前述した図１４(a)：４０１参照）が表面に露出していないので、ホール又はスクラッチを通じて、第１のコンタクトプラグ１０８内に酸素が侵入することを阻止することができる。
【００６４】
次に、図５(b) に示すように、第３の絶縁膜１１１の上に、層間絶縁膜１１９を覆うと共に第１の水素バリア膜１１２と接合する、第２の水素バリア膜１２０を形成する。これにより、キャパシタ１１８が第１の水素バリア膜１１２及び第２の水素バリア膜１２０によって囲われた構造とすることができる。したがって、キャパシタ１１８の熱処理工程の後に、キャパシタ１１８内に水素が侵入することにより、キャパシタ１１８の特性が劣化することを防止することができる。
【００６５】
次に、図５(c) に示すように、第２の水素バリア膜１２０の上に形成された所望のパターンを有するマスク（図示せず）を用いて、第２の水素バリア膜１２０に対してドライエッチングを行うことにより、第２の水素バリア膜１２０における第１のコンタクトプラグ１０８の上方に存在している部分を選択的に除去する。
【００６６】
次に、図５(d) に示すように、ＣＶＤ法を用いて、第３の絶縁膜１１１の上に、第２の水素バリア膜１２０を覆うように、例えば、膜厚が７００ｎｍ〜１５００ｎｍであって、ＢＰＳＧ、Ｏ3 ＮＳＧ又はＨＤＰ−ＮＳＧよりなる第４の絶縁膜１２１を形成した後、ＣＭＰ法を用いて、第４の絶縁膜１２１の平坦化を行う。
【００６７】
次に、図６(a) に示すように、第４の絶縁膜１２１の上に、所望のパターンを有するマスク（図示せず）を形成した後、該マスクを用いて、第４の絶縁膜１２１、第３の絶縁膜１１１及び第２の絶縁膜１１０に対してエッチングを行う。これにより、第２の絶縁膜１１０、第３の絶縁膜１１１及び第４の絶縁膜１２１に、第１のコンタクトプラグ１０８の上端に到達する第３のコンタクトホール１２２を形成する。
【００６８】
次に、図６(b) に示すように、スパッタ法、ＣＶＤ法又はメッキ法を用いて、第４の絶縁膜１２１の上に、第３のコンタクトホール１２２内を埋め込むように、第３の導電膜を形成した後、ＣＭＰ法を用いて、第４の絶縁膜１２１の表面が露出するまで、第３のコンタクトホール１２２からはみ出した第３の導電膜を除去する。これにより、第２の絶縁膜１１０、第３の絶縁膜１１１及び第４の絶縁膜１２１を貫通すると共に下端が第１のコンタクトプラグ１０８の上端と接続する第３のコンタクトプラグ１２３を形成する。ここで、第３の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属等、又はＴｉ,Ｎｉ若しくはＣｏ,Ｃｕ等がドーピングされた多結晶シリコンを用いる。
【００６９】
以上のようにして、第１のコンタクトプラグ（下部コンタクトプラグ）１０８及び第３のコンタクトプラグ（上部コンタクトプラグ）１２３が積層されてなるスタックコンタクトを備えたＣＯＢ構造を有する誘電体メモリを形成することができる。
【００７０】
本実施形態に係る誘電体メモリの製造方法によると、第２の絶縁膜１１０の形成工程（図２(b) 参照）の後に、第２の絶縁膜１１０の上に、第３の絶縁膜１１１を形成する工程（図２(c) 参照）を行う。これにより、第２の絶縁膜１１０の形成工程の際に、第２の絶縁膜１１０中に発生したホール（前述した図１４(a)：４００ａ参照）が研磨によって第２の絶縁膜１１０の表面に露出することがあっても、第３の絶縁膜１１１の形成工程の際に、第３の絶縁膜１１１によって、第２の絶縁膜１１０の表面に露出されたホールの開口を塞ぐ又は該ホール内を埋め込むことができる。
【００７１】
更に、第２の絶縁膜１１０の形成工程の際に、第２の絶縁膜１１０に対して施される研磨によって発生したスクラッチ（前述した図１４(a)：４０１参照）が第２の絶縁膜１１０中に発生したホール（前述した図１４(a)：４００ｂ参照）内に達することがあっても、第３の絶縁膜１１１の形成工程の際に、第３の絶縁膜１１１によって、第２の絶縁膜１１０の表面に形成されたスクラッチを埋め込むことができる。
【００７２】
このため、キャパシタ１１８の熱処理工程（図５(a) 参照）の際に、第２の絶縁膜１１０の表面に露出されたホールを通じて、又は第２の絶縁膜１１０の表面に形成されたスクラッチが内部に達しているホールを通じて、第１のコンタクトプラグ１０８内に酸素が侵入することを阻止することができる。したがって、第１のコンタクトプラグ１０８が酸化されることを防止することができ、第１のコンタクトプラグ１０８におけるコンタクト抵抗の安定化を図ることができる。
【００７３】
また、第３の絶縁膜１１１によって、第２の絶縁膜１１０の表面に形成されたスクラッチ（前述した図１４(a)：４０１参照）を埋め込むことができるので、該スクラッチを通じて、第１の絶縁膜１０５の上に形成されたビット配線１０９内に酸素が侵入することを阻止することができるので、ビット配線１０９が酸化されることを防止することができる。
【００７４】
更には、本実施形態に係る誘電体メモリの製造方法によると、キャパシタ１１８の熱処理工程（図５(a) 参照）の際に、第１のコンタクトプラグ１０８は酸化されないので、図６(b) に示すように、第２の絶縁膜１１０、第３の絶縁膜１１１及び第４の絶縁膜１２１に、第１のコンタクトプラグ１０８に到達する、安定したコンタクト抵抗を有する第３のコンタクトプラグ１２３を形成することができる。
【００７５】
更に、第１のコンタクトプラグ１０８は酸化されないので、第３のコンタクトプラグ１２３の形成工程（図６(b) 参照）における、ＣＭＰ法による第３の導電膜の研磨の際に、研磨スラリー中に含まれる薬液（例えば、過酸化水素水等）によって、第１のコンタクトプラグ１０８がエッチングされ、消失することを防止することができる。したがって、第１のコンタクトプラグ１０８が消失して、第１のコンタクトプラグ１０８及び第３のコンタクトプラグ１２３が積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【００７６】
また、本実施形態に係る誘電体メモリの製造方法では、第２の絶縁膜１１０及び第３の絶縁膜１１１を構成する材料の具体例として、Ｏ3 ＴＥＯＳ、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3 ＮＳＧを挙げた。
【００７７】
ここで、第２の絶縁膜１１０を構成する材料と第３の絶縁膜１１１を構成する材料として同一の材料を選択する方がより好ましい。このようにすると、第２の絶縁膜１１０に対して施されるエッチングの条件、及び第３の絶縁膜１１１に対して施されるエッチングの条件を適宜調整することなく、第２の絶縁膜１１０及び第３の絶縁膜１１１に対してエッチングを行うことができる。したがって、第２のコンタクトホール１１３及び第３のコンタクトホール１２２を容易に形成することができる。
【００７８】
尚、本実施形態に係る誘電体メモリの製造方法では、図２(a) に示すように、第１の絶縁膜１０５の上に、Ｗ（タングステン）よりなるビット配線１０９を直接形成したが、本発明はこれに限定されることはない。例えば、第１の絶縁膜１０５の上に、ＴｉＮ／Ｔｉ等よりなる密着層を形成した後に、該密着層の上に、Ｗよりなるビット配線を形成しても良い。
【００７９】
以下に、本発明の第１の実施形態に係る誘電体メモリについて、図７を参照しながら簡単に説明する。図７は、本発明の第１の実施形態に係る誘電体メモリの構造を示す断面図である。
【００８０】
本実施形態に係る誘電体メモリでは、図７に示すように、第２の絶縁膜１１０上には、第３の絶縁膜１１１が形成されている。このため、第３の絶縁膜１１１によって、第２の絶縁膜１１０の表面に露出されたホール（前述した図１４(a)：４００ａ参照）の開口を塞ぐ若しくは該ホール内を埋め込む、又は第２の絶縁膜１１０の表面に形成されたスクラッチ（前述した図１４(a)：４０１参照）を埋め込むことができる。
【００８１】
したがって、第２の絶縁膜１１０上に形成された第３の絶縁膜１１１によって、第２の絶縁膜１１０の表面に露出されたホールを通じて、又は第２の絶縁膜１１０の表面に形成されたスクラッチが内部に達しているホールを通じて、第１のコンタクトプラグ１０８内に侵入する酸素を阻止することができるので、第１のコンタクトプラグ１０８の酸化が防止され、第１のコンタクトプラグ１０８におけるコンタクト抵抗の安定化を図ることができる。
【００８２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る誘電体メモリの製造方法について、図８(a) 〜(c) 、図９(a) 〜(c) 、図１０(a) 〜(d) 、並びに図１１(a) 及び(b) を参照しながら説明する。図８(a) 〜(c) 、図９(a) 〜(c) 、図１０(a) 〜(d) 、並びに図１１(a) 及び(b) は、本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。図８(a) 〜(c) 、図９(a) 〜(c) 、図１０(a) 〜(d) 、並びに図１１(a) 及び(b) において、前述した本発明の第１の実施形態に係る誘電体メモリと同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第１の実施形態に係る誘電体メモリの製造方法と同様の説明は繰り返し行わない。
【００８３】
まず、前述した図１(a) 〜(d) 並びに前述した図２(a) 及び(b) に示す工程の後、図８(a) に示すように、第２の絶縁膜１１０の上に、例えば、膜厚が１０ｎｍ〜２００ｎｍであって、ＳｉＮ、ＳｉＯＮ、ＴｉＡｌＯx 又はＴｉＡｌＯＮ等よりなる第１の水素バリア膜２１２を形成する。このとき、第１の水素バリア膜２１２を構成する材料としてＳｉＮを用いた場合、ＳｉＮは水素バリア性が高いので、ＳｉＮよりなる第１の水素バリア膜２１２の膜厚を薄く形成することができる。このため、次工程である第２のコンタクトホール２１３の形成の際に（図８(b) 参照）、第１の水素バリア膜２１２を容易に除去することができるので、第２のコンタクトホール２１３の形成が容易になる。更には、ＳｉＮは一般的な半導体材料であるため、ＳｉＮよりなる第１の水素バリア膜２１２の加工は容易であるので、第２のコンタクトホール２１３の形成がより一層容易になる。
【００８４】
次に、図８(b) に示すように、第１の水素バリア膜２１２の上に、所望のパターンを有するレジスト（図示せず）を形成した後、該レジストをマスクとして、第１の水素バリア膜２１２、第２の絶縁膜１１０及び第１の絶縁膜１０５に対してエッチングを行う。これにより、第１の絶縁膜１０５、第２の絶縁膜１１０及び第１の水素バリア膜２１２に、高濃度不純物拡散層１０４に到達する第２のコンタクトホール２１３を形成する。
【００８５】
次に、図８(c) に示すように、スパッタ法、ＣＶＤ法又はメッキ法を用いて、第１の水素バリア膜２１２の上に、第２のコンタクトホール２１３内を埋め込むように、第２の導電膜を形成した後、エッチバック法又はＣＭＰ法を用いて、第１の水素バリア膜２１２の表面が露出するまで、第２のコンタクトホール２１３からはみ出した第２の導電膜を除去する。これにより、第１の絶縁膜１０５、第２の絶縁膜１１０及び第１の水素バリア膜２１２を貫通すると共に下端が高濃度不純物拡散層１０４と接続する第２のコンタクトプラグ２１４を形成する。ここで、第２の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属等、又はＴｉ,Ｎｉ若しくはＣｏ,Ｃｕ等がドーピングされた多結晶シリコンを用いる。
【００８６】
次に、図９(a) に示すように、第１の水素バリア膜２１２の上に、下部電極膜２１５、誘電体膜２１６及び上部電極膜２１７を下から順に形成する。ここで、誘電体膜２１６を構成する材料として、例えば、ＢＳＴ（Bax Sr1-x TiO3 ）系誘電体、ＰＺＴ（Pb(Zrx Ti1-x )O3 ）等のＰｂを含むペロブスカイト系誘電体、又はＳＢＴ（SrBi2 Ta2 O9 ）等のＢｉを含むペロブスカイト系誘電体等を用いる。
【００８７】
次に、図９(b) に示すように、上部電極膜２１７の上に形成された所望のパターンを有するマスク（図示せず）を用いて、上部電極膜２１７、誘電体膜２１６及び下部電極膜２１５に対してエッチングを行う。これにより、第１の水素バリア膜２１２の上に、下部電極膜２１５の下面が第２のコンタクトプラグ２１４の上端と接続する、下部電極膜２１５、誘電体膜２１６及び上部電極膜２１７よりなるキャパシタ２１８を形成する。
【００８８】
次に、図９(c) に示すように、第１の水素バリア膜２１２の上に、キャパシタ２１８を覆うように、例えば、膜厚が２０ｎｍ〜２００ｎｍである層間絶縁膜２１９を形成する。これにより、後工程である第２の水素バリア膜２２０の形成工程（図１０(b) 参照）の際に、第２の水素バリア膜２２０のカバレッジの向上を図ることができる。
【００８９】
次に、図１０(a) に示すように、層間絶縁膜２１９の上に形成された所望のパターンを有するマスク（図示せず）を用いて、層間絶縁膜２１９及び第１の水素バリア膜２１２に対して選択的にエッチングを行う。具体的には、キャパシタ２１８及び第１のコンタクトプラグ１０８の上方をマスクで覆い、層間絶縁膜２１９及び第１の水素バリア膜２１２における所望の領域を選択的に除去する。これにより、第２の絶縁膜１１０の上に、複数のキャパシタ２１８よりなるメモリセルアレイを形成すると共に、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の上に、第１の水素バリア膜２１２ａ及び層間絶縁膜２１９ａを残存させる。
【００９０】
このように、本実施形態に係る誘電体メモリの製造方法では、第２の絶縁膜１１０の上に残存している第１の水素バリア膜２１２ａによって、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の表面に露出されたホール（前述した図１４(a)：４００ａ参照）の開口が塞がれている又はホール内が埋め込まれていると共に、該部分の表面に形成されたスクラッチ（前述した図１４(a)：４０１参照）が埋め込まれている。
【００９１】
また、本実施形態に係る誘電体メモリの製造方法では、図１０(a) に示すように、第２の絶縁膜１１０を除去することなく、第１の水素バリア膜２１２及び層間絶縁膜２１９のみを選択的に除去する。これにより、第２の絶縁膜１１０に形成されたホール（前述した図１４(a)：４００ａ参照）又はスクラッチ（前述した図１４(a)：４０１参照）が表面に露出されることを防止する。
【００９２】
次に、図１０(a) に示すように、高温の酸素雰囲気下において、キャパシタ２１８に対して焼結処理を行うことにより、誘電体膜２１６を結晶化させる。
【００９３】
このように、本実施形態に係る誘電体メモリの製造方法では、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の上に、第１の水素バリア膜２１２ａが残存された状態の下、キャパシタ２１８の熱処理工程を行うことができる。したがって、熱処理工程の際に、第２の絶縁膜１１０に形成されたホール（前述した図１４(a)：４００ａ参照）又はスクラッチ（前述した図１４(a)：４０１参照）が表面に露出していないので、ホール又はスクラッチを通じて、第１のコンタクトプラグ１０８内に酸素が侵入することを阻止することができる。
【００９４】
次に、図１０(b) に示すように、第２の絶縁膜１１０の上に、層間絶縁膜（２１９及び２１９ａ）を覆うと共に第１の水素バリア膜２１２と接合する、第２の水素バリア膜２２０を形成する。これにより、キャパシタ２１８が第１の水素バリア膜２１２及び第２の水素バリア膜２２０によって囲われた構造とすることができる。したがって、キャパシタ２１８の熱処理工程の後に、キャパシタ２１８内に水素が侵入することにより、キャパシタ２１８の特性が劣化することを防止することができる。
【００９５】
次に、図１０(c) に示すように、第２の水素バリア膜２２０の上に形成された所望のパターンを有するマスク（図示せず）を用いて、第２の水素バリア膜２２０に対してドライエッチングを行うことにより、第２の水素バリア膜２２０における層間絶縁膜２１９ａの上面及び側面に存在している部分を選択的に除去する。
【００９６】
次に、図１０(d) に示すように、ＣＶＤ法を用いて、層間絶縁膜２１９ａ及び第２の水素バリア膜２２０の上に、例えば、膜厚が７００ｎｍ〜１５００ｎｍであって、ＢＰＳＧ、Ｏ3 ＮＳＧ又はＨＤＰ−ＮＳＧよりなる第４の絶縁膜２２１を形成した後、ＣＭＰ法を用いて、第４の絶縁膜２２１の平坦化を行う。
【００９７】
次に、図１１(a) に示すように、第４の絶縁膜２２１の上に、所望のパターンを有するマスク（図示せず）を形成した後、該マスクを用いて、第４の絶縁膜２２１、層間絶縁膜２１９ａ、第１の水素バリア膜２１２ａ及び第２の絶縁膜１１０に対してエッチングを行う。これにより、第２の絶縁膜１１０、第１の水素バリア膜２１２ａ、層間絶縁膜２１９ａ及び第４の絶縁膜２２１に、第１のコンタクトプラグ１０８の上端に到達する第３のコンタクトホール２２２を形成する。
【００９８】
次に、図１１(b) に示すように、スパッタ法、ＣＶＤ法又はメッキ法を用いて、第４の絶縁膜２２１の上に、第３のコンタクトホール２２２内を埋め込むように、第３の導電膜を形成した後、ＣＭＰ法を用いて、第４の絶縁膜２２１の表面が露出するまで、第３のコンタクトホール２２２からはみ出した第３の導電膜を除去する。これにより、第２の絶縁膜１１０、第１の水素バリア膜２１２ａ、層間絶縁膜２１９ａ及び第４の絶縁膜２２１を貫通すると共に下端が第１のコンタクトプラグ１０８の上端と接続する第３のコンタクトプラグ２２３を形成する。ここで、第３の導電膜を構成する材料として、例えば、タングステン、モリブデン及びチタン等の金属、窒化チタン及び窒化タンタル等の窒化金属、ケイ化チタン等のケイ化金属等、又はＴｉ,Ｎｉ若しくはＣｏ,Ｃｕ等がドーピングされた多結晶シリコンを用いる。
【００９９】
以上のようにして、第１のコンタクトプラグ（下部コンタクトプラグ）１０８及び第３のコンタクトプラグ（上部コンタクトプラグ）２２３が積層されてなるスタックコンタクトを備えたＣＯＢ構造を有する誘電体メモリを形成することができる。
【０１００】
本実施形態に係る誘電体メモリの製造方法によると、図１０(a) に示すように、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の上に、第１の水素バリア膜２１２ａが残存するように、第１の水素バリア膜２１２を選択的に除去する。
【０１０１】
これにより、第２の絶縁膜１１０の形成工程（前述した図２(b) 参照）の際に、第２の絶縁膜１１０中に発生したホール（前述した図１４(a)：４００ａ参照）が研磨によって第２の絶縁膜１１０の表面に露出することがあっても、図１０(a) に示すように、第１の水素バリア膜２１２ａによって、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の表面に露出されたホールの開口を塞ぐ又は該ホール内を埋め込むことができる。
【０１０２】
更に、第２の絶縁膜１１０の形成工程（前述した図２(b) 参照）の際に、第２の絶縁膜１１０に対して施される研磨によって発生したスクラッチ（前述した図１４(a)：４０１参照）が第２の絶縁膜１１０中に発生したホール（前述した図１４(a)：４００ｂ参照）内に達することがあっても、図１０(a) に示すように、第１の水素バリア膜２１２ａによって、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の表面に形成されたスクラッチを埋め込むことができる。
【０１０３】
このため、キャパシタ２１８の熱処理工程（図１０(a) 参照）の際に、第２の絶縁膜１１０の表面に露出されたホールを通じて、又は第２の絶縁膜１１０の表面に形成されたスクラッチが内部に達しているホールを通じて、第１のコンタクトプラグ１０８内に酸素が侵入することを阻止することができる。したがって、第１のコンタクトプラグ１０８が酸化されることを防止することができ、第１のコンタクトプラグ１０８におけるコンタクト抵抗の安定化を図ることができる。
【０１０４】
また、第１の水素バリア膜２１２ａによって、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の表面に形成されたスクラッチ（前述した図１４(a)：４０１参照）を埋め込むことができるので、該スクラッチを通じて、第１の絶縁膜１０５の上に形成されたビット配線１０９内に酸素が侵入することを阻止することができるので、ビット配線１０９が酸化されることを防止することができる。
【０１０５】
更には、本実施形態に係る誘電体メモリの製造方法によると、キャパシタ２１８の熱処理工程（図１０(a) 参照）の際に、第１のコンタクトプラグ１０８は酸化されないので、図１１(b) に示すように、第２の絶縁膜１１０、第１の水素バリア膜２１２ａ、層間絶縁膜２１９ａ及び第４の絶縁膜２２１に、第１のコンタクトプラグ１０８に到達する、安定したコンタクト抵抗を有する第３のコンタクトプラグ２２３を形成することができる。
【０１０６】
更に、第１のコンタクトプラグ１０８は酸化されないので、第３のコンタクトプラグ２２３の形成工程（図１１(b) 参照）における、ＣＭＰ法による第３の導電膜の研磨の際に、研磨スラリー中に含まれる薬液（例えば、過酸化水素水等）によって、第１のコンタクトプラグ１０８がエッチングされ、消失することを防止することができる。したがって、第１のコンタクトプラグ１０８が消失して、第１のコンタクトプラグ１０８及び第３のコンタクトプラグ２２３が積層されてなるスタックコンタクトがオープン不良となることを防止することができる。
【０１０７】
以下に、本発明の第２の実施形態に係る誘電体メモリについて簡単に説明する。
【０１０８】
前述したように、本発明の第１の実施形態に係る誘電体メモリでは、第２の絶縁膜１１０上には、第３の絶縁膜１１１が形成されている（前述した図７参照）。これに対し、本実施形態に係る誘電体メモリでは、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分上には、第１の水素バリア膜２１２ａが形成されている。
【０１０９】
このため、第１の水素バリア膜２１２ａによって、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の表面に露出されたホール（前述した図１４(a)：４００ａ参照）の開口を塞ぐ若しくは該ホール内を埋め込む、又は該部分の表面に形成されたスクラッチ（前述した図１４(a)：４０１参照）を埋め込むことができる。
【０１１０】
したがって、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分上に形成された第１の水素バリア膜２１２ａによって、第２の絶縁膜１１０における第１のコンタクトプラグ１０８の上方に存在している部分の表面に露出されたホールを通じて、又は該部分の表面に形成されたスクラッチが内部に達しているホールを通じて、第１のコンタクトプラグ１０８内に侵入する酸素を阻止することができるので、第１のコンタクトプラグ１０８の酸化が防止され、第１のコンタクトプラグ１０８におけるコンタクト抵抗の安定化を図ることができる。
【０１１１】
このように、本実施形態に係る誘電体メモリでは、第１のコンタクトプラグ１０８の上面が、第２の絶縁膜１１０及び第１の水素バリア膜２１２ａによって覆われているので、第１のコンタクトプラグ１０８の酸化を防止することができる。
【０１１２】
尚、本発明の第１及び第２の実施形態に係る誘電体メモリの製造方法では、図４(b) 及び図９(b) に示すように、上部電極膜（１１７及び２１７）、誘電体膜（１１６及び２１６）及び下部電極膜（１１５及び２１５）に対して一括でエッチングを行うことにより、キャパシタ（１１８及び２１８）を形成したが、本発明はこれに限定されることはない。
【０１１３】
例えば、下部電極膜（１１５及び２１５）、誘電体膜（１１６及び２１６）及び上部電極膜（１１７及び２１７）の各々を形成する毎に、下部電極膜、誘電体膜及び上部電極膜の各々に対してエッチングを行うことにより、キャパシタ（１１８及び２１８）を形成しても良い。
【０１１４】
また、本発明の第１及び第２の実施形態に係る誘電体メモリの製造方法では、第２の水素バリア膜（１２０及び２２０）のカバレッジの向上を目的として、図４(c) 及び図９(c) に示すように、第１の水素バリア膜（１１２及び２１２）の上に、キャパシタ（１１８及び２１８）を覆うように層間絶縁膜（１１９及び２１９）を形成したが、本発明はこれに限定されることはない。
【０１１５】
例えば、本工程を行うことなく、図５(b) 及び図１０(b) において、第３の絶縁膜１１１又は第２の絶縁膜１１０の上に、キャパシタ（１１８及び２１８）を覆うと共に第１の水素バリア膜（１１２及び２１２）と接合する、第２の水素バリア膜（１２０及び２２０）を直接形成しても良い。
【０１１６】
また、本発明の第１及び第２の実施形態に係る誘電体メモリの製造方法では、図５(a) 及び図１０(a) に示すように、キャパシタ（１１８及び２１８）に対して焼結処理を行うことによって、誘電体膜（１１６及び２１６）の結晶化を図ったが、本発明はこれに限定されることはなく、例えば、キャパシタに対してアニール処理又はＲＴＡ（Ｒapid Ｔhermal Ａnneal）処理を行うことによって、誘電体膜の結晶化を図っても良い。
【０１１７】
また、本発明の第１及び第２の実施形態に係る誘電体メモリの製造方法では、図５(c) 及び図１０(c) に示すように、第２の水素バリア膜（１２０及び２２０）における第１のコンタクトプラグ１０８の上方に存在している部分を選択的に除去した後に第４の絶縁膜２２１を形成したが、本発明はこれに限定されることはない。
【０１１８】
例えば、第２の水素バリア膜（１２０及び２２０）を構成する材料として、絶縁性を示す材料を用いた場合、本工程を行う必要はなく、第２の水素バリア膜（１２０及び２２０）における第１のコンタクトプラグ１０８の上方に存在している部分の上に、第４の絶縁膜２２１を直接形成しても良い。
【０１１９】
尚、本発明の第１及び第２の実施形態に係る誘電体メモリ及びその製造方法では、具体例として、スタック型のキャパシタ構造を挙げたが、本発明はこれに限定されることはなく、例えば、立体型のキャパシタ構造を有する誘電体メモリにおいても、前述した本発明の第１及び第２の実施形態に係る誘電体メモリ及びその製造方法と同様の効果を得ることができる。
【産業上の利用可能性】
【０１２０】
本発明は、ＣＯＢ構造を有する誘電体メモリ及びその製造方法に有用である。
【図面の簡単な説明】
【０１２１】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図５】(a) 〜(d) は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図６】(a) 及び(b) は、本発明の第１の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図７】本発明の第１の実施形態に係る誘電体メモリの構造を示す断面図である。
【図８】(a) 〜(c) は、本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図９】(a) 〜(c) は、本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１０】(a) 〜(d) は、本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１１】(a) 及び(b) は、本発明の第２の実施形態に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１２】(a) 〜(d) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１３】(a) 〜(c) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【図１４】(a) 〜(c) は、従来例に係る誘電体メモリの製造方法を示す要部工程断面図である。
【符号の説明】
【０１２２】
１０５                        第１の絶縁膜
１０８                        第１のコンタクトプラグ（下部コンタクトプラグ）
１０９                        ビット配線
１１０                        第２の絶縁膜
１１１                        第３の絶縁膜
１１２、２１２、２１２ａ      第１の水素バリア膜
１１４、２１４                第２のコンタクトプラグ
１１９、２１９、２１９ａ      層間絶縁膜
１２０、２２０                第２の水素バリア膜
１２１、２２１                第４の絶縁膜
１２３、２２３                第３のコンタクトプラグ
【図１】
2007005409.tif 000003
【図２】
2007005409.tif 000004
【図３】
2007005409.tif 000005
【図４】
2007005409.tif 000006
【図５】
2007005409.tif 000007
【図６】
2007005409.tif 000008
【図７】
2007005409.tif 000009
【図８】
2007005409.tif 000010
【図９】
2007005409.tif 000011
【図１０】
2007005409.tif 000012
【図１１】
2007005409.tif 000013
【図１２】
2007005409.tif 000014
【図１３】
2007005409.tif 000015
【図１４】
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