(57)【要約】【課題】長波長帯の光によって光電変換された電荷を入射した画素の電荷蓄積部に捕捉し、以って信号出力を増大させる固体撮像素子を提供する。【解決手段】本発明の固体撮像素子は、第１導電型の第１半導体層と、前記第１半導体層の上に配置される第２導電型の第２半導体層と、カラーフィルタを少なくとも有する複数の光電変換部と、前記第２半導体層の内部に配置され、少なくとも最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する光電変換部の下に前記第２半導体層を介して設けられ、前記第２半導体層より不純物濃度が高濃度である前記第２導電型のポテンシャル制御層とを備える。【選択図】図４
2007115787.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の上に配置される第２導電型の第２半導体層と、
前記第２半導体層に配置され光電変換された電荷を蓄積する第１導電型の電荷蓄積部と、前記電荷蓄積部に対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタとを少なくとも有する複数の光電変換部と、
前記第２半導体層の内部に配置され、少なくとも最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する光電変換部の下に前記第２半導体層の一部を介して設けられ、前記第２半導体層より不純物濃度が高濃度である前記第２導電型のポテンシャル制御層とを備えることを特徴とする固体撮像素子。
【請求項２】
少なくとも前記電荷蓄積部を有するアクティブ領域、及び、前記アクティブ領域間を電気的に分離する分離領域とを含む画素が二次元状に複数配置され、
前記アクティブ領域の下に配置される前記ポテンシャル制御層は、前記分離領域の下に配置される前記ポテンシャル制御層よりも前記第１半導体層側に配置されることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記アクティブ領域は、前記電荷蓄積部に蓄積された電荷を転送する転送ゲート部と、前記転送ゲート部の動作により前記電荷蓄積部と電気的に接続され前記蓄積部に蓄積された電荷が転送されるフローティング拡散部と、前記フローティング拡散部に転送された電荷に対応する信号を出力する画素アンプ部と、前記フローティング拡散部を一定電位にリセットするリセットトランジスタと、画素を選択する選択トランジスタとをさらに有し、
前記分離領域は、選択酸化によるシリコン酸化膜が配置されることを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
前記アクティブ領域は、前記光電変換部の前記電荷蓄積部が少なくとも配置される第１のアクティブ領域と、
前記画素アンプ部、及び、前記選択トランジスタとが少なくとも配置される第２のアクティブ領域とを有し、
前記第１のアクティブ領域と前記第２のアクティブ領域とは、前記選択酸化によるシリコン酸化膜によって電気的に分離されていることを特徴とする請求項３に記載の固体撮像素子。
【請求項５】
前記ポテンシャル制御層は、
最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下に前記第２半導体領域を介して配置される最下層ポテンシャル制御層と、
その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部に対応して配置される一層以上の上層ポテンシャル制御層からなることを特徴とする請求項１から請求項４のいずれかに記載の固体撮像素子。
【請求項６】
前記最下層ポテンシャル制御層と、前記一層以上の上層ポテンシャル制御層は、少なくとも一部がオーバーラップしていることを特徴とする請求項５に記載の固体撮像素子。
【請求項７】
少なくとも最も長波長の色に対応する入射光を透過するカラーフィルタを有する光電変換部の周囲には、前記ポテンシャル制御層と前記第２半導体層表面の間にクロストーク防止層が配置されることを特徴とする請求項１から請求項６のいずれかに記載の固体撮像素子。
【請求項８】
前記ポテンシャル制御層は、最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下の方が、その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部の下より浅く配置され、前記分離領域の下を介して連続的に配置されることを特徴とする請求項２から請求項４のいずれかに記載の固体撮像素子。
【請求項９】
請求項１乃至請求項８のいずれかに記載の固体撮像素子を製造する製造方法であって、
第２導電型の前記ポテンシャル制御層の熱処理温度が、第２導電型の前記第２半導体層の熱処理温度より低いことを特徴とする固体撮像素子の製造方法。
【請求項１０】
請求項１乃至請求項８のいずれかに記載の固体撮像素子を製造する製造方法であって、
第２導電型の前記ポテンシャル制御層はイオン注入で形成され、前記ポテンシャル制御層の少なくとも一部は、前記イオン注入の飛程距離より薄いマスク越しにイオン注入を行うことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラーフィルタを有し、そのうちの少なくとも最も長波長の光に対応する入射光の感度を高めた固体撮像素子に関するものである。
【背景技術】
【０００２】
近年、ビデオカメラや電子カメラが広く一般に普及している。これらのカメラには、ＣＣＤ型、ＣＭＯＳ型等の固体撮像素子が使用されている。ＣＭＯＳ型の固体撮像素子は、ＣＭＯＳを形成するためにＮ型のシリコン基板上にＰ型のウエルを設け、Ｐ型ウエルに画素領域を配置する。ＣＣＤ型の固体撮像素子においても、縦型オーバーフロードレインを配置させる構造においては、Ｎ型のシリコン基板上にＰ型半導体層を設け、Ｐ型半導体層に画素領域を配置させることが行われている。このように固体撮像素子は、第１導電型の半導体層に第２導電型の半導体層を積層した基体を用いることが広く行われている。
【０００３】
固体撮像素子は、画素がマトリクス状に複数配置され、各画素にて光電変換を行い、信号電荷を生成する。ＣＭＯＳ型の固体撮像素子においては、各画素に画素アンプを配置させ、信号電荷に対応する電気信号を生成する（例えば、特許文献１）。
【０００４】
図１９は、従来の固体撮像素子の光電変換部１０６近辺における概略断面図である。光電変換部１０６は、Ｎ型シリコン基板１０１上に配置されたＰ型ウエル１０２にＮ型不純物を導入し電荷蓄積部１０３を設け、電荷蓄積部１０３の表面側にＰ型の空乏化防止層１０４を配置させた埋め込み型フォトダイオードである。ここでは埋め込み型フォトダイオードを示したが、空乏化防止層１０４を有していないフォトダイオードを用いることもある。いずれにおいても光電変換された電荷は、電荷蓄積部１０３に蓄積される。
また、カラー信号を得る光電変換部は、電荷蓄積部の上部に所定のカラーフィルタを有している（図示せず）。この場合、カラーフィルタは、ＲＧＢ系においては赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかが、補色系においてはシアン、マゼンタ、イエローのいずれかが、電荷蓄積部の上部に配置される。さらに、４色以上のカラーフィルタを用いることもある。
【０００５】
各光電変換部１０６の間は、分離領域１０７によって電気的に分離されている。分離領域１０７は、ＣＭＯＳ型固体撮像素子においては選択酸化（ＬＯＣＯＳ）によるシリコン酸化膜１０５を用いるのが一般的である。しかし、トレンチによる分離や不純物拡散による分離などを用いてもよい。なお、図では省略しているが、一般的にはＬＯＣＯＳ酸化膜の下部に分離拡散が配置される。
【０００６】
生成され蓄積された信号電荷は、電荷蓄積部に隣接して配置される転送トランジスタの動作に従い、電荷蓄積部からＣＣＤまたは画素アンプに転送される。そして、信号電荷または信号電荷に応じた電気信号がＣＣＤや信号線を介して外部に出力される。
ところで、このような固体撮像素子は、波長の長い光（ＲＧＢ系ならＲ）に対する感度が低いことが知られている。これは、波長が長い光ほど基体の表面から深い位置まで侵入して光電変換するためである。深い位置で光電変換すると、電荷は、ドリフトする距離が長くなるため所望の電荷蓄積部に到達する確率が低くなる。
【０００７】
このため、波長の長い光は感度が低下する。また、このような電荷が隣接する画素の電荷蓄積部に到達すると、クロストークとなる。近年、画素サイズを縮小化してより解像度を向上させることが望まれている。しかし、画素サイズが縮小化されると、隣接する電荷蓄積部間の距離も縮小され、波長の長い光によって生成されるクロストーク成分が増大し、ＳＮ比は悪化する。
【０００８】
そこで、特許文献２においては、Ｒ以外の電荷蓄積部の下部にバリア領域を配置させ、Ｒのカラーフィルタから入射して隣接する電荷蓄積部に進入してクロストークとなる電荷を阻止することによって、ＳＮ比を向上させることが提案されている。
【特許文献１】特開平１１−１９６３３１号公報
【特許文献２】特開２００４−１５２８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２に開示された構成においても、単にクロストーク成分の電荷が除去されるに過ぎず、光信号の出力値を大きくすることはできなかった。すなわち、Ｒの電荷蓄積部に捕捉されるべき電荷がＲの電荷蓄積部に正しく捕捉されてはおらず、入射光が効率良く使用されていないという問題があった。
【００１０】
本発明は、このような問題点に鑑みてなされたものであり、最長波長用のカラーフィルタから入射して光電変換された電荷を所定の電荷蓄積部に捕捉し、以って信号出力を増大させる固体撮像素子を提供する。
【課題を解決するための手段】
【００１１】
本発明者は、更なる研究の結果、電荷蓄積部下部のポテンシャル分布に着眼し、従来の構成では効率的に電荷を捕捉するのが困難であることを突き止め、発明するに至った。以下、これを説明する。
図２０は、図１９におけるＡ−Ａ’部分の正味の不純物濃度分布図（ａ）とポテンシャル分布図（ｂ）である。図２０（ａ）は、縦軸に濃度、横軸に基体表面からの深さを示している。なお、縦軸の濃度は規格化して対数表示している。図２０（ｂ）は、縦軸にポテンシャル、横軸に基体表面からの深さを示している。縦軸のポテンシャルは、規格化してリニア表示している。以下、正味の不純物濃度分布図、ポテンシャル分布図は、同様に規格化し表示する。
【００１２】
図２０（ａ）から理解されるように、表面からおよそ０．５マイクロメートルの深さに電荷蓄積部１０３とＰ型ウエル１０２とのＰＮ接合があり、およそ５マイクロメートルの深さにＰ型ウエル１０２とＮ型シリコン基板１０１とのＰＮ接合がある。そして、図２０（ｂ）から理解されるように、両ＰＮ接合間のポテンシャルは、表面側から深くなるに従いなだらかに高く、また、両ＰＮ接合の近辺にて急激に高くなっている。
【００１３】
光電変換によって発生し信号となる電荷は、ここでは電子であり、ポテンシャルの高い方へ移動して行く。よって、図２０（ｂ）に示したようなポテンシャル分布において、両ＰＮ接合間で発生した電荷は、ポテンシャルの高いＮ型シリコン基板１０１の方へ導かれてこれに吸収されることになる。よって、ここで発生した電荷は、基本的には電荷蓄積部１０３に捕捉して信号にすることができず、効率的ではなかったのである。ただし、ポテンシャルの傾斜に打ち勝ってドリフトする成分は、必ずしもＮ型シリコン基板１０１に吸収されない。しかしながら、このような成分においても、電荷蓄積部１０３に到達するものばかりではない。前述したとおり、このような成分の一部は、隣接する電荷蓄積部１０３に到達しクロストークとなり、ＳＮ比を悪化する要因になっていた。
【００１４】
そこで、本発明の第１の態様による固体撮像素子は、第１導電型の第１半導体層と、前記第１半導体層の上に配置される第２導電型の第２半導体層と、前記第２半導体層に配置され、光電変換された電荷を蓄積する第１導電型の電荷蓄積部と、前記電荷蓄積部に対応して配置され所定の色に対応する波長の入射光を透過するカラーフィルタとを少なくとも有する複数の光電変換部と、前記第２半導体層の内部に配置され、少なくとも最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する光電変換部の下に前記第２半導体層の一部を介して設けられ、前記第２半導体層より不純物濃度が高濃度である前記第２導電型のポテンシャル制御層とを備える。この構成により、電荷蓄積部と第１半導体層の間のポテンシャル分布が改変され、第１半導体層への電荷の吸収が抑制され、これに伴い所定の電荷蓄積部に捕捉される電荷が増大する。
【００１５】
本発明の第２の態様による固体撮像素子は、前記第１の態様において、少なくとも前記電荷蓄積部を有するアクティブ領域、及び、前記アクティブ領域間を電気的に分離する分離領域とを含む画素が二次元状に複数配置され、前記アクティブ領域の下に配置される前記ポテンシャル制御層は、前記分離領域の下に配置される前記ポテンシャル制御層よりも前記第１半導体層側に配置されるものである。
本態様は、電荷蓄積部の下の方が分離領域の下に比べてポテンシャル制御層の深さ深く、段差が生じているものである。所定の電荷蓄積部に捕捉されずに隣接する電荷蓄積部に進入する電荷は、ノイズの一種であるクロストークとなる。本態様によれば、所定の電荷蓄積部に捕捉される電荷が増大するばかりでなく、このクロストークも低減することが可能となる。
【００１６】
本発明の第３の態様による固体撮像素子は、前記第２の態様において、前記アクティブ領域は、前記電荷蓄積部に蓄積された電荷を転送する転送ゲート部と、前記転送ゲート部の動作により前記電荷蓄積部と電気的に接続され前記蓄積部に蓄積された電荷が転送されるフローティング拡散部と、前記フローティング拡散部に転送された電荷に対応する信号を出力する画素アンプ部と、前記フローティング拡散部を一定電位にリセットするリセットトランジスタと、画素を選択する選択トランジスタとをさらに有し、前記分離領域は、選択酸化によるシリコン酸化膜が配置されるものである。
【００１７】
上記のように、ある画素から入射した光よって生成された電荷が隣接する画素の電荷蓄積部に進入すれば、そのような電荷はクロストークとなる。しかし、このような電荷が同一内の画素においても悪影響を及ぼすこともある。つまり、画素内に電荷蓄積部以外の能動素子が配置され、そのような能動素子に不要な電荷が進入すると誤動作等の悪影響を及ぼし、能動素子を不安定な状態にする。本態様のように画素内に複数の能動素子を有する構成では、単にクロストーク低減に留まらず、画素内の光電変換部以外の能動素子にノイズとなる電荷が侵入することが防止され、よって、能動素子をより安定的な状態に保持することが可能となる。また、分離領域にいわゆるＬＯＣＯＳ酸化膜を用いると、段差を有するポテンシャル制御層の形成が容易となる。
【００１８】
本発明の第４の態様による固体撮像素子は、前記第３の態様において、前記アクティブ領域は、前記光電変換部の前記電荷蓄積部が少なくとも配置される第１のアクティブ領域と、前記画素アンプ部、及び、前記選択トランジスタとが少なくとも配置される第２のアクティブ領域とを有し、前記第１のアクティブ領域と前記第２のアクティブ領域とは、前記選択酸化によるシリコン酸化膜によって電気的に分離されていることを特徴とする。
本態様は、第１のアクティブ領域に電荷蓄積部を有する光電変換部を配置させ、第２のアクティブ領域にはノイズを嫌う能動素子を配置さるものである。この構成により、画素アンプ及び選択トランジスタに上記のノイズが侵入することは、更に困難となり、より安定的な動作が保持される。
【００１９】
本発明の第５の態様による固体撮像素子は、前記第１から第４のいずれかの態様において、前記ポテンシャル制御層は、最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下に前記第２半導体領域を介して配置される最下層ポテンシャル制御層と、その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部に対応して配置される一層以上の上層ポテンシャル制御層からなる。また、この場合、前記最下層ポテンシャル制御層と、前記一層以上の上層ポテンシャル制御層は、少なくとも一部がオーバーラップしていても良い。これらの構成により、最も長波長の光以外の光による電荷を捕捉する電荷蓄積部と第１半導体層の間のポテンシャル分布も改変され、第１半導体層への電荷の吸収が抑制される。
【００２０】
さらに、これらの態様において、固体撮像素子は、少なくとも最も長波長の色に対応する入射光を透過するカラーフィルタを有する光電変換部の周囲には、前記ポテンシャル制御層と前記第２半導体層表面の間にクロストーク防止層が配置されても良い。
また、第２から第４の態様において、前記ポテンシャル制御層は、最も長波長の色に対応する入射光を透過する前記カラーフィルタを有する前記光電変換部の下の方が、その他のカラーフィルタのうち少なくとも一種類のカラーフィルタを有する前記光電変換部の下より浅く配置され、前記分離領域の下を介して連続的に配置されてもよい。
また、本発明は、これらの態様の固体撮像素子を製造する製造方法であって、第２導電型の前記ポテンシャル制御層の熱処理温度が、第２導電型の前記第２半導体層の熱処理温度より低いことを特徴とする固体撮像素子の製造方法を提供する。
【００２１】
また、本発明は、これらの態様の固体撮像素子を製造する製造方法であって、第２導電型の前記ポテンシャル制御層はイオン注入で形成され、前記ポテンシャル制御層の少なくとも一部は、前記イオン注入の飛程距離より薄いマスク越しにイオン注入を行うことを特徴とする固体撮像素子の製造方法。
【発明の効果】
【００２２】
本発明によれば、電荷蓄積部と第１半導体層の間のポテンシャル分布が改変され、第１半導体層への電荷の吸収が抑制される。第１半導体層に吸収されない電荷は、所定の電荷蓄積部に捕捉され、出力値が増大する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明による固体撮像素子について、図面を参照して説明する。なお、ここでは画素アンプを有するＣＭＯＳ型の固体撮像素子を用いて本発明の形態を説明するが、本発明はこれに限られるものではなく、ＣＣＤ型の固体撮像素子にも適用可能である。
［第１の実施形態］
図１は、本発明に係る第１の実施形態による固体撮像素子１の回路図である。ここでは、３行３列の画素２を有する構成としたが、画素数はこれに限られるものではない。
【００２４】
本固体撮像素子１は、画素２が配置される画素領域、画素２から出力される信号を外部に導く読み出し部（垂直信号線、水平信号線等）、画素２及び読み出し部を動作させる読み出し回路（垂直走査回路１０、水平走査回路２０等）とを有している。
【００２５】
各画素２は、光電変換部３、転送トランジスタ４、画素アンプ５、行選択トランジスタ６、リセットトランジスタ７を有している。ここでは、転送トランジスタ４、画素アンプ５、行選択トランジスタ６、リセットトランジスタ７のいずれもＮＭＯＳトランジスタを用いている。
【００２６】
転送トランジスタ４は、そのゲートが駆動配線１１によって行方向に共通に接続され、垂直走査回路１０の駆動信号φＴＧ（ｎ，ｎ＋１）に従って動作する。行選択トランジスタ６は、そのゲートが駆動配線１２によって行方向に共通に接続され、垂直走査回路１０の駆動信号φＬ（ｎ，ｎ＋１）に従って動作する。また、リセットトランジスタ７は、そのゲートが駆動配線１３によって行方向に共通に接続され、垂直走査回路１０の駆動信号φＲＳ（ｎ，ｎ＋１）に従って動作する。画素アンプ５のドレインとリセットトランジスタ７のドレインは、全画素共通接続され、配線１４を介して電源電圧ＶＤＤに接続されている。画素アンプ５のソースは行選択トランジスタ６のドレインと接続され、行選択トランジスタ６のソースは垂直信号線２２と列方向に共通に接続されている。
【００２７】
光電変換部３は、電荷蓄積部と空乏化防止層からなる埋め込み型フォトダイオードと、その上部に配置されるＲ、Ｇ、Ｂのいずれかのカラーフィルタを有している。なお、ここでは、ＲＧＢ系のカラーフィルタとしたが、それに限られるものではなく、補色系のカラーフィルタを用いても良い。また、埋め込みフォトダイオードに代えて、空乏化防止層の無いフォトダイオードにしても良い。
【００２８】
光電変換部３は、カラーフィルタを透過して入射した光を光電変換し生じた電荷を蓄積する。光電変換部３の電荷蓄積部に蓄積された電荷は、転送トランジスタ４がオン状態とされることによってフローティング拡散部に転送される。フローティング拡散部は、配線により画素アンプ５のゲートと電気的に接続されている（図３参照）。
【００２９】
画素アンプ５のゲートは転送トランジスタ４のソースに接続されている。そして画素アンプ５は、そのゲートの電圧に応じた電気信号を出力する。行選択トランジスタ６は、オン状態にされることで画素アンプ５のゲート電圧に応じた電気信号を垂直信号線２２に出力する。すなわち、画素アンプ５と行選択トランジスタ６によってソースフォロワによる読み出しが可能となっている。
【００３０】
各垂直信号線２２の一方の端部には定電流源２３と、垂直信号線２２をリセットする垂直信号線リセットトランジスタ２４が配置される。定電流源２３には一定電圧ＶＣＳが、垂直信号線リセットトランジスタ１０には一定電圧ＶＲＶが印加される。ここでは、ＶＣＳ、ＶＲＶの両方とも接地電位としている。垂直信号線リセットトランジスタ２４のゲートには駆動信号φＲＶが印加され、この駆動信号φＲＶに従って垂直信号線２２がリセットされる。
【００３１】
各垂直信号線２２の他方の端部は、列アンプ２５、サンプルホールド回路２６、水平スイッチトランジスタ２７を介して水平信号線２１に接続されている。水平信号線２１には出力アンプ２８、水平リセットトランジスタ２９が接続されている。水平スイッチトランジスタ２７のゲートは、駆動配線１５と接続されている。水平スイッチトランジスタ２７は、水平走査回路２０からの駆動信号によって動作する。水平リセットトランジスタ２９は駆動信号φＲＨで動作し、水平信号線２１を一定電位ＶＲＨにリセットする。
サンプルホールド回路２６は、相関二重サンプリングを行う回路である。画素アンプ６から出力される電気信号には、固定パターンノイズやリセットノイズなど（以下、単にノイズと記載する）に対応するダークレベルが含まれている。ダークレベルは、画素アンプ６のゲート電位をリセットするごとに変化する。そこで、まず、リセット直後のノイズに対応する電気信号（ダークレベル）を画素から出力し、サンプルホールド回路２６に一旦蓄積させる。次いで、光電変換部３に蓄積されている光電荷を画素アンプ６のゲートに転送しノイズと重畳した光電荷に対応する電気信号を画素からサンプルホールド回路２６に出力し、両者を差し引いて光電荷に対応する真の電気信号を水平信号線２８に出力する。
サンプルホールド回路２６は、ここでは、各列ごとにダークレベルを一時的に蓄積するクランプ容量１６と、クランプ容量１６の一方の電極を一定電位ＶＲＨに設定するクランプトランジスタ１７とを有している。サンプルホールド回路及び相関二重サンプリングの手法は周知技術であり、ここでは詳細の説明を省略する。
【００３２】
図２は、本実施形態に係る固体撮像素子１の駆動タイミングチャートである。この図を引用して本固体撮像素子１の動作について説明する。なお、各画素に含まれるトランジスタはＮＭＯＳトランジスタであり、ハイレベルの駆動信号を受けてオン状態とされる。また、Ｔ１の期間に至るまでに露光期間（入射光による電荷が電荷蓄積部に蓄積される期間）が開始されているものとする。
【００３３】
まず、期間Ｔ１において、φＬ（ｎ）がハイレベルとされる。これにより、ｎ行目の行選択トランジスタ６がオン状態とされ、ソースフォロワ読み出しが開始される。その他の行は非選択状態である。
【００３４】
φＬ（ｎ）がハイレベルにされるのと同時にφＲＳ（ｎ）がハイレベルとされ、ｎ行目のリセットトランジスタ７が期間Ｔ２の間オン状態とされる。これにより、フローティング拡散部及び画素アンプ５のゲートは、電源電圧ＶＤＤの電圧にリセットされる。また、このリセット動作により、フローティング拡散部はリセット電圧に対応したダークレベルとなる。Ｔ２の終了時にリセットトランジスタ７は、オフ状態に戻るが、フローティング拡散部及び画素アンプのゲートは、ダークレベルを保持する。
【００３５】
この動作と並行して、Ｔ３の期間にφＳＨがハイレベルにされてクランプトランジスタ１７がオン状態とされる。これにより、ソースフォロワ読み出しが行われ、ｎ行目の行選択トランジスタ６を介して画素アンプ５から、上記のリセット電圧に対応するダークレベルが垂直信号線２２に出力される。期間Ｔ３の終了時において、クランプトランジスタ１７がオフ状態とされると、ダークレベルがクランプ容量１６に保持されたままクランプ容量１６の出力側の電極がフローティングの状態となり、サンプルホールド回路２６にてダークレベルの保持動作が行われる。
【００３６】
期間Ｔ４において、φＴＧ（ｎ）がハイレベルとされて転送トランジスタ４がオン状態とされる。これにより電荷蓄積部に蓄積されていた入射光による電荷がフローティング拡散部に転送される。そして、この行の行選択トランジスタ６がオン状態であるため、ダークレベルと入射光による電荷の重畳された電圧に対応する電気信号が垂直信号線２２に出力される。期間Ｔ４の終了時において、転送トランジスタＴ４はオフ状態とされる。出力された電気信号は、水平走査期間の始まるまでの間サンプルホールド回路２６の前段における垂直信号線２２に保持される。
【００３７】
期間Ｔ６は、水平走査期間である。φＨ１がハイレベルとされて水平スイッチトランジスタ２７がオン状態とされる。これにより、サンプルホールド回路２６にてダークレベルが差し引かれて光電荷に対応する真の電気信号が一列目の垂直信号線２２から水平信号線２１に出力される。そして、順次、二列目、三列目から同様に電気信号が出力される。
【００３８】
すべての列から電気信号が読み出された後、期間Ｔ７において次の行であるｎ＋１行が選択されて、電気信号が同様に読み出される。このように順次選択された行から電気信号が読み出され一つの画像が得られる。なお、ここでは露光期間をＴ４の終了時からＴ４の開始時までとしている。しかし、周知の電子シャッター動作を行っても良く、また、メカシャッターを併用しても構わない。
【００３９】
図３は、第１の実施形態に係る固体撮像素子の２×２個の画素概略平面図である。各配線電極は略して記載している。また、「Ｒ」はＲのカラーフィルタを有する光電変換部３を「Ｇ」はＧのカラーフィルタを有する光電変換部３を「Ｂ」はＢのカラーフィルタを有する光電変換部３を示している。ここではカラーフィルタはベイヤー配列されている。しかし、これに限らずストライプ配列にしても構わない。
【００４０】
符号３１、３２、３８、３９及び４０は、各トランジスタの一部となっているＮ型不純物拡散領域であり、符号３３、３４、３５及び３６は、ポリシリコンによる各トランジスタのゲート（電極）である。なお、符号３８は、電源電圧ＶＤＤが印加される電源拡散部である。
【００４１】
転送トランジスタ４は、光電変換部の電荷蓄積部４４をドレイン、フローティング拡散部３１をソースとしたＭＯＳトランジスタである（図７参照）。転送トランジスタ４は、そのゲート３３（以下、転送ゲートと称す）に印加される駆動信号により駆動される。
フローティング拡散部３１、３２は、転送ゲート３３と隣接配置される第１のフローティング拡散部３１と、第１のフローティング拡散部３１とは分離領域４６によって隔てられた第２のフローティング拡散部３２とを有し、それらは配線電極３７によって電気的に接続されている。また、フローティング拡散部３１、３２は、配線電極３７によって画素アンプ５のゲート３５と電気的に接続されている。
【００４２】
画素アンプ５は、電源拡散部３８をドレイン、拡散領域３９をソースとするＭＯＳトランジスタである。行選択トランジスタ６は、拡散領域３９をドレイン、拡散領域４０をソースとするＭＯＳトランジスタである。リセットトランジスタ７は、電源拡散部３８をドレイン、第２のフローティング拡散部３２をソースとるＭＯＳトランジスタである。
図４は、図３のＢ−Ｂ’部における断面図である。なお、シリコン酸化膜より上方部の構成は省略している。実際には、シリコン酸化膜の上方部には配線電極、保護膜、カラーフィルタ等が配置されている。
【００４３】
本固体撮像素子１は、ＣＭＯＳ型の固体撮像素子である。このため、ＰＭＯＳを形成するためのＮ型シリコン基板４１に、ＮＭＯＳを形成するためのＰ型ウエル層４２が配置される。即ち、第１導電型の第１半導体層と、第２導電型の第２半導体層とによって一つの基体をなしている。Ｎ型シリコン基板４１の不純物濃度は、１Ｅ１５／ｃｍ3（１０の１５乗。以下同様）であり、Ｐ型ウエル層４２の不純物濃度（以下、単に濃度と記載する）は、１Ｅ１６／ｃｍ3である。しかし、これらの濃度に限定されず、例えばＰ型ウエル層４２の濃度は５Ｅ１５から５Ｅ１６／ｃｍ3の範囲であるなら構わない。
【００４４】
画素が配置される領域にはＮＭＯＳのみが配置されている。したがって、本図においては、Ｎ型シリコン基板４１の上部の全面に、Ｐ型ウエル層４２が配置されている。しかし、走査回路等の読み出し回路にはＰＭＯＳとＮＭＯＳが形成される。ＰＭＯＳは、Ｎ型シリコン基板中のＮ型ウエルに形成される。よって、図には示されていないが、ＰＭＯＳが形成される領域にはＰ型ウエル層４２は配置されない。
【００４５】
光電変換部３Ｒ、３Ｇは、Ｎ型の電荷蓄積部４４と、その上面にＰ型の空乏化防止層４３とを有する埋め込み型フォトダイオードである。なお、Ｒのカラーフィルタを有する光電変換部を光電変換部３Ｒ、Ｇのカラーフィルタを有する光電変換部を光電変換部３Ｇ、Ｂのカラーフィルタを有する光電変換部を光電変換部３Ｂと記載する。電荷蓄積部４４の厚さは０．３マイクロメートルであり、濃度は５Ｅ１６から５Ｅ１７／ｃｍ3の範囲である。また、空乏化防止層４３の厚さは０．２マイクロメートルであり、濃度は１Ｅ１８から１Ｅ１９／ｃｍ3の範囲である。
【００４６】
空乏化防止層４３の上面には薄いシリコン酸化膜４５が配置される。ここでは、膜厚を０．０５マイクロメートルとしている。各画素間は、分離領域４６で電気的に分離されている。分離領域には、厚いＬＯＣＯＳシリコン酸化膜（以下、ＬＯＣＯＳ酸化膜）４８と、その下部に分離拡散４９が配置される。ＬＯＣＯＳ酸化膜４８の膜厚は、０．８マイクロメートルである。しかし、後述するとおり、これに限るものではない。
【００４７】
Ｐ型ウエル層４２の内部には、厚さが約１マイクロメートルのポテンシャル制御層４７が全面に渡って配置される。ポテンシャル制御層４７は、Ｐ型ウエル層４２と同じ導電型で、これより高濃度である。ここでは、ピーク濃度を３Ｅ１７／ｃｍ3としている。これによって、電荷蓄積部４４からシリコン基板４１のポテンシャルの状態が後述するように改変される。そして、光によって発生した電荷（ここでは電子）が入射した画素の電荷蓄積部４４に捕捉され、画素から出力される光による電気信号が増大する。なお、ポテンシャル制御層４７の濃度は、Ｐ型ウエル層４２の濃度の１０倍以上が好ましい。
【００４８】
ポテンシャル制御層４７は、全面に渡って配置される。しかし、少なくとも最も波長の長い波長帯の光を透過するＲのカラーフィルタを有する光電変換部３Ｒの下にＰ型ウエル層４２を介してポテンシャル制御層４７が配置されるなら、上記の効果を有する。
図５は、図４におけるＥ−Ｅ’部分の正味の不純物濃度分布図（ａ）とポテンシャル分布図（ｂ）である。図５（ａ）は、縦軸に濃度、横軸に基体表面（空乏化防止層の表面）からの深さを示している。図５（ｂ）は、縦軸にポテンシャル、横軸に基体表面からの深さを示している。なお、縦軸の濃度は前記したとおり、いずれも規格化している。
【００４９】
図５（ａ）から理解されるように、表面からおよそ０．５マイクロメートルの深さに電荷蓄積部４４とＰ型ウエル層４２とのＰＮ接合がある。また、表面からおよそ５マイクロメートルの深さにＰ型ウエル層４２とＮ型シリコン基板４１とのＰＮ接合がある。そして、ポテンシャル制御層４７は、表面からおよそ２．５マイクロメートルの深さに配置されている。即ち、Ｐ型ウエル層４２の厚さｄ１は、およそ５マイクロメートルであり、ポテンシャル制御層４７は、Ｐ型不純物濃度が最大となる地点Ｆの深さｄ２が２．５マイクロメートルである。
【００５０】
図５（ｂ）から理解されるように、両ＰＮ接合間のポテンシャルは、ポテンシャル制御層４７が配置されている領域で低くなっている。そして、この領域から両ＰＮ接合に向かうに従ってなだらかに高くなり、両ＰＮ接合の近辺にて急激に高くなっている。
光電変換によって発生し信号となる電荷は、ここでは電子であり、ポテンシャルの高い方へ移動して行く。所定の光電変換部３Ｒから入射して電荷蓄積部４４からポテンシャル制御層４７の間まで進入する光５３は、地点Ｆから電荷蓄積部４４の間で電荷（電子）５４を発生させる。
【００５１】
従来技術において、この領域で発生した電荷は、図２０で説明したようにシリコン基板に吸収されて光信号の電荷とはならなかった。本実施形態においては、ポテンシャル制御層４７が配置されているため、この電荷５４は、ポテンシャルの低い地点Ｆからポテンシャルの高い電荷蓄積部４４の方へ導かれ、所定の光電変換部３Ｒの電荷蓄積部４４に捕捉され光信号の電荷として寄与する。
このように、本固体撮像素子１は、所定の光電変換部３Ｒの電荷蓄積部４４に捕捉される光信号の電荷を増大させ、それに対応する各画素からの電気信号の出力を増大させることが可能となる。
【００５２】
また、所定の光電変換部３Ｒから入射してポテンシャル制御層４７を透過しＮ型シリコン基板４１側のＰ型ウエル層４２に進入する光５１は、ポテンシャル制御層４７からＮ型シリコン基板４１の間で電荷（電子）５２を発生させる。この電荷５２は、ポテンシャルの低い地点Ｆからポテンシャルの高いＮ型シリコン基板４１の方へ導かれてやがてＮ型シリコン基板４１に吸収される。これにより、隣接する画素の電荷蓄積部４４に侵入してクロストークとなることが低減される。さらに、クロストークが低減されるばかりではなく、同一画素内の各トランジスタにノイズとなる電荷が侵入することが防止される。よって、同一画素内の各トランジスタをより安定的な状態に保持することが可能となる。
図６は、本実施形態に係る固体撮像素子１の分光感度特性を示す図面である。なお、比較のため従来技術に係る固体撮像素子の分光感度特性も合わせて示した。縦軸は、光電流を規格化した値であり、各画素から出力される光電荷による電気信号に相当する。横軸は波長である。
【００５３】
Ｂ（青色）の波長領域である０．４５マイクロメートル程度の波長においては、本固体撮像素子１の光電流は、従来技術の固体撮像素子と差が無い。しかし、Ｇ（緑）の波長領域である０．５マイクロメートル付近の波長より長波長側において、本固体撮像素子１の光電流は、明らかに従来技術の固体撮像素子より増大している。
即ち、電荷蓄積部４４の直下にて光電変換されるＢの光電変換部３Ｂには効果が無いが、より深い位置で光電変換されるＧ、Ｒの光電変換部３Ｇ、３Ｒにおいては、Ｎ型シリコン基板４１に導かれる電荷が制御され、所定の電荷蓄積部に捕捉され、光電流が増大されることが判る。これは、本実施形態に係る固体撮像素子１がポテンシャル制御層４７を画素領域全面に配置させており、この構造により、最も長波長領域の光を透過するカラーフィルタを有する画素ばかりでなく、０．５マイクロメートル以上の波長の光を透過するカラーフィルタを有する画素の出力が増大するのである。
尤も、ポテンシャル制御層４７は、最も長波長の色を透過するカラーフィルタであるＲのカラーフィルタを有する光電変換部３Ｒの下にのみに配置されても良い。このようにしても、Ｒの波長領域の光に関しては上記の効果が生ずる。
【００５４】
図４に戻って、本実施形態の別の効果についてさらに説明する。ポテンシャル制御層４７は、図から理解されるように電荷蓄積部４４の下に配置される領域と、ＬＯＣＯＳ酸化膜４８による分離領域４６の下に配置される領域とで深さが異なる。即ち、前者は後者よりもＮ型シリコン基板４１側に配置され、段差が生じている。なお、この段差は、両上面の深さ方向の差でおよそ０．４マイクロメートルであり、ＬＯＣＯＳ酸化膜４８の１／２である。
【００５５】
このような段差が生じているため、Ｒのカラーフィルタを有する光電変換部３Ｒの下で発生する電荷５４は、隣接するＧのカラーフィルタを有する光電変換部３Ｇに向かってドリフトすることが困難になる。即ち、Ｒのカラーフィルタを有する光電変換部３Ｒ下で発生する電荷５４がＧのカラーフィルタを有する光電変換部３Ｇに向かってドリフトすると、電荷５４は低いポテンシャルであるポテンシャル制御層４７に向かうことになる。ポテンシャル制御層４７の段差部分は、障壁となって電荷５４のドリフトを遮る。このため、たとえ一時的にＧのカラーフィルタを有する光電変換部３Ｇに向かってドリフトしても、いずれ電荷５４は、より高いポテンシャルであるＲのカラーフィルタを有する光電変換部３Ｒの電荷蓄積部４４に向かってドリフトすることになる。このため、この段差があることによって、クロストークが低減される。
上記のように、この段差は、両上面の深さ方向の差でおよそ０．４マイクロメートルとされている。しかし、この段差は０．３マイクロメートルでも効果があり、また、段差が大きいほど効果も大きい。
【００５６】
また、この段差は、ＬＯＣＯＳ酸化膜４８を用いて形成されている。このため、段差のあるポテンシャル制御層４７が一度のイオン注入により容易に形成することが可能となる。後述するとおり、ポテンシャル制御層４７は、イオン注入により形成する。イオン注入では、シリコン酸化膜の厚さが厚いほど、シリコン表面からイオンが注入される距離が低減される。分離領域４６にはＬＯＣＯＳ酸化膜４８が配置されており、分離領域４６は、その他の領域よりシリコン酸化膜の厚さが大きい。したがって、分離領域４６は、その他の領域よりもイオン注入される距離が低減され、分離領域４６とその他の領域とでポテンシャル制御層４７の深さに段差が生ずる。
【００５７】
ここでは、ポテンシャル制御層４７を形成する製造工程において、分離領域４６の酸化膜（ＬＯＣＯＳ酸化膜４８）を０．８マイクロメートルとし、光電変換部３上のシリコン酸化膜をプロテクト膜として０．０５マイクロメートル配置させている。このため、薄いシリコン酸化膜の下に注入されるイオンは、厚いＬＯＣＯＳ酸化膜４８の下に注入されるイオンより、およそ０．４マイクロメートルほど深く注入される。このように、シリコン酸化の膜厚に差が生じている画素領域にイオン注入することによって、段差のあるポテンシャル制御層４７が一度のイオン注入工程により容易に形成することができる。
ＬＯＣＯＳ酸化膜４８の膜厚が厚いほど上記の段差は大きくなり、その効果は増大する。しかし、シリコン酸化膜は、製造工程上１．６マイクロメートル程度を超えると製造が困難となる。
【００５８】
また、ここではポテンシャル制御層４７に段差を設けるため、シリコン酸化膜の膜厚差を利用している。しかし、それに限らず、レジストを用いても良い。
ところで、図４に記されたｄ３の値は、ｄ２が２．５マイクロメートル、ＬＯＣＯＳ酸化膜４８の膜厚と分離拡散４９の深さの合計が１．６マイクロメートル、ポテンシャル制御層４７の厚さが１マイクロメートルとすれば、０．４マイクロメートルである。このように、分離領域４６における電荷が通過できる幅ｄ３は、小さい。したがって、クロストークは、さらに低減される。
【００５９】
図７は、図３のＣ−Ｃ’部における断面図である。また、図８は、図３のＤ−Ｄ’部における断面図である。なお、いずれもシリコン酸化膜より上方部の構成は、ポリシリコンによるゲート電極を除き省略している。
【００６０】
分離領域４６以外の領域は、シリコン表面に拡散領域が形成され、或は、ゲート電極が配置され、アクティブ領域となる。本実施形態の固体撮像素子１は、各画素に複数のアクティブ領域５５、５６を有している。一つは、電荷蓄積部４４を少なくとも有する第１のアクティブ領域５５であり、もう一つは、少なくとも画素アンプ５及び行選択トランジスタ６を有する第２のアクティブ領域５６である。このように、光電変換部３の一部である電荷蓄積部４４と、ソースフォロワ読み出しを行うための能動素子である画素アンプ５及び行選択トランジスタ６は、異なるアクティブ領域５５、５６に配置されている。
第１のアクティブ領域５５には、その他の能動素子として転送ゲート３３やフローティング拡散部３１などが配置される。また、第２のアクティブ領域５６には、その他能動素子であるリセットトランジスタを構成するＮ型の拡散領域３２とそのゲート電極３４が配置される。
【００６１】
これらの能動素子のうち、画素アンプ５及び行選択トランジスタ６は、ソースフォロワ読み出しを行うためノイズを低減させるのが好ましい。光によって生成される電荷は、光電変換部から光が進入して所定の電荷蓄積部４４に捕捉されないとノイズ電荷となる。そして、例えば、ノイズ電荷がＮ型の拡散領域３９、４０に入ると、出力値がそれによって変化し、安定的な動作ではなくなる。
しかしながら、図７、図８から理解されるように、画素アンプ５及び行選択トランジスタ６の配置されている第２のアクティブ領域５６は、その周囲をポテンシャル制御層４７の段差にて囲まれている。ポテンシャル制御層４７の段差は、ノイズ電荷の障壁となる。したがって、画素アンプ５及び行選択トランジスタ６に上記のノイズが侵入することは困難となり、ソースフォロワ読み出しは、より安定的に実行される。
【００６２】
図９は、本実施形態に係る固体撮像素子１の各製造工程における断面図であり、図３のＤ−Ｄ’部に相当する。以下、この図面を引用して本固体撮像素子１の製造工程を説明する。まず、Ｎ型シリコン基板４１の所定の領域にＰ型ウエル層４２を形成する工程を行う。即ち、Ｎ型シリコン基板４１表面にシリコン熱酸化膜を設け、Ｐ型ウエル層４２となる部分のシリコン熱酸化膜をフォトリソエッチング法に従い除去し、この部分を開口としてイオン注入と所定の熱処理を行う。
Ｐ型ウエル層４２の濃度は、５Ｅ１５から５Ｅ１６／ｃｍ3とされるようにイオン注入と熱処理が行われる。深さ方向にＰ型ウエル層４２の濃度を揃えるため、加速電圧を変えてイオン注入を複数回に分けて行うのが好ましい。
【００６３】
次に、ＬＯＣＯＳ酸化膜４８による分離領域を形成する工程を行う。即ち、先ず、シリコン窒化膜（図示せず）をＣＶＤ法により形成し、アクティブ領域となる部分を残すようにパターニングする。開口部は後に厚いＬＯＣＯＳ酸化膜が形成されるが、周知のようにＬＯＣＯＳ酸化膜の下には分離拡散４９が設けられる。分離拡散４９は、最終的に深さが０．８マイクロメートル、濃度が１Ｅ１７から１Ｅ１８／ｃｍ3となる。次いで、この開口部に熱酸化法により膜厚が０．８マイクロメートルのＬＯＣＯＳ酸化膜を形成する。
シリコン窒化膜を除去した後に、アクティブ領域にイオン注入のプロテクト膜を目的として薄いシリコン酸化膜４５を熱酸化法により形成する。この状態を示したのが図９（ａ）である。
【００６４】
次に、ポテンシャル制御層４７を形成する工程を行う。すなわち、イオン注入して所定の熱処理を行い、深さ２．５マイクロメートルの位置にピーク濃度３Ｅ１７／ｃｍ3のポテンシャル制御層４７を形成する。ここでの熱処理は、Ｐ型ウエル層４２を形成するときの熱処理より低い温度で行う。低い温度で行うことにより、ポテンシャル制御層４７のピーク濃度が高くなる。このとき、薄いシリコン酸化膜４５の部分は深く、厚いＬＯＣＯＳ酸化膜４８の部分は浅くイオンが打ち込まれ、これより段差を持ったポテンシャル制御層４７が所定の深さに容易に形成される。この状態を示したのが図９（ｂ）である。
なお、ここでは全面にポテンシャル制御層４７を設けている。しかし、ポテンシャル制御層４７をＧやＢのカラーフィルタが配置される画素の下、更には周辺回路等の下に配置させないなら、このような領域にイオンが注入されないようにレジストによるマスクを形成した後にイオンを注入すればよい。レジストの厚さは、加速電圧により異なるが、３マイクロメートル乃至５マイクロメートル程度である。
また、説明を簡略化するため、薄いシリコン酸化膜４５は固体撮像素子１の完成まで保持されるものとして説明する。しかし、ここで用いた薄いシリコン酸化膜４５は本工程終了後に除去され、各部の酸化膜は空乏化防止層４３上の保護膜、ゲート酸化膜など目的により膜厚を変えて再度形成されてもよい。
【００６５】
次に、所定の拡散部を設ける工程を行う。即ち、周知のフォトリソエッチング法及び不純物拡散法による工程を繰り返し、画素内の能動素子、及び、周辺回路の能動素子を形成する。ＭＯＳトランジスタの拡散部（例えば符号３９）等は、ＬＯＣＯＳ酸化膜、及び、ポリシリコンを用いたセルフアラインにより形成する。光電変換部に配置する拡散部（電荷蓄積部４４、空乏化防止層４３）は、電荷転送のバラツキを抑えるためポリシリコンによる各ゲート電極を設けた後に形成するのが好ましい。この状態を示したのが、図９（ｃ）である。そして、配線、カラーフィルタ、マイクロレンズ、保護膜等を形成して本固体撮像素子１は完成する。
ここでは、ポテンシャル制御層４７の段差は、ＬＯＣＯＳ酸化膜と薄い酸化膜４５の断面形状を利用して形成されている。しかし、前記したようにレジストを利用しても良い。
【００６６】
［第１の実施形態の変形例］
図１０は、第１の実施形態の変形例による固体撮像素子の不純物濃度分布図（ａ）とポテンシャル分布図（ｂ）である。本図は、図５に対応する。変形例による固体撮像素子が第１の実施形態の固体撮像素子１と異なる点は、空乏化防止層４３の表面からポテンシャル制御層４７までの深さ（より正確には、Ｐ型不純物濃度が最大となる地点Ｆの深さ＝図４のｄ２）が２．５マイクロメートルではなく、３．５マイクロメートルにされ、Ｐ型ウエル層４２の厚さが６マイクロメートルにされている点である。
光は、波長が長いほどシリコン基板の深くまで達して電荷を生成する。図１２は、シリコン中に入射した光が吸収される率を深さ方向に示すグラフであり、６００ｎｍ（Ｒ）、５５０ｎｍ（Ｇ）、４５０ｎｍ（Ｂ）の波長で計算したシミュレーションの結果である（以下の著書のデータを基に作成。  書名：HANDBOOK OF OPTICAL CONSTANS OF SOLIDS  著者：EDWARDS D.PALIK  p.564-565）。
【００６７】
図１２において、横軸をｄ２の値と置き換えると、第１の実施形態に係る固体撮像素子１（ｄ２＝２．５クーマイクロメートル）では、Ｒ、Ｇ、Ｂがそれぞれ、７５％、８５％、１００％であるのに対し、変形例に係る固体撮像素子（ｄ＝３．５クーマイクロメートル）では、それぞれ８５％、９２％、１００％となる。そして、この率の光で生成された電荷は、クロストークの成分を考慮にしないならポテンシャル制御層４７により、Ｎ型シリコン基板４１には吸収されずに電荷蓄積部４４に捕獲される。
【００６８】
すなわち、クロストークの成分を考慮にしないなら、ポテンシャル制御層４７を基体の表面からより深い位置に配置すれば、Ｐ型ウエル層４２の深い位置で発生する電荷も電荷蓄積部４４に捕獲される。このため、光による電気信号がさらに増大することになる。
図１１は、第１の実施形態の変形例に係る固体撮像素子の分光感度特性を示す図面であり、図６に対応する。ここでも比較のため従来技術に係る固体撮像素子の分光感度特性も合わせて示している。図６と比較すれば理解されるように、０．５マイクロメートルより長波長の光による光電流は、従来技術による固体撮像素子に比べて大幅に増大している。具体的には、本固体撮像素子の光電流は、従来技術による固体撮像素子に比べて波長が０．５３マイクロメートルにおいて１１％、波長が０．６０マイクロメートルおいて２０％増大している。
【００６９】
ところで、ポテンシャル制御層４７が極端に深い位置に配置されると、電荷蓄積部４４とポテンシャル制御層４７の間で発生する電荷は、ドリフトする距離が長くなる。このため、クロストーク等のノイズになる電荷の成分が増大することが考えられる。そこで、クロストーク値を計算により算出した。このクロストーク値は、画素の寸法を８マイクロメートル角とし、この画素に垂直に光が入射したと仮定して、隣接する画素へドリフトしてクロストークとなる電荷数を光が入射する画素に捕獲される電荷数で割った値である。
このクロストーク値は、Ｒの波長（０．６０マイクロメートル）の光で０．５７％であった。この値は、画像の乱れとして顕著に認識される１％を大幅に下回っている。よって、ｄ２の深さを３．５マイクロメートルとすることは、画像を得るには全く問題のないレベルであることが理解される。
【００７０】
［第２の実施形態］
図１３は、第２の実施形態に係る固体撮像素子の断面図であり、図３におけるＢ−Ｂ’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子６０が第１の実施形態の固体撮像素子１と異なる主な点は、Ｒのカラーフィルタを有する光電変換部３Ｒの下にＲの波長帯の光に適したポテンシャル制御層６３が配置されている他に、Ｇのカラーフィルタを有する光電変換部３Ｇの下にＧの波長帯の光に適したポテンシャル制御層６４が配置されている点にある。
本固体撮像素子６０は、Ｎ型シリコン基板４１にＮＭＯＳを形成するためのＰ型ウエル層６２がおよそ７マイクロメートルの厚さで配置される。Ｐ型ウエル層６２の内部には、二層のポテンシャル制御層６３、６４が配置される。ポテンシャル制御層６３、６４は、Ｐ型ウエル層６２と同じ導電型で、これより高濃度であればよい。ここでは、ピーク濃度を３Ｅ１７／ｃｍ3としている。
【００７１】
また、分離領域４６には、厚さが０．６マイクロメートルのＬＯＣＯＳ酸化膜が配置されている。これにより、それぞれのポテンシャル制御層６３、６４は、第１の実施形態と同様に分離領域４６とアクティブ領域とで段差が容易に形成される。
本実施形態において、最も長波長の色に対応する入射光を透過するカラーフィルタは、Ｒである。したがって、Ｒの波長帯の光は、Ｐ型ウエル層６２の深くまで進入して電荷を生成する。この電荷を捕捉するためには、他の波長帯に比べて最も深部にポテンシャル制御層を形成するのが好ましい。
【００７２】
そこで、本固体撮像素子６０は、Ｒの波長帯の光より生成される電荷を所定の電荷蓄積部に捕捉するため、最下層ポテンシャル制御層６３がＰ型ウエル層６２の内部に全面に渡って設けられている。なお、最下層ポテンシャル制御層６３は、これに限らずＲのカラーフィルタを有する光電変換部３Ｒの下にＰ型ウエル層６２を介して配置されていれば良い（この構成に関しては、変形例にて説明する）。
空乏化防止層４３の表面から最下層ポテンシャル制御層６３のピーク濃度までの深さｄ４は、６マイクロメートルである。
【００７３】
この構成により、電荷蓄積部４４からシリコン基板４１のポテンシャルの状態が第１の実施形態と同様に制御される。そして、これに伴いＲの波長帯の光によって発生した電荷（ここでは電子）は、入射した光電変換部３Ｒの電荷蓄積部４４に捕捉され、光による電気信号が増大する。しかも、最下層ポテンシャル制御層６３は、第１の実施形態に係る固体撮像素子よりも深くに配置されるので、捕捉される電荷量はこれよりも増大する。なお、図１２のグラフから理解されるように、Ｒの波長帯に対応する６００ｎｍの光は、ｄ４が６マイクロメートルならば、およそ９５％が吸収される。このことからも、第１の実施形態の固体撮像素子よりも光による電気信号の増大することが理解される。
最下層ポテンシャル制御層６３より基体の表面側には、Ｇのカラーフィルタを有する光電変換部３Ｇに対応して上層ポテンシャル制御層６４が配置される。この上層ポテンシャル制御層６４は、Ｇのカラーフィルタを有する光電変換部３Ｇの下にＰ型ウエル層６２を介して配置される。これにより、Ｇのカラーフィルタを有する光電変換部３Ｇの電荷蓄積部４４からＮ型シリコン基板４１までのポテンシャルの状態が改変される。
【００７４】
また、上層ポテンシャル制御層６４は、Ｒのカラーフィルタを有する光電変換部３Ｒの下には配置されない。ここに配置させると、上層ポテンシャル制御層６４がより長波長であるＲの波長帯の光により生成される電荷がＲの電荷蓄積部４４に補足されるのを遮断してしまう恐れがあるためである。このように上層ポテンシャル制御層６４を形成するには、上層ポテンシャル制御層６４を配置させる部分が開口するように３マイクロメートル乃至５マイクロメートル程度の厚いレジストによるイオン注入のマスクをパターニングすればよい。なお、上層ポテンシャル制御層６４は、より短波長帯であるＢのカラーフィルタを有する光電変換部３Ｂの下には、配置されてもよいし、配置されなくてもよい。
空乏化防止層４３の表面から上層ポテンシャル制御層６４のピーク濃度までの深さｄ５は、５マイクロメートルである。
【００７５】
この構成により、電荷蓄積部４４からシリコン基板４１のポテンシャルの状態が改変される。そして、これに伴いＧの波長帯の光によって発生した電荷（ここでは電子）は、入射した光電変換部３Ｇの電荷蓄積部４４に捕捉され、光による電気信号が増大する。なお、図１２のグラフから理解されるように、Ｇの波長帯に対応する５５０ｎｍの光は、ｄ５が５マイクロメートルならば、およそ９８％が吸収される。このことからも、光による電気信号の増大することが理解される。
【００７６】
また、本固体撮像素子６０は、二つのポテンシャル制御層６３、６４の間隔が１マイクロメートル程度と狭い。このため、この間隔に入射した光によって生成される電荷は少なく、この電荷がクロストーク等のノイズとなることも少ない。
なお、ここではＲとＧの波長帯の光に適した二つのポテンシャル制御層６３、６４を配置させている。しかし、これに限らず、４色以上のカラーフィルタを用いるならば、三つのポテンシャル制御層を配置させてもよい。
【００７７】
［第２の実施形態の変形例］
図１４は、第２の実施形態の変形例による固体撮像素子の断面図であり、図３におけるＢ−Ｂ’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。変形例による固体撮像素子７０が第２の実施形態の固体撮像素子６０と異なる主な点は、最下層ポテンシャル制御層７３が全面に配置されているのではなく、また、上層ポテンシャル制御層７４がより基体表面側に配置されている点にある。そして、二つのポテンシャル制御層７３、７４は、分離領域４６の下で一部がオーバーラップしている。
最下層ポテンシャル制御層７３は、Ｒのカラーフィルタを有する光電変換部３Ｒの下及びその周辺の分離領域４６の下にのみ配置されている。空乏化防止層４３の表面から最下層ポテンシャル制御層７３のピーク濃度までの深さｄ４は、第２の実施形態に係る固体撮像素子６０と同じ６マイクロメートルである。
【００７８】
この構成により、Ｒのカラーフィルタを有する光電変換部３Ｒの電荷蓄積部４４からシリコン基板４１までのポテンシャルの状態が第２の実施形態と同様に改変される。そして、Ｒの波長帯の光によって発生した電荷は入射した光電変換部３Ｒの電荷蓄積部４４に捕捉され、光による電気信号が増大する。
【００７９】
また、上層ポテンシャル制御層７４は、第１の実施形態のポテンシャル制御層４７と同じ深さに配置されている。即ち、空乏化防止層４３の表面から上層ポテンシャル制御層７４のピーク濃度までの深さｄ５は、２．５マイクロメートルである。
この構成により、Ｇのカラーフィルタを有する光電変換部３Ｇの電荷蓄積部４４からシリコン基板４１までのポテンシャルの状態が第１の実施形態と同様に制御される。これに伴い、Ｇの波長帯の光によって発生した電荷（ここでは電子）は、入射した光電変換部３Ｇの電荷蓄積部４４に捕捉され、光による電気信号が増大する。
【００８０】
また、Ｇのカラーフィルタを有する光電変換部３Ｇから入射し上層ポテンシャル制御層７４を透過してＮ型シリコン基板４１側のＰ型ウエル層６２に進入する光７１は、上層ポテンシャル制御層７４からＮ型シリコン基板４１の間で電荷（電子）７５を発生させる。この電荷７５は、ポテンシャルの低い上層ポテンシャル制御層７４からポテンシャルの高いＮ型シリコン基板４１の方へ導かれて、やがてＮ型シリコン基板４１に吸収される。これにより、隣接する画素の電荷蓄積部４４に侵入してクロストークとなることが低減される。
【００８１】
二つのポテンシャル制御層７３、７４は、前記したとおり深さが異なる。そして、上層ポテンシャル制御層７４は、第１の実施形態に係る固体撮像素子１と同じ深さに配置されている。このため、Ｒのカラーフィルタを有する光電変換部３Ｒから入射した光７２が発生する電荷７６は、隣接する光電変換部３Ｇに向かってドリフトすることが困難になる。即ち、Ｒのカラーフィルタを有する光電変換部３Ｒ下で発生する電荷７６がＧの光電変換部３Ｇに向かってドリフトすると、電荷７６は低いポテンシャルである上層ポテンシャル制御層７４に向かうことになる。上層ポテンシャル制御層７４は、このように障壁となって電荷７６のドリフトを遮る。このため、たとえ一時的に３Ｇに向かってドリフトしても、いずれ電荷７６は、より高いポテンシャルであるＲのカラーフィルタを有する光電変換部３Ｒの電荷蓄積部４４に向かってドリフトすることになる。よって、クロストークが低減される。
【００８２】
ところで、第２の実施形態に係る固体撮像素子６０は、上層ポテンシャル制御層６４の全面が最下層ポテンシャル制御層６３と重なっている。この二層の間で光電変換された電荷は、Ｎ型シリコン基板４１にも所定の電荷蓄積部４４にも到達できない。このため、僅かであるもののこのような電荷が、いずれ隣接する光電変換部の電荷蓄積部４４に達してクロストークとなる懸念がある。一方、変形例に係る固体撮像素子７０は、二つのポテンシャル制御層７３、７４が基体の表面側から見て一部が重なり合うように、即ち、オーバーラップして配置されている。このため、上記の懸念は低減されている。さらに、オーバーラップは分離領域４６の下に設けられている。分離領域４６に入射される光は、ごく僅かである。このため、上記の懸念はさらに低減される。
【００８３】
なお、本固体撮像素子７０のクロストーク値は、Ｒの波長（０．６０マイクロメートル）の光で算出したところ０．２８％であった。この値は、第１の実施形態の変形例に係る固体撮像素子の半分程度である。本固体撮像素子７０は、クロストークにおいても低減されていることが理解される。
【００８４】
［第２の実施形態の別の変形例］
図１５は、第２の実施形態の別の変形例による固体撮像素子の断面図であり、図３におけるＢ−Ｂ’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。別の変形例による固体撮像素子８０が第２の実施形態の固体撮像素子６０と異なる主な点は、それぞれのポテンシャル制御層８３、８４には段差がなく、平面状に形成されている点にある。また、それに伴い、ＬＯＣＯＳ酸化膜による素子分離ではなく、Ｐ型不純物拡散８２による分離領域８５が配置されている。
最下層ポテンシャル制御層８３は、Ｒのカラーフィルタを有する光電変換部３Ｒの下を含む全面に配置されている。空乏化防止層４３の表面から最下層ポテンシャル制御層８３のピーク濃度までの深さｄ４は、６マイクロメートルである。
【００８５】
また、上層ポテンシャル制御層７４は、第１の実施形態のポテンシャル制御層４７と同じ深さに配置されている。空乏化防止層４３の表面から上層ポテンシャル制御層８４のピーク濃度までの深さｄ５は、５マイクロメートルである。
この構成により、第２の実施形態と同様な効果を生ずる。なお、変形例による固体撮像素子７０と同様に二つのポテンシャル制御層は、その一部がオーバーラップするように配置されてもよい。
【００８６】
なお、Ｐ型不純物拡散８２は、ボロンのイオン注入によって設けている。ここでは、表面からおよそ０．８マイクロメートルの深さまで形成している。素子間分離としては、この深さで十分である。しかし、クロストークをより低減させるなら、２マイクロメートル程度の深さまで形成してもよい。
【００８７】
［第３の実施形態］
図１６は、第３の実施形態に係る固体撮像素子の断面図であり、図３におけるＢ−Ｂ’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子９０が第２の実施形態の固体撮像素子６０と異なる主な点は、第１、第２のクロストーク防止層９１、９７が配置されている点にある。この構成により、Ｒ、Ｇのカラーフィルタを有する光電変換部３Ｒ、３Ｇの電荷蓄積部４４からシリコン基板４１までのポテンシャルの状態が第２の実施形態と同様に改変される。このため、第２の実施形態と同様に、Ｒ及びＧの波長帯の光によって発生した電荷（ここでは電子）が入射した光電変換部３Ｒ、３Ｇの電荷蓄積部４４に捕捉され、光による電気信号が増大する。
【００８８】
本固体撮像素子９０は、第２の実施形態の別の変形例による固体撮像素子７０のように、分離領域４６にて二つのポテンシャル制御層９３、９４がオーバーラップしている。ただし、空乏化防止層４３の表面から最下層ポテンシャル制御層９３のピーク濃度までの深さｄ４は、６マイクロメートルであり、空乏化防止層４３の表面から上層ポテンシャル制御層９４のピーク濃度までの深さｄ５は、５マイクロメートルである。両者の深さ方向の間隔は、１マイクロメートルである。
そして、第１のクロストーク防止層９１は、両者のポテンシャル制御層９３、９４のオーバーラップ部に配置されている。
【００８９】
Ｇのカラーフィルタを有する光電変換部３Ｇから入射してポテンシャル制御層９４を透過しシリコン基板４１側のＰ型ウエル層９５に進入する光８６は、上層ポテンシャル制御層９４からＮ型シリコン基板４１の間で電荷（電子）８８を発生させる。この電荷８８は、ポテンシャルの低い上層ポテンシャル制御層７４からポテンシャルの高いＮ型シリコン基板４１の方へ導かれて、やがてＮ型シリコン基板４１に吸収される。
【００９０】
さらに、第１のクロストーク防止層９１が配置されているので、隣接する画素の電荷蓄積部４４に侵入してクロストークとなることは、極めて低減させることができる。Ｒのカラーフィルタを有する光電変換部３Ｒから入射した場合においても同様である。
【００９１】
なお、本固体撮像素子９０において、二つのポテンシャル制御層９３、９４の深さ方向の間隔は、１マイクロメートルである。そして、第１のクロストーク防止層９１の厚さは、上記の形成条件でおよそ１マイクロメートルである。即ち、二つのポテンシャル制御層９３、９４は、第１のクロストーク防止層９１によって接続される。
このため、Ｐ型ウエル層９２は、二つのポテンシャル制御層９３、９４より上部の領域９６と、下部の領域９５とに分離される。これにより、本固体撮像素子９０は、二つのポテンシャル制御層９３、９４より下のＰ型ウエル層９５で発生する電荷が確実にＮ型シリコン基板４１に吸収され、ここで発生する電荷によるクロストークは、ほぼ完全に防止される。
【００９２】
また、第２のクロストーク防止層９７が、分離領域４６の下における上層ポテンシャル制御層９４の上部に配置される。これにより、Ｒのカラーフィルタを有する光電変換部３Ｒから入射した光８７が発生する電荷８９は、隣接する光電変換部３Ｇに向かってドリフトすることが困難になる。このため、最下層ポテンシャル制御層９３より上部のＰ型ウエル層９６で発生する電荷は、クロストークになる成分が低減される。
ここでは、第２のクロストーク防止層９７は、一層で１マイクロメートルの厚さである。しかし、これを複数層設けて実質的な厚さを増大させるなら、さらにこの効果は顕著となる。
【００９３】
また、ここでは、空乏化防止層４３の表面から上層ポテンシャル制御層９４のピーク濃度までの深さｄ５は、５マイクロメートルとされている。しかし、ｄ５を２．５としＬＯＣＯＳ酸化膜厚を０．８マイクロメートルとするなら、ｄ６の値は、第１の実施形態と同様に０．４マイクロメートルとなる。そして、第２のクロストーク防止層９３を上層ポテンシャル制御層９４の上部に配置させれば、分離拡散４９と上層ポテンシャル制御層９４とは、第２のクロストーク防止層9７を介して接続される。このため、最下層ポテンシャル制御層９３の上、又は、上層ポテンシャル制御層９４の上で発生するクロストーク成分は、ほぼ完全に防止される。
【００９４】
また、ここでは、第１、第２のクロストーク防止層９１、９７を設けた。しかし、一方のクロストーク防止層だけを設けても構わない。
さらに、ここでは、それぞれが段差を有する二つのポテンシャル制御層９３、９４にクロストーク防止層を配置させている。しかし、これに限らず、段差の無いポテンシャル制御層を有する固体撮像素子、一層のポテンシャル制御層を有する固体撮像素子にも適用可能である。
【００９５】
［第４の実施形態］
図１７は、第４の実施形態に係る固体撮像素子の断面図であり、図３におけるＢ−Ｂ’部断面図に相当する。なお、ここでもシリコン酸化膜より上方部の構成を省略している。本実施形態による固体撮像素子９９がこれまでに説明した実施形態による固体撮像素子と異なる主な点は、第２の実施形態のように複数のポテンシャル制御層を配置させるのではなく、一層でもってそれぞれの波長帯の光に適した位置に設け、また、これにより、第３の実施形態で用いたクロストーク防止層を配置せずともクロストーク防止層を配置させたものと同様な効果を有する構成とした点にある。
【００９６】
ポテンシャル制御層９８の深さ（空乏化防止層４３の表面からポテンシャル制御層９８のピーク濃度位置まで）は、Ｒのカラーフィルタを有する光電変換部３Ｒの下では３．５マイクロメートル（ｄ４）、Ｇのカラーフィルタを有する光電変換部３Ｇの下では２．５マイクロメートルである（ｄ５）。これにより、第２の実施形態と同様にそれぞれの波長帯の光に応じて光電変換部下のポテンシャルの状態が改変される。このため、入射光により発生する電荷は、Ｎ型シリコン基板４１には吸収されずに入射した電荷蓄積層４４に捕捉され、各画素から出力される電気信号は増大する。
【００９７】
Ｒ及びＧのカラーフィルタを有する光電変換部３Ｒ、３Ｇの下に配置されるポテンシャル制御層９８は、分離領域４６で接続されており、Ｐ型不純物が連続的に配置される。そして、光電変換部３Ｒ、光電変換部３Ｇ、及び、分離領域４６において、ポテンシャル制御層９８に段差が生じている。
即ち、ポテンシャル制御層９８は、分離領域４６下部の方がＲのカラーフィルタを有する光電変換部３Ｒの下部よりＰ型ウエル層９２の表面側に配置されている。また、ポテンシャル制御層９８は、光電変換部３Ｇと分離領域４６との境界部において、分離領域４６下部の方がＧのカラーフィルタを有する光電変換部３Ｇの下部よりＰ型ウエル層９２の表面側に配置されている。
【００９８】
このような段差が生じているため、Ｒのカラーフィルタを有する光電変換部３Ｒの下で発生する電荷は、第１の実施形態で説明したように、隣接するＧのカラーフィルタを有する光電変換部３Ｇに向かってドリフトすることが困難になる。このため、クロストークが低減される。
【００９９】
上記のようにポテンシャル制御層９８は、Ｒ及びＧのカラーフィルタを有する光電変換部３Ｒ、３Ｇ及びその間の分離領域４６下で連続的に配置される。このため、この部分においてＰ型ウエル層９２は、ポテンシャル制御層９８より上部の領域９６と、下部の領域９５とに分離される。これにより、本固体撮像素子９９は、ポテンシャル制御層９８より下のＰ型ウエル層９５で発生する電荷が確実にＮ型シリコン基板４１に吸収され、ここで発生する電荷によるクロストークは、ほぼ完全に防止される。
【０１００】
このような構造は、以下に説明する製造方法によって設けられる。図１８は、本実施形態に係る固体撮像素子９９の各製造工程における断面図であり、図３のＢ−Ｂ’部に相当する。以下、この図面を引用して本固体撮像素子９９の製造工程を説明する。
まず、Ｎ型シリコン基板４１の所定の領域にＰ型ウエル層４２を形成する工程を行う。次に、ＬＯＣＯＳ酸化膜４８による分離領域を形成する工程を行う。分離領域に厚いＬＯＣＯＳ酸化膜が形成されるが、周知のようにＬＯＣＯＳ酸化膜の下に分離拡散４９を設ける。次いで、この開口部に熱酸化法により厚いＬＯＣＯＳ酸化膜を形成する。シリコン窒化膜を除去した後に薄いシリコン酸化膜４５を熱酸化法により形成する。ここまでの工程は、第１の実施形態と同様であり、イオン注入等の条件も同じである。
【０１０１】
次に、光電変換部３Ｒの下部と光電変換部３Ｇ下部とで、ポテンシャル制御層に段差を設けるため、追加のマスク剤として光電変換部３Ｒが開口するようにレジスト７７をパターニングする。シリコン酸化膜の厚さが厚いほどシリコン表面からイオンが注入される距離は、低減される。レジストは、イオン注入に対する同様な効果を有している。イオン注入の飛程距離よりも薄いレジストを配置させた光電変換部３Ｇは、レジストを配置させていない光電変換部３Ｒより浅くイオンが注入される。ここでは、レジストの膜厚を１マイクロメートルとしている。この状態を示したのが図１８（ａ）である。
【０１０２】
次に、ポテンシャル制御層９８を形成する工程を行う。イオンを全面に注入し、レジスト７７を除去した後に所定の熱処理を行う。薄いシリコン酸化膜４５の部分（光電変換部３Ｒ）は深く、厚いＬＯＣＯＳ酸化膜４８の部分（光電変換部３Ｒと分離領域４５の境界部）は浅く、薄いシリコン酸化膜４５とレジストが配置される部分（光電変換部３Ｇ）は更に浅く、厚いＬＯＣＯＳ酸化膜４８とレジストが配置される部分（光電変換部３Ｇと分離領域４５の境界部）は更に浅くイオンが打ち込まれる。これより段差を持ったポテンシャル制御層９８が所定の深さに容易に形成される。この状態を示したのが図１８（ｂ）である。
【０１０３】
なお、ここでは全面にポテンシャル制御層９８を設けている。しかし、ポテンシャル制御層９８をＧやＢのカラーフィルタが配置される画素の下、更には周辺回路等の下に配置させないなら、このような領域にイオンが注入されないようにレジストによるマスクを形成した後にイオンを注入すればよい。レジストの厚さは、加速電圧により異なるが、３マイクロメートル乃至５マイクロメートル程度である。
【０１０４】
次に、所定の拡散部を設ける工程を行う。即ち、周知のフォトリソエッチング法及び不純物拡散法による工程を繰り返し、画素内の能動素子、及び、周辺回路の能動素子を形成する。この状態を示したのが、図１８（ｃ）である。そして、配線、カラーフィルタ、マイクロレンズ、保護膜等を形成して本固体撮像素子９９は完成する。
【産業上の利用可能性】
【０１０５】
本発明の固体撮像素子は、静止画を撮像する電子カメラや動画を撮影するデジタルビデオカメラに利用できる。
【図面の簡単な説明】
【０１０６】
【図１】本発明に係る第１の実施形態による固体撮像素子の回路図である。
【図２】第１の実施形態に係る固体撮像素子の駆動タイミングチャートである。
【図３】第１の実施形態に係る固体撮像素子の２×２個の画素概略平面図である。
【図４】図３のＢ−Ｂ’部における断面図である。
【図５】図４におけるＥ−Ｅ’部分の不純物濃度分布図（ａ）とポテンシャル分布図（ｂ）である。
【図６】第１の実施形態に係る固体撮像素子の分光感度特性を示す図面である。
【図７】図３のＣ−Ｃ’部における断面図である。
【図８】図３のＤ−Ｄ’部における断面図である。
【図９】第１の実施形態に係る固体撮像素子の各製造工程における断面図である。
【図１０】第１の実施形態の変形例に係る固体撮像素子の不純物濃度分布図（ａ）とポテンシャル分布図（ｂ）である。
【図１１】第１の実施形態の変形例に係る固体撮像素子の分光感度特性を示す図面である。
【図１２】シリコン中に入射した光が吸収される率を深さ方向に示すグラフである。
【図１３】本発明の第２の実施形態に係る固体撮像素子の断面図である。
【図１４】第２の実施形態の変形例による固体撮像素子の断面図である。
【図１５】第２の実施形態の別の変形例による固体撮像素子の断面図である。
【図１６】本発明の第３の実施形態に係る固体撮像素子の断面図である。
【図１７】本発明の第４の実施形態に係る固体撮像素子の断面図である。
【図１８】第４の実施形態に係る固体撮像素子の各製造工程における断面図である。
【図１９】従来の固体撮像素子の光電変換部１０６近辺における概略断面図である。
【図２０】図１９におけるＡ−Ａ’部分の不純物濃度分布図とポテンシャル分布図である。
【符号の説明】
【０１０７】
１、６０、７０、９０、９９  固体撮像素子
２  画素
３  光電変換部
４  転送トランジスタ
５  画素アンプ
６  行選択トランジスタ
７  リセットトランジスタ
３１、３２  フローティング拡散部
３３  転送ゲート
４１  Ｎ型シリコン基板
４２、６２、９２  Ｐ型ウエル層
４４  電荷蓄積部
４５  薄いシリコン酸化膜
４６、８５  分離領域
４７、９８  ポテンシャル制御層
４８  ＬＯＣＯＳ酸化膜
５５、５６  アクティブ領域
６３、７３、８３、９３  最下層ポテンシャル制御層
６４、７４、８４、９４  上層ポテンシャル制御層
【図１】
2007115787.tif 000003
【図２】
2007115787.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007115787.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007115787.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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