(57)【要約】【課題】半導体装置に記憶された情報のセキュリティ性を向上させる技術を提供する。【解決手段】半導体基板２０上に多層配線層を形成する。そして、多層配線層のうち最上層配線層に配線４２を形成する。配線４２上に酸化シリコン膜４３、有色薄膜４４および酸化シリコン膜４５を順次形成し、酸化シリコン膜４５上に表面保護膜となる窒化シリコン膜４６を形成する。すなわち、本発明の特徴は、最上層配線層を構成する配線４２と表面保護膜となる窒化シリコン膜４６の間に有色薄膜４４を形成する。この有色薄膜４４は、可視光および特定波長域のレーザ光を減衰させる機能を有し、例えば、酸化コバルトを含有する酸化シリコン膜より形成する。【選択図】図５
2007266083.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成された最上層配線層と、
（ｂ）前記最上層配線層上に形成された層間絶縁膜と、
（ｃ）前記層間絶縁膜上に形成された表面保護膜とを備え、
前記層間絶縁膜に可視光および特定波長域のレーザ光を減衰させる有色薄膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記有色薄膜は、絶縁膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記有色薄膜は、導体膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記有色薄膜の膜厚は、１００ｎｍ以上２μｍ以下であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記有色薄膜は、金属酸化物を含有する酸化シリコン膜から形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記酸化シリコン膜は、ＳＯＧ膜であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記金属酸化物は、酸化コバルトであることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記有色薄膜は、黒鉛膜から形成されていることを特徴とする請求項３記載の半導体装置。
【請求項９】
前記黒鉛膜の膜厚は、３０ｎｍ以上５０ｎｍ以下であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記有色薄膜は、５００ｎｍ以上６００ｎｍ以下の波長を有する前記レーザ光を減衰させることを特徴とする請求項１記載の半導体装置。
【請求項１１】
（ａ）半導体基板上に形成された第１配線層と、
（ｂ）前記第１配線層上に形成された層間絶縁膜と、
（ｃ）前記層間絶縁膜上に形成された第２配線層とを備え、
前記層間絶縁膜に可視光および特定波長域のレーザ光を減衰させる有色薄膜が形成されていることを特徴とする半導体装置。
【請求項１２】
（ａ）半導体基板上に形成されたＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴ上に形成された層間絶縁膜と、
（ｃ）前記層間絶縁膜上に形成された配線層とを備え、
前記層間絶縁膜に可視光および特定波長域のレーザ光を減衰させる有色薄膜が形成されていることを特徴とする半導体装置。
【請求項１３】
（ａ）半導体基板上に形成された層間絶縁膜と、
（ｂ）前記層間絶縁膜に埋め込むように形成された埋め込み配線とを備え、
前記層間絶縁膜に可視光および特定波長域のレーザ光を減衰させる有色薄膜が形成されていることを特徴とする半導体装置。
【請求項１４】
（ａ）半導体基板上に形成された第１層間絶縁膜と、
（ｂ）前記第１層間絶縁膜上に形成された配線と、
（ｃ）前記配線上に形成された第２層間絶縁膜とを備え、
前記第１層間絶縁膜および前記第２層間絶縁膜には、可視光および特定波長域のレーザ光を減衰させる有色薄膜が形成されていることを特徴とする半導体装置。
【請求項１５】
（ａ）半導体基板上に形成された最上層配線層と、
（ｂ）前記最上層配線層上に形成された層間絶縁膜と、
（ｃ）前記層間絶縁膜上に形成された表面保護膜とを備え、
前記層間絶縁膜に特定波長域の光を減衰させる薄膜が形成されていることを特徴とする半導体装置。
【請求項１６】
前記薄膜は、屈折率の異なる複数の膜から形成されていることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記薄膜は、酸化シリコン膜と炭化シリコン膜の積層膜から形成されていることを特徴とする請求項１６記載の半導体装置。
【請求項１８】
（ａ）半導体基板上に配線層を形成する工程と、
（ｂ）前記配線層上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜上に表面保護膜を形成する工程とを備え、
前記（ｂ）工程は、
（ｄ）可視光および特定波長域のレーザ光を減衰させる有色薄膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記（ｄ）工程は、
（ｄ１）シリカを含む溶液に金属酸化物を混合する工程と、
（ｄ２）前記金属酸化物を混合した前記溶液を前記半導体基板上に塗布する工程と、
（ｄ３）前記半導体基板に熱処理を加えることにより、前記溶液内の溶媒を蒸発させて、前記金属酸化物を含有した酸化シリコン膜を形成する工程とを含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記金属酸化物は、酸化コバルトであることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記有色薄膜は、プラズマＣＶＤ法により形成した黒鉛膜であることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２２】
（ａ）半導体基板上に第１配線層を形成する工程と、
（ｂ）前記第１配線層上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜上に第２配線層を形成する工程とを備え、
前記（ｂ）工程は、可視光および特定波長域のレーザ光を減衰させる有色薄膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
（ａ）半導体基板上に配線層を形成する工程と、
（ｂ）前記配線層上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜上に表面保護膜を形成する工程とを備え、
前記（ｂ）工程は、
（ｄ）特定波長域の光を減衰させる薄膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
前記（ｄ）工程は、屈折率の異なる膜からなる積層膜を形成する工程であることを特徴とする請求項２３記載の半導体装置の製造方法。
【請求項２５】
前記（ｄ）工程は、
（ｄ１）酸化シリコン膜を形成する工程と、
（ｄ２）前記酸化シリコン膜上に、前記酸化シリコン膜とは屈折率の異なる炭化シリコン膜を形成する工程とを含むことを特徴とする請求項２４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＩＣ（Integrated Circuit）カードのようなセキュリティ性の必要な半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
国際公開ＷＯ０３／０１５１６９号パンフレット（特許文献１）には、半導体装置に記憶された情報のセキュリティ性を向上させることができる技術が開示されている。具体的には、半導体チップに形成された集積回路に駆動電圧を供給する電源電圧供給用の配線を、半導体チップの主面を覆うように配置する。そして、半導体チップに記憶された情報を解析するために配線を除去してしまうと、集積回路が動作せず、情報解析ができないようにしている。さらに、配線の加工を検出する加工検出回路を設ける。この加工検出回路により配線の加工を検出すると、集積回路にリセットがかかるようになっている。
【０００３】
特開２０００−１８３２９１号公報（特許文献２）には、回路構成部の解析が困難であり、他人による複製、模倣、情報の改ざんを防止する半導体装置が開示されている。具体的には、半導体チップの回路構成部上に形成された保護膜上に、光を通しにくい導電性金属膜と染色した酸化アルミニウム膜とを積層して形成するとしている。
【特許文献１】国際公開ＷＯ０３／０１５１６９号パンフレット
【特許文献２】特開２０００−１８３２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＩＣカード（半導体装置）は、内蔵したＣＰＵ（Central Processing Unit）の機能によりメモリのリード／ライトが管理され、暗号処理をカード自身に持たせた高いセキュリティ機能を有している。そして、記憶容量が磁気カードに比べて大きいことから、例えば、金融、流通、医療、交通、運輸または教育分野などにおける情報記憶媒体として使用が検討されている。
【０００５】
一般的なＩＣカードは、名刺サイズほどのプラスチック薄板の一部に凹部を形成し、この凹部内にパッケージングされた半導体チップを埋め込むことで構成されている。そして、半導体チップには、多層配線およびＭＩＳＦＥＴなどの素子が形成され、最上層に表面保護膜が形成されている。このように構成されたＩＣカードには、高いセキュリティ性が要求され、半導体チップの内部に形成された多層配線のレイアウト情報などを読み取られにくくして、半導体チップの内部に形成されている集積回路を解析しにくくすることが重要である。
【０００６】
ＩＣカードなどの半導体装置に記憶された情報のセキュリティ性を向上させる技術として、半導体チップに形成する配線層でセキュリティシールドパターンを形成する技術がある。例えば、配線間の空き領域を埋めるダミーパターンや偽配線を形成して、多層配線のレイアウト情報を読み取りにくくする技術がある。また、例えば、半導体チップに形成されるマスクＲＯＭ（Read Only Memory）、Ｌｏｇｉｃ回路、ＳＲＡＭ（Static Random Access Memory）などの１つの機能モジュールを覆うような比較的大面積のベタパターンを形成し、このベタパターンの下に存在する機能モジュールを見えにくくする技術がある。さらには、電源配線とＧＮＤ配線とを隣り合わせに形成した配線パターンを敷き詰め、オープンあるいはショートのいずれかを電気的に検知すると、半導体チップに形成されている集積回路を強制的にリセットする、いわゆるアクティブシールド技術がある。
【０００７】
一方、近年、半導体チップに向けて光を照射し、半導体チップに形成されているｐｎ接合などに電流を流してＩＣカードを誤動作させる技術に対する耐性も求められている。この問題に対応するために、ｐｎ接合などで光を検知し、半導体チップに形成されている集積回路を強制的にリセットする光検出器を半導体チップ内に埋め込む技術がある。さらに、半導体チップの最上層に形成されている表面保護膜（パッシベーション膜）上に光を透過させない材料を設ける技術がある。
【０００８】
しかし、機能モジュールを覆うベタパターンを形成する技術では、レーザ光やフラッシュ光などの光を遮る効果は大きいが、物理的な手法、例えば、ＦＩＢ（Focused ion beam）などによって比較的簡単に除去できる問題点がある。
【０００９】
一方、アクティブシールド技術は、物理的な手法で除去しようとすると、オープンまたはショートを検知して集積回路をリセットするため、物理的なアタックには強い。ところが、配線スペースから光が透過するため、光を用いたアタックには弱い問題点がある。この点は、ダミーパターンを形成する技術においても同様である。
【００１０】
ここで、ベタパターンを形成する技術とアクティブシールド技術とを組み合わせることで、両者の長所を得ることは可能であるが、結果的に実配線とは関係ない配線層が増加することになり、半導体装置のコストが上昇する問題点がある。
【００１１】
さらに、光検出器を半導体チップ内に設ける技術では、半導体チップ内に設けることができる光検出器の数が限られているため、集光された光やレーザ光のようにビームを絞った光を、光検出器を避けて照射されると検知できない問題点がある。また、表面保護膜の外部に設けた遮光材料は、半導体チップそのものに影響を与えることなく容易に除去することが可能である問題点がある。
【００１２】
本発明の目的は、半導体装置に記憶された情報のセキュリティ性を向上させる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、（ａ）半導体基板上に形成された最上層配線層と、（ｂ）前記最上層配線層上に形成された層間絶縁膜と、（ｃ）前記層間絶縁膜上に形成された表面保護膜とを備える。そして、前記層間絶縁膜に可視光および特定波長域のレーザ光を減衰させる有色薄膜が形成されていることを特徴とするものである。
【００１６】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に配線層を形成する工程と、（ｂ）前記配線層上に層間絶縁膜を形成する工程と、（ｃ）前記層間絶縁膜上に表面保護膜を形成する工程とを備える。そして、前記（ｂ）工程は、（ｄ）可視光および特定波長域のレーザ光を減衰させる有色薄膜を形成する工程を含むことを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体チップの層間絶縁膜内に有色薄膜を形成しているので、半導体チップ内の回路情報を読み取られる可能性を少なくし、また、光照射による誤動作を起こりにくくすることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図１は、本実施の形態１におけるＩＣカード（半導体装置）１の全体平面図を示している。そして、図２は、図１のＡ−Ａ線で切断した断面図を示している。
【００２５】
ＩＣカード１は、例えば電子マネー、クレジットカード、携帯電話機、有料衛星放送受信機、身分証明書、免許書、保険証、電子カルテ、電子乗車券など、金融、流通、医療、交通、運輸または教育などにおける各種の情報記憶媒体として使用されている。このＩＣカード１は、例えば平面長方形状のプラスチックの薄板からなる。ＩＣカード１の縦横寸法は、例えば８５．４７〜８５．７２×５３．９２〜５４．０３ｍｍ程度、厚さは、例えば０．６８〜１．８４ｍｍ程度である。
【００２６】
ＩＣカード１の主面側の一部には、平面略矩形状の情報格納領域２が設けられている。この情報格納領域２には、図２に示すように、溝３が形成されており、この溝３内に半導体チップ４を内包するパッケージ５が埋め込まれている。情報格納領域２の縦横寸法は、例えば、１１．４×１２．６ｍｍ程度である。
【００２７】
半導体チップ４は、その主面（デバイス形成面）を溝３の底部に向け、かつ、裏面をパッケージ基板５ａに接合させた状態で、パッケージ基板５ａ上に実装されている。半導体チップ４には、ボンディングパッドが形成されており、このボンディングパッドは、例えば金（Ａｕ）などからなるボンディングワイヤ５ｂを介して、パッケージ基板５ａに形成されているランド（電極）と電気的に接続されている。このような半導体チップ４およびボンディングワイヤ５ｂは、例えばエポキシ系樹脂などからなる封止樹脂５ｃによって封止されている。パッケージ基板５ａの裏面、すなわち、半導体チップ４を実装している実装面とは反対側の面は、ＩＣカード１の表面側に面している。このパッケージ基板５ａの裏面には、パッケージ基板５ａの表面（半導体チップ４の実装面）に形成されているランド（電極）と電気的に接続されている複数の電極が形成されており、これを通じて外部から半導体チップ４に対してアクセスが可能となっている。すなわち、ＩＣカード１の表面に形成されている複数の電極を介して、ＩＣカード１の内部に埋め込まれた半導体チップ４とデータの授受が行なうことができるようになっている。
【００２８】
半導体チップ４の実装方式は、図２に示したものに限定されるものではなく、例えば図３に示すようなフェイスダウンボンディング方式を採用してもよい。すなわち、半導体チップ４の外部端子上にバンプ電極５ｄが形成され、かつ、半導体チップ４の主面をパッケージ基板５ａに向けた状態で、半導体チップ４をパッケージ基板５ａに実装する方式を採用してもよい。半導体チップ４は、バンプ電極５ｄを介してパッケージ基板５ａに形成されている配線と電気的に接続されている。
【００２９】
次に、半導体チップ４に形成された集積回路のレイアウト構成について説明する。図４は、半導体チップ４に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図４において、チップ４は、ＣＰＵ（Central  Processing  Unit）１２、ＲＯＭ（Read  Only  Memory）１３、ＲＡＭ（Random  Access  Memory）１４、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）１５、アナログ回路１６、ボンディングパッド１７を有している。
【００３０】
ＣＰＵ（回路）１２は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１２は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ１２を構成しているＭＩＳＦＥＴには、半導体チップ４に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３１】
ＲＯＭ（回路）１３は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ１３の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ１３も動作の高速性が要求されるため、ＲＯＭ１３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３２】
ＲＡＭ（回路）１４は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭ１４には、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ１４も動作の高速性が要求されるため、ＲＡＭ１４を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００３３】
ＥＥＰＲＯＭ１５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ１５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ１５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【００３４】
ＥＥＰＲＯＭ１５の書き込み動作時などには、記憶用のＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）が生じるため、記憶用のＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００３５】
アナログ回路１６は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路１６は、半導体チップ４に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３６】
ボンディングパッド１７は、外部接続用の電極である。すなわち、半導体チップ４に形成された集積回路は、このボンディングパッド１７を介して外部と接続されるようになっている。例えば、このボンディングパッド１７が図２に示したボンディングワイヤ５ｂと接続され、ボンディングワイヤ５ｂとパッケージ基板５ａのランドが接続されている。このように半導体チップ４は、ボンディングパッド１７を介して外部と電気的に接続するようになっている。
【００３７】
次に、半導体チップ４の内部に形成されている素子構造の一例について図５を参照しながら説明する。図５は、本実施の形態１における半導体装置の構造を示した断面図である。図５では、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成されている領域の断面を示している。
【００３８】
図５において、例えばシリコン単結晶よりなる半導体基板２０には、素子分離領域２１が形成されている。素子分離領域２１は、素子間を分離して素子が互いに干渉することを防止するために設けられており、この素子分離領域２１によって分離された活性領域に素子が形成される。
【００３９】
素子分離領域２１によって分離された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴ形成領域にはｐ型ウェル２２が形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域にはｎ型ウェル２３が形成されている。ｐ型ウェル２２は、半導体基板２０内にホウ素（Ｂ）などのｐ型不純物を導入した半導体領域であり、ｎ型ウェル２３は、半導体基板２０内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域である。
【００４０】
まず、ｐ型ウェル２２に形成されたｎチャネル型ＭＩＳＦＥＴＱ１の構成について説明する。ｎチャネル型ＭＩＳＦＥＴＱ１は、ｐ型ウェル２２上に、例えば酸化シリコン膜よりなるゲート絶縁膜２４を有しており、このゲート絶縁膜２４上に、例えばポリシリコン膜よりなるゲート電極２５ａを有している。ゲート電極２５ａ上には、ゲート電極２５ａを保護するためのキャップ絶縁膜２６が形成されている。キャップ絶縁膜２６は、例えば酸化シリコン膜から形成されている。
【００４１】
ゲート電極２５ａの両側の側壁には、サイドウォール２７が形成され、サイドウォール２７下の半導体基板２０内には、半導体領域である低濃度ｎ型不純物拡散領域２８が形成されている。そして、サイドウォール２７に整合して高濃度ｎ型不純物拡散領域２９が形成されている。サイドウォール２７は、例えば酸化シリコン膜などの絶縁膜から形成されている。また、低濃度ｎ型不純物拡散領域２８および高濃度ｎ型不純物拡散領域２９には、リンや砒素などのｎ型不純物が導入されており、この低濃度ｎ型不純物拡散領域２８および高濃度ｎ型不純物拡散領域２９によってＬＤＤ（Lightly Doped Drain）構造のソース領域とドレイン領域が形成される。高濃度ｎ型不純物拡散領域２９には、低濃度ｎ型不純物拡散領域２８よりも高濃度にｎ型不純物が導入されている。
【００４２】
次に、ｎ型ウェル２３に形成されたｐチャネル型ＭＩＳＦＥＴＱ２の構成について説明する。ｐチャネル型ＭＩＳＦＥＴＱ２は、ｎ型ウェル２３上に、例えば酸化シリコン膜よりなるゲート絶縁膜２４を有しており、このゲート絶縁膜２４上に、例えばポリシリコン膜よりなるゲート電極２５ｂを有している。ゲート電極２５ｂ上には、ゲート電極２５ｂを保護するためのキャップ絶縁膜２６が形成されている。キャップ絶縁膜２６は、例えば酸化シリコン膜から形成されている。
【００４３】
ゲート電極２５ｂの両側の側壁には、サイドウォール２７が形成され、サイドウォール２７下の半導体基板２０内には、半導体領域である低濃度ｐ型不純物拡散領域３０が形成されている。そして、サイドウォール２７に整合して高濃度ｐ型不純物拡散領域３１が形成されている。サイドウォール２７は、例えば酸化シリコン膜などの絶縁膜から形成されている。また、低濃度ｐ型不純物拡散領域３０および高濃度ｐ型不純物拡散領域３１には、ホウ素などのｐ型不純物が導入されており、この低濃度ｐ型不純物拡散領域３０および高濃度ｐ型不純物拡散領域３１によってＬＤＤ構造のソース領域とドレイン領域が形成される。高濃度ｐ型不純物拡散領域３１には、低濃度ｐ型不純物拡散領域３０よりも高濃度にｐ型不純物が導入されている。
【００４４】
なお、図示はしないが、本実施の形態１のゲート電極２５ａ、２５ｂ上、高濃度ｎ型不純物拡散領域２９上および高濃度ｐ型不純物拡散領域３１上に、コバルトシリサイド等の金属シリサイド層を形成しても良い。この場合、ゲート電極２５ａ、２５ｂ上のキャップ絶縁膜２６は形成しない。このような金属シリサイド層を形成することで、表面の接触抵抗を低減することができる。なお、金属シリサイド層の他の材料として、ニッケルシリサイドまたはチタンシリサイド等を例示できる。
【００４５】
このようにして、半導体基板２０上にはｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２が形成されている。続いて、ｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２の上部に形成されている配線構造について説明する。
【００４６】
ｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２上には、窒化シリコン膜３２および酸化シリコン膜３３が形成されている。これら窒化シリコン膜３２および酸化シリコン膜３３により層間絶縁膜が形成されており、この層間絶縁膜にコンタクトホール３４が形成されている。コンタクトホール３４の底部は、高濃度ｎ型不純物拡散領域２９あるいは高濃度ｐ型不純物拡散領域３１に達している。
【００４７】
コンタクトホール３４の内部には、導体膜が埋め込まれてプラグ３５が形成されている。プラグ３５は、例えばバリア導体膜とタングステン膜の積層膜から形成されている。バリア導体膜は、タングステン膜を構成するタングステンがプラグ３５の外部に拡散することを防止する機能を有しており、例えばチタン／窒化チタン膜の積層膜から形成されている。
【００４８】
プラグ３５の上部には、プラグ３５へ電気的に接続するように第１配線層となる配線３６が形成されている。配線３６は、例えばチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。なお、アルミニウム膜に変えてアルミニウム合金膜を使用してもよい。
【００４９】
次に、配線３６を覆うように層間絶縁膜となる酸化シリコン膜３７が形成されており、この酸化シリコン膜３７を貫通するようにプラグ３８が形成されている。プラグ３８の底部は、配線３６に達している。そして、プラグ３８の上部には、第２配線層となる配線３９が形成されている。
【００５０】
配線３９の周囲を覆うように層間絶縁膜となる酸化シリコン膜４０が形成されており、この酸化シリコン膜４０を貫通するようにプラグ４１が形成されている。プラグ４１の底部は、配線３９に達しており、プラグ４１と配線３９は電気的に接続されている。
【００５１】
プラグ４１の上部には、プラグ４１へ電気的に接続するように最上層配線層となる配線４２が形成されている。そして、配線４２の周囲を覆うように酸化シリコン膜４３が形成されている。酸化シリコン膜４３上には、有色薄膜４４が形成されており、この有色薄膜４４上に酸化シリコン膜４５が形成されている。酸化シリコン膜４５上には、表面保護膜となる窒化シリコン膜４６が形成されている。表面保護膜は、最上層に形成される膜であり、半導体チップを機械的応力や不純物の侵入を保護する機能を有している。図５では、配線層が３層である場合を示しているが、これは一例であり、配線層の数が３層以上であっても、または３層以下であっても本発明を適用することができる。
【００５２】
ここで、本実施の形態１における特徴の１つは、有色薄膜４４を設けた点にある。すなわち、半導体基板２０上に形成された最上層配線層（配線４２）と、最上層配線層上に形成された層間絶縁膜（酸化シリコン膜４３および酸化シリコン膜４５）と、層間絶縁膜上に形成された表面保護膜（窒化シリコン膜４６）とを備える半導体装置において、層間絶縁膜に可視光および特定波長域のレーザ光を減衰させる有色薄膜４４が形成されていることを特徴とするものである。
【００５３】
このように、有色薄膜４４を形成することによって、有色薄膜４４の下層に形成されている配線パターンを見えなくすることができる。したがって、半導体チップの内部に形成された多層配線のレイアウト情報などを読み取られにくくして、半導体チップの内部に形成されている集積回路を解析しにくくすることができる。つまり、ＩＣカードなどに使用される半導体チップにおいて、情報の高セキュリティ性を確保することができる。
【００５４】
従来、層間絶縁膜には、有色薄膜が形成されていなかった。すなわち、層間絶縁膜に酸化シリコン膜が使用され、表面保護膜として窒化シリコン膜が使用されている。酸化シリコン膜および窒化シリコン膜は、可視光を透過させるため、例えば顕微鏡などを用いて、下層に形成されている配線パターンを見ることが可能となっていた。そして、この配線パターンを読み取って、半導体チップに形成されている集積回路の解析を行うことにより、不正改竄などに悪用されるおそれがあった。
【００５５】
ここで、半導体チップのセキュリティ性を向上させる技術として、１つの機能モジュールを覆うような比較的大面積のベタパターンを形成し、このベタパターンの下に存在する機能モジュールを見えにくくする技術がある。この技術によれば、レーザ光やフラッシュ光などの光を遮る効果は大きいが、物理的な手法によって比較的簡単に除去できてしまう。また、電源配線とＧＮＤ配線とを隣り合わせに形成した配線パターンを敷き詰め、オープンあるいはショートのいずれかを電気的に検知すると、半導体チップに形成されている集積回路を強制的にリセットする、いわゆるアクティブシールド技術がある。この技術によれば、物理的な手法で除去しようとすると、オープンまたはショートを検知して集積回路をリセットするため、物理的なアタックには強い。ところが、配線スペースから光が透過するため、光を用いたアタックには弱い。すなわち、半導体チップに向けてレーザ光を照射し、半導体チップに形成されているｐｎ接合などに電流を流してＩＣカードを誤動作させる技術に対しては弱い。同様に、ダミーパターンや偽配線を形成して、多層配線のレイアウト情報を読み取りにくくする技術があるが、配線スペースから光が透過するため、光を用いたアタックには弱い。
【００５６】
光を用いたアタックに対しては、光検出器を半導体チップ内に設ける技術がある。しかし、半導体チップ内に設けることができる光検出器の数が限られているため、集光された光やレーザ光のようにビームを絞った光を、光検出器を避けて照射されると検知できない。さらに、表面保護膜の外部に遮光材料を設ける技術がある。しかし、この技術では、半導体チップそのものに影響を与えることなく遮光材料を容易に除去することが可能である。
【００５７】
そこで、本実施の形態１では、図５に示すように、層間絶縁膜に有色薄膜４４を設けている。この有色薄膜４４は、第１の機能として可視光を減衰させる機能を有している。ここで、可視光とは、波長が３８０ｎｍ以上８００ｎｍ以下の光をいう。有色薄膜４４は、可視光のすべての波長域の光を減衰させる必要はなく、可視光のうち一部の光を減衰させる機能を有していればよい。すなわち、有色薄膜４４は、黒色である場合だけでなく、その他の色をしていてもよい（有色という）。つまり、有色薄膜４４は、可視光に含まれるすべての波長域の光を透過させて透明となる以外であればよい。このような有色薄膜４４を層間絶縁膜に設けているので、顕微鏡などで半導体チップを観察しても、有色薄膜４４の下層に形成されている配線パターン（配線４２、配線３９、配線３６）を読み取ることができなくなる。このため、半導体チップに形成されている集積回路の解析を行うことが困難となり、半導体チップのセキュリティ性を向上させることができる。
【００５８】
次に、有色薄膜４４の第２の機能として特定波長域のレーザ光を減衰させる機能を有している。これにより、レーザ光を半導体チップに照射しても、半導体基板２０に形成されているｐｎ接合などにレーザ光が届かないため、ｐｎ接合などに電流を流して半導体装置を誤動作させることを防止できる。すなわち、半導体基板２０の上層に有色薄膜４４が設けられており、この有色薄膜４４によってレーザ光を減衰させて遮光するため、半導体基板２０に形成されているｐｎ接合にレーザ光が照射されることを防止できるのである。レーザ光の特定波長域とは、例えば５００ｎｍ以上６００ｎｍ以下の波長域をいい、例えば５３２ｎｍの波長を有するレーザ光を減衰させる機能を有している。また、レーザ光の特定波長域は、これに限らず、例えば、２６６ｎｍ、３５５ｎｍ、１０６４ｎｍなどのレーザ光を減衰させる機能を有していてもよい。つまり、工業的に一般的に使用されるＮｄ：ＹＡＧレーザなどのレーザ光を減衰させる機能を有していればよい。
【００５９】
このように、本実施の形態１における有色薄膜４４は、第１の機能および第２の機能を有しているので、光を用いたアタックに対する耐性を向上させることができる。特に、有色薄膜４４は、半導体基板２０の主面上の全面に形成されているので、光が透過する隙間が形成されない利点を有している。このため、レーザ光のようにビームを絞った光を照射されても遮蔽できる顕著な効果を奏する。
【００６０】
次に、本実施の形態１における特徴の１つは、最上層配線層を構成する配線４２と表面保護膜となる窒化シリコン膜４６の間に有色薄膜４４が形成されている点である。すなわち、配線４２と窒化シリコン膜４６の間には、層間絶縁膜となる酸化シリコン膜４３、４５が形成されており、この酸化シリコン膜４３と酸化シリコン膜４５の間に有色薄膜４４が形成されている。このように有色薄膜４４を配線４２よりも上部に形成することにより、配線４２による配線パターン、配線３９による配線パターンおよび配線３６による配線パターンのすべての配線パターンを読み取ることができなくなる。さらに、半導体基板２０に形成された素子形成パターン（ｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２やメモリセルなど）も読み取ることができなくなる。このため、半導体チップのセキュリティ性を向上させることができる。
【００６１】
一方、有色薄膜４４を表面保護膜である窒化シリコン膜４６よりも下層に形成することにより、物理的なアタックに対する耐性も向上させることができる。つまり、前述の背景技術に示した特開２０００−１８３２９１号公報の構成のように、表面保護膜である窒化シリコン膜４６よりも上部に有色薄膜４４を形成した場合、表面保護膜よりも上層に有色薄膜４４が形成されているので、半導体チップに影響を与えることなく除去することができる。これに対し、本実施の形態１のように、有色薄膜４４を窒化シリコン膜４６よりも下層に形成している場合、まず、表面保護膜である窒化シリコン膜４６を除去する必要がある。さらに、酸化シリコン膜４５を除去した後に、有色薄膜４４を除去することになる。このとき、配線４２などもダメージを受けることになり、配線４２によるパターンの解析に不都合が生じることになる。したがって、有色薄膜４４を窒化シリコン膜４６よりも下層に形成することにより、半導体チップに影響を与えることなく有色薄膜４４を除去することが困難となる。すなわち、有色薄膜４４の物理的なアタックに対する耐性も向上させることができる。
【００６２】
以上のことから、有色薄膜４４を設けることにより、光を用いたアタックに対する耐性を向上させることができるとともに、有色薄膜４４を表面保護膜である窒化シリコン膜４６よりも下層に設けることで、物理的なアタックに対する耐性も向上させることができる。
【００６３】
続いて、有色薄膜４４に用いる材料について説明する。有色薄膜４４として、まず、有色絶縁膜を使用することができる。有色絶縁膜としては、例えば、酸化シリコン膜に金属酸化物を添加したものを挙げることができる。具体的には、酸化シリコン膜をＳＯＧ（Spin On Glass）によって形成したＳＯＧ膜から形成し、このＳＯＧ膜を形成する際、金属酸化物として酸化コバルトを混合することによって有色絶縁膜を形成することができる。このとき、有色絶縁膜の膜厚は、可視光（一部の場合も含む）および特定波長域のレーザ光を遮光するように形成する必要があり、例えば、１００ｎｍ以上２μｍ以下にすることによって遮光する効果を充分に得ることができる。また、酸化コバルトを含有する酸化シリコン膜から有色薄膜４４を形成することにより、ＦＩＢなどで除去することが困難となり、半導体装置のセキュリティ性を向上させることができる。すなわち、有色薄膜４４をベタパターンのように金属膜などから形成すると、ＦＩＢなどの物理的手法によって簡単に除去できる。しかし、酸化コバルトを含有する酸化シリコン膜のように、酸化シリコン膜自体に有色物質を混合するように構成することにより、除去することが困難にすることができる。したがって、半導体装置のセキュリティ性を確保することができる。
【００６４】
また、有色薄膜４４として、有色の導体膜を使用することができる。つまり、本実施の形態１では、有色薄膜４４を最上層配線層である配線４２よりも上部に形成されているので、有色の導体膜も使用することができる。有色の導体膜としては、例えば、黒鉛（カーボン）膜を挙げることができる。黒鉛膜は黒色であるので、可視光および特定波長域のレーザ光を充分に遮光することができる。例えば、有色薄膜４４として黒鉛膜を使用する場合、その膜厚を、例えば３０ｎｍ以上５０ｎｍ以下にすることで充分な効果が得られる。黒鉛膜は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００６５】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００６６】
まず、図６に示すように、半導体基板２０に素子分離領域２１を形成する。素子分離領域２１は、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。つまり、半導体基板２０に素子分離溝を形成し、この素子分離溝に酸化シリコン膜を埋め込んだ後、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）で研磨することにより形成できる。そして、素子分離領域２１で分離された活性領域に、通常の技術を用いてｎチャネル型ＭＩＳＦＥＴＱ１を形成する。同様に、ｐチャネル型ＭＩＳＦＥＴＱ２も形成するが、図示を省略する。
【００６７】
次に、図７に示すように、ｎチャネル型ＭＩＳＦＥＴＱ１を形成した半導体基板２０上に窒化シリコン膜３２を形成し、この窒化シリコン膜３２上に酸化シリコン膜３３を形成する。窒化シリコン膜３２および酸化シリコン膜３３は、例えば、ＣＶＤ法を使用して形成することができる。この窒化シリコン膜３２および酸化シリコン膜３３により層間絶縁膜が形成される。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜３３および窒化シリコン膜３２を貫通するコンタクトホール３４を形成する。そして、コンタクトホール３４内を含む酸化シリコン膜３３上にチタン／窒化チタン膜とタングステン膜の積層膜を形成する。チタン／窒化チタン膜は、例えば、スパッタリング法を使用して形成することができ、タングステン膜は、例えば、ＣＶＤ法を使用して形成することができる。その後、ＣＭＰ法を使用して酸化シリコン膜３３上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を除去することにより、プラグ３５を形成する。
【００６８】
続いて、図８に示すように、プラグ３５を形成した酸化シリコン膜３３上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を形成する。これらの積層膜は、例えば、スパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの積層膜をパターニングして、第１配線層を構成する配線３６を形成する。なお、アルミニウム膜に変えてアルミニウム合金膜を形成してもよい。
【００６９】
次に、図９に示すように、配線３６を形成した酸化シリコン膜３３上に酸化シリコン膜３７を形成する。この酸化シリコン膜３７は層間絶縁膜であり、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜３７に接続孔を形成する。その後、接続孔へ埋め込むように、チタン／窒化チタン膜とタングステン膜からなる積層膜を形成し、酸化シリコン膜３７上に形成された不要なチタン／窒化チタン膜とタングステン膜をＣＭＰ法で除去することにより、プラグ３８を形成する。このプラグ３８は、配線３６と電気的に接続するように形成されている。
【００７０】
続いて、図１０に示すように、プラグ３８を形成した酸化シリコン膜３７上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を形成する。これらの積層膜は、例えば、スパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの積層膜をパターニングして、第２配線層を構成する配線３９を形成する。
【００７１】
次に、図１１に示すように、配線３９を形成した酸化シリコン膜３７上に酸化シリコン膜４０を形成する。この酸化シリコン膜４０は層間絶縁膜であり、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜４０に接続孔を形成する。その後、接続孔へ埋め込むように、チタン／窒化チタン膜とタングステン膜からなる積層膜を形成し、酸化シリコン膜４０上に形成された不要なチタン／窒化チタン膜とタングステン膜をＣＭＰ法で除去することにより、プラグ４１を形成する。このプラグ４１は、配線３９と電気的に接続するように形成されている。
【００７２】
続いて、図１２に示すように、プラグ４１を形成した酸化シリコン膜４０上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を形成する。これらの積層膜は、例えば、スパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの積層膜をパターニングして、最上層配線層を構成する配線４２ａ、４２ｂを形成する。
【００７３】
その後、図１３に示すように、配線４２ａ、４２ｂ上を含む酸化シリコン膜４０上に酸化シリコン膜４３を形成する。酸化シリコン膜４３は、例えば、ＣＶＤ法を使用して形成することができる。そして、図１４に示すように、酸化シリコン膜４３上に可視光および特定波長域のレーザ光を減衰させる有色薄膜４４を形成する。ここでは、有色薄膜４４の一例として酸化コバルトを含有する酸化シリコン膜を形成する場合について、図１５を参照して説明する。
【００７４】
まず、シリカを溶解させた溶液を用意する（Ｓ１０１）。そして、シリカを溶解させた溶液に酸化コバルトを混合させる（Ｓ１０２）。その後、酸化コバルトとシリカを含有した溶液を酸化シリコン膜４３（半導体基板２０）上に塗布する（Ｓ１０３）。次に、半導体基板２０に対して熱処理を施す（Ｓ１０４）。これにより、酸化コバルトを含有する酸化シリコン膜（ＳＯＧ膜）からなる有色薄膜４４を形成することができる（Ｓ１０５）。このとき、有色薄膜４４の膜厚は、１００ｎｍ以上２μｍ以下となるように形成する。一回の処理で上述した膜厚を有する有色薄膜４４が形成できない場合は、図１５に示した処理を複数回行なうことで、１００ｎｍ以上２μｍ以下の膜厚を実現することができる。
【００７５】
なお、有色薄膜４４の一例として、酸化コバルトを含有する酸化シリコン膜を説明したが、有色薄膜４４として、例えば、黒鉛膜を形成してもよい。黒鉛膜を形成するには、例えば、プラズマＣＶＤ法を使用することができる。このとき、黒鉛膜の膜厚は３０ｎｍ以上５０ｎｍ以下になるように形成する。
【００７６】
次に、図１６に示すように、有色薄膜４４上に酸化シリコン膜４５を形成する。酸化シリコン膜４５は、例えば、ＣＶＤ法を使用して形成することができる。酸化シリコン膜４３と酸化シリコン膜４５が層間絶縁膜であり、この層間絶縁膜に有色薄膜４４が形成されていることになる。
【００７７】
続いて、図１７に示すように、酸化シリコン膜４５上に窒化シリコン膜４６を形成する。この窒化シリコン膜４６は外部からの汚染物質や水分の浸入等を防ぐ表面保護膜として機能する膜であり、例えば、ＣＶＤ法を使用して形成することができる。そして、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜４３、有色薄膜４４、酸化シリコン膜４５および窒化シリコン膜４６を貫通する開口部を形成する。このとき、開口部の底部には、配線４２ｂの一部が露出し、ボンディングパッド４７が形成される。
【００７８】
以上のようにして、本実施の形態１における半導体装置を形成することができる。
【００７９】
本実施の形態１によれば、有色薄膜４４を最上層配線層と表面保護膜の間に設けるように構成したので、光を用いたアタックに対する耐性を向上させることができるとともに、物理的手法を用いたアタックに対する耐性も向上させることができる。さらに、酸化コバルトを含有した酸化シリコン膜から有色薄膜４４を構成するようにしたので、通常の酸化シリコン膜（ＳＯＧ膜）の製造工程に酸化コバルトを混合する工程を追加するだけで有色薄膜４４を形成できる利点がある。したがって、本実施の形態１によれば、安価な製造コストで半導体装置のセキュリティ性を確実に向上させることができる。同様に、黒鉛膜を使用する場合も通常の製造工程で使用されるプラズマＣＶＤ法によって形成できるので、安価な製造コストで半導体装置のセキュリティ性を確実に向上させることができる。
【００８０】
（実施の形態２）
前記実施の形態１では、最上層配線層と表面保護膜の間に形成されている層間絶縁膜に有色薄膜を形成する例を説明した。本実施の形態２では、配線層間に形成されている層間絶縁膜に有色薄膜を形成する例について説明する。
【００８１】
図１９は、本実施の形態２における半導体装置の断面を示す断面図である。図１９において、前記実施の形態１と異なる点は、第２配線層を構成する配線３９と最上層配線層を構成する配線４２の間に有色薄膜４４が形成されている点である。つまり、前記実施の形態１では、最上層配線層の上部に有色薄膜４４が形成されていたが、本実施の形態２では、第２配線層と最上層配線層の間の層間絶縁膜に有色薄膜４４が形成されている。すなわち、配線３９上には酸化シリコン膜５０が形成されており、この酸化シリコン膜５０上に有色薄膜４４が形成されている。そして、有色薄膜４４上に酸化シリコン膜５１が形成されており、この酸化シリコン膜５１上に配線４２が形成されている。
【００８２】
このように有色薄膜４４を形成する場合においても、半導体装置のセキュリティ性を向上させることができる。なぜならば、有色薄膜４４が可視光を減衰させて遮光するので、有色薄膜４４の下層に形成されている配線パターン（配線３９や配線３６）のレイアウト構成を読み取りにくくすることができるからである。さらに、有色薄膜４４は、特定波長域のレーザ光も減衰させて遮光するので、半導体基板２０上に形成されたｐｎ接合などにレーザ光が照射されることを防止でき、誤動作による解析などを困難にすることができる。
【００８３】
ここで、本実施の形態２では、有色薄膜４４の上部に最上層配線層が形成されているため、最上層配線層自体は、有色薄膜４４によって保護されない。しかし、有色薄膜４４の下層に形成されている配線３９や配線３６は、見えにくくなっている。したがって、集積回路を構成するすべての配線を解析することができないので、セキュリティ上問題はない。すなわち、すべての配線を読み取りにくくしなくても、一部の配線を読み取りにくくすることで、半導体装置のセキュリティ性を確保することができる。
【００８４】
さらに、本実施の形態２では、前記実施の形態１よりも下層に有色薄膜４４が形成されているので、この有色薄膜４４を除去することは困難になっており、物理的なアタックに対する耐性を向上させることができる。つまり、本実施の形態２においては、有色薄膜４４を除去するためには、窒化シリコン膜４６、酸化シリコン膜４３、配線４２、酸化シリコン膜５１などを除去する必要があり、有色薄膜４４の除去には手間がかかることになる。また、有色薄膜４４を除去するためには、配線４２を除去する必要があり、有色薄膜４４を除去しても、半導体装置を正常に動作させることはできなくなるので、解析を困難にすることができる。
【００８５】
次に、有色薄膜４４の材料について説明する。本実施の形態２では、図１９に示すように、有色薄膜４４がプラグ４１と接触することになる。このため、有色薄膜４４は絶縁膜であることが望ましい。導体膜で構成すると、すべてのプラグ４１が導通してしまうからである。したがって、有色薄膜４４は、例えば、酸化コバルトを含有する酸化シリコン膜から形成することができる。
【００８６】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００８７】
図６から図１０までは、前記実施の形態１と同様である。続いて、図２０に示すように、配線３９上を含む酸化シリコン膜３７上に酸化シリコン膜５０を形成する。この酸化シリコン膜５０は層間絶縁膜であり、例えば、ＣＶＤ法を使用して形成することができる。そして、図２１に示すように、酸化シリコン膜５０上に有色薄膜４４を形成する。この有色薄膜４４は、例えば、酸化コバルトを含有する酸化シリコン膜から形成することができる。酸化コバルトを含有する酸化シリコン膜の製造方法は前記実施の形態１と同様の方法で形成することができる。つまり、シリカを溶解させた溶液を用意する。そして、シリカを溶解させた溶液に酸化コバルトを混合させる。その後、酸化コバルトとシリカを含有した溶液を酸化シリコン膜５０（半導体基板２０）上に塗布する。次に、半導体基板２０に対して熱処理を施す。これにより、酸化コバルトを含有する酸化シリコン膜（ＳＯＧ膜）からなる有色薄膜４４を形成することができる。この有色薄膜４４の膜厚は、１００ｎｍ以上２μｍ以下である。
【００８８】
次に、図２２に示すように、有色薄膜４４上に、例えば、ＣＶＤ法を使用して酸化シリコン膜５１を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜５１、有色薄膜４４および酸化シリコン膜５０に達する接続孔を形成する。このとき、接続孔の底部には、配線３９が露出する。酸化シリコン膜５０および酸化シリコン膜５１が層間絶縁膜であり、この層間絶縁膜に有色薄膜４４が形成されている。
【００８９】
続いて、接続孔へ埋め込むように、チタン／窒化チタン膜とタングステン膜からなる積層膜を形成し、酸化シリコン膜４０上に形成された不要なチタン／窒化チタン膜とタングステン膜をＣＭＰ法で除去することにより、プラグ４１を形成する。このプラグ４１は、配線３９と電気的に接続するように形成されている。
【００９０】
次に、図２３に示すように、プラグ４１を形成した酸化シリコン膜５１上にチタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を形成する。これらの積層膜は、例えば、スパッタリング法を使用して形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの積層膜をパターニングして、最上層配線層を構成する配線４２ａ、４２ｂを形成する。
【００９１】
続いて、図２４に示すように、配線４２ａ、４２ｂ上を含む酸化シリコン膜５１上に酸化シリコン膜４３を形成する。酸化シリコン膜４３は、層間絶縁膜であり、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜４３上に窒化シリコン膜４６を形成する。この窒化シリコン膜４６は表面保護膜として機能する膜であり、例えば、ＣＶＤ法を使用して形成することができる。
【００９２】
次に、図２５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜４３および窒化シリコン膜４６を貫通する開口部を形成する。このとき、開口部の底部には、配線４２ｂの一部が露出し、ボンディングパッド４７が形成される。以上のようにして、本実施の形態２における半導体装置を形成することができる。
【００９３】
本実施の形態２では、図１９に示すように、第２配線層を構成する配線３９と最上層配線層を構成する配線４２との間の層間絶縁膜に有色薄膜４４を形成しているが、例えば、第１配線層を構成する配線３６と第２配線層を構成する配線３９との間の層間絶縁膜に有色薄膜４４を形成するようにしても同様の効果が得られる。さらに、図２６に示すように、ｎチャネル型ＭＩＳＦＥＴＱ１およびｐチャネル型ＭＩＳＦＥＴＱ２を形成した半導体基板２０と、第１配線層を構成する配線３６との間の層間絶縁膜に有色薄膜４４を形成しても同様の効果が得られる。図２６では、半導体基板２０上に酸化シリコン膜５２を形成し、この酸化シリコン膜５２上に有色薄膜４４を形成している。そして、この有色薄膜４４上に酸化シリコン膜５３を形成し、この酸化シリコン膜５３上に第１配線層を構成する配線３６を形成する。この場合、有色薄膜４４が配線層の最下層に形成されるので、有色薄膜４４の除去をさらに困難にすることができる。
【００９４】
また、図２７に示すように、層間絶縁膜に複数の有色薄膜を設けてもよい。図２７では、第２配線層を構成する配線３９上に酸化シリコン膜５０が形成されており、この酸化シリコン膜５０上に有色薄膜４４ａが形成されている。そして、有色薄膜４４ａ上に酸化シリコン膜５１が形成されており、酸化シリコン膜５１上に最上層配線層を構成する配線４２が形成されている。さらに、配線４２上には酸化シリコン膜４３が形成されており、この酸化シリコン膜４３上に有色薄膜４４ｂが形成されている。有色薄膜４４ｂ上には、酸化シリコン膜４５が形成されている。このように第２配線層と最上層配線層との間に有色薄膜４４ａを形成するとともに、最上層配線層と窒化シリコン膜４６の間に有色薄膜４４ｂを形成することにより、半導体装置のセキュリティ性をさらに向上させることができる。例えば、複数の有色薄膜を形成することにより、有色薄膜の下層に形成される配線パターンをさらに読み取りにくくすることができるとともに、レーザ光を用いたアタックに対しても耐性を高めることができる。また、複数の有色薄膜を除去するためには煩雑な処理が必要となり物理的なアタックに対する耐性も高めることができる。
【００９５】
また、１つの有色薄膜だけでは遮光性が充分でない場合、複数の有色薄膜を配線層に設けることによって、遮光性を確保できるような構成も可能である。つまり、１つの有色薄膜において遮光性を充分に確保できるだけの膜厚を確保できない場合、複数の層間絶縁膜に有色薄膜を形成することによって遮光性を確保できるようにしてもよい。
【００９６】
なお、図２７では、第２配線層と最上層配線層の間、および、最上層配線層と表面保護膜との間に有色薄膜４４ａ、４４ｂを設ける例について説明しているが、これに限らず、例えば、第１層配線層と第２配線層の間、および、第２配線層と最上層配線層との間などに有色薄膜を形成してもよい。さらに、３つ以上の有色薄膜を形成してもよい。
【００９７】
（実施の形態３）
前記実施の形態１、２では、層間絶縁膜に有色薄膜を形成する例について説明したが、本実施の形態３では、配線層と同層に有色薄膜を形成する例について説明する。
【００９８】
以下に、本実施の形態３における半導体装置の製造方法について説明する。まず、図６、図７までは、前記実施の形態１と同様である。続いて、図２８に示すように、プラグ３５を形成した酸化シリコン膜３３上に、窒化シリコン膜５５、酸化シリコン膜５６、有色薄膜４４および酸化シリコン膜５７を順次、積層して形成する。窒化シリコン膜５５は、この後の工程で形成される銅配線の銅原子が半導体基板２０中に拡散することを防止するためのバリア絶縁膜として機能する膜である。窒化シリコン膜５５、酸化シリコン膜５６および酸化シリコン膜５７は、例えば、ＣＶＤ法を使用して形成することができる。
【００９９】
有色薄膜４４は、例えば、酸化コバルトを含有する酸化シリコン膜から形成され、例えば、前記実施の形態１で述べた方法により形成することができる。例えば、シリカを溶解させた溶液を用意する。そして、シリカを溶解させた溶液に酸化コバルトを混合させる。その後、酸化コバルトとシリカを含有した溶液を酸化シリコン膜５６（半導体基板２０）上に塗布する。次に、半導体基板２０に対して熱処理を施す。これにより、酸化コバルトを含有する酸化シリコン膜（ＳＯＧ膜）からなる有色薄膜４４を形成することができる。この有色薄膜４４の膜厚は、１００ｎｍ以上２μｍ以下である。
【０１００】
次に、図２９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜５７、有色薄膜４４、酸化シリコン膜５６および窒化シリコン膜５５を貫通する配線溝５８を形成する。配線溝５８の底部には、プラグ３５が露出している。
【０１０１】
続いて、図３０に示すように、配線溝５８内を含む酸化シリコン膜５７上にチタン／窒化チタン膜５９および銅膜６０を形成する。チタン／窒化チタン膜５９は、例えば、スパッタリング法を使用することにより形成でき、銅膜６０は、例えば、めっき法を使用して形成することができる。
【０１０２】
次に、図３１に示すように、酸化シリコン膜５７上に形成されている不要なチタン／窒化チタン膜５９および銅膜６０を、例えば、ＣＭＰ法によって除去することにより、配線溝５８に埋め込んだ埋め込み配線６１を形成することができる。このとき、埋め込み配線６１と同層に有色薄膜４４を形成することができる。すなわち、埋め込み配線６１と同層に形成されている層間絶縁膜に有色薄膜４４が形成されている。この場合も、有色薄膜４４よりも下層の構造を見えにくくすることができるので、半導体装置のセキュリティ性を向上させることができる。また、有色薄膜４４と同層に埋め込み配線６１が形成されているので、有色薄膜４４を除去する場合、埋め込み配線６１にもダメージを与えることになる。このため、半導体装置の解析を困難にすることができる。つまり、有色薄膜４４を埋め込み配線６１と同層に形成することにより、物理的なアタックに対する耐性も向上させることができる。
【０１０３】
図３１に示すように、埋め込み配線６１と有色薄膜４４は接触することになるので、有色薄膜４４は絶縁性を有する材料から形成する必要がある。一例として、上述したように、酸化コバルトを含有する酸化シリコン膜を使用することができる。
【０１０４】
この後の工程は、埋め込み配線を形成するシングルダマシン法あるいは埋め込み配線とプラグとを同時に形成するデュアルダマシン法を用いて配線層を形成するが、本実施の形態３では省略する。
【０１０５】
本実施の形態３では、第１配線層を構成する埋め込み配線６１と同層に有色薄膜４４を形成する例を示しているが、これに限らず、例えば、第２配線層と同層あるいは最上層配線層と同層に有色薄膜を形成するようにしてもよい。
【０１０６】
なお、前記実施の形態１、２では、アルミニウム膜を用いた配線について説明したが、銅配線を用いる場合であっても適用することができる。例えば、銅配線を形成する場合、配線は埋め込み配線となるが、複数層の埋め込み配線間に形成される層間絶縁膜に有色薄膜を用いてもよい。また、本実施の形態３では、銅配線を例に説明しているが、例えば埋め込み配線をアルミニウム膜から形成し、この埋め込み配線と同層に有色薄膜を形成するようにしてもよい。
【０１０７】
（実施の形態４）
前記実施の形態１〜３では有色薄膜を使用する例について説明したが、本実施の形態４では、屈折率の異なる複数の積層膜を使用して特定波長域のレーザ光を遮光する例について説明する。
【０１０８】
図３２は、本実施の形態４における半導体装置の断面を示す断面図である。図３２は、図５とほぼ同様であるので、異なる構成についてだけ説明する。図３２において、図５と異なる点は、最上層配線層を構成する配線４２と表面保護膜となる窒化シリコン膜４６の間に特定波長域のレーザ光を遮光する積層膜が形成されている点である。すなわち、配線４２上には、酸化シリコン膜６５、炭化シリコン膜６６および酸化シリコン膜６７が形成されている。酸化シリコン膜６５、６７と炭化シリコン膜６６とは屈折率が異なるので、その膜厚を調整することにより、特定波長域のレーザ光を遮光することができる。例えば、酸化シリコン膜６５、６７と炭化シリコン膜６６の膜厚を所望の値にすることにより、波長が５３２ｎｍの波長を有するレーザ光を減衰させる機能を有することができる。また、レーザ光の特定波長域は、これに限らず、例えば、２６６ｎｍ、３５５ｎｍ、１０６４ｎｍなどのレーザ光を減衰させる機能を有していてもよい。つまり、工業的に一般的に使用されるＮｄ：ＹＡＧレーザなどのレーザ光を減衰させる機能を有していればよい。
【０１０９】
このように屈折率の異なる積層膜からなる薄膜を形成することにより、レーザ光を用いたアタックに対する耐性を向上させることができ、半導体装置のセキュリティ性を向上させることができる。また、屈折率の異なる積層膜を表面保護膜よりも下層に設けることにより、除去が困難となり、物理的なアタックに対する耐性も向上させることができる。
【０１１０】
なお、本実施の形態４では、最上層配線層（配線４２）と表面保護膜（窒化シリコン膜４６）の間に屈折率の異なる積層膜を形成する例を示しているが、これに限らず、例えば、第２配線層（配線３９）と最上層配線層（配線４２）との間に屈折率の異なる積層膜を形成しても同様の効果が得られる。
【０１１１】
さらに、酸化シリコン膜６５、６７のいずれか一方に酸化コバルトを含有するようにして、有色薄膜とすることで、可視光を遮光する効果も得られる。すなわち、有色薄膜と炭化シリコン膜６６の屈折率の違いを利用して、特定波長域のレーザ光を減衰させることができ、かつ、有色薄膜により可視光を減衰することが可能となる。
【０１１２】
本実施の形態４では、屈折率の異なる積層膜として酸化シリコン膜と炭化シリコン膜を例に挙げて説明したが、これに限らず、屈折率の異なる膜であれば、適宜選択することができ、さらに膜厚を調整することにより、特定波長域のレーザ光を遮光することができる。
【０１１３】
本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【０１１４】
図６から図１２までは、前記実施の形態１と同様である。続いて、図３３に示すように、特定波長域の光を減衰させる薄膜を形成する。具体的には、配線４２ａ、４２ｂ上を含む酸化シリコン膜４０上に酸化シリコン膜６５を形成する。そして、酸化シリコン膜６５上に炭化シリコン膜６６を形成する。酸化シリコン膜６５および炭化シリコン膜６６は、例えば、ＣＶＤ法を使用することにより形成することができる。次に、図３４に示すように、炭化シリコン膜６６上に酸化シリコン膜６７を形成する。この酸化シリコン膜６７も、例えば、ＣＶＤ法を使用して形成することができる。
【０１１５】
このようにして、特定波長域の光を減衰させる薄膜を形成することができる。すなわち、屈折率の異なる酸化シリコン膜６５、炭化シリコン膜６６および酸化シリコン膜６７よりなる積層膜を形成することができる。このとき、積層膜のそれぞれの膜厚は所望の値になるように形成されており、特定波長域のレーザ光を減衰させる機能を有している。
【０１１６】
次に、図３５に示すように、酸化シリコン膜６７上に窒化シリコン膜４６を形成する。この窒化シリコン膜４６は表面保護膜として機能する膜であり、例えば、ＣＶＤ法を使用して形成することができる。
【０１１７】
次に、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜６５、炭化シリコン膜６６、酸化シリコン膜６７および窒化シリコン膜４６を貫通する開口部を形成する。このとき、開口部の底部には、配線４２ｂの一部が露出し、ボンディングパッド４７が形成される。以上のようにして、本実施の形態４における半導体装置を形成することができる。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１９】
前記実施の形態１〜４に示した技術と、例えば、アクティブシールド技術や、ダミー配線を形成する技術などと組み合わせることにより、さらに、半導体装置のセキュリティ性を向上させることができる。
【産業上の利用可能性】
【０１２０】
本発明は、ＩＣカードなどの半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２１】
【図１】本発明の実施の形態１におけるＩＣカードを示す全体平面図である。
【図２】図１のＡ−Ａ線で切断した断面を示す断面図である。
【図３】図２の変形例を示す断面図である。
【図４】半導体チップに形成されたそれぞれの素子のレイアウト構成を示した上面図である。
【図５】実施の形態１における半導体装置の断面を示す断面図である。
【図６】実施の形態１における半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】有色薄膜を形成する工程を説明するフローチャートである。
【図１６】図１４に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２における半導体装置の断面を示す断面図である。
【図２０】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】実施の形態２の変形例を示す断面図である。
【図２７】実施の形態２の変形例を示す断面図である。
【図２８】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態４における半導体装置の断面を示す断面図である。
【図３３】実施の形態４における半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１２２】
１  ＩＣカード
２  情報格納領域
３  溝
４  半導体チップ
５  パッケージ
５ａ  パッケージ基板
５ｂ  ボンディングワイヤ
５ｃ  封止樹脂
５ｄ  バンプ電極
１２  ＣＰＵ
１３  ＲＯＭ
１４  ＲＡＭ
１５  ＥＥＰＲＯＭ
１６  アナログ回路
１７  ボンディングパッド
２０  半導体基板
２１  素子分離領域
２２  ｐ型ウェル
２３  ｎ型ウェル
２４  ゲート絶縁膜
２５ａ  ゲート電極
２５ｂ  ゲート電極
２６  キャップ絶縁膜
２７  サイドウォール
２８  低濃度ｎ型不純物拡散領域
２９  高濃度ｎ型不純物拡散領域
３０  低濃度ｐ型不純物拡散領域
３１  高濃度ｐ型不純物拡散領域
３２  窒化シリコン膜
３３  酸化シリコン膜
３４  コンタクトホール
３５  プラグ
３６  配線
３７  酸化シリコン膜
３８  プラグ
３９  配線
４０  酸化シリコン膜
４１  プラグ
４２  配線
４２ａ  配線
４２ｂ  配線
４３  酸化シリコン膜
４４  有色薄膜
４４ａ  有色薄膜
４４ｂ  有色薄膜
４５  酸化シリコン膜
４６  窒化シリコン膜
４７  ボンディングパッド
５０  酸化シリコン膜
５１  酸化シリコン膜
５２  酸化シリコン膜
５３  酸化シリコン膜
５５  窒化シリコン膜
５６  酸化シリコン膜
５７  酸化シリコン膜
５８  配線溝
５９  チタン／窒化チタン膜
６０  銅膜
６１  埋め込み配線
６５  酸化シリコン膜
６６  炭化シリコン膜
６７  酸化シリコン膜
Ｑ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑ２  ｐチャネル型ＭＩＳＦＥＴ
【図１】
2007266083.tif 000003
【図２】
2007266083.tif 000004
【図３】
2007266083.tif 000005
【図４】
2007266083.tif 000006
【図５】
2007266083.tif 000007
【図６】
2007266083.tif 000008
【図７】
2007266083.tif 000009
【図８】
2007266083.tif 000010
【図９】
2007266083.tif 000011
【図１０】
2007266083.tif 000012
【図１１】
2007266083.tif 000013
【図１２】
2007266083.tif 000014
【図１３】
2007266083.tif 000015
【図１４】
2007266083.tif 000016
【図１５】
2007266083.tif 000017
【図１６】
2007266083.tif 000018
【図１７】
2007266083.tif 000019
【図１８】
2007266083.tif 000020
【図１９】
2007266083.tif 000021
【図２０】
2007266083.tif 000022
【図２１】
2007266083.tif 000023
【図２２】
2007266083.tif 000024
【図２３】
2007266083.tif 000025
【図２４】
2007266083.tif 000026
【図２５】
2007266083.tif 000027
【図２６】
2007266083.tif 000028
【図２７】
2007266083.tif 000029
【図２８】
2007266083.tif 000030
【図２９】
2007266083.tif 000031
【図３０】
2007266083.tif 000032
【図３１】
2007266083.tif 000033
【図３２】
2007266083.tif 000034
【図３３】
2007266083.tif 000035
【図３４】
2007266083.tif 000036
【図３５】
2007266083.tif 000037
【図３６】
2007266083.tif 000038