(57)【要約】      （修正有）【課題】発振の成長初期におけるパルス信号のスパイク状波形による悪影響を除去し得るパルス信号発生器及びクロック信号発生器を提供する。【解決手段】クロック信号ＣＬＫの平均の直流電圧値Ｖｄｕｔｙが所定の基準値ＶＲを超えたことを検出してこのことを表す第１の状態信号Ｄｉｎを形成する比較器１７と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力するＤフリップフロップ回路１８及びナンドゲート回路１４からなる論理回路とを有する。【選択図】図１
2007295410.tif 000002
【特許請求の範囲】
【請求項１】
パルス信号の平均直流電圧と所定の基準電圧とを比較してその結果を論理信号として出力する信号状態検出回路と、前記論理信号により前記パルス信号の出力を許容する論理回路とを有することを特徴とするパルス信号発生器。
【請求項２】
請求項１に記載するパルス信号発生器において、
前記信号状態検出回路は、前記パルス信号を積分してその平均直流電圧を出力する積分回路と、前記平均直流電圧と所定の基準電圧とを比較して前記論理信号を出力する比較器とを含むとともに、
前記論理回路は、前記論理信号を前記パルス信号と同期させて出力するフリップフロップ回路と、前記フリップフロップ回路の出力に基づき、前記パルス信号の出力を許容する論理ゲートとを含む構成としたことを特徴とするパルス信号発生器。
【請求項３】
請求項２に記載するパルス信号発生器において、
前記基準電圧は、当該パルス信号発生器の論理電圧を直列接続した抵抗により分割して設定されることを特徴とするパルス信号発生器。
【請求項４】
請求項２に記載するパルス信号発生器において、
前記基準電圧及び前記平均直流電圧をそれぞれ電圧変換回路を介してから前記比較器で比較することを特徴とするパルス信号発生器。
【請求項５】
請求項１乃至請求項４の何れか一つに記載するパルス信号発生器において、
前記信号状態検出回路の出力信号である前記論理信号の状態に応じて前記基準電圧を切換えることにより前記論理信号がヒステリシス特性を有するようにしたことを特徴とするパルス信号発生器。
【請求項６】
発振回路と、請求項１乃至請求項５の何れか一つに記載するパルス信号発生器とを有し、前記発振回路の出力パルス信号であるクロック信号を前記パルス信号発生器の入力とすることにより前記パルス信号発生器からクロック信号を出力するように構成したことを特徴とするクロック信号発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパルス信号発生器及びクロック信号発生器に関し、特に当該装置の動作時の特性改善に適用して有用なものである。
【背景技術】
【０００２】
現在トランジスタで構成される電子回路は、多種多用な電子装置に利用されている。この種の電子回路のうち基準パルス信号に同期して動作するものでは、基準パルス信号であるクロック信号を生成するクロック信号発生器が必須の構成要件となる。
【０００３】
ところで、従来技術に係るクロック信号発生器には、交流信号を入力とするＣＭＯＳトランジスタで構成したパルス信号発生器を有するものがある（例えば、特許文献１参照。）。この種のクロック信号発生器を図７に示す。同図に示すように、圧電発振回路ＯＳＣは水晶振動子Ｘｔａｌ、インバータ１、抵抗Ｒｆ、キャパシタＣｇ，Ｃｄ等からなり、その出力信号であるインバータ１の出力パルス信号をパルス信号発生回路ＰＧＯの初段のインバータ２に供給するようになっている。パルス信号発生回路ＰＧＯは、図８に示す一対のＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１から構成されるＣＭＯＳで形成したインバータ２乃至５を４段直列に接続したものである。
【０００４】
ここで初段のインバータ２の入力に圧電発振回路ＯＳＣの出力パルス信号であるクロック信号ＣＬＫを供給するように構成してある。
【０００５】
図９は上記クロック信号発生器の各部の波形を示す波形図であり、一点鎖線でインバータ２の反転電圧を、細い実線でインバータ１の出力電圧を、太い実線で当該クロック信号発生器の出力信号であるクロック信号をそれぞれ示している。同図に示すように、インバータ１の出力側の平均直流電圧とインバータ２の反転電圧とはずらしている。
【０００６】
これは次の理由による。すなわち、前記両インバータ１，２の反転電圧が等しいと、インバータ１の出力に微弱発振出力が現れた時点でその信号はインバータ５まで伝播する。ここで、インバータ５は大きなトランジスタで作られているので、これが動作を開始すると大きなノイズを発生する。このノイズの影響を発振部分が受けると発振の成長が阻害されて、異常発振が起きる。かかる異常発振を防止するためである。
【０００７】
一方、上述の如くインバータ１、２の反転電圧をずらして回路を構成すると、発振の成長初期には出力端子ＯＵＴから出力されるクロック信号ＣＬＫにスパイク状の波形が現れる。このような波形のクロック信号ＣＬＫがシステムの側の回路に入力されると当該回路の誤動作の原因になる。
【０００８】
【特許文献１】特開２００５−１２３７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記従来技術に鑑み、発振の成長初期におけるパルス信号のスパイク状波形による悪影響を除去し得るパルス信号発生器及びクロック信号発生器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成する本発明の第１の態様は、
パルス信号の平均直流電圧と所定の基準電圧とを比較してその結果を論理信号として出力する信号状態検出回路と、前記論理信号により前記パルス信号の出力を許容する論理回路とを有することを特徴とするパルス信号発生器である。
【００１１】
本発明の第２の態様は、
上記第１の態様に記載するパルス信号発生器において、
前記信号状態検出回路は、前記パルス信号を積分してその平均直流電圧を出力する積分回路と、前記平均直流電圧と所定の基準電圧とを比較して前記論理信号を出力する比較器とを含むとともに、
前記論理回路は、前記論理信号を前記パルス信号と同期させて出力するフリップフロップ回路と、前記フリップフロップ回路の出力に基づき、前記パルス信号の出力を許容する論理ゲートとを含む構成としたことを特徴とするパルス信号発生器である。
【００１２】
本発明の第３の態様は、
上記第２の態様に記載するパルス信号発生器において、
前記基準電圧は、当該パルス信号発生器の論理電圧を直列接続した抵抗により分割して設定されることを特徴とするパルス信号発生器である。
【００１３】
本発明の第４の態様は、
上記第２の態様に記載するパルス信号発生器において、
前記基準電圧及び前記平均直流電圧をそれぞれ電圧変換回路を介してから前記比較器で比較することを特徴とするパルス信号発生器である。
【００１４】
本発明の第５の態様は、
上記第１乃至第４の態様の何れか一つに記載するパルス信号発生器において、
前記信号状態検出回路の出力信号である前記論理信号の状態に応じて前記基準電圧を切換えることにより前記論理信号がヒステリシス特性を有するようにしたことを特徴とするパルス信号発生器である。
【００１５】
本発明の第６の態様は、
発振回路と、上記第１乃至第５の何れか一つに記載するパルス信号発生器とを有し、前記発振回路の出力パルス信号であるクロック信号を前記パルス信号発生器の入力とすることにより前記パルス信号発生器からクロック信号を出力するように構成したことを特徴とするクロック信号発生器である。
【発明の効果】
【００１６】
本発明によれば、パルス信号の平均の直流電圧値が所定の基準値を超えた後に論理回路でブロックしていたパルス信号を出力するようにしたので、発振の成長初期におけるパルス信号のスパイク状波形が当該パルス信号発生器から出力されるのをブロックするとともに、所定のデューティ近傍まで成長した後の良好な波形のパルス信号を出力することができる。
【００１７】
この結果、当該パルス信号発生器の出力信号であるパルス信号を供給する次段の回路の誤動作等の不都合を未然に防止することができる。
【発明を実施するための最良の形態】
【００１８】
以下本発明の実施の形態を図面に基づき詳細に説明する
＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係るクロック信号発生器を示す回路図である。同図に示すように、圧電発振回路ＯＳＣは、図７に示す従来技術のものと同様であり、水晶振動子Ｘｔａｌ、インバータ１、抵抗Ｒｆ、キャパシタＣｇ，Ｃｄ等からなり、インバータ１の出力パルス信号であるクロック信号ＣＬＫをパルス信号発生回路ＰＧＯの初段のインバータ１２に供給するようになっている。インバータ１２の出力はインバータ１３を介してナンドゲート回路１４の一方の入力となり、所定の論理処理がなされた後、インバータＩＮＶ１５を介して出力端子ＯＵＴから出力される。
【００１９】
本形態におけるパルス信号発生回路ＰＧＯは、圧電発振回路ＯＳＣの出力パルス信号であるクロック信号ＣＬＫを入力するとともに、第１の状態信号Ｄｉｎを形成する信号状態検出回路と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力する論理回路とを有する。
【００２０】
前記信号状態検出回路は、積分回路と比較器１７とを有している。これらのうち前記積分回路は、インバータ１２の出力を分岐させてインバータ１６で増幅したクロック信号ＣＬＫ（インバータ１３の出力信号と同様の信号）を抵抗Ｒ１０及びコンデンサＣ１０で積分してその平均の直流電圧、即ちクロック信号ＣＬＫのデューティに比例した平均直流電圧Ｖｄｕｔｙを出力する。ここで、抵抗Ｒ１０の抵抗値及びコンデンサＣ１０の容量で決まる時定数は、パルス信号の周期に対して十分大きな値に設定する。これにより平均直流電圧Ｖｄｕｔｙの電圧は、パルス信号の周期的変動が取り除かれて、ほぼ直流電圧になる。
【００２１】
比較器１７は平均直流電圧Ｖｄｕｔｙと所定の基準電圧ＶＲとを比較して平均直流電圧Ｖｄｕｔｙの電圧値が基準電圧ＶＲの電圧値を超えたとき、このことを表す第１の状態信号Ｄｉｎを出力する。ここで、基準電圧ＶＲはクロック信号ＣＬＫの論理電圧を供給している電源電圧ＶＤＤを直列に接続した２個の抵抗Ｒ１，Ｒ２で分割した分割比で設定する。すなわち、ＶＲ＝Ｒ２／（Ｒ１＋Ｒ２）・ＶＤＤで与えられ、その電圧値で当該クロック信号発生器の出力であるクロック信号ＣＬＫの最小のデューティが決定される。
【００２２】
前記論理回路は、Ｄフリップフロップ回路１８とナンドゲート回路１４とを有している。これらのうち、Ｄフリップフロップ回路１８は第１の状態信号ＤｉｎをＤ入力とし、且つインバータ１３の出力信号であるクロック信号ＣＬＫをクロック入力として第１の状態信号Ｄｉｎが立ち上がった後の最初のパルス信号の立ち上がりで立ち上がる第２の状態信号Ｄｏｕｔをその出力端子から出力する。ナンドゲート回路１４は、第２の状態信号ＤｏｕｔとＤフリップフロップ回路１８の入力信号であるクロック信号ＣＬＫとのナンド論理をとり、インバータ１５を介して出力端子ＯＵＴから出力する。
【００２３】
かかる本形態のクロック信号発生器の動作をその各部の波形を示す図２に基づいて説明する。圧電発振回路ＯＳＣからは図２（ａ）に示すようなクロック信号ＣＬＫが出力される。したがって、インバータ１３の出力信号も同波形のクロック信号となる。
【００２４】
一方、比較器１７では、図２（ｂ）に示すように、平均直流電圧Ｖｄｕｔｙと基準電圧ＶＲとが比較され、平均直流電圧Ｖｄｕｔｙ＞基準電圧ＶＲとなった時点を表す点Ｐ１で、図２（ｃ）に示すように、第１の状態信号Ｄｉｎが立ち上がる。
【００２５】
この結果、Ｄフリップフロップ回路１８の出力信号である第２の状態信号Ｄｏｕｔは、図２（ｄ）に示すように、点Ｐ１の直後のクロック信号ＣＬＫの立ち上がり時点を表す点Ｐ２と同期した点Ｐ３で立ち上がる信号となり、これがナンドゲート回路１４の一方の入力に供給される。
【００２６】
ナンドゲート回路１４ではクロック信号ＣＬＫと第２の状態信号Ｄｏｕｔとのナンド論理がとられる。この結果、インバータ１５を介して出力端子ＯＵＴから出力される信号は点Ｐ３以降のクロック信号ＣＬＫとなる。すなわち、点Ｐ３以前に発生するスパイク状のクロック信号ＣＬＫはブロックされ、次段の回路に供給されることはない。
【００２７】
＜第２の実施の形態＞
図３は本発明の第２の実施の形態に係るクロック信号発生器を示す回路図である。同図に示すように、本形態に係るスイッチング電源回路は、図１に示すスイッチング電源回路に電圧変換回路１９，２０を追加したものである。その他の構成は、図１に示すスイッチング電源回路と同一であるので、同一部分には同一番号を付し、重複する説明は省略する。
【００２８】
図３に示すように、平均直流電圧Ｖｄｕｔｙ及び基準電圧ＶＲは電圧変換回路１９，２０を介して所定の電圧変換を行った後、比較器１７に入力される。
【００２９】
ここで、電圧変換回路１９，２０は、図４に示すように、ドレインに電源電圧ＶＤＤが印加されたデプレッション型のＮＭＯＳトランジスタＮ１と、このＮＭＯＳトランジスタＮ１のソースに直列に接続した抵抗Ｒ２０とでそれぞれ形成してあり、平均直流電圧Ｖｄｕｔｙ及び基準電圧ＶＲを前記ＮＭＯＳトランジスタＮ１のゲートに入力端子Ｖｉｎを介して供給するとともに，ＮＭＯＳトランジスタＮ１と抵抗Ｒ２０との接続点で形成する出力端子Ｖｏｕｔを介して比較器１７の入力端子に接続してある。
【００３０】
かかる本形態によれば平均直流電圧Ｖｄｕｔｙ及び基準電圧ＶＲを比較器１７の動作入力電圧範囲に合わせこむことができる。すなわち、電源電圧ＶＤＤが比較器１７の最低動作電圧以下に低下した場合でも所定の比較動作を行い得る。
【００３１】
＜第３の実施の形態＞
図５は本発明の第３の実施の形態に係るクロック信号発生器を示す回路図である。同図に示すように、本形態に係るスイッチング電源回路は、図１に示すスイッチング電源回路にスイッチング手段であるＮＭＯＳトランジスタＮ２及び抵抗Ｒ３を追加したものである。その他の構成は、図１に示すスイッチング電源回路と同一であるので、同一部分には同一番号を付し、重複する説明は省略する。
【００３２】
図５に示すように、抵抗Ｒ３は抵抗Ｒ２に直列に接続され一端が設置してある。この抵抗Ｒ２，Ｒ３の接続点には、ソース側が接地されたＮＭＯＳトランジスタＮ２のドレイン側が接続してある。また、ＮＭＯＳトランジスタＮ２のゲートには比較器１７の出力側Ｄの電圧が印加されている。
【００３３】
かくして、ＮＭＯＳトランジスタＮ２のオン・オフ状態により平均直流電圧Ｖｄｕｔｙと比較する基準電圧が変化する。すなわち、ＮＭＯＳトランジスタＮ２がオン状態では、図１に示す場合と同様に基準電圧ＶＲ１＝ＶＲ＝Ｒ２／（Ｒ１＋Ｒ２）・ＶＤＤとなるのに対し、ＮＭＯＳトランジスタＮ２がオフ状態では、基準電圧ＶＲ２＝（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）・ＶＤＤとなる。したがって、平均直流電圧Ｖｄｕｔｙと出力側Ｄの電圧との特性は図６に示す通りとなる。すなわち、比較器１７の出力信号である第１の状態信号Ｄｉｎの状態に応じて基準電圧ＶＲ１乃至ＶＲ２を切換えることにより比較器１７がヒステリシス特性を有するように構成してある。
【００３４】
かかる本形態によれば、ヒステリシス特性を持たせることができるので、平均直流電圧Ｖｄｕｔｙの揺らぎに対しても安定的な回路動作が保証される。
【００３５】
なお、同様のヒステリシス効果は、比較器１７のオフセット電圧を変化させる方式であっても得ることができる。
【産業上の利用可能性】
【００３６】
本発明はパルス信号を利用する通信等の産業分野で良好に利用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施の形態に係るクロック信号発生器を示す回路図である。
【図２】図１の各部の波形を示す波形図である。
【図３】本発明の第２の実施の形態に係るクロック信号発生器を示す回路図である。
【図４】図３に示す電圧変換回路の具体的な構成を示す回路図である。
【図５】本発明の第３の実施の形態に係るクロック信号発生器を示す回路図である。
【図６】図５に示すクロック信号発生器のヒステリシス特性を示す特性図である。
【図７】従来技術に係るクロック信号発生回路を示す回路図である。
【図８】図７に示すクロック信号発生器のインバータの具体的な回路構成図である。
【図９】図７の各部の波形を示す波形図である。
【符号の説明】
【００３８】
ＯＳＣ        圧電発振回路
ＰＧＯ        パルス信号発生回路
１２，１３，１５，１６        インバータ
１４        ナンドゲート回路
１７        比較器
１８        Ｄフリップフロップ回路
【図１】
2007295410.tif 000003
【図２】
2007295410.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007295410.tif 000008
【図７】
2007295410.tif 000009
【図８】
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【図９】
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