(57)【要約】【課題】  通電の初期には比較的高い電圧を電磁弁に印加し、その後、通電初期の電圧よりも低い電圧に切り換えるように構成された電磁弁の駆動回路において、駆動回路に劣化や故障が生じても、通電初期の電圧が電磁弁へ長時間印加されることがなく、長期にわたって信頼性を維持できる駆動回路を提供することを目的とする。【解決手段】  第一ＦＥＴ１２を介して、電磁弁３に第一電圧を印加する第一電圧印加回路１と、第二ＦＥＴ１４を介して、電磁弁３に第一電圧より低い第二電圧を印加する第二電圧印加回路２とを備え、第一電圧印加回路１には、第一電圧の印加に伴って電位をチャージし、所定の時間後にチャージされた電位を第一ＦＥＴ１２に印加し、電磁弁３への通電を停止させる保護回路Ｐが備えられている。【選択図】  図１
2007295346.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴを介して励磁コイルへの通電、非通電を切り換えて電磁弁の作動と停止を制御する電磁弁の駆動回路において、
第一ＦＥＴを介して、前記励磁コイルに第一電圧を印加する第一電圧印加回路と、
第二ＦＥＴを介して、前記励磁コイルに前第一電圧より低い第二電圧を印加する第二電圧印加回路と、
を備え、
所定の周期毎に、前記第一電圧印加回路及び前記第二電圧回路の作動と停止を切り換えて、前記第一電圧を印加した後に前記第二電圧を印加するように構成され、
前記第一電圧印加回路には、前記第一電圧の印加に伴って電位をチャージし、所定の時間後に該チャージされた電位を前記第一ＦＥＴに印加し、前記励磁コイルへの通電を停止させる保護回路が備えられている、
ことを特徴とする電磁弁の駆動回路。
【請求項２】
前記第一ＦＥＴがＰチャンネルＦＥＴであって、
該第一ＦＥＴのドレインとソース間が通電されて該ドレインが前記励磁コイルに接続され、
前記第一ＦＥＴのゲートが前記保護回路に接続され、該ゲートに前記チャージされた電位が印加された際に、該ドレインと前記ソース間の通電を遮断するように構成されている、
ことを特徴とする請求項１に記載の電磁弁の駆動回路。
【請求項３】
前記保護回路が、前記ゲートに対して直列に接続されたコンデンサと、
該コンデンサを介して前記ゲートとは反対側において該コンデンサの一端に接続され、該コンデンサの一端に所定の電位を発現させる抵抗と、
該コンデンサの他端に接続され、前記ゲートに印加される電位を所定値以下に抑制するダイオードと、
によって構成されていることを特徴とする請求項１又は請求項２に記載の電磁弁の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソレノイドコイルに通電を行って電磁弁の開閉を制御する電磁弁の駆動回路に関する。
【背景技術】
【０００２】
電磁弁は、磁性体からなる固定子と、該固定子の周囲に巻き付けられたソレノイドコイル（以下、励磁コイルという）と、固定子と同軸上に配設されて軸方向に可動する可動子と、可動子を固定子から離間するように付勢するスプリングとによって構成され、励磁コイルに通電し、固定子に磁力を発現させて可動子を固定子に向かって引き付け、可動子を軸方向に往復運動させて弁の開閉を行うように構成されている。
【０００３】
そして、前述の電磁弁の開閉を制御する駆動回路は、励磁コイルに通電する際に、励磁コイルの温度上昇を抑制しつつ可動子の応答速度（スライド動作）を向上させるために、通電の初期には比較的高い電圧を励磁コイルに印加し、その後、通電の初期の電圧よりも低い電圧に切り換えるように構成されているものがある（例えば、特許文献１参照）。
【特許文献１】特開２００６-１７１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来例のように、通電の初期には比較的高い電圧を励磁コイルに印加し、その後、通電初期の電圧よりも低い電圧に切り換えるように構成されている電磁弁の駆動回路によれば、通電初期の電圧の印加時間を制御する駆動回路に劣化や故障が生じて通電初期の電圧による電磁弁の駆動が長時間続くと、電磁弁が発熱して火災の原因となる虞があった。
【０００５】
そこで、本発明は、通電の初期には比較的高い電圧を電磁弁に印加し、その後、通電初期の電圧よりも低い電圧に切り換えるように構成された電磁弁の駆動回路において、通電初期の電圧の印加時間を制御する駆動回路に劣化や故障が生じても、通電初期の電圧が電磁弁へ長時間印加されることがなく、電磁弁の焼損を低減でき、延いては、火災などの災害を防止でき、長期にわたって安全性を維持できる電磁弁の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
かかる目的を達成するためになされた請求項１に記載の発明は、ＦＥＴを介して励磁コイルへの通電、非通電を切り換えて電磁弁の作動と停止を制御する電磁弁の駆動回路において、第一ＦＥＴを介して、前記励磁コイルに第一電圧を印加する第一電圧印加回路と、第二ＦＥＴを介して、前記励磁コイルに前第一電圧より低い第二電圧を印加する第二電圧印加回路と、を備え、所定の周期毎に、前記第一電圧印加回路及び前記第二電圧回路の作動と停止を切り換えて、前記第一電圧を印加した後に前記第二電圧を印加するように構成され、前記第一電圧印加回路には、前記第一電圧の印加に伴って電位をチャージし、所定の時間後に該チャージされた電位を前記第一ＦＥＴに印加し、前記励磁コイルへの通電を停止させる保護回路を備えられている、ことを特徴とする。
【０００７】
請求項１に記載の電磁弁の駆動回路は、第一電圧印加回路には、第一電圧の印加に伴って電位をチャージし、所定の時間後にチャージされた電位を第一ＦＥＴに印加し、励磁コイルへの通電を停止させる保護回路を備えられているので、万が一第一電圧の印加時間を制御する第一電圧印加回路に劣化や故障が生じて第一電圧の印加時間が所定時間を越えた際に、通電初期の第一電圧による電磁弁の駆動が所定時間を越えて長時間続くことがなく、電磁弁の焼損を低減でき、延いては、火災などの災害を防止でき、長期にわたって安全性を維持できる。
【０００８】
また、請求項１に記載の電磁弁の駆動回路は、請求項２に記載の発明のように、前記第一ＦＥＴがＰチャンネルＦＥＴであって、該第一ＦＥＴのドレインとソース間が通電されて該ドレインが前記励磁コイルに接続され、前記第一ＦＥＴのゲートが前記保護回路に接続され、該ゲートに前記チャージされた電位が印加された際に、該ドレインと前記ソース間の通電を遮断するように構成されていることにより、万が第一電圧の印加時間が所定時間を越えた際に、励磁コイルへの電圧印加を停止し、延いては電磁弁の駆動を停止させることができる。
【０００９】
また、請求項１又は請求項２に記載の電磁弁の駆動回路は、請求項３に記載の発明のように、前記保護回路が、前記ゲートに対して直列に接続されたコンデンサと、該コンデンサを介して前記ゲートとは反対側において該コンデンサの一端に接続され、該コンデンサの一端に所定の電位を発現させる抵抗と、該コンデンサの他端に接続され、前記ゲートに印加される電位を所定値以下に抑制するダイオードと、によって構成されていることにより、コンデンサにチャージされた電位を第一ＦＥＴに印加でき、且つ、この際の電位が第一電圧よりも過渡に大きくならないように制限できて、第一ＦＥＴの損傷を防止できる。
【発明の効果】
【００１０】
本発明の電磁弁の駆動回路は、第一電圧印加回路には、第一電圧の印加に伴って電位をチャージし、所定の時間後にチャージされた電位を第一ＦＥＴに印加し、励磁コイルへの通電を停止させる保護回路を備えられているので、万が一第一電圧の印加時間を制御する第一電圧印加回路に劣化や故障が生じて第一電圧の印加時間が所定時間を越えた際に、通電初期の第一電圧による電磁弁の駆動が長時間続くことがなく、電磁弁の焼損を低減でき、延いては、火災などの災害を防止でき、長期にわたって安全性を維持できる。
【００１１】
また、本発明の電磁弁の駆動回路は、第一ＦＥＴがＰチャンネルＦＥＴであって、第一ＦＥＴのドレインとソース間には第一電圧が印加されてドレインが励磁コイルに接続され、第一ＦＥＴのゲートが保護回路に接続され、ゲートにチャージされた電位が印加された際に、ドレインとソース間の通電が遮断するように構成されていることにより、万が第一電圧の印加時間が所定時間を越えた際に、電磁弁の駆動を停止させることができる。
【００１２】
また、本発明の電磁弁の駆動回路は、保護回路が、ゲートに対して直列に接続されたコンデンサと、このコンデンサを介してゲートとは反対側においてコンデンサの一端に接続され、コンデンサの一端に所定の電位を発現させる抵抗と、コンデンサの他端に接続され、ゲートに印加される電位を所定値以下に抑制するダイオードとによって構成されていることにより、コンデンサに電位をチャージしてこの電位を第一ＦＥＴに印加でき、且つ、この際の電位が第一電圧よりも過渡に大きくならないように制限でき、第一ＦＥＴの損傷を防止できる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の電磁弁の駆動回路の一実施例を図面にもとづいて説明する。図１は電磁弁の駆動回路を表す図、図２は図１の駆動回路の各接点部における電圧波形を表したタイムチャートである。
【００１４】
本実施例における電磁弁（図１の符号３）は、公知の通り、磁性体からなる固定子と、該固定子の周囲に巻き付けられた励磁コイルと、固定子と同軸上に配設されて軸方向に可動する可動子と、可動子を固定子から離間するように付勢するスプリングとによって構成され、励磁コイルに通電し、固定子に磁力を発現させて可動子を固定子に向かって引き付け、可動子を軸方向に往復運動させて弁の開閉を行うように構成されている。
【００１５】
図１に表したように、電磁弁３の駆動回路１００は、第一電圧印加回路１及び第二電圧印加回路２を介して、電磁弁３の励磁コイルに所定の電圧が印加され、電磁弁３の開閉を行うように構成されている。また、この駆動回路１００は、図１及び図２（ｃ）に表したように、電磁弁３の励磁コイルに通電する際に、通電開始の所定時間ｔ１においては第一電圧印加回路１を介して、励磁コイルに第一電圧Ｖ１を印加し、その後、第一電圧印加回路１を遮断すると共に第二電圧印加回路２を作動させ第二電圧Ｖ２を印加するように、インバータ（Ｉｎｖｅｒｔｅｒ）４、２４を介して図示されないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）によって制御されている。
【００１６】
次に、第一電圧印加回路１、第二電圧印加回路２は、ＯＮ／ＯＦＦの周期がインバータ４、２４を介してＣＰＵに制御され、その周期に応じた指令信号がフォトカップラ（Ｐｈｏｔｏｃｏｕｐｌｅｒ）１５、１６を介してＦＥＴ１２、１４に入力され、その指令信号が第一ＦＥＴ１２、第二ＦＥＴ１４に入力され、第一ＦＥＴ１２、第二ＦＥＴ１４を介して、第一電圧Ｖ１及び第二電圧Ｖ２が電磁弁３の励磁コイルに印加される。
【００１７】
また、フォトカップラ１５、１６は、公知の通り、発光素子と受光素子とを組み合わせて、電気信号を入力（発光素子）側から出力（受光素子）側に送るように構成され、抵抗５、６、２５、２６を介して、発光素子に所定の電流が印加される。
【００１８】
そして、第一電圧印加回路１、第二電圧印加回路２は、夫々、インバータ４、２４を介してＨｉｇｈレベルの信号がフォトカップラ１５、１６に入力されると、フォトカップラ１５、１６の入力側ａ点がＬｏｗレベルの信号になって第一ＦＥＴ１２、第二ＦＥＴ１４に出力され、第一ＦＥＴ１２、第二ＦＥＴ１４におけるゲートＧとソースＳ間に負の電圧Ｖｇ−ｓが印加され、第一ＦＥＴ１２、第二ＦＥＴ１４がスイッチングして電磁弁３の励磁コイルにＶ１、Ｖ２の電圧が印加される。
【００１９】
この際、第一ＦＥＴ１２及び第二ＦＥＴ１１４がＰチャンネルＦＥＴであって、第一ＦＥＴ１２、第二ＦＥＴ１４のゲートＧに負の電圧が印加された際に、ドレインＤとソースＳ間が通電されて電磁弁３の励磁コイルに電圧が印加され、一方、ゲートＧに印加される電圧が、ソースＳと略同電位又は電位ゼロの際に、ドレインＤとソースＳ間が絶縁されて、励磁コイルへの電圧の印加が遮断される。
【００２０】
また、ゲートＧとソースＳ間のＶｇ−ｓは、フォトカップラ１５、１６の出力側の電圧（第一電圧印加回路においてはｃ点の電圧）をＶｃ、抵抗１１、１８の抵抗値をＲ１、抵抗１２、１７の抵抗値をＲ２とすると、第一電圧印加回路１においては、Ｖｇ−ｓ＝−（Ｅ２−Ｖｃ）Ｒ１／（Ｒ１＋Ｒ２）＝−Ｅ２Ｒ１／（Ｒ１＋Ｒ２）の式より算出でき、第二電圧印加回路２においては、前述の式中のＥ２をＥ３に代えてＶｇ−ｓを算出できる。また、Ｖｇ−ｓは、第一ＦＥＴ１２のソースＳとドレインＤ間の通電を遮断するゲートＧの電圧（所謂、ゲートしきい値電圧である）よりも十分に大きな値になるように設定されている。
【００２１】
次に、第一電圧印加回路１は、万が一、電磁弁３の励磁コイルへの通電が所定の時間ｔ１を越えた際に、ＦＥＴ１２の作動を停止して励磁コイルへの通電を遮断する保護回路Ｐを備えている。
【００２２】
保護回路Ｐは、ゲートＧに対して直列に接続されたコンデンサ９と、コンデンサ９を介してゲートＧとは反対側においてコンデンサ９の一端に接続され、コンデンサ９の一端に所定の電位を発現させるプルアップ抵抗７と、コンデンサ９の他端に接続され、ゲートＧに印加される電位を所定値以下に抑制するダイオード８とによって構成されている。
【００２３】
次に、第一電圧印加回路１における保護回路Ｐの動作を、図２に基づいて記載する。
【００２４】
先ず、図２（ａ）に表したように、フォトカプラ１５からの出力が正常に動作している場合は、保護回路Ｐが作動する前にインバータ４を介して入力されたＣＰＵの指令信号にもとづき、ｄ点の電圧が所定の時間ｔ１及び所定の周期Ｔで発現し、電磁弁３の作動が正常に維持される。この際、ｂ点の電圧のＨＩｇｈレベル、Ｌｏｗレベルの変化に対応し、ｃ点の電圧がＨＩｇｈレベル、Ｌｏｗレベルに変化し、ｄ点の電圧がその反対にＬｏｗレベル、Ｈｉｇｈレベルに変化する。また、ｃ点においての電圧Ｖｆは、ダイオード８の順方向電圧であってゼロに近い値である。
【００２５】
次に、図２（ｂ）に表したように、保護回路Ｐは、フォトカプラ１５からの出力に異常が生じ、ｂ点のＬｏｗレベルの電圧が所定時間ｔ１を越えて継続する際には、コンデンサ９に蓄積された電位が所定の電位に至った際に、第一ＦＥＴ１２のゲートＧに印加されて、第一ＦＥＴ１２におけるソースＳとドレインＤ間を絶縁し、電磁弁３の励磁コイルへの通電を遮断する。
【００２６】
保護回路Ｐが作動する時間ｔ２（秒）は、第一ＦＥＴ１２のソースＳとドレインＤ間の通電を遮断するゲートＧの電圧（所謂、ゲートしきい値電圧である）をＶｔｈ、コンデンサＣの静電容量をＣ１とすれば、ｔ２＝Ｃ１（Ｒ１＋Ｒ２）Ｌｏｇｅ（1−（Ｅ２Ｒ１−Ｖｔｈ（Ｒ１＋Ｒ２）／Ｅ２Ｒ１）の算式を用いて設定できる。この際の単位は、ｔ２が秒、Ｃ１がファラッド、Ｅ２、Ｖｔｈがボルト、Ｒ１、Ｒ２がオームである。
【００２７】
以下に、前記の構成を有する実施例の電磁弁３の駆動回路１００の作用効果を記載する。
【００２８】
本実施例の電磁弁３の駆動回路１００は、第一電圧印加回路１には、電磁弁３に対する第一電圧Ｖ１の印加に伴って、電位をチャージし、所定の時間後にチャージされた電位を第一ＦＥＴ１２に印加し、励磁コイルへの通電を停止させる保護回路Ｐが備えられているので、万が一、第一電圧Ｖ１の印加時間を制御する第一電圧印加回路１に劣化や故障が生じて第一電圧Ｖ１の印加時間が所定時間ｔ１を越える場合に、電磁弁３への通電を停止させることができる。そして、これにより、本実施例の電磁弁の駆動回路１００は、通電初期の第一電圧による電磁弁３への通電が所定の時間を越えて長時間続くことがなく、電磁弁３の焼損を低減でき、延いては、火災などの災害を防止でき、長期にわたって安全性を維持できる。
【００２９】
また、本実施例の電磁弁３の駆動回路１００は、第一ＦＥＴ１２がＰチャンネルＦＥＴであって、第一ＦＥＴ１２のドレインＤとソースＳ間には第一電圧Ｅ２が印加されてドレインＤが励磁コイルに接続され、第一ＦＥＴ１２のゲートＧが保護回路Ｐに接続され、コンデンサ９にチャージされた電位がゲートＧに印加された際に、ドレインＤとソースＳ間の通電が遮断するように構成されていることにより、万が第一電圧Ｖ１の印加時間が所定時間を越える際に、第一電圧Ｖ１の印加を停止させることができる。
【００３０】
また、本実施例の電磁弁の駆動回路１００は、保護回路Ｐが、ゲートＧに対して直列に接続されたコンデンサ９と、このコンデンサ９を介してゲートＧとは反対側においてコンデン９サの一端に接続され、コンデンサ９の一端に所定の電位を発現させる抵抗７と、コンデンサ９の他端に接続され、ゲートＧに印加される電位を所定値以下に抑制するダイオード８とによって構成されていることにより、コンデンサ９に電位をチャージしてこの電位を第一ＦＥＴ１２に印加でき、且つ、この際の電位が第一電圧Ｖ１よりも過渡に大きくならないように制限でき、第一ＦＥＴ１２の損傷を防止できる。
【００３１】
以上、本発明の一実施例について説明したが、本発明は、前記実施例に限定されるものでなく、種各の態様を取ることができる。
【図面の簡単な説明】
【００３２】
【図１】電磁弁の駆動回路を表す図である。
【図２】図１の駆動回路の各接点部における電圧波形を表したタイムチャートである。
【符号の説明】
【００３３】
１…第一電圧印加回路、２…第二電圧印加回路、３…電磁弁、４，２４…インバータ、５，６，７，１０，１１，１７，１８，２５，２６…抵抗、８…ダイオード、９…コンデンサ、１２…第一ＦＥＴ、１４…第二ＦＥＴ、１５，１６…フォトカップラ、Ｇ…ゲート、Ｓ…ソース、Ｄ…ドレイン、Ｐ…保護回路、１００…駆動回路。
【図１】
2007295346.tif 000003
【図２】
2007295346.tif 000004