(57)【要約】【課題】複数のメタル層を有するASICにおいて、最も内側の層にある予備ロジックの配線に対してリペアツールがアクセスできるような構成の提供。【解決手段】ASIC(10)は、基板層(30)と、少なくとも一つのメタル層(32)と、オペレーショナルブロック(14)とを含む。メタル層(32)は基板層(30)の上方に形成される。オペレーショナルブロック(14)は、基板層(30)及びメタル層(32)に形成され、2次元境界(16)によって規定可能である。オペレーショナルブロック(14)は、複数のオペレーショナルロジックゲート(20)と、予備のロジックゲートの第1サブグループ(22)と、予備のロジックゲートの第2サブグループ(24)と、オペレーショナル配線(40)と、予備のゲート配線(42)とを含む。オペレーショナルロジックゲート(20)、第1サブグループ(22)及び第2サブグループ(24)は、基板層上に形成され、第1サブグループ(22)は、第2サブグループ(24)から間隔をおいて配置される。【選択図】図３Ｂ
2007053118.tif 000002
【特許請求の範囲】
【請求項１】
特定用途向け集積回路（10）であって、
基板層（30）と、
前記基板層（30）の上方に形成された少なくとも一つのメタル層（32）と、
前記基板層（30）および前記メタル層（32）に形成されて２次元境界（16）によって規定可能なオペレーショナルブロック（14）とを含み、前記オペレーショナルブロック（14）が、
複数のオペレーショナルロジックゲート（20）と、
予備のロジックゲートの第１サブグループ（22）と、
予備のロジックゲートの第２サブグループ（24）と、
前記基板層（30）の上で前記第１サブグループ（22）が前記第２サブグループ（24）から間隔をおいて配置されていることと、
前記オペレーショナルロジックゲート（20）を相互接続して前記オペレーショナルブロック（14）を構成し所望の動作を実行する、前記メタル層（32）に形成されたオペレーショナル配線（40）と、
前記少なくとも一つのメタル層（32）に前記オペレーショナル配線（40）とは別に形成されて、前記第１サブグループ（22）の予備のロジックゲートの少なくとも一つを前記第２サブグループ（24）の予備のロジックゲートの少なくとも一つに接続する予備のゲート配線（42）と、
を含む、特定用途向け集積回路（10）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特定用途向け集積回路（ＡＳＩＣ）に関する。より具体的には、本発明は、容易にアクセス可能な予備のゲート配線を有するＡＳＩＣ、特に複数のメタル層のＡＳＩＣに関する。
【０００２】
【従来の技術】
特定用途向け集積回路（ＡＳＩＣ）は、コンピュータシステムのようなある用途または製品用に特に設計されたマイクロエレクトロニクス集積回路チップである。ＡＳＩＣは、単一の半導体基板に、各々がマイクロプロセッサ動作、メモリ動作、さまざまなインタフェース動作（たとえばメモリインタフェース、プロセッサインタフェース）などのような一つまたは複数の所望の動作を実行するように設計されたいくつかの異なる集積回路の等価物を形成する。その場合、効果的には、ＡＳＩＣは、各々が所望の演算能力を有する一つまたは複数のオペレーショナルゾーンまたは「ブロック」によって規定可能である。
【０００３】
ＡＳＩＣのオペレーショナルブロックは、典型的には、所望の演算（単数または複数）を実行するために必要とされる何千という個々のロジックゲートを含むように設計されている。これらのロジックゲート（または「オペレーショナルロジックゲート」）は、既知の半導体製造技術にしたがって一つの基板層に形成される。オペレーショナルロジックゲートは、広い範囲の形式をとることができ、且つさまざまな回路構造を含むことができる。ひとたび形成されると、これらのさまざまなオペレーショナルロジックゲートは、基板の最上部に形成されたメタル層（単数または複数）内にルーティングされた配線によって、最終的に相互接続される。オペレーショナルブロックのサイズを最適化するように、特定のオペレーショナルブロックに関連したさまざまなオペレーショナルロジックゲートは、互いに比較的非常に接近して配置される。オペレーショナルロジックゲートを密に実装することによって、個々の配線「ラン（run）」を含む相互接続配線の長さが最小化される。この一般的な設計概念にしたがって、特定のブロックの全オペレーショナルロジックゲートが比較的小さなエリア内に形成され、それによって全オペレーショナルロジックゲートがその内部に位置する境界を規定する。特定のオペレーショナルブロックに関連する境界は物理的にはチップ上に現れず、その代わりに抽象的に存在する。
【０００４】
ＡＳＩＣおよび各々の個々のオペレーショナルブロックを適切に設計して構成するためにあらゆる努力がなされる一方で、性能上の問題が相変わらず発生し得る。たとえば、オペレーショナルブロックが所望の動作（単数または複数）を実行しない場合があったり、ロジックの「バグ」が特定される場合があったり、ロジックの変更が必要とされたり、一つまたは複数のロジックゲートまたは配線が欠陥を有している場合があったり、などである。チップ全体を廃棄する代わりに、典型的には補修が施されて、特定された問題を修正する。ＡＳＩＣの補修を容易にするために広く採用されている技術は、多数の予備のロジックゲートをオペレーショナルブロックじゅうにランダムに分散して配置することである。ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、インバータ、フリップフロップ、およびレジスタのようなさまざまな異なるロジックゲートが、典型的に提供される。予備のロジックゲートは、オペレーショナルロジックゲートと同様に、メタル層（単数または複数）を介して互いにワイヤ接続される。オペレーショナルブロックのレイアウトに予備のロジックゲートを設けることによって、ロジックの変更が必要とされるか、または所望されるときに、その問題を修正できる一つまたは複数の予備のロジックゲートを特定して、オペレーショナルロジックゲート回路へ組み込むことができる。すでに予備のロジックゲートの間に配線が存在しているので、所望の予備のロジックゲート（単数または複数）が機能性チップロジックにワイヤ接続される箇所は、これらのワイヤに沿って存在することになる可能性が高い。
【０００５】
上述の補修配線を形成するために有用な一つの容易に利用可能な技術は、集束イオンビーム（ＦＩＢ）と呼ばれる。ＦＩＢ技術は、迅速なデバイス変更を実行することによって、集積回路の設計およびデバッグにおける援助として使用されることができる。Ｇａイオンビームがチップの表面上に集束されてスキャンされる。イオンビームと試料との相互作用が表面からの原子の放出（スパッタリング）をもたらす結果となり、これが埋め込まれた配線ラインを露出して最終的に他の回路要素に対して切断／取付のために使用される。穴（ホール）および切断部は、非常に正確に（約０．１μｍ以内で）配置されることができ、且つ埋込層に達することができる。逆に、有機金属ガスが存在する状態で実行される場合、ＦＩＢはメタル層またはワイヤを堆積するように実施されることができる。そして次に、この形成されたメタル層または配線を使用して、一つの装置から他の装置への接続を行うことができる。
【０００６】
ＦＩＢ補修技術はきわめて実行可能であるが、ある制約の存在が明らかにされている。とりわけ、ＡＳＩＣ技術は、半導体基板層上における複数のメタル層の使用を必要とするように発展してきている。たとえば、現在のチップデザインは６つのメタル層を採用する。さまざまなオペレーショナルロジックゲートならびに予備のロジックゲートを接続する配線は、一つまたは複数のこれらのメタル層に沿って形成される。典型的には、各々の連続するメタル層が形成される際に、自動ルーティングツールが個々の配線を決定してルーティングする。統計的に述べれば、自動ルーティングツールは、接近して配置されたロジックゲートに対する相互接続配線を最も内側のメタル層の一つに沿ってルーティングまたは配置する可能性が非常に高い。このため、ランダムに分散して配置された予備のロジックゲートでは、関連する相互接続配線が最も外側のメタル層の一つまで確実に伸びるようにすることは不可能である。その代わりに自動ルーティングツールは、配線位置を最も内側のメタル層の一つに「最適化」する。したがって、オペレーショナルブロック密度もまた最適化されるが、ＦＩＢ補修を実行する能力が非常に妨げられることがある。一般的に述べると、ＦＩＢは、最も外側のメタル層、ならびにその最も外側のメタル層の直下のメタル層に位置する配線には、アクセスすることができる。さらに、ＦＩＢは、中間メタル層にアクセスできることがある。しかしながら、ＦＩＢは、４つまたはそれ以上のメタル層の下に形成されたもののような内側メタル層には、到達することができない。要するに、ＦＩＢ技術は、ＡＳＩＣの頂部のいくつかのメタル層中の配線にしか到達することができない。６つまたはそれ以上のメタル層が使用される場合、最も内側のメタル層上に形成された配線によって接続される予備のロジックゲートは、その配線がＦＩＢによってアクセス不可能であるので、本質的に役に立たない。
【０００７】
【発明が解決しようとする課題】
集積回路技術は、発展および改良され続けている。ＡＳＩＣの設計ならびにこれらのチップの製造の複雑さは、指数関数的に増加している。この点に関して、予見できないロジックの性能上の問題に対処するために予備のロジックゲートの利用可能性は、依然として必要とされている。しかし、現時点で使用されているＡＳＩＣオペレーショナルブロック設計技術は、特に複数のメタル層の設計に対して、予備のロジックゲートを使用できなくすることがある。したがって、リペアツールによるアクセス可能性を確保するように、最大限の効果が得られるように配置された予備のロジックゲートを含むＡＳＩＣオペレーショナルブロックの設計、ならびにこの所望の構成を確保するための方法に対する必要性が存在している。結果として得られるＡＳＩＣは、コンピュータシステムを含む数多くの装置にとって、非常に有用である。
【０００８】
【課題を解決するための手段】
本発明のある側面は、特定用途向け集積回路を提供する。このＡＳＩＣは、基板層と、少なくとも一つのメタル層と、オペレーショナルブロックとを含む。メタル層は、基板層の上方に形成される。オペレーショナルブロックは、基板層およびメタル層に形成されて、２次元境界によって規定可能である。これに留意して、オペレーショナルブロックは、複数のオペレーショナルロジックゲートと、予備のロジックゲートの第１サブグループと、予備のロジックゲートの第２サブグループと、オペレーショナル配線と、予備のゲート配線とを含む。オペレーショナルロジックゲートおよび予備のロジックゲートは、基板層に形成されて境界内に配置される。さらに、第１サブグループは、第２サブグループから間隔をおいて配置される。オペレーショナル配線はメタル層に形成され、オペレーショナルロジックゲートを相互接続してオペレーショナルブロックを構成し所望の動作を実行する。最後に、予備のゲート配線がメタル層に形成される。この点に関して、予備のゲート配線は、オペレーショナル配線とは別であって、第１サブグループの予備のロジックゲートの少なくとも一つを第２サブグループの予備のロジックゲートの少なくとも一つに接続する。ある好適な実施形態では、オペレーショナルブロック境界が主寸法を規定し、第１サブグループと第２サブグループとの間の間隔が主寸法の少なくとも１／２である。他の実施形態では、ＡＳＩＣは、基板層の上方に順に形成された第１、第２、第３、第４、第５、および第６のメタル層を含んでおり、第１のメタル層が、基板層に隣接した内側メタル層である。この構成の場合、予備のゲート配線の少なくとも一部が、第５のメタル層まで伸びている。第１および第２サブグループをオペレーショナルブロック境界内に適切に間隔をおいて配置することによって、結果として得られる予備のゲート配線は、ＦＩＢのようなリペアツールによってアクセス可能になる。
【０００９】
本発明の他の側面は、特定用途向け集積回路を含むカスタムコンピュータシステムに関する。ある実施形態では、このＡＳＩＣは、処理動作および／またはメモリ動作のようなカスタムコンピュータシステムの所望の動作を実行するように設計されている。ともかく、ＡＳＩＣは、基板層と、少なくとも一つのメタル層と、オペレーショナルブロックとを含む。メタル層は、基板層の上方に形成される。オペレーショナルブロックは、基板層とメタル層に形成されて、２次元境界によって規定可能である。オペレーショナルブロックはさらに、複数のオペレーショナルロジックゲートと、予備のロジックゲートの第１サブグループと、予備のロジックゲートの第２サブグループと、オペレーショナル配線と、予備のゲート配線とを含む。これらのサブグループは、境界内にて互いに間隔をおいて配置される。オペレーショナル配線はメタル層に形成され、オペレーショナルロジックゲートを相互接続してオペレーショナルブロックを構成し、カスタムコンピュータシステムの所望の動作を実行する。予備のゲート配線は、メタル層に形成される。予備のゲート配線は、オペレーショナル配線とは別であって、第１サブグループの予備のゲートの少なくとも一つを第２サブグループの予備のゲートの少なくとも一つに接続する。ある好適な実施形態では、ＡＳＩＣは複数のメタル層を含み、サブグループ間の間隔は、予備のゲート配線の少なくとも一部を外側メタル層の一つまで延在させる。
【００１０】
本発明のさらに他の側面は、特定用途向け集積回路チップのオペレーショナルブロックの製造方法に関する。このオペレーショナルブロックは、所望の動作を実行するためのオペレーショナルロジックゲートを含む。この点に留意して、この方法は、予備のロジックゲートを第１サブグループおよび第２サブグループの一方に割り当てるステップを含む。抽象的な２次元境界が、このオペレーショナルブロックに対して画定される。基板層が提供される。オペレーショナルロジックゲートは、基板層の上に形成される。第１および第２サブグループは、基板層の上に、境界の内部でこれらのサブグループの各々が互いに間隔をおいて配置されるように形成される。メタル層が、基板層の上に形成される。オペレーショナル配線がメタル層にルーティングされ、オペレーショナルロジックゲートを相互接続する。オペレーショナル配線はオペレーショナルブロックを構成し、所望の動作を実行する。最後に、予備のゲート配線がメタル層にルーティングされ、第１サブグループの予備のゲートの少なくとも一つを第２サブグループの予備のゲートの少なくとも一つに接続する。ある好適な実施形態では、複数のメタル層が基板層の上に形成され、これらのサブグループは、十分な距離の間隔をおいて配置され、予備のゲート配線の延長部を外側メタル層の一つまで確保する。
【００１１】
【発明の実施の形態】
好適な実施形態の以下の詳細な説明では、添付の図面が参照される。これらの図面は説明の一部を形成し、描写によって、本発明が実施され得る特定の実施形態が示される。他の実施形態が利用されてもよく、且つ構造的な変更またはロジックの変更を、本発明の範囲から逸脱することなく実施し得ることを理解されたい。したがって、以下の詳細な説明は制限的な意味に解釈されるべきではなく、本発明の範囲は、特許請求の範囲によって定義される。
【００１２】
本発明のある実施形態は、ＡＳＩＣおよび関連した製造方法に向けられている。ＡＳＩＣ１０の一例が、ウエハ１２の一部として図１に概して示されている。当該技術分野で知られているように、ウエハ１２は、典型的には複数のＡＳＩＣ１０を含むように製造される。
【００１３】
ＡＳＩＣ１０は、図２の単純化された平面図によってより詳細に示されている。一般的な観点では、ＡＳＩＣ１０は、一つまたは複数のオペレーショナルブロック１４を含む集積回路である。オペレーショナルブロック１４の各々は、図２において、識別可能な境界または周辺部１６を有するように示されている。しかし、当業者には明らかであるように、境界１６は、物理的にＡＳＩＣ１０に形成されない。その代わりに、オペレーショナルブロック１４の各々は、以下により詳細に述べられるように、小さいエリアに密に実装された非常に数多くのオペレーショナルゲートを含む。許容されるオペレーショナルブロックのレイアウトのパラメータにしたがって、結果として得られるロジックゲート配置によって、抽象的な２次元境界１６がもたらされる。
【００１４】
厳密な構成にもかかわらず、オペレーショナルブロック１４は、最終的な用途に特有の数多くの異なった動作特性をＡＳＩＣ１０にもたらすように設計される。たとえば、カスタムコンピュータシステムの場合、オペレーショナルブロック１４は、プロセッサ、メモリ、プロセッサインタフェース、メモリインタフェースなどのうちの一つまたは複数として機能するように設計されることができる。
【００１５】
オペレーショナルブロック１４の一例は、図３Ａおよび図３Ｂに、より詳細に示されている。参照の目的として、図３Ａはオペレーショナルブロック１４の単純化された上部平面図を提供し、図３Ｂは図３Ａの単純化された断面図を提供する。一般的な表現において、および図３Ａに最もよく示されているように、オペレーショナルブロック１４は、複数のオペレーショナルロジックゲート２０、予備のロジックゲートの第１サブグループ２２、および予備のロジックゲートの第２サブグループ２４を含む。特に、「オペレーショナルロジックゲート」という用語は、ＡＳＩＣ１０の機能ロジックの一部を形成するように設計されたロジックゲートに関しており、「予備のロジックゲート」という用語は、少なくとも最初に使用されることのないロジックゲートに関する。
【００１６】
個々のオペレーショナルロジックゲート２０の各々は、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、フリップフロップ、インバータ、レジスタなどのような広範囲のさまざまな既知の電子的な構成を想定することができる。オペレーショナルロジックゲート２０のタイプおよび数量は、ひとたび相互接続されるとオペレーショナルブロック１４の所望の動作（単数または複数）をもたらすように特に選択される。そのようなことから、オペレーショナルロジックゲート２０の数および位置は、オペレーショナルブロック１４の特定の設計に依存して変化し、何千という個々のロジックゲートを含むことができる。例示を容易にするために、オペレーショナルロジックゲート２０の相対サイズは非常に誇張されている。
【００１７】
第１および第２のサブグループ２２、２４は、例示を容易にするために、図３Ａでは概してブロック様式に示されている。このため、サブグループ２２、２４は、典型的には図３Ａに違ったふうに描かれているような物理的境界を含まない。その代わりに、サブグループ２２、２４の各々は、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲートなどのようなオペレーショナルブロック１４の動作特性にしたがって選択された複数の予備のロジックゲートを含む（それらのいくつかが参照番号２６で一般的に示されている）。予備のロジックゲート２６は、それぞれのサブグループ２２、２４の各々の内部に密集され、または密に配置されている。参考の目的として、それぞれのサブグループ内の個々の予備のロジックゲート２６間の最大間隔は、約２μｍである。好適な実施形態では、サブグループ２２、２４の各々は２０〜５０個の予備のロジックゲートを含むが、より大きいか又はより小さい任意の他の数が、等しく許容可能である。さらに、２つより多くのサブグループ２２、２４を設けることができる。
【００１８】
図３Ｂの単純化された断面図に最もよく示されているように、オペレーショナルブロック１４が形成されているＡＳＩＣ１０は、基板層３０と少なくとも一つのメタル層３２とを含む。半導体製造産業において知られているように、基板層３０は許容可能な半導体材料、好ましくはシリコンまたはゲルマニウムから形成される。
【００１９】
メタル層３２は、基板層３０の上方に適切な金属性材料、好ましくは銅またはアルミニウムから形成される。好適な実施形態では、複数のメタル層が設けられる。より好適な実施形態では、６つのメタル層３２ａ〜３２ｆが基板層３０の上に順に形成される。この構成の場合、第１のメタル層３２ａが、基板層３０に隣接した最も内側のメタル層である。逆に、第６のメタル層３２ｆが、基板層３０から遠端の最も外側のメタル層である。代替として、任意の他の数のメタル層３２を設けることができる。たとえば、追加のメタル層が第６のメタル層３２ｆの上に形成されることができる。好適な複数のメタル層構造の場合、たとえば第５および第６のメタル層３２ｅ、３２ｆのように最も外側の２つまたは３つのメタル層３２を含むものを、「外側層」と呼ぶことができる。逆に、たとえば第１および第２のメタル層３２ａ、３２ｂのように最も内側の２つまたは３つのメタル層３２を含むものを、「内側層」と呼ぶことができる。外側層と内側層との間のメタル層３２、たとえば第３および第４のメタル層３２ｃ、３２ｄを、「中間層」と呼ぶことができる。
【００２０】
設けられる層の数にかかわらず、メタル層（単数または複数）３２は導電性表面を提供し、そこを通じてさまざまなロジックゲートが接続される。この電気的な接続はオペレーショナル配線４０および予備のゲート配線４２の形態で提供され、それらの各々はメタル層（単数または複数）３２内にルーティングされた一連の個々の配線を含む。先に説明したように、オペレーショナルブロック１４は、何千という個々のオペレーショナルロジックゲート２０を含む。オペレーショナルロジックゲート２０の各々はオペレーショナル配線４０によって相互接続されてオペレーショナルブロック１４を構成し、所望の動作を実行する。このため、図３Ｂには示されていないが、オペレーショナル配線４０は、さまざまなメタル層３２内にルーティングされた何千という個々の「配線」から成っている。たとえば、オペレーショナルロジックゲート２０ａ、２０ｂは配線４０ａによって電気的に接続され、オペレーショナルロジックゲート２０ｃ、２０ｄは配線４０ｂによって電気的に接続される。
【００２１】
以下にさらに詳細に説明するように、オペレーショナル配線４０のルーティングは自動ルーティングツール（図示せず）によって実行される。メタル層３２ａ〜３２ｆの各々は、ワイヤのルーティングラン（wire routing run）に対して利用可能である。しかし、一般的ルールとして、自動ルーティングツールは、メタル層３２ｅ、３２ｆのような外側メタル層における配線の形成をできるだけ制限することによって、配線密度を最適化する。より具体的には、接近して間隔をおいて配置されたオペレーショナルロジックゲート２０に対しては、自動ルーティングツールは、関連するオペレーショナル配線４０を第１または第２のメタル層３２ａ、３２ｂに限定する。この目的のために、オペレーショナルロジックゲート２０のレイアウトは、典型的には、関連するオペレーショナルロジックゲートを互いに非常に接近して配置しようとする。このため、たとえば、オペレーショナルゲート２０ａ、２０ｂは、互いに非常に接近して位置する。その結果として、関連したオペレーショナル配線４０ａは、第１のメタル層３２ａのみに延在する。同様に、オペレーショナルロジックゲート２０ｃ、２０ｄは、互いにわずかに離れている。関連したオペレーショナル配線４０ｂは、第１のメタル層３２ａおよび第２のメタル層３２ｂに沿って延在する。
【００２２】
第１および第２サブグループ２２、２４を含む予備のロジックゲート２６は、同様に予備のゲート配線４２によって互いに電気的に接続される（図３Ａおよび図３Ｂに概して示されている）。予備のゲート配線４２は、好ましくは数多くの個別にルーティングされた配線を含む。このため、たとえば、第１サブグループ２２の予備のロジックゲートの一つ（２６ａと示される）は、個々の配線（４２ａと示される）によって第２サブグループ２４の予備のロジックゲートのそれぞれの一つ（２６ｂと示される）に接続される。この接続パターンに基づいて、オペレーショナルブロック１４の可能な補修要件にしたがって、第１および第２サブグループ２２、２４の各々を含む個々の予備のロジックゲート２６が選択されて接続されることを理解されたい。ここで再び、予備のゲート配線４２は自動ルーティングツールによって形成またはルーティングされる。短い配線「ラン」をメタル層３２ａ、３２ｂのような内側メタル層に限定するという自動ルーティングツールの上述した統計的な傾向により、第１および第２サブグループ２２、２４は互いに間隔をおいて配置されるように基板層３０の上に形成され、それによって予備のゲート配線４２がメタル層３２ｅ、３２ｆのような外側メタル層まで確実に延在するようになる。
【００２３】
サブグループ２２、２４の所望の間隔は、境界１６によって提供される寸法に関して最もよく記述される。たとえば、図３Ａの向きに関して、境界１６は、主寸法Ｘおよび副寸法Ｙを規定するものとして記述されることができる。好適な実施形態では、サブグループ２２、２４の間の間隔または距離は、少なくとも主寸法Ｘの１／２であり、最も好ましくは少なくとも主寸法Ｘの２／３である。たとえば、ある好適な実施形態では、境界１６は、約４ｍｍの主寸法および約１ｍｍの副寸法を有する。これらの寸法に留意すると、サブグループ２２、２４は約２〜３ｍｍだけ間隔をおいて配置される。さらに、ゲート密度を最適化するために、サブグループ２２、２４は、好ましくは副寸法Ｙに関してセンタリングされる。図３Ａに示されたサブグループ２２、２４の位置が、許容できるレイアウトの一つの例に過ぎないことを理解されたい。必要なオペレーショナルロジックゲートの配置に応じて、サブグループ２２、２４を境界１６に対して対称的に配置するとが不可能である場合がある。たとえば、図３Ｃは、第１サブグループ２２および第２サブグループ２４を含む代替のオペレーショナルブロック５０の単純化された平面図を提供する。図３Ｃから明らかであるように、サブグループ２２、２４は境界１６に対してセンタリングされる必要はない。しかし、サブグループ２２、２４の間の所望の間隔は、依然として提供される。
【００２４】
図３Ｂに戻ると、サブグループ２２、２４の間の間隔により、予備のゲート配線４２が第１の層３２ａおよび第２の層３２ｂのような内側メタル層（単数または複数）を超えて第５の層３２ｅのような外側層（単数または複数）まで延在する。ここでふたたび、自動ルーティングツールが、あるアルゴリズムを利用して、予備のゲート配線４２の配置／延長を決定する。サブグループ２２、２４の間に比較的大きな間隔を提供することによって、自動ルーティングツールは、予備のゲート配線４２を層３２ｅ、３２ｆのような外側メタル層内に効果的に「強制的に」ルーティングする。図３Ｂには示されていないが、サブグループ２２、２４の各々が数多くの個々の予備のロジックゲートを含み、且つ予備のゲート配線４２が配線４２ａのようなサブグループ２２、２４の間に延在する数多くの個々の配線を含むことを理解されたい。そのとき、好ましくは、個々の予備のゲート配線の各々は、メタル層３２ｅ、３２ｆの一つのような外側メタル層まで延在する。
【００２５】
ＡＳＩＣ１０の製造が、以下にさらに詳細に説明される。しかし、製造に引き続いて、サブグループ２２、２４を含む一つまたは複数の予備のロジックゲートをオペレーショナルブロック１４によって提供される機能ロジックブロック内に組み込むことが必要になることがある。そのようなことが要求される場合、ＦＩＢツール（図示せず）は、外側メタル層（単数または複数）にて予備のゲート配線４２にアクセスすることができる。図３Ｂに提供された特定の実施形態を参照すると、ＦＩＢは、第５および第６のメタル層３２ｅ、３２ｆに形成された配線を着実に通過することができ、したがってこれらに着実にアクセスすることができる。さらに、ＦＩＢは、第３および第４のメタル層３２ｃ、３２ｄにアクセスすることができることもある。しかし、ＦＩＢの固有の制約ならびに配線密度のために、ＦＩＢが第１および第２のメタル層３２ａ、３２ｂに形成された配線にアクセスすることは不可能である可能性が高い。したがって、予備のゲート配線４２の少なくとも一部を第５または第６のメタル層３２ｅ、３２ｆのような外側メタル層に沿ってルーティングすることによって、予備のゲート配線４２に関連した予備のロジックゲート２６の利用可能性が確保される。
【００２６】
ＡＳＩＣ１０および特にオペレーショナルブロック１４の製造方法の一実施形態が、図４の流れ図の形態でもって、一般的に参照番号６０で示される。ステップ６２において、ならびに図３Ａおよび図３Ｂを合わせて参照すると、ＡＳＩＣ１０の所望の動作パラメータまたは機能が定義される。これらの所望の機能は、アプリケーションに特化している。このため、たとえば、ＡＳＩＣ１０がカスタムコンピュータシステム（図示せず）とともに使用されるときには、定義された機能は処理、メモリなどを含む。当該技術で知られているように、広い範囲の様々な機能が利用可能である。
【００２７】
ステップ６４において、ＡＳＩＣ１０を構成するオペレーショナルブロック（単数または複数）１４が設計される。基本的なオペレーショナルブロック１４の設計は、定義されたＡＳＩＣ機能に基づいている。この点に関して、複数のオペレーショナルブロック１４を設計し、各々を一つまたは複数の動作特性を有するように構成することができる。ともかく、オペレーショナルブロック１４の設計は、オペレーショナルブロック１４を構成して所望の動作（単数または複数）を実行するために必要なオペレーショナルロジックゲート２０のタイプおよび数量を含む。さらに、オペレーショナルブロック１４の設計は、予備のロジックゲート２６のタイプおよび数量の決定を含む。当該技術で知られているように、予備のロジックゲートのタイプおよび数量は、選択されたオペレーショナルロジックゲートと相関している。
【００２８】
ステップ６６において、オペレーショナルブロック１４の境界１６が決定される。ここでふたたび、先に述べたように、境界１６は抽象的な２次元的特徴であり、そのサイズまたはパラメータは、先に選択されたオペレーショナルロジックゲート２０に基づいている。
【００２９】
ステップ６８において、選択された予備のロジックゲートが、第１サブグループ２２および第２サブグループ２４の少なくとも一方に割り当てられる。予備のロジックゲートは、ランダムに割り当てられることができる。代替として、予備のロジックゲート２６は、回路／ロジック特性に基づいて特に割り当てられることができる。
【００３０】
ステップ７０において、サブグループ２２、２４の間の最小間隔が設定される。ある好適な実施形態では、この最小間隔はオペレーショナルブロックの境界１６によって規定される寸法に基づいている。先に説明したように、抽象的な境界１６は、（図３Ａにおける主寸法Ｘのような）主寸法によって規定可能である。ステップ７０において確立された最小間隔は、好ましくはこの主寸法Ｘの関数として定式化される。たとえば、最小間隔は、主寸法Ｘの少なくとも１／２、より好ましくは主寸法Ｘの少なくとも２／３である。さらに、境界１６に対するサブグループ２２、２４の特定の位置が規定されることができる。たとえば、境界１６に対する第１サブグループ２２の特定の位置が、たとえば（図３Ａにおける副寸法Ｙのような）副寸法に関してセンタリングされて且つ主寸法Ｘの１／３と指定されることができる。最小間隔要件に基づいて、第２サブグループ２４の位置が同様に確立される。たとえば、第２サブグループ２４は、第１サブグループ２２から主寸法Ｘの２／３の距離だけ間隔をおいて配置されることができる。
【００３１】
ステップ７２において、基板層３０が提供される。オペレーショナルロジックゲート２０は、ステップ７４において基板層３０の上に形成される。当該技術において知られているように、オペレーショナルロジックゲート２０は自動ゲート配置ツールによって形成される。ゲート配置ツールは、各オペレーショナルゲート２０を境界１６の内部に配置し、関連するゲートを互いに非常に接近して位置決めする。
【００３２】
ステップ７６において、第１および第２サブグループ２２、２４が基板層３０の上に形成される。先に説明したように、第１および第２サブグループ２２、２４の各々は複数の予備のロジックゲート２６を含む。オペレーショナルロジックゲート２０と同様に、予備のロジックゲート２６は自動ゲート配置ツールによって形成される。そのようなことから、予備のロジックゲート２６、ひいては第１および第２サブグループ２２、２４は、オペレーショナルロジックゲート２０と同時に形成されることができ、あるいはオペレーショナルロジックゲート２０が位置決めされる前または後に形成されることができる。ともかく、第１および第２サブグループ２２、２４の各々は、複数の密集配置（clusterd）された予備のロジックゲート、好ましくは約２０〜５０個の範囲の予備のロジックゲートを含むように形成される。さらに、サブグループ２２、２４は、ステップ７０において確立された最小間隔要件にしたがって、境界１６の内部で間隔をおいて配置される。ある好適な実施形態では、自動ゲート配置ツールには、サブグループ２２、２４の間の確立された最小間隔、またはサブグループ２２、２４の特定の位置に関するプログラミング命令が与えられる。
【００３３】
ステップ７８において、メタル層３２の一つまたは複数が基板層３０の上に形成される。ある好適な実施形態では、６つのメタル層３２ａ〜３２ｆが基板層３０の上に順に形成される。代替として、任意の他の数のメタル層３２が許容可能である。
【００３４】
ステップ８０において、オペレーショナルロジックゲート２０を相互接続するオペレーショナル配線４０を形成するために、メタル層（単数または複数）３２がルーティングされる。好適な実施形態では、自動ルーティングツール（図示せず）を利用してメタル層（単数または複数）３２をルーティングする。複数のメタル層３２の構造の場合、各メタル層３２は、連続するメタル層３２の形成に先立って、各々の個別のオペレーショナル配線の一部または全体を形成するようにルーティングされる。たとえば、オペレーショナルロジックゲート２０ａ、２０ｂを参照すると、第１のメタル層３２ａは、第２のメタル層３２ｂの配置に先立って配線４０ａでルーティングされる。同様に、オペレーショナルロジックゲート２０ｃ、２０ｄに関して、第１のメタル層３２ａは、第２のメタル層３２ｂの形成に先立って配線４０ｂの部分を形成するようにルーティングされる。次に、第２のメタル層３２ｂがルーティングされて、第３のメタル層３２ｃの配置に先立って配線４０ｂを完成する。ともかく、オペレーショナル配線４０がオペレーショナルロジックゲート２０、ひいてはオペレーショナルブロック１４を構成して、所望の動作（単数または複数）を実行する。
【００３５】
ステップ８２において、メタル層（単数または複数）３２がルーティングされ、第１サブグループ２２の予備のロジックゲート２６の少なくとも一つを第２サブグループ２４の予備のロジックゲート２６の少なくとも一つに接続する予備のゲート配線４２が形成される。ある好適な実施形態では、予備のゲート配線４２は、サブグループ２２、２４の予備のロジックゲートの各々をそれぞれ電気的に接続する複数の個別の配線を含む。オペレーショナル配線４０と同様に、予備のゲート配線４２は、好ましくは自動ルーティングツールによってメタル層（単数または複数）３２に形成またはルーティングされる。この点に関して、複数のメタル層３２が設けられる場合、サブグループ２２、２４の間の間隔は、予備のゲート配線４２を外側メタル層（たとえば図３Ｂのメタル層３２ｅ）に沿って伸ばすように、自動ルーティングツールに命令または「強制」する。すなわち、予備のゲート配線４２が本質的には一連の長い配線「ラン」であるので、自動ルーティングツールは、内部アルゴリズムに基づいて、長いランを外側メタル層３２に沿わせる。特定のルーティング命令またはプログラミングは、特に何も必要とされない。先に説明したように、各メタル層３２は、連続するメタル層３２の形成に先立って、予備のゲート配線４２の一部を用いてルーティングされる。
【００３６】
使用またはテストの間に、オペレーショナルブロック１４がたとえばステップ８４において欠陥を有していると判定されることがある。たとえば、オペレーショナルブロックのロジック、オペレーショナルロジックゲートの形成、配線などに関係する問題が特定されることがある。ある好適な実施形態では、この問題は、一つまたは複数の予備のロジックゲート２６をオペレーショナルブロックの回路内に実現することによって修正される。特に、適切な予備のロジックゲート（単数または複数）２６に関連した予備のゲート配線４２にアクセスするために、ＦＩＢツールが使用される。予備のゲート配線４２は（図３Ｂのメタル層３２ｅの一つのような）外側メタル層まで延在しているので、ＦＩＢアクセスが保証される。
【００３７】
前述のＡＳＩＣ１０は、広範囲の様々なアプリケーションと共に使用されるために設計されることができる。たとえば、ある好適な実施形態では、ＡＳＩＣ１０はカスタムコンピュータシステムと連係して使用される。本発明にしたがったコンピュータシステムのある実施形態は、図５において、ブロック図の形態で概して参照番号１００で示される。このコンピュータシステム１００は、コンピュータシステム１００の電子コンポーネントおよびその他の内部コンポーネントを取り囲む、ハウジング１０２を含む。この点に関して、コンピュータシステム１００は、論理演算のシーケンスを実行するためのマイクロプロセッサ１０４と、このマイクロプロセッサ１０４が使用する命令およびデータを記憶するためのメモリ１０６とを含む。メモリ１０６は、典型的にはランダムアクセスメモリ（ＲＡＭ）、不揮発性メモリ、およびハードディスクドライブを含むが、任意の既知のタイプの記憶装置を含むことができる。電源１０８が、マイクロプロセッサ１０４およびメモリ１０６のようなコンピュータシステム１００内の装置に調整済みの電圧を供給する。
【００３８】
上述のコンピュータシステム１００に留意して、ＡＳＩＣ１０（図２）は、マイクロプロセッサ１０４、メモリ１０６などのようなコンピュータシステム１００の電子コンポーネントの一つまたは複数として、あるいはその一部として、機能することができる。さらに、ＡＳＩＣ１０は、そうでなければ図５には特に示されない他の集積回路コンポーネントおよび／またはディスクリートロジック部品として、あるいはその一部として、機能することができる。
【００３９】
本発明のＡＳＩＣの設計、および特にオペレーショナルブロックの設計は、以前の設計に対する顕著な改善を提供する。予備のロジックゲートは、少なくとも２つのサブグループ内に割り当てられ且つ密集配置される。そのように規定されたサブグループは、オペレーショナルブロック境界の内部で互いに間隔をおいて配置される。次に、この間隔により、さまざまな予備のロジックゲートを接続している予備のゲート配線がＡＳＩＣに関連した外側メタル層まで延在するようにされる。必要であれば、オペレーショナルブロックの補修は、予備のゲート配線に容易にアクセスするＦＩＢツールによって、容易に実行される。特に、本発明の製造方法は、予備のロジックゲートサブグループに対する間隔および／または配置の命令が自動配置ツールに提供されることを必要とするのみである。ある予備のゲート配線ランを実現するように自動ルーティングツールをプログラミングすることに関するより困難なタスクは、回避される。
【００４０】
好適な実施形態の説明の目的で、特定の実施形態が描写され且つ説明されてきたが、本発明の範囲から逸脱することなく、同じ目的を達成するように計算された広範囲の様々な代替物および／または等価物によって、図示され且つ説明された特定の実施形態を置き換え得ることを、当業者は理解するであろう。化学、機械、電気機械、電気、およびコンピュータ技術の当業者は、本発明を広範囲の様々な実施形態で実施し得ることを容易に理解するであろう。本願は、ここで説明された好適な実施形態の任意の適用または変更をカバーするように意図されている。したがって、本発明が特許請求の範囲およびその等価物によってのみ限定され得ることが、明らかに意図されている。
【００４１】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．特定用途向け集積回路（10）であって、
基板層（30）と、
前記基板層（30）の上方に形成された少なくとも一つのメタル層（32）と、
前記基板層（30）および前記メタル層（32）に形成されて２次元境界（16）によって規定可能なオペレーショナルブロック（14）とを含み、前記オペレーショナルブロック（14）が、
複数のオペレーショナルロジックゲート（20）と、
予備のロジックゲートの第１サブグループ（22）と、
予備のロジックゲートの第２サブグループ（24）と、
前記基板層（30）の上で前記第１サブグループ（22）が前記第２サブグループ（24）から間隔をおいて配置されていることと、
前記オペレーショナルロジックゲート（20）を相互接続して前記オペレーショナルブロック（14）を構成し所望の動作を実行する、前記メタル層（32）に形成されたオペレーショナル配線（40）と、
前記少なくとも一つのメタル層（32）に前記オペレーショナル配線（40）とは別に形成されて、前記第１サブグループ（22）の予備のロジックゲートの少なくとも一つを前記第２サブグループ（24）の予備のロジックゲートの少なくとも一つに接続する予備のゲート配線（42）と、
を含む、特定用途向け集積回路（10）。
２．前記境界（16）が主寸法（Ｘ）を規定し、さらに前記第１サブグループ（22）と前記第２サブグループ（24）との間の間隔が前記主寸法（Ｘ）の少なくとも１／２である、上記１に記載の特定用途向け集積回路（10）。
３．前記間隔が前記主寸法（Ｘ）の少なくとも２／３である、上記２に記載の特定用途向け集積回路（10）。
４．前記境界（16）は、概して長方形であって、副寸法（Ｙ）を規定し、さらに前記第１サブグループ（22）と前記第２サブグループ（24）が、前記副寸法（Ｙ）に沿って実質的にセンタリングされている、上記２に記載の特定用途向け集積回路（10）。
５．前記第１サブグループ（22）および前記第２サブグループ（24）の各々が、少なくとも２５個の予備のロジックゲートを含む、上記１に記載の特定用途向け集積回路（10）。
６．前記第１サブグループ（22）の前記予備のロジックゲートが、互いに約２μｍだけ間隔をおいて配置される、上記１に記載の特定用途向け集積回路（10）。
７．外側メタル層（32b−32f）と前記基板層（30）との間に位置する内側メタル層（32a）を含む複数のメタル層（32）をさらに含み、さらに前記予備のゲート配線（42）の少なくとも一部が前記外側メタル層（３２ｂ−３２ｆ）まで延在する、上記１に記載の特定用途向け集積回路（10）。
８．第１のメタル層（32a）が前記基板層（30）に隣接するように、前記基板層（30）の上方に順に形成された第１、第２、第３、第４、第５、および第６のメタル層（32a−32f）をさらに含み、
前記予備のゲート配線（42）の少なくとも一部が前記第５のメタル層（32e）まで延在している、上記１に記載の特定用途向け集積回路（10）。
９．前記予備のゲート配線（42）は、各々が前記第１サブグループの予備のロジックゲート（22）の各一つを前記第２サブグループの予備のロジックゲート（24）の各一つに接続する複数の配線を含み、さらに前記複数の配線の各々の少なくとも一部が前記第５のメタル層（32e）まで伸びている、上記８に記載の特定用途向け集積回路（10）。
１０．前記予備のゲート配線（42）の少なくとも一部が、集束イオンビーム装置によってアクセス可能に形成されている、上記１に記載の特定用途向け集積回路。
１１．所望の動作を実行するためのオペレーショナルロジックゲート（20）を含む、特定用途向け集積回路（10）のオペレーショナルブロック（14）部の製造方法であって、
予備のロジックゲートを第１サブグループ（22）および第２サブグループ（24）の一方に割り当てるステップと、
前記オペレーショナルブロック（14）の抽象的な２次元境界（16）を規定するステップと、
基板層（30）を提供するステップと、
前記基板層（30）の上に、前記境界（16）の内部に前記オペレーショナルロジックゲート（20）を形成するステップと、
前記第１サブグループ（22）および前記第２サブグループ（24）を前記基板層（30）の上に、前記境界（16）の内部でそれらのサブグループが互いに間隔をおいて配置されるように形成するステップと、
前記基板層（30）の上にメタル層（32）を形成するステップと、
前記オペレーショナルブロック（14）を構成して所望の動作を実行するために前記オペレーショナルロジックゲート（20）を相互接続するためのオペレーショナル配線（40）を、前記メタル層（32）にルーティングするステップと、
前記第１サブグループの予備のゲート（22）の少なくとも一つを前記第２サブグループ（24）の予備のゲートの少なくとも一つに接続する予備のゲート配線（42）を、前記メタル層（32）にルーティングするステップと、
を含む、方法。
１２．前記境界（16）が主寸法（Ｘ）によって規定可能であり、
前記第１サブグループ（22）と前記第２サブグループ（24）とを形成するステップが、前記第１サブグループ（22）を前記第２サブグループ（24）から前記主寸法（Ｘ）の少なくとも１／２の距離だけ間隔をおいて配置するステップをさらに含む、上記１１に記載の方法。
１３．前記第１サブグループ（22）と前記第２サブグループ（24）との間の距離が、前記主寸法（Ｘ）の少なくとも２／３である、上記１２に記載の方法。
１４．前記サブグループ（22、24）がゲート配置ツールによって形成され、
前記ゲート配置ツールに、前記第１サブグループ（22）が前記第２サブグループ（24）から前記主寸法（Ｘ）の少なくとも１／２の距離だけ間隔をおいて配置されることを要求するプログラミング命令を与えるステップをさらに含む、上記１２に記載の方法。
１５．前記基板層（30）の上に複数のメタル層（32）を形成するステップをさらに含み、前記複数のメタル層が内側層（32a、32b）とその内側層の上方の外側層（32e、32f）とを含み、
前記予備のゲート配線（42）をルーティングするステップが、前記予備のゲート配線の少なくとも一部を前記外側層（32e、32f）の少なくとも一つに形成するステップをさらに含む、上記１１に記載の方法。
１６．前記複数のメタル層（32a−32f）は、第１のメタル層（32a）が前記基板層（30）に隣接するように、前記基板層（30）の上方に順に形成された第１、第２、第３、第４、第５、および第６のメタル層（32a−32f）を含み、
前記予備のゲート配線（42）をルーティングするステップが、前記予備のゲート配線（42）の少なくとも一部を前記第５の層（32e）に形成するステップをさらに含む、上記１５に記載の方法。
１７．自動ルーティングツールは、前記予備のゲート配線（42）をルーティングし、
前記方法が前記サブグループ（22、24）の間に最小間隔を確立するステップをさらに含み、前記最小間隔が、前記自動ルーティングツールに前記予備のゲート配線（42）の一部を前記外側層（32e、32f）に形成させるように選択される、上記１５に記載の方法。
【００４２】
【発明の効果】
本発明のＡＳＩＣの設計、および特にオペレーショナルブロックの設計は、以前の設計に対する顕著な改善を提供する。予備のロジックゲートは、少なくとも２つのサブグループ内に割り当てられ且つ密集配置される。そのように規定されたサブグループは、オペレーショナルブロック境界の内部で互いに間隔をおいて配置される。次に、この間隔により、さまざまな予備のロジックゲートを接続している予備のゲート配線がＡＳＩＣに関連した外側メタル層まで延在するようにされる。必要であれば、オペレーショナルブロックの補修は、予備のゲート配線に容易にアクセスするＦＩＢツールによって、容易に実行される。特に、本発明の製造方法は、予備のロジックゲートサブグループに対する間隔および／または配置の命令が自動配置ツールに提供されることを必要とするのみである。ある予備のゲート配線ランを実現するように自動ルーティングツールをプログラミングすることに関するより困難なタスクは、回避される。
【図面の簡単な説明】
【図１】本発明にしたがったＡＳＩＣを含むウエハの単純化された上部平面図である。
【図２】図１のＡＳＩＣの拡大図である。
【図３Ａ】図２のＡＳＩＣのオペレーショナルブロックの単純化された上部平面図である。
【図３Ｂ】図３Ａのオペレーショナルブロックの単純化された断面図である。
【図３Ｃ】本発明にしたがった代替的なオペレーショナルブロックの単純化された上部平面図である。
【図４】本発明にしたがったＡＳＩＣの製造方法のある実施形態を描くフローチャートである。
【図５】本発明の実施形態を実行することができる汎用コンピュータシステムのブロック図である。
【符号の説明】
10  特定用途向け集積回路（ＡＳＩＣ）
14  オペレーショナルブロック
16  境界
20  オペレーショナルロジックゲート
22  第１サブグループ
24  第２サブグループ
26  予備のロジックゲート
30  基板層
32  メタル層
40  オペレーショナル配線
42  予備のゲート配線
【図１】
2007053118.tif 000003
【図２】
2007053118.tif 000004
【図３Ａ】
2007053118.tif 000005
【図３Ｂ】
2007053118.tif 000006
【図３Ｃ】
2007053118.tif 000007
【図４】
2007053118.tif 000008
【図５】
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