(57)【要約】【課題】埋め込み性がよくアスペクト比が高いコンタクトビアを有する半導体装置及びその製造方法を提供する。【解決手段】半導体層と、前記半導体層上に設けられ、前記半導体層に電気的に接続する第１コンタクトビアを有する第１絶縁層と、前記第１絶縁層上に設けられ、第２コンタクトビアを有する第２絶縁層とを備え、前記第１絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第１コンタクトビアと第２コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置を提供する。【選択図】図１
2007266147.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられ、前記半導体層に電気的に接続する第１コンタクトビアを有する第１絶縁層と、
前記第１絶縁層上に設けられ、第２コンタクトビアを有する第２絶縁層と、
を備え、
前記第１絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第１コンタクトビアと第２コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置。
【請求項２】
前記第１コンタクトビアと前記第２コンタクトビアの断面形状は略同一であり、前記トレンチの断面形状よりも小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１コンタクトビア及び第２コンタクトビアの断面形状は、円、楕円、多角形のいずれかであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１コンタクトビアのアスペクト比と前記第２コンタクトビアのアスペクト比との合計は、５以上であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記トレンチの中に、前記第１コンタクトビアと前記第２コンタクトビアとが接続された一対が複数個設けられていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
半導体層上に設けられた第１絶縁層に、前記半導体層に達する第１コンタクトホールを形成する工程と、
前記第１コンタクトホールを含む領域を開口するようにエッチングし前記第１絶縁層にトレンチを形成する工程と、
前記第１コンタクトホールに第１導電性材料を埋め込み、第１コンタクトビアを形成する工程と、
前記トレンチ内に第２絶縁層を形成する工程と、
前記第２絶縁層内に、第２コンタクトホールを前記第１コンタクトビアに至るように形成する工程と、
前記第２コンタクトホール内に第２導電性材料を埋め込み、前記第１コンタクトビアと第２コンタクトビアとを電気的に接続する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１コンタクトホールと前記第２コンタクトホールの断面形状は略同一であり、前記トレンチの断面形状よりも小さいことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１コンタクトビアのアスペクト比と前記第２コンタクトビアのアスペクト比との合計は、５以上であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第１コンタクトホールを複数形成し、
前記複数の第１コンタクトホールを包含するように前記トレンチを形成し、
前記複数の第１コンタクトホールのそれぞれに前記第１導電性材料を埋め込むことにより複数の第１コンタクトビアを形成し、
前記第２コンタクトホールを前記複数の第１コンタクトビアのそれぞれに至るように複数形成することを特徴とする請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記第１絶縁層の材料と前記第２絶縁層の材料が同一であることを特徴とする請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記第１導電性材料と前記第２導電性材料とが同一であることを特徴とする請求項６〜１０のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、コンタクトビアを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、さらなる微細化技術が必要とされている。例えば、７０ナノメータノードプロセスを用いたＮＡＮＤ型フラッシュメモリには、約７０ナノメータの直径を有し、約１０以上のアスペクト比を有するコンタクトビアが用いられる。このコンタクトビアは、ほぼ垂直な側壁を有することが望まれている。しかし、アスペクト比が高いコンタクトビアは、いわゆる「ボーイング形状」になりやすい。そのため、コンタクトビア内部にボイドやシームなどの欠陥が発生するという問題がある。
【０００３】
これに対して、フルオロカーボン系ガスを主成分としたエッチングガスを用いて、高アスペクト比を有するコンタクトビアのボーイング形状を改善する技術が開示されている（特許文献１、２）。
【０００４】
しかし、これらの開示例を用いても、例えば、アスペクト比が高い場合にはＲＩＥなどの工程中に、反射イオンなどが発生する。特に、この中央部付近のエッチングが促進されるため、ボーイング形状になるという問題がある。
【特許文献１】特開２００１−２５７２６１号公報
【特許文献２】特開２０００−２２３４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、埋め込み性が改善されたアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体層と、前記半導体層上に設けられ、前記半導体層に電気的に接続する第１コンタクトビアを有する第１絶縁層と、前記第１絶縁層上に設けられ、第２コンタクトビアを有する第２絶縁層と、を備え、前記第１絶縁層から前記半導体層の方向に形成されたトレンチの底面近傍において、前記第１コンタクトビアと第２コンタクトビアとが電気的に接続されてなることを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、半導体層上に設けられた第１絶縁層に、前記半導体層に達する第１コンタクトホールを形成する工程と、前記第１コンタクトホールを含む領域を開口するようにエッチングし前記第１絶縁層にトレンチを形成する工程と、前記第１コンタクトホールに第１導電性材料を埋め込み、第１コンタクトビアを形成する工程と、前記トレンチ内に第２絶縁層を形成する工程と、前記第２絶縁層内に、第２コンタクトホールを前記第１コンタクトビアに至るように形成する工程と、前記第２コンタクトホール内に第２導電性材料を埋め込み、前記第１コンタクトビアと第２コンタクトビアとを電気的に接続する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、埋め込み性が改善されたアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。  
図１は、本発明の実施形態の半導体装置を表し、（ａ）はその模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。  
また、図２は、第１比較例の半導体装置を表し、（ａ）はその模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【００１０】
図１（ａ）に表すように、本実施形態の半導体装置５は、半導体基板（半導体層の一例）１０の主面上に第１絶縁層２０を備えている。この第１絶縁層２０において、半導体基板１０の主面に対して略垂直方向に第１コンタクトビア３０が形成されている。また、第１絶縁層２０の主面上には、第２絶縁層６０が設けられている。この第２絶縁層６０は、第１絶縁層２０の主面に対して略垂直方向に第２コンタクトビア７０が設けられている。第１絶縁層２０の主面には、トレンチ５０が設けられている。第１コンタクトビア３０の下端は半導体基板１０に接続され、その上端は、トレンチ５０の底部に位置する。また、第２コンタクトビア７０の下端はトレンチ５０の底部に位置する。この上端は、第２絶縁層６０の主面に設けられた第２開口上端部９５に位置する。したがって、第１コンタクトビア３０と第２コンタクトビア７０とは、トレンチ５０の底面近傍において接続されている。これらのコンタクトビア３０、７０は、半導体基板１０の主面に対して略垂直方向に延在している。そして、その断面形状は例えば円である。
【００１１】
第２コンタクトビア７０の直径φＢは、第１コンタクトビアの略中間の直径φＡと同程度である（φＡ≒φＢ）。また、トレンチの直径φＣはこれらのコンタクトビアよりも大きい（φＣ＞φＡ、φＣ＞φＢ）。
【００１２】
ここで、第１及び第２コンタクトビア３０、７０を接続させて形成されるコンタクトビア全体のアスペクト比は１０である。第１及び第２コンタクトビア３０、７０のアスペクト比は、例えば、それぞれ５及び５である。コンタクトビアの断面形状が円の場合、アスペクト比はコンタクトビアの深さ方向の長さを直径で除した値とする。断面形状が楕円の場合は、楕円の短軸で除した値とする。また、多角形の場合は、最も短い辺の長さで除した値とする。第２開口上端部９５直径は、例えば、１００ナノメータ程度である。
【００１３】
第１及び第２コンタクトビア３０、７０には、第１及び第２導電性材料４０、８０がそれぞれ埋め込まれている。この第１及び第２導電性材料４０、８０は、同一な組成であり、これらの界面においては、十分接合された構造を有する。また、第１及び第２絶縁層２０、６０は、同一な組成を有しているが、これらの界面やトレンチ５０の段差周辺においては局所的に未接合を有する場合もあり、つなぎ目が設けられた構造を有する。
【００１４】
ここで、半導体基板１０の材料としては、例えば、シリコン（Ｓｉ）を用いることができる。また、第１及び第２絶縁層２０、５０の材料としては、例えば、二酸化珪素（ＳｉＯ２）、あるいは、ＳｉＯ２に微量元素を添加したフッ素（Ｆ）ガラス（ＳｉＯＦ）、ボロンガラス（ＢＳＧ）、リンガラス（ＰＳＧ）や多孔質シリカなどの無機物や、メチル基含有シリカ、高分子膜やアモルファスカーボン膜などの有機物を用いることができる。第１及び第２導電性材料４０、８０の材料としては、例えば、ポリシリコン（ｐ−Ｓｉ）、アルミニウム（Ａｌ）やタングステン（Ｗ）などを用いることができる。  
またここで、絶縁層、導電性材料、コンタクトビアは、半導体基板１０に近い方を「第１」とし、遠い方を「第２」とする。
【００１５】
このように、第１絶縁層２０において表面から第１コンタクトビア３０の第１開口上端部４５に到達するトレンチ５０を設けることにより、第１開口上端部４５の直径より大なるトレンチ５０を形成できるのでアスペクト比を低減できる。そして、この第１絶縁層２０の上にこれと同様の構造を設け、トレンチ５０を介して深さ方向に第１及び第２コンタクトビア３０、７０を電気的に接続させる。これにより、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置５が得られる。
【００１６】
これに対して、図２に表す第１比較例においては、第１絶縁層２０にボーイング形状をした第１コンタクトビア３２が設けられている。すなわち、コンタクトビア３２の深さ方向にみた中央付近において、その開口径が上下端の開口径よりも大きくなっている。このようなボーイング形状は、アスペクト比が高い場合に、例えばＲＩＥなどの工程中に反射イオンの発生などにより中央近傍のエッチングが促進されて生じる。第１コンタクトビア３２のアスペクト比は、例えば、１０である。この第１コンタクトビア３２は、第１コンタクトホールに第１導電性材料４０が埋め込まれている。ボーイング形状である第１コンタクトホールに、第１導電性材料４０を埋め込む。すると、第１コンタクトビア３２において、第１開口上端部４７の直径φＢは、略中間付近の直径φＡよりも小さい（φＡ＞φＢ）ため、第１コンタクトビア３２には深さ方向に延在したシーム２１や図示しないボイドなどの欠陥が形成される。これは特に、アスペクト比が高くなるほど顕著に生じる。これにより、コンタクト接触不良や信頼性の低下などの問題が生じる。
【００１７】
図３は、第２比較例の半導体装置を表す模式断面図である。  
本比較例においては、ボーイング形状を有する第１コンタクトホール３７が形成されている。そして、その第１絶縁層２０の主面から半導体基板１０方向に向かって、例えば、ドライエッチング法を用いて距離Ｄだけエッチングする。これにより、第１コンタクトホール３７の第１開口上端部４７を広げることができ、略垂直な側壁が得られる。しかし、これにより第１コンタクトホールの下端に露出する半導体基板１０の領域Ｒが、局所的にエッチングされたり、エッチングのダメージを受ける。このように半導体基板１０がエッチングされると、厚みが局所的に薄くなり寄生容量が増加することがある。
【００１８】
図４は、第３比較例の半導体装置を表す模式断面図である。  
本比較例においては、第１絶縁層２０に設けられたボーイング形状を有する第１コンタクトホール３７の近隣に、例えば、フローティングゲートとコントロールゲートとを有するＳＡＭＯＳ（Silicon and Aluminum Metal Oxide Semiconductor）構造のトランジスタ等の他の半導体素子７が設けられている。この半導体装置６の主面から半導体基板１０方向に向かって、距離Ｄだけエッチングする。すると、他の半導体素子７の角部Ｐも部分的にエッチングされる。そのため、半導体装置６の特性が劣化する場合がある。
【００１９】
これに対して、本実施形態によれば、コンタクトホールの近傍のみを選択的にエッチングすることも可能であり、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置及びその製造方法が得られる。
【００２０】
次に、本発明の実施形態である半導体装置の製造方法について説明する。  
図５は、図１の半導体装置の製造方法を表すフローチャートである。  
また、図６〜図１４は、図１の半導体装置の製造工程を表す工程断面図である。各図において（ａ）は模式平面図であり、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【００２１】
まず、図６に表すように、半導体基板１０の上に第１絶縁層２０を形成する。そして、この第１絶縁層２０の主面に対して略垂直に、第１コンタクトホール３５を形成する（ステップＳ１００）。  
ここで、第１コンタクトホール３５の上端は第１絶縁層に設けられた第１開口上端部４５に位置する。
【００２２】
第１コンタクトホール３５の下端には、半導体基板１０が露出している。第１コンタクトホール３５はボーイング形状を有するので、その中間付近の直径φＡが大となっている。第１コンタクトホール３５のアスペクト比は、例えば１０である。第１コンタクトホール３５の略中間付近の直径φＡは、例えば、１００ナノメータ程度である。この断面形状は例えば円である。
【００２３】
続いて図７に表すように、この第１絶縁層２０の上にＰＥＰ（photoengraving process）により、第１コンタクトホール３５を含む主面上の領域を開口するようにフォトレジスト２５のパターニングを行うとともに、第１コンタクトホール３５の底面近傍をフォトレジスト２５で覆う。この際、第１コンタクトホール３５の第１開口上端部４５から円周方向に距離Ｌ１離れた領域Ｗにはトレンチ５０を形成するため、フォトレジスト２５を設けない。この領域Ｗの平面寸法は、例えば、φ３００ナノメータである。この際、第１コンタクトホール３５の底面近傍を覆ったフォトレジスト２５には、シーム２１や図示しないボイドなどの欠陥が形成される場合がある。ここで、レジスト２５の材料には、例えば、第１絶縁層１０とエッチング速度が同程度のものを用いるとよい。
【００２４】
続いて、図８に表すように、ＲＩＥ（Reactive Ion Etching）法を用いて、レジストマスク２５及びレジストマスク２５が設けられていない領域Ｗをエッチングする。そして、第１絶縁層２０の主面を開口してトレンチ５０を形成する（ステップＳ１１０）。ここで、トレンチの底面には第１コンタクトホールの上端が位置する。これにより、第１コンタクトホール３５の第１開口上端部４５の直径φＢが第１コンタクトホール３５の略中間付近と同程度（φＡ≒φＢ）になる。そのため、第１開口上端部４５と円周方向のレジスト２５の距離Ｌ２は、図７に表した距離Ｌ１よりも短くなる（Ｌ１＞Ｌ２）。また、このように、トレンチ５０を形成することで、第１コンタクトホール３５のアスペクト比が、例えば、１０であったものが５に低減する。
【００２５】
ここで、トレンチ５０の寸法は、例えば、深さ方向に５００ナノメータであり、直径が３００ナノメータである。ただし、本発明においては、トレンチ５０の寸法は特に限定はされない。例えば、トレンチ５０の横方向（基板１０の主面に対して平行な方向）の寸法は、コンタクトビアに隣接する他の半導体素子７などに影響与えない範囲であればよい。ただし、トレンチ５０が深すぎると、エッチング処理に時間を要する。従って、トレンチ５０の深さは、所望のアスペクト比とエッチング処理時間とのバランスを考慮して決定することが望ましい。また、図７に関して前述したように、予め第１コンタクトホール３５にレジスト２５を埋め込ませておくと、エッチング工程で半導体基板１０がダメージを受けない。
【００２６】
ＲＩＥ法に用いるガスは、例えばフルオロカーボン（例えば、Ｃ４Ｆ６，Ｃ５Ｆ８）系ガスから任意に選択するとよい。特に、Ｃ４Ｆ８ガス、アルゴン（Ａｒ）ガス及び酸素（Ｏ２）ガスからなる混合ガスなどを用いると、精度よく加工できる。
【００２７】
続いて、図９に表すように、アッシング法を用いて、第１絶縁層２０及び第１コンタクトホール３５のレジスト２５を除去する。ここで、アッシング法に用いるガスは、例えば、Ｏ２ガスを用いることができる。
【００２８】
その後、図１０に表すように、スパッタリング法を用いて、第１絶縁層２０の上に第１導電性材料４０を形成する。そして、トレンチ５０の底面に設けられた第１コンタクトホール３５に、第１導電性材料４０を埋め込み、第１コンタクトビアを形成する（ステップＳ１２０）。ここで、第１コンタクトビア３０とは、第１コンタクトホール３５に第１導電性材料４０を埋め込んだものをいう。
【００２９】
この際、第１コンタクトホール３５に埋め込まれた第１導電性材料４０と半導体基板１０は、電気的に接続している。
【００３０】
そして、図１１に表すように、ＲＩＥ法を用いて、第１絶縁層２０及びトレンチ５０に形成された第１導電性材料４０を除去する。この際、第１導電性材料４０は、第１絶縁層２０よりもエッチングされ易いため、距離Ｕだけエッチングされる。そして、第１導電材料４０の上端には、化学的に活性な面が形成される。これにより、後述するように第２導電性材料とコンタクト接触が良好に取ることができる。この距離Ｕは限定しないが、半導体基板１０とトレンチ５０の底面の間であればよい。
【００３１】
このように、第１開口上端部４５の上にトレンチ５０を設けることで、埋め込み性のよい第１コンタクトビア３０が得られる。ここで、ドライエッチングに用いるガスには、第１導電性材料４０及び第１絶縁層２０に高い選択性を有するエッチングガスを用いるとよい。例えば、第１導電性材料４０がＷであり、第１絶縁層２０がＳｉＯ２であるときには、ＳＦ６、ＮＦ３、ＣＦ４あるいはＣｌ２などから選ばれる少なくとも１種類のガスと、Ｏ２あるいはＮ２などから選ばれる少なくとも１種類のガスと、の混合ガスを用いることができる。  
続いて、図１２に表すように、例えば、ＣＶＤ（Chemical vapor deposition）法を用いて第１絶縁層２０の主面上に、第２絶縁層６０を形成する。これにより、トレンチ５０内に第２絶縁層６０が形成される。（ステップＳ１３０）。この第２絶縁層６０は、第１絶縁層２０と同じ組成である。
【００３２】
次に、第２絶縁層６０の上にＰＥＰにより、レジスト２５のパターニングを行う。この際、第２絶縁層６０の上にある図示しない領域Ｘにはレジストマスクを設けない。この領域Ｘの略垂直下方には第１開口上端部４５が位置する。この領域Ｘは、第１コンタクトビア３０の直径、と同程度の平面寸法を有する。
【００３３】
その後、ＲＩＥ法を用いて、第２絶縁層６０上に設けられたフォトレジスト２５及び第２絶縁層６０のフォトレジスト２５のない領域Ｘをエッチングする。すると、第２絶縁層６０の主面に略垂直な第２コンタクトホール７５を第１コンタクトビア３０に至るように形成する（ステップＳ１４０）。ここで、この第２コンタクトホールの下端はトレンチの底面近傍に位置し、第１コンタクトビアの上端と接続されている。
【００３４】
そして、アッシング法を用いて第２絶縁層６０の上に設けられたレジストマスク２５を除去する。この際、使用するアッシングガスとしては、図９に関して前述した場合と同様に、例えば、Ｏ２ガスを用いることができる。これにより、図１３に表すような、第１コンタクトビア３０の上に第２コンタクトホール７５を継続して設けることができる。
【００３５】
続いて、図１４に表すように、例えば、スパッタリング法を用いて、第２絶縁層６０の上に第２導電性材料８０を堆積する。この第２導電性材料８０は、第１導電性材料４０と同じ組成である。そして、第１コンタクトホール３５の上端に位置する第２コンタクトホール７５に第２導電性材料８０を埋め込み、第２コンタクトビア７０を形成する。（ステップＳ１５０）。
【００３６】
ここで、この第１及び第２コンタクトビア３０、７０は電気的に接続している。
【００３７】
この後、第２絶縁層６０の上に設けられた第２導電材料を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いてエッチバックする。これにより、第２絶縁層６０の主面には第２コンタクトビア７０の上端に位置する第２開口上端部９５が形成される。そして、図１に表すように、アスペクト比が高くても埋め込み性のよいコンタクトビアを有する半導体装置が得られる。
【００３８】
以上、本実施形態によれば、このように、第１絶縁層２０において第１コンタクトビア３０の上端にトレンチ５０を設けることにより、第１開口上端部４５の直径を広げることができ、且つアスペクト比を低減できる。そして、この第１絶縁層２０の上にこれと同様の構造を設け、トレンチ５０を介して深さ方向に第１及び第２コンタクトビア３０、７０を電気的に接続させる。これにより、埋め込み性がよくアスペクト比の高いコンタクトビアを有する半導体装置５が得られる。  
以上、本発明の実施形態である半導体装置の製造方法について説明した。  
次に、本発明の実施形態である半導体装置の他の具体例について説明する。  
図１５は、本発明の実施形態である半導体装置の第１具体例を表し、（ａ）はその模式平面図であり、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【００３９】
本具体例の基本構造は、本実施形態と同様であるが、例えば、５つのコンタクトビアが半導体基板に対して平行方向に直線的に配列されている。ここで、コンタクトビアの第２開口上端部９５及び間隔は、例えば、それぞれ１００ナノメータである。また、この第１コンタクトビアの上に第２コンタクトビアを接続させたときのアスペクト比は１０である。そして、これらコンタクトビアを取り囲むように、その配列方向に延在するトレンチ５０が形成されている。
【００４０】
このように複数のコンタクトビアがほぼ直線上に配置された構造においても、第１絶縁層２０に設けられた複数の第１開口上端部を含む領域Ｂにトレンチ５０を形成することで、各第１開口上端部４５の直径を広げることができ、且つアスペクト比を低減できる。したがって、埋め込み性がよくアスペクト比の高い複数のコンタクトビアを有する半導体装置が得られる。なお、本発明におけるコンタクトビアの数は、本具体例には限定されず、５つ未満あるいは６つ以上のコンタクトビアが直線的に配列された構造においても、同様に適用して同様の作用効果が得られる。
【００４１】
図１６は、本発明の実施形態である半導体装置の第２具体例を表し、（ａ）はその模式平面図であり、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。  
また、図１７は、図１６の製造工程の一部を表し、（ａ）は模式平面図であり、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【００４２】
図１６に表すように、本具体例の基本構造は本実施形態と同様であるが、例えば、９つからなる複数の第２開口上端部９５が格子状（３行×３列）に設けられている。ここで、コンタクトビアの第２開口上端径９５及び間隔は、例えば、それぞれ１００ナノメータである。また、コンタクトビアのアスペクト比は、例えば、１０である。
【００４３】
このように複数のコンタクトビアが格子状に形成された構造においても、図１７に表すように、第１絶縁層２０に設けられた複数の第１開口上端部を含む領域Ｙにトレンチ５０を形成することができる。これにより、第１コンタクトホール３５の第１開口上端部４５が広げり、且つアスペクト比を低減できる。このトレンチ５０の一辺は、例えば、７００ナノメータである。したがって、埋込性がよくアスペクト比の高いコンタクトビアを有する半導体装置５が得られる。なお、本発明におけるコンタクトビアの数は配列は、本具体例には限定されず、複数のコンタクトビアが２次元的に配列されたいずれの構造においても、本発明を同様に適用して同様の作用効果が得られる。
【００４４】
図１８は、本発明の実施形態である半導体装置の第３具体例を表し、（ａ）はその模式平面図であり、（ｂ）は（ａ）のＡ−Ａ線の模式断面図である。  
本具体例の基本構造は、上述した本実施形態と同様であるが、第２絶縁層６０に設けられた第２開口上端部９５の形状は長方形である。
【００４５】
ここで、第２開口上端部９５の寸法は、短辺長さａが、例えば１００ナノメータであり、長手方向の長さｂが、例えば、３００ナノメータである。また、第１及び第２コンタクトビアを接続させたアスペクト比は、例えば、１０である。このアスペクト比とは、第１及び第２コンタクトビア３０、７０の深さ方向の長さを積算した値ｔを第２開口上端部９５の短辺長さａで除した値をいう。
【００４６】
このように第２開口上端部９５の形状が長方形であっても、第１絶縁層２０に設けられた第２開口上端部９５よりも大きな領域Ｚに、トレンチ５０を形成することで、長方形状をした第１コンタクトホール３５の第１開口上端部４５を広げることができ、且つ、アスペクトを低減できる。この領域Ｚの寸法は、例えば、短辺長さａが３００ナノメータであり、長手方向の長さｂが５００ナノメータである。したがって、本発明の実施形態と同様に、埋込性がよくアスペクト比の高いコンタクトビアを有する半導体装置５が得られる。
【００４７】
なお、本発明におけるコンタクトビアの開口上端部９５の形状や寸法は、本具体例には限定されず、各種の形状や寸法を有するものにいても、本発明を同様に適用して同様の作用効果を得ることができる。
【００４８】
図１９（ａ）は、本発明の実施形態である半導体装置の第４具体例を表す模式断面図であり、図１９（ｂ）は、Ａ−Ａ線の平面図である。
ここで、７０ナノメータのＮＡＮＤ型フラッシュメモリにおけるＣＢ（Contact to Bit line）工程の半導体装置を表している。
【００４９】
すなわち、本具体例の半導体装置５は、ｐ型のシリコン基板１００の主面上に略平行方向にｎ型の拡散層１０５が選択的に設けられている。このｎ型の拡散層は深さ方向に形成されている。このｐ型のシリコン基板１００の主面上には、ゲート酸化膜１２０と多層膜１１５とがこの順に設けられている。
【００５０】
ｎ型の拡散層１０５は、選択ゲートのソース、選択ゲートのドレイン、メモリセル１０７にそれぞれ接続されている。選択ゲートのソースのｎ型拡散層１０５ｓと選択ゲートのドレインのｎ型拡散層１０５ｄの間には、メモリセル１０７のｎ型拡散層１０５ｃが３２個分設けられている。このメモリセル１０７は、フローティングゲート付きのトランジスタが積層された構造を有する。メモリセルは、記憶部としての役割を有する。
【００５１】
多層膜には、ｐ型のシリコン基板１００の主面に略垂直方向に形成されたコンタクトビア１２０が設けられている。  コンタクトビア１２０は  選択ゲートのソース及びドレインのｎ型拡散層１０５ｓ及び１０５ｄとそれぞれ接続されている。このコンタクトビア１２３０は、例えば、１０以上のアスペクト比を有する。また、選択ゲートのソースあるいはドレインの区別は、図示しない上層の配線引き回し構造により決定される。
【００５２】
ソース及びドレインのｎ型拡散層１０５ｓ、１０５ｄ上に設けられたコンタクトビア１２０は、それぞれ２つの選択ゲート１２５により挟まれた構造を有する。この選択ゲート１２５には、例えば、トランジスタを用いることができる。
【００５３】
本具体例のＮＡＮＤ型は、メモリセル１０７が積層した構造を有する。そのため、半導体基板の主面上に設けられた多層膜の膜厚は厚くなる。そのため、多層膜１１５上に設ける図示しない配線と、選択ゲート１２５のソース及びドレインのｎ型拡散層１０５ｓ、１０５ｄと、を接続させるには、アスペクト比の高いコンタクトビア１２０が必要である。本実施形態によれば、このような構造においても、埋め込み性がよくアスペクト比の高いコンタクトビア１２０を形成することが可能である。
【００５４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。例えば、本実施形態の絶縁層は、第１及び第２からなる２層構造であったが、これには限定せず、２層以上の多層構造にしても本実施形態によれば、埋め込み性がよくアスペクト比の高いコンタクトビアが得られる。
【００５５】
また、本実施形態において、コンタクトホールやコンタクトビアの開口上端部の形状を円としたが、これには限定せず、例えば、楕円状であっても、同様の効果が得られる。    また、導電性材料の形成には、スパッタリングを用いたが、これには限定せず、例えば、ＣＶＤ法を用いても、同様の効果が得られる。  
また、本実施形態において、絶縁膜の形成には、ＣＶＤ法を用いたが、これには限定せず、プラズマ重合法、塗布法やスパッタリング法などを用いることができ、使用する材料に合わせて適宜選択することができる。  
また、本実施形態において、絶縁層のエッチングには、ＲＩＥ法を用いたが、これには限定せず、例えば、ＣＤＥ法を用いても、同様の効果が得られる。  
また、本発明の半導体装置及びその製造方法において、製造条件、各層の材質、装置構造、トレンチ形状、コンタクトホール及びコンタクトビアの寸法、などの各要素については、当業者が適宜変更を加えたものであっても、本発明の要旨を包含する限りにおいて本発明の範囲に包含される。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態の半導体装置を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図２】第１比較例の半導体装置を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図３】第２比較例の半導体装置を表す模式断面図である。
【図４】第３比較例の半導体装置を表す模式断面図である。
【図５】図１の半導体装置の製造方法を表すフローチャートである。
【図６】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図７】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図８】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図９】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１０】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１１】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１２】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１３】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１４】図１の半導体装置の製造工程を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１５】本発明の実施形態である半導体装置の第１具体例を表し、（ａ）は模式平面図であり、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１６】本発明の実施形態である半導体装置の第２具体例を表し、（ａ）は模式平面図、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１７】図１６の製造工程の一部を表しており、（ａ）は模式平面図であり、（ｂ）は（ａ）Ａ−Ａ線の模式断面図である。
【図１８】本発明の実施形態である半導体装置の第３具体例を表しており、（ａ）が模式平面図であり、（ｂ）が（ａ）のＡ−Ａ線の模式断面図である。
【図１９】本発明の実施形態である半導体装置の第４具体例を表す模式平面図である。
【符号の説明】
【００５７】
５、６ 半導体装置、７ 他の半導体素子、１０ 半導体基板、２０ 第１絶縁層、２１ シーム、２５ レジストマスク、３０、３２ 第１コンタクトビア、３５、３７ 第１コンタクトホール、４０ 第１導電性材料、４５、４７ 第１開口上端部、５０ トレンチ、６０ 第２絶縁層、７０ 第２コンタクトビア、７５ 第２コンタクトホール、８０ 第２導電性材料、９５ 第２開口上端部、１００ｐ型のシリコン基板、１０５ｎ型拡散層、１０５ｃメモリセル、１０５ｄ選択ゲートのドレイン、１０５ｓ選択ゲートのソース、１０７メモリセル、１１０ゲート酸化膜、１１５多層膜、１２０コンタクトビア、１２５選択ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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