(57)【要約】【課題】  電源が変動した場合に、比較回路の応答時間がばらついてしまうことがあった。【解決手段】  ソースが第１の電源に、ドレインが第１のノードに接続された第１、第２のＰＭＯＳトランジスタＭＰ３、ＭＰ４と、ソースが第２の電源に、ドレインが第１のノードに接続された第１、第２のＮＭＯＳトランジスタＭＮ４、ＭＮ５と、ソースが前記第１の電源に、ドレインが第２のノードに接続された第３、第４のＰＭＯＳトランジスタＭＰ５、ＭＰ６と、ソースが前記第２の電源に、ドレインが前記第２のノードに接続された第３、４のＮＭＯＳトランジスタＭＮ６、ＭＮ７とを有する。第１、第３のＰＭＯＳトランジスタＭＰ３、ＭＰ６、第１、第３のＮＭＯＳトランジスタＭＮ４、ＭＮ７のゲートには、基準電圧、比較対象となる信号の電圧が印加される。コンパレータ部１は、第１のノードと第２のノードの電圧を比較した結果を出力する。【選択図】  図１
2007067709.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタのいずれか一方で構成されかつソース同士が結合されたトランジスタ対を備える差動回路と、
ソースが第１の電源に接続され、ドレインが第１のノードに接続され、ゲートが基準電圧入力端子に接続された第１のＰＭＯＳトランジスタと、
ソースが第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートが前記基準電圧入力端子に接続された第１のＮＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第２の電源の電圧が印加された第２のＰＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第１の電源の電圧が印加された第２のＮＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが第２のノードに接続され、ゲートが信号入力端子に接続された第３のＰＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートが前記信号入力端子に接続された第３のＮＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第２の電源の電圧が印加された第４のＰＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第１の電源の電圧が印加された第４のＮＭＯＳトランジスタと、
を有し、
前記差動回路に前記第１の電源と前記第２の電源とが供給され、
前記トランジスタ対の一方のトランジスタのゲートが前記第１のノードに、前記トランジスタ対の他方のトランジスタのゲートが前記第２のゲートにそれぞれ接続されて、
前記信号入力端子に入力された信号の電圧と前記基準電圧入力端子に印加された基準電圧との比較結果を、前記第１のノードの電圧値と前記第２のノードの電圧値との比較結果として前記差動回路が出力する比較回路。
【請求項２】
前記トランジスタ対を構成するトランジスタは、前記比較回路を構成するトランジスタのうち同一導電型のトランジスタが形成されるときに、同時に形成されていることを特徴とする請求項１に記載の比較回路。
【請求項３】
第３の電源および第４の電源が供給され前記基準電圧を発生する基準電圧発生回路をさらに有し、前記第１の電源、前記第２の電源、前記第３の電源および前記第４の電源はそれぞれ分離されていることを特長とする請求項１記載の比較回路
【請求項４】
前記比較回路は、さらに、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタに直列に接続される第１のスイッチ素子と、
前記第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタに直列に接続される第２のスイッチ素子と、
１つまたは複数のコントロール信号を出力するコントロール回路とを備え、
前記コントロール回路は、前記コントロール信号によって、前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに印加する電圧と、前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに印加する電圧を排他的に制御し、かつ前記第１のスイッチ素子および前記第２のスイッチ素子との導通状態を制御して、
通常動作時には、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタとがオンとなりかつ、前記第１のスイッチ素子と前記第２のスイッチ素子とを導通とし、
テスト動作時には、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタとがオフとなりかつ、前記第１のスイッチ素子と前記第２のスイッチ素子とを非導通とすることを特徴とする請求項１乃至３のいずれか１項に記載の比較回路。
【請求項５】
基準電圧発生回路と比較回路とを有する半導体装置であって、
前記比較回路は、
ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタのいずれか一方で構成されかつソース同士が結合されたトランジスタ対を備える差動回路と、
ソースが第１の電源に接続され、ドレインが第１のノードに接続され、ゲートが基準電圧入力端子に接続された第１のＰＭＯＳトランジスタと、
ソースが第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートが前記基準電圧入力端子に接続された第１のＮＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第２の電源の電圧が印加された第２のＰＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第１の電源の電圧が印加された第２のＮＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが第２のノードに接続され、ゲートが信号入力端子に接続された第３のＰＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートが前記信号入力端子に接続された第３のＮＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第２の電源の電圧が印加された第４のＰＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第１の電源の電圧が印加された第４のＮＭＯＳトランジスタと、
を有し、
前記比較回路の前記差動回路に前記第１の電源と前記第２の電源とが供給され、
前記トランジスタ対の一方のトランジスタのゲートが前記第１のノードに、前記トランジスタ対の他方のトランジスタのゲートが前記第２のゲートにそれぞれ接続されて、
前記信号入力端子に入力された信号の電圧と前記基準電圧入力端子に印加された基準電圧との比較結果を、前記第１のノードの電圧値と前記第２のノードの電圧値との比較結果として前記差動回路が出力し、
前記基準電圧発生回路は、前記第１の電源および第２の電源とは異なる第３の電源および第４の電源に基づいて動作していることを特徴とする半導体装置。
【請求項６】
前記トランジスタ対を構成するトランジスタは、前記比較回路を構成するトランジスタのうち同一導電型のトランジスタが形成されるときに、同時に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記比較回路は、さらに、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタに直列に接続される第１のスイッチ素子と、
前記第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタに直列に接続される第２のスイッチ素子と、
１つまたは複数のコントロール信号を出力するコントロール回路とを備え、
前記コントロール回路は、前記コントロール信号によって、前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに印加する電圧と、前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに印加する電圧を排他的に制御し、かつ前記第１のスイッチ素子および前記第２のスイッチ素子との導通状態を制御して、
通常動作時には、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタとがオンとなりかつ、前記第１のスイッチ素子と前記第２のスイッチ素子とを導通とし、
テスト動作時には、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタとがオフとなりかつ、前記第１のスイッチ素子と前記第２のスイッチ素子とを非導通とすることを特徴とする請求項５あるいは６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に入力回路に使用される比較回路に関する。
【背景技術】
【０００２】
近年高速インターフェースとして小振幅での信号伝送方法が採用されている。例えば、ＪＥＤＥＣ規格としてＨＳＴＬ、ＳＳＴＬ等各種の回路がある。このようなインターフェースの入力回路では小振幅の信号を受信する為にコンパレータ（比較回路）を備えている。
【０００３】
従来から、このような比較回路として差動回路を用いた比較回路が知られている。図９（ａ）は、一般的な比較回路を示す回路図である。
図９（ａ）に示すように、従来の比較回路９１はＰＭＯＳトランジスタＭＰ９１、ＭＰ９２およびＮＭＯＳトランジスタＭＮ９１、ＭＮ９２およびＭＮ９３から構成されている。トランジスタＭＰ９１とＭＰ９２は同じ特性を持っており、また同様にトランジスタＭＮ９１とＭＮ９２も同じ特性を持っている。
トランジスタＭＰ９１とＭＰ９２のソースは電源（ＶＤＤ）に接続され、そのゲートは共通でトランジスタＭＰ９１のドレインに接続される。トランジスタＭＮ９１のドレインは、ＭＰ９１のドレインに接続され、そのゲートは正入力信号（ＶＩＮ１）が印加される入力端子ＩＮ１に接続されている。トランジスタＭＮ９２のドレインはＭＰ９２のドレインに接続され、そのゲートは負入力信号（ＶＩＮ２）が印加される入力端子ＩＮ２に接続されている。トランジスタＭＮ９１とＭＮ９２のソースは共通でノードＮ１に接続されており、そのノードＮ１にトランジスタＭＮ９３のドレインが接続されている。トランジスタＭＮ９３のゲートは任意のバイアス電圧（ＶＢＩＡＳ）が印加されており、そのソースはグランド（接地、ＧＮＤ）に接続されている。なお、比較回路９１の出力はトランジスタＭＰ９１のドレインあるいはトランジスタＭＰ９２のドレインから得られる。なお、図９（ａ）ではトランジスタＭＰ９２のドレイン側から得られる出力（ＶＯＵＴ）を出力端子ＯＵＴにとる構成を示す。出力ＯＵＴは正出力である。
【０００４】
図９（ｂ）に比較回路９１の入出力特性を示す。図９（ｂ）では、ＶＩＮ１とＶＩＮ２の差分（ＶＩＮ１−ＶＩＮ２）と出力レベル（ＶＯＵＴ）の関係を示している。比較回路９１は、ＶＩＮ１がＶＩＮ２より十分低いときその出力は０（"Ｌ"）となり、逆にＶＩＮ１がＶＩＮ２よりも十分に大きいときはその出力はＶＤＤ（"Ｈ"）となる。
このような回路では、ＩＮ１、ＩＮ２に差動信号を与えてもよいし、図９（ｃ）の比較回路９２のように片方に基準電圧（ＶＲＥＦ）を与え、他方に入力信号（ＶＩＮ）を与える構成としてもよい。比較回路９２は、入力信号（ＶＩＮ）がＶＲＥＦレベルよりも高いときは出力レベル（ＶＯＵＴ）がローレベル（"Ｌ"）となり、逆に入力信号（ＶＩＮ）がＶＲＥＦレベルよりも低いときは出力レベル（ＶＯＵＴ）がハイレベル（"Ｈ"）となる。
【０００５】
特許文献１には、図１２に示す比較回路１２が開示されている。特許文献１に記載の比較回路１２は、差動比較回路の正入力電圧ＶＰと負入力電圧ＶＮに、抵抗値に基づいたオフセットを生じさせ差動信号の差が所定値以上あるか否かを判定する。
また、特許文献２に記載されたデータ伝送装置では、図１３に示すように入力差動レシーバ回路１３１の正入力ノードＮ１３１と電源（ＶＤＤ）及びグランド（ＧＮＤ）との間に抵抗Ｒ１３１及び抵抗Ｒ１３２を接続し、また、負入力ノードＮ１３２にも同様に抵抗Ｒ１３３及び抵抗Ｒ１３４を接続した回路が開示されている。
【特許文献１】特開平５−１６４７９１号公報
【特許文献２】特開平１１−０６８８５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図９（ａ）、（ｃ）に示した従来の比較回路においては、ノイズ等により比較回路に供給される電源およびグランドの電圧が変動すると、比較回路の応答時間が変動してしまう。以下に図９（ｃ）に示す比較回路９２について、比較回路９２の電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧が変動した場合の、比較回路９２の動作について説明する。図１０（ａ）、（ｂ）は、比較回路９２に入力信号ＶＩＮが入力されたときの出力ＶＯＵＴを示している。また、図１０（ａ）、（ｂ）では、基準電圧ＶＲＥＦならびに入力信号ＶＩＮは電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧が一定である回路から供給されているものとする。図１０（ａ）は、比較回路９２の電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧に変動がない場合を示し、図１０（ｂ）は、比較回路９２の電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧に変動がある場合をそれぞれ示している。
【０００７】
図１０（ａ）に示すように従来の比較回路は、入力信号ＶＩＮの変化に応じて出力ＶＯＵＴが変化する。入力信号ＶＩＮの変化から出力信号ＶＯＵＴの変化へは一定の応答時間を要する。図１０（ａ）では、電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧に変動がない理想条件であるため、応答時間に変動は無い。図１０（ｂ）のように、ノイズなどの影響により、比較回路９２の電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧が変動すると、グランド（ＧＮＤ）に対する基準電圧ＶＲＥＦの関係も変動する。また、入力電圧ＶＩＮと、グランド（ＧＮＤ）との電位差（電圧差）も、電源変動に応じた変動が生じる。この変動は、比較回路の出力ＶＯＵＴの変化するタイミングにも変動を生じさせる。この結果、比較回路９２の応答時間が比較回路の電源（ＶＤＤ）及びグランド（ＧＮＤ）のノイズで変動してしまう。
【０００８】
図１１は、図１０（ａ）、（ｂ）における時刻ｔ１からｔ２の間の比較回路９２のグランド（ＧＮＤ）に対する基準電圧ＶＲＥＦおよび入力信号ＶＩＮの変化をそれぞれ示す図である。Ｖ，Ｖ'は、グランド（ＧＮＤ）に対する基準電圧ＶＲＥＦの変化を、Ｕ、Ｕ'は、グランド（ＧＮＤ）に対する入力信号ＶＩＮの変化を示す。図１１において、実線は比較回路９２の電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧の変動が無い場合を示し、破線は比較回路９２の電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧が変動した場合を示している。なお、図１０（ａ）、（ｂ）と同様に、基準電圧ＶＲＥＦならびに入力信号ＶＩＮはともに電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧が一定である回路から供給されているものとする。図１１に示すように、比較回路９２の電源（ＶＤＤ）及びグランド（ＧＮＤ）の電圧が変動することによって、相対的に基準電圧、入力信号が入力される電圧が変動してしまう（図１１Ｕ'、Ｖ'参照）。このように比較回路の入力が変動する結果、入力電圧ＶＩＮの変化に対する比較回路９２の出力の応答時間が変動する。このように比較回路９２の電源やグランドにノイズがのると遅延変動（ジッタ）を生じる。以上は比較回路９２で説明をおこなったが比較回路９１でも同様である。
【０００９】
また、比較回路９１、９２では、トランジスタ対を構成するＮＭＯＳトランジスタ（ＭＮ９１、ＭＮ９２）の特性が、製造ばらつきにより半導体装置（チップ）ごとに変動することがある。たとえば、ＭＮ９１やＭＮ９２のトランジスタのしきい値が高くなれば比較回路の応答が遅くなり、しきい値が低くなれば比較回路の応答が速くなる。このように、製造ばらつきが比較回路９１や比較回路９２の回路特性（遅延）の変動を生じさせる。このような比較回路では、半導体装置に搭載された比較回路ごとに比較回路の入力信号に対する出力の応答時間が変化してしまう。ここではトランジスタ対を構成するトランジスタをＮＭＯＳトランジスタとしたが、トランジスタ対がＰＭＯＳトランジスタであっても同様に製造ばらつきが比較回路の入力信号に対する出力の応答時間を変化させる場合がある。
【００１０】
また、特許文献１の比較回路（差動電圧比較回路１２）は、図１２に示されるように、従来型の比較回路（図９の比較回路９１）の正入力端子と負入力端子各々について、入力端子（ＶＰ、ＶＮ）と電源（ＶＤＤ）、入力端子（ＶＰ、ＶＮ）とグランド（ＧＮＤ）間に抵抗器（Ｒ１２３、Ｒ１２４、Ｒ１２７、Ｒ１２８）を備える構成である。そしてこの抵抗器の抵抗値に基づいたオフセットを生じさせ、差動信号の差が所定値以上あるか否かを判定している。文献１の比較回路１２でも上述の比較回路９１、９２と同様に、トランジスタ対を構成するＮＭＯＳトランジスタ（ＭＮ１２１、ＭＮ１２２）の特性が、製造ばらつきにより半導体装置（チップ）ごとに変動することがあり、半導体装置に搭載された比較回路ごとに比較回路の入力信号に対する出力の応答時間が変化してしまうことがある。
【００１１】
また、特許文献２の入力差動レシーバ回路１３１では、正入力ノードＮ１３１は、出力ドライバ回路とも接続されている為、出力ドライバ回路の電源及びグランドの影響を受けるのに対し、負入力ノードＮ１３２はこの影響を受けない。従って、正入力ノードＮ１３１と負入力ノードＮ１３２では電源及びグランドの変動に対する影響の受け方が異なってしまう。特許文献２では、入力差動レシーバ回路１３１の内部回路に関する記載は特に無いが、従来の比較回路９１の構成であった場合は、製造ばらつきにより半導体装置に搭載された比較回路ごとに比較回路の入力信号に対する出力の応答時間が変化してしまうことがある。
上述したように、従来の比較回路では、比較回路の入力信号に対する出力の応答時間が変動してしまう。
【課題を解決するための手段】
【００１２】
本発明の１態様による比較回路は、ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタのいずれか一方で構成されかつソース同士が結合されたトランジスタ対を備える差動回路と、ソースが第１の電源に接続され、ドレインが第１のノードに接続され、ゲートが基準電圧入力端子に接続された第１のＰＭＯＳトランジスタと、ソースが第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートが前記基準電圧入力端子に接続された第１のＮＭＯＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第２の電源の電圧が印加された第２のＰＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第１の電源の電圧が印加された第２のＮＭＯＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが第２のノードに接続され、ゲートが信号入力端子に接続された第３のＰＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートが前記信号入力端子に接続された第３のＮＭＯＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第２の電源の電圧が印加された第４のＰＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第１の電源の電圧が印加された第４のＮＭＯＳトランジスタとを有する。前記差動回路に前記第１の電源と前記第２の電源とが供給され、前記トランジスタ対の一方のトランジスタのゲートが前記第１のノードに、前記トランジスタ対の他方のトランジスタのゲートが前記第２のゲートにそれぞれ接続されて、前記信号入力端子に入力された信号の電圧と前記基準電圧入力端子に印加された基準電圧との比較結果を、前記第１のノードの電圧値と前記第２のノードの電圧値との比較結果として前記差動回路が出力する。
【００１３】
また、本発明の１態様による半導体装置は、基準電圧発生回路と比較回路とを有する半導体装置であって、前記比較回路は、ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタのいずれか一方で構成されかつソース同士が結合されたトランジスタ対を備える差動回路と、ソースが第１の電源に接続され、ドレインが第１のノードに接続され、ゲートが基準電圧入力端子に接続された第１のＰＭＯＳトランジスタと、ソースが第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートが前記基準電圧入力端子に接続された第１のＮＭＯＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第２の電源の電圧が印加された第２のＰＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第１のノードに接続され、ゲートに前記第１の電源の電圧が印加された第２のＮＭＯＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが第２のノードに接続され、ゲートが信号入力端子に接続された第３のＰＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートが前記信号入力端子に接続された第３のＮＭＯＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第２の電源の電圧が印加された第４のＰＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第２のノードに接続され、ゲートに前記第１の電源の電圧が印加された第４のＮＭＯＳトランジスタとを有する。前記比較回路の前記差動回路には、前記第１の電源と前記第２の電源とが供給され、前記トランジスタ対の一方のトランジスタのゲートが前記第１のノードに、前記トランジスタ対の他方のトランジスタのゲートが前記第２のゲートにそれぞれ接続されて、前記信号入力端子に入力された信号の電圧と前記基準電圧入力端子に印加された基準電圧との比較結果を、前記第１のノードの電圧値と前記第２のノードの電圧値との比較結果として前記差動回路が出力する。前記基準電圧発生回路は、前記第１の電源および第２の電源とは異なる第３の電源および第４の電源に基づいて動作している。
【００１４】
上記のように構成することにより、ノイズ等により比較回路の電源やグランドの電圧が変動することによる比較回路の入力信号に対する出力の応答時間のばらつきを低減させることが可能である。
また、製造ばらつきによる比較回路の入力信号に対する出力の応答時間のばらつきを低減させることが可能である。
【発明の効果】
【００１５】
比較回路の入力信号に対する出力の応答時間の変動を低減させることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態１について説明する。本発明の比較回路は、一方の入力端子（以下、基準電圧入力端子と称す）に基準電圧ＶＲＥＦが入力され、他方の入力端子（以下、信号入力端子と称す）に、前段の回路などから出力された比較対象となる信号ＶＩＮが入力されている。本実施の形態の比較回路は、例えば半導体集積回路として、１チップ上に形成されている。また、基準電圧を供給する基準電圧発生回路も同一チップ上に形成される。
【００１７】
図１は、本発明の実施の形態１の比較回路を示す図である。本実施の形態の比較回路１０は、コンパレータ部１とノイズ追従部２−１、２−２を有している。
【００１８】
コンパレータ部（差動回路）１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３を有している。トランジスタＭＰ１、ＭＰ２のソースは電源ＶＤＤ（第１の電源）に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートは、トランジスタＭＰ１のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインに接続され、ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ１およびＭＮ２のソースはＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＮＭＯＳトランジスタＭＮ１のゲートは後述する基準電圧入力端子側のノイズ追従部２−１の出力ノードＲＥＦ２に接続されている。ＮＭＯＳトランジスタＭＮ２のゲートは後述する信号入力端子側のノイズ追従部２−２の出力ノードＡ２に接続されている。このＮＭＯＳトランジスタＭＮ１とＭＮ２がトランジスタ対を構成しコンパレータ部１の差動入力部となっている。ＮＭＯＳトランジスタＭＮ３のソースはグランドＧＮＤ（第２の電源）に接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには、バイアス電圧ＶＢＩＡＳ（固定電圧）が与えられている。ＮＭＯＳトランジスタＮ３は、定電流源として接続されている。
【００１９】
ノイズ追従部２は、基準電圧入力端子側（端子ＲＥＦ１側）と信号入力端子側（端子Ａ１側）にそれぞれ設けられている。基準電圧入力端子側のノイズ追従部２−１は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４およびＮＭＯＳトランジスタＭＮ４、ＭＮ５を有している。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のソースは、コンパレータ部１と同一の電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ３のゲートは、基準電圧入力端子ＲＥＦ１に接続され、ドレインはＮＭＯＳトランジスタＭＮ４のドレインに接続されている。ＰＭＯＳトランジスタＭＰ４のゲートは、コンパレータ部１と同一のグランドＧＮＤに接続され、ドレインはＮＭＯＳトランジスタＭＮ５のドレインに接続される。ＮＭＯＳトランジスタＭＮ４のゲートは基準電圧入力端子ＲＥＦ１に接続されている。ＮＭＯＳトランジスタＭＮ５のゲートは、コンパレータ部１と同一の電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＭＮ４、ＭＮ５のソースはコンパレータ部１と同一のグランドＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４およびＮＭＯＳトランジスタＭＮ４、ＭＮ５のドレインが共通接続されたノードがノイズ追従部２−１の出力ノードＲＥＦ２に相当する。
【００２０】
信号入力端子側のノイズ追従部２−２は、ＰＭＯＳトランジスタＭＰ５、ＭＰ６およびＮＭＯＳトランジスタＭＮ６、ＭＮ７を有している。信号入力端子側のノイズ追従部２−２は、基準電圧入力端子側のノイズ追従部２−１とその入力および出力が接続されるノードが異なるのみで、同じ構成とされる。つまりコンパレータ部と同一の電源ＶＤＤとグランドＧＮＤの間にＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ６が直列に接続されている。ＰＭＯＳトランジスタＭＰ５のゲートはグランドＧＮＤに、ＮＭＯＳトランジスタＭＮ６のゲートは電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ７もコンパレータ部１と同一の電源ＶＤＤとグランドＧＮＤの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ７のゲートに信号入力端子Ａ１が接続されている。ＰＭＯＳトランジスタＭＰ５、ＭＰ６およびＮＭＯＳトランジスタＭＮ６、ＭＮ７のドレインが共通接続されたノードがノイズ追従部２−２の出力ノードＡ２に相当する。
【００２１】
この実施の形態１の比較回路１０の出力端子ＯＵＴは、コンパレータ部１のＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２の間のノードである。この比較回路は基準電圧ＶＲＥＦに対して信号入力端子に入力される信号の電圧ＶＩＮが低ければ「Ｌ」レベル（low-level）を出力し、高ければ「Ｈ」レベル（High-level）を出力する。（以下、「Ｌ」はＬｏｗレベル（low-level）、「Ｈ」はＨｉｇｈレベル（High-level）を示す。）
なお、図１に示す本発明の比較回路では、コンパレータ部１のＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２の間のノードより、出力端子ＯＵＴと逆の出力が得られる。
【００２２】
ここで、ノイズ追従部２−１、２−２に形成されるＭＯＳトランジスタは、コンパレータ部１におけるＭＯＳトランジスタと同一の工程で形成される。つまりノイズ追従部２−１、２−２のＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６およびＭＮ７は、コンパレータ部１のＮＭＯＳトランジスタＭＮ１、ＭＮ２と同時に形成される。
【００２３】
以下、このように構成された比較回路１０の動作について説明する。まず、電源ＶＤＤおよびグランドＧＮＤの電圧変動がない場合の基本的な動作について説明する。基準電圧入力端子ＲＥＦ１には、基準電圧ＶＲＥＦが印加される。信号入力端子Ａ１には、比較対象となる電圧ＶＩＮが印加される。図２は、信号入力端子Ａ１に対する入力電圧ＶＩＮとノイズ追従回路２−２のノードＡ２の電圧ＶＡ２の入出力特性を示す図である。また図３は、信号入力端子Ａ１に入力する信号のレベルを「Ｌ」−「Ｈ」−「Ｌ」の順で遷移させた場合の各部の電圧を示す図である。
【００２４】
以下の基本動作説明において、基準電圧入力端子ＲＥＦ１に印加される基準電圧ＶＲＥＦは中間電圧であり、ＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ４が共に半導通状態となるような電圧であるとする。この場合、ノードＲＥＦ２の電圧ＶＲＥＦ２は、電源ＶＤＤとグランドＧＮＤ間の電位差（電圧差）を、ＰＭＯＳトランジスタＭＰ３、ＭＰ４の並列抵抗とＮＭＯＳトランジスタＭＮ４、ＭＮ５の並列抵抗で分割した電圧となる。したがってコンパレータ部１のＮＭＯＳトランジスタＭＮ１のゲートには基準電圧ＶＲＥＦに基づいた所定電圧ＶＲＥＦ２が印加される。
【００２５】
この時、ＮＭＯＳトランジスタＭＮ１のゲート・ソース間電圧ＶｇｓＮ１は、ＮＭＯＳトランジスタＭＮ１のゲートに与えられた電圧ＶＲＥＦ２から、ＮＭＯＳトランジスタＭＮ３による電圧降下分を差し引いた値となる。以後の説明では、説明を簡単にするためにＮＭＯＳトランジスタＭＮ３は、理想電流源（抵抗＝０）として説明する。したがってＮＭＯＳトランジスタＭＮ１のゲート・ソース間電圧とは、ＮＭＯＳトランジスタＭＮ１のゲート電圧に等しいものとして説明する。
【００２６】
ノイズ追従回路２−２は、ノイズ追従回路２−１と同じように、ノードＡ２の電圧ＶＡ２は、電源ＶＤＤとグランドＧＮＤ間の電位差（電圧差）を、ＰＭＯＳトランジスタＭＰ５、ＭＰ６の並列抵抗とＮＭＯＳトランジスタＭＮ６、ＭＮ７の並列抵抗で分割した電圧となる。信号入力端子Ａ１に入力された信号の電圧に応じて、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ７の抵抗値が決定されるため、ノードＡ２の電圧ＶＡ２は図２に示すように、信号入力端子Ａ１に入力された信号の電圧ＶＩＮに応じて決定される。
また、ノイズ追従回路２−２は、ノイズ追従回路２−１と同じ構成であることから、信号入力端子Ａ１に、入力電圧ＶＩＮ＝ＶＲＥＦとなる電圧を印加した場合は、ノードＡ２の電圧ＶＡ２は、ＶＡ２＝ＶＲＥＦ２となる。
【００２７】
信号入力端子Ａ１に印加される電圧ＶＩＮが基準電圧ＶＲＥＦよりも高い電圧Ｖ１（「Ｈ」レベル）である場合、ノイズ追従回路２−２では、ＮＭＯＳトランジスタＭＮ７が低抵抗化され、ＰＭＯＳトランジスタＭＰ６が高抵抗化される。そのため、ＰＭＯＳトランジスタＭＰ６による電圧降下が大きく、ノードＡ２の電圧ＶＡ２はＶＲＥＦ２よりも低いＶ２となる（図２参照）。コンパレータ部１のＮＭＯＳトランジスタＭＮ２のゲートには、この電圧Ｖ２が与えられる。
【００２８】
信号入力端子Ａ１に印加される電圧がＶＲＥＦよりも低い電圧Ｖ１'（「Ｌ」レベル）の場合、ノイズ追従回路２−２では、ＰＭＯＳトランジスタＭＰ６が低抵抗化され、ＮＭＯＳトランジスタＭＮ７が高抵抗化される。そのため、ＰＭＯＳトランジスタＭＰ６による電圧降下が小さく、ノードＡ２の電圧ＶＡ２は、ＶＲＥＦ２よりも大きなＶ２'となる（図２参照）。コンパレータ部１のＮＭＯＳトランジスタＭＮ２のゲートには、この電圧Ｖ２'が与えられる。
【００２９】
したがって、信号入力端子Ａ１に印加させる電圧ＶＩＮを「Ｌ」−「Ｈ」−「Ｌ」と遷移させた場合（すなわちＶＩＮをＶ１'−Ｖ１−Ｖ１'と遷移させた場合）は、ノードＡ２の電圧ＶＡ２は図３に破線で示したようにＶ２'−Ｖ２−Ｖ２'の順に遷移する。ノードＡ２の電圧がＶ２'、つまり入力電圧ＶＩＮが「Ｌ」レベルの場合、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２に流れる電流が増加する。その結果、ＰＭＯＳトランジスタＭＰ２による電圧降下が大きくなり比較回路は「Ｌ」レベルの信号ＶＯとして出力する（図３参照：ＶＯＵＴ＝ＶＯ）。ノードＡ２の電圧が低い、つまり入力電圧ＶＩＮが「Ｈ」レベルの場合、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２に流れる電流が減少する。その結果、ＰＭＯＳトランジスタＭＰ２による電圧降下が小さくなり比較回路は「Ｈ」レベルの信号をＶＯ'として出力する（図３参照：ＶＯＵＴ＝ＶＯ'）。
【００３０】
次に、比較回路の電源およびグランドに変動がある場合の動作について説明する。この実施の形態では、上記した基準電圧発生回路の電源は、基準電圧発生のために比較回路の電源とは独立した安定電源で動作しているため、変化しないものとする。そのため、基準電圧入力端子ＲＥＦ１に印加される基準電圧ＶＲＥＦは変動せず、一定値が与えられている。また信号入力端子Ａ１に印加される信号も、例えば別チップなどから出力されるため、比較回路の電源変動による影響は受けないものとする。
【００３１】
図４に、電源およびグランドが変動した場合のノイズ追従回路２−１、２−２が出力する電圧の波形を示す。図４（ａ）は、電源およびグランドの電圧変動とノイズ追従回路２−１、２−２の出力する電圧の変動を示している。図４（ｂ）は、電源およびグランドが変動した場合のノイズ追従回路２−１、２−１の入出力特性を示している。図４（ａ）および（ｂ）には、ノイズなどの影響により電源ＶＤＤおよびグランドＧＮＤが共に変動する場合、つまり電源ＶＤＤとグランドＧＮＤが上側にシフト、あるいは下側にシフトするように変動する場合を例に示す。
【００３２】
上記したように基準電圧入力側のノイズ追従回路２−１は、電源ＶＤＤとグランドＧＮＤの電位差（電圧差）を、ＰＭＯＳトランジスタＭＰ３、ＭＰ４とＮＭＯＳトランジスタＭＮ４、ＭＮ５とで分割した電圧を出力ノードＲＥＦ２に出力する。そのため、電源およびグランドが変動した場合、出力ノードＲＥＦ２の電圧もその変化に追従して変動する（図４（ａ）、ＶＲＥＦ２部分参照）。
【００３３】
信号入力側のノイズ追従回路２−２も、電源ＶＤＤとグランドＧＮＤの電位差（電圧差）をＰＭＯＳトランジスタＭＰ５、ＭＰ６とＮＭＯＳトランジスタＭＮ６、ＭＮ７とで分割した電圧を出力ノードＡ２に出力する。電源ＶＤＤおよびグランドＧＮＤが変動した場合は、その変動に追従して出力ノードＡ２の電圧も変動する（図４（ａ）参照）。ただし、信号入力側のノイズ追従回路２−２は、信号入力端子Ａ１に入力される信号が「Ｈ」レベルであれば上記した電圧Ｖ２を中心として電源およびグランドの変動に追従し、信号入力端子Ａ１に入力される信号が「Ｌ」レベルであれば上記した電圧Ｖ２'を中心として電源の変動に追従する。
【００３４】
図４（ｂ）において、電源が安定している場合、出力ノードＲＥＦ２の電圧をＦ、信号入力端子Ａ１に「Ｌ」レベルが入力されているときの出力ノードＡ２の電圧をＦ'、信号入力端子Ａ１に「Ｈ」レベルが入力されているときの出力ノードＡ２の電圧をＦ"とする。図４（ａ）、（ｂ）に示すように電源ＶＤＤとグランドＧＮＤが、上にシフトした場合には、ノイズ追従回路２−１、２−２の出力する電圧も上昇し、図４（ｂ）にＥ、Ｅ'、Ｅ"で示す電圧を出力する。電源ＶＤＤとグランドＧＮＤが、下にシフトした場合には、ノイズ追従回路２−１、２−２の出力する電圧も下降し、図４（ｂ）にＧ、Ｇ'、Ｇ"で示す電圧を出力する。本実施の形態においては、比較回路に入力される入力範囲Ｌ内でノイズ追従回路の入出力特性の傾きが電源およびグランドがシフトしても変化せず、一定であることが好ましい。
【００３５】
ここで、比較回路の電源およびグランドが変動する場合に、信号入力端子Ａ１に入力される信号を「Ｌ」−「Ｈ」−「Ｌ」と遷移させた場合の比較回路各部の電圧を図５に示す。図５に示すように、ＮＭＯＳトランジスタＭＮ１のゲートに与えられる電圧（出力ノードＲＥＦ２の電圧ＶＲＥＦ２）は、電源およびグランドの変動を反映して変動する。
【００３６】
また、ＮＭＯＳトランジスタＭＮ２のゲートに与えられる電圧（出力ノードＡ２の電圧ＶＡ２）は、基本的には高電圧（Ｖ２'）−低電圧（Ｖ２）−高電圧（Ｖ２'）の順に遷移するが、この変化にさらに電源およびグランドの変動を重畳した電圧が与えられる（図５参照）。
【００３７】
つまり、本実施の形態の比較回路によれば、電源およびグランドが変動してしまう場合でも、その変動を反映させた電圧がコンパレータ部１のＮＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに与えられている。ここでは、上述のようにＮＭＯＳトランジスタＭＮ３は、理想電流源（抵抗＝０）として、ＮＭＯＳトランジスタＭＮ１のゲート・ソース間電圧とは、ＮＭＯＳトランジスタＭＮ１のゲート電圧に等しいものとしているため、図６は、コンパレータ部１のＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート・ソース間電圧を示している。図６では、図３に時刻ｔ３からｔ４で示した波形遷移中のＮＭＯＳトランジスタＭＮ２のゲート・ソース間電圧をＸ、図５に時刻ｔ３からｔ４で示した波形遷移中のＮＭＯＳトランジスタＭＮ２のゲート・ソース間電圧をＸ'として示している。また、図３に時刻ｔ３からｔ４で示した波形遷移中のＮＭＯＳトランジスタＭＮ１のゲート・ソース間電圧をＹ、図５に時刻ｔ３からｔ４で示した波形遷移中のＮＭＯＳトランジスタＭＮ１のゲート・ソース間電圧をＹ'として示している。
【００３８】
図６から明らかなように、本実施の形態によれば、電源およびグランドが変動したことに起因して、ＮＭＯＳトランジスタＭＮ１、ＭＮ２に与えられるゲート・ソース間電圧が変化してしまうことを防ぐことが可能である。従来の比較回路であれば、図１１に示したように、電源およびグランドの変動に伴って基準電圧が入力されるＮＭＯＳトランジスタのゲート・ソース間電圧、比較電圧が入力されるＮＭＯＳトランジスタのゲート・ソース間電圧が変化してしまう。本実施の形態の回路によれば、電源およびグランドの変動に追従してＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電圧も変化するため、電源およびグランドの変動に基づいた応答時間の変化を抑えることが可能である。
【００３９】
また、本実施の形態ではトランジスタＭＮ５およびＭＮ６は、コンパレータ部１のＮＭＯＳトランジスタと同時に形成されたＮＭＯＳトランジスタである。製造ばらつきなどにより、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のしきい値が目標値よりも高くなってしまった場合は、コンパレータ部１のスイッチング速度は遅くなってしまう。一方で、本実施の形態の比較回路ではＮＭＯＳトランジスタＭＮ５、ＭＮ６がＮＭＯＳトランジスタＭＮ１、ＭＮ２と同時に形成されているため、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のしきい値が大きくなってしまった分、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のオン抵抗も大きくなっている。したがって、ＮＭＯＳトランジスタＭＮ５、ＭＮ６による電圧降下も大きくなる。つまり、出力ノードＲＥＦ２、出力ノードＡ２の電圧も高くなるため、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電圧も高くなりスイッチング速度を速める効果がある。
【００４０】
逆に、製造ばらつきによりＮＭＯＳトランジスタのしきい値が目標値よりも低くなってしまった場合は、コンパレータ部１のスイッチング速度は速くなってしまう。ＮＭＯＳトランジスタＭＮ５、ＭＮ６がＮＭＯＳトランジスタＭＮ１、ＭＮ２と同時に形成されているため、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のオン抵抗も小さくなっている。したがって、出力ノードＲＥＦ２、出力ノードＡ２の電圧も低くなるため、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電圧も低くなりスイッチング速度を遅らせる効果がある。
つまり、ＮＭＯＳトランジスタＭＮ５、ＭＮ６をＮＭＯＳトランジスタＭＮ１、ＭＮ２と同時に形成することにより、製造ばらつきによる応答時間の変化をより小さくすることが可能である。
【００４１】
さらに、図１３の回路では、ノードＮ１３１には保護素子やチップ外部の比較的大きな寄生容量が直接接続される。従って、比較回路の入力信号に対する出力の応答時間の変動を低減させるためには、ノードＮ１３２の電源およびグランド変動に対する追従性をノードＮ１３１と同等にする為に、同程度の容量をノードＮ１３２に付けなければならないことになる。これは回路サイズが大きくなるという事態が生じるが、本発明の実施の形態では、入力にトランジスタを備えるためこのような問題はない。また、本発明の実施の形態では、入力にトランジスタを備えるため、信号入力端子Ａ１と基準電圧入力端子ＲＥＦ１で電源及びグランドの変動に対する影響の受け方が異なってしまうこともない。
【００４２】
なお、図４から図６を用いた説明ではノイズなどの原因により、電源ＶＤＤおよびグランドＧＮＤが共に変化し、シフトする例に基づいて説明している。しかしながら、本実施の形態のノイズ追従回路は、電源ＶＤＤあるいはグランドＧＮＤどちらか一方が変動した場合でも有効である。例えば電源ＶＤＤが何らかのノイズにより、ＶＤＤ＋ΔＶＤＤに変動した場合、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタの抵抗比によって出力ノードＲＥＦ２およびＡ２の電圧変化は低減される。仮にＮＭＯＳトランジスタＭＮ４、ＭＮ５、ＰＭＯＳトランジスタＭＰ３、ＭＰ４のオン抵抗が全て等しいとすれば出力ノードＲＥＦ２の電圧変化はΔＶＤＤ／２となる。また、ＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭＰ５のオン抵抗が等しいとすれば、出力ノードＡ２の電圧変化は、信号入力端子Ａ１に入力されているレベルにより多少異なるが、概ねΔＶＤＤ／２となる。
【００４３】
図７は、実施の形態１に基づく比較回路の変形例を示す図である。図７に示した回路ではコンパレータ部１の構成が図１と異なっている。図７に示した回路では基準電圧入力側のノイズ追従回路２−１の出力ノードＲＥＦ２は、ＰＭＯＳトランジスタＭＰ７１のゲートに接続されている。信号入力側のノイズ追従回路２−２の出力ノードＡ２は、ＰＭＯＳトランジスタＭＰ７２のゲートに接続されている。ＮＭＯＳトランジスタＭＮ７１とＭＮ７２がカレントミラーを構成し、ゲートがＭＮ７１のドレインに共通接続されている。この構成ではＰＭＯＳトランジスタＭＰ７３が定電流源であり、ＰＭＯＳトランジスタＭＰ７１、ＭＰ７２のソースと電源ＶＤＤの間に接続されている。ＰＭＯＳトランジスタＭＰ７３のゲートにはバイアス電圧ＶＢＩＡＳが与えられている。図７に示した回路では基準電圧入力端子に入力される基準電圧よりも、信号入力端子に入力される電圧が高ければ「Ｈ」レベルを出力し、低ければ「Ｌ」レベルを出力する。図７に示した回路は、図１に示した回路とＰ、Ｎを逆転させたのみであり、動作原理は図１と同様なため、動作の詳細な説明は省略する。
なお、図７に示した回路でもＰＭＯＳトランジスタＭＰ７１、ＭＰ７２と、ＰＭＯＳトランジスタＭＰ４、ＭＰ５を同時に形成することにより、製造ばらつきによる応答時間の変動を抑制することが出来る。
【００４４】
図８は、本発明の実施の形態２に関する比較回路を示す回路図である。図８に示す比較回路において、実施の形態１と同一の構成については同一の符号を付し、その説明を省略する。本実施の形態の比較回路では、ＰＭＯＳトランジスタＭＰ７、ＭＰ８、ＮＭＯＳトランジスタＭＮ８、ＭＮ９およびコントロール回路３が追加されている。ＰＭＯＳトランジスタＭＰ７は、ＰＭＯＳトランジスタＭＰ３のソースと電源ＶＤＤの間に接続されている。ＰＭＯＳトランジスタＭＰ８は、ＰＭＯＳトランジスタＭＰ６のソースと電源ＶＤＤの間に接続されている。ＮＭＯＳトランジスタＭＮ８は、ＮＭＯＳトランジスタＭＮ４のソースとグランドＧＮＤの間に接続されている。ＮＭＯＳトランジスタＭＮ９は、ＮＭＯＳトランジスタＭＮ７のソースとグランドＧＮＤの間に接続されている。また、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ７およびＭＰ８のゲートがコントロール回路３の出力端子Ｍ１に接続され、ＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ８およびＭＮ９のゲートがコントロール回路の出力端子Ｍ２に接続されている。
【００４５】
実施の形態２において、コントロール回路３は、比較回路の通常動作とテスト動作を切り替える回路である。本実施の形態において、コントロール回路３は、通常動作時に出力端子Ｍ１を「Ｌ」レベルとし、出力端子Ｍ２を「Ｈ」レベルとする。また、テスト動作時は出力端子Ｍ１を「Ｈ」レベルとし、出力端子Ｍ２を「Ｌ」レベルとする。
【００４６】
ここで言うテストとは、例えば比較回路のリーク電流測定などを行うためのテストである。このようなテストを行う場合は、電源ＶＤＤからグランドＧＮＤに流れる定常電流をカットした状態でリーク電流測定などを行う必要がある。
【００４７】
実施の形態２の比較回路では、このようなテストを行う場合に、コントロール回路３がＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ７、ＭＰ８およびＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ８、ＭＮ９をオフ状態とする信号を出力する。したがってノイズ追従部に流れる定常電流をカットできる。そのため、テスト時に定常電流が流れリーク電流測定などに影響を及ぼすことを防ぐことが可能である。
【００４８】
コントロール回路３の出力端子Ｍ１、Ｍ２からそれぞれ信号（コントロール信号）を出力し、Ｍ１から信号でＰＭＯＳトランジスタＭＰ４、ＭＰ５とスイッチ素子ＭＰ７、ＭＰ８のオン／オフ（導通／非導通）を切り替え、Ｍ２から信号でＮＭＯＳトランジスタＭＮ５、ＭＮ６とスイッチ素子ＭＮ８、ＭＮ９のオン／オフ（導通／非導通）を切り替えている。通常動作時には、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ７、ＭＰ８およびＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ８、ＭＮ９は全てオン（導通）であり、テスト動作時には逆に全てオフ（非導通）である。つまりＭ１とＭ２の出力レベルはちょうど逆のレベルである。またＭ１、Ｍ２の出力レベルは、「Ｈ」のとき比較回路の電源、「Ｌ」のとき比較回路のグランドと同じであることが望ましい。
なお、図８ならびに上述の例では、コンパレータ部の入力（ＭＯＳトランジスタＭＮ１とＭＮ２のゲート）がフローティングになるが、必要があれば、例えばトランジスタＭＮ３をオフするようにバイアス電圧をテスト時に印加してもよい。
【００４９】
実施の形態２の回路では、入力端子ＲＥＦ１、Ａ１よりも電源側とグランド側にそれぞれＰＭＯＳトランジスタＭＰ７、ＭＰ８、ＮＭＯＳトランジスタＭＮ８、ＭＮ９を設け、テスト時にそれらのトランジスタがオフ状態となるような信号を出力端子Ｍ１、Ｍ２に出力しているが、定常電流を防ぐことが可能であれば、図１４、図１５に示すように、これらのスイッチは電源側あるいはグランド側のどちらか一方にのみ設けられてもよい。例えばＰＭＯＳトランジスタＭＰ７、ＭＰ８のみが追加され、コントロール回路３の出力端子Ｍ１に、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ７、ＭＰ８のゲートが接続され、出力端子Ｍ２にＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲートが接続される構成などとしても同様に定常電流を遮断することが可能である（図１４参照）。また、ＮＭＯＳトランジスタＭＮ８、ＭＮ９のみが追加され、コントロール回路３の出力端子Ｍ１に、ＰＭＯＳトランジスタＭＰ４、ＭＰ５のゲートが接続され、出力端子Ｍ２にＮＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ８、ＭＮ９のゲートが接続される構成などとしてもよい（図１５参照）。
【００５０】
本願発明の比較回路は、半導体装置のインターフェースとなる入力回路にのみ限定されるものではない。本願発明は半導体装置内の入力部分にも使用が可能である。例えば半導体装置にロジック回路とアナログ回路が混在する場合や、使用する電源電圧の異なる回路が混在する場合は、上述の回路ごとに電源やグランドが分離されている。このような半導体装置では、電源やグランドが分離されているため、分離された領域ごとに電源やグランドの電圧変動が異なることがある。このような場合、半導体装置の内部であっても電源やグランドの異なる回路からの信号の受け口に本願発明の比較回路を利用すれば、信号を受信する回路の電源やグランドの電圧変動による遅延変動を防ぐことが出来る。また半導体装置を設計する場合には製造ばらつきを考慮して遅延検証を行うが、本願発明の回路では製造ばらつきによる遅延変動も少ないことから、設計も容易となる。
【００５１】
上記アナログ回路としては、ＰＬＬ回路や基準電圧発生回路などが挙げられる。特に基準電圧発生回路については、半導体装置内に１つまたは少数の基準電圧発生回路を設け、複数の比較回路等に基準電圧を与える構成をとることが多い。このような基準電圧発生回路は、近傍の回路によるノイズの影響を受けないようにするため、上述のケースのように電源やグランドを分離した領域に配置される。基準電圧発生回路には、半導体装置内の他の回路とは別の電源（第３の電源）やグランド（第４の電源）が供給される。この基準電圧発生回路から基準電圧ＶＲＥＦをもらうような場合にも本願発明は上述のとおり有効である。電源やグランドの影響によるノイズが少ない信号が比較回路に入力される場合であって、比較回路の電源・グランドがノイズ等で変動している場合には特に有効である。また、このような観点から、電源やグランドを分離した領域に搭載された基準電圧発生回路を本願発明の比較回路に組み込む構成としてもよい。
【００５２】
以上、本発明の実施の形態に基づいて詳細に説明したように、本発明の比較回路では、ノイズ追従部によって、基準電圧、比較対象となる入力電圧を、電源の変動に追従させることが可能である。このように電源の変動に追従させた電圧を比較することにより、比較回路の電源のみが変動してしまうような場合でも比較対象となる入力電圧の遷移に応答する時間を安定させることが出来る。また、コンパレータ部の差動入力段を構成するトランジスタとノイズ追従部のトランジスタを同時に形成することにより、製造ばらつきによる応答時間のばらつきを抑えることも可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態１の比較回路を示す回路図である。
【図２】ノイズ追従部の入出力特性を示す図である。
【図３】比較回路内の各部の電圧を示す図である。
【図４】ノイズ追従部の入出力特性を示す図である。
【図５】比較回路内の各部の電圧を示す図である。
【図６】コンパレータ部１のＮＭＯＳトランジスタに与えられる電圧の遷移を示す図である。
【図７】本発明の実施の形態１の比較回路の変形例を示す回路図である。
【図８】本発明の実施の形態２の比較回路を示す回路図である。
【図９】従来の比較回路を示す回路図である。
【図１０】従来の比較回路内の各部の電圧を示す図である。
【図１１】従来の比較回路内のＮＭＯＳトランジスタに与えられる電圧の遷移を示す図である。
【図１２】従来の比較回路を示す回路図である。
【図１３】従来の入力差動レシーバ回路を示す回路図である。
【図１４】本発明の実施の形態２の比較回路の変形例を示す回路図である。
【図１５】本発明の実施の形態２の比較回路の変形例を示す回路図である。
【符号の説明】
【００５４】
１    コンパレータ部
２−１、２−２    ノイズ追従部
３    コントロール回路
１０、１１    比較回路
ＭＰ１〜ＭＰ８、ＭＰ７１〜ＭＰ７３    ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ９、ＭＮ７１、ＭＮ７２    ＮＭＯＳトランジスタ
ＶＤＤ    電源
ＧＮＤ    グランド
【図１】
2007067709.tif 000003
【図２】
2007067709.tif 000004
【図３】
2007067709.tif 000005
【図４】
2007067709.tif 000006
【図５】
2007067709.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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