(57)【要約】【課題】単一ゲート構造を有するＥＥＰＲＯＭのプログラミング方法を提供する。【解決手段】半導体基板に相互分離された制御活性領域、消去活性領域及び読み取り活性領域を有し、活性領域の上部を横切る共通の浮遊ゲートを備えたＥＥＰＲＯＭである。これにより、制御活性領域及び消去活性領域にプログラミング電圧を印加し、読み取り活性領域を接地するか、または制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域を接地して、浮遊ゲートの容量結合効率を向上させる。一方、制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域にマイナス電圧を印加して、容量結合された浮遊ゲートと消去活性領域との間の電界を高めることによって、Ｆ−Ｎトンネリングをさらによく起こす。【選択図】図３
2007172820.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に相互分離されて配置された第１活性領域、第２活性領域、第３活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第１活性領域内で前記共通の浮遊ゲートの両側に配置された第１不純物領域と、
前記第２活性領域内で前記共通の浮遊ゲートの両側に配置された第２不純物領域と、
前記第３活性領域内で前記共通の浮遊ゲートの両側に配置された第３不純物領域と、を備えるＥＥＰＲＯＭのプログラミング方法において、
前記第１活性領域内の前記第１不純物領域及び前記第３活性領域内の前記第３不純物領域にプログラミング電圧を印加し、前記第２活性領域内の前記第２不純物領域に接地電圧を印加することを特徴とするＥＥＰＲＯＭのプログラミング方法。
【請求項２】
前記ＥＥＰＲＯＭの前記共通の浮遊ゲートと前記第１活性領域とが重畳される面積は、前記共通の浮遊ゲートと前記第２活性領域とが重畳される面積、及び前記共通の浮遊ゲートと前記第３活性領域とが重畳される面積より大きいことを特徴とする請求項１に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項３】
前記ＥＥＰＲＯＭは、
前記第１活性領域内の第４不純物領域と、
前記第２活性領域内の第５不純物領域と、
前記第３活性領域内の第６不純物領域と、をさらに備え、
前記第４不純物領域に前記第１不純物領域に印加した電圧と同じ電圧を印加し、前記第５不純物領域に前記第２不純物領域に印加した電圧と同じ電圧を印加し、前記第６不純物領域に前記第３不純物領域に印加した電圧と同じ電圧を印加することを特徴とする請求項１に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項４】
前記第１活性領域の前記半導体基板内に位置した第１ウェルと、
前記第２活性領域の前記半導体基板内に位置した第２ウェルと、
前記第３活性領域の前記半導体基板内に位置した第３ウェルと、をさらに備えることを特徴とする請求項３に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項５】
前記ＥＥＰＲＯＭは、前記第１ウェルと前記第２ウェルとを覆い包む第４ウェルを前記半導体基板内にさらに備えることを特徴とする請求項４に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項６】
前記プログラミング電圧は、前記第２活性領域の電子が前記共通の浮遊ゲートにＦ−Ｎトンネリングしうる程度の範囲を有することを特徴とする請求項１に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項７】
前記プログラミング電圧は、１５Ｖないし２０Ｖの範囲の電圧であることを特徴とする請求項１に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項８】
半導体基板に相互分離されて配置された第１活性領域、第２活性領域、第３活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第１活性領域内で前記共通の浮遊ゲートの両側に配置された第１不純物領域と、
前記第２活性領域内で前記共通の浮遊ゲートの両側に配置された第２不純物領域と、
前記第３活性領域内で前記共通の浮遊ゲートの両側に配置された第３不純物領域と、を備えるＥＥＰＲＯＭのプログラミング方法において、
前記第１活性領域内の前記第１不純物領域及び前記第２活性領域内の前記第２不純物領域にプログラミング電圧を印加し、前記第３活性領域内の前記第３不純物領域に接地電圧を印加することを特徴とするＥＥＰＲＯＭのプログラミング方法。
【請求項９】
前記プログラミング電圧は、前記第３活性領域の電子が前記共通の浮遊ゲートにＦ−Ｎトンネリングしうる程度の範囲を有することを特徴とする請求項８に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項１０】
半導体基板に相互分離されて配置された第１活性領域、第２活性領域、第３活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第１活性領域内で前記共通の浮遊ゲートの両側に配置された第１不純物領域と、
前記第２活性領域内で前記共通の浮遊ゲートの両側に配置された第２不純物領域と、
前記第３活性領域内で前記共通の浮遊ゲートの両側に配置された第３不純物領域と、を備えるＥＥＰＲＯＭのプログラミング方法において、
前記第１活性領域内の前記第１不純物領域及び前記第２活性領域内の前記第２不純物領域にプログラミング電圧を印加し、前記第３活性領域内の前記第３不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加することを特徴とするＥＥＰＲＯＭのプログラミング方法。
【請求項１１】
前記プログラミング電圧と逆の符号を有する電圧は、−３Ｖないし−５Ｖの範囲の電圧であることを特徴とする請求項１０に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項１２】
Ｐ型の半導体基板に相互分離されて配置された第１活性領域、第２活性領域、第３活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第１活性領域内で前記共通の浮遊ゲートの両側に配置されたＰ型の第１不純物領域及びＮ型の第４不純物領域と、
前記第２活性領域内で前記共通の浮遊ゲートの両側に配置されたＰ型の第２不純物領域及びＮ型の第５不純物領域と、
前記第３活性領域内で前記共通の浮遊ゲートの両側に配置されたＮ型の第３不純物領域及びＰ型の第６不純物領域と、を備えるＥＥＰＲＯＭのプログラミング方法において、
前記第１活性領域内の前記第１不純物領域及び前記第４不純物領域、前記第３活性領域内の前記第３不純物領域及び前記第６不純物領域にプログラミング電圧を印加し、前記第２活性領域内の前記第２不純物領域及び前記第５不純物領域に接地電圧を印加することを特徴とするＥＥＰＲＯＭのプログラミング方法。
【請求項１３】
前記プログラミング電圧は、前記第２活性領域の電子が前記共通の浮遊ゲートにＦ−Ｎトンネリングしうる程度の範囲を有することを特徴とする請求項１２に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項１４】
前記第１活性領域の前記半導体基板内に位置したＮ型の第１ウェルと、
前記第２活性領域の前記半導体基板内に位置したＮ型の第２ウェルと、
前記第３活性領域の前記半導体基板内に位置したＰ型の第３ウェルと、をさらに備えることを特徴とする請求項１３に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項１５】
前記ＥＥＰＲＯＭは、前記第１ウェルと前記第２ウェルとを覆い包むＮ型の深い第４ウェルを前記半導体基板内にさらに備えることを特徴とする請求項４に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項１６】
Ｐ型の半導体基板に相互分離されて配置された第１活性領域、第２活性領域、第３活性領域と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記第１活性領域内で前記共通の浮遊ゲートの両側に配置されたＰ型の第１不純物領域及びＮ型の第４不純物領域と、
前記第２活性領域内で前記共通の浮遊ゲートの両側に配置されたＰ型の第２不純物領域及びＮ型の第５不純物領域と、
前記第３活性領域内で前記共通の浮遊ゲートの両側に配置されたＮ型の第３不純物領域及びＰ型の第６不純物領域と、を備えるＥＥＰＲＯＭのプログラミング方法において、
前記第１活性領域内の前記第１不純物領域及び前記第４不純物領域、前記第２活性領域内の前記第２不純物領域及び前記第５不純物領域にプログラミング電圧を印加し、前記第３活性領域内の前記第３不純物領域及び前記第６不純物領域に接地電圧を印加することを特徴とするＥＥＰＲＯＭのプログラミング方法。
【請求項１７】
前記第３活性領域の前記第３不純物領域及び前記第６不純物領域に接地電圧を印加することを特徴とする請求項１６に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項１８】
前記第３活性領域の前記第３不純物領域及び前記第６不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加することを特徴とする請求項１６に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項１９】
前記プログラミング電圧は、前記第３活性領域の電子が前記共通の浮遊ゲートにＦ−Ｎトンネリングしうる程度の範囲を有することを特徴とする請求項１８に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項２０】
前記プログラミング電圧は、１５Ｖないし２０Ｖの範囲の電圧であることを特徴とする請求項１８に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項２１】
前記プログラミング電圧と逆の符号を有する電圧は、−３Ｖないし−５Ｖの範囲の電圧であることを特徴とする請求項１８に記載のＥＥＰＲＯＭのプログラミング方法。
【請求項２２】
前記ＥＥＰＲＯＭの前記共通の浮遊ゲートと前記第１活性領域とが重畳される面積は、前記共通の浮遊ゲートと前記第２活性領域とが重畳される面積、及び前記共通の浮遊ゲートと前記第３活性領域とが重畳される面積より大きいことを特徴とする請求項１８に記載のＥＥＰＲＯＭのプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に係り、特に単一ポリＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭは、電源がターンオフされたときにも保存された情報やコードを維持できる能力を有する不揮発性メモリである。ＥＥＰＲＯＭは、例えばディスプレイ駆動ドライバチップのようなＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップに共に集積されてシステムの再構成、プログラミングなどが行える。
【０００３】
しかし、ＥＥＰＲＯＭ素子は、二重ゲート構造が採用できる。しかし、二重ゲート構造の形成には、付加的な製造工程段階が必要であり、高コストであり、長時間を要する。かかる問題点を克服するために、工程段階の追加なしに通常的なＣＭＯＳ工程を使用してチップ内にＥＥＰＲＯＭを構成可能にする単一ポリＥＥＰＲＯＭ構造が提案されている。
【０００４】
単一ポリＥＥＰＲＯＭセルは、積層された二重ゲート構造を横に広げたようなゲート構造を含む。ＥＥＰＲＯＭのカップリング比が高いほど、プログラム速度が速くなる。ゲート電極の面積を増大させてカップリング比を高めうるが、ゲート電極の面積が増大すれば、素子のサイズが大きくなるという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、単一ポリＥＥＰＲＯＭのゲート電極の面積を増大させず、カップリング比を高めることによってプログラムの速度を速める単一ポリＥＥＰＲＯＭのプログラミング方法を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を解決するための本発明は、半導体基板に相互分離されて配置された第１活性領域、第２活性領域、第３活性領域と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記第１活性領域内で前記共通の浮遊ゲートの両側に配置された第１不純物領域と、前記第２活性領域内で前記共通の浮遊ゲートの両側に配置された第２不純物領域と、前記第３活性領域内で前記共通の浮遊ゲートの両側に配置された第３不純物領域と、を備えるＥＥＰＲＯＭのプログラミング方法において、前記第１活性領域内の前記第１不純物領域及び前記第３活性領域内の前記第３不純物領域にプログラミング電圧を印加し、前記第２活性領域内の前記第２不純物領域に接地電圧を印加する。
【０００７】
または、前記第１活性領域内の前記第１不純物領域及び前記第２活性領域内の前記第２不純物領域にプログラミング電圧を印加し、第３活性領域内の第３不純物領域に接地電圧を印加する。
【０００８】
または、前記第１活性領域内の前記第１不純物領域及び前記第２活性領域内の前記第２不純物領域にプログラミング電圧を印加し、第３活性領域内の第３不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加する。
【０００９】
本発明において、前記ＥＥＰＲＯＭの前記共通の浮遊ゲートと前記第１活性領域とが重畳される面積は、前記共通の浮遊ゲートと前記第２活性領域とが重畳される面積、及び前記共通の浮遊ゲートと前記第３活性領域とが重畳される面積より大きい。
【００１０】
望ましくは、前記ＥＥＰＲＯＭは、前記第１活性領域内の第４不純物領域と、前記第２活性領域内の第５不純物領域と、前記第３活性領域内の第６不純物領域と、をさらに備え、前記第４不純物領域に前記第１不純物領域に印加した電圧と同じ電圧を印加し、前記第５不純物領域に前記第２不純物領域に印加した電圧と同じ電圧を印加し、前記第６不純物領域に前記第３不純物領域に印加した電圧と同じ電圧を印加する。
【００１１】
本発明において、前記プログラミング電圧は、前記第２活性領域の電子が前記共通の浮遊ゲートにＦ−Ｎトンネリングしうる程度の範囲を有することが望ましい。
詳しくは、前記プログラミング電圧は、１５Ｖないし２０Ｖの範囲の電圧であり、前記プログラミング電圧と逆の符号を有する電圧は、３Ｖないし５Ｖの範囲の電圧でありうる。
【００１２】
一方、前記ＥＥＰＲＯＭは、前記第１活性領域の半導体基板内に配置された第１ウェルと、前記第２活性領域の半導体基板内に配置された第２ウェルと、前記第３活性領域の半導体基板内に配置された第３ウェルと、をさらに備え、前記第１ウェル及び前記第２ウェルを覆い包む深い第４ウェルをさらに備えうる。
【００１３】
本発明は、Ｐ型の半導体基板に相互分離されて配置された第１活性領域、第２活性領域、第３活性領域と、前記活性領域の上部を横切る共通の浮遊ゲートと、前記第１活性領域内で前記共通の浮遊ゲートの両側に配置されたＰ型の第１不純物領域及びＮ型の第４不純物領域と、前記第２活性領域内で前記共通の浮遊ゲートの両側に配置されたＰ型の第２不純物領域及びＮ型の第５不純物領域と、前記第３活性領域内で前記共通の浮遊ゲートの両側に配置されたＮ型の第３不純物領域及びＰ型の第６不純物領域と、を備えるＥＥＰＲＯＭのプログラミング方法において、前記第１活性領域内の前記第１不純物領域及び前記第４不純物領域、前記第３活性領域内の前記第３不純物領域及び前記第６不純物領域にプログラミング電圧を印加し、前記第２活性領域内の前記第２不純物領域及び前記第５不純物領域に接地電圧を印加する。
【００１４】
または、前記第１活性領域内の前記第１不純物領域及び前記第４不純物領域、前記第２活性領域内の前記第２不純物領域及び前記第５不純物領域にプログラミング電圧を印加し、前記第３活性領域内の前記第３不純物領域及び前記第６不純物領域に接地電圧を印加する。
【００１５】
または、前記第１活性領域内の前記第１不純物領域及び前記第４不純物領域、前記第２活性領域内の前記第２不純物領域及び前記第５不純物領域にプログラミング電圧を印加し、前記第３活性領域内の前記第３不純物領域及び前記第６不純物領域に前記プログラミング電圧と逆の符号を有する電圧を印加する。
【発明の効果】
【００１６】
本発明によれば、単一ゲート構造を有するＥＥＰＲＯＭのプログラミング時、制御活性領域と共に消去活性領域または読み取り活性領域にもプログラミング電圧を印加することによって、浮遊ゲートの容量結合効率を向上させてプログラム速度を速めうる。
【００１７】
一方、制御活性領域及び消去活性領域にプログラム電圧を印加するとき、読み取り活性領域にマイナス電圧を印加して読み取り活性領域と容量結合された浮遊ゲートとの間の電界をさらに高くすることによって、Ｆ−Ｎトンネリングをさらによく起こしてプログラミング速度を速めうる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態で実現される。従って、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにそのサイズが誇張されている。
【００１９】
図１は、本発明によるプログラミング方法が適用される単一ゲート構造のＥＥＰＲＯＭの単位セルを示す等価回路図である。図１に示すように、単一ゲート構造のＥＥＰＲＯＭの単位セルは、共通の浮遊ゲートＦＧを有するアクセスゲート、制御ゲート、消去ゲートを備える。ここで、アクセスゲートは、トランジスタ素子であり、制御ゲート及び消去ゲートは、容量性素子である。
【００２０】
図２は、本発明の一実施形態によるプログラミング方法が適用される単一ゲート構造のＥＥＰＲＯＭの単位セルのレイアウト図である。図２に示すように、半導体基板１０は、互いに分離されて限定された制御活性領域２０、消去活性領域３０及び読み取り活性領域４０を備える。これらの活性領域は、消去活性領域３０、読み取り活性領域４０及び制御活性領域２０の順に配置されうるが、配置がこれに限定されるものではない。
【００２１】
活性領域２０，３０，４０の上部を共通の浮遊ゲート６０が横切るように配置される。浮遊ゲート６０は、Ｎ型ゲートであり、詳しくは、Ｎ型不純物がドーピングされたポリシリコン層でありうる。
【００２２】
浮遊ゲート６０は、制御活性領域２０と重畳される制御ゲート部６０ａ、読み取り活性領域４０と重畳される読み取りゲート部６０ｃ、及び消去活性領域３０と重畳される消去ゲート部６０ｂとに分けることができる。また、浮遊ゲート６０と制御活性領域２０とが重畳される面積は、浮遊ゲート６０と消去活性領域３０とが重畳される面積、及び浮遊ゲート６０と読み取り活性領域４０とが重畳される面積より大きいことが望ましい。これにより、制御活性領域２０と浮遊ゲート６０との間の容量結合を容易にする。
【００２３】
制御活性領域２０の半導体基板内に、Ｎ型の制御ウェル（図示せず）が配置される。さらに、制御ゲート部６０ａの両側の制御活性領域２０に一対のＰ型の制御不純物領域２３が提供される。また、制御活性領域２０に制御ゲート部６０ａと離隔され、Ｐ型の制御不純物領域２３のうち一つに隣接するＮ型の制御ウェルコンタクト領域２５が提供される。制御ウェルコンタクト領域２５は、制御ウェル２０と同じＮ型を有するが、不純物濃度の高い領域である。
【００２４】
消去活性領域３０の半導体基板内に、Ｎ型の消去ウェルが配置される。さらに、消去ゲート部６０ｂの両側の消去活性領域３０に一対のＰ型の消去不純物領域３３が提供される。また、消去活性領域３０に消去ゲート部６０ｂと離隔され、消去不純物領域３３のうち一つに隣接するＮ型の消去ウェルコンタクト領域３５が提供される。消去ウェルコンタクト領域３５は、消去ウェルと同じＮ型を有するが、不純物濃度の高い領域である。
【００２５】
読み取り活性領域４０の半導体基板内に、Ｐ型の読み取りウェルが配置される。さらに、読み取りゲート部６０ｃの両側の読み取り活性領域４０にＮ型のソース／ドレイン領域４３が提供される。また、読み取り活性領域４０に読み取りゲート部６０ｃと離隔され、ソース／ドレイン領域４３のうち一つに隣接するＰ型の読み取りウェルコンタクト領域４５が提供される。読み取りウェルコンタクト領域４５は、読み取りウェルと同じＰ型を有するが、不純物濃度の高い領域である。半導体基板内に制御ウェル２０と読み取りウェル４０とを覆い包むＮ型の深いウェル５０が提供される。
【００２６】
第１実施形態
図３は、本発明の一実施形態による単一ゲート構造を有するＥＥＰＲＯＭのプログラミング方法を説明するために印加される電圧を示す断面図であって、図２のＩ−Ｉ線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
【００２７】
図３に示すように、制御活性領域２０の制御不純物領域２３及び制御ウェルコンタクト領域２５、読み取り活性領域４０の読み取り不純物領域４３及び読み取りウェルコンタクト領域４５にプログラミング電圧ＶＰを印加し、消去活性領域３０の消去不純物領域３３及び消去ウェルコンタクト領域３５に接地電圧を印加する。このとき、印加されたプログラミング電圧ＶＰは、制御活性領域２０、制御不純物領域２３、制御ゲート部６０ａで構成された容量性回路と、読み取り活性領域４０、読み取り不純物領域４３、読み取りゲート部６０ｃで構成された容量性回路とにより、浮遊ゲート６０に容量結合されうる。プログラミング電圧ＶＰが浮遊ゲート６０に容量結合されることによって、消去ゲート部６０ｂと接地された消去活性領域３０との間に高電界が形成される。この高電界により、消去ウェル３０の電子が消去ゲート部６０ｂにＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングされて浮遊ゲート６０に保存されうる。このとき、プログラミング電圧ＶＰは、消去活性領域３０の電子を消去ゲート部６０ｂにＦ−Ｎトンネリングさせ得る程度の範囲を有する。具体的に、プログラミング電圧ＶＰは、約１５Ｖでありうる。
【００２８】
図３と関連して記述された本実施形態によれば、制御ウェルコンタクト領域２５及び制御不純物領域２３に加えて、読み取りウェルコンタクト領域４５及び読み取り不純物領域４３にもプログラミング電圧が印加されるので、制御ウェルコンタクト領域２５及び制御不純物領域２３にのみプログラミング電圧ＶＰが印加された場合より、浮遊ゲート６０への容量結合効率が大きくなる。すなわち、本プログラミング方法により実質的に同じ電圧を印加しても、容量結合効率が向上するので、トンネリング電流が増加してプログラム速度が速くなる。
【００２９】
第２実施形態
図４は、本発明の他の実施形態による単一ゲート構造を有するＥＥＰＲＯＭのプログラミング方法を説明するために印加される電圧を示す断面図であって、図２のＩ−Ｉ線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
【００３０】
図４に示すように、制御活性領域２０の制御不純物領域２３及び制御ウェルコンタクト領域２５、消去活性領域３０の消去不純物領域３３及び消去ウェルコンタクト領域３５にプログラミング電圧ＶＰを印加し、読み取り活性領域４０の読み取り不純物領域４３及び読み取りウェルコンタクト領域４５に接地電圧を印加する。このとき、印加されたプログラミング電圧ＶＰは、制御活性領域２０、制御不純物領域２３、制御ゲート部６０ａで構成された容量性回路と、消去活性領域３０、消去不純物領域３３、消去ゲート部６０ｂで構成された容量性回路とにより、浮遊ゲート６０に容量結合されうる。プログラミング電圧ＶＰが浮遊ゲート６０に容量結合されることによって、読み取りゲート部６０ｃと接地された読み取り活性領域４０との間に高電界が形成される。この高電界により、読み取りウェル４０の電子が読み取りゲート部６０ｃにＦ−Ｎトンネリングされて浮遊ゲート６０に保存されうる。第１実施形態と同様に、プログラミング電圧ＶＰは、読み取り活性領域４０の電子を読み取りゲート部６０ｃにＦ−Ｎトンネリングさせうる程度の範囲を有する。具体的に、プログラミング電圧ＶＰは、約１５Ｖでありうる。
【００３１】
図４と関連して記述された本実施形態によれば、制御ウェルコンタクト領域２５及び制御不純物領域２３に加えて、消去ウェルコンタクト領域３５及び消去不純物領域３３にもプログラミング電圧が印加されるので、制御ウェルコンタクト領域２５及び制御不純物領域２３にのみプログラミング電圧ＶＰが印加された場合より、浮遊ゲート６０への容量結合効率が大きくなる。すなわち、本プログラミング方法により同じ電圧を印加しても、容量結合効率が向上するので、トンネリング電流が増加してプログラム速度が速くなる。
【００３２】
第３実施形態
図５は、本発明のさらに他の実施形態による単一ゲート構造を有するＥＥＰＲＯＭのプログラミング方法を説明するために印加される電圧を示す断面図であって、図２のＩ−Ｉ線の断面、II−II線の断面、III−III線の断面を左側から順に示した。
【００３３】
図５に示すように、制御活性領域２０の制御不純物領域２３及び制御ウェルコンタクト領域２５、消去活性領域３０の消去不純物領域３３及び消去ウェルコンタクト領域３５にプログラミング電圧ＶＰを印加し、読み取り活性領域４０の読み取り不純物領域４３及び読み取りウェルコンタクト領域４５にマイナス電圧Ｖ−を印加する。このとき、印加されたプログラミング電圧ＶＰは、制御活性領域２０、制御不純物領域２３、制御ゲート部６０ａで構成された容量性回路と、消去活性領域３０、消去不純物領域３３、消去ゲート部６０ｂで構成された容量性回路とにより、浮遊ゲート６０に容量結合されうる。プログラミング電圧ＶＰが浮遊ゲート６０に容量結合されることによって、読み取りゲート部６０ｃとマイナス電圧が印加された読み取り活性領域４０との間に高電界が形成される。特に、読み取り活性領域４０の読み取り不純物領域４３及び読み取りウェルコンタクト領域４５にマイナス電圧Ｖ−が印加されることによって、接地電圧が印加された場合より、読み取りゲート部６０ｃと読み取り活性領域４０との間にさらに高い電界が形成される。高電界により、読み取りウェル４０の電子が読み取りゲート部６０ｃにＦ−Ｎトンネリングされて浮遊ゲート６０に保存されうる。第１及び第２実施形態と同様に、プログラミング電圧ＶＰは、読み取り活性領域４０の電子を読み取りゲート部６０ｃにＦ−Ｎトンネリングさせうる程度の範囲を有する。具体的に、プログラミング電圧ＶＰは、約１５Ｖでありうる。
【００３４】
図５と関連して記述された本実施形態によれば、プログラミング電圧ＶＰの印加時、制御活性領域２０だけでなく、消去活性領域３０でも浮遊ゲート６０と容量結合を起こして結合効率を向上させる。さらに、読み取り活性領域４０にマイナス電圧Ｖ−を印加して容量結合された浮遊ゲート６０と読み取り活性領域４０との間にさらに高い電界を発生させることによって、Ｆ−Ｎトンネリングをさらによく起こしてプログラミング速度を速めうる。
【００３５】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。したがって、本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００３６】
本発明は、ＥＥＰＲＯＭ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００３７】
【図１】単一ゲート構造を有するＥＥＰＲＯＭの単位セルの等価回路図である。
【図２】単一ゲート構造を有するＥＥＰＲＯＭの単位セルのレイアウト図である。
【図３】本発明の一実施形態による単一ゲート構造を有するＥＥＰＲＯＭのプログラミング方法で印加される電圧を示す、左側から図２のＩ−Ｉ、II−II及びIII−III線の断面図である。
【図４】本発明の他の実施形態による単一ゲート構造を有するＥＥＰＲＯＭのプログラミング方法で印加される電圧を示す、左側から図２のＩ−Ｉ、II−II及びIII−III線の断面図である。
【図５】本発明のさらに他の実施形態による単一ゲート構造を有するＥＥＰＲＯＭのプログラミング方法で印加される電圧を示す、左側から図２のＩ−Ｉ、II−II及びIII−III線の断面図である。
【符号の説明】
【００３８】
１０      半導体基板
２０      制御活性領域
２３      制御不純物領域
２５      制御ウェルコンタクト領域
３０      消去活性領域
３３      消去不純物領域
３５      消去ウェルコンタクト領域
４０      読み取り活性領域
４３      ソース／ドレイン領域
４５      読み取りウェルコンタクト領域
６０ａ    制御ゲート部
６０ｂ    消去ゲート部
６０ｃ    読み取りゲート部
【図１】
2007172820.tif 000003
【図２】
2007172820.tif 000004
【図３】
2007172820.tif 000005
【図４】
2007172820.tif 000006
【図５】
2007172820.tif 000007