(57)【要約】【課題】  仕事関数の調整範囲を拡大し、低閾値電圧の素子設計を容易にした半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、ＳＴＩ部１５で分離されたｎチャネルＭＩＳＦＥＴ２０およびｐチャネルＭＩＳＦＥＴ３０を有し、各チャネルＭＩＳＦＥＴ２０，３０のゲート電極１７，１４は、金属フルシリサイド膜で構成されており、ｎチャネルＭＩＳＦＥＴ１０のゲート電極１７は、ＡｓまたはＰまたはＳｂまたはこれらの組み合わせを不純物として注入されたＥｒフルシリサイド膜により構成され、ｐチャネルＭＩＳＦＥＴ２０のゲート電極１４は、ＢまたはＩｎまたはこれらの組み合わせを不純物として注入されたＰｔフルシリサイド膜により構成されている。【選択図】    図１
2007067301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に第１のゲート絶縁膜を介して形成され、前記第１のゲート絶縁膜の少なくとも一部に接している第１の金属シリサイド膜を含む第１のゲート電極と、前記第１のゲート絶縁膜の直下に形成された第１のチャネル領域の両側にソース領域及びドレイン領域を備えたｎチャネルＭＩＳＦＥＴと、
前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記第２のゲート絶縁膜の少なくとも一部に接している第２の金属シリサイド膜を含む第２のゲート電極と、前記第２のゲート絶縁膜の直下に形成された第２のチャネル領域の両側にソース領域及びドレイン領域を備えたｐチャネルＭＩＳＦＥＴとを備え、
前記第１の金属シリサイド膜と前記第２の金属シリサイド膜は異なる金属から構成され、前記ｐチャネルＭＩＳＦＥＴの仕事関数は前記ｎチャネルＭＩＳＦＥＴの仕事関数より大きく、ｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴの仕事関数の差が０．６ｅＶより大きいことを特徴とする半導体装置。
【請求項２】
前記第１の金属シリサイド膜の金属材料はＥｒであり、前記第２の金属シリサイド膜の金属材料はＰｔであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のゲート電極は、ＡｓまたはＰまたはＳｂまたはこれらの組み合わせを不純物として添加され、前記第２のゲート電極は、ＢまたはＩｎまたはこれらの組み合わせを不純物として添加されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介してｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極を形成する第１の工程と、
それぞれの前記ゲート電極に対応してソース領域およびドレイン領域を形成する第２の工程と、
前記ｎチャネルＭＩＳＦＥＴと前記ｐチャネルＭＩＳＦＥＴのゲート電極をゲート絶縁膜の少なくとも一部に接し、それぞれ異なる金属材料によって形成された金属シリサイド膜に変換し、前記ｐチャネルＭＩＳＦＥＴの仕事関数を前記ｎチャネルＭＩＳＦＥＴの仕事関数より大きく、前記ｐチャネルＭＩＳＦＥＴと前記ｎチャネルＭＩＳＦＥＴの仕事関数の差を０．６ｅＶより大きくする第３の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第３の工程は、前記ｎチャネルＭＩＳＦＥＴの前記金属材料としてＥｒを用い、前記ｐチャネルＭＩＳＦＥＴの前記金属材料としてＰｔを用いることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、仕事関数の調整範囲を拡大し、低閾値電圧の素子設計を容易にした半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の低消費電力化、高速化等の要求に伴い、低電源電圧で高駆動電流が得られる半導体素子が求められている。そこで、ゲート空乏化の抑制を目的として、従来用いられてきたポリシリコンゲート電極をシリサイド（silicide）化して形成するメタルゲート（metal gate）電極が注目されている。
【０００３】
例えば、ポリシリコンゲートのドライエッチングを、ＢまたはＰを含むＳｉ酸化膜でマスクしてエッチングし、その後、Ｓｉ酸化膜を選択的に除去し、ＰチャネルゲートとＮチャネルゲートを異なる金属材料でシリサイド化する半導体装置が知られている（例えば、特許文献１参照。）。
【０００４】
また、ｎチャネルＭＩＳ（Metal Insulator Semiconductor）ＦＥＴ（Field Effect Transistor）のゲート電極となる第１の金属シリサイド膜（タングステンシリサイド膜）をゲート電極領域に形成した後、ｐチャネル領域に第２の金属膜を積層し、この第１の金属シリサイド膜との固相反応により、ｐチャネルＭＩＳＦＥＴのゲート電極を第２の金属シリサイド膜（タングステンを含んだ白金シリサイド膜）に変換する半導体装置も知られている（例えば、特許文献２参照。）。
【０００５】
更に、従来の半導体装置として、Ｓｉ基板上にｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴを形成し、それぞれのゲート電極をＮｉシリサイド膜で形成するとともに、ｎチャネルＭＩＳＦＥＴのゲート電極にＡｓまたはＰまたはＳｂを導入し、ｐチャネルＭＩＳＦＥＴのゲート電極にＢまたはＩｎを導入したものもある。
【０００６】
しかし、従来のゲート電極をＮｉシリサイド膜で形成した半導体装置によると、ゲート電極中の不純物濃度で調整可能なゲート仕事関数が、ミッドギャップ±０．２〜０．３ｅＶに限られているため、低閾値電圧の素子設計は困難である。
【特許文献１】特開２００２−２１７４１４号公報（［００４５］〜［００５８］、図１）
【特許文献２】特開２００４−１５８５９３号公報（［００２０］〜［００３３］、図１〜図４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、仕事関数の調整範囲を拡大し、低閾値電圧の素子設計を容易にした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板と、この半導体基板上に第１のゲート絶縁膜を介して形成され、前記第１のゲート絶縁膜の少なくとも一部に接している第１の金属シリサイド膜を含む第１のゲート電極と、前記第１のゲート絶縁膜の直下に形成された第１のチャネル領域の両側にソース領域及びドレイン領域を備えたｎチャネルＭＩＳＦＥＴと、前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記第２のゲート絶縁膜の少なくとも一部に接している第２の金属シリサイド膜を含む第２のゲート電極と、前記第２のゲート絶縁膜の直下に形成された第２のチャネル領域の両側にソース領域及びドレイン領域を備えたｐチャネルＭＩＳＦＥＴとを備え、前記第１の金属シリサイド膜と前記第２の金属シリサイド膜は異なる金属から構成され、前記ｐチャネルＭＩＳＦＥＴの仕事関数は前記ｎチャネルＭＩＳＦＥＴの仕事関数より大きく、ｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴの仕事関数の差が０．６ｅＶより大きいことを特徴とする半導体装置が提供される。
【０００９】
また、本発明の他の態様は、半導体基板上にゲート絶縁膜を介してｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極を形成する第１の工程と、それぞれの前記ゲート電極に対応してソース領域およびドレイン領域を形成する第２の工程と、前記ｎチャネルＭＩＳＦＥＴと前記ｐチャネルＭＩＳＦＥＴのゲート電極をゲート絶縁膜の少なくとも一部に接し、それぞれ異なる金属材料によって形成された金属シリサイド膜に変換し、前記ｐチャネルＭＩＳＦＥＴの仕事関数を前記ｎチャネルＭＩＳＦＥＴの仕事関数より大きく、前記ｐチャネルＭＩＳＦＥＴと前記ｎチャネルＭＩＳＦＥＴの仕事関数の差を０．６ｅＶより大きくする第３の工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の半導体装置およびその製造方法によれば、仕事関数の調整範囲を拡大できることにより、低閾値電圧の素子設計を容易にすることができる。
【発明を実施するための最良の形態】
【００１１】
［第１の実施の形態］
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置を示す断面図である。この半導体装置は、ｎチャネルＭＩＳＦＥＴ２０と、ｐチャネルＭＩＳＦＥＴ３０と、この２つのＭＩＳＦＥＴ２０，３０の間を分離するＳＴＩ（Shallow Trench Isolation；素子間分離）部１５と、装置全体を覆う絶縁膜１０とを備えたＣＭＯＳ構造を有する。
【００１２】
ｎチャネルＭＩＳＦＥＴ２０は、Ｓｉ基板１上に形成されたＰウェル１１と、Ｐウェル１１の上層部に形成されたエクステンション領域６、ソース／ドレイン領域８、および金属シリサイド領域９と、チャネル領域上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極１７と、ゲート電極１７の側壁に形成されたゲート側壁絶縁膜７とを有する。
【００１３】
一方、ｐチャネルＭＩＳＦＥＴ３０は、Ｎウェル１２上に形成されていること、およびゲート電極１７と異なったゲート電極１４を有する構成において、ｎチャネルＭＩＳＦＥＴ２０と相違するだけである。
【００１４】
ゲート電極１７，１４は、フルシリサイドゲート電極、すなわち、ゲート電極が全て金属シリサイド膜から構成され、この金属シリサイド膜（以下、金属フルシリサイド膜という。）はゲート絶縁膜に接している。なお、ゲート電極の全てが金属シリサイド膜でなくても金属シリサイド膜がゲート絶縁膜の少なくとも一部に接していても本発明の効果を得ることができる。ｎチャネルＭＩＳＦＥＴ２０のゲート電極１７には、Ｅｒシリサイド膜にＡｓまたはＰまたはＳｂまたはこれらの組み合わせが注入され、ｐチャネルＭＩＳＦＥＴ３０のゲート電極１４には、ＰｔシリサイドにＢまたはＩｎまたはこれらの組み合わせが注入されている。これによってゲート電極１４の仕事関数がゲート電極１７の仕事関数より大きく、これらの仕事関数の差が０．６ｅＶより大きくなっている。
【００１５】
（第１の実施の形態の効果）
第１の実施の形態によれば、下記の効果を奏する。
（１）ゲート電極１７，１４を金属フルシリサイド膜で形成することにより、ゲート空乏化が起こらないため、駆動電流を向上できる。
（２）ｎチャネルＭＩＳＦＥＴ２０のゲート電極１７とｐチャネルＭＩＳＦＥＴ３０のゲート電極１４の金属シリサイド膜をそれぞれ異なる金属材料、例えば、Ｅｒ、Ｐｔで形成することにより、ゲート仕事関数を独立に調整することが可能になる。その結果、仕事関数の差を０．６ｅＶより大きくすることにより、所定のレベルの低閾値電圧の素子を実現することができる。
（３）異なる不純物を添加することで更に仕事関数を調整することができる。例えば、ｎチャネルＭＩＳＦＥＴのゲート電極１７に不純物ＡｓまたはＰまたはＳｂまたはこれらの組み合わせを添加し、ｐチャネルＭＩＳＦＥＴのゲート電極１４にＢまたはＩｎまたはこれらの組み合わせを添加することによって、ゲート仕事関数の調整範囲を更に、例えば±０．２〜０．３ｅＶに広げることができる。これによって、ｎチャネルＭＩＳＦＥＴをＥｒからなる金属フルシリサイドゲートとすると、Ｅｒシリサイドの仕事関数は４．０±０．２〜０．３ｅＶに、ｐチャネルＭＩＳＦＥＴをＰｔからなる金属フルシリサイドゲートとすると、仕事関数は４．９±０．２〜０．３ｅＶに調整することができる。
【００１６】
図２より図７は、本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。以下に半導体装置の製造方法を説明する。
【００１７】
図２において、Ｓｉ基板１上にＰウェル１１およびＮウェル１２を形成した後、ＳＴＩ１５を形成する。次に、ゲート絶縁膜２、ポリシリコン膜４、および、例えば、シリコン窒化膜からなるマスク膜５を順次堆積した後、リソグラフィ、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により図示の形状にする。
【００１８】
次に、図３において、イオン注入で不純物を注入してソース／ドレインのエクステンション領域６を形成した後、例えば、シリコン酸化膜、シリコン窒化膜を堆積し、ＲＩＥによりゲート側壁絶縁膜７を形成する。そして、イオン注入によって不純物を注入し、ソース／ドレイン領域８を形成する。
【００１９】
次に、図４において、Ｎｉ、Ｃｏ等の金属膜（図示せず）を堆積し、熱処理を行って、ソース／ドレイン領域８の上面部に金属シリサイド領域９を形成する。続いて、例えば、シリコン酸化膜からなる絶縁膜１０を堆積し、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により絶縁膜１０を平坦化する。
【００２０】
次に、図５において、ｎチャネルＭＩＳＦＥＴ２０のマスク膜５を選択的に除去して、ポリシリコン膜４の表面を露出させる。続いて、Ｅｒ等の金属膜１８を堆積し、ｐチャネルＭＩＳＦＥＴ３０の領域の金属膜１８を除去して金属膜１８を図示の形状にする。
【００２１】
次に、図６において、熱工程を加えて、ｎチャネルＭＩＳＦＥＴ２０のゲート電極１７としてＥｒフルシリサイド膜を形成する。ここで、ゲート電極１７には、ＡｓまたはＰまたはＳｂまたはこれらの組み合わせを不純物として添加しても良い。
【００２２】
次に、図７において、ｐチャネルＭＩＳＦＥＴのマスク膜５を選択的に除去してポリシリコン膜４を露出させる。次に、Ｐｔ等の金属膜１３を堆積した後、ｎチャネルＭＩＳＦＥＴ２０の領域の金属膜１３を除去して金属膜１３を図示の形状にする。次に、熱処理を行って、図１で示したように、ｐチャネルＭＩＳＦＥＴ３０のゲート電極１４としてＰｔフルシリサイド膜を形成し、フルシリサイドゲート電極とする。ここで、ゲート電極１４には、不純物としてゲート電極１７に添加されるＡｓまたはＰまたはＳｂまたはこれらの組み合わせとは導電型の異なるＢまたはＩｎまたはこれらの組み合わせを添加しても良い。これにより、図１に示した半導体装置が得られる。この後、図示を省略するが、通常の工程に従って層間絶縁膜を堆積し、コンタクトを形成し、配線を形成する。以上により、ＭＩＳ型半導体装置が完成する。
【００２３】
［他の実施の形態］
なお、本発明は、上記の実施の形態に限定されず、本発明の精神を変更しない範囲内で種々な変形が可能である。例えば、上記の実施の形態において、構成要素の付加、削除等は任意に行うことができる。
【００２４】
本発明の実施の形態によると、ｐチャネルＭＩＳＦＥＴのゲート電極の仕事関数は、ｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数より大きく、ｐチャネルＭＩＳＦＥＴのゲート電極とｎチャネルＭＩＳＦＥＴのゲート電極との仕事関数の差は０．６ｅＶより大きくすることを主たる特徴とするものであるが、その構成を例示すると、以下の通りである。
（１）ｎチャネルおよびｐチャネルのＭＩＳＦＥＴのゲート電極を構成する金属フルシリサイド膜は、異なる金属材料で形成される。
（２）ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴは、ソース／ドレイン領域に金属シリサイド領域を含んでいるが、削除してもよい。
（３）ｎチャネルおよびｐチャネルのＭＩＳＦＥＴはそれぞれ、ゲート電極とソース／ドレイン領域の金属シリサイド領域の金属材料を同一にしてもよく、また、異ならせてもよい。
（４）ｎチャネルＭＩＳＦＥＴの金属フルシリサイド膜は、Ｅｒフルシリサイド膜あるいはＷフルシリサイド膜で形成してもよく、ｐチャネルＭＩＳＦＥＴの金属フルシリサイド膜は、Ｐｔフルシリサイド膜あるいはＰｔＷフルシリサイド膜で形成してもよい。
（５）ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのソース／ドレイン領域に含まれる金属シリサイド膜は、Ｎｉシリサイド膜で形成してもよい。
（６）ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート電極は、異なった導電型の不純物を注入する。
（７）ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート絶縁膜は、シリコン酸化膜、あるいはシリコン酸窒化膜で形成してもよい。
（８）ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート絶縁膜は、金属を含んでもよい。
（９）ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート絶縁膜は、第１の電気的膜厚と、それより薄い第２の電気的膜厚とを少なくとも有し、第２の電気的膜厚を有するゲート酸化膜が上記（１）〜（８）の何れかの構成と組み合わせてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を示す断面図である。
【符号の説明】
【００２６】
１  Ｓｉ基板
２  ゲート絶縁膜
８  ソース／ドレイン領域
９  金属シリサイド領域
１０  絶縁膜
１４，１７  ゲート電極
２０  ｎチャネルＭＩＳＦＥＴ
３０  ｐチャネルＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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