(57)【要約】【課題】  低電圧回路領域のトランジスタの高性能化、及び高電圧回路領域のトランジスタの高耐圧化を同時に実現する不揮発性半導体記憶装置を提供する。【解決手段】  金属シリサイド膜５３を備えるコントロールゲート電極７４、コントロールゲート電極７４の下のゲート間絶縁膜２５、ゲート間絶縁膜２５の下のフローティングゲート電極７３、フローティングゲート電極７３の下のトンネル絶縁膜２０を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、セルアレイ領域の周辺に配置され、トンネル絶縁膜２０より厚い第１ゲート絶縁膜２１を備える高電圧トランジスタを含む高電圧回路領域と、セルアレイ領域の周辺の高電圧回路領域とは異なる位置に配置され、第１ゲート絶縁膜２１より薄い第２ゲート絶縁膜２２を備える低電圧トランジスタを含む低電圧回路領域とを備える。【選択図】      図２
2007005654.tif 000002
【特許請求の範囲】
【請求項１】
金属シリサイド膜を備えるコントロールゲート電極、前記コントロールゲート電極の下のゲート間絶縁膜、前記ゲート間絶縁膜の下のフローティングゲート電極、前記フローティングゲート電極の下のトンネル絶縁膜を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、
前記セルアレイ領域の周辺に配置され、前記トンネル絶縁膜より厚い第１ゲート絶縁膜を備える高電圧トランジスタを含む高電圧回路領域と、
前記セルアレイ領域の周辺の前記高電圧回路領域とは異なる位置に配置され、前記第１ゲート絶縁膜より薄い第２ゲート絶縁膜を備える低電圧トランジスタを含む低電圧回路領域
とを備え、前記メモリセルトランジスタ、前記高電圧トランジスタ、及び前記低電圧トランジスタのそれぞれのソース領域及びドレイン領域の上には、直接トンネル絶縁膜あるいはライナー絶縁膜が設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記高電圧トランジスタのゲート電極は、金属シリサイド膜を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記低電圧トランジスタのゲート電極は、金属シリサイド膜を備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタ、前記高電圧トランジスタ、及び前記低電圧トランジスタの上面に接し、ソース領域及びドレイン領域上に形成されたバリア絶縁膜が設けられていることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２ゲート絶縁膜は、前記トンネル絶縁膜より薄いことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュメモリに用いる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、フローティングゲート電極とコントロールゲート電極とを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域が並行して配置されメモリセルアレイを構成している。一般に選択トランジスタのゲート長は、メモリセルトランジスタのゲート長より長く、短チャネル効果によるトランジスタのカットオフ特性の劣化を確保している。また、選択トランジスタは、通常エンハンスメント型ＭＯＳトランジスタで構成される。
【０００４】
メモリトランジスタと選択トランジスタの２つのトランジスタからなるメモリセルを用いた不揮発性半導体記憶装置において、メモリトランジスタ部と選択トランジスタ部の各ゲート絶縁膜厚を異ならせた構成については、既に開示されている（例えば、特許文献１参照。）。
【０００５】
又、ゲート電極で形成される選択用ＭＯＳトランジスタのゲート絶縁膜と周辺回路のＭＯＳトランジスタのゲート絶縁膜が、それぞれ膜厚が異なる構成についても既に開示されている（例えば、特許文献２参照。）。
【０００６】
又、メモリセルトランジスタと周辺トランジスタの両拡散層及び周辺トランジスタのゲート電極上には、金属シリサイド層が形成されていると共に、メモリセルトランジスタが、セルフアラインコンタクト構造を有することになるので、周辺トランジスタの低抵抗化を確保しつつセルサイズの面積を縮小することができる不揮発性半導体記憶装置も提案されている（例えば、特許文献３参照。）。
【０００７】
従来のフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、セルアレイ領域に対する書き込み電圧、中間電圧、消去電圧等の高電圧パルスを供給するために、高電圧回路領域が必要である。一方、通常の低電圧、高速性能の要求される低電圧回路領域も必要である。  
低電圧回路領域においては、トランジスタの駆動能力を上昇させ、より高速性能を有するトランジスタを用いることが好ましい。特に、低電源電圧動作の可能なフラッシュＥＥＰＲＯＭの低電圧回路領域においては、トランジスタの駆動能力を確保することが課題となる。
【特許文献１】特開２０００−２６９３６１号公報
【特許文献２】特開平０４−１６５６７０号公報
【特許文献３】特開２００２−２１７３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、低電圧回路領域のトランジスタの高性能化、及び高電圧回路領域のトランジスタの高耐圧化を同時に実現する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、（イ）金属シリサイド膜を備えるコントロールゲート電極、コントロールゲート電極の下のゲート間絶縁膜、ゲート間絶縁膜の下のフローティングゲート電極、フローティングゲート電極の下のトンネル絶縁膜を備えるメモリセルトランジスタを配列したからなるセルアレイ領域と、（ロ）セルアレイ領域の周辺に配置され、トンネル絶縁膜より厚い第１ゲート絶縁膜を備える高電圧トランジスタを含む高電圧回路領域と、（ハ）セルアレイ領域の周辺の高電圧回路領域とは異なる位置に配置され、第１ゲート絶縁膜より薄い第２ゲート絶縁膜を備える低電圧トランジスタを含む低電圧回路領域とを備え、メモリセルトランジスタ、高電圧トランジスタ、及び低電圧トランジスタのそれぞれのソース領域及びドレイン領域の上には、直接トンネル絶縁膜あるいはライナー絶縁膜が設けられている不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、低電圧回路領域のトランジスタの高性能化、及び高電圧回路領域のトランジスタの高耐圧化を同時に実現する不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
ＮＡＮＤ型不揮発性半導体記憶装置の形成プロセスにおいては、素子分離領域形成前にすべてのゲート絶縁膜を形成する工程がある。この工程では、低電圧回路領域のゲート絶縁膜は、セルアレイ領域のゲート絶縁膜と同じ膜厚になるため、製造工程が簡単になるという利点がある。一方、セルアレイ領域に対して周辺部を構成する低電圧回路領域および高電圧回路領域のゲート絶縁膜（トンネル酸化膜）を独立に形成することができる工程がある。この工程においては、素子分離領域を周辺低電圧回路領域および高電圧回路領域のゲート絶縁膜を後から独立にゲート絶縁膜の厚さを調整しつつ形成することができる。特に、低電圧回路領域のトランジスタのゲート絶縁膜をメモリセルトランジスタのゲート絶縁膜よりも薄く、極めて薄く形成することができる。このことからトランジスタとしての相互コンダクタンスｇmを高めることができ駆動能力の優れたトランジスタを形成することができるという利点がある。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図１に示すように、半導体チップ１５０上に配置されたセルアレイ領域１２０と、セルアレイ領域１２０の四辺に隣接して配置された高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄと、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにそれぞれ隣接して配置された低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄと、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにそれぞれ隣接して配置されたその他の回路領域１００ａ，１００ｂ，１００ｃ，１００ｄとを備える。その他の回路領域１００ａ，１００ｂ，１００ｃ，１００ｄは、低電圧回路と高電圧回路と抵抗素子領域が混在している領域である。高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄはセルアレイ領域１２０に対して書き込み電圧Ｖpgm、消去電圧Ｖerase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄはＣＭＯＳ等の論理回路であり、相対的に高速・低消費電力性能が要求される回路領域である。その他の回路領域１００ａ，１００ｂ，１００ｃ，１００ｄには特に低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ及び高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄに設定される回路以外の低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域などが配置される。
【００１４】
第１の実施の形態に係る不揮発性半導体記憶装置においては、特にセルアレイ領域１２０と、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄ及び低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄが関係している。更に又、セルアレイ領域１２０とその他の回路領域１００ａ，１００ｂ，１００ｃ，１００ｄ内における低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域も関係している。更に又、セルアレイ領域１２０と、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄ及び低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄと、その他の回路領域１００ａ，１００ｂ，１００ｃ，１００ｄ内における、配線領域も関係している。
【００１５】
第１の実施の形態に係る不揮発性半導体記憶装置は、図２（ａ）〜図２（ｃ）に示すように、金属シリサイド膜５３を備えるコントロールゲート電極７４、コントロールゲート電極７４の下のゲート間絶縁膜２５、ゲート間絶縁膜２５の下のフローティングゲート電極７３、フローティングゲート電極７３の下のトンネル絶縁膜２０を備えるメモリセルトランジスタを配列してなるセルアレイ領域１２０と、セルアレイ領域１２０の周辺に配置され、トンネル絶縁膜２０より厚い第１ゲート絶縁膜２１を備える高電圧トランジスタを含む高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄと、セルアレイ領域１２０の周辺の高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄとは異なる位置に配置され、第１ゲート絶縁膜２１より薄い第２ゲート絶縁膜２２を備える低電圧トランジスタを含む低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄとを備え、メモリセルトランジスタ、高電圧トランジスタ、及び低電圧トランジスタのそれぞれのソース領域及びドレイン領域の上には、直接トンネル絶縁膜あるいはライナー絶縁膜が設けられている。第１の実施の形態に係る不揮発性半導体記憶装置では、メモリトランジスタはスタックゲート構造を備えるが、周辺の低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ及び高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタはいずれも単一層のゲート構造を備える。高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄでは、トランジスタを高電圧で動作させるため、拡散層上にシリサイドを形成して拡散層を低抵抗化させることは、リーク電流が生じる原因となり、好ましくない。第１の実施の形態に係る不揮発性半導体記憶装置では、拡散層にシリサイドを形成しないことで、リーク電流を生じることなく 高電圧動作を行うトランジスタを形成可能になる。
【００１６】
メモリセルトランジスタは、例えば、図２（ｃ）に示すように、半導体基板１０と、半導体基板１０内に形成されたｎウェル領域及びｐウェル領域と、半導体基板１０上に配置されたトンネル絶縁膜２０と、トンネル絶縁膜２０上に配置されるフローティングゲート電極７３と、層間絶縁膜として作用するゲート間絶縁膜２５と、ゲート間絶縁膜２５上に配置されたコントロールゲート電極７４と、コントロールゲート電極７４の上部に電気的に接触する金属シリサイド膜５３とを備える。更に、メモリセルトランジスタは、フローティングゲート電極７３及びコントロールゲート電極７４等を含むそれぞれのセルを選択するための選択ゲート電極７２を備える。コントロールゲート電極７４はワード線に対応することから、金属シリサイド膜５３はワード線を構成する。
【００１７】
低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄは、図２（ａ）に示すように、例えば、半導体基板１０内に形成されたｐウェル領域及びｎウェル領域があり、ｐウェル領域内に形成されたｎＭＯＳトランジスタと、ｎウェル領域内に形成されたｐＭＯＳトランジスタとを備える。低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄのｎＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０と、素子分離領域（ＳＴＩ）４０と、半導体基板１０内に形成されたｐウェル領域と、第２ゲート絶縁膜２２と、第２ゲート絶縁膜２２上に配置されたゲート電極７０と、ソース領域およびドレイン領域のいずれかとなるｎ+ ソース・ドレイン領域と、ｎ+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うn領域と、ｎ+ ソース・ドレイン領域及びゲート電極７０上に電気的に接触して配置される金属シリサイド膜５３とを備える。同様に、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄのｐＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０と、ＳＴＩ４０と、半導体基板１０内に形成されたｎウェル領域と、第２ゲート絶縁膜２２と、第２ゲート絶縁膜２２上に配置されたゲート電極７０と、第２のソース領域およびドレイン領域のいずれかとなるｐ+ ソース・ドレイン領域と、ｐ+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うp領域と、ｐ+ ソース・ドレイン領域及びゲート電極７０上に電気的に接触して配置される金属シリサイド膜５３とを備える。
【００１８】
高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄは、図２（ｂ）に示すように、例えば、半導体基板１０内に形成されたｐウェル領域及びｎウェル領域があり、ｐウェル領域内に形成されたｎＭＯＳトランジスタと、ｎウェル領域内に形成されたｐＭＯＳトランジスタとを備える。高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのｎＭＯＳトランジスタの詳細構造は、例えば、ＳＴＩ４０と、半導体基板１０内に形成されたｐウェル領域と、第１ゲート絶縁膜２１と、第１ゲート絶縁膜２１上に配置されたゲート電極７１と、ソース領域およびドレイン領域のいずれかとなるｎ+ ソース・ドレイン領域と、ｎ+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うn領域と、ｎ+ ソース・ドレイン領域及びゲート電極７１上に電気的に接触して配置される金属シリサイド膜５３とを備える。同様に、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのｐＭＯＳトランジスタの詳細構造は、例えば、半導体基板１０と、ＳＴＩ４０と、半導体基板１０内に形成されたｎウェル領域と、第１ゲート絶縁膜２１と、第１ゲート絶縁膜２１上に配置されたゲート電極７１と、ソース領域およびドレイン領域のいずれかとなるｐ+ ソース・ドレイン領域と、ｐ+ ソース・ドレイン領域に隣接して配置され電界緩和層としての役割を担うp領域と、ｐ+ ソース・ドレイン領域及びゲート電極７１上に電気的に接触して配置される金属シリサイド膜５３とを備える。
【００１９】
第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を図２〜図２２を参照しながら説明する。図２（ａ）〜図２２（ａ）は、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにおけるトランジスタの模式的素子断面図である。図２（ｂ）〜図２２（ｂ）は、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタの模式的素子断面図である。図２（ｃ）〜図２２（ｃ）は、メモリセルトランジスタのワードライン方向の断面図である。また、図３（ｄ）〜図１１（ｄ）は、メモリセルトランジスタのビットライン方向の断面図である。
【００２０】
（イ）まず、セルアレイ領域１２０にイオン注入をしてウェルを形成した半導体基板１０を用意する。図３（ａ）〜図３（ｄ）に示すように、半導体基板１０を高温の酸化雰囲気中にさらし、半導体基板１０上にトンネル絶縁膜２０を成長させる。そして、図４（ａ）〜図４（ｄ）に示すように、トンネル絶縁膜２０上にメモリセルトランジスタのフローティングゲート電極材となるフローティングゲート電極層５０を堆積させた後に、フローティングゲート電極層５０上にストッパ膜２４を堆積させる。ストッパ膜２４は、化学的機械研磨（ＣＭＰ）で表面を研磨し、平坦化するときにストッパとして作用する膜である。
【００２１】
（ロ）次に、図５（ａ）〜図５（ｄ）に示すように、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄ、及びセルアレイ領域１２０に、リソグラフィ技術とドライエッチング技術を用いてトランジスタの素子分離領域（ＳＴＩ）４０を形成する。ＳＴＩ４０を形成した後に、図６（ａ）〜図６（ｄ）に示すように、ストッパ膜２４を除去する。
【００２２】
（ハ）次に、図７（ａ）〜図７（ｄ）低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄ、及びセルアレイ領域１２０全面に、メモリセルトランジスタの層間絶縁膜となるゲート間絶縁膜２５を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図８（ａ）及び図８（ｂ）に示すように、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄと高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄ上のフローティングゲート電極層５０、ゲート間絶縁膜２５、及びトンネル絶縁膜２０を除去する。フローティングゲート電極層５０、ゲート間絶縁膜２５、及びトンネル絶縁膜２０を除去した後、リソグラフィ技術を用いて図８（ｂ）に示すように、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのみに第１ゲート絶縁膜２１を成長させる。第１ゲート絶縁膜２１を形成した後は、エッチング技術を用いて低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ及びセルアレイ領域１２０上のマスクを除去する。一方、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにおいては、リソグラフィ技術を用いて図８（ａ）に示すように、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄのみに第１ゲート絶縁膜２１より薄い第２ゲート絶縁膜２２を成長させる。第２ゲート絶縁膜２２を形成した後は、エッチング技術を用いて高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄ及びセルアレイ領域１２０上のマスクを除去する。ここでは、一例として第１ゲート絶縁膜２１を形成した後に第２ゲート絶縁膜２２を形成すると記載したが、形成する順番は逆であっても構わない。そして、半導体基板１０に原子を打ち込んで、図８（ａ）及び図８（ｂ）に示すように、ｎウェル領域とｐウェル領域を形成する。
【００２３】
（ニ）次に、図９（ａ）〜図９（ｄ）に示すように、周辺の低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄと高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタのゲート電極、及びセルアレイ領域１２０のメモリセルトランジスタのコントロールゲート電極と選択ゲートとなる第１ゲート電極層５１を堆積する。そして、リソグラフィ技術とエッチング技術を用いて、図１０（ｃ）に示すように、セルアレイ領域１２０でメモリセルトランジスタの選択ゲートが配置される箇所の一部に、フローティングゲート電極とコントロールゲート電極を電気的に接続させるための開口部６０を形成する。更に、図１１（ａ）〜図１１（ｄ）に示すように、第１ゲート電極層５１上または開口部６０を埋めるように、第１ゲート電極層５１と同じ材料成分である第２ゲート電極層５２を堆積させる。そして、第２ゲート電極層５２上にゲート電極を加工するために用いるマスク材２３を堆積させる。同じ材料成分である第１ゲート電極層５１と第２ゲート電極層５２を２回に分けて堆積させるのは、ゲート間絶縁膜２５上にリソグラフィをするためにレジストを堆積させるとゲート間絶縁膜２５が汚染される懸念がある。そこで、第１ゲート電極層５１上にレジストを堆積させて、ゲート間絶縁膜２５を加工して開口部６０を加工することでゲート間絶縁膜２５の汚染を防ぐ。
【００２４】
（ホ）次に、図１２（ａ）及び図１２（ｂ）に示すように、リソグラフィ技術とエッチング技術を用いて、周辺の低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ及び高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのそれぞれにトランジスタのゲート電極７０，７１を形成する。更に、図１２（ｃ）に示すように、セルアレイ領域１２０にフローティングゲート電極７３とコントロールゲート電極７４を電気的に接続したワードライン方向に幅の太い選択ゲート電極７２、及びフローティングゲート電極７３とコントロールゲート電極７４がゲート間絶縁膜２５を介して隣接するメモリセルを形成する。以下の工程の低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ及び高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄは、ｎウェル領域とｐウェル領域は類似するのでｐウェル領域についてのみ示す。また、メモリセルトランジスタのビットライン方向の断面図、及び半導体基板１０は、変化が少ないので図示を省略する。
【００２５】
（へ）次に、半導体基板１０に、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等の第Ｖ族の原子を打ち込んで、図１３（ａ）〜図１３（ｃ）に示すように、n拡散層を形成する。そして、図１４（ａ）〜図１４（ｃ）に示すように、ゲート間埋め込み絶縁膜２６を堆積させる。このとき、図１４（ｃ）に示すように、メモリセルトランジスタのコントロールゲート電極７４間はゲート間埋め込み絶縁膜２６で埋め込まれる。周辺の低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄと高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのそれぞれにトランジスタのゲート電極７０とゲート電極７１、及びメモリセルトランジスタの選択ゲート電極７２は、エッチバックされてゲート側壁絶縁膜７５が形成される。メモリセルトランジスタのコントロールゲート電極７４間には、ボイドが発生しないようにする。
【００２６】
（ト）次に、図１４（ｃ）で示した選択ゲートのゲート側壁絶縁膜７５を用いて、選択ゲート電極７２の間に拡散層と同様の不純物を打ち込んで、図１５（ｃ）に示すように、ｎ＋拡散層を形成する。また、同様に低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄと高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタのゲート電極７０，７１の付近には拡散層と同様の不純物を打ち込んで、図１５（ａ）及び図１５（ｂ）に示すように、ｎ＋拡散層を形成する。
【００２７】
（チ）次に、図１６（ａ）〜図１６（ｃ）に示すように、リソグラフィ技術を用いて選択ゲート電極７２間を除いてレジスト６２を堆積させる。そして、レジスト６２をマスクとして利用し、エッチングすることで選択ゲート電極７２間のゲート側壁絶縁膜７５及びトンネル絶縁膜２０を除去する。その後にレジストリムーバを用いてレジスト６２を除去する。
【００２８】
（リ）次に、図１７（ａ）〜図１７（ｃ）に示すように、シリコン窒化膜（ＳｉＮ）等からなるライナー絶縁膜２７を全面に堆積させる。ライナー絶縁膜２７は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜２７上に第１層間絶縁膜２８を堆積させる。第１層間絶縁膜２８を堆積させた後、ＣＭＰを施し、更にドライエッチングをして、図１８（ａ）〜図１８（ｃ）に示すように、第１層間絶縁膜２８を平坦化する。
【００２９】
（ヌ）次に、リソグラフィ技術により、マスク材２３を除去し、図１９（ａ）〜図１９（ｃ）に示すように、シリサイド形成領域を開口する。配線及び抵抗となる部分には、シリサイド形成しないようにＳｉＮ等でマスクをする。そして、図２０（ａ）〜図２０（ｃ）に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）及びニッケルシリサイド（ＮｉＳｉ2）等の種々のシリサイドを用いることができる。
【００３０】
（ル）次に、図２１（ａ）〜図２１（ｃ）に示すように、ＳｉＮ等からなるバリア絶縁膜２９を全面に堆積させる。バリア絶縁膜２９上には、図２２（ａ）〜図２２（ｃ）に示すように、第２層間絶縁膜３０を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図２（ａ）〜図２（ｃ）に示すように、ゲート電極上および半導体基板１０上への電気的接続をするコンタクト５４を形成する。
【００３１】
第１の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄの第２ゲート絶縁膜２２は、トンネル絶縁膜２０より薄くすることができる。第２ゲート絶縁膜２２をトンネル絶縁膜２０より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタの第１ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【００３２】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図２３（ｃ）に示すように、図２（ｃ）で示した不揮発性半導体記憶装置とは、メモリセルトランジスタの選択ゲート間に第１層間絶縁膜２８が無くなって、ゲート側壁絶縁膜７５及びライナー絶縁膜２７を備える点が異なる。コンタクト５４は、ライナー絶縁膜２７で覆われた選択トランジスタに対して自己整合的に形成される。他は図２（ａ）〜図２（ｃ）に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【００３３】
第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を図２３〜図３３を参照しながら説明する。図２３（ａ）〜図３３（ａ）は、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにおけるトランジスタの模式的素子断面図である。図２３（ｂ）〜図３３（ｂ）は、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタの模式的素子断面図である。また、図２３（ｃ）〜図３３（ｃ）は、メモリセルトランジスタのワードライン方向の断面図である。
【００３４】
（イ）まず、第１の実施の形態で示した図３〜図１５の工程まで行う。第１の実施の形態で示した図３〜図１５の工程は、同様であるので記載を省略する。
【００３５】
（ロ）次に、図２４（ａ）〜図２４（ｃ）に示すように、リソグラフィ技術を用いて選択ゲート電極７２間を除いてレジスト６２を堆積させる。そして、レジスト６２をマスクとして利用し、エッチングすることで選択ゲート電極７２間トンネル絶縁膜２０を一部除去し、ゲート側壁絶縁膜７５を薄膜化する。その後にレジストリムーバを用いてレジスト６２を除去する。
【００３６】
（ハ）次に、図２５（ａ）〜図２５（ｃ）に示すように、ＳｉＮ等からなるライナー絶縁膜２７を全面に堆積させる。ライナー絶縁膜２７は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜２７上に第１層間絶縁膜２８を堆積させる。第１層間絶縁膜２８を堆積させた後、ＣＭＰを施し、更にドライエッチングをして、図２６（ａ）〜図２６（ｃ）に示すように、第１層間絶縁膜２８を平坦化する。
【００３７】
（ニ）次に、リソグラフィ技術により、マスク材２３を除去し、図２７（ａ）〜図２７（ｃ）に示すように、シリサイド形成領域を開口する。配線及び抵抗となる部分には、シリサイド形成しないようにＳｉＮ等でマスクをする。そして、図２８（ａ）〜図２８（ｃ）に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）及びニッケルシリサイド（ＮｉＳｉ2）等の種々のシリサイドを用いることができる。
【００３８】
（ホ）次に、図２９（ａ）〜図２９（ｃ）に示すように、ＳｉＮ等からなるバリア絶縁膜２９を全面に堆積させる。バリア絶縁膜２９上には、図３０（ａ）〜図３０（ｃ）に示すように、第２層間絶縁膜３０を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図２３（ａ）〜図２３（ｃ）に示すように、ゲート電極上および半導体基板１０上への電気的接続をするコンタクト５４を形成する。
【００３９】
第２の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄの第２ゲート絶縁膜２２は、トンネル絶縁膜２０より薄くすることができる。第２ゲート絶縁膜２２をトンネル絶縁膜２０より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタの第１ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【００４０】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図３１（ｂ）に示すように、図２（ｂ）で示した不揮発性半導体記憶装置とは、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタのゲート電極７１上に金属シリサイド膜５３の代わりに、マスク材２３が配置されている点が異なる。他は図２（ａ）〜図２（ｃ）に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【００４１】
第３の実施の形態に係る不揮発性半導体記憶装置の製造工程を図３１〜図３８を参照しながら説明する。図３１（ａ）〜図３８（ａ）は、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにおけるトランジスタの模式的素子断面図である。図３１（ｂ）〜図３８（ｂ）は、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタの模式的素子断面図である。また、図３１（ｃ）〜図３８（ｃ）は、メモリセルトランジスタのワードライン方向の断面図である。
【００４２】
（イ）まず、第１の実施の形態で示した図３〜図１５の工程まで行う。第１の実施の形態で示した図３〜図１５の工程は、同様であるので記載を省略する。
【００４３】
（ロ）次に、図３２（ａ）〜図３２（ｃ）に示すように、リソグラフィ技術を用いて選択ゲート電極７２間を除いてレジスト６２を堆積させる。そして、レジスト６２をマスクとして利用し、エッチングすることで選択ゲート電極７２間のゲート側壁絶縁膜７５及びトンネル絶縁膜２０を除去する。その後にレジストリムーバを用いてレジスト６２を除去する。
【００４４】
（ハ）次に、図３３（ａ）〜図３３（ｃ）に示すように、ＳｉＮ等からなるライナー絶縁膜２７を全面に堆積させる。ライナー絶縁膜２７は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜２７上に第１層間絶縁膜２８を堆積させる。第１層間絶縁膜２８を堆積させた後、ＣＭＰを施し、更にドライエッチングをして、図３４（ａ）〜図３４（ｃ）に示すように、第１層間絶縁膜２８を平坦化する。
【００４５】
（ニ）次に、リソグラフィ技術により、マスク材２３を除去し、図３５（ａ）及び図３５（ｃ）に示すように、シリサイド形成領域を開口する。一方、図３５（ｂ）に示すように、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタのゲート電極７１上のマスク材２３は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにＳｉＮ等でマスクをする。そして、図３６（ａ）及び図３６（ｃ）に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）及びニッケルシリサイド（ＮｉＳｉ2）等の種々のシリサイドを用いることができる。
【００４６】
（ホ）次に、図３７（ａ）〜図３７（ｃ）に示すように、ＳｉＮ等からなるバリア絶縁膜２９を全面に堆積させる。バリア絶縁膜２９上には、図３８（ａ）〜図３８（ｃ）に示すように、第２層間絶縁膜３０を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図３１（ａ）〜図３１（ｃ）に示すように、ゲート電極上および半導体基板１０上への電気的接続をするコンタクト５４を形成する。
【００４７】
第３の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄの第２ゲート絶縁膜２２は、トンネル絶縁膜２０より薄くすることができる。第２ゲート絶縁膜２２をトンネル絶縁膜２０より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタの第１ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【００４８】
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置は、図３９（ｂ）に示すように、図２（ｂ）で示した不揮発性半導体記憶装置とは、メモリセルトランジスタの選択ゲート間に第１層間絶縁膜２８が無くなって、ゲート側壁絶縁膜７５を備える点が異なる。更に、第４の実施の形態に係る不揮発性半導体記憶装置は、図３９（ｃ）に示すように、図２（ｃ）で示した不揮発性半導体記憶装置とは、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタのゲート電極７１上に金属シリサイド膜５３の代わりに、マスク材２３が配置されている点が異なる。他は図２（ａ）〜図２（ｃ）に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【００４９】
第４の実施の形態に係る不揮発性半導体記憶装置の製造工程を図３９〜図４６を参照しながら説明する。図３９（ａ）〜図４６（ａ）は、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにおけるトランジスタの模式的素子断面図である。図３９（ｂ）〜図４６（ｂ）は、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタの模式的素子断面図である。また、図３９（ｃ）〜図４６（ｃ）は、メモリセルトランジスタのワードライン方向の断面図である。
【００５０】
（イ）まず、第１の実施の形態で示した図３〜図１５の工程まで行う。第１の実施の形態で示した図３〜図１５の工程は、同様であるので記載を省略する。
【００５１】
（ロ）次に、図４０（ａ）〜図４０（ｃ）に示すように、リソグラフィ技術を用いて選択ゲート電極７２間を除いてレジスト６２を堆積させる。そして、レジスト６２をマスクとして利用し、エッチングすることで選択ゲート電極７２間トンネル絶縁膜２０を一部除去し、ゲート側壁絶縁膜７５を薄膜化する。その後にレジストリムーバを用いてレジスト６２を除去する。
【００５２】
（ハ）次に、図４１（ａ）〜図４１（ｃ）に示すように、ＳｉＮ等からなるライナー絶縁膜２７を全面に堆積させる。ライナー絶縁膜２７は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜２７上に第１層間絶縁膜２８を堆積させる。第１層間絶縁膜２８を堆積させた後、ＣＭＰを施し、更にドライエッチングをして、図４２（ａ）〜図４２（ｃ）に示すように、第１層間絶縁膜２８を平坦化する。
【００５３】
（ニ）次に、リソグラフィ技術により、マスク材２３を除去し、図４３（ａ）及び図４３（ｃ）に示すように、シリサイド形成領域を開口する。一方、図４３（ｂ）に示すように、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタのゲート電極７１上のマスク材２３は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにＳｉＮ等でマスクをする。そして、図４４（ａ）及び図４４（ｃ）に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）及びニッケルシリサイド（ＮｉＳｉ2）等の種々のシリサイドを用いることができる。
【００５４】
（ホ）次に、図４５（ａ）〜図４５（ｃ）に示すように、ＳｉＮ等からなるバリア絶縁膜２９を全面に堆積させる。バリア絶縁膜２９上には、図４６（ａ）〜図４６（ｃ）に示すように、第２層間絶縁膜３０を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図３９（ａ）〜図３９（ｃ）に示すように、ゲート電極上および半導体基板１０上への電気的接続をするコンタクト５４を形成する。
【００５５】
第４の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄの第２ゲート絶縁膜２２は、トンネル絶縁膜２０より薄くすることができる。第２ゲート絶縁膜２２をトンネル絶縁膜２０より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタの第１ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【００５６】
（第５の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置は、図４７（ａ）及び図４７（ｂ）に示すように、図３１（ａ）及び図３１（ｂ）で示した不揮発性半導体記憶装置とは、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄのトランジスタのゲート電極７０上に金属シリサイド膜５３の代わりに、マスク材２３が配置されている点が異なる。他は図３１（ａ）〜図３１（ｃ）に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【００５７】
第５の実施の形態に係る不揮発性半導体記憶装置の製造工程を図４７〜図５４を参照しながら説明する。図４７（ａ）〜図５４（ａ）は、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにおけるトランジスタの模式的素子断面図である。図４７（ｂ）〜図５４（ｂ）は、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタの模式的素子断面図である。また、図４７（ｃ）〜図５４（ｃ）は、メモリセルトランジスタのワードライン方向の断面図である。
【００５８】
（イ）まず、第１の実施の形態で示した図３〜図１５の工程まで行う。第１の実施の形態で示した図３〜図１５の工程は、同様であるので記載を省略する。
【００５９】
（ロ）次に、図４８（ａ）〜図４８（ｃ）に示すように、リソグラフィ技術を用いて選択ゲート電極７２間を除いてレジスト６２を堆積させる。そして、レジスト６２をマスクとして利用し、エッチングすることで選択ゲート電極７２間のゲート側壁絶縁膜７５及びトンネル絶縁膜２０を除去する。その後にレジストリムーバを用いてレジスト６２を除去する。
【００６０】
（ハ）次に、図４９（ａ）〜図４９（ｃ）に示すように、ＳｉＮ等からなるライナー絶縁膜２７を全面に堆積させる。ライナー絶縁膜２７は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜２７上に第１層間絶縁膜２８を堆積させる。第１層間絶縁膜２８を堆積させた後、ＣＭＰを施し、更にドライエッチングをして、図５０（ａ）〜図５０（ｃ）に示すように、第１層間絶縁膜２８を平坦化する。
【００６１】
（ニ）次に、リソグラフィ技術により、マスク材２３を除去し、図５１（ｃ）に示すように、シリサイド形成領域を開口する。一方、図５１（ａ）及び図５１（ｂ）に示すように、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ及び高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるそれぞれのトランジスタのゲート電極７０，７１上のマスク材２３は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにＳｉＮ等でマスクをする。そして、図５２（ｃ）に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）及びニッケルシリサイド（ＮｉＳｉ2）等の種々のシリサイドを用いることができる。
【００６２】
（ホ）次に、図５３（ａ）〜図５３（ｃ）に示すように、ＳｉＮ等からなるバリア絶縁膜２９を全面に堆積させる。バリア絶縁膜２９上には、図５４（ａ）〜図５４（ｃ）に示すように、第２層間絶縁膜３０を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図４７（ａ）〜図４７（ｃ）に示すように、ゲート電極上および半導体基板１０上への電気的接続をするコンタクト５４を形成する。
【００６３】
第５の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄの第２ゲート絶縁膜２２は、トンネル絶縁膜２０より薄くすることができる。第２ゲート絶縁膜２２をトンネル絶縁膜２０より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタの第１ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【００６４】
（第６の実施の形態）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置は、図５５（ａ）及び図５５（ｂ）に示すように、図３９（ａ）及び図３９（ｂ）で示した不揮発性半導体記憶装置とは、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄのトランジスタのゲート電極７０上に金属シリサイド膜５３の代わりに、マスク材２３が配置されている点が異なる。他は図３９（ａ）〜図３９（ｃ）に示した不揮発性半導体記憶装置と実質的に同様であるので、重複した記載を省略する。
【００６５】
第６の実施の形態に係る不揮発性半導体記憶装置の製造工程を図５５〜図６２を参照しながら説明する。図５５（ａ）〜図６２（ａ）は、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄにおけるトランジスタの模式的素子断面図である。図５５（ｂ）〜図６２（ｂ）は、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるトランジスタの模式的素子断面図である。また、図５５（ｃ）〜図６２（ｃ）は、メモリセルトランジスタのワードライン方向の断面図である。
【００６６】
（イ）まず、第１の実施の形態で示した図３〜図１５の工程まで行う。第１の実施の形態で示した図３〜図１５の工程は、同様であるので記載を省略する。
【００６７】
（ロ）次に、図５６（ａ）〜図５６（ｃ）に示すように、リソグラフィ技術を用いて選択ゲート電極７２間を除いてレジスト６２を堆積させる。そして、レジスト６２をマスクとして利用し、エッチングすることで選択ゲート電極７２間トンネル絶縁膜２０を一部除去し、ゲート側壁絶縁膜７５を薄膜化する。その後にレジストリムーバを用いてレジスト６２を除去する。
【００６８】
（ハ）次に、図５７（ａ）〜図５７（ｃ）に示すように、ＳｉＮ等からなるライナー絶縁膜２７を全面に堆積させる。ライナー絶縁膜２７は、コンタクトを取るときのエッチングを止める膜である。そして、ライナー絶縁膜２７上に第１層間絶縁膜２８を堆積させる。第１層間絶縁膜２８を堆積させた後、ＣＭＰを施し、更にドライエッチングをして、図５８（ａ）〜図５８（ｃ）に示すように、第１層間絶縁膜２８を平坦化する。
【００６９】
（ニ）次に、リソグラフィ技術により、マスク材２３を除去し、図５９（ｃ）に示すように、シリサイド形成領域を開口する。一方、図５９（ａ）及び図５９（ｂ）に示すように、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄ及び高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄにおけるそれぞれのトランジスタのゲート電極７０，７１上のマスク材２３は除去しない。配線及び抵抗となる部分には、シリサイド形成しないようにＳｉＮ等でマスクをする。そして、図６０（ｃ）に示すように、ゲート電極の開口したシリサイド形成領域にのみ金属シリサイド膜５３を形成する。金属シリサイド膜５３はゲート電極上の全面または一部に形成される。形成される金属シリサイドとしては、コバルトシリサイド（ＣｏＳｉ2）及びニッケルシリサイド（ＮｉＳｉ2）等の種々のシリサイドを用いることができる。
【００７０】
（ホ）次に、図６１（ａ）〜図６１（ｃ）に示すように、ＳｉＮ等からなるバリア絶縁膜２９を全面に堆積させる。バリア絶縁膜２９上には、図６２（ａ）〜図６２（ｃ）に示すように、第２層間絶縁膜３０を堆積させる。そして、リソグラフィ技術とエッチング技術を用いて、図５５（ａ）〜図５５（ｃ）に示すように、ゲート電極上および半導体基板１０上への電気的接続をするコンタクト５４を形成する。
【００７１】
第６の実施の形態に係る不揮発性半導体記憶装置によれば、ゲート電極を後作りするために、低電圧回路領域８０ａ，８０ｂ，８０ｃ，８０ｄの第２ゲート絶縁膜２２は、トンネル絶縁膜２０より薄くすることができる。第２ゲート絶縁膜２２をトンネル絶縁膜２０より薄くすることで、駆動能力等の素子性能的に有利になりトランジスタの高機能化に寄与する。また、高電圧回路領域９０ａ，９０ｂ，９０ｃ，９０ｄのトランジスタの第１ゲート絶縁膜２１は、トンネル絶縁膜２０より厚くすることができるので、トランジスタの高耐圧化を同時に実現することが可能となる。更に、ゲート電極を後作りするために、セルアレイ領域にフローティングゲート電極を有していてもセルフアラインを用いた周辺素子のデュアルゲート化が容易にできる。
【００７２】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
【００７３】
第２の実施の形態で示した図２４（ｃ）、第４の実施の形態で示した図４０（ｃ）及び第６の実施の形態で示した図５６（ｃ）では、ゲート側壁絶縁膜７５を薄膜化すると記載したが、薄膜化しないでそのままでもよい。
【００７４】
また、第１〜第６の実施の形態に係る不揮発性半導体記憶装置としての具体的な回路構成としては、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型等を適用することができる。また、製造工程においても様々な変形例、変更例が可能であることも勿論である。
【００７５】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１〜第６の実施の形態に係る不揮発性半導体記憶装置の模式的全体平面パターンブロック構成図である。
【図２】図２（ａ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図２（ｂ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図２（ｃ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図３】図３（ａ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の工程断面図であり、図３（ｂ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の工程断面図であり、図３（ｃ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の工程断面図であり、図３（ｄ）は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のビットライン方向の工程断面図である
【図４】図４（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図３（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図５】図５（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図６】図６（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図７】図７（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図６（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図８】図８（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図７（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図９】図９（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図８（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図１０】図１０（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図９（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図１１】図１１（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１０（ａ），（ｂ），（ｃ），（ｄ）の次の段階を示す工程断面図である。
【図１２】図１２（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１１（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図１３】図１３（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１２（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図１４】図１４（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１３（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図１５】図１５（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１４（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図１６】図１６（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図１７】図１７（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１６（ａ）の次の段階を示す工程断面図である。
【図１８】図１８（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１７（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図１９】図１９（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１８（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２０】図２０（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１９（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２１】図２１（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２０（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２２】図２２（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２１（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２３】図２３（ａ）は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図２３（ｂ）は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図２３（ｃ）は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図２４】図２４（ａ），（ｂ），（ｃ）は、それぞれ本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２５】図２５（ａ），（ｂ），（ｃ）は、それぞれ本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２４（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２６】図２６（ａ），（ｂ），（ｃ）は、それぞれ本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２７】図２７（ａ），（ｂ），（ｃ）は、それぞれ本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２６（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２８】図２８（ａ），（ｂ），（ｃ）は、それぞれ本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２７（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図２９】図２９（ａ），（ｂ），（ｃ）は、それぞれ本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２８（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３０】図３０（ａ），（ｂ），（ｃ）は、それぞれ本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図２９（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３１】図３１（ａ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図３１（ｂ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図３１（ｃ）は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図３２】図３２（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３３】図３３（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図３２（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３４】図３４（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図３３（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３５】図３５（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図３４（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３６】図３６（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図３５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３７】図３７（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図３６（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３８】図３８（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図３７（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図３９】図３９（ａ）は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図３９（ｂ）は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図３９（ｃ）は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図４０】図４０（ａ），（ｂ），（ｃ）は、それぞれ本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４１】図４１（ａ），（ｂ），（ｃ）は、それぞれ本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４０（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４２】図４２（ａ），（ｂ），（ｃ）は、それぞれ本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４１（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４３】図４３（ａ），（ｂ），（ｃ）は、それぞれ本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４２（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４４】図４４（ａ），（ｂ），（ｃ）は、それぞれ本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４３（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４５】図４５（ａ），（ｂ），（ｃ）は、それぞれ本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４４（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４６】図４６（ａ），（ｂ），（ｃ）は、それぞれ本発明の第４の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４７】図４７（ａ）は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図４７（ｂ）は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図４７（ｃ）は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図４８】図４８（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図４９】図４９（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４８（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５０】図５０（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図４９（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５１】図５１（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５０（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５２】図５２（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５１（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５３】図５３（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５２（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５４】図５４（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５３（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５５】図５５（ａ）は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の断面図であり、図５５（ｂ）は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域の模式的素子の断面図であり、図５５（ｃ）は、本発明の第６の実施の形態に係る不揮発性半導体記憶装置のセルアレイ領域の模式的素子のワードライン方向の断面図である。
【図５６】図５６（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図１５（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５７】図５７（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５６（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５８】図５８（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５７（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図５９】図５９（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５８（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図６０】図６０（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図５９（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図６１】図６１（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図６０（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【図６２】図６２（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域の模式的素子の図６１（ａ），（ｂ），（ｃ）の次の段階を示す工程断面図である。
【符号の説明】
【００７７】
１０…半導体基板
２０…トンネル絶縁膜
２１…第１ゲート絶縁膜
２２…第２ゲート絶縁膜
２３…マスク材
２４…ストッパ膜
２５…ゲート間絶縁膜
２６…ゲート間埋め込み絶縁膜
２７…ライナー絶縁膜
２８…第１層間絶縁膜
２９…バリア絶縁膜
３０…第２層間絶縁膜
４０…素子分離領域（ＳＴＩ）
５０…フローティングゲート電極層
５１…第１ゲート電極層
５２…第２ゲート電極層
５３…金属シリサイド膜
５４…コンタクト
６０…開口部
６２…レジスト
７０，７１…ゲート電極
７２…選択ゲート電極
７３…フローティングゲート電極
７４…コントロールゲート電極
７５…ゲート側壁絶縁膜
８０ａ，８０ｂ，８０ｃ，８０ｄ…低電圧回路領域
９０ａ，９０ｂ，９０ｃ，９０ｄ…高電圧回路領域
１００ａ，１００ｂ，１００ｃ，１００ｄ…その他の回路領域
１２０…セルアレイ領域
１５０…半導体チップ
【図１】
2007005654.tif 000003
【図２】
2007005654.tif 000004
【図３】
2007005654.tif 000005
【図４】
2007005654.tif 000006
【図５】
2007005654.tif 000007
【図６】
2007005654.tif 000008
【図７】
2007005654.tif 000009
【図８】
2007005654.tif 000010
【図９】
2007005654.tif 000011
【図１０】
2007005654.tif 000012
【図１１】
2007005654.tif 000013
【図１２】
2007005654.tif 000014
【図１３】
2007005654.tif 000015
【図１４】
2007005654.tif 000016
【図１５】
2007005654.tif 000017
【図１６】
2007005654.tif 000018
【図１７】
2007005654.tif 000019
【図１８】
2007005654.tif 000020
【図１９】
2007005654.tif 000021
【図２０】
2007005654.tif 000022
【図２１】
2007005654.tif 000023
【図２２】
2007005654.tif 000024
【図２３】
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【図２４】
2007005654.tif 000026
【図２５】
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【図２６】
2007005654.tif 000028
【図２７】
2007005654.tif 000029
【図２８】
2007005654.tif 000030
【図２９】
2007005654.tif 000031
【図３０】
2007005654.tif 000032
【図３１】
2007005654.tif 000033
【図３２】
2007005654.tif 000034
【図３３】
2007005654.tif 000035
【図３４】
2007005654.tif 000036
【図３５】
2007005654.tif 000037
【図３６】
2007005654.tif 000038
【図３７】
2007005654.tif 000039
【図３８】
2007005654.tif 000040
【図３９】
2007005654.tif 000041
【図４０】
2007005654.tif 000042
【図４１】
2007005654.tif 000043
【図４２】
2007005654.tif 000044
【図４３】
2007005654.tif 000045
【図４４】
2007005654.tif 000046
【図４５】
2007005654.tif 000047
【図４６】
2007005654.tif 000048
【図４７】
2007005654.tif 000049
【図４８】
2007005654.tif 000050
【図４９】
2007005654.tif 000051
【図５０】
2007005654.tif 000052
【図５１】
2007005654.tif 000053
【図５２】
2007005654.tif 000054
【図５３】
2007005654.tif 000055
【図５４】
2007005654.tif 000056
【図５５】
2007005654.tif 000057
【図５６】
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【図５７】
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【図５８】
2007005654.tif 000060
【図５９】
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【図６０】
2007005654.tif 000062
【図６１】
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【図６２】
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