(57)【要約】【課題】  基板バイアスを最適に制御することができる半導体集積回路装置を提供する。【解決手段】  基板バイアス値を最適にするためにＬＳＩ５０１内の回路ブロック５０２内に温度モニタ回路５０３を設ける。この温度モニタ回路５０３の基板バイアスの最適値は温度に大きく依存するため、温度をモニタしそれに応じた基板バイアスを印加する。温度をモニタする以外に、直接リーク電流をモニタしリーク電流が最小となる基板バイアスを印加する。また、これらのモニタ回路に最適な半導体素子（電流源）を適用する。この電流源は小面積で容易に作成することができる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタの第１の拡散層端子と第２の拡散層端子とが相互に接続された構造を有し、前記ＭＯＳトランジスタのゲート端子が一端となり、前記ＭＯＳトランジスタの第１の拡散層端子が他端となる半導体素子。
【請求項２】
前記ＭＯＳトランジスタの基板端子が前記ＭＯＳトランジスタの第１の拡散層端子および第２の拡散層端子に接続された構造を有する請求項１記載の半導体素子。
【請求項３】
前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタである請求項１〜２の何れか１項記載の半導体素子。
【請求項４】
前記ＭＯＳトランジスタが、ＰＭＯＳトランジスタである請求項１〜２の何れか１項記載の半導体素子。
【請求項５】
前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＮＭＯＳトランジスタのしきい値電圧以上である請求項３記載の半導体素子。
【請求項６】
前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＰＭＯＳトランジスタのしきい値電圧以上である請求項４記載の半導体素子。
【請求項７】
前記ＭＯＳトランジスタがマルチゲート構造を有し、前記ＭＯＳトランジスタの全てのゲート端子が共通接続されている請求項１記載の半導体素子。
【請求項８】
前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタである請求項７記載の半導体素子。
【請求項９】
前記ＭＯＳトランジスタが、ＰＭＯＳトランジスタである請求項７記載の半導体素子。
【請求項１０】
前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＮＭＯＳトランジスタのしきい値電圧以上である請求項８記載の半導体素子。
【請求項１１】
前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＰＭＯＳトランジスタのしきい値電圧以上である請求項９記載の半導体素子。
【請求項１２】
前記ＭＯＳトランジスタがＳＯＩ構造を有している請求項１記載の半導体素子。
【請求項１３】
前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタである請求項１２記載の半導体素子。
【請求項１４】
前記ＭＯＳトランジスタが、ＰＭＯＳトランジスタである請求項１２記載の半導体素子。
【請求項１５】
前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＮＭＯＳトランジスタのしきい値電圧以上である請求項１３記載の半導体素子。
【請求項１６】
前記ＭＯＳトランジスタのゲート端子に印加される電圧が前記ＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、前記ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、前記ＰＭＯＳトランジスタのしきい値電圧以上である請求項１４記載の半導体素子。
【請求項１７】
第１のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、前記回路ブロック内に設けられた温度モニタ回路と、温度判定回路および基板バイアス発生回路とを備え、
前記温度モニタ回路の出力をもとに前記温度判定回路で前記回路ブロックの温度を判定し、前記温度判定回路の判定出力を前記基板バイアス発生回路へ入力することにより、前記回路ブロックの温度に応じた基板バイアスを前記基板バイアス発生回路から前記回路ブロックの前記第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置であって、
前記温度モニタ回路は、第１および第２の半導体素子の直列回路からなり、
前記第１の半導体素子は第２のＭＯＳトランジスタのソース端子とゲート端子と基板端子とが相互に接続された構造を有し、前記第２のＭＯＳトランジスタのドレイン端子が一端となり、前記第２のＭＯＳトランジスタのソース端子が他端となり、
前記第２の半導体素子は第３のＭＯＳトランジスタのドレイン端子とソース端子と基板端子とが相互に接続された構造を有し、前記第３のＭＯＳトランジスタのゲート端子が一端となり、前記第３のＭＯＳトランジスタの第１の拡散層端子が他端となり、
前記第１および第２の半導体素子の直列回路に電圧が印加されることにより、前記第１および第２の半導体素子の接続点から前記回路ブロックの温度に応じた信号を出力する半導体集積回路装置。
【請求項１８】
前記温度判定回路および前記基板バイアス発生回路の何れか少なくとも一つは前記回路ブロックとは分離した状態で形成されている請求項１７記載の半導体集積回路装置。
【請求項１９】
前記回路ブロックを２個以上備え、前記各回路ブロック内に前記温度モニタ回路が個別に設けられ、前記各回路ブロックについて個別に前記温度判定回路および前記基板バイアス発生回路が設けられ、前記各温度モニタ回路の出力をもとに前記各温度判定回路で前記各回路ブロックの温度を判定し、前記各温度判定回路の判定出力を前記各基板バイアス発生回路へ入力することにより、前記各回路ブロックの温度に応じた基板バイアスを前記各基板バイアス発生回路から前記各回路ブロックの前記ＭＯＳトランジスタの基板端子へ印加する請求項１７記載の半導体集積回路装置。
【請求項２０】
前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのゲート端子とが接続され、前記第２のＮＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記温度判定回路は１個以上のオペアンプで構成され、前記温度モニタ回路の出力が前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は前記温度モニタ回路の所定の温度状態における出力に相当する電位である請求項１７記載の半導体集積回路装置。
【請求項２１】
前記第２のＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタがそれぞれ第１および第２のＰＭＯＳトランジスタで構成され、前記第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのゲート端子とが接続され、前記第２のＰＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記温度判定回路は１個以上のオペアンプで構成され、前記温度モニタ回路の出力が前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は前記温度モニタ回路の所定の温度状態における出力に相当する電位である請求項１７記載の半導体集積回路装置。
【請求項２２】
前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのゲート端子とが接続され、前記第２のＮＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記回路ブロック内に前記温度モニタ回路を２個以上備え、前記温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、前記第１および第２のＮＭＯＳトランジスタが調整され、
前記温度判定回路は前記温度モニタ回路と同数のオペアンプで構成され、前記温度モニタ回路の出力がそれぞれ対となる前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される請求項１７記載の半導体集積回路装置。
【請求項２３】
前記温度モニタ回路の前記第１および第２のＮＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行う請求項２２記載の半導体集積回路装置。
【請求項２４】
前記第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが第１および第２のＰＭＯＳトランジスタでそれぞれ構成され、前記第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのゲート端子とが接続され、前記第２のＰＭＯＳトランジスタのゲート端子が前記温度モニタ回路の出力端子となり、
前記回路ブロック内に前記温度モニタ回路を２個以上備え、前記温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、前記第１および第２のＰＭＯＳトランジスタが調整され、
前記温度判定回路は前記温度モニタ回路と同数のオペアンプで構成され、前記温度モニタ回路の出力がそれぞれ対となる前記オペアンプに入力され、前記オペアンプの出力が前記基板バイアス発生回路へ入力され、それぞれの前記オペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される請求項１７記載の半導体集積回路装置。
【請求項２５】
前記温度モニタ回路の前記第１および第２のＰＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行う請求項２４記載の半導体集積回路装置。
【請求項２６】
第１のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、前記回路ブロック内に設けられたリーク電流モニタ回路と、基板バイアス決定回路および基板バイアス発生回路とを備え、
前記リーク電流モニタ回路の出力をもとに前記基板バイアス決定回路で前記回路ブロックのリーク電流に応じて基板バイアスを決定し、前記基板バイアス決定回路の出力を前記基板バイアス発生回路へ入力することにより、前記回路ブロックのリーク電流に応じた基板バイアスを前記基板バイアス発生回路から前記回路ブロックの前記第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置であって、
前記リーク電流モニタ回路は、第１のリーク電流モニタ回路部と第２のリーク電流モニタ回路部とからなり、
前記第１のリーク電流モニタ回路部が第１および第２の半導体素子の直列回路からなり、前記第２のリーク電流モニタ回路部が第３および第４の半導体素子の直列回路からなり、
前記第１の半導体素子が第２のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、前記第２のＭＯＳトランジスタのドレイン端子が一端となり、前記第２のＭＯＳトランジスタのソース端子とが他端となり、
前記第２の半導体素子が第３のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、前記第３のＭＯＳトランジスタのドレイン端子が一端となり、前記第３のＭＯＳトランジスタのソース端子が他端となり、
前記第３の半導体素子が第４のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、前記第４のＭＯＳトランジスタのドレイン端子が一端となり、前記第４のＭＯＳトランジスタのソース端子が他端となり、
前記第４の半導体素子が第５のＭＯＳトランジスタのドレイン端子とソース端子とが相互に接続された構造を有し、前記第５のＭＯＳトランジスタのゲート端子が一端となり、前記第５のＭＯＳトランジスタのドレイン端子が他端となり、
前記第２のＭＯＳトランジスタの基板端子と前記第３のＭＯＳトランジスタの基板端子とが相互に接続され、かつ前記第１のＭＯＳトランジスタの基板端子に接続され、
前記第４のＭＯＳトランジスタの基板端子と前記第５のＭＯＳトランジスタの基板端子とが相互に接続され、かつ前記第１のＭＯＳトランジスタの基板端子に接続され、
前記第１および第２の半導体素子の直列回路に電圧が印加されることにより、前記第１および第２の半導体素子の接続点から前記回路ブロックのリーク電流に応じた第１の信号を出力し、
前記第３および第４の半導体素子の直列回路に電圧が印加されることにより、前記第３および第４の半導体素子の接続点から前記回路ブロックのリーク電流に応じた第２の信号を出力する半導体集積回路装置。
【請求項２７】
前記基板バイアス決定回路および前記基板バイアス発生回路の何れか少なくとも一つは前記回路ブロックとは分離した状態で形成されている請求項２６記載の半導体集積回路装置。
【請求項２８】
前記回路ブロックを２個以上備え、前記各回路ブロック内に前記リーク電流モニタ回路が個別に設けられ、前記各回路ブロックについて個別に前記基板バイアス決定回路および前記基板バイアス発生回路が設けられ、前記各リーク電流モニタ回路の出力をもとに前記各基板バイアス決定回路で前記各回路ブロックのリーク電流に応じて基板バイアスを決定し、前記各基板バイアス決定回路の出力を前記各基板バイアス発生回路へ入力することにより、前記各回路ブロックのリーク電流に応じた基板バイアスを前記各基板バイアス発生回路から前記各回路ブロックの前記第１のＭＯＳトランジスタの基板端子へ印加する請求項２６記載の半導体集積回路装置。
【請求項２９】
前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＮＭＯＳトランジスタからなり、
前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、
前記第３のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第４のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第３のＮＭＯＳトランジスタのソース端子と前記第４のＮＭＯＳトランジスタのゲート端子とが接続され、前記第３のＮＭＯＳトランジスタのソース端子が第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路部の出力が前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力が前記第２のオペアンプのリファレンス電位として入力され、前記第３のオペアンプへは前記基板バイアス発生回路が発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプの入力として電源電圧の１／２が入力され、前記第３のオペアンプの入力に前記回路ブロックへの印加限界電圧を印加する請求項２６記載の半導体集積回路装置。
【請求項３０】
前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＮＭＯＳトランジスタからなり、
前記第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、前記第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、
前記第３のＮＭＯＳトランジスタはソース端子が接地電位に固定され、前記第４のＮＭＯＳトランジスタはゲート端子が電源電位に固定され、前記第３のＮＭＯＳトランジスタのドレイン端子と前記第４のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第３のＮＭＯＳトランジスタのドレイン端子が前記第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路の出力が前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力が前記第２のオペアンプへ入力され、前記第３のオペアンプへは前記基板バイアス発生回路が発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第３のオペアンプの入力に回路ブロックへの印加限界の電圧を印加する請求項２６記載の半導体集積回路装置。
【請求項３１】
前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＰＭＯＳトランジスタからなり、
第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのソース端子とが接続され、前記第１のＰＭＯＳトランジスタのドレイン端子が前記第１のリーク電流モニタ回路部の出力端子となり、
第３のＰＭＯＳトランジスタはソース端子が電源電圧に固定され、前記第４のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第３のＰＭＯＳトランジスタのドレイン端子と前記第４のＮＭＯＳトランジスタのゲート端子とが接続され、前記第３のＰＭＯＳトランジスタのドレイン端子が前記第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路の出力は前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力は前記第２のオペアンプのリファレンス電位として入力され、前記第３のオペアンプへは前記基板バイアス発生回路の発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプの入力として電源電圧の１／２が入力され、前記第３のオペアンプの入力に前記回路ブロックへの印加限界電圧を印加する請求項２６記載の半導体集積回路装置。
【請求項３２】
前記第２、第３、第４および第５のＭＯＳトランジスタが第１、第２、第３および第４のＰＭＯＳトランジスタからなり、
前記第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、前記第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、前記第１のＰＭＯＳトランジスタのドレイン端子と前記第２のＰＭＯＳトランジスタのソース端子とが接続され、前記第１のＰＭＯＳトランジスタのドレイン端子が第１のリーク電流モニタ回路部の出力端子となり、
前記第３のＰＭＯＳトランジスタはドレイン端子が接地電圧に固定され、前記第４のＰＭＯＳトランジスタはゲート端子が電源電圧に固定され、前記第３のＰＭＯＳトランジスタのソース端子と前記第４のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第３のＰＭＯＳトランジスタのソース端子が前記第２のリーク電流モニタ回路部の出力端子となり、
前記基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、前記第１のリーク電流モニタ回路の出力は前記第１のオペアンプへ入力され、前記第２のリーク電流モニタ回路の出力は前記第２のオペアンプへ入力され、前記第３のオペアンプへは前記基板バイアス発生回路の発生した基板バイアスが入力され、前記第１、第２および第３のオペアンプの出力がそれぞれ前記基板バイアス発生回路へ入力され、前記第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、前記第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加する請求項２６記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流源または抵抗として機能する半導体素子およびそれを用いた半導体集積回路装置に関するものである。特に基板制御技術の低リーク化効果を最大限に発揮するためにその電流源もしくは抵抗を、基板制御のためのモニタ回路および制御回路に応用する技術に関するものである。
【背景技術】
【０００２】
半導体の低消費電力化には待機時のリーク電流の削減が有効である。このリーク電流の削減手法として有効なのが基板制御技術である（例えば、非特許文献１参照）。この基板制御技術というのは、トランジスタの基板電位を制御し逆方向基板バイアス電圧を印加することでリーク電流を削減する技術である。この基板制御技術では単純に逆方向基板バイアスを大きくすれば良いというわけではなく、最適な基板バイアス値が存在する（例えば、非特許文献２参照。）。この最適な基板バイアス電圧は温度、電圧、半導体の仕上がりに大きく依存し、条件により異なっている。しかし、今まではこの最適な基板バイアスをそれぞれの条件に応じて印加する手法が存在せず効果が低かった。
【非特許文献１】桜井貴康他、“低消費電力、高速LSI技術”、リアライズ社、pp76-92、1998
【非特許文献２】Yo-Sheng Lin他、“Leakage Scaling in Deep Submicron CMOS for SoC”      IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.49,No.6, pp1034-1041,JUNE 2002
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、半導体集積回路装置の微細化が進み、トランジスタにおけるリーク電流の増加が大きな問題となってきた。この問題解決のために様々な低リーク化回路技術が提案されている。その中で、低リーク化効果が望める主なものとして基板制御技術がある。ここで、基板制御技術とは、トランジスタの基板電位を制御し、つまり逆方向の基板バイアスを印加し、その結果、半導体のしきい値を高くしてリーク電流を削減するものである。
【０００４】
図２９（ａ），（ｂ）に基板制御技術の概要を示す。
【０００５】
図２９（ａ）は、半導体集積回路装置として形成したＣＭＯＳインバータ回路を例として示している。図２９（ａ）において、符号１０１はＰＭＯＳトランジスタを示す。符号１０２はＮＭＯＳトランジスタを示す。符号１０３は電圧ＶＢＮが与えられるＮウエル基板端子を示す。符号１０４は電圧ＶＤＤが与えられる電源端子を示す。符号１０５はインバータ回路の入力端子を示す。符号１０６は電圧ＶＳＳが与えられるグランド端子を示す。符号１０７は電圧ＶＢＰが与えられるＰウエル基板端子を示す。符号１０８はインバータ回路の出力端子を示す。
【０００６】
基板制御技術のＣＭＯＳトランジスタは一般的なＣＭＯＳトランジスタとは異なり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの基板が電源電位、グランド電位と分離され任意に制御できるようになっていることを特徴とし、基板電圧を制御して逆方向基板バイアスを大きくすることで、リーク電流を減少している。基板制御技術は、その回路の容易性、効果の大きさからリーク電流増加の課題を解決する重要な技術である。
【０００７】
しかし、逆方向基板バイアスは大きければ良いというわけではなく、最適値を持っている。
【０００８】
図２９（ｂ）に基板バイアス電圧ＶＢＰとリーク電流ＩＤＤＱとの関係を示す。図２９（ｂ）では基板温度が０℃、２５℃、５０℃の場合の基板バイアス電圧ＶＢＰとリーク電流ＩＤＤＱとの関係を示している。このグラフから分かるように、リーク電流ＩＤＤＳの特性は温度によって大きく変化し、各温度（０℃、２５℃、５０℃）でリーク電流を減少するのに最適な基板バイアス電圧が存在する。また、リーク電流の特性は、プロセスの仕上がり、電源電圧にも依存して変化し、リーク電流を最大に削減する基板バイアスの最適値は変化する。一方で、あまり大きな基板バイアスを印加するとデバイスの破壊を招く。
【０００９】
以上のように、基板制御技術には状態に応じて低リーク化効果を得る最適な基板バイアス電圧が存在する。従来の技術では状態に応じて基板バイアス電圧を変化させるようなことは行わずに一律の基板バイアス電圧を設定していたため、最大の低リーク化効果を得られず、半導体の低リーク化対策が必ずしも十分でなかった。その理由は基板バイアスを制御するための温度モニタ回路またはリーク電流モニタ回路を容易に実現する素子がなかったためである。
【００１０】
したがって、本発明の目的は、基板バイアスを最適に制御してリーク電流を削減することができる半導体集積回路装置を提供することである。
【００１１】
また、本発明の他の目的は、基板バイアスを制御するために必要なモニタ回路を容易に実現することができる半導体素子を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体素子は、ＭＯＳトランジスタの第１の拡散層端子と第２の拡散層端子とが相互に接続された構造を有し、ＭＯＳトランジスタのゲート端子が一端となり、ＭＯＳトランジスタの第１の拡散層端子が他端となる。ゲート端子と第１の拡散層端子との間に一定の電圧を印加することにより、ゲート端子と第１の拡散層端子間に一定電流を流すことができ、この半導体素子は、電流源として使用することができる。また、この半導体素子は、抵抗として使用することもできる。
【００１３】
上記構成の半導体素子においては、ＭＯＳトランジスタの基板端子がＭＯＳトランジスタの第１の拡散層端子および第２の拡散層端子に接続された構造を有する場合もある。
【００１４】
上記構成においては、ＭＯＳトランジスタが、ＮＭＯＳトランジスタでも、ＰＭＯＳトランジスタのどちらでもよい。ＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＮＭＯＳトランジスタのしきい値電圧以上であることが好ましい。また、ＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＰＭＯＳトランジスタのしきい値電圧以上であることが好ましい。
【００１５】
また上記構成の半導体素子においては、ＭＯＳトランジスタがマルチゲート構造を有し、ＭＯＳトランジスタの全てのゲート端子が共通接続されていてもよい。ＭＯＳトランジスタがマルチゲート構造を有する場合、ＭＯＳトランジスタが、ＮＭＯＳトランジスタでも、ＰＭＯＳトランジスタのどちらでもよい。ＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＮＭＯＳトランジスタのしきい値電圧以上であることが好ましい。また、ＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＰＭＯＳトランジスタのしきい値電圧以上であることが好ましい。
【００１６】
また、上記構成の半導体素子においては、ＭＯＳトランジスタがＳＯＩ構造を有していてもよい。ＭＯＳトランジスタがＳＯＩ構造を有する場合、ＭＯＳトランジスタが、ＮＭＯＳトランジスタでも、ＰＭＯＳトランジスタのどちらでもよい。ＭＯＳトランジスタが、ＮＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より高く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＮＭＯＳトランジスタのしきい値電圧以上であることが好ましい。また、ＭＯＳトランジスタが、ＰＭＯＳトランジスタである場合には、ＭＯＳトランジスタのゲート端子に印加される電圧がＭＯＳトランジスタの第１の拡散層端子に印加される電圧より低く、ＭＯＳトランジスタのゲート端子と第１の拡散層端子との間の電圧差が、ＰＭＯＳトランジスタのしきい値電圧以上であることが好ましい。
【００１７】
本発明の半導体集積回路装置は、第１のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、回路ブロック内に設けられた温度モニタ回路と、温度判定回路および基板バイアス発生回路とを備え、温度モニタ回路の出力をもとに温度判定回路で回路ブロックの温度を判定し、温度判定回路の判定出力を基板バイアス発生回路へ入力することにより、回路ブロックの温度に応じた基板バイアスを基板バイアス発生回路から回路ブロックの第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置である。
【００１８】
そして、温度モニタ回路は、第１および第２の半導体素子の直列回路からなり、第１の半導体素子は第２のＭＯＳトランジスタのソース端子とゲート端子と基板端子とが相互に接続された構造を有し、第２のＭＯＳトランジスタのドレイン端子が一端となり、第２のＭＯＳトランジスタのソース端子が他端となり、第２の半導体素子は第３のＭＯＳトランジスタのドレイン端子とソース端子と基板端子とが相互に接続された構造を有し、第３のＭＯＳトランジスタのゲート端子が一端となり、第３のＭＯＳトランジスタの第１の拡散層端子が他端となり、第１および第２の半導体素子の直列回路に電圧が印加されることにより、第１および第２の半導体素子の接続点から回路ブロックの温度に応じた信号を出力する。
【００１９】
上記の半導体集積回路装置においては、温度判定回路および基板バイアス発生回路の何れか少なくとも一つは回路ブロックとは分離した状態で形成されていてもよい。
【００２０】
また、上記の半導体集積回路装置においては、回路ブロックを２個以上備え、各回路ブロック内に温度モニタ回路が個別に設けられ、各回路ブロックについて個別に温度判定回路および基板バイアス発生回路が設けられ、各温度モニタ回路の出力をもとに各温度判定回路で各回路ブロックの温度を判定し、各温度判定回路の判定出力を各基板バイアス発生回路へ入力することにより、各回路ブロックの温度に応じた基板バイアスを各基板バイアス発生回路から各回路ブロックのＭＯＳトランジスタの基板端子へ印加してもよい。
【００２１】
上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えば第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのゲート端子とが接続され、第２のＮＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。
【００２２】
また、温度判定回路は例えば１個以上のオペアンプで構成され、温度モニタ回路の出力がオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は温度モニタ回路の所定の温度状態における出力に相当する電位である。
【００２３】
上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えばそれぞれ第１および第２のＰＭＯＳトランジスタで構成され、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのゲート端子とが接続され、第２のＰＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。
【００２４】
また、温度判定回路は例えば１個以上のオペアンプで構成され、温度モニタ回路の出力がオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧にはそれぞれ異なった電位が入力され、それぞれのリファレンス電圧の電位は温度モニタ回路の所定の温度状態における出力に相当する電位である。
【００２５】
上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えば第１および第２のＮＭＯＳトランジスタでそれぞれ構成され、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのゲート端子とが接続され、第２のＮＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。
【００２６】
また、回路ブロック内に温度モニタ回路を２個以上備え、温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、第１および第２のＮＭＯＳトランジスタが調整されてもよい。
【００２７】
温度判定回路は例えば温度モニタ回路と同数のオペアンプで構成され、温度モニタ回路の出力がそれぞれ対となるオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される。
【００２８】
上記構成においては、温度モニタ回路の第１および第２のＮＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行うのが好ましい。
【００２９】
上記構成においては、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタが例えば第１および第２のＰＭＯＳトランジスタでそれぞれ構成され、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのゲート端子とが接続され、第２のＰＭＯＳトランジスタのゲート端子が温度モニタ回路の出力端子となる。
【００３０】
また、回路ブロック内に温度モニタ回路を２個以上備え、温度モニタ回路はそれぞれ異なった温度の時に出力が電源電圧の１／２になるように、第１および第２のＰＭＯＳトランジスタが調整されてもよい。
【００３１】
また、温度判定回路は例えば温度モニタ回路と同数のオペアンプで構成され、温度モニタ回路の出力がそれぞれ対となるオペアンプに入力され、オペアンプの出力が基板バイアス発生回路へ入力され、それぞれのオペアンプのリファレンス電圧には電源電圧の１／２の電圧が入力される。
【００３２】
上記構成においては、温度モニタ回路の第１および第２のＰＭＯＳトランジスタの調整は、トランジスタ幅、トランジスタ長、トランジスタの酸化膜厚、トランジスタのしきい値電圧の少なくとも一つ以上を変えることにより行うのが好ましい。
【００３３】
本発明の半導体集積回路装置は、第１のＭＯＳトランジスタを含み、第１のＭＯＳトランジスタの基板端子が電源端子および接地端子から分離された回路ブロックと、回路ブロック内に設けられたリーク電流モニタ回路と、基板バイアス決定回路および基板バイアス発生回路とを備え、リーク電流モニタ回路の出力をもとに基板バイアス決定回路で回路ブロックのリーク電流に応じて基板バイアスを決定し、基板バイアス決定回路の出力を基板バイアス発生回路へ入力することにより、回路ブロックのリーク電流に応じた基板バイアスを基板バイアス発生回路から回路ブロックの第１のＭＯＳトランジスタの基板端子へ印加する半導体集積回路装置である。
【００３４】
そして、リーク電流モニタ回路は、第１のリーク電流モニタ回路部と第２のリーク電流モニタ回路部とからなり、第１のリーク電流モニタ回路部が第１および第２の半導体素子の直列回路からなり、第２のリーク電流モニタ回路部が第３および第４の半導体素子の直列回路からなり、第１の半導体素子が第２のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、第２のＭＯＳトランジスタのドレイン端子が一端となり、第２のＭＯＳトランジスタのソース端子とが他端となり、第２の半導体素子が第３のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、第３のＭＯＳトランジスタのドレイン端子が一端となり、第３のＭＯＳトランジスタのソース端子が他端となり、第３の半導体素子が第４のＭＯＳトランジスタのソース端子とゲート端子とが相互に接続された構造を有し、第４のＭＯＳトランジスタのドレイン端子が一端となり、第４のＭＯＳトランジスタのソース端子が他端となり、第４の半導体素子が第５のＭＯＳトランジスタのドレイン端子とソース端子とが相互に接続された構造を有し、第５のＭＯＳトランジスタのゲート端子が一端となり、第５のＭＯＳトランジスタのドレイン端子が他端となり、第２のＭＯＳトランジスタの基板端子と第３のＭＯＳトランジスタの基板端子とが相互に接続され、かつ第１のＭＯＳトランジスタの基板端子に接続され、第４のＭＯＳトランジスタの基板端子と第５のＭＯＳトランジスタの基板端子とが相互に接続され、かつ第１のＭＯＳトランジスタの基板端子に接続され、第１および第２の半導体素子の直列回路に電圧が印加されることにより、第１および第２の半導体素子の接続点から回路ブロックのリーク電流に応じた第１の信号を出力し、第３および第４の半導体素子の直列回路に電圧が印加されることにより、第３および第４の半導体素子の接続点から回路ブロックのリーク電流に応じた第２の信号を出力する。
【００３５】
上記構成においては、基板バイアス決定回路および基板バイアス発生回路の何れか少なくとも一つは回路ブロックとは分離した状態で形成されていてもよい。
【００３６】
また、上記構成においては、回路ブロックを２個以上備え、各回路ブロック内にリーク電流モニタ回路が個別に設けられ、各回路ブロックについて個別に基板バイアス決定回路および基板バイアス発生回路が設けられ、各リーク電流モニタ回路の出力をもとに各基板バイアス決定回路で各回路ブロックのリーク電流に応じて基板バイアスを決定し、各基板バイアス決定回路の出力を各基板バイアス発生回路へ入力することにより、各回路ブロックのリーク電流に応じた基板バイアスを各基板バイアス発生回路から各回路ブロックの第１のＭＯＳトランジスタの基板端子へ印加してもよい。
【００３７】
上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＮＭＯＳトランジスタからなり、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのドレイン端子とが接続され、第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第４のＮＭＯＳトランジスタはドレイン端子が接地電位に固定され、第３のＮＭＯＳトランジスタのソース端子と第４のＮＭＯＳトランジスタのゲート端子とが接続され、第３のＮＭＯＳトランジスタのソース端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路部の出力が第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力が第２のオペアンプのリファレンス電位として入力され、第３のオペアンプへは基板バイアス発生回路が発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプの入力として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加してもよい。
【００３８】
上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＮＭＯＳトランジスタからなり、第１のＮＭＯＳトランジスタはドレイン端子が電源電位に固定され、第２のＮＭＯＳトランジスタはソース端子が接地電位に固定され、第１のＮＭＯＳトランジスタのソース端子と第２のＮＭＯＳトランジスタのドレイン端子とが接続され、第１のＮＭＯＳトランジスタのソース端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＮＭＯＳトランジスタはソース端子が接地電位に固定され、第４のＮＭＯＳトランジスタはゲート端子が電源電位に固定され、第３のＮＭＯＳトランジスタのドレイン端子と第４のＮＭＯＳトランジスタのドレイン端子とが接続され、第３のＮＭＯＳトランジスタのドレイン端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路の出力が第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力が第２のオペアンプへ入力され、第３のオペアンプへは基板バイアス発生回路が発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界の電圧を印加してもよい。
【００３９】
上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＰＭＯＳトランジスタからなり、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのソース端子とが接続され、第１のＰＭＯＳトランジスタのドレイン端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＰＭＯＳトランジスタはソース端子が電源電圧に固定され、第４のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第３のＰＭＯＳトランジスタのドレイン端子と第４のＮＭＯＳトランジスタのゲート端子とが接続され、第３のＰＭＯＳトランジスタのドレイン端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路の出力は第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力は第２のオペアンプのリファレンス電位として入力され、第３のオペアンプへは基板バイアス発生回路の発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプの入力として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加してもよい。
【００４０】
上記構成においては、第２、第３、第４および第５のＭＯＳトランジスタが例えば第１、第２、第３および第４のＰＭＯＳトランジスタからなり、第１のＰＭＯＳトランジスタはソース端子が電源電位に固定され、第２のＰＭＯＳトランジスタはドレイン端子が接地電位に固定され、第１のＰＭＯＳトランジスタのドレイン端子と第２のＰＭＯＳトランジスタのソース端子とが接続され、第１のＰＭＯＳトランジスタのドレイン端子が第１のリーク電流モニタ回路部の出力端子となり、第３のＰＭＯＳトランジスタはドレイン端子が接地電圧に固定され、第４のＰＭＯＳトランジスタはゲート端子が電源電圧に固定され、第３のＰＭＯＳトランジスタのソース端子と第４のＮＭＯＳトランジスタのドレイン端子とが接続され、第３のＰＭＯＳトランジスタのソース端子が第２のリーク電流モニタ回路部の出力端子となり、基板バイアス決定回路は第１のオペアンプと第２のオペアンプと第３のオペアンプとで構成され、第１のリーク電流モニタ回路の出力は第１のオペアンプへ入力され、第２のリーク電流モニタ回路の出力は第２のオペアンプへ入力され、第３のオペアンプへは基板バイアス発生回路の発生した基板バイアスが入力され、第１、第２および第３のオペアンプの出力がそれぞれ基板バイアス発生回路へ入力され、第１のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第２のオペアンプのリファレンス電圧として電源電圧の１／２が入力され、第３のオペアンプの入力に回路ブロックへの印加限界電圧を印加してもよい。
【発明の効果】
【００４１】
本発明では電流源もしくは抵抗となる半導体素子を容易かつ小面積で作成することができる。そして温度依存のほとんど無い安定した電流源を作成できる。そしてこれを用いて温度モニタ回路およびリーク電流モニタ回路を作成することができ、近年半導体の低リーク化の有効な技術である基板制御技術を効果的に用いるために効果を発揮する。従来の技術では困難な課題を本発明では解決することができる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００４３】
（第１の実施の形態）
図１（ａ）は電流源（電流を流す素子）として機能する本発明の第１の実施の形態における半導体素子の回路図を示す。図１（ａ）において、符号２０１はＮＭＯＳトランジスタを示す。符号２０２はゲート端子を示す。符号２０３はドレイン端子を示す。符号２０４は基板端子を示す。符号Ｖｇはゲート電圧を示す。符号Ｖｄはドレイン電圧を示す。符号Ｉｇｄはゲート−ドレイン間に流れる電流を示す。
【００４４】
この半導体素子は、ＮＭＯＳトランジスタ２０１の第１の拡散層端子（ドレイン端子）と第２の拡散層端子（ソース端子）とを相互に接続しドレイン端子２０３とし、基板端子２０４をドレイン端子２０３とは分離している。
【００４５】
図１（ｂ）は図１（ａ）の半導体素子（電流源）の電圧−電流特性を示している。横軸には電圧Ｖｇ−Ｖｄをとり、縦軸には電流Ｉｇｄをとっている。同図において、記号Ｉａ、−Ｉａは任意目盛である。
【００４６】
図１のＮＭＯＳトランジスタ２０１においては、ゲート端子２０２の電圧がドレイン端子２０３の電圧より高いと、ゲート端子２０２からドレイン端子２０３へ電流が流れる。またその時、ゲート端子２０２とドレイン端子２０３の電位差がＮＭＯＳトランジスタのしきい値電圧を越えると電流は急激に大きくなる。ゲート端子２０２とドレイン端子２０３の電位差がＮＭＯＳトランジスタのしきい値を越えないとき流れる電流の大きさは、ゲート端子２０２の電圧がドレイン端子２０３の電圧より低いときにドレイン端子２０３からゲート端子２０２へ電流が流れる電流の大きさと、ゲート端子２０２とドレイン端子２０３の電位差が同じであれば同じである。
【００４７】
このように、印加する電圧により発生する電流量を任意に変化することができる。また、この流れる電流の成分はゲートリーク電流であり、その特性は、温度に依存してほとんど変化しない。印加電圧により電流量は変化するが温度に対する依存は少ないため、ある所定の電圧状態下では温度に依存しない電流源として使用することが可能である。
【００４８】
この半導体素子（電流源）は、図１（ｃ）に示すように、ＰＭＯＳトランジスタ２０５を用いることでも同様に作成することができる。図１（ｃ）においては、符号２０６はゲート端子を示す。符号２０７はドレイン端子を示す。符号２０８は基板端子を示す。符号Ｖｇはゲート電圧を示す。符号Ｖｄはドレイン電圧を示す。符号Ｉｇｄはゲート−ドレイン間に流れる電流を示す。
【００４９】
図１（ｄ）は図１（ｃ）の半導体素子（電流源）の電圧−電流特性を示している。横軸には電圧Ｖｇ−Ｖｄをとり、縦軸には電流Ｉｇｄをとっている。
【００５０】
この実施の形態によれば、温度に依存しない電流を流すことができる。つまり、流れる電流は電圧状態で異なるが、温度に依存しない基準の電流を流し続けることができる。
【００５１】
なお、この実施例で示した素子は、例えば以下のような用途に使用できる。ＭＯＳトランジスタはゲート、ドレイン、ソース、および基板に印加される電圧により流れる電流が大きく変わる特徴を持っている。通常はドレイン−ソース間に流れる電流を用いてスイッチとして用いる。本実施の形態の半導体素子は、通常のＭＯＳ動作ではない電圧条件と電流特性がある。この特性を使ってスイッチにも用いることは可能と考えられる。また任意の電圧では任意の電流を流すので、抵抗値が変化する抵抗素子として使用することも可能と考えられる。
【００５２】
（第２の実施の形態）
図２（ａ）は電流源として機能する本発明の第２の実施の形態における半導体素子の回路図を示す。この半導体素子は、ＮＭＯＳトランジスタ２０１の第１の拡散層端子（ドレイン端子）と第２の拡散層端子（ソース端子）と基板端子とを相互に接続しドレイン端子２０３としている。この実施の形態でも、ゲート端子２０２とドレイン端子２０３との間に電流が流れ電流源の特性としては図２（ｂ）に示すように、第１の実施の形態とほぼ同じであり、温度に依存しない素子が得られる。
【００５３】
図２（ｃ）はＰＭＯＳトランジスタを用いて電流源として機能する半導体素子を構成したものである。この半導体素子は、ＰＭＯＳトランジスタ２０５の第１の拡散層端子（ドレイン端子）と第２の拡散層端子（ソース端子）と基板端子とを相互に接続しドレイン端子２０７としている。この実施の形態でも、ゲート端子２０６とドレイン端子２０７との間に電流が流れ電流源の特性としては図２（ｄ）に示すように、第１の実施の形態とほぼ同じである。
【００５４】
この半導体素子（電流源）は、シングルゲート構造のトランジスタのみならず、ゲート端子を２つ以上もつマルチゲート構造のトランジスタによっても作成できる。また、ＳＯＩ構造のトランジスタにおいても作成できる。
【００５５】
この実施の形態によれば、第１の実施の形態の実施の形態と同様の効果が得られる。マルチゲートの場合、ゲート面積が大きくすることが容易であり、その場合流れる電流を大きくすることができる。
【００５６】
なお、この実施例で示した素子は、例えば以下のような用途に使用できる。第１の実施の形態（図１）と第２の実施の形態（図２）は基本的にトランジスタの基板が分離されているかどうかが異なる。この素子の用途は第１の実施の形態で示した用途と同じである。基板を分離構造にすることで基板バイアス制御で用いることができる。あとで述べる基板バイアス時のリークモニターには基板が分離されていることが条件となる。
【００５７】
（第３の実施の形態）
図３に第３の実施の形態を示す。図３（ａ）は半導体素子の回路図を示し、同図（ｂ）はこの半導体素子の半導体素子の電圧−電流特性を示し、同図（ｃ）は抵抗の温度特性を示している。
【００５８】
これは本発明の半導体素子（電流源）を、図３（ａ）に示すように、抵抗値Ｒを有する抵抗素子０４０１として用いるものである。図１の半導体素子において、ゲート端子２０２とドレイン端子２０３との間に一定の電圧を印加すると一定の電流が流れるため、この電流源を抵抗素子として用いることができる。
【００５９】
図３（ｂ）に示すように、印加する電圧により電流が異なることでこの半導体素子からなる抵抗０４０１は、その抵抗値Ｒ（＝Ｖ／Ｉ）が、Ｒａ、Ｒｂと変わっていることが分かる。また、この抵抗０４０１は、図３（ｃ）に示すように、温度変化による抵抗値変化が非常に小さいので、安定した抵抗素子として用いることができる。また、最低トランジスタ１個で作成できるため、非常に面積の削減に有効である。
【００６０】
なお、図３（ａ）では、ＮＭＯＳトランジスタを用いた半導体素子を例にとって説明しているが、ＰＭＯＳトランジスタを用いた半導体素子についても、同様に抵抗として使用することができる。また、ＭＯＳトランジスタの構造についても、シングルゲート構造のトランジスタのみならず、ゲート端子を２つ以上もつマルチゲート構造のトランジスタでもよい。また、ＳＯＩ構造のトランジスタでもよい。
【００６１】
この実施の形態によれば、温度に依存しない素子が得られる。
【００６２】
この実施の形態の素子は上記実施の形態と同様の用途に使用できる。
【００６３】
（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る半導体集積回路装置のブロック図を示している。
【００６４】
この半導体集積回路装置では、ＬＳＩ５０１の中に、ＭＯＳトランジスタの基板端子を電源およびグランドから分離した回路ブロック５０２があり、その回路ブロック５０２内に温度モニタ回路５０３が配置されている。そして、ＬＳＩ５０１内部には温度判定回路５０４と基板バイアス発生回路５０５とが配置されている。
【００６５】
温度モニタ回路５０３は、信号線５０６により温度判定回路５０４へ温度モニタ電圧を出力する。温度判定回路５０４は、温度モニタ電圧に基づいて温度を判定し、信号線５０７により基板バイアス発生回路５０５へ温度情報を出力する。そして、所定の基板バイアスを基板バイアス発生回路５０５で発生し、基板バイアス配線５０８を通して回路ブロック５０２の基板へ印加する。
【００６６】
これによって、回路ブロック５０２へ各温度における最適な基板バイアス値を印加することが可能となる。
【００６７】
（第５の実施の形態）
図５は、本発明の第５の実施の形態に係る半導体集積回路装置のブロック図を示している。
【００６８】
この半導体集積回路装置では、ＬＳＩ６０１の中に、ＭＯＳトランジスタの基板端子を電源およびグランドから分離した回路ブロック６０２があり、その回路ブロック６０２内に温度モニタ回路６０３が配置されている。そして、ＬＳＩ６０１の外部には温度判定回路６０４と基板バイアス発生回路６０５とが配置されている。ＬＳＩ６０１の外部に配置するのは、温度判定回路６０４と基板バイアス発生回路６０５のうち何れか一方のみでもよい。
【００６９】
温度モニタ回路６０３は、信号線６０６により温度判定回路６０４へ温度モニタ電圧を出力する。温度判定回路６０４は、温度モニタ電圧に基づいて温度を判定し、信号線６０７により基板バイアス発生回路６０５へ温度情報を出力する。そして、所定の基板バイアスを基板バイアス発生回路６０５で発生し、基板バイアス配線６０８を通して回路ブロック６０２の基板へ印加する。
【００７０】
これによって、回路ブロック６０２へ各温度における最適な基板バイアス値を印加することが可能となる。
【００７１】
（第６の実施の形態）
図６は、本発明の第６の実施の形態に係る半導体集積回路装置のブロック図を示している。
【００７２】
この半導体集積回路装置では、ＬＳＩ７０１の中に、ＭＯＳトランジスタの基板端子を電源およびグランドから分離した回路ブロック７０２Ａ，７０２Ｂがあり、その回路ブロック７０２Ａ，７０２Ｂ内に温度モニタ回路７０３Ａ，７０３Ｂがそれぞれ配置されている。そして、ＬＳＩ７０１の内部には、温度モニタ回路７０３Ａ，７０３Ｂに対応して温度判定回路７０４Ａ，７０４Ｂと基板バイアス発生回路７０５Ａ，７０５Ｂとが配置されている。温度判定回路７０４Ａ，７０４Ｂと基板バイアス発生回路７０５Ａ，７０５Ｂは、の何れかはＬＳＩ７０１の外部に配置されていてもよい。
【００７３】
温度モニタ回路７０３Ａ，７０３Ｂは、信号線７０６Ａ，７０６Ｂにより温度判定回路７０４Ａ，７０４Ｂへ温度モニタ電圧を出力する。温度判定回路７０４Ａ，７０４Ｂは、温度モニタ電圧に基づいて温度を判定し、信号線７０７Ａ，７０７Ｂにより基板バイアス発生回路７０５Ａ，７０５Ｂへ温度情報を出力する。そして、所定の基板バイアスを基板バイアス発生回路７０５Ａ，７０５Ｂで発生し、基板バイアス配線７０８Ａ，７０８Ｂを通して回路ブロック７０２Ａ，７０２Ｂの基板へ印加する。
【００７４】
上記のように、ＬＳＩ７０１の内部の回路ブロックを２つ以上の回路ブロック７０２Ａ，７０２Ｂに分け、それぞれに対応した温度モニタ回路７０３Ａ，７０３Ｂ、温度判定回路７０４Ａ，７０４Ｂ、基板バイアス発生回路７０５Ａ，７０５Ｂを持っても良い。これにより、回路ブロック７０２Ａ，７０２Ｂの違いによる内部温度の違いや、回路ブロック７０２Ａ，７０２Ｂの特性仕上がりを反映し、各回路ブロック７０２Ａ，７０２Ｂへ最適な基板バイアス電圧を印加することが可能であり、低リーク化効果を大きくすることができる。
【００７５】
（第７の実施の形態）
図７（ａ）は、第４、第５および第６の実施の形態における、温度モニタ回路６０３の詳細な構成を示す回路図である。図７（ｂ）は図７（ａ）の温度モニタ回路の温度Ｔ−出力電圧Ｖｏ１の特性図である。温度モニタ回路５０３，７０３Ａ，７０３Ｂについても、温度モニタ回路６０３と同様である。
【００７６】
この温度モニタ回路６０３は、各々ＭＯＳトランジスタからなる２つの半導体素子の直列回路で構成される。第１の半導体素子は、ＮＭＯＳトランジスタ８０１のゲート端子、ソース端子および基板端子を相互に接続した構成を有している。また、第２の半導体素子は、ＮＭＯＳトランジスタ８０２のドレイン端子、ソース端子および基板端子が相互に接続された構成を有している。
【００７７】
そして、ＮＭＯＳトランジスタ８０１のドレイン端子は、電源ＶＤＤ８０４に接続されている。また、ＮＭＯＳトランジスタ８０２のドレイン端子、ソース端子および基板端子はグランドＶＳＳ８０５に接続されている。また、ＮＭＯＳトランジスタ８０１のソース端子とＮＭＯＳトランジスタ８０２のゲート端子とが相互に接続され、この接続点が出力端子８０３となっている。
【００７８】
そして、ＮＭＯＳトランジスタ８０１には電流Ｉｏｆｆ１が流れ、ＭＯＳトランジスタ８０２には電流Ｉｇ１が流れる。これらの電流Ｉｏｆｆ１、Ｉｇ１が流れることにより、出力端子８０３に出力電圧として温度モニタ電圧Ｖｏ１が現れる。
【００７９】
図７（ｂ）は温度モニタ回路６０３の周辺部分の温度と温度モニタ電圧Ｖｏ１との関係を示している。同図から、温度に比例して温度モニタ電圧Ｖｏ１が増大し、各温度でそれぞれ異なった出力電圧となることがわかる。したがって、出力端子８０３から出力される温度モニタ電圧Ｖｏ１により温度モニタ回路６０３が置かれた場所の温度を判断することができる。
【００８０】
温度モニタ回路６０３の原理を、図８を参照しながら説明する。図８（ａ）には温度モニタ回路６０３を構成する２つのＮＭＯＳトランジスタ８０１，８０２を切り離した状態を示している。図８（ｂ）には、両ＮＭＯＳトランジスタ８０１，８０２を流れる電流と温度モニタ出力電圧Ｖｏ１との関係、温度と温度モニタ出力電圧Ｖｏ１との関係とをそれぞれ示している。
【００８１】
温度モニタ回路６０３は、ＮＭＯＳトランジスタ８０１とＮＭＯＳ８０２トランジスタとにより構成される。ＮＭＯＳトランジスタ８０１にはドレインリーク電流Ｉｏｆｆ１が流れ、ＮＭＯＳトランジスタ８０２にはゲートリーク電流Ｉｇ１が流れる。その流れる電流量はそれぞれ温度モニタ電圧Ｖｏ１の電圧値によって決まり、図８（ｂ）の上図に示すとおりとなる。
【００８２】
ＮＭＯＳトランジスタ８０１を流れるドレインリーク電流Ｉｏｆｆ１とＮＭＯＳトランジスタ８０２を流れるゲートリーク電流Ｉｇ１とが等しい電圧になるように、温度モニタ電圧Ｖｏ１が固定されるわけであるが、温度が変化するとその温度モニタ電圧Ｖｏ１が図８（ｂ）の下図に示すように変化する。
【００８３】
これは、ＮＭＯＳトランジスタ８０２を流れるゲートリーク電流Ｉｇ１は温度によりほとんど変化しないものの、ＮＭＯＳトランジスタ８０１を流れるドレインリーク電流Ｉｏｆｆ１は温度が上昇すると急激に大きくなるためである。したがって、温度が低いとき、温度モニタ電圧Ｖｏ１は低くなり、温度が高いとき温度モニタ電圧Ｖｏ１は高くなり、各温度でそれぞれ異なった温度モニタ電圧Ｖｏ１が出力される。これにより、上記温度モニタ回路６０３としての役割を果たすことができる。
【００８４】
図９は温度判定回路６０４の構成を示すブロック図である。温度判定回路６０４は、温度を比較するための１個以上のオペアンプを備えている。本実施の形態では、３個のオペアンプ１００１〜１００３を備えている。ただし、オペアンプの数はいくつであっても構わない。温度モニタ回路６０３から出力された温度モニタ電圧Ｖｏ１は、温度判定回路６０４内の全てのオペアンプ１００１〜１００３に入力される。このとき、それぞれのオペアンプ１００１〜１００３のリファレンス電圧ＶＲＥＦには、各温度における温度モニタ回路６０４の出力電圧に相当する電圧が印加されている。例えば、０℃の時にはＶｉａ（０℃判定基準値）が印加され、２５℃の時にはＶｉｂ（２５℃判定基準値）が印加され、Ｖｉｃ（５０℃判定基準値）が印加される。そして、実際の温度モニタ回路６０３からの出力である温度モニタ電圧Ｖｏ１との大小を判定し、その判定結果を基板バイアス発生回路６０５へ入力する。そして、その判定結果により、モニタしているときの温度を判定することが可能となり、設定した各温度でのリーク電流を最小にするために最適な基板バイアス電圧を内部の回路ブロック６０２へ印加することができる。
【００８５】
図１０は、各温度における温度モニタ回路６０３の温度モニタ電圧Ｖｏ１、温度判定回路６０４内のオペアンプ１００１〜１００３の出力Ｖｏａ，Ｖｏｂ，Ｖｏｃ、そして回路ブロック６０２に印加される基板バイアスＶＢＰの関係を示す。このように、温度モニタ電圧Ｖｏ１に基づいて出力Ｖｏａ、Ｖｏｂ、Ｖｏｃが決定され、出力Ｖｏａ、Ｖｏｂ、Ｖｏｃに基づいて各温度によって最適な基板バイアス値ＶＢＰを、Ｖα、Ｖβ、Ｖγ、Ｖδのように、容易に選択することが可能となる。また、温度モニタ回路６０３は最小でトランジスタを２個のみ使ったものであり、小面積かつ容易に作成できる。
【００８６】
図１１（ａ）〜（ｄ）に温度モニタ回路６０３の別の例を示す。温度モニタ回路６０３はＮＭＯＳトランジスタのみではなく、図１１（ａ）に示すようにＰＭＯＳトランジスタのみで作ることも可能である。また、図１１（ｂ）に示すように、第１のトランジスタと第２のトランジスタの配置をＶＤＤ側とＶＳＳ側で入れ替えることが可能である。また、図１１（ｃ）に示すように、ゲートリーク電流を流す第２のトランジスタは出力端子８０３とＶＳＳに接続する端子とを入れ替えても良い。そして、図１１（ｄ）に示すように、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタをそれぞれ組み合わせて作ることもできる。これらの時には、それぞれの温度と温度モニタ電圧Ｖｏ１の関係を鑑み、温度判定回路６０４の構成を変更するだけでよい。
【００８７】
（第８の実施の形態）
次に、温度モニタ回路６０３の別の実施の形態を説明する。
【００８８】
なお、本実施の形態で説明する温度モニタ回路６０３は、第４、５、６の実施の形態で説明した半導体集積回路装置に適用することができる。
【００８９】
温度モニタ回路６０３の出力電圧Ｖｏ１は、図１２に示すように、ゲートリーク電流Ｉｇとドレインリーク電流Ｉｏｆｆとの関係で決まっており、ゲートリーク電流Ｉｇとドレインリーク電流Ｉｏｆｆとが釣り合う電圧が温度モニタＶｏ１として出力される。したがって、ゲートリーク電流Ｉｇもしくはドレインリーク電流Ｉｏｆｆの特性を変更することで、温度モニタ電圧Ｖｏ１を変えることができる。
【００９０】
そして、ある温度の時の温度モニタ電圧Ｖｏ１の値を任意の電圧（例えばＶＤＤ／２）に設定することができる。
【００９１】
例えば、図１２において、ゲートリーク電流Ｉｇ１とドレインリーク電流Ｉｏｆｆ１との組み合わせでは、温度モニタ電圧Ｖｏ１が電圧Ｖａとなるが、ゲートリーク電流Ｉｇ１からゲートリーク電流Ｉｇ２に設定を変更し、ゲートリーク電流Ｉｇ２とドレインリーク電流Ｉｏｆｆ１の組み合わせにすると、温度モニタ電圧Ｖｏ１がＶＤＤ／２に変化する。
【００９２】
同様にして、ドレインリーク電流Ｉｏｆｆ１をドレインリーク電流Ｉｏｆｆ２に設定を変更してゲートリーク電流Ｉｇ１とドレインリーク電流Ｉｏｆｆ２の組み合わせにすると、温度モニタ電圧Ｖｏ１がＶＤＤ／２に変化する。
【００９３】
この考え方を用いて、各温度に応じて各温度モニタ回路を設計することにより、図１３に示すように各温度の時に温度モニタ電圧Ｖｏ１が同じ電圧ＶＤＤ／２となる３種類の温度モニタ回路Ａ，Ｂ，Ｃを作ることができる。
【００９４】
この温度モニタ回路Ａ，Ｂ，Ｃを用いたときの温度判定回路は図１４のようになる。図１４において、温度判定回路１５０４内には複数の温度モニタ回路１５０１，１５０２，１５０３に対応した同じ数のオペアンプ１５０５，１５０６，１５０７が内蔵されている。そして、各温度の時に温度モニタ電圧Ｖｏ１，Ｖｏ２，Ｖｏ３がＶＤＤ／２になるように設定した温度モニタ回路１５０１，１５０２，１５０３の出力がそれぞれに対応したオペアンプ１５０５，１５０６，１５０７に入力される。このときオペアンプ１５０５，１５０６，１５０７のリファレンス電圧ＶＲＥＦには一律でＶＤＤ／２が入力されている。そして、それぞれのオペアンプ１５０５，１５０６，１５０７の出力を基板バイアス発生回路１５０８に入力し、各温度で最適な基板バイアス電圧を回路ブロックに印加する。
【００９５】
図１５は各温度における温度モニタ回路１５０１，１５０２，１５０３の出力電圧Ｖｏ１、Ｖｏ２、Ｖｏ３、温度判定回路１５０４内のオペアンプ出力Ｖｏａ，Ｖｏｂ，Ｖｏｃ、そして回路ブロック６０２に印加される基板バイアスの関係を示す。この図から分かるように、各温度によって最適な基板バイアス値を容易に選択することができる。また、温度モニタ回路６０３は最小でトランジスタを２個のみ使ったものであり、小面積かつ容易に作成できる。
【００９６】
（第９の実施の形態）
次に、半導体集積回路装置の別の実施の形態を説明する。
【００９７】
図１６は、本発明の第９の実施に係る実施の形態における半導体集積回路装置の構成を示すブロック図である。この半導体集積回路装置は、ＬＳＩ１７０１の内部にトランジスタの基板端子を電源およびグランドから分離した回路ブロック１７０２があり、その中に第１リーク電流モニタ回路部１７０３および第２リーク電流モニタ回路部１７０４を備える。そして、ＬＳＩ１７０１の内部には基板バイアス決定回路１７０５と基板バイアス発生回路１７０６とを備える。
【００９８】
第１リーク電流モニタ回路部１７０３の出力が信号線１７０７を通り基板バイアス決定回路１７０５に入力され、第２リーク電流モニタ回路部１７０４の出力が信号線１７０８を通り基板バイアス決定回路１７０５に入力される。そして、基板バイアス決定回路１７０５の出力が信号線１７０９を通り基板バイアス発生回路１７０６に入力され、各状態に応じた最適な基板バイアス電圧が電源配線１７１０を通じて回路ブロック１７０２に印加される。
【００９９】
図１７に別の実施の形態を示す。これは、基板バイアス決定回路１７０５と基板バイアス発生回路１７０６をＬＳＩ１７０１の外に配置した形となっている。回路の動作としては図１６に記載の実施の形態と同様である。なお、ＬＳＩ１７０１の外に配置するのは、基板バイアス決定回路１７０５と基板バイアス発生回路１７０６の何れか一方だけでもよい。
【０１００】
図１８に別の実施の形態を示す。これはＬＳＩ１７０１内部の回路ブロックを２つ以上の回路ブロック１７０２Ａ，１７０２Ｂに分け、それぞれに対応した第１リーク電流モニタ回路部１７０３Ａ、１７０３Ｂ、第２リーク電流モニタ回路部１７０４Ａ、１７０４Ｂと、基板バイアス決定回路１７０５Ａ，１７０５Ｂ、基板バイアス発生回路１７０６Ａ、１７０６Ｂを持つ構造である。
【０１０１】
そして、第１リーク電流モニタ回路部１７０３Ａ、１７０３Ｂの出力が信号線１７０７Ａ、１７０７Ｂを通り基板バイアス決定回路１７０５Ａ、１７０５Ｂに入力され、第２リーク電流モニタ回路部１７０４Ａ、１７０４Ｂの出力が信号線１７０８Ａ、１７０８Ｂを通り基板バイアス決定回路１７０５Ａ、１７０５Ｂに入力される。そして、基板バイアス決定回路１７０５Ａ、１７０５Ｂの出力が信号線１７０９Ａ，１７０９Ｂを通り基板バイアス発生回路１７０６Ａ、１７０６Ｂに入力され、各状態に応じた最適な基板バイアス電圧が電源配線１７１０Ａ、１７１０Ｂを通じて回路ブロック１７０２Ａ，１７０２Ｂに印加される。
【０１０２】
これにより、回路ブロックの違いによる特性仕上がりを反映し、より各回路ブロック１７０２Ａ，１７０２Ｂへ最適な基板バイアス電圧を印加することが可能であり、低リーク化効果を大きくすることができる。
【０１０３】
第１リーク電流モニタ回路部１７０３を図１９（ａ）に示す。この第１リーク電流モニタ回路部１７０３はドレインリーク電流の基板バイアス依存性から最適な基板バイアス値を決定するものである。
【０１０４】
第１リーク電流モニタ回路部１７０３は、ＮＭＯＳトランジスタ２００１，２００２で構成されている。ＮＭＯＳトランジスタ２００１は、ドレインが電源ＶＤＤ２００３に接続され、ゲートとソースが接続されている。ＮＭＯＳトランジスタはゲートとソースがグランドＶＳＳ２００３に接続されている。そして、ＮＭＯＳトランジスタ２００１のソースとＮＭＯＳトランジスタ２００２のドレインとが接続され出力端子２００６となっている。ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２の基板は共通の基板端子２００５に接続されている。ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２は同じ仕様であり、ドレイン、ゲート、ソース、基板にそれぞれ同一の電位を印加したときは同一のリーク電流を流すトランジスタとする。このとき基板バイアスＶＢＰと出力端子２００６から出力される電圧Ｖｏ１との関係は図１９（ｂ）に示す通りである。あるＶＢＰ電圧Ｖαを越えると、電圧Ｖｏ１はＶＤＤ／２以下からＶＤＤ／２以上に変化する。このＶＢＰ電圧Ｖαがリーク電流を削減する最適な基板バイアス電圧となる。
【０１０５】
図２０を参照して第１リーク電流モニタ回路部１７０３の原理を説明する。図２０（ａ）にはＮＭＯＳトランジスタ２００１，２００２を切り離した状態の回路図を示している。図２０（ｂ）には、基板バイアス電圧ＶＢＰと各ＮＭＯＳトランジスタ２００１，２００２に流れるドレインリーク電流Ｉｏｆｆ１，Ｉｏｆｆ２を示している。
【０１０６】
ＮＭＯＳトランジスタ２００１およびＮＭＯＳトランジスタ２００２の電圧Ｖｏ１に同じ電圧を印加していると仮定した場合、基板バイアス電圧ＶＢＰとリーク電流の特性は図２０（ｂ）に示すとおりである。ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２は同一の仕様であるが、電源ＶＤＤとグランドＶＳＳ間に縦積みに配置されているためＮＭＯＳトランジスタ２００１はＮＭＯＳトランジスタ２００２より大きめの基板バイアス電圧が印加されることとなる。
【０１０７】
ドレインリーク電流は基板バイアス電圧ＶＢＰを大きくしていくと減少する。しかし、ある電圧Ｖα以上印加すると、ドレインリーク電流は増加する。したがって、基板バイアス電圧ＶＢＰがＶαまでは基板バイアスが大きめに掛かるＮＭＯＳトランジスタ２００１の方はリーク電流が少ない。しかし、Ｖαを越える領域となると基板バイアス電圧ＶＢＰが大きめに掛かるＮＭＯＳトランジスタ２００１の方はリーク電流が大きくなる。結局、第１リーク電流モニタ回路部１７０３の出力電圧Ｖｏ１は、ＮＭＯＳトランジスタ２００１とＮＭＯＳトランジスタ２００２とに流れるリーク電流が等しくなる電圧になる。従って、基板バイアス電圧ＶＢＰを変化させたときの、出力電圧Ｖｏ１は図２１（ｂ）に示すようになる。図２１（ｂ）の上図には、基板バイアス電圧ＶＢＰをパラメータとする電圧Ｖｏ１とドレインリーク電流Ｉｏｆｆ１，Ｉｏｆｆ２の関係を示している。また、図２１（ｂ）の下図には、ドレインリーク電流Ｉｏｆｆ１，Ｉｏｆｆ２が等しくなる状態における電圧Ｖｏ１と基板バイアス電圧ＶＢＰの関係を示している。なお、図２１（ａ）は図２０（ａ）と同じである。
【０１０８】
基板バイアス電圧ＶＢＰがドレインリーク電流を最小値にするＶα以下の時、電圧Ｖｏ１はＶＤＤ／２以下となり、Ｖα以上に基板バイアスＶＢＰの値を上げると、電圧Ｖｏ１はＶＤＤ／２以上となる。このように、第１リーク電流モニタ回路部１７０３の出力が最適な基板バイアスＶαの時、ＶＤＤ／２となる。
【０１０９】
つぎに、第２リーク電流モニタ回路部１７０４を説明する。この第２リーク電流モニタ回路部１７０４はドレインリーク電流の基板バイアス依存性とゲートリーク電流との関係で最適な基板バイアス値を決定するものである。図２２（ａ）にその構成を示す。この第２リーク電流モニタ回路部１７０４は、第１のＮＭＯＳトランジスタ２３０１および第２のＮＭＯＳトランジスタ２３０２で構成されている。第１のＮＭＯＳトランジスタ２３０１は、ドレインが電源ＶＤＤ２３０３に接続され、ゲートとソースが接続されている。第２のＮＭＯＳトランジスタ２３０２のドレインとソースはグランドＶＳＳ２３０４に接続され、第１のＮＭＯＳトランジスタ２３０１のソースと第２のＮＭＯＳトランジスタ２３０２のゲートとが接続され出力端子２３０６となっている。そして、第１のＮＭＯＳトランジスタ２３０１と第２のＮＭＯＳトランジスタ２３０２の基板は基板端子２３０５に接続されている。基板バイアスＶＢＰと出力端子２３０６の出力電圧Ｖｏ２との関係は図２２（ｂ）に示すとおりであり、リーク電流を最大に削減する最適基板バイアス電圧ＶβのときＶｏ２はＶＤＤ／２となる。
【０１１０】
図２３を参照して第２リーク電流モニタ回路部１７０４の原理を説明する。図２３（ａ）は、ＮＭＯＳトランジスタ２３０１，２３０２を切り離した状態の回路図を示している。図２３（ｂ）には基板バイアス電圧ＶＢＰと各ＮＭＯＳトランジスタ２３０１，２３０２に流れるドレインリーク電流Ｉｏｆｆ１およびゲートリーク電流Ｉｇ１を示している。
【０１１１】
ＮＭＯＳトランジスタ２３０１とＮＭＯＳトランジスタ２３０２にそれぞれ同じ基板バイアスが印加されている。ＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１は基板バイアスＶＢＰの印加で大きく変化する。しかし、ＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１は基板バイアスＶＢＰを変化させてもほとんど変化しない。このＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１とＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１とが等しくなるように出力電圧Ｖｏ２が決まる。
【０１１２】
基板バイアスＶＢＰが小さいときＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１がＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１より大きいため、出力電圧Ｖｏ２はＶＤＤ／２以上となる。しかし、ある基板バイアス値Ｖβまで基板バイアス電圧ＶＢＰを大きくすると、ＮＭＯＳトランジスタ２３０１を流れるドレインリーク電流Ｉｏｆｆ１の方がＮＭＯＳトランジスタ２３０２を流れるゲートリーク電流Ｉｇ１より小さくなるため、出力電圧Ｖｏ２はＶＤＤ／２以下となる。
【０１１３】
図２４（ｂ）に基板バイアスＶＢＰの変化と出力電圧Ｖｏ２の関係を示す。図２４（ｂ）の上図には、基板バイアス電圧ＶＢＰをパラメータとする電圧Ｖｏ２とドレインリーク電流Ｉｏｆｆ１およびゲートリーク電流Ｉｇ１の関係を示している。また、図２４（ｂ）の下図には、ドレインリーク電流Ｉｏｆｆ１とゲートリーク電流Ｉｇ１とが等しくなる状態における電圧Ｖｏ２と基板バイアス電圧ＶＢＰの関係を示している。このように最適な基板バイアス値Ｖβの時、電圧Ｖｏ２はＶＤＤ／２となる。図２４（ａ）は図２３（ｂ）と同じである。
【０１１４】
図２５は基板バイアス決定回路１７０５の構成を示すブロック図である。基板バイアス決定回路１７０５の内部にはオペアンプ２６０１、オペアンプ２６０２、オペアンプ２６０３が備えられ、第１リーク電流モニタ回路部１７０３とオペアンプ２６０１、第２リーク電流モニタ回路部１７０４とオペアンプ２６０２が対応するようになっている。そして、第１リーク電流モニタ回路部１７０３の出力電圧Ｖｏ１がオペアンプ２６０１に入力される。このとき、オペアンプ２６０１のリファレンス電圧ＶＲＥＦとしてはＶＤＤ／２が印加されている。第２リーク電流モニタ回路部１７０４の出力電圧Ｖｏ２はオペアンプ２６０２にリファレンス電圧ＶＲＥＦとして入力される。このとき、オペアンプ２６０２の入力にはＶＤＤ／２が印加されている。そして、オペアンプの出力Ｖｏａ、Ｖｏｂが基板バイアス発生回路１７０６に入力される。第１のリーク電流モニタ回路１７０３はドレインリーク電流が最小になったときに、ＶＤＤ／２が出力される構成になっている。この特性を活かしてドレインリーク電流が最小になるまで基板バイアス電圧を増加しドレインリーク電流が最小になった段階で基板バイアス電圧の増加を止める。第２のリーク電流モニタ回路１７０４はドレインリーク電流とゲートリーク電流の大きさが同じになったときに、ＶＤＤ／２が出力される構成になっている。この特性を活かしてドレインリーク電流がゲートリーク電流と同じ電流になるまで基板バイアス電圧を増加しドレインリーク電流がゲートリーク電流と同じ電流になった段階で基板バイアス電圧の増加を止める。この構成によりリーク電流の削減に最適な基板バイアス電圧状態を決定できる。そして、基板バイアス発生回路１７０６の内部で発生した基板バイアス電圧が回路ブロック１７０２に印加される。また、基板バイアス発生回路１７０６から出力された基板バイアス電圧ＶＢＰはオペアンプ２６０３に入力され、オペアンプ２６０３のリファレンス電圧ＶＲＥＦには基板バイアス印加限界基準値となる電圧Ｖγを印加する。これにより、基板バイアスが大きくなりすぎてデバイス耐圧を越えることを防ぐ。
【０１１５】
図２６に各条件における基板バイアス制御の動きを示す。このようにして、回路ブロック１７０２へリーク電流を最も削減しかつデバイス耐圧を越えない最適な基板バイアス電圧を印加することができる。
【０１１６】
第１リーク電流モニタ回路部、第２のリーク電流モニタ回路は、それぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ用として、構成される。
【０１１７】
図２７（ａ），（ｂ）にはＰＭＯＳトランジスタ用の第１リーク電流モニタ回路部、および第２リーク電流モニタ回路部が示されている。基板バイアス決定回路はＰＭＯＳトランジスタの特性に応じて変更される。図２７（ａ）において、符号２４０１，２４０２，２５０１，２５０２はそれぞれＰＭＯＳトランジスタを示す。
【０１１８】
図２８（ａ）に別の形態の第２リーク電流モニタ回路部１７０４を示す。これは、電源とグランドの間に配置される第１のＮＭＯＳトランジスタ２３０１と第２のＮＭＯＳトランジスタ２３０２の位置を入れ替えた構造となっている。このとき、出力端子Ｖｏ２から出力される電圧の特性も変化するので基板バイアス決定回路１７０５の構成を変更する必要がある。
【０１１９】
図２８（ｂ）には、ＰＭＯＳトランジスタにおいて上記と同様に第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタを入れ替えた構成を示している。
【産業上の利用可能性】
【０１２０】
本発明に係る半導体集積回路装置は、ドレイン端子とソース端子とを共通接続したＭＯＳトランジスタからなる半導体素子を基板制御回路の基板バイアス電圧を決定するモニタ制御回路に活用することで、低消費電力な半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【０１２１】
【図１】（ａ），（ｃ）は本発明の第１の実施の形態における半導体素子（電流源）を示す回路図、（ｂ），（ｄ）は図１（ａ）、（ｃ）の半導体素子（電流源）の電圧−電流特性を示す特性図である。
【図２】（ａ）、（ｃ）は本発明の第２の実施の形態における半導体素子（電流源）を示す回路図、（ｂ）、（ｄ）は図２（ａ）、（ｃ）の半導体素子（電流源）の電圧−電流特性を示す特性図である。
【図３】（ａ）は本発明の第３の実施の形態における半導体体素子（抵抗素子）を示す回路図、（ｂ）は半導体素子（抵抗素子）の電圧−電流特性を示す特性図、（ｃ）は半導体素子（抵抗素子）の温度−抵抗特性を示す特性図である。
【図４】本発明の第４の実施の形態における半導体集積回路装置を示すブロック図である。
【図５】本発明の第５の実施の形態における半導体集積回路装置を示すブロック図である。
【図６】本発明の第６の実施の形態における半導体集積回路装置を示すブロック図である。
【図７】（ａ）は本発明の第７の実施の形態における温度モニタ回路を示す回路図、（ｂ）は温度モニタ回路の温度−出力電圧特性である。
【図８】（ａ），（ｂ）は本発明の温度モニタ回路の動作原理を説明するための説明図である。
【図９】本発明の第７の実施の形態における温度判定回路を示す回路図である。
【図１０】温度と基板バイアス制御の関係を示す説明図である。
【図１１】（ａ）〜（ｄ）は温度モニタ回路の他の回路構成を示す回路図である。
【図１２】本発明の第８の実施の形態におけるリーク電流設定と温度モニタ回路出力特性を示す特性図である。
【図１３】本発明の第８の実施の形態における温度モニタ回路の出力特性を示す特性図である。
【図１４】本発明の第８の実施の形態における温度判定回路の回路図である。
【図１５】本発明の第８の実施の形態における温度と基板バイアス制御の関係を示す特性図である。
【図１６】本発明の第９の実施の形態における半導体集積回路装置を示すブロック図である。
【図１７】本発明の第９の実施の形態における半導体集積回路装置の他の例を示すブロック図である。
【図１８】本発明の第９の実施の形態における半導体集積回路装置のさらに他の例を示すブロック図である。
【図１９】（ａ）は本発明の第９の実施の形態における第１リーク電流モニタ回路部を示す回路図、（ｂ）は第１リーク電流モニタ回路部の電圧−電流特性図である。
【図２０】（ａ）、（ｂ）は本発明の第９の実施の形態における第１リーク電流モニタ回路部の動作原理を説明するための説明図である。
【図２１】本発明の第９の実施の形態における第１リーク電流モニタ回路部の動作原理を説明するための説明図である。
【図２２】（ａ）は本発明の第９の実施の形態における第２リーク電流モニタ回路部の回路図、（ｂ）は第２リーク電流モニタ回路部の電圧−電流特性図である。
【図２３】本発明の第９の実施の形態における第２リーク電流モニタ回路部の動作原理を説明するための説明図である。
【図２４】本発明の第９の実施の形態における第２リーク電流モニタ回路部の動作原理を説明するための説明図である。
【図２５】本発明の第９の実施の形態における基板バイアス決定回路を示すブロック図である。
【図２６】本発明の第９の実施の形態におけるリーク条件と基板バイアス制御の関係を示す説明図である。
【図２７】（ａ）、（ｂ）本発明の第９の実施の形態におけるＰＭＯＳトランジスタ用の第１リーク電流モニタ回路部および第２リーク電流モニタ回路部を示す回路図である。
【図２８】（ａ）、（ｂ）は本発明の第９の実施の形態における第２リーク電流モニタ回路部の他の例を示す回路図である。
【図２９】（ａ）は基板制御技術の先行技術を示す回路図、（ｂ）は先行技術における電圧流−電流特性図である。
【符号の説明】
【０１２２】
１０１  ＰＭＯＳトランジスタ
１０２  ＮＭＯＳトランジスタ
１０３  Ｎウエル基板端子
１０４  電源端子
１０５  インバータ回路の入力端子
１０６  グランド端子
１０７  Ｐウエル基板端子
１０８  インバータ回路の出力端子
２０１  ＮＭＯＳトランジスタ
２０２  ゲート端子
２０３  ドレイン端子
２０４  基板端子
２０５  ＰＭＯＳトランジスタ
２０６  ゲート端子
２０７  ドレイン端子
２０８  基板端子
４０１  抵抗素子
５０１  ＬＳＩ
５０２  回路ブロック
５０３  温度モニタ回路
５０４  温度判定回路
５０５  基板バイアス発生回路
５０６  信号線
５０７  信号線
５０８  基板バイアス配線
６０１  ＬＳＩ
６０２  回路ブロック
６０３  温度モニタ回路
６０４  温度判定回路
６０５  基板バイアス発生回路
６０６  信号線
６０７  信号線
６０８  基板バイアス配線
８０１  第１のＮＭＯＳトランジスタ
８０２  第２のＮＭＯＳトランジスタ
８０３  出力端子
８０４  電源端子
８０５  グランド端子
１００１  ０℃判定用オペアンプ
１００２  ２５℃判定用オペアンプ
１００３  ５０℃判定用オペアンプ
１５０１  ０℃用温度モニタ回路
１５０２  ２５℃用温度モニタ回路
１５０３  ５０℃用温度モニタ回路
１５０４  温度判定回路
１５０５  オペアンプ
１５０６  オペアンプ
１５０７  オペアンプ
１７０１  ＬＳＩ
１７０２  回路ブロック
１７０３  第１リーク電流モニタ回路部
１７０４  第２リーク電流モニタ回路部
１７０５  基板バイアス決定回路
１７０６  基板バイアス発生回路
１７０７  信号線
１７０８  信号線
１７０９  信号線
１７１０  基板バイアス配線
２００１  第１のＮＭＯＳトランジスタ
２００２  第２のＮＭＯＳトランジスタ
２００３  電源端子
２００４  グランド端子
２００５  基板端子
２００６  出力端子
２３０１  第１のＮＭＯＳトランジスタ
２３０２  第２のＮＭＯＳトランジスタ
２３０３  電源端子
２３０４  グランド端子
２３０５  基板端子
２３０６  出力端子
２６０１  オペアンプ
２６０２  オペアンプ
２６０３  オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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