(57)【要約】【課題】低電圧および低消費電力で駆動する不揮発型半導体記憶装置の構成に関わるものであり、産業上重要な半導体記憶装置の性能を飛躍的に向上させる手段を提供する。【解決手段】複数の溝を設けた半導体表面上に絶縁ゲート電界効果型トランジスタのソース領域、ドレイン領域、およびチャネル領域がそれぞれ位置され、該チャネル領域上に絶縁層を介して電荷蓄積領域を設けた。【選択図】図１ａ
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【特許請求の範囲】
【請求項１】
複数の溝を設けた半導体表面上に絶縁ゲート電界効果型トランジスタのソース領域、ドレイン領域、およびチャネル領域がそれぞれ位置され、該チャネル領域上に絶縁層を介して電荷蓄積領域を設けたことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、該電荷蓄積領域は実質的に電気的には外部に接続されない半導体あるいは金属からなるフローティング電極であることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、該電荷蓄積領域は電荷捕獲準位を有する絶縁薄膜であることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、該複数溝の深さが該ソースおよびドレイン領域を構成する不純物拡散層の深さより浅いことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、該チャネル領域を構成する半導体が絶縁層上に形成されたシリコン層であることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、該半導体のエッチング速度の結晶方位依存性を用いて複数の溝を形成したことを特徴とする半導体記憶装置。
【請求項７】
複数の溝を設けた半導体表面上に絶縁層を介して強誘電体層を設けたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置、特に低電圧および低消費電力で駆動する不揮発型半導体記憶装置に関わる。
【背景技術】
【０００２】
従来、不揮発型半導体記憶装置は、絶縁ゲート電界効果型トランジスタ構造のフローティングゲートあるいはゲート絶縁膜中の電荷捕獲準位（電気的なトラップ）に電荷を注入し、長時間保持させることで、変化させたトタンジスタのしきい値電圧を検出することを基本動作原理としてきた。
【０００３】
微細加工技術の進展により構造の各寸法を3年ごとに約0.7倍にし、単位素子の占める面積を約半分にすることでメモリ容量の高密度化が継続的に可能であった。このような比例縮小則に従って各寸法を縮小させることによって小型化と同時に、動作速度を向上させ、またメモリチップの消費電力を低減してきた。
【０００４】
その結果、0.1μm以下の加工寸法を用いて1Gビット以上の大規模な不揮発型半導体記憶装置の大量生産が可能になっているが、その加工寸法は光露光技術の限界に近付いており、微細化をさらに進めることは技術的にも経済的にも困難になっている。
【０００５】
技術的には特に、トラップあるいはフローティングゲートに電荷を注入するバリアとなるトンネル絶縁膜の厚さが10nm以下になると構造欠陥が発生し、信頼性の高い大容量の半導体記憶装置を製造することが困難になる。
【０００６】
トンネル絶縁膜の構造欠陥は、トラップに蓄積した電荷の放出すなわち局所的な電流リークを引き起こし、大規模半導体記憶装置全体に亘って絶縁性を確保するのは難しくなる。
【０００７】
トンネル絶縁膜の薄膜化ができなくなると、記憶装置の動作電圧を下げることができず、消費電力の低減も難しくなる問題がある。
【０００８】
【特許文献１】特開平１１−８７５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は従来とは全く異なった新規な方法により、低電圧および低消費電力で駆動する不揮発型半導体記憶装置の構成に関わるものであり、産業上重要な半導体記憶装置の性能を飛躍的に向上させる手段を提供する。
【００１０】
本発明は、半導体基板表面領域に電界集中のための複数の突起を設け、トラップあるいはフローティングゲートに電荷を注入しやすくする原理に基付く。これによってトンネル絶縁膜の膜厚を従来より薄くしなくとも動作電圧を下げることができ、消費電力も削減できる。従って、本発明によれば、従来の製造工程を大幅に変更をすることなく低電圧かつ低電力動作の課題を解決できる。
【課題を解決するための手段】
【００１１】
本発明は、複数の溝を設けた半導体表面上に絶縁ゲート電界効果型トランジスタのソース領域、ドレイン領域、およびチャネル領域がそれぞれは位置され、該チャネル領域上に絶縁層を介して電荷蓄積領域を設けたことを特徴とする半導体記憶装置を提供する。
【００１２】
また、本発明は、該電荷蓄積領域は実質的に電気的には外部に接続されない半導体あるいは金属からなるフローティング電極であることを特徴とする半導体記憶装置を提供する。
【００１３】
また、本発明は、該電荷蓄積領域は電荷捕獲準位を有する絶縁薄膜であることを特徴とする半導体記憶装置を提供する。
【００１４】
また、本発明は、該複数溝の深さが該ソースおよびドレイン領域を構成する不純物拡散層深さより浅いことを特徴とする半導体記憶装置を提供する。
【００１５】
また、本発明は、該半導体が絶縁層上に形成されたシリコン層であることを特徴とする半導体記憶装置を提供する。
【００１６】
また、本発明は、該半導体のエッチング速度の結晶方位依存性を用いて複数の溝を形成することを特徴とする半導体記憶装置を提供する。
【００１７】
また、本発明は、複数の溝を設けた半導体表面上に絶縁層を介して強誘電体層を設けたことを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００１８】
本発明のいずれの手段においても、電界効果型トランジスタとしてのチャネルに流れる電流を検出することにより記憶の読み出しをするが、該溝の方向を電流の流れる方向と並行になるように設計すれば、該溝の凹凸による電子あるいは正孔であるキャリヤ走行の散乱等の影響を招くことはなく、溝の凹凸により電流の流れが阻害されることはない。
【００１９】
本発明においては、溝が形成されているチャネル部分は実効的に電流通路が広がるため、電界効果型トランジスタの電流駆動力を増大できる利点もある。これは、いわゆる絶縁基板に形成したフィン型トランジスタ構造と同様の効果であるが、本発明で用いる溝が凹凸構造を利用するのに対しフィン型トランジスタ構造は凸構造を用いることでの大きな違いがある。
【００２０】
さらに、フィン構造の場合、従来のソースおよびドレイン拡散層形成技術、チャネル領域の不純物プロファイル制御技術、ゲート絶縁膜の信頼性確保、被覆性の優れたゲート電極形成技術等の高度な技術開発が必要であるが、以下に説明するように、本発明ではそれらの問題がない。
【００２１】
一般に、光露光パターンの微細化により露光焦点深度も浅くなるため、シリコンウェハの表面平坦度要求は厳しくなる。
【００２２】
その平坦度規格は経験的に各世代の技術ノードと同程度である。従って、本発明で用いる溝の高さがその規格以下であれば、溝の存在を特に考慮する必要はなく、半導体装置の製造工程を大幅に変更することなく既存の製造工場で製造できる利点がある。
【００２３】
さらに、溝の深さがソース・ドレインの不純物拡散層深さより小さいときは、従来のイオン注入などの条件をそのまま踏襲できるので、チャネル領域の不純物濃度制御も従来条件を若干変更することで対応できる。
【００２４】
本発明における溝形成の方法としては、半導体基板の面方位が（100）面であって、溝の方向が基板結晶格子と実質的に平行であり、溝側面が異方性選択エッチングで形成された複数の（111）結晶面からなる三角溝を形成する簡便な方法が利用できる。
【００２５】
また、該半導体基板の該ゲート電極に対する面方位が（110）面であって、該溝の方向が基板結晶格子と実質的に平行であり、該溝の少なくとも一部が（111）結晶面からなる矩形溝を利用できる。
【発明を実施するための最良の形態】
【００２６】
図１ａ，図１ｂは、本発明による半導体記憶装置の製造工程の要点説明図である。
【００２７】
図１ａ（１）の１はｐ型（110）結晶面を持つＳｉ基板である。
【００２８】
基板１の表面にレジストを塗布し、紫外光露光、Ｘ線露光、電子ビーム露光あるいはナノインプリントなどのレジスト露光手段により、該溝の方向が基板結晶格子の方位＜110＞あるいはそれと実質的に同じ方位に平行であるように幅と間隔のパターンを形成する。
その寸法は、例えば技術的に確立されている実用的な紫外光露光技術では0.1μｍ幅と0.1μｍ間隔とするのがよい。
【００２９】
次に、このレジストパターンをマスクにして１の表面を化学エッチングして、複数の矩形溝２を形成する。
【００３０】
（110）面よりエッチングが遅い（111）面を溝側面に表出させることにより、側面においても平坦性に優れた表面を実現できる。このために、250gのKOHと200gのプロピルアルコール、800gの脱イオン水の混合溶液を用いれば、80℃にて(111)面は(110)面に対して100倍以上エッチングが遅くなり、所望の矩形形状が得られる。
【００３１】
0.1μmの幅と感覚溝パターンの場合、各溝の深さが0.1μｍに達したとき、溝断面形状は正方形に近くなる。
【００３２】
エッチングをそれ以上進めた場合には、マスク下のアンダーエッチングは多少進むが、溝側面部は平面部よりエッチングは非常に遅いため矩形溝は深くなる。
【００３３】
この方法によって、図１ａ（１）に示すような基板全面に溝を形成した基板ができる。
【００３４】
次に、図１ａ（２）に示すように活性領域すなわちチャネル領域とソースおよびドレイン領域を囲む素子分離領域３を、二酸化シリコン膜を埋めこむ等、通常の方法によって形成する。
【００３５】
次に、活性領域にボロンイオンを注入し、チャネルの不純物濃度を制御する。イオン注入エネルギー条件は、ボロン原子の分布が溝の深さ以上に広がるように選べば従来のプレーナ型半導体装置の製造の場合とほぼ同じしきい値が得られる。
【００３６】
次に、酸化雰囲気にて９００℃の温度に加熱し、図１ａ（３）に示すように溝表面全体に沿って10ｎｍの厚さのトンネル絶縁膜となるニ酸化シリコン膜４を形成する。トンネル絶縁膜の形成は、化学気相成長法(CVD)などの他の方法によってもよい。
【００３７】
次に、図１ａ（４）に示すように電荷蓄積領域となるポリシリコン層を堆積し、フローティングゲート５を形成する。
【００３８】
次に、１２nmの厚さのシリコン窒化酸化膜６をCVDで堆積する（図１ｂ（５））。
【００３９】
次に、制御電極となる高濃度に不純物添加して低抵抗にしたポリシリコン膜７を堆積し、５、６、７の膜を続けてエッチングし、図１ｂ（６）に示すようなゲート構造を完成させる。
【００４０】
ゲート構造を完成した後、該ゲート電極およびソース・ドレイン領域に砒素をイオン注入し、不活性ガス中で８００℃の活性化熱処理を施し、金属配線工程を経ることにより、半導体記憶装置の製造工程を完成する。完成品の断面構造を図２に示す。
【００４１】
図２に示した本発明の実施例は、フローティングゲート構造であるが、図３に示すように、フローティングゲート構造を形成する代わりにトンネル絶縁膜上に電荷捕獲準位を含む絶縁膜１０を堆積することも実現できる。この種の絶縁膜としてはCVDにより堆積したシリコン窒化膜が適している。このほか、酸化アルミニューム膜や酸化ハフニウム膜等も用いることができる。
【００４２】
図４には、本発明の実施に用いることができる溝の例を示す。（１）は実施例で述べた矩形溝である。（２）は台形溝である。（３）は三角溝である。溝は、矩形溝に拘る必要はなく、台形溝あるいは三角溝を用いることもできる。
【００４３】
台形溝あるいは三角溝を形成する場合は、たとえば、シリコン（100）面を用いて前記の方法により、エッチングの遅い（111）面を台形あるいは三角溝の側面に利用できる。
【００４４】
溝端部による電界増加の効果を図５および図６にて説明する。図５において、溝先端の凸部の曲率半径をrとし、トンネル絶縁膜の厚さをdとする。図６に示すように平坦部の電界に対して、溝先端部の電界はr/dが小さくなるほど増大する。増大した電界によってトンネル絶縁膜を介して、基板から電荷蓄積層に注入する電荷の量は指数関数的に増大する。
【００４５】
図７は、本発明の半導体記憶装置の要素回路部である。記憶の書き込みは、WLとBLで選択したセルにおいてソース接地電位に対してWLに10Vの電圧を印加することで、基板から電子がフローティングゲートに注入され、電界効果トランジスタのしきい値電圧を正方向にシフトさせる。これが”0”状態である。反対に”1”の書き込みは、WLの電圧を基板より10V低くすることにより、しきい値電圧を元の値に戻す。セルの電流電圧特性を模式的に図８に示す。本発明の実施によって、従来12V程度必要としていた、制御電極印加電圧を10Vに低下できた。また、記憶の書き込みに要する消費電力は約30%削減できた。
【００４６】
本発明は、要するに、基板の凹凸を利用して局所的に電界を高めることによって、電荷の移動を容易ならしめる記憶装置である。記憶の方法はフローティングゲートあるいは絶縁膜中への電荷注入による実施例を説明したが、電荷の移動は強誘電体膜中の電荷移動による分極であってもよい。
【００４７】
例えば、凹凸のある半導体基板の上に薄い絶縁膜を介して形成した白金電極、すなわち凹凸のある白金電極上の薄いチタンジルコン酸鉛（PZT）の電気分極電圧を下げるためにも本発明は応用できる。強誘電体の膜厚を変えずに、通常3V程度必要な記憶書き込み電圧を2.5V程度に低減できる。
【００４８】
本発明の実施には従来の半導体記憶装置の製造工程に若干の工程を加えるだけですむため、その利点に比べれば製造コストの上昇はごくわずかであり、製品の性能価格比を大幅に改善できる特徴がある。
【００４９】
本発明は汎用的な製造手段として活用できるので、従来のフローティングゲート型あるいは絶縁膜トラップ型に拘らず電界効果を利用する半導体記憶装置全般に適用でき、その製造も容易なので、工業生産における実用的な価値は高い。
【００５０】
半導体製品の高性能化および低価格化に本発明は極めて有効であり、幅広く電子機器産業に貢献することが見込める。
【図面の簡単な説明】
【００５１】
【図１ａ】本発明を実施する半導体記憶装置の主要工程である。
【図１ｂ】本発明を実施する半導体記憶装置の主要工程である。
【図２】本発明の実施による半導体記憶装置の断面構造である。
【図３】本発明の実施による他の実施例を説明する図である。
【図４】本発明を実施する溝形状の例を説明する図である。
【図５】本発明の原理を説明する模式図である。
【図６】本発明の効果を説明するグラフである。
【図７】本発明による半導体記憶装置の回路要素部である。
【図８】図７の構成に於けるセル部の電流電圧特性の説明図である。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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