(57)【要約】【課題】  良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を好適に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタを提供する。【解決手段】  少なくともその上部が主にＳｉからなる半導体で構成された基板１と、基板１の直上に形成された主にＳｉからなるバッファ層である第１の半導体層３と、第１の半導体層３の上面にヘテロ接合するように形成されたヘテロ接合層４を少なくとも有する第２の半導体層４，５と、第２の半導体層４，５上に形成されたゲート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート電極１０と、少なくとも第２の半導体層４，５内に位置しかつ平面視においてゲート電極１０を挟むように形成されたソース領域７及びドレイン領域８と、少なくとも第２の半導体層を貫通して第１の半導体層又は基板に達するように形成されたコンタクトホール３１と、コンタクトホールの底面に露出する第１の半導体層及び基板の少なくともいずれかに接触するように形成された導電体からなるコンタクト１２と、を備える。【選択図】    図２
2007287913.tif 000002
【特許請求の範囲】
【請求項１】
少なくともその上部が主にＳｉからなる半導体で構成された基板の直上に、主にＳｉからなるバッファ層である第１の半導体層を形成する工程Ａと、
前記第１の半導体層の上面にヘテロ接合するヘテロ接合層を少なくとも有するように第２の半導体層を形成する工程Ｂと、
前記第２の半導体層上にゲート絶縁膜を形成する工程Ｃと、
前記ゲート絶縁膜上にゲート電極を形成する工程Ｄと、
少なくとも前記第２の半導体層内に位置しかつ平面視において前記ゲート電極を挟むようにソース領域及びドレイン領域を形成する工程Ｅと、
少なくとも前記第２の半導体層を貫通して前記第１の半導体層又は前記基板に達するコンタクトホールを形成する工程Ｆと、
前記コンタクトホールの底面に露出する前記第１の半導体層及び前記基板の少なくともいずれかに接触するように導電体からなるコンタクトを形成する工程Ｇと、を有する、電界効果型トランジスタの製造方法。
【請求項２】
前記工程Ｆにおいて、前記コンタクトホールが前記第２の半導体層及び第１の半導体層を貫通して前記基板に達するように形成され、
前記工程Ｇにおいて、前記コンタクトが前記基板に接触するように形成される、請求項１に記載の電界効果型トランジスタの製造方法。
【請求項３】
前記工程Ｆにおいて、前記コンタクトホールが前記第１の半導体層に達するように形成され、
前記工程Ｇにおいて、前記コンタクトが少なくとも前記第１の半導体層に接触するように形成される、請求項１に記載の電界効果型トランジスタの製造方法。
【請求項４】
少なくともその上部が主にＳｉからなる半導体で構成された基板と、
前記基板の直上に形成された主にＳｉからなるバッファ層である第１の半導体層と、
前記第１の半導体層の上面にヘテロ接合するように形成されたヘテロ接合層を少なくとも有する第２の半導体層と、
前記第２の半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
少なくとも前記第２の半導体層内に位置しかつ平面視において前記ゲート電極を挟むように形成されたソース領域及びドレイン領域と、
少なくとも前記第２の半導体層を貫通して前記第１の半導体層又は前記基板に達するように形成されたコンタクトホールと、
前記コンタクトホールの底面に露出する前記第１の半導体層及び前記基板の少なくともいずれかに接触するように形成された導電体からなるコンタクトと、
を備えた、電界効果型トランジスタ。
【請求項５】
前記コンタクトが前記基板に接触するように形成されている、請求項４に記載の電界効果型トランジスタ。
【請求項６】
前記コンタクトが少なくとも前記第１の半導体層に接触するように形成されている、請求項４に記載の電界効果型トランジスタ。
【請求項７】
前記第２の半導体層のヘテロ接合層が、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、又はＧｅからなる、請求項４に記載の電界効果型トランジスタ。
【請求項８】
前記第２の半導体層が、前記ヘテロ接合層と該ヘテロ接合層上に形成されたＳｉ層とからなる、請求項４に記載の電界効果型トランジスタ。
【請求項９】
前記基板がＳＯＩ基板であり、前記基板の上部を構成する半導体が、該ＳＯＩ基板の絶縁膜上に形成されたＳｉ上部層である、請求項４に記載の電界効果型トランジスタ。
【請求項１０】
前記基板がバルクのＳｉ基板である、請求項４に記載の電界効果型トランジスタ。
【請求項１１】
前記コンタクトが、前記ゲート電極を前記第１の半導体層に電気的に接続するボディコンタクトである、請求項４に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ及びその製造方法に関し、特に、シリコンとヘテロ接合する材料をチャネルに含むヘテロ接合ＭＩＳ型電界効果型トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来のＭＩＳ型電界効果型トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高性能化を実現するためにＳｉ合金材料をチャネルに導入したトランジスタとして、ヘテロ接合ＭＩＳ型電界効果型トランジスタがある。例えば、歪ＳｉＧｅからなるＳｉ合金材料をチャネルに用いると、ホールの移動度が増大し、電気特性の向上を期待することができる。
【０００３】
図９はこのようなヘテロ接合ＭＩＳ型電界効果型トランジスタの一例（以下、第１の従来例という）の平面視における構造を示す平面図、図１０は、図９のヘテロ接合ＭＩＳ型電界効果型トランジスタの断面構造を示す図であって、（ａ）は図９のXA-XA線に沿った断面（ゲート長方向に沿った断面）を示す断面図、（ｂ）は図９のXB-XB線に沿った断面（ゲート幅方向に沿った断面）を示す断面図である。
【０００４】
図９及び図１０に示すように、第１の従来例では、バルクのＳｉ半導体基板１上に、エピタキシャル成長を用いて、Ｓｉバッファ層３、歪ＳｉＧｅ層４、Ｓｉキャップ層５がこの順に形成されている。Ｓｉキャップ層５及び歪ＳｉＧｅ層４の膜厚は、例えば、それぞれ２ｎｍ及び１０ｎｍとされる。Ｓｉキャップ層５は、薄く形成すると移動度の高いＳｉＧｅ層により多くの電流が流れるので、このような薄い膜厚とされる。これらの各層３，４，５が形成されたＳｉ半導体基板１には素子分離領域２が形成されていて、この素子分離領域によって囲まれた領域において、イオン注入法を用いて不純物がドープされて、ｎ型のボディ領域６、ｐ型のソース領域７、及びｐ型のドレイン領域８が形成されている。Ｓｉキャップ層５の上には、ゲート絶縁膜９を間に挟むようにしてゲート電極１０が形成されている。ゲート電極１０は、ドープポリシリコン層１０ａとシリサイド層１０ｂとで構成されている。ゲート電極１０の側面には、ゲート側壁絶縁膜１５が形成されている。そして、ソース領域７及びドレイン領域８の上には、それぞれ、シリサイドからなるソース電極１３及びドレイン電極１４が形成されている。また、ゲート絶縁膜９を貫通するようにコンタクトホール３１が形成され、このコンタクトホール３１の底部に、シリサイドからなるボディ電極１２が、歪ＳｉＧｅ層４に接触するように形成されている。
【０００５】
このように構成された第１の従来例では、歪ＳｉＧｅ層４とＳｉキャップ層５にチャネルが形成され、このチャネルをホールからなるキャリアが高速で移動するので、高速動作が可能となる。また、ボディ電極１２に電圧を印加することにより、ゲート電圧の閾値（以下閾値電圧という）が変化するので、ボディ電極１２に印加する電圧を、動作時には閾値電圧が低くなりかつ非動作時には閾値電圧が高くなるよう変化させることにより、動作電圧を低減しかつリーク電流を低減することが可能となる。
【０００６】
また、図１１は従来のヘテロ接合ＭＩＳ型電界効果型トランジスタの他の例（以下、第２の従来例という）の断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【０００７】
図１１に示すように、この第２の従来例では、Ｓｉ半導体基板１上に埋め込み酸化膜１６と上部Ｓｉ層１７とがこの順に形成されたＳＯＩ基板上に、第１の従来例と同様にトランジスタが形成されている。この第２の従来例は、バルクのＳｉ半導体基板１上にトランジスタが形成された第１の従来例に比べて、基板容量が小さく、高速動作が可能である。一方、欠点として、ボディ領域６にインパクトイオン化やゲート絶縁膜のトンネル電流に起因するキャリアが蓄積して、基板浮遊効果が発生することがある。
【０００８】
また、第３の従来例として、ヘテロ接合ＭＩＳ型電界効果型トランジスタのゲートとボディを接続してボディバイアスとゲートバイアスを連動して動作させるダイナミックスレッショルドタイプのトランジスタが知られている（例えば特許文献１参照）。この第３の従来例では、ゲート電極とボディ領域とを電気的に接続するためのボディコンタクトを備えている。このボディコンタクトは、Ｓｉチャネル領域２５（Ｓｉキャップ層）に接触するように形成されている。
【０００９】
また、第４の従来例として、ボディ電極がボディ領域に電気的に接続するように形成されてなるヘテロ接合ＭＩＳ型電界効果型トランジスタが知られている（例えば特許文献２参照）。
【特許文献１】特許第３５３０５２１号（特に図１（ｃ）参照）
【特許文献２】ＷＯ  ０３／０６３２５４  Ａ１（特に第１図参照）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の第１乃至第３の従来例のいずれにおいても、良好なボディコンタクトを取ることができず、高抵抗化するという課題が存在していた。また、第４の従来例では、ボディ電極を具体的に何処に形成するか記載されておらず、この課題は解決されていない。
【００１１】
具体的には、第１乃至第２の従来では、ボディコンタクトを得るためのボディ電極１２が、歪みＳｉＧｅ層４上の薄いＳｉキャップ層５の上に形成されており、ボディ電極１２を構成するシリサイド膜を形成するために、熱処理を施した際に、歪みＳｉＧｅ層４中のＧｅが偏析してグレインを形成し、良好なシリサイド膜やオーミック接触を得ることが難しい。例えば、前述のシリサイド膜を形成する場合、Ｓｉキャップ層５上に例えばＮｉ膜やＣｏ膜を形成した後、熱処理を施して、ニッケルシリサイド膜やコバルトシリサイド膜を形成するが、ＮｉやＣｏなどの金属とＳｉやＧｅとの結合エネルギーの差があるために、Ｇｅが偏析したり、シリサイド膜の平坦性が失われたりする問題が発生し、その結果、シリサイド膜が高抵抗化したり、形状不良となる。
【００１２】
このような課題は、Ｓｉ、Ｇｅ、Ｃなどの元素からなるヘテロ接合が基板表面に形成されているときに共通して起こり得る課題であり、ボディ電極を形成する領域に存在するＳｉ、Ｇｅ、Ｃなどの各元素と、ＮｉやＣｏなどの反応させる金属との結合エネルギーの差により、グレインが形成されて発生する。すなわち、ＳｉＧｅ層、ＳｉＧｅＣ層、ＳｉＣ層、Ｇｅ層など（以下、ヘテロ接合層と総称する場合がある）が基板表面に形成される電界効果型トランジスタに起こる共通の課題である。
【００１３】
このような場合、コンタクトが不十分となり、基板電位（正確にはヘテロ接合層の電位）の制御が劣化することになる。また、第２の従来例のように、ＳＯＩ基板上にトランジスタが形成されている場合には、ボディに蓄積されたキャリアをボディ電極１２から引き出すことができずに、基板浮遊効果が発生する。
【００１４】
また、第３の従来例では、第１及び第２の従来例と同様の理由により、ボディコンタクトが高抵抗化したり、形状不良となる。その結果、ボディコンタクトが不十分となり、ボディに所望のバイアスを印加することができずに、動作不良となる。
【００１５】
本発明は、上記従来の課題を解決するためになされたもので、良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を好適に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の電界効果型トランジスタの製造方法は、少なくともその上部が主にＳｉからなる半導体で構成された基板の直上に、主にＳｉからなるバッファ層である第１の半導体層を形成する工程Ａと、前記第１の半導体層の上面にヘテロ接合するヘテロ接合層を少なくとも有するように第２の半導体層を形成する工程Ｂと、前記第２の半導体層上にゲート絶縁膜を形成する工程Ｃと、前記ゲート絶縁膜上にゲート電極を形成する工程Ｄと、少なくとも前記第２の半導体層内に位置しかつ平面視において前記ゲート電極を挟むようにソース領域及びドレイン領域を形成する工程Ｅと、少なくとも前記第２の半導体層を貫通して前記第１の半導体層又は前記基板に達するコンタクトホールを形成する工程Ｆと、前記コンタクトホールの底面に露出する前記第１の半導体層及び前記基板の少なくともいずれかに接触するように導電体からなるコンタクトを形成する工程Ｇと、を有する。
【００１７】
このような構成とすると、第２の半導体層を貫通するようにコンタクトホールを形成することによって、第２の半導体層中のヘテロ接合層に含まれるＧｅ等を確実に除去し、その上で、そのコンタクトホールの底部にコンタクトを形成するので、Ｇｅ等のグレインの形成に起因するコンタクトの高抵抗化や変形を防止することがきる。その結果、良好なボディコンタクトを得ることができ、かつヘテロ接合層の電位を好適に制御することができる。
【００１８】
前記工程Ｆにおいて、前記コンタクトホールが前記第２の半導体層及び第１の半導体層を貫通して前記基板に達するように形成され、前記工程Ｇにおいて、前記コンタクトが前記基板に接触するように形成されてもよい。
【００１９】
前記工程Ｆにおいて、前記コンタクトホールが前記第１の半導体層に達するように形成され、前記工程Ｇにおいて、前記コンタクトが少なくとも前記第１の半導体層に接触するように形成されてもよい。
【００２０】
このような構成とすると、コンタクトが、バッファ層である第１の半導体層に接触するように形成されているので、汚染されている基板と第１の半導体層との界面を避けて、ヘテロ接合層にバイアス電圧を印加することができるため、ヘテロ接合層の電位を的確に制御することができる。
【００２１】
また、本発明の電界効果型トランジスタは、少なくともその上部が主にＳｉからなる半導体で構成された基板と、前記基板の直上に形成された主にＳｉからなるバッファ層である第１の半導体層と、前記第１の半導体層の上面にヘテロ接合するように形成されたヘテロ接合層を少なくとも有する第２の半導体層と、前記第２の半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、少なくとも前記第２の半導体層内に位置しかつ平面視において前記ゲート電極を挟むように形成されたソース領域及びドレイン領域と、少なくとも前記第２の半導体層を貫通して前記第１の半導体層又は前記基板に達するように形成されたコンタクトホールと、前記コンタクトホールの底面に露出する前記第１の半導体層及び前記基板の少なくともいずれかに接触するように形成された導電体からなるコンタクトと、を備える。
【００２２】
このような構成とすると、第２の半導体層を貫通するようにコンタクトホールを形成する際に第２の半導体層中のヘテロ接合層に含まれるＧｅ等が確実に除去され、その上で、そのコンタクトホールの底部にコンタクトが形成されるので、Ｇｅ等のグレインの形成に起因するコンタクトの高抵抗化や変形を防止することがきる。その結果、良好なボディコンタクトを得ることができ、かつヘテロ接合層の電位を好適に制御することができる。
ができる。
【００２３】
前記コンタクトは前記基板に接触するように形成されていてもよい。
【００２４】
前記コンタクトは少なくとも前記第１の半導体層に接触するように形成されていてもよい。
【００２５】
このような構成とすると、コンタクトが、バッファ層である第１の半導体層に接触するように形成されているので、汚染されている基板と第１の半導体層との界面を避けて、ヘテロ接合層にバイアス電圧を印加することができるため、ヘテロ接合層の電位を的確に制御することができる。
【００２６】
前記第２の半導体層のヘテロ接合層が、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、又はＧｅからなっていてもよい。
【００２７】
前記第２の半導体層が、前記ヘテロ接合層と該ヘテロ接合層上に形成されたＳｉ層とからなっていてもよい。
【００２８】
前記基板がＳＯＩ基板であり、前記基板の上部を構成する半導体が、該ＳＯＩ基板の絶縁膜上に形成されたＳｉ上部層であってもよい。
【００２９】
前記基板がバルクのＳｉ基板であってもよい。
【００３０】
前記コンタクトが、前記ゲート電極を前記第１の半導体層に電気的に接続するボディコンタクトであってもよい。
【発明の効果】
【００３１】
本発明は以上に説明したように構成され、ヘテロ接合ＭＩＳ型電界効果型トランジスタ及びその製造方法において、良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を好適に制御可能であるという効果を奏する。
【発明を実施するための最良の形態】
【００３２】
以下に、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果型トランジスタの平面視における構造を示す平面図である。図２は、図１の電界効果型トランジスタの断面構造を示す図であって、（ａ）は図１のIIA-IIA線に沿った断面（ゲート長方向に沿った断面）を示す断面図、（ｂ）は図１のIIB-IIB線に沿った断面（ゲート幅方向に沿った断面）を示す断面図である。
【００３３】
本実施の形態の電界効果型トランジスタは、ヘテロ接合ＭＩＳ型電界効果型トランジスタである。
【００３４】
図１及び図２に示すように、この電界効果型トランジスタは、バルクのＳｉからなるＳｉ半導体基板１を備えている。ここで、本明細書では、説明を簡略化するために、図２においては、Ｓｉ半導体基板を示す符号１は、Ｓｉ半導体基板のうちの、未加工のまま残った領域（ボディ領域６の下方に位置する領域）を指している。しかし、このＳｉ半導体基板１は、この電界効果トランジスタのうちの、次に述べるＳｉバッファ層３より下方に位置する領域で構成されている。
【００３５】
このＳｉ半導体基板１の上に、エピタキシャル成長により、ＳｉからなるＳｉバッファ層３、ＳｉＧｅからなる歪ＳｉＧｅ層４、及びＳｉからなるＳｉキャップ層５がこの順に形成されている。従って、歪ＳｉＧｅ層４は、Ｓｉバッファ層３とＳｉキャップ層５との双方に対してヘテロ接合している。Ｓｉバッファ層３の厚みは、例えば５ｎｍである。歪ＳｉＧｅ層４の厚みは、例えば８ｎｍ程度である。Ｓｉキャップ層５の厚みは、ここでは、２ｎｍである。Ｓｉキャップ層５の厚みは、０．１ｎｍ〜４ｎｍ程度とすることが好ましく、２ｎｍ程度とすることがより好ましい。このような厚みとすると、表面散乱を抑えながら、ホール移動度の高い歪ＳｉＧｅ層４にキャリアを多く蓄積させることができ、電気特性を向上させることができる。
【００３６】
これらの各層（以下、エピタキシャル成長層という）３，４，５が形成されたＳｉ半導体基板１には素子分離領域２が形成されている。この素子分離領域２によって囲まれた領域（以下、活性領域という場合がある）に、ｐ型の不純物がドープされて導電性が付与されたｐ型のソース領域７及びｐ型のドレイン領域８と、ｎ型の不純物がドープされて導電性が付与されたｎ型のボディ領域６が形成されている。ソース領域７及びドレイン領域８の上には、それぞれ、シリサイド層からなるソース電極１３及びドレイン電極１４が形成されている。図１に示すように、ソース領域７とドレイン領域８とは、平面視においてゲート電極１０の両側に（正確にはゲート長方向における両側に）位置するように形成されている。また、ソース領域７からゲート側壁絶縁膜１５の下方領域に延びるようにソースエクステンション４１が形成されかつドレイン領域８からゲート側壁絶縁膜１５の下方領域に延びるようにドレインエクステンション４２が形成されている。なお、簡略化する場合には、ソースエクステンション４１及びドレインエクステンション４２を省略してもよい。そして、このソース領域７及びドレイン領域８は、図２に示すように、Ｓｉ半導体基板１の厚み方向においては、それぞれ、ソース電極１３及びドレイン電極１４の直下からＳｉ半導体基板１の上部に渡るように形成されている。
【００３７】
ボディ領域６は、活性領域内に位置するＳｉ半導体基板１の上部のうちの、ソース領域７及びドレイン領域８を除く部分を占めるように形成されている。
【００３８】
活性領域内のエピタキシャル成長層３〜５のうちの、ソース領域７及びドレイン領域８を除く部分（以下、チャネル領域という）におけるＳｉキャップ層５の上にゲート絶縁膜９が形成され、このゲート絶縁膜９の上にゲート電極１０が形成されている。なお、チャネル領域は、通常、ボディ領域６から拡散するｎ型不純物によって低濃度のｎ型にドープされている。ゲート電極１０は、ｐ型不純物をドープされたポリシリコンからなるドープポリシリコン層１０ａとシリサイド層１０ｂとで構成されている。図１及び図２に示すように、ゲート電極１０の側面には、ゲート側壁絶縁膜１５が形成されている。そして、ソース領域７及びドレイン領域８の上には、それぞれ、シリサイドからなるソース電極１３及びドレイン電極１４が形成されている。
【００３９】
そして、Ｓｉバッファ層３、歪ＳｉＧｅ層４、Ｓｉキャップ層５、及びゲート絶縁膜９を貫通するようにコンタクトホール３１が形成され、このコンタクトホール３１の底部に、シリサイドからなるボディ電極１２が、ボディ層６に接触するように形成されている。ボディ電極１２は、ボディ層６の表層部をシリサイド化して形成されるので、その厚みは設計要件となる。
【００４０】
次に、以上のように構成された電界効果型トランジスタの製造方法を説明する。但し、ボディ電極１２の形成工程以外の工程は公知であるので、ボディ電極１２の形成工程を中心に説明し、それ以外の工程は簡略化して説明する。
【００４１】
図３（ａ）乃至図３（ｋ）は、図１の電界効果型トランジスタの製造工程を示す断面図であって、図３（ａ），（ｂ），（ｄ），（ｆ）〜（ｉ）,（ｋ）はゲート長方向に沿った断面を示す断面図、図３（ｃ），（ｅ），（ｊ）はゲート幅方向に沿った断面を示す断面図である。
【００４２】
まず、図３（ａ）の工程において、Ｓｉ半導体基板１に素子分離領域２を形成し、それにより素子分離領域２で囲まれた活性領域を形成する。
【００４３】
次に、図３（ｂ）の工程において、Ｓｉ半導体基板１にＡｓ又はＰ等のｎ型不純物をイオン注入して活性領域にｎウエル６’を形成する。この際、閾値電圧Ｖｔを制御するためにＢからなるｐ型不純物も適宜イオン注入される。その後、Ｓｉ半導体基板１をアニールしてｎウエル６’を活性化する。
【００４４】
次に、図３（ｃ）の工程において、Ｓｉ半導体基板１の表面に選択成長用のマスク層５０を形成する。このマスク層５０は、ＳｉＯ２からなる堆積層、熱酸化層等で構成される。また、このマスク５０は、活性領域に開口を有し、かつ、この活性領域中の、ボディ電極用のコンタクトホールを形成すべき領域（コンタクトホール形成領域という）を覆うように形成される。
【００４５】
次に、図３（ｄ）及び図３（ｅ）の工程において、このようにマスクが形成されたＳｉ半導体基板１に、ＣＶＤ法により、Ｓｉバッファ層３、歪ＳｉＧｅ層４、及びＳｉキャップ層５を順にエピタキシャル成長させ、その後マスク層５０を除去する。これにより、活性領域の上に、Ｓｉバッファ層３、歪ＳｉＧｅ層４、及びＳｉキャップ層５（エピタキシャル成長層３〜５）が形成される。一方、コンタクトホール形成領域の絶縁層上にはエピタキシャル成長層３〜５が形成されず、コンタクトホール３１’が形成される。
【００４６】
次に、図３（ｆ）の工程において、Ｓｉ半導体基板１の全表面に、ＣＶＤ法により、ゲート絶縁膜９ａ’とポリシリコン膜１０ａ’とを順次堆積する。
【００４７】
次に、図３（ｇ）の工程において、ＣＶＤ法により、Ｓｉ半導体基板１の全表面にＴＥＯＳ層（ＴＥＯＳによるＳｉＯ２層）５１を形成し、これをリソグラフィにより所定形状にパターニングする。これにより、ゲート電極を形成すべき領域の上にＴＥＯＳ層５１が残置される。そして、このＴＥＯＳ層５１をマスクとして、ドライエッチングを遂行することにより、ＴＥＯＳ層５１が残置された部分以外のゲート絶縁膜９’及びポリシリコン膜１０ａ’を除去する。これにより、ゲート絶縁膜９と、ゲート電極１０のポリシリコン層１０ａが形成される。
【００４８】
次に、図３（ｈ）の工程において、ソースドレイン領域を形成しない領域をレジストでマスクし、Ｂからなるｐ型不純物をＳｉ半導体基板１にイオン注入する。また、図示しないが、短チャネル効果を抑制するために、Ａｓからなるｎ型不純物をゲート下部の領域を狙って、斜め方向にポケット注入する。これにより、エピタキシャル成長層３〜５の、平面視におけるゲート電極１０のポリシリコン層１０ａの両側に、所定の深さに渡って、ソースエクステンション領域４１’及びドレインエクステンション領域４２’が形成される。
【００４９】
次に、図３（ｉ）の工程において、Ｓｉ半導体基板１の表面に、ＣＶＤ法により絶縁膜を堆積し、これを等方性エッチングすることによりゲート電極１０のポリシリコン層１０ａ及びＴＥＯＳ層５１の側面にゲート側壁絶縁膜１５を形成する。このとき、ゲート側壁絶縁膜１５はコンタクトホール３１’の側壁にも形成される。その後、ソースドレイン領域を形成しない領域をレジストでマスクし、Ｂからなるｐ型不純物をＳｉ半導体基板１にイオン注入する。その後、Ｓｉ半導体基板１をアニールして、イオンを注入された領域を活性化する。これにより、エピタキシャル成長層３〜５の、平面視におけるゲート側壁絶縁膜１５の両側に、所定の深さに渡って、ソース領域７及びドレイン領域８が形成される。また、ゲート側壁絶縁膜１５の直下にソースエクステンション４１及びドレインエクステンション４２が形成される。また、ｎウエル６’のうち、ソース領域７及びドレイン領域８が形成されなかった領域がボディ領域６となる。また、エピタキシャル成長層３，４，５のうち、ゲート電極１０のポリシリコン層１０ａでマスクされた領域がチャネル領域となる。このチャネル領域は、アニールによりボディ領域６からｎ型不純物が拡散して、低濃度のｎ型にドープされる。また、ゲート電極のポリシリコン１０ａが、注入されたｐ型不純物によりｐ型にドープされる。
【００５０】
次に、図３（ｊ）及び図３（ｋ）の工程において、ゲート電極上のＴＥＯＳ層５１を所定のエッチングにより除去する。
【００５１】
次いで、Ｓｉ半導体基板１の表面に、例えば、ニッケルをスパッタ法で１５ｎｍ蒸着し、その後、Ｓｉ半導体基板１に、５５０℃で１５分間熱処理を施す。これにより、ソース領域７、ドレイン領域８、ゲート電極のドープポリシリコン層１０ａ、及びコンタクトホール３１に露出するボディ領域６の各々の表層部において、ニッケルとシリコンとが合金化されてニッケルシリサイド膜が形成される。このシリサイド膜が、それぞれ、ソース電極１３、ドレイン電極１４、ゲート電極１０のシリサイド層１０ｂ、及びボディ電極１２（図2（ｂ）参照）を構成する。これにより、ゲート電極１０は、ドープポリシリコン層１０ａとシリサイド層１０ｂとで構成されたものとなる。なお、このシリサイド化処理においては、ニッケル以外にも、例えば、コバルトを用いてコバルトシリサイド膜を形成してもよい。
【００５２】
次に、以上のように構成され製造された電界効果型トランジスタの動作を簡単に説明する。
【００５３】
本実施の形態の電界効果型トランジスタは、ゲート電極１０とボディ電極１２との間に閾値電圧以上の電圧が印加されるとドレイン電流が流れる（動作する）。この動作時において、歪ＳｉＧｅ層４とＳｉキャップ層５にチャネルが形成され、このチャネルをホールからなるキャリアが高速で移動する。よって、高速動作が可能となる。また、ボディ電極１２に印加する電圧を、動作時には閾値電圧が低くなりかつ非動作時には閾値電圧が高くなるよう変化させることにより、動作電圧を低減しかつリーク電流を低減することが可能となる。さらに、本実施の形態では、エピタキシャル成長層３〜５を形成する際に、ボディ電極１２を形成すべき領域にエピタキシャル成長層３〜５を形成しないようにして、ボディ領域６に達するコンタクトホール３１を形成し、そのコンタクトホール３１の底部にボディ電極１２を形成する。従って、ボディ電極１２を形成する際に、Ｇｅの偏析によるグレインの形成を防ぐことができ、抵抗が小さい良好なシリサイド電極が形成できる。また、シリサイド膜の平坦性が良く、形状不良をおこしにくい。したがって、ボディ電位の制御を改善することができる。また、コンタクトホール３１の側壁にもゲート側壁絶縁膜が形成されているので、シリサイド電極形成時に側壁のＳｉＧｅ層のＧｅとの反応がなく、形状不良がおこりにくい。
【００５４】
次に、本実施の形態の変形例を説明する。
［変形例１］
本変形例では、図１の電界効果型トランジスタの製造方法において、コンタクトホール３１の形成方法を変形したものである。
【００５５】
具体的には、図３（ｃ）の工程において、活性領域の全面に渡ってエピタキシャル成長層３〜５を形成し、その後、適宜なタイミングで、エピタキシャル成長層３〜５をエッチングにより除去して、ボディ領域６の表面に達するコンタクトホール３１を形成する。例えば図３（ｄ）の工程において、エピタキシャル成長した後、Ｓｉ半導体基板１の全面にボディ電極１２を形成すべき部分に開口を有するレジスト膜を形成し、これをマスクとしてエッチングを行うことによって、当該開口の部分にコンタクトホール３１を形成する。すなわち、このエッチングにより、ゲート絶縁膜９からＳｉバッファ層３までの各層９，５，４，３が除去される。これを、ウエットエッチングにより行う場合には、例えば、HNO3:H2O:HF=40：20：5のエッチング溶液が用いられる。このウェットエッチングによれば、歪ＳｉＧｅ層４のエッチング速度がボディ領域６（Ｓｉ層）のエッチング速度よりもおよそ１０倍強速いので、これを選択的に除去することができる。また、これを、ドライエッチングにより行う場合は、除去すべき層の合計厚に応じて、時間によりエッチング量を制御することにより、適切にエッチングを行うことができる。
【００５６】
また、このエッチングによるコンタクトホール３１の形成を、図３（ｇ）の工程におけるゲート電極の形成の後又は図３（ｉ）の工程におけるゲート側壁絶縁膜１５の形成の前に行ってもよい。
【００５７】
このような変形例によっても、上述のエッチングにより、Ｇｅを含有する歪ＳｉＧｅ層４を除去しているので、ボディ電極１２を形成する際に、Ｇｅの偏析によるグレインの形成を防ぐことができ、抵抗が小さい良好なシリサイド電極が形成できる。また、シリサイド膜の平坦性が良く、形状不良をおこしにくい。また、コンタクトホール形成後にゲート側壁絶縁膜を形成することで、ヘテロ接層の断面が絶縁膜で覆われ、シリサイド工程でGeが混入しないので、形状不良をおこしにくい。
したがって、ボディ電位の制御を改善することができる。
（実施の形態２）
図４は本発明の実施の形態２に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面）を示す断面図である。
【００５８】
本実施の形態の電界効果型トランジスタでは、コンタクトホール３１がＳｉバッファ層３の表面に達するように形成されている。そして、このＳｉバッファ層３の表層部がシリサイド化されて、そのシリサイド膜からなるボディ電極１２が形成されている。このボディ電極１２は、シリサイド化によって形成するため、Ｓｉバッファ層３の厚みが薄い場合にはＳｉバッファ層３のみならずボディ領域にも達する場合があるが、それでも構わない。これ以外の点は、実施の形態１と同様である。
【００５９】
また、本実施の形態の電界効果型トランジスタの製造方法は、コンタクトホール３１及びボディ電極１２が上述のように形成される他は、実施の形態１の変形例１と同じである。なお、コンタクトホール３１を形成するためのウェットエッチングにおいては、歪ＳｉＧｅ層４のエッチング速度がＳｉバッファ層３のエッチング速度よりもおよそ１０倍強速いので、これを選択的に除去することができる。また、エッチング時間を制御することによっても的確に歪ＳｉＧｅ槽を選択的に除去することができる。
【００６０】
ところで、一般に、電界効果型トランジスタを製造する場合においては、Ｓｉ半導体基板１の上面（ボディ領域６の上面）にＳｉバッファ層３以上の層がエピタキシャル成長されることから、Ｓｉ半導体基板１の上面とＳｉバッファ層３との界面は汚染されている。このため、ボディ領域６に直接ボディ電極１２を形成すると、ボディ領域６の上面とＳｉバッファ層３との界面を介して、歪ＳｉＧｅ層４にバイアス電圧が印加されるため、歪ＳｉＧｅ層（ヘテロ接合層）４の電位を的確に制御することができない。しかし、本実施の形態によれば、汚染されているボディ領域６とＳｉバッファ層３との界面を避けて、歪ＳｉＧｅ層４にバイアス電圧を印加することができる。このため、歪ＳｉＧｅ層４の電位を的確に制御することができる。
【００６１】
次に、本実施の形態の変形例を説明する。
［変形例２］
図５は、本実施の形態の変形例２に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【００６２】
図５に示すように、本変形例の電界効果型トランジスタは、図４の電界効果型トランジスタにおいて、Ｓｉキャップ層５を省略したものである。このように、Ｓｉキャップ層をなくすことで、より多くのキャリアを歪ＳｉＧｅ層４に蓄積することが可能となり、電流駆動力を向上させることができる。
［変形例３］
図６は、本実施の形態の変形例３に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【００６３】
図６に示すように、本変形例の電界効果型トランジスタは、図４の電界効果型トランジスタにおいて、歪ＳｉＧｅ層４が、間にＳｉ層１９を挟むようにして、２層形成されている。Ｓｉ層１９の厚みは、ここでは、３ｎｍである。
【００６４】
このように、歪ＳｉＧｅ層４を２層にすることで、ダブルチャネル化が可能となり、ドレイン電流を増やすことができる。
（実施の形態３）
図７は、本発明の実施の形態３に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。図７において、図４と同一符号は、同一又は相当する部分を示す。
【００６５】
図７に示すように、本実施の形態では、図４のバルクのＳｉからなるＳｉ半導体基板１に代えて、ＳＯＩ基板からなるＳｉ半導体基板１が用いられている。その他の点は実施の形態２と同様である。なお、図７においては、ＳＯＩ基板（Ｓｉ半導体基板）を示す符号１は、ＳＯＩ基板のうちの、未加工のまま残った領域を指している。しかし、このＳＯＩ基板１は、この電界効果トランジスタのうちの、Ｓｉバッファ層３より下方に位置する領域で構成されている。
【００６６】
具体的には、ＳＯＩ基板からなるＳｉ半導体基板１は、未加工のまま残った領域上に、埋め込み酸化膜１６と上部Ｓｉ層１７とが形成されて構成されている。
【００６７】
そして、この上部Ｓｉ層１７に、Ｓｉバッファ層３、歪ＳｉＧｅ層４、及びＳｉキャップ層５がエピタキシャル成長により形成されている。そして、Ｓｉ半導体基板１の上部Ｓｉ層１７がｎ型不純物を注入されてｎ型にドープされている。すなわち、本実施の形態では、上部Ｓｉ層１７が、実施の形態２の電界効果型トランジスタにおけるｎウエルと同じ役割を果たしている。また、素子分離領域２は、Ｓｉ半導体基板１の埋め込み酸化膜１６の表面に達する深さに形成されている。その他の点は実施の形態２と同様である。
【００６８】
このように構成された本実施の形態の電界効果型トランジスタによれば、ボディに蓄積するキャリアを速やかにボディ電極１２に引き出すことができるので、基板浮遊効果を抑制し、素子を安定して動作させることが可能となる。
（実施の形態４）
図８は、本発明の実施の形態４に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。図８において、図７と同一符号は、同一又は相当する部分を示す。
【００６９】
本実施の形態の電界効果型トランジスタは、ダイナミックスレッショルドタイプの電界効果型トランジスタである。
【００７０】
本実施の形態の電界効果型トランジスタは、実施の形態３の電界効果型トランジスタにおいて、コンタクトホール３１がゲート電極１０の端部の下面からＳｉバッファ層３の表層部に到るように形成され、このコンタクトホール３１を埋めるようにボディコンタクト１８が形成されている。これにより、ゲート電極１０とＳｉバッファ層３とがボディコンタクト１８によって電気的に接続されている。ボディコンタクト１８は、Ａｌ等の導電材料で構成されている。その他の点は実施の形態３と同様である。
【００７１】
このように構成された本実施の電界効果型トランジスタによれば、ボディコンタクト１８が形成される領域のＧｅ（歪ＳｉＧｅ層４）が除去されているので、Ｇｅが偏析することなくグレインが発生せず、低抵抗で良好なボディコンタクト１８が形成できる。したがって、ボディ電位の制御を改善することができる。よって、ダイナミックスレッショルド動作時のボディバイアスを安定して印加することができる。また、ボディに蓄積するキャリアを速やかに電極（ゲート電極）に引き出すことができるので、基板浮遊効果を抑制し、素子を安定して動作させることが可能となる。
【００７２】
なお、上記では、ボディコンタクト１８を、コンタクトホール３１を埋める導電体で構成したが、これをＳｉバッファ層３上に形成したシリサイド膜とコンタクトホール３１を埋める配線材料とで構成してもよい。
【００７３】
なお、実施の形態３及び４において、実施の形態１と同様に、コンタクトホール３１をボディ領域６の表面に達するように形成し、ボディ領域６の表層部にシリサイド膜からなるボディ電極１２又はボディコンタクト１８を形成してもよい。
【００７４】
また、実施の形態２乃至４において、ボディ電極１２又はボディコンタクト１８が形成されるＳｉバッファ層３は、その不純物濃度を適宜選択可能である。
【００７５】
また、実施の形態１乃至４において、ゲート電極１０の材料としては、上述のドープされたシリコンの他、ＴｉＮ、Ｗ、Ａｌ、ＴａＮ、ニッケルシリサイドなどを用いることができる。
【００７６】
また、実施形態１乃至４では、ヘテロ接合層をＳｉＧｅ層で構成したが、これをＳｉＧｅＣ層、ＳｉＣ層、Ｇｅ層等の、Ｓｉ、Ｇｅ、Ｃなどの元素を組み合わせてＳｉ層とヘテロ接合する層で構成してもよい。このように構成しても、実施の形態１乃至４と同様の効果が得られる。
【産業上の利用可能性】
【００７７】
本発明の電界効果型トランジスタは、良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を的確に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタ等として有用であり、特に、微細なデザインルールの集積回路用トランジスタ又はＣＭＯＳ回路用トランジスタ等として有用である。
【００７８】
また、本発明の電界効果型トランジスタの製造方法は、良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を的確に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタ等の製造方法として有用であり、特に、微細なデザインルールの集積回路用トランジスタ又はＣＭＯＳ回路用トランジスタ等の製造方法として有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１に係る電界効果型トランジスタの平面視における構造を示す平面図である。
【図２】図１の電界効果型トランジスタの断面構造を示す図であって、（ａ）は図１のIIA-IIA線に沿った断面を示す断面図、（ｂ）は図１のIIB-IIB線に沿った断面を示す断面図である。
【図３（ａ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図３（ｂ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図３（ｃ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート幅方向に沿った断面を示す断面図である。
【図３（ｄ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図３（ｅ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート幅方向に沿った断面を示す断面図である。
【図３（ｆ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図３（ｇ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図３（ｈ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図３（ｉ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図３（ｊ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート幅方向に沿った断面を示す断面図である。
【図３（ｋ）】図１の電界効果型トランジスタの製造工程を示す断面図であって、ゲート長方向に沿った断面を示す断面図である。
【図４】本発明の実施の形態２に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【図５】本発明の実施の形態２の変形例２に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【図６】本発明の実施の形態２の変形例３に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【図７】本発明の実施の形態３に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【図８】本発明の実施の形態４に係る電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【図９】第１の従来例のヘテロ接合ＭＩＳ型電界効果型トランジスタの平面視における構造を示す平面図である。
【図１０】図９のヘテロ接合ＭＩＳ型電界効果型トランジスタの断面構造を示す図であって、（ａ）は図９のXA-XA線に沿った断面（ゲート長方向に沿った断面）を示す断面図、（ｂ）は図９のXB-X線に沿った断面（ゲート幅方向に沿った断面）を示す断面図である。
【図１１】第２の従来例のヘテロ接合ＭＩＳ型電界効果型トランジスタの断面構造を示す図であって、（ａ）はゲート長方向に沿った断面を示す断面図、（ｂ）はゲート幅方向に沿った断面を示す断面図である。
【符号の説明】
【００８０】
１    Ｓｉ半導体基板 
２    素子分離領域 
３    Ｓｉバッファ層 
４    歪ＳｉＧｅ層
５    Ｓｉキャップ層 
６    ボディ領域
７    ソース領域
８    ドレイン領域
９    ゲート絶縁膜 
１０  ゲート電極
１０ａ  ドープポリシリコン層
１０ｂ  シリサイド層 
１２  ボディ電極 
１３  ソース電極 
１４  ドレイン電極 
１５  ゲート側壁絶縁膜
１６  埋め込み酸化膜 
１７  上部Ｓｉ層 
１８  ボディコンタクト 
１９  Ｓｉ層 
３１  コンタクトホール
４１  ソースエクステンション
４２  ドレインエクステンション
５０  マスク層
５１  ＴＥＯＳ層  
【図１】
2007287913.tif 000003
【図２】
2007287913.tif 000004
【図３（ａ）】
2007287913.tif 000005
【図３（ｂ）】
2007287913.tif 000006
【図３（ｃ）】
2007287913.tif 000007
【図３（ｄ）】
2007287913.tif 000008
【図３（ｅ）】
2007287913.tif 000009
【図３（ｆ）】
2007287913.tif 000010
【図３（ｇ）】
2007287913.tif 000011
【図３（ｈ）】
2007287913.tif 000012
【図３（ｉ）】
2007287913.tif 000013
【図３（ｊ）】
2007287913.tif 000014
【図３（ｋ）】
2007287913.tif 000015
【図４】
2007287913.tif 000016
【図５】
2007287913.tif 000017
【図６】
2007287913.tif 000018
【図７】
2007287913.tif 000019
【図８】
2007287913.tif 000020
【図９】
2007287913.tif 000021
【図１０】
2007287913.tif 000022
【図１１】
2007287913.tif 000023