(57)【要約】【課題】スタックセル型キャパシタ形成方法において、スタックセル底部が角型の形状となり、またライナー窒化膜がサイドエッチされ、キャパシタ電極層やキャパシタ絶縁膜層のカバレッジ悪化し、電界集中のウィークスポットが形成されることを防ぐ。【解決手段】キャパシタ下部電極１２１形成前に、深さ方向によってドライエッチングレートが低くなる原子層蒸着で成膜されたシリコン窒化膜を用い、キャパシタ下部電極とスタックセル側壁の間に、上部が正の曲率を有し、下部が負の曲率を有する形状のサイドウォール１１９を形成する。これにより、スタックセル底部が角型の形状とならず、またライナー窒化膜１１４がサイドエッチされないので、電界集中のウィークスポットが形成されないため、キャパシタ信頼性を向上できる。【選択図】図１１
2007134435.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けた層間絶縁膜と、
前記層間絶縁膜を選択的に開口したスタックセルと、
前記スタックセルの内部に順に設けたキャパシタ下部電極、キャパシタ誘電膜およびキャパシタ上部電極からなるスタック型キャパシタとを有する半導体装置であって、
前記キャパシタ下部電極と前記スタックセル側壁の間に、上部が正の曲率を有し、下部が負の曲率を有する形状のサイドウォールを形成したことを特徴とする半導体装置。
【請求項２】
前記サイドウォールは、シリコン窒化膜からなり、この膜の深さ方向に対する窒素／シリコン比が連続的又は段階的に大きくなる請求項１記載の半導体装置。
【請求項３】
前記窒素／シリコン比は、膜の深さ方向に対して１．０から１．２５に変わる請求項２記載の半導体装置。
【請求項４】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に開口してスタックセルを形成する工程と、
前記スタックセルが形成された前記半導体基板上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜をドライエッチングして前記スタックセルの側壁にサイドウォールを形成する工程と、
前記サイドウォールが形成された前記スタックセルの内部にキャパシタ下部電極、キャパシタ誘電膜およびキャパシタ上部電極を順に形成する工程とを含み、
前記シリコン窒化膜は、原子層蒸着を用いて、１サイクル毎のシリコンソースガスに対する窒素ソースガスのパージ時間比を連続的又は段階的に減少させて成膜することを特徴とする半導体装置の製造方法。
【請求項５】
前記パージ時間比は、１０倍から２分の１倍に変わる請求項４記載の半導体装置の製造方法。
【請求項６】
前記シリコン窒化膜は、深さ方向に対して窒素／シリコン比が大きくなることにより、この膜のエッチングレートが深さ方向に対して１０倍から１倍に小さくなるドライエッチングを行って前記サイドウォール下部に負の曲率を与える請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体基板と前記層間絶縁膜の間にライナー窒化膜を形成する工程をさらに含み、
前記サイドウォールを形成する工程では、前記シリコン窒化膜をエッチングすると共に連続して前記ライナー窒化膜をエッチングする請求項４，５または６記載の半導体装置の製造方法。
【請求項８】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を選択的に開口してスタックセルを形成する工程と、
前記スタックセルが形成された前記半導体基板上に下層膜と上層膜からなる積層膜を形成する工程と、
前記積層膜をドライエッチングして前記スタックセルの側壁に前記下層膜からなるサイドウォールを形成する工程と、
前記サイドウォールが形成された前記スタックセルの内部にキャパシタ下部電極、キャパシタ誘電膜およびキャパシタ上部電極を順に形成する工程とを含み、
前記積層膜を形成する工程では、前記ドライエッチングに対して前記上層膜は低耐性層であり、前記下層膜は高耐性層であることを特徴とする半導体装置の製造方法。
【請求項９】
前記積層膜を形成する工程は、前記下層膜になるシリコン膜を形成する工程と、前記シリコン膜の表面をプラズマ酸化して前記上層膜になるシリコン酸化膜を形成する工程とからなり、
前記サイドウォールを形成する工程は、シリコン酸化膜／シリコン膜の選択比が１０倍以上になるドライエッチングを行って前記サイドウォール下部に負の曲率を与える請求項８記載の半導体装置の製造方法。
【請求項１０】
前記積層膜を形成する工程は、ＣＶＤを用いて、前記下層膜になるシリコン窒化膜を形成する工程と、前記上層膜になるシリコン酸化膜を形成する工程とからなり、
前記サイドウォールを形成する工程は、シリコン酸化膜／シリコン窒化膜の選択比が１０倍以上になるドライエッチングを行って前記サイドウォール下部に負の曲率を与える請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭなどのキャパシタ素子の電気的性能の向上を図る技術に係り、特にキャパシタ下部電極付近の構造の改良を図った半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の加工寸法の微細化に伴い、電荷蓄積用の容量素子を有するＤＲＡＭメモリセルの高集積化が進み、メモリセル面積は縮小されてきている。
【０００３】
一般的に、ＤＲＡＭメモリセルは、下部電極と上部電極の間にキャパシタ誘電膜を形成し、そのキャパシタ容量はキャパシタ誘電膜の誘電率と向かい合った２つの電極からなる有効キャパシタ面積とに比例し、キャパシタ誘電膜の厚さに反比例する。
【０００４】
キャパシタメモリセル面積が縮小されるとキャパシタ容量を確保することが困難になるため、例えば、デザインルールが１３０ｎｍ世代では、キャパシタセル形状をシリンダ型、コンケーブ型などと呼ばれる３次元形状とし、さらに下部電極にＨＳＧ（Hemi Spherical Grain）技術を用い、キャパシタ有効面積を広げていた。また、キャパシタ誘電膜には高誘電率材料であるタンタルオキサイド（Ｔａ２Ｏ５）やＢＳＴ（ＢａＳｒＴｉＯ３）を用いて、所望のキャパシタ容量を実現させていた。
【０００５】
デザインルールが９０ｎｍ世代以降、プロセス温度の低温化、セル面積の更なる縮小に伴い、ＨＳＧ技術を用いられることは少なくなり、上下電極にチタンナイトライド（ＴｉＮ）やルテニウム（Ｒｕ）を用いるＭＩＭ（Metal-Insulator-Metal）キャパシタ構造が主流となった。
【０００６】
図２８〜３４を用いてＭＩＭキャパシタ形成プロセスの一例を示す。図２８〜３４に示されるＤＲＡＭセルはスタック構造を有するキャパシタ素子を備えている。
【０００７】
まず、半導体基板５０の拡散層へと続くタングステンプラグ５１が形成された絶縁膜上に、シリコン窒化膜５２及び酸化シリコン膜５３を堆積させる（図２８）。次に、フォトレジスト（図示せず）を塗布し、スタックセルを形成する場所を露光することによりフォトレジストを開口させる。そして、シリコン酸化膜とシリコン窒化膜の選択性を持つガスを用いてシリコン酸化膜５３をドライエッチングする。続けて、シリコン窒化膜５２をドライエッチングすることによってタングステンプラグ表面が露出するようにスタックセル５４を形成する（図２９）。
【０００８】
次に、例えば、テトラジメチルアミノチタン（ＴＤＭＡＴ）を用いてＴｉＮ５５を２０ｎｍ堆積させる（図３０）。この後、全面にフォトレジストを塗布し、全面露光することによって、セル内部をフォトレジスト５６で埋め込む（図３１）。さらに、全面ドライエッチングすることによって、セル内部以外のＴｉＮを除去した後、セル内部に残っているレジストを洗浄にて除去し、キャパシタ下部電極５７を形成する（図３２）。
【０００９】
次に、キャパシタ誘電膜５８、例えばアルミニウムハフニウムオキサイド（ＡｌＨｆＯ）を原子層蒸着（ＡＬＤ：Atomic Layer Deposition）で形成し、続けてＴｉＮを用いて上部電極５９を形成する（図３３）。
【００１０】
最後に、リソグラフィー技術及びエッチング技術により、周辺回路領域の上部電極５９及びキャパシタ誘電膜５８を除去しＭＩＭ構造のＤＲＡＭキャパシタを形成する（図３４）。
【特許文献１】特開２０００−１５６３７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の従来技術では、図３５のように、スタックセル形成時のドライエッチングにより、スタックセル底が角型になると、キャパシタ下部電極５７も鋭角な形状となり、続いてキャパシタ誘電膜５８、上部電極５９においても尖部が形成されるため、角部６１のような電界集中部が形成され、平面型の電極を形成した場合と比較してキャパシタリーク電流が増大する。
【００１２】
また、スタックセル形成後、タングステンプラグ最表面をアルゴンスパッタや三フッ化窒素を用いた洗浄工程や、ドライエッチング時の副生成物を除去する目的で、フッ酸を用いた洗浄を繰り返すことによって、図３６に示すように、ライナー窒化膜５２にサイドエッチ６２が発生する。図３７に示すように、サイドエッチが起こったままキャパシタ下部電極５７等を成膜するとカバレッジ悪化や電界集中部を生むことから信頼性悪化につながる。
【００１３】
したがって、本発明の目的は、スタックセル、シリンダーセルと呼ばれる柱状または円筒形状のキャパシタを有する半導体装置において、キャパシタセル底部におけるキャパシタ形成膜のカバレッジを改善し、電界集中を緩和しキャパシタの信頼性を向上する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために本発明の請求項１記載の半導体装置は、半導体基板上に設けた層間絶縁膜と、前記層間絶縁膜を選択的に開口したスタックセルと、前記スタックセルの内部に順に設けたキャパシタ下部電極、キャパシタ誘電膜およびキャパシタ上部電極からなるスタック型キャパシタとを有する半導体装置であって、前記キャパシタ下部電極と前記スタックセル側壁の間に、上部が正の曲率を有し、下部が負の曲率を有する形状のサイドウォールを形成した。
【００１５】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記サイドウォールは、シリコン窒化膜からなり、この膜の深さ方向に対する窒素／シリコン比が連続的又は段階的に大きくなる。
【００１６】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記窒素／シリコン比は、膜の深さ方向に対して１．０から１．２５に変わる。
【００１７】
請求項４記載の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的に開口してスタックセルを形成する工程と、前記スタックセルが形成された前記半導体基板上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜をドライエッチングして前記スタックセルの側壁にサイドウォールを形成する工程と、前記サイドウォールが形成された前記スタックセルの内部にキャパシタ下部電極、キャパシタ誘電膜およびキャパシタ上部電極を順に形成する工程とを含み、前記シリコン窒化膜は、原子層蒸着を用いて、１サイクル毎のシリコンソースガスに対する窒素ソースガスのパージ時間比を連続的又は段階的に減少させて成膜する。
【００１８】
請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、前記パージ時間比は、１０倍から２分の１倍に変わる。
【００１９】
請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、前記シリコン窒化膜は、深さ方向に対して窒素／シリコン比が大きくなることにより、この膜のエッチングレートが深さ方向に対して１０倍から１倍に小さくなるドライエッチングを行って前記サイドウォール下部に負の曲率を与える。
【００２０】
請求項７記載の半導体装置の製造方法は、請求項４，５または６記載の半導体装置の製造方法において、前記半導体基板と前記層間絶縁膜の間にライナー窒化膜を形成する工程をさらに含み、前記サイドウォールを形成する工程では、前記シリコン窒化膜をエッチングすると共に連続して前記ライナー窒化膜をエッチングする。
【００２１】
請求項８記載の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を選択的に開口してスタックセルを形成する工程と、前記スタックセルが形成された前記半導体基板上に下層膜と上層膜からなる積層膜を形成する工程と、前記積層膜をドライエッチングして前記スタックセルの側壁に前記下層膜からなるサイドウォールを形成する工程と、前記サイドウォールが形成された前記スタックセルの内部にキャパシタ下部電極、キャパシタ誘電膜およびキャパシタ上部電極を順に形成する工程とを含み、前記積層膜を形成する工程では、前記ドライエッチングに対して前記上層膜は低耐性層であり、前記下層膜は高耐性層である。
【００２２】
請求項９記載の半導体装置の製造方法は、請求項８記載の半導体装置の製造方法において、前記積層膜を形成する工程は、前記下層膜になるシリコン膜を形成する工程と、前記シリコン膜の表面をプラズマ酸化して前記上層膜になるシリコン酸化膜を形成する工程とからなり、前記サイドウォールを形成する工程は、シリコン酸化膜／シリコン膜の選択比が１０倍以上になるドライエッチングを行って前記サイドウォール下部に負の曲率を与える。
【００２３】
請求項１０記載の半導体装置の製造方法は、請求項８記載の半導体装置の製造方法において、前記積層膜を形成する工程は、ＣＶＤを用いて、前記下層膜になるシリコン窒化膜を形成する工程と、前記上層膜になるシリコン酸化膜を形成する工程とからなり、前記サイドウォールを形成する工程は、シリコン酸化膜／シリコン窒化膜の選択比が１０倍以上になるドライエッチングを行って前記サイドウォール下部に負の曲率を与える。
【発明の効果】
【００２４】
本願発明の請求項１記載の半導体装置によれば、キャパシタ下部電極とスタックセル側壁の間に、上部が正の曲率を有し、下部が負の曲率を有する形状のサイドウォールを形成したので、このサイドウォールの形状がキャパシタセル底部で丸みを帯びている。このため、キャパシタ下部電極の角部が形成されないような構造となり、キャパシタ底部での電界集中が緩和されキャパシタセルリーク電流の低減、キャパシタ誘電膜の絶縁破壊防止などの信頼性の向上を図ることができる。また、スタックセル側壁にサイドウォールを形成することによって、セル形成のための半導体基板と層間絶縁膜の間に形成されるライナー窒化膜等に洗浄などによるサイドエッチが起こることを防止できる。このため、キャパシタセル底部におけるキャパシタ形成膜のカバレッジを改善することができる。
【００２５】
請求項２では、サイドウォールは、シリコン窒化膜からなり、この膜の深さ方向に対する窒素／シリコン比が連続的又は段階的に大きくなるので、ドライエッチングレートが深さ方向に対して減少していく窒化膜を形成することができ、深さ方向に対してエッチングレートが異なることから、上部は正の曲率に丸みを帯び、下部は負の曲率に丸みを帯びたサイドウォールを形成することができる。
【００２６】
請求項３では、窒素／シリコン比は、膜の深さ方向に対して１．０から１．２５に変わるため、膜の深さ方向に対しドライエッチングレートが減少する窒化膜となる。
【００２７】
本発明の請求項４記載の半導体装置の製造方法によれば、シリコン窒化膜は、原子層蒸着を用いて、１サイクル毎のシリコンソースガスに対する窒素ソースガスのパージ時間比を連続的又は段階的に減少させて成膜するので、深さ方向に対してエッチングレートが異なるシリコン窒化膜を用いてサイドウォールを形成することができる。つまり、１層毎のシリコン−窒素結合数が異なるため、ドライエッチングレートが段階的又は連続的に変化する窒化膜が形成される。従って、キャパシタセル側壁のサイドウォールは、上記の窒化膜を成膜した後、異方性の高いドライエッチングを行い形成するから、このように形成されたサイドウォール下部は丸みを帯びるため下部電極の角部が形成されないような構造となる。このため、キャパシタセル底部での電界集中を緩和し、キャパシタセルリーク電流の低減、キャパシタ誘電膜の絶縁破壊防止などの信頼性を向上させることができる。
【００２８】
請求項５では、パージ時間比は、１０倍から２分の１倍に変わるので、１サイクルに成膜される薄層中の窒素／シリコンの比を１．０〜１．２５程度まで変化し、膜の深さ方向に対しドライエッチングレートが減少する窒化膜となる。
【００２９】
請求項６では、シリコン窒化膜は、深さ方向に対して窒素／シリコン比が大きくなることにより、この膜のエッチングレートが深さ方向に対して１０倍から１倍に小さくなるドライエッチングを行ってサイドウォール下部に負の曲率を与えるので、キャパシタ底部での電界集中を緩和する。
【００３０】
請求項７では、半導体基板と層間絶縁膜の間にライナー窒化膜を形成する工程をさらに含み、サイドウォールを形成する工程では、シリコン窒化膜をエッチングすると共に連続してライナー窒化膜をエッチングするので、スタックセルを形成する際、層間絶縁膜をエッチングした後にライナー窒化膜をエッチングせずに、下部で負の曲率を持ったサイドウォールをスタックセル側壁に形成することができる。また、このようにスタックセル形成時の層間絶縁膜をエッチング後、ライナー窒化膜をエッチングすることなく、サイドウォールを形成することができるため、ライナー窒化膜の洗浄などによるサイドエッチを防止し、キャパシタセル底部におけるキャパシタ形成膜のカバレッジを改善することができる。
【００３１】
本発明の請求項８記載の半導体装置の製造方法によれば、スタックセルが形成された半導体基板上に下層膜と上層膜からなる積層膜を形成する工程と、積層膜をドライエッチングしてスタックセルの側壁に下層膜からなるサイドウォールを形成する工程とを含み、積層膜を形成する工程では、ドライエッチングに対して上層膜は低耐性層であり、下層膜は高耐性層であるので、下部で負の曲率を持ったサイドウォールをスタックセル側壁に形成することができ、キャパシタセル底部での電界集中を緩和し、キャパシタセルリーク電流の低減、キャパシタ誘電膜の絶縁破壊防止などの信頼性を向上させることができる。
【００３２】
請求項９では、積層膜を形成する工程は、下層膜になるシリコン膜を形成する工程と、シリコン膜の表面をプラズマ酸化して上層膜になるシリコン酸化膜を形成する工程とからなり、サイドウォールを形成する工程は、シリコン酸化膜／シリコン膜の選択比が１０倍以上になるドライエッチングを行って前記サイドウォール下部に負の曲率を与えるので、ドライエッチングにおいて上層は低エッチング耐性層、下層は高エッチング耐性層となり、下部で負の曲率を持ったサイドウォールをスタックセル側壁に形成することができる。
【００３３】
請求項１０では、積層膜を形成する工程は、ＣＶＤを用いて、下層膜になるシリコン窒化膜を形成する工程と、上層膜になるシリコン酸化膜を形成する工程とからなり、サイドウォールを形成する工程は、シリコン酸化膜／シリコン窒化膜の選択比が１０倍以上になるドライエッチングを行ってサイドウォール下部に負の曲率を与えるので、ドライエッチングに対する高耐性層としてシリコン窒化膜、低耐性層としてシリコン酸化膜を用いることで、下部で負の曲率を持ったサイドウォールをスタックセル側壁に形成することができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について、詳細に説明する。
（第１の実施形態）
本発明の第１の実施形態を図１〜図１４に基づいて説明する。
【００３５】
図１１に示すように、半導体基板１０１上に設けた層間絶縁膜１１５と、層間絶縁膜１１５を選択的に開口したスタックセル１１６と、スタックセル１１６の内部に順に設けたキャパシタ下部電極１２１、キャパシタ誘電膜１２２およびキャパシタ上部電極１２３からなるスタック型キャパシタとを有する。また、キャパシタ下部電極１２１とスタックセル側壁の間に、上部が正の曲率を有し、下部が負の曲率を有する形状のサイドウォール１１９を形成している。
【００３６】
上記構成の半導体装置の製造方法について説明する。まず、図１(ａ)に示すように、シリコン基板等の半導体基板１０１の表面に、素子分離１０２を形成し、素子活性領域を形成する。次いで、ウェル形成（図示せず）、ゲート絶縁膜１０３、ゲート電極１０４、サイドウォール１０５及びソース・ドレイン領域（図示せず）を形成する。
【００３７】
次に、図１(ｂ)に示すように、２層の金属膜１０６及び１０７を順次堆積させる。好ましくは、下層の金属膜１０６はニッケル（Ｎｉ）であり、上層の金属はチタンナイトライド（ＴｉＮ）である。
【００３８】
続いて、２５０度〜３５０度で第１アニールを行い、Ｎｉ膜１０６とシリコン基板１０１を反応させる。この結果、図２(ａ)に示すように、シリコン基板１０１の表面に、半導体と金属の化合物（シリサイド）１０８が形成される。
【００３９】
その後、Ｎｉ膜１０６の未反応部分及びＴｉＮ膜１０７を除去し、第２アニールを３５０度〜５５０度程度で行い、ニッケルシリサイド（ＮｉＳｉ）層１０８を形成する。
【００４０】
尚、ＮｉＳｉは耐熱性に乏しく、相転移温度である５００度以下の熱処理でも低抵抗なＮｉＳｉから高抵抗なＮｉＳｉ２に相転移する可能性がある。そのため、シリサイド工程後のプロセスは４００℃以下に低温化する必要がある。
【００４１】
次に、図２（ｂ）に示すように、コンタクトホールを形成するためのドライエッチストッパーとなるライナー窒化膜１０９を、層間絶縁膜となるシリコン酸化膜１１０を成膜後、ＣＭＰ（Chemical Mechanical Polish）にて平坦化を行う。
【００４２】
ここで、ドライエッチストッパーで用いられる窒化膜は、好ましくは、原子層蒸着を用いて３５０度〜４５０度で成膜されており、層間絶縁膜も３５０度〜４５０度の範囲で高密度プラズマＣＶＤ法を用いて成膜される。
【００４３】
次に、図３(ａ)に示すように、リソグラフィーとドライエッチングにてコンタクトホール１１１を形成する。続いて、図３(ｂ)に示すように、コンタクトホール側壁にバリアメタル１１２となるチタンナイトライドをスパッタ及びＣＶＤ法で形成後、コンタクトプラグ１１３となるタングステンを原子層蒸着及びＣＶＤ法で成膜した後、ＣＭＰ法にて全面を平坦化する。
【００４４】
続いて、図４に示すように、スタックセルを形成するためのドライエッチストッパー層１１４と層間絶縁膜１１５を成膜する。ドライエッチストッパー層１１４はコンタクトホール形成時と同じく原子層蒸着にて成膜されたライナー窒化膜であり、成膜温度３５０度〜４５０度で１０ｎｍ〜５０ｎｍ程度の膜厚である。層間絶縁膜１１５もコンタクトホール形成時と同じく高密度プラズマＣＶＤ法を用いて、成膜温度３５０度〜４５０度で、４００ｎｍ〜８００ｎｍ程度堆積させる。
【００４５】
次に、図５に示すように、スタック型セルを形成するために、フォトレジストを全面に塗布した後、セル形成箇所を露光し、ドライエッチングにて、層間絶縁膜１１５を開口し、続けてライナー窒化膜１１４をエッチングしスタック型セル１１６を形成する。
【００４６】
尚、スタック型セル上部の短辺長は１００ｎｍ〜３００ｎｍ、長辺長は２００ｎｍ〜５００ｎｍとする。
【００４７】
ライナー窒化膜１１４をエッチングする際、ウェハ面内でばらつきなくタングステンプラグ１１３までエッチングが達するようオーバーエッチングを行うため、スタックセル底部１１７は角型になる。このまま、下部電極やキャパシタ絶縁膜を成膜すると、この角部において電界集中が起こることからリーク電流増大、信頼性悪化の原因となる。
【００４８】
そこで、キャパシタセル底部を丸底にすることによって電界集中を緩和させる。つまり、ライナー窒化膜１１４をドライエッチングし、スタック型セル１１６が形成された後、原子層蒸着法を用いキャパシタセル側壁に底部が曲率を持ったサイドウォールを形成する。
【００４９】
図１２に示すように原子層蒸着にて窒化膜成膜開始する直後の成膜サイクルは、ジクロロシラン：アンモニアのパージ比を１：１０倍程度と設定しておき、成膜サイクルが進むにつれて、徐々にパージ比を変化させ、成膜終了直前のサイクルではパージ比が１：１もしくは２：１となるように窒化膜１１８を成膜する。つまり、窒化膜は膜の深さ方向に対して窒素／シリコン比が１.０から１.２５程度まで変化するため、膜の深さ方向に対してドライエッチングレートが減少する窒化膜となる（図１３)。
【００５０】
成膜温度は３５０〜４５０℃であり、成膜圧力は、ジクロロシランパージ時は５００〜１５００Ｐａ程度、アンモニアパージ時は３０〜１３０Ｐａとする。
【００５１】
このように、図６に示すようにドライエッチングレートが深さ方向に対して減少していく窒化膜１１８を形成する。
【００５２】
尚、ジクロロシラン：アンモニアパージ比はサイクル毎に変化させる、あるいは、一定サイクル毎に、例えば５０サイクル毎にパージ比を段階的に変化させてもよい。
【００５３】
続いて、例えば圧力５Ｐａ、ガス流量比ＣＨＦ３：Ｏ２＝１５：１、ＲＦパワー２００Ｗにて異方性のドライエッチングを行いセル側壁にのみ窒化膜を残す。この時、深さ方向に対してエッチングレートが異なることから従来のサイドウォールの形状とは異なり、サイドウォール下部で負の曲率を持った形状となる。
【００５４】
図１４を用いてエッチング形状の変化を示す。尚、図１４に示す図は、スタックセルの片側だけを示している。前記手法にて、図１４(ａ)のようにドライエッチレートの異なる２層の窒化膜を原子層蒸着にて成膜した後、異方性のエッチングを行う。図１４(ａ)において上層の窒化膜は膜厚が２０ｎｍであり、窒素／シリコン比は１.０、つまりドライエッチングレートがおよそ１００ｎｍ/ｍｉｎとなる窒化膜である。下層の窒化膜は膜厚が１０ｎｍであり、窒素／シリコン比は１.２５、つまりドライエッチングレートが８ｎｍ/ｍｉｎとなる窒化膜である。
【００５５】
図１４(ｂ)に示すように異方性エッチング２０秒後には平面部では下層の窒化膜までエッチングが達しているが、セル側壁部にはまだ上層の窒化膜の残膜が存在し、従来のサイドウォールと同じ形状であって、上部は正の曲率に丸みを帯び、下部は垂直な形状となる。
【００５６】
エッチング時間８０秒後には、図１４(ｃ)に示すような形状となり、１００秒後には図１４(ｄ)に示すように、セル底部で負の曲率に丸みを帯びたサイドウォールが形成される。
【００５７】
尚、図１４（ｅ）、（ｆ）に示すサイドウォール底部でのテールの距離３１は上層の窒化膜厚に比例する。また、このようにして形成されたサイドウォールは上部３３で正の曲率を持ち、下部３４で負の曲率を持ち、サイドウォール高さ３２はテール距離３１より大きく、その比は１.０より大きくなる。
【００５８】
ここで示した結果はエッチングレートの異なる２層膜で行ったが、原子層蒸着を用いて３層以上の多層膜でも同様に底部に曲率を持ったサイドウォールを形成でき、サイドウォールの底部の曲率はエッチングレートの異なる窒化膜の積層度に関係する。
【００５９】
図７，８に示すように、前記特徴を持つサイドウォール１１９をスタックセル内部に形成した後、キャパシタ下部電極を形成するため、例えばチタンナイトライド１２０を有機ソース由来のＣＶＤ法や原子層蒸着法を用いて成膜する。
【００６０】
次に、図９に示すように、スタックセル内部のみチタンナイトライドを残すために、レジスト（図示せず）を全面に塗布した後、全面露光を行い、スタックセル内部にのみレジストを残す。さらに、全面をドライエッチングすることでスタックセル以外のチタンナイトライドを除去し、スタックセル内部のレジストを取り除き、チタンナイトライド下部電極１２１を形成する。
【００６１】
続けて、図１０に示すように、キャパシタ絶縁膜層１２２を、例えばアルミナハフニウムオキサイド（ＡｌＨｆＯ）やハフニウムオキサイド（ＨｆＯ２）等で形成し、さらに上部電極１２３を、チタンナイトライドを用いて形成する。
【００６２】
最後に、図１１に示すように、配線層へ続くコンタクトホールを形成するような周辺回路領域の上部電極及びキャパシタ誘電膜をリソグラフィー技術及びエッチング技術により取り除き、ＤＲＡＭキャパシタを形成する。
【００６３】
以上のように本実施形態によれば、キャパシタセル側壁に形成されるサイドウォールは原子層蒸着法によって成膜された窒化膜を用いる。原子層蒸着法を用いて窒化膜を成膜する場合、例えば、ジクロロシランとプラズマ処理されたアンモニアを交互にパージにすることによって形成するが、アンモニアパージ時間をジクロロシランパージ時間の１０倍から２分の１倍に変化させることによって１サイクルに成膜される薄層中の窒素／シリコンの比を１.０〜１.２５程度まで変化できる。つまり、１層毎のシリコン−窒素結合数が異なるため、ドライエッチングレートが段階的又は連続的に変化する窒化膜が形成できる。
【００６４】
従って、キャパシタセル側壁のサイドウォールは、上記の窒化膜を成膜した後、異方性の高いドライエッチングを行い形成するから、このように形成されたスタックセル底部が負の曲率を持つサイドウォールを形成することによって、キャパシタセル底部での電界集中が緩和されキャパシタセルリーク電流の低減、キャパシタ誘電膜の絶縁破壊などの信頼性を向上させることができる。
【００６５】
さらに、セル側壁にサイドウォールを形成することによってセル形成のためのライナー窒化膜がタングステンプラグの最表面を洗浄する際にサイドエッチが起こることを防止できる。
（第２の実施形態）
本発明の第２の実施形態を図１５〜図１９に基づいて説明する。
【００６６】
本実施形態では、洗浄などによるサイドエッチを防止するために、スタックセル形成時の層間絶縁膜をエッチング後、ライナー窒化膜をエッチングすることなく、深さ方向に対してエッチングレートの異なる窒化膜を原子蒸着法で成膜した後、異方性のドライエッチにより下部が負の曲率を持ったサイドウォールを形成する。
【００６７】
基本的には、図１から図４まで第１の実施形態と同様な構造をしている。異なる点は、図１５に示すように、スタックセルを形成するためのドライエッチングの段階で、シリコン酸化膜である層間膜１１５をエッチングした後、図１６に示すように深さ方向に対して連続的、又は段階的にドライエッチングレートが低下する窒化膜１２４を原子層蒸着にて形成する点にある。
【００６８】
図１９を用いてエッチング形状の変化を示す。尚、図１９に示す図は、スタックセルの片側だけを示しており、図１４と異なる点はスタックセル底の窒化膜の膜厚がスタックセル形成時にエッチングされなかったライナー窒化膜分かさ上げされている点である。第１の実施形態と同じく、ドライエッチレートの異なる２層の窒化膜を成膜し、異方性のエッチングを行う。図１９(ａ)において上層窒化膜は膜厚が２０ｎｍであり窒素／シリコン比１.０、つまりドライエッチングレートがおよそ１００ｎｍ/ｍｉｎである原子層蒸着にて成膜された窒化膜であり、下層窒化膜の膜厚はライナー窒化膜の膜厚３０ｎｍとあわせて４０ｎｍであり、窒素／シリコン比は１.２５、つまりドライエッチングレートが８ｎｍ/ｍｉｎである窒化膜である。
【００６９】
図１９(ｂ)に示すように異方性エッチング２０秒後には平面部では下層窒化膜までエッチングが達しているが、セル側壁部にはまだ上層部の残膜が存在し、従来のサイドウォールと同じ形状である上部は丸みを帯び、下部は垂直な形状となる。
【００７０】
エッチング時間８０秒後には、図１９(ｃ)に示すような形状となり、さらにエッチングを進めることで図１９(ｄ)に示すように、セル底部で丸みを帯びたサイドウォールが形成される。このように、図１７に示すようなスタックセル側壁に下部が負の曲率を持ったサイドウォール１２５を形成する。
【００７１】
キャパシタ形成は、第１の実施形態と同じく下部電極１２１、キャパシタ誘電膜１２２、上部電極１２３を成膜することによって形成される（図１８）。
【００７２】
以上のように、スタックセル形成する際、層間膜をエッチングした後にライナー窒化膜をエッチングせずに、深さ方向に対してエッチングレート耐性を持つ窒化膜を成膜した後で異方性ドライエッチングを行うことで、下部で負の曲率を持ったサイドウォールをスタックセル側壁に形成する。
【００７３】
これによって、コンタクトプラグと下部電極のコンタクト抵抗を下げるためのアルゴンを用いた逆スパッタ法や、三フッ化窒素を用いたガスでのプラグ最表面のクリーニングもしくは、フッ酸を用いた洗浄によってライナー窒化膜がサイドエッチ６２（図３６）のように後退することを、セル側壁のサイドウォールは防止することが可能であり、キャパシタセル底部での電界集中を抑制しリーク電流低減、経時絶縁破壊などの信頼性向上することができる。
（第３の実施形態）
本発明の第３の実施形態を図１８〜図２３に基づいて説明する。
【００７４】
図１から図５まで第１の実施形態と同様な構造をしている。異なる点は、スタックセル形成後、成膜温度３５０℃〜４５０℃のアモルファスシリコンを用いてサイドウォールを形成する点にある。
【００７５】
図２０，２１に示すように、アモルファスシリコン１２６を１０ｎｍ〜５０ｎｍ程度成膜後、プラズマ酸化によって等方的にアモルファスシリコン表面にシリコン酸化膜層１２７を２〜１０ｎｍ程度形成する。
【００７６】
続いて、圧力３Ｐａ、ＣＦ４：Ｈ２＝７：３のガス混合比にて、シリコン：シリコン酸化膜のドライエッチングレートが１：１０となるような選択性を持つ異方性のドライエッチングにてセル側壁にアモルファスシリコンで形成されたサイドウォールを形成する。なおシリコン酸化膜／シリコン膜の選択比が１０倍以上になるドライエッチングでもよい。Ｈ２のガス混合比をさらにあげることでシリコン：シリコン酸化膜の選択比は向上する。このドライエッチングにおいて上層は低エッチング耐性層、下層は高エッチング耐性層となるためエッチング形状の変化は図１４に示したとおりとなる。つまり、サイドウォール下部で負の曲率を持った形状となりテールの距離３１はプラズマ酸化膜厚に比例する。
【００７７】
このようにして、図２２に示すようにアモルファスシリコンでスタックセル側壁に下部が負の曲率を持ったサイドウォール１２８を形成した後、第１の実施形態と同様に、下部電極１２１、キャパシタ誘電膜１２２、上部電極１２３を形成する（図２３）。
【００７８】
以上のようにして、スタックセル底部が負の曲率を持つサイドウォールを成膜温度３５０〜４５０℃のアモルファスシリコンで形成することによって、キャパシタセル底部での電界集中を緩和し、キャパシタセルリーク電流の低減、キャパシタ誘電膜の絶縁破壊などの信頼性を向上させる。
（第４の実施形態）
本発明の第４の実施形態を図２４〜図２７に基づいて説明する。
【００７９】
本実施形態では、上部で正の曲率、下部で負の曲率を持つサイドウォールをＣＶＤ（化学蒸着）で成膜された積層膜で形成し、下層膜を上層膜に対してドライエッチングレートが１０倍異なる絶縁膜をスタックセル形成後に成膜し、異方性のドライエッチを行うことにより前記サイドウォールを形成する。
【００８０】
基本的には、図１１に示した第１の実施形態と同様な構造をしている。異なる点は、図２４に示すようにシリサイド領域にコバルトシリサイド１２９が用いられており、スタックセル形成時に用いるドライエッチストッパー窒化膜１３０は、有機ソースであるＳｉＨ２(ＮＨＣ(ＣＨ３)３)２〔ＢＴＢＡＳ：Bis Tertiary Butyl Amino Silane〕用いたＢＴＢＡＳ−ＳｉＮやＳｉ２Ｃｌ６〔ＨＣＤ：Hexa Chloro Disilane〕を用いたＨＣＤ−ＳｉＮが用いられている点である。
【００８１】
第１、２及び３の実施形態はデザインルールが６５ｎｍより小さい、つまりシリサイド領域にニッケルシリサイドが用いられている場合であり、第４の実施形態はデザインルールが９０ｎｍ以上の場合にあたる。コバルトシリサイドは６００℃程度まで耐熱性を持つため、成膜温度が５５０℃〜６００℃であるＢＴＢＡＳ−ＳｉＮやＨＣＤ−ＳｉＮを用いることが可能である。尚、シリサイドにコバルトシリサイドが用いられている場合でも原子層蒸着を用いた第１の実施形態は可能である。
【００８２】
第４の実施形態では、第１の実施形態の図１から図５まで同様であるが、図２４，２５に示すように、スタックセルサイドウォール形成時のドライエッチングに対する高耐性層１３０を、上に挙げたＢＴＢＡＳ−ＳｉＮ、もしくは、ＨＣＤ−ＳｉＮを用い、低耐性層１３１にＳｉ(ＯＣ２Ｈ５)４〔ＴＥＯＳ：Tetra Ethyl Ortho Silane〕を用いた酸化膜もしくはＢＴＢＡＳ由来のＢＴＢＡＳ−ＳｉＯ２〔ＢＴＯ〕を用い、続いて、ガス流量比を、例えば圧力３.３Ｐａ、Ｃ４Ｆ６：ＣＦ４：Ａｒ：Ｏ２＝２：１：４：２、ＲＦパワー１８００Ｗとしてシリコン窒化膜とシリコン酸化膜で選択性のある異方性ドライエッチングを行い図１４で示した同様の構造を形成する。
【００８３】
こうして、図２６に示すように、ＢＴＢＡＳ−ＳｉＮもしくはＨＣＤ−ＳｉＮを用いたスタックセル側壁に下部が負の曲率を持ったサイドウォール１３２を形成した後、第１の実施形態と同様に、下部電極１２１、キャパシタ誘電膜１２２、上部電極１２３を形成する（図２７）。
【００８４】
以上のようにして、スタックセル底部が負の曲率を持つサイドウォールをＢＴＢＡＳ−ＳｉＮもしくはＨＣＤ−ＳｉＮで形成することによって、キャパシタセル底部での電界集中を緩和し、キャパシタセルリーク電流の低減、キャパシタ誘電膜の絶縁破壊防止などの信頼性を向上させる。
【産業上の利用可能性】
【００８５】
本発明に係る半導体装置およびその製造方法は、キャパシタ下部電極の角部が形成されないような構造となり、キャパシタ底部での電界集中が緩和されキャパシタセルリーク電流の低減、キャパシタ誘電膜の絶縁破壊防止などの信頼性の向上を図ることができるという効果を有し、ＤＲＡＭ等のキャパシタ素子を有する半導体装置等に有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程の断面図である。
【図２】図１の次の工程断面図である。
【図３】図２の次の工程断面図である。
【図４】図３の次の工程断面図である。
【図５】図４の次の工程断面図である。
【図６】図５の次の工程断面図である。
【図７】図６の次の工程断面図である。
【図８】図７の次の工程断面図である。
【図９】図８の次の工程断面図である。
【図１０】図９の次の工程断面図である。
【図１１】図１０の次の工程断面図である。
【図１２】ＡＬＤシリコン窒化膜の形成方法についてガスサイクルを示した図である。
【図１３】シリコン窒化膜の窒素／シリコン比とドライエッチングレートの関係を示した図である。
【図１４】(ａ)〜(ｅ)は本発明の第１の実施形態、第２の実施形態、及び第４の実施形態に係るシミュレーション結果を示した図、(ｆ)は実際の断面ＳＥＭ像である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程の断面図である。
【図１６】図１５の次の工程断面図である。
【図１７】図１６の次の工程断面図である。
【図１８】図１７の次の工程断面図である。
【図１９】本発明の第３の実施形態に係るシミュレーション結果を示した図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造工程の断面図である。
【図２１】図２０の次の工程断面図である。
【図２２】図２１の次の工程断面図である。
【図２３】図２２の次の工程断面図である。
【図２４】本発明の第４の実施形態に係る半導体装置の製造工程の断面図である。
【図２５】図２４の次の工程断面図である。
【図２６】図２５の次の工程断面図である。
【図２７】図２６の次の工程断面図である。
【図２８】従来技術に係る半導体装置の製造工程の断面図である。
【図２９】図２８の次の工程断面図である。
【図３０】図２９の次の工程断面図である。
【図３１】図３０の次の工程断面図である。
【図３２】図３１の次の工程断面図である。
【図３３】図３２の次の工程断面図である。
【図３４】図３３の次の工程断面図である。
【図３５】従来技術におけるキャパシタ形成工程の課題について説明した図である。
【図３６】従来技術におけるキャパシタ形成工程の課題について説明した図である。
【図３７】従来技術におけるキャパシタ形成工程の課題について説明した図である。
【符号の説明】
【００８７】
１０１  半導体基板
１０２  素子分離領域
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５  サイドウォール
１０６  ニッケル層
１０７  キャップチタンナイトライド
１０８  ニッケルシリサイド層
１０９  コンタクトホール用ライナー窒化膜
１１０  層間絶縁膜
１１１  コンタクトホール
１１２  バリアメタル層
１１３  タングステン
１１４  スタックセル用ライナー窒化膜
１１５  層間絶縁膜
１１６  スタックセル
１１７  スタックセル底角部
１１８  サイドウォール形成用原子層蒸着シリコン窒化膜
１１９  スタックセルサイドウォール(原子層蒸着シリコン窒化膜)
１２０  下部電極用チタンナイトライド
１２１  下部電極
１２２  キャパシタ絶縁膜
１２３  上部電極用チタンナイトライド
サイドウォール形成用原子層蒸着シリコン窒化膜
１２５  スタックセルサイドウォール(原子層蒸着シリコン窒化膜) 
１２６  サイドウォール形成用アモルファスシリコン
１２７  プラズマ酸化膜
１２８  スタックセルサイドウォール（アモルファスシリコン）
１２９  コバルトシリサイド
１３０  サイドウォール形成用ＣＶＤシリコン窒化膜
１３１  サイドウォール形成用ＣＶＤシリコン酸化膜
１３２  スタックセルサイドウォール（ＣＶＤシリコン窒化膜）
３１  スタックセルサイドウォール幅
３２  スタックセルサイドウォール高さ
３３  スッタクセルサイドウォール上部
３４  スタックセルサイドウォール底部
５０  半導体基板
５１  コンタクトプラグ
５２  スタックセルライナー窒化膜
５３  層間絶縁膜
５４  スタックセル
５５  下部電極用ＣＶＤ金属膜
５６  フォトレジスト
５７  下部電極
５８  キャパシタ絶縁膜
５９  上部電極
６１  電界集中部
６２  エッチング種
６３  ポリマー層
６４  マイクロトレンチ
６５  電界集中部
６６  サイドエッチング部
６７  電界集中部
【図１】
2007134435.tif 000003
【図２】
2007134435.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007134435.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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