(57)【要約】【課題】相関性を有する複数チャンネルのデジタルデータを処理する多重化処理システムにおいて、回路規模を削減する。【解決手段】多重化処理システム１０は、多重化部１と、ＤＡＣ部２と、遅延調整部４と、サンプルホールド部３とを備える。多重化部１は、入力される複数のデジタルデータを時分割多重化した多重化データと、多重化データと同期させた複数のサンプルホールド信号を生成して出力する。ＤＡＣ部２は、システムクロック信号に同期して多重化データをアナログ信号に変換して出力する。遅延調整部４は、システムクロック信号に基づいて複数のサンプルホールド信号をそれぞれ所定の第１の遅延時間だけ遅延させた後、遅延後の複数のサンプルホールド信号を出力する。サンプルホールド部３は、遅延後の複数のサンプルホールド信号に基づいて、アナログ信号をサンプルホールドした後、複数チャンネルのアナログ信号に多重分離して出力する。【選択図】図１
2007266872.tif 000002
【特許請求の範囲】
【請求項１】
入力される複数のデジタルデータを時分割多重化して多重化データを生成し、前記多重化データと同期させた複数のサンプルホールド信号を生成し、前記多重化データと前記複数のサンプルホールド信号とを出力する多重化手段と、
システムクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、
前記システムクロック信号に基づいて前記複数のサンプルホールド信号をそれぞれ所定の第１の遅延時間だけ遅延させた後、遅延後の複数のサンプルホールド信号を出力する遅延調整手段と、
前記遅延後の複数のサンプルホールド信号に基づいて、前記アナログ信号をサンプルホールドした後、複数チャンネルのアナログ信号に多重分離して出力するサンプルホールド手段とを備えたことを特徴とする多重化処理システム。
【請求項２】
前記多重化手段は、
入力される制御信号に基づいて、前記複数チャンネルのデジタルデータを多重化する順番を示す選択信号と、前記複数のデジタルデータの各チャンネルの遅延時間をそれぞれ制御するための複数の遅延制御信号とを出力する制御手段と、
前記入力される各デジタルデータを、前記複数の遅延制御信号に対応する所定の第２の遅延時間だけ遅延してそれぞれ出力する複数の遅延手段と、
前記複数の遅延手段からの各デジタルデータを、上記選択信号により示される順番で時分割多重化して前記多重化データを生成して出力する第１の選択手段と、
前記選択信号に基づいて、前記サンプルホールド手段を制御するサンプルホールド信号を生成して出力する生成手段とを備えたことを特徴とする請求項１記載の多重化処理システム。
【請求項３】
前記多重化手段は、前記各デジタルデータに対して前記デジタルデータの数で時分割し、入力される制御信号に基づいて時分割したデジタルデータの順番を決定して時分割多重化することを特徴とする請求項１又は２記載の多重化処理システム。
【請求項４】
前記多重化手段は、前記各デジタルデータのうち少なくとも１つを、時分割多重化する前に所定の第３の遅延時間だけ遅延させる別の遅延回路をさらに備えたことを特徴とする請求項１乃至３のいずれかの請求項記載の多重化処理システム。
【請求項５】
前記各遅延手段は、
前記入力されるデジタルデータをシステムクロック信号に対応した前記第２の所定時間だけ遅延させる第１のフリップフロップと、
前記遅延制御信号に基づいて、前記第１のフリップフロップからの出力信号と前記入力されるデジタルデータとのうちの１つを選択して出力する第２の選択手段を備えたことを特徴とする請求項２記載の多重化処理システム。
【請求項６】
前記生成手段は、
前記選択信号に基づいて前記多重化データに同期した互いに異なる複数のスイッチ信号を生成して出力する第３の選択手段と、
前記各スイッチ信号をそれぞれ所定の第４の遅延時間だけ遅延させた後、遅延後の各スイッチ信号を出力する遅延回路と、
前記制御信号に応じて前記遅延後の各スイッチ信号のうち１つを選択した後、選択された遅延後のスイッチ信号を出力する第４の選択手段と、
前記第３の選択手段からのスイッチ信号を所定の第５の遅延時間だけ遅延させて第１のサンプルホールド信号として出力し、前記遅延回路からの前記遅延後のスイッチ信号と前記第４の選択手段からの前記選択された遅延後のスイッチ信号とをそれぞれ前記所定の第５の遅延時間だけ遅延させて第２のサンプルホールド信号として出力する複数の第２のフリップフロップとを備えたことを特徴とする請求項２記載の多重化処理システム。
【請求項７】
前記遅延調整手段は、前記遅延後の各サンプルホールド信号の出力タイミングが互いにオーバーラップしないように、前記アナログ信号と前記遅延後の各サンプルホールド信号とのタイミングを調整することを特徴とする請求項１記載の多重化処理システム。
【請求項８】
前記サンプルホールド手段は、前記第１のサンプルホールド信号に基づいて前記アナログ信号を多重分離した後、前記第２のサンプルホールド信号に基づいて前記アナログ信号を位相調整することを特徴とする請求項６記載の多重化処理システム。
【請求項９】
前記各デジタルデータは、それぞれ互いに同相でありかつ前記デジタルデータの数に応じた一定のデータ長が維持されたデジタルデータであることを特徴とする請求項１乃至８のいずれかの請求項記載の多重化処理システム。
【請求項１０】
前記各デジタルデータは、少なくとも１つのダミーデータを含むことを特徴とする請求項９の多重化処理システム。
【請求項１１】
前記ダミーデータは、他のデジタルデータとは相関性を有さず、同一のビット幅のデジタルデータであることを特徴とする請求項１０記載の多重化処理システム。
【請求項１２】
前記各デジタルデータは、液晶パネル表示用のＲＧＢ信号を含むことを特徴とする請求項９記載の多重化処理システム。
【請求項１３】
前記各デジタルデータは、液晶パネル表示用輝度信号を含むことを特徴とする請求項９記載の多重化処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相関性を有する複数チャンネルのデジタルデータに対して信号処理を行う多重化処理システムに関する。
【背景技術】
【０００２】
図１７は、一般的なデジタルＩ／Ｆ液晶パネル駆動システムの構成を示す図である。図１７において、イメージセンサ１００は、撮影画像を電気信号である撮像信号に変換する。アナログフロントエンド（ＡＦＥ）１０１は、入力される撮像信号に対して、雑音除去やプリアンプ処理を行う。ＡＦＥ１０１からの出力信号は、アナログ／デジタル変換器（ＡＤＣ）１０２でデジタルデータに変換され、マイクロプロセッサ（μＰ）１０３でガンマ補正等の画像処理が施される。このとき、画像データは色差信号（ＹＵＶ）データとして出力される。μＰ１０３は、後段処理における制御信号や様々な液晶（ＬＣＤ）パネル１０９に対応するために液晶パネル表示用（ＲＧＢ）信号の出力タイミングを調整するタイミング制御信号を生成する。その後、画像データはＹＵＶ→ＲＧＢ変換回路１０４でＲＧＢデータに変換される。出力時にはタイミング調整回路１０５からの信号によってＲＧＢの出力タイミングが制御される。タイミング調整回路１０５は、ＤＡＣ１０６ａ〜１０６ｃの変換用クロックをも出力する。各ＲＧＢデータは、ＤＡＣ１０６ａ〜１０６ｃでそれぞれアナログ信号へ変換されて、ローパスフィルタ（ＬＰＦ）１０７ａ〜１０７ｃとドライバ（ＤＲＶ）１０８ａ〜１０８ｃとを介して、ＬＣＤパネル１０９で表示される。しかし、上記デジタルＩ／Ｆ液晶パネル駆動システムでは、複数のデジタルデータを処理するために、信号の数だけＤＡＣ回路とＤＡＣ変換用クロック制御回路とを必要としていた。
【０００３】
特許文献１に記載の従来例のＤ／Ａコンバータでは、複数チャンネルのデジタルデータを１チャンネルに多重化してからＤ／Ａ変換を行い、アナログ信号をサンプルホールド回路で分離して出力するものであった。
【０００４】
【特許文献１】特開２００２−７６８９２号公報（第１図）。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例のＤ／Ａコンバータでは、複数チャンネルのデジタルデータが互いに相関性を有する場合には、最適な処理を実行できず、不適であるという問題があった。
【０００６】
本発明の目的は、以上の問題点を解決し、相関性を有する複数チャンネルのデジタルデータに対して信号処理を行うことができる多重化処理システムを提供することにある。
【課題を解決するための手段】
【０００７】
第１の発明に係る多重化処理システムは、入力される複数のデジタルデータを時分割多重化して多重化データを生成し、前記多重化データと同期させた複数のサンプルホールド信号を生成し、前記多重化データと前記複数のサンプルホールド信号とを出力する多重化手段と、システムクロック信号に同期して前記多重化データをアナログ信号に変換して出力する変換手段と、前記システムクロック信号に基づいて前記複数のサンプルホールド信号をそれぞれ所定の第１の遅延時間だけ遅延させた後、遅延後の複数のサンプルホールド信号を出力する遅延調整手段と、前記遅延後の複数のサンプルホールド信号に基づいて、前記アナログ信号をサンプルホールドした後、複数チャンネルのアナログ信号に多重分離して出力するサンプルホールド手段とを備えたことを特徴とする。
【０００８】
また、上記多重化処理システムにおいて、前記多重化手段は、入力される制御信号に基づいて、前記複数チャンネルのデジタルデータを多重化する順番を示す選択信号と、前記複数のデジタルデータの各チャンネルの遅延時間をそれぞれ制御するための複数の遅延制御信号とを出力する制御手段と、前記入力される各デジタルデータを、前記複数の遅延制御信号に対応する所定の第２の遅延時間だけ遅延してそれぞれ出力する複数の遅延手段と、前記複数の遅延手段からの各デジタルデータを、上記選択信号により示される順番で時分割多重化して前記多重化データを生成して出力する第１の選択手段と、前記選択信号に基づいて、前記サンプルホールド手段を制御するサンプルホールド信号を生成して出力する生成手段とを備えたことを特徴とする。
【０００９】
さらに、上記多重化処理システムにおいて、前記多重化手段は、前記各デジタルデータに対して前記デジタルデータの数で時分割し、入力される制御信号に基づいて時分割したデジタルデータの順番を決定して時分割多重化することを特徴とする。
【００１０】
またさらに、上記多重化処理システムにおいて、前記多重化手段は、前記各デジタルデータのうち少なくとも１つを、時分割多重化する前に所定の第３の遅延時間だけ遅延させる別の遅延回路をさらに備えたことを特徴とする。
【００１１】
また、上記多重化処理システムにおいて、前記各遅延手段は、前記入力されるデジタルデータをシステムクロック信号に対応した前記第２の所定時間だけ遅延させる第１のフリップフロップと、前記遅延制御信号に基づいて、前記第１のフリップフロップからの出力信号と前記入力されるデジタルデータとのうちの１つを選択して出力する第２の選択手段を備えたことを特徴とする。
【００１２】
さらに、上記多重化処理システムにおいて、前記生成手段は、前記選択信号に基づいて前記多重化データに同期した互いに異なる複数のスイッチ信号を生成して出力する第３の選択手段と、前記各スイッチ信号をそれぞれ所定の第４の遅延時間だけ遅延させた後、遅延後の各スイッチ信号を出力する遅延回路と、前記制御信号に応じて前記遅延後の各スイッチ信号のうち１つを選択した後、選択された遅延後のスイッチ信号を出力する第４の選択手段と、前記第３の選択手段からのスイッチ信号を所定の第５の遅延時間だけ遅延させて第１のサンプルホールド信号として出力し、前記遅延回路からの前記遅延後のスイッチ信号と前記第４の選択手段からの前記選択された遅延後のスイッチ信号とをそれぞれ前記所定の第５の遅延時間だけ遅延させて第２のサンプルホールド信号として出力する複数の第２のフリップフロップとを備えたことを特徴とする。
【００１３】
またさらに、上記多重化処理システムにおいて、前記遅延調整手段は、前記遅延後の各サンプルホールド信号の出力タイミングが互いにオーバーラップしないように、前記アナログ信号と前記遅延後の各サンプルホールド信号とのタイミングを調整することを特徴とする。
【００１４】
また、上記多重化処理システムにおいて、前記サンプルホールド手段は、前記第１のサンプルホールド信号に基づいて前記アナログ信号を多重分離した後、前記第２のサンプルホールド信号に基づいて前記アナログ信号を位相調整することを特徴とする。
【００１５】
さらに、上記多重化処理システムにおいて、前記各デジタルデータは、それぞれ互いに同相でありかつ前記デジタルデータの数に応じた一定のデータ長が維持されたデジタルデータであることを特徴とする。
【００１６】
またさらに、上記多重化処理システムにおいて、前記各デジタルデータは、少なくとも１つのダミーデータを含むことを特徴とする。
【００１７】
また、上記多重化処理システムにおいて、前記ダミーデータは、他のデジタルデータとは相関性を有さず、同一のビット幅のデジタルデータであることを特徴とする。
【００１８】
さらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用のＲＧＢ信号を含むことを特徴とする。
【００１９】
またさらに、上記多重化処理システムにおいて、前記各デジタルデータは、液晶パネル表示用輝度信号を含むことを特徴とする。
【発明の効果】
【００２０】
従って、本発明における多重化処理システムによれば、制御信号に基づいて多重化を行うことで、相関性がある複数チャンネルのデジタルデータを１チャンネルのＤ／Ａ変換器で信号処理を行うことができる。そのため、従来、アナログ回路で処理していた相関性実現のための制御回路や、信号数だけ必要であったＤ／Ａ変換器が不要となり、回路規模削減が可能となる。また、制御信号によって複数チャンネルのデジタルデータの各出力タイミングや多重化する順序を制御できるため、多様な液晶パネルに対応できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２２】
実施形態．
図１は、本実施形態に係る多重化処理システム１０の構成を示すブロック図である。図１において、多重化処理システム１０は、多重化部１、デジタル／アナログ変換（ＤＡＣ）部２、サンプルホールド部３、及び遅延調整部４を備える。多重化部１は、複数チャンネルのデジタルデータＤ１〜Ｄ４と、システムクロック信号（以下、ＳＣＬＫ信号という。）と、制御信号とを入力し、デジタルデータＤ１〜Ｄ４を制御信号及びＳＣＬＫ信号に基づいて１チャンネルの信号に時分割多重化し、デジタル多重化データ信号（以下、ＤＯＵＴ信号という。）として出力する。また、多重化部１は、４つの多重化分離用サンプルホールド信号（以下ＰＳＨ１信号、ＰＳＨ２信号、ＰＳＨ３信号、及びＰＳＨ４という。）、及び４つの位相調整用サンプルホールド信号（以下、ＰＳＥＬ１信号、ＰＳＥＬ２信号、ＰＳＥＬ３信号、及びＰＳＥＬ４という。）を生成して出力する。ＰＳＨ１〜ＰＳＨ４信号及びＰＳＥＬ１〜ＰＳＥＬ４信号は、ＤＯＵＴ信号に同期しかつＤＡＣ部２での遅延分を考慮されている。ＳＣＬＫ信号の周期を１Ｔとする。本実施形態においては、デジタルデータＤ１〜Ｄ３は、その出力タイミングに互いに相関性があり、デジタルデータＤ４は、それらと相関性が無い場合について説明する。しかし、本発明はこの構成に限らず、デジタルデータＤ４はデジタルデータＤ１〜Ｄ３と相関性を有していてもよい。
【００２３】
ＤＡＣ部２は、ＤＯＵＴ信号及びＤＡＣ用クロック信号（以下、ＤＡＣＣＬＫ信号という。）を入力し、ＤＯＵＴ信号をＤＡＣＣＬＫ信号に同期してアナログ信号へ変換して、アナログ多重化信号（以下、ＤＡＣＯＵＴ信号という。）を出力する。遅延調整部４は、多重化部１からのＳＣＬＫ信号、ＰＳＨ１〜ＰＳＨ４信号、及びＰＳＥＬ１〜ＰＳＥＬ４信号を入力する。遅延調整部４は、ＳＣＬＫ信号に対して後述するノンオーバーラッピング処理を行い、アナログ的な遅延量を付加し、ＤＡＣＣＬＫ信号としてＤＡＣ部２に出力する。また、遅延調整部４は、ＰＳＨ１〜ＰＳＨ４信号、及びＰＳＥＬ１〜ＰＳＥＬ４信号に対して、それぞれアナログ的な遅延量を付加した信号（以下、それぞれ、ＳＨ１信号、ＳＨ２信号、ＳＨ３信号、ＳＨ４信号、ＳＥＬ１信号、ＳＥＬ２信号、ＳＥＬ３信号、及びＳＥＬ４という。）を出力する。サンプルホールド部３は、ＤＡＣ部２から入力した１チャンネルに多重化されたＤＡＣＯＵＴ信号を分離し、それぞれ４つの多重化分離信号（以下、ＶＯＵＴ１信号、ＶＯＵＴ２信号、ＶＯＵＴ３信号、及びＶＯＵＴ４信号という。）として出力する。
【００２４】
図２は、図１の多重化部１の詳細構成を示すブロック図である。図２において、多重化部１は、遅延部１１、セレクタ１２、サンプルホールド用信号生成部１３及び制御部２０を備える。制御部２０は、入力された制御信号に応じて４つの遅延制御信号Ｃ１〜Ｃ４を生成して遅延部１１に出力し、また、サイクリックな２ビットの選択信号ｔ１〜ｔ４を生成してセレクタ１２及びサンプルホールド用信号生成部１３に出力する。また、出力制御信号を生成してサンプルホールド用信号生成部１３に出力する。制御部２０は、例えば、図８に示すような制御テーブルを記憶するための制御テーブルメモリ２０ａを備える。制御部２０は、入力された制御信号に基づいて制御テーブルメモリ２０ａに格納された制御テーブルに従って、各信号を出力する。遅延部１１は、４つの遅延回路１４−１〜１４−４を有する。遅延回路１４−１〜１４−４は、デジタルデータＤ１〜Ｄ４と、制御部２０からの遅延制御信号Ｃ１〜Ｃ４をそれぞれ入力し、遅延制御信号Ｃ１〜Ｃ４に応じてデジタルデータＤ１〜Ｄ４にデジタル遅延を付加してそれぞれ出力する。セレクタ１２は、遅延回路１４−１〜１４−４から入力される各遅延後のデジタルデータと制御部２０から入力される選択信号ｔ１〜ｔ４とを入力し、選択信号ｔ１〜ｔ４に応じて遅延回路１４−１〜１４−４から入力される各遅延後のデジタルデータの多重化する順番を決定して、その順番でデジタルデータを出力する。サンプルホールド用信号生成部１３は、制御部２０から入力される選択信号ｔ１〜ｔ４及び出力制御信号に応じてＰＳＨ１〜ＰＳＨ４信号及びＰＳＥＬ１〜ＰＳＥＬ４信号を生成して出力する。
【００２５】
図３は、図２の遅延回路１４の詳細構成を示すブロック図である。図３では、図２の遅延回路１４−１を例に取って説明する。図３において、遅延回路１４は、フリップフロップ２１〜２４及びセレクタ２５を備える。フリップフロップ２１〜２４は、それぞれ、入力した信号Ｄ１をＳＣＬＫ信号に対応した所定時間だけ遅延させる。デジタルデータＤ１は、フリップフロップ２１〜２４によってＳＣＬＫ信号に対応した所定期間ずつ遅延されてセレクタ２５の一方の入力端子に入力される。セレクタ２２は、フリップフロップ２１〜２４によって遅延されたデジタルデータＤ１と、遅延されないデジタルデータＤ１とを入力し、遅延制御信号Ｃ１に応じていずれかの入力信号を選択してセレクタ１２へ出力する。図２の遅延回路１４−２〜１４−４は、それぞれ上記説明した遅延回路１４−１と同様の構成を有する。但し、遅延回路１４−２〜１４−４は、デジタルデータＤ１及び遅延制御信号Ｃ１に代えて、デジタルデータＤ２〜Ｄ４及び遅延制御信号Ｃ２〜Ｃ４をそれぞれ入力する。
【００２６】
図４は、図２のサンプルホールド用信号生成部１３の詳細構成を示すブロック図である。図４において、サンプルホールド用信号生成部１３は、セレクタ３２ａ〜３２ｄと、フリップフロップ回路３３ａ〜３３ｄと、セレクタ３４ａ及び３４ｂと、フリップフロップ３５ａ〜３５ｄと、フリップフロップ３６ａ〜３６ｄとを備える。セレクタ３２ａ〜３２ｄは、一方の入力端子が電源電位Ｖｄｄに接続され、他方の入力端子が接地電位に接続され、選択信号ｔ１〜ｔ４に応じてそれぞれサイクリックに動作するハイ又はロウの出力信号を出力する。フリップフロップ回路３３ａ〜３３ｄは、セレクタ３２ａ〜３２ｄの出力信号をそれぞれＳＣＬＫ信号に対応した所定時間だけ遅延させて出力する。セレクタ３４ａは、出力制御信号に応じて、フリップフロップ回路３３ａの出力信号及びフリップフロップ回路３３ｂの出力信号のうちいずれか１つを選択して出力する。セレクタ３４ｂは、出力制御信号に応じて、フリップフロップ回路３３ａの出力信号及びフリップフロップ回路３３ｃの出力信号のうちいずれか１つを選択して出力する。即ち、セレクタ３４ａ及び３４ｂは、出力制御信号に応じて、デジタルデータＤ２及びＤ３の出力タイミングをデジタルデータＤ１の出力タイミングに合わせるか否かを決定する。フリップフロップ３５ａ〜３５ｄ及びフリップフロップ３６ａ〜３６ｄとは、サンプルホールド用信号生成部１３の出力をＤＡＣ部２の出力タイミングに合わせるために、入力した信号を所定時間だけ遅延させて出力する。なお、図４において４つのフリップフロップ３５ａ〜３５ｄ及び４つのフリップフロップ３６ａ〜３６ｄが設けられているが、本発明はこの個数に限定されるものではなく、他の個数であっても良い。フリップフロップ３５ａ〜３５ｄの出力は、それぞれＰＳＨ１〜ＰＳＨ４信号として出力され、フリップフロップ３６ａ〜３６ｄの出力は、それぞれＰＳＥＬ１〜ＰＳＥＬ４信号として出力される。
【００２７】
図５は、図１のサンプルホールド部３の詳細構成を示すブロック図である。図５において、サンプルホールド部３は、分離回路４０ａ〜４０ｄを有する。分離回路４０ａは、スイッチ４１及び４２、キャパシタンス４３及び４４、及びバッファ４５及び４６を備える。スイッチ４１は、ＳＨ１信号によってオン及びオフを制御される。スイッチ４２は、ＳＥＬ１信号によってオン及びオフを制御される。キャパシタンス４３及び４４は、スイッチ４１及び４２がオンの時にそれぞれ充電される。分離回路４０ａは、この構成により、スイッチ４１がオンされた後に入力されるＤＡＣＯＵＴ信号がキャパシタンス４３及びバッファ４５によりサンプルホールドされ、スイッチ４１がオフとされ、スイッチ４２がオンとされたとき、上記サンプルホールドされたＤＡＣＯＵＴ信号がＶＯＵＴ１信号として出力される。図５の分離回路４０ｂ〜４０ｄは、それぞれ上記説明した分離回路４０ａと同様の構成を有し、同様に動作する。但し、分離回路４０ｂ〜４０ｄのスイッチ４１及び４２は、ＳＨ１信号及びＳＥＬ１信号に代えてＳＨ２〜ＳＨ４信号及びＳＥＬ２〜ＳＥＬ４信号によってそれぞれ制御され、ＳＥＬ２〜ＳＥＬ４信号がオンの時にそれぞれＶＯＵＴ２〜ＶＯＵＴ４信号を出力する。
【００２８】
図６は、図１の遅延調整部４の詳細構成を示すブロック図である。図６において、遅延調整部４は、２入力のＮＯＲゲート５２，５３，６２，６３、及びインバータ５１，５４〜５６，５７〜５９，６１，６４〜６６，及び６７〜７１を備える。ＮＯＲゲート５２の一方の入力端子にはＳＣＬＫ信号が入力され、その他方の入力端子にはインバータ５９の出力信号が入力される。ＮＯＲゲート５２の出力信号は、インバータ５４〜５６を介して／ＤＡＣＣＬＫ信号（以下、「／」は、その後に続く信号の反転信号を示す。）として出力される。ＮＯＲゲート５３の一方の入力端子にはインバータ５１によって反転されたＳＣＬＫ信号（／ＳＣＬＫ信号）が入力され、その他方の入力端子にはインバータ５６の出力信号が入力される。ＮＯＲゲート５３の出力信号は、インバータ５７〜５９を介してＤＡＣＣＬＫ信号として出力される。ＮＯＲゲート６２の一方の入力端子にはＰＳＨ１信号が入力され、その他方の入力端子にはインバータ６９の出力信号が入力される。ＮＯＲゲート６２の出力信号は、インバータ６４〜６６を介して／ＳＨ１信号として出力される。ＮＯＲゲート６３の一方の入力端子にはインバータ６１によって反転されたＰＳＨ１信号（／ＰＳＨ１信号）が入力され、その他方の入力端子にはインバータ６６の出力信号が入力される。ＮＯＲゲート６３の出力信号は、インバータ６７〜７１を介してＳＨ１信号として出力される。また、ＰＳＨ２〜ＰＳＨ４信号及びＰＳＥＬ１〜ＰＳＥＬ４信号の入力については、ＰＳＨ１信号の場合と同様の構成によって処理されるため、記載を省略する。ＰＳＨ２〜ＰＳＨ４信号及びＰＳＥＬ１〜ＰＳＥＬ４信号の入力に対しては、それぞれ／ＳＨ２信号及びＳＨ２信号、／ＳＨ３信号及びＳＨ３信号、／ＳＨ４信号及びＳＨ４信号、／ＳＥＬ１信号及びＳＥＬ１信号、／ＳＥＬ２信号及びＳＥＬ２信号、／ＳＥＬ３信号及びＳＥＬ３信号、及び／ＳＥＬ４信号及びＳＥＬ４信号を出力する。この遅延調整部４の構成は、周知の一般的なノンオーバーラッピング回路であるので、詳細な説明は省略する。
【００２９】
図７は、遅延調整部４の動作を説明するためのタイミングチャートである。図７において、遅延調整部４は、図６に示した各構成要素５１〜５９によって、入力したＳＣＬＫ信号を所定時間遅延させ、かつ、オンデューティ（１周期におけるオン期間の割合）を変化させて得られるＤＡＣＣＬＫ信号及び／ＤＡＣＣＬＫ信号（図示せず）を出力する。ＤＯＵＴ信号は、このＤＡＣＣＬＫ信号に同期して所定期間分遅延され、ＤＡＣＯＵＴ信号として出力される。同様に、遅延調整部４は、図６に示した各構成要素６１〜６９によって、入力したＰＳＨ１信号を所定時間遅延させ、かつ、オンデューティを変化させて得られるＳＨ１信号及び／ＳＨ１信号（図示せず）を出力する。ＳＨ１信号は、インバータ７０及び７１によってさらに所定時間Ｔ１だけ遅延される。
【００３０】
なお、以上のように構成された多重化処理システムの各回路において、各回路を動作させる基準クロック信号としてシステムクロック信号であるＳＣＬＫ信号を用いている。
【００３１】
図８は、多重化部１の制御部２０の制御テーブルメモリ２０ａ内に格納された制御テーブルの一例を示す。本実施形態において、制御部２０は、例えば本実施形態の多重化処理システム１０が接続される液晶パネルの種類別に、図８に示すような「１」〜「７」の７つの制御モードを予め設定している。制御部２０は、選択された制御モードに応じて、信号の出力タイミングを制御する。
【００３２】
以下、図９〜１５のタイミングチャートを参照して、図８に示した制御テーブルにおける各出力遅延設定に対応する多重化処理システム１０の動作を実施例１〜７に説明する。なお、以下の図９〜１５において、複数のデジタルデータＤ１〜Ｄ４、ＤＯＵＴ信号、ＤＡＣＯＵＴ信号、ＳＨ１〜ＳＨ４信号、ＳＨＯＵＴ１〜ＳＨＯＵＴ４信号（それぞれ図５の分離回路４０ａ、４０ｂ、４０ｃ及び４０ｄの各バッファ４５の出力信号を示す。）、ＳＥＬ１〜ＳＥＬ４信号、及びＶＯＵＴ１〜ＶＯＵＴ４信号の変化が示されている。ＤＯＵＴ信号は上記デジタルデータＤ１〜Ｄ４を１Ｔ毎に時分割して多重化した信号である。ＤＡＣＯＵＴ信号はＤＡＣ部２で任意のクロック（実施例１〜７では３クロック）遅延後に出力された信号である。デジタルデータＤ１〜Ｄ４は、全てのデータの位相が揃っていて、かつ、デジタルデータの個数に応じてそのデータ長（実施例１〜７において４Ｔ）を維持する。また、ＴａはデジタルデータＤ１の出力タイミングとデジタルデータＤ２の出力タイミングとの差を示し、ＴｂはデジタルデータＤ２の出力タイミングとデジタルデータＤ３の出力タイミングとの差を示す。以下の実施例において、デジタルデータＤ１〜Ｄ３は、互いに相関性を有するが、デジタルデータＤ４は、それらデジタルデータＤ１〜Ｄ３に対して相関性を有しないものとする。
【実施例１】
【００３３】
図９は、図８の制御テーブルにおいて、制御信号の設定モードが「１」である場合、即ち、出力遅延設定として（Ｔａ，Ｔｂ）＝（１Ｔ，１Ｔ）が選択された場合の、各信号の変化を示すタイミングチャートである。多重化部１の制御部２０は、制御テーブルに従って、制御信号の設定モード「１」に対応する遅延制御信号Ｃ１〜Ｃ４、２ビット選択信号ｔ１〜ｔ４及び出力制御信号をそれぞれ出力する。図９において、ＤＡＣＯＵＴ信号は、遅延調整部４でＤＡＣＯＵＴ信号とタイミングを一致させられたＳＨ１〜ＳＨ４信号により、図５のサンプルホールド部３でＳＨＯＵＴ１信号〜ＳＨＯＵＴ４信号にそれぞれ分離される。ＳＨＯＵＴ１〜ＳＨＯＵＴ４信号は、ＳＨ１〜ＳＨ４信号から３クロック分遅延されたＳＥＬ１〜ＳＥＬ４信号に同期してＶＯＵＴ１〜ＶＯＵＴ４信号として出力される。上記の動作により、ＶＯＵＴ１信号に対して１Ｔの遅延を有するＶＯＵＴ２信号と、ＶＯＵＴ２信号に対して１Ｔの遅延を有するＶＯＵＴ３信号とが得られる。この場合、デジタルデータＤ４が他のデジタルデータＤ１〜Ｄ３に対して相関性があってもよい。
【実施例２】
【００３４】
図１０は、図８の制御テーブルにおいて、制御信号の設定モードが「２」である場合、即ち、出力遅延設定として（Ｔａ，Ｔｂ）＝（１Ｔ，２Ｔ）が選択された場合の、各信号の変化を示すタイミングチャートである。図１０において、デジタルデータＤ４は、他のデジタルデータＤ１〜Ｄ３に対して相関性がなく、デジタルデータＤ１〜Ｄ３と同ビット幅のダミーデータである。多重化部１の制御部２０は、制御テーブルに従って、制御信号の設定モード「２」に対応する遅延制御信号Ｃ１〜Ｃ４、２ビット選択信号ｔ１〜ｔ４及び出力制御信号をそれぞれ出力する。多重化部１において、デジタルデータＤ４とデジタルデータＤ３とが入れ替えられて多重化される。これにより、ＳＨ１〜ＳＨ４信号及びＳＥＬ１〜ＳＥＬ４信号も多重化と同じ順番でオンするような信号となる。これによりＶＯＵＴ１〜ＶＯＵＴ３信号の出力タイミングを制御できる。従って、この場合、相関性のないダミーデータを利用して多重化処理する順番を制御し、ＶＯＵＴ１〜ＶＯＵＴ４信号の出力タイミングを１Ｔ以外の遅延量で遅延させることができる。上記の動作により、相関性のないダミーデータを利用して多重化処理する順番を制御することにより、ＶＯＵＴ１信号に対して１Ｔの遅延を有するＶＯＵＴ２信号と、ＶＯＵＴ２信号に対して２Ｔの遅延を有するＶＯＵＴ３信号とが得られる。
【実施例３】
【００３５】
図１１は、図８の制御テーブルにおいて、制御信号の設定モードが「３」である場合、即ち、出力遅延設定として（Ｔａ，Ｔｂ）＝（２Ｔ，１Ｔ）が選択された場合の、各信号の変化を示すタイミングチャートである。図１１において、デジタルデータＤ４は、他のデジタルデータＤ１〜Ｄ３に対して相関性がなく、デジタルデータＤ１〜Ｄ３と同ビット幅のダミーデータである。多重化部１の制御部２０は、制御テーブルに従って、制御信号の設定モード「３」に対応する遅延制御信号Ｃ１〜Ｃ４、２ビット選択信号ｔ１〜ｔ４及び出力制御信号をそれぞれ出力する。図１１において、デジタルデータＤ４とデジタルデータＤ２及びＤ３とが入れ替えられて多重化される。これにより、ＳＨ１〜ＳＨ４信号及びＳＥＬ１〜ＳＥＬ４信号も多重化と同じ順番でオンするような信号となる。上記の動作により、相関性のないダミーデータを利用して多重化処理する順番を制御することにより、ＶＯＵＴ１信号に対して２Ｔの遅延を有するＶＯＵＴ２信号と、ＶＯＵＴ２信号に対して１Ｔの遅延を有するＶＯＵＴ３信号とが得られる。
【実施例４】
【００３６】
図１２は、図８の制御テーブルにおいて、制御信号の設定モードが「４」である場合、即ち、出力遅延設定として（Ｔａ，Ｔｂ）＝（２Ｔ，３Ｔ）が選択された場合の、各信号の変化を示すタイミングチャートである。図１２において、デジタルデータＤ４は、他のデジタルデータＤ１〜Ｄ３に対して相関性がなく、デジタルデータＤ１〜Ｄ３と同ビット幅のダミーデータである。多重化部１の制御部２０は、制御テーブルに従って、制御信号の設定モード「４」に対応する遅延制御信号Ｃ１〜Ｃ４、２ビット選択信号ｔ１〜ｔ４及び出力制御信号をそれぞれ出力する。図１２において、多重化する前に、デジタルデータＤ３を４Ｔだけ遅延させる。さらに、多重化部１において、デジタルデータＤ２とデジタルデータＤ３とが入れ替えられる。従って、ＳＨ１〜ＳＨ４信号及びＳＥＬ１〜ＳＥＬ４信号も多重化と同じ順番でオンするような信号となる。デジタルデータＤ１〜Ｄ３は相関性を有するため、順序を入れ替えることにより出力タイミングが逆となるが、デジタルデータＤ３は、多重化される前の時点で４Ｔ遅延されることにより、最終的に得られるＶＯＵＴ１〜ＶＯＵＴ３信号は正しい相関性を有し、問題は生じない。上記の動作により、相関性のあるデジタルデータを遅延させ、さらに相関性のないダミーデータを利用して多重化処理する順番を制御することにより、ＶＯＵＴ１信号に対して２Ｔの遅延を有するＶＯＵＴ２信号と、ＶＯＵＴ２信号に対して３Ｔの遅延を有するＶＯＵＴ３信号とが得られる。
【実施例５】
【００３７】
図１３は、図８の制御テーブルにおいて、制御信号の設定モードが「５」である場合、即ち、出力遅延設定として（Ｔａ，Ｔｂ）＝（３Ｔ，２Ｔ）が選択された場合の、各信号の変化を示すタイミングチャートである。図１３において、デジタルデータＤ４は、他のデジタルデータＤ１〜Ｄ３に対して相関性がなく、デジタルデータＤ１〜Ｄ３と同ビット幅のダミーデータである。多重化部１の制御部２０は、制御テーブルに従って、制御信号の設定モード「５」に対応する遅延制御信号Ｃ１〜Ｃ４、２ビット選択信号ｔ１〜ｔ４及び出力制御信号をそれぞれ出力する。図１３において、多重化する前に、デジタルデータＤ３を４Ｔだけ遅延させる。さらに、多重化部１において、デジタルデータＤ２とデジタルデータＤ４とが入れ替えられ、その後、デジタルデータＤ３とデジタルデータＤ４とが入れ替えられる。従って、ＳＨ１〜ＳＨ４信号及びＳＥＬ１〜ＳＥＬ４信号も多重化と同じ順番でオンするような信号となる。デジタルデータＤ１〜Ｄ３は相関性を有するため、順序を入れ替えることにより出力タイミングが逆となるが、デジタルデータＤ３は、多重化される前の時点で４Ｔ遅延されることにより、最終的に得られるＶＯＵＴ１〜ＶＯＵＴ３信号は正しい相関性を有し、問題は生じない。上記の動作により、相関性のあるデジタルデータを遅延させ、さらに相関性のないダミーデータを利用して多重化処理する順番を制御することにより、ＶＯＵＴ１信号に対して３Ｔの遅延を有するＶＯＵＴ２信号と、ＶＯＵＴ２信号に対して２Ｔの遅延を有するＶＯＵＴ３信号とが得られる。
【実施例６】
【００３８】
図１４は、図８の制御テーブルにおいて、制御信号の設定モードが「６」である場合、即ち、出力遅延設定として（Ｔａ，Ｔｂ）＝（３Ｔ，３Ｔ）が選択された場合の、各信号の変化を示すタイミングチャートである。図１４において、デジタルデータＤ４は、他のデジタルデータＤ１〜Ｄ３に対して相関性がなく、デジタルデータＤ１〜Ｄ３と同ビット幅のダミーデータである。多重化部１の制御部２０は、制御テーブルに従って、制御信号の設定モード「６」に対応する遅延制御信号Ｃ１〜Ｃ４、２ビット選択信号ｔ１〜ｔ４及び出力制御信号をそれぞれ出力する。図１４において、多重化する前に、デジタルデータＤ３を４Ｔだけ遅延させる。さらに、多重化部１において、デジタルデータＤ４とデジタルデータＤ２とを入れ替える。従って、ＳＨ１〜ＳＨ４信号及びＳＥＬ１〜ＳＥＬ４信号も多重化と同じ順番でオンするような信号となる。デジタルデータＤ１〜Ｄ３は相関性を有するため、順序を入れ替えることにより出力タイミングが逆となるが、デジタルデータＤ３は、多重化される前の時点で４Ｔ遅延されることにより、最終的に得られるＶＯＵＴ１〜ＶＯＵＴ３信号は正しい相関性を有し、問題は生じない。上記の動作により、相関性のあるデジタルデータを遅延させ、さらに相関性のないダミーデータを利用して多重化処理する順番を制御することにより、ＶＯＵＴ１信号に対して３Ｔの遅延を有するＶＯＵＴ２信号と、ＶＯＵＴ２信号に対して３Ｔの遅延を有するＶＯＵＴ３信号とが得られる。
【実施例７】
【００３９】
図１５は、図８の制御テーブルにおいて、制御信号の設定モードが「７」である場合、即ち、出力遅延設定として（Ｔａ，Ｔｂ）＝（０Ｔ，０Ｔ）が選択された場合の、各信号の変化を示すタイミングチャートである。図１５において、デジタルデータＤ４は、他のデジタルデータＤ１〜Ｄ３に対して相関性がなく、デジタルデータＤ１〜Ｄ３と同ビット幅のダミーデータである。多重化部１の制御部２０は、制御テーブルに従って、制御信号の設定モード「７」に対応する遅延制御信号Ｃ１〜Ｃ４、２ビット選択信号ｔ１〜ｔ４及び出力制御信号をそれぞれ出力する。多重化部１において、出力制御信号を１に設定するで、デジタルデータＤ２及びＤ３の出力タイミングがデジタルデータＤ１の出力タイミングと同時になるように、サンプルホールド部１３のセレクタ３４ａ及び３４ｂが動作する。従って、ＳＨ１〜ＳＨ３信号に対して、ＳＥＬ１〜ＳＥＬ３信号が同時出力となる。上記の動作により、ＶＯＵＴ１〜ＶＯＵＴ３信号の各出力タイミングを同時にすることができる。
【００４０】
以上実施例１〜７に示したように、本実施形態に係る多重化処理システム１０によれば、制御信号に基づいて多重化を行うことで、相関性がある複数チャンネルのデジタルデータを１チャンネルのＤ／Ａ変換器で信号処理を行うことができる。そのため、従来、アナログ回路で処理していた相関性実現のための制御回路や、信号数だけ必要であったＤ／Ａ変換器が不要となり、回路規模削減が可能となる。また、１チャンネルの高ビットＤ／Ａ変換器を利用することで、システムの高解像度化にも有効である。さらに、制御信号に応じて各デジタルデータの遅延時間や多重化の順序を調整することによって、異なる規格を有する多種の液晶パネルにも適用することができ、汎用性が高い。また、画素ピッチ及び画素配列に応じて各デジタルデータの遅延時間や多重化の順序を調整すれば、水平解像度の微調整を行うこともできる。
【００４１】
なお、本実施形態に係る多重化処理システム１０の応用例として、例えば、図１６に示すように、多重化処理システム１０をデジタルＩ／Ｆ液晶パネル駆動装置に組み込んでもよい。図１６は、本実施形態に係る多重化処理システム１０を組み込んだデジタルＩ／Ｆ液晶パネル駆動装置の構成の一例を示すブロック図である。図１６のデジタルＩ／Ｆ液晶パネル駆動システムは、図１７に示した一般的なデジタルＩ／Ｆ液晶パネル駆動システムのタイミング調整回路１０５及びＤＡＣ１０６ａ、１０６ｂ及び１０６ｃに代えて本実施形態に係る多重化処理システム１０を有する点において、図１７の一般的なデジタルＩ／Ｆ液晶パネル駆動システムとは異なる。それ以外の構成要素については、図１７の一般的なデジタルＩ／Ｆ液晶パネル駆動システムと同様である。
【００４２】
また、上記実施形態において、多重化処理システム１０は、４つのデジタルデータＤ１〜Ｄ４を入力した。しかし、本発明はこの個数に限らず、多重化処理システム１０が４つより少ないデジタルデータ又は４つより多いデジタルデータを入力してもよい。
【００４３】
また、デジタルデータＤ４は、デジタルデータＤ１〜Ｄ３と相関性が無いダミーデータであったが、これに代えて、例えば液晶パネル表示用輝度信号等、他のデータであってもよい。
【産業上の利用可能性】
【００４４】
本発明に係る多重化処理システムは、相関性がある複数のデジタルデータの多重化処理方式を有し、例えばデジタルＩ／Ｆを有する液晶パネル用のＲＧＢ信号処理等において有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る多重化処理システム１０の構成の一例を示すブロック図である。
【図２】本発明の実施形態に係る多重化部１の詳細構成を示すブロック図である。
【図３】本発明の実施形態に係る遅延回路１４の詳細構成を示すブロック図である。
【図４】本発明の実施形態に係るサンプルホールド用信号生成部１３の詳細構成を示すブロック図である。
【図５】本発明の実施形態に係るサンプルホールド部３の詳細構成を示すブロック図である。
【図６】本発明の実施形態に係る遅延調整部４の詳細構成を示すブロック図である。
【図７】本発明の実施形態に係る遅延調整部４の動作を説明するためのタイミングチャートである。
【図８】本発明の実施形態に係る制御部２０の制御テーブルを示す表である。
【図９】図８の制御テーブルにおいて、制御信号の設定モードが「１」である場合の本発明の実施形態に係る多重化処理システム１０の各信号の変化を示すタイミングチャートである。
【図１０】図８の制御テーブルにおいて、制御信号の設定モードが「２」である場合の本発明の実施形態に係る多重化処理システム１０の各信号の変化を示すタイミングチャートである。
【図１１】図８の制御テーブルにおいて、制御信号の設定モードが「３」である場合の本発明の実施形態に係る多重化処理システム１０の各信号の変化を示すタイミングチャートである。
【図１２】図８の制御テーブルにおいて、制御信号の設定モードが「４」である場合の本発明の実施形態に係る多重化処理システム１０の各信号の変化を示すタイミングチャートである。
【図１３】図８の制御テーブルにおいて、制御信号の設定モードが「５」である場合の本発明の実施形態に係る多重化処理システム１０の各信号の変化を示すタイミングチャートである。
【図１４】図８の制御テーブルにおいて、制御信号の設定モードが「６」である場合の本発明の実施形態に係る多重化処理システム１０の各信号の変化を示すタイミングチャートである。
【図１５】図８の制御テーブルにおいて、制御信号の設定モードが「７」である場合の本発明の実施形態に係る多重化処理システム１０の各信号の変化を示すタイミングチャートである。
【図１６】本発明の実施形態に係る多重化処理システム１０を内蔵するデジタルＩ／Ｆ液晶パネル駆動システムの構成を示すブロック図である。
【図１７】一般的なデジタルＩ／Ｆ液晶パネル駆動システムの構成を示す図である。
【符号の説明】
【００４６】
１…多重化部、
２…ＤＡＣ部、
３…サンプルホールド部、
４…遅延調整部、
１０…多重化処理システム、
１１…遅延部、
１２…セレクタ、
１３…サンプルホールド用信号生成部、
１４…遅延回路、
２０…制御部、
２０ａ…制御テーブルメモリ、
２１〜２４，３５ａ〜３５ｄ，３６ａ〜３６ｄ…フリップフロップ、
２５，３２ａ〜３２ｄ，３４ａ，３４ｂ…セレクタ、
３３ａ〜３３ｄ…遅延回路、
４０ａ〜４０ｄ…分離回路、
４１，４２…スイッチ、
４３，４４…キャパシタンス、
４５，４６…バッファ、
５１，５４〜５９，６１，６４〜７１…インバータ、
５２，５３，６２，６３…ＮＯＲゲート。
【図１】
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【図２】
2007266872.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007266872.tif 000009
【図８】
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【図９】
2007266872.tif 000011
【図１０】
2007266872.tif 000012
【図１１】
2007266872.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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