(57)【要約】【課題】レイアウト面積を大きくすることなく、不揮発性メモリセルに対する読出しを高速化する。【解決手段】フラッシュメモリ（２）は、マトリクス状に配置された複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍからなるフラッシュメモリアレイ（３０）を備える。読出し用電流源（３６）は、読出し動作において、各々の主ビット線ＢＬ０、ＢＬ１、ＢＬｍに並列的に電流を供給する。カラムスイッチ回路（３７）は、複数の主ビット線の中からアドレス信号で指定された主ビット線を共通ビット線ＣＭＢＬに接続する。センスアンプ（３８）は、読出し動作において、共通ビット線に伝達された読出し信号を入力し、共通ビット線に接続された主ビット線の電位と基準電位Ｖｒｅｆを比較して、読出し対象となる不揮発性メモリセルのドレインＤＲとソースＳＣ間に電流が流れたか否かを検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のワード線と、複数の第１データ線と、複数の第２データ線と、対応する第１データ線と第２データ線との間に接続され、且つ対応するワード線によって選択的にスイッチ制御される複数の不揮発性メモリセルとを有するメモリアレイと、
読出し動作において、前記各々の第１データ線に並列的に電流を供給する電流源回路と、
前記複数の第１データ線の中からアドレス信号で指定された第１データ線を共通データ線に接続するカラムスイッチ回路と、
読出し動作において、前記共通データ線に伝達された読出し信号を入力して増幅する増幅回路と、を備える記憶装置。
【請求項２】
前記第１データ線は、メインビット線と、前記メインビット線にストリングスイッチを介して接続されたサブビット線から成り、
前記不揮発性メモリセルは、前記サブビット線と前記第２データ線との間に接続される請求項１記載の記憶装置。
【請求項３】
前記第２データ線は、隣り合う前記サブビット線に接続される前記不揮発性メモリセルに共有される請求項２記載の記憶装置。
【請求項４】
前記カラムスイッチ回路は、前記各々の第１データ線毎に接続された第１カラムスイッチと、前記共通データ線に接続された第２カラムスイッチとを有し、
前記第１カラムスイッチは、所定数の前記第１データ線毎にグループ化され、グループ毎に前記アドレス信号の一部の信号で共通に指定された第１データ線を選択し、
前記第２カラムスイッチは、前記第１カラムスイッチにより選択された前記第１データ線の中から、前記アドレス信号の残りの信号で指定された第１データ線を選択する請求項１記載の記憶装置。
【請求項５】
前記複数の不揮発性メモリセルは、対応する前記第１データ線と前記第２データ線の間で並列に接続されている請求項１記載の記憶装置。
【請求項６】
前記複数の不揮発性メモリセルは、対応する前記第１データ線と前記第２データ線の間で直列に接続されている請求項１記載の記憶装置。
【請求項７】
複数のビット線と、前記複数のビット線の各々に接続される複数の不揮発性メモリセルと、単数又は複数のセンス回路とを有し、
前記センス回路の入力は、少なくとも２本のビット線各々にスイッチ回路を介して接続され、
前記少なくとも２本のビット線各々には、並列的に電流を供給する電流供給回路が接続され、
前記少なくとも２本のビット線に接続される前記不揮発性メモリセルからの読出動作において、前記スイッチ回路の制御により、前記少なくとも２本のビット線と前記センス回路とを切断している状態で前記電流供給回路から前記少なくとも２本のビット線に電流を供給し、前記スイッチ回路の制御により、前記少なくとも２本のビット線の一方を前記センス回路に接続して第１の不揮発性メモリセルに格納されたデータの読出しを行った後、前記スイッチ回路の制御により、前記少なくとも２本のビット線の他方を前記センス回路に接続して第２の不揮発性メモリセルに格納されたデータの読出しを行う記憶装置。
【請求項８】
中央処理装置を更に有し、
前記スイッチ回路の制御は、前記中央処理装置からの制御に応じて行われる請求項７記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルを備えた記憶装置に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
不揮発性メモリは、電気的な閾値電圧の変更によって情報記憶を行うことができる複数の不揮発性メモリセルを有する。不揮発性メモリは、読出し又はベリファイを行う場合には、ワード線に所定の電圧を印加して、不揮発性メモリセルのドレインとソース間に電流が流れるか否かを検出することによって、記憶情報の判定を行う。
【０００３】
特許文献１には、不揮発性メモリセルが接続されたビット線を、カラムスイッチのようなトランスファゲートを介して共通データ線に接続し、この共通データ線に電流源トランジスタが接続されたメモリの記載がある。前記共通データ線には読出し用アンプの入力端子が接続される。
【０００４】
【特許文献１】特開２０００−１７３２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、不揮発性メモリセルに対する読出しを高速化させる手段について検討した。特許文献１では、読出し又はベリファイにおいて、カラムスイッチによりビット線を選択する毎に、選択されたビット線に電流源トランジスタからチャージ電流が供給される。そして、読出し用アンプは、選択されたビット線のチャージが完了された状態で、不揮発性メモリセルに電流が流れた否かを検出する。このため、特許文献１では、読出し又はベリファイにおいて、カラムスイッチでビット線の選択を切替えたときは、新たに選択されたビット線のチャージが完了するまで待つ必要があった。
【０００６】
また、本発明者は、夫々のビット線に電流源トランジスタを接続し、２本のビット線毎に１個の読み出し用アンプを設け、相互に一方のビット線を読出し用、他方を参照用とするように電流源を制御して、読出し用アンプを用いた読出し動作を行う構成について検討した。読出し用アンプの出力は、カラムスイッチを介して共有データ線に接続される。これによれば、読出し動作において、ビット線には各々に固有の電流源トランジスタによって電流が供給されるから、カラムスイッチの切替えが行われても、その切替えによって選択されることになるビット線に電流源トランジスタから新たに電流が供給されるのを待つことを要しない。しかしながら、カラムスイッチ毎に読出し用アンプを配置するから、レイアウト面積が大きくなってしまう。
【０００７】
本発明の目的は、レイアウト面積を大きくすることなく、不揮発性メモリセルに対する読出しを高速化することができる記憶装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕本発明に係る記憶装置は、メモリアレイ（３０）、電流源回路（３６）、カラムスイッチ回路（３７）及び増幅回路（３８）を備える。メモリアレイは、複数のワード線（ＣＧ０、ＣＧｙ）と、複数の第１データ線（ＢＬ０、ＢＬ１、ＢＬｍ）と、複数の第２データ線とを有する。メモリアレイは、対応する第１データ線と第２データ線との間に接続され、且つ対応するワード線によって選択的にスイッチ制御される複数の不揮発性メモリセル（ＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍ）を有する。電流源回路は、読出し動作において、前記各々の第１データ線に並列的に電流を供給する。カラムスイッチ回路は、前記複数の第１データ線の中からアドレス信号で指定された第１データ線を共通データ線（ＣＭＢＬ）に接続する。増幅回路は、読出し動作において、前記共通データ線に伝達された読出し信号を入力して増幅する。
【００１１】
上記より、読出し動作において、夫々の第１データ線には常時電流が供給されているから、カラムスイッチ回路による第１データの選択が切替えられても、その切替えによって選択されることになる第１データ線に新たに電流が供給されるのを待つ必要がない。つまり、電流源回路が第１データ線に並列的に電流を供給するから、複数の第１データ線の電位は、並列的に安定することなる。これにより、複数の不揮発性メモリセルに対する読出し動作において、１本分の第１データ線の電位が所定の電位に到達するまでの時間が経過した後であれば、カラムスイッチ回路により第１データ線の選択を切替えた後、即座に増幅回路の出力によって読出しデータを確定させることができる。これにより、不揮発性メモリセルに対する読出しを高速化することができる。
【００１２】
また、増幅回路には、カラムスイッチ回路により第１データ線と共通データ線が接続されることで読出し信号が入力されるから、共通データ線に接続可能な複数の第１データ線に対する増幅回路は１つで済み、レイアウト面積が大きくならない。
【００１３】
本発明の具体的な一つの形態として、前記第１データ線は、メインビット線（ＢＬ０、ＢＬｍ、ＢＬｘ）と、前記メインビット線にストリングスイッチ（ＳＴ００、ＳＴ０ｍ、ＳＴ０ｘ、ＳＴｙ０、ＳＴｙｍ、ＳＴｙｘ）を介して接続されたサブビット線（ｌｂｌ０、ｌｂｌｍ、ｌｂｌｘ、ｌｂｌｓ、ｌｂｌｔ、ｌｂｌｕ）から成る。前記不揮発性メモリセルは、前記サブビット線と前記第２データ線との間に接続される。上記より、読出し動作において、ストリングスイッチを切替えることで、読出し動作の対象となる不揮発性メモリセルに接続されるサブビット線だけをメインビット線に接続することができ、第１データ線の負荷容量を全体的に小さくすることができる。
【００１４】
本発明の具体的な一つの形態として、前記第２データ線は、隣り合う前記サブビット線に接続される前記不揮発性メモリセルに共有される。上記より、メモリアレイ内の共通ソース線の数を減らすことができる。
【００１５】
本発明の具体的な一つの形態として、前記カラムスイッチ回路は、前記各々の第１データ線毎に接続された第１カラムスイッチ（ＹＡ０、ＹＡｍ）と、前記共通データ線に接続された第２カラムスイッチ（ＹＢ０、ＹＢｎ）とを有する。前記第１カラムスイッチは、所定数の前記第１データ線毎にグループ化され、グループ毎に前記アドレス信号の一部の信号で共通に指定された第１データ線を選択する。前記第２カラムスイッチは、前記第１カラムスイッチにより選択された前記第１データ線の中から、前記アドレス信号の残りの信号で指定された第１データ線を選択する。上記より、複数の第１データ線の中からアドレス信号で指定された第１データ線を選択する場合に、１回で選択せずに、例えばアドレス信号の下位ビットを用いて第１カラムスイッチで選択した後に、上位ビットを用いて第２カラムスイッチで選択することになる。これにより、カラムスイッチ回路を階層化することができ、デコーダ内部の論理回路の規模を小さくすることができる。
【００１６】
本発明の具体的な一つの形態として、前記複数の不揮発性メモリセルは、対応する前記第１データ線と前記第２データ線の間で並列に接続されている。上記より、メモリアレイはＮＯＲ型として構成される。
【００１７】
本発明の具体的な一つの形態として、前記複数の不揮発性メモリセルは、対応する前記第１データ線と前記第２データ線の間で直列に接続されている。上記より、メモリアレイはＮＡＮＤ型として構成される。
【００１８】
〔２〕本発明に係る記憶装置は、複数のビット線と、前記複数のビット線の各々に接続される複数の不揮発性メモリセルと、単数又は複数のセンス回路とを有する。前記センス回路の入力は、少なくとも２本のビット線各々にスイッチ回路を介して接続される。前記少なくとも２本のビット線各々には、並列的に電流を供給する電流供給回路が接続される。前記少なくとも２本のビット線に接続される前記不揮発性メモリセルからの読出動作において、前記スイッチ回路の制御により、前記少なくとも２本のビット線と前記センス回路とを切断している状態で前記電流供給回路から前記少なくとも２本のビット線に電流を供給する。前記スイッチ回路の制御により、前記少なくとも２本のビット線の一方を前記センス回路に接続して第１の不揮発性メモリセルに格納されたデータの読出しを行った後、前記スイッチ回路の制御により、前記少なくとも２本のビット線の他方を前記センス回路に接続して第２の不揮発性メモリセルに格納されたデータの読出しを行う。
【００１９】
上記より、読出し動作において、外部出力ビット数が１ビットである場合には、センス回路は、少なくとも２本のビット線に対して１つで済む。また、読出し動作において、外部出力ビット数が複数ビットである場合には、センス回路は、外部出力ビット数に応じた数だけ配置されることになる。いずれの場合でも、スイッチ回路を介してセンス回路の入力に接続可能な少なくとも２本のビット線に対して、センス回路は１つで済むから、レイアウト面積が大きくならない。さらに、スイッチ回路の制御により、少なくとも２本のビット線には、並列的に電流が供給されるから、電位が並列的に安定することになる。この電位が安定した状態において、スイッチ回路の制御により、少なくとも２本のビット線の選択を切替えた場合には、即座にセンス回路によって、不揮発性メモリセルに格納されたデータを確定させることができる。これにより、不揮発性メモリセルに対する読出しを高速化することができる。
【００２０】
本発明の具体的な一つの形態として、中央処理装置を更に有する。前記スイッチ回路の制御は、前記中央処理装置からの制御に応じて行われる。上記より、中央処理装置により読出し動作が実行されることになる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
即ち、レイアウト面積を大きくすることなく、不揮発性メモリセルに対する読出しを高速化することができる。
【発明を実施するための最良の形態】
【００２３】
図２には、本発明を適用したデータプロセッサの一例が示される。データプロセッサ１は、例えばフラッシュメモリ内蔵シングルチップのマイクロコンピュータであって、フラッシュメモリ（ＦＬＡＳＨ）２や中央処理装置（ＣＰＵ）３等を備えている。ＣＰＵ３は、その内部に制御理論（ＣＮＴＬＯＧＩＣ）４を有し、リードオンリーメモリ（ＲＯＭ）５に格納されたプログラム等に基づいてデータプロセッサ１の全ての制御を行う。ＲＯＭ５は、ＣＰＵ３が実行すべきプログラムや固定データを記憶する。ランダムアクセスメモリ（ＲＡＭ）６は、ＣＰＵ３による演算結果を記憶し、また、ＣＰＵ３の作業領域ともなる。ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）７は、ＲＯＭ５やＲＡＭ６と、図示を省略する外部メモリとの間でデータを所定のブロック単位で転送する制御を行う。シリアルコミュニケーションインタフェース回路（ＳＣＩ）８は、図示を省略する外部装置との間でシリアル通信を行う。タイマ（ＴＩＭＥＲ）９は、設定された時間をカウントし、設定時間に達したらフラグをセットしたり、割り込み要求を発生する。クロックパルス発生回路（ＣＰＧ）１０は、ある周波数のクロック信号を生成し、これをシステムクロックとしてクロックライン１１に供給する。
【００２４】
入出力ポート（ＩＯＰ）１２〜２０は、データプロセッサ１を外部接続させるための入出力端子である。フラッシュメモリ２、ＣＰＵ３、ＲＯＭ５、ＲＡＭ６、ＤＭＡＣ７及びＩＯＰ１２〜１６は、それぞれメインアドレスバス（ＩＡＢ）２１とメインデータバス（ＩＤＢ）２２を介して接続されている。また、タイマ９やＳＣＩ８等の周辺回路とＩＯＰ１２〜２０は、それぞれ周辺アドレスバス（ＰＡＢ）２３と周辺データバス（ＰＤＢ）２４を介して接続されている。さらに、バスシーケンスコントローラ（ＢＳＣ）２５は、ＩＡＢ２１及びＩＤＢ２２と、ＰＡＢ２３及びＰＤＢ２４との間で信号の転送を制御すると共に、各々のバスの状態を制御する。
【００２５】
図３には、フラッシュメモリ２の機能ブロックの一例が示される。図中、アドレス信号や制御用信号等の系統は省略している。フラッシュメモリ２は、特に制限されないが、単結晶シリコン等の１個の半導体基板に、ＭＯＳ集積回路製造技術によって形成されている。フラッシュメモリ２は、フラッシュメモリアレイ３０を有する。フラッシュメモリアレイ３０は、マトリクス状に配置された複数の不揮発性メモリセルからなる。
【００２６】
制御回路３１は、外部から入力される制御用信号を入力し、制御用信号の状態に応じて、書込み、消去、読出し等の各コマンドに従ってフラッシュメモリ２を全体的に制御する。入出力回路３２には、フラッシュメモリアレイ３０に対する読出しデータ、書込みデータなどの各種信号が入出力される。アドレスバッファ３３は、外部から入力されたアドレスを一時的に格納する。アドレスバッファ３３には、Ｘデコーダ３４とＹデコーダ３５がそれぞれ接続されている。Ｘデコーダ３４は、アドレスバッファ３３から出力されたロウアドレスに基づいてデコードを行う。Ｙデコーダ３５は、アドレスバッファ３３から出力されたカラムアドレスに基づいてデコードを行う。さらに、フラッシュメモリ２は、例えば読出し又はベリファイ（以下、読出し動作と記す）に用いられる読出し回路を備えている。この読出し回路は、読出し用電流源３６、カラムスイッチ回路３７及びセンスアンプ３８等を有する。書込み回路３９は、入出力回路３２を介して入力された書込みデータをラッチして、データ書込みの制御を行う。電源回路４０は、書込み、消去等に用いられる書込みパルス電圧や消去パルス電圧を生成する。
【００２７】
図１には、本発明の実施形態１に係るフラッシュメモリ２の読出し回路の一例が示される。読出し回路は、読出し動作において、フラッシュメモリアレイ３０を構成する複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍの記憶情報を検出可能にする回路であって、読出し用電流源３６と、カラムスイッチ回路３７と、センスアンプ３８等を備える。不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍは、特に制限されないが、２層ゲート構造の絶縁ゲート型のｎチャンネル電界効果トランジスタ（以下、ｎＭＯＳと記す）により構成されている。例えば、不揮発性メモリセルＭＭ００は、Ｐ型シリコン基板上に設けたＰ型ウエル領域ＰＷと、Ｐ型ウエル領域ＰＷに形成されたソースＳＣ及びドレインＤＲと、フローティングゲートＦＧと、コントロールゲートＣＧとを有する。フローティングゲートＦＧは、ソースＳＣとドレインＤＲ間のチャネル形成領域の上に、トンネル絶縁膜としての薄いゲート酸化膜を介して配置されている。コントロールゲートＣＧは、フローティングゲートＦＧの上に、絶縁膜を介して配置されている。不揮発性メモリセルＭＭ００は、ドレインＤＲが主ビット線ＢＬ０に接続され、コントロールゲートＣＧがワード線ＣＧ０に接続され、ソースＳＣがソース線に接続される。このソース線は、読出し時に０ＶのＶＳＳに接続される。複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍは、それぞれ対応する主ビット線ＢＬ０、ＢＬ１、ＢＬｍとソース線との間で並列に接続され、且つ対応するワード線ＣＧ０、ＣＧｙによって選択的に制御される。フラッシュメモリアレイ３０は、ＮＯＲ型として構成される。
【００２８】
次に、読出し回路について詳細に説明する。読出し用電流源３６は、ｐチャンネル電界効果トランジスタ（以下、ｐＭＯＳと記す）の電流源ｐ０、ｐ１、ｐｍからなり、それぞれのゲート端子がスイッチ制御線ＳＡＰに接続され、ドレイン端子が主ビット線ＢＬ０、ＢＬ１、ＢＬｍに接続され、ソース端子が例えば１．５ＶのＶＤＤに接続されている。このため、読出し用電流源３６は、読出し動作において、主ビット線ＢＬ０、ＢＬ１、ＢＬｍに対して並列的に読出し用電流を供給する。つまり、夫々の主ビット線ＢＬ０、ＢＬ１、ＢＬｍには、読出し動作おいて常時、読出し用電流が供給されることになる。カラムスイッチ回路３７は、例えばｎＭＯＳのカラムスイッチＹ０、Ｙ１、Ｙｍからなり、それぞれ主ビット線ＢＬ０、ＢＬ１、ＢＬｍに接続されている。カラムスイッチ回路３７は、複数の主ビット線ＢＬ０、ＢＬ１、ＢＬｍの中から、Ｙデコーダ３５から出力される選択信号に基づいて、アドレス信号で指定された主ビット線を選択し、この主ビット線を共通ビット線ＣＭＢＬに接続する。
【００２９】
センスアンプ３８は、正側入力端子が共通データ線ＣＭＢＬに接続され、負側入力端子が基準電位Ｖｒｅｆに接続されている。センスアンプ３８は、正側入力端子に、カラムスイッチ回路３６で選択された主ビット線から共通データ線ＣＭＢＬに伝達された読出し信号が入力され、負側入力端子に基準電位Ｖｒｅｆが入力される。センスアンプ３８は、この読出し信号と基準電位Ｖｒｅｆを比較し、その結果を出力端子ｏｕｔから入出力回路３２に出力する。
【００３０】
ここで、読出し信号とは、複数の主ビット線ＢＬ０、ＢＬ１、ＢＬｍに常時読出し用電流が供給されることにより、読出し対象とされる不揮発性メモリセルのドレインＤＲとソースＳＣ間に電流経路が形成されるか否かに応じて確定された主ビット線の電位を示す信号である。主ビット線の電位は、不揮発性メモリセルの閾値電圧が高い場合には、電流経路が形成されないので、例えば読出し用電流源３６のＶＤＤに近い電位に確定され、不揮発性メモリセルの閾値電圧が低い場合には、電流経路が形成されるので、低い電位に確定される。つまり、主ビット線の電位は、２つの電位のいずれかに確定されることになるから、基準電位Ｖｒｅｆを２つの電位の間の電位に設定すれば、センスアンプ３８により読出し対象とされる不揮発性メモリセルの閾値電圧を判定できる。この主ビット線の電位が２つの電位のいずれかに到達するまでの時間を、以下、ビット線安定時間と称する。
【００３１】
不揮発性メモリセルＭＭ００を読出し対象とする場合には、ワード線ＣＧ０を選択して、主ビット線ＢＬ０の電位が確定した後に、カラムスイッチＹ０を導通させる。そして、センスアンプ３８は、不揮発性メモリセルＭＭ００のドレインＤＲとソースＳＣ間に電流経路が形成されたか否かを検出し、閾値電圧を判定する。
【００３２】
具体的には、ワード線ＣＧ０に不揮発性メモリセルＭＭ００の書込み状態と消去状態を区別できるように選択電圧として１．５Ｖを印加し、スイッチ制御線ＳＡＰは０Ｖとし、Ｖｒｅｆに基準電位として１．０Ｖを印加する。このとき、非選択電圧として、ワード線ＣＧｙに０Ｖ、カラムスイッチＹ０、Ｙ１、Ｙｍに０Ｖをそれぞれ印加する。電流源ｐ０、ｐ１、ｐｍは、主ビット線ＢＬ０、ＢＬ１、ＢＬｍに読出し用電流を並列的に供給するから、ビット線安定時間の経過後、主ビット線ＢＬ０、ＢＬ１、ＢＬｍの電位が確定される。そして、カラムスイッチＹ０に１．５Ｖを印加して、主ビット線ＢＬ０と共通ビット線ＣＭＢＬを接続する。センスアンプ３８は、共通ビット線ＣＭＢＬに伝達された主ビット線ＢＬ０の電位と、基準電位１．０Ｖと比較し、その結果を出力端子ｏｕｔから出力する。センスアンプ３８では、主ビット線ＢＬ０の電位が１．０Ｖ以上であれば、出力端子ｏｕｔの出力値が１．５Ｖとなり、主ビット線ＢＬ０の電位が１．０Ｖ未満であれば、出力端子ｏｕｔの出力値が０Ｖとなる。つまり、不揮発性メモリセルＭＭ００は、センスアンプ３８の出力端子ｏｕｔが１．５Ｖであれば、電流経路が形成されず、閾値電圧が高いので書込み状態と判定され、同じく、出力値が０Ｖであれば、電流経路が形成され、閾値電圧が低いので消去状態と判定される。
【００３３】
即ち、不揮発性メモリセルＭＭ００の読出し動作は、ビット線安定時間と、カラムスイッチＹ０を導通させて、センスアンプ３８の出力端子ｏｕｔから出力値が出力されるまでの時間（以下、検出時間と記す）とを要する。この検出時間には、例えばカラムスイッチＹ０を導通させたときの寄生容量の充電時間も含まれる。寄生容量の充電時間とは、カラムスイッチＹ０とセンスアンプ３８の間の配線容量及び拡散層容量を充電する時間をいい、カラムスイッチＹ０を導通させてからセンスアンプ３８に主ビット線ＢＬ０の確定された電位が入力されるまでに要する時間とされる。但し、配線容量及び拡散層容量は、主ビット線容量に比べて小さく、このため、容量の充電時間は、ビット線安定時間に比べて短い時間とされる。
【００３４】
図４には、図１に示した読出し回路における読出し動作のタイミングチャートが例示されている。ここでは、複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍを読出し対象とする場合について説明する。主ビット線ＢＬ０、ＢＬ１、ＢＬｍには、時刻ｔ０において、読出し用電流源３６から読出し用電流が並列的に供給され、時刻ｔ１において、夫々の電位が確定される。時刻ｔ１〜ｔ２においても、読出し用電流源３６は、主ビット線ＢＬ０、ＢＬ１、ＢＬｍに対して読出し用電流を供給し続けるから、夫々の主ビット線の電位は、時刻ｔ１での電位を維持できる。また、ビット線安定時間を経過した後に、カラムスイッチＹ０を導通させて、センスアンプ３８により不揮発性メモリセルＭＭ００の閾値電圧が判定される。この期間が、図中の不揮発性メモリセルＭＭ００の読出し期間とされる。
【００３５】
次に、不揮発性メモリセルＭＭ０１の読出し期間では、カラムスイッチＹ０に０Ｖが印加され、カラムスイッチＹ１に１．５Ｖが印加される。そして、主ビット線ＢＬ１の確定された電位が共通ビット線ＣＭＢＬを介してセンスアンプ３８に入力されると、センスアンプ３８により不揮発性メモリセルＭＭ０１の閾値電圧が判定される。同様に、不揮発性メモリセルＭＭ０ｍの読出し期間では、カラムスイッチＹ０、Ｙ１に０Ｖが印加され、カラムスイッチＹｍに１．５Ｖが印加される。そして、主ビット線ＢＬｍの確定された電位が共通ビット線ＣＭＢＬを介してセンスアンプ３８に入力されると、センスアンプ３８により不揮発性メモリセルＭＭ０ｍの閾値電圧が判定される。そして、時刻ｔ２において、ワード線ＣＧ０に非選択電圧として０Ｖが印加され、読出し動作を終了する。このように、不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍの読出し期間は、ビット線安定時間が省略され、センスアンプ３８の検出時間だけで済む。
【００３６】
要するに、フラッシュメモリ２の読出し回路では、不揮発性メモリセルＭＭ００の読出し動作において、主ビット線ＢＬ０のビット線安定時間が必要となるが、不揮発性メモリセルＭＭ０１、ＭＭ０ｍの読出し動作では、ビット線安定時間を省略できる。言換えると、読出し回路では、読出し動作において、カラムスイッチ回路３７による主ビット線ＢＬ１、ＢＬｍの選択が切替えられても、その切替えによって選択されることになる主ビット線ＢＬ１、ＢＬｍには既に読出し用電流が並列的に供給されているから、夫々の電位が確定されるのを待つ必要がない。従って、フラッシュメモリ２によれば、フラッシュメモリアレイ３０を構成する複数の不揮発性メモリセルに対する読出しを高速化することができる。
【００３７】
また、センスアンプ３８は、共通データ線ＣＭＢＬに接続可能な全ての主ビット線ＢＬ０、ＢＬ１、ＢＬｍに対して１つだけで済むから、読出し回路のレイアウト面積が大きくならない。さらに、読出し用電流源３６は、主ビット線ＢＬ０、ＢＬ１、ＢＬｍに読出し用電流を並列的に供給するので、カラムスイッチ回路３７は、読出し用電流を通す必要がない。このため、カラムスイッチＹ０、Ｙ１、Ｙｍのゲート幅を小さくすることも可能である。
【００３８】
ここで、見方を変えると、複数の不揮発性メモリセルに対する読出し動作に要する時間を従来と同様の時間とした場合には、１本分のビット線のビット線安定時間が経過した後であれば、その他のビット線安定時間を省略できる分、センスアンプ３８の検出時間を長くできる。このため、読出し動作に要する時間を従来と同様の時間とした上で、読出し対象とされる不揮発性メモリセルの閾値電圧の判定精度を高めることができる。これは、例えば書換え動作後のベリファイの精度を高めることにもなり、不要な書換え動作を低減させることになるから、不揮発性メモリセルに対する電圧印加に伴うストレスを減らし、書換え回数の向上を図ることもできる。
【００３９】
図５には、本発明の実施形態２に係るフラッシュメモリの読出し回路の一例が示される。以下、各実施形態２〜６では、上記したフラッシュメモリ２の読出し回路と同一機能等を有する部分には同一符号を付し、説明が重複する部分については適宜省略する。このフラッシュメモリは、フラッシュメモリアレイ４１を備える。フラッシュメモリアレイ４１は、複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍからなる。これらの複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍは、それぞれ対応する主ビット線ＢＬ０、ＢＬ１、ＢＬｍとソース線との間で直列に接続され、且つ対応するワード線ＣＧ０、ＣＧｙによって選択的に制御される。フラッシュメモリアレイ４１は、ＮＡＮＤ型として構成される。読出し回路は、このＮＡＮＤ型のフラッシュメモリアレイ４１を構成する複数の不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍ、ＭＭｙ０、ＭＭｙ１、ＭＭｙｍの記憶情報を検出可能にする回路であって、読出し用電流源３６と、カラムスイッチ回路３７と、センスアンプ３８等を備えている。この読出し回路は、不揮発性メモリセルＭＭ００を読出し対象とする場合、フラッシュメモリアレイ４１がＮＡＮＤ型であるから、ワード線ＣＧｙに代表される非選択ワード線には３．０Ｖのトランスファ電圧が印加される。それ以外の動作は上記したフラッシュメモリ２の読出し回路での読出し動作と同様である。トランスファ電圧は、ワード線ＣＧｙに接続された不揮発性メモリセルが書込み状態でも導通するような電圧であって、ワード線ＣＧ０に印加され、不揮発性メモリセルＭＭ００の書込み状態と消去状態を区別するための選択電圧よりも高電圧とされる。
【００４０】
図６には、図５に示した読出し回路における読出し動作のタイミングチャートが例示されている。このタイミングチャートは、図４に示したタイミングチャート比べると、時刻ｔ０において、トランスファ電圧として、ワード線ＣＧｙに３．０Ｖが印加される点が異なる。このため、時刻ｔ１において主ビット線ＢＬ０、ＢＬ１、ＢＬｍの電位が確定されるから、時刻ｔ１〜ｔ２で行われる不揮発性メモリセルＭＭ００、ＭＭ０１、ＭＭ０ｍの読出し期間は、センスアンプ３８の検出時間だけで済む。従って、実施形態２のフラッシュメモリによれば、フラッシュメモリアレイ４１を構成する複数の不揮発性メモリセルに対する読出しを高速化することができる。
【００４１】
図７には、本発明の実施形態３に係るフラッシュメモリの読出し回路の一例が示される。このフラッシュメモリは、フラッシュメモリアレイ４２を備える。フラッシュメモリアレイ４２は、複数の不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘ、ＭＭｙ０、ＭＭｙｍ、ＭＭｙｘからなる。読出し回路は、読出し用電流源４３と、カラムスイッチ回路４４と、センスアンプ３８等を備えている。フラッシュメモリアレイ４２は、上記したフラッシュメモリアレイ３０と比べると、主ビット線の本数が多い構成となっている。これに合わせて、読出し用電流源４３は、ｐＭＯＳの電流源ｐ０、ｐｍ、ｐｘからなり、それぞれが主ビット線ＢＬ０、ＢＬｍ、ＢＬｘに接続され、読出し用電流を並列的に供給する。
【００４２】
カラムスイッチ回路４４は、複数の主ビット線ＢＬ０、ＢＬｍ、ＢＬｘの中から、アドレス信号で指定された主ビット線を共通ビット線ＣＭＢＬに接続する回路であって、例えばｎＭＯＳのカラムスイッチＹＡ０、ＹＡｍ、ＹＢ０、ＹＢｎからなる。カラムスイッチＹＡ０、ＹＡｍは、それぞれ第１共通ビット線ＣＭＢＬ１と第２共通ビット線ＣＭＢＬ２でグループ化されている。主ビット線ＢＬ０、ＢＬｍ、ＢＬｘは、グループ化されたカラムスイッチＹＡ０、ＹＡｍに接続されている。カラムスイッチＹＢ０は、第１共通ビット線ＣＭＢＬ１でグループ化されたカラムスイッチＹＡ０、ＹＡｍと共通ビット線ＣＭＢＬを接続する。カラムスイッチＹＢｎは、第２共通ビット線ＣＭＢＬ２でグループ化されたカラムスイッチＹＡ０、ＹＡｍと共通ビット線ＣＭＢＬを接続する。
【００４３】
要するに、カラムスイッチ回路４４は、階層化されている。グループ化されたカラムスイッチＹＡ０、ＹＡｍは、グループ毎に例えばアドレス信号の下位ビットを用いて共通に指定された主ビット線を選択する。その後、カラムスイッチＹＢ０、ＹＢｎは、グループ毎にカラムスイッチＹＡ０、ＹＡｍで選択された主ビット線の中から、例えばアドレス信号の上位ビットを用いて、主ビット線を選択する。従って、カラムスイッチ回路４４において、主ビット線ＢＬ０、ＢＬｍ、ＢＬｘの中から主ビット線を選択するときに、アドレス信号のビット数は少なくて済むから、図示を省略するデコーダ内部の論理回路の規模を小さくできる。
【００４４】
図８には、図７に示した読出し回路における読出し動作のタイミングチャートが例示されている。この読出し回路は、読出し動作において、カラムスイッチ回路４４によりアドレス信号で指定された主ビット線を選択するときに、グループ化されたカラムスイッチＹＡ０、ＹＡｍと、カラムスイッチＹＢ０、ＹＢｎを導通させるタイミングを考慮する点を除いて、上記したフラッシュメモリ２の読出し回路と同様である。このタイミングチャートは、複数の不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘを読出し対象としており、時刻ｔ０〜ｔ１では、カラムスイッチＹＡ０、ＹＡｍ、ＹＢ０、ＹＢｎに０Ｖが印加される以外、図４に示したタイミングチャートと同様である。このため、時刻ｔ１において主ビット線ＢＬ０、ＢＬｍ、ＢＬｘの電位が確定され、時刻ｔ１〜ｔ２で行われる不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘの読出し期間は、センスアンプ３８の検出時間だけで済む。
【００４５】
即ち、不揮発性メモリセルＭＭ００の読出し期間では、カラムスイッチＹＡ０、ＹＢ０に１．５Ｖが印加され、センスアンプ３８により不揮発性メモリセルＭＭ００の閾値電圧が判定される。不揮発性メモリセルＭＭ０ｍの読出し期間では、カラムスイッチＹＡｍ、ＹＢ０に１．５Ｖが印加され、センスアンプ３８により不揮発性メモリセルＭＭ０ｍの閾値電圧が判定される。同様に、不揮発性メモリセルＭＭ０ｘの読出し期間では、カラムスイッチＹＡｍ、ＹＢｎに１．５Ｖが印加され、センスアンプ３８により不揮発性メモリセルＭＭ０ｘの閾値電圧を判定する。
【００４６】
このように、実施形態３のフラッシュメモリでは、不揮発性メモリセルＭＭ００の読出し動作では、主ビット線ＢＬ０のビット線安定時間が必要であるが、不揮発性メモリセルＭＭ０ｍ、ＭＭ０ｘの読出し動作では、主ビット線ＢＬｍ、ＢＬｘのビット線安定時間を省略できる。従って、実施形態３のフラッシュメモリの読出し回路によれば、フラッシュメモリアレイ４２を構成する複数の不揮発性メモリセルに対する読出し動作を高速化することができる。
【００４７】
図９には、本発明の実施形態４に係るフラッシュメモリの読出し回路の一例が示される。読出し回路は、読出し動作において、フラッシュメモリアレイ４５を構成する複数の不揮発性メモリセルＭＭ００Ｌ、ＭＭ００Ｒ、ＭＭ０１Ｌ、ＭＭ０１Ｒ、ＭＭ０ｘＬ、ＭＭ０ｘＲ、ＭＭｙ０Ｌ、ＭＭｙ０Ｒ、ＭＭｙ１Ｌ、ＭＭｙ１Ｒ、ＭＭｙｘＬ、ＭＭｙｘＲの記憶情報を検出可能にする回路である。読出し回路は、読出し用電流源４３と、カラムスイッチ回路４４と、センスアンプ３８等を備える。このフラッシュメモリアレイ４５は、主・副ビット線構造とされ、更に、隣り合う副ビット線に接続される不揮発性メモリセルがソース線を共有する構造とされる。即ち、これらの複数の不揮発性メモリセルは、例えばドレイン端子に副ビット線ｌｂｌ０、ｌｂｌ１、ｌｂｌ２、ｌｂｌ３、ｌｂｌｑ、ｌｂｌｒが接続される。
【００４８】
副ビット線ｌｂｌ０、ｌｂｌ２、ｌｂｌｑは、選択制御線Ｚ０に接続されたストリングスイッチＳＴ０Ｌ、ＳＴ１Ｌ、ＳＴｘＬを介して、それぞれ主ビット線ＢＬ０、ＢＬ１、ＢＬｘに共通接続されている。副ビット線ｌｂｌ１、ｌｂｌ３、ｌｂｌｒは、選択制御線Ｚ１に接続されたストリングスイッチＳＴ０Ｒ、ＳＴ１Ｒ、ＳＴｘＲを介して、それぞれ主ビット線ＢＬ０、ＢＬ１、ＢＬｘに共通接続されている。これにより、ビット線の負荷容量を全体的に小さくすることができる。複数の不揮発性メモリセルは、コントロールゲートＣＧにワード線ＣＧ０、ＣＧｙが接続される。そして、例えば隣り合う副ビット線ｌｂｌ１、ｌｂｌ２に接続される複数の不揮発性メモリセルＭＭ００Ｒ、ＭＭ０１Ｌ、ＭＭｙ０Ｒ、ＭＭｙ１Ｌのソース端子は、ソース線を共有している。これにより、フラッシュメモリアレイ４５は、共通ソース線の数を減らすことができる。
【００４９】
不揮発性メモリセルＭＭ００Ｌを読出し対象とする場合には、ワード線ＣＧ０に選択電圧として１．５Ｖ、選択制御線Ｚ０に１．５Ｖ、スイッチ制御線ＳＡＰに０Ｖ、Ｖｒｅｆに基準電位として１．０Ｖをそれぞれ印加する。このとき、非選択電圧として、ワード線ＣＧｙに０Ｖ、カラムスイッチＹＡ０、ＹＡ１、ＹＡｍ、ＹＢ０、ＹＢｎに０Ｖをそれぞれ印加する。また、選択制御線Ｚ１に０Ｖを印加する。電流源ｐ０、ｐ１、ｐｘは、主ビット線ＢＬ０、ＢＬ１、ＢＬｘに読出し用電流を並列的に供給するから、ビット線安定時間の経過後、主ビット線ＢＬ０、ＢＬ１、ＢＬｘと、副ビット線ｌｂｌ０、ｌｂｌ２、ｌｂｌｑの電位が確定される。そして、カラムスイッチＹＡ０、ＹＢ０に１．５Ｖを印加して、主ビット線ＢＬ０、副ビット線ｌｂｌ０を、カラムスイッチＹＡ０、ＹＢ０とストリングスイッチＳＴ０Ｌを介して、共通ビット線ＣＭＢＬに接続させる。センスアンプ３８では、主ビット線ＢＬ０、副ビット線ｌｂｌ０の電位と、基準電位１．０Ｖを比較し、その結果を出力端子ｏｕｔから出力する。
【００５０】
図１０には、図９に示した読出し回路における読出し動作のタイミングチャートが例示されている。このタイミングチャートは、ワード線ＣＧ０に接続され、異なる選択制御線Ｚ０、Ｚ１に接続されたストリングスイッチを介して、主ビット線ＢＬ０、ＢＬ１、ＢＬｘに接続された複数の不揮発性メモリセルＭＭ００Ｌ、ＭＭ００Ｒ、ＭＭ０１Ｌ、ＭＭ０１Ｒ、ＭＭ０ｘＬ、ＭＭ０ｘＲを読出し対象としている。このため、読出し回路では、時刻ｔ０〜ｔ２において選択制御線Ｚ０に１．５Ｖを印加して、不揮発性メモリセルＭＭ００Ｌ、ＭＭ０１Ｌ、ＭＭ０ｘＬに対する読出しを行い、時刻ｔ２〜ｔ４において選択制御線Ｚ１に１．５Ｖを印加して、不揮発性メモリセルＭＭ００Ｒ、ＭＭ０１Ｒ、ＭＭ０ｘＲに対する読出しを行う。
【００５１】
時刻ｔ０〜ｔ１における読出し動作は、上記した不揮発性メモリセルＭＭ００Ｌを読出し対象とする場合と同様である。即ち、時刻ｔ１において、主ビット線ＢＬ０、ＢＬ１、ＢＬｘ、副ビット線ｌｂｌ０、ｌｂｌ２、ｌｂｌｑの電位が確定している。このため、不揮発性メモリセルＭＭ００Ｌの読出し期間では、カラムスイッチＹＡ０、ＹＢ０に１．５Ｖが印加され、センスアンプ３８により、不揮発性メモリセルＭＭ００Ｌの閾値電圧が判定される。不揮発性メモリセルＭＭ０１Ｌの読出し期間は、カラムスイッチＹＡ１、ＹＢ０に１．５Ｖが印加され、センスアンプ３８により、不揮発性メモリセルＭＭ０１Ｌの閾値電圧が判定される。同様に、不揮発性メモリセルＭＭ０ｘＬの読出し期間では、カラムスイッチＹＡｍ、ＹＢｎに１．５Ｖが印加され、センスアンプ３８により、不揮発性メモリセルＭＭ０ｘＬの閾値電圧が判定される。このように、時刻ｔ１〜ｔ２で行われる不揮発性メモリセルＭＭ００Ｌ、ＭＭ０１Ｌ、ＭＭ０ｘＬの読出し期間は、センスアンプ３８の検出時間だけで済む。
【００５２】
次に、時刻ｔ２において、選択制御線Ｚ０に０Ｖ、選択制御線Ｚ１に１．５Ｖを印加する。これにより、電流源ｐ０、ｐ１、ｐｘからの読出し用電流は、主ビット線ＢＬ０、ＢＬ１、ＢＬｘと副ビット線ｌｂｌ１、ｌｂｌ３、ｌｂｌｒに並列的に供給されるから、時刻ｔ３において、主ビット線ＢＬ０、ＢＬ１、ＢＬｘ、副ビット線ｌｂｌ１、ｌｂｌ３、ｌｂｌｒの電位が確定される。このため、不揮発性メモリセルＭＭ００Ｒの読出し期間では、カラムスイッチＹＡ０、ＹＢ０に１．５Ｖが印加され、センスアンプ３８により、不揮発性メモリセルＭＭ００Ｒの閾値電圧が判定される。不揮発性メモリセルＭＭ０１Ｒの読出し期間では、カラムスイッチＹＡ１、ＹＢ０に１．５Ｖが印加され、センスアンプ３８により、不揮発性メモリセルＭＭ０１Ｒの閾値電圧が判定される。同様に、不揮発性メモリセルＭＭ０ｘＲの読出し期間は、カラムスイッチＹＡｍ、ＹＢｎに１．５Ｖが印加され、センスアンプ３８により、不揮発性メモリセルＭＭ０ｘＲの閾値電圧が判定される。このように、時刻ｔ３〜ｔ４で行われる不揮発性メモリセルＭＭ００Ｒ、ＭＭ０１Ｒ、ＭＭ０ｘＲの読出し期間は、センスアンプ３８の検出時間だけで済むことになる。
【００５３】
要するに、実施形態４のフラッシュメモリでは、不揮発性メモリセルＭＭ００Ｌ、ＭＭ００Ｒの読出し動作では、主ビット線ＢＬ０、副ビット線ｌｂｌ０、ｌｂｌ１のビット線安定時間がそれぞれ必要である。しかし、不揮発性メモリセルＭＭ０１Ｌ、ＭＭ０１Ｒ、ＭＭ０ｘＬ、ＭＭ０ｘＲの読出し動作では、主ビット線ＢＬ１、ＢＬｘ、副ビット線ｌｂｌ２、ｌｂｌ３、ｌｂｌｑ、ｌｂｌｒのビット線安定時間を省略できる。従って、実施形態４のフラッシュメモリによれば、フラッシュメモリアレイ４５を構成する複数の不揮発性メモリセルに対する読出しを高速化することができる。
【００５４】
図１１には、本発明の実施形態５に係るフラッシュメモリの読出し回路の一例が示される。読出し回路は、読出し動作において、フラッシュメモリアレイ４６を構成する複数の不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘ、ＭＭｙ０、ＭＭｙｍ、ＭＭｙｘの記憶情報を検出可能にする回路であって、読出し用電流源４３と、カラムスイッチ回路４４と、センスアンプ３８等を備える。フラッシュメモリアレイ４６は、主・副ビット線構造とされ、ストリングスイッチＳＴ００、ＳＴ０ｍ、ＳＴ０ｘ、ＳＴｙ０、ＳＴｙｍ、ＳＴｙｘにより読出し対象とされる不揮発性メモリセルが接続する副ビット線だけを主ビット線に接続できる。これにより、ビット線の負荷容量を全体的に小さくすることができる。
【００５５】
複数の不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘ、ＭＭｙ０、ＭＭｙｍ、ＭＭｙｘは、例えばドレイン端子に副ビット線ｌｂｌ０、ｌｂｌｍ、ｌｂｌｘ、ｌｂｌｓ、ｌｂｌｔ、ｌｂｌｕが接続される。副ビット線ｌｂｌ０、ｌｂｌｍ、ｌｂｌｘは、選択制御線Ｚ０に接続されたストリングスイッチＳＴ００、ＳＴ０ｍ、ＳＴ０ｘを介して、主ビット線ＢＬ０、ＢＬｍ、ＢＬｘに接続されている。副ビット線ｌｂｌｓ、ｌｂｌｔ、ｌｂｌｕは、選択制御線Ｚ１に接続されたストリングスイッチＳＴｙ０、ＳＴｙｍ、ＳＴｙｘを介して、主ビット線ＢＬ０、ＢＬｍ、ＢＬｘに接続されている。また、不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘ、ＭＭｙ０、ＭＭｙｍ、ＭＭｙｘは、コントロールゲートＣＧがワード線ＣＧ０、ＣＧｙに接続され、ソース端子が列毎に共通ソース線に接続されている。この共通ソース線は、読出し時に例えば０ＶのＶＳＳに接続される。
【００５６】
図１２には、図１１に示した読出し回路における読出し動作のタイミングチャートが例示されている。このタイミングチャートは、複数の不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘを読出し対象としており、図１０に示したタイミングチャートの時刻ｔ２までの動作と略同様である。つまり、時刻ｔ０において、主ビット線ＢＬ０、ＢＬｍ、ＢＬｘだけでなく、副ビット線ｌｂｌ０、ｌｂｌｍ、ｌｂｌｘに、読み出し用電流源４３から読み出し用電流が並列的に供給される。そして、時刻ｔ１においてこれらのビット線の電位が確定される。また、選択制御線Ｚ１は時刻ｔ２まで０Ｖであるので、副ビット線ｌｂｌｓ、ｌｂｌｔ、ｌｂｌｕの電位は変動しない。
【００５７】
そして、不揮発性メモリセルＭＭ００、ＭＭ０ｍ、ＭＭ０ｘの読出し期間は、センスアンプ３８の検出時間だけで済む。要するに、実施形態５のフラッシュメモリでは、不揮発性メモリセルＭＭ００の読出し動作では、主ビット線ＢＬ０、副ビット線ｌｂｌ０のビット線安定時間が必要であるが、不揮発性メモリセルＭＭ０ｍ、ＭＭ０ｘの読出し動作では、主ビット線ＢＬｍ、ＢＬｘ、副ビット線ｌｂｌｍ、ｌｂｌｘのビット線安定時間を省略できる。従って、実施形態５のフラッシュメモリによれば、フラッシュメモリアレイ４６を構成する複数の不揮発性メモリセルに対する読出しを高速化することができる。
【００５８】
図１３には、本発明の実施形態６に係るフラッシュメモリの読出し回路の一例が示される。この読出し回路は、図１に示したフラッシュメモリ２の読出し回路に比べると、電流トリミングによりスイッチ制御線ＳＡＰの電圧（以下、ＳＡＰ電圧と記す）を制御して、電流源ｐ０、ｐ１、ｐｍを定電流源として機能させる点が異なる。ＳＡＰ電圧は、ｐＭＯＳを用いた電流源ｐ０、ｐ１、ｐｍのゲート電圧である。ｐｐ、ｎｎはｐＭＯＳである。Ｖｇｉは、ｎｎのゲート電位である。ｐｐのソース端子には、電流源ｐ０、ｐ１、ｐｍと同様にＶＤＤが接続されている。アンプ４７は、負側入力端子に基準電位Ｖｒｅｆが接続され、正側入力端子にｎｎとｐｐの中間のノードＡが接続される。
【００５９】
ｎｎは、Ｖｇｉにより制御される定電流源として機能される。即ち、ノードＡは、Ｖｒｅｆと同じ電位になるようにアンプ４７で帰還制御されるから、ノードＡを介して接続されるｐｐには定電流が流れる。電流源ｐ０、ｐ１、ｐｍとｐｐは、ゲート端子が共通接続されているから、電流源ｐ０、ｐ１、ｐｍにも定電流が流れる。このため、電流源ｐ０、ｐ１、ｐｍのＭＯＳサイズが同じであれば、主ビット線ＢＬ０、ＢＬ１、ＢＬｍには同じ電流が流れることになる。従って、実施形態６のフラッシュメモリによれば、読出し回路で定電流源を用いることになり、読出し対象とされる不揮発性メモリセルの閾値電圧を一定の条件で判定でき、読出し動作の精度を向上させることができる。
【００６０】
ここで、上記した実施形態１〜６では、図示を省略するセンスラッチ回路がビット線毎に接続されており、センスラッチ回路は書込み制御データをラッチするのに用いられる。また、上記した電流源トランジスタは、センスラッチ回路の一部のトランジスタを用いて構成してもよい。
【００６１】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６２】
例えば、各実施形態に示したフラッシュメモリの読出し回路では、外部出力ビット数が１ビットである場合の構成を例示したが、本発明はこれに限られず、外部出力ビット数が複数ビットである場合には、各図に示した読出し回路を外部出力ビット数に応じて複数組、配置した構成とすればよい。また、図１に示したフラッシュメモリ２の読出し回路において、フラッシュメモリアレイ３０を、図９、１１に示したフラッシュメモリアレイ４５，４６のような構造を有するメモリアレイとしてもよい。また、図５に示した読出し回路において、カラムスイッチ回路３７を、図７に示したカラムスイッチ回路４４のような階層化した構造としてもよい。さらに、図９、１１に示したフラッシュメモリの読出し回路において、フラッシュメモリアレイ４５，４６を、図１，５に示したフラッシュメモリアレイ３０，４１のような構造を有するメモリアレイとしてもよい。そして、図１３に示した電流トリミングによるＳＡＰ電圧の制御は、実施形態２〜５におけるフラッシュメモリの読出し回路に適用してもよい。
【００６３】
また、上記各実施形態では、不揮発性メモリセルＭＭ００を読出し対象とするときに、ビット線安定時間を経過した後に、対応するカラムスイッチを導通させるようにしたが、これに限られず、時刻ｔ０において導通させてもよい。このようにしても、不揮発性メモリセルＭＭ００の読出し期間がビット線安定時間だけ長くなるだけで、他の読出し対象とされる不揮発性メモリセルの読出し期間は変わらない。さらに、不揮発性メモリセルとしてフローティングゲートを持つメモリセルを用いたが、センスアンプ３８を用いた読出し動作を行うのであれば、これに限られず、絶縁性の電荷蓄積領域を有するＭＯＮＯＳ型のメモリセル等、適宜の種類、形状のものであってもよい。また、読出し用電流源３６として、ｐＭＯＳの電流源ｐ０、ｐ１、ｐｍを用いたが、読出し用電流を供給可能であれば、適宜の種類を用いてもよい。また、カラムスイッチとしては、ｎＭＯＳを用いているが、これに限られず、ｐＭＯＳ又は、ｎＭＯＳとｐＭＯＳを組み合わせたＣＭＯＳ型であってもよい。センスアンプ３８は、主ビット線の電位と基準電位を比較できるのであれば、適宜の種類で構わない。また、本発明は、フラッシュメモリ等の不揮発性メモリを内蔵するＩＣカード等、適宜の半導体記憶装置に適用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態１に係るフラッシュメモリの読出し回路を例示する説明図である。
【図２】本発明を適用したデータプロセッサを例示する説明図である。
【図３】フラッシュメモリの機能ブロックを例示する説明図である。
【図４】図１に示した読出し回路における読出し動作のタイミングチャートである。
【図５】本発明の実施形態２に係るフラッシュメモリの読出し回路を例示する説明図である。
【図６】図５に示した読出し回路における読出し動作のタイミングチャートである。
【図７】本発明の実施形態３に係るフラッシュメモリの読出し回路を例示する説明図である。
【図８】図７に示した読出し回路における読出し動作のタイミングチャートである。
【図９】本発明の実施形態４に係るフラッシュメモリの読出し回路を例示する説明図である。
【図１０】図９に示した読出し回路における読出し動作のタイミングチャートである。
【図１１】本発明の実施形態５に係るフラッシュメモリの読出し回路を例示する説明図である。
【図１２】図１１に示した読出し回路における読出し動作のタイミングチャートである。
【図１３】本発明の実施形態６に係るフラッシュメモリの読出し回路を例示する説明図である。
【符号の説明】
【００６５】
１  データプロセッサ
２  フラッシュメモリ（ＦＬＡＳＨ）
３  中央演算装置（ＣＰＵ）
５  リードオンリーメモリ（ＲＯＭ）
６  ランダムアクセスメモリ（ＲＡＭ）
７  ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
８  シリアルコミュニケーションインタフェース回路（ＳＣＩ）
９  タイマ（ＴＩＭＥＲ）
１０  クロックパルス発生回路（ＣＰＧ）
１１  クロックライン
１２〜２０  入出力ポート（ＩＯＰ）
３０  フラッシュメモリアレイ
３１  制御回路
３２  入出力回路
３３  アドレスバッファ
３４  Ｘデコーダ
３５  Ｙデコーダ
３６  読出し用電流源
３７  カラムスイッチ回路
３８  センスアンプ
３９  書込み回路
４０  電源回路
【図１】
2007172743.tif 000003
【図２】
2007172743.tif 000004
【図３】
2007172743.tif 000005
【図４】
2007172743.tif 000006
【図５】
2007172743.tif 000007
【図６】
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【図７】
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【図８】
2007172743.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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