(57)【要約】【課題】ＩＧＢＴの寄生ＮＰＮ型トランジスタによる破壊耐量を向上する。【解決手段】ソース電極１８の一部を、コンタクトホール２１を介して、Ｐ型高濃度ウエル層１３のみと接触させ、他部においてコンタクトホール２１を介して、ソース層１２のみと接触させる。このように、隣り合う直線形状のゲート電極１１間に形成されるＰ型ウエル層１４中に、Ｐ型高濃度ウエル層１３を直線状に形成するため、Ｐ型ウエル層１４の抵抗成分を小さくすることができ、ＩＧＢＴにおける寄生ＮＰＮ型バイポーラトランジスタがターンオンしにくくなり、破壊耐量が向上する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型半導体層からなる第１領域と、
前記第１領域に連続して設けられた第２導電型半導体層からなる第２領域と、
前記第２領域上に形成された前記第２領域よりも不純物濃度の低い第２導電型の第３領域と、
前記第３領域よりも不純物濃度が高い第４領域と、
前記第４領域内に形成された第１導電型半導体層からなる第５領域と、
前記第５領域の表面に形成される第２導電型半導体層からなる第６領域と、
前記第５領域の中に、深さが前記第５領域より浅く、かつ前記第６領域より深く、幅が前記第６領域より短く形成される第１導電型半導体層からなる前記第５領域よりも不純物濃度が高い第７領域と、
前記第４領域および前記第５領域および前記第６領域を跨るように絶縁膜を介して直線状に形成される第１の電極と、
前記第１領域と接する表面と逆の面に形成される第２の電極と、
前記第６領域に電気的に接続される第１のコンタクト領域と、
前記第１のコンタクト領域内に、前記第１の電極と平行に対面する辺を有する長方形形状が、同一面積かつ同一形状で平行に形成され、前記第７領域に電気的に接続される第２のコンタクト領域と、
前記第１のコンタクト領域と前記第２のコンタクト領域と電気的に接続される第３の電極とを備え、
前記第３の電極を、前記第１の電極に垂直な方向の同一線上において、前記第１のコンタクト領域と前記第２のコンタクト領域のいずれか一方のみに接続させたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置を製造する製造方法であって、
半導体酸化膜を介して荷電粒子を投射して、請求項１記載の少なくとも第２領域および第３領域のキャリアのライフタイムを調整する工程と、
前記荷電粒子が投射された半導体基板を、水素を含む雰囲気中において昇降温を制御して熱処理する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）などの半導体装置に関するものである。
【背景技術】
【０００２】
従来のＩＧＢＴのユニットセル構造は、例えば図３に示すように構成されている。
【０００３】
図３はＩＧＢＴにおいてソース層を形成した後の状態を示しており、図３（ａ）はＩＧＢＴの平面図、図３（ｂ）は図３（ａ）におけるＣ−Ｃ’線に沿った断面図、図３（ｃ）はソース電極を形成した後の図３（ａ）におけるＣ−Ｃ’線に沿った断面図である。
【０００４】
図３において、４１はポリシリコンからなるゲート電極であり、４２はＮ型ソース層であり、４３はＰ型の高濃度ボディコンタクト面であるＰ型高濃度ウエル層、４０はＰ＋型シリコン基板、４６ａはＮ＋型バッファ層、４６ｂはＮ−型ドレイン層、４９はＮ−型ドレイン層４６ｂより濃度の高いＮ型ウエル層である。
【０００５】
前記Ｎ型ウエル層４９表面からＮ−型ドレイン層４６ｂまで達する深さのＰ型ウエル層４４が形成され、Ｐ型ウエル層４４の中にＰ型高濃度ウエル層４３が形成され、さらにＮ型ソース層４２が形成されている。Ｎ型ソース層４２上の一部およびＰ型高濃度ウエル層４３上を除くＮ型ウエル層４９上にゲート酸化膜４５が形成され、このゲート酸化膜４５の上にポリシリコンからなるゲート電極４１が形成されている。
【０００６】
次に、図３（ｃ）に示すように、主表面全面に保護膜４７を形成した後、Ｐ型高濃度ウエル層４３上およびソース層４２の一部上にコンタクトホール５１を形成する。その後、保護膜４７上にソース電極４８を形成する。また、Ｐ＋型シリコン基板４０の裏面にはアノード電極５２が形成される。
【０００７】
図３（ｃ）を参照してＩＧＢＴの半導体装置における基本動作を説明する。
【０００８】
ソース電極４８を接地し、Ｐ＋型シリコン基板４０裏面のアノード電極５０を正の電圧にし、ゲート電極４１を正の電圧に印加すると、一般のＭＯＳＦＥＴと同様に、Ｐ型ウエル層４４表面のゲート電極４１直下のチャネル領域で反転層が形成され、Ｎ型ソース層４２からチャネルを通って、電子がＮ型ウエル層４９とＮ−型ドレイン層４６ｂに流れ込む。
【０００９】
電子はＮ−ドレイン層４６ｂ中をアノード電極５２方向に走行し、Ｐ＋シリコン基板４０とＮ−型ドレイン層４６ｂ間を順バイアス状態とすることにより、Ｐ＋シリコン基板４０からＮ−ドレイン層４６ｂに正孔が注入され、Ｎ−ドレイン層４６ｂ中の伝導度が変更されると共に装置は導通状態となる。この状態でゲート電極４１を零もしくは負の電位に戻せば、チャネルが閉じて、装置は遮断状態になる。
【００１０】
ところで、ＩＧＢＴ構造の問題点として、Ｎ型ソース層４２とＰ型ウエル層４４とＮ型ウエル層４９、またはＮ−ドレイン層４６ｂにより、寄生ＮＰＮ型トランジスタが形成される点である。Ｐ型ウエル層での抵抗値もしくはＰ＋シリコン基板４０からＮ−ドレイン層４６ｂから注入される正孔が増大することにより、寄生ＮＰＮ型トランジスタが導通状態となり、装置の破壊に至ってしまう。
【００１１】
破壊を防ぐためには、Ｐ型ウエル層４４の抵抗値を下げるために、Ｐ型ウエル層４４内にＰ型高濃度ウエル層４３を形成しているが、同一断面でソース電極４８がコンタクトホール５１を介してＰ型高濃度ウエル層４３を挟む形でソース層４２とも接触しているために、隣り合うゲート電極４１の幅が微細になるにつれて、ソース電極４８がコンタクトホール５１を介してＰ型ウエル層４４およびＰ型高濃度ウエル層４３の両方と接触することが困難となる。
【００１２】
また、ソース層４２を形成する際のパターニングのマスクずれが生じた場合、ソース電極４８がコンタクトホール５１を介してＰ型高濃度ウエル層４３と接触することができなくなる。さらに、ソース電極４８は、コンタクトホール５１を介してＰ型高濃度ウエル層４３だけでなく、ソース層４２の一部と接触している。そのため、Ｐ型高濃度ウエル層４３と接触する面積が小さくなることにより、ソース層４２の下のＰ型ウエル層４４およびＰ型高濃度ウエル層４３の抵抗成分が大きくなり、寄生ＮＰＮ型トランジスタが導通状態となり装置が破壊に至る。
【００１３】
また、別の従来のＩＧＢＴのユニットセル構造は、縦型ＭＯＳＦＥＴで使用されている絶縁ゲート構造を応用できることは公知であり、例えば特許文献１にあるように、図４に示すように構成されている。
【００１４】
図４（ａ）はＭＯＳトランジスタにおいてソース領域を形成した後の状態を一部断面して示す斜視図、図４（ｂ）は同構造のＭＯＳトランジスタをＩＧＢＴの構造にしたときのソース領域を形成した後の図４（ａ）におけるＤ−Ｄ’断面図、図４（ｃ）は図４（ａ）におけるＥ−Ｅ’断面図である。なお、図４において図３にて説明した部材に対応する部材には同一符号を付して詳しい説明は省略する。
【００１５】
図４において、Ｎ−型ドレイン層４６ｂの主表面にはＮ型ウエル層４９とＰ型ウエル層４４が形成され、Ｐ型ウエル層４４の中にＰ型のＰ型高濃度ウエル層４３とＮ型ソース層４２が形成されている。Ｎ型ソース層４２上の一部およびＰ型高濃度ウエル層４３上を除くＮ型ウエル層４９上にゲート酸化膜４５が形成され、このゲート酸化膜４５の上にポリシリコンからなるゲート電極４１が形成されている。
【００１６】
特許文献１に記載されているようなユニットセル構造を形成する際には、まずＮ−ドレイン層４６ｂ表面にＮ型ウエル層４９を形成し、酸化膜およびポリシリコン層を順次形成した後、パターニングを行ってゲート酸化膜４５およびゲート電極４１を形成する。次にゲート電極４１をマスクにしてＮ型ウエル層４９中にＰ型不純物をイオン注入することによりＰ型ウエル層４４を形成する。
【００１７】
その後、パターニングを行ってＰ型ウエル層４４の中にＮ型不純物をイオン注入することによりＮ型ソース層４２を形成する。その後、さらにパターニングを行って、Ｐ型の高濃度ボディコンタクト面の下にのみ、Ｐ型ウエル層４４の中に高濃度のＰ型不純物をイオン注入することによりＰ型高濃度ウエル層４３をＰ型ウエル層４４の深さより深くなるように形成する。Ｐ型高濃度ウエル層４３は、しきい値電圧の安定化、ベース電位の固定およびコンタクト性の向上を図るためのものである。
【００１８】
次に、ゲート電極４１上およびＮ型ソース層４２上に保護膜を形成する。その後、Ｐ型高濃度ウエル層４３上およびＮ型ソース層４２の一部上にコンタクトホールを形成する。その後、保護膜上にソース電極を形成する。また、Ｐ型シリコン基板４０の裏面にはドレイン電極（図示せず）が形成される。
【００１９】
図４に示す構造において、図３に示す構造のように、同一断面でソース電極がコンタクトホールを介してＰ型高濃度ウエル層を挟む形でソース層とも接触しているような構造ではなく、ソース電極はコンタクトホールを介してソース層のみと接触している。そのため、図４に示す構造において、隣り合うゲート電極の幅が微細になっても、ソースコンタクト面およびＰ型の高濃度ボディコンタクト面の両方と良好なコンタクト性を得ることができる。
【００２０】
しかし、図４に示す構造において、Ｐ型高濃度ウエル層４３のＮ−ドレイン層４６ｂの表面からの深さが、Ｐ型ウエル層４９のＮ型ソース層４２の表面からの深さよりも深いために、Ｐ型高濃度ウエル層４３を熱拡散で形成する場合には、必然的にシリコン基板の表面からの深さ方向に対して垂直方向のＰ型高濃度ウエル層４３の拡散距離も大きくなることで、図４におけるコンタクトホールの幅を大きくする必要があり、コンタクトホールの微細化が困難となる。
【００２１】
また、図４に示す構造において、図３に示す構造のようなＰ型ウエル層の中にＰ型高濃度ウエル層が存在する構造ではなく、Ｐ型ウエル層しか存在しないため、図３に示すようなＰ型ウエル層の中にＰ型高濃度ウエル層が存在する構造と比較して、Ｐ型ウエル層の抵抗成分が大きくなり、寄生ＮＰＮ型トランジスタが導通状態となり易く、装置が破壊に至り易い。
【００２２】
また、ＩＧＢＴ構造の第２の問題点として、ターンオフ時間が長いことが知られている。これは、図３に示すような構造において、Ｐ＋型シリコン基板４０からＮ−型ドレイン層４６ｂ中に注入された少数キャリアが、Ｎ−型ドレイン層４６中に過剰キャリアとして蓄積された結果であり、ゲートをゼロ電位か負電位に保ち、チャネルを遮断し電子の流入を止めても、前記蓄積された少数キャリアが掃出されるまで、装置は阻止状態には戻れない。
【００２３】
これを改善する方法としてキャリアのライフタイムを低下させておき、蓄積キャリアの再結合速度を速め、ターンオフ時間を短くできることが知られている。具体的には、電子・中性子などの荷電粒子を高エネルギでシリコン基板に照射することにより、シリコンバルク中に再結合中心を形成する。
【００２４】
しかし、前記の荷電粒子の照射だけでは、シリコン基板中に安定な欠陥、すなわち比較的低温の熱処理によって正常な結晶に戻らない欠陥と共に、不安定な欠陥、すなわち比較的低温処理によって正常な結晶に戻る欠陥との両方が形成される。後者の不安定な欠陥が存在すると、荷電粒子照射後、他の工程における熱処理や実使用時にライフタイムの変更を招く。
【００２５】
そこで、荷電粒子の照射後にシリコン基板に対して熱処理を施して欠陥の安定化を図る。しかし、従来の熱処理はシリコン基板を窒素雰囲気中において行ってきたため、欠陥を十分に安定させることができなかった。例えば荷電粒子の照射によりダメージを受けたゲート酸化膜中の未結合手が高温バイアス試験においてプラス電荷と結合し、しきい値電圧の変動（低下）が発生した。
【００２６】
その解決策として、例えば特許文献２に記載されているように、荷電粒子の照射後の熱処理を水素雰囲気中で行うことにより、ゲート酸化膜の未結合手を結合させる方法があるが、この方法では、熱処理温度により欠陥の安定性にバラツキがあり、高温バイアス試験において、しきい値電圧の変動率が安定しないという問題が発生した。
【特許文献１】特許第３２０４７９２号公報
【特許文献２】特許第３２１１８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
以上説明したように、従来のＩＧＢＴのユニットセル構造においては、寄生ＮＰＮ型トランジスタがターンオンし易く、半導体装置の破壊に至ることがあるという問題、およびＩＧＢＴのターンオフ時間短縮化を図るために、荷電粒子をシリコン基板に照射する際にゲート酸化膜を介して行うと、ゲート酸化膜中の未結合手の影響で高温バイアス試験でのしきい値電圧の変動（低下）する問題が発生した。
【００２８】
本発明の目的は、前記従来の問題を解決するためのものであり、ＩＧＢＴの寄生ＮＰＮ型トランジスタによる破壊耐量を向上すること、および荷電粒子を照射したＩＧＢＴの高温バイアス試験において、しきい値電圧の変動率を抑制することができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００２９】
前記目的を達成するため、請求項１記載の半導体装置は、第１導電型半導体層からなる第１領域と、前記第１領域に連続して設けられた第２導電型半導体層からなる第２領域と、前記第２領域上に形成された前記第２領域よりも不純物濃度の低い第２導電型の第３領域と、前記第３領域よりも不純物濃度が高い第４領域と、前記第４領域内に形成された第１導電型半導体層からなる第５領域と、前記第５領域の表面に形成される第２導電型半導体層からなる第６領域と、前記第５領域の中に、深さが前記第５領域より浅く、かつ前記第６領域より深く、幅が前記第６領域より短く形成される第１導電型半導体層からなる前記第５領域よりも不純物濃度が高い第７領域と、前記第４領域および前記第５領域および前記第６領域を跨るように絶縁膜を介して直線状に形成される第１の電極と、前記第１領域と接する表面と逆の面に形成される第２の電極と、前記第６領域に電気的に接続される第１のコンタクト領域と、前記第１のコンタクト領域内に、前記第１の電極と平行に対面する辺を有する長方形形状が、同一面積かつ同一形状で平行に形成され、前記第７領域に電気的に接続される第２のコンタクト領域と、前記第１のコンタクト領域と前記第２のコンタクト領域と電気的に接続される第３の電極とを備え、前記第３の電極を、前記第１の電極に垂直な方向の同一線上において、前記第１のコンタクト領域と前記第２のコンタクト領域のいずれか一方のみに接続させたことを特徴とする。
【００３０】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置を製造する製造方法であって、半導体酸化膜を介して荷電粒子を投射して、請求項１記載の少なくとも第２領域および第３領域のキャリアのライフタイムを調整する工程と、前記荷電粒子が投射された半導体基板を、水素を含む雰囲気中において昇降温を制御して熱処理する工程とを含むことを特徴とする。
【発明の効果】
【００３１】
本発明によれば、ＩＧＢＴの寄生ＮＰＮ型トランジスタによる破壊耐量を向上することができ、また荷電粒子を照射したＩＧＢＴの高温バイアス試験において、しきい値電圧の変動率を抑制することができる半導体装置が実現する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態を図１および図２を参照しながら説明する。
【００３３】
図１は本発明の実施形態であるＩＧＢＴにおけるソース層を形成した後の状態を示しており、図１（ａ）は平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線に沿った断面図、図１（ｃ）は図１（ａ）におけるＢ−Ｂ’線に沿った断面図であり、図２は本実施形態においてソース電極を形成した後の状態を示しており、図２（ａ）はソース電極を形成した後の図１（ａ）におけるＡ−Ａ’線に沿った断面図、図２（ｂ）はソース電極を形成した後の図１（ａ）におけるＢ−Ｂ’線に沿った断面図である。
【００３４】
本実施形態のＩＧＢＴの構成および製造方法を図１（ｂ）を参照して説明する。
【００３５】
まず、Ｐ型シリコン基板１０の上に、Ｎ＋型シリコン層１６ａと、Ｎ＋型シリコン層１６ａよりも不純物濃度の低いＮ−型ドレイン層１６ｂとを順に、例えばエピタキシャル成長法により形成する。次に、Ｎ−型ドレイン層１６ｂの主表面に、Ｎ−型ドレイン層１６ｂよりも不純物濃度の高いＮ＋型ウエル層１９を形成し、Ｎ＋型ウエル層１９表面に酸化膜およびポリシリコン層を形成する。
【００３６】
次に、パターニングを行うことにより、ゲート酸化膜１５およびゲート電極１１を形成する。次に、ゲート電極１１をマスクとしてＮ＋型ウエル層１９中にボロンをイオン注入し、熱拡散を行うことでＰ型ウエル層１４を形成する。次に、パターニングにより形成されたホトレジストをマスクとして、Ｐ型ウエル層１４中に高濃度のボロンをイオン注入し、熱拡散を行うことにより、Ｎ＋型ドレイン層１９表面からの深さがＰ型ウエル層１４よりも浅くなるように、Ｐ型高濃度ウエル層１３を形成する。
【００３７】
次に、図１（ａ）に示すように、Ｐ型高濃度ウエル層１３におけるＰ型の高濃度ボディコンタクト面がソースコンタクト面内に、ゲート電極１１と平行に対面する辺を有する長方形形状で、かつ同一面積，同一形状で平行に形成されるように、パターニングにより形成されたホトレジストをマスクとし、Ｐ型ウエル層１４中にヒ素を注入してＮ型ソース層１２を形成する。
【００３８】
次に、図２に示すようにゲート電極１１およびＮ−型ドレイン層１６ｂ上にＰＳＧからなる保護膜１７を形成する。次に、エッチングにより、コンタクトホール２１を形成する。次に保護膜１７およびＮ−ドレイン層１６ｂ上にアルミニウム層を形成し、パターニングを行うことによりソース電極１８を形成する。また、Ｐ型シリコン基板１０の裏面にドレイン電極２２が形成される。
【００３９】
図２（ａ）に示す図１におけるＡ−Ａ’線に沿った断面図において、ソース電極１８は、コンタクトホール２１を介して、Ｐ型高濃度ウエル層１３のみと接触している。
【００４０】
次に、前記ＩＧＢＴにおけるソース電極の形成について、図１（ｃ）および図２（ｃ）を参照して説明する。
【００４１】
まず、図１（ｃ）に示すように、Ｐ型シリコン基板１０上にＮ＋型シリコン層１６ａと、Ｎ＋型シリコン層１６ａよりも不純物濃度の低いＮ−型ドレイン層１６ｂを順に、例えばエピタキシャル成長法により形成する。次に、Ｎ−型ドレイン層１６ｂの主表面にＮ−型ドレイン層１６ｂよりも不純物濃度の高いＮ＋型ウエル層１９を形成し、Ｎ＋型ウエル層１９表面に酸化膜およびポリシリコン層を形成する。
【００４２】
次に、パターニングを行うことにより、ゲート酸化膜１５およびゲート電極１１を形成し、ゲート電極１１をマスクとしてＮ型ウエル層１９中にボロンをイオン注入して、熱拡散を行うことによりＰ型ウエル層１４を形成する。次に、パターニングにより形成されたホトレジストをマスクとして、Ｐ型ウエル層１４中に高濃度のボロンをイオン注入し、熱拡散を行うことで、Ｎ−型ドレイン層１６ｂの表面からの深さがＰ型ウエル層１４よりも浅くなるように、Ｐ型高濃度ウエル層１３を形成する。
【００４３】
次に、図１（ａ）に示すように、Ｐ型高濃度ウエル層１３におけるＰ型の高濃度ボディコンタクト面がソースコンタクト面内に、ゲート電極１１と平行に対面する辺を有する長方形形状で、かつ同一面積，同一形状で平行に形成（梯子型）されるようにパターニングにより形成されたホトレジストをマスクとして、Ｐ型ウエル層１４中にヒ素を注入することによりＮ型ソース層１２を形成する。
【００４４】
次に、図２（ｂ）に示すように、ゲート電極１１およびＮ−型ドレイン層１６ｂ上にＰＳＧからなる保護膜１７を形成する。次に、エッチングにより、コンタクトホール２１を形成する。次に保護膜１７およびＮ−ドレイン層１６ｂ上にアルミニウム層を形成し、パターニングを行うことによりソース電極１８を形成する。また、シリコン基板１０の裏面にドレイン電極２２が形成される。
【００４５】
図２（ｂ）に示す図１（ａ）におけるＢ−Ｂ´線に沿った断面図において、ソース電極１８は、コンタクトホール２１を介して、ソース層１２のみと接触している。このような構造にすることによって、図２において、隣り合う直線形状のゲート電極１１間に形成されるＰ型ウエル層１４中に、Ｐ型高濃度ウエル層１３を直線状に形成するため、Ｐ型ウエル層１４の抵抗成分を小さくすることができ、ＩＧＢＴにおける寄生ＮＰＮ型バイポーラトランジスタがターンオンしにくくなることによって、破壊耐量が向上する。
【００４６】
また、前記実施形態のゲート酸化膜およびソース電極が形成されたＩＧＢＴにおいては、ソース電極が形成された後、照射エネルギ１〜１０ＭｅＶで照射量２０ｋ〜２０００ｋＧｙの電子線を照射した後、水素雰囲気中で１５０℃〜２００℃程度の温度から１〜１０℃／ｍｉｎ程度で昇温した後、トップ３００℃〜４５０℃で１〜２時間温度を保ち、１５０℃〜２００℃程度の温度まで１〜１０℃／ｍｉｎで降温を行う。
【００４７】
以上の熱処理を施すことにより、電子線照射によりゲート酸化膜中に生じた未結合手を水素により結合させる効果と昇降温を制御することにより、水素を閉じ込める効果があるため、昇降温を制御しない熱処理に比べて、ゲート酸化膜中の未結合手を安定して水素結合することができる。
【００４８】
電子線照射後の熱処理方法において、従来の窒素雰囲気中あるいは水素雰囲気中で昇降温を制御していないＩＧＢＴチップでは、高温マイナスゲートバイアス試験を施すと１０００時間でしきい値電圧が３％以上変動したが、本実施形態のように、昇降温を制御した水素雰囲気中で行ったＩＧＢＴチップでは３％以下に抑制することができた。
【産業上の利用可能性】
【００４９】
本発明は、ＩＧＢＴなどの半導体装置およびその製造方法に適用され、例えば電子線の代わりにプロトンやヘリウムなどの荷電粒子を照射する場合でも同様の効果が得られ、半導体装置もＩＧＢＴ以外の縦型ＭＯＳＦＥＴやＦｉｒｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅなどの半導体装置に対しても適用することが可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態であるＩＧＢＴにおけるソース層を形成した後の状態を示しており、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図
【図２】本実施形態のＩＧＢＴにおいてソース電極を形成した後の状態を示しており、（ａ）はソース電極を形成した後の図１（ａ）におけるＡ−Ａ’線に沿った断面図、（ｂ）はソース電極を形成した後の図１（ａ）におけるＢ−Ｂ’線に沿った断面図
【図３】従来のＩＧＢＴにおいてソース層を形成した後の状態を示しており、（ａ）はＩＧＢＴの平面図、（ｂ）は（ａ）におけるＣ−Ｃ’線に沿った断面図、（ｃ）はソース電極を形成した後の（ａ）におけるＣ−Ｃ’線に沿った断面図
【図４】（ａ）は従来のＭＯＳトランジスタにおいてソース領域を形成した後の状態を一部断面して示す斜視図、（ｂ）は同構造のＭＯＳトランジスタをＩＧＢＴの構造にしたときのソース領域を形成した後の（ａ）におけるＤ−Ｄ’断面図、（ｃ）は（ａ）におけるＥ−Ｅ’断面図
【符号の説明】
【００５１】
１０  Ｐ型シリコン基板
１１  ゲート電極
１２  Ｎ型ソース層
１３  Ｐ型高濃度ウエル層
１４  Ｐ型ウエル層
１５  ゲート酸化膜
１６ａ  Ｎ＋型シリコン層
１６ｂ  Ｎ−型ドレイン層
１７  保護膜
１８  ソース電極
１９  Ｎ型ウエル層
２１  コンタクトホール
２２  ドレイン電極
【図１】
2007115802.tif 000003
【図２】
2007115802.tif 000004
【図３】
2007115802.tif 000005
【図４】
2007115802.tif 000006