(57)【要約】【課題】比較的簡易な構成で低消費電力化を図ることができるバス制御システムを提供する。【解決手段】各ロード入力信号（１０１〜１０４）が、それぞれインプットキャプチャレジスタ（１１１〜１１４）に供給される。タイマーバスを介して、フリーランニングカウンタ１２０は、カウンタ信号を各インプットキャプチャレジスタに供給する。そして、タイマーバスには、ラッチ回路２２０が設けられている。このラッチ回路２２０は、タイマーバスに供給されるカウンタ信号をラッチする。更にラッチ回路２２０に接続された論理和回路２１０には、各ロード入力信号のキャプチャ条件が入力される。すなわち、少なくとも一つのロード入力信号のキャプチャ条件が整った場合、ラッチ回路２２０は、カウンタ信号を各インプットキャプチャレジスタに提供する。【選択図】図１
2007287029.tif 000002
【特許請求の範囲】
【請求項１】
信号供給手段とユニットとを接続するバスと、
前記ユニットにおける活性化状態を検知する検知手段と、
前記バスにおいて前記信号供給手段とユニットとの間に設けられたラッチ手段と、
前記検知手段が検知した前記ユニットに関する活性化状態に基づいて、前記ラッチ手段のゲート制御を行なうことを特徴とするバス制御システム。
【請求項２】
前記検知手段は、複数のユニットの活性化状態を検知し、前記ユニットの活性化を示す信号の論理和を出力する手段であることを特徴とする請求項１に記載のバス制御システム。
【請求項３】
前記信号供給手段はフリーランニングカウンタであり、
前記バスは、前記フリーランニングカウンタのカウンタ信号をインプットキャプチャレジスタ供給することを特徴とする請求項１又は２に記載のバス制御システム。
【請求項４】
前記信号供給手段はバスマスタであり、
前記バスはアドレス・バスと書込データ・バスとから構成し、
前記ユニットには、ユニット毎にアドレスが割り振られており、
前記アドレス・バスには、前記検知手段としてアドレスデコーダを接続し、
前記アドレスデコーダは、アドレス信号で指定されたユニットが接続されたバスに設置されたラッチ手段のゲート制御を行なうことを特徴とする請求項１に記載のバス制御システム。
【請求項５】
前記バスを、複数のユニットをまとめて形成したグループ毎に分割して接続し、
前記分割されたバス毎にラッチ手段を設け、
前記アドレスデコーダは、アドレス信号で指定されたユニットを含むグループが接続されたバスに設置されたラッチ手段のゲート制御を行なうことを特徴とする請求項４に記載のバス制御システム。
【請求項６】
前記グループを階層化させて構成したことを特徴とする請求項５に記載のバス制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バスを介して供給される信号を処理するバス制御システムに関する。
【背景技術】
【０００２】
集積回路上には、コンピュータの各構成要素間で命令やデータを転送するための伝送路として各種バスが設けられている。このバスには、データを格納する場所を示すアドレス・バスや、実際に処理する情報を伝送するデータ・バスがある。
【０００３】
例えば、タイマーバスを介して供給される信号を利用して、様々の計測や制御を行なうためのシステムが開示されている（例えば、特許文献１、２を参照。）。これらの文献では、タイマーバスを介して供給される信号やインプットキャプチャ回路を用いている。この構成を図６に示す。タイマーバスには、フリーランニングカウンタが接続される。そして、フリーランニングカウンタ１２０は、タイマーバスを介してカウンタ信号をインプットキャプチャレジスタ（１１１〜１１４）に供給する。このインプットキャプチャレジスタ（１１１〜１１４）では、各ロード入力信号（１０１〜１０４）のキャプチャ条件が整った場合に、そのときのカウンタ信号を取り込む。
【０００４】
また、アドレス・バスには、指定されたアドレスの値を解析して適切なメモリの記憶場所を選択する信号を生成するアドレスデコーダが接続されている（例えば、特許文献３、４を参照。）。このようなアドレスデコーダでは、図７に示すように、バスマスタ１６０が、アドレス信号や書込データ信号を、ＤＭＡ転送により供給して、各モジュール（１３１〜１３４）へのデータ書込を行なう。この場合、アドレスデコーダ１４０が、アドレス信号の上位ビットを用いてモジュール（１３１〜１３４）を選択して、書込データ信号を供給していた。
【特許文献１】特開２００３−１２０４１１号公報（第１頁）
【特許文献２】特開平８−２５８６９４号公報（図３）
【特許文献３】特開平８−１０６４４６号公報（図８）
【特許文献４】特開２００１−６７８６１号公報（第１頁）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
集積回路（ＩＣ）への多様な応用のために、システムパフォーマンスに対する要求が増大している。このような要求に対応するために、システムバスの周波数の増大やバスの幅の拡張を図っている。この結果、バスにおける電力消費量が著しく増大している。特に、大容量メモリとＣＰＵとを接続するアドレス・バスやデータ・バスなどにおいては、他の信号線に比べてビット数が多く、またその配線長は長くなる傾向があるため、バスの信号変化により消費される電力は他の信号線に比べて一般に大きくなる。一方、ＩＣの低消費電力化への要求はますます厳しくなっている。従って、バス制御において、高いパフォーマンスを維持しながら、電力消費量の低減を図ることが、民生品やモバイル製品への展開へのキーとなる。
【０００６】
しかし、図６に示すタイマーバスは、すべてのインプットキャプチャレジスタに接続されている。このため、タイマーバスの信号は、常にすべてのインプットキャプチャレジスタに供給される。例えば、ロード入力信号（１０２〜１０４）のキャプチャ条件が整っていない場合においても、すべてのインプットキャプチャレジスタ（１１１〜１１４）にカウンタ信号が供給される。このため、動作していないインプットキャプチャレジスタ（１１２〜１１４）に、すべてのクロックにおいてカウンタ信号のスイッチングが行なわれて
おり、消費電力が大きくなっていた。
【０００７】
また、図７におけるバスシステムにおいては、アドレスデコーダ１４０はバス毎に設けられており、そして、アドレス信号や書込データ信号はすべてのモジュール（１３１〜１３４）に接続されている。その結果、たった一つのモジュールが活性化している場合にも、すべてのモジュールに接続されているバスにおいてクロック毎に信号が切り換えられている。ここで、ＤＦＦを用いてモジュールを仕切ることにより動作していないモジュールへの信号供給を抑止することができれば、消費電力を下げることができる。しかし、この場合にはシステムバスのパフォーマンスを低下させることになる。このパフォーマンスの低下は、高いパフォーマンスを要求される製品においては許容できるものではない。
【０００８】
そこで、本発明は、比較的簡易な構成で低消費電力化を図ることができるバス制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、本発明は、信号供給手段とユニットとを接続するバスと、前記ユニットにおける活性化状態を検知する検知手段と、前記バスにおいて前記信号供給手段とユニットとの間に設けられたラッチ手段と、前記検知手段が検知した前記ユニットに関する活性化状態に基づいて、前記ラッチ手段のゲート制御を行なうことを要旨とする。これにより、活性化状態にないユニットへの信号供給を抑制することができ、低消費電力化を図ることができる。
【００１０】
更に、本発明は、前記検知手段は、複数のユニットの活性化状態を検知し、前記ユニットの活性化を示す信号の論理和を出力する手段であることを要旨とする。これにより、複数のユニットに対して、ラッチ手段を効率的に利用することができる。従って、比較的簡単な回路構成により、低消費電力化を図ることができる。
【００１１】
更に、本発明は、前記信号供給手段はフリーランニングカウンタであり、前記バスは、前記フリーランニングカウンタのカウンタ信号を供給し、前記バスは、インプットキャプチャレジスタであることを要旨とする。これにより、フリーランニングカウンタから供給されるカウンタ信号の分散を抑制して、低消費電力化を図ることができる。
【００１２】
更に、本発明は、前記信号供給手段はバスマスタであり、前記バスはアドレス・バスと書込データ・バスとから構成し、前記ユニットには、ユニット毎にアドレスが割り振られており、前記アドレス・バスには、前記検知手段としてアドレスデコーダを接続し、前記アドレスデコーダは、アドレス信号で指定されたユニットが接続されたバスに設置されたラッチ手段のゲート制御を行なうことを要旨とする。これにより、アドレス信号を用いてラッチ手段を制御して、データの書込対象でないユニットへの信号供給を抑制することができる。
【００１３】
更に、本発明は、前記バスを、複数のユニットをまとめて形成したグループ毎に分割して接続し、前記分割されたバス毎にラッチ手段を設け、前記アドレスデコーダは、アドレス信号で指定されたユニットを含むグループが接続されたバスに設置されたラッチ手段のゲート制御を行なうことを要旨とする。これにより、少ないラッチ手段により効率的に信号の分散を抑制して、低消費電力化を図ることができる。
【００１４】
更に、本発明は、前記グループを階層化させて構成したことを要旨とする。階層化構造により、データ書込対象のユニットに到るバスにのみ信号を絞り込んで供給することができるので、より低消費電力化を図ることができる。
【発明の効果】
【００１５】
本発明によれば、比較的簡易な構成で低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明を具体化した実施形態を図１、図２に従って説明する。本実施形態では、バス制御システムをタイマーバスに応用した回路構成を用いて説明する。
【００１７】
本実施形態では、ロード入力信号（１０１〜１０４）の供給するユニットには、それぞれインプットキャプチャレジスタ（１１１〜１１４）が接続されている。
各ロード入力信号（１０１〜１０４）のキャプチャ条件が整った場合（活性化状態）に、各インプットキャプチャレジスタ（１１１〜１１４）は、信号供給手段としてのフリーランニングカウンタ１２０によって生成されたカウンタ値を取り込む。このフリーランニングカウンタ１２０は、クロック信号に基づいてカウンタ信号を生成し、このカウンタ信号を、タイマーバスを介して、各インプットキャプチャレジスタ（１１１〜１１４）に供給する。
【００１８】
このフリーランニングカウンタ１２０とインプットキャプチャレジスタ（１１１〜１１４）との間のタイマーバスには、ラッチ手段としてのラッチ回路２２０が設けられている。このラッチ回路２２０は、タイマーバスに供給されるカウンタ信号をラッチする。
【００１９】
更に、ラッチ回路２２０には、検知手段としての論理和回路２１０が接続されており、この論理和回路２１０は、各ロード入力信号（１０１〜１０４）のキャプチャ条件が入力される。すなわち、少なくとも一つのロード入力信号のキャプチャ条件が整った場合、ラッチ回路２２０は、カウンタ信号を各インプットキャプチャレジスタ（１１１〜１１４）に提供する。すべてのロード入力信号（１０１〜１０４）のキャプチャ条件が整っていない場合には、ラッチ回路２２０は元のカウンタ信号を保持して、このカウンタ信号を各インプットキャプチャレジスタ（１１１〜１１４）に提供する。
【００２０】
この様子を、図２に示すタイムチャートを用いて説明する。クロック信号Ｓ０により、フリーランニングカウンタ１２０はカウンタ信号を生成する。そして、ラッチ回路２２０以前のタイマーバスには信号Ｓ１が供給される。一方、ラッチ回路２２０以降のタイマーバスには、信号Ｓ２が供給される。各ロード入力信号（１０１〜１０４）のキャプチャ条件が整っていない場合には、信号Ｓ２は一定値を維持する。そして、一部のロード入力信号（例えば、ロード入力信号１０１）のキャプチャ条件が整った場合には、タイマーバスの信号切換を行なう。
【００２１】
次に、図６に示す従来構成に対して、図１に示す構成（本発明）を用いて、回路シミュレーションによる比較を行なった。この場合、以下に示す測定条件を用いた。
・配線負荷：２００ｆＦ
・周波数：１００ＭＨｚ
・バススイッチング比率（Bus switching activity）：５０％（ＬＳＢ），０．００１５％（ＭＳＢ）
・ロード入力信号スイッチング比率（Load switching activity）：３．９％
このシミュレーションによれば、従来構成に対して、セル面積は１．１７倍になるが、消費電力は約７１％に抑制することができた。
【００２２】
本実施形態によれば、以下のような効果を得ることができる。
・  上記実施形態では、バスにラッチ回路２２０を設ける。このラッチ回路２２０には、各ロード入力信号（１０１〜１０４）のキャプチャ条件が入力される論理和回路２１０
を接続する。これにより、インプットキャプチャレジスタ（１１１〜１１４）には、キャプチャ条件が整った場合のみ、カウンタ信号が供給される。一方、キャプチャ条件が整っていない場合には、ラッチ回路２２０によりカウンタ信号のスイッチングを行なわない。従って、不必要な信号のスイッチングを抑制し、低消費電力化を図ることができる。
【００２３】
（第２の実施形態）
次に、本発明を具体化した第２の実施形態を図３、図４にしたがって説明する。本実施形態では、バス制御システムをアドレス・バスや書込データ・バスに応用した回路構成を用いて説明する。ここでは、バスをｎ層（本実施形態では「４層」）に階層化して、階層毎にラッチ手段としてのラッチ回路を設ける。
【００２４】
本実施形態では、ユニットとしてのモジュール（１３１〜１３４）には、信号供給手段としてのバスマスタ１６０から、選択信号（活性化状態を示す信号）が供給される。更に、各モジュール（１３１〜１３４）には、それぞれラッチ回路（３３１〜３３４）が接続されている。そして、アドレスデコーダ３３０から各モジュール（１３１〜１３４）に供給される選択信号が、各モジュール（１３１〜１３４）にそれぞれ対応する各ラッチ回路（３３１〜３３４）にも供給される。
【００２５】
また、このモジュール（１３１〜１３４）を含んで構成された階層（第４層）ブロックに接続されたバスにはラッチ回路３２１が設けられている。更に、この階層（第３層）において分割された他のブロックに接続されたバスにも、ラッチ回路（３２２〜３２３）が設けられている。そして、これらのラッチ回路（３２１〜３２３）にも、この階層ブロックを制御するアドレスデコーダ３２０から、各ラッチ回路に接続されたブロックの選択信号が供給される。
【００２６】
この階層（第３層）の上位層（第２層）のバスには、ラッチ回路（３１１、３１２）が設けられている。これらのラッチ回路（３１１、３１２）はアドレスデコーダ３１０により選択される。更に、この階層（第２層）の上位層（第１層）のバスにはラッチ回路３０１が設けられている。このラッチ回路３０１はアドレスデコーダ３００により選択される。本実施形態では、各アドレスデコーダが検知手段として機能する。
【００２７】
このように、モジュールが配置されたブロックを階層毎に分割し、各ブロックにラッチ回路を設ける。そして、各ラッチ回路には、各階層ブロックを選択するためのアドレスデコーダを設ける。この構成を、図４に示すアドレスマップ４００を用いて説明する。ここで、各モジュール（１３１〜１３４）には、アドレス（ＡＤＲ＿３３１〜ＡＤＲ＿３３４）が付与されている場合を想定する。ここで、アドレスＡＤＲ＿３０１は最上位階層のラッチ回路３０１のアドレスである。このラッチ回路３０１のバスには、アドレス（ＡＤＲ＿３１１〜）が付与されたラッチ回路（３１１〜）を接続する。更に、このラッチ回路３１１のバスには、アドレス（ＡＤＲ＿３２１〜ＡＤＲ＿３２３）が付与されたラッチ回路（３２１〜３２３）を接続する。更に、このラッチ回路３２１のバスには、アドレス（ＡＤＲ＿３３１〜ＡＤＲ＿３３４）が付与されたラッチ回路（３３１〜３３４）を接続する。
【００２８】
ここで、アドレスデコーダ（３００〜３３０）は、それぞれ、アドレス信号の所定の位置のビットデータを監視し、このビットデータに基づいて、ゲート制御を行なうラッチ回路を特定する。
【００２９】
そして、階層毎にアドレスデコーダ（３００〜３３０）を設けて、各ラッチ回路に選択信号を供給するように構成する。ここで、例えば、アドレスＡＤＲ＿３３１が選択された場合、アドレスデコーダ（３００〜３３０）は、ラッチ回路（３０１，３１１，３２１，
３３１）を選択してゲート制御を行なう。一方、その他のラッチ回路（３１２〜，３２２〜，３３２〜）に対してはゲート制御を行なわず、信号のスイッチングを行なわない。これにより、アドレスが選択されたモジュールのみに通じるバスの信号が切り換えられる。
【００３０】
次に、図５に示すようにラッチ回路に代えてバッファ１５０を設けた比較回路（従来構成）の領域５００に対して、図３に示す構成（本発明）を用いて、回路シミュレーションによる比較を行なった。この場合、以下に示す測定条件を用いた。
・配線負荷：２００ｆＦ
・周波数：１００ＭＨｚ
・バススイッチング比率（Bus switching activity）：５０％
この場合、従来構成に対して、セル面積は１．５４倍になるが、消費電力は約１７％に抑制することができた。
【００３１】
本実施形態によれば、以下のような効果を得ることができる。
・  上記実施形態では、モジュールのアドレス毎に階層化して、各階層ブロックにラッチ回路を設ける。そして、このラッチ回路により、指定されたアドレスのモジュールへのバス以外の信号の供給を抑制する。すなわち、アドレスデコーダとラッチ回路とは、最初に大きなアドレス空間を、階層化された小さなアドレス空間に分割する。従って、動作していないモジュールへの信号の供給を抑制することができる。従って、不必要な信号の分散を抑制し、低消費電力化を図ることができる。
【００３２】
なお、上記各実施形態は以下のように変更してもよい。
○  上記第１の実施形態では、タイマーバスとインプットキャプチャレジスタとの間にはラッチ回路２２０を配置する。このラッチ回路２２０の数は限定されるものではない。複数のインプットキャプチャレジスタが実装されている場合には、複数個ずつまとめてラッチ回路２２０を設けてもよい。この場合には、ラッチ回路２２０の個数が増加するが、タイマーバスのカウンタ信号の分散を抑制することができる。
【００３３】
○  上記第２の実施形態では、複数のモジュールやブロックをまとめたバスにラッチ回路を設けた。階層毎にラッチ回路を設ける場合に限定されるものではなく、複数階層毎にラッチ回路を設けてもよい。
【００３４】
○  上記第２の実施形態では、モジュール毎にラッチ回路を設けたが、第１の実施形態と同様に、複数のユニット毎にラッチ回路を設けてもよい。これにより、より簡易な構成で省電力化を図ることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態の回路の説明図。
【図２】本実施形態のタイミングチャートの説明図。
【図３】本発明の第２の実施形態の回路の説明図。
【図４】本実施形態のアドレスマップの説明図。
【図５】従来の回路の説明図。
【図６】従来の回路の説明図。
【図７】従来の回路の説明図。
【符号の説明】
【００３６】
１０１，１０２，１０３，１０４…ロード入力信号、１１１，１１２，１１３，１１４…インプットキャプチャレジスタ、１２０…フリーランニングカウンタ、２１０…論理和回路、２２０…ラッチ回路、３０１，３１１，３１２，３２１，３１２，３２１，３２２，３３１，３３２，３３３，３３４…ラッチ、３００，３１０，３２０，３３０…アドレ
スデコーダ、１３１，１３２，１３３，１３４…モジュール、１６０…バスマスタ、Ｓ１，Ｓ２…信号、ＡＤＲ＿３０１〜ＡＤＲ＿３３４…アドレス。
【図１】
2007287029.tif 000003
【図２】
2007287029.tif 000004
【図３】
2007287029.tif 000005
【図４】
2007287029.tif 000006
【図５】
2007287029.tif 000007
【図６】
2007287029.tif 000008
【図７】
2007287029.tif 000009