(57)【要約】【課題】経路間の寄生容量ばらつきを抑えつつ、余分な寄生容量の増大を招かないように改良されたポリフェイズフィルタのレイアウト方法を提供することを主要な目的とする。【解決手段】容量-抵抗の組を、容量１−抵抗１−容量２−抵抗２−抵抗３−容量３−抵抗４−容量４の順で配置し、第１、第２の２つのポリフェイズフィルタ１，２を形成する。第１の入力ａは容量１−抵抗１間ノードとする。第２の入力ｂは容量２−抵抗２間ノードとする。第３の入力ｃは容量３−抵抗３間ノードとする。第４の入力ｄは容量４−抵抗４間ノードとする。第１の出力Ａは容量１−抵抗３間ノードとする。第２の出力Ｂは容量２−抵抗１間ノードとする。第３の出力Ｃは容量３−抵抗４間ノードとする。第４の出力Ｄは容量４−抵抗２間ノードとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成するポリフェイズフィルタのレイアウト方法において、
（Ａ）  容量−抵抗の組を容量１-抵抗１-容量２-抵抗２-抵抗３-容量３-抵抗４-容量４の順で配置し、
第１の入力は容量１-抵抗１間ノード、第２の入力は容量２-抵抗２間ノード、第３の入力は容量３-抵抗３間ノード、第４の入力は容量４-抵抗４間ノードとし、
第１の出力は容量１-抵抗３間ノード、第２の出力は容量２-抵抗１間ノード、第３の出力は容量３-抵抗４間ノード、第４の出力は容量４-抵抗２間ノードとした、
第１および第２の２つのポリフェイズフィルタから成るポリフェイズフィルタを形成し、
（Ｂ）  前記第１のポリフェイズフィルタの第１の入力と前記第２のポリフェイズフィルタの第２の入力とを接続し、
（Ｃ）  前記第１のポリフェイズフィルタの第２の入力と前記第２のポリフェイズフィルタの第４の入力とを接続し、
（Ｄ）  前記第１のポリフェイズフィルタの第３の入力と前記第２のポリフェイズフィルタの第１の入力とを接続し、
（Ｅ）  前記第１のポリフェイズフィルタの第４の入力と前記第２のポリフェイズフィルタの第３の入力とを接続し、
（Ｆ）  前記第１のポリフェイズフィルタの第１の出力と前記第２のポリフェイズフィルタの第２の出力とを接続し、
（Ｇ）  前記第１のポリフェイズフィルタの第２の出力と前記第２のポリフェイズフィルタの第４の出力とを接続し、
（Ｈ）  前記第１のポリフェイズフィルタの第３の出力と前記第２のポリフェイズフィルタの第１の出力とを接続し、
（Ｉ）  前記第１のポリフェイズフィルタの第４の出力と前記第２のポリフェイズフィルタの第３の出力とを接続することを特徴とする、ポリフェイズフィルタのレイアウト方法。
【請求項２】
半導体基板上に形成するポリフェイズフィルタのレイアウト方法において、
（Ａ）  容量-抵抗の組を抵抗１-容量１-抵抗２-容量２-容量３-抵抗３-容量４-抵抗４の順で配置し、
第１の入力は抵抗１-容量１間ノード、第２の入力は抵抗２-容量２間ノード、第３の入力は抵抗３-容量３間ノード、第４の入力は抵抗４-容量４間ノードとし、
第１の出力は抵抗１-容量３間ノード、第２の出力は抵抗２-容量１間ノード、第３の出力は抵抗３-容量４間ノード、第４の出力は抵抗４-容量２間ノード、とした、
第１および第２の２つのポリフェイズフィルタから成るポリフェイズフィルタを形成し、
（Ｂ）  前記第１のポリフェイズフィルタの第１の入力と前記第２のポリフェイズフィルタの第２の入力とを接続し、
（Ｃ）  前記第１のポリフェイズフィルタの第２の入力と前記第２のポリフェイズフィルタの第４の入力とを接続し、
（Ｄ）  前記第１のポリフェイズフィルタの第３の入力と前記第２のポリフェイズフィルタの第１の入力とを接続し、
（Ｅ）  前記第１のポリフェイズフィルタの第４の入力と前記第２のポリフェイズフィルタの第３の入力とを接続し、
（Ｆ）  前記第１のポリフェイズフィルタの第１の出力と前記第２のポリフェイズフィルタの第２の出力とを接続し、
（Ｇ）  前記第１のポリフェイズフィルタの第２の出力と前記第２のポリフェイズフィルタの第４の出力とを接続し、
（Ｈ）  前記第１のポリフェイズフィルタの第３の出力と前記第２のポリフェイズフィルタの第１の出力とを接続し、
（Ｉ）  前記第１のポリフェイズフィルタの第４の出力と前記第２のポリフェイズフィルタの第３の出力とを接続することを特徴とする、ポリフェイズフィルタのレイアウト方法。
【請求項３】
請求項１又は２に記載のポリフェイズフィルタのレイアウト方法において、
前記第１、第２の２つのポリフェイズフィルタ同士は平行移動あるいは線対称移動で配置されることを特徴とするポリフェイズフィルタのレイアウト方法。
【請求項４】
請求項１から３のいずれか１項に記載のポリフェイズフィルタのレイアウト方法において、
多段接続時に、前記第１のポリフェイズフィルタの段間出力と、前記第２のポリフェイズフィルタの段間出力とを非接続とすることを特徴とする、ポリフェイズフィルタのレイアウト方法。
【請求項５】
請求項１から４のいずれか１項に記載のレイアウト方法を適用してなる移相器を搭載した集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にポリフェイズフィルタのレイアウト方法に関するものであり、より特定的には線路間の寄生容量ばらつきを抑えつつ、余分な寄生容量の増大を招かないように改良されたポリフェイズフィルタのレイアウト方法に関する。この発明はまたそのようなレイアウト方法を適用してなる移相器を搭載した集積回路に関する。
【背景技術】
【０００２】
従来、ポリフェイズフィルタを用いた位相器が知られている。ポリフェイズフィルタは１組の差動入力端子から入力された、差動信号を互いに９０°位相差を持つ、２組の差動信号に変換する場合、あるいは、２組の差動信号の一方を９０°移相させ、加算する場合に用いられる。
【０００３】
図５（Ａ）に、その１例である従来のオンチップ型のポリフェーズフィルタのパターンレイアウトを示す。図５（Ｂ）は、その回路図である（例えば特許文献１参照）。
【０００４】
これらの図を参照して、ポリフェーズフィルタは、同じ容量値の容量素子Ｃ１〜Ｃ４、同じ抵抗値の抵抗素子Ｒ１〜Ｒ４を備え、該抵抗素子Ｒ１〜Ｒ４と該容量素子Ｃ１−Ｃ４を交互にループ形状に接続したＲＣネットワークからなるものである。Ｃ４とＲ４の共通接続点を２１、Ｃ３とＲ３の共通接続点を２２、Ｃ２とＲ２の共通接続点を２３、Ｃ１とＲ１の共通接続点を２４とし、Ｒ４とＣ３の共通接続点を２５、Ｒ３とＣ２の共通接続点を２６、Ｒ２とＣ１の共通接続点を２７、Ｒ１とＣ４の共通接続点を２８とすると、共通接続点２１、２２と共通接続点２３、２４との間に差動信号（−cos(ωt)、cos(ωt)）を入力することで、共通接続点２５〜２８に９０度づつ位相の異なる直交信号が得られる。すなわち、共通接続点２５と２７の間に第１の差動出力信号（−sin(ωt+θ)、sin(ωt+θ)）が、共通接続点２６と２８の間に第２の差動出力信号（−cos(ωt+θ)、cos(ωt+θ)）が得られ、第１の差動出力信号と第２の差動出力信号は直交関係にある。なお、容量素子Ｃ１〜Ｃ４の容量値と抵抗素子Ｒ１〜Ｒ４の抵抗値は、使用する周波数に応じて設定される。
【０００５】
このようなポリフェーズフィルタは、例えばダイレクトコンバージョン受信方式の局部発振の生成や、イメージ除去時に用いられる。
【０００６】
図６に、ポリフェーズフィルタの使用の一例である、現在一般的に使用されている受信機の構成を示す。受信されたＲＦ信号は２分岐され、乗算器６１、６２においてオンチップ型のポリフェーズフィルタ６３から入力するそれぞれ９０度位相の異なる内部信号が乗ぜられた後、これら両信号はそれぞれローパスフィルタ６４、６５を通ることで、９０度位相の異なる中間周波信号（ＩＦ信号）が得られる。この後、一方のＩＦ信号を移相器６６により９０度位相をシフトして加算器６７により両者を加算することでスプリアス成分であるイメージ信号の抑圧が行われる。
【０００７】
図７に、ポリフェーズフィルタの使用の他の一例で、現在一般的に使用されている直交変調器の構成を示す。入力する直交関係にあるベースバンド信号は、乗算器７１、７２においてオンチップ型のポリフェーズフィルタ７３から入力するそれぞれ９０度位相の異なる内部信号が乗ぜられた後、加算器７４で加算され、バンドパスフィルタ７５を通過して、パワーアンプ７６に供給される。
【０００８】
このような用途に使用されるポリフェイズフィルタは、図５（Ａ）（Ｂ）を再び参照して、それぞれ同一値を持つ４個の抵抗Ｒ１〜Ｒ４とそれぞれ同一値をもつ４個の容量Ｃ１〜Ｃ４とから構成される。９０°移相が可能な周波数は前記抵抗値と前記容量値の積で決定される。したがって、前記抵抗値と前記容量値以外の寄生抵抗および寄生容量が付加されると、経路毎の抵抗値と容量値にばらつきが生じ、各経路の９０°移相が可能な周波数のばらつきが生じる。ひいては、ある所望の周波数について、フィルタゲインのばらつき、移相量のばらつきが生じる。これは、信号の品質を落とし、あるいはイメージ除去比を低下させる。
【０００９】
さて、図５（Ａ）（Ｂ）に示す従来のポリフェイズフィルタのレイアウトでは、Ｃ４とＲ１とを接続する配線のみが他の配線と長さが異なるため、寄生成分に差が生じ、前述した特性劣化を引き起こす。この特性劣化を防ぐため、例えば、非特許文献１では、図８に示すように、Ｃ１とＲ２、Ｃ２とＲ３、Ｃ３とＲ４をそれぞれ接続する配線８１，８２，８３を故意に引き延ばし、配線長を合わせている。
【００１０】
【特許文献１】特開２００３−２３４４０６号公報
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. ６, JUNE 2001  pp.873−pp.887
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図８に示されたレイアウトでは、配線長自体は一致させることができ、寄生容量のばらつきは低減できるが、寄生容量自体は増大している。特に高周波動作を考慮した場合、寄生容量成分を低減する必要がある。すなわち、経路間の寄生容量のばらつきを抑えつつ、余分な寄生容量の増大を招かないレイアウトが求められる。
【００１２】
この発明は上記のような課題を解決するためになされたもので、経路間の寄生容量のばらつきを抑えつつ、余分な寄生容量の増大を招かないように改良されたポリフェイズフィルタのレイアウト方法を提供することを目的とする。
【００１３】
この発明の他の目的は、イメージ除去性能を向上させることができるように改良されたポリフェイズのレイアウト方法を提供することにある。
【００１４】
この発明の他の目的は、そのようなレイアウト方法を適用してなる移相器を搭載した集積回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明は、半導体基板上に形成するポリフェイズフィルタのレイアウト方法において、容量-抵抗の組を容量１-抵抗１-容量２-抵抗２-抵抗３-容量３-抵抗４-容量４の順で配置し、第１の入力は容量１-抵抗１間ノード、第２の入力は容量２-抵抗２間ノード、第３の入力は容量３-抵抗３間ノード、第４の入力は容量４-抵抗４間ノードとし、第１の出力は容量１-抵抗３間ノード、第２の出力は容量２-抵抗１間ノード、第３の出力は容量３-抵抗４間ノード、第４の出力は容量４-抵抗２間ノードとした、第１および第２の２つのポリフェイズフィルタから成るポリフェイズフィルタを形成する。第１のポリフェイズフィルタの第１の入力と第２のポリフェイズフィルタの第２の入力とを接続する。第１のポリフェイズフィルタの第２の入力と第２のポリフェイズフィルタの第４の入力とを接続する。第１のポリフェイズフィルタの第３の入力と第２のポリフェイズフィルタの第１の入力とを接続する。第１のポリフェイズフィルタの第４の入力と第２のポリフェイズフィルタの第３の入力とを接続する。第１のポリフェイズフィルタの第１の出力と第２のポリフェイズフィルタの第２の出力とを接続する。第１のポリフェイズフィルタの第２の出力と第２のポリフェイズフィルタの第４の出力とを接続する。第１のポリフェイズフィルタの第３の出力と第２のポリフェイズフィルタの第１の出力とを接続する。第１のポリフェイズフィルタの第４の出力と第２のポリフェイズフィルタの第３の出力とを接続する。
【００１６】
本発明の他の局面に従う方法は、半導体基板上に形成するポリフェイズフィルタのレイアウト方法において、容量-抵抗の組を抵抗１-容量１-抵抗２-容量２-容量３-抵抗３-容量４-抵抗４の順で配置し、第１の入力は抵抗１-容量１間ノード、第２の入力は抵抗２-容量２間ノード、第３の入力は抵抗３-容量３間ノード、第４の入力は抵抗４-容量４間ノードとし、第１の出力は抵抗１-容量３間ノード、第２の出力は抵抗２-容量１間ノード、第３の出力は抵抗３-容量４間ノード、第４の出力は抵抗４-容量２間ノード、とした、第１および第２の２つのポリフェイズフィルタから成るポリフェイズフィルタを形成する。第１のポリフェイズフィルタの第１の入力と第２のポリフェイズフィルタの第２の入力とを接続する。第１のポリフェイズフィルタの第２の入力と第２のポリフェイズフィルタの第４の入力とを接続する。第１のポリフェイズフィルタの第３の入力と第２のポリフェイズフィルタの第１の入力とを接続する。第１のポリフェイズフィルタの第４の入力と第２のポリフェイズフィルタの第３の入力とを接続する。第１のポリフェイズフィルタの第１の出力と第２のポリフェイズフィルタの第２の出力とを接続する。第１のポリフェイズフィルタの第２の出力と第２のポリフェイズフィルタの第４の出力とを接続する。第１のポリフェイズフィルタの第３の出力と第２のポリフェイズフィルタの第１の出力とを接続する。第１のポリフェイズフィルタの第４の出力と第２のポリフェイズフィルタの第３の出力とを接続する。
【００１７】
この発明の好ましい実施態様によれば、上述のポリフェイズフィルタのレイアウト方法において、上記第１、第２の２つのポリフェイズフィルタ同士は平行移動あるいは線対称移動で配置されることを特徴とする。
【００１８】
この発明の他の好ましい実施態様によれば、上述のポリフェイズフィルタのレイアウト方法において、多段接続時に、上記第１のポリフェイズフィルタの段間出力と、上記第２のポリフェイズフィルタの段間出力とを非接続とすることを特徴とする。
【００１９】
このようなレイアウト方法を適用してなる移相器は、好ましくは、集積回路に搭載される。
【発明の効果】
【００２０】
本発明によれば、配線長は各経路でほぼ等しくなり、かつ経路の交差数も等しくなる。このため各経路の寄生容量はほぼ等しくなり、高性能のポリフェイズフィルタを得ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、この発明を図面を用いて詳細に説明する。
【００２２】
（実施の形態１）
【００２３】
図１は、本発明の実施の形態１にかかる、半導体基板上に形成するポリフェイズフィルタのレイアウト方法を示す図である。図２はレイアウトに対応した回路図である。
【００２４】
これらの図を参照して、容量-抵抗の組を、容量１（Ｃ１）−抵抗１（Ｒ１）−容量２（Ｃ２）−抵抗２（Ｒ２）−抵抗３（Ｒ３）−容量３（Ｃ３）−抵抗４（Ｒ４）−容量４（Ｃ４）の順で配置し、第１、第２の２つのポリフェイズフィルタ１，２を形成する。第１、第２の２つのポリフェイズフィルタ１，２は、線対称移動で配置される。第１の入力ａは容量１（Ｃ１）−抵抗１（Ｒ１）間ノード、第２の入力ｂは容量２（Ｃ２）−抵抗２（Ｒ２）間ノード、第３の入力ｃは容量３（Ｃ３）−抵抗３（Ｒ３）間ノード、第４の入力ｄは容量４（Ｃ４）−抵抗４（Ｒ４）間ノードとする。
【００２５】
第１の出力Ａは容量１（Ｃ１）−抵抗３（Ｒ３）間ノード、第２の出力Ｂは容量２（Ｃ２）−抵抗１（Ｒ１）間ノード、第３の出力Ｃは容量３（Ｃ３）−抵抗４（Ｒ４）間ノード、第４の出力Ｄは容量４（Ｃ４）−抵抗２（Ｒ２）間ノードとする。
【００２６】
こうして、第１、第２の２つのポリフェイズフィルタ１，２から成るポリフェイズフィルタが完成する。
【００２７】
例えば、イメージ除去回路としてこのポリフェイズフィルタを用いる場合、９０°位相差のある２組の差動信号Ｉ−ＩＢ,Ｑ−ＱＢが入力されるが、Ｉ信号は入力端子ａと入力端子ｆに、Ｑ信号は入力端子ｂと入力端子ｈに、ＱＢ信号は入力端子ｃと入力端子ｅに、ＩＢ信号は入力端子ｄと入力端子ｇに、それぞれ入力する。出力は、出力端子Ａと出力端子Ｆを接続した出力端子１、出力端子Ｂと出力端子Ｈを接続した出力端子２、出力端子Ｃと出力端子Ｅを接続した出力端子３、出力端子Ｄと出力端子Ｇを接続した出力端子４からそれぞれ取り出す。
【００２８】
本実施の形態によれば、出力端子１〜出力端子４は互いに他の端子と１回づつ交差する。また出力端子の配線長は同一出力に対し、第１のポリフェイズフィルタ１と第２のポリフェイズフィルタ２で補い合うように組み合わされている。したがって、寄生容量および寄生抵抗の経路ばらつきが小さく、高いイメージ除去比が得られる。
【００２９】
なお、上記容量−抵抗の組を、請求項２に列挙するように、抵抗１-容量１-抵抗２-容量２-容量３-抵抗３-容量４-抵抗４の順で配置し、第１、第２の２つのポリフェイズフィルタ１，２を形成し、第１の入力ａは容量１（Ｃ１）−抵抗１（Ｒ１）間ノード、第２の入力ｂは容量２（Ｃ２）−抵抗２（Ｒ２）間ノード、第３の入力ｃは容量３（Ｃ３）−抵抗３（Ｒ３）間ノード、第４の入力ｄは容量４（Ｃ４）−抵抗４（Ｒ４）間ノードとし、第１の出力Ａは容量１（Ｃ１）−抵抗３（Ｒ３）間ノード、第２の出力Ｂは容量２（Ｃ２）−抵抗１（Ｒ１）間ノード、第３の出力Ｃは容量３（Ｃ３）−抵抗４（Ｒ４）間ノード、第４の出力Ｄは容量４（Ｃ４）−抵抗２（Ｒ２）間ノードとしても同様の効果を奏する。
【００３０】
また、本実施の形態では、第１、第２の２つのポリフェイズフィルタ１，２が、線対称移動で配置される場合を例示したが、平行移動で配置されてもよい。
【００３１】
（実施の形態２）
【００３２】
図３は、実施の形態２にかかるポリフェイズフィルタのレイアウトである。回路を多段にすることを除いて、レイアウトに対応した回路図は、図２に示す通りであるので、その図示を省略する。移相周波数範囲を広げるためにポリフェイズフィルタを多段構成で用いる場合、段間の端子ａ１〜ｈ１は、それぞれ、端子ａ１と端子ｆ１、端子ｂ１と端子ｈ１、端子ｃ１と端子ｅ１、端子ｄ１と端子ｇ１とが同一信号となるが、この端子同士は結線していない。このことで配線長および交差点の減少を実現し、寄生容量の低減を実現している。
【００３３】
図４は従来レイアウトと本発明のレイアウトとのイメージ除去性能のシミュレーションによる比較結果である。段数は５段構成とした。帯域内において従来レイアウトに対し、本発明のレイアウトは１０ｄＢ以上のイメージ除去性能の向上が確認できている。
【００３４】
また、局部発振に９０°位相差を生じさせる用途に使用しても同一の効果が得られることは自明である。
【００３５】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００３６】
本発明にかかるレイアウト方法によれば、各経路の寄生容量はほぼ等しくなり、高性能のポリフェイズフィルタが搭載された集積回路を得ることができる。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施の形態１にかかるポリフェイズフィルタのレイアウト図である。
【図２】実施の形態１にかかるポリフェイズフィルタのレイアウトに対応した回路図である。
【図３】この発明の実施の形態２にかかるポリフェイズフィルタのレイアウト図である。
【図４】従来のレイアウトによるイメージ除去性能と本発明によるイメージ除去性能の比較シミュレーション結果である。
【図５】従来のポリフェイズフィルタのレイアウト（Ａ）と回路図（Ｂ）である。
【図６】従来のポリフェーズフィルタの使用の一例である受信機の構成を示す図である。
【図７】従来のポリフェーズフィルタの他の使用の一例である直交変調器の構成を示す図である。
【図８】改良した従来のポリフェーズフィルタのレイアウトを示す図である。
【符号の説明】
【００３８】
Ｃ１,Ｃ２,Ｃ３,Ｃ４  容量、
Ｒ１,Ｒ２,Ｒ３,Ｒ４  抵抗、
１,２  ポリフェイズフィルタ、
ａ,ｂ,ｃ,ｄ,ｅ,ｆ,ｇ,ｈ  ポリフェイズフィルタの入力端子、
Ａ,Ｂ,Ｃ,Ｄ,Ｅ,Ｆ,Ｇ,Ｈ  ポリフェイズフィルタの出力端子、
ａ１,ｂ１,ｃ１,ｄ１,ｅ１,ｆ１,ｇ１,ｈ１  ポリフェイズフィルタの段間端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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