(57)【要約】【課題】  コンタクトプラグ形成時のＣＭＰによって発生する絶縁膜へのスクラッチを起因としたキャパシタ下部電極間のブリッジを防止する。【解決手段】  基板上に形成された下部電極１０５、容量絶縁膜及び上部電極１０７からなるキャパシタ１０８と、基板と下部電極１０５とを電気的に接続するコンタクトプラグ１０４とを備えた半導体装置であって、下部電極１０５は列状に複数配置し、隣り合う下部電極１０５の中心位置は、列方向と直交する方向に距離ｔ１ずれて配置され、下部電極１０５の中心位置と、下部電極１０５におけるコンタクトプラグ１０４の中心位置は、隣り合う下部電極１０５と離れるように列方向と直交する方向（ｙ方向）に距離ｔ２ずれて配置されている。また、距離ｔ１と距離ｔ２との和は、列方向と直交する方向における下部電極１０５の寸法の１／２より大きくした。【選択図】  図１
2007005337.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された下部電極、容量絶縁膜及び上部電極からなるキャパシタと、前記基板と下部電極とを電気的に接続するコンタクトプラグとを備えた半導体装置であって、
前記下部電極は列状に複数配置し、隣り合う前記下部電極の中心位置は、前記列方向と直交する方向に距離ｔ１ずれて配置され、
前記下部電極の中心位置と、前記下部電極における前記コンタクトプラグの中心位置は、隣り合う前記下部電極と離れるように前記列方向と直交する方向に距離ｔ２ずれて配置されていることを特徴とする半導体装置。
【請求項２】
前記距離ｔ１と前記距離ｔ２との和は、前記列方向と直交する方向における前記下部電極の寸法の１／２より大きい請求項１記載の半導体装置。
【請求項３】
前記下部電極と、前記下部電極に隣接する前記コンタクトプラグの中心との最短距離ｔ４が、前記下部電極と、前記下部電極に隣接する前記コンタクトプラグを含む下部電極の中心との最短距離ｔ６より大きい請求項１または２記載の半導体装置。
【請求項４】
前記上部電極は、前記複数の下部電極を共通に被覆するように形成されている請求項１，２または３記載の半導体装置。
【請求項５】
前記距離ｔ１は、前記列方向と直交する方向における前記下部電極の寸法より小さい請求項１，２または３記載の半導体装置。
【請求項６】
前記距離ｔ２は、０より大きく、（前記下部電極の寸法）／２−（前記コンタクトプラグの半径）以下である請求項１，２または３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体材料又は高誘電体材料を用いたキャパシタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置の高集積化や高機能化が急速に進む中で、半導体メモリ装置を構成する容量素子の容量絶縁膜として、高誘電体材料を使用したＤＲＡＭや、強誘電体材料を使用したＦｅＲＡＭ（強誘電体メモリ）等が盛んに研究開発されている。これらの高誘電率材料や強誘電体材料として、酸化タンタル、チタン酸ビスマスストロンチウム、チタン酸鉛、タンタル酸ビスマスストロンチウムなどの絶縁性金属酸化物が主に用いられる。一般に、これらの金属酸化物の有する高誘電体性能や強誘電体性能を十分に発揮させるために、成膜後に６００℃〜８００℃といった比較的高温での結晶化熱処理が必要である。
【０００３】
一方、半導体メモリ装置の大容量化を目的とした集積化が要求されており、高集積化の実現のために、隣接するキャパシタ間のセパレーション距離を小さくすること挙げられる。
【０００４】
しかし、セパレーションが小さくなると、コンタクトプラグとビットライン間、或いは下部電極間などにおけるリーク電流が増大するという問題が発生するため、ビットライン方向の隣接下部電極を３／４ピッチずらすことにより、コンタクトプラグを形成する領域のビットライン間距離を増大させ、リーク電流を抑制する技術が提案されている（例えば、特許文献１参照）。
【０００５】
以下、上述した従来の半導体装置について、図５を参照しながら説明する。図５は、従来の半導体装置の要部平面図である。
【０００６】
従来の半導体装置は、図５に示すように、半導体基板上１に形成された複数の活性領域１ａと、活性領域１ａと同一方向に設けられた複数のビットライン１３と、各活性領域１ａの両端部に形成されたキャパシタと、キャパシタと半導体基板１とを接続するコンタクトプラグ１５とを備えている。また、活性領域１ａがＸ軸方向に１／４ピッチずつずれてＹ軸方向に複数個設けられている。さらに、一方のキャパシタのコンタクトプラグ１５と、活性領域１ａに対してＸ軸方向に３／４ピッチずれて斜め方向に近接した活性領域１ａに形成された他方のキャパシタのコンタクトプラグ１５とが、同一のビットライン１３間に配置されており、メモリセルサイズが従来と同じ場合でも、コンタクトプラグ１５を形成する領域のビットライン１３間の距離を増大させることができる。従って、セルサイズを大きくすることなく、ビットライン１３とコンタクト１５との間で、絶縁膜を介してのリーク電流を抑制することができるというものである。
【特許文献１】特開平６−５８１１号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の半導体装置は、コンタクトプラグ形成時のＣＭＰ工程により層間絶縁膜（図示せず）にスクラッチが発生し、そのスクラッチに研磨したコンタクトプラグ材料が埋没されるという事態が起こっていた。これにより、コンタクトプラグから隣接下部電極までの距離が小さくなって、隣接する下部電極間がブリッジによって繋がり、同電位となる問題を有していた。
【０００８】
したがって、本発明の目的は、上記従来の課題を解決するものであり、メモリセルの占有面積を増大させることなく、下部電極間のブリッジ形成を効果的に防止することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置は、基板上に形成された下部電極、容量絶縁膜及び上部電極からなるキャパシタと、基板と下部電極とを電気的に接続するコンタクトプラグとを備えた半導体装置であって、下部電極は列状に複数配置し、隣り合う下部電極の中心位置は、列方向と直交する方向に距離ｔ１ずれて配置され、下部電極の中心位置と、下部電極におけるコンタクトプラグの中心位置は、隣り合う下部電極と離れるように列方向と直交する方向に距離ｔ２ずれて配置されている。
【００１０】
また、上記本発明の半導体装置は、距離ｔ１と距離ｔ２との和は、列方向と直交する方向における下部電極の寸法の１／２より大きくすることが好ましい。
【００１１】
上記の構成によれば、下部電極は列状に複数配置し、隣り合う下部電極の中心位置は、列方向と直交する方向に距離ｔ１ずれて配置され、下部電極の中心位置と、下部電極におけるコンタクトプラグの中心位置は、隣り合う下部電極と離れるように列方向と直交する方向に距離ｔ２ずれて配置されているので、コンタクトプラグ形成時のＣＭＰによってコンタクトプラグを発端としてスクラッチが発生しても、コンタクトプラグと隣接した下部電極間距離を大きくしているために、スクラッチを起因とした下部電極間ブリッジを抑制することができる。また、距離ｔ１と距離ｔ２との和は、列方向と直交する方向における下部電極の寸法の１／２より大きくすることが好ましい。
【００１２】
また、上記本発明の半導体装置は、下部電極と、下部電極に隣接するコンタクトプラグの中心との最短距離ｔ４が、下部電極と、下部電極に隣接するコンタクトプラグを含む下部電極の中心との最短距離ｔ６より大きくすることが好ましい。
【００１３】
この構成によれば、下部電極と、下部電極に隣接するコンタクトプラグの中心との最短距離ｔ４が、下部電極と、下部電極に隣接するコンタクトプラグを含む下部電極の中心との最短距離ｔ６より大きくしたので、コンタクトプラグ形成時のＣＭＰによってコンタクトプラグを発端としてスクラッチが発生しても、コンタクトプラグと隣接した下部電極間距離をさらに大きくとるため、スクラッチを起因とした下部電極間ブリッジを抑制することができる。
【００１４】
また、上記本発明の半導体装置は、上部電極は、複数の下部電極を共通に被覆するように形成されていることが好ましい。
【００１５】
また、上記本発明の半導体装置は、距離ｔ１は、列方向と直交する方向における下部電極の寸法より小さくすることが好ましい。
【００１６】
この構成によれば、距離ｔ１は、列方向と直交する方向における下部電極の寸法より小さくしたので、直線上に配設された場合のキャパシタセルサイズと同一の大きさで形成することができる。
【００１７】
また、上記本発明の半導体装置は、距離ｔ２は、０より大きく、（下部電極の寸法）／２−（コンタクトプラグの半径）以下であることが好ましい。
【００１８】
この構成によれば、距離ｔ２は、０より大きく、（下部電極の寸法）／２−（前記コンタクトプラグの半径）以下であるので、コンタクトプラグの上面全体が下部電極の範囲内であり、コンタクトプラグと下部電極の接続面積の減少による高抵抗化することがない。
【発明の効果】
【００１９】
本発明によれば、コンタクトプラグを隣接する下部電極から離すことにより、コンタクトプラグ形成時のＣＭＰによって発生するスクラッチ起因の下部電極間のブリッジを防止し、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図１〜図３に基づいて説明する。図１は、第１の実施形態に係る半導体装置の要部平面図である。
【００２１】
図１（ａ）および後述の工程断面図の図３（ｃ）、（ｄ）に示すように、第１の実施形態における半導体装置は、半導体基板１０１上に形成された酸化シリコンからなる第１の絶縁膜１０２と、第１の絶縁膜１０２上に形成された窒化シリコンからなる第２の絶縁膜１０３と、第２の絶縁膜１０３上に形成された白金からなる第１の導電膜１０５と、第１及び第２の絶縁膜１０２，１０３中を貫通し、第１の導電膜１０５と半導体基板１０１とを電気的に接続するタングステンからなるコンタクトプラグ１０４と、第１の導電膜１０５上に形成された容量絶縁膜１０６と、容量絶縁膜１０６上に形成された白金からなる第２の導電膜１０７とを備えている。ここで、第１の導電膜１０５は下部電極であり、第２の導電膜１０７は上部電極であり、第１の導電膜１０５と、容量絶縁膜１０６と、第２の導電膜１０７とからキャパシタ１０８が構成される。
【００２２】
また、第２の導電膜１０７は、複数の第１の導電膜１０５からなる下部電極列を被覆するように形成されており、セルプレート線を構成する。ここで、加工やレイアウト上セルプレート方向の下部電極間距離と、セルプレートに直交する方向の下部電極間距離ではルールが違うため、セルプレート方向の方が間隔を狭くすることが可能であるため、そのセルプレート方向の下部電極間のブリッジを懸念している。
【００２３】
本実施形態では、第１の導電膜（以下、下部電極という）１０５は列状に複数配置し、隣り合う下部電極１０５の中心位置は、列方向（ｘ方向）と直交する方向（ｙ方向）に距離ｔ１ずれて配置され、下部電極１０５の中心位置と、下部電極１０５におけるコンタクトプラグ１０４の中心位置は、隣り合う下部電極１０５と離れるように列方向と直交する方向に距離ｔ２ずれて配置されている。
【００２４】
この場合、下部電極１０５は、図１（ａ）に示すように、ｘ方向に隣接する下部電極１０５ａと下部電極１０５ｂとは、ｙ方向に対して距離ｔ１ずれて配置されている。つまり、下部電極１０５ｂは、下部電極１０５ａに対して、ｙ方向に距離ｔ１だけずれている。
【００２５】
さらに、コンタクトプラグ１０４ａは、それを含む下部電極１０５ａの中心位置から下部電極１０５ｂとは逆のｙ方向に、距離ｔ２ａずらして配置されている。つまり、下部電極１０５ａの有するコンタクトプラグ１０４ａは、隣接する下部電極１０５ｂと離れるように−ｙ方向にずれている。
【００２６】
また、他方のコンタクトプラグ１０４ｂは、それを含む下部電極１０５ｂの中心位置から距離ｔ２ｂだけ、下部電極１０５ｂをずらした方向と同じｙ方向にずらして配置されている。つまり、下部電極１０５ｂの有するコンタクトプラグ１０４ｂは、隣接する下部電極１０５ａ及びコンタクトプラグ１０４ａから遠ざかるようにｙ方向にずれて配置している。
【００２７】
ここで、距離（ｔ１＋ｔ２ａ）又は距離（ｔ１＋ｔ２ｂ）が下部電極１０５のｙ軸方向の寸法の１／２より大きくしている。
【００２８】
このように、コンタクトプラグ１０４が下部電極１０５の中心から所定の方向にずれているキャパシタ１０８ａと、コンタクトプラグ１０４が下部電極１０５の中心から該所定方向と対称な方向にずれているキャパシタ１０８ｂとが、交互に配置されている。
【００２９】
つまり、セルプレート線方向に隣接する複数個の下部電極は、各下部電極の中心位置が一直線上にのらないように配置している。言い換えれば、セルプレート線方向に直交する方向に隣接する下部電極のコンタクトプラグ間を結ぶ直線は、セルプレート線にほぼ直交する。
【００３０】
図１（ｂ）に示すように、隣接する下部電極１０５をずらして配置しているため、下部電極１０５が対向する領域、つまり、隣接する下部電極１０５間の距離が最短となる距離ｔ３となる部分を少なくすることができるため、ＣＭＰ工程においてコンタクトプラグを起点に発生したスクラッチによる下部電極１０５間のブリッジの形成を低減することができる。
【００３１】
また、図１（ｂ）に示すように、下部電極１０５の領域内において、隣接するコンタクトプラグ１０４間の距離ｔ５を増大させるように配置することにより、コンタクトプラグ１０４と隣接する下部電極１０５までの距離ｔ４を増大させることができるため、下部電極１０５間のブリッジの形成を低減することができる。
【００３２】
この場合、下部電極の側面と、隣接するコンタクトプラグとの間の距離ｔ４が、該コンタクトプラグの下部電極の中心と、隣接する下部電極の側面との間の距離ｔ６よりも大きい。すなわち、距離ｔ４は、下部電極と、下部電極に隣接するコンタクトプラグの中心との最短距離であり、距離ｔ６は、下部電極と、下部電極に隣接するコンタクトプラグを含む下部電極の中心との最短距離である。
【００３３】
以上のように、下部電極の領域内でコンタクトプラグをずらして配置するため、キャパシタのセルサイズを増大させることなく、信頼性の高い容量素子を歩留まりよく得られる。
【００３４】
また、距離ｔ１は、０より大きく、下部電極の寸法以下が好ましい。このような下部電極範囲においては、隣接する複数の下部電極列を覆うように形成される上部電極間のセパレーション距離を大きくする必要がないため、セルサイズの増大なくレイアウト可能である。
【００３５】
また、距離ｔ２は、０より大きく、{（電極幅）／２−（コンタクトプラグの半径）}以下が好ましい。つまり、コンタクトプラグの上面全体が下部電極の範囲内であればよい。このように配置することで、コンタクトプラグと下部電極の接続面積の減少による高抵抗化することがない。
【００３６】
また下部電極の一部に酸素バリア性を持つ材料から構成することで、コンタクトプラグは高温酸素雰囲気に晒されても酸化することなく、歩留り良くコンタクトプラグを形成することができる。
【００３７】
続いて、上述した第１の実施形態における半導体装置の製造方法について、図面を参照しながら説明する。図２は、第１の実施形態の半導体装置の製造方法における要部工程平面図である。図３は、第１の実施形態の半導体装置の製造方法における要部工程断面図である。図３（ａ）から（ｃ）は、図２のｙ−ｙ‘方向の断面図であり、図３（ｄ）は、図２のｘ−ｘ方向の断面図である。但し、図１と同一構成要素は同符号を付して、詳細な説明を省略する。
【００３８】
まず、図２（ａ）及び図３（ａ）に示すように、半導体基板１０１上に酸化シリコンからなる第１の絶縁膜１０２、および窒化シリコンからなる第２の絶縁膜１０３を形成した後、第１の絶縁膜１０２と第２の絶縁膜１０３に同時にコンタクトプラグ１０４を形成するためのホールを一括プロセスにて形成する。そこへプラグコンタクト材料のタングステンを埋め込み、タングステンＣＭＰを行い、次にプラグのへこみ（ディッシング）を緩和するための窒化膜ＣＭＰを行う。以上のように、半導体基板１０１に到達するタングステンからなるコンタクトプラグ１０４を形成する。
【００３９】
次に、図２（ｂ）及び図３（ｂ）に示すように、第２の絶縁膜１０３上に、白金からなる第１の導電膜１０５を堆積し、リソグラフィ法及びドライエッチング法により、コンタクトプラグ１０４の上面と電気的に接続する下部電極１０５を形成する。これにより、図３（ｂ）に示すように、コンタクトプラグ１０４の中心に対して、距離ｔ２だけずれた位置に中心位置を持つ下部電極１０５が形成される。また、図２（ｂ）に示すように、下部電極１０５及びコンタクトプラグ１０４がジグザグ状に列になって配置される。
【００４０】
次に、図２（ｃ）及び図３（ｃ）、（ｄ）に示すように、第２の絶縁膜１０３及び下部電極１０５の上の全面に亘って、例えばタンタル酸ビスマスストロンチウムからなる容量絶縁膜１０６と、白金からなる第２の導電膜１０７を順次堆積する。続いて、リソグラフィ法及びドライエッチング法により、容量絶縁膜１０６と第２の導電膜１０７を一括パターニングすることにより、下部電極１０５と容量絶縁膜１０６と上部電極１０７とからなるキャパシタ１０８が形成される。
【００４１】
なお、上記実施形態において、下部電極及び上部電極を構成する材料は、白金に限定されたものではなく、例えばポリシリコン、Ｗ、ＴｉＮ、Ｔｉ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔ、ＰｔＯ２等を使用することができる。
【００４２】
なお、上記実施形態において、下部電極は多層膜から構成されており、一部に酸素バリア性を持つ導電膜を含むことが好ましい。このようにすれば、容量絶縁膜の結晶化アニール時に高温処理を行ってもコンタクトプラグ１０３が酸化されることが防止できる。
【００４３】
なお、上記実施形態において、第２の絶縁膜１０３はＳｉＮ、ＡｌＯ３、ＴｉＡｌＮ、ＴｉＡｌＯ等からなる水素バリア性を持つ絶縁膜で構成することが好ましい。
【００４４】
なお、上記実施形態において、キャパシタを覆い、かつ水素バリア性を持つ第２の絶縁膜１０３と接すように、ＳｉＮ、ＡｌＯ３、ＴｉＡｌＮ、ＴｉＡｌＯ等からなる上部水素バリア膜を備えていることが好ましい。
【００４５】
なお、上記実施形態において、キャパシタは平面型のキャパシタに限定されず、コンタクトプラグ１０４上に形成したコンケイブ形状の絶縁膜にキャパシタを形成した立体スタック型キャパシタにしてもよい。
【００４６】
なお、本発明の他の実施形態として、図４（ａ）のように、隣接する下部電極１０５を距離ｔ１ずつ交互にずらしてセルプレート方向にジグザグに配置すると共に、コンタクトプラグ１０４は１つおきに距離ｔ２ずつずらしてセルプレート方向にジグザグに配置した構成でもよい。これらの下部電極の１個おきのコンタクトプラグ１０４を下部電極をずらした方向と同じ方向にずらして配置することにより、ブリッジ防止効果がある。
【００４７】
また図４（ｂ）のように、隣接セルプレートにおいてずらしているプラグコンタクトを、ｙ軸方向で逆方向にずらすような場合においても効果がある。
【００４８】
なお、上記実施形態においては、プラグコンタクトはｙ方向にしか動かしていないが、図４（ｃ）のようにｘ方向にずらすことによっても同様な効果がある。
【００４９】
以上説明したように、本発明によれば、下部電極の領域内において、隣接する下部電極の有するコンタクトプラグ間距離をより大きくすることにより、隣接下部電極間ショートを低減、防止することができる。
【産業上の利用可能性】
【００５０】
本発明に係る半導体装置は、高誘電体材料や強誘電体材料からなるキャパシタを備えた半導体装置の高集積化に有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態における半導体装置の要部平面図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す工程平面図である。
【図３】本発明の第１の実施形態における半導体装置の製造方法を示す工程断面図である。
【図４】本発明の他の実施形態における半導体装置の要部平面図である。
【図５】従来の半導体装置における要部平面図である。
【符号の説明】
【００５２】
１０１  半導体基板
１０２  第１の絶縁膜
１０３  第２の絶縁膜
１０４  コンタクトプラグ
１０５  第１の導電膜（下部電極）
１０６  容量絶縁膜
１０７  第２の導電膜（上部電極）
１０８  キャパシタ
【図１】
2007005337.tif 000003
【図２】
2007005337.tif 000004
【図３】
2007005337.tif 000005
【図４】
2007005337.tif 000006
【図５】
2007005337.tif 000007