(57)【要約】【課題】ハードマスクとして用いられる窒化膜とその下部にＩＬＤ膜として用いられる酸化膜との間の応力差により発生するリフティング現象を防止して、半導体素子の特性を改善させ得る半導体素子のコンタクト孔の形成方法を提供すること。【解決手段】下地層（１０〜１６）が形成された基板を提供するステップと、下地層（１０〜１６）を覆う絶縁膜（１７）を形成するステップと、絶縁膜（１７）上にＳＲＯＮ膜でハードマスク（１８）を形成するステップと、ハードマスク（１８）上にフォトレジストパターンを形成するステップと、フォトレジストパターンを利用した第１エッチング工程により、ハードマスク（１８）をエッチングするステップと、フォトレジストパターンを利用した第２エッチングにより、絶縁膜（１７）をエッチングし、下地層の一部を露出させるコンタクト孔（１９）を形成するステップとを含む。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
下地層が形成された基板を提供するステップと、
前記下地層を覆う絶縁膜を形成するステップと、
前記絶縁膜上にＳＲＯＮ膜でハードマスクを形成するステップと、
前記ハードマスク上にフォトレジストパターンを形成するステップと、
前記フォトレジストパターンを利用した第１エッチングにより、前記ハードマスクをエッチングするステップと、
前記フォトレジストパターンを利用した第２エッチングにより、前記絶縁膜をエッチングし、前記下地層の一部を露出させるコンタクト孔を形成するステップと、を含むことを特徴とする半導体素子のコンタクト孔の形成方法。
【請求項２】
前記ＳＲＯＮ膜は、シリコンの成分比が２０〜５０％であることを特徴とする請求項１に記載の半導体素子のコンタクト孔の形成方法。
【請求項３】
前記第１及び前記第２エッチングは、インシチューで同一チャンバーを利用して実施されることを特徴とする請求項１又は請求項２に記載の半導体素子のコンタクト孔の形成方法。
【請求項４】
前記第１エッチングは、ＣＦ４、ＣＨＦ３、Ｏ２及びＡｒの混合ガスの雰囲気下で、２．６６６〜９．３３３Ｐａ（２０〜７０ｍＴｏｒｒ）の範囲内の圧力と５０〜５００Ｗの範囲内のパワーとを用いて実施されることを特徴とする請求項１または請求項３に記載の半導体素子のコンタクト孔の形成方法。
【請求項５】
前記第２エッチングは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、Ｃｏ及びＮ２の混合ガスの雰囲気下で、２．０００〜６．６６６Ｐａ（１５〜５０ｍＴｏｒｒ）の範囲内の圧力と１０００〜２０００Ｗの範囲内のパワーとを用いて実施されることを特徴とする請求項１または請求項３に記載の半導体素子のコンタクト孔の形成方法。
【請求項６】
前記コンタクト孔を形成した後、前記フォトレジストパターンを除去するステップをさらに含むことを特徴とする請求項１〜請求項５のいずれか１項に記載の半導体素子のコンタクト孔の形成方法。
【請求項７】
前記フォトレジストパターンを除去する前記ステップは、前記第１及び前記第２エッチングとインシチューでＣＦ４、Ｏ２及びＡｒの混合ガスの雰囲気下で、１．３３３〜６．６６６Ｐａ（１０〜５０ｍＴｏｒｒ）の範囲内の圧力と５０〜５００Ｗの範囲内のパワーとを用いて実施されることを特徴とする請求項６に記載の半導体素子のコンタクト孔の形成方法。
【請求項８】
前記フォトレジストパターンを除去した後、前記コンタクト孔の内側壁にスペーサを形成するステップをさらに含むことを特徴とする請求項６または請求項７に記載の半導体素子のコンタクト孔の形成方法。
【請求項９】
前記スペーサを形成するステップは、
前記コンタクト孔を含む構造全体の上に窒化膜を形成するステップと、
前記窒化膜をエッチングして、前記コンタクト孔の内側壁に前記窒化膜を残留させるステップと、を含むことを特徴とする請求項８に記載の半導体素子のコンタクト孔の形成方法。
【請求項１０】
前記窒化膜は、ＣＦ４、ＣＨＦ３、Ｏ２及びＡｒの混合ガスの雰囲気下で、４．０００〜７．９９９Ｐａ（３０〜６０ｍＴｏｒｒ）の範囲内の圧力と１０００〜１８００Ｗの範囲内のパワーとを用いてエッチングされることを特徴とする請求項９に記載の半導体素子のコンタクト孔の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のコンタクト孔の形成方法に関し、特に、ハードマスクスキームを利用した１００ｎｍ級以下の線幅を有するＤＲＡＭ素子のコンタクト孔の形成方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化にともなうデザインルールの減少により、半導体素子の製造の際、高精細の工程制御が要求されている。特に、ＤＲＡＭの場合、１００ｎｍ級以下では、金属配線とビットラインとの間、基板上の導電層とビットラインとの間、または基板の活性領域とキャパシタ電極との間を接続する金属コンタクトの形成工程に対する要求が高くなりつつある。
【０００３】
しかし、半導体素子の高集積化にともなう段差の増大により、半導体素子の金属コンタクト用ディープ（deep）コンタクト孔を形成するエッチングの際、多くの困難さが生じている。一般に、ディープコンタクト孔のエッチングの際、フォトレジストをエッチングマスクとして用いる。ところが、最近では、ＤＲＡＭ素子の高集積化に伴い、フォトレジストの厚さの減少が不回避なものとなり、この結果、ディープコンタクト孔のエッチングの際、フォトレジストを単独でエッチングマスクとして用いると、エッチングされる下部層の上部が損傷される現象が発生する。このような現象は、ディープコンタクト孔のエッチングの際、フォトレジストの厚さマージンの不足によりフォトレジストの一部が損傷されるために発生する。
【０００４】
これに対し、最近では、ハードマスクスキームが提案されて、ディープコンタクト孔のエッチングに採用されている。ハードマスクスキームとは、エッチングマスクとしてフォトレジストの代りにハードマスクを用いる方法であって、代表的なハードマスクは、窒化膜またはポリシリコン膜を用いて形成される。
【０００５】
しかし、ハードマスクに窒化膜またはポリシリコン膜を用いる場合、次のような問題点が発生する。
【０００６】
まず、窒化膜をハードマスクとして用い、ディープコンタクト孔のエッチングを実施する場合には、後続の焼鈍工程及び高温蒸着工程で窒化膜と酸化膜との間の圧縮応力差によりストレスが発生し、この結果、窒化膜が浮き上がるリフティング（lifting）現象が発生し、半導体素子の特性を低下させてしまうという問題がある。
【０００７】
また、ポリシリコン膜をハードマスクとして用い、ディープコンタクト孔のエッチングを実施する場合には、窒化膜の場合に比べてリフティング現象がほとんど発生しない利点はあるが、ディープコンタクト孔のエッチングの際、充分なエッチングマージンを確保するために、ポリシリコン膜を少なくとも３０００Å以上の厚さに蒸着しなければならない。結果として、ポリシリコン膜の蒸着時間が増えて、工程時間が増大し、工程進捗を遅延させてしまう。さらに、ポリシリコン膜の厚さが増大するほど、それだけハードマスクのエッチングが難しくなり、ハードマスクのエッチング後にワーストプロフィール（worst  profile）を得るようになる。結局、ワーストプロフィールを有するハードマスクを利用してエッチング処理を行うため、ディープコンタクト孔の底部の面積が減少するようになるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、ハードマスクとして用いられる窒化膜と、その下部にＩＬＤ（Inter Layer Dielectric、以下ＩＬＤと記す）膜として用いられる酸化膜との間の応力差により発生するリフティング現象、及びエッチングの際に選択比の低下による上部損傷（top attack）現象の発生を防止することにより、半導体素子の特性を改善させることができる半導体素子のコンタクト孔の形成方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明に係る半導体素子のコンタクト孔の形成方法は、下地層が形成された基板を提供するステップと、前記下地層を覆う絶縁膜を形成するステップと、前記絶縁膜上にＳＲＯＮ膜でハードマスクを形成するステップと、前記ハードマスク上にフォトレジストパターンを形成するステップと、前記フォトレジストパターンを利用した第１エッチングにより、前記ハードマスクをエッチングするステップと、前記フォトレジストパターンを利用した第２エッチングにより、前記絶縁膜をエッチングし、前記下地層の一部を露出させるコンタクト孔を形成するステップとを含むことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ストレージノードコンタクト孔を形成するためのハードマスクにＳＲＯＮ膜を用いることによって、ハードマスクとその下部に形成されたＩＬＤ膜との間のリフティング現象を防止し、半導体素子の特性を改善させることができ、さらに、素子形成の工程を安定化して半導体素子の歩留まりを向上させることができる。
【００１１】
また、本発明によれば、ＳＲＯＮ膜をハードマスクとして形成することによって、ポリシリコン膜をハードマスクとして形成する場合に比べて、工数を減少させ、また減少した工数に応じて製品原価を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の最も好ましい実施の形態を、添付した図面を参照しながら説明する。
【００１３】
図面において、膜や層及び領域の厚さは、明確性を期するために誇張したものであり、層が他の層または基板上にあるとされる場合に、層は他の層または基板上に直接形成される以外に、それらとの間に第３の層が介在して形成されることも可能である。また、明細書の全体にわたって同じ参照符号で表示された部分は、同じ構成要素を示している。
【００１４】
図１Ａ〜図１Ｃは、本発明の好ましい実施の形態に係る半導体素子のコンタクト孔の形成方法を、ＤＲＡＭ素子を一例として説明する断面図である。
【００１５】
まず、図１Ａに示されているように、半導体基板１０上にＩＬＤ膜１１を蒸着する。この時、ＩＬＤ膜１１は、ＨＤＰ（High Density Plasma）酸化膜、ＢＰＳＧ（Boron Phosphorus Silicate Glass）膜、ＰＳＧ（Phosphorus Silicate Glass）膜、ＰＥＴＥＯＳ（Plasma Enhanced Tetra Ethyl Ortho Silicate）膜、ＵＳＧ（Un-doped Silicate Glass）膜、ＦＳＧ（Fluorinated Silicate Glass）膜、ＣＤＯ（Carbon Doped Oxide）膜及びＯＳＧ（Organo-Silicate Glass）膜のうち、いずれか１種類の膜か、又はこれらの膜が積層された構造でありうる。
【００１６】
次に、ＣＭＰ（Chemical Mechanical Polishing）処理を行って、ＩＬＤ膜１１を平坦化する。
【００１７】
次に、エッチング、蒸着及び平坦化処理を行って、ＩＬＤ膜１１の内部に半導体基板１０のアクティブ領域と接続されるランディングプラグ（landing plug）１２を下部導電層として形成する。この時、ランディングプラグ１２は、ポリシリコン膜で形成される。
【００１８】
次に、図１Ｂに示されているように、下部より上部が広く突出するランディングプラグ１２を含む全体構造の上にＩＬＤ膜１３を蒸着によって形成する。この時、ＩＬＤ膜１３は、ＨＤＰ酸化膜、ＢＰＳＧ膜、ＰＳＧ膜、ＰＥＴＥＯＳ膜、ＵＳＧ膜、ＦＳＧ膜、ＣＤＯ膜及びＯＳＧ膜のような酸化膜系の膜である。
【００１９】
次に、ＣＭＰ処理を利用した平坦化工程を実施して、ＩＬＤ膜１３を平坦化する。
【００２０】
次に、ＩＬＤ膜１３上にビットライン１４とハードマスク１５とを形成する。ここで、ビットライン１４は、ポリシリコン膜とタングステンシリサイド膜とで形成される。この時、タングステンシリサイド膜を、２００〜１０００Åの厚さに蒸着によって形成する。また、ビットラインバリアメタル（bitline barrier metal）層を蒸着によって形成する場合、バリアメタル層は、１００〜１０００Åの厚さに形成される。また、ハードマスク１５は、窒化膜、窒化酸化膜、タングステン窒化膜、ポリシリコン膜、酸化膜及びアモルファスカーボン膜のうち、いずれか１種類の膜を利用した単一膜またはこれらの膜が積層された積層構造で形成される。この時、ハードマスク１５は、２０００〜４０００Åの厚さに蒸着によって形成される。
【００２１】
一方、ハードマスク１５は、ＣＦ４、ＣＨＦ３、Ｏ２及びＡｒを組み合わせた混合ガスの雰囲気下で、２．６６６〜９．３３３Ｐａ（２０〜７０ｍＴｏｒｒ）の範囲内の圧力と３００〜１０００Ｗの範囲内のパワーとを用いてエッチングされる。また、タングステンシリサイド膜は、ＳＦ６、ＢＣＬ３、Ｎ２及びＣｌ２を組み合わせた混合ガスの雰囲気下で、２．６６６〜９．３３３Ｐａ（２０〜７０ｍＴｏｒｒ）の範囲内の圧力と３００〜１０００Ｗの範囲内のパワーとを用いてエッチングされる。
【００２２】
次に、ビットライン１４とハードマスク１５との両側壁にスペーサ１６を形成する。ここで、スペーサ１６は、窒化膜または酸化膜系の材料で形成されることもできる。この時、スペーサ１６は、５０〜１５０Åの厚さに蒸着によって形成される。
【００２３】
次に、スペーサ１６を含む結果物全体を覆うように、全体構造の上にＩＬＤ膜１７を蒸着によって形成する。この時、ＩＬＤ膜１７は、ＩＬＤ膜１３と同じ材料を利用して単層または積層の構造でありうる。一方、ＩＬＤ膜１７をＨＤＰ酸化膜に蒸着によって形成する場合、５０００〜１００００Åの厚さに形成する。
【００２４】
次に、図１Ｃに示されているように、ＩＬＤ膜１７の上にハードマスク１８を５００〜２０００Åの厚さに蒸着によって形成する。この時、ハードマスク１８は、ＩＬＤ膜１７との接着力に優れているＳｉＯＮ膜で形成されることが好ましく、なお、この場合、ＳｉＯＮ膜のエッチングの際に選択比の低下による上部損傷（top attack）現象の発生を防止するために、ＳｉＯＮ膜の組成を、シリコンを多く含有するＳＲＯＮ（Si rich SiON）膜に変化させることによって、エッチング選択比の向上及び膜間のリフティング現象を防止することができる。ＳＲＯＮ膜において、シリコンの成分比は２０〜５０％である。
【００２５】
次に、ハードマスク１８上にフォトレジストを塗布した後、フォトマスクを利用した露光及び現像工程を実施して、フォトレジストパターン（図示せず）を形成する。次に、フォトレジストパターンをエッチングマスクとしてエッチング処理を実施して、ハードマスク１８をエッチングする。この時、エッチング処理は、ＣＦ４、ＣＨＦ３、Ｏ２及びＡｒの混合ガスの雰囲気下で、２．６６６〜９．３３３Ｐａ（２０〜７０ｍＴｏｒｒ）の範囲内の圧力と５０〜５００Ｗの範囲内のパワーとを用いて実施する。
【００２６】
次に、同じチャンバーを利用してインシチュー（in situ）のエッチング処理を行い、ランディングプラグ１２を露出させるストレージノードコンタクト孔１９を形成する。この時、エッチング処理は、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、Ｃｏ及びＮ２の混合ガスの雰囲気下で、２．０００〜６．６６６Ｐａ（１５〜５０ｍＴｏｒｒ）の範囲内の圧力と１０００〜２０００Ｗの範囲内のパワーとを用いて行われる。
【００２７】
次に、ストレージノードコンタクト孔１９を形成するエッチング処理と同じチャンバーを利用して、インシチューのＰＥＴ（post etch treatment）工程を実施し、フォトレジストパターンを除去する。この時、ＰＥＴは、ＣＦ４、Ｏ２及びＡｒの混合ガスの雰囲気下で、１．３３３〜６．６６６Ｐａ（１０〜５０ｍＴｏｒｒ）の範囲内の圧力と５０〜５００Ｗの範囲内のパワーとを用いて実施される。
【００２８】
次に、洗浄を実施して、ＩＬＤ膜１７のエッチングの際に発生したポリマーを除去する。この時、洗浄は、ＢＯＥ（Buffered Oxide Etchant、Ｈ２ＳＯ４：Ｈ２Ｏ２＝３００:１）を利用して行われる。
【００２９】
次に、ストレージノードコンタクト孔１９を含む構造全体の上に窒化膜（図示せず）を蒸着した後、エッチング工程を実施して、ストレージノードコンタクト孔１９の内側壁にスペーサ（図示せず）を形成する。この時、スペーサは、１００〜１５０Åの厚さに形成される。そして、エッチングは、ＣＦ４、ＣＨＦ３、Ｏ２及びＡｒの混合ガスの雰囲気下で、４．０００〜７．９９９Ｐａ（３０〜６０ｍＴｏｒｒ）の範囲内の圧力と１０００〜１８００Ｗの範囲内のパワーとを用いて行われる。ここで、スペーサは、ストレージノードコンタクト孔１９を形成するエッチングの際、エッチング重なりマージンの減少またはマスクミスアライメントにより、ビットライン１４がストレージノードコンタクト孔１９を介して露出されて、後に形成されるストレージノードコンタクトプラグと電気的に接続されることを防止する。
【００３０】
次に、ストレージノードコンタクト孔１９を埋め込むようにストレージノードコンタクトプラグ（図示せず）を形成する。この時、ストレージノードコンタクトプラグは、ポリシリコン膜で１５００〜３０００Åの厚さに蒸着によって形成される。
【００３１】
以下では、ハードマスクをＳｉＯＮ膜で形成した場合とＳＲＯＮ膜で形成した場合とにおけるエッチング特性を、図２Ａと図２Ｂとを参照しながら比較する。ここで、図２Ａに示されたＳＥＭ写真は、ＳｉＯＮ膜をハードマスクとして用いた場合における、フォトレジストパターン（以下、ＰＲと記す）ストリップ（ Strip）の前後の中央部及びエッジを示しており、図２Ｂは、ＳＲＯＮ膜をハードマスクとして用いた場合の、ＰＲストリップの前後の中央部及びエッジを示した。
【００３２】
図２Ａの「Ａ１」で示したように、ＰＲストリップの前にＰＲマージンの不足によりハードマスクの損傷が発生したことが分かり、また、「Ｂ１」で示したように、ＩＬＤ膜エッチング（ストレージノードコンタクト孔の形成）後、ハードマスクマージンの不足によりＩＬＤ膜の損傷が発生したことが分かる。これに対し、図２Ｂでは、「Ａ２」で示したように、ＰＲストリップの前にＰＲマージンの不足によるハードマスクの損傷が発生していないことが分かり、また、図２Ｂに示された「Ｂ２」のように、ＩＬＤ膜のエッチング後、ハードマスクマージンの不足によるＩＬＤ膜の損傷も発生していないことが分かる。
【００３３】
一方、下記の表１は、ポリシリコン膜でハードマスクを形成した場合とＳＲＯＮ膜でハードマスクを形成した場合とにおける製造工程の比較を示したものであり、ＳＲＯＮ膜でハードマスクを形成した場合は、ポリシリコン膜を使用する場合に比べて、工数が５工程以上減少することが分かる。
【００３４】
【表１】
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以上では、本発明を実施の形態によって説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、特許請求の範囲により定められる本発明の技術的思想及び分野から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に含まれることは、当技術分野で通常の知識を有する者であれば容易に分かるであろう。
【図面の簡単な説明】
【００３５】
【図１Ａ】本発明の実施の形態に係る半導体素子のコンタクト孔の形成方法を説明する断面図である。
【図１Ｂ】本発明の実施の形態に係る半導体素子のコンタクト孔の形成方法を説明する断面図である。
【図１Ｃ】本発明の実施の形態に係る半導体素子のコンタクト孔の形成方法を説明する断面図である。
【図２Ａ】ＳｉＯＮ膜及びＳＲＯＮ膜間のエッチング特性を比較するためのＳＥＭ写真である。
【図２Ｂ】ＳｉＯＮ膜及びＳＲＯＮ膜間のエッチング特性を比較するためのＳＥＭ写真である。
【符号の説明】
【００３６】
１０      基板
１１、１３、１７      ＩＬＤ膜
１２      ランディングプラグ
１４      ビットライン
１５      ハードマスク
１６      スペーサ
１８      ハードマスク（ＳＲＯＮ膜）
１９      ストレージノードコンタクト孔
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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