(57)【要約】【課題】  中途半端に切断されているヒューズ素子を見出す。【解決手段】  制御信号ＣＮＴをハイレベルとしてＮＭＯＳトランジスタＱ０をオンとする。抵抗Ｒ０の抵抗値は、あらかじめ半導体集積回路装置の製作時において所定の値であることが分かっているため、測定端子Ｐ０を流れる電流Ｉ０を外部のテスタなどによって測定することで、ヒューズ素子Ｆ０の抵抗値を求めることができる。そして、例えばヒューズ素子Ｆ０は、ヒューズ素子Ｆ０の抵抗値ｒが或る値ｒ１以上であれば、切断されているものと判断し、抵抗値ｒが或る値ｒ２以下であれば切断されていないものと判断し、ｒ２＜ｒ＜ｒ１であれば不完全に切断されているものとみなす。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ヒューズ素子と第１のスイッチ素子との縦続接続回路と、
通電素子と、
前記縦続接続回路の一端と前記通電素子の一端とが入力端に接続され、前記ヒューズ素子の断続を判定する判定回路と、
を含むトリンミング検出回路を１または２以上備え、
共通に接続されるそれぞれの前記通電素子の他端と第１の電源との間、または、共通に接続されるそれぞれの前記縦続接続回路の他端と第２の電源との間に介在する測定端子を備えることを特徴とする半導体集積回路装置。
【請求項２】
それぞれの前記トリンミング検出回路においてそれぞれ制御端子をさらに備え、
前記制御端子に与えるモード信号に応じ、通常動作モードでは全てのトリンミング検出回路の前記第１のスイッチ素子を短絡し、テストモードではテスト対象となるヒューズ素子に接続される前記第１のスイッチ素子のみを短絡するように制御することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１のスイッチ素子は、ＭＯＳトランジスタで構成され、該ＭＯＳトランジスタのゲートを前記制御端子に接続することを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記通電素子は、第１の抵抗素子であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項５】
第２の抵抗素子と第２のスイッチ素子とを縦続接続した回路を、前記縦続接続回路の一端と他端との間に並列に付加することを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
ヒューズ素子と第１のスイッチ素子との縦続接続回路と、
通電素子と、
前記縦続接続回路の一端と前記通電素子の一端とが入力端に接続され、前記ヒューズ素子の断続を判定する判定回路と、
を含むトリンミング検出回路を１または２以上備え、
共通に接続されるそれぞれの前記通電素子の他端と第１の電源との間、または、共通に接続されるそれぞれの前記縦続接続回路の他端と第２の電源との間に介在する測定端子を備える半導体集積回路装置のテスト方法であって、
テスト対象となるヒューズ素子を含むトリンミング検出回路中の前記第１のスイッチ素子のみを短絡して前記測定端子における電流を測定することを特徴とする半導体集積回路装置のテスト方法。
【請求項７】
前記電流を測定することで前記テスト対象となるヒューズ素子の抵抗値を求めることを特徴とする請求項６記載の半導体集積回路装置のテスト方法。
【請求項８】
前記テスト対象となるヒューズ素子の切断前後のそれぞれの前記電流を測定することで該ヒューズ素子の抵抗値を求めることを特徴とする請求項７記載の半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびそのテスト方法に係り、特にヒューズ等のトリミング素子を含む半導体集積回路装置およびそのテスト方法に係る。
【背景技術】
【０００２】
電気的に切断可能なトリミング素子により、ビット論理の出力をハイ（Ｈ）レベル又はロー（Ｌ）レベルに固定するようにされたトリミング検出回路は、電子回路の機能や動作パラメータの設定、基準電圧発生回路の出力電圧の微調整等の目的で、広く半導体装置（ＩＣチップ）に組み込まれている。半導体装置に搭載されるトリミング素子としては、レーザで配線を焼き切るレーザヒューズ、ツェナーダイオードを焼き切るツェナーザップ、トリミング素子に電流を流した際に生じるジュール熱によって電気的に切断する、いわゆるＥヒューズ等が知られている。
【０００３】
このようなトリミング検出回路のヒューズ切断においては、切断不良が発生する可能性があることが知られている。例えばレーザによる切断の場合に、溶解した残存が素子近傍に一部付着し、完全に切断されずに中途半端な抵抗値を持って接続される状態となることがある。このため、切断すべきヒューズが中途半端に切断された場合や切断してはならないヒューズが誤って切断されて中途半端な切断となった場合、そのヒューズを確実に不良品として除去することができるような半導体装置が特許文献１において開示されている。
【０００４】
図８は、特許文献１に記載の半導体装置の回路図である。図８において、半導体装置は、電源電位ＶＤＤと接地間に直列接続されたヒューズ１０１及び抵抗１０２と、入力端子がヒューズ１０１と抵抗１０２の接続点に接続され、ヒューズ１０１の切断の有無を判定する判定回路１０３と、テスト用抵抗１０８と、テスト時にヒューズ１０１と並列にテスト用抵抗１０８を接続し、通常時にテスト用抵抗１０８を接続しないトランジスタ１０７とを備える。このように構成される半導体装置は、通常使用時にトランジスタ１０７をオフとしてヒューズ１０１にテスト用抵抗１０８を接続せず、出荷テスト時にトランジスタ１０７をオンとしてヒューズ１０１に並列にテスト用抵抗１０８を接続する。このようにトランジスタ１０７を動作させることで、切断されるべきであるのに中途半端に切断されながら良品として出荷されたが、顧客の通常使用時に不良品と判定されるような不良なヒューズを出荷テスト時に排除することができる。
【０００５】
【特許文献１】特開平１０−６２４７７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に記載の半導体装置では、判定回路１０３の入力端の電圧が閾値より大きいか小さいかによって、中途半端な切断か完全な切断かを判定している。しかし、中途半端に切断されている（半切れ状態の）ヒューズは、使用環境（電源電圧、温度等）や経時変化によって、その抵抗値が変動したり、あるいは再癒着したりして、回路誤動作の原因となる可能性がある。このため、より広い抵抗値の範囲に存在する「半切れ状態」を検出する必要があるが、従来のような単に閾値に基づくロジック的なＧＯ／ＮＯＧＯ判定（０，１判定）による検出方法では、広い抵抗値の範囲に存在する「半切れ状態」の検出が困難であった。
【課題を解決するための手段】
【０００７】
本発明の一つのアスペクトに係る半導体集積回路装置は、ヒューズ素子と第１のスイッチ素子との縦続接続回路と、通電素子と、縦続接続回路の一端と通電素子の一端とが入力端に接続され、ヒューズ素子の断続を判定する判定回路と、を含むトリンミング検出回路を１または２以上備える。また、共通に接続されるそれぞれの通電素子の他端と第１の電源との間、または、共通に接続されるそれぞれの縦続接続回路の他端と第２の電源との間に介在する測定端子を備える。
【０００８】
本発明の一つのアスペクトに係る半導体集積回路装置のテスト方法は、ヒューズ素子と第１のスイッチ素子との縦続接続回路と、通電素子と、縦続接続回路の一端と通電素子の一端とが入力端に接続され、ヒューズ素子の断続を判定する判定回路と、を含むトリンミング検出回路を１または２以上備え、共通に接続されるそれぞれの通電素子の他端と第１の電源との間、または、共通に接続されるそれぞれの縦続接続回路の他端と第２の電源との間に介在する測定端子を備える半導体集積回路装置のテスト方法である。この方法は、テスト対象となるヒューズ素子を含むトリンミング検出回路中の第１のスイッチ素子のみを短絡して測定端子における電流を測定する。
【発明の効果】
【０００９】
本発明によれば、ヒューズ素子の抵抗値を計ることで、より広い抵抗値の範囲をもった中途半端に切断されているヒューズ素子を見出すことができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の実施形態に係る半導体集積回路装置のトリミング検出回路部分の回路図である。図１において、トリミング検出回路は、ヒューズ素子Ｆ０と、ＮＭＯＳトランジスタＱ０と、インバータ回路ＩＮＶと、抵抗Ｒ０と、測定端子Ｐ０とを備える。ＮＭＯＳトランジスタＱ０のソースは接地され、ゲートは制御信号ＣＮＴが供給され、ドレインはヒューズ素子Ｆ０の一端に接続される。ヒューズ素子Ｆ０の他端と抵抗Ｒ０の一端とは、インバータ回路ＩＮＶの入力端に接続される。抵抗Ｒ０の他端は、測定端子Ｐ０を介して電源ＶＤＤに接続される。なお、抵抗Ｒ０は、ヒューズ素子Ｆ０に電流を供給する半導体素子等で構成されてもよい。
【００１１】
以上のような構成のトリミング検出回路は、トリミング検出回路を備える半導体集積回路装置の通常動作時において制御信号ＣＮＴをハイレベルとしてＮＭＯＳトランジスタＱ０をオンとする。この状態でヒューズ素子Ｆ０が切断されていれば、インバータ回路ＩＮＶの入力端が電源ＶＤＤの電位となってインバータ回路ＩＮＶの出力信号ＶＯＵＴはローレベルとなる。また、ヒューズ素子Ｆ０が切断されていなければ、インバータ回路ＩＮＶの入力端が接地の電位となってインバータ回路ＩＮＶの出力信号ＶＯＵＴはハイレベルとなる。すなわち、ヒューズ素子Ｆ０の切断状態が出力信号ＶＯＵＴの信号レベルとして現れることとなる。
【００１２】
一方、半導体集積回路装置のテスト時、すなわちヒューズ素子Ｆ０の切断状況をテストする場合にも、制御信号ＣＮＴをハイレベルとしてＮＭＯＳトランジスタＱ０をオンとする。抵抗Ｒ０の抵抗値は、あらかじめ半導体集積回路装置の製作時において所定の値であることが分かっているため、測定端子Ｐ０を流れる電流Ｉ０を外部のテスタなどによって測定することで、ヒューズ素子Ｆ０の抵抗値を求めることができる。そして、例えばヒューズ素子Ｆ０は、ヒューズ素子Ｆ０の抵抗値ｒが或る値ｒ１以上であれば、切断されているものと判断し、抵抗値ｒが或る値ｒ２以下であれば切断されていないものと判断し、ｒ２＜ｒ＜ｒ１であれば不完全に切断されているもの（半切れ状態）とみなす。このようにヒューズ素子の抵抗値自体を求めることで、不完全に切断されているヒューズ素子を正確に把握することができる。なお、測定端子Ｐ０は、ヒューズ素子に流れる電流を測定できればよいので、測定端子Ｐ０を電源ＶＤＤ側に替えて接地側に設けるようにしてもよい。
【００１３】
以上のように半導体集積回路装置をテストすることで、ヒューズ素子が高い抵抗となって切断されていると判断され、時間を経て抵抗値が低下して出力信号ＶＯＵＴが所定の設定と異なるように変化してしまうことを初期の段階で検出することが可能である。以下、実施例に即して詳細に説明する。
【実施例１】
【００１４】
図２は、本発明の第１の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。図２において、トリミング検出回路は、図１に示したトリミング検出回路をｎ個（ｎは自然数）備えている。ヒューズ素子Ｆ１〜Ｆｎは、ヒューズ素子Ｆ０と、ＮＭＯＳトランジスタＱ１〜Ｑｎは、ＮＭＯＳトランジスタＱ０と、インバータ回路ＩＮＶ１〜ＩＮＶｎは、インバータ回路ＩＮＶと、抵抗Ｒ１〜Ｒｎは、抵抗Ｒ０とそれぞれ同等である。
【００１５】
また、抵抗Ｒ１〜Ｒｎの他端は、全てのトリンミング検出回路で共通とされ、測定端子Ｐ０を介して電源ＶＤＤに接続される。測定端子Ｐ０は、チップ外部に接続されるパッドあるいはチップ内部に配設されるパッド等、テスタが接続されヒューズ素子Ｆ１〜Ｆｎに流れる電流を検出することができるものであることが好ましい。また、測定端子Ｐ０は、ヒューズ素子の抵抗測定においてテスタに接続され、測定終了後の出荷前には、通常動作時のためにボンディングなど配線を行うことで電源ＶＤＤに接続されることが好ましい。
【００１６】
以上のような構成のトリミング検出回路は、トリミング検出回路を備える半導体集積回路装置の通常動作時には、制御信号ＣＮＴ１〜ＣＮＴｎを全てハイレベルとしてＮＭＯＳトランジスタＱ１〜Ｑｎをオンとする。この状態でヒューズ素子Ｆｉ（ｉ＝１〜ｎ）が切断されていれば、インバータ回路ＩＮＶｉの入力端が電源ＶＤＤの電位となってインバータ回路ＩＮＶｉの出力信号ＶＯＵＴｉはローレベルとなる。また、ヒューズ素子Ｆｉが切断されていなければ、インバータ回路ＩＮＶｉの入力端が接地の電位となってインバータ回路ＩＮＶｉの出力信号ＶＯＵＴｉはハイレベルとなる。すなわち、ヒューズ素子Ｆｉの切断情報が出力信号ＶＯＵＴｉとして現れることとなる。
【００１７】
次に、ヒューズ切断時のテストの方法について説明する。図３は、本発明の第１の実施例に係るヒューズの測定方法のフローチャートである。ヒューズの測定方法に際し、例えば図２のヒューズ素子Ｆ１、Ｆ２、・・Ｆｎの順に測定するものとする。
【００１８】
ステップＳ１１において、ヒューズ素子Ｆｉを切断する。
【００１９】
ステップＳ１２において、切断後のヒューズ素子Ｆｉの抵抗値を測定する。このため、制御信号ＣＮＴｉをハイレベルとしてＮＭＯＳトランジスタＱｉをオンとする。なお、制御信号ＣＮＴｉ以外の制御信号ＣＮＴｊ（ｊ≠ｉ）はローレベルとしてＮＭＯＳトランジスタＱｊ（ｊ≠ｉ）を全てオフとする。測定端子Ｐ０に流れる電流Ｉ０を外部のテスタなどによって測定することで、ヒューズ素子Ｆｉの抵抗値を求める。なお、抵抗値の測定の詳細については後述する。
【００２０】
ステップＳ１３において、ヒューズ素子Ｆｉは、ヒューズ素子Ｆｉの抵抗値ｒが或る値ｒ１以上であれば切断されているものと判断し、抵抗値ｒが或る値ｒ２以下であれば切断されていないものと判断し、ｒ２＜ｒ＜ｒ１であれば不完全に切断されているものとみなす。
【００２１】
ステップＳ１４において、切断対象となる全てのヒューズ素子について抵抗値の測定が終了したかを判断し、終了していなければステップＳ１１に戻り、次の切断対象となるヒューズ素子の切断を行う。
【００２２】
なお、以上の方法では、ヒューズ素子の切断と、ヒューズ素子の抵抗値の測定とを一つ一つ繰り返す例を示したが、予め必要な全てのヒューズ素子を切断しておき、順次、ヒューズ素子の抵抗値の測定を行うようにしてもよい。
【００２３】
次に、抵抗値の測定について説明する。図４は、ヒューズ素子測定に係わる抵抗の接続を模式的に示す図である。図４において、電源ＶＤＤの印加電圧をＶＦ、テスタ中の電流計Ａで測定される電流をＩＭとする。測定経路の抵抗値をＲ、ヒューズ素子の抵抗値をＲｆｕｓｅ、ＮＭＯＳトランジスタＱｉのオン抵抗をＲｍｎ１、抵抗Ｒ０の抵抗値をＲｒとすると、測定経路の抵抗値Ｒは、式（１）で表される。
Ｒ＝ＶＦ／ＩＭ＝Ｒｒ＋Ｒｆｕｓｅ＋Ｒｍｎ１      −−−−式（１）
【００２４】
ここで、Ｒｍｎ１は、Ｒｒに比べてきわめて小さいので、Ｒｆｕｓｅは、式（２）で求められる。
Ｒｆｕｓｅ＝ＶＦ／ＩＭ−Ｒｒ      −−−−式（２）
【００２５】
以上の説明において、切断対象となるヒューズ素子は、予め半導体集積回路装置の機能設定によって定められる。あるいは、半導体集積回路装置の所定の動作をチェックしつつ微調しながらヒューズ素子の切断を行っていく場合もある。この場合、ヒューズ素子が確実に切断されたことを確認しながら、所定の機能を実現するように次々と必要なヒューズ素子を切断することができる。
【００２６】
以上のように本実施例に係る半導体集積回路装置は、測定経路の抵抗値を測定することでヒューズ素子の抵抗値を直接測定することができるため、広い抵抗値の範囲で半切れ状態のヒューズ素子を検出することができる。
【００２７】
また、制御信号ＣＮＴｉによってＮＭＯＳトランジスタＱｉをオンオフすることで、ヒューズ素子を切断することなく出力信号ＶＯＵＴｉを設定することができる。したがって、ヒューズ切断前の半導体集積回路装置のテスト・デバッグに有効である。
【００２８】
さらに、ヒューズ素子が複数本ある場合に、抵抗値の測定対象となるヒューズ素子を制御信号ＣＮＴｉによって任意に選択してテストすることができるため、テスト効率およびテスト品質が高い。言い換えれば、不良検出率が高い。
【００２９】
また、ヒューズ素子の抵抗値の測定と出力信号ＶＯＵＴｉの観測の双方を行うことで、不良と判断された場合にヒューズ素子が不良なのかインバータ回路が不良なのかの切り分けが可能である。例えば、ヒューズ素子の抵抗値が切断状態を示す値であるにもかかわらず、出力信号ＶＯＵＴｉがハイレベルにある場合、あるいは、ヒューズ素子の抵抗値が接続状態を示す値であるにもかかわらず、出力信号ＶＯＵＴｉがローレベルにある場合、このヒューズ素子に接続されているインバータ回路の不良が想定される。
【実施例２】
【００３０】
図５は、本発明の第２の実施例に係るヒューズの測定方法のフローチャートである。第２の実施例に係るヒューズの測定方法は、図２に示す半導体装置のトリミング検出回路部分に適用されるが、第１の実施例の測定方法に対し、ヒューズ素子の切断前にも抵抗値を測定する点が異なる。
【００３１】
ステップＳ２１において、切断前のヒューズ素子Ｆｉ（ｉ＝１〜ｎ）の抵抗値を測定する。制御信号ＣＮＴｉをハイレベルとしてＮＭＯＳトランジスタＱｉをオンとする。なお、制御信号ＣＮＴｉ以外の制御信号ＣＮＴｊ（ｊ≠ｉ）をローレベルとしてＮＭＯＳトランジスタＱｊ（ｊ≠ｉ）は全てオフとする。測定端子Ｐ０を流れる電流Ｉ０を外部のテスタなどによって測定することで、ヒューズ素子Ｆｉの抵抗値を求め、保持しておく。
【００３２】
ステップＳ２２、Ｓ２３は、それぞれステップＳ１１、Ｓ１２と同様の処理がなされる。
【００３３】
ステップＳ２４において、ヒューズ素子Ｆｉの切断前後の抵抗値の差分を求める。以下で説明するように、求めた差分を用いて切断後の抵抗値として完全に切断されているか、不完全かを判定する。
【００３４】
ステップＳ２５は、ステップＳ１４と同様の処理がなされる。
【００３５】
次に、ヒューズ素子Ｆｉの切断前後の抵抗値について説明する。図６は、ヒューズ素子の切断前後のヒューズ素子測定に係る抵抗の接続を模式的に示す図である。図６（ａ）は、切断前の図であり、図６（ｂ）は、切断後の図である。図６において、電源ＶＤＤの印加電圧をＶＦ、テスタ中の電流計Ａで測定される電流をＩＭｕｎｃｕｔ（図６（ａ））あるいはＩＭｃｕｔ（図６（ｂ））とする。また、切断前の測定経路の抵抗値をＲｕｎｃｕｔ、切断前のヒューズの抵抗値をＲｆｕｓｅ、切断後の測定経路の抵抗値をＲｃｕｔ、切断後のヒューズの抵抗値をＲｃｕｔｆｕｓｅ、抵抗Ｒ０の抵抗値をＲｒ、ＮＭＯＳトランジスタＱｉのオン抵抗をＲｍｎ１とすると、ヒューズ素子Ｆｉの切断前後の抵抗値の差分ΔＲは、以下の式（３）で表される。
ΔＲ＝Ｒｃｕｔ−Ｒｕｎｃｕｔ
＝（Ｒｒ＋Ｒｃｕｔｆｕｓｅ＋Ｒｍｎ１）−（Ｒｒ＋Ｒｆｕｓｅ＋Ｒｍｎ１）
＝Ｒｃｕｔｆｕｓｅ−Ｒｆｕｓｅ    −−−−式（３）
【００３６】
式（３）において、Ｒｃｕｔｆｕｓｅは、Ｒｆｕｓｅに比べて極めて大きいので、式（３）は、ほぼ以下の式（４）のように表される。すなわち、切断前後の抵抗値の差分ΔＲが切断後のヒューズ素子の抵抗値にほぼ等しくなる。
ΔＲ＝Ｒｃｕｔｆｕｓｅ                −−−−式（４）
【００３７】
さらに、ヒューズ切断後の測定経路の抵抗値Ｒｃｕｔと、抵抗値の差分ΔＲ＝Ｒｃｕｔｆｕｓｅとは、以下の（ａ）〜（ｃ）のように分類される。
（ａ）正常に切断された場合：  Ｒｃｕｔ＝Ｒｃｕｔｆｕｓｅ＝Ｒ∞（ハイインピーダンス）
（ｂ）未切断の場合：          Ｒｃｕｔ＝Ｒｕｎｃｕｔ、Ｒｃｕｔｆｕｓｅ＝Ｒｆｕｓｅ（切断前抵抗）
（ｃ）半切れの場合：          Ｒｕｎｃｕｔ＜Ｒｃｕｔ＜Ｒ∞、Ｒｆｕｓｅ＜Ｒｃｕｔｆｕｓｅ＜Ｒ∞
【００３８】
以上のことから、半切れの場合の判定条件を正常切断時の抵抗値Ｒ∞に近い値に設定することで、より確実に半切れを検出することができる。
【実施例３】
【００３９】
図７は、本発明の第３の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。図７において図１と同一の符号は同一物を表し、その説明を省略する。図７に示すトリミング検出回路は、図１のトリミング検出回路にさらにＮＭＯＳトランジスタＱａ、抵抗Ｒａを付加している。ＮＭＯＳトランジスタＱａのソースは、抵抗Ｒａを介して接地され、ドレインはインバータ回路ＩＮＶの入力端に接続され、ゲートは制御信号ＣＮＴａが供給される。
【００４０】
以上のような構成の半導体集積回路装置は、ＮＭＯＳトランジスタＱａをオフとした場合には図１と同等の構成となる。したがって、通常動作時には、制御信号ＣＮＴをハイレベルとしてＮＭＯＳトランジスタＱ０をオンとすると共に、制御信号ＣＮＴａをローレベルとしＮＭＯＳトランジスタＱａはオフ状態にする。
【００４１】
一方、テストモード時には、制御信号ＣＮＴａをローレベルとしＮＭＯＳトランジスタＱａをオフとし、制御信号ＣＮＴをハイレベルとしてＮＭＯＳトランジスタＱ０をオンとする。そして、図１で説明したと同様に、測定端子Ｐ０を流れる電流を外部のテスタなどによって測定することでヒューズ素子Ｆ０の抵抗値を求め、抵抗値の大小でヒューズ素子Ｆ０の切断の確実性を判断する。
【００４２】
あるいは、制御信号ＣＮＴａをハイレベルとしＮＭＯＳトランジスタＱａをオンとし、制御信号ＣＮＴをハイレベルとしてＮＭＯＳトランジスタＱ０をオンとする。そして、従来技術で説明したと同様に、ヒューズ素子Ｆ０を切断したにもかかわらず出力信号ＶＯＵＴがハイレベルとなることを検知してヒューズ素子Ｆ０の切断不良を判断するようにしてもよい。
【００４３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る半導体集積回路装置のトリミング検出回路部分の回路図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。
【図３】本発明の第１の実施例に係るヒューズの測定方法のフローチャートである。
【図４】ヒューズ素子測定に係わる抵抗の接続を模式的に示す図である。
【図５】本発明の第２の実施例に係るヒューズの測定方法のフローチャートである。
【図６】ヒューズ素子の切断前後のヒューズ素子測定に係る抵抗の接続を模式的に示す図である。
【図７】本発明の第３の実施例に係る半導体集積回路装置のトリミング検出回路部分の回路図である。
【図８】従来の半導体装置の回路図である。
【符号の説明】
【００４５】
Ｆ０、Ｆ１〜Ｆｎ  ヒューズ素子
Ｑ０、Ｑ１〜Ｑｎ、Ｑａ  ＮＭＯＳトランジスタ
ＩＮＶ、ＩＮＶ１〜ＩＮＶｎ  インバータ回路
Ｒ０、Ｒ１〜Ｒｎ、Ｒａ  抵抗
Ｐ０  測定端子
ＣＮＴ、ＣＮＴ１〜ＣＮＴｎ、ＣＮＴａ  制御信号
ＶＤＤ  電源
【図１】
2007067340.tif 000003
【図２】
2007067340.tif 000004
【図３】
2007067340.tif 000005
【図４】
2007067340.tif 000006
【図５】
2007067340.tif 000007
【図６】
2007067340.tif 000008
【図７】
2007067340.tif 000009
【図８】
2007067340.tif 000010