(57)【要約】【課題】ダイシングによってスクライブライン領域の保護膜及び各配線層に内部剥離或いはチッピング、ダメージが生じることを防止できる半導体装置を提供する。【解決手段】半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域４と、各半導体素子領域４をそれぞれに分離するスクライブライン領域３とを備える半導体装置において、スクライブライン領域３が半導体素子領域４との間に境界領域を有し、境界領域に半導体素子領域４とスクライブライン領域３とを隔てるシール部を形成し、シール部がシールリング６と補助部７からなり、シールリング６が半導体素子領域４とスクライブライン領域３との境界に沿って連続的に形成され、シールリング６に沿って配置する補助部７が断続的に配列され、シールリング６がメタル層からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域と、前記半導体素子領域をそれぞれに分離するスクライブライン領域とを備える半導体装置において、前記スクライブライン領域が前記半導体素子領域との間に境界領域を有し、前記境界領域に前記半導体素子領域と前記スクライブライン領域とを隔てるシール部を形成し、前記シール部が少なくとも１つの主帯域部と少なくとも１つの副帯域部からなり、前記主帯域部において前記シール部が前記半導体素子領域と前記スクライブライン領域との境界に沿って連続的に形成され、前記主帯域部に沿って配置する副帯域部においてシール部が断続的に配列され、少なくとも１つの主帯域部の前記シール部がメタル層からなることを特徴とする半導体装置。
【請求項２】
前記シール部が電気絶縁膜で覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メタル層が、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記副帯域部の前記シール部が前記主帯域部の前記シール部から前記半導体素子領域側に向けて、もしくは前記スクライブライン領域側に向けて延びていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記主帯域部のシール部が前記半導体素子領域の外周を包囲することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記主帯域部および前記副帯域部における全てのシール部がメタル層からなることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記副帯域部における前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記シールが複数の主帯域部を有し、少なくとも１つの主帯域部の前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ビアは配線層を介した上位のビアと下位のビアを配線層に対する垂線方向において異なる位置に配置することを特徴とする請求項７または８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、半導体組立工程のダイシング工程において、半導体素子領域間の境界領域をなすスクライブライン（Ｓｃｒｉｂｅ  ｇｒｉｄ）領域における保護膜及び配線層、層間絶縁膜に、ダイシングの衝撃によって内部剥離、チッピング（ｃｈｉｐｐｉｎｇ：欠け）あるいはダメージが生じることを防止する技術に係るものである。
【背景技術】
【０００２】
従来、半導体装置の製造工程では、半導体素子の回路形成を担う拡散工程が完了した後に、半導体素子のパッケージングを担う組立工程を行っており、この組立工程にダシング工程がある。
【０００３】
半導体ウェハーのダイシング方法にはブレードダイシングの手法が最も一般的に用いられてきた。このブレードダイシングは、ダイヤモンドやＣＢＮ（ｃｕｂｉｃ  ｂｏｒｏｎ  ｎｉｔｒｉｄｅ）の粒子をボンド材で保持させた環状のダイシングソーを高速回転させて、分割に必要な領域としてのダイシングレーン（ダイシングソーによる実際のダイジング幅）において破砕加工するものである。
【０００４】
従来の半導体ウェハーは配線層と配線層の間に形成する層間絶縁膜が固く、また配線層および層間絶縁膜の層数も少なくて単純な構造であった。このため、半導体ウェハーを分割するダイシング工程でチッピングあるいは内部剥離等が発生することは少なく、発生する場合においても、チッピングあるいは内部剥離が小さい範囲に留まるものであった。よって、チッピングあるいは内部剥離がダイシングにより個片化する半導体チップの歩留低下やその信頼性不良の原因となることは少なかった。
【０００５】
しかしながら、近年においては、以下に述べる理由により、ダイシング工程において問題が生じている。
拡散プロセスにおけるプロセスルールの微細化技術が進展するのに伴って、半導体ウェハー上での半導体素子領域間の境界領域（以下スクライブライン領域と称す）が縮小化されており、スクライブライン領域においてダイシングに使用するための領域に余裕が無くなっている。
【０００６】
ＰＣＭ（プロセスコントロールモジュレーション）領域が複雑化し、且つ増大しており、またスクライブライン領域を有効活用することを目的に、ＰＣＭをスクライブライン領域に搭載することが行われており、スクライブライン領域での配線層および層間絶縁膜のパターンが複雑化している。
【０００７】
この結果、ダイシング工程において、半導体ウェハーをダイシングして半導体ウェハー上の各半導体素子を個々の半導体チップに個片化する際に、保護膜あるいは層間絶縁膜にチッピングや内部剥離、ダメージが起こり、個片化した半導体チップの歩留低下や信頼性不良の原因となる。
【０００８】
この問題の解決のために、例えば図２６および図２７に記載するものがある。これは、半導体ウェハーが半導体基板１１の上に複数の半導体素子領域１２およびスクライブライン領域１３を形成してなり、半導体素子領域１２およびスクライブライン領域１３に硬い層間絶縁膜１４と軟らかい絶縁膜１５を交互に積層し、最外層に保護膜１４ａを形成している。
【０００９】
そして、半導体素子領域１２と半導体素子領域１２の間のスクライブライン領域１３に一対のシールリング１６を形成し、シールリング１６の間にダイシング領域１７を設定するものであり、シールリング１６により半導体素子領域１２への水分の侵入、チッピングおよび剥離等を防止するものである。
【００１０】
シールリング１６は、半導体素子領域１２の外周を包囲する薄いメタルの壁であり、配線メタル、及びコンタクトメタル等を利用して形成する。
また、特許文献１には以下の発明が開示されている。これは半導体ウェーハ上に複数の集積回路チップを形成し、集積回路チップと集積回路チップの間の境界をなす各シール領域内に割れ伝播阻止手段を設けてなり、割れ伝播阻止手段が連続バリヤーウォールと犠牲複合構造とスロットとを含む。
【００１１】
連続バリヤーウォールはダイシングラインの両側に位置する集積回路チップのエッジに沿って伸びており、各集積回路チップにそれぞれ近接している。犠牲複合構造は連続バリヤーウォールに組合わされ、連続バリヤーウォールとダイシングラインの中心との間に位置し、上記セットに機械的強度を与え、同時に、割れの伝播に関連するエネルギを分散させる。スロットは保護オーバコート内に開き、その表面から少なくとも複合構造の表面に最も近い導電層まで達し、保護オーバコート内を伝播する割れを停止させる。
【００１２】
また、特許文献２には以下の発明が開示されている。これはダイシング領域側の各層にダミービアを形成するものであり、ダミービアは上面からみて縦横に等間隔に形成する。この構成により、ダイシング時にクラックが発生しても、ダミービアによって、クラックがシールリング部にまで伝播することを抑制する。
【特許文献１】特開２００１−２３９３７号公報
【特許文献２】特開２００６−５２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、拡散プロセスにおける更なるプロセスルールの微細化技術の進展、および拡散プロセスにおける平坦化技術の進展によって、上述した従来の技術では対応が困難な以下のような課題が生じている。
【００１４】
つまり、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）によって対象物を平坦化することで配線層間の層間絶縁膜の薄膜化が進み、これに伴って配線層および層間絶縁膜を形成する工程数及び層間絶縁膜の層数が増加した結果、拡散プロセスを経た半導体ウェハーにおいて半導体基板上の配線層、層間絶縁膜の構成が複雑なものになってきた。
【００１５】
また、拡散プロセスにおける配線の微細化技術の進展により、配線間容量の増大に起因する配線遅延の問題が顕著になってきている。この配線遅延を軽減するために、配線間に挟まれる層間絶縁膜に誘電率の低い絶縁膜としてＬｏｗ−ｋ材料（低誘電層間絶縁膜材料）が使用されている。
【００１６】
しかしながら、一般的にＬｏｗ−ｋ材料は脆弱で、かつ密着性が弱いために、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下し、ダイシング時のダメージにより層間膜剥離が非常に発生しやすい。
【００１７】
これらのことから、上述した従来のスクライブライン構造では、半導体組立工程でのダイシングに際してスクライブライン領域の保護膜及び各配線層にチッピング或いは内部剥離、ダメージが生じてしまい、その発生を防止することが困難になってきた。
【００１８】
ところで、従来はシールリングが薄いメタルの壁のみで形成されているが、シールリングのメタルの壁を厚くすることが出来れば、内部剥離あるいはチッピングを防止する機能を強化出来る。
【００１９】
しかし、シールリングは拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成するので、加工上の問題からシールリングのメタルの壁を厚くすることは出来ない。このため、ダイシングの際には、薄いメタルの壁のみからなるシールリングによって、内部剥離或いはチッピングを防止しなければならない。
【００２０】
本発明は上記の課題を解決するものであり、ダイシングによってスクライブライン領域の保護膜及び各配線層に内部剥離或いはチッピング、ダメージが生じることを防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために本発明の半導体装置は、半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域と、前記半導体素子領域をそれぞれに分離するスクライブライン領域とを備える半導体装置において、前記スクライブライン領域が前記半導体素子領域との間に境界領域を有し、前記境界領域に前記半導体素子領域と前記スクライブライン領域とを隔てるシール部を形成し、前記シール部が少なくとも１つの主帯域部と少なくとも１つの副帯域部からなり、前記主帯域部において前記シール部が前記半導体素子領域と前記スクライブライン領域との境界に沿って連続的に形成され、前記主帯域部に沿って配置する副帯域部においてシール部が断続的に配列され、少なくとも１つの主帯域部の前記シール部がメタル層からなることを特徴とする。
【００２２】
また、前記シール部が電気絶縁膜で覆われていることを特徴とする。
また、前記メタル層が、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されることを特徴とする。
【００２３】
また、前記副帯域部の前記シール部が前記主帯域部の前記シール部から前記半導体素子領域側に向けて、もしくは前記スクライブライン領域側に向けて延びていることを特徴とする。
【００２４】
また、前記主帯域部のシール部が前記半導体素子領域の外周を包囲することを特徴とする。
また、前記主帯域部および前記副帯域部における全てのシール部がメタル層からなることを特徴とする。
【００２５】
また、前記副帯域部における前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする。
【００２６】
また、前記シールが複数の主帯域部を有し、少なくとも１つの主帯域部の前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする。
【００２７】
また、前記ビアは配線層を介した上位のビアと下位のビアを配線層に対する垂線方向において異なる位置に配置することを特徴とする。
【発明の効果】
【００２８】
本発明によれば、シール部が半導体素子領域とスクライブライン領域との境界に沿って連続的に形成される主帯域部と、主帯域部に沿って断続的に配列される副帯域部とからなり、少なくとも１つの主帯域部のシール部がメタル層からなることで、半導体ウェハーのダイシング時の衝撃に対し、メタル層の壁厚を厚く形成することと同等の作用および効果を具現でき、その結果、ダイシングプロセスにおいて発生する内部剥離或いはチッピングがダイシングラインから他所へ伝搬して広がることを防止できる。
【００２９】
また、副帯域部のシール部が主帯域部のシール部から半導体素子領域側に向けて、もしくはスクライブライン領域側に向けて延びる構造をなすことで、さらには、メタル層のシール部と、多層構造のシール部を組み合わせ、多層構造のシール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した構造をなすことで、スクライブライン領域の保護膜及び各配線層の層間絶縁膜におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
【００３０】
また、シール部は従来のシールリングと同様に拡散プロセスの配線形成工程及びコンタクト形成工程を利用することで容易に形成できる。特に、全てのシール部をメタル層とする場合には、パターン変更のみで形成することができ、拡散工程及びダイシング工程の手順を一切変更すること無く実現できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の半導体装置について実施の形態を図面に基づき詳細に説明する。図１〜図２４において、１は非Ｌｏｗ−ｋ材料からなる硬い層間絶縁膜、２はＬｏｗ−ｋ材料（低誘電層間絶縁膜材料）からなる軟らかい絶縁膜、３はスクライブライン領域、４は半導体素子領域、５はＰＣＭ及びダイシング領域、６は第１シールリング、７は第１補助部、８は第２シールリング、９は第２補助部を示す。
【００３２】
また、第１シールリング６、第２シールリング８、第１シールリングの補助部７、第２シールリングの補助部９は、メタル層からなる単層構造をなす場合と、複数層からなる多層構造をなす場合がある。
【００３３】
メタル層は、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されており、その膜厚及びライン幅は、拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、拡散プロセス毎に異なる。
実施例１
図１は本発明の実施例１における半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーの構造を示している。
【００３４】
図１（ａ）に示すように、半導体ウェハーは半導体基板１１の上に硬い層間絶縁膜１と軟らかい層間絶縁膜２を交互に積層し、最外層に保護膜（パッシベーション）１ａを形成しており、層間絶縁膜１に配線メタル及びコンタクトメタル（図示省略）を形成している。
【００３５】
また、半導体ウェハーにはスクライブライン領域３を半導体素子領域４と半導体素子領域４の間に形成しており、スクライブライン領域３にＰＣＭ及びダイシング領域５を形成している。
【００３６】
図１（ｂ）に示すように、スクライブライン領域３にはＰＣＭ及びダイシング領域５の両側で、かつ半導体素子領域４との間の境界領域にそれぞれシール部を形成している。シール部は半導体素子領域４とスクライブライン領域３とを隔てるものであり、その周囲が硬い層間絶縁膜１と軟らかい絶縁膜２の電気絶縁膜で覆われている。
【００３７】
シール部は主帯域部をなす第１シールリング６および副帯域部をなす複数の第１補助部７からなる。主帯域部をなす第１シールリング６はスクライブライン領域３と半導体素子領域４との境界に沿って連続的に形成し、各半導体素子領域４の外周を包囲している。副帯域部をなす複数の第１補助部７は所定間隔で断続的に形成して第１シールリング６に沿って配列している。各第１補助部７は第１シールリング６と直交する方向、つまり第１シールリング６から半導体素子領域４へ向けて延びており、第１シールリング６に対して控壁として機能する。
【００３８】
第１シールリング６および第１補助部７は複数の層間絶縁膜１および複数の絶縁膜２の多層間にわたって形成しており、本実施例１では第１シールリング６および第１補助部７はメタル層からなる。
【００３９】
本実施例１において、保護膜１ａの厚みＬ１は１００〜１２００ｎｍ、層間絶縁膜１の厚みＬ２は２０〜８０ｎｍを有し、絶縁膜２の厚みＬ３は２００〜７００ｎｍ、第１シールリング６の厚みＬ４は０．０５〜１０μｍ、第１補助部７の厚みＬ５は０．０５〜２０μｍである。
【００４０】
この構成により、ダイシング工程においてスクライブライン領域３に内部剥離或いはチッピングが発生しても、第１シールリング６および第１補助部７の存在によって、内部剥離或いはチッピングがダイシングラインから他所（垂直方向）へ伝搬することを防止できる。
【００４１】
この際に、従来ではダイシングの衝撃を薄いメタル層の壁からなる第１シールリング６のみによって受け止めて、内部剥離或いはチッピングを防止しなければならなかった。しかし、本実施の形態においては、複数の第１補助部７が第１シールリング６から半導体素子領域４の側へ延びて、第１シールリング６に対して控壁として機能することで、厚いメタル層の壁でシールリングを形成するのと同等の効果を奏することが可能である。
【００４２】
また、シール部は従来のシールリングと同様に拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、配線形成パターンおよびコンタクト形成パターンを変更するだけで容易に形成することができる。よって、拡散工程及びダイシング工程を一切変更すること無く、スクライブライン領域の保護膜及び層間絶縁膜のチッピング或いは内部剥離、ダメージの防止を実現できる。
実施例２
図２（ａ）に示すように、本実施例２では、シール部の副帯域部を複数の第１補助部７で形成し、第１補助部７を複数層からなる多層構造とする。
【００４３】
図２（ｂ）および図３に示すように、第１補助部７は複数の配線層７ａと複数の層間絶縁膜１および絶縁膜２を交互に積層するとともに、上位の配線層７ａと下位の配線層７ａの間に複数のビア７ｂを形成した多層構造をなす。各ビア７ｂは一辺の長さＬ６が０．０５〜１μｍの立方体もしくは直方体をなし、配線層７ａおよびビア７ｂは第１シールリング６のメタル層と同じである。
【００４４】
配線層７ａと配線層７ａの間においてビア７ｂは所定のパターンに形成している。つまり、図２（ｂ）に示すように、第１シールリング６に沿う方向を列方向とし、第１シールリング６に直交する方向を行方向とすると、列方向において隣接し合うビア７ｂは直線上に位置し、行方向において隣接し合うビア７ｂは非直線上に位置している。
【００４５】
また、図３（ａ）および図３（ｂ）に示すように、ビア７ｂは配線層７ａを介した上位のビア７ｂと下位のビア７ｂが配線層７ａに対する垂線方向において異なる位置に存在する。図４は第１補助部７における複数のビア７ｂの全体的な配列構造を示している。
【００４６】
このように、メタル層からなる第１シールリング６と、多層構造の第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例３
第１補助部７は、図５〜図６に示すような多層構造とすることも可能である。本実施例３において、第１補助部７は複数の配線層７ａと複数の層間絶縁膜１および絶縁膜２を交互に積層するとともに、上位の配線層７ａと下位の配線層７ａの間に複数のビア７ｂを形成した多層構造をなす。配線層７ａおよびビア７ｂは第１シールリング６のメタル層と同じである。
【００４７】
配線層７ａと配線層７ａの間においてビア７ｂは所定のパターンに形成している。つまり、図５（ａ）に示すように、第１シールリング６に沿う方向を列方向とし、第１シールリング６に直交する方向を行方向とすると、ビア７ｂは列方向および行方向において直線上に位置している。
【００４８】
また、図５（ｂ）に示すように、ビア７ｂは配線層７ａを介した上位のビア７ｂと下位のビア７ｂが配線層７ａに対する垂線方向において直線上に位置する。図６は第１補助部７における複数のビア７ｂの全体的な配列構造を示している。
【００４９】
このように、メタル層からなる第１シールリング６と、多層構造の第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例４
第１補助部７は、図７〜図８に示すような多層構造とすることも可能である。本実施例４において、第１補助部７は複数の配線層７ａと複数の層間絶縁膜１および絶縁膜２を交互に積層するとともに、上位の配線層７ａと下位の配線層７ａの間に複数のビア７ｂを形成した多層構造をなす。配線層７ａおよびビア７ｂは第１シールリング６のメタル層と同じである。
【００５０】
配線層７ａと配線層７ａの間においてビア７ｂは所定のパターンに形成している。つまり、図７（ａ）に示すように、第１シールリング６に沿う方向を列方向とし、第１シールリング６に直交する方向を行方向とすると、行方向において隣接し合うビア７ｂが直線上に位置し、隣接する行間のうちで一方の行に配列したビア７ｂと他方の行に配列したビア７ｂとが列方向において異なる位置に存在する。
【００５１】
また、図７（ｂ）に示すように、ビア７ｂは配線層７ａを介した上位のビア７ｂと下位のビア７ｂが配線層７ａに対する垂線方向において非直線上に位置する。図８は第１補助部７における複数のビア７ｂの全体的な配列構造を示している。
【００５２】
このように、メタル層からなる第１シールリング６と、多層構造の第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例５
次に、図９は本発明の実施例５における半導体装置を示す。先に図１において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図９（ａ）に示すように、本実施例５では、スクライブライン領域３における半導体素子領域４との境界領域に設けるシール部が、半導体素子領域４の外周を包囲する主帯域部をなす第１シールリング６と、第１シールリング６よりもスクライブライン領域３の内側に配置する主帯域部をなす第２シールリング８とを平行に配置した２重構造をなす。スクライブライン領域３には両側の第２シールリング８の間にＰＣＭ及びダイシング領域５が設定される。
【００５３】
図９（ｂ）に示すように、副帯域部をなす複数の第１補助部７は所定間隔で断続的に形成して第１シールリング６に沿って配列している。各第１補助部７は第１シールリング６と直交する方向、つまり第１シールリング６から半導体素子領域４へ向けて延びており、第１シールリング６に対して控壁として機能する。
【００５４】
第１シールリング６、第２シールリング８および第１補助部７は複数の層間絶縁膜１および複数の絶縁膜２の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例５では第１シールリング６、第２シールリング８および第１補助部７はメタル層からなる単層構造である。
【００５５】
このように、シールリングを２重構造にすることによって、実施例１と同様の作用効果を奏するとともに、その内部剥離の防止或いはチッピングの防止を更に確実にできる。
実施例６
先の実施例５では、シール部の主帯域部をなす第１シールリング６、第２シールリング８および副帯域部をなす第１補助部７をメタル層からなる単層構造としたが、本実施例６では、図１０（ａ）に示すように、第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００５６】
このように、メタル層からなる第１シールリング６および第２シールリング８と、多層構造の第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例７
図１０（ｂ）に示すように、本実施例７では、シール部の主帯域部をなす第１シールリング６がメタル層からなる単層構造をなし、第２シールリング８および副帯域部をなす第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００５７】
このように、メタル層の単層構造からなる第１シールリング６と、多層構造の第２シールリング８および第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例８
図１１（ａ）に示すように、本実施例８では、シール部の主帯域部をなす第２シールリング８がメタル層からなる単層構造をなし、第１シールリング６および副帯域部をなす第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００５８】
このように、メタル層の単層構造からなる第２シールリング８と、多層構造の第１シールリング６および第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例９
図１１（ｂ）に示すように、本実施例９では、シール部の主帯域部をなす第２シールリング８および副帯域部をなす第１補助部７がメタル層からなる単層構造をなし、第１シールリング６が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００５９】
このように、メタル層の単層構造からなる第２シールリング８および第１補助部７と、多層構造の第１シールリング６とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１０
図１２に示すように、本実施例１０では、シール部の主帯域部をなす第１シールリング６および副帯域部をなす第１補助部７がメタル層からなる単層構造をなし、第２シールリング８が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００６０】
このように、メタル層の単層構造からなる第１シールリング６および第１補助部７と、多層構造の第２シールリング８とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１１
次に、図１３は本発明の実施例１１における半導体装置を示す。先に図１および図９において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図１３（ａ）に示すように、本実施例１１では、スクライブライン領域３における半導体素子領域４との境界領域に設けるシール部が、半導体素子領域４の外周を包囲する主帯域部をなす第１シールリング６と、第１シールリング６よりもスクライブライン領域３の内側に配置する主帯域部をなす第２シールリング８とを平行に配置した２重構造をなす。スクライブライン領域３には両側の第２シールリング８の間にＰＣＭ及びダイシング領域５が設定される。
【００６１】
図１３（ｂ）に示すように、副帯域部をなす複数の第１補助部７は所定間隔で断続的に形成して第１シールリング６に沿って配列している。各第１補助部７は第１シールリング６と直交する方向、つまり第１シールリング６から半導体素子領域４の側とダイシング領域の側の双方へ向けて延びており、ダイシング領域側の端部で第２シールリング８に接続し、第１シールリング６および第２シールリング８に対して控壁として機能する。
【００６２】
第１シールリング６、第２シールリング８および第１補助部７は複数の層間絶縁膜１および複数の絶縁膜２の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例１１では第１シールリング６、第２シールリング８および第１補助部７はメタル層からなる単層構造である。
【００６３】
このように、シールリングを２重構造にすることによって、実施例１および実施例５と同様の作用効果を奏するとともに、第１補助部７を第２シールリング８に達するまで延設することによって、内部剥離の防止或いはチッピングの防止を更に確実にできる。
実施例１２
先の実施例１１では、シール部の主帯域部をなす第１シールリング６、第２シールリング８および副帯域部をなす第１補助部７をメタル層からなる単層構造としたが、本実施例１２では、図１４（ａ）に示すように、第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００６４】
このように、メタル層からなる第１シールリング６および第２シールリング８と、多層構造の第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１３
図１４（ｂ）に示すように、本実施例１３では、シール部の主帯域部をなす第２シールリング８および副帯域部をなす第１補助部７がメタル層からなる単層構造をなし、第１シールリング６が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００６５】
このように、メタル層の単層構造からなる第２シールリング８および第１補助部７と、多層構造の第１シールリング６でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１４
図１５（ａ）に示すように、本実施例１４では、シール部の主帯域部をなす第１シールリング６および副帯域部をなす第１補助部７がメタル層からなる単層構造をなし、第２シールリング８が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００６６】
このように、メタル層の単層構造からなる第１シールリング６および第１補助部７と、多層構造の第２シールリング８でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１５
図１５（ｂ）に示すように、本実施例１５では、シール部の主帯域部をなす第２シールリング８がメタル層からなる単層構造をなし、第１シールリング６および副帯域部をなす第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００６７】
このように、メタル層の単層構造からなる第２シールリング８と、多層構造の第１シールリング６および第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１６
図１６に示すように、本実施例１６では、第１シールリング６がメタル層からなる単層構造をなし、シール部の主帯域部をなす第２シールリング８および副帯域部をなす第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００６８】
このように、メタル層の単層構造からなる第１シールリング６と、多層構造の第２シールリング８および第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１７
次に、図１７は本発明の実施例１７における半導体装置を示す。先に図１および図９において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図１７（ａ）に示すように、本実施例１７では、スクライブライン領域３における半導体素子領域４との境界領域に設けるシール部が、半導体素子領域４の外周を包囲する主帯域部をなす第１シールリング６と、第１シールリング６よりもスクライブライン領域３の内側に配置する主帯域部をなす第２シールリング８とを平行に配置した２重構造をなす。スクライブライン領域３には両側の第２シールリング８の間にＰＣＭ及びダイシング領域５が設定される。
【００６９】
図１７（ｂ）に示すように、副帯域部をなす複数の第１補助部７は所定間隔で断続的に形成して第１シールリング６に沿って配列している。各第１補助部７は第１シールリング６と直交する方向、つまり第１シールリング６から半導体素子領域４の側とダイシング領域５の側の双方へ向けて延びており、ダイシング領域側の端部が第２シールリング８の直近にまで延設されて、第１シールリング６および第２シールリング８に対して控壁として機能する。
【００７０】
第１シールリング６、第２シールリング８および第１補助部７は複数の層間絶縁膜１および複数の絶縁膜２の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例１６では第１シールリング６、第２シールリング８および第１補助部７はメタル層からなる単層構造である。
【００７１】
このように、シールリングを２重構造にし、第１補助部７を第２シールリング８の直近にまで延設することによって、実施例１、実施例５、実施例１１と同様の作用効果を奏するとともに、その内部剥離或いはチッピング防止を更に確実にできる。
実施例１８
先の実施例１７では、シール部の主帯域部をなす第１シールリング６、第２シールリング８および副帯域部をなす第１補助部７をメタル層からなる単層構造としたが、本実施例１８では、図１８（ａ）に示すように、第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００７２】
このように、メタル層からなる第１シールリング６および第２シールリング８と、多層構造の第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例１９
図１８（ｂ）に示すように、本実施例１８では、シール部の主帯域部をなす第２シールリング８および副帯域部をなす第１補助部７がメタル層からなる単層構造をなし、第１シールリング６が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００７３】
このように、メタル層の単層構造からなる第２シールリング８および第１補助部７と、多層構造の第１シールリング６でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２０
図１９（ａ）に示すように、本実施例２０では、シール部の主帯域部をなす第１シールリング６および副帯域部をなす第１補助部７がメタル層からなる単層構造をなし、第２シールリング８が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００７４】
このように、メタル層の単層構造からなる第１シールリング６および第１補助部７と、多層構造の第２シールリング８でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２１
図１９（ｂ）に示すように、本実施例２１では、シール部の主帯域部をなす第２シールリング８がメタル層からなる単層構造をなし、第１シールリング６および副帯域部をなす第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００７５】
このように、メタル層の単層構造からなる第２シールリング８と、多層構造の第１補助部７および第１シールリング６でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２２
図２０に示すように、本実施例２２では、シール部の主帯域部をなす第１シールリング６がメタル層からなる単層構造をなし、第２シールリング８および副帯域部をなす第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００７６】
このように、メタル層の単層構造からなる第１シールリング６と、多層構造の第１補助部７および第２シールリング８でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２３
次に、図２１は本発明の実施例２３における半導体装置を示す。先に図１および図９において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図２１（ａ）に示すように、本実施例２０では、スクライブライン領域３における半導体素子領域４との境界領域に設けるシール部が、半導体素子領域４の外周を包囲する主帯域部をなす第１シールリング６と、第１シールリング６よりもスクライブライン領域３の内側に配置する主帯域部をなす第２シールリング８とを平行に配置した２重構造をなす。スクライブライン領域３には両側の第２シールリング８の間にＰＣＭ及びダイシング領域５が設定される。
【００７７】
図２１（ｂ）に示すように、副帯域部をなす複数の第１補助部７は所定間隔で断続的に形成して第１シールリング６に沿って配列しており、複数の第２補助部９は所定間隔で断続的に形成して第２シールリング８に沿って配列している。
【００７８】
各第１補助部７は第１シールリング６と直交する方向、つまり第１シールリング６からダイシング領域５の側へ向けて延びており、各第２補助部９は第２シールリング８と直交する方向、つまり第２シールリング８から半導体素子領域４の側へ向けて延びており、第１補助部７が第１シールリング６に対して控壁として機能し、第２補助部９が第２シールリング８に対して控壁として機能する。
【００７９】
このように、シールリングを２重構造にし、さらに補助部を多重に配置することによって、実施例１、実施例５、実施例１１と同様の作用効果を奏するとともに、その内部剥離或いはチッピング防止を更に確実にできる。
実施例２４
先の実施例２３では、シール部の主帯域部をなす第１シールリング６、第２シールリング８および副帯域部をなす第１補助部７、第２補助部９をメタル層からなる単層構造としたが、本実施例２４では、図２２（ａ）に示すように、第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００８０】
このように、メタル層からなる第１シールリング６、第２シールリング８および第２補助部９と、多層構造の第１補助部７とでシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２５
図２２（ｂ）に示すように、本実施例２５では、シール部の主帯域部をなす第１シールリング６、第２シールリング８および第１補助部７がメタル層からなる単層構造をなし、副帯域部をなす第２補助部９が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００８１】
このように、メタル層の単層構造からなる第１シールリング６、第２シールリング８および第１補助部７と、多層構造の第２補助部９でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２６
図２３に示すように、本実施例２６では、シール部の主帯域部をなす第１シールリング６、第２シールリング８がメタル層からなる単層構造をなし、副帯域部をなす第１補助部７、第２補助部９が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００８２】
このように、メタル層の単層構造からなる第１シールリング６、第２シールリング８と、多層構造の第１補助部７、第２補助部９でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２７
図２４（ａ）に示すように、本実施例２７では、シール部の主帯域部をなす第２シールリング８および副帯域部をなす第２補助部９がメタル層からなる単層構造をなし、第１シールリング６および第１補助部７が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００８３】
このように、メタル層の単層構造からなる第２シールリング８、第２補助部９と、多層構造の第１シールリング６、第１補助部７でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２８
図２４（ｂ）に示すように、本実施例２８では、シール部の主帯域部をなす第１シールリング６および副帯域部をなす第１補助部７がメタル層からなる単層構造をなし、第２シールリング８および第２補助部９が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００８４】
このように、メタル層の単層構造からなる第１シールリング６、第１補助部７と、多層構造の第２シールリング８、第２補助部９でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例２９
図２５（ａ）に示すように、本実施例２９では、シール部の主帯域部をなす第２シールリング８がメタル層からなる単層構造をなし、第１シールリング６および副帯域部をなす第１補助部７、第２補助部９が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００８５】
このように、メタル層の単層構造からなる第２シールリング８と、多層構造の第１シールリング６、第１補助部７、第２補助部９でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例３０
図２５（ｂ）に示すように、本実施例３０では、シール部の主帯域部をなす第１シールリング６がメタル層からなる単層構造をなし、第２シールリング８および副帯域部をなす第１補助部７、第２補助部９が複数層からなる多層構造をなす。この多層構造には先に実施例２、実施例３、実施例４で説明したものを採用できる。
【００８６】
このように、メタル層の単層構造からなる第１シールリング６と、多層構造の第２シールリング８、第１補助部７、第２補助部９でシール部を構成することで、スクライブライン領域３の保護膜１ａ及び層間絶縁膜１におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
【産業上の利用可能性】
【００８７】
以上のように本発明は、各半導体素子領域間の境界領域であるスクライブライン領域の保護膜及び各配線層、層間絶縁膜におけるダイシングの衝撃による内部剥離或いはチッピング、ダメージの防止を実現し、半導体の信頼性を向上するので、半導体装置に有効である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施例１における半導体装置を示すものであり、（ａ）は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、（ｂ）は（ａ）のＹ−Ｙ’断面図
【図２】本発明の実施例２における半導体装置を示すものであり、（ａ）は拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は補助部の拡大断面図
【図３】（ａ）は図２（ｂ）のＡ−Ａ’断面図、（ｂ）は図２（ｂ）のＢ−Ｂ’断面図
【図４】ビアの配置構成を示す斜視図
【図５】本発明の実施例３における半導体装置を示すものであり、（ａ）は補助部の拡大断面図、（ｂ）は（ａ）のＡ−Ａ’断面図
【図６】ビアの配置構成を示す斜視図
【図７】本発明の実施例４における半導体装置を示すものであり、（ａ）は補助部の拡大断面図、（ｂ）は（ａ）のＡ−Ａ’断面図
【図８】ビアの配置構成を示す斜視図
【図９】本発明の実施例５における半導体装置を示すものであり、（ａ）は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、（ｂ）は（ａ）のＹ−Ｙ’断面図
【図１０】（ａ）は本発明の実施例６の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例７の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図１１】（ａ）は本発明の実施例８の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例９の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図１２】本発明の実施例１０の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図１３】本発明の実施例１１における半導体装置を示すものであり、（ａ）は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、（ｂ）は（ａ）のＹ−Ｙ’断面図
【図１４】（ａ）は本発明の実施例１２の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例１３の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図１５】（ａ）は本発明の実施例１４の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例１５の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図１６】本発明の実施例１６の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図１７】本発明の実施例１７における半導体装置を示すものであり、（ａ）は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、（ｂ）は（ａ）のＹ−Ｙ’断面図
【図１８】（ａ）は本発明の実施例１８の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例１９の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図１９】（ａ）は本発明の実施例２０の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例２１の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図２０】本発明の実施例２２の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図２１】本発明の実施例２３における半導体装置を示すものであり、（ａ）は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、（ｂ）は（ａ）のＹ−Ｙ’断面図
【図２２】（ａ）は本発明の実施例２４の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例２５の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図２３】本発明の実施例２６の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図２４】（ａ）は本発明の実施例２７の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例２８の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図２５】（ａ）は本発明の実施例２９の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、（ｂ）は本発明の実施例３０の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図２６】従来の半導体装置を示す平面図および拡大図
【図２７】従来の半導体装置を示すものであり、（ａ）は図２６のＸ−Ｘ’断面図、（ｂ）は（ａ）のＹ−Ｙ’断面図
【符号の説明】
【００８９】
１    硬い層間絶縁膜
２    軟らかい層間絶縁膜
３    スクライブライン領域
４    半導体素子領域
５    ＰＣＭ及びダイシング領域
６    第１シールリング
７    第１補助部
７ａ  配線層
７ｂ  ビア
８    第２シールリング
９    第２補助部
１１  半導体基板
【図１】
2007067372.tif 000003
【図２】
2007067372.tif 000004
【図３】
2007067372.tif 000005
【図４】
2007067372.tif 000006
【図５】
2007067372.tif 000007
【図６】
2007067372.tif 000008
【図７】
2007067372.tif 000009
【図８】
2007067372.tif 000010
【図９】
2007067372.tif 000011
【図１０】
2007067372.tif 000012
【図１１】
2007067372.tif 000013
【図１２】
2007067372.tif 000014
【図１３】
2007067372.tif 000015
【図１４】
2007067372.tif 000016
【図１５】
2007067372.tif 000017
【図１６】
2007067372.tif 000018
【図１７】
2007067372.tif 000019
【図１８】
2007067372.tif 000020
【図１９】
2007067372.tif 000021
【図２０】
2007067372.tif 000022
【図２１】
2007067372.tif 000023
【図２２】
2007067372.tif 000024
【図２３】
2007067372.tif 000025
【図２４】
2007067372.tif 000026
【図２５】
2007067372.tif 000027
【図２６】
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【図２７】
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