(57)【要約】【課題】ディジタル信号処理回路によってＰＬＬや周波数シンセサイザ等を構成するディジタル処理装置のノイズ低減を確実、容易にする。【解決手段】ＰＬＬの位相比較演算を行うディジタル処理デバイス１１５をディジタル信号処理回路１１５Ａ〜１１５Ｃで構成する周波数シンセサイザにおいて、ノイズ低減部１１５Ｄは、多数の論理回路要素がほぼ同時にオン／オフ動作するディジタルローパスフィルタ１１５Ｂと同等のオン／オフ動作になる回路構成にし、かつフィルタ１１５Ｂのオン／オフ動作と逆のオン／オフ動作させることでノイズを低減する。【選択図】図１
2007295556.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号処理回路によって所期の機能を構成するディジタル処理装置において、
前記ディジタル信号処理回路のうち、多数の論理回路要素がほぼ同時にオン／オフ動作する信号処理回路と同等のオン／オフ動作となる構成にしたダミー回路と、
前記信号処理回路のオン／オフドライブ信号と逆のオン／オフドライブ信号で前記ダミー回路をオン／オフ動作させるドライブ回路と、を備えたことを特徴とするディジタル処理装置。
【請求項２】
ディジタル信号処理回路で位相比較演算してＰＬＬを構成するディジタル処理装置において、
前記ディジタル信号処理回路のうち、多数の論理回路要素がほぼ同時にオン／オフ動作する信号処理回路と同等のオン／オフ動作となる構成にしたダミー回路と、
前記信号処理回路のオン／オフドライブ信号と逆のオン／オフドライブ信号で前記ダミー回路をオン／オフ動作させるドライブ回路と、を備えたことを特徴とするディジタル処理装置。
【請求項３】
ディジタル信号処理回路で位相比較演算を行うＰＬＬによって周波数シンセサイザを構成するディジタル処理装置において、
前記ディジタル信号処理回路のうち、多数の論理回路要素がほぼ同時にオン／オフ動作する信号処理回路と同等のオン／オフ動作となる構成にしたダミー回路と、
前記信号処理回路のオン／オフドライブ信号と逆のオン／オフドライブ信号で前記ダミー回路をオン／オフ動作させるドライブ回路と、を備えたことを特徴とするディジタル処理装置。
【請求項４】
前記周波数シンセサイザは、
供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部からの周波数信号を電圧制御発振部の設定周波数に応じて１／Ｎ（Ｎは整数）に分周する分周手段の後段に設けられ、  
前記電圧制御発振部の出力周波数の１／Ｎに相当する周波数の正弦波信号を基準クロック信号に基づいてサンプリングしてそのサンプリング値をディジタル信号として出力するアナログ／ディジタル変換部と、
このアナログ／ディジタル変換部からの出力信号に対応する周波数信号に対して、周波数がω0／２πの正弦波信号のディジタル信号による直交検波を行い、当該周波数信号の周波数とω0／２πとの周波数差に相当する周波数で回転する回転ベクトルを複素表示したときの実数部分及び虚数部分を取り出す回転ベクトル取り出し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記回転ベクトルの周波数を計算するパラメータ出力部と、
前記回転ベクトルの周波数と前記パラメータ出力部にて計算された周波数との差分を取り出す周波数差取り出し手段と、
前記周波数差取り出し手段により取り出された周波数差に相当する電圧信号を前記電圧制御発振部に帰還する手段とを備えことを特徴とする請求項３に記載のディジタル処理装置。
【請求項５】
前記ダミー回路は、前記信号処理回路と等価な充放電電流を発生する外付けバッファ回路としたことを特徴とする請求項１〜４のいずれか１項に記載のディジタル処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号処理回路によって所期の機能を実現するディジタル処理装置例えばＰＬＬ方式の周波数シンセサイザにおいて電源ライン等に重畳される高周波ノイズを低減するための技術に関する。
【背景技術】
【０００２】
この種のディジタル処理装置には、例えば、携帯電話などの無線通信装置、波形解析装置や周波数シンセサイザなどがある。周波数シンセサイザは、図１５に示すＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を応用した装置になる。ＰＬＬは、電圧制御発振器１０１の発振出力を分周器１０２により１／Ｎに分周してその分周出力を位相比較器１０３の一方の入力端に入力すると共に、基準信号発生器である例えば水晶発振器１０４の発振出力を分周器１００にて１／Ｍに分周してその分周出力を位相比較器１０３の他方の入力端に入力し、その比較信号をループフィルタ１０５を介して電圧制御発振器１０１にフィードバックする。このＰＬＬがロックすると電圧制御発振器１０１の発振出力の周波数ｆvcoと水晶発振器１０４の発振出力の周波数ｆ0とは、ｆvco／Ｎ＝ｆ0／Ｍの関係にあるので、ｆvco＝（Ｎ／Ｍ）ｆ0となる。分周器１０２はプログラマブルカウンタにより構成されていて外部よりディジタルデータで分周比Ｎを設定できることから、ｆvcoの周波数を自由に設定できることになる。周波数シンセサイザとしては、分周器１００、１０２の分周比を外部回路で切換えること、さらにはＰＬＬを多段構成とすることで電圧制御発振器１０１の出力周波数を１ＭＨｚきざみ等で広い周波数範囲に切換可能にする。
【０００３】
ここで、電圧制御発振器１０１、水晶発振器１０４、ループフィルタ１０５がアナログ信号処理回路になり、分周器１０２と位相比較器１０３がディジタル信号処理回路になり、これらの組み合わせでＰＬＬおよび周波数シンセサイザが構成される。
【０００４】
このように、ディジタル信号処理で所期の機能を実現するディジタル処理装置は、各回路要素の大部分に集積回路デバイスを使用してプリント基板に実装した高密度設計、さらにはＰＬＤ（プログラマブルロジックデバイス）が利用され、処理信号の高周波化およびデジタル信号処理が多くなる。このため、電源ラインや信号線に高周波ノイズが重畳してＰＬＬなどの回路を誤動作させ、あるいは不要な信号（スプリアス）が周波数シンセサイザなどの装置の入出力信号に発生してしまう。
【０００５】
この種のノイズを低減する従来方式としては、ディジタル回路素子がオン／オフ論理動作したときに現れる電源ラインの電流変化を減らすことでノイズを低減しようとするものがある（例えば、特許文献１参照）。この方式は、電源ライン電流の変化を検出し、これと逆の電流変化になるよう論理回路（フリップフロップなど）を論理動作させる。この論理回路は集積回路がもつ余り回路を利用することもできる。
【０００６】
ノイズ低減の他の従来方式としては、電源Ｖｄｄとグランド間に複数のＭＯＳトランジスタ（論理素子）を並列配置した構成の出力バッファ回路において、電源と各ＭＯＳトランジスタ間に値の異なる抵抗を直列に設けることで、各ＭＯＳトランジスタの動作タイミングをずらし、電源電流の急激な変化を抑え、結果的にノイズを低減させるものがある（例えば、特許文献２参照）。
【０００７】
【特許文献１】特開平１１−２９６２６８号公報
【特許文献２】特開平１０−１０７６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１のノイズ低減方式では、電源ラインの電流変化を高速に検出する高価な検出回路を必要とする。また、この回路による検出からノイズ低減用論理回路が動作するまでの遅れを小さくできないため、ノイズ低減効果に問題がある。
【０００９】
特許文献２のノイズ低減方式では、出力バッファ回路など、論理素子間に動作タイミングのずれが許される回路にしか適用できない。すなわち、高周波出力を得る周波数シンセサイザなど、ディジタル処理装置を構成する多数の回路要素の互いの動作タイミングがシビアになるものには適用できない。また、ノイズ低減対象となる回路要素は、特別な回路設計を必要とするし、回路の複雑化とコストアップを招く。
【００１０】
本発明の目的は、ノイズ低減を確実、容易にするディジタル処理装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記の課題を解決するための本発明は、以下の方式を特徴とする。
【００１２】
（１）ディジタル信号処理回路によって所期の機能を構成するディジタル処理装置において、
前記ディジタル信号処理回路のうち、多数の論理回路要素がほぼ同時にオン／オフ動作する信号処理回路と同等のオン／オフ動作となる構成にしたダミー回路と、
前記信号処理回路のオン／オフドライブ信号と逆のオン／オフドライブ信号で前記ダミー回路をオン／オフ動作させるドライブ回路と、を備えたことを特徴とする。
【００１３】
（２）ディジタル信号処理回路で位相比較演算してＰＬＬを構成するディジタル処理装置において、
前記ディジタル信号処理回路のうち、多数の論理回路要素がほぼ同時にオン／オフ動作する信号処理回路と同等のオン／オフ動作となる構成にしたダミー回路と、
前記信号処理回路のオン／オフドライブ信号と逆のオン／オフドライブ信号で前記ダミー回路をオン／オフ動作させるドライブ回路と、を備えたことを特徴とする。
【００１４】
（３）ディジタル信号処理回路で位相比較演算を行うＰＬＬによって周波数シンセサイザを構成するディジタル処理装置において、
前記ディジタル信号処理回路のうち、多数の論理回路要素がほぼ同時にオン／オフ動作する信号処理回路と同等のオン／オフ動作となる構成にしたダミー回路と、
前記信号処理回路のオン／オフドライブ信号と逆のオン／オフドライブ信号で前記ダミー回路をオン／オフ動作させるドライブ回路と、を備えたことを特徴とする。
【００１５】
（４）前記周波数シンセサイザは、
供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部からの周波数信号を電圧制御発振部の設定周波数に応じて１／Ｎ（Ｎは整数）に分周する分周手段の後段に設けられ、
前記電圧制御発振部の出力周波数の１／Ｎに相当する周波数の正弦波信号を基準クロック信号に基づいてサンプリングしてそのサンプリング値をディジタル信号として出力するアナログ／ディジタル変換部と、
このアナログ／ディジタル変換部からの出力信号に対応する周波数信号に対して、周波数がω0／２πの正弦波信号のディジタル信号による直交検波を行い、当該周波数信号の周波数とω0／２πとの周波数差に相当する周波数で回転する回転ベクトルを複素表示したときの実数部分及び虚数部分を取り出す回転ベクトル取り出し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記回転ベクトルの周波数を計算するパラメータ出力部と、
前記回転ベクトルの周波数と前記パラメータ出力部にて計算された周波数との差分を取り出す周波数差取り出し手段と、
前記周波数差取り出し手段により取り出された周波数差に相当する電圧信号を前記電圧制御発振部に帰還する手段とを備えことを特徴とする。
【００１６】
（５）前記ダミー回路は、前記信号処理回路と等価な充放電電流を発生する外付けバッファ回路としたことを特徴とする。
【発明の効果】
【００１７】
以上のとおり、本発明によれば、ディジタル信号処理回路によって所期の機能を構成するディジタル処理装置において、ディジタル信号処理回路のうち、多数の論理回路要素がほぼ同時にオン／オフ動作する信号処理回路と同等のオン／オフ動作となり、かつ信号処理回路のオン／オフ動作と逆のオン／オフ動作させることでノイズを低減するようにしたため、ノイズ低減を確実、容易にする効果がある。
【発明を実施するための最良の形態】
【００１８】
（実施形態１）
図１は、本発明の実施形態を示す周波数シンセサイザの機能ブロック図である。この周波数シンセサイザは、新規な原理に基づいて動作するものであるが、本実施の形態の主要部は、この種の周波数シンセサイザに適用することに限らないことから、周波数シンセサイザ自体の動作については後述の実施の形態にて一括して説明することとし、ここでは、ノイズ低減部１１５Ｄの作用に関する部分を中心に述べる。
【００１９】
この周波数シンセサイザはＰＬＬ回路を形成し、電圧制御発振器１１１の発振出力を分周器１１２により１／Ｎに分周し、この分周した分周出力をローパスフィルタ１１３を通した後、Ａ／Ｄ変換器１１４により１２ビットなどのディジタル信号に変換する。そしてこのディジタル出力を第１のディジタル処理回路１１５Ａにて、電圧制御発振器１１１の発振出力の周波数と設定周波数との差に応じた量が演算され、更にローバスフィルタ１１５Ｂを通した後、更に第２のディジタル処理回路１１５Ｃにて処理を行い、その結果をＤ／Ａ変換器を介して電圧制御発振器１１１に戻すようにしている。
電圧制御発振器１１１の出力周波数が安定したときにはＡ／Ｄ変換器１１４からは例えば４ＭＨｚ付近の正弦波信号に対応する信号が取り出され、第１のディジタル処理回路１１５Ａでは、前記正弦波信号を４ＭＨｚの正弦波信号により直交検波して両信号の周波数差で回転するベクトルを取り出し、更にそのベクトルの回転速度と設定周波数時における同様のベクトルの回転速度との差分を取り出すなどの処理が行われる。
また第２のディジタル処理回路１１５Ｃでは、前記差分についてより細かな値を求める処理が行われ、その差分をループフィルタで積分してその積分値をＤ／Ａ変換器１１６に出力している。なお図１では省略されているが、実際には電圧制御発振器１１１に設定出力周波数付近の周波数に対応する直流電圧を周波数引き込み用の直流電圧として供給することが必要である。このような一連のディジタル処理は、例えばディジタル処理デバイス１１５例えばＦＰＧＡ（Field  Programmable  Gate  Alley）にて行われ、その詳細は後述する。
【００２０】
以上のＰＬＬ方式になる周波数シンセサイザにおいて、ディジタル処理デバイス１１５は、多くのディジタル回路要素が高密度実装されており、そのうちローパスフィルタ１１５Ｂは多くの回路要素で構成され、且つ同時スイッチングするトランジスタ数が多く、この部分の同時スイッチング動作がノイズ発生源になることが予想される。
【００２１】
このノイズ低減手段として、本実施形態では、ローパスフィルタ１１５Ｂのオン／オフ動作と逆のオン／オフ動作（相補動作）を行うノイズ低減部１１５Ｄを設ける。このノイズ低減部１１５Ｄは、ディジタル処理デバイス１１５内にその余り回路要素を利用して構成する。
【００２２】
このノイズ低減部１１５Ｄによるノイズ低減動作を図２を参照して原理的に説明する。同図の（ａ）において、ローパスフィルタ１１５Ｂを構成する処理回路は、多数の乗算回路と遅延回路などの回路要素で構成され、その１つを代表して等価回路で示すと、電源ラインとグランドライン間に、ＮＰＮトランジスタとＰＮＰトランジスタの直列接続で構成され、スイッチ出力端に配線容量や浮遊容量が介挿され、入力ディジタル信号によって多数の論理回路要素がほぼ同時にオン／オフドライブされる。
【００２３】
これに対して、ノイズ低減部１１５Ｄは、ローパスフィルタ１１５Ｂと同等の多数の倫理回路要素で同等のオン／オフ動作になる構成としたダミーローパスフィルタ１１５Ｄａと、入力ディジタル信号の符号反転出力でダミーローパスフィルタ１１５Ｄａをオン／オフドライブする論理インバータ１１５Ｄｂで構成する。
【００２４】
このようなノイズ低減部１１５Ｄを設けることで、ノイズを低減する。すなわち、ローパスフィルタ１１５Ｂのオン／オフ動作で電源ラインから容量成分への充電電流、または容量成分からグランドラインへの放電電流が流れる。これら電流は、図２の（ｂ）に示すように、電源ラインまたはグランドラインを通して、またはこれらラインからの誘導電流で他の回路要素側にノイズとして現れるのを、ノイズ低減部１１５Ｄから電源ラインまたはグランドラインに流れる電流と逆位相の電流を流すことで、ノイズを打ち消し（相殺し）、結果的にノイズを低減することができる。このノイズ低減動作は、実験により確認した。
【００２５】
本実施形態によれば、ローパスフィルタ１１５Ｂで発生するノイズ電流とほぼ同時にノイズ低減部１１５Ｄでノイズ低減電流を発生することができ、特許文献１のノイズ低減方式のように、電源ラインの電流変化を高速に検出する高価な検出回路を増設することを不要にし、さらに動作タイミングの遅れを少なくして確実なノイズ低減ができる。
【００２６】
また、ノイズ低減部１１５Ｄは、ディジタル処理デバイス１１５内にその余り回路要素を利用して、ローパスフィルタ１１５Ｂに近接配置すること、つまりノイズ発生源に近接した位置でノイズを相殺させることで、確実なノイズ低減ができる。
【００２７】
また、本実施形態によれば、ノイズ低減部１１５Ｄは、ローパスフィルタ１１５Ｂの論理動作には直接に影響を与えるものでないため、高周波出力を得る周波数シンセサイザなど、ディジタル処理装置を構成する多数の回路要素の互いの動作タイミングがシビアになるものに適用して確実にノイズ低減ができる。
【００２８】
（実施形態２）
図３は、本発明の実施形態を示す周波数シンセサイザの機能ブロック図である。同図が図１と異なる部分は、ダミーローパスフィルタ１１５Ｄａに代えて、ディジタル処理デバイス１１５の外部にバッファ回路１１７を設けた点にある。
【００２９】
バッファ回路１１７は、論理インバータ１１７ａとＣＲ積分回路１１７ｂで構成する。論理インバータ１１７ａは、ディジタル処理デバイス１１５内の論理素子、またはこの論理素子の出力を入力とする外付けバッファ素子とし、ローパスフィルタ１１５Ｂの入力ディジタル信号の反転出力を得る。この出力は、デジタル信号処理をｓｉｇｎｅｄで扱った場合には符号ｂｉｔにすることでフィルタの同時スイッチングが最大となるタイミングを得ることができる。ＣＲ積分回路１１７ｂは、ディジタル処理デバイス１１５の電源ラインとグランドライン間に抵抗ＲとコンデンサＣの直列接続で設ける。
【００３０】
この構成になるバッファ回路１１７は、実施形態１と同様に、ローパスフィルタ１１５Ｂの動作による電源ラインとグランドラインに流れる電流と逆の電流をＣＲ積分回路１１７ｂに流し、ノイズ低減を得ることができる。
【００３１】
なお、ＣＲ積分回路１１７ｂは、集中定数回路に限られるものでなく、多数の抵抗とコンデンサを使った分布定数回路に構成することでもよい。
【００３２】
（実施形態３）
本実施形態では、先の実施の形態１，２の周波数シンセサイザに関する動作も含めて説明する。先ず図４を参照しながら周波数シンセサイザの動作原理について概略的に説明する。図４中、１は、電圧制御発振部である電圧制御発振器であり、電圧出力部１１から第１の加算部１２を経て供給電圧に応じた周波数の矩形波である周波数信号を出力する。電圧制御発振器１からの周波数信号は分周手段２にて１／Ｎ（Ｎは整数）に分周され、更に正弦波に変換され、ディジタル信号に変換されるのであるが、ここでは回転ベクトル取り出し手段２０により、前記周波数信号の周波数に応じた周波数（速度）で回転する回転ベクトルが取り出されるという説明にとどめる。
【００３３】
回転ベクトル取り出し手段２０の後段の周波数差取り出し手段３０は、前記回転ベクトルの周波数と、電圧制御発振器１の出力周波数が設定周波数になったときの回転ベクトルの周波数ｆｒとの差を取り出す。周波数差を取り出す手法としては、例えば電圧制御発振器１の出力周波数が設定周波数になったときに回転ベクトル取り出し手段２０にて取り出される回転ベクトルの回転方向とは逆方向に周波数ｆｒで回転する逆回転ベクトルを作成し、前記回転ベクトルと逆回転ベクトルとを乗算してその周波数差を取り出す手法が挙げられる。
【００３４】
また、逆回転ベクトルで回転ベクトルの周波数をある程度落としておいて、残りの周波数差分を例えば回転ベクトルの速度を近似式で検出するようにしてもよい。このような例をより具体化した例を挙げると、回転ベクトルの周波数をｆｒに一致させる調整（周波数差取り出し手段３０により周波数差を取り出す調整工程）を、粗調整と微調整とに分ける。そして粗調整のための周波数刻みｆａの整数倍の周波数のうち、電圧制御発振器１の出力周波数が設定値になったときの前記回転ベクトルの周波数に最も近い周波数ｎ・ｆａ（ｎは整数）を予め計算して、周波数ｎ・ｆａで逆回転する逆回転ベクトルを前記回転ベクトルに乗算して、前記回転ベクトルの周波数から逆回転ベクトルの周波数を差し引いた周波数の微速回転ベクトルを取り出す。そして前記周波数刻みｆａよりも小さい微調整のための周波数刻みｆｂの整数倍のうち、ｆｒと前記周波数ｎ・ｆａとの差に最も近い周波数ｍ・ｆｂ（ｍは整数）とを計算し、前記微速回転ベクトルの周波数と周波数ｍ・ｆｂとの差を取り出し、こうして回転ベクトル取り出し手段により得られた回転ベクトルの周波数とｆｒとの差が求められる。
【００３５】
以上の一連の計算は、図示しないパラメータ出力部にて計算される。なおこのように周波数差を取り出す調整工程を粗調整と微調整とに分ける場合には、回転ベクトルの周波数がｆｒに近付いてきたときに正確な周波数差を得ることができる利点や、周波数の検出の演算が簡単になるという利点などがある。この点は後述の図５の具体例により明らかにされる。
【００３６】
そして周波数差取り出し手段３０により取り出された周波数差に対応する電圧はループフィルタ４０から電圧制御発振器１の入力側に負帰還され、この電圧分だけ電圧制御発振器１の入力電圧が差し引かれる。なおループフィルタ４０は積分回路としても機能している。したがって、図４のループはＰＬＬを形成しており、前記周波数差がゼロになったときにＰＬＬがロックされ、電圧制御発振器１の出力周波数が設定周波数にロックされることになる。
【００３７】
即ち、電圧制御発振器１のスタート時には入力電圧が例えば時間に対して直線的に上昇し、それに伴って出力周波数が上昇し、回転ベクトル取り出し手段２０にて取り出された回転ベクトルの周波数が高くなっていく。そして、この周波数がＰＬＬの制御範囲に入ってくると、予め計算された、電圧制御発振器１の出力周波数が設定周波数になったときの回転ベクトルの周波数ｆｒと回転ベクトルの周波数との差が小さくなってくる。この結果、当該差の積分値も小さくなっていくのでフィードバック量が少なくなっていき、電圧制御発振器１の出力周波数の上昇が抑えられ、前記周波数差がゼロに収束しようとし、つまりその積分値が一定になろうとし、この結果電圧制御発振器１の出力周波数は、設定周波数に収束しようとする。こうしてＰＬＬがロックされると、電圧制御発振器１の出力周波数が設定周波数にロックされることになる。
【００３８】
実際には、設定周波数の大きさに応じて分周比を選択すればよいことから、回転ベクトルという発想を取り入れることにより、このように１段のＰＬＬでありながら、広い周波数帯域に亘って細かな周波数設定を行うことができるのである。
【００３９】
以上の原理的な説明における周波数シンセサイザを具体化した例を図５以降にて説明する。電圧出力部１１は、出力電圧が例えば時間の経過と共に直線的に所定の電圧まで上昇するように構成されている。所定の電圧とは、電圧制御発振器１から得ようとする設定周波数に応じた電圧に近い電圧であり、後述のパラメータ出力部により指定される。
【００４０】
電圧制御発振器１の後段に設けられた手段について順番に説明すると、２は例えばプログラマブルカウンタからなる分周器であり、この分周器２の分周比Ｎ（Ｎは整数）は後述のパラメータ出力部により決定される。分周器２の後段には、分周器２からの周波数信号である矩形波信号を正弦波信号に変換するための手段としてローパスフィルタ２１が設けられている。  
３はＡ／Ｄ（アナログ／ディジタル）変換器であり、ローパスフィルタ２１からの周波数信号である正弦波信号を基準クロック発生部３１からのクロック信号によりサンプリングしてそのサンプリング値をディジタル信号として出力する。基準クロック発生部３１は、前記周波数信号をサンプリングするために周波数の安定性が極めて高い周波数信号であるクロック信号を出力する。
【００４１】
Ａ／Ｄ変換器３で得られるディジタル信号で特定される高周波信号は基本波の他に高調波も含まれている。即ち高調波ひずみを有する正弦波をサンプリングする場合、その高調波成分が折り返しの影響を受けて、場合によっては周波数スペクトルにおける周波数軸上で基本波周波数と高調波の周波数とが重なる場合が想定される。そこでこのような重なりを避けて、電圧制御発振器１の出力周波数に正確に対応する回転ベクトルを後で取り出す必要がある。
【００４２】
一般に周波数ｆ１の正弦波信号を周波数ｆｓのクロック信号でサンプリングした場合、その取り込み結果の周波数ｆ２は（１）式で表される。ただしmod（）はmodulo関数を表している。
【００４３】
ｆ２＝｜mod（ｆ１＋ｆｓ／２，ｆｓ）−ｆｓ／２｜  ……（１）
この取り込み結果において、基本波周波数に対してｎ次の高調波の周波数はｎ×（基本波周波数）として表されるので、これをｆ２と置いて上記の（１）式に代入すれば、高調波がどのような周波数として取り込まれるかを計算することができる。この計算を用いることにより基本波の周波数と高調波の周波数とが重ならないように、分周器２からの高周波信号の周波数ｆｃとサンプリング周波数（クロック信号の周波数）ｆｓとを設定することができ、例えば回転ベクトルが停止するときのｆｃが３６ＭＨzとなるように分周比Ｎを設定し、ｆｓを４０ＭＨｚに設定する。この場合、Ａ／Ｄ変換器３からのディジタル信号である出力信号で特定される周波数信号の基本波は４ＭＨｚの正弦波となる。なおｆｃ／ｆｓを９／１０にすれば、基本波の周波数と高調波の周波数とが重ならないが、ｆｃ／ｆｓはこの値に限られるものではない。
【００４４】
Ａ／Ｄ変換器３の後段には、キャリアリムーブ４が設けられている。このキャリアリムーブ４は、Ａ／Ｄ変換器３からのディジタル信号により特定される正弦波信号に対して周波数がω0ｔ／２π（角速度がω0ｔ）の正弦波信号により直交検波を行い、Ａ／Ｄ変換器３のディジタル信号により特定される周波数信号の周波数と検波に用いる正弦波信号の周波数との差の周波数で回転する回転ベクトルを取り出す手段、より詳しくはこの回転ベクトルを複素表示したときの実数部分及び虚数部分を取り出す手段に相当する。
【００４５】
キャリアリムーブ４に関して詳述すると、キャリアリムーブ４は、図６に示すように前記正弦波信号に対してcos（ω0ｔ）を掛け算する掛け算部４１ａと前記正弦波信号に対して−sin（ω0ｔ）を掛け算する掛け算部４１ｂと、掛け算部４１ａ、４１ｂの後段に夫々設けられたローパスフィルタ４２ａ及び４２ｂと、を備えている。従ってＡ／Ｄ変換器３で得られた正弦波信号をＡcos（ω0ｔ＋θ）としたとき、掛け算部４１ａの出力及び掛け算部４１ｂの出力は夫々（２）式及び（３）式により表される。
【００４６】
Ａcos（ω0ｔ＋θ）・cos（ω0ｔ）
＝１／２・Ａcosθ＋１／２｛cos（２ω0ｔ）・cosθ＋sin（２ω0ｔ）・sinθ｝……（２）
Ａcos（ω0ｔ＋θ）・−sin（ω0ｔ）
＝１／２・Ａsinθ−１／２｛sin（２ω0ｔ）・cosθ＋cos（２ω0ｔ）・sinθ｝……（３）
そこで掛け算部４１ａの出力及び掛け算部４１ｂの出力を夫々ローパスフィルタ４２ａ及び４２ｂを通すことにより、２ω0ｔの周波数信号は除去されるので、結局ローパスフィルタ４２ａ、４２ｂからは夫々１／２・Ａcosθと１／２・Ａsinθとが取り出される。ローパスフィルタ４２ａ、４２ｂにおける実際のディジタル処理は、掛け算部４１ａ、４１ｂから出力される時系列データについて連続する複数個のデータ例えば６個のデータの移動平均を演算している。
【００４７】
以上のことは、Ａ／Ｄ変換器３で得られた正弦波信号の周波数と直交検波に用いる正弦波信号の周波数が等しいときには、出力に時間関数が含まれないので、キャリアリムーブ４にて得られる回転ベクトルは停止していることになる。一方Ａcos（ω0ｔ＋θ）で表される正弦波信号の周波数が変化すると、Ａcos（ω0ｔ＋θ）はＡcos（ω0ｔ＋θ＋ω1ｔ）となる。従って１／２・Ａcosθは１／２・Ａcos（θ＋ω1ｔ）となり、１／２・Ａsinθは１／２・Ａsin（θ＋ω1ｔ）となる。即ち、ローパスフィルタ４２ａ、４２ｂから得られた出力は、正弦波信号［Ａcos（ω0ｔ＋θ）］の周波数の変化分（ω1ｔ）に対応する信号、つまりＡ／Ｄ変換器３で得られた正弦波信号の周波数と直交検波に用いた正弦波信号の周波数との差分（ω1ｔ／２π）の速度で回転するベクトルを複素表示したときの実数部分（Ｉ）及び虚数部分（Ｑ）である。なお、この明細書では周波数と角速度とを使い分ける意義はないことから、両者を混在して用いることがある。
【００４８】
図７はこの回転ベクトルＶを表した図であり、この回転ベクトルＶは長さがＡであり、回転速度がω1ｔ（＝φ）である（周波数がω1ｔ／２π）。この例では直交検波に用いた周波数は４ＭＨｚであり、Ａ／Ｄ変換器３で得られた正弦波信号の周波数が４ＭＨｚであれば回転ベクトルの回転速度はゼロであるが、４ＭＨｚからずれていれば、そのずれた周波数差に応じた周波数（回転速度）で回転することになる。
【００４９】
キャリアリムーブ４の後段には、逆回転ベクトル乗算部５が設けられている。この逆回転ベクトル乗算部５は、キャリアリムーブ４にて得られた回転ベクトルＶに対して、パラメータ出力部６にて作成された逆回転ベクトルＶ’を乗算するものである。この乗算は、直感的な表現を使えば回転ベクトルＶの速度を逆回転ベクトルＶ’の速度分だけ減速することになり、言い換えれば、回転ベクトルＶの周波数と逆回転ベクトルＶ’の周波数との差で回転する回転ベクトルを得ることになる。
【００５０】
逆回転ベクトル乗算部５における演算について説明すると、キャリアリムーブ４及び逆回転ベクトル乗算部５は、コンピュータの演算により実行されるものであり、その演算のサンプリングにおいてあるタイミングのサンプリング例えばｎ回目の回転ベクトルＶのサンプリング値がＩ（ｎ）＋ｊＱ（ｎ）であったとすると、ｎ回目の逆回転ベクトルＶ’のサンプリング値はＩ’（ｎ）＋ｊＱ’（ｎ）である。両ベクトルを乗算したベクトルＩ＋ｊＱは、｛Ｉ（ｎ）＋ｊＱ（ｎ）｝×｛Ｉ’（ｎ）＋ｊＱ’（ｎ）｝となる。この式を整理すると、（４）式となる。
Ｉ＋ｊＱ＝｛Ｉ(ｎ)・Ｉ’(ｎ)−Ｑ(ｎ)・Ｑ’(ｎ)｝＋ｊ｛Ｉ(ｎ)・Ｑ’(ｎ)＋Ｉ’(ｎ)・Ｑ(ｎ)｝    ……（４）
図８は、逆回転ベクトル乗算部５の構成を示しており、（４）式の演算を行っている。  逆回転ベクトルＶ’を発生するとは、実際には複素平面上におけるベクトルが逆回転するように当該ベクトルの実数部分及び虚数部分の値つまり逆回転ベクトルＶ’の位相をφ’とすると、cosφ’とsinφ’との値を発生させることである。図９は、ベクトルのcosφ’とsinφ’との組がベクトルの回転方向に沿って順番に配列されたＩ／Ｑテーブル６０を示しており、パラメータ出力部６は、この例では前記Ｉ／Ｑテーブル６０を備えていて、指示された電圧制御発振器１の設定周波数に応じて決定されるインクリメント数またはデクリメント数でＩ／Ｑテーブル６０のアドレスを読み出し、逆回転ベクトル乗算部５に出力している。例えばインクリメント数を２にして１個おきにアドレスを読み出すと、ベクトルの速度が倍速になる。インクリメントして読み出すかデクリメントして読み出すかは、キャリアリムーブ４にて取り出された回転ベクトルＶの回転方向により決めることができる。こうして回転ベクトルＶに対して逆回転する逆回転ベクトルＶ’を生成することができる。なお、図９のＩ／Ｑテーブル６０は、本実施形態の理解を容易にするために模式的に作成されたものであり、実際のテーブルの好ましい作成例を挙げたものではない。
【００５１】
図５におけるここまでのブロックについて、具体的な一連の演算に関して述べておく。電圧制御発振器１の出力周波数をｆvcoとすると、分周器２にて分周された周波数はｆvco／Ｎとなる。Ａ／Ｄ変換部３では、周波数がｆｓのクロック信号によりサンプリングされるため、Ａ／Ｄ変換部３にて得られたディジタル信号により特定される周波数信号の周波数は、ｆｓ−（ｆvco／Ｎ）となる。この例ではｆｓは４０ＭＨｚであるから、４０ＭＨｚ−（ｆvco／Ｎ）となる。そしてキャリアリムーブ４における検波に用いられる正弦波信号の周波数（ω0ｔ／２π）は４ＭＨｚとしているので、キャリアリムーブ４から取り出される回転ベクトルＶの周波数は、４０ＭＨｚ−（ｆvco／Ｎ）−４ＭＨｚとなる。
【００５２】
ここで、電圧制御発振器１の出力周波数ｆvcoが設定周波数になったときに回転ベクトルＶの周波数と前記周波数ｆｒとの周波数差がゼロになるように制御される。もし（ｆvco／Ｎ）が３６ＭＨｚであれば、回転ベクトルＶは停止しているので（周波数がゼロであるので）、この場合は、逆回転ベクトルＶ’の周波数をゼロに設定することで、ＰＬＬがロックされ、電圧制御発振器１の出力周波数ｆvcoが設定周波数になる。しかしこのようなケースは１点しかないので、実際にはキャリアリムーブ４から取り出される回転ベクトルＶはある速度で回転している。このため、回転ベクトルＶを止めるための逆回転ベクトルＶ’を発生させることが必要になるのであるが、一連の計算はソフトウエアで行われることから、逆回転ベクトルＶ’を発生させるためのデータを格納するメモリ容量はできるだけ小さくしたいというのが、設計上の要請である。
【００５３】
この観点からすると、電圧制御発振器１の設定周波数をｆsetとすると、ｆset／Ｎができる限り３６ＭＨｚに近い方が好ましく、この例では、パラメータ出力部６において、ユーザにより設定された所望の設定周波数ｆsetに対し、ｆset／Ｎが３６ＭＨｚに最も近くなる整数を演算し、その整数を分周器２の分周比Ｎとしている。こうすることによってキャリアリムーブ４から取り出された回転ベクトルＶを止めるための逆回転ベクトルＶ｀の周波数は、４ＭＨｚよりも小さい値になり、逆回転ベクトルＶ’を発生させるためのデータ量が少なくて済む。
【００５４】
ここで周波数の具体例を挙げると、電圧制御発振器１の設定周波数ｆsetを例えば５２０．０００１ＭＨｚとすると、分周比Ｎは、例えばｆset／３６ＭＨｚに最も近い整数であるとした場合、Ｎ＝１４となる。この場合、電圧制御発振器の出力周波数が設定周波数ｆsetであるときの分周後の周波数は、ｆset／１４＝３７．１４２８６４２８５７１４３ＭＨｚである。既述のように分周後の周波数が３６ＭＨｚのときに、Ａ／Ｄ変換部３にて得られるディジタル値により特定される周波数信号の周波数は、４０ＭＨｚ−３６ＭＨｚ＝４ＭＨｚであり、４ＭＨｚの正弦波信号で直交検波を行うキャリアリムーブ４を通して得られる回転ベクトルＶの周波数は４ＭＨｚ−４ＭＨｚ＝０、つまり回転ベクトルＶは停止することになる。従ってｆset／１４＝３７．１４２８６４２８５７１４３ＭＨｚの周波数信号がＡ／Ｄ変換部３にてディジタル化され、その周波数信号がキャリアリムーブ４に入力されて得られる回転ベクトルＶの周波数は、３７．１４２８６４２８５７１４３ＭＨｚ−３６ＭＨｚ＝１．１４２８６４２８５７１４３ＭＨｚとなる。  
このような演算は、周波数シンセサイザに対して設定周波数を入力することにより、電圧制御発振器１を動作させる以前にパラメータ出力部６にて行われる。またパラメータ出力部６は、図示しないメモリを参照して、設定周波数に近い周波数が得られる電圧値を選択し、これにより電圧出力部１１の出力電圧がその電圧値に向かって上昇することになる。そして分周比Ｎを１４に設定し、また逆回転ベクトルＶ’の周波数を１．１４２８６４２８５７１４３ＭＨｚに設定すればＡ／Ｄ変換部３にて得られる周波数信号の周波数が１．１４２８６４２８５７１４３ＭＨｚとなるまで、電圧制御発振器１の出力周波数ｆvcoが上昇し、やがて回転ベクトルＶの周波数と逆回転ベクトルＶ’の周波数とが一致したときにＰＬＬがロックされ、ｆvcoがｆsetに収束する。  
図１０は、回転ベクトルＶが逆回転ベクトルＶ’により逆回し処理が行われて停止した状態をイメージ的に示す図である。
【００５５】
ところで上述の動作は、逆回転ベクトルＶ’だけに頼って回転ベクトルＶを止める方式の場合の動作であり、この場合には、逆回転ベクトル乗算部５で得られた回転ベクトルの周波数に対応する信号をループフィルタ８に入力すればよい。しかしながら、このような構成では逆回転ベクトルＶ’を発生させるためのデータ量がかなり多くなってしまう。このため図５に示す実施の形態では、逆回転ベクトルＶ’により回転ベクトルＶの周波数をある程度まで減速し、残りの減速を後段の位相の時間差検出部７１、加算部７２及び位相差の累積加算部７３の動作に任せている。言い換えれば、逆回転ベクトル乗算部５では回転ベクトルＶの周波数の粗調整を行い、後段部位において回転ベクトルＶの微調整を行うことで、回転ベクトルＶを停止させている。
【００５６】
回転ベクトルＶの周波数の粗調整を行う逆回転ベクトルＶ’の周波数は、例えば１５２．５８７８９０６２５Ｈｚ刻みで設定できるようになっている。その理由は、４０ＭＨｚにてデータをサンプリングする場合、逆回転ベクトルＶ’の位相のポイント数を２の18乗に設定すると、４０ＭＨｚ／２の18乗＝１５２．５８７８９０６２５Ｈｚとなるからである。つまりパラメータ出力部６では、最小租調周波数（周波数刻みｆａ）が１５２．５８７８９０６２５Ｈｚであり、上記の回転ベクトルＶの周波数である１１４２８６４．２８５７１４３Ｈｚ（１．１４２８６４２８５７１４３ＭＨｚ）に対して周波数刻みｆａを何倍したら最も近くなるかを計算する。
【００５７】
１１４２８６４．２８５７１４３Ｈｚ／１５２．５８７８９０６２５Ｈｚに最も近い整数は７４９０であり、パラメータ出力部６はこの整数を求めることにより、電圧制御発振部１の出力周波数が設定値になったときの前記回転ベクトルＶの周波数に最も近い周波数ｎ・ｆａ（ｎは整数）＝７４９０・１５２．５８７８９０６２５Ｈｚ＝１１４２８８３．３００７８１２５Ｈｚを求める。
【００５８】
そしてパラメータ出力部６は、次の計算を行う。先ず回転ベクトルＶの周波数から、逆回転ベクトルＶ’により調整される周波数を差し引き、１４２８６４．２８５７１４３Ｈｚ−１１４２８８３．３００７８１２５Ｈｚ＝１９．０１５０６６９６６４１４５Ｈｚを求める。
【００５９】
更に粗調整用の前記周波数刻みｆａよりも小さい微調整のための周波数刻みｆｂこの例では周波数刻み１Ｈｚの整数倍のうち、電圧制御発振部１の出力周波数が設定値になったときの前記回転ベクトルＶの周波数と前記周波数ｎ・ｆａとの差である１９．０１５０６６９６６４１４５Ｈｚに最も近い周波数ｍ・ｆｂ（ｍは整数）を計算する。この場合、ｆｂは１Ｈｚであるから、ｍは１９となり、１９Ｈｚ分の調整が逆回転ベクトル乗算部５の後段の部分により行われることになる。
【００６０】
図５に戻って、７１は位相の時間差検出部、７２は第２の加算部、７３は位相差の累積加算部、８はループフィルタ、８０はＤ／Ａ（ディジタル／アナログ）変換部である。  
回転ベクトルＶの回転は逆回転ベクトルＶ’により減速されているので、回転ベクトルＶの周波数（速度）を簡単な近似式で求めることができる。図１１に示すように複素平面上において、（ｎ−１）番目のサンプリングにより求めた回転ベクトルＶ（ｎ−１）とｎ番目のサンプリングにより求めた回転ベクトルＶ（ｎ）＝Ｖ（ｎ−１）＋ΔＶとのなす角度Δφ、即ち両サンプリング時の回転ベクトルＶの位相差Δφは、回転ベクトルＶの周波数がサンプリング周波数よりも十分に小さくかつθ＝ｓｉｎθとみなせる程度であれば、ΔＶの長さとみなすことができる。
【００６１】
ΔＶを求める近似式について説明すると、先ず位相差Δφは（５）式で表される。なおimagは虚数部分、conj｛Ｖ（ｎ）｝はＶ（ｎ）の共役ベクトル、Ｋは常数である。
【００６２】
Δφ＝Ｋ・imag［ΔＶ・conj｛Ｖ（ｎ）｝］    ……（５）  
ここで、Ｉ値（回転ベクトルＶの実数部分）及びＱ値（回転ベクトルＶの虚数部分）についてｎ番目のサンプリングに対応する値を夫々Ｉ（ｎ）及びＱ（ｎ）とすれば、ΔＶ及びconj｛Ｖ（ｎ）｝は複素表示すると夫々（６）式及び（７）式で表される。
【００６３】
ΔＶ＝ΔＩ＋ｊΔＱ                      ……（６）
conj｛Ｖ（ｎ）｝＝Ｉ（ｎ）−ｊＱ（ｎ）  ……（７）        
ただし、ΔＩはＩ（ｎ）−Ｉ（ｎ−１）であり、ΔＱはＱ（ｎ）−Ｑ（ｎ−１）である。（６）式及び（７）式を（５）式に代入して整理すると、Δφは（８）式で表されることになる。
【００６４】
Δφ＝ΔＱ・Ｉ（ｎ）−ΔＩ・Ｑ（ｎ）      ……（８）
前記位相の時間差検出部７１は、このように近似式を用いてΔφを求める機能を備えている。このΔφは、逆回転ベクトル乗算部５にて減速された回転ベクトルＶの周波数に対応する値であるから、位相の時間差検出部７１は、減速された回転ベクトルＶの周波数を出力する手段（微速ベクトル検出手段）であるといえる。
【００６５】
なお回転ベクトルＶ（ｎ−１）とＶ（ｎ）とが求まればこの間の角度Δφを求める手法は種々の数学的手法を使うことができ、その一例として（５）式の近似式を挙げたに過ぎない。その数式としてはＶ（ｎ）とＶ（ｎ−１）の各終点を結ぶ線の中点と原点とを結ぶベクトルＶOである｛Ｖ（ｎ）＋Ｖ（ｎ−１）｝／２を用い、（５）式においてＶ（ｎ）に代えてこのベクトルＶOを代入してもよい。このような（５）式が近似できる理由は、ＶOとΔＶとが直交しているとみなすことができ、このためΔＶの長さは、ＶOを実軸と見たてたときのΔＶの虚数値に相当すると取り扱えることができるからである。
【００６６】
一方パラメータ出力部６は、回転ベクトルＶの周波数微調整分である１９Ｈｚの値を計算により求めているため、位相の時間差検出部７１にて検出された回転ベクトルＶの周波数と微調整分の１９Ｈｚとが加算部７２にて突合されて、回転ベクトルＶの周波数と微調整分の１９Ｈｚとの差分が取り出され、位相差の累積加算部７３に入力される。そして位相差の累積加算部７３からの出力値はループフィルタ８に入力される。
【００６７】
本周波数シンセサイザは、図４に示したように回転ベクトルＶを止める処理を行うが、この処理は図５の例ではいわば逆回しすることによるラフな停止処理と微速になった回転ベクトルＶを正確に止める処理とに分けており、後半の処理を位相の時間差検出部７１と加算部７２とに受け持たせていることになる。そして逆回転ベクトル乗算部５、位相の時間差検出部７１及び第２の加算部７２は、周波数差取り出し手段に相当する。
【００６８】
位相差の累積加算部７３は、図１２（ａ）に示すようにあるサンプリング時における入力値をレジスタ７３ａに保持し、次のサンプリング時にそれまで保持されていた値を出力すると共に加算部７３ｂに戻して入力値と加算し、その加算値をレジスタ７３ａに入力するように構成されている。
【００６９】
またループフィルタ８は、入力値を累積加算部８ａにて累積加算する（積分する）と共に、加算部８ｂにてその累積加算値に入力値を加算するように構成されている。入力値を加算部８ｂに入力する理由は、ループフィルタ８の出力が安定化するためである。このループフィルタ８の出力電圧は、Ｄ／Ａ変換部８０にてアナログ電圧とされて電圧出力部１１の出力電圧から当該出力電圧を差し引くように第１の加算部１２に入力される。
【００７０】
この例では、電圧制御発振部１から周波数差取り出し手段及びループフィルタ８を経て電圧制御発振部１に戻るループはＰＬＬを形成している。またＡ／Ｄ変換器３からループフィルタ８に至るまでの各部位の演算処理はソフトウエアにより行っている。
【００７１】
次に図５に示す全体の動作について図１３及び図１４に記載したタイムチャートを参照しながら説明する。なお、信号量の変化パターンについては、概略的に記載してあるが、シミュレーションにより得られた信号量の変化パターンは図１３、図１４のパターンよりも複雑なパターンになっている。今、上述の具体例で挙げたように、電圧制御発振器１の設定周波数ｆsetを例えば５２０．０００１ＭＨｚとして図示しない入力部から入力したとする。パラメータ出力部６は、電圧制御発振器１の設定周波数と供給電圧との関係を書き込んだテーブルを備えていて、このテーブルにおける５２０．０００１ＭＨｚに最も近い設定周波数を選択する。
【００７２】
また、既述のようにしてｆset／３６ＭＨｚに最も近い整数である分周比Ｎ＝１４と、設定周波数が得られるときの回転ベクトルＶの周波数を租調整量と微調整量とに分けたときの夫々の量と、を計算する。この場合、周波数の租調整量つまり逆回転ベクトルの周波数である１１４２８８３．３００７８１２５Ｈｚと第２の加算器７２に入力する微調整量である逆回し処理後の回転ベクトルの周波数１９Ｈｚとを計算する。
【００７３】
そして入力部からスタートの指示を入力すると、電圧出力部１１から設定周波数に対応する電圧を例えば時間に対して直線的に上昇するように出力する。電圧制御発振器１は電圧が供給されるので、周波数信号を出力しその周波数が上昇していく。初めのうちは電圧制御発振器１の出力周波数が低いので、Ａ／Ｄ変換部３にて取り出される周波数｛４０ＭＨｚ−（出力周波数／Ｎ）｝が大きく、このためキャリアリムーブ４にて取り出される回転ベクトルＶの周波数が負の大きな値になっており、時刻ｔ１に至るまでは、キャリアリムーブ４以降の各部の出力は負の下限レベルに維持されている。電圧制御発振器１の出力周波数がある値まで上昇すると、キャリアリムーブ４からの回転ベクトルＶの取り出し演算が有効になって回転ベクトルＶの周波数（速度）が落ち始める（図１３（ａ）参照）。
【００７４】
この説明では、４０ＭＨｚ−（出力周波数／Ｎ）の値が４ＭＨｚよりも小さいとき、つまり出力周波数／Ｎが３６ＭＨｚよりも大きいときの回転ベクトルＶの回転方向を正の方向と呼ぶとすると、負の方向に回転している回転ベクトルＶの周波数が低くなってきたということである。このとき図１３（ｂ）に示すように逆回転ベクトル乗算部５の出力である、逆回転分が加算された回転ベクトルＶの周波数も低くなってくる。したがって、図１３（ｃ）に示すように位相の時間差検出部７１の出力も小さくなり（負の速度が小さくなり）、図１４（ａ）に示すように前記出力（位相差）と周波数の微調整量とを加算した第２の加算部７２の加算値も小さくなっていく。これらの変化は図１３及び図１４では、各値が上昇に転じていることである。
【００７５】
更に、第２の加算部７２の出力つまり位相差の累積加算部７３の入力が上昇していることから、位相差の累積加算部７３の出力が時刻ｔ１に遅れた時刻ｔ２にて上昇し始める。更に電圧制御発振器１の出力周波数が上昇して、分周後の周波数が３６ＭＨｚになり、キャリアリムーブ４から取り出される回転ベクトルＶの速度が停止するタイミングとなる。ここで、租調整周波数をΔＦ（ｎ・ｆａ）とし、微調整周波数をΔｆ（ｍ・ｆｂ）とすると、キャリアリムーブ４から取り出される回転ベクトルＶの周波数が周波数の調整分ΔＦ＋Δｆよりも未だ小さく、その周波数差（第２の加算部７２の出力）が負の値であることから、回転ベクトルＶの周波数は上昇する。やがて回転ベクトルＶの周波数は時刻ｔ３にて前記周波数の調整分ΔＦ＋Δｆと同じになるが、それまでのＰＬＬの履歴により更に上昇する。
【００７６】
しかし、図１４（ｂ）に示すように位相差の累積加算部７３の出力が上昇して時刻ｔ４にて「正」に転じると、図１４（ｃ）に示すようにループフィルタ８の出力が上昇し始める。ループフィルタ８の出力が負の電圧から正の電圧になったところで電圧出力部１１からの出力電圧がループフィルタ８の出力電圧分だけ低くなって電圧制御発振器１に供給されることになるので、図１４（ｄ）に示すように電圧制御発振器１の出力周波数が低くなろうとする。このため回転ベクトルＶの速度が落ち始め、これにより第２の加算部７２の出力が小さくなろうとするので、位相差の累積加算部７３の出力が低くなろうとする。こうしてやがて位相の時間差検出部７１の出力がΔｆ（上述の具体例では１９Ｈｚ）に収束し（図１３（ｃ））、第２の加算部７２の出力、即ち周波数差取り出し手段で取り出された周波数差がゼロになる。これによりＰＬＬがロックされ、電圧制御発振器１の出力周波数が設定周波数である５２０．０００１ＭＨｚにロックされる。なおループフィルタ８はこの例では完全積分機能を持たせているため、正の直流電圧に収束することになる。また、シミュレーションでは、電圧制御発振器１の動作をスタートさせてから、ＰＬＬがロックされるに至るまでの時間はおよそ１５０ｍｓｅｃであった。
【００７７】
以上の周波数シンセサイザでは、電圧制御発振器１の出力周波数に応じた速度（周波数）で回転する回転ベクトルを取り出し、この回転ベクトルの周波数と出力周波数が設定周波数になったときの回転ベクトルの周波数との差分を取り出して電圧制御発振器１にフィードバックしてＰＬＬを形成しているので、広い周波数帯域に亘って細かな周波数設定を低ノイズで行うことができる。そして、周波数差を取り出すにあたって、粗い周波数設定で逆回転する逆回転ベクトルを用いて回転ベクトルの速度を落とし込み、その微速回転ベクトルの速度を検出してその検出値と予め計算しておいて微調整分とを付き合わせてその差分を取り出すようにしている。したがって、既述のようにデータ量を抑えかつ簡単な演算により回転ベクトルの周波数を検出することができ、従ってメモリ容量が小さくかつ演算の負荷が小さい周波数シンセサイザとすることができる。
【００７８】
なお分周比Ｎの決め方は、電圧制御発振器１の出力周波数の設定値をＮで割ったときに、Ａ／Ｄ変換部３で用いる基準クロック信号の周波数と回転ベクトル取り出し手段で用いられるω0／２πとの差に最も近い周波数となるように決めることに限定されるものではない。
【００７９】
ここで、図５に破線ブロックで示す部分をＦＰＧＡで構成する場合、逆回転ベクトル乗算部５に含まれるフィルタは、多くのデジタル回路要素で構成され、また周期性のある同時スイッチング動作が発生する回路である。
【００８０】
このノイズ低減手段として、本実施形態では、図５中に示すように、逆回転ベクトル乗算部５に含まれるフィルタとは逆のスイッチ動作を行うノイズ低減部９０を設ける。このノイズ低減部９０は、実施形態１と同様に、時間差検出部７１と同等の多数の倫理回路要素で同等のオン／オフ動作する構成としたダミーローパスフィルタ９０ａと、入力ディジタル信号の反転出力でダミーローパスフィルタ９０ａをドライブする論理インバータ９０ｂで構成し、ノイズを低減する。
【００８１】
なお、ノイズ低減部９０は、実施形態２と同様に、ＦＰＧＡの外部に、論理インバータとＣＲ積分回路で構成したバッファ回路として同等の作用効果を得ることができる。
【００８２】
また、以上までの実施形態では、ＰＬＬ方式の周波数シンセサイザに適用した場合を示すが、ディジタル処理で位相比較するＰＬＬ、さらに波形解析装置などの他のディジタル処理装置に適用して同等の作用効果を得ることができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態１を示す周波数シンセサイザの機能ブロック図。
【図２】実施形態１におけるノイズ低減動作の原理的説明図。
【図３】本発明の実施形態２を示す周波数シンセサイザの機能ブロック図。
【図４】本発明の実施形態３に係る周波数シンセサイザの基本構成図。
【図５】本発明に実施形態３に係る周波数シンセサイザの機能ブロック図。
【図６】実施形態３に用いられるキャリアリムーブを示す構成図。
【図７】キャリアリムーブにて得られる回転ベクトルを示す説明図。
【図８】逆回転ベクトル乗算部の構成を示す構成図。
【図９】パラメータ発生部において逆回転ベクトルを発生させるためのデータテーブルを示す説明図。
【図１０】キャリアリムーブで得られた回転ベクトルと逆回転ベクトルとを周波数差取り出し手段により互いに乗算する様子を示す説明図。
【図１１】前後するタイミングでサンプリングした回転ベクトルの位相差を示す説明図。
【図１２】図４における位相差の累積加算部及びループフィルタの構成図。
【図１３】実施形態３におけるキャリアリムーブ、周波数差取り出し手段及び位相の時間差検出部の各出力レベルを示すタイムチャート。
【図１４】位相差の累積加算部及びループフィルタの各入力レベルと、ループフィルタ及び電圧制御発振器の各出力レベルとを示すタイムチャート。
【図１５】従来のＰＬＬの機能ブロック図。
【符号の説明】
【００８４】
１、１１１…電圧制御発振器
１１…電圧出力部
２，１１２…分周器
３，１１４…Ａ／Ｄ変換部
３１…基準クロック発生部
４…キャリアリムーブ
５…逆回転ベクトル演算部
６…パラメータ出力部
７１…位相の時間差検出部
７３…位相差の累積加算部
８…ループフィルタ
１１５…ディジタル処理デバイス
１１５Ａ…第１のディジタル処理回路
１１５Ｂ…ローパスフィルタ
１１５Ｃ…第２のディジタル処理回路
１１５Ｄ、１１７、９０…ノイズ低減部
１１６…Ｄ／Ａ変換器
【図１】
2007295556.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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