(57)【要約】【課題】メインのメモリの管理用メモリに適し、読み出し出力が大きく、隣接ビットのビット線のノイズの影響を受けないで高速読み出しができる不揮発性半導体記憶装置の提供を目的とする。【解決手段】メモリを構成する１ビットは、複数個のメモリセル１〜４で構成され、該メモリセルは、メインのメモリのメモリセルと同一の構造を有し、隣接するビットの隣接ビット線のいずれか一方のビット線８は、読み出し時において常時非選択となる不揮発性半導体記憶装置が、メインのメモリと共に同一のプロセスにより１チィップ上に作製されて構成される。【選択図】      図１
2007172739.tif 000002
【特許請求の範囲】
【請求項１】
メインのメモリと、前記メインのメモリのオペレーション管理を行うための内部処理用コンディションデータを蓄積する管理用メモリとを有する不揮発性半導体記憶装置において、
前記管理用メモリの１ビットは、複数個のメモリセルで構成され、
前記複数個のメモリセルは、ワード線に沿って一列に配置され、ワード線及びビット線方向に所定の数だけアレイ状に展開され、
前記ワード線は、ワードドライバにより読み出し駆動され、前記ビット線は、読み出しされた出力信号を、ビット線選択トランジスタを介して読み出し回路へ伝達して読み出し動作が行われ、
前記読み出し動作時に、互いに隣接するビット間で隣のビットと隣接し合ういずれか一方のメモリセルが、読み出し動作において非選択となること特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記管理用メモリのメモリセルアレイは、前記管理用メモリとして動作する実働メモリセルエリアと、メモリとしては動作しないダミーメモリセルエリアとを有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置において、
前記メモリセルは、前記メインのメモリのメモリセルと同一の構造を有し、
前記管理用メモリは、前記メインのメモリと共に同一のプロセスにより１チィップ上に作製されて構成されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置において、前記メモリセルは、フラッシュメモリセル構造を有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリを用いた不揮発性半導体記憶装置に係り、詳しくは、同一チップ上のメインのメモリのオペレーション管理情報であるコンディションデータをＲＯＭ的に蓄積し、そのデータの高速読み出しが要求される不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
より多くの情報量を蓄積するため、メモリのビット構成は、ワード線及びビット線の交点に形成される１つのメモリセルを１ビットとしてメモリ単位を構成し、アレイ状に展開することで大容量化が図られている。不揮発性メモリの分野においては、蓄積に必要な情報量の増大に伴い、１００Ｍビット級の半導体メモリチップが実用化されるに至り、その利用方法も目的に対応して多様化、複雑化している。これらの状況から、このメインのメモリをより有効に利用するため、メモリマップのマッピング操作に必要なソフトウエア上での制御情報、冗長構成によるメモリアレイのハードウエア上での切り換え情報等、メインのメモリ動作に必要なオペレーション管理を、ユーザのメモリ操作と切り離して行う必要がある。
【０００３】
このため、メインのメモリのオペレーション管理に必要なコンディションデータは、メインのメモリとは別に設けられる管理用メモリに蓄積され、ユーザが操作できないプロテクト情報として保護される必要がある。またメモリのオペレーション管理は、ユーザの実行するジョブに先立って実行される必要があり、メインのメモリの読み出し速度に比べて高速で、且つ誤動作のない管理用メモリが要求される。
【０００４】
図４は、従来のメモリの回路ブロック図である。図４において、１ビットを構成するメモリセル１〜４は、４本のビット線５〜８とワード線１８との交点となる位置にそれぞれ形成されている。また４本のビット線５〜８は、ビット線選択トランジスタ９〜１２のソース端子にそれぞれ接続され、ビット線選択トランジスタ９〜１２のドレイン端子は、ビット線グループ選択トランジスタ１３のソース端子に接続されている。ビット線グループ選択トランジスタ１３のゲート端子とビット線選択トランジスタ９〜１２のゲート端子とは、選択線１６、１７を介してそれぞれビット選択回路に接続され、ビット線グループ選択トランジスタ１３のドレイン端子は、読み出し回路１４−１に接続されている。
【０００５】
ワード線１８は、ワードドライバ１９に接続され、ダミーワード線２０は、Ｖｓｓへ接続されている。またＶｓｓ線２１は、メモリセルのＶｓｓ線としてワード線方向にそれぞれ分岐している。ビット線間結合容量２２は、１ビットを構成するセルアレイ間の隣接するビット線の線間容量を示す。図４においては、メモリセル４つが１ビットを構成し、１本のワード線に多数個のビットを展開したメモリ構成を示している。
【０００６】
例えば読み出し回路１４−１、１４−２に接続されている２ビット分のメモリセルが、ビット選択回路１５とワードドライバ１９によりそれぞれ読み出し選択されたとする。ワードドライバ１９により駆動されたメモリセル１〜４の読み出し出力信号は、それぞれのビット線５〜８及びビット選択回路１５により選択されたビット線選択トランジスタ９〜１２及びビット線グループ選択トランジスタ１３を介して、読み出し回路１４−１へ入力される。同様に、隣接するメモリセルの出力信号も、読み出し回路１４−２へ入力される。
【０００７】
この読み出し動作において、ビット線８の読み出し出力信号と、それに隣接するビット線の読み出し信号とは、ビット線間結合容量２２を介して干渉し合うことになり、互いの読み出し回路１４−１、１４−２の入力信号に対して、ノイズとなって影響を及ぼすことになる。したがって、隣接ビット線からのノイズの影響のため、読み出し速度の高速化に対して複数のメモリセルによる効果が十分発揮されず、誤動作の発生も解消されていない。特許文献１には、隣接するビット線の一方の変化が他方に影響を与えることを防止できる不揮発性半導体記憶装置が記載されている。
【特許文献１】特開平９−２４５４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような問題を解決するためになされたものであり、メインのメモリと、読み出し出力が大きく、隣接ビットのビット線のノイズの影響を受けないで、誤動作の無い高速読み出しができる管理用メモリとを有する不揮発性半導体記憶装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置は、メインのメモリと、メインのメモリのオペレーション管理を行うための内部処理用コンディションデータを蓄積する管理用メモリとを有する不揮発性半導体記憶装置において、管理用メモリの１ビットは、複数個のメモリセルで構成され、複数個のメモリセルは、ワード線に沿って一列に配置され、ワード線及びビット線方向に所定の数だけアレイ状に展開され、ワード線は、ワードドライバにより読み出し駆動され、ビット線は、読み出しされた出力信号を、ビット線選択トランジスタを介して読み出し回路へ伝達して読み出し動作が行われ、読み出し動作時に、互いに隣接するビット間で隣のビットと隣接し合ういずれか一方のメモリセルが、読み出し動作において非選択となること特徴とする。
【００１０】
本発明の不揮発性半導体記憶装置の管理用メモリのメモリセルアレイは、管理用メモリとして動作する実働メモリセルエリアと、メモリとしては動作しないダミーメモリセルエリアとを有することを特徴とする。
【００１１】
本発明の不揮発性半導体記憶装置のメモリセルは、メインのメモリのメモリセルと同一の構造を有し、管理用メモリは、メインのメモリと共に同一のプロセスにより１チィップ上に作製されて構成されることを特徴とする。
【００１２】
本発明の不揮発性半導体記憶装置のメモリセルは、フラッシュメモリセル構造を有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、メインのメモリと、読み出し出力が大きく、隣接ビットのビット線のノイズの影響を受けないで、誤動作の無い高速読み出しができる管理用メモリとを有する不揮発性半導体記憶装置を提供することが可能となるため、メインのメモリの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明による不揮発性半導体記憶装置の実施の形態について、図を用いて説明する。図１は、本発明による不揮発性半導体記憶装置の管理用メモリの回路ブロック図である。図１において、ビット線選択トランジスタ１２の選択線１７が、グランドに接続されている。実働メモリセルアレイの上下にダミーメモリセルアレイを設け、それらのダミーワード線群２０は、まとめてＶｓｓへ接続されている箇所は図４と同じである。
【００１５】
選択線１７が常時グランドレベルにあるため、ビット線選択トランジスタ１２は常時オフとなっている。そのため、メモリセル４のワード線が、ワード線群１８に接続されるワードドライバ１９により駆動され、メモリセル４が読み出されても、読み出し出力信号は読み出し回路１４へ伝送されなくなる。一方この読み出し状態において、メモリセルの初期状態は消去状態であるため、ワードドライバ１９によりワード線が駆動されると、メモリセル４はオンして、ビット線８の電位はグランドレベルとなる。従ってビット線８に隣接する、隣の１ビットを構成している近接ビット線と、ビット線７とに出力される読み出し出力信号は、ビット線８との間で形成されるビット線間結合容量を介して互いに干渉することになるが、ビット線８がグランドレベルであるため、ノイズ干渉を回避することができる。
【００１６】
図２は、従来の隣接ビット線の干渉を受けるメモリアレイの構成における、読み出し回路での入力信号の立ち上がり特性を示す読み出し出力信号特性図の一例である。仮に基準電位を１．２ｖとし、情報‘０’の入力レベルが基準電位に対し、０．１〜０．２ｖ以上に設定された場合、そのレベルへの到達時間は、３０nｓである。
【００１７】
図３は、本発明の隣接ビットのビット線の干渉を防止したメモリアレイ構成における、読み出し回路での入力信号の立ち上がり特性を示す読み出し出力信号特性図の一例である。読み出し回路の入力特性の情報‘０’の電圧レベルを従来と同様に設定し、情報‘１’の電圧レベル側にノイズ余裕度を持たせたとすると、そのレベルへの到達時間は、２５nｓであり、高速読出しが実現される。この高速読出しによる読み出し時間の短縮は、メインのメモリがジョブを開始する前に、管理用メモリが動作し、メインメモリを管理、制御するに十分な時間となる。
【００１８】
また図１におけるメモリアレイ構成において、所定のメモリ容量を有するメモリアレイの両側に、ダミーワード線で示されるダミーのメモリアレイが設けられている。このダミーのメモリアレイを所定の量だけ設けられたメモリは、メインのメモリと共に同一のプロセスにより１チィップ上に作成されて構成される。これにより、メモリアレイの加工バラツキをメインのメモリの加工バラツキと合わせることが可能となり、メモリを構成する各素子の動作特性を互いに合わせることができる。
【００１９】
不揮発性半導体記憶素子は、フラッシュメモリセルであっても良く、１ビットを構成するメモリセルの個数は、目的に応じて任意の個数に設定することができる。メインのメモリが１００Ｍビット級であるのに対して、管理用メモリは数ｋビットであるため、一例としてワード線方向に１ｋビット分のメモリセル、１０２４ビット×４個を構成すると、それを単位に数本のワード線がビット線方向に展開されて、メモリセルアレイが構成される。従って図１のメモリアレイ構成は、１０２４×４ビット構成となり、上下に、それぞれワード線２本分のダミーメモリセルアレイが付加された構成となっている。
【００２０】
以上説明したように、本発明によると、読み出し出力が大きく、隣接ビットのビット線のノイズの影響を受けないで、誤動作の無い高速読出しができる管理用メモリを提供することが可能となり、メインのメモリと管理用メモリとを半導体チップに一体化した不揮発性半導体記憶装置することができるため、メインのメモリの性能を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明による不揮発性半導体記憶装置の管理用メモリの回路ブロック回路。
【図２】従来のメモリ構成による読み出し出力信号特性図。
【図３】本発明の管理用メモリのメモリ構成による読み出し出力信号特性図。
【図４】従来のメモリ構成による回路ブロック図。
【符号の説明】
【００２２】
１〜４  メモリセル
５〜８  ビット線
９〜１２  ビット線選択トランジスタ
１３  ビット線グループ選択トランジスタ
１４  センスアンプ・ラッチ回路
１５  ビット選択回路
１６、１７  選択線
１８  ワード線群
１９  ワードドライバ
２０  ダミーワード線群
２１  Ｖｓｓ線
２２  ビット線間結合容量
【図１】
2007172739.tif 000003
【図２】
2007172739.tif 000004
【図３】
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【図４】
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