(57)【要約】      （修正有）【課題】フラッシュメモリ素子において、フローティングゲートが半導体基板内で素子分離膜により分離されてフローティングゲート間の干渉を完璧に遮断するフラッシュメモリ素子及びその製造方法の提供。【解決手段】本発明のフラッシュメモリ素子は、半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、上記トレンチを埋め込んで形成された埋め込みフローティングゲート１１２と、上記埋め込みフローティングゲート間に形成された複数の素子分離膜と、上記埋め込みフローティングゲート１１２の上部に形成された誘電体膜１１４及びコントロールゲート１１６含むものである。【選択図】    図３Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチ;
上記トレンチを埋め込んで形成された埋め込みフローティングゲート;
上記埋め込みフローティングゲート間に形成された複数の素子分離膜;
上記埋め込みフローティングゲートの上部に形成された誘電体膜及びコントロールゲートを含むフラッシュメモリ素子。
【請求項２】
さらに、上記トレンチの側壁に形成された酸化膜を含む請求項１に記載のフラッシュメモリ素子。
【請求項３】
上記素子分離膜は、上記コントロールゲートの高さまで形成される請求項１に記載のフラッシュメモリ素子。
【請求項４】
上記誘電体膜は、酸化膜の単一層あるいは酸化膜/窒化膜/酸化膜の積層膜からなる請求項１に記載のフラッシュメモリ素子。
【請求項５】
半導体基板上に高濃度のイオン注入を実施する段階;
上記半導体基板の上部に第１酸化膜、第１ポリシリコン膜、ハードマスク膜を形成した後、上記第１酸化膜、第１ポリシリコン膜、ハードマスク膜及び半導体基板の所定領域をエッチングして複数の第１トレンチを形成する段階;
上記第１トレンチの側壁に第２酸化膜を形成する段階;
上記第１トレンチが埋め込まれるように第２ポリシリコン膜を形成する段階;
上記第２ポリシリコン膜の上部の一部を酸化させ、第３酸化膜を形成して誘電体膜を形成する段階;
上記ハードマスク膜を除去した後、導電膜を形成し、パターニングしてコントロールゲートを形成する段階;及び
上記コントロールゲートをマスクにして露出された上記第２ポリシリコン膜をエッチングして第２トレンチを形成し、上記第２トレンチが埋め込まれるように絶縁膜を形成して素子分離膜を形成する段階を含むフラッシュメモリ素子の製造方法。
【請求項６】
半導体基板上に高濃度のイオン注入を実施する段階;
上記半導体基板の上部に第１酸化膜を形成した後、上記第１酸化膜及び半導体基板の所定領域をエッチングして複数の第１トレンチを形成する段階;
上記第１トレンチの側壁に第２酸化膜を形成する段階;
上記第１トレンチが埋め込まれるように第１ポリシリコン膜を形成する段階;
上記第１ポリシリコン膜の上部の一部を酸化させ、第３酸化膜を形成して誘電体膜を形成する段階;
全体構造の上部に導電膜を形成し、パターニングしてコントロールゲートを形成する段階;及び
上記コントロールゲートをマスクにして露出された上記第１ポリシリコン膜をエッチングして第２トレンチを形成し、上記第２トレンチが埋め込まれるように絶縁膜を形成して素子分離膜を形成する段階を含むフラッシュメモリ素子の製造方法。
【請求項７】
上記ハードマスク膜は、窒化膜で形成する請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項８】
上記第３酸化膜を形成した後、窒化膜及び酸化膜を蒸着する段階をさらに含む請求項５または６に記載のフラッシュメモリ素子の製造方法。
【請求項９】
上記第１酸化膜は、300Å〜500Åの厚さで形成する請求項５または６に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
上記第１トレンチの側壁はチャネルとして作用し、上記第１トレンチの深さにより上記チャネル長が調節される請求項５または６に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
上記第２酸化膜は、70Å〜100Åの厚さで形成する請求項５または６に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
上記第２酸化膜形成工程の際、上記第１ポリシリコン膜の一部を酸化させる請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
上記第３酸化膜は、300Å〜500Åの厚さで形成される請求項５または６に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
上記第３酸化膜を全面エッチングし、上記第３酸化膜が150Å〜200Åの厚さで形成される請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
上記素子分離膜は、上記コントロールゲートの高さまで形成される請求項５または６に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、互いに隣接するフローティングゲート間の干渉(interference)効果を最小化させるためのフラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
現在、フラッシュメモリ(flash memory)の製造方法において素子の高集積化により単位アクティブ領域とフィールド領域が形成される空間は減少している。従って、狭いアクティブ空間内にフローティングゲートを含む誘電体膜、コントロールゲートを形成することにより、ゲート間の距離が狭くなって干渉効果がますます問題になっている。図１は、一般的なフラッシュメモリ素子の製造方法であり、自己整列(Self-Align)STIを適用したフラッシュメモリ素子の製造方法である。
【０００３】
図１を参照すれば、半導体基板(10)の上部にトンネル酸化膜(11)と第1ポリシリコン膜(12)を形成し、素子分離マスクを用いたエッチング工程により第1ポリシリコン膜(12)とトンネル酸化膜(11)を選択的にエッチングした後、選択的にエッチングされた第1ポリシリコン膜(12)をマスクにして半導体基板(10)をエッチングしてトレンチを形成する。トレンチが埋め込まれるように全体構造の上部に絶縁膜、例えば、HDP(HighDensity Plasma)酸化膜を形成した後、第1ポリシリコン膜(12)の上部が露出されるように絶縁膜を平坦化し、例えば、CMP(ChemicalMechanical Polishing)してトレンチ内に素子分離膜(13)を形成する。全体構造の上部に第2ポリシリコン膜(14)を形成し、所定のマスクを用いて第2ポリシリコン膜(14)をエッチングして第1ポリシリコン膜(12)と第2ポリシリコン膜(14)で構成されたフローティングゲートを形成する。全体構造の上部に誘電体膜(15)及び導電層(16)を形成した後、所定のマスクを用いてパターニングすることにより、素子分離膜(13)と垂直な方向にコントロールゲートを形成する。
【０００４】
しかし、半導体素子の高集積化により素子分離膜の幅が減り、これにより互いに隣接する第1ポリシリコン膜の間隔が減って互いに隣接する第1ポリシリコン膜による干渉効果が起きるようになり、これによりフローティングゲート間に干渉効果が発生する。また、フローティングゲート間の干渉効果により半導体基板のしきい値電圧(Vt)も変化し、コントロールゲート方向に干渉効果が極大化されて素子特性の劣化が避けられなくなる。このような干渉効果はフラッシュセル(flashcell)の記録(write)速度を低下させて品質の面で深刻な低下をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した問題を解決するために案出された本発明の目的は、素子分離膜を形成するために形成されたトレンチの一部に埋め込みフローティングゲートを形成し、素子分離膜により分離させてフローティングゲート間の干渉を完璧に遮断することができ、また、トレンチの周りがフラッシュメモリ素子のチャネルになるため、従来に比べてチャネルの長さを長く形成することができ、セル漏洩の抑制及びしきい値電圧(Vt)を最小化してディスターブ(disturb)特性を向上させたフラッシュメモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施例によるフラッシュメモリ素子は、半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、上記トレンチを埋め込んで形成された埋め込みフローティングゲートと、上記埋め込みフローティングゲート間に形成された複数の素子分離膜と、上記埋め込みフローティングゲートの上部に形成された誘電体膜及びコントロールゲートを含むフラッシュメモリ素子を提供する。
【０００７】
本発明の第1実施例によるフラッシュメモリ素子の製造方法は、半導体基板上に高濃度のイオン注入を実施する段階と、上記半導体基板の上部に第1酸化膜、第1ポリシリコン膜、ハードマスク膜を形成した後、上記積層膜及び半導体基板の所定領域をエッチングして複数の第1トレンチを形成する段階と、上記第1トレンチの側壁に第2酸化膜を形成する段階と、上記第1トレンチが埋め込まれるように第2ポリシリコン膜を形成する段階と、上記第2ポリシリコン膜の上部の一部を酸化させて第3酸化膜を形成して誘電体膜を形成する段階と、上記ハードマスク膜を除去した後、導電膜を形成し、パターニングしてコントロールゲートを形成する段階と、上記コントロールゲートをマスクにして露出された上記第2ポリシリコン膜をエッチングして第2トレンチを形成し、上記第2トレンチが埋め込まれるように絶縁膜を形成して素子分離膜を形成する段階を含むフラッシュメモリ素子の製造方法を提供する。
【０００８】
本発明の第2実施例によるフラッシュメモリ素子の製造方法は、半導体基板上に高濃度のイオン注入を実施する段階と、上記半導体基板の上部に第1酸化膜を形成した後、上記第1酸化膜及び半導体基板の所定領域をエッチングして複数の第1トレンチを形成する段階と、上記第1トレンチの側壁に第2酸化膜を形成する段階と、上記第1トレンチが埋め込まれるように第1ポリシリコン膜を形成する段階と、上記第1ポリシリコン膜の上部の一部を酸化させて第3酸化膜を形成して誘電体膜を形成する段階と、全体構造の上部に導電膜を形成し、パターニングしてコントロールゲートを形成する段階と、上記コントロールゲートをマスクにして露出された上記第1ポリシリコン膜をエッチングして第2トレンチを形成し、上記第2トレンチが埋め込まれるように絶縁膜を形成して素子分離膜を形成する段階を含むフラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【０００９】
上述した通り、本発明によれば、素子分離膜を形成するために形成されたトレンチの一部に埋め込みフローティングゲートを形成し、素子分離膜により分離されるようにしてフローティングゲート間の干渉を完璧に遮断することができる。
【００１０】
また、ステップカバレッジ(step coverage)がよいポリシリコン膜でトレンチをギャップフィルすることにより、ギャップフィル能力を向上させることができる。
【００１１】
また、埋め込みフローティングゲートが形成されたトレンチの周りを素子のチャネルとして用いることができるため、チャネル長を長く形成することができ、しきい値電圧(Vt)の調節のためのイオン注入工程時に、少量のイオン注入だけでもセル漏洩を抑制することができるため、セルしきい値電圧(Vt)を最小化することができ、これによりディスターブ特性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明の実施例を詳細に説明すれば、次の通りである。
【００１３】
図２Ａ〜図２Ｅは、本発明の第1実施例による自己整列STIを適用したフラッシュメモリ素子を説明するための工程順序によるレイアウト図であり、図３Ａ〜図３Ｆは、図２Ａ〜図２Ｅのそれぞれに対応する断面図である。
【００１４】
図３Ａは、図２Ａの線A-Aを切り取った状態の断面図である。図２Ａ及び３Ａを参照すれば、高濃度のイオン注入工程を実施し、半導体基板(100)上に接合部(J)を形成した後、半導体基板(100)の上部に第1酸化膜(102)を形成する。第1酸化膜(102)は、厚く形成するが、半導体基板(100)に高濃度のイオンが注入されているため、少ない熱工程でも厚い第1酸化膜(102)の形成が可能である。望ましくは300Å〜500Åの厚さで形成する。
【００１５】
そして、第1酸化膜(102)の上部に第1ポリシリコン膜(104)及びハードマスク膜(106)を形成した後、素子分離マスクを用いた写真及びエッチング工程によりハードマスク膜(106)、第1ポリシリコン膜(104)、第1酸化膜(102)及び半導体基板(100)を選択的にエッチングして複数の第1トレンチ(108)を形成する。ここで、ハードマスク膜(106)は窒化膜を利用して形成するのが望ましく、第1ポリシリコン膜(104)はドーピングされたポリシリコン膜を利用して形成するのが望ましい。
【００１６】
図３Ｂは、図２Ｂの線A-Aを切り取った状態の断面図である。図２Ｂ及び図３Ｂを参照すれば、第1トレンチ(108)の側壁にしきい値電圧(Vt)の調節のためのイオン注入工程を実施する。第1トレンチ(108)の両側に接合部(J)が形成され、第1トレンチ(108)の側壁に沿って電子が移動することにより第1トレンチ(108)の側壁が素子のチャネル(channel)の領域になる。従って、チャネル長を従来より長くすることができる。ところが、チャネル長が短ければ、セル漏洩(leakage)が増加することになるが、これを防止するために多量のイオンを注入することになり、これにより、ディスターブ(disturb)が増加して製品特性が低下する。しかし、本発明は、チャネル長が長いため、極少量のイオン注入だけでもセルの漏洩を抑制することができるため、セルのしきい値電圧(Vt)を最小化することができる。また、これは、チャネル濃度の増加により悪化するナンドフラッシュメモリのディスターブ特性の向上を意味するため、製品特性を向上させることができる。
【００１７】
以後、酸化(oxidation)工程を実施して第1トレンチ(108)内に側壁酸化膜(110)を形成する。ここで、側壁酸化膜(110)は、70Å〜100Åの厚さで形成することが望ましい。側壁酸化膜(110)の形成時、第1ポリシリコン膜(104)の一部も酸化する。
【００１８】
図３Ｃは、図２Ｃの線A-Aを切り取った状態の断面図である。図２Ｃ及び図３Ｃcを参照すれば、第1トレンチ(108)が埋め込まれるように全体構造の上部に第2ポリシリコン膜(112)を形成し、窒化膜(106)の上部が露出されるまで平坦化して第2ポリシリコン膜(112)を分離させる。ここで、平坦化工程は、化学的機械的研磨工程(CMP;ChemicalMechanical Polishing)を適用することが望ましい。このようにすれば、第1トレンチ(108)内に埋め込まれた第2ポリシリコン膜(112)はフローティングゲートとしての役割をし、側壁酸化膜(110)はトンネル酸化膜に作用する。
【００１９】
そして、酸化工程を実施して第2ポリシリコン膜(112)の上部の一部を酸化させて第2酸化膜(114)を形成する。ここで、第2ポリシリコン膜(112)を酸化させる間、第1ポリシリコン膜(104)の一部も酸化して第1ポリシリコン膜(104)の側壁に形成された酸化膜の膜厚がさらに厚くなる。一方、第2酸化膜(114)は、第1ポリシリコン膜(104)の上部で300Å〜500Åの厚さで形成される。酸化工程を実施して形成された第2酸化膜(114)は、フラッシュメモリ素子のフローティングゲートと後続工程で形成されるコントロールゲート間の誘電体膜に作用する。
【００２０】
図３Ｄは、図２Ｄの線A-Aを切り取った状態の断面図である。図２Ｄ及び図３Ｄを参照すれば、窒化膜(106)を除去した後、全体構造の上部にコントロールゲート用導電膜(116)を蒸着した後、パターニングしてフローティングゲートと互いに交差するライン形態のコントロールゲート(116)を形成する。ここで、コントロールゲート用導電膜は、ポリシリコンあるいはポリシリコン及びタングステンシリサイドの積層構造、導電性金属膜などを用いて形成することができる。
【００２１】
また、コントロールゲート用導電膜を形成する前に、窒化膜及び酸化膜をさらに形成し、酸化膜/窒化膜/酸化膜で構成される誘電体膜を形成することができる。
【００２２】
また、後続工程を容易にするために窒化膜(106)を除去した後、全面エッチング(etch back)工程を行って第2酸化膜(114)の傾きを除去する。これにより、第2酸化膜(114)の側壁コーナー(corner)の間隔を確保することができる。望ましくは、第2酸化膜(114)の高さは150Å〜200Åになるように形成する。
【００２３】
図３Ｅは、図２Ｅの線B-Bを切り取った状態の断面図であり、素子分離膜(118)が形成された領域を示している。
【００２４】
図２Ｅ及び図３Ｅを参照すれば、図3dの工程以後、コントロールゲート(116)間に露出された第2酸化膜(114)及び第2ポリシリコン膜(112)を除去し、第2トレンチ(図示せず)を形成した後、第2トレンチの内部を絶縁膜でギャップフィルして素子分離膜(118)を形成する。ここで、第2トレンチを埋め込む絶縁膜は、HDP(HighDensity Plasma)酸化膜を利用し、また、素子分離膜(118)はコントロールゲート(116)の高さまで形成することが望ましい。
【００２５】
図３Ｆは、図２Ｅの線C-Cを切り取った状態の断面図である。
【００２６】
図３Ｆに示されている通り、本発明では第1トレンチ(108)内に側壁酸化膜(110)及びフローティングゲート用第1ポリシリコン膜(112)を蒸着してフローティングゲートを形成し、コントロールゲート(116)間に露出された第1ポリシリコン膜(112)を除去して第2トレンチを形成した後、第2トレンチの内部を絶縁膜で形成して素子分離膜(118)を形成することによりフラッシュメモリ素子を形成する。従って、情報貯蔵のための電子の移動は、第1トレンチ(108)の内部に形成された側壁酸化膜(110)を通じてなされ、側壁を通じた電子の移動量がセルのしきい値電圧を決定するようになる。このように調節されたしきい値電圧により、側壁酸化膜(110)界面に沿って流れる電子の移動量が調節され、情報の貯蔵を判別することができるようになる。また、フローティングゲート間の干渉を完璧に遮断することができ、干渉現象を克服することができる。
【００２７】
図４Ａ〜図４Ｄは、本発明の第2実施例による一般的な(conventional)STIを適用したフラッシュメモリ素子を説明するための工程順序によるレイアウト図であり、図５Ａ〜図５Ｅは、図４Ａ〜図４Ｄのそれぞれに対応する断面図である。
【００２８】
図５Ａは、図４Ａの線D-Dを切り取った状態の断面図である。図４Ａ及び図５Ａを参照すれば、高濃度のイオン注入工程を実施して半導体基板(200)上に接合部(J)を形成した後、半導体基板(200)の上部に第1酸化膜(202)を形成する。第1酸化膜(202)は厚く形成するが、半導体基板(200)に高濃度のイオンが注入されているため、少ない熱工程でも厚い第1酸化膜(202)の形成が可能である。望ましくは300Å〜500Åの厚さで形成する。
【００２９】
素子分離マスクを用いた写真及びエッチング工程で第1酸化膜(202)及び半導体基板(200)を選択的にエッチングして複数の第1トレンチ(208)を形成する。
【００３０】
図５Ｂは、図４Ｂの線D-Dを切り取った状態の断面図である。図４Ｂ及び図５Ｂを参照すれば、第1トレンチ(208)の側壁にしきい値電圧(Vt)の調節のためのイオン注入工程を実施する。第1トレンチ(208)の両側に接合部(J)が形成され、第1トレンチ(208)の側壁に沿って電子が移動することにより、第1トレンチ(208)の側壁が素子のチャネル領域となる。従って、チャネル長を従来より長くすることができる。ところが、チャネル長が短ければセル漏洩が増加するようになるが、これを防止するために多量のイオンを注入するようになり、これにより、ディスターブが増加して製品特性が低下する。しかし、本発明は、チャネル長が長いため、極少量のイオン注入だけでもセル漏洩を抑制することができるため、セルしきい値電圧(Vt)を最小化することができる。また、これは、チャネル濃度の増加により悪化するナンドフラッシュメモリのディスターブ特性の向上を意味するため、製品特性を向上させることができる。
【００３１】
以後に、酸化工程を実施して第1トレンチ(208)内に側壁酸化膜(210)を形成する。ここで、側壁酸化膜(210)は、70Å〜100Åの厚さで形成することが望ましい。側壁酸化膜(210)の形成時に(の)第1ポリシリコン膜(204)の一部も酸化する。
【００３２】
第1トレンチ(208)が埋め込まれるように全体構造の上部にポリシリコン膜(212)を形成し、第1酸化膜(202)の上部が露出されるまで平坦化して、第2ポリシリコン膜(112)を分離させる。ここで、平坦化工程は、化学的機械的研磨工程(CMP;ChemicalMechanical Polishing)を適用することが望ましい。このようにすれば、第1トレンチ(208)内に埋め込まれたポリシリコン膜(212)はフローティングゲートとしての役割をし、側壁酸化膜(210)はトンネル酸化膜に作用する。
【００３３】
図５Ｃは、図４Ｃの線D-Dを切り取った状態の断面図である。図４Ｃ及び図５Ｃを参照すれば、酸化工程を実施してポリシリコン膜(212)の上部の一部を酸化させて第2酸化膜(214)を形成する。ここで、第2酸化膜(214)は、第1酸化膜(202)の上部で300Å〜500Åの厚さで形成することが望ましい。酸化工程を実施して厚く形成された第2酸化膜(214)は、フラッシュメモリ素子のフローティングゲートと後続工程で形成されるコントロールゲート間の誘電体膜に作用するようになる。そして、全体構造の上部にコントロールゲート用導電膜(216)を蒸着した後、パターニングしてフローティングゲートと互いに交差するライン形態のコントロールゲート(216)を形成する。ここで、コントロールゲート用導電膜はポリシリコンあるいはポリシリコン及びタングステンシリサイドの積層構造、導電性金属膜などを用いて形成することができる。
【００３４】
また、コントロールゲート用導電膜を形成する前に窒化膜及び酸化膜をより形成し、酸化膜/窒化膜/酸化膜で構成される誘電体膜を形成することができる。
【００３５】
図５Ｄは、図４Ｄの線E-Eを切り取った状態の断面図であり、素子分離膜(218)が形成された領域を示している。
【００３６】
図４Ｄ及び図５Ｄを参照すれば、図５Ｃの工程以後、コントロールゲート(216)間に露出された第2酸化膜(214)とポリシリコン膜(212)を除去して第2トレンチを形成した後、第2トレンチの内部を絶縁膜で形成して素子分離膜(218)を形成する。ここで、第2トレンチを埋め込む絶縁膜は、HDP(HighDensity Plsma)酸化膜を利用し、また、素子分離膜(218)はコントロールゲート(216)の高さまで形成することが望ましい。
【００３７】
図５Ｅは、図４Ｄの線F-Fを切り取った状態の断面図である。
【００３８】
図５Ｅに示されている通り、本発明では、第1トレンチ(208)内に側壁酸化膜(210)及びフローティングゲート用ポリシリコン膜(212)を蒸着してフローティングゲートを形成し、コントロールゲート(216)間に露出された第2酸化膜(214)を除去して第2トレンチを形成した後、第2トレンチの内部を絶縁膜で形成し、素子分離膜(218)を形成することによりフラッシュメモリ素子を形成する。従って、情報貯蔵のための電子の移動は、第1トレンチ(208)の内部に形成された側壁酸化膜(210)を通じてなされ、側壁を通じた電子の移動量がセルのしきい値電圧を決定するようになる。このように調節されたしきい値電圧により、側壁酸化膜(210)の界面に沿って流れる電子の移動量が調節されて情報の貯蔵を判別することができる。また、フローティングゲート間の干渉を完璧に遮断することができ、干渉現象を克服することができる。
【００３９】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができる。
【図面の簡単な説明】
【００４０】
【図１】従来技術によるフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図２Ａ】本発明の第1実施例による自己整列STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図２Ｂ】本発明の第1実施例による自己整列STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図２Ｃ】本発明の第1実施例による自己整列STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図２Ｄ】本発明の第1実施例による自己整列STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図２Ｅ】本発明の第1実施例による自己整列STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図３Ａ】図２Ａに対応する断面図である。
【図３Ｂ】図２Ｂに対応する断面図である。
【図３Ｃ】図２Ｃに対応する断面図である。
【図３Ｄ】図２Ｄに対応する断面図である。
【図３Ｅ】図２Ｅに対応する断面図である。
【図３Ｆ】図２Ｅに対応する断面図である。
【図４Ａ】本発明の第2実施例による一般的な(conventional)STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図４Ｂ】本発明の第2実施例による一般的な(conventional)STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図４Ｃ】本発明の第2実施例による一般的な(conventional)STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図４Ｄ】本発明の第2実施例による一般的な(conventional)STIを適用したフラッシュメモリ素子を説明するために示したレイアウト図である。
【図５Ａ】図４Ａに対応する断面図である。
【図５Ｂ】図４Ｂに対応する断面図である。
【図５Ｃ】図４Ｃに対応する断面図である。
【図５Ｄ】図４Ｄに対応する断面図である。
【図５Ｅ】図４Ｄに対応する断面図である。
【符号の説明】
【００４１】
100,200:半導体基板
102,202:第1酸化膜
104:第1ポリシリコン膜
106:窒化膜
108,208:トレンチ
110,210:側壁酸化膜
112:第2ポリシリコン膜
212:ポリシリコン膜
114,214:第2酸化膜
116,216:コントロールゲート
118,218:素子分離膜
J:接合部
【図１】
2007134669.tif 000003
【図２Ａ】
2007134669.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
2007134669.tif 000010
【図３Ｃ】
2007134669.tif 000011
【図３Ｄ】
2007134669.tif 000012
【図３Ｅ】
2007134669.tif 000013
【図３Ｆ】
2007134669.tif 000014
【図４Ａ】
2007134669.tif 000015
【図４Ｂ】
2007134669.tif 000016
【図４Ｃ】
2007134669.tif 000017
【図４Ｄ】
2007134669.tif 000018
【図５Ａ】
2007134669.tif 000019
【図５Ｂ】
2007134669.tif 000020
【図５Ｃ】
2007134669.tif 000021
【図５Ｄ】
2007134669.tif 000022
【図５Ｅ】
2007134669.tif 000023