(57)【要約】【課題】配線構造をパターン形成した際に発生した不要な残存物を容易且つ確実に除去し、信頼性の高い半導体装置を実現する。【解決手段】配線膜１上に、Ａｌ2Ｏ3（アルミナ）、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料からなる犠牲剥離膜４０を形成し、第１の配線４５をパターン形成した後、フッ化アンモニウム、アミド、有機酸、有機酸塩類、及び水を含有する薬液を用いて、ウェットエッチングにより残存物５０を除去する。【選択図】図６
2007266307.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に半導体素子構造を形成する工程と、
前記半導体基板の上方に配線膜を堆積する工程と、
前記配線膜上に剥離犠牲膜を形成する工程と、
前記剥離犠牲膜及び前記配線膜を配線形状にパターニングし、上面に前記剥離犠牲膜が設けられた配線構造を形成する工程と、
ウェットエッチングにより、前記パターニング時に発生した不要な残存物を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ウェットエッチングにおいて、前記残存物と共に前記剥離犠牲膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ウェットエッチングにおいて、前記剥離犠牲膜の少なくとも一部を残存させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記剥離犠牲膜を、Ａｌ2Ｏ3、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料を用いて形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板の上方に形成された半導体素子構造と、
半導体基板の上方に形成されており、前記半導体素子構造と電気的に接続されてなる配線構造と
を含み、
前記配線構造の上面にウェットエッチングにより除去可能な剥離犠牲膜が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子構造と電気的に接続されてなる配線構造を備えた半導体装置及びその製造方法に関し、特に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタ構造を有する半導体装置を主な対象とする。
【背景技術】
【０００２】
従来、例えばアルミニウム又はその合金（Ａｕ−Ｃｕ）等を材料とする配線構造を形成する場合、当該材料からなる配線膜をスパッタ法等で形成した後、これを配線形状にパターニングする。このとき、当該パターニングにより発生したやスカム等の不要な残存物を、ウェットエッチングにより除去する。
【０００３】
【特許文献１】特開平３−２７２１３５号公報
【特許文献２】特開昭６１−１３４０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のウェットエッチングでは、残存物の剥離性に乏しく、残存物を十分に除去することができない。そのため、配線膜のエッチング条件や、リソグラフィーで用いたレジストを灰化除去する際のアッシング条件等をきめ細かに変更・修正することが提案されたが、残存物の十分な除去効果は得られなかった。
【０００５】
特許文献１では、Ａｌ膜上にレジストパターンを形成した後、Ａｌ膜上に形成されたＡｌ酸化膜をＣｌＨ3ガス又はＣｌＦガスと反応させて除去することにより、Ａｌ膜のエッチング残渣を除去する技術が開示されている。また、特許文献２では、配線材料の表層のエッチャントを用いて反応性イオンエッチング（ＲＩＥ）によりエッチング残渣を除去する構成を採り、当該残渣を下層配線材料の表層と同時に除去する技術が開示されている。しかしながら、これらの方法を用いても、配線構造に付着したエッチング残渣やスカム等の不要な残存物を除去しきることは困難である。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、配線構造をパターン形成した際に発生した不要な残存物を容易且つ確実に除去し、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板の上方に半導体素子構造を形成する工程と、前記半導体基板の上方に配線膜を堆積する工程と、前記配線膜上に剥離犠牲膜を形成する工程と、前記剥離犠牲膜及び前記配線膜を配線形状にパターニングし、上面に前記剥離犠牲膜が設けられた配線構造を形成する工程と、ウェットエッチングにより、前記パターニング時に発生した不要な残存物を除去する工程とを含む。
【０００８】
本発明の半導体装置は、半導体基板の上方に形成された半導体素子構造と、半導体基板の上方に形成されており、前記半導体素子構造と電気的に接続されてなる配線構造とを含み、前記配線構造の上面にウェットエッチングにより除去可能な剥離犠牲膜が形成されている。
【発明の効果】
【０００９】
本発明によれば、配線構造をパターン形成した際に発生した不要な残存物を容易且つ確実に除去し、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１０】
−本発明の基本骨子−
本発明者は、鋭意検討の結果、配線構造のパターン形成時に発生し、配線構造及びその周辺に付着したエッチング残渣やスカム等の不要な残存物を十分に除去すべく、配線構造を形成するための配線膜上に、ウェットエッチングにより除去可能であり、Ａｌ2Ｏ3（アルミナ）、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料からなる剥離犠牲膜を形成することに想到した。
【００１１】
本発明の技術思想に想到するにあたって、本発明者は、配線構造及びその周辺に付着した残存物のうち、配線構造の上面に付着したものが特に強固であり、ウェットエッチングでも残存する場合が多いことを見出した。配線構造は通常、Ａｌ又はＡｌ合金（Ａｌ−Ｃｕ合金等）の上下に密着性向上等の目的でバリアメタル膜としてＴｉやＴｉＮを設けることが多い。ことのようなグルー膜（特にＴｉＮ）を配線構造の上層に形成した場合に、残存物がより強固に付着して除去され難いことが判った。
【００１２】
本発明では、上記の剥離犠牲膜と共に配線膜をパターニングし、上面に剥離犠牲膜が設けられた状態で配線構造を形成する。ここで、上記の材料からなる剥離犠牲膜は、エッチング残渣やスカム等の不要な残存物との剥離性に優れており、ウェットエッチングにより残存物を容易且つ確実に除去される。ここで、当該ウェットエッチングにより、剥離犠牲膜を残存物と共に除去（リフトオフ）することができる。
【００１３】
ところで、近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、強誘電体材料からキャパシタ膜を形成し、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【００１４】
強誘電体キャパシタ構造では、シリコン酸化膜などの水との親和性の高い層間絶縁膜を介して外部から侵入した水分により、強誘電体からなるキャパシタ膜の特性が劣化することが知られている。即ち、先ず、外部から侵入した水分が層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素とに分解する。この水素がキャパシタ膜中に侵入すると、キャパシタ膜の酸素と反応してキャパシタ膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果、キャパシタ膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタ構造の特性劣化が発生する。また、このような水素の浸入により、強誘電体キャパシタ構造に限らず、トランジスタ等の性能が劣化することがある。
【００１５】
そこで、強誘電体キャパシタ構造特性劣化を防止すべく、強誘電体キャパシタ構造の上層にアルミナ等の水素拡散防止膜を形成することが提案されている。
【００１６】
本発明者は、剥離犠牲膜が水素拡散防止膜としても機能することに着目し、配線構造の形成後のウェットエッチングにより残存物を除去する際に、剥離犠牲膜の少なくとも一部を配線構造の上面に残しておく構成に想到した。剥離犠牲膜を残すには、ウェットエッチングに時間を適宜調節（剥離犠牲膜を残存物と共に除去する場合に比して短時間）すれば良い。この構成を採ることにより、強誘電体キャパシタ構造を有するＦｅＲＡＭにおいて、配線構造のパターニングに起因して発生した残存物を容易且つ確実に除去できるとともに、当該残存物の除去に用いた剥離犠牲膜を、強誘電体キャパシタ構造の特性劣化を防止する水素拡散防止膜として用いることができる。
【００１７】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、本発明をキャパシタ膜に強誘電体膜を適用してなる強誘電体キャパシタ構造を備えたＦｅＲＡＭに適用する場合について例示する。各実施形態では、説明の便宜上、ＦｅＲＡＭの構成をその製造方法と共に説明する。なお本発明は、キャパシタ膜に通常の誘電体膜を適用してなる半導体メモリにも適用可能である。
【００１８】
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極上及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるプレーナ型のＦｅＲＡＭを例示する。
図１〜図９は、第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００１９】
先ず、図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００２０】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００２１】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００２２】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００２３】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ）をＬＤＤ領域１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００２４】
続いて、図１（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１及び層間絶縁膜２２ａを順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２ａを順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００２５】
続いて、図１（ｃ）に示すように、層間絶縁膜２２ｂ及び水素拡散防止膜２３を順次形成する。なお、図１（ｃ）以下の各図では、図示の便宜上、層間絶縁膜２２ａから上部の構成のみを示し、シリコン半導体基板１０やＭＯＳトランジスタ２０等の図示を省略する。
【００２６】
詳細には、先ず、層間絶縁膜２２ａ上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜２２ｂを形成する。その後、層間絶縁膜２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００２７】
次に、層間絶縁膜２２ｂ上に、後述する強誘電体キャパシタ構造のキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜への浸入を防止する）ための水素拡散防止膜２３を形成する。水素拡散防止膜２３としては、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯ−ＣＶＤ法）により、膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯ−ＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。
【００２８】
続いて、図１（ｄ）に示すように、下部電極層２４、強誘電体膜２５及び上部電極層２６を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層２４を形成する。
【００２９】
次に、ＲＦスパッタ法により、下部電極層２４上に強誘電体である例えばＰｂＺｒ1-xＴｉxＯ3（ＰＺＴ：０＜ｘ＜１）からなる強誘電体膜２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜２５をアニール処理して当該強誘電体膜２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。強誘電体膜２５の材料としては、ＰＺＴの代わりに、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ＜１）、Ｂｉ4Ｔｉ2Ｏ12等を用いても良い。
【００３０】
次に、強誘電体膜２５上に上部電極層２６を堆積形成する。
上部電極層２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ2膜２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ2膜２６ａ上に、反応性スパッタ法によりＩｒＯ2膜２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。そして、ＩｒＯ2膜２６ｂ上に、当該ＩｒＯ2膜２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜２６ａ，２６ｂ及びＰｔ膜２６ｃから上部電極層２６が構成される。なお、上部電極層２６において、ＩｒＯ2膜２６ａ，２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２６ｃの形成を省略することも可能である。
【００３１】
続いて、図２（ａ）に示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。
【００３２】
続いて、図２（ｂ）に示すように、強誘電体膜２５を加工する。
詳細には、強誘電体膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜２５のパターニングの後に、強誘電体膜２５をアニール処理して当該強誘電体膜２５の機能回復を図る。
【００３３】
続いて、図２（ｃ）に示すように、強誘電体膜２５への水素・水の浸入を防止するための水素拡散防止膜２７を形成する。
詳細には、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯ−ＣＶＤ法）により、強誘電体膜２５及び上部電極３１を覆うように下部電極層２４上に膜厚５０ｎｍ程度に堆積し、水素拡散防止膜２７を形成する。ここで、ＭＯ−ＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜２７をアニール処理する。
【００３４】
続いて、図２（ｄ）に示すように、水素拡散防止膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
詳細には、水素拡散防止膜２７及び下部電極層２４を、加工された強誘電体膜２５に整合させて下部電極層２４が強誘電体膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２５、上部電極３１が順次積層され、強誘電体膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、上部電極３１の上面から上部電極３１及び強誘電体膜２５の側面、下部電極層２４の上面にかけて覆うように水素拡散防止膜２７が残る。その後、水素拡散防止膜２７をアニール処理する。
【００３５】
続いて、図３（ａ）に示すように、水素拡散防止膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０の全面を覆うように、強誘電体キャパシタ構造３０のキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜２５への浸入を防止する）ための水素拡散防止膜２８を形成する。水素拡散防止膜２８としては、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯ−ＣＶＤ法）により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯ−ＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜２８をアニール処理する。
【００３６】
続いて、図３（ｂ）に示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を水素拡散防止膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００３７】
続いて、図３（ｃ）に示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、水素拡散防止膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
【００３８】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ｂを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００３９】
続いて、図４（ａ）に示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク３７を形成する。次に、ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。
【００４０】
次に、レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
【００４１】
そして、主にハードマスク３７を用い、上部電極３１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び水素拡散防止膜２８，２７をドライエッチングする。このドライエッチングでは、上部電極３１の表面の一部が露出するまで層間絶縁膜３３及び水素拡散防止膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び水素拡散防止膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【００４２】
続いて、図４（ｂ）に示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【００４３】
続いて、図４（ｃ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
詳細には、ビア孔３４ａ，３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３４ｂ，３５ｂを形成する。そして、ＣＶＤ法によりグルー膜３４ｂ，３５ｂを介してビア孔３４ａ，３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３４ｂ，３５ｂを研磨し、ビア孔３４ａ，３５ａ内をグルー膜３４ｂ，３５ｂを介してＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４４】
続いて、図５（ａ）に示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５をパターン形成するための配線膜１を形成する。
【００４５】
詳細には、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル層４２ａ，４２ｂ、配線材料層４３及びバリアメタル層４４を堆積し、配線膜１を形成する。
バリアメタル膜４２ａとしては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度に成膜する。バリアメタル層４２ｂとしては、ＴｉＮ膜を膜厚１２．５ｎｍ程度に成膜する。配線材料層４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル層４４としては、スパッタ法により例えばＴｉＮ膜を膜厚７０ｎｍ程度に成膜する。
【００４６】
続いて、図５（ｂ）に示すように、配線膜１上に犠牲剥離膜４０を形成する。
本実施形態では、第１の配線４５をパターン形成した際に発生する不要な残存物の剥離性を向上させるべく、配線膜１上（バリアメタル層４４上）に犠牲剥離膜４０を形成する。犠牲剥離膜４０としては、Ａｌ2Ｏ3（アルミナ）、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯ−ＣＶＤ法）により、膜厚２０ｎｍ〜５０ｎｍ程度、ここでは２０ｎｍ程度に堆積する。ＭＯ−ＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。ここで、犠牲剥離膜４０が２０ｎｍよりも薄いと残存物の十分な剥離性を得ることが困難であり、５０ｎｍよりも厚いと犠牲剥離膜４０のドライエッチングが困難となるため、２０ｎｍ〜５０ｎｍ程度の膜厚が適正範囲である。
【００４７】
続いて、図６（ａ）に示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、犠牲剥離膜４０、及び配線膜１を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５をパターン形成する。
【００４８】
このとき、第１の配線４５のパターン形成に起因して、犠牲剥離膜４０上、第１の配線４５の側面及びその周辺には、エッチング残渣やスカム等の不要な残存物５０が付着する。
【００４９】
本実施形態では、図６（ｂ）に示すように、不要な残存物５０を除去する。
詳細には、ウェットエッチングにより残存物５０を除去する。このとき、エッチング時間を増加させることにより残存物５０と共に犠牲剥離膜４０も除去（リフトオフ）することができるが、本実施形態では犠牲剥離膜４０を水素拡散防止膜として機能させるべく、これを第１の配線４５上に残す。
【００５０】
当該ウェットエッチングのエッチング液としては、フッ化アンモニウム、アミド、有機酸、有機酸塩類、及び水を含有する薬液（第１の薬液：一例として、米国Air Products and Chemicals, Inc.製の製品名ACT NE89(NEシリーズ)）、又はフッ化アンモニウム、グリコールエーテル、アミド、及び水を含有する薬液（第２の薬液：一例として、米国EKC Technology K.K（DuPont Electronic Technologyグループ）製品名EKC 2xx又は6xx（2xx又は6xxシリーズ））を用いる。第１の薬液では、残存物５０の十分な除去効果を得るべく、フッ化アンモニウムの濃度を１．０％以上４．５％以下に調節することが望ましい。また、第２の薬液では、同様に残存物５０の十分な除去効果を得るべく、フッ化アンモニウムの濃度を０．３％以上４．５％以下に調節することが好適である。ここでは、例えば第１の薬液を用い、フッ化アンモニウムの濃度を３．０％とする。
【００５１】
当該ウェットエッチングを行う際には、図１０に示すようなエッチング装置を用いる。
このエッチング装置は、半導体基板を吸着させるチャッキング機能と、半導体基板を回転させる回転機能（回転モータ）とを備えた基板ステージ１０１と、半導体基板の表面に薬液を吐出して供給する薬液ノズル１０２と、半導体基板の表面に純水（ＤＩＷ）を吐出して供給するＤＩＷノズル１０３と、基板ステージ１０１の収納部１０４とを備えて構成されている。
【００５２】
ここで、収納部１０４は、薬液ノズル１０２又はＤＩＷノズル１０３を半導体基板の表面近傍に設置するための開口１０４ａと、薬液の回収通路１０４ｂと、ＤＩＷの排出通路１０４ｃとを有して構成されている。収納部１０４の上部構造１０４Ａが下部構造１０４Ｂに対して上下に移動可能とされており、上部構造１０４Ａの下部構造１０４Ｂに対する位置を調節することにより、薬液の回収通路１０４ｂが開閉される。薬液の回収通路１０４ｂが開放された状態では当該回収通路１０４ｂのみが機能し、回収通路１０４ｂが閉鎖された状態ではＤＩＷの排出通路１０４ｃのみが機能する。
【００５３】
当該ウェットエッチングでは、先ず薬液処理を行う。
詳細には、図１０（ａ）に示すように、基板ステージ１０１に第１の配線４５のパターン形成されたシリコン半導体基板１０を吸着させて固定し、開口１０４ａから薬液ノズル１０２を設置する。そして、基板ステージ１０１によりシリコン半導体基板１０を回転させながら、薬液ノズル１０２からシリコン半導体基板１０の表面に薬液、ここでは第１の薬液を吐出して供給する。薬液処理に供された第１の薬液は、シリコン半導体基板１０の表面から回収通路１０４ｂを通って回収される。
【００５４】
続いて、水洗処理を行う。
詳細には、図１０（ｂ）に示すように、開口１０４ａからＤＩＷノズル１０３を設置する。そして、基板ステージ１０１によりシリコン半導体基板１０を回転させながら、ＤＩＷノズル１０３からシリコン半導体基板１０の表面にＤＩＷを吐出して供給し、当該表面を洗浄する。水洗処理に供されたＤＩＷは、シリコン半導体基板１０の表面から排出通路１０４ｃを通って外部へ排出される。
【００５５】
続いて、乾燥処理を行う。
詳細には、図１０（ｃ）に示すように、基板ステージ１０１により水洗時よりも大きな回転数でシリコン半導体基板１０を回転させてシリコン半導体基板１０の表面に存するＤＩＷを振り切り、当該表面を乾燥させる。乾燥処理により振り切られたＤＩＷは、排出通路１０４ｃを通って外部へ排出される。
上記の薬液処理、水洗処理、及び乾燥処理の具体的条件の一例を、以下の表１に示す。
【００５６】
【表１】
2007266307.tif 000003
【００５７】
以上のようにウェットエッチングを行うことにより、図６（ｂ）に示すように、第１の配線４５の上面に犠牲剥離膜４０を残した状態で、不要な残存物５０が実用上無視し得る程度まで完全に除去される。
【００５８】
続いて、図７（ａ）に示すように、第１の配線４５と接続されるプラグ４７を形成する。
詳細には、先ず、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００５９】
次に、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６及び犠牲剥離膜４０をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【００６０】
続いて、図７（ｂ）に示すように、プラグ４７と接続される第２の配線５４をパターン形成するための配線膜２を形成する。
詳細には、層間絶縁膜４６の全面にスパッタ法等によりバリアメタル層５１ａ，５１ｂ、配線材料層５２及びバリアメタル層５３を堆積し、配線膜２を形成する。
する。バリアメタル層５１ａとしては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度に成膜する。バリアメタル層５１ｂとしては、ＴｉＮ膜を膜厚１２．５ｎｍ程度に成膜する。配線材料層５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル層５３としては、スパッタ法により例えばＴｉＮ膜を膜厚７０ｎｍ程度に成膜する。
【００６１】
続いて、図８（ａ）に示すように、配線膜２上に犠牲剥離膜６０を形成する。
本実施形態では、第２の配線５４をパターン形成した際に発生する不要な残存物の剥離性を向上させるべく、配線膜２上（バリアメタル層５３上）に犠牲剥離膜６０を形成する。犠牲剥離膜６０としては、Ａｌ2Ｏ3（アルミナ）、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯ−ＣＶＤ法）により、膜厚２０ｎｍ〜５０ｎｍ程度、ここでは２０ｎｍ程度に堆積する。ＭＯ−ＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。ここで、犠牲剥離膜６０が２０ｎｍよりも薄いと残存物の十分な剥離性を得ることが困難であり、５０ｎｍよりも厚いと犠牲剥離膜６０のドライエッチングが困難となるため、２０ｎｍ〜５０ｎｍ程度の膜厚が適正範囲である。
【００６２】
続いて、図８（ｂ）に示すように、プラグ４７と接続される第２の配線５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、犠牲剥離膜６０、及び配線膜２を配線形状に加工し、プラグ４７と接続される各第２の配線５４をパターン形成する。
【００６３】
ここで、図９に示すように、第２の配線５４のパターン形成に起因して、犠牲剥離膜６０上、第２の配線５４の側面及びその周辺には、エッチング残渣やスカム等の不要な残存物７０が付着する。
【００６４】
本実施形態では、不要な残存物７０を除去する。
詳細には、ウェットエッチングにより残存物７０を除去する。このとき、エッチング時間を増加させることにより残存物７０と共に犠牲剥離膜６０も除去（リフトオフ）することができるが、本実施形態では犠牲剥離膜６０を水素拡散防止膜として機能させるべく、これを第２の配線５４上に残す。
【００６５】
当該ウェットエッチングのエッチング液としては、第１の配線４５のパターン形成後と同様に、第１の薬液を用いる。そして、第１の配線４５と同様に、図１０のエッチング装置を用いて、薬液処理、水洗処理、及び乾燥処理を実行する。
【００６６】
以上のようにウェットエッチングを行うことにより、図９に示すように、第２の配線５４の上面に犠牲剥離膜６０を残した状態で、不要な残存物７０が実用上無視し得る程度まで完全に除去される。
【００６７】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。なお、更なる上層配線のパターン形成後においても、上記の同様にウェットエッチングを行うようにしても良い。
【００６８】
以上説明したように、本実施形態によれば、配線構造（第１及び第２の配線４５，５４）をパターン形成した際に発生した不要な残存物５０，７０を容易且つ確実に除去し、信頼性の高いＦｅＲＡＭを実現することができる。残存物５０，７０は、特にＴｉやＴｉＮ上に強固に付着するが、本実施形態ではＴｉＮからなるバリアメタル層４４，５３上を覆うように、残存物５０，７０の剥離性の高い犠牲剥離膜４０，６０が形成されるため、ウェットエッチングにより残存物５０，７０が容易且つ確実に除去される。
【００６９】
しかも、本実施形態では、残存物５０，７０をウェットエッチングで除去する際に、配線構造（第１及び第２の配線４５，５４）上に犠牲剥離膜４０，６０を残す構成を採る。この構成により、犠牲剥離膜４０，６０が水素拡散防止膜として機能し、強誘電体キャパシタ構造３０を覆う水素拡散防止膜２３，２７，２８と相俟って、強誘電体キャパシタ構造３０の強誘電体２５を水素アタックから防止し、強誘電体キャパシタ構造３０の特性劣化を抑止することができる。
【００７０】
なお、本実施形態では、いわゆるプレーナ型のＦｅＲＡＭについて例示したが、本発明はこれに限定されるものではなく、強誘電体キャパシタ構造の下部電極下及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるスタック型のＦｅＲＡＭや、その他の各種の半導体メモリ、ＭＯＳトランジスタ等の半導体素子構造を備えた半導体装置に適用可能である。
【００７１】
（第２の実施形態）
本実施形態では、第１の実施形態と配線構造の形成後におけるウェットエッチング処理が若干異なる点で相違する。なお、本実施形態でも、第１の実施形態と同様にＦｅＲＡＭにも適用可能であるが、例えば、第１の実施形態で説明したトランジスタ構造２０、及び通常の誘電体膜を有してなるキャパシタ構造等が半導体素子構造として形成されている半導体メモリを例示する。
図１１〜図１３は、第２の実施形態による半導体メモリの構成をその製造方法と共に工程順に示す概略断面図である。図１１〜図Ｘでは、図示及び説明の便宜上、層間絶縁膜３３からの上層部分のみを示す。
【００７２】
先ず、第１の実施形態と同様に、図１（ａ）のようにトランジスタ構造２０を形成し、図１（ｂ）〜図４（ｃ）において、強誘電体キャパシタ構造３０の代わりに、例えばシリコン窒化膜等をキャパシタ膜とする通常のキャパシタ構造を形成する。
【００７３】
続いて、図１１（ａ）に示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５をパターン形成するための配線膜１を形成する。
【００７４】
詳細には、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル層４２ａ，４２ｂ、配線材料層４３及びバリアメタル層４４を堆積し、配線膜１を形成する。
バリアメタル膜４２ａとしては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度に成膜する。バリアメタル層４２ｂとしては、ＴｉＮ膜を膜厚１２．５ｎｍ程度に成膜する。配線材料層４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル層４４としては、スパッタ法により例えばＴｉＮ膜を膜厚７０ｎｍ程度に成膜する。
【００７５】
続いて、図１１（ｂ）に示すように、配線膜１上に犠牲剥離膜４０を形成する。
本実施形態では、第１の配線４５をパターン形成した際に発生する不要な残存物の剥離性を向上させるべく、配線膜１上（バリアメタル層４４上）に犠牲剥離膜４０を形成する。犠牲剥離膜４０としては、Ａｌ2Ｏ3（アルミナ）、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯ−ＣＶＤ法）により、膜厚２０ｎｍ〜５０ｎｍ程度、ここでは２０ｎｍ程度に堆積する。ＭＯ−ＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。ここで、犠牲剥離膜４０が２０ｎｍよりも薄いと残存物の十分な剥離性を得ることが困難であり、５０ｎｍよりも厚いと犠牲剥離膜４０のドライエッチングによる加工及びウェットエッチングによる除去が困難となるため、２０ｎｍ〜５０ｎｍ程度の膜厚が適正範囲である。
【００７６】
続いて、図１１（ｃ）に示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、犠牲剥離膜４０、及び配線膜１を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５をパターン形成する。
【００７７】
このとき、第１の配線４５のパターン形成に起因して、犠牲剥離膜４０上、第１の配線４５の側面及びその周辺には、エッチング残渣やスカム等の不要な残存物５０が付着する。
【００７８】
本実施形態では、図１１（ｄ）に示すように、不要な残存物５０と共に犠牲剥離膜４０を除去する。
詳細には、ウェットエッチングにより残存物５０を除去する。このとき、エッチング時間を適宜調節して、残存物５０と共に犠牲剥離膜４０を除去（リフトオフ）する。
【００７９】
当該ウェットエッチングのエッチング液としては、第１の実施形態と同様に、第１の薬液を用いる。そして、図１０のエッチング装置を用いて、薬液処理、水洗処理、及び乾燥処理を実行する。
【００８０】
以上のようにウェットエッチングを行うことにより、図１１（ｄ）に示すように、犠牲剥離膜４０を除去する共に、不要な残存物５０が実用上無視し得る程度まで完全に除去される。
【００８１】
続いて、図１２（ａ）に示すように、第１の配線４５と接続されるプラグ４７を形成する。
詳細には、先ず、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００８２】
次に、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６及び犠牲剥離膜４０をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【００８３】
続いて、図１２（ｂ）に示すように、プラグ４７と接続される第２の配線５４をパターン形成するための配線膜２を形成する。
詳細には、層間絶縁膜４６の全面にスパッタ法等によりバリアメタル層５１ａ，５１ｂ、配線材料層５２及びバリアメタル層５３を堆積し、配線膜２を形成する。バリアメタル層５１ａとしては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度に成膜する。バリアメタル層５１ｂとしては、ＴｉＮ膜を膜厚１２．５ｎｍ程度に成膜する。配線材料層５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル層５３としては、スパッタ法により例えばＴｉＮ膜を膜厚７０ｎｍ程度に成膜する。
【００８４】
続いて、図１２（ｃ）に示すように、配線膜２上に犠牲剥離膜６０を形成する。
本実施形態では、第２の配線５４をパターン形成した際に発生する不要な残存物の剥離性を向上させるべく、配線膜２上（バリアメタル層５３上）に犠牲剥離膜６０を形成する。犠牲剥離膜６０としては、Ａｌ2Ｏ3（アルミナ）、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯ−ＣＶＤ法）により、膜厚２０ｎｍ〜５０ｎｍ程度、ここでは２０ｎｍ程度に堆積する。ＭＯ−ＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。ここで、犠牲剥離膜６０が２０ｎｍよりも薄いと残存物の十分な剥離性を得ることが困難であり、５０ｎｍよりも厚いと犠牲剥離膜６０のドライエッチングによる加工及びウェットエッチングによる除去が困難となるため、２０ｎｍ〜５０ｎｍ程度の膜厚が適正範囲である。
【００８５】
続いて、図１３（ａ）に示すように、プラグ４７と接続される第２の配線５４を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、犠牲剥離膜６０、及び配線膜２を配線形状に加工し、プラグ４７と接続される各第２の配線５４をパターン形成する。
【００８６】
このとき、第２の配線５４のパターン形成に起因して、犠牲剥離膜６０上、第２の配線５４の側面及びその周辺には、エッチング残渣やスカム等の不要な残存物７０が付着する。
【００８７】
本実施形態では、図１３（ｂ）に示すように、不要な残存物７０と共に犠牲剥離膜６０を除去する。
詳細には、ウェットエッチングにより残存物７０を除去する。このとき、エッチング時間を適宜調節して、残存物７０と共に犠牲剥離膜６０を除去（リフトオフ）する。
【００８８】
当該ウェットエッチングのエッチング液としては、第１の配線４５のパターン形成後と同様に、第１の薬液を用いる。そして、第１の配線４５と同様に、図１０のエッチング装置を用いて、薬液処理、水洗処理、及び乾燥処理を実行する。
【００８９】
以上のようにウェットエッチングを行うことにより、図１３（ｂ）に示すように、犠牲剥離膜６０を除去する共に、不要な残存物７０が実用上無視し得る程度まで完全に除去される。
【００９０】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。なお、更なる上層配線のパターン形成後においても、上記の同様にウェットエッチングを行うようにしても良い。
【００９１】
以上説明したように、本実施形態によれば、配線構造（第１及び第２の配線４５，５４）をパターン形成した際に発生した不要な残存物５０，７０を犠牲剥離膜４０，６０と共に容易且つ確実に除去し、信頼性の高い半導体メモリを実現することができる。残存物５０，７０は、特にＴｉやＴｉＮ上に強固に付着するが、本実施形態ではＴｉＮからなるバリアメタル層４４，５３上を覆うように、残存物５０，７０の剥離性の高い犠牲剥離膜４０，６０が形成されるため、犠牲剥離膜４０，６０と共にウェットエッチングにより残存物５０，７０が容易且つ確実に除去される。
【００９２】
なお、本実施形態では、いわゆるプレーナ型の半導体メモリについて例示したが、本発明はこれに限定されるものではなく、強誘電体キャパシタ構造の下部電極下及び上部電極上にそれぞれ導電プラグが形成されて導通がとられる構成の、いわゆるスタック型の半導体メモリや、その他の各種の半導体メモリ、ＭＯＳトランジスタ等の半導体素子構造を備えた半導体装置に適用可能である。
【００９３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００９４】
（付記１）半導体基板の上方に半導体素子構造を形成する工程と、
半導体基板の上方に配線膜を堆積する工程と、
前記配線膜上に剥離犠牲膜を形成する工程と、
前記剥離犠牲膜及び前記配線膜を配線形状にパターニングし、上面に前記剥離犠牲膜が設けられた配線構造を形成する工程と、
ウェットエッチングにより、前記パターニング時に発生した不要な残存物を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【００９５】
（付記２）前記配線膜を多層構造に形成し、最上層にＴｉＮ層を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００９６】
（付記３）前記ウェットエッチングにおいて、前記残存物と共に前記剥離犠牲膜を除去することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００９７】
（付記４）前記ウェットエッチングにおいて、前記剥離犠牲膜の少なくとも一部を残存させることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００９８】
（付記５）前記剥離犠牲膜を、Ａｌ2Ｏ3、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料を用いて形成することを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記６）前記剥離犠牲膜を、２０ｎｍ以上５０ｎｍ以下の膜厚に形成することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【０１００】
（付記７）前記ウェットエッチングを、フッ化アンモニウム、アミド、有機酸、有機酸塩類、及び水を含有する薬液を用いて行うことを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記８）前記薬液において、フッ化アンモニウムの濃度が１．０％以上４．５％以下であることを特徴とする付記７に記載の半導体装置の製造方法。
【０１０２】
（付記９）前記ウェットエッチングを、フッ化アンモニウム、グリコールエーテル、アミド、及び水を含有する薬液を用いて行うことを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
（付記１０）前記薬液において、フッ化アンモニウムの濃度が０．０３％以上４．５％以下であることを特徴とする付記９に記載の半導体装置の製造方法。
【０１０４】
（付記１１）前記半導体素子構造は、下部電極と上部電極とにより強誘電体からなるキャパシタ膜を挟持してなるキャパシタ構造であることを特徴とする付記１〜１０のいずれか１項に記載の半導体装置の製造方法。
【０１０５】
（付記１２）半導体基板の上方に形成された半導体素子構造と、
半導体基板の上方に形成されており、前記半導体素子構造と電気的に接続されてなる配線構造と
を含み、
前記配線構造の上面にウェットエッチングにより除去可能な剥離犠牲膜が形成されていることを特徴とする半導体装置。
【０１０６】
（付記１３）前記配線膜は多層構造とされており、最上層にＴｉＮ層が形成されていることを特徴とする付記１２に記載の半導体装置。
【０１０７】
（付記１４）前記剥離犠牲膜は、Ａｌ2Ｏ3、ＳｉＯＮ、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料として形成されていることを特徴とする付記１２又は１３に記載の半導体装置。
【０１０８】
（付記１５）前記剥離犠牲膜は、２０ｎｍ以上５０ｎｍ以下の膜厚に形成されていることを特徴とする付記１２〜１４のいずれか１項に記載の半導体装置。
【０１０９】
（付記１６）前記半導体素子構造は、下部電極と上部電極とにより強誘電体からなるキャパシタ膜を挟持してなるキャパシタ構造であることを特徴とする付記１２〜１５のいずれか１項に記載の半導体装置。
【図面の簡単な説明】
【０１１０】
【図１】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図２】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図９】第１の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１０】第１及び第２の実施形態で用いるエッチング装置の概略構成を示す模式図である。
【図１１】第２の実施形態によるプレーナ型の半導体メモリの構成をその製造方法と共に工程順に示す概略断面図である。
【図１２】第２の実施形態によるプレーナ型の半導体メモリの構成をその製造方法と共に工程順に示す概略断面図である。
【図１３】第２の実施形態によるプレーナ型の半導体メモリの構成をその製造方法と共に工程順に示す概略断面図である。
【符号の説明】
【０１１１】
１，２  配線膜
１０  シリコン半導体基板
２０  トランジスタ構造
３０  強誘電体キャパシタ構造
４５  第１の配線
５４  第２の配線
４０，６０  犠牲剥離膜
５０，７０  不要な残存物
【図１】
2007266307.tif 000004
【図２】
2007266307.tif 000005
【図３】
2007266307.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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