(57)【要約】【課題】成膜不良を改善しつつ、デバイス特性のばらつきを低減させ、歩留を向上させる半導体装置の製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第１のシリコン膜及びストッパー膜を順に形成する工程と、前記半導体基板上の一部領域にある前記ストッパー膜及び前記第１のシリコン膜を少なくとも除去してトレンチを形成する工程と、前記トレンチの内部を含んで前記ストッパー膜上に絶縁膜を形成し、前記ストッパー膜が露出するように前記第２の絶縁膜の一部を除去する工程と、前記ストッパー膜を除去し、前記第１のシリコン膜を露出する工程と、前記第１のシリコン膜上に第２のシリコン膜を選択的に形成する工程と、前記第２のシリコン膜及び前記絶縁膜上に第３のシリコン膜を形成する工程と、前記第３のシリコン膜をＣＭＰにより研磨する工程と、を具備することを特徴としている。【選択図】  図４
2007134598.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のシリコン膜及びストッパー膜を順に形成する工程と、
前記半導体基板上の一部領域にある前記ストッパー膜及び前記第１のシリコン膜を少なくとも除去してトレンチを形成する工程と、
前記トレンチの内部を含んで前記ストッパー膜上に絶縁膜を形成し、前記ストッパー膜が露出するように前記第２の絶縁膜の一部を除去する工程と、
前記ストッパー膜を除去し、前記第１のシリコン膜を露出する工程と、
前記第１のシリコン膜上に第２のシリコン膜を選択的に形成する工程と、
前記第２のシリコン膜及び前記絶縁膜上に第３のシリコン膜を形成する工程と、
前記第３のシリコン膜をＣＭＰにより研磨する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記研磨する工程は、前記絶縁膜を露出するように行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のシリコン膜は、前記ストッパー膜を除去した部分の段差に対して±０〜＋１００ｎｍの範囲で形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第３のシリコン膜は、前記絶縁膜の表面に対して＋５０〜＋１５０ｎｍの範囲で形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置は、不揮発性半導体記憶装置であることを特徴とする請求項１乃至４の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に、ダマシン加工プロセスを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、電源の供給がなくても記憶を保持できるため、マルチメディアカード用の記憶素子として広く普及している。近年、フラッシュメモリの更なる大容量化が望まれており、大容量化を実現するためにフラッシュメモリをさらに高集積化する必要がある。
【０００３】
フラッシュメモリの高集積化の方法の一つとして、下記特許文献１及び特許文献２に記載されているように、フローティングゲートのシリコン層を二層に分けて成膜し、一層目のシリコン層の形成後に素子分離を行い、続いて二層目のシリコン層を形成する工程において、一層目のシリコン層上にのみ、二層目のシリコン層を自己整合的且つ選択的に堆積させる方法が提案されている。
【０００４】
これら特許文献１及び特許文献２に開示されている方法は、選択成長によって二層目のシリコン層を素子分離用絶縁膜上に横方向に拡張させて成長させ、フローティングゲートを形成することを特徴としている。これらの方法を用いれば、フローティングゲートをトンネル絶縁膜の幅よりも大きく、且つ隣接するフローティングゲート間の距離を最小線幅よりも小さくすることができ、結果的に大きなカップリング比を実現することができる。また、これらの方法を用いることにより、必然的にフローティングゲート端が丸みを帯びる構造を有することになるため、フローティングゲートに電界集中が起こりにくくなる。
【０００５】
しかしながらこの場合、各セル間で選択成長したシリコン層の表面積を均等にすることが難しく、その結果、カップリング比に基づくデバイス特性のばらつきが生じやすいという問題がある。一方、下記特許文献３には、二層目のシリコン層を一層目のシリコン層及び素子分離用絶縁膜上の全面に非選択に形成した後、エッチバック又は研磨を行うことで一層目のシリコン層上に残すダマシン加工プロセスが提案されている。然るに、二層目のシリコン層を非選択に形成すると、一層目のシリコン層上と素子分離用絶縁膜上との段差に起因し、今後更なるメモリセルの微細化が進むと、二層目のシリコン層の成膜不良が発生する懸念がある。
【特許文献１】特開２００１−１１８９４４号公報
【特許文献２】特開２００３−７８６９号公報
【特許文献３】特開２００１−２８４５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、成膜不良を改善しつつ、デバイス特性のばらつきを低減させ、歩留を向上させる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によると、
半導体基板上に第１のシリコン膜及びストッパー膜を順に形成する工程と、
前記半導体基板上の一部領域にある前記ストッパー膜及び前記第１のシリコン膜を少なくとも除去してトレンチを形成する工程と、
前記トレンチの内部を含んで前記ストッパー膜上に絶縁膜を形成し、前記ストッパー膜が露出するように前記第２の絶縁膜の一部を除去する工程と、
前記ストッパー膜を除去し、前記第１のシリコン膜を露出する工程と、
前記第１のシリコン膜上に第２のシリコン膜を選択的に形成する工程と、
前記第２のシリコン膜及び前記絶縁膜上に第３のシリコン膜を形成する工程と、
前記第３のシリコン膜をＣＭＰにより研磨する工程と、
を具備することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明の一態様の半導体装置の製造方法によれば、成膜を改善しつつ、デバイス特性のばらつきを低減させ、歩留を向上させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。なお、実施例においては、本発明の半導体装置の製造方法の例を示しており、本発明の半導体装置の製造方法は、それら実施例に限定されるわけではない。
【実施例１】
【００１０】
図１乃至図６には、本発明の一実施例に係る半導体装置の製造工程が示されている。本実施例においては、図1乃至図６を参照して不揮発性半導体記憶装置を製造する例について説明する。
【００１１】
まず、図１（ａ）に示すとおり、シリコン基板１上にトンネル絶縁膜となる熱酸化膜１０を厚さ９ｎｍで形成した後、第１のシリコン膜（Ｓｉ膜）１１を厚さ４０ｎｍで形成し、続いてストッパー膜として、例えば、窒化珪素膜（ＳｉＮ膜）１２を厚さ１５０ｎｍで形成する。なお、この第１のシリコン膜１１は燐が添加されていても、されていなくてもよい。また、この第１のシリコン膜１１は、アモルファスシリコンであってもポリシリコンであってもよい。第１のシリコン膜１１がアモルファスシリコンの場合には、表面の凹凸が少なく、その表面上に形成したストッパー膜１２の表面も平坦にできるため、ラインエッジラフネス(Line Edge Roughness: LER)などの後工程での加工端におけるゆらぎを低減することができる。一方、第１のシリコン膜１１がポリシリコンの場合には、アモルファスシリコンに比較して密度が高いため、後工程での高精度の加工が可能である。また、第１のシリコン膜１１がアモルファスシリコンであった場合でも、ストッパー膜１２であるＳｉＮ膜を堆積する際の熱工程で結晶化し、ポリシリコン膜となり得る。また、第１のシリコン膜は、単結晶シリコン膜であってもよい。
【００１２】
次に、図１（ｂ）に示すとおり、マスク材２１を堆積する。その後、図２（ｃ）に示すとおり、マスク材２１のパターニングを行い、更にマスク材２１のパターンから露出した領域にあるストッパー膜としてのＳｉＮ膜１２、第１のシリコン膜１１、トンネル絶縁膜１０、シリコン基板１を反応性イオンエッチング（Reactive Ion Etching；RIE）によりエッチング除去し、素子分離領域ａ及びｂとなる部分にトレンチを形成する。この素子分離領域ａ及びｂは非活性領域となり、それ以外のトランジスタとして機能する領域が活性領域となる。ここで、図２（ｃ）において、「Ａ」で示す部分の拡大図を図３に示す。図２（ｃ）に示す工程において、次の工程における素子分離用絶縁膜の埋め込み特性を良くするため、ＳｉＮ膜１２、第１のシリコン膜１１及びシリコン基板１には、順テーパー（θ＝０.３°〜５°、代表的には約３°)を設けてもよい。
【００１３】
次に、マスク材２１を剥離した後、素子分離領域ａ及びｂとなるトレンチ部分を含めＳｉＮ膜１２上に絶縁膜を堆積する。本実施例においては、この絶縁膜は、テトラエトキシシラン（ＴＥＯＳ）から形成した。また、このとき、ハイデンシティプラズマ（ＨＤＰ）ＣＶＤを用いて絶縁膜を形成するようにしてもよい。
【００１４】
その後、図２（ｄ）に示すとおり、ＳｉＮ膜１２をストッパーとしてＣＭＰ等の研磨技術やエッチバック等の方法によって、トレンチ外の絶縁膜を除去し、素子分離用絶縁膜２２ａ及び２２ｂを形成する。本実施例においては、ＣＭＰを用いた。特に研磨技術を用いる方法としてＣＭＰを用いる場合には、ストッパー膜１２が露出するまで研磨を行うことで、研磨後の表面を平滑かつストッパー膜１２の表面とほぼ同じ高さにそろえることができるため、セル間のばらつきを小さくできるという利点がある。このとき、セル外における素子分離用絶縁膜２２ｂの表面は余分に削られるため、所謂ディッシングが生じる場合がある。ディッシングは素子分離領域ｂの面積が大きければ大きいほど顕著に現れる。また、この図２（ｄ）に示す工程でＳｉＮ膜１２も約１０ｎｍ削られることになる。
【００１５】
次に、図４（ｅ）に示すとおり、ＳｉＮ膜１２をリン酸ウェットエッチングにより除去する。素子分離領域ａ及びｂに順テーパー（代表的にはθ＝約３°）が設けられている場合、ＳｉＮ膜１２が除去された部分である開口領域ｃは逆テーパーになっている。なお、開口領域ｃの深さは、ＳｉＮ膜１２の厚さと同じ１４０ｎｍであった。
【００１６】
次に、第１のシリコン膜１１の表面に形成された（自然）酸化膜を除去するため、フッ酸（ＨＦ）を純水で希釈した希フッ酸（ＤＨＦ）溶液でエッチング処理を行なう。本実施例においては、２００倍希釈のＤＨＦを用い、酸化膜を５〜１０ｎｍエッチングする。この酸化膜除去処理によって、第１のシリコン膜１１の表面には、シリコンの結晶が現れる。
【００１７】
次に、図４（ｆ）に示すとおり、第１のシリコン膜１１を核としたエピタキシャル成長によりポリシリコン膜１３を選択成長させる。本実施例においては、まず、基板をＬＰＣＶＤによる成膜装置内に搬送し、チャンバー内を８５０℃まで昇温後、圧力２４０Ｔｏｒｒの下、水素（Ｈ２）雰囲気でベークする。その後、チャンバー内を８１５℃まで降温し、圧力５２.８Ｔｏｒｒで、原料ガスとしてジクロルシラン(ＤＣＳ)、塩化水素(ＨＣｌ)、水素（Ｈ２）及びフォスフィン（ＰＨ３）を供給し、所望の膜厚まで第２のシリコン膜１３を成膜する。なお、このポリシリコン膜(第２のシリコン膜)１３の成膜において、キャリアガスとして、水素（Ｈ２）に代えて窒素（Ｎ２）を用いてもよい。第２のシリコン膜１３を選択成長によって第１のシリコン膜１１上に成長させることで、メモリセルの微細化が進んで開口領域ｃのアスペクト比が増大しても、空洞等の成膜不良が生じることなく、開口領域ｃ内を埋め込むことができる。
【００１８】
第２のシリコン膜１３の成膜後、引き続き同一成膜装置内にてポリシリコンを非選択成長させ、図４（ｆ）に示すように、非選択的な第３のシリコン膜１４を形成する。本実施例においては、第２のシリコン膜１３の成膜後、チャンバー内を７００℃まで降温し、圧力８０Ｔｏｒｒでシランガスを導入し、基板全体に非選択的なポリシリコン膜（第３のシリコン膜)１４を所望の膜厚で形成する。
【００１９】
次に、図５（ｇ）に示すとおり、ＣＭＰによって表面を研磨し平坦化する。基板全面が非選択的な第３のシリコン膜１４でなる被研磨対象膜で覆われているため、素子分離用絶縁膜２２ａ及び２２ｂが必要以上に研磨され過ぎることを防止することができる。すなわち素子分離用絶縁膜２２ａ及び２２ｂにおける局部的な研磨ヤラレの発生を防止することができ、第２のシリコン膜１３の表面は均一に平坦化されており、第１のシリコン膜１１及び第２のシリコン膜１３からなる電極（後に、フローティングゲートとなる）の均一な特性を得ることができる。
【００２０】
本実施例においては、ＣＭＰ装置（荏原製作所製ＥＰＯ−２２２）を用い、多孔質ポリウレタン製の研磨パッド（ロデール社製ＩＣ１０００／Ｓｕｂａ４００）、スラリーにはコロイダルシリカ、ピペラジンの水系分散体（Ａ）とコロイダルシリカ、トリエタノールアミン、ヒドロキシエチルセルロースの水系分散体（Ｂ）を研磨パッド上で混合したものを用いて被研磨対象膜を研磨する。
【００２１】
また、ＣＭＰ装置の研磨条件として、研磨圧力３００ｇ／ｃｍ２、ウエハー回転数５５ｒｐｍ、テーブル回転数５０ｒｐｍ、総スラリー流量３００ｍｌ／ｍｉｎ（水系分散体（Ａ）
５０ｍｌ／ｍｉｎ、水系分散体（Ｂ） ２５０ｍｌ／ｍｉｎ）、研磨時間ＴＣＭ（Table Current Monitor）を用い終点の検出を行い、オーバー研磨時間設定として終点検出時間＋２５％の条件にて研磨を行った。
【００２２】
次に、図５（ｈ）に示すとおり、素子分離用絶縁膜２２ａ及び２２ｂを反応性イオンエッチングにより約１００ｎｍ後退させる。その後、第２のシリコン膜１３の角部に対して、その曲率半径を増加させるために、ケミカルドライエッチングにより角部のみをエッチングしてもよい。また、その角部をエッチングする代わりに、例えば酸化などの方法によって、その曲率半径を増加させてもよい。本実施例においては、第２のシリコン膜１３の角の丸みの曲率半径は、５００ｎｍであった。本実施例における第２のシリコン膜１３の形状によると、デバイス動作時の電界集中を緩和することができ、メモリセルの安定動作を実現することができる。
【００２３】
次に、図６に示すとおり、第１のシリコン膜１１及び第２のシリコン膜１３から成るフローティングゲートと、後に形成するコントロールゲート（制御ゲート）との間の電極間絶縁膜１５を形成する。この絶縁膜１５としては酸化珪素膜／窒化珪素膜／酸化珪素膜からなる所謂ＯＮＯ膜、窒化珪素膜／酸化珪素膜／窒化珪素膜／酸化珪素膜／窒化珪素膜からなる所謂ＮＯＮＯＮ膜あるいはシリコン酸化膜よりも高い誘電率を有する、所謂高誘電体絶縁膜を用いる。
【００２４】
次に、燐が添加されたポリシリコン膜（Ｐ添加Ｓｉ膜）１６を厚さ１００ｎｍで形成し、続いて、タングステン膜（Ｗ膜）１７を厚さ８５ｎｍで形成する。これらポリシリコン膜１６及びタングステン膜１７は、制御ゲートとなる。なお、必要に応じ、セル外における電極間絶縁膜１５に予め開口を設けておくことで、第２のシリコン膜１３とポリシリコン膜１６間を短絡させる。
【００２５】
次に、フローティングゲートをメモリセルごとに孤立させ、また制御ゲート用のシリコン膜１６及びタングステン膜１７をワード線パターンにパターニングするための反応性イオンエッチングを行った後、得られたパターンと自己整合的にシリコン基板１内に不純物をイオン注入して、ソース／ドレイン領域を形成する（図示せず）。
【００２６】
以上の工程をもって、メモリセルトランジスタ領域１００には、メモリセルトランジスタ１０１が形成され、周辺回路トランジスタ領域１１０には、メモリセルトランジスタ１０１を制御するための回路を形成する素子等が形成される。この後、通常の方法により、層内絶縁膜やビット線等を形成することで不揮発性半導体記憶装置が完成する。
【００２７】
次に、フローティングゲートとなるシリコン膜の成膜方法が異なる背景技術の不揮発性半導体記憶装置と本実施例の不揮発性半導体記憶装置とを比較検討する。フローティングゲートに用いる二層目のポリシリコン膜を非選択成長によって一層目のポリシリコン膜及び素子分離領域上に直接形成すると、メモリセルの微細化に伴い、フローティングゲートに用いる二層目のポリシリコン膜に空洞が残ってしまい、高品質のメモリセルを作製することができないという問題があった。即ち、ダマシン加工プロセスを用いて二層目のポリシリコン膜を形成する工程において、特に、図７に示すように素子分離用絶縁膜２２ａ及び２２ｂと下地の第１のシリコン膜１１とでなる溝の開口領域形状が逆テーパーになっていると、減圧化学的気相成長（Low Pressure Chemical Vapor Deposition、以下「ＬＰＣＶＤ」という。）法を用いてポリシリコン（又はアモルファスシリコン）膜２０４を埋め込む際に、埋め込み部分で埋め込み不良（Void）２０５が発生する場合がある。このような二層目のポリシリコン膜中の空洞をなくすためには、素子分離領域の端をエッチングにより丸める、あるいは二層目のポリシリコン膜を堆積した後に、一旦、二層目のポリシリコン膜をエッチングしてから三層目のポリシリコン膜を堆積させる、等の方法が考えられるが、何れの方法もプロセスが長時間化・複雑化してしまう。また、従来、二層目のポリシリコン膜の堆積後、その表面をエッチング除去することにより、二層目のポリシリコン膜と素子分離領域との高さを揃えていたが、この工程によっては、面積の大きい素子分離領域上に堆積したポリシリコン膜を完全に取り除くことが困難で、隣り合うメモリセル同士で互いのフローティングゲートが短絡（ショート）してしまうという問題があった。
【００２８】
これらの問題を解決するため、図８に示すように、第１のシリコン膜１１上の開口領域のみに選択的にポリシリコンを成長させ、ポリシリコン膜２０４を成膜することによって埋め込み不良を改善する（Void Free）方法がある。しかし、図８に示すプロセスによると、選択成長によって成膜されるポリシリコン表面は、その材料が多結晶であるがゆえに必然的に凹凸が激しく、そのままでは個々のセルごとの電極間絶縁膜との対向面積にばらつきが生じるため、セルごとのカップリング比にもばらつきが生じてしまうという問題があった。また、この方法では、カップリング比の大きさとフローティングゲート間隔はトレードオフの関係にあり、素子密度が高くなるにつれてカップリング比を大きく取りにくくなり、カップリング比を増加させる限界が生じる。
【００２９】
これに対し、選択成長によってポリシリコン膜２０４を成膜した後、例えば、全面を研磨してポリシリコン膜２０４を開口領域内のみに残置させれば、各セル間でのポリシリコン膜２０４の表面積のばらつき抑制が期待できる。然るにこの場合は、ポリシリコン膜２０４が成膜されない素子分離用絶縁膜２２ａ、２２ｂ上は、化学的機械的研磨（Chemical Mechanical Polishing）法による平坦化を行った際、素子分離用絶縁膜２２ａ及び２２ｂが必要以上に研磨され（研磨ヤラレ）、これが歩留低下の一つの要因となってしまう。
【００３０】
ここで、このような図８に示すプロセス及び本実施例における図４（ｆ）のプロセスについて、成膜方法の違いによるＣＭＰ後の平坦性を比較した結果を図９に具体的に示す。即ち、図９（ａ）は、図８に示すような選択成長させたポリシリコン膜２０４が表面に存在する構造（ここでは、説明の便宜上、「選択成長構造」と言う。）においてＣＭＰで研磨した場合の平坦化特性を示すグラフである。一方、図９（ｂ）は、本実施例の製造方法によって作製された図４（ｆ）に示すような構造、即ち、選択成長させたポリシリコン膜１３の上に非選択成長させたポリシリコン膜１４を基板全面に形成した構造（ここでは、説明の便宜上、「選択・非選択成長構造」と言う。）においてＣＭＰで研磨した場合の平坦化特性を示すグラフである。
【００３１】
図９（ａ）及び（ｂ）のグラフにおいて、横軸は、ＣＭＰ後の各線幅（７０μｍ、１０μｍ、１μｍ、０.１６μｍ）における被覆率（ポリシリコンの面積／（ポリシリコンの面積＋絶縁膜の面積））を示し、縦軸は、平坦性を表すステップ・ハイト（Step Height）を示している。なお、ステップ・ハイトは、図１０に示すとおり、基準面からのポリシリコン膜の表面までの距離（高さ）であり、基準面よりもポリシリコン膜の表面が上にある場合を「＋」として定義し（図１０（ａ））、基準面よりもポリシリコン膜の表面が下にある場合を「−」として定義している（図１０（ｂ））。
【００３２】
選択成長構造の平坦化特性と選択・非選択成長構造の平坦化特性とを比較すると、選択成長構造においては、平坦化特性は線幅と被覆率に依存し、研磨によるポリシリコン膜の減衰（エロージョン：erosion）のばらつきが生じるのに対して、選択・非選択構造においては、線幅、被覆率に依存すること無く良好な平坦性が得られることが分かる。
【００３３】
また、ポリシリコン膜の成膜方法の違いによる絶縁膜の研磨量比較結果を図１１（ａ）及び（ｂ）に示す。図１１（ａ）は、選択成長構造における絶縁膜研磨量の測定結果のグラフを示し、図１１（ｂ）は、選択・非選択成長構造における絶縁膜研磨量の測定結果のグラフを示す。図１１（ａ）及び（ｂ）に示す測定においては、それぞれ、「Ａ」及び「Ｂ」で示す箇所を測定した上で、絶縁膜２２ｂの研磨量の３つの測定点を「センター」、「ミドル」及び「エッジ」とした。絶縁膜２２ｂが表面に現れている条件、即ち選択成長構造（図１１（ａ））では、センター、ミドル、エッジの研磨量がそれぞれ１１.０ｎｍ／ｍｉｎ、１２.８ｎｍ／ｍｉｎ、１３.５ｎｍ／ｍｉｎと大きな値を示すのに対して、絶縁膜２２ｂが表面に現れておらずポリシリコン膜１４で覆われている条件、即ち選択・非選択成長構造（図１１（ｂ））では、それぞれ７.９ｎｍ／ｍｉｎ、６.９ｎｍ／ｍｉｎ、６.５ｎｍ／ｍｉｎと絶縁膜２２ｂの研磨量が大きく抑制されている。
【００３４】
よって、図１１（ａ）及び（ｂ）に示す絶縁膜研磨量の実験結果からも分かるように、本実施例の半導体装置の製造方法によれば、絶縁膜２２ａ及び２２ｂの研磨量が大きく抑制されているので、絶縁膜２２ａ及び２２ｂが研磨され過ぎることを防止することができ、成膜不良を改善しつつ、デバイス特性のばらつきを低減させ、歩留を向上させることが可能となる。
【００３５】
また、本実施例のように、不揮発性半導体記憶装置のフローティングゲートをＣＭＰによって表面を研磨し平坦化することにより、フローティングゲートの均一な特性を得ることができる。
【００３６】
ここで、図１２に，本実施例に係る不揮発性半導体記憶装置１２０の概略構成図を示す。本実施例に係る不揮発性半導体記憶装置１２０は，メモリセルアレイ１２１，カラム制御回路（カラムデコーダ）１２２，ロウ制御回路（ロウデコーダ）１２３，ソース線制御回路１２４，Pウェル制御回路１２５，データ入出力バッファ１２６，コマンド・インターフェイス１２７，ステートマシン１２８，センスアンプ１２９，選択回路１３０を有している。本実施例に係る不揮発性半導体記憶装置１２０は，外部I/Oパッド１３１とデータ及び制御信号（コマンド）の送受信を行う。
【００３７】
本実施例に係る不揮発性半導体記憶装置１２０においては，外部I/Oパッド１３１から，データ及び制御信号がデータ入出力バッファ１２６を通してコマンド・インターフェイス１２７及びカラム制御回路１２２に入力される。ステートマシン１２８は，制御信号及びデータに基づき，カラム制御回路１２２，ロウ制御回路１２３，ソース線制御回路１２４及びPウェル制御回路１２５を制御する。ステートマシン１２８は，カラム制御回路１２２及びロウ制御回路１２に対してメモリセルアレイ１２１のメモリセルに対するアクセス情報を出力する。カラム制御回路１２２及びロウ制御回路１２３は，当該アクセス情報及びデータに基づき，センスアンプ１２９及び選択回路１３０を制御し，メモリセルをアクティブにし，データの読み出し，書き込み，又は消去を行う。メモリセルアレイ１２１の各ビット線に接続されたセンスアンプ１２９は，ビット線へデータをロードし，またビット線の電位を検出しデータ・キャッシュで保持する。また，カラム制御回路１２２によって制御されたセンスアンプ１２９によりメモリセルから読み出したデータは，データ入出力バッファ１２６を通して外部I/Oパッド１３１へ出力される。選択回路１３０は，センスアンプを構成する複数のデータ・キャッシュのうち，ビット線に接続するデータ・キャッシュの選択を行う。
【００３８】
ここで、メモリセルアレイ１２１の概略回路構成を図１３に示す。メモリセルアレイ１２１は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。
【００３９】
また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図１３に代表的に示すブロックＢＬＯＣＫｉのように、ｋ個のＮＡＮＤセルユニット０〜ｋで構成される。本実施例では、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＴｒ０〜ＭＴｒ３１が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタＴｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、ＢＬ＿３、・・・、ＢＬ＿ｋ−１、ＢＬ＿ｋ）に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタＴｒ１を介して共通ソース線（ＳＯＵＲＣＥ）に接続されている。各々のメモリセルＭＴｒの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。
【００４０】
また、本実施例は、メモリセルアレイを構成するブロックの数をｍ個とし、且つ１つのブロックが、３２個のメモリセルＭＴｒでなるＮＡＮＤセルユニットをｋ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＴｒの数及びＮＡＮＤセルユニットの数を変更すればよい。また、本実施形態においては、各メモリセルＭＴｒが１ビットのデータを記憶するようにしたが、各メモリセルＭＴｒが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。また、本実施例においては、１つのＮＡＮＤセルユニットが１つのビット線ＢＬに接続されたＮＡＮＤ型フラッシュメモリの例について説明しているが、複数のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（Ｓｈａｒｅｄ  Ｂｉｔ  Ｌｉｎｅ）型のＮＡＮＤ型フラッシュメモリに適用するようにしてもよい。
【実施例２】
【００４１】
本実施例においては、上述の実施例１におけるシリコン膜１１としてアモルファスシリコン膜を成膜し、このアモルファスシリコン膜１１を核とし、エピタキシャル成長によりポリシリコン膜１３を選択成長させ、その後エピタキシャル成長により非選択的にポリシリコン膜１４を成膜する。
【００４２】
このとき、得られた各線幅及び各被覆率の電極の平坦化特性に関し、アモルファスシリコン膜１１を核とし、開口領域ｃ（図４（ｅ）参照）に選択成長によって成膜されるポリシリコン膜１３の膜厚依存を図１４（ａ）に示す。また、ポリシリコン膜１３と素子分離用絶縁膜２２ａ及び２２ｂ上に非選択成長によって成膜されるポリシリコン膜１４の膜厚依存を図１４（ｂ）に示す。
【００４３】
本実施例においては、図４（ｅ）に示すような開口領域ｃの段差に対して±０ｎｍ（◆）、＋５０ｎｍ（■）、＋１００ｎｍ（▲）のポリシリコン膜１３の成膜を実施し、各線幅及び各被覆率に対する平坦化特性を図１４（ａ）に示すとおり求めた。一般的に、ステップ・ハイトが＋２０〜−４０ｎｍの範囲にあることが好ましいので、この結果よりポリシリコン膜１３の膜厚は段差に対して±０ｎｍ〜＋１００ｎｍの範囲にあれば十分な平坦性が得られることがわかる。
【００４４】
次に、開口領域ｃに堆積するポリシリコン膜１３の膜厚を段差＋／−０ｎｍで成膜し、上層の非選択的なポリシリコン膜１４の膜厚条件を変化させて成膜を実施した場合の結果を図１４（ｂ）に示す。一般的に、ステップ・ハイトが＋２０〜−４０ｎｍの範囲にあることが好ましいので、図１４（ｂ）に示す結果より、上層の非選択的なポリシリコン膜１４の膜厚は絶縁膜２２ａ及び２２ｂの表面上５０ｎｍ〜１５０ｎｍの範囲であれば十分に平坦性が得られることがわかる。
【実施例３】
【００４５】
本実施例では、図５（ｇ）に示すＣＭＰにより被研磨対象を研磨する工程において、ＣＭＰのスラリーとして用いる２液混合型水系分散体又は各成分を配合して調整された成分配合型水素分数体の各成分の例について説明する。なお、以下に示す各成分は一例に過ぎず、研磨工程に用いることのできるスラリーは、以下の例に限定される訳ではない。
【００４６】
［成分配合型水系分散体］
成分配合型水系分散体としては、少なくとも水溶性第４級アンモニウム塩、水溶性第４級アンモニウム塩を除く塩基性有機化合物、無機酸塩、水溶性高分子、砥粒および水系媒体が配合されて得られた化学機械用水系分散体が好ましい。
【００４７】
［２液混合型水系分散体］
２液混合型水系分散体としては、少なくとも水溶性第４級アンモニウム塩、無機酸塩、および水系媒体が配合されて得られた水系分散体（I）とすくなくとも水溶性高分子、水溶性第４級アンモニウム塩を除く塩基性有機化合物および水系媒体が配合されて得られた水系分散体（II）とが、混合されてなり、かつ該水系分散体（I）、および該水系分散体（II）のすくなくとも一方に砥粒が配合されている化学機械用水系分散体が好ましい。
【００４８】
[水溶性第４級アンモニウム塩およびその他の塩基性有機化合物]
水溶性第４級アンモニウム塩としては第４級アルキルアンモニウム塩が好ましく、この水溶性第４級アルキルアンモニウム塩としては下記式（Ａ）で表される化合物が好ましい。
[ＮＲ４]＋[ＯＨ]-    ・・・（Ａ）
[式（Ａ）中、Ｒは炭素数１〜４アルキル基を表す。これら４個のＲは全てが同じであってもよいし、それぞれが異なっていてもよい。]
その具体例としてはテトラメチルアンモニウムヒドロキシド、テトラエチルアンモニウムヒドロキシド、テトラプロピルアンモニウムヒドロキシド、テトライソプロピルアンモニウムヒドロキシド、テトラブチルアンモニウムヒドロキシド、テトライソブチルアンモニウムヒドロキシドの化合物が例示され、これらのうちテトラメチルアンモニウムヒドロキシド、およびテトラエチルアンモニウムヒドロキシドが特に好ましく用いられる。これらの水溶性第４級アルキルアンモニウム塩は単独で使用することが出来、また、２種類以上を混合して使用することが出来る。
【００４９】
さらに、水溶性第４級アンモニウム塩を除く塩基性有機化合物として水溶性アミンが挙げられる。水溶性アミンとして（ａ）メチルアミン、ジメチルアミン、トリメチルアミン、エチルアミン、ジエチルアミン、トリエチルアミン等のアルキルアミン
（ｂ）ジエタノールアミン、トリエタノールアミン、アミノエチルエタノールアミン等のアルカノ−ルアミン （ｃ）ジエチレントリアミン、トリエチレンテトラミン、テトラエチレンペンタミン、ペンタエチレンヘキサミン、トリエチレンジアミン等のアルキレンアミン
（ｄ）ピペラジン・六水和物、無水ピペラジン、アミノエチルピペラジン、Ｎ−メチルピペラジン等のペラジン類 （ｅ）ポリエチレンイミン等のイミン類などが挙げられる。これらのうちではジエタノールアミン、トリエタノールアミン等が好ましい。上記水溶性アミンは単独で使用することが出来、また、２種類以上を混合して使用することが出来る。
【００５０】
[水溶性第４級アンモニウム塩およびその他の塩基性有機化合物−最適質量]
水溶性第４級アルキルアンモニウム塩、および水溶性第４級アルキルアンモニウム塩を除く塩基性有機化合物の配合量は、成分配合型および２液混合型水系分散体の各々の総量に対してそれぞれ０．００５〜１０質量％とすることができ、０．００５〜８質量％が好ましく、さらに０．００８〜５質量％が好ましく、特に０．０１〜４質量％が好ましい。水溶性第４級アルキルアンモニウム塩、および水溶性第４級アルキルアンモニウム塩を除く塩基性有機化合物の配合量が０．００５質量％未満であると十分な研磨速度が得られない場合がある。一方、塩基性有機化合物の配合量は１０質量％であれば十分である。なお、水溶性第４級アンモニウム塩等の塩基性有機化合物は水系分散体中で溶解し、すくなくとも一部はイオンとなって含有されている。
【００５１】
[無機酸塩]
無機酸塩としては塩酸、硝酸、硫酸、炭酸、燐酸の如き無機酸のナトリウム塩、カリウム塩、アンモニウム塩、硫酸水素イオン、炭酸水素イオン、および燐酸水素イオンを持つナトリウム塩、カリウム塩、アンモニウム塩が挙げられこれらのうち、アンモニウム塩が好ましくさらに好ましくは炭酸アンモニウム、硝酸アンモニウム、硫酸アンモニウムである。これらの無機酸塩は、単独で使用することが出来、また、２種類以上を混合して使用することが出来る。
【００５２】
[無機酸塩-最適質量]
無機酸塩の配合量は、成分配合型および２液混合型水系分散体の各々の総量に対して０．００５〜８質量％とすることができ、０．００５〜６質量％が好ましく、さらに０．００８〜４質量％が好ましく、特に０．０１〜３質量％が好ましい。無機酸塩の配合量が０．００５質量未満％であると、ディッシング、エロージョンの抑制効果は不十分となる場合があり、一方、この値は８質量％で十分である。
【００５３】
[水溶性高分子]
水溶性高分子としては、エチルセルロース、メチルヒドロキシエチルセルロース、メチルヒドロキシプロピルセルロース、ヒドロキシエチルセルロース、ヒドロキシプロピルセルロース、カルボキシメチルセルロース、カルボキシメチルヒドロキシエチルセルロース等のセルロース類、ポリエチレングリコール、ポリエチレンイミン、ポリビニルピロリドン、ポリビニルアルコール、ポリアクリル酸およびその塩、ポリアクリルアミド、ポリエチレンオキシド等の水溶性高分子が挙げられ、これらのうち、セルロース類、およびポリアクリル酸およびその塩が好ましく、さらに好ましくはヒドロキシエチルセルロースおよびカルボキシメチルセルロースである。これらも水溶性高分子は単独で使用することが出来、また、２種類以上を混合して使用することが出来る。
【００５４】
[水溶性高分子-最適質量]
水溶性高分子の配合量は、成分配合型および２液混合型水系分散体の各々の総量に対して０．００５〜５質量％とすることができ、０．００５〜３質量％が好ましく、さらに０．００８〜２質量％が好ましく、特に０．０１〜１質量％が好ましい。水溶性高分子の配合量が、０．００５質量未満％である場合、ディッシング、エロージョンの抑制効果は不十分となる場合があり、また、ウエハー表面欠陥が増加する場合があり、一方、この値が５質量％で十分である。
【００５５】
[砥粒]
砥粒としては、無機粒子、有機粒子および有機無機複合粒子が挙げられる。上記無機粒子としては、二酸化ケイ素、酸化アルミニウム、酸化セリウム、酸化チタン、酸化ジルコニウム、窒化ケイ素、および二酸化マンガン等が挙げられる。これらのうち、二酸化ケイ素が好ましい。このような二酸化ケイ素として具体的には、気相中に塩化ケイ素などを酸素および水素と反応させるヒュームド法により合成させたヒュームドシリカ、金属アルコキシドを加水分解し。縮合するゲルゾル法により合成させたコロイダルシリカ、精製により不純物を除去する無機コロイダル法等により合成させたコロイダルシリカなどが挙げられる。
【００５６】
上記有機粒子としては（１）ポリスチレンおよびスチレン系共重体、（２）ポリメチルメタクリレート等のアクリル樹脂、およびアクリル系共重体、（３）ポリ塩化ビニル、ポリアミド、ポリイミド、ポリカーボネ―ド、フェノキシ樹脂ならびに（４）ポリエチレン、ポリプロピレン等の共重体からなる粒子を使用することが出来る。これらのうち（１）ポリスチレンおよびスチレン系共重体、（２）ポリメチルメタクリレート等のアクリル樹脂、およびアクリル系共重体が好ましい。
【００５７】
[砥粒-最適粒子径]
成分配合型および２液混合型水系分散体に用いる砥粒の好ましい粒子径に関して説明する。粒子は、例えばゲルゾル法またはコロイド法により合成されたコロイダルシリカなど、比較的小粒子径の場合は成分配合型および２液混合型水系分散体中で一次粒子が会合、または凝集した状態（二次粒子）で存在していることが多いと考えられている。このときの平均一次粒子径としては１〜３０００ｎｍが好ましく、２〜１０００ｎｍがさらに好ましい。また、平均二次粒子径は５〜５０００ｎｍが好ましく、５〜３０００ｎｍがさらに好ましく、特に１０〜１０００ｎｍである事が好ましい。平均二次粒子径が５ｎｍ未満であると、研磨速度が不十分となる場合がある。一方、この値が５０００ｎｍを超える場合、ディッシング、エロージョンの抑制効果が不十分となる場合がある。また、ウエハー表面にスクラッチ等が発生し表面欠陥増加の要因となる場合がある。
【００５８】
一方、ヒュームド法により合成されたシリカなどの粒子は元々二次粒子の形で製造されそれを成分配合型および２液混合型水系分散体中に一次粒子で分散させることは非常に困難なことから、上記同様一次粒子が凝集し二次粒子として存在すると考えられる。そのため、ヒュームド法により合成されたシリカなどの粒子については二次粒子径のみ規定すれば足りる。ヒュームド法により合成されたシリカなどの粒子の平均二次粒子径は１０〜１００００ｎｍが好ましく、２０〜７０００ｎｍがさらに好ましく、特に５０〜５０００ｎｍであることが好ましい。この範囲の平均二次粒子径とすることで研磨速度が速く、ディッシング、エロージョンの抑制効果が得られる。
【００５９】
有機粒子は成分配合型および２液混合型水系分散体中ではほとんどが単独粒子として存在していると考えられる。有機粒子の平均粒子径は１０〜５０００ｎｍが好ましく、１５〜３０００ｎｍがさらに好ましく、特に２０〜１０００ｎｍである事が好ましい。この範囲を平均粒子径とすることで、研磨速度が速く、ディッシング、エロージョンの抑制効果が得られる。
【００６０】
[pH]
混合型水系分散体の好ましいｐＨは、９〜１３でありさらに好ましくは９〜１２である。ｐＨが７より低い場合は十分な研磨性能が得られない場合があり、１３を超える場合は混合型水系分散体の安定性が低下する場合があるため好ましくない。２液を混合して使用する場合の混合後の水系分散体全体のｐＨが上記と同様の範囲となればよく、それぞれの水系分散体のｐＨは限定されない。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施例に係る半導体装置の製造プロセスを示す図である。
【図２】本発明の一実施例に係る半導体装置の製造プロセスを示す図である。
【図３】図２（ｃ）において、「Ａ」で示す部分の拡大図である。
【図４】本発明の一実施例に係る半導体装置の製造プロセスを示す図である。
【図５】本発明の一実施例に係る半導体装置の製造プロセスを示す図である。
【図６】本発明の一実施例に係る半導体装置の製造プロセスを示す図である。
【図７】素子分離用絶縁膜と下地の第１のシリコン膜とでなる溝形状の開口領域が逆テーパーになっている半導体装置の断面図である。
【図８】開口領域のみに選択的にポリシリコンを成長させ、ポリシリコン膜を成膜した半導体装置の断面図である。
【図９】ポリシリコン膜の成膜方法の違いによるＣＭＰ後の平坦性を比較した結果を示すグラフである。
【図１０】ステップ・ハイトの定義を示す図である。
【図１１】ポリシリコン膜の成膜方法の違いによる絶縁膜の研磨量比較結果を示すグラフである。
【図１２】本発明の一実施例に係る不揮発性半導体記憶装置の概略構成図である。
【図１３】図１２に示す不揮発性半導体記憶装置のメモリセルアレイの概略回路構成を示す図である。
【図１４】平坦化特性の膜厚依存を示す図である。
【符号の説明】
【００６２】
１      シリコン基板
１０    酸化膜
１１    第１のシリコン膜
１２    窒化珪素膜
１３    第２のシリコン膜
１４    第３のシリコン膜
２１    マスク材
２２ａ、２２ｂ    絶縁膜
２０４  シリコン膜
２０５  ｖｏｉｄ
【図１】
2007134598.tif 000003
【図２】
2007134598.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007134598.tif 000008
【図７】
2007134598.tif 000009
【図８】
2007134598.tif 000010
【図９】
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【図１０】
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【図１２】
2007134598.tif 000013
【図１３】
2007134598.tif 000014
【図１１】
2007134598.tif 000015
【図１４】
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