(57)【要約】【課題】集積回路デバイス１１と１２とを直流的に分離するための装置および方法。【解決手段】分離回路１０は各々の回路中に出力バッファ２０、２０’を含み、前記出力バッファはそれに付随する回路１１、１２の入力／出力ピン１６、１７へ信号を供給するようにつながれている。単一のコンデンサーでも複数のコンデンサーの組み合わせでもよいが、１つの容量３０が回路１１、１２の各々のピン１６、１７へつながれ、各回路１１、１２中では入力バッファ２２、２２’がＩ／Ｏピン１６、１７上へ供給される信号を受信するようにつながれている。入力バッファ２２、２２’は容量からの電荷のリークを阻止するための回路を含み、それは好ましくはバスホルダー３６または同等のものでよい。【選択図】図１
2007172655.tif 000002
【特許請求の範囲】
【請求項１】
異なるアース電位を基準とする可能性のある２つの回路間に直流分離を提供するための分離回路であって、
前記回路の１つの中にある出力バッファであって、出力ノードへ信号を供給するようにつながれた出力バッファ、
前記回路の別の１つの中にある入力バッファであって、入力ノード上の信号を受信するようにつながれた入力バッファ、
前記出力ノードと入力ノードとの間につながれた容量、
を含み、
前記入力バッファが前記容量からの電荷リークを阻止する回路を含んでいる、分離回路。
【請求項２】
第１の回路を、それのアース電位が前記第１の回路のアース電位と異なっている可能性のある第２の回路から直流分離するための方法であって、
前記第１の回路の信号出力ノードと前記第２の回路の信号入力ノードとの間に容量をつなぐこと、
出力を前記出力ノードへつながれた信号出力バッファを前記第１の回路中に設けること、
前記入力ノードへつながれた信号入力バッファであって、前記容量からの電荷のリークに係わらず前記入力バッファの入力を所望の状態に保持するように構築された信号入力バッファを前記第２の回路中に設けること、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は進歩した集積回路分離技術および装置に関するものであって、更に詳細には、集積回路等の２つの回路をガルバーニ的に互いに分離するための進歩した装置および方法に関する。
【背景技術】
【０００２】
回路を構築する多くの場合、２つあるいはそれ以上の集積回路の相互間を直流的に分離することが必要な場合がしばしばある。例えば、普通に起こることではないが、１つの集積回路のアース電位が、それがつながれる相手の別の集積回路のアース電位と異なる直流レベルにある場合がある。そのようなアース電位の分離が必要な時は、典型的なアース分離方式が採用されてきた。そのような方式の１つの例は、例えば、ＩＥＥＥ１３９４−１９９５規格、付録Ｊに記述されているものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし過去において、ＩＥＥＥ１３９４−１９９５に規定されたもののようなアース分離設計の回路が必要な時には、ＩＥＥＥ規格に示唆されている物理層デバイスとリンク層デバイスとの間の電流分離方式は、必要とされる外部部品、基板空間、供給電流、およびシリコン面積の点で高くつく。更に、それは雑音マージンや伝搬遅延の点でも優れていない。
【０００４】
更に詳細には、２つの集積回路デバイス間を分離する従来技術に関する問題点の１つは、ピン間に直流的な分離を実効させるために多数の部品が必要になるということである。例えば、ＩＥＥＥ１３９４−１９９５規格は、そのコンデンサー方式において、２個の比較的大型のコンデンサーと７個の抵抗をデバイス外に要求し、更にデバイス上には、微分を行うための、３値方式でヒステリシスを持つ特別な入力バッファ回路を要求する。従って、相互接続される各集積回路上のすべてのピンへの多数の相互接続に対して、要求される分離回路を採用するとすれば、膨大な数のそのような分離回路が必要になろう。更に、コンデンサーが取り扱う、例えば、約５０ボルトあるいはそれ以下である電圧に依存して、比較的大型のコンデンサーが必要とされ、それによって、相互接続が施される基板上の空間よりも広い面積をコンデンサーが占めることになりかねない。更に、集積回路のインターフェースおよび分離を確立するために必要とされる非常に多数の部品に伴って、最終製品のコストも同時に増大することは、もちろん理解されよう。
【０００５】
ＩＥＥＥ１３９４−１９９５規格は、変圧器を使用して実現される分離回路例についても付加的に規定している。変圧器分離回路例もまた、非常に多数の部品を必要とするが、コンデンサーによる方式よりも高い直流電圧、例えば約５００ボルトあるいはそれ以下に耐えるものが構築できる。ここでも、変圧器方式は分離回路を構築するために、かなり広い、相互接続のための物理的面積を要求し、従って、相互接続される多数のピン数を乗ずるとなると膨大な量の回路部品およびレイアウト面積が必要となる。
【０００６】
一般に、ＩＥＥＥ１３９４−１９９５規格に従って、集積回路との間で双方向的な信号のやり取りを可能にするために用いられるタイプの分離回路を使用して相互接続される回路の典型的な動作では、微分出力バッファ回路と信号のヒステリシスを有するデジタル入力バッファとが設けられる。この出力バッファおよび入力バッファは一般に、同じ入力／出力ピンへつながれて、双方向的な信号伝達を実現する。出力バッファ回路は一般に、その出力バッファが構築される集積回路デバイスと同じ基板上にあるクロックパルス源によってクロック信号を供給される。
【０００７】
入力バッファ回路の一部として設けられるタイプの微分回路は、集積回路構造中に構築するのが困難で複雑であり、更に、集積回路デバイス上にかなりの“不動産”（ｒｅａｌ  ｅｓｔａｔｅ）を必要とする。入力／出力ピンの数が増えれば、各入力バッファ区分に関する微分回路のピン数倍された数を設けるために必要とされる集積回路デバイス上の“不動産”の量も増大する。
【０００８】
更に、既に述べたように、微分入力バッファ回路はヒステリシスを持つ増幅器を有するのが一般的にある。ヒステリシスは、受信された信号が低レベルから特定のレベル、例えば１／２  ＶＤＤより上のレベルを越える高レベルへ遷移することを要求し、また他方では、検出器回路をターンオフするために、高レベルから１／２ＶＤＤよりも低い低レベルへの信号遷移を要求する。
【０００９】
このように、通常動作において、もしその回路へ供給される入力信号が約１／２ＶＤＤの一般的な振幅のものであれば、もしその入力回路が典型的なＣＭＯＳインバーターで構成されていれば、インバーターのトランジスタは両方ともに導通状態にバイアスされるのが普通である。この結果、そのデバイスを通って比較的大きな電流が引き出される。引き出される電流が集積回路デバイスの入力／出力ピンすべての本数倍されることから、この集積回路デバイスの静的状態において比較的大きな電流が必要とされることが理解されよう。これは多くの用途、例えばビデオカメラ／カムコーダー、ラップトップコンピュータ等の電池駆動式で長時間動作のために電池の消耗を最小限に抑える必要のある用途において欠点となる。
【００１０】
２つの集積回路間の分離回路の、１つの集積回路から他方へ信号を供給する動作において典型的なように、もし例えば、出力パルスが１個のクロックパルス長を越えて伝達されるべきであれば、１つの集積回路の出力バッファからクロックパルス出力で高レベル状態がクロック出力される。その後、出力バッファの出力は３番目の状態、すなわち高インピーダンス状態へスイッチされる。この信号は他方の集積回路の入力バッファ回路によって検出され、それは高レベル状態へスイッチする。入力バッファ回路のヒステリシス効果のお陰で、入力バッファは、入力信号がしきい値、例えば既に述べたように１／２  ＶＤＤ以下へ低下するまで、高レベル状態が受信されていることを報告し続ける。
【００１１】
過去の分離回路で経験された問題点の別の１つは、分離回路が限られた雑音耐性しか持たない場合が普通であるということである。特に、入力バッファ回路のヒステリシスの程度に関する設計要求のために、分離回路は雑音耐性の大きなマージンを許容しないのが一般的である。この結果、例えば、もし入力電圧が入力ピンにおいて１／２  ＶＤＤであれば、その回路が状態変化を起こすために越える必要のあるしきい値電位と入力電位との間の差は非常に小さい。（トランスミッターの出力、あるいはその回路がつながれた集積回路の出力バッファ部は典型的には３値目の高インピーダンス状態にあるため、入力は１／２  ＶＤＤにあるのが一般的である。）従って、もしスパイク雑音や雑音パルスが入力ライン上へ誘起されれば、入力バッファ回路のスイッチングしきい値に到達するために必要なパルスの振幅は比較的小さくなる。典型的な分離回路は、回路の特別な変数に依存して、例えば、ほんの約０．２ボルトから約０．８ボルトの雑音耐性しか提供できない。
【００１２】
ＩＥＥＥ１３９４−１９９５規格に従って構築されるデバイスインターフェース回路の設計において考慮すべき別の点は、インターフェース回路を通しての伝搬遅延の問題である。典型的には、過去において経験された伝搬遅延は約２ないし３ナノ秒である。多くの用途において、この伝搬遅延は少なくとも考慮に入れる必要があり、最悪の場合には、検討している特別な用途に対してこの回路を不適なものとする。
【００１３】
従って、２個以上の集積回路等の回路間で、直流的な分離、あるいはガルバーニ電圧分離を行うための回路および方法を提供するための方法および装置が必要とされる。
【課題を解決するための手段】
【００１４】
上述のことから、本発明の１つの目的は、２個以上の集積回路等の回路間に直流的な、あるいはガルバーニ電圧の分離を提供するための進歩した分離回路および方法を提供することである。
【００１５】
本発明の更に別の目的は、ＩＥＥＥ１３９４−１９５５規格の回路例によって要求される多数の部品よりも少ない外部部品しか要しない、上述のようなインターフェース回路および方法を提供することである。
【００１６】
本発明の更に別の目的は、デバイス上の入力バッファ区分に厳密な微分回路を必要としない、上述のような集積回路インターフェース回路および方法を提供することである。
【００１７】
本発明の更に別の目的は、ＩＥＥＥ１３９４−１９９５規格に従って構築されるインターフェース回路よりも優れた雑音耐性を有する、上述のような進歩した回路および方法を提供することである。
【００１８】
これらおよびその他の特徴、利点は、以下の詳細な説明を、添付図面および特許請求の範囲を参照しながら読むことによって明らかになろう。
【００１９】
このように、本発明の広い見地に従えば、異なるアース電位を基準とする可能性のある２つの回路間に直流分離を提供するための分離回路が提供される。これら分離すべき回路は、例えば、集積回路デバイス上の回路等でよい。この分離回路は出力バッファを含み、その出力バッファはそれが付随する回路の出力ノードに対して信号を供給するようにつながれている。入力バッファは、入力ノードへ供給される信号を受信するようにつながれている。１個のコンデンサーあるいは複数個のコンデンサーの組から構成される容量が、各回路の出力ノードと入力ノードとの間につながれている。入力バッファは、この容量からの電荷のリークを阻止するための回路を含み、この回路は好ましくはバスホルダー回路または同等な回路である。もしこの回路が集積回路デバイス上に設けられるのであれば、このバスホルダーは集積回路デバイスの内外部、どちらに設けてもよい。本発明の別の実施例では、出力バッファには信号エンコーダーを付随させ、入力バッファには信号デコーダーを付随させて、バスホルダーあるいはその他の電荷保持回路を必要とせずに、容量からの電荷のリーク効果に対抗、または阻止するようになっている。
【００２０】
本発明の別の広い見地に従えば、第１の回路と第２の回路との間に直流分離を提供するための分離回路が提供される。この第１および第２の回路は集積回路デバイス等の中に含まれることができる。これら回路は異なるアース電位を基準とすることができるが、必ずしもそうでなくてもよい。分離回路は第１および第２の変圧器コイルを有する変圧器を含む。この変圧器の第１のコイルは第１の回路のアースへつながれ、変圧器の第２のコイルは第２の回路のアースへつながれる。１個のコンデンサーまたは複数コンデンサーで構成される第１の容量が、第１の回路の信号出力ノードと変圧器の第１コイルの第２の端子との間につながれる。これも１個のコンデンサーまたは複数コンデンサーで構成される第２の容量が、第２の回路の信号入力ノードと変圧器の第２コイルの第２の端子との間につながれる。第１の回路中には信号出力バッファが設けられて、出力ノードへつながれる。第２の回路中には信号入力バッファが設けられて、対応する入力ノードへつながれ、前記信号入力バッファは容量からの電荷のリークに係わらず入力ノードにおける所望の状態を保持するように構築されている。信号入力バッファは、例えば、バスホルダー回路を含むことができる。
【００２１】
本発明の更に別の広い見地に従えば、別々の集積回路デバイス中に含まれることのできる第１の回路と第２の回路との間に直流分離を供給するための方法が提供されており、ここで前記第１の回路のアース電位は前記第２の回路のアース電位と異なっていても構わない。この方法は前記第１および第２の回路の各信号入力および出力ノード間に容量を接続することを含んでいる。この容量は１個のコンデンサーまたは複数コンデンサーデバイス上に構成される。信号出力バッファは回路の１つに含まれ、それが含まれている回路の出力ノードへつながれている。信号入力バッファは他方の回路に含まれ、それが含まれている回路の入力ノードへつながれている。信号入力バッファは、容量からの電荷のリークに係わらずその入力ノードに所望の状態を保持するように構築されている。
【００２２】
信号入力バッファを設ける工程は、入力が入力ノードへつながれ、出力が前記回路へつながれた第１のインバーターを設けること、および容量からの電荷のリークに係わらずインバーターの現在の状態を保持するためのバスホルダーをインバーターへの入力に設けることによって実行することができる。バスホルダーを設ける工程は、第１のインバーターを横切るように第１のインバーターとは逆向きに第２のインバーターを設けることによって実行することができる。第２のインバーターは、入力ノードを駆動する出力バッファよりも低い出力駆動を有するのが一般的である。
【００２３】
本発明の更に別の広い見地に従えば、第１の回路と第２の回路との間に直流分離を供給するための方法が提供される。これら回路は第１および第２の集積回路デバイスの一部で構わないが、第１の回路のアース電位は第２の回路のアース電位と異なっていても構わない。この方法は、変圧器の第１のコイルの１つの端子を第１の回路のアースへつなぎ、変圧器の第２のコイルの１つの端子を第２の回路のアースへつなぐことを含む。第１の容量が、第１の回路の信号出力ノードと変圧器の第１コイルの第２の端子との間につながれる。第２の容量が、第２の回路の信号入力ノードと変圧器の第２コイルの第２の端子との間につながれる。第１の回路中には信号出力バッファが設けられて、前記出力ノードへつながれる。第２の回路中には信号入力バッファが設けられて、入力ノードへつながれる。信号入力バッファは、容量からの電荷のリークに係わらず、回路の入力に所望の状態を保持するように構築される。
【００２４】
信号入力バッファを設ける工程は、入力を入力ノードへつながれ、出力を前記回路へつながれた第１のインバーターを設けること、および容量からの電荷のリークに係わらずインバーターの現在の状態を保持するためのバスホルダーをインバーターへの入力に設けることによって実行することができる。バスホルダーは、第１のインバーターを横切るように第１のインバーターとは逆向きに第２のインバーターを設けることによって設けることができる。
【００２５】
本発明の回路および方法によって、駆動される信号を微分するために必要な微分論理回路が不要になるという特長が得られる。これにより、シリコンデバイス面積が節約できる。更に、ＩＥＥＥ１３９４−１９９５規格のコンデンサー方式に従う回路に使用される最低でも２個の外部コンデンサーと７個の外部抵抗と比較して、容量性分離のためのリード線１本当たり１つの外部コンデンサーしか必要とされない。変圧器分離方式では、ＩＥＥＥ規格の変圧器方式に従う回路で最低でも７個の外部抵抗、および２個の外部コンデンサー、１個の外部変圧器が必要とされるのとは対照的に、２個の外部コンデンサーと１個の外部変圧器しか必要とされない。これにより、部品、基板面積、およびコストが節約される。
【００２６】
更に、入力は、１／２  ＶＤＤの代わりにレールからレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）までスイングする。これにより雑音マージンが増大する。通常の１／２  ＶＤＤに留まるのとは違って、入力はレールに留まる。入力が１／２  ＶＤＤに留まる従来技術では、静的な電流引き出しは非常に大きく、供給電流が設計の上限を越えないように注意深い設計が必要とされた。加えて、分離障壁を通る遅延は従来技術よりもずっと小さい。これにより、物理層デバイスおよびリンク層デバイスの両方にとって、タイミングの制約が低減する。入力回路の設計上の制約は、従来技術における厳密なしきい値とヒステリシスの制約とは対照的に緩和される。
【００２７】
更に尚、本発明の回路および方法は、物理層デバイスおよびリンク層デバイスの両方でより少ない供給電流しか使用せず、また以前の技術および回路とは対照的に、外部部品での供給電流を不要としている。
【００２８】
本発明の上述およびその他の特徴ならびに目的と、それらを達成するやり方は、以下の好適実施例の詳細な説明を添付図面とともに参照することで明らかになるであろう。また、それによって本発明それ自体を最も良く理解できよう。
【００２９】
各図面において、同様な部品を指すために同じ参照符号が用いられる。
【発明を実施するための最良の形態】
【００３０】
ここに述べるプロセス工程および構造は必ずしも集積回路を製造するための完全なプロセスフローを構成するものではないことに注意すべきである。本発明は従来技術の中で現在使用されている集積回路製造技術と一緒に実施されることを意図しており、そのため、本発明の理解のために必要な、普通に実施されているプロセス工程のみを含めてある。
【００３１】
本発明によって進展する解決策は、入力ラッチの使用と、分離障壁として働くコンデンサーを通して接続される標準的なＣＭＯＳ出力の採用である。コンデンサー上の電荷は瞬間的に変化できないので、分離障壁の片側にあるＣＭＯＳ出力は分離障壁の反対側にある対応する入力を高レベルへプルアップまたは低レベルへプルダウンする。この時点で、ラッチ入力はコンデンサー上の電荷を、出力が反対方向へ変化するまで保持する。
【００３２】
いずれ明らかになるように、本発明の回路中の入力は、１／２  ＶＤＤという最大スイングを有する従来技術とは対照的に、レールからレールへとスイングし、送信信号の微分が不要である。入力が１／２  ＶＤＤに保持されていた従来技術とは対照的に、入力はレールに保持される。
【００３３】
本発明の回路および技術は、コンデンサー方式の場合、従来技術が最低でも２個の外部コンデンサーと５個の外部抵抗を必要としたのに対して、１個の外部コンデンサーしか必要としない。変圧器分離方式の場合、従来技術が最低でも２個の外部コンデンサー、１個の外部変圧器と５個の外部抵抗を必要としたのに対して、本発明は２個の外部コンデンサーと１個の外部変圧器しか必要としない。
【００３４】
このような本発明の好適実施例に従った、２つの集積回路デバイス１１および１２を分離するための回路１０が図１に示されている。本発明はここに、集積回路デバイスを分離し、インターフェースを構成する実施例に関して説明するが、本発明が、互いに異なる直流レベルまたはアース電位を基準にする可能性のある２つのノードを分離するために使用できることを理解されるべきである。回路１０は、第１の集積回路デバイス１１を、異なるアース電位にある可能性のある第２の集積回路デバイス１２から分離するために使用されている。集積回路デバイス１１および１２は１つのプリント基板１４上に搭載されていてもよいし、あるいはその他の構造上に搭載されていてもよい。集積回路デバイス１１および１２はそれぞれ対応する接続ノード１６および１７を有しており、それらは接続ピンとしてそれぞれ図示されている。集積回路デバイス１１および１２の各々に対して、１本の接続ピンしか示されていないが、これら２つのデバイス間に多数のピンが相互接続されていることは理解されよう。
【００３５】
デバイス１１および１２の各々には、対応する入力／出力ノード１６および１７に付随して、対応する出力バッファ回路２０および入力バッファ回路２２が含まれている。集積回路デバイス１２の出力バッファ回路および入力バッファ回路も同じように構成されているが、出力バッファおよび入力バッファの参照符号として、特にプライム（’）を付して、出力バッファ２０’および入力バッファ２２’としている。
【００３６】
このように、集積回路デバイス１１上の回路（図示されていない）から供給される信号は出力バッファ２０へのライン２４上へ供給され、出力バッファ２０の出力は入力／出力ピン１６へつながれている。同様に、デバイス１１上の入力／出力ピンまたはノード１６に受信される信号は入力バッファ２２の入力へつながれ、集積回路１１上の回路（図示されていない）へのライン２６上へ供給される。同様にして、集積回路１２上の回路（図示されていない）から供給される信号は、ライン２４’上へ供給されて入力／出力ノード１７へ供給される。また、集積回路デバイス１２への入力／出力ノード１７上の入力として供給される信号は、入力バッファ２２’の入力へ供給されて、集積回路デバイス１２の回路（図示されていない）へのライン２６’上へ供給される。
【００３７】
図示されたように、それぞれの集積回路デバイス１１および１２の入力／出力ノード１６および１７を相互接続するコンデンサー３０が設けられる。本発明は１個のコンデンサーを使用するように図示されているが、複数のコンデンサーを用いて当該集積回路の２つの相互接続ノード間に１つの容量を構成するようにしても構わないことは注意されたい。このことは、例えば、コンデンサー要素によって耐えられるのよりも高い電圧を達成する場合に有利である。例えば、１００ボルト耐圧のコンデンサーを１個使用することよりも、耐圧５０ボルトのコンデンサーを２個直列につないで１００ボルトの耐圧を実現するほうが安くできる。従って、ここではコンデンサー要素を”１個のコンデンサー”としてあるが、この用語はＩＥＥＥ１３９４−１９９５規格の集積回路分離用接続の中に一般に用いられるタイプの電圧分割器や抵抗相互接続などを必要としない単一の容量を意味するものと解釈されるべきである。
【００３８】
本発明に従って分離回路を構築する場合、出力バッファ回路２０は、従来技術による以前の出力バッファ回路のそれに類似したやり方で構築されよう。更に詳細には、本発明の分離回路に用いる出力バッファ回路に対しては、特別な構成上の修正は必要でない。
【００３９】
他方、入力バッファ回路２２の構築については図２に示されているようなものである。図示のように、入力バッファ２２は３つの区分、すなわち、インバーター区分３２および３４とバスホルダー区分３６とを有する。図示の実施例のインバーター３２および３４は各々、ＶＤＤとアースとの間につながれたＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタを含んでいる。このように、インバーター３２はＰチャンネルＭＯＳトランジスタ４０およびＮチャンネルＭＯＳトランジスタ４２と一緒につながれて、ライン２５上の入力信号をそれらのゲートへつながれ、それらのドレインを後続のインバーター３４の入力へつながれ、更に、それらのソースを図示のように、それぞれＶＤＤおよびアースへつながれている。同様に、インバーター３４はＰチャンネルＭＯＳトランジスタ４６とＮチャンネルＭＯＳトランジスタ４８とを含み、それらの各ゲートは入力信号を受信し、ドレインは出力ライン２６へつながれ、ソースはそれぞれＶＤＤおよびアースへつながれている。
【００４０】
バスホルダー３６はインバーター３２の入力と出力との間につながれている。バスホルダー３６は、この図示の実施例では、ＰチャンネルＭＯＳトランジスタ５０およびＮチャンネルＭＯＳトランジスタ５２を備えたインバーター回路である。トランジスタ５０および５２のゲートはインバーター３２からの出力へつながれている。他方、トランジスタ５０および５２のドレインはライン２５上のインバーター３２の入力へつながれている。トランジスタ５０および５２のソースはそれぞれＶＤＤおよびアースへつながれている。他の回路を用いて、同様に、バスホルダー機能を構築してもよいことを理解されたい。
【００４１】
次に、動作時には、ライン２５上の入力が低レベルから高レベル状態へ上昇すると、インバーター３２の状態は、トランジスタ４２のしきい値を越えるまでは高レベルに留まり、その時点でトランジスタ４２が導通し、インバーター３２の出力を低レベルへ変化させる。同時に、Ｐチャンネルトランジスタ４０はターンオフされる。インバーター３２からの出力が低レベルへ移行すると、バスホルダー回路３６のトランジスタ５０は導通し、トランジスタ５２は非導通状態へスイッチされる。他方、入力ライン２５上の信号が低レベル状態へ落ち込むと、トランジスタ４０が導通させられ、他方、トランジスタ４２は非導通状態へスイッチするようにされる。これにより、インバーター３２からの出力は高レベル状態へ上昇し、その高レベル状態はバスホルダー３６のトランジスタ５０および５２のゲートへ供給される。これにより、トランジスタ５０は非導通状態へスイッチされ、トランジスタ５２は導通する。こうして、ライン２５へ供給されるバスホルダー３６からの出力は低信号状態に保持される。バスホルダー回路３６の出力はライン２５上へ供給され、インバーター３２の入力／出力信号状態を保持するように変化する。
【００４２】
電力投入による起動時に同期して、最初の状態変化に関して回路２２が正しい状態になることを保証するために、ダイオード要素５４および５６が設けられ、それぞれ入力ライン２５とＶＤＤとの間、および入力ライン２５とアースとの間につながれている。ダイオード５４および５６は更に、出力バッファとその回路への入力とを同期させ、出力バッファ２０および関連する入力バッファ２２’の初期の起動状態に依存して、インバーター３２がアースよりも上、あるいは下へ駆動されないように保持する。
【００４３】
このように、例えば、もしインバーター３２が電力投入時に高レベル入力状態を取って、ピン１６上に低レベルから高レベルへの遷移が受信されれば、過剰な電圧はダイオード５４を通してＶＤＤへ導かれ、インバーター回路３２が保護されると同時に、それが正しい入力状態へ同期することが保証される。同様に、もしインバーター３２への入力が低レベルで、ピン１６上に高レベルから低レベルへの最初の遷移が受信されれば、ダイオード５６が導通してインバーター３２のトランジスタがアースよりも低く駆動されないことが保証され、またインバーター３２への入力がそれの正しい状態へ同期することが保証される。このように、ダイオード５４および５６は入力ライン２５上のレベルを、ＶＤＤおよびアース電位から上下にダイオード電圧降下の１つ分の範囲にクランプする働きをする。
【００４４】
バスホルダー回路３６の動作のお陰で、バスホルダー回路３６のトランジスタ５０および５２の導通状態のスイッチングまたは遷移に打ち勝つのに十分大きな信号がライン２５上に受信されるまでは、インバーター３２はそれがスイッチされた状態に留まることが理解されよう。従って、回路２２がＩＥＥＥ１３９４−１９９５規格に従って構築された従来技術の分離回路よりもかなり大きな雑音耐性を有することが直ちに理解できよう。
【００４５】
バスホルダー回路３６の主要な機能の１つは、コンデンサーのリークが入力バッファ回路の動作に影響を及ぼさないことを保証することであることに注意されたい。コンデンサーからのそのような電荷リークの原因は数多くあり、回路の各種トランジスタによって誘起されるリーク、およびコンデンサーそれ自身の内部リークも含まれる。このように、図２に示された回路２２は、入力バッファ回路２２のインバーターの状態に影響を与える、コンデンサー３０によって経験される電荷リークの可能性を排除するために役立つことを理解されよう。こうして、バスホルダー３６の動作のために、例えばコンデンサー３０からの電荷リークによる入力ライン２５上の小さい電圧変動に係わらず、インバーター３２の状態は、それが計画的にスイッチされるまでは保持される。
【００４６】
コンデンサーリークの効果を最小化あるいは阻止することは、他の方法によっても同様に実現できる。例えば、受信区分にデコーダーを用い、符号化された出力バッファ信号を使用することによっても、スイッチングが十分小さい期間に起こるようにすることで、入力の状態を変化させるのに十分な電荷がコンデンサーからリークによって流れ出ないようにすることができる。符号化信号は、例えば、予め定められた周波数で各周期毎に状態を変化させるパルス符号変調信号でよく、あるいはその他の適当な信号でよい。
【００４７】
入力バッファ回路２２は比較的高いインピーダンス入力を有するので、回路２２はコンデンサー３０上に現れる電荷の変化に寄与することはほとんどない。従って、コンデンサー３０は主として、コンデンサーそれ自身の品質、およびコンデンサー内部に存在するかもしれない内部リークに限定される。従って、バスホルダー回路３６は、コンデンサー上の電荷がインバーター３２のしきい値を通るリークのため減少することが許容されないことを保証し、それによって、回路を意図的にスイッチされた状態に保持する回路全体の信頼性を高める。従って、バスホルダー３６はピン１６を所望の状態に保持するように電流を保つ。
【００４８】
これも容易に理解できるように、ＩＥＥＥ１３９４−１９９５規格に従って構築された分離回路によって要求されるタイプのヒステリシス回路の必要性は、本発明の入力バッファ回路２２の適正な動作のために必要とされない。更に、図示のようにインバーター３２へ与えられた信号の状態を保持するバスホルダー３６を回路２２と一緒に使用することで、互いに分離すべき他方の集積回路デバイスの入力／出力ノード１６および１７間に直流分離を実効させるために必要なものは１個のコンデンサー要素のみとなる。
【００４９】
更に理解されるであろうが、従来技術における複雑な微分回路の必要性は排除され、明らかなように、直流分離機能を実現するために必要とされる回路部品の数は、ＩＥＥＥ１３９４−１９５５規格に従う回路および方法によって必要とされるそれよりも大幅に減少している。
【００５０】
更に、バスホルダー回路３６を使用することで、雑音マージンが大幅に向上していることに注意されたい。これはバスホルダーが雑音スパイクを大幅に減衰させるためであり、更に、スイッチングを実現するためにはバスホルダーに供給される電流はバスホルダーの電流状態に打ち勝つだけの十分大きなものでなければならない。
【００５１】
本発明の分離回路は主として相互接続された２つの集積回路の直流電圧またはガルバーニ電圧が互いに異なるような用途に使用することを意図しているが、直流電圧またはアースレベルが本質的に同じである用途では、本回路は２つの集積回路の間へ直接つなぐことができることは理解できよう。更に、本発明に従って採用されたバスホルダー回路の動作のために、微分回路は最早必要とされないが、それにも拘わらず微分回路はそれを使用するように選ぶのであれば、それなりに働く。
【００５２】
もし必要であれば、図３に示したように、本発明に従って変圧器分離回路６０を構築することができる。図示のように、２つの集積回路デバイス６２および６４が分離回路６６によって相互接続されている。分離回路６６はプリント基板６８あるいはその他の適当な構造上に構築することができる。集積回路デバイス６２および６４は各々、対応する出力バッファ回路７０および７０’と、入力バッファ回路７２および７２’とを有する。出力バッファ回路７０および７０’と、入力バッファ回路７２および７２’とは同じように構築できる。集積回路デバイス６２の出力バッファ回路７０からの出力と、入力バッファ回路７２への入力とは入力／出力ピン７８上に供給される。同じようにして、集積回路デバイス６４の出力バッファ回路７０’からの出力と、入力バッファ回路７２’への入力とはピン８０への入力／出力上に供給される。入力バッファ回路７２および７２’は図２に関して既に説明したのと同じように、バスホルダー回路またはその他同様な技術を使用して、リーク電流がそれの一部として採用されたインバーター回路の動作に影響を与えないことを保証するように構築することができる。
【００５３】
図３に示された回路実施例６０において、片側は集積回路デバイス６２と一緒に使用されるアース８６を基準とし、反対側は集積回路デバイス６４に付随するアース８８へつながれた形で変圧器が供給される。対応するコンデンサー９０および９２が変圧器８５の各々の側へつながれ、それらをそれぞれ入力ノードあるいはピン７８および８０へつないでいる。出力バッファからの出力信号を適当に符号化することによって変圧器８５が飽和しないことを保証すれば、いくつかの用途ではコンデンサー９０および９２が不要となるということに注目されたい。使用される変圧器の分離能力のために、図３に示した変圧器方式の実施例６０は、主として２つの集積回路デバイス６２および６４の間により大きな直流電圧差が予測される場合に使用できる。通常の遷移が十分短い期間に起こって変圧器が飽和しないようにすることを保証するためには、変圧器分離方式に符号化方式が必要とされるということもまた注意されたい。
【００５４】
本発明は、ある程度の特殊性を有する例示実施例に関して説明してきたが、この開示は一例でしかなく、ここに特許請求された本発明の精神および展望から外れることなしに、組み合わせ、および部品の配置に対して数多くの変更が当業者には思いつかれるであろうことを理解されたい。
【００５５】
以上の説明に関して更に以下の項を開示する。
（１）異なるアース電位を基準とする可能性のある２つの回路間に直流分離を提供するための分離回路であって、
前記回路の１つの中にある出力バッファであって、出力ノードへ信号を供給するようにつながれた出力バッファ、
前記回路の別の１つの中にある入力バッファであって、入力ノード上の信号を受信するようにつながれた入力バッファ、
前記出力ノードと入力ノードとの間につながれた容量、
を含み、
前記入力バッファが前記容量からの電荷リークを阻止する回路を含んでいる、分離回路。
【００５６】
（２）第１項記載の回路であって、前記容量が単一コンデンサーである回路。
【００５７】
（３）第１項記載の回路であって、前記容量が２個以上のコンデンサーである回路。
【００５８】
（４）第１項記載の回路であって、前記信号がデジタル信号である回路。
【００５９】
（５）第１項記載の回路であって、前記１つおよび分離すべき別の１つの回路がそれぞれ第１および第２の集積回路デバイス中に含まれている回路。
【００６０】
（６）第５項記載の回路であって、前記容量からの電荷リークを阻止する前記回路がバスホルダー回路である回路。
【００６１】
（７）第６項記載の回路であって、前記バスホルダー回路が前記第２の集積回路デバイスの内部にある回路。
【００６２】
（８）第６項記載の回路であって、前記バスホルダー回路が前記第２の集積回路の外部にある回路。
【００６３】
（９）第１項記載の回路であって、前記容量からの電荷リークを阻止する前記回路がバスホルダー回路を含んでいる回路。
【００６４】
（１０）第９項記載の回路であって、前記バスホルダーが前記出力バッファよりも低い駆動を提供するようになった回路。
【００６５】
（１１）第９項記載の回路であって、前記入力バッファが第１のインバーターを含み、前記バスホルダーが前記第１のインバーターを横切るように第１のインバーターとは逆向きにつながれた第２のインバーターを含んでいる回路。
【００６６】
（１２）第１１項記載の回路であって、前記バスホルダーが、供給電圧とアース電位との間につながれたＰチャンネルＭＯＳデバイスとＮチャンネルＭＯＳデバイスとを含み、前記ＭＯＳデバイスがゲートを前記第１のインバーターの出力へつながれ、ドレインを前記第１のインバーターの入力へつながれている回路。
【００６７】
（１３）第１項記載の回路であって、前記分離すべき回路の前記１つの前記出力ノードが入力／出力ノードであり、更に、分離すべき前記回路の前記１つの中に、入力を前記入力／出力ノードへつながれた第２の入力バッファを含み、更に、分離すべき前記回路の前記１つの中に、前記容量からの電荷のリークを阻止するための第２の回路を含む回路。
【００６８】
（１４）第１項記載の回路であって、前記容量からの電荷のリークを阻止するための前記回路が、前記出力バッファに付随して信号エンコーダーを、前記入力バッファに付随して信号デコーダーを含んでいる回路。
【００６９】
（１５）異なるアース電位を基準とする可能性のある第１の回路と第２の回路との間に直流分離を提供するための分離回路であって、
第１の変圧器コイルと第２の変圧器コイルとを有する変圧器、
を含み、
前記変圧器の前記第１のコイルが前記第１の回路のアースと前記第１の回路の出力ノードとへつながれ、前記変圧器の前記第２のコイルが前記第２の回路のアースと前記第２の回路の入力ノードとへつながれており、
前記第１の回路中にあって前記出力ノードへつながれた信号出力バッファ、
前記第２の回路中にあって、前記入力ノードへつながれ、容量からの電荷のリークに係わらず前記入力ノードを所望の状態に保持するように構築された信号入力バッファ、
を含む分離回路。
【００７０】
（１６）第１５項記載の回路であって、更に、前記第１の回路の信号出力ノードと前記変圧器の前記第１第２コイルの第２の端子との間につながれた第１の容量、および前記第２の回路の信号入力ノードと前記変圧器の前記第２コイルの第２の端子との間につながれた第２の容量を含む回路。
【００７１】
（１７）第１６項記載の回路であって、前記第１および第２の容量の各々が単一コンデンサーである回路。
【００７２】
（１８）第１６項記載の回路であって、前記第１および第２の容量の各々が２個以上のコンデンサーである回路。
【００７３】
（１９）第１項記載の回路であって、分離すべき前記第１および第２の回路が第１および第２の集積回路デバイス上にある回路。
【００７４】
（２０）第１９項記載の回路であって、前記信号入力バッファがバスホルダー回路を含んでいる回路。
【００７５】
（２１）第２０項記載の回路であって、前記バスホルダー回路が前記入力バッファを収容している前記集積回路の内部にある回路。
【００７６】
（２２）第２０項記載の回路であって、前記バスホルダー回路が前記入力バッファを収容している前記集積回路の外部にある回路。
【００７７】
（２３）第１６項記載の回路であって、前記信号入力バッファの各々がバスホルダー回路を含んでいる回路。
【００７８】
（２４）第２３項記載の回路であって、前記入力バッファが第１のインバーターを含み、前記バスホルダーが前記第１のインバーターを横切るように第１のインバーターとは逆向きにつながれた第２のインバーターを含んでいる回路。
【００７９】
（２５）第２４項記載の回路であって、前記バスホルダーが前記出力バッファよりも低い駆動を提供するようになった回路。
【００８０】
（２６）第２４項記載の回路であって、前記バスホルダーが、供給電圧とアース電位との間につながれたＰチャンネルＭＯＳデバイスとＮチャンネルＭＯＳデバイスとを含み、前記ＭＯＳデバイスがゲートを前記第１のインバーターの出力へつながれ、ドレインを前記第１のインバーターの入力へつながれている回路。
【００８１】
（２７）第１６項記載の回路であって、前記信号がデジタル信号である回路。
【００８２】
（２８）第１６項記載の回路であって、前記出力ノードが入力／出力ノードであり、更に、前記第１の回路中に、前記入力／出力ノードへつながれた入力を有する第２の入力バッファであって、前記容量からの電荷のリークに係わらず前記入力／出力ノードを所望の状態に保持するように構築された第２の入力バッファを含む回路。
【００８３】
（２９）第１５項記載の回路であって、前記信号出力バッファが信号エンコーダーを含んでいる回路。
【００８４】
（３０）第１の回路を、それのアース電位が前記第１の回路のアース電位と異なっている可能性のある第２の回路から直流分離するための方法であって、
前記第１の回路の信号出力ノードと前記第２の回路の信号入力ノードとの間に容量をつなぐこと、
出力を前記出力ノードへつながれた信号出力バッファを前記第１の回路中に設けること、
前記入力ノードへつながれた信号入力バッファであって、前記容量からの電荷のリークに係わらず前記入力バッファの入力を所望の状態に保持するように構築された信号入力バッファを前記第２の回路中に設けること、
を含む方法。
【００８５】
（３１）第３０項記載の方法であって、容量をつなぐ前記工程が、複数個の相互接続されたコンデンサーをつないで前記容量を提供することを含んでいる方法。
【００８６】
（３２）第３０項記載の方法であって、容量をつなぐ前記工程が、１個のコンデンサーをつないで前記容量を提供することを含んでいる方法。
【００８７】
（３３）第３０項記載の方法であって、信号入力バッファを設ける前記工程が、入力を前記入力／出力ノードへつながれ、出力を前記回路へつながれた第１のインバーターを設けること、および前記容量からの電荷のリークに係わらず前記インバーターの現在の状態を保持するためのバスホルダーを前記インバーターを横切るように設けることを含んでいる方法。
【００８８】
（３４）第３３項記載の方法であって、バスホルダーを設ける前記工程が、前記第１のインバーターを横切るように第１のインバーターとは逆向きに第２のインバーターを設けることを含んでいる方法。
【００８９】
（３５）第３４項記載の方法であって、第２のインバーターを設ける前記工程が、供給電圧とアース電位との間につながれたＰチャンネルＭＯＳデバイスおよびＮチャンネルＭＯＳデバイスであって、ゲートを前記第１のインバーターの出力へつながれ、ドレインを前記第１のインバーターの入力へつながれたＭＯＳデバイスを設けることを含んでいる方法。
【００９０】
（３６）第３０項記載の方法であって、前記入力ノードが入力／出力ノードであり、更に、前記第２の回路中に、前記入力／出力ノードに対して出力信号を供給するようにつながれた第２の信号出力バッファを設けることを含む方法。
【００９１】
（３７）第１の回路を、それのアース電位が前記第１の回路のアース電位と異なっている可能性のある第２の回路から直流分離するための方法であって、
変圧器の第１のコイルの１つの端子を前記第１の回路のアースへつなぎ、前記変圧器の第２のコイルの第１の端子を前記第２の回路のアースへつなぐこと、
前記第１の回路の信号出力ノードと前記変圧器の前記第１コイルの第２の端子との間に第１の容量をつなぐこと、
前記第２の回路の信号入力ノードと前記変圧器の前記第２コイルの第２の端子との間に第２の容量をつなぐこと、
前記第１の回路中に、前記出力ノードへつながれた信号出力バッファを設けること、
前記第２の回路中に、前記入力ノードへつながれた信号入力バッファであって、前記容量からの電荷のリークに係わらず前記入力バッファの入力を所望の状態に保持するように構築された信号入力バッファを設けること、
を含む方法。
【００９２】
（３８）第３７項記載の方法であって、信号入力バッファを設ける前記工程が、入力を前記入力ノードへつながれ、出力を前記回路へつながれた第１のインバーターを設けること、および前記容量からの電荷のリークに係わらず前記インバーターの現在の状態を保持するためのバスホルダーを前記インバーターを横切るように設けることを含んでいる方法。
【００９３】
（３９）第３８項記載の方法であって、バスホルダーを設ける前記工程が、前記第１のインバーターを横切るように第１のインバーターとは逆向きに第２のインバーターを設けることを含んでいる方法。
【００９４】
（４０）第３９項記載の方法であって、第２のインバーターを設ける前記工程が、供給電圧とアース電位との間につながれたＰチャンネルＭＯＳデバイスおよびＮチャンネルＭＯＳデバイスであって、ゲートを前記第１のインバーターの出力へつながれ、ドレインを前記第１のインバーターの入力へつながれたＭＯＳデバイスを設けることを含んでいる方法。
【００９５】
（４１）第３７項記載の方法であって、前記出力ノードが入力／出力ノードであり、更に、前記第１の回路中に、前記入力／出力ノードからの信号を受信するようにつながれた第２の信号入力バッファであって、前記容量からの電荷のリークに係わらず前記第２の入力バッファの入力を所望の状態に保持するように構築された第２の信号入力バッファを設けることを含む回路。
【００９６】
（４２）異なるアース電位を基準とする可能性のある２つの集積回路デバイス１１と１２との間に直流分離を提供するための分離回路１０および方法が提供される。分離回路１０は各々の回路中に出力バッファ２０、２０’を含み、前記出力バッファはそれに付随する回路１１、１２の入力／出力ピン１６、１７へ信号を供給するようにつながれている。単一のコンデンサーでも複数のコンデンサーの組み合わせでもよいが、１つの容量３０が回路１１、１２の各々のピン１６、１７へつながれ、各回路１１、１２中では入力バッファ２２、２２’がＩ／Ｏピン１６、１７上へ供給される信号を受信するようにつながれている。入力バッファ２２、２２’は容量からの電荷のリークを阻止するための回路を含み、それは好ましくはバスホルダー３６または同等のものでよい。別の実施例では、２つの集積回路６２、６４間に直流分離を提供するために変圧器８５が用いられる。
【図面の簡単な説明】
【００９７】
【図１】本発明の好適実施例に従って、２つの集積回路デバイスを分離するために使用される分離回路の模式的電気回路図。
【図２】本発明の好適実施例に従って構築された入力バッファ回路の模式的電気回路図。
【図３】本発明の好適実施例に従って、変圧器分離回路を用いて２つの集積回路デバイスを分離するための分離回路の模式的電気回路図。
【符号の説明】
【００９８】
１０  分離回路
１１，１２  集積回路デバイス
１４  プリント基板
１６，１７  接続ノード
２０，２０’  出力バッファ回路
２２，２２’  入力バッファ回路
２４，２４’，２５，２５’，２６，２６’  ライン
３０  コンデンサー
３２，３４  インバーター
３６  バスホルダー
４０  ＰチャンネルＭＯＳトランジスタ
４２  ＮチャンネルＭＯＳトランジスタ
４６  ＰチャンネルＭＯＳトランジスタ
４８  ＮチャンネルＭＯＳトランジスタ
５０  ＰチャンネルＭＯＳトランジスタ
５２  ＮチャンネルＭＯＳトランジスタ
５４，５６  ダイオード
６０  変圧器式分離回路
６２，６４  集積回路デバイス
６６  分離回路
６８  プリント基板
７０，７０’  出力バッファ回路
７２，７２’  入力バッファ回路
７８，８０  入力／出力ピン
８５  変圧器
８６  アース
９０，９２  コンデンサー
【図１】
2007172655.tif 000003
【図２】
2007172655.tif 000004
【図３】
2007172655.tif 000005
【手続補正書】
【提出日】平成19年4月20日(2007.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
異なるアース電位を基準とする可能性のある２つの回路間に直流分離を提供するための分離回路であって，
前記回路の１つの中にある出力バッファであって，出力ノードへそれぞれが第１の論理レベルと第２の論理レベルを表わす第１の電圧レベルと第２の電圧レベルを有するデータ信号を供給するようにつながれた出力バッファと，
前記回路の別の１つの中にある入力バッファであって，入力ノード上の前記データ信号を受信するようにつながれた入力バッファと，
前記出力ノードと入力ノードとの間につながれた容量と，
を含み，
前記入力バッファが，前記入力ノードにおいてアクティブとなった最後の電圧レベルを保持し，前記容量からの電荷リークを阻止する回路を含み，
分離される前記２つの回路が，それぞれ第１の集積回路および第２の集積回路に含まれている，分離回路。
【請求項２】
前記最後の電圧レベルを保持し，前記容量からの電荷リークを阻止する回路がバスホルダー回路である請求項１に記載の分離回路。
【請求項３】
異なるアース電位を基準とする可能性のある２つの回路間に直流分離を提供するための分離回路であって，
前記回路の１つの中にある出力バッファであって，出力ノードへそれぞれが第１の論理レベルと第２の論理レベルを表わす第１の電圧レベルと第２の電圧レベルを有するデータ信号を供給するようにつながれた出力バッファと，
前記回路の別の１つの中にある入力バッファであって，入力ノード上の前記データ信号を受信するようにつながれた入力バッファと，
前記出力ノードと入力ノードとの間につながれた容量と，
を含み，
前記入力バッファが，前記入力ノードにおいてアクティブとなった最後の電圧レベルを保持し，前記容量からの電荷リークを阻止する回路を含み，該回路がバスホルダー回路を含む，分離回路。
【請求項４】
前記バスホルダー回路が前記出力バッファより低い駆動を提供する，請求項３に記載の分離回路。
【請求項５】
前記入力バッファが第１のインバータを含み，前記バスホルダー回路が前記第１のインバータを横切るように前記第１のインバーターとは逆向きにつながれた第２のインバーターを含む，請求項３に記載の分離回路。
【請求項６】
異なるアース電位を基準とする可能性のある第１の回路と第２の回路との間に直流分離を提供するための分離回路であって、
第１の変圧器コイルと第２の変圧器コイルとを有する変圧器、
を含み、
前記変圧器の前記第１のコイルが前記第１の回路のアースと前記第１の回路の出力ノードに接続され、前記変圧器の前記第２のコイルが前記第２の回路のアースと前記第２の回路の入力ノードに接続されており、
前記第１の回路の前記出力ノードと前記変圧器の前記第１の変圧器コイルの第２の側との間に接続された第１の容量と，前記第２の回路の前記入力ノードと前記変圧器の前記第２の変圧器コイルの第２の側との間に接続された第２の容量とを含み，
前記第１の回路内に前記出力ノードに接続された信号出力バッファを含み，
前記第２の回路内に信号入力バッファを含み，該信号入力バッファは前記入力ノードに接続され，前記容量からの電荷リークにもかかわらず，前記入力ノードにおいて所望の状態を保持するように構成され，
前記信号入力バッファは，第１のインバータとバスホルダー回路とを含み，該バスホルダー回路は，前記第１のインバータを横切るように前記第１のインバーターとは逆向きにつながれた第２のインバーターを含む，分離回路。
【請求項７】
前記第１および第２の容量の各々が単一コンデンサーである請求項６に記載の分離回路。
【請求項８】
前記バスホルダー回路が前記出力バッファより低い駆動を提供する，請求項６に記載の分離回路。
【請求項９】
前記出力ノードが入出力ノードであり，さらに該入出力ノードに接続された入力を有する第２入力バッファを前記第１の回路内に含み，前記第２入力バッファは前記容量からの電荷リークにもかかわらず，前記入出力ノードにおいて所望の状態を保持するように構成されている，請求項６に記載の分離回路。