(57)【要約】【課題】  入出力制御エレメント間のマッチング処理を簡単な構成で実現する。【解決手段】  接続要求された出力端子番号から出力スイッチごとの接続要求数を算出する接続要求数算出手段と、入力スイッチごとに、中間スイッチの数に対応する出力リンクの使用状態を示す第１の使用状態データを保持する第１のレジスタと、出力スイッチごとに、中間スイッチの数に対応する入力リンクの使用状態を示す第２の使用状態データを保持する第２のレジスタと、１つの入力スイッチと１つの出力スイッチとの間で、第１の使用状態データと第２の使用状態データを各レジスタから並列に読み出して照合し、当該出力スイッチに対応する接続要求数の範囲で、出力リンクと入力リンクに共通する空きリンクを算出し、当該空きリンクを多段スイッチ内部の経路とする処理モジュールとを備える。【選択図】        図２
2007266858.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の入力端子を有する複数の入力スイッチと、それぞれ複数の出力端子を有する複数の出力スイッチと、入力スイッチの入力端子数および出力スイッチの出力端子数に応じて必要数が決まる複数の中間スイッチとを有し、各入力スイッチと各中間スイッチが出力リンクを介して接続され、各出力スイッチと各中間スイッチが入力リンクを介して接続された完全ノンブロッキングな多段スイッチに対して、入力スイッチの入力端子番号と出力スイッチの出力端子番号のペアが接続要求として与えられたときに多段スイッチ内部の経路を算出するスイッチ制御回路において、
前記接続要求された出力端子番号から前記出力スイッチごとの接続要求数を算出する接続要求数算出手段と、
前記入力スイッチごとに、前記中間スイッチの数に対応する前記出力リンクの使用状態を示す第１の使用状態データを保持する第１のレジスタと、
前記出力スイッチごとに、前記中間スイッチの数に対応する前記入力リンクの使用状態を示す第２の使用状態データを保持する第２のレジスタと、
１つの入力スイッチと１つの出力スイッチとの間で、前記第１の使用状態データと前記第２の使用状態データを各レジスタから並列に読み出して照合し、当該出力スイッチに対応する接続要求数の範囲で、前記出力リンクと前記入力リンクに共通する空きリンクを算出し、当該空きリンクを前記多段スイッチ内部の経路とする処理モジュールと
を備えたことを特徴とするスイッチ制御回路。
【請求項２】
請求項１に記載のスイッチ制御回路において、
前記複数の入力スイッチにそれぞれ対応する前記第１の使用状態データをリング状に巡回させるか、または前記複数の出力スイッチにそれぞれ対応する前記第２の使用状態データをリング状に巡回させる構成を有し、
前記処理モジュールは、巡回させた前記第１の使用状態データまたは前記第２の使用状態データに対応する入力スイッチと出力スイッチとの間で、前記出力リンクと前記入力リンクに共通する空きリンクを算出する処理を行う構成である
ことを特徴とするスイッチ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、完全ノンブロッキング（Strictly Non-blocking)な多段スイッチに用いられるスイッチ制御回路であり、特に接続するスイッチの入力端子番号と出力端子番号のペアが与えられたときに多段スイッチ内部の経路を算出するスイッチ制御回路に関する。
【０００２】
なお、本明細書では、完全ノンブロッキングな多段スイッチとして代表的なClosスイッチを例に説明するが、本発明のスイッチ制御回路はClosスイッチのみに限定されるものではない。また、Closスイッチは３段構成が基本となるが、３段構成の第２段をさらに３段構成に分解することにより５段以上の多段スイッチが構成できるので、以下の説明では３段構成を中心に説明する。
【背景技術】
【０００３】
Closスイッチの制御方法は、原理的に２つに大別される。第１の制御方法は、接続要求としてスイッチの入力端子番号と出力端子番号のペアが複数与えられた場合、１つずつ順番に処理する「順次制御」である。Closスイッチは完全ノンブロッキングな性質を有しており、未使用の入力端子と出力端子を接続する多段スイッチ内部の経路は必ず存在するので、接続要求を順番に処理すればよい。
【０００４】
第２の制御方法は、複数の接続要求が与えられた場合、それらをまとめて同時に処理する「並列制御」である。具体的な制御方法としては、多段スイッチのBenes 網を対象として提案された並列制御方法をClos網に応用した制御方法が知られている（非特許文献１）。
【非特許文献１】T.T.Lee and S.Y.Liew,"Parallel routing algorithms in Benes-Clos networks",IEEE Transaction on Communication, vol.50, no.11, pp.1841-1847, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００５】
複数の接続要求が与えられた場合、第１の制御方法による「順次制御」は簡単であるが、それを単純に並列化すると次に示す問題（ダブルブッキング）が生ずることがある。
【０００６】
ここでは、図１に示す３段（３−７−３）Closスイッチ回路を例に説明する。図１において、第１段のスイッチ回路（入力スイッチ）１１，１２，１３には、それぞれ４個の入力端子１０１〜１０４，１０５〜１０８，１０９〜１１２がある。入力スイッチ１１，１２，１３と、第２段のスイッチ回路（中間スイッチ）２１〜２７は、それぞれ７本の出力リンク１２１〜１２３を介してメッシュ状に接続される。例えば、入力スイッチ１１は、７本の出力リンク１２１を介して中間スイッチ２１〜２７と接続される。中間スイッチ２１〜２７と、第３段のスイッチ回路（出力スイッチ）３１，３２，３３は、それぞれ７本の入力リンク１２４〜１２６を介して接続される。例えば、出力スイッチ３１は、７本の入力リンク１２４を介して中間スイッチ２１〜２７と接続される。出力スイッチ３１，３２，３３には、それぞれ４個の出力端子１３１〜１３４，１３５〜１３８，１３９〜１４２がある。
【０００７】
ここで、入力端子１０２と出力端子１３１を接続する場合について、基本となる処理手順を示す。最初に、入力端子１０２を有する入力スイッチ１１は、その出力リンク１２１で未使用状態のものを探す。同時に、出力端子１３１を有する出力スイッチ３１は、その入力リンク１２４で未使用状態のものを探す。これらの出力リンク１２１と入力リンク１２４の各７本の位置は、それぞれ中間スイッチ２１〜２７の位置に対応している。よって、出力リンク１２１と入力リンク１２４の同一位置（上から数えたリンクの番号をｉとする）で、双方が未使用状態であれば中間スイッチ２１〜２７のうちｉ番目の中間スイッチを経由するルート（多段スイッチ内部の経路）が設定可能となる。
【０００８】
このような制御動作は、図１のスイッチ回路に対応する図２に示すようなスイッチ制御回路で実現される。図２において、入力制御エレメント１１ｅ，１２ｅ，１３ｅは、図１の入力スイッチ１１，１２，１３に対応して設置される。出力制御エレメント３１ｅ，３２ｅ，３３ｅは、図１の出力スイッチ３１，３２，３３に対応して設置される。入力制御エレメント１１ｅ〜１３ｅには、それぞれ図１の入力端子１０１〜１０４，１０５〜１０８，１０９〜１１２に対応する４個の入力端子１０１ｅ〜１０４ｅ，１０５ｅ〜１０８ｅ，１０９ｅ〜１１２ｅがあり、それぞれ接続すべき出力端子番号が入力される。出力制御エレメント３１ｅ〜３３ｅには、同様に図１の出力端子１３１〜１４２に対応するそれぞれ４個の出力端子１３１ｅ〜１４２ｅがある。入力制御エレメント１１ｅ〜１３ｅと出力制御エレメント３１ｅ〜３３ｅは、メッシュ状の制御リンク１５１〜１５９を介して接続される。
【０００９】
ここで、入力制御エレメント１１ｅ，１２ｅには、入力スイッチ１１，１２の出力リンク１２１，１２２の使用状態を示す使用状態データ（００１０１１１），（０１０１１１１）があるものとし、出力制御エレメント３１ｅには、出力スイッチ３１の入力リンク１２４の使用状態を示す使用状態データ（０１０００００）があるものとする。なお、「０」は未使用状態、「１」は使用済み状態を示す。例えば、入力制御エレメント１１ｅの使用状態データ（００１０１１１）は、出力リンク１２１の上から１番目，２番目，４番目が未使用状態で、３番目，５番目以降が使用済みであることを示す。この場合、新たな接続要求をルーチングするためには、１番目，２番目，４番目の中間スイッチ２１，２２，２４を通すことになる。
【００１０】
図１における入力端子１０２と出力端子１３１を接続する場合、それぞれの入出力端子が収容される入力スイッチ１１と出力スイッチ３１に対応する入力制御エレメント１１ｅと出力制御エレメント３１ｅとの間で、次のように使用状態データに基づいた動作が行われる。最初に入力制御エレメント１１ｅは、制御リンク１５１を介して接続先の出力制御エレメント３１ｅに使用状態データ（０１０００００）の参照を要求する。次に、入力制御エレメント１１ｅは、自分の使用状態データ
（００１０１１１）
と、参照した出力制御エレメント３１ｅの使用状態データ
（０１０００００）
を比較し、双方が「０」となる共通の位置があるか否かをチェックする。以下、この処理をマッチング処理という。ここでは、使用状態データの上から１番目，４番目が該当するので、その位置に対応する例えば１番目の中間スイッチ２１を経由するルートが使用可能となる。このように選択された入力端子１０２と出力端子１３１とを接続するルートとして、図１の入力スイッチ１１，中間スイッチ２１，出力スイッチ３１内の各経路を破線で示す。なお、マッチング処理により複数の経路が候補となる場合には、上記のように任意に１つの経路を選択する。
【００１１】
次に、複数組の入力端子と出力端子の接続要求が与えられた場合に、同時に２つずつ並列処理する場合について説明する。図１において、入力端子１０２と出力端子１３１、さらに入力端子１０７と出力端子１３３の２組を同時に接続する例を示す。上記のように、１組ずつ順番に処理すれば問題なく接続できることは容易にわかる。この２組の接続要求を単純に並列動作させる場合を想定する。
【００１２】
上記の処理手順と同様に、入力端子１０２と出力端子１３１の接続のためには、入力制御エレメント１１ｅと出力制御エレメント３１ｅで使用状態データのマッチング処理を行う。同じく、入力端子１０７と出力端子１３３の接続のためには、入力制御エレメント１２ｅと出力制御エレメント３１ｅで使用状態データのマッチング処理を行う。この例では、出力制御エレメント３１ｅの使用状態データ（０１０００００）が並列に２つの入力制御エレメント１１ｅ，１２ｅに参照されることになる。ここで、入力制御エレメント１１ｅ，１２ｅの使用状態データはそれぞれ（００１０１１１），（０１０１１１１）であるので、
１１ｅ：（００１０１１１）
１２ｅ：（０１０１１１１）
３１ｅ：（０１０００００）
となり、入力制御エレメント１１ｅからみて１番目，４番目がともに「０」、入力制御エレメント１２ｅからみて１番目，３番目がともに「０」となる。このとき、入力制御エレメント１１ｅで１番目、入力制御エレメント１２ｅで３番目を選択するか、あるいは入力制御エレメント１１ｅで４番目、入力制御エレメント１２ｅで１番目か３番目を選択すれば、同時に二つの接続要求に対応するルートが決定できる。
【００１３】
しかし、単純な並列制御では、入力制御エレメント１１ｅ，１２ｅでともに１番目を選択することがあり、この場合にはダブルブッキングになる。その結果、中間スイッチ２１と出力スイッチ３１との間の制御リンクでブロッキングを生じ、正常な制御動作が実現できないことになる。以上が第１の制御方法を単純に並列化した場合に生ずるダブルブッキングの問題点である。
【００１４】
一方、上記の第２の制御方法に基づく多段スイッチの並列制御回路は、順次制御と比較して並列処理による高速処理が可能であり、上記のようなダブルブッキングを避けることは可能であるものの、制御が複雑であり、従来はソフトウェア処理のためにスイッチ規模（入力スイッチおよび出力スイッチの数）に応じて処理時間が長くなる問題がある。
【００１５】
また、従来のスイッチ制御回路は、図２に示すように１つの入力スイッチおよび出力スイッチに対応して１つの入力制御エレメントおよび出力制御エレメントを配置し、それらの間をメッシュ状に接続する必要があり、スイッチ規模（入力スイッチおよび出力スイッチの数）に応じて配線数が増大する問題がある。
【００１６】
本発明は、入出力制御エレメント間のマッチング処理を簡単な構成で実現することができるスイッチ制御回路を提供することを目的とする。また、本発明は、完全ノンブロッキングな多段スイッチの接続制御の並列化に起因する内部ブロッキングの発生を簡単な構成により回避し、さらに入出力制御エレメント間でメッシュ状に配線されることに起因する配線量の増大を回避することができるスイッチ制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、それぞれ複数の入力端子を有する複数の入力スイッチと、それぞれ複数の出力端子を有する複数の出力スイッチと、入力スイッチの入力端子数および出力スイッチの出力端子数に応じて必要数が決まる複数の中間スイッチとを有し、各入力スイッチと各中間スイッチが出力リンクを介して接続され、各出力スイッチと各中間スイッチが入力リンクを介して接続された完全ノンブロッキングな多段スイッチに対して、入力スイッチの入力端子番号と出力スイッチの出力端子番号のペアが接続要求として与えられたときに多段スイッチ内部の経路を算出するスイッチ制御回路において、接続要求された出力端子番号から出力スイッチごとの接続要求数を算出する接続要求数算出手段と、入力スイッチごとに、中間スイッチの数に対応する出力リンクの使用状態を示す第１の使用状態データを保持する第１のレジスタと、出力スイッチごとに、中間スイッチの数に対応する入力リンクの使用状態を示す第２の使用状態データを保持する第２のレジスタと、１つの入力スイッチと１つの出力スイッチとの間で、第１の使用状態データと第２の使用状態データを各レジスタから並列に読み出して照合し、当該出力スイッチに対応する接続要求数の範囲で、出力リンクと入力リンクに共通する空きリンクを算出し、当該空きリンクを多段スイッチ内部の経路とする処理モジュールとを備える。
【００１８】
また、本発明のスイッチ制御回路は、複数の入力スイッチにそれぞれ対応する第１の使用状態データをリング状に巡回させるか、または複数の出力スイッチにそれぞれ対応する第２の使用状態データをリング状に巡回させる構成を有し、処理モジュールは、巡回させた第１の使用状態データまたは第２の使用状態データに対応する入力スイッチと出力スイッチとの間で、出力リンクと入力リンクに共通する空きリンクを算出する処理を行う構成とする。
【発明の効果】
【００１９】
本発明のスイッチ制御回路は、１つの入力スイッチと１つの出力スイッチとの間において、それぞれの中間スイッチとの入出力リンクにおける使用状態データのマッチング処理を並列に行い、かつ出力スイッチに対する接続要求数の範囲で空きリンクを算出することにより、簡単に接続要求に対する多段スイッチ内部の経路を算出することができる。
【００２０】
また、本発明のスイッチ制御回路は、入力スイッチの使用状態データまたは出力スイッチの使用状態データを巡回させ、１対１の入出力スイッチ間でマッチング処理を行うことにより、１つの出力スイッチに複数の入力スイッチからのアクセスが発生しないので、内部ブロッキングの発生を回避することができる。また、入出力スイッチ間でマッチング処理に供するデータ交換のためのメッシュ状の配線が不要となり、スイッチ規模が大きくなってもスイッチ制御回路における配線量の増大を抑えることができる。
【発明を実施するための最良の形態】
【００２１】
本発明のスイッチ制御回路は、例えば図１の３段（３−７−３）Closスイッチ回路に対応する図２のスイッチ制御回路に相当するが、まず、図２における入力制御エレメント１１ｅ〜１３ｅの１つ（ここでは１１ｅとする）および出力制御エレメント３１ｅ〜３１ｅの１つ（ここでは３１ｅとする）に対応付けて説明する。ただし、本発明のスイッチ制御回路の要素である接続要求数算出手段、第１および第２のレジスタ、処理モジュールに対応する構成は、便宜的に入力制御エレメントと出力制御エレメントに分けて説明するが、その配置も含めて以下に示す構成例に限定されるものではない。また、入力制御エレメントおよび出力制御エレメントの機能は、ハードウェアまたはソフトウェアあるいはそれらの組み合わせで実現することができる。以下、各入出力制御エレメントをハードウェアで実現した場合の構成について説明する。
【００２２】
（入力制御エレメントの第１の構成例）
図３は、本発明のスイッチ制御回路における入力制御エレメント（１１ｅ）の第１の構成例を示す。
【００２３】
図３において、判定回路４１−１〜４１−４は、入力制御エレメント１１ｅの入力端子１０１ｅ〜１０４ｅから接続要求としてそれぞれ接続先の出力端子番号を入力し、それぞれ出力端子番号に対応する出力スイッチ番号を判定する。各判定回路から出力された出力スイッチ番号４１１〜４１４はデコーダ回路４２−１〜４２−４に入力され、出力スイッチ番号に対応した位置の出力リンク（１ビット）を「１」、その他の出力リンクを「０」とする。デコーダ回路４２−１の出力リンク４２１は、出力制御エレメント（図２：３１ｅ〜３３ｅ）に対応して設置される加算回路４３−１〜４３−３に接続され、同様に他のデコーダ回路４２−２〜４３−４の出力リンク４２２〜４２４もそれぞれ加算回路４３−１〜４３−３に接続される。加算回路４３−１〜４３−３は、それぞれデコーダ回路４２−１〜４２−４の出力リンク４２１〜４２４の「１」の個数を計算する構成であり、それぞれの加算結果は宛先の出力スイッチごとの接続要求数を示す。加算回路４３−１〜４３−３から出力される接続要求数４３１〜４３３は、セレクタ回路４４に入力されてその１つが選択され、対応する出力スイッチに対する接続要求数４４１として出力制御エレメント３１ｅに出力される。なお、セレクタ回路４４を駆動する制御信号は省略している。
【００２４】
メモリ回路４５は、入力スイッチの出力リンク（図１：１２１）に対応する７ビットの使用状態データ、および出力制御エレメント３１ｅから返送された予約データを保持する。ここで、セレクタ回路４４から出力される接続要求数４４１と、メモリ回路４５から出力される使用状態データ４４２と、出力制御エレメント３１ｅから返送された予約データ４４３は、図２に示す入力制御エレメント１１ｅと出力制御エレメント３１ｅとの間の制御リンク１５１を介して伝送される。
【００２５】
このような入力制御エレメントの動作について、第１フェーズから第３フェーズに分けて説明する。第１フェーズでは、入力端子１０１ｅ〜１０４ｅから接続先の出力端子番号が２進データで入力される。判定回路４１−１〜４１−４は、それぞれ入力する出力端子番号からその出力端子を収容している出力スイッチ番号を算出する。例えば、１つの出力スイッチに収容される出力端子の数が２の羃乗の場合、出力端子番号の上位ビットを抜き出す処理を行う。一般にはモジュロ演算回路で構成される。デコーダ回路４２−１〜４２−４は、２進表示された出力スイッチ番号４１１〜４１４を受けて、それに対応する位置の出力リンクの１つに「１」を出力する。例えば、デコーダ回路４２−１に入力する出力スイッチ番号４１１が「１０」であれば、出力リンク４２１の上から２番目の出力リンクを「１」とし、それ以外の出力リンクを「０」にリセットしたままとする。なお、接続要求がなかった場合は、出力リンク４２１のすべては「０」にリセットされたままである。したがって、各出力スイッチに対応する加算回路４３−１〜４３−３には、それぞれの接続要求に相当する「１」が入力されるので、それらを加算することで合計の接続要求数（２進表示）が求められ、接続要求数４３１〜４３３として出力される。
【００２６】
第２フェーズでは、セレクタ回路４４が最初に接続要求数４３１を選択し、接続要求数４４１として対応する出力制御エレメント３１ｅに送信する。同時に、メモリ回路４５から入力制御エレメント１１ｅの接続状態データ４４２を読み出し、対応する出力制御エレメント３１ｅに送信する。
【００２７】
第３フェーズでは、対応する出力制御エレメント３１ｅから予約データ（未使用状態が使用状態に変えられた接続状態データ）４４３が返信され、メモリ回路４５に保持される。入力制御エレメントはその返信された予約データを用いて、入力スイッチの接続状態データを更新する。
【００２８】
以上の一連のサイクルが終了すると第２フェーズに戻り、セレクタ回路４４は接続要求数４３１を次の出力スイッチに対応する接続要求数４３２（または４３３）に切り替え、対応する出力制御エレメント３２ｅ（または３３ｅ）に接続要求数４４１として送信し、前回と同様に第２フェーズ〜第３フェーズの動作を繰り返す。
【００２９】
（出力制御エレメントの構成例）
図４は、本発明のスイッチ制御回路における出力制御エレメント（３１ｅ）の構成例を示す。
【００３０】
図４において、入力制御エレメント（図３：１１ｅ）のセレクタ回路（図３：４４）から出力された出力制御エレメント３１ｅ（出力スイッチ３１）に対する接続要求数４４１は、レジスタ５１に入力して保持される。ここでは、接続要求数４４１は２（２進数で「１０」）とする。また、入力制御エレメント（図３：１１ｅ）のメモリ回路（図３：４５）から出力された接続状態データ４４２−１〜４４２−７は、それぞれレジスタ５２−１〜５２−７に入力して保持される。ここで、接続状態データ４４２−１〜４４２−７は、図１に示す入力スイッチ１１の出力リンク１２１のそれぞれに対応するものであり、「０」は未使用状態、「１」は使用済み状態を示す。
【００３１】
また、レジスタ５３−１〜５３−７には、ここでは図１に示す出力スイッチ３１の入力リンク１２４の接続状態データが保持される。処理モジュール５４−１〜５４−７は、レジスタ５１から読み出した接続要求数５０１と、それぞれ対応するレジスタ５２−１〜５２−７から読み出した入力スイッチの接続状態データ５１１〜５１７と、それぞれ対応するレジスタ５３−１〜５３−７から読み出した出力スイッチの接続状態データ５２１〜５２７を入力する。また、処理モジュール５４−２〜５４−７は、それぞれ前段に位置する処理モジュールから出力されるフラグ５３１〜５３６のすべてを入力する。また、処理モジュール５４−１〜５４−７は、以上の入力に基づいて所定のマッチング処理（詳しくは後述する）を行い、それぞれ入力スイッチおよび出力スイッチの各接続状態データの書換信号５４１〜５４７を、それぞれ対応するレジスタ５２−１〜５２−７およびレジスタ５３−１〜５３−７に出力する。各レジスタは、書換信号５４１〜５４７に応じて接続状態データを更新する。また、入力スイッチの接続状態データを保持するレジスタ５２−１〜５２−７は、更新された入力スイッチの接続状態データを予約データ４４３−１〜４４３−７として対応する入力制御エレメントのメモリ回路（図３：４５）に返信する。
【００３２】
図５は、処理モジュール５４の構成例を示す。ここでは、処理モジュール５４−３を例に説明するが、前段に位置する処理モジュールのフラグ５３１〜５３６の入力数が異なる点を除いて、各処理モジュールは同等の構成である。
【００３３】
図５において、レジスタ５２−３から出力される入力スイッチの接続状態データ５１３と、レジスタ５３−３から出力される出力スイッチの接続状態データ５２３は、ＮＯＲ回路６１に入力され、そのＮＯＲ出力がフラグ５３３として次段の処理モジュール５４−４〜５４−７に出力されるとともに、加算回路６２およびＡＮＤ回路６３に入力される。このフラグ５３３は、入力スイッチの接続状態データ５１３および出力スイッチの接続状態データ５２３がともに「０（未使用）」の場合に限り「１（使用可能）」となる。加算回路６２には、前段の処理モジュール５４−１，５４−２から出力されるフラグ５３１，５３２が入力され、フラグ５３１，５３２，５３３の加算処理が行われる。この加算結果は、それまでに使用可能となったスイッチ経路の総数を示す。大小比較回路６４は、出力スイッチに対する接続要求数５０１と加算回路６２の加算結果を比較し、加算結果が接続要求数５０１以下の場合に「１」をＡＮＤ回路６３に与える。ＡＮＤ回路６３は、大小比較回路６４の比較結果とフラグ５３３の論理積を取り、使用可能なスイッチ経路総数が接続要求数以下であれば、「１」のフラグ５３３をアクティブとし、使用可能なスイッチ経路総数が接続要求数を超えれば、「１」のフラグ５３３をディセーブルする。「１」のフラグ５３３がアクティブとなった制御信号５４３は、レジスタ５２−３およびレジスタ５３−３に入力され、接続状態データの書き換えが行われる。
【００３４】
このような出力制御エレメントの動作について、入力制御エレメントの第１フェーズから第３フェーズに対応付けて説明する。第１フェーズでは、入力制御エレメントから、接続要求数４４１と入力スイッチの接続状態データ４４２−１〜４４２−７が入力され、それぞれレジスタ５１，５２−１〜５２−７が保持する。各レジスタから読み出された接続要求数５０１および入力スイッチの接続状態データ５１１〜５１７は、処理モジュール５４−１〜５４−７に入力される。
【００３５】
第２フェーズでは、処理モジュール５４−１〜５４−７が入力スイッチの接続状態データ５１１〜５１７と、レジスタ５３−１〜５３−７から読み出された出力スイッチの接続状態データ５２１〜５２７のマッチング処理を並列に行う。それぞれ対向する接続状態データがともに「０」であればスイッチ経路として使用可能であり、フラグ５３１〜５３７として「１（使用可能）」が出力される。ここで、使用可能となったスイッチ経路の数（「１」となったフラグの数）を算出し、接続要求数以下のフラグ「１」をアクティブとして対応する入力スイッチおよび出力スイッチの接続状態データを「０」から「１」に書き換える。すなわち、すでに上位の処理モジュールで使用可能となったスイッチ経路の数が接続要求数を上回っている場合は、ＡＮＤ回路６３でフラグ「１」がディセーブルとなり、「０」から「１」に書き換えられる接続状態データは接続要求数を超えることはない。
【００３６】
第３フェーズでは、書き換えられた入力スイッチの接続状態データは、レジスタ５２−１〜５２−７から予約データ４４３−１〜４４３−７として対応する入力制御エレメントのメモリ回路（図３：４５）に返信される。
【００３７】
（入力制御エレメントの第２の構成例）
以上説明した入力制御エレメントおよび出力制御エレメントの構成は一例であり、同様の機能を果たす異なる回路構成とすることも可能である。ここでは、入力制御エレメント（１１ｅ）の第２の構成例について図６を参照して説明する。
【００３８】
本構成例の特徴は、図３に示す入力制御エレメント１１ｅのデコーダ回路４２−１〜４２−４に代わり、それぞれ４組からなる比較回路４６−１〜４６−３を用い、判定回路４１−１〜４１−４との間を並列に接続したところにある。例えば、４組からなる比較回路４６−１には、判定回路４１−１〜４１−４から出力される出力スイッチ番号４１１〜４１４を入力し、出力スイッチ（図１：３１）に対応する出力スイッチ番号と一致／不一致を検出し、一致する場合に「１」を出力する。したがって、加算回路４３−１で比較回路４６−１の一致検出出力を加算することにより、出力スイッチ（図１：３１）に対する接続要求数４３１が得られることになる。比較回路４６−２，４６−３でも同様である。
【００３９】
以上説明した構成の入力制御エレメント１１ｅおよび出力制御エレメント３１ｅを図２に示す制御リンク１５１を介して接続し、入力スイッチ１１から出力スイッチ３１に対する接続要求数の範囲で、入力スイッチ１１の接続状態データと出力スイッチ３１の接続状態データのマッチング処理を行うことにより、簡単に接続可能なスイッチ経路（多段スイッチ内部の経路）を算出することができる。さらに、図２に示す入力制御エレメント１１ｅ〜１３ｅと出力制御エレメント３１ｅ〜３３ｅとの間で、制御リンク１５１〜１５９を介して上記のマッチング処理を順番に行うことにより、すべての接続要求に対するスイッチ経路を算出することができる。
【００４０】
（本発明のスイッチ制御回路の変形例）
次に、図２に示す入力制御エレメント１１ｅ〜１３ｅと出力制御エレメント３１ｅ〜３３ｅとの間で順番に行うマッチング処理を容易にする本発明のスイッチ制御回路の変形例について、図７を参照して説明する。
【００４１】
図７において、入力制御エレメント１１ｅ〜１３ｅおよび出力制御エレメント３１ｅ〜３３ｅは、図２に示すスイッチ制御回路と同様に入力スイッチおよび出力スイッチに対応して設置され、それぞれ入力スイッチの出力リンクおよび出力スイッチの入力リンクの現在の使用状態データを保持する機能を有する。入力制御エレメント３１ｅ〜３３ｅの入力端子１０１〜１１２ｅには、それぞれ接続要求先である出力端子番号が入力される。入力制御エレメント１１ｅ〜１３ｅと出力制御エレメント３１ｅ〜３３ｅは、それぞれ制御リンク１５１，１５５，１５９を介して１対１に接続される。なお、この制御リンクの符号は図２に示す制御リンクの符号に対応している。また、出力制御エレメント３１ｅ〜３３ｅは、内部に保持する使用状態データをそれぞれ隣接する出力制御エレメントにシフトするための制御リンク１６１〜１６３を介してリング状に接続される。
【００４２】
次に、本実施形態のスイッチ制御回路の処理手順について、第１フェーズから第３フェーズに分けて説明する。なお、各フェーズの処理は、図３〜図５を参照して説明した１組の入力制御エレメントと出力制御エレメントにおけるものと同じである。
【００４３】
第１フェーズでは、入力端子１０１ｅ〜１１２ｅから接続要求（出力端子番号）が入力され、入力制御エレメント１１ｅ〜１３ｅはそれらの接続要求に基づいて、どの出力スイッチ（出力制御エレメント）にそれぞれ何個の接続要求があるかを計算する。
【００４４】
第２フェーズでは、入力制御エレメント１１ｅ〜１３ｅは、制御リンク１５１，１５５，１５９を介してそれぞれ接続している出力制御エレメント３１ｅ〜３３ｅに対して、それぞれ接続要求数と入力スイッチの使用状態データを送信する。これらの制御データを受信した出力制御エレメント３１ｅ〜３３ｅは、入力スイッチの使用状態データと、もともと出力制御エレメント内に保持していた出力スイッチの使用状態データとの間でマッチング処理を行う。その結果、入力制御エレメント１１ｅ〜１３ｅと出力制御エレメント３１ｅ〜３３ｅにそれぞれ対応する入出力スイッチ間で接続可能なリンク位置が求められる。このように抽出されたリンクから、接続要求数に見合う分のリンクを選択し、出力スイッチの使用状態データを更新するなどの予約処理を行う。
【００４５】
第３フェーズでは、出力制御エレメント３１ｅ〜３３ｅから入力制御エレメント１１ｅ〜１３ｅに対して、それぞれマッチング処理の結果（予約データ）を送信する。入力制御エレメント１１ｅ〜１３ｅは、受信した予約データをもとに入力スイッチの使用状態データを更新する。
【００４６】
以上の一連の処理が終了すると、次に出力制御エレメント３１ｅ〜３３ｅはリンク１６１〜１６３を介して、内部に保持していた使用状態データを隣接する出力制御エレメントにシフトする。すなわち、入力制御エレメント１１ｅ〜１３ｅと出力制御エレメント３１ｅ〜３３ｅの組み合わせが前回と１つ隣のものへと変わる。例えば、図２における入力制御エレメント１１ｅに対して、出力制御エレメント３３ｅが制御リンク１５３を介して接続される状態になり、図３および図４における接続要求数４４１として出力制御エレメント３３ｅに対する接続要求数４３３が伝送される。後は、上記の第１フェーズから第３フェーズの動作を繰り返す。入力制御エレメント１１ｅ〜１３ｅからみれば、接続先の出力制御エレメント３１ｅ〜３３ｅが１つシフトしているだけで、処理内容は全く同じである。
【００４７】
以上の制御動作を入出力スイッチ（入出力制御エレメント）の数に相当する回数だけ繰り返すことにより、全ての入出力制御エレメント間の組み合わせが実現し、制御動作を終了する。
【００４８】
なお、以上の説明では入力制御エレメント１１ｅ〜１３ｅと出力制御エレメント３１ｅ〜３３ｅを独立させた構成を示したが、これらを一体化して構成することも可能である。その場合には、図７に示した制御リンク１５１，１５５，１５９は不要となる。また、出力制御エレメント側をリング接続する代わりに、入力制御エレメント側をリング接続しても同等の機能を実現できる。これは容易に類推できるので、その詳細は省略する。
【産業上の利用可能性】
【００４９】
本発明のスイッチ制御回路は、例えば、電話交換システム、ディジタルクロスコネクトシステム、光クロスコネクトシステム、並列計算機の結合網など、完全ノンブロッキングな多段スイッチが適用されているシステムに適用可能である。
【図面の簡単な説明】
【００５０】
【図１】３段（３−７−３）Closスイッチ回路の構成を示す図。
【図２】３段（３−７−３）Closスイッチ回路に対応するスイッチ制御回路の構成を示す図。
【図３】本発明のスイッチ制御回路における入力制御エレメント（１１ｅ）の第１の構成例を示す図。
【図４】本発明のスイッチ制御回路における出力制御エレメント（３１ｅ）の構成例を示す図。
【図５】処理モジュール５４の構成例を示す図。
【図６】本発明のスイッチ制御回路における入力制御エレメント（１１ｅ）の第２の構成例を示す図。
【図７】本発明のスイッチ制御回路の構成例を示す図。
【符号の説明】
【００５１】
１１，１２，１３  入力スイッチ
２１，２２，２３  中間スイッチ
３１，３２，３３  出力スイッチ
１１ｅ，１２ｅ，１３ｅ  入力制御エレメント
３１ｅ，３２ｅ，３３ｅ  出力制御エレメント
４１  判定回路
４２  デコーダ回路
４３  加算回路
４４  セレクタ
４５  メモリ回路
４６  比較回路
５１，５２，５３  レジスタ
５４  処理モジュール
６１  ＮＯＲ回路
６２  加算回路
６３  ＡＮＤ回路
６４  比較回路
１０１〜１１２  入力端子
１２１〜１２３  出力リンク
１２４〜１２６  入力リンク
１３１〜１４２  出力端子
１５１〜１５９  制御リンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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