(57)【要約】【課題】ＰＬＬ回路等を構成するチャージポンプ回路からの出力電流が安定化し、発振出力信号におけるジッタの発生が効果的に抑制されたチャージポンプ回路及びそれを用いたＰＬＬ回路等を提供する。【解決手段】チャージポンプ回路が、第１と第２の定電流源とを備え、さらに、アップ信号がＨｉｇｈレベルの場合にＯＮとなり、第１の定電流源からの電流を同回路の出力側に出力させる第１のスイッチと、アップ信号がＬｏｗレベルの場合にＯＮとなり、第１の定電流源からの電流を、第１と第２の電源の中間の電位を示すノードに流す第２のスイッチとを有し、ダウン信号がＨｉｇｈレベルの場合にＯＮとなり、同回路の出力側から第２の定電流源に電流を流す第３のスイッチと、ダウン信号がＬｏｗレベルの場合にＯＮとなり、第１と第２の電源の中間の電位を示すノードから第２の定電流源に電流を流す第４のスイッチとを有する。【選択図】図１
2007295180.tif 000002
【特許請求の範囲】
【請求項１】
チャージポンプ回路が、高い電位の第１の電源に接続された第１の定電流源と、該第１の定電流源に接続されている電位よりも低い電位の第２の電源に接続された第２の定電流源とを備え、
さらに、前記チャージポンプ回路が、位相比較回路から発振出力信号の周波数を上げるためのアップ信号を受け取った場合に、該受け取ったアップ信号がＨｉｇｈレベルの場合にＯＮとなり、前記第１の定電流源からの電流を前記チャージポンプ回路の出力側に出力させる第１のスイッチと、前記受け取ったアップ信号がＬｏｗレベルの場合にＯＮとなり、前記第１の定電流源からの電流を、前記第１の電源と前記第２の電源との中間の電位を示すノードに流す第２のスイッチとを有すると共に、
位相比較回路から発振出力信号の周波数を下げるためのダウン信号を受け取った場合に、該受け取ったダウン信号がＨｉｇｈレベルの場合にＯＮとなり、前記チャージポンプ回路の出力側から前記第２の定電流源に電流を流す第３のスイッチと、前記受け取ったダウン信号がＬｏｗレベルの場合にＯＮとなり、前記第１の電源と前記第２の電源との中間の電位を示すノードから前記第２の定電流源に電流を流す第４のスイッチとを有することを特徴とするチャージポンプ回路。
【請求項２】
第１の電源と第２の電源との中間の電位を示すノードが、第１の電源と第２の電源との間を抵抗分割した中間電位のノードであることを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
位相比較回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを有し、基準信号に同期した発振出力信号を生成するＰＬＬ回路において、
前記チャージポンプ回路として、上記請求項１または請求項２に記載のチャージポンプ回路を用いることを特徴とするＰＬＬ回路。
【請求項４】
位相比較回路、チャージポンプ回路、ループフィルタおよび電圧制御遅延回路から構成されるＤＬＬ回路において、
前記チャージポンプ回路として、上記請求項１または請求項２に記載のチャージポンプ回路を用いることを特徴とするＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路（Phase Locked Loop）またはＤＬＬ回路（Delay Locked Loop）から出力される発振信号（以下、「発振出力信号」とも記す。）におけるジッタの発生を抑制することが可能なチャージポンプ回路及びこのチャージポンプ回路を用いたＰＬＬ回路及びＤＬＬ回路に関する。
【背景技術】
【０００２】
一般的に、ＰＬＬ回路２０は、図１に示すように、位相比較回路（ＰＦＤ）２１、チャージポンプ回路（ＣＰ）２２、ループフィルタ（ＬＰＦ）２３、および電圧制御発振回路（ＶＣＯ）２４から構成される。図１に示すＰＬＬ回路２０には、外部から基準信号ｆｉｎ が与えられ、この基準信号ｆｉｎと電圧制御発振回路２４からの発振出力信号ｆｏｕｔ との位相・周波数差が位相比較回路２１で比較される。位相比較回路２１からは位相・周波数差に応じて、発振出力信号の周波数を上げるためのアップ信号Ｕｐおよび発振出力信号の周波数を下げるためのダウン信号Ｄｏｗｎがチャージポンプ回路２２へ出力される。チャージポンプ回路２２では、位相比較回路２１からのアップ信号およびダウン信号に応じてループフィルタ２３に電荷を充電もしくはループフィルタ２３から電荷を放電する。ループフィルタ２３の容量に蓄積されている電荷によって定まる制御信号ＶＣＰは電圧制御発振回路２４に入力され、この電圧制御発振回路２４は、その電圧に応じた周波数の発振出力信号ｆｏｕｔ を出力する。
【０００３】
このようにして基準信号ｆｉｎと電圧制御発振回路２４からの発振出力信号ｆｏｕｔ との間の位相・周波数差が検出され、これに応じて電圧制御発振回路２４からの発振出力信号ｆｏｕｔ の発振周波数が繰り返し調整される。これにより、基準信号ｆｉｎ と発振出力信号ｆｏｕｔとの間の位相および周波数が一致、つまり同期（ロック）され、電圧制御発振回路２４から一定周波数の発振出力信号が出力される。
【０００４】
ここで、上記ＰＬＬ回路を構成するチャージポンプ回路（ＣＰ）２２の一般的な回路構成を図６に示す。図６に示すチャージポンプ回路は、定電流方式の場合を示している。ここでは、チャージポンプ回路の出力Ｉｏｕｔ側と電源電圧Ｖｄｄに接続された定電流源回路３２との間にトランジスタによるスイッチ３１ａ、及び、チャージポンプ回路の出力Ｉｏｕｔ 側とＧＮＤに接続された定電流源回路３４との間にトランジスタによるスイッチ３３ａを設けて、アップ信号Ｕｐ及びダウン信号Ｄｏｗｎによりスイッチ３１ａ及び３３ａを開閉する事でチャージポンプ回路の出力Ｉｏｕｔの電流値を制御する。
【０００５】
しかし、図６に示すチャージポンプ回路の構成においては、アップ信号Ｕｐもしくはダウン信号Ｄｏｗｎによりスイッチ３１ａもしくはスイッチ３３ａが開く際、定電流源回路３２，３４を構成するトランジスタは、電流が流れていなかった状態からトランジスタの線形領域を経て飽和領域において安定した値の電流を供給するという動作をする。また、スイッチ３１ａもしくはスイッチ３３ａが開く際、スイッチ３１ａもしくはスイッチ３３ａのトランジスタの寄生容量に充電された電荷が放出される。これらの要因により、スイッチ３１ａもしくはスイッチ３３ａが開いた時に電流のオーバーシュートが発生し、それがチャージポンプ回路２２の出力Ｉｏｕｔの電流値の揺らぎとして電圧制御発振回路（ＶＣＯ）２４の入力に伝達するので、ＰＬＬ回路の発振出力信号におけるジッタ発生につながることがあった。
【０００６】
このような問題に対して、図７に示すような回路構成により、スイッチ３１ａもしくはスイッチ３３ａが開いた時に発生する電流のオーバーシュートを低減する方法がある（例えば、特許文献１の第９図参照）。この図７に示す構成は、図６に示す構成に対して２つのトランジスタによるスイッチ３１ｂ，３３ｂを追加するものである。そして、スイッチ３１ａが閉じている間は、スイッチ３１ｂが開くように構成され、電源電圧Ｖｄｄに接続された定電流源回路３２からＧＮＤに電流が流れるように構成されている。この状態でスイッチ３１ａが開いた場合には、スイッチ３１ｂが閉じると共に定電流源回路３２からの電流がチャージポンプ回路の出力Ｉｏｕｔ側に出力される。このような構成とすることにより、定電流源回路３２を構成するトランジスタには、常に電流が流れた状態となるため、スイッチ３１ａが開いた際の電流のオーバーシュートが低減される。
【０００７】
同様に、スイッチ３３ａが閉じている間は、スイッチ３３ｂが開くように構成され、電源電圧Ｖｄｄから定電流源回路３４を通してＧＮＤに電流が流れるように構成されている。この状態でスイッチ３３ａが開いた場合には、スイッチ３３ｂが閉じると共にチャージポンプ回路の出力Ｉｏｕｔ側からの電流が定電流源回路３４を通してＧＮＤに流れる。このような構成とすることにより、定電流源回路３４を構成するトランジスタには、常に電流が流れた状態となるため、スイッチ３３ａが開いた際の電流のオーバーシュートが低減される。
【特許文献１】特開２００５−２５２４３８号公報（第９図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記の図７に示すチャージポンプ回路においては、スイッチ３１ａを構成するトランジスタのソースとドレイン間の電位差とスイッチ３１ｂを構成するトランジスタのソースとドレイン間の電位差とには、２倍程度の差が生じる。これは、スイッチ３３ａを構成するトランジスタのソースとドレイン間の電位差とスイッチ３３ｂを構成するトランジスタのソースとドレイン間の電位差とについても同様なことがいえる。
【０００９】
この場合、スイッチ３１ｂが開いている状態から、スイッチ３１ｂが閉じると共にスイッチ３１ａが開いて、定電流源回路３２からの電流がチャージポンプ回路の出力Ｉｏｕｔ側に出力される際に、電位の変動に伴う電流のオーバーシュートがある程度発生してしまう。これは、スイッチ３３ｂが開いている状態から、スイッチ３３ｂが閉じると共にスイッチ３３ａが開いて、チャージポンプ回路の出力Ｉｏｕｔ側からの電流が定電流源回路３４を通してＧＮＤに流れる際にも同様である。
【００１０】
そのため、ＰＬＬ回路の発振出力信号におけるジッタの発生が効果的に抑制できないという問題があった。
【００１１】
なお、このような問題は、図４に示すような、ＤＬＬ回路２００においても、同様に発生する。すなわち、ＤＬＬ回路は、位相比較回路（ＰＦＤ）２１、チャージポンプ回路（ＣＰ）２２、ループフィルタ（ＬＰＦ）２３、および電圧制御遅延回路（ＶＣＤＬ）２０１から構成され、その構成回路であるチャージポンプ回路においても、上記同様に、ジッタの発生が効果的に抑制できない、という問題があった。
【００１２】
そこで本発明は、ＰＬＬ回路またはＤＬＬ回路を構成するチャージポンプ回路からの出力電流を安定化させることで、ＰＬＬ回路またはＤＬＬ回路の発振出力信号におけるジッタの発生を効果的に抑制することが可能なチャージポンプ回路、それを用いたＰＬＬ回路及びＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係るＰＬＬ回路及びＤＬＬ回路は以下のような特徴を有する。
［１］チャージポンプ回路が、高い電位の第１の電源に接続された第１の定電流源と、該第１の定電流源に接続されている電位よりも低い電位の第２の電源に接続された第２の定電流源とを備え、
さらに、前記チャージポンプ回路が、位相比較回路から発振出力信号の周波数を上げるためのアップ信号を受け取った場合に、該受け取ったアップ信号がＨｉｇｈレベルの場合にＯＮとなり、前記第１の定電流源からの電流を前記チャージポンプ回路の出力側に出力させる第１のスイッチと、前記受け取ったアップ信号がＬｏｗレベルの場合にＯＮとなり、前記第１の定電流源からの電流を、前記第１の電源と前記第２の電源との中間の電位を示すノードに流す第２のスイッチとを有すると共に、
位相比較回路から発振出力信号の周波数を下げるためのダウン信号を受け取った場合に、該受け取ったダウン信号がＨｉｇｈレベルの場合にＯＮとなり、前記チャージポンプ回路の出力側から前記第２の定電流源に電流を流す第３のスイッチと、前記受け取ったダウン信号がＬｏｗレベルの場合にＯＮとなり、前記第１の電源と前記第２の電源との中間の電位を示すノードから前記第２の定電流源に電流を流す第４のスイッチとを有することを特徴とする。
［２］また、上記［１］において、第１の電源と第２の電源との中間の電位を示すノードが、第１の電源と第２の電源との間を抵抗分割した中間電位のノードであることを特徴とする。
［３］さらに上記［１］または［２］において、位相比較回路と、チャージポンプ回路と、ループフィルタと、電圧制御発振回路とを有し、基準信号に同期した発振出力信号を生成するＰＬＬ回路において、
前記チャージポンプ回路として、上記請求項１または請求項２に記載のチャージポンプ回路を用いることを特徴とする。
［４］さらにまた、位相比較回路、チャージポンプ回路、ループフィルタおよび電圧制御遅延回路から構成されるＤＬＬ回路において、
前記チャージポンプ回路として、上記［１］または［２］に記載のチャージポンプ回路を用いることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ＰＬＬ回路またはＤＬＬ回路を構成するチャージポンプ回路からの出力電流が安定化し、ＰＬＬ回路またはＤＬＬ回路の発振出力信号におけるジッタの発生が効果的に抑制されたチャージポンプ回路、及び、それを用いたＰＬＬ回路及びＤＬＬ回路が提供される。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態の一例を説明する。
【００１６】
図１に、本発明に係るチャージポンプ回路が適用されるＰＬＬ回路構成の一例を示す。図１に示すように、ＰＬＬ回路２０は、位相比較回路（ＰＦＤ）２１、チャージポンプ回路（ＣＰ）２２、ループフィルタ（ＬＰＦ）２３、および電圧制御発振回路（ＶＣＯ）２４により構成することができる。
【００１７】
このようなＰＬＬ回路に適用される、本発明に係るチャージポンプ回路２２の回路構成の一例を図２に示す。このチャージポンプ回路２２は、高い電位の第１の電源であるＶｄｄに接続された第１の定電流源２と、この第１の定電流源２に接続されている電位よりも低い電位の第２の電源であるＧＮＤに接続された第２の定電流源４とを備える。ここで、前記第１の定電流源２及び第２の定電流源４は、カレントミラー回路によって構成することができる。なお、前記第１の電源はＶｄｄに限られるものではなく、また、前記第２の電源はＧＮＤに限られるものではない。第１の電源の電圧が、第２の電源の電圧よりも高ければよい。
【００１８】
さらに、このチャージポンプ回路２２は、前段側に位置する位相比較回路２１から発振出力信号の周波数を上げるためのアップ信号を受け取った場合に、この受け取ったアップ信号がＨｉｇｈレベルの場合にＯＮとなり、前記第１の定電流源２からの電流をチャージポンプ回路２２の出力であるＩｏｕｔ 側に出力させる第１のスイッチ１ａと、前記受け取ったアップ信号がＬｏｗレベルの場合にＯＮとなり、前記第１の定電流源２からの電流を、前記第１の電源であるＶｄｄと前記第２の電源であるＧＮＤとの中間の電位を示すノードｎ１ から負荷トランジスタ８を通してＧＮＤに流す第２のスイッチ１ｂとを有する。ここで、前記スイッチ１ａ，１ｂはトランジスタにより構成することができる。なお、図２には、前記スイッチ１ａ，１ｂをＰ型トランジスタで構成し、スイッチ１ｂに対してはスイッチ１ａの信号をインバータ５を介して反転させて逆極性の信号を入力させる構成としている。だたし、前記スイッチ１ａ，１ｂの構成は上記構成に限られるものではなく、前記スイッチ１ｂをＮ型トランジスタで構成し、前記インバータ５が無い構成としてもよい。要は、このチャージポンプ回路２２が、位相比較回路２１からアップ信号を受け取った場合に、この受け取ったアップ信号がＨｉｇｈレベルの場合にスイッチ１ａがＯＮ（この時、スイッチ１ｂはＯＦＦ）となり、前記受け取ったアップ信号がＬｏｗレベルの場合にスイッチ１ｂがＯＮ（この時、スイッチ１ａはＯＦＦ）となる構成であればどのような構成でもよい。
【００１９】
また、前記スイッチ１ｂがＯＮの時に前記第１の定電流源２からの電流を流すノードｎ１ の電位は、前記第１の電源であるＶｄｄと前記第２の電源であるＧＮＤとの間の値を示す電位であれば、Ｖｄｄ／２に限られるものではない。ただし、前記スイッチ１ｂがＯＮの状態から、スイッチ１ａがＯＮ（この時、スイッチ１ｂはＯＦＦ）に切り替わり、前記第１の定電流源２からの電流をチャージポンプ回路２２の出力であるＩｏｕｔ 側に出力させる際の出力電流のオーバーシュートを小さくするためには、チャージポンプ回路２２の出力側の電位とノードｎ１ の電位は同じ電位とすることが好ましい。ただし、チャージポンプ回路２２の出力側の電位は、後段側のループフィルタ２３のキャパシタに貯えられている電荷により変動する。ここで、前記ＰＬＬ回路において、基準信号ｆｉｎ と発振出力信号ｆｏｕｔとの間の位相および周波数が一致、つまり同期（ロック）され、電圧制御発振回路２４から一定周波数の発振出力信号が出力されているときは、チャージポンプ回路２２の出力側の電位は所定の電位で安定する。ここで、前記所定の電位としては、Ｖｄｄ／２に設計することが多い。そのため、前記ノードｎ１ の電位としては、Ｖｄｄ／２とすることが好ましい。なお、前記ノードｎ１ は、第１の電源であるＶｄｄと第２の電源であるＧＮＤとの間を負荷トランジスタ７，８により抵抗分割した中間に位置させることで構成することができる。前記ノードｎ１ の電位は、負荷トランジスタ７，８の抵抗の値を調整することで、ＶｄｄとＧＮＤとの間で任意に設定することができる。
【００２０】
さらに、このチャージポンプ回路２２は、前段側に位置する位相比較回路２１から発振出力信号の周波数を下げるためのダウン信号を受け取った場合に、この受け取ったダウン信号がＨｉｇｈレベルの場合にＯＮとなり、前記チャージポンプ回路の出力であるＩｏｕｔ 側から前記第２の定電流源４に電流を流す第３のスイッチ３ａと、前記受け取ったダウン信号がＬｏｗレベルの場合にＯＮとなり、第１の電源であるＶｄｄから負荷トランジスタ７を通して、前記第１の電源であるＶｄｄと前記第２の電源であるＧＮＤとの中間の電位を示すノードｎ１ から前記第２の定電流源４に電流を流す第４のスイッチ３ｂとを有する。ここで、前記スイッチ３ａ，３ｂはトランジスタにより構成することができる。なお、図２には、前記スイッチ３ａ，３ｂをＮ型トランジスタで構成し、スイッチ３ｂに対してはスイッチ３ａの信号をインバータ６を介して反転させて逆極性の信号を入力させる構成としている。ただし、前記スイッチ３ａ，３ｂの構成は上記構成に限られるものではなく、前記スイッチ３ｂをＰ型トランジスタで構成し、前記インバータ６が無い構成としてもよい。要は、このチャージポンプ回路２２が、位相比較回路２１からダウン信号を受け取った場合に、この受け取ったダウン信号がＨｉｇｈレベルの場合にスイッチ３ａがＯＮ（この時、スイッチ３ｂはＯＦＦ）となり、前記受け取ったダウン信号がＬｏｗレベルの場合にスイッチ３ｂがＯＮ（この時、スイッチ３ａはＯＦＦ）となる構成であればどのような構成でもよい。
【００２１】
なお、前記スイッチ３ｂがＯＮの時に前記第２の定電流源４に電流を流すノードｎ１ の電位は、上述したように、チャージポンプ回路２２の出力側の電位と同じ電位とすることが好ましく、具体的にはＶｄｄ／２とすることが好ましい。これにより、前記スイッチ３ｂがＯＮの状態から、スイッチ３ａがＯＮ（この時、スイッチ３ｂはＯＦＦ）に切り替わり、チャージポンプ回路２２の出力であるＩｏｕｔ 側から前記第２の定電流源４に電流を流す際の電流のアンダーシュートを小さくすることが可能となる。
【００２２】
本発明においては、上記構成とすることで、スイッチ１ａ及びスイッチ３ａのＯＮ，ＯＦＦにかかわらず前記第１の定電流源２及び第２の定電流源４には、ほぼ一定の電流が流れる構成となっている。そのため、スイッチ１ａ及びスイッチ３ａが切り替わったときの出力側の電流のオーバーシュート及びアンダーシュートが大幅に低減でき、出力の安定化を図ることが可能となる。これにより、結果的に、ＰＬＬ回路の発振出力信号におけるジッタの発生が効果的に抑制される。
【００２３】
図３に、本発明に係るチャージポンプ回路２２の回路構成の他の一例を示す。なお、図３において、図２と同一の部分に関しては同一の番号を付して説明を省略する。
【００２４】
図３において、図２と異なる部分は、図２で示すノードｎ１ を、第１の電源であるＶｄｄと第２の電源であるＧＮＤとの間を負荷トランジスタ７，８により抵抗分割した中間に位置させるのではなく、抵抗体９及び１０により抵抗分割した中間に位置させたことである。ここでは、前記ノードｎ１ の電位は、抵抗体９及び１０の抵抗の値を調整することで、ＶｄｄとＧＮＤとの間で任意に設定することができる。
【００２５】
図３に示すチャージポンプ回路２２を用いることで、図２に示すチャージポンプ回路２２を用いた場合と同様の効果を奏し、スイッチ１ａ及びスイッチ３ａが切り替わったときの出力側の電流のオーバーシュート及びアンダーシュートが大幅に低減でき、出力の安定化を図ることが可能となる。これにより、結果的に、ＰＬＬ回路の発振出力信号におけるジッタの発生が効果的に抑制される。
【００２６】
以上、本発明に係るチャージポンプ回路２２をＰＬＬ回路に適用した場合について説明したが、本発明に係るチャージポンプ回路２２はＤＬＬ回路についても同様に適用でき、同様の効果を奏する。
【００２７】
図４に、本発明に係るチャージポンプ回路が適用されるＤＬＬ回路構成の一例を示す。
ＤＬＬ回路２００は、位相比較回路２１、チャージポンプ回路２２、ループフィルタ２３、および電圧制御遅延回路２０１から構成される。電圧制御発振回路２４が電圧制御遅延回路２０１に変更された以外は、ＰＬＬ回路と同一の回路構成であり、ＤＬＬ回路における電圧制御発振回路２４は、ＰＬＬ回路における電圧制御遅延回路２０１と同一の機能を有する。
【００２８】
従って、本発明に係るチャージポンプ回路をＤＬＬ回路に適用した場合においても、ＰＬＬ回路に適用した場合と同様に、ジッタの発生が効果的に抑制される。
【実施例１】
【００２９】
本発明例１として、図１に示すＰＬＬの回路構成において、図２に示す回路構成のチャージポンプを用いた場合において、ＰＬＬ回路の出力がロックされて、そのループが安定した際に、チャージポンプ回路へのアップ信号ＵｐがＨｉｇｈレベルからＬｏｗレベルに、それと同時にダウン信号ＤｏｗｎがＬｏｗレベルからＨｉｇｈレベルに変化した場合の電圧制御発振回路（ＶＣＯ）への入力電位ＶＣＰの変化の様子を図５（ａ）に示す。
【００３０】
また、本発明例２として、図１に示すＰＬＬの回路構成において、図３に示す回路構成のチャージポンプを用いた場合において、ＰＬＬ回路の出力がロックされて、そのループが安定した際に、チャージポンプ回路へのアップ信号ＵｐがＨｉｇｈレベルからＬｏｗレベルに、それと同時にダウン信号ＤｏｗｎがＬｏｗレベルからＨｉｇｈレベルに変化した場合の電圧制御発振回路（ＶＣＯ）への入力電位ＶＣＰの変化の様子を図５（ｂ）に示す。
【００３１】
なお、上記本発明例１、２においては、Ｖｄｄ＝３．３Ｖ、ノードｎ１の電位＝１．６５Ｖに調整した。
【００３２】
比較例１として、図１に示すＰＬＬの回路構成において、図７に示す回路構成のチャージポンプを用いた場合において、ＰＬＬ回路の出力がロックされて、そのループが安定した際に、チャージポンプ回路へのアップ信号ＵｐがＨｉｇｈレベルからＬｏｗレベルに、それと同時にダウン信号ＤｏｗｎがＬｏｗレベルからＨｉｇｈレベルに変化した場合の電圧制御発振回路（ＶＣＯ）への入力電位ＶＣＰの変化の様子を図５（ｃ）に示す。
【００３３】
図５に示すように、入力電位ＶＣＰの電位の揺れは、上記本発明例１、２、及び、比較例１のいずれの回路においても、アップ信号Ｕｐもしくはダウン信号Ｄｏｗｎによりスイッチの開閉に基づき電圧変化が生じ、これに応じて、電圧制御発振回路（ＶＣＯ）への入力電圧ＶＣＰの電位に、多少なりともゆれが発生する。
【００３４】
しかし、そのゆれの幅は、従来技術に係る比較例１において１．４６Ｖ程度であったのに対して、本発明例１では０．６４Ｖ、本発明例２では０．６１Ｖと半分以下に抑えられていることがわかり、本発明の効果が確認できた。これにより、ＰＬＬ回路の発振出力信号におけるジッタの発生が効果的に抑制された。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るチャージポンプ回路が適用されるＰＬＬ回路構成の一例を示す図である。
【図２】本発明に係るチャージポンプ回路の回路構成の一例を示す図である。
【図３】本発明に係るチャージポンプ回路の回路構成の他の一例を示す図である。
【図４】本発明に係るチャージポンプ回路が適用されるＤＬＬ回路構成の一例を示す図である。
【図５】本発明の実施例、及び、従来技術に係る電圧制御発振回路への入力電位ＶＣＰの変化を示す図である。
【図６】従来技術に係るＰＬＬ回路を構成するチャージポンプ回路の一般的な回路構成を示す図である。
【図７】従来技術に係るＰＬＬ回路を構成するチャージポンプ回路の他の回路構成を示す図である。
【符号の説明】
【００３６】
１ａ，１ｂ，３ａ，３ｂ  スイッチ
２，４  定電流源
５，６  インバータ
７，８  負荷トランジスタ
９，１０  抵抗体
２０  ＰＬＬ（Phase Locked Loop）回路
２１  位相比較回路（ＰＦＤ）
２２  チャージポンプ回路（ＣＰ）
２３  ループフィルタ（ＬＰＦ）
２４  電圧制御発振回路（ＶＣＯ）
２００  ＤＬＬ（Delay Locked Loop）回路
２０１  電圧制御遅延回路（ＶＣＤＬ）
【図１】
2007295180.tif 000003
【図２】
2007295180.tif 000004
【図３】
2007295180.tif 000005
【図４】
2007295180.tif 000006
【図５】
2007295180.tif 000007
【図６】
2007295180.tif 000008
【図７】
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