(57)【要約】【課題】データを従来よりも低消費電力でメモリセルへ書き込むことができる半導体記憶装置を提供する。【解決手段】半導体記憶装置１００は、電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルＭＣと、複数のメモリセルを含むメモリセルアレイＭＣＡと、メモリセルのゲートに接続されたワード線ＷＬと、メモリセルのドレインまたはソースに接続されたビット線ＢＬと、ビット線に接続されたセンスアンプＳ／Ａと、データ“１”をメモリセルへ書き込むときに、ワード線に第1の電位を印加し、データ“０”をメモリセルへ書き込むときに、第1の電位と異なる第２の電位をワード線に印加するデコーダＲＤとを備えている。【選択図】図３
2007134012.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
複数の前記メモリセルを含むメモリセルアレイと、
前記メモリセルのゲートに接続されたワード線と、
前記メモリセルのドレインまたはソースに接続されたビット線と、
前記ビット線に接続されたセンスアンプと、
データ“１”を前記メモリセルへ書き込むときに、前記ワード線に第1の電位を印加し、データ“０”を前記メモリセルへ書き込むときに、前記第1の電位と異なる第２の電位を前記ワード線に印加するデコーダとを備えた半導体記憶装置。
【請求項２】
前記第２の電位は、前記第１の電位よりも前記メモリセルのソース電位に近く、かつ、データ“０”を格納した前記メモリセルの閾値電圧よりも高いことを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記デコーダは、前記メモリセルに記憶されたデータを読み出すときに、前記ワード線に前記第１および第２の電位と異なる第３の電位を印加し、
データ“０”を前記メモリセルに書き込むときに、前記ビット線に前記第１から第３の電位と異なる第４の電位を印加し、データ“１”を前記メモリセルに書き込むときに、既にデータ“０”を書き込んだ前記メモリセルに接続された前記ビット線にはソース電位を印加し、データ“１”を書き込む前記メモリセルに接続された前記ビット線には前記第1から第４の電位と異なる第５の電位を印加するセンスアンプドライバをさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。
【請求項４】
前記デコーダは、リフレッシュ動作の実行を示すリフレッシュ信号を入力し、
該リフレッシュ信号が不活性である場合、データ“１”およびデータ“０”を前記メモリセルへ書き込むときに、前記ワード線に第1の電位を印加し、
該リフレッシュ信号が活性である場合、データ“１”を前記メモリセルへ書き込むときに、前記ワード線に第1の電位を印加し、データ“０”を前記メモリセルへ書き込むときに、前記第1の電位と異なる第２の電位を前記ワード線に印加することを特徴とする請求項1に記載の半導体記憶装置。
【請求項５】
前記デコーダは、前記メモリセルに記憶されたデータを読み出すときに、前記ワード線に前記第１および第２の電位と異なる第３の電位を印加し、
リフレッシュ動作の実行を示すリフレッシュ信号を入力し、該リフレッシュ信号が不活性である場合、データ“０”を前記メモリセルに書き込むときに、前記ビット線に前記第１から第３の電位と異なる第４の電位を印加し、データ“１”を前記メモリセルに書き込むときに、既にデータ“０”を書き込んだ前記メモリセルに接続された前記ビット線にはソース電位を印加し、データ“１”を書き込む前記メモリセルに接続された前記ビット線には前記第1から第４の電位と異なる第５の電位を印加し、該リフレッシュ信号が活性である場合、データ“１”の書込みを行うことなく、データ“０”を前記メモリセルに書き込むときに、前記ビット線に前記第１から第３の電位と異なる第４の電位を印加し、かつ、データ“１”を格納していた前記メモリセルにはソース電位を印加するセンスアンプドライバをさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＭＯＳトランジスタを形成し、このボディ領域に蓄積されている電荷の数の多少によってデータ“１”またはデータ“０”を記憶する。 
従来のＦＢＣメモリでは、データ“０”をメモリセルへ書き込むときのワード線の電位がデータ“１”をメモリセルへ書き込むときのワード線の電位と等しかった。例えば、データ“１”の書込みは、ワード線電位が１．５Ｖ、ビット線電位が２．２Ｖ、ソース線電位が０Ｖという条件で実行されていた。データ“０”の書込みは、ワード線電位が１．５Ｖ、ビット線電位が−１．５Ｖ、ソース線電位が０Ｖという条件で実行されていた。この場合、データ“０”の書込み時に、３Ｖという比較的高い電位が、メモリセルのゲート−ドレイン間に印加されていた。
【０００３】
データ“０”の書込み時にメモリセルのゲート−ドレイン間に高い電圧が印加されると、データ“０”を書き込むメモリセルに流れる電流が大きくなる。その結果、半導体記憶装置の消費電力が大きくなるという問題が生じる。
【特許文献１】米国特許第６，６２１，７２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
データを従来よりも低消費電力でメモリセルへ書き込むことができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、複数の前記メモリセルを含むメモリセルアレイと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルのドレインまたはソースに接続されたビット線と、前記ビット線に接続されたセンスアンプと、データ“１”を前記メモリセルへ書き込むときに、前記ワード線に第1の電位を印加し、データ“０”を前記メモリセルへ書き込むときに、前記第1の電位と異なる第２の電位を前記ワード線に印加するデコーダとを備えている。
【０００６】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、複数の前記メモリセルを含むメモリセルアレイと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルのドレインまたはソースに接続されたビット線と、前記ビット線に接続されたセンスアンプと、前記ワード線に電位を印加するデコーダとを備え、
データ“１”を前記メモリセルへ書き込むときに、前記ワード線に第1の電位を印加し、データ“０”を前記メモリセルへ書き込むときに、前記第1の電位と異なる第２の電位を前記ワード線に印加することを具備する。
【発明の効果】
【０００７】
本発明による半導体記憶装置は、データを従来よりも低消費電力でメモリセルへ書き込むことができる。
【発明を実施するための最良の形態】
【０００８】
ＦＢＣメモリの一般的な動作を簡単に説明する。ＦＢＣメモリは、ＳＯＩトランジスタのフローティングボディに蓄積されているホールの量によって二値データ“１”または“０”を記憶する半導体メモリである。ＦＢＣメモリセルにデータ“０”を書き込む場合は、ビット線ＢＬを低電位にし、ボディ−ドレイン間のＰＮ接合を順方向にバイアスする。これにより、ボディ中に蓄積されたホールを引き抜き、ボディのポテンシャルを低く（深く）する。よって、データ“０”を格納したメモリセルＭＣの閾値電圧は比較的高い。
【０００９】
ＦＢＣメモリセルにデータ“１”を書き込む場合は、ワード線ＷＬとビット線ＢＬを高電位にし、メモリセルＭＣを５極管(飽和)状態にバイアスする。これにより、インパクトイオン化が生じ、ホールをボディに蓄積する。よって、データ“１”を格納するメモリセルＭＣの閾値電圧は、ボディ効果により比較的低い。
【００１０】
メモリセルＭＣのデータを読み出す時には、データが破壊されないようにビット線ＢＬを低電位にし、メモリセルＭＣを３極管状態で動作させる。このとき、データ“０”と“１”との判別は、ボディに蓄えられているホール量の違いによって生じるドレイン電流の差を検知ことにより可能となる。
【００１１】
データの保持状態では、ゲートに接続したワード線ＷＬ電位はソース電位およびドレイン電位より低い状態に設定される。これにより、他のメモリセルＭＣがアクセスを受けている期間に、データ保持状態にあるメモリセルＭＣはディスターブを受けない。
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、メモリセルアレイＭＣＡと、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳ／Ａと、カラムデコーダと、カラムアドレスバッファと、Ｓ／ＡドライバＳＡＤと、ＤＱバッファと、ロウデコーダＲＤと、ロウアドレスバッファとを備えている。尚、図１の“／”は、反転信号（バー）を示す。
【００１４】
メモリセルアレイＭＣＡは、マトリックス状に配列された複数のメモリセルＭＣを含む。メモリセルＭＣは、フローティングボディ領域（図示せず）を含み、フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶する、いわゆる、ＦＢＣメモリセルである。
【００１５】
ワード線ＷＬは、ロウ（行）方向に配列されたメモリセルＭＣのゲートに接続されている。ビット線ＢＬは、カラム（列）方向に配列されたメモリセルＭＣのドレインまたはソースに接続されている。
【００１６】
センスアンプＳ／Ａは、ワード線ＷＬとビット線ＢＬとにより選択されたメモリセルＭＣのデータを検出する。図１には、メモリセルアレイＭＣＡは、センスアンプＳ／Ａの片側にのみ図示されている。しかし、実際には、２つのメモリセルアレイＭＣＡがセンスアンプＳ／Ａの両側に設けられている。センスアンプＳ／Ａは、これらのメモリセルアレイＭＣＡのそれぞれのビット線ＢＬに接続されている。これにより、例えば、センスアンプＳ／Ａは、右側のビット線（ＢＬＲ）に接続されたダミーセルから基準信号を得て、左側のビット線（ＢＬＬ）に接続されたメモリセルからデータを得る。センスアンプＳ／Ａは、このデータを基準信号と比較することによって、このデータが“０”であるか、“１”であるかを検出する。
【００１７】
カラムデコーダは、カラムアドレス信号ＣＡＳに従ってビット線ＢＬのいずれかを選択する。カラムアドレスバッファは、このカラムアドレス信号ＣＡＳを一時的に格納する。Ｓ／Ａドライバは、センスアンプＳ／Ａを制御する。ＤＱバッファは、入力した書き込み用のデータ、および、出力するための読出し用のデータを保持する。ロウデコーダは、ロウアドレス信号に従ってワード線ＷＬを選択する。
【００１８】
メモリセルアレイＭＣＡ、センスアンプＳ／Ａ、カラムデコーダ、カラムアドレスバッファ、ＤＱバッファおよびロウアドレスバッファは、それぞれ既知のものを採用してよい。
【００１９】
図２は、センスアンプＳ／Ａの構成を示す回路図である。センスアンプＳ／Ａの右側に接続されたビット線をＢＬＲとし、その左側に接続されたビット線をＢＬＬとする。
【００２０】
センスアンプＳ／Ａは、電源ＶＢＬＨとセンスノードＳＮ０との間に直列に接続されたＰＭＯＳトランジスタＰ１２およびＰ１３と、電源ＶＢＬＨとセンスノードＳＮ１との間に直列に接続されたＰＭＯＳトランジスタＰ１４およびＰ１５とを備えている。トランジスタＰ１２およびＰ１４の各ゲートには、信号線ｂＬＯＡＤＯＮが接続されている。トランジスタＰ１３のゲートはセンスノードＳＮ０に接続されており、トランジスタＰ１５のゲートはセンスノードＳＮ１に接続されている。トランジスタＰ１２〜Ｐ１５は、ロードイネーブル信号ｂＬＯＡＤＯＮに基づいて、電源ＶＢＬＨをセンスノードＳＮ０またはＳＮ１に接続する。それにより、ビット線ＢＬＬまたはＢＬＲを介してメモリセルＭＣに電流を流すことができる。ロードイネーブル信号ｂＬＯＡＤＯＮは、データの読出し時にメモリセルＭＣに電流を流すときに駆動される信号である。
【００２１】
センスアンプＳ／Ａは、ダイナミックラッチ型の構成を有する。即ち、センスアンプＳ／Ａは、ＮＭＯＳトランジスタＮ８およびＮ９から成るラッチ回路と、ＰＭＯＳトランジスタＰ１０およびＰ１１から成るラッチ回路とを備えている。トランジスタＮ８およびＮ９は、センスノードＳＮ０とＳＮ１との間に直列に接続されており、尚且つ、トランジスタＰ１０およびＰ１１もまた、センスノードＳＮ０とＳＮ１との間に直列に接続されている。トランジスタＮ８およびＮ９の各ゲートは、クロスカップリングされている。即ち、トランジスタＮ８のゲートはセンスノードＳＮ１に接続され、トランジスタＮ９のゲートはセンスノードＳＮ０に接続されている。同様に、トランジスタＰ１０およびＰ１１の各ゲートも、クロスカップリングされている。即ち、トランジスタＰ１０のゲートはセンスノードＳＮ１に接続され、トランジスタＮ１１のゲートはセンスノードＳＮ０に接続されている。
【００２２】
トランジスタＮ８とＮ９との間には、データをラッチするために用いられる電源信号ｂＳＡＮが接続されている。トランジスタＰ１０とＰ１１との間には、データをラッチするために用いられる電源信号ＳＡＰが接続されている。
【００２３】
センスアンプＳ／Ａは、さらに、トランスファゲートＴＧ０〜ＴＧ３を備えている。トランスファゲートＴＧ０は、メモリセルＭＣからデータを読み出す時に駆動される信号ＦＡＩＴによって制御され、これによりビット線ＢＬＬとセンスノードＳＮ０とを接続することができる。トランスファゲートＴＧ２は、信号ＦＡＩＴによって制御され、これによりビット線ＢＬＲとセンスノードＳＮ１とを接続することができる。トランスファゲートＴＧ１は、メモリセルＭＣへデータを書き込み、もしくは、データを書き戻す時に駆動されるフィードバック信号ＦＢによって制御され、これによりビット線ＢＬＬとセンスノードＳＮ１とを接続することができる。トランスファゲートＴＧ３は、メモリセルＭＣへデータを書き込み、もしくは、データを書き戻す時に駆動されるフィードバック信号ＦＢによって制御され、これによりビット線ＢＬＲとセンスノードＳＮ０とを接続することができる。
【００２４】
センスアンプＳ／Ａは、さらに、センスノードＳＮ０とＳＮ１との間に直列に接続されたＰＭＯＳトランスファゲートＰ１０およびＰ１１を備えている。トランスファゲートＰ１０およびＰ１１は、ＤＱバッファＤＱおよびｂＤＱに接続するカラム選択線ＣＳＬに接続されている。
【００２５】
図３は、本発明に係る第１の実施形態に従ったロウデコーダの構成を示す回路図である。このロウデコーダは、プリチャージ信号ＰＲＣＨ、カラムイネーブル信号ｂＣＥＮＢ１およびライトイネーブル信号ＷＥＢに基づいて第１の電源Ｖ１、第２の電源Ｖ２、第３の電源Ｖ３または第４の電源Ｖ４のいずれかをワード線ＷＬに接続するように構成されている。
【００２６】
例えば、第１から第４の電源Ｖ１〜Ｖ４は、それぞれ、第１の電位として１．５Ｖ、第２の電位として０Ｖ、第３の電位として１．０Ｖ、並びに、第４の電位として−１．５Ｖを与えることができる。第１の電源Ｖ１はデータ“１”をメモリセルＭＣへ書き込むときにワード線ＷＬに接続される。第２の電源Ｖ２はデータ“０”をメモリセルＭＣへ書き込むときにワード線ＷＬに接続される。第３の電源Ｖ３はデータをメモリセルＭＣから読み出すときにワード線ＷＬに接続される。第４の電源Ｖ４はメモリセルＭＣ内のデータを保持するときにワード線ＷＬに接続される。第１から第４の電源Ｖ１〜Ｖ４の電位は、Ｖ４＜Ｖ２＜Ｖ３＜Ｖ１という関係にある。
【００２７】
さらに、第２の電源Ｖ２の電位は、メモリセルＭＣの閾値電圧より大きい。これにより、第２の電源Ｖ２を用いて、メモリセルＭＣへデータ“０”を書き込むことができる。
【００２８】
図３には、１本のワード線に対応する部分のみを示している。しかし、実際は、全てのワード線に同様のロウデコーダが接続されている。ロウアドレス信号ＸＡ〜ＸＣに基づいて複数のワード線のうち１本のワード線ＷＬが選択される。
【００２９】
ＰＭＯＳトランジスタＰ１およびＰ２は、第３の電源Ｖ３とワード線ＷＬとの間に直列に接続されている。ＮＭＯＳトランジスタＮ３は、第４の電源Ｖ４とワード線ＷＬとの間に接続されている。
【００３０】
ＰＭＯＳトランジスタＰ１のゲートは、インバータＩＮＶ８を介して信号ｂＣＥＮＢ１に接続されている。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ３の各ゲートは第１のノードＮＤ１で共通に接続されている。
【００３１】
ＰＭＯＳトランジスタＰ３およびＰ４は、第１の電源Ｖ１とワード線ＷＬとの間に直列に接続されている。ＰＭＯＳトランジスタＰ３のゲートは、インバータＩＮＶ７を介してＮＯＲゲートＮＲ３の出力に接続されている。ＰＭＯＳトランジスタＰ４のゲートは、第１のノードＮＤ１に接続されている。
【００３２】
ＰＭＯＳトランジスタＰ５およびＰ６は、第２の電源Ｖ２とワード線ＷＬとの間に直列に接続されている。ＰＭＯＳトランジスタＰ５のゲートは、インバータＩＮＶ６を介してＮＯＲゲートＮＲ２の出力に接続されている。ＰＭＯＳトランジスタＰ６のゲートは、第１のノードＮＤ１に接続されている。
【００３３】
ＰＭＯＳトランジスタＰ７、ＮＭＯＳトランジスタＮ０〜Ｎ２は、電源ＶＢＬＨと第４の電源Ｖ４との間に直列に接続されている。
【００３４】
ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ０との間の第２のノードＮＤ２は、インバータＩＮＶ１およびＩＮＶ２を介して第１のノードＮＤ１に接続されている。トランジスタＰ７のゲートは、信号ＰＲＣＨを受ける。ＮＭＯＳトランジスタＮ０〜Ｎ２の各ゲートは、それぞれプリデコードされた信号ＸＡ、ＸＢおよびＸＣを受ける。信号ＸＡ〜ＸＣは、ロウアドレスバッファから受けるアドレス信号である。
【００３５】
ＰＭＯＳトランジスタＰ８は、電源ＶＢＬHと第２のノードＮＤ２との間に接続されている。ＰＭＯＳトランジスタＰ８のゲートは、インバータＩＮＶ１とＩＮＶ２との間に接続されている。
【００３６】
２入力ＮＡＮＤゲートＮＤ２の一方の入力には、ライトイネーブル信号ＷＥＢが入力されている。ＮＡＮＤゲートＮＤ２の他方の入力には、信号ＷＥＢが遅延回路ＤＬＹ２を介して反転入力されている。従って、信号ＷＥＢは、ＮＡＮＤゲートＮＤ２の２つの入力に異なるタイミングで入力される。これにより、データ“０”を書き込む期間の終期が決定される。
【００３７】
２入力ＮＡＮＤゲートＮＤ３の一方の入力には、カラムイネーブル信号ｂＣＥＮＢ１がインバータＩＮＶ３を介して入力されている。ＮＡＮＤゲートＮＤ３の他方の入力には、信号ｂＣＥＮＢ１が遅延回路ＤＬＹ１を介して反転入力されている。カラムイネーブル信号ｂＣＥＮＢ１は、メモリセルＭＣから読み出された信号をセンスアンプＳ／Ａでラッチしたことを示す信号である。
【００３８】
ＮＯＲゲートＮＲ１は、一方の入力においてインバータＩＮＶ１２を介したＮＡＮＤゲートＮＤ２の出力を入力し、他方の入力においてＮＡＮＤゲートＮＤ３の出力を入力する。
【００３９】
ＮＯＲゲートＮＲ２は、一方の入力においてインバータＩＮＶ４およびＩＮＶ５を介したＮＯＲゲートＮＲ１の出力を入力し、他方の入力において信号ｂＣＥＮＢ１を入力する。ＮＯＲゲートＮＲ２の出力は、インバータＩＮＶ６を介してＰＭＯＳトランジスタＰ５のゲートに接続されている。
【００４０】
ＮＯＲゲートＮＲ３は、一方の入力においてインバータＩＮＶ４を介したＮＯＲゲートＮＲ１の出力を入力し、他方の入力において信号ｂＣＥＮＢ１を入力する。ＮＯＲゲートＮＲ３の出力は、インバータＩＮＶ７を介してトランジスタＰ３のゲートに接続されている。
【００４１】
信号ｂＣＥＮＢ１は、インバータＩＮＶ８を介してＰＭＯＳトランジスタＰ１のゲートに印加される。
【００４２】
図４は、本発明に係る実施形態に従ったＳ／ＡドライバＳＡＤの構成を示す回路図である。ＰＭＯＳトランジスタＰ１６およびＮＭＯＳトランジスタＮ１０が第５の電源Ｖ５と第４の電源Ｖ４（−１．５Ｖ）との間に直列に接続されている。第５の電源Ｖ５は、例えば、第５の電位として２．２Ｖを与えることができる。この第５の電位は、データ“１”を書き込むためにビット線ＢＬに印加される電位である。ＰＭＯＳトランジスタＰ１６とＮＭＯＳトランジスタＮ１０との間から信号ｂＳＡＮが出力される。ＮＭＯＳトランジスタＮ１２は、信号線ｂＳＡＮと第２の電源Ｖ２との間に接続されている。
【００４３】
ＰＭＯＳトランジスタＰ１７およびＮＭＯＳトランジスタＮ１１は、第５の電源Ｖ５と第２の電源Ｖ２（０Ｖ）との間に直列に接続されている。
【００４４】
Ｓ／ＡドライバＳＡＤでは、第４の電源Ｖ４は、データ“０”をメモリセルＭＣへ書き込むときに信号ｂＳＡＮとしてビット線ＢＬに接続される。第５の電源Ｖ５は、データ“１”をメモリセルＭＣへ書き込むときに信号ｂＳＡＮとしてビット線ＢＬに接続される。第２の電源Ｖ２は、メモリセルＭＣに格納されたデータを保持するときに信号ｂＳＡＮとしてビット線ＢＬに接続される。第２の電源Ｖ２、第４の電源Ｖ４および第５の電源Ｖ５の各電位は、Ｖ４＜Ｖ２＜Ｖ５という関係にある。
【００４５】
信号ｂＣＥＮＢ１は、インバータＩＮＶ１３を介して信号ＳＥＮおよびＳＥＰになる。
【００４６】
信号ＳＥＮは、インバータＩＮＶ１５およびＩＮＶ１６を介してＰＭＯＳトランジスタＰ１６のゲートに接続される。信号ＳＥＰは、インバータＩＮＶ１７を介してＰＭＯＳトランジスタＰ１７およびＮＭＯＳトランジスタＮ１１の各ゲートに接続される。
【００４７】
ＮＡＮＤゲートＮＤ７は、一方の入力において信号ＳＥＮを入力し、他方の入力において遅延回路ＤＬＡＹ３を介した信号ＳＥＮの反転信号を入力する。ＮＡＮＤゲートＮＤ８は、一方の入力においてライトイネーブル信号ＷＥＢを入力し、他方の入力において遅延回路ＤＬＡＹ４を介した信号ＷＥＢの反転信号を入力する。ＮＡＮＤゲートＮＤ６は、一方の入力においてＮＡＮＤゲートＮＤ７の出力を入力し、他方の入力においてＮＡＮＤゲートＮＤ８の出力を入力する。
【００４８】
遅延回路ＤＬＹ３は、メモリセルＭＣからデータを読み出す期間だけ、信号ＳＥＮを遅延させる。遅延回路ＤＬＹ４は、メモリセルＭＣからデータを読み出す期間だけ、信号ＷＥＢを遅延させる。
【００４９】
ＮＯＲゲートＮＲ７は、一方の入力においてインバータＩＮＶ１５を介した信号ＳＥＮを入力し、他方の入力においてインバータＩＮＶ１８を介したＮＡＮＤゲートＮＤ６の出力を入力する。ＮＯＲゲートＮＲ７の出力は、ＮＭＯＳトランジスタＮ１０のゲートに接続されている。ＮＯＲゲートＮＲ８は、一方の入力においてインバータＩＮＶ１５を介した信号ＳＥＮを入力し、他方の入力においてＮＡＮＤゲートＮＤ６の出力を入力する。ＮＯＲゲートＮＲ８の出力は、ＮＭＯＳトランジスタＮ１２のゲートに接続されている。
【００５０】
遅延回路ＤＬＹ１〜ＤＬＹ４は、いずれも３つのインバータの直列回路で構成されている。しかし、遅延回路ＤＬＹ１〜ＤＬＹ４は、奇数段のインバータ列であればよく、抵抗素子またはキャパシタ等を用いてもよい。
【００５１】
図５は、データの書込み、データ保持、および、データの読出しのそれぞれにおいてメモリセルＭＣに印加される電位を示した表である。図５には、状態Ｉとしてデータ“０”をメモリセルＭＣへ書き込むときにワード線ＢＬ、ビット線ＢＬおよびソース線ＳＬのそれぞれに印加される電圧、状態IIとしてデータ“１”をメモリセルＭＣへ書き込むときにワード線ＢＬ、ビット線ＢＬおよびソース線ＳＬのそれぞれに印加される電圧、状態IIIとしてメモリセルＭＣのデータを保持するときにワード線ＢＬ、ビット線ＢＬおよびソース線ＳＬのそれぞれに印加される電圧、並びに、状態IVとしてメモリセルＭＣからデータを読み出すときにワード線ＢＬ、ビット線ＢＬおよびソース線ＳＬのそれぞれに印加される電圧がまとめて示されている。
【００５２】
［読出し動作］
図６は、第１の実施形態による半導体記憶装置１００のデータ読出し動作を示したタイミング図である。読出し動作では、メモリセルＭＣのデータをセンスアンプＳ／Ａに読み出し（ｔ１〜ｔ２）、このデータをメモリセルＭＣへ書き戻す（ｔ２〜ｔ４）とともに、ＤＱバッファへこのデータを伝達する。このように、データは、ＤＱバッファから読み出される。
【００５３】
図６に示すように、当初、プリチャージ信号ＰＲＣＨが低レベル（ＬＯＷ）、信号ｂＣＥＮＢ１が高レベル（ＨＩＧＨ）、信号ＷＥＢが低レベル（ＬＯＷ）である。これにより図３に示すワード線ＷＬは、第４の電源Ｖ４に接続され、−１．５Ｖにプリチャージされている。このとき、ＰＭＯＳトランジスタＰ２、Ｐ４およびＰ６はオフ状態である。このとき、半導体記憶装置１００は、図５に示す保持状態（III）にある。
【００５４】
次に、信号ｂＲＡＳがＬＯＷになるとともに、信号ＰＲＣＨが高レベル（ＨＩＧＨ）になると、図３のワード線ＷＬは、第４の電源Ｖ４と切断され、それによりワード線ＷＬのプリチャージが解除される。
【００５５】
図３に示すワード線ＷＬが選択されると、プリデコードされた信号ＸＡ、ＸＢおよびＸＣの総てがＨＩＧＨになる。これにより、第２のノードＮＤ２がＬＯＷになり、トランジスタＰ２、Ｐ４およびＰ６がオン状態になる。即ち、トランジスタＰ１、Ｐ３またはＰ５のいずれかがオンになることによって、第３の電源Ｖ３、第１の電源Ｖ１または第２の電源Ｖ２のいずれかがワード線ＷＬに接続され得る状態になる。この状態は、ワード線ＷＬが選択された状態である。
【００５６】
状態IIIにおいて、信号ｂＣＥＮＢ１がＨＩＧＨであるので、図４に示すＳ／ＡドライバＳＡＤは、信号ｂＳＡＮとして第５の電位（２．２Ｖ）を出力し、信号ＳＡＰとして第２の電位Ｖ２（０Ｖ）を出力する。
【００５７】
尚、データの読出し動作（ｔ１からｔ４）では、データ書込み用のライトイネーブル信号ＷＥＢは、活性化されず、ＬＯＷを維持している。よって、図３のロウデコーダＲＤおよび図４のＳ／ＡドライバＳＡＤは、それぞれ信号ＷＥＢに関係なく、信号ｂＣＥＮＢ１によって制御される。
【００５８】
次に、時点ｔ１において、信号ｂＣＥＮＢ１がＨＩＧＨであるので、図３のトランジスタＰ１はオンであり、トランジスタＰ３およびＰ５はオフである。よって、図３のロウデコーダＲＤでは、第３の電源Ｖ３（１．０Ｖ）がワード線ＷＬに接続される。
【００５９】
また、信号ｂＣＥＮＢ１がＨＩＧＨであるので、図４のＳ／ＡドライバＳＡＤは、信号ｂＳＡＮとして第５の電位（２．２Ｖ）を出力し、信号ＳＡＰとして第２の電位Ｖ２（０Ｖ）を出力する。
【００６０】
これと同時に、信号ＦＡＩＴがＨＩＧＨになるので、図２に示すようにビット線ＢＬＬがセンスノードＳＮ０に接続され、ビット線ＢＬＲがセンスノードＳＮ１に接続される。
【００６１】
次に、信号ｂＬＯＡＤＯＮがＬＯＷに活性化されると、図２に示す電源ＶＢＬＨがセンスノードＳＮ０およびＳＮ１に接続され、それにより、電流が電源ＶＢＬＨからメモリセルＭＣへ流れる。このとき、ビット線ＢＬＬ、ＢＬＲを介してメモリセルＭＣのドレインへ印加される電圧は、例えば、０．２Ｖである。メモリセルＭＣがＮ型ＦＢＣメモリセルである場合、データ“０”のメモリセルの閾値は、データ“１”のメモリセルの閾値よりも高い。従って、データ“０”のメモリセルに流れる電流は、データ“１”のメモリセルに流れる電流よりも少ない。これにより、センスノードＳＮ０がデータ“０”のメモリセルに接続されている場合、センスノードＳＮ０は比較的高電位となる。一方、センスノードＳＮ０がデータ“１”のメモリセルに接続されている場合、センスノードＳＮ０は比較的低電位となる。従って、メモリセルＭＣからのデータを伝達するビット線ＢＬＬと、ダミーセルからの基準信号を伝達するビット線ＢＬＲとの間に電位差が現れる。尚、この電位差は、図示していない。
【００６２】
この電位差が現れた時に信号ＦＡＩＴをＬＯＷにしてセンスノードＳＮ０、ＳＮ１とビット線ＢＬＬ、ＢＬＲとを切り離す（時点ｔ２）。このとき、センスノードＳＮ０がデータ“０”のメモリセルに接続されている場合、センスノードＳＮ０は比較的高電位となるので、センスノードＳＮ１には信号ｂＳＡＮの電位が現れる。一方、センスノードＳＮ０がデータ“１”のメモリセルに接続されている場合、センスノードＳＮ０は比較的低電位となるので、センスノードＳＮ１には信号ＳＡＰの電位が現れる。このように、メモリセルＭＣのデータがラッチされる。
【００６３】
これと同時に、フィードバック信号ＦＢによってデータ書き込み用のＣＭＯＳトランスファゲートＴＧ１およびＴＧ３をＯＮにする。これにより、センスノードＳＮ０がデータ“０”のメモリセルに接続されている場合、ビット線ＢＬＬは、トランスファゲートＴＧ１を介して信号ｂＳＡＮの電位になる。センスノードＳＮ０がデータ“１”のメモリセルに接続されている場合、ビット線ＢＬＬは、トランスファゲートＴＧ１を介して信号ＳＡＰの電位になる（時点ｔ２〜ｔ３）。
【００６４】
次に、カラム選択線ＣＳＬをＨＩＧＨにして、図２に示すＤＱ線およびｂＤＱ線にデータを転送する。これによりＤＱバッファからデータを読み出すことができる。
【００６５】
（ｔ２からｔ４までのロウデコーダＲＤの動作）
時点ｔ２において、信号ｂＣＥＮＢ１がＬＯＷに活性化されると、図３に示すロウデコーダＲＤは、第２の電源Ｖ２（０Ｖ）をワード線ＷＬに接続する。これにより、読み出したデータのうち、データ“０”をメモリセルＭＣへ書き戻す。第２の電源Ｖ２（０Ｖ）がワード線ＷＬに接続される過程を以下に詳述する。
【００６６】
図３に示すように、ＮＡＮＤゲートＮＤ３の他方の入力に遅延回路ＤＬＹ１が設けられているので、信号ｂＣＥＮＢ１は、ＮＡＮＤゲートＮＤ３の一方の入力よりも遅れてその他方の入力に入力される。
【００６７】
信号ｂＣＥＮＢ１がＬＯＷになった直後では、ＮＡＮＤゲートＮＤ３にはＨＩＧＨおよびＬＯＷが入力されるので、ＮＡＮＤゲートＮＤ３は、ＨＩＧＨを出力する。これにより、ＮＯＲゲートＮＲ２は、インバータＩＮＶ５からＬＯＷを入力し、ＮＯＲゲートＮＲ３は、インバータＩＮＶ４からＨＩＧＨを入力する。一方、ＮＯＲゲートＮＲ２、ＮＲ３およびインバータＩＮＶ８には遅延なく信号ｂＣＥＮＢ１（ＬＯＷ）が入力される。これにより、トランジスタＰ５がオンになり、トランジスタＰ１およびＰ３はオフになる。その結果、第２の電源Ｖ２がワード線ＷＬに接続され、データ“０”の書戻しが開始される（状態Ｉ）。
【００６８】
信号ｂＣＥＮＢ１がＬＯＷになってから所定時間が経過すると、遅延回路ＤＬＹ１の出力もＨＩＧＨになる。ＮＡＮＤゲートＮＤ３の両方の入力にＨＩＧＨが入力されるので、ＮＡＮＤゲートＮＤ３は、ＬＯＷを出力する。これにより、ＮＯＲゲートＮＲ２は、インバータＩＮＶ５からＨＩＧＨを入力し、ＮＯＲゲートＮＲ３は、インバータＩＮＶ４からＬＯＷを入力する。一方、ＮＯＲゲートＮＲ２、ＮＲ３およびインバータＩＮＶ８には信号ｂＣＥＮＢ１（ＬＯＷ）が入力され続けている。これにより、トランジスタＰ３がオンになり、トランジスタＰ１およびＰ５はオフになる。その結果、第２の電源Ｖ２（０Ｎ）がワード線ＷＬから切断され、第１の電源Ｖ１（１．５Ｖ）がワード線ＷＬに接続される。これにより、データ“０”の書戻しが終了するとともに、データ“１”の書戻しが開始される（状態Ｉ→状態II）。
【００６９】
このように、データ“０”の書戻しの始期（ｔ２）は信号ｂＣＥＮＢ１の活性化によって決定され、データ“０”の書戻しの終期（ｔ３）は遅延回路ＤＬＹ１の遅延時間によって決定される。換言すると、遅延回路ＤＬＹ１の遅延時間がデータ“０”の書戻し時間を決定している。
【００７０】
次に、時点ｔ４で信号ｂＣＥＮＢ１がＨＩＧＨに不活性化され、信号ＰＲＣＨがＬＯＷに不活性化されることによって、ロウデコーダＲＤは、状態（III）となり、第４の電源（−１．５Ｖ）をワード線ＷＬに接続する。
【００７１】
（ｔ２からｔ４までのＳ／ＡドライバＳＡＤの動作）
時点ｔ２において、信号ｂＣＥＮＢ１がＬＯＷに活性化されると、図４のＳ／ＡドライバＳＡＤでは、遅延回路ＤＬＹ３が信号ＳＥＮを所定時間だけ遅延させる。遅延回路ＤＬＹ３の遅延時間は、遅延回路ＤＬＹ１の遅延時間と同じでよい。
【００７２】
信号ｂＣＥＮＢ１がＬＯＷになった直後においては、ＮＡＮＤゲートＮＤ７の両方入力には、ＨＩＧＨが入力される。これにより、トランジスタＮ１０がオンになり、トランジスタＮ１２およびＰ１６がオフである。その結果、Ｓ／ＡドライバＳＡＤは、信号ｂＳＡＮとして第４の電源Ｖ４（−１．５Ｖ）を出力し、信号ＳＡＰとして第５の電源Ｖ２（２．２Ｖ）を出力する。即ち、センスノードＳＮ０がデータ“０”のメモリセルに接続されている場合、ビット線ＢＬＬは、第４の電源Ｖ４（−１．５Ｖ）になる。センスノードＳＮ０がデータ“１”のメモリセルに接続されている場合、ビット線ＢＬＬは、第５の電源Ｖ２（２．２Ｖ）になる。この状態（Ｉ）のもとで、データ“０”の書戻しが実行される。
【００７３】
信号ｂＣＥＮＢ１がＬＯＷになってから所定時間が経過し、時点ｔ３になると、遅延回路ＤＬＹ３の出力がＬＯＷになる。これにより、トランジスタＮ１２がオンになり、トランジスタＮ１０がオフになる。また、トランジスタＰ１６はオフを維持する。その結果、Ｓ／ＡドライバＳＡＤは、信号ｂＳＡＮとして第２の電源Ｖ２（０Ｖ）を出力し、信号ＳＡＰは第５の電源Ｖ２（２．２Ｖ）を維持する。即ち、センスノードＳＮ０がデータ“０”のメモリセルに接続されている場合、ビット線ＢＬＬは、第２の電位（０Ｖ）になる。センスノードＳＮ０がデータ“１”のメモリセルに接続されている場合、ビット線ＢＬＬは、第５の電位（２．２Ｖ）を維持する。この状態（II）で、データ“１”の書戻しが実行される。
【００７４】
このように、データ“０”の書戻しの終期（ｔ３）は遅延回路ＤＬＹ３によって決定される。換言すると、遅延回路ＤＬＹ３の遅延時間がデータ“０”の書戻し時間を規定している。
【００７５】
次に、時点ｔ４で、信号ｂＣＥＮＢ１がＨＩＧＨに不活性化されると、Ｓ／ＡドライバＳＡＤは、状態IIIまたは状態IVと同様に第５の電位（２．２Ｖ）を信号ｂＳＡＮとして出力し、第２の電位（０Ｖ）を信号ＳＡＰとして出力する。この状態は、時点ｔ４以降のデータ保持期間に維持される。
【００７６】
データ“１”の書戻し時には、データ“１”を書き込むビット線ＢＬＬは、信号ＳＡＰに接続され、第５の電位（２．２Ｖ）に設定される。一方、データ“０”を既に書き込んだビット線ＢＬＬは、信号ｂＳＡＮに接続され、第２の電位（０Ｖ）、即ち、メモリセルＭＣのソースと同じ電位に設定される。これにより、データ“０”を書き戻したメモリセルＭＣには、データ“１”を書き込むことなく、データ“１”をもともと格納していたメモリセルＭＣへデータ“１”を書き戻すことができる。
【００７７】
［書込み動作］
図７は、第１の実施形態による半導体記憶装置１００のデータ書込み動作を示したタイミング図である。書込み動作では、メモリセルＭＣのデータをセンスアンプＳ／Ａに読み出し（ｔ１１〜ｔ１２）、その後、データを書き換えるメモリセルＭＣには、ＤＱバッファから得たデータをメモリセルＭＣへ書き込む（ｔ２〜ｔ４）。それとともに、データを書き換えないメモリセルＭＣには、時点ｔ１１〜ｔ１２で読み出したデータを書き戻す。データを書き込む（書き換える）メモリセルＭＣは、ライトイネーブル信号ＷＥＢで選択される。このように、データは、メモリセルＭＣへ書き込まれる。
【００７８】
図７に示すチャートは、信号ＷＥＢが駆動されている点で図６に示すチャートと異なる。図７に示す他の信号は、図６に示す信号と同じでよい。
【００７９】
時点ｔ１１以前に、信号ＷＥＢがＬＯＷに活性化されている。よって、図３のインバータＮＡＮＤゲートＮＤ２および図４のＮＡＮＤゲートＮＤ８は、ともにＨＩＧＨを維持するので、読出し動作は、図６に示した読出し動作（ｔ１〜ｔ２）と同様である。
【００８０】
データ書込み時（ｔ１２〜ｔ１３）において、カラム選択線ＣＳＬがＨＩＧＨに活性化される。これにより、図２に示すセンスノードＳＮ０およびＳＮ１がそれぞれＤＱ線およびｂＤＱ線と接続され、ＤＱバッファからのデータがセンスノードＳＮ０およびＳＮ１へ伝達される。即ち、メモリセルＭＣから読み出され、センスノードＳＮ０およびＳＮ１にラッチされたデータは、ＤＱバッファからのデータによって更新される。これと同時に、データ“０”は、メモリセルＭＣへ書き込まれる。
【００８１】
次に、時点ｔ１３において、カラム選択線ＣＳＬをＬＯＷにすることによって、センスノードＳＮ０およびＳＮ１がＤＱ線およびｂＤＱ線から切断される。
【００８２】
時点ｔ１３〜ｔ１４においてデータ“１”を書き込む。このとき、センスアンプＳ／Ａは、ＤＱバッファからセンスノードＮＳ０およびＳＮ１に伝達されたデータをメモリセルＭＣへ書き込むか、または、ｔ１１〜ｔ１２においてメモリセルＭＣから読み出されたデータをメモリセルＭＣへ書き戻す。
【００８３】
データ“０”を既に書き込んだビット線ＢＬＬは、信号ｂＳＡＮに接続され、第２の電位（０Ｖ）、即ち、メモリセルＭＣのソースと同じ電位に設定される。これにより、データ“０”を書き戻したメモリセルＭＣには、データ“１”を書き込むことなく、データ“１”をもともと格納していたメモリセルＭＣへデータ“１”を書き戻すことができる。このときの詳細な動作は、図６のｔ３からｔ４と同様であるので、その説明を省略する。
【００８４】
図７に示す動作では、信号ＷＥＢがデータの読出し前（ｔ１２）に活性化されていた。従って、ＤＱバッファからのデータの書込み（書換え）は、メモリセルＭＣから読み出したデータの書戻しと同時に実行することができた。このように、信号ＷＥＢがデータの読出し前（ｔ１２）に活性化される動作を“早期書込み動作（early write operation）”とする。
【００８５】
しかし、信号ＷＥＢは、図８および図９のようにデータ読出し動作（ｔ１２）以降に活性化される場合がある。尚、信号ＷＥＢの活性化のタイミングは、信号ｂＲＡＳがＬＯＷに活性化されている間であればいつでもよく、このタイミングは、ユーザの都合により決定され得る。このように、信号ＷＥＢがデータ読出し動作（ｔ１２）以降に活性化される動作を“遅延書込み動作（delayed write operation）”とする。
【００８６】
図８は、第１の実施形態による半導体記憶装置１００の遅延書込み動作を示したタイミング図である。図８に示すｔ２４までの動作は、図６に示すｔ４までの動作と同様であるので、その説明を省略する。
【００８７】
ｔ２４において信号ＷＥＢがＨＩＧＨに活性化される。図３の遅延回路ＤＬＹ２は、所定時間だけ遅延してＬＯＷからＨＩＧＨになる。よって、信号ＷＥＢが活性化された当初においてＮＡＮＤゲートＮＤ２は、両方の入力からＨＩＧＨを入力するので、ＮＡＮＤゲートＮＤ２はＬＯＷを出力する。また、信号ｂＣＥＮＢ１はＬＯＷである。その結果、ｔ２４〜ｔ２５において、第２の電源Ｖ２（０Ｖ）がワード線ＷＬに接続される。
【００８８】
図４の遅延回路ＤＬＹ４は、ｔ２４において信号ＷＥＢがＨＩＧＨに活性化されると、所定時間だけ遅延してＨＩＧＨからＬＯＷになる。よって、信号ＷＥＢが活性化された当初においてＮＡＮＤゲートＮＤ８は、両方の入力からＨＩＧＨを入力する。このとき、ＮＡＮＤゲートＮＤ８はＬＯＷを出力する。また、信号ｂＣＥＮＢ１はＬＯＷである。従って、Ｓ／ＡドライバＳＡＤは、信号ｂＳＡＮとして第４の電位（−１．５Ｖ）を出力し、信号ＳＡＰとして第５の電位（２．２Ｖ）を出力する。
【００８９】
一方、ｔ２４において、カラム選択線ＣＳＬが活性化されるので、ＤＱバッファからのデータがセンスノードＳＮ０およびＳＮ０に伝達される。データ“０”からデータ“１”に書き換えられる場合（図８のＢＬ（“０”Ｒｅａｄ→“１”Ｗｒｉｔｅ）の場合）、信号ＳＡＰの電位がビット線ＢＬＬまたはＢＬＲを介してメモリセルＭＣへ印加される。データ“１”からデータ“０”に書き換えられる場合（図８のＢＬ（“１”Ｒｅａｄ→“０”Ｗｒｉｔｅ）の場合）、信号ｂＳＡＮの電位がビット線ＢＬＬまたはＢＬＲを介してメモリセルＭＣへ印加される。その結果、ｔ２４〜ｔ２５では、図５の状態Ｉとなる。これにより、データ“０”がメモリセルＭＣへ書き込まれる。このとき、ワード線ＷＬの電位が０Ｖと低いので、データ“１”は書き込まれない。
【００９０】
次に、信号ＷＥＢの活性化後、所定時間経過すると、図３の遅延回路ＤＬＹ２は、ＬＯＷになるので、ＮＡＮＤゲートＮＤ２は、ＨＩＧＨを出力する（ｔ２５）。また、信号ｂＣＥＮＢ１はＬＯＷのままである。これにより、ｔ２５〜ｔ２６において、第１の電源Ｖ１（１．５Ｖ）がワード線ＷＬに接続される。
【００９１】
信号ＷＥＢの活性化後、所定時間経過すると、図４の遅延回路ＤＬＹ４はＬＯＷになるので、ＮＡＮＤゲートＮＤ８はＨＩＧＨを出力する（ｔ２５）。また、信号ｂＣＥＮＢ１はＬＯＷのままである。従って、ｔ２５〜ｔ２６において、Ｓ／ＡドライバＳＡＤは、信号ｂＳＡＮとして第２の電位（０Ｖ）を出力し、信号ＳＡＰとして第５の電位（２．２Ｖ）を出力する。
【００９２】
一方、ｔ２５において、カラム選択線ＣＳＬはＬＯＷになっているが、ＤＱバッファからのデータ“１”はセンスノードＳＮ０およびＳＮ０にラッチされている。これにより、データ“０”からデータ“１”に書き換えられる場合、信号ＳＡＰの電位がビット線ＢＬＬまたはＢＬＲを介してメモリセルＭＣへ印加される。データ“１”からデータ“０”に書き換えられる場合、信号ｂＳＡＮの電位がビット線ＢＬＬまたはＢＬＲを介してメモリセルＭＣへ印加される。その結果、ｔ２４〜ｔ２５では、図５の状態IIとなる。これにより、データ“１”がメモリセルＭＣへ書き込まれる。このとき、信号ｂＳＡＮの電位は０Ｖでありソース電位に等しいので、データ“０”が既に書き込まれたメモリセルＭＣにはデータ“１”は書き込まれない。
【００９３】
ｔ２６において、信号ＷＥＢおよびｂＣＥＮＢ１が不活性化され、信号ＰＲＣＨが活性化されるので、状態IIIに戻り、データ保持状態になる。
【００９４】
図９は、第１の実施形態による半導体記憶装置１００の他の遅延書込み動作を示したタイミング図である。図９に示すｔ３３までの動作は、図６に示すｔ４までの動作と同様であるので、その説明を省略する。
【００９５】
ｔ３３〜ｔ３４において信号ＷＥＢがＨＩＧＨに活性化される。信号ＷＥＢが活性化されると、それまでの書込み動作が中断され、ＤＱバッファのデータによってセンスノードＳＮ０およびＮＳ１にラッチされたデータが更新される。それとともに、再度、書き込み動作が開始される。
【００９６】
ｔ３４〜ｔ３６におけるデータ書込み動作は、図８のｔ２４〜ｔ２６におけるデータ書込み動作と同様であるので、その説明を省略する。
【００９７】
図８および図９に示す遅延書込み動作において、データ“０”の書込みの始期（ｔ２４およびｔ３４）は、ライトイネーブル信号ＷＥＢの活性化によって決定され、データ“０”の書込みの終期（ｔ２５およびｔ３５）は遅延回路ＤＬＹ２およびＤＬＹ４の各遅延時間によって決定される。換言すると、遅延回路ＤＬＹ２およびＤＬＹ４の遅延時間がデータ“０”の書込み時間を規定している。
【００９８】
遅延回路ＤＬＹ２およびＤＫＹ４の各遅延時間は等しくてよい。さらに、遅延回路ＤＬＹ１〜ＤＬＹ４の各遅延時間は等しくてもよい。それによって、Ｓ／ＡドライバＳＡＤおよびロウデコーダＲＤの設計が容易になる。また、データ“０”の書込み時間を一定にすることができるので、ユーザがデータ書込みの時期を判断することが容易になる。
【００９９】
［リフレッシュ動作］
図１０は、第１の実施形態による半導体記憶装置１００のリフレッシュ動作を示したタイミング図である。図１０に示すリフレッシュ動作では、カラム選択線ＣＳＬは駆動されず、データは、単に、メモリセルＭＣから読み出され、同じデータがメモリセルＭＣへ書き戻される。リフレッシュ動作は、その他の点で図６に示すデータ読出し動作と同様である。
【０１００】
第１の実施形態によれば、ロウデコーダＲＤが、データの読出しに用いられる第３の電源Ｖ３およびデータ“１”の書込みに用いられる第１の電源Ｖ１のほかに、データ“０”の書込みに用いられる第２の電源Ｖ２を備えている。従来例では、データ“１”の書込みに用いられる第１の電源Ｖ１がデータ“０”の書込みにも用いられていたので、データ“０”の書込み時に消費される電流が大きかった。しかし、本実施形態では第２の電源Ｖ２を任意に設定することができるので、データ“０”の書込み時に消費されるセル電流を低減させることができる。
【０１０１】
データの書込み速度を維持するために、第２の電源Ｖ２は第１の電源Ｖ１よりも小さくしつつ、許容できる範囲で大きく設定してもよい。これにより、メモリセルＭＣに格納されたデータの劣化を抑制し、かつ、データ“０”の書込み時における消費電流を削減することができる。
【０１０２】
尚、データ“０”を書き込むために、第２の電源Ｖ２の電位はメモリセルＭＣの閾値電圧よりも大きいことが好ましい。
【０１０３】
（第２の実施形態）
第２の実施形態によるロウデコーダＲＤの構成は、第１の実施形態のそれと異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様であるので、その説明を省略する。
【０１０４】
図１１は、本発明に係る第２の実施形態に従ったロウデコーダＲＤの構成を示す回路図である。このロウデコーダＲＤは、プリチャージ信号ＰＲＣＨ、カラムイネーブル信号ｂＣＥＮＢ１およびライトイネーブル信号ＷＥＢに基づいて第１の電源Ｖ１、第３の電源Ｖ３または第４の電源Ｖ４のいずれかをワード線ＷＬに接続するように構成されている。図１１のロウデコーダＲＤは、第２の電源Ｖ２を有しない。データ“０”の書込み時には、第３の電源Ｖ３をワード線ＷＬに接続する。
【０１０５】
ＮＡＮＤゲートＮＤ２は、一方の入力から信号ＷＥＢを入力し、他方の入力から遅延回路ＤＬＹ２を介して信号ＷＥＢを入力する。また、ＮＡＮＤゲートＮＤ３は、一方の入力からインバータＩＮＶ３を介して信号ｂＣＥＮＢ１を入力し、他方の入力から遅延回路ＤＬＹ１を介して信号ｂＣＥＮＢ１を入力する。
【０１０６】
ＮＯＲゲートＮＲ１は、一方の入力からインバータＩＮＶ１２を介してＮＡＮＤゲートＮＤ２の出力を入力し、他方の入力からＮＡＮＤゲートＮＤ３の出力を入力する。
【０１０７】
ＮＯＲゲートＮＲ１の出力は、トランジスタＰ１のゲートに接続され、かつ、インバータＩＮＶ９を介してトランジスタＰ３のゲートに接続されている。
【０１０８】
図１２は、データの書込み、データ保持、および、データの読出しのそれぞれにおいてメモリセルＭＣに印加される電位を示した表である。図１２を図５に比較すると、第３の電源（１．０Ｖ）がデータ“０”の書込み時（状態V）におけるワード線ＷＬの電位に用いられている点で異なることが分かる。図１２に示すその他の電位は、図５に示す電位と同様である。
【０１０９】
［読出し動作］
図１３は、第２の実施形態による半導体記憶装置２００のデータ読出し動作を示したタイミング図である。第２の実施形態におけるデータ読出し動作は、データ“０”の書戻し時（ｔ２〜ｔ３）におけるワード線ＷＬの電位がデータ読出し時（ｔ１〜ｔ２）における第３の電位（１．０Ｖ）に等しい点で第１の実施形態におけるデータ読出し動作と異なる。第２の実施形態におけるデータ読出し動作は、その他の点で第１の実施形態におけるデータ読出し動作と同様である。
【０１１０】
［書込み動作およびリフレッシュ動作］
書込み動作およびリフレッシュ動作も、第１の実施形態と類似する。第２の実施形態における書込み動作およびリフレッシュ動作は、データ“０”の書戻し時（図７のｔ１２〜ｔ１３、図８のｔ２２〜ｔ２３、ｔ２４〜ｔ２５、図９のｔ３２〜ｔ３３、ｔ３４〜ｔ３５）におけるワード線ＷＬの電位がデータ読出し時における第３の電位（１．０Ｖ）に等しい点で第１の実施形態におけるそれらの動作と異なる。第２の実施形態における他の動作は、第１の実施形態における動作と同様である。従って、その説明を省略する。
【０１１１】
データ“０”の書込み時におけるワード線ＷＬの電位をデータ読出し時のワード線ＷＬの電位と共通にすることによって、ロウデコーダＲＤは第２の電源Ｖ２を必要としない。その結果、半導体記憶装置２００の回路面積の増加を抑制することができる。
【０１１２】
また、第３の電源Ｖ３の電位は、データ“１”の書込み時に用いられる第１の電源Ｖ１の電位よりも小さく、かつ、メモリセルＭＣの閾値電圧よりも大きい。よって、第２の実施形態は、第１の実施形態と同様の効果を有する。
【０１１３】
（第３の実施形態）
第３の実施形態による半導体記憶装置は、リフレッシュ動作時にのみ第２の電源Ｖ２（０Ｖ）を用いる。リフレッシュ動作では、半導体記憶装置はデータ“０”を格納していたメモリセルＭＣのみをリフレッシュする。
【０１１４】
図１４は、本発明に係る第３の実施形態に従ったロウデコーダＲＤの構成を示す回路図である。図１４のロウデコーダＲＤは３入力を有するＮＯＲゲートＮＲ４をＮＯＲゲートＮＲ１の代わりに備えている点で図３のロウデコーダＲＤと異なる。ＮＯＲゲートＮＲ４は、第１の入力からインバータＩＮＶ１２を介してＮＡＮＤゲートＮＤ２の出力を入力し、第２の入力からＮＡＮＤゲートＮＤ３の出力を入力し、並びに、第３の入力から信号ＣＢＲ（CAS Before RAS）を入力する。信号ＣＢＲは、リフレッシュ動作の実行を示すリフレッシュ信号である。信号ＣＢＲは、リフレッシュ動作を実行するときに活性化され、通常のデータの読出し動作およびデータの書込み動作では活性化されない。
【０１１５】
図１５は、本発明に係る第３の実施形態に従ったＳ／ＡドライバＳＡＤの構成を示す回路図である。図１５のＳ／ＡドライバＳＡＤはＮＡＮＤゲートＮＤ９をさらに備えている点で図４のＳ／ＡドライバＳＡＤと異なる。ＮＡＮＤゲートＮＤ９は、一方の入力から信号ＳＥＰを入力し、他方の入力からインバータＩＮＶ１９を介して信号ＣＢＲを入力している。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【０１１６】
これにより、第３の実施形態による半導体記憶装置は、データの読出し時およびデータの書込み時においては従来と同様に動作し、リフレッシュ動作時においては第２の電源Ｖ２（０Ｖ）を用いて動作することができる。リフレッシュ動作においては、メモリセルＭＣからデータを読み出し、そのデータのうちデータ“０”のみをメモリセルＭＣへ書き戻す。このデータ“０”の書戻しにおいて、第２の電源Ｖ２（０Ｖ）が用いられる。
【０１１７】
通常、メモリセルＭＣとしてＮ型ＦＢＣメモリセルを用いた場合、ボディ電位はデータ保持時にソース電位およびドレイン電位よりも低く（深く）設定される。よって、データ“０”がデータ“１”に変化する、いわゆる、“０”ディスターブという現象が生じる。一般に、リフレッシュ動作では、この“０”ディスターブを抑制するために、データ“０”を格納したメモリセルＭＣのみをリフレッシュすれば足りる。
【０１１８】
図１６は、第３の実施形態による半導体記憶装置のリフレッシュ動作を示すタイミング図である。時点ｔ５１〜ｔ５２の動作は、図１０のｔ４１〜ｔ４２の動作と同様である。
【０１１９】
次に、時点ｔ５２〜ｔ５３において、信号ＳＡＰが活性化されず、ＬＯＷのままである。従って、データ“１”の選択ビット線は、メモリセルＭＣからデータ“１”を読み出した後、信号ＳＡＰに従ってソース電位（０Ｖ）になっている。即ち、センスアンプＳ／Ａは、データ“１”をラッチしていない。
【０１２０】
一方、信号ｂＳＡＮは、第４の電源Ｖ４（−１．５Ｖ）になる。これにより、センスアンプＳ／Ａは、メモリセルＭＣから読み出されたデータ“０”をラッチしている。これにより、データ“０”をメモリセルＭＣへ書き戻すことができる。時点ｔ５３以降は、図１０の時点ｔ４４以降と同様である。
【０１２１】
このように、第３の実施形態による半導体記憶装置は、第２の電源Ｖ２（０Ｖ）を用いて、データ“０”を格納したメモリセルＭＣのみをリフレッシュする。第３の実施形態は、リフレッシュ動作においてデータ“１”のメモリセルＭＣをリフレッシュしないので、消費電流を低減することができる。また、第３の実施形態は、データ“０”のメモリセルＭＣをリフレッシュするときに、第５の電源Ｖ５（２．２Ｖ）よりも低い第２の電源Ｖ２（０Ｖ）をビット線に印加する。よって、第３の実施形態は、さらに消費電流を低減することができる。
【０１２２】
時点ｔ５２〜ｔ５３において、データ“０”を書き戻すときに、図１４のロウデコーダＲＤは、第１の電源Ｖ５よりも低く、かつ、メモリセルＭＣの閾値電圧よりも高い第２の電源Ｖ２をワード線ＷＤに接続する。これにより、データ“０”がメモリセルＭＣへ書き戻される。このデータ“０”を書き戻すときのワード線ＷＬの動作は、第１の実施形態のそれと同様である。
【０１２３】
これにより、第３の実施形態は、さらに消費電流を低減することができる。さらに、第３の実施形態は、データの読出し時およびデータの書込み時においては従来と同様に動作するので、データ“０”およびデータ“１”の書込みは、第1の電源Ｖ１を用いて同時に実行される。その結果、第３の実施形態は、データの書込み時間を従来と同様に短くすることができる。
【０１２４】
（第４の実施形態）
第４の実施形態は、第２の実施形態および第３の実施形態の組合せである。即ち、第４の実施形態におけるロウデコーダＲＤは、第２の電源Ｖ２を有しない点で第２の実施形態におけるロウデコーダＲＤと類似する。また、第４の実施形態による半導体記憶装置は、リフレッシュ動作時にのみ第３の電源Ｖ３（１．０Ｖ）を用いる。リフレッシュ動作では、半導体記憶装置はデータ“０”を格納していたメモリセルＭＣのみをリフレッシュする。第４の実施形態のその他の構成は、第２の実施形態または第３の実施形態の構成と同様でよい。
【０１２５】
図１７は、本発明に係る第４の実施形態に従ったロウデコーダＲＤの構成を示す回路図である。このロウデコーダＲＤは、プリチャージ信号ＰＲＣＨ、カラムイネーブル信号ｂＣＥＮＢ１、ライトイネーブル信号ＷＥＢおよびＣＡＳビフォアＲＡＳ信号ＣＢＲに基づいて第１の電源Ｖ１、第３の電源Ｖ３または第４の電源Ｖ４のいずれかをワード線ＷＬに接続するように構成されている。図１７のロウデコーダＲＤは、第２の電源Ｖ２を有しない。リフレッシュ動作におけるデータ“０”の書込み時には、第３の電源Ｖ３をワード線ＷＬに接続する。
【０１２６】
ロウデコーダＲＤは３入力を有するＮＯＲゲートＮＲ５を備えている。ＮＯＲゲートＮＲ５は、第１の入力からインバータＩＮＶ１２を介してＮＡＮＤゲートＮＤ２の出力を入力し、第２の入力からＮＡＮＤゲートＮＤ３の出力を入力し、並びに、第３の入力から信号ＣＢＲを入力する。
【０１２７】
図１８は、第４の実施形態による半導体記憶装置のリフレッシュ動作を示すタイミング図である。図１８に示すリフレッシュ動作は、データ“０”の書戻し時（ｔ５２〜ｔ５３）におけるワード線WLの電位が第３の電位（１．０）である点で図１６に示すリフレッシュ動作と異なる。第４の実施形態のリフレッシュ動作の他の動作は、第３の実施形態のリフレッシュ動作と同様でよい。
【０１２８】
第４の実施形態は、データ“０”の書込み時におけるワード線ＷＬの電位をデータ読出し時のワード線ＷＬの電位と共通にしている。また、第３の電源Ｖ３の電位は、データ“１”の書込み時に用いられる第１の電源Ｖ１の電位よりも小さく、かつ、メモリセルＭＣの閾値電圧よりも大きい。よって、第４の実施形態は、第２の実施形態と同様の効果を有する。
【０１２９】
また、第４の実施形態は、リフレッシュ動作においてデータ“１”のメモリセルＭＣをリフレッシュしない。また、第４の実施形態は、データ“０”のメモリセルＭＣをリフレッシュするときに、第５の電源Ｖ５（２．２Ｖ）よりも低い第３の電源Ｖ３（１．０Ｖ）をビット線に印加する。よって、第４の実施形態は、第３の実施形態と同様の効果を有する。
【０１３０】
（第５の実施形態）
図１９は、本発明に係る第５の実施形態に従った半導体記憶装置のロウデコーダＲＤの回路図である。第５の実施形態による半導体記憶装置の他の構成は、第１から第４の実施形態のいずれかの構成と同様でよい。第５の実施形態によるロウデコーダＲＤは、第３の実施形態によるロウデコーダＲＤよりも簡単化されている。より詳細には、第５の実施形態によるロウデコーダＲＤは、信号ＷＥＢを入力していない。また、遅延回路ＤＬＹ１およびＤＬＹ２を有しない。
【０１３１】
ＮＯＲゲートＮＲ２は、一方の入力からインバータＩＮＶ５を介して信号ＣＢＲを入力し、他方の入力から信号ｂＣＥＮＢ１を入力する。ＮＯＲゲートＮＲ２の出力は、インバータＩＮＶ６を介してトランジスタＰ５のゲートに接続されている。ＮＯＲ回路ＮＲ３は、一方の入力から信号ＣＢＲを入力し、他方の入力から信号ｂＣＥＮＢ１を入力する。ＮＯＲゲートＮＲ３の出力は、インバータＩＮＶ７を介してトランジスタＰ３のゲートに接続されている。信号ｂＣＥＮＢ１は、インバータＩＮＶ８を介してトランジスタＰ１のゲートに入力される。図１９のロウデコーダＲＤの他の構成は、図１４のロウデコーダＲＤの構成と同様でよい。
【０１３２】
第５の実施形態による半導体記憶装置の動作は、第３の実施形態による半導体記憶装置の動作と同様である。より詳細には、データの読出しおよびデータの書込み動作では、信号ＣＢＲが不活性（ＬＯＷ）であるので、第２の電源Ｖ２は用いられない。これにより、第５の実施形態による半導体記憶装置は、データの読出しおよびデータの書込み動作において、従来と同様に動作する。
【０１３３】
リフレッシュ動作では、信号ＣＢＲがＨＩＧＨに活性化されるので、第５の実施形態による半導体記憶装置は、第２の電源Ｖ２（０Ｖ）を用いることが可能となる。第２の電源Ｖ２（０Ｖ）は、データ“０”をメモリセルＭＣに書き戻すときにワード線ＷＬに接続される。このリフレッシュ動作では、半導体記憶装置はデータ“０”を格納していたメモリセルＭＣのみをリフレッシュする。また、この半導体記憶装置はデータの読出し時およびデータの書込み時においては従来と同様に動作する。
【０１３４】
第５の実施形態は、第３の実施形態と同様の効果を有する。さらに、第５の実施形態は、ロウデコーダＲＤが比較的簡単であるので、半導体記憶装置の回路面積を小さくすることができる。
【０１３５】
（第６の実施形態）
図２０は、本発明に係る第６の実施形態に従った半導体記憶装置のロウデコーダＲＤの回路図である。第６の実施形態による半導体記憶装置の他の構成は、第１から第４の実施形態のいずれかの構成と同様でよい。第６の実施形態によるロウデコーダＲＤは、第４の実施形態によるロウデコーダＲＤよりも簡単化されている。より詳細には、第６の実施形態によるロウデコーダＲＤは、信号ＷＥＢを入力していない。また、遅延回路ＤＬＹ１およびＤＬＹ２を有しない。
【０１３６】
ＮＯＲゲートＮＲ５は、一方の入力から信号ｂＣＥＮＢ１を入力し、他方の入力から信号ＣＢＲを入力する。ＮＯＲゲートＮＲ５の出力は、トランジスタＰ１のゲートに接続され、並びに、インバータＩＮＶ９を介してトランジスタＰ３のゲートに接続されている。
【０１３７】
図２０のロウデコーダＲＤの他の構成は、図１１のロウデコーダＲＤの構成と同様でよい。
【０１３８】
第６の実施形態による半導体記憶装置の動作は、第４の実施形態による半導体記憶装置の動作と同様である。より詳細には、第４の実施形態は、データ“０”の書込み時におけるワード線ＷＬの電位をデータ読出し時のワード線ＷＬの電位（第３の電位（１．０Ｖ）と共通にしている。
【０１３９】
データの読出しおよびデータの書込み動作では、信号ＣＢＲが不活性（ＬＯＷ）であるので、信号ｂＣＥＮＢ１の動作によって第１の電源Ｖ１または第３の電源Ｖ３がワード線ＷＬに接続される。よって、第６の実施形態におけるデータの読出しおよびデータの書込み動作は、第４の実施形態における動作と同様である。
【０１４０】
リフレッシュ動作では、信号ＣＢＲがＨＩＧＨに活性化されるので、第３の電源Ｖ３のみが使用され、第１の電源Ｖ１は使用されない。よって、第６の実施形態におけるリフレッシュ動作も第４の実施形態における動作と同様である。
【０１４１】
第６の実施形態は、第４の実施形態と同様の効果を有する。さらに、第６の実施形態は、ロウデコーダＲＤの構成が比較的簡単化であるので、半導体記憶装置の回路面積を小さくすることができる。
【図面の簡単な説明】
【０１４２】
【図１】本発明に係る第１の実施形態に従った半導体記憶装置１００の構成を示すブロック図。
【図２】センスアンプＳ／Ａの構成を示す回路図。
【図３】本発明に係る第１の実施形態に従ったロウデコーダの構成を示す回路図。
【図４】本発明に係る実施形態に従ったＳ／ＡドライバＳＡＤの構成を示す回路図。
【図５】データの書込み、データ保持、および、データの読出しのそれぞれにおいてメモリセルＭＣに印加される電位を示した表。
【図６】第１の実施形態による半導体記憶装置１００のデータ読出し動作を示したタイミング図。
【図７】第１の実施形態による半導体記憶装置１００のデータ書込み動作を示したタイミング図。
【図８】第１の実施形態による半導体記憶装置１００の遅延書込み動作を示したタイミング図。
【図９】第１の実施形態による半導体記憶装置１００の他の遅延書込み動作を示したタイミング図。
【図１０】第１の実施形態による半導体記憶装置１００のリフレッシュ動作を示したタイミング図。
【図１１】本発明に係る第２の実施形態に従ったロウデコーダＲＤの構成を示す回路図。
【図１２】データの書込み、データ保持、および、データの読出しのそれぞれにおいてメモリセルＭＣに印加される電位を示した表。
【図１３】第２の実施形態による半導体記憶装置２００のデータ読出し動作を示したタイミング図。
【図１４】本発明に係る第３の実施形態に従ったロウデコーダＲＤの構成を示す回路図。
【図１５】本発明に係る第３の実施形態に従ったＳ／ＡドライバＳＡＤの構成を示す回路図。
【図１６】第３の実施形態による半導体記憶装置のリフレッシュ動作を示すタイミング図。
【図１７】本発明に係る第４の実施形態に従ったロウデコーダＲＤの構成を示す回路図。
【図１８】第４の実施形態による半導体記憶装置のリフレッシュ動作を示すタイミング図。
【図１９】本発明に係る第５の実施形態に従った半導体記憶装置のロウデコーダＲＤの回路図。
【図２０】本発明に係る第６の実施形態に従った半導体記憶装置のロウデコーダＲＤの回路図。
【符号の説明】
【０１４３】
１００…半導体記憶装置
ＭＣＡ…メモリセルアレイ
ＢＬ…ビット線
ＷＬ…ワード線
Ｓ／Ａ…センスアンプ
ＳＡＤ…Ｓ／Ａドライバ
ＲＤ…ロウデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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