(57)【要約】【課題】  チップ接合後においても不良セルの救済が可能な半導体記憶装置およびその製造方法を提供する。【解決手段】  本発明に係る半導体記憶装置１は、スペアメモリセルを有するメモリＩＣチップ１０と、このメモリＩＣチップ１０が電気的接合部２を介して接続されているロジックＩＣチップ２０と、不良メモリセルからスペアメモリセルの選択動作を切り替える切替用素子部とを備えている。本発明では、スペアメモリセルの選択動作を切り替える切替用素子部を、ロジックＩＣチップ２０上であってメモリＩＣチップ１０との接続領域外方の切替用素子部形成領域２４に配置しているので、メモリＩＣチップ１０の接合後においてもロジックＩＣチップ２０上の切替用素子部の処理あるいは操作を行うことで、不良セルの救済が可能となる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
スペアメモリセルを有する半導体メモリ素子と、
この半導体メモリ素子が電気的接合部を介して接続されている回路形成体と、
前記スペアメモリセルの選択動作を制御する制御回路部と、
前記回路形成体上であって前記半導体メモリ素子との接続領域外方に配置されており前記制御回路部による前記スペアメモリセルの選択動作を切り替える切替用素子部とを備えた
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路部は、前記回路形成体に設けられている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記回路形成体は、ロジック機能を有する半導体素子である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電気的接合部は、バンプ端子である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記切替用素子部は、ヒューズ素子からなる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記切替用素子部は、２端子間をバンプ端子で結合した配線体からなる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記切替用素子部は、不揮発性メモリ素子からなる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
スペアメモリセルを有する半導体メモリ素子を製造する工程と、
前記半導体メモリ素子と接続される回路形成体を製造する工程と、
前記半導体メモリ素子と前記回路形成体とを電気的に接続する工程と、
前記半導体メモリ素子のメモリセルを検査する工程と、
前記半導体メモリ素子の不良メモリセルを前記スペアメモリセルに代替する工程とを有する
ことを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記回路形成体を製造する工程では、前記回路形成体に、前記スペアメモリセルの選択動作を制御する制御回路部と、前記制御回路部による前記スペアメモリセルの選択動作を切り替える切替用素子部とを作製する工程が含まれる
ことを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記メモリセルを検査する工程では、前記半導体メモリ素子と前記回路形成体との電気的接続部の導通テストが同時に行われる
ことを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１１】
前記切替用素子部は複数のヒューズ素子からなり、前記半導体メモリ素子の不良メモリセルを前記スペアメモリセルに電気的に置き換える工程では、前記複数のヒューズ素子の中から対応するヒューズ素子をレーザー光の照射で溶断する
ことを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１２】
前記切替用素子部は、２端子間をバンプ端子で結合した複数の配線体からなり、前記半導体メモリ素子の不良メモリセルを前記スペアメモリセルに電気的に置き換える工程では、前記複数の結合体の中から対応する結合体のバンプ端子を機械的に除去する
ことを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペアメモリセルを有する半導体記憶装置、更に詳しくは、ＳｉＰ（Silicon in Package）構造の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置技術の進歩によって高集積化が可能となり、１チップ上にロジック部とメモリ部とを混載させたＳｏＣ（System on a Chip）技術が確立されている。
【０００３】
１チップ上にロジック部とメモリ部とが混載した半導体記憶装置はシステムＬＳＩとも称されており、１枚の半導体チップにロジック回路部とメモリ部がそれぞれ形成されている。そして、メモリ部に記憶されているデータがデータバスなどの内部信号線を介してロジック回路へ転送され、このロジック回路において必要な論理演算が行われる。
【０００４】
ＳｏＣ構造の半導体記憶装置においては、同一基板上にロジック回路部とメモリ部とが同時に作製される。これらロジック回路部とメモリ部とは構成は勿論、使用される材料や必要とされる工程が当然に異なるため、一方では必要な工程が他方では全く不必要となる工程が存在したり、一方に不良が生じた場合にチップ全体が不良になる等、生産性の点で不具合がある。
【０００５】
そこで、近年、ロジックＩＣチップとメモリＩＣチップとを別々の半導体チップで構成した後、両チップを微細バンプを介して上下面で互いに接合する形態のＳｉＰ（System in Package）技術が、注目されている。ＳｉＰ構造の半導体記憶装置は、ロジックＩＣおよびメモリＩＣを別々に製造でき、良品同士を組み合わせて製造できる点で、生産性に非常に優れている。
【０００６】
一方、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ等の半導体メモリは、複数のメモリセルが格子状あるいはマトリクス状に配置されたメモリセルアレイを備えている。また、正規のメモリセルアレイとは別に、スペアメモリセルアレイが同一チップ（基板）上に形成されているのが通常である。これらのスペアメモリセルは、正規メモリセルアレイ中に不良セルがある場合、この不良セルを含む行や列になり替わって正規メモリセルを構成する、いわば予備メモリセルとして機能する。
【０００７】
通常、ＤＲＡＭ等の半導体メモリは、ウェーハプロセス終了後、メモリセルのテストを行うことで不良セルの検出を行っている。不良セルがあった場合、その不良セルを含むブロックあるいは行・列などに対応して予め用意されているスペアメモリセルのアドレス信号に選択動作するようにデコーダをプログラムする。このデコーダプログラムは、レーザー光を使って、素子形成面に配置したヒューズ（フューズ）素子を溶断する方法が広く用いられている（下記特許文献１参照）。当該ヒューズ素子は、メモリＩＣチップの素子形成面に臨んで設けられている。
【０００８】
【特許文献１】特開平８−２３６６３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＳｉＰ構造の半導体記憶装置を製造する場合、メモリＩＣチップは、上述したような不良セルの救済工程を経た後、ロジックＩＣチップに実装される。
【００１０】
しかしながら、ロジックＩＣチップとメモリＩＣチップとは非常に多数の微細バンプを介して接続されているため、一部の接合部に接合不良が生じると当該接合部に連絡しているメモリセルが使用不能になるという問題がある。
【００１１】
したがって、従来のＳｉＰ構造の半導体記憶装置においては、チップ接合後にバンプ接続不良で新たな不良セルが発生する場合があり、これが原因でメモリの動作不良、デバイスの信頼性低下等を招くおそれがある。
【００１２】
本発明は上述の問題に鑑みてなされ、チップ接合後においても不良セルの救済が可能な半導体記憶装置およびその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
以上の課題を解決するに当たり、本発明の半導体記憶装置は、スペアメモリセルを有する半導体メモリ素子と、この半導体メモリ素子が電気的接合部を介して接続されている回路形成体と、スペアメモリセルの選択動作を制御する制御回路部と、上記回路形成体上であって前記半導体メモリ素子との接続領域の外方に配置されており上記制御回路部によるスペアメモリセルの選択動作を切り替える切替用素子部とを備えている。
【００１４】
本発明では、スペアメモリセルの選択動作を切り替える切替用素子部を、上記回路形成体上であって半導体メモリ素子との接続領域外方に配置しているので、半導体メモリ素子の接合後においても回路形成体上の切替用素子部の処理あるいは操作を行うことで、不良セルの救済が可能となる。
【００１５】
半導体メモリ素子は、例えばＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等のメモリセルアレイ構造のメモリＩＣチップが適用可能である。回路形成体は、ロジックＩＣ等の他の半導体チップが好適であるが、これ以外にも、配線機能のみを備えたシリコンチップや他の配線基板等も適用可能である。
【００１６】
さらに、切替用素子部の構成および処理操作方法としては、ヒューズ素子へのレーザー光照射による溶断のほか、２端子間をバンプ端子で結合した配線体に対するバンプ端子の機械的除去、不揮発性メモリ等のスイッチング機能を備えた半導体素子に対する電気的操作などがある。
【００１７】
また、本発明の半導体記憶装置の製造方法は、スペアメモリセルを有する半導体メモリ素子を製造する工程と、半導体メモリ素子と接続される回路形成体を製造する工程と、半導体メモリ素子と回路形成体とを電気的に接続する工程と、半導体メモリ素子のメモリセルを検査する工程と、半導体メモリ素子の不良メモリセルをスペアメモリセルと代替する工程とを有する。
【００１８】
回路形成体を製造する工程では、回路形成体に、スペアメモリセルの選択動作を制御する制御回路部と、この制御回路部によるスペアメモリセルの選択動作を切り替える切替用素子部とを作製する工程が含まれている。メモリセルを検査する工程では、半導体メモリ素子と回路形成体との電気的接続部の導通テストが同時に行われる。
【００１９】
この方法により、半導体メモリ素子を回路形成体へ実装した後においても、電気的接合部の接合不良を含む不良セルの検出、スペアメモリ素子への代替が可能となるので、信頼性の高い半導体記憶装置を製造することができる。
【発明の効果】
【００２０】
以上のように、本発明によれば、半導体メモリ素子を回路形成体へ実装した後においても、電気的接合部の接合不良を含む不良セルの検出、スペアメモリセルへの代替が可能となり、信頼性の高い半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して説明する。以下の実施の形態では、メモリＩＣチップとロジックＩＣチップとの接合体からなる半導体記憶装置を例に挙げて説明する。
【００２２】
図１から図３は、本発明の実施の形態を示している。ここで、図１ＡはメモリＩＣチップ１０の実装面側平面図、図１ＢはロジックＩＣチップ２０の実装面側平面図、図２はメモリＩＣチップ１０とロジックＩＣチップ２０との接合工程を説明する斜視図、図３はメモリＩＣチップ１０とロジックＩＣチップ２０とを接合してなる半導体記憶装置１の要部側断面図である。
【００２３】
メモリＩＣチップ１０は、ＤＲＡＭやＳＲＡＭ、フラッシュメモリ等の半導体メモリ素子で構成されている。本実施の形態のメモリＩＣチップ１０は、後述するように、正規メモリセルアレイと、スペアメモリセルアレイとを有しており、その実装面側の周縁部および中央部には、これらのメモリセルアレイと電気的に連絡する複数のマイクロバンプ１１がそれぞれ形成されている。なお、マイクロバンプ１１の形成位置は、この例に限られない。
【００２４】
ロジックＩＣチップ２０は、本発明の「回路形成体」に対応しており、その実装面側には、メモリＩＣチップ１０のマイクロバンプ１１の形成位置に対応して、複数のマイクロバンプ２１が形成されている。また、ロジックＩＣチップ２０の実装面には周縁部に沿って外部端子接続用の電極パッド２２が複数形成されており、例えばボンディングワイヤ等を介して図示しない実装基板上の導体ランドに電気的に接続される。マイクロバンプ２１と電極パッド２２とは、チップ内部において互いに電気的に接続されている。
【００２５】
メモリＩＣチップ１０およびロジックＩＣチップ２０は、接合時にそれぞれのマイクロバンプ１１，２１が互いに接続、一体化されることで、図３に示すようにメモリＩＣチップ１０とロジックＩＣチップ２０との間を電気的に接続する電気的接合部２を構成する。マイクロバンプ１１，２１のバンプ径は例えば２０〜３０μｍ程度で、一定の間隙をおいて等ピッチに配列されており、接合時には溶融圧着作用によって互いに一体化される。
【００２６】
メモリＩＣチップ１０とロジックＩＣチップ２０との間の隙間には、電気的接合部２の周囲を囲むようにアンダーフィル樹脂３が充填され、両チップ１０，２０間の機械的接合が図られている。
【００２７】
本実施の形態の半導体記憶装置１は、メモリＩＣチップ１０とロジックＩＣチップ２０とが接合されることでシステムＬＳＩを構成している。そして、メモリＩＣチップ１０に記憶されているデータが電気的接合部２を介してロジックＩＣチップ２０へ転送され、このロジックＩＣチップ２０において必要な論理演算が行われるようになっている。
【００２８】
図４は半導体記憶装置１の要部の回路ブロック図である。図４に示すように、本実施の形態の半導体記憶装置１は、複数のメモリセルがマトリクス状に配置された正規のメモリセルアレイ３１と、アドレス信号Ｘ１，Ｘ２の入力をデコードするための正規のデコード部３２と、このデコード部３２からの出力を用いてメモリセルアレイ３１内の行単位のセルの駆動を制御するワード線ドライバ３３とを備えている。
【００２９】
正規のメモリセルアレイ３１に対する読出し又は書込みが行われる際には、アドレス信号Ｘ１，Ｘ２が正規のデコード部３２に入力されてデコード処理された後にワード線ドライバ３３で反転および増幅されて出力されることにより、正規のメモリセルアレイ３１内の一行が選択される。この後、読出し／書込み回路３４からの出力信号によって、アドレス信号が出力されたメモリセルアレイ３１内のセルにおけるデータの読出し又は書込みが行われる。
【００３０】
また、本実施の形態の半導体記憶装置１は、メモリセルの冗長回路が設けられている。図４に例示したように、この冗長回路は、複数のスペアメモリセルを有する２本の行（スペア行）からなるスペアセル部４１と、このスペアセル部４１内の各スペア行の選択動作を制御する複数のトランジスタ等からなるスペアデコーダ４２Ａ，４２Ｂと、このスペアデコーダ４２Ａ，４２Ｂの複数のトランジスタに対応するヒューズ素子からなるヒューズ素子部４３Ａ，４３Ｂにより構成される。
【００３１】
ここで、スペアデコーダ４２Ａ，４２Ｂは、スペアメモリセルの選択動作を制御する本発明の「制御回路部」に対応し、ヒューズ素子部４３Ａ，４３Ｂは、上記制御回路部によるスペアメモリセルの選択動作を切り替える本発明の「切替用素子部」に対応する。
【００３２】
本実施の形態において、スペアデコーダ４２Ａ，４２Ｂおよびヒューズ素子部４３Ａ，４３Ｂはともに、ロジックＩＣチップ２０に設けられている。特に、ヒューズ素子部４３Ａ，４３Ｂは、ロジックＩＣチップ２０の実装面上であって、メモリＩＣチップ１０との接続領域２３外方の切替用素子部形成領域２４内に配置されている。
【００３３】
図４に示したように、上記構成の冗長回路が設けられた本実施の形態の半導体記憶装置１において、正規のメモリセルアレイ３１内に不良セル（不良ビット）があった場合には、その不良セルを含む行に対応するアドレス信号に対して選択動作を行うように、ヒューズ素子部４３Ａ，４３Ｂのヒューズ素子に紫外線レーザー光をスポット照射して、スペアデコーダ４２Ａ，４２Ｂ内のトランジスタを選択するスペアデコーダのプログラミングを行う。
【００３４】
以上のように構成される本実施の形態の半導体記憶装置１においては、スペアメモリセルの選択動作を切り替えるヒューズ素子部４３Ａ，４３Ｂが、ロジックＩＣチップ２０上であってメモリＩＣチップ１０との接続領域２３外方の切替用素子部形成領域２４内に配置されているので、メモリＩＣチップ１０をロジックＩＣチップ２０上に接合した後においても、メモリＩＣチップ１０内の不良セルの救済、すなわちスペアメモリセルへの代替が可能となる。
【００３５】
また、本実施の形態の半導体記憶装置１においては、メモリＩＣチップ１０とロジックＩＣチップ２０との間の電気的接合部２の接合不良によって、正規メモリセルアレイ３１の（不良でない）メモリセルにアクセスできなくなった場合においても、不良セルの救済処置と同様な手法で当該接合不良部に対応するメモリセルの救済が可能となる。これにより、電気的接合部２の接合不良を原因とするメモリＩＣチップ１０の動作不良がなくなるので、半導体記憶装置１の信頼性を高めることができる。
【００３６】
さらに、本実施の形態の半導体記憶装置１においては、スペアデコーダ４２Ａ，４２Ｂおよびヒューズ素子部４３Ａ，４３ＢがともにロジックＩＣチップ２０側に設けられているので、メモリＩＣチップ１０の小型化が図れるとともに、スペアデコーダおよびヒューズ素子部の形成に必要な工程数の削減が図られ、メモリＩＣチップ１０の生産性を高めることができる。
【００３７】
次に、以上のように構成される本実施の形態の半導体記憶装置１の製造方法について説明する。
【００３８】
本実施の形態の半導体記憶装置１は、メモリＩＣチップ１０を製造する工程と、ロジックＩＣチップ２０を製造する工程と、メモリＩＣチップ１０およびロジックＩＣチップ２０を電気的に接続する工程と、メモリＩＣチップ１０のメモリセルを検査する工程と、メモリＩＣチップ１０の不良メモリセルをスペアメモリセルに代替する工程とを有する。
【００３９】
（チップ製造工程）
メモリＩＣチップ１０およびロジックＩＣチップ２０は、互いに独立かつ独自の形成プロセスで製造される。メモリＩＣチップ１０およびロジックＩＣチップ２０は、それぞれウェーハレベルで形成され、マイクロバンプ１１，２１の形成後、各種動作テストを行うことで良品チップが特定される。
【００４０】
また、ロジックＩＣチップ２０の製造工程においては、図４に示したスペアデコーダ４２Ａ，４２Ｂおよびヒューズ素子部４３Ａ，４３Ｂに相当する回路素子がそれぞれ形成される。
【００４１】
（接合工程）
次に、図２に示したように、作製したメモリＩＣチップ１０とロジックＩＣチップ２０とを各々のマイクロバンプ１１，２１どうし突き合わせて互いに接合する。これにより、電気的接合部２を介してメモリＩＣチップ１０とロジックＩＣチップ２０とが電気的に接合される。続いて、両チップ１０，２０間にアンダーフィル樹脂３を充填後、加熱硬化させて両者間を機械的に接合する。これにより、ＳｉＰ構造の半導体記憶装置１が作製される。
【００４２】
（メモリセル検査工程）
続いて、ロジックＩＣチップ上の電極パッド２２にプローバを接触させて、メモリＩＣチップ１０内のメモリセルを検査する。この工程では、上記プローバからテスト信号を入力して、図４に示した正規のメモリセルアレイ３１内における不良セルの有無および不良セルの特定が行われる。なお、このメモリセルの検査工程時に、半導体記憶装置１の動作テストを行ってもよい。
【００４３】
（不良セル代替工程）
次に、特定した不良セルをスペアメモリセルと代替する工程が行われる。この工程は、ロジックＩＣチップ２０の切替用素子部形成領域２４に形成されたヒューズ素子部４３Ａ，４３Ｂに対して所定のヒューズ素子がレーザー光の照射で溶断される。
【００４４】
図５Ａにヒューズ素子部４３Ａ，４３Ｂを構成するヒューズ素子４５の構成例を示す。これらのヒューズ素子４５は、切替用素子部形成領域２４の表面に臨んで形成され、異なる２端子４６Ａ，４６Ｂ間を連絡する配線部４７を有している。
【００４５】
図４を参照してスペアメモリセルへの代替工程について説明する。例えば正規のメモリセルアレイ３１内に図４中×印で示す不良セルＰ１が存在する場合には、この不良セルＰ１を含む行に対応するアドレス信号に対して選択動作を行うように、スペア行に応じたスペアデコーダ４２Ａ，４２Ｂ内のトランジスタに対応するヒューズ素子部４３Ａ，４３Ｂ内のヒューズ素子に紫外線レーザー光をスポット照射する。これにより、当該ヒューズ素子が溶断する。メモリセルアレイ３１内の不良セルを含む行のアドレス線にアドレス信号が入力されると、スペアデコーダ４２Ａ，４２Ｂが選択され、同時に、正規のデコード部３２の行データに対して、Ｎ１で示すアドレス線から選択禁止信号が出力される。このようにして、正規のメモリセルアレイ３１内の不良セルＰ１を含む行の代わりに、スペアセル部４１内のスペア行が選択される。
【００４６】
以上のようにして、本実施の形態の半導体記憶装置１が製造される。本実施の形態によれば、メモリＩＣチップ１０をロジックＩＣチップ２０へ実装した後においても、電気的接合部２の接合不良を含む不良セルをスペアメモリセルに代替することが可能となる。これにより、信頼性の高い半導体記憶装置１を製造することが可能となる。
【００４７】
以上、本発明の実施の形態について説明したが、勿論、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４８】
例えば以上の実施の形態では、切替用素子部として図５Ａに示したようなヒューズ素子部を例に挙げて説明したが、これに代えて、図５Ｂに示したように、異なる２端子４６Ａ，４６Ｂ間をバンプ端子４８Ａで結合した配線体４８で構成してもよい。この場合、任意の配線体４８のバンプ端子４８Ａを機械的に除去することで、スペアメモリセルの選択動作の切替が可能となる。また、このバンプ端子４８Ａは、マイクロバンプ２１の形成工程と同時に形成することができる。
【００４９】
また、図６Ａ，Ｂに示すように、切替用素子部を不揮発性メモリ４９等のスイッチング素子で形成することも可能である。この場合、動作ＯＮ時とＯＦＦ時とで閾値電圧を異ならせることができるので、切替用素子部に印加する制御電圧の大きさでスペアメモリセルの選択動作が可能となる。
【００５０】
また、以上の実施の形態では、本発明の「制御回路部」に相当するスペアデコーダ４２Ａ，４２ＢをロジックＩＣチップ２０側に形成する例について説明したが、これをメモリＩＣチップ１０側に形成してもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態による半導体記憶装置を構成するメモリＩＣチップ１０およびロジックＩＣチップ２０の各々の実装面側平面図である。
【図２】メモリＩＣチップ１０とロジックＩＣチップ２０との接合工程を説明する斜視図である。
【図３】本発明の実施の形態の半導体記憶装置１の要部側断面図である。
【図４】半導体記憶装置１の要部の回路ブロック図である。
【図５】本発明の実施の形態における切替用素子部の構成例を説明する図である。
【図６】本発明の実施の形態における切替用素子部の他の構成例を説明する図である。
【符号の説明】
【００５２】
１…半導体記憶装置、２…電気的接合部、３…アンダーフィル樹脂、１０…メモリＩＣチップ（半導体メモリ素子）、１１…マイクロバンプ、２０…ロジックＩＣチップ（回路形成体）、２１…マイクロバンプ、２２…電極パッド、２４…切替用素子部形成領域、３１…正規のメモリセルアレイ、３２…正規のデコード部、３４…読出し／書込み回路、４１…スペアセル部、４２Ａ，４２Ｂ…スペアデコーダ（制御回路部）、４３Ａ，４３Ｂ…ヒューズ素子部（切替用素子部）、４５…ヒューズ素子、４８…配線体、４８Ａ…バンプ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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