(57)【要約】【課題】被試験メモリがｂｕｓｙ状態からｒｅａｄｙ状態に復帰する時間を精度よく計測する。【解決手段】  被試験メモリを試験する試験装置であって、複数の試験パターンを、被試験メモリに順次書き込むパターン発生部と、被試験メモリに対して試験パターンの書き込みを開始してから、被試験メモリが、次の試験パターンの書き込みが可能となる状態になるまでの周期を、所定の周波数の基準クロックのパルス数を計数することにより測定する周期測定部とを備える試験装置を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験メモリを試験する試験装置であって、
複数の試験パターンを、前記被試験メモリに順次書き込むパターン発生部と、
前記被試験メモリに対して前記試験パターンの書き込みを開始してから、前記被試験メモリが、次の試験パターンの書き込みが可能となる状態になるまでの周期を、所定の周波数の基準クロックのパルス数を計数することにより測定する周期測定部と
を備える試験装置。
【請求項２】
前記被試験メモリは、前記試験パターンが書き込まれ、次の前記試験パターンを書き込むことができない状態である場合に第１論理値を示し、次の試験パターンを書き込むことができる状態となった場合に第２論理値を示すＭＵＴ信号を出力し、
前記パターン発生部は、前記試験パターンの書き込みの開始タイミングを示す測定サイクル信号を出力し、
前記周期測定部は、前記測定サイクル信号を受け取ってから、前記ＭＵＴ信号の論理値が前記第１論理値から前記第２論理値に切り替わるまでの期間、前記基準クロックのパルス数を計数する
請求項１に記載の試験装置。
【請求項３】
前記測定サイクル信号を受け取ってから、前記ＭＵＴ信号の論理値が前記第１論理値から前記第２論理値に切り替わるまでの期間に応じたパルス幅を有するパルス信号を生成し、前記パルス信号に基づいて前記周期測定部におけるパルス計数期間を制御するセットリセットラッチを更に備える
請求項２に記載の試験装置。
【請求項４】
前記周期測定部における測定結果を格納するキャプチャメモリを更に備える
請求項２に記載の試験装置。
【請求項５】
前記周期測定部における測定結果に基づいて、前記被試験メモリを評価する評価部と、
前記周期測定部における測定結果、又は前記評価部における評価結果のいずれかを選択し、前記キャプチャメモリに出力する第１結果選択部と
を更に備える請求項４に記載の試験装置。
【請求項６】
前記被試験メモリから読み出した読出データに基づいて、前記被試験メモリの各アドレスの良否を判定する論理比較部と、
前記論理比較部における判定結果、又は前記第１結果選択部が出力する信号のいずれかを選択し、前記キャプチャメモリに格納する第２結果選択部と
を更に備える請求項５に記載の試験装置。
【請求項７】
前記評価部は、
それぞれ異なる基準値を格納する複数のレジスタと、
それぞれの前記基準値と前記測定結果とを比較し、比較結果に応じた評価値を出力する比較回路と
を有する請求項５に記載の試験装置。
【請求項８】
前記被試験メモリに前記試験パターンの書き込みを開始してから、所定の期間が経過するまでに、前記ＭＵＴ信号の論理値が前記第１論理値から前記第２論理値に切り替わらない場合に、タイムアウト信号を出力するエラー検出部を更に備え、
前記評価部は、前記タイムアウト信号に更に基づいて、前記被試験メモリを評価する
請求項５に記載の試験装置。
【請求項９】
前記パターン発生部は、前記試験パターン毎に予め定められた試験周期で、それぞれの前記試験パターンを前記被試験メモリに順次入力し、
前記エラー検出部は、それぞれの前記試験パターンの書き込みを開始してから、当該試験パターンに対応する前記試験周期の間に、前記ＭＵＴ信号の論理値が前記第１論理値から前記第２論理値に切り替わらない場合に、タイムアウト信号を出力する
請求項８に記載の試験装置。
【請求項１０】
前記試験周期毎に、前記周期測定部の計数値を初期化する初期化部を更に備える
請求項９に記載の試験装置。
【請求項１１】
前記周期測定部は、それぞれの前記試験パターンに対する計数値を積算する
請求項１に記載の試験装置。
【請求項１２】
被試験メモリを試験する試験方法であって、
複数の試験パターンを、前記被試験メモリに順次書き込むパターン発生段階と、
前記被試験メモリに対して前記試験パターンの書き込みを開始してから、前記被試験メモリが、次の試験パターンの書き込みが可能となる状態になるまでの周期を、所定の周波数の基準クロックのパルス数を計数することにより測定する周期測定段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験メモリを試験する試験装置、及び試験方法に関する。特に、本発明は被試験メモリに所定の信号を入力した場合に、被試験メモリがｂｕｓｙ状態からｒｅａｄｙ状態に復帰する時間に基づいて、被試験メモリを評価する試験装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の被試験メモリを試験する項目として、所定のデータを被試験メモリに書き込み、被試験メモリから読み出したデータが、期待値データと一致するか否かに基づいて被試験メモリを評価する項目が知られている。また、フラッシュメモリ等の被試験メモリに対して、所定の信号を入力してから、被試験メモリがｂｕｓｙ状態からｒｅａｄｙ状態に復帰するまでの時間に基づいて、被試験メモリを評価する要求がある。
【０００３】
現在、関連する特許文献等は認識していないので、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これに対し、従来の試験装置は、所定のデータを被試験メモリに書き込むパターン発生部、及び被試験メモリから読み出したデータが、期待値データと一致するか否かを判定する論理比較回路を備えている。しかし、被試験メモリがｂｕｓｙ状態からｒｅａｄｙ状態に復帰するまでの時間を精度よく測定できる手段は備えていない。
【０００５】
例えば、従来の試験装置は、被試験メモリが出力するクロック信号の周期を測定するカウンタは有する場合があるが、当該カウンタを用いて、被試験メモリがｂｕｓｙ状態からｒｅａｄｙ状態に復帰するまでの時間を測定する機能は有していなかった。
【０００６】
このため本発明は、上述した課題を解決することのできる試験装置、及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、被試験メモリを試験する試験装置であって、複数の試験パターンを、被試験メモリに順次書き込むパターン発生部と、被試験メモリに対して試験パターンの書き込みを開始してから、被試験メモリが、次の試験パターンの書き込みが可能となる状態になるまでの周期を、所定の周波数の基準クロックのパルス数を計数することにより測定する周期測定部とを備える試験装置を提供する。
【０００８】
被試験メモリは、試験パターンが書き込まれ、次の試験パターンを書き込むことができない状態である場合に第１論理値を示し、次の試験パターンを書き込むことができる状態となった場合に第２論理値を示すＭＵＴ信号を出力し、パターン発生部は、試験パターンの書き込みの開始タイミングを示す測定サイクル信号を出力し、周期測定部は、測定サイクル信号を受け取ってから、ＭＵＴ信号の論理値が第１論理値から第２論理値に切り替わるまでの期間、基準クロックのパルス数を計数してよい。
【０００９】
試験装置は、測定サイクル信号を受け取ってから、ＭＵＴ信号の論理値が第１論理値から第２論理値に切り替わるまでの期間に応じたパルス幅を有するパルス信号を生成し、パルス信号に基づいて周期測定部におけるパルス計数期間を制御するセットリセットラッチを更に備えてよい。試験装置は、周期測定部における測定結果を格納するキャプチャメモリを更に備えてよい。
【００１０】
試験装置は、周期測定部における測定結果に基づいて、被試験メモリを評価する評価部と、周期測定部における測定結果、又は評価部における評価結果のいずれかを選択し、キャプチャメモリに出力する第１結果選択部とを更に備えてよい。
【００１１】
試験装置は、被試験メモリから読み出した読出データに基づいて、被試験メモリの各アドレスの良否を判定する論理比較部と、論理比較部における判定結果、又は第１結果選択部が出力する信号のいずれかを選択し、キャプチャメモリに格納する第２結果選択部とを更に備えてよい。
【００１２】
評価部は、それぞれ異なる基準値を格納する複数のレジスタと、それぞれの基準値と測定結果とを比較し、比較結果に応じた評価値を出力する比較回路とを有してよい。
【００１３】
試験装置は、被試験メモリに試験パターンの書き込みを開始してから、所定の期間が経過するまでに、ＭＵＴ信号の論理値が第１論理値から第２論理値に切り替わらない場合に、タイムアウト信号を出力するエラー検出部を更に備え、評価部は、タイムアウト信号に更に基づいて、被試験メモリを評価してよい。
【００１４】
パターン発生部は、試験パターン毎に予め定められた試験周期で、それぞれの試験パターンを被試験メモリに順次入力し、エラー検出部は、それぞれの試験パターンの書き込みを開始してから、当該試験パターンに対応する試験周期の間に、ＭＵＴ信号の論理値が第１論理値から第２論理値に切り替わらない場合に、タイムアウト信号を出力してよい。
【００１５】
試験装置は、試験周期毎に、周期測定部の計数値を初期化する初期化部を更に備えてよい。周期測定部は、それぞれの試験パターンに対する計数値を積算してよい。
【００１６】
本発明の第２の形態においては、被試験メモリを試験する試験方法であって、複数の試験パターンを、被試験メモリに順次書き込むパターン発生段階と、被試験メモリに対して試験パターンの書き込みを開始してから、被試験メモリが、次の試験パターンの書き込みが可能となる状態になるまでの周期を、所定の周波数の基準クロックのパルス数を計数することにより測定する周期測定段階とを備える試験方法を提供する。
【００１７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の実施形態に係る試験装置１００の構成の概要を示す図である。試験装置１００は、フラッシュメモリ等の被試験メモリ２００を試験する装置であって、制御部１０、試験周期発生部１２、パターン発生部１４、論理比較部１６、入出力回路１８、周期測定部２４、キャプチャメモリ２６、及びバス２９を有する。制御部１０は、バス２９を介して、試験周期発生部１２、パターン発生部１４、論理比較部１６、入出力回路１８、周期測定部２４、及びキャプチャメモリ２６を制御する。
【００２０】
また、試験装置１００は、被試験メモリ２００に所定のデータを書き込み、被試験メモリ２００から読み出したデータに基づいて、被試験メモリ２００の良否を判定する記憶セル試験と、被試験メモリ２００に所定の信号を入力し、被試験メモリ２００がｂｕｓｙ状態からｒｅａｄｙ状態に復帰するまでの時間に基づいて、被試験メモリ２００の良否を判定する動作完了時間試験とを行う機能を有する。ここで、ｂｕｓｙ状態とは、例えば被試験メモリ２００に対して次ぎの信号を入力できない状態を指し、ｒｅａｄｙ状態とは、例えば被試験メモリ２００に対して信号を入力できる状態を指す。
【００２１】
まず、記憶セル試験を行う場合における、試験装置１００の動作を説明する。制御部１０は、予め与えられる試験プログラム及び試験パターンに基づいて、試験装置１００の各構成要素を制御する。例えば、制御部１０は、当該試験パターンに基づいて、パターン発生部１４に所望の試験パターンを生成させる。また、制御部１０は、予め与えられる試験プログラムに基づいて、試験周期発生部１２に所望の周期の試験周期信号を生成させる。パターン発生部１４は、試験周期発生部１２が生成する試験周期信号に応じて、試験パターンの各データを、入出力回路１８を介して被試験メモリ２００に入力する。
【００２２】
入出力回路１８は、ドライバ２０及びコンパレータ２２を有する。ドライバ２０は、パターン発生部１４が出力する試験パターンを整形し、被試験メモリ２００に入力する。また、コンパレータ２２は、被試験メモリ２００が出力する信号を、予め定められた閾値電圧と比較し、当該出力信号をデジタルデータに変換する。
【００２３】
論理比較部１６は、コンパレータ２２が出力するデータと、パターン発生部１４から与えられる期待値データとを比較し、被試験メモリ２００の良否を判定する。例えば、論理比較部１６は、被試験メモリ２００の各アドレスから読み出したデータ値と、当該アドレスに対応する期待値データとを比較し、それぞれのアドレスの良否を判定してよい。また、パターン発生部１４は、被試験メモリ２００に書き込んだ試験パターンと同一のデータを、期待値データとして論理比較部１６に与えてよい。
【００２４】
キャプチャメモリ２６は、論理比較部１６における判定結果を格納する。例えば、キャプチャメモリ２６は、被試験メモリ２００の各アドレス毎の判定結果を、それぞれのアドレスに対応付けて格納する。このような動作により、被試験メモリ２００の記憶セルの良否を判定することができる。また、判定結果をキャプチャメモリ２６に取り込むことにより、被試験メモリ２００の不良解析を行うことができる。
【００２５】
次に、動作完了時間試験を行う場合における、試験装置１００の動作を説明する。パターン発生部１４は、被試験メモリ２００を動作させるべき複数の試験パターンを、被試験メモリ２００に順次入力する。また、パターン発生部１４は、当該試験を行うサイクルを示す、測定サイクル信号を出力する。例えば測定サイクル信号は、当該試験を開始すべきタイミングから、当該試験を終了すべきタイミングまで、Ｈ論理を示す信号であってよい。
【００２６】
被試験メモリ２００は、それぞれの試験パターンを受け取った場合に、次の試験パターンを入力することができるか否かを示すＭＵＴ信号を出力する。例えばＭＵＴ信号は、次の試験パターンを書き込むことができない場合に第１論理値を示し、次の試験パターンを書き込むことができる場合に第２論理値を示す信号である。本例では、第１論理値がＬ論理であり、第２論理値がＨ論理である場合を用いて説明する。
【００２７】
周期測定部２４は、被試験メモリ２００に対して試験パターンの書き込みを開始してから、被試験メモリ２００が、次の試験パターンの書き込みが可能となる状態になるまでの周期を、所定の周波数の基準クロックのパルス数を計数することにより測定する。例えば周期測定部２４は、測定サイクル信号の立ち上がりエッジが入力されてから、ＭＵＴ信号の論理値がＬ論理からＨ論理に切り替わるまでの期間、基準クロックのパルス数を計数するカウンタであってよい。
【００２８】
周期測定部２４は、ＭＵＴ信号を、コンパレータ２２を介して受け取ってよい。例えば、試験装置１００は、被試験メモリ２００の複数のピンに対応して、複数の入出力部１８を備えてよい。そして、周期測定部２４は、ＭＵＴ信号を出力する被試験メモリ２００のピンに対応するコンパレータ２２を介して、ＭＵＴ信号を受け取ってよい。
【００２９】
また、周期測定部２４は、当該計数結果に基づいて、被試験メモリ２００の良否を判定してもよい。また、周期測定部２４は、被試験メモリ２００が出力するクロック信号を、コンパレータ２２を介して受け取り、当該クロック信号の周期を測定する機能を更に有してもよい。周期測定部２４がいずれの測定を行うかは、制御部１０が制御してよい。キャプチャメモリ２６は、周期測定部２４における、計数結果又は判定結果を格納する。このような動作により、動作完了時間試験を行うことができる。
【００３０】
図２は、試験装置１００の詳細な構成の一例を示す図である。図２においては、動作完了時間試験を行う構成を示し、制御部１０、試験周期発生部１２、パターン発生部１４、論理比較部１６、入出力回路１８、及びバス２９を省略した試験装置１００を示す。
【００３１】
試験装置１００は、図１において説明した構成に加え、トリガ発生部２８、分周クロック選択部３０、カウンタクロック選択部３２、レジスタ３４、分周器３６、セットリセットラッチ３８、パルス選択部４０、初期化部４２、エラー検出部５４、及び測定結果伝送部５６を更に備える。
【００３２】
トリガ発生部２８は、パターン発生部１４が出力する測定サイクル信号、及びバス２９を介して与えられる試験周期信号に基づいて、周期測定部２４を制御するトリガ信号を生成する。例えばトリガ発生部２８は、測定サイクル信号がＨ論理を示した後に、最初に与えられる試験周期信号のパルスに応じて、トリガ信号を出力する。
【００３３】
セットリセットラッチ３８は、トリガ信号と、被試験メモリ２００が出力するＭＵＴ信号とに基づいて、パルス信号を生成する。例えば、セットリセットラッチ３８は、トリガ信号を受け取ってから、ＭＵＴ信号の論理値がＬ論理からＨ論理に切り替わるまでの期間に応じたパルス幅を有するパルス信号を生成する。セットリセットラッチ３８は、当該パルス信号を、パルス選択部４０を介して周期測定部２４に供給し、周期測定部２４におけるパルス計数期間を制御する。
【００３４】
周期測定部２４は、当該パルス信号がＨ論理を示す期間、カウンタクロック選択部３２を介して与えられる基準クロックのパルス数を計数する。このような構成により、被試験メモリ２００がｂｕｓｙ状態からｒｅａｄｙ状態に復帰するまでの時間を計測することができる。
【００３５】
測定結果伝送部５６は、周期測定部２４における計測結果を、キャプチャメモリ２６に格納する。また、測定結果伝送部５６は、周期測定部２４における計測結果に基づいて被試験メモリ２００の良否を判定し、当該判定結果をキャプチャメモリ２６に格納してもよい。
【００３６】
本例においては、測定結果伝送部５６は、評価部４４、第１結果選択部４６、及び第２結果選択部４８を有する。評価部４４は、周期測定部２４における計測結果に基づいて、被試験メモリ２００の良否を判定する。第１結果選択部４６は、周期測定部２４における測定結果、又は評価部４４における評価結果のいずれかを選択して出力する。このような構成により、周期測定部２４における測定の生データ、又は評価部４４における評価結果のうちのいずれか所望のデータを、キャプチャメモリ２６に格納することができる。
【００３７】
第２結果選択部４８は、論理比較部１６における比較結果、又は第１結果選択部４６が出力する信号のいずれかを選択し、キャプチャメモリ２６に格納する。このような構成により、記憶セル試験、又は動作完了時間試験のいずれか所望の試験結果をキャプチャメモリ２６に格納することができる。
【００３８】
また、複数の試験パターンを順次被試験メモリ２００に入力し、それぞれの試験パターン毎に、被試験メモリ２００がｂｕｓｙ状態からｒｅａｄｙ状態となるまでの時間を計測する場合、初期化部４２は、それぞれの試験パターン毎に、周期測定部２４における計数値を初期値にリセットしてよい。それぞれの試験パターンは、試験周期に応じて被試験メモリ２００に入力されるので、初期化部４２は、試験周期に応じて周期測定部２４における計数値を初期値にリセットしてもよい。
【００３９】
また、初期化部４２は、複数の試験パターン毎に、周期測定部２４における計測値を初期値にリセットしてもよい。この場合、周期測定部２４は、それぞれの試験パターンに対する計数値を積算することができる。つまり、それぞれの試験パターン毎に、周期測定部２４における計測値をリセットしないことにより、所定の数の試験パターンに対する計数値を積算することができる。これにより、例えば被試験メモリ２００が複数のアドレスブロックを有している場合に、アドレスブロック毎に試験パターンを入力する場合、所定の数のアドレスブロックに対する計数値を積算することができる。
【００４０】
また、エラー検出部５４は、被試験メモリ２００に試験パターンの書き込みを開始してから、所定の期間が経過するまでに、ＭＵＴ信号がＬ論理からＨ論理に切り替わらない場合に、タイムアウト信号を出力する。本例においてエラー検出部５４は、測定サイクル信号及び試験周期に基づいて、試験パターンの書き込みを開始したタイミングを検出する。また、セットリセットラッチ３８が出力する信号に基づいて、ＭＵＴ信号がＬ論理からＨ論理に切り替わったか否かを検出する。評価部４４は、当該タイムアウト信号に基づいて、被試験メモリ２００の良否を判定してよい。
【００４１】
また、試験装置１００が複数の被試験メモリ２００に対して同一の試験パターンを並列に入力して試験する場合において、いずれかの被試験メモリ２００に対してタイムアウト信号を検出した場合、制御部１０は、当該試験パターンを用いた試験サイクルを終了し、次の試験パターンを用いた試験を、全ての被試験メモリ２００に対して行ってもよい。タイムアウトを検出する所定の期間は、当該試験を行うべき試験周期と略同一の長さであってよい。例えばエラー検出部５４は、パターン発生部が試験周期信号に同期して試験パターンの入力を開始してから、試験周期信号において次の試験サイクルを示すパルスを検出するまでに、ＭＵＴ信号がＬ論理からＨ論理に切り替わらない場合に、タイムアウト信号を出力してよい。
【００４２】
また、周期測定部２４は、従来の試験装置が有するクロック周期測定用のカウンタであってよい。この場合、従来の試験装置においては、当該カウンタの測定結果は、バス２９を介して制御部１０に読み出されていた。これに対し、本例における試験装置１００は、周期測定部２４における測定結果を、測定結果伝送部５６を介してキャプチャメモリ２６に格納することができる。このため、測定後のデータ処理を高速に行うことができる。
【００４３】
周期測定部２４を用いて、被試験メモリ２００が出力するクロック信号の周期を測定する場合、パルス選択部４０は、ＭＵＴ信号として被試験メモリ２００が出力するクロック信号を受け取り、当該ＭＵＴ信号を選択して、周期測定部２４に供給する。この場合、パルス選択部４０は、当該クロック信号を出力する被試験メモリ２００のピンに対応するコンパレータ２２（図１参照）を介してクロック信号を受け取ってよい。
【００４４】
周期測定部２４は、当該ＭＵＴ信号がＨ論理を示す期間、基準クロックのパルス数を計数する。このような構成により、被試験メモリ２００が出力するクロック信号の周期を測定することができる。
【００４５】
また、周期測定部２４は、所定の分周比で分周されたクロック信号を受け取り、当該信号に応じて基準クロックのパルス数を計数してもよい。これにより、当該クロック信号において、当該分周比で定まる所定のサイクル数毎の周期を測定することができる。この場合、分周器３６は、分周クロック選択部３０を介して当該クロック信号を受け取り、レジスタ３４に設定された分周比で当該クロック信号を分周する。パルス選択部４０は、分周器３６が出力する分周クロックを選択し、周期測定部２４に供給する。
【００４６】
本例における試験装置１００によれば、被試験メモリ２００がｂｕｓｙ状態からｒｅａｄｙ状態に復帰する時間を精度よく計測することができる。また、セットリセットラッチ３８及びパルス選択部４０を備えることにより、従来の試験装置が有するカウンタを用いて、当該復帰時間を計測することができる。このため、小規模の回路で、当該復帰時間を計測することができる。また、測定結果伝送部５６を備えることにより、当該計測結果をキャプチャメモリ２６に格納することができる。このため、データ伝送及びデータ処理を高速に行うことができる。
【００４７】
図３は、評価部４４の構成の一例を示す図である。評価部４４は、比較回路５０及び複数のレジスタ５２を有する。複数のレジスタ５２は、それぞれ異なる基準値を格納する。比較回路５０は、周期測定部２４における計測結果と、それぞれのレジスタ５２が格納した複数の基準値とを比較し、被試験メモリ２００を複数の段階で評価する。キャプチャメモリ２６は、当該複数の段階による評価を格納してよい。
【００４８】
図４は、試験装置１００の動作を示すタイミングチャートの一例を示す図である。被試験メモリ２００の記憶セル試験を行う場合、試験周期発生部１２は、図４に示すように、略同一の周期の試験周期信号を生成する。パターン発生部１４は、当該試験周期信号に同期して、被試験メモリ２００にアドレスパターン、データパターン等の試験パターンを入力する。
【００４９】
被試験メモリ２００の動作完了時間試験を行う場合、試験周期発生部１２は、当該試験を行うべき期間に応じた周期で、試験周期信号を生成する。また、パターン発生部１４は、当該試験を行うべき期間に応じたパルス幅を有する測定サイクル信号を出力する。
【００５０】
トリガ発生部２８は、上述したように、試験周期信号と、測定サイクル信号とに応じたパルスを有するトリガ信号を生成する。また、被試験メモリ２００は、上述したように、所定のプログラムが入力されてから、次のプログラムが実行可能な状態になったか否かを示すＭＵＴ信号を出力する。
【００５１】
セットリセットラッチ３８は、トリガ信号のタイミングから、ＭＵＴ信号の立ち上がりエッジのタイミングまでのパルス幅を有するパルス信号を生成する。また、周期測定部２４は、当該パルス信号がＨ論理を示す間、基準クロックのパルスを計数する。このような動作により、被試験メモリ２００の動作完了時間を測定することができる。
【００５２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００５３】
以上から明らかなように、本発明によれば、被試験メモリがｂｕｓｙ状態からｒｅａｄｙ状態に復帰する時間を精度よく計測することができる。また、従来の試験装置が有するカウンタを用いて、当該復帰時間を計測することができる。このため、小規模の回路で、当該復帰時間を計測することができる。また、当該計測結果を従来の試験装置が有するキャプチャメモリに格納することができる。このため、データ伝送及びデータ処理を高速に行うことができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る試験装置１００の構成の概要を示す図である。
【図２】試験装置１００の詳細な構成の一例を示す図である。
【図３】評価部４４の構成の一例を示す図である。
【図４】試験装置１００の動作を示すタイミングチャートの一例を示す図である。
【符号の説明】
【００５５】
１０・・・制御部、１２・・・試験周期発生部、１４・・・パターン発生部、ｌ６・・・論理比較部、１８・・・入出力回路、２０・・・ドライバ、２２・・・コンパレータ、２４・・・周期測定部、２６・・・キャプチャメモリ、２８・・・トリガ発生部、２９・・・バス、３０・・・分周クロック選択部、３２・・・カウンタクロック選択部、３４・・・レジスタ、３６・・・分周器、３８・・・セットリセットラッチ、４０・・・パルス選択部、４２・・・初期化部、４４・・・評価部、４６・・・第１結果選択部、４８・・・第２結果選択部、５０・・・比較回路、５２・・・レジスタ、５４・・・エラー検出部、５６・・・測定結果伝送部、１００・・・試験装置、２００・・・被試験メモリ
【図１】
2007102832.tif 000003
【図２】
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【図３】
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【図４】
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