(57)【要約】【課題】  電力消費をより低く抑えることができるＣＭＯＳ回路を提供する。【解決手段】  電源２とＣＭＯＳ論理回路部１０との間にはコンデンサＣが直列接続されている。このため、電源２からＣＭＯＳ論理回路部１０に直流電流（すなわち、貫通電流ＩDD）が流れることを抑制することができる。一方で、入力信号Ｖinとして定常的に時間的変動を伴う信号（ダイナミックな信号）が入力されるため、コンデンサＣは放充電を繰り返すこととなり、当該コンデンサＣに蓄積される電荷量Ｃstrの増減により、ＣＭＯＳ論理回路部１０が従来と同様に動作する。【選択図】          図１
2007067519.tif 000002
【特許請求の範囲】
【請求項１】
定常的に時間的変動を伴う信号を入力信号とするＣＭＯＳ回路であって、
入力信号に対して論理演算を行い、当該論理演算の結果を出力するＣＭＯＳ論理回路部と、
ＣＭＯＳ論理回路部に基準電圧を印加する電源と、
電源とＣＭＯＳ論理回路部との間に直列接続されるコンデンサとを具備することを特徴とするＣＭＯＳ回路。
【請求項２】
前記ＣＭＯＳ論理回路部は、ｐ形ＭＯＳＦＥＴおよびｎ形ＭＯＳＦＥＴを少なくともそれぞれ１つ有し、前記コンデンサは、前記ＣＭＯＳ論理回路部の最も高電位側にあるｐ形ＭＯＳＦＥＴのソース端または最も低電位側にあるｎ形ＭＯＳＦＥＴのソース端に直列接続することを特徴とする請求項１記載のＣＭＯＳ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路に関する。
【背景技術】
【０００２】
現在、パーソナルコンピュータ等のコンピュータのＣＰＵ等の論理演算回路として、ＣＭＯＳ回路が用いられている（例えば、非特許文献１）。図７は従来のＣＭＯＳ回路の概略回路図である。図７はＮＯＴ回路を例示している。
【０００３】
従来のＣＭＯＳ（相補型金属酸化膜半導体）回路は、図７に示すように、所定の入力に対して論理演算（ＮＯＴ演算）を行い当該論理演算の結果を出力するＣＭＯＳ論理回路部１０とＣＭＯＳ論理回路部１０に基準電圧ＶDDを印加する電源２とを具備している。図７のＣＭＯＳ論理回路部は、ｐ形ＭＯＳＦＥＴ（ＦＥＴ：電界効果トランジスタ）１ｐとｎ形ＭＯＳＦＥＴ１ｎとを組み合わせた回路であり、入力信号Ｖinに対して出力信号Ｖoutを出力する回路である。
【０００４】
ここで、図７において、基準電圧ＶDD（＞０）、ｎ形ＭＯＳＦＥＴ１ｎの閾値電圧Ｖthn（＞０）、ｐ形ＭＯＳＦＥＴ１ｐの閾値電圧Ｖthp（＜０）の場合の動作特性について例示する。
【０００５】
入力端子電圧Ｖinが０Ｖのとき（入力信号がＬ状態のとき）、ｎ形ＭＯＳＦＥＴ１ｎはゲート端子電圧が０Ｖであるため遮断状態にあり、ｐ形ＭＯＳＦＥＴ１ｐはゲート端子がソース端子に対して相対的に−ＶDDであるため導通状態にある。したがって、出力端子電圧ＶoutはＶDDに等しい（出力信号はＨ状態となる）。次に、入力端子の電圧が上昇し、ｎ形ＭＯＳＦＥＴ１ｎの閾値電圧Ｖthnを超える電圧となると、ｎ形ＭＯＳＦＥＴ１ｎは導通状態に変化するが、ｐ形ＭＯＳＦＥＴ１ｐは入力端子電圧が(ＶDD＋Ｖthp)となるまで導通状態を維持するため、この際に、基準電圧ＶDDについての電源端子と接地端子との間でいわゆる直流貫通電流（ＩDDとする）が流れることとなる。この後、入力端子電圧がＶDDとなる（入力信号が１となる）とｐ形ＭＯＳＦＥＴ１ｐは遮断状態となり、出力情報が反転する（出力信号はＬ状態となる）。なお、このような直流貫通電流はｐ形ＭＯＳＦＥＴ１ｐが遮断状態にあるときから導通状態となる際にも同様に生じる。
【０００６】
このように、ＣＭＯＳ回路では、入力信号によって出力信号の情報が変化するが、入力信号によって出力信号が変更される場合に電力消費を伴うこととなる。この電力消費Ｐ１は、以下の式で表される。
Ｐ１＝（１／２）ＣinＶDD2ｆ＋ＩDDＶDDｔdｆ・・・（１）
ここで、Ｃinは入力電気容量、ｆは単位時間当たりの繰り返し周波数、ｔdは貫通電流が流れている時間を示す。
【０００７】
従来のＣＭＯＳ回路においては貫通電流ＩDDを含む第２項は第１項に比べて十分小さかったため、無視できるものと考えられてきた。
【非特許文献１】廣瀬全孝編著「集積回路工学」オーム社，pp. 45 - 52, 平成13年９月25日
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、コンピュータの高性能化の要請等により、半導体技術の進歩に応じて集積度が上がり、高速化が進んでくると、繰り返し周波数ｆの増大することにより、上記消費電力Ｐ１が上昇する問題が生じてきた。さらに、消費電力Ｐ１が上昇すると、発熱による回路の誤作動等の問題も生じ得るため好ましくない。これを解決すべく、ＣＭＯＳ回路を小型化することにより、入力電気容量Ｃinおよび基準電圧ＶDDを減少させ、ＣＭＯＳ回路の電力消費について影響が大きいとされる（１）式の第１項を小さくすることが図られてきた。
【０００９】
ところが、ＣＰＵ等においてＧＨｚオーダの動作が求められることとなって、（１）式の入力電気容量Ｃinおよび基準電圧ＶDDのさらなる減少により、相対的に第２項に含まれる貫通電流ＩDDの値が大きくなり、（１）式の第２項の影響を考慮する必要が生じてきた。
【００１０】
本発明は、かかる従来技術の問題点を解決するべくなされたもので、電力消費をより低く抑えることができるＣＭＯＳ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るＣＭＯＳ回路は、定常的に時間的変動を伴う信号を入力信号とするＣＭＯＳ回路であって、入力信号に対して論理演算を行い、当該論理演算の結果を出力するＣＭＯＳ論理回路部と、ＣＭＯＳ論理回路部に基準電圧を印加する電源と、電源とＣＭＯＳ論理回路部との間に直列接続されるコンデンサとを具備することを特徴とするものである。
【００１２】
上記構成のＣＭＯＳ回路によれば、入力信号として定常的に時間的変動を伴う信号が入力されると、電源により基準電圧が印加されたＣＭＯＳ論理回路部にて論理演算が行われ、その結果が出力される。
【００１３】
ここで、電源とＣＭＯＳ論理回路部との間にはコンデンサが直列接続されている。このため、電源からＣＭＯＳ論理回路部に直流電流（すなわち、直流貫通電流）が流れることを遮断することができる。一方で、入力信号として定常的に時間的変動を伴う信号が入力されるため、コンデンサは放充電を繰り返すこととなり、当該コンデンサに蓄積される電荷量の増減により、ＣＭＯＳ論理回路部が従来と同様に動作する。
【００１４】
このように、入力信号として定常的に時間的変動を伴う信号が入力されるＣＭＯＳ回路において、電源にコンデンサを直列接続して直流貫通電流の流れを遮断することにより、貫通電流による電力消費を抑制することができ、ＣＭＯＳ回路全体の電力消費をより低く抑えることができる。
【００１５】
好ましくは、前記ＣＭＯＳ論理回路部は、ｐ形ＭＯＳＦＥＴおよびｎ形ＭＯＳＦＥＴを少なくともそれぞれ１つ有し、前記コンデンサは、前記ＣＭＯＳ論理回路部の最も高電位側にあるｐ形ＭＯＳＦＥＴのソース端または最も低電位側にあるｎ形ＭＯＳＦＥＴのソース端に直列接続するように構成される。
【発明の効果】
【００１６】
本発明に係るＣＭＯＳ回路および発振回路によれば、入力信号として定常的に時間的変動を伴う信号が入力されるＣＭＯＳ回路において、電源にコンデンサを直列接続して直流貫通電流の流れを遮断することにより、貫通電流による電力消費を抑制することができ、ＣＭＯＳ回路全体の電力消費をより低く抑えることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しつつ、本発明を実施するための最良の形態について説明する。図１は本発明の一実施形態に係るＣＭＯＳ回路の概略回路図である。
【００１８】
本実施の形態に係るＣＭＯＳ回路は、図１に示すように、定常的に時間的変動を伴う信号を入力信号（入力信号電圧Ｖin）とするＣＭＯＳ回路であって、入力信号Ｖinに対して論理演算を行い、当該論理演算の結果を出力信号（出力信号電圧Ｖout）として出力するＣＭＯＳ論理回路部１０と、ＣＭＯＳ論理回路部１０に基準電圧ＶDDを印加する電源２と、電源２とＣＭＯＳ論理回路部１０との間に直列接続されるコンデンサＣとを具備することを特徴とするものである。
【００１９】
本実施形態において、ＣＭＯＳ論理回路部１０は、ｐ形ＭＯＳＦＥＴ１ｐおよびｎ形ＭＯＳＦＥＴ１ｎをそれぞれ１つ有し、ＮＯＴ論理回路を形成すべく、互いのゲートを接続して入力端子を形成する一方、互いのドレインを接続して出力端子を形成しており、ｐ形ＭＯＳＦＥＴ１ｐのソースに電源２を接続する一方、ｎ形ＭＯＳＦＥＴ１ｎのソースを接地してＣＭＯＳ回路を形成している。
【００２０】
上記構成のＣＭＯＳ回路によれば、入力信号Ｖinとして定常的に時間的変動を伴う信号が入力されると、電源２により基準電圧ＶDDが印加されたＣＭＯＳ論理回路部１０にて論理演算が行われ、その結果が出力信号Ｖoutとして出力される。
【００２１】
ここで、電源２とＣＭＯＳ論理回路部１０との間にはコンデンサＣが直列接続されている。本実施形態のコンデンサＣは、ＣＭＯＳ論理回路部１０の最も高電位側にあるｐ形ＭＯＳＦＥＴ１ｐのソース端に直列接続される。このため、電源２からＣＭＯＳ論理回路部１０に直流電流（すなわち、直流貫通電流ＩDD）が流れることを遮断することができる。一方で、入力信号Ｖinとして定常的に時間的変動を伴う信号（ダイナミックな信号）が入力されるため、コンデンサＣは放充電を繰り返すこととなり、当該コンデンサＣに蓄積される電荷量Ｃstrの増減により、ＣＭＯＳ論理回路部１０が従来と同様に動作する。
【００２２】
本実施形態のＣＭＯＳ回路の動作についてより具体的に説明する。図２および図３は図１のＣＭＯＳ回路の動作を説明するための図である。図２は入力信号電圧ＶinがＬ状態→Ｈ状態に切り替わるときの動作を示し、図３は入力信号電圧ＶinがＨ状態→Ｌ状態に切り替わるときの動作を示す。なお、図２（ｃ）と図３（ａ）とは同じ図である。
【００２３】
ここで、説明のために、図２に示すように、負荷容量Ｃoutを有するコンデンサＣoが接続されているものと考える。実際には、負荷容量Ｃoutは、ＭＯＳＦＥＴ１ｐ，１ｎのコンデンサ容量（ドレイン容量）であったり、出力端子に次段の入力端子を接続した場合の当該次段のゲート容量であったり、配線容量であったりするものである。
【００２４】
まず、入力信号電圧ＶinがＬ状態のとき、図２（ａ）に示すように、ｐ形ＭＯＳＦＥＴ１ｐは導通状態となる一方、ｎ形ＭＯＳＦＥＴ１ｎは遮断状態となっており、出力信号電圧Ｖoutは負荷容量Ｃout分だけ高電圧となりＨ状態となっている。次に、図２（ｂ）に示すように、入力信号電圧Ｖinが上昇すると、過渡的にｐ形ＭＯＳＦＥＴ１ｐが導通状態のままｎ形ＭＯＳＦＥＴ１ｎが導通状態となる。ｎ形ＭＯＳＦＥＴ１ｎが導通状態となることにより、コンデンサＣ，Ｃoから見かけの電流（白抜き矢符）が流れるため、コンデンサＣの下部電極およびコンデンサＣoの上部電極に電子が蓄積される。これにより、負荷容量Ｃoutによる出力信号電圧Ｖoutの電圧は押し下げられ、図２（ｃ）に示すように、Ｌ状態（Ｖout＝０）となり、ｐ形ＭＯＳＦＥＴ１ｐは遮断状態となる。
【００２５】
続いて、入力信号電圧ＶinがＨ状態（図２（ｃ）すなわち図３（ａ））から下降すると、図３（ｂ）に示すように、過渡的にｎ形ＭＯＳＦＥＴ１ｎが導通状態のままｐ形ＭＯＳＦＥＴ１ｐが導通状態となる。ｐ形ＭＯＳＦＥＴ１ｐが導通状態となることにより、コンデンサＣoからコンデンサＣに向けて見かけの電流が流れ、コンデンサＣに貯えられた電子の一部がコンデンサＣoの上部電極に移動する。これにより、出力信号電圧Ｖoutの電圧は押し上げられ、図３（ｃ）に示すように、Ｈ状態となり、ｎ形ＭＯＳＦＥＴ１ｎは遮断状態となる。なお、このときの出力信号電圧ＶoutはＶout≒ＶDD×（Ｃstr／Ｃstr＋Ｃout）となる。したがって、Ｃstr＞＞Ｃoutとなるようなコンデンサ容量を有するコンデンサをコンデンサＣとして適用することにより、Ｖout≒ＶDDを実現することができるため、より好ましい。さらに、Ｃstrは、回路の消費電力には関係しないため、Ｃstrは可能な限り大きくすることがより好ましい。つまり、コンデンサＣとしては、小型化のために、誘電率の高い絶縁物を利用したコンデンサを用いることが好ましい。
【００２６】
このように、入力信号電圧がＬ状態→Ｈ状態またはＬ状態→Ｈ状態に切り替わる際に、電源２から接地端子に貫通電流ＩDDが流れることなく、見かけ上、コンデンサＣが基準電源２の代わりに基準電圧を形成し、見かけの電流を流すこととなる。つまり、従来のＣＭＯＳ論理回路における消費電力の式Ｐ１＝（１／２）ＣinＶDD2ｆ＋ＩDDＶDDｔdｆの第２項成分をなくしつつ、ＣＭＯＳ論理回路部１０において従来と略同様の論理回路演算を行うことができる。一般に、現在のＣＭＯＳ回路において、低消費電力化の観点から電源２の基準電圧ＶDDを低く抑えているため、高速性能を維持するためにはＭＯＳＦＥＴ１ｐ，１ｎの閾値電圧Ｖthp，Ｖthnをともに低くする必要がある。しかし、従来のＣＭＯＳ論理回路においては、閾値電圧Ｖthp，Ｖthnを低くすればするほど、ＭＯＳＦＥＴ１ｐ，１ｎの遮断時において生じる漏れ電流が指数関数的に増大する結果となるため、閾値電圧Ｖthp，Ｖthnを十分に低くすることができなかった。一方、本実施形態のＣＭＯＳ回路によれば、漏れ電流について考慮する必要がないため、閾値電圧Ｖthp，Ｖthnを十分低く設定することができ、動作速度の高速化を図ることもできる。
【００２７】
なお、本実施形態においては入力信号Ｖinの変化が定常的に静的になるとコンデンサＣに蓄えられた電荷が放電されてしまうため、従来のＣＭＯＳ論理回路のような状態保持回路としては使用できない。したがって、入力信号Ｖinとして定常的に時間的変動を伴う信号が入力される箇所（例えば、発振回路等）に使用することが効果的である。
【００２８】
以上のように、入力信号Ｖinとして定常的に時間的変動を伴う信号が入力されるＣＭＯＳ回路において、電源２にコンデンサＣを直列接続して直流貫通電流ＩDDの流れを遮断することにより、貫通電流による電力消費を抑制することができ、ＣＭＯＳ回路全体の電力消費をより低く抑えることができる。したがって、様々な集積回路等の低消費電力化が実現できるため、携帯通信機器等の電池寿命を大幅に伸ばすことができるとともに、発熱を抑え、信号処理の高速化を図ることができる。
【００２９】
なお、本実施形態においては、コンデンサＣを基準電圧ＶDD側端子とｐ形ＭＯＳＦＥＴ１ｐのソースとの間（高電位側）に接続しているが、接地端子とｎ形ＭＯＳＦＥＴ１ｎのソースとの間（低電位側）に接続することとしてもよい（ただし、この場合は論理回路として正負が反転した負論理回路となる）。また、ＭＯＳＦＥＴ１ｐ，１ｎの構造については特に限定されず、エンハンスメント形、デプレッション形を問わず、種々のＭＯＳトランジスタを採用可能である。
【００３０】
また、本実施形態においては、ＣＭＯＳ論理回路部１０としてＮＯＴ回路を構成することとしたが、これに限られず、ｐ形ＭＯＳＦＥＴおよびｎ形ＭＯＳＦＥＴをそれぞれ少なくとも１つ有して構成される種々の論理回路、例えば、ＮＡＮＤ、ＮＯＲ、ＸＯＲ回路等に適用することができる。また、１つの論理回路を複数段接続（例えば、図１のＣＭＯＳ回路の出力端子に次段の入力端子を接続することにより複数段を構成）した構成においても適用可能である。
【実施例１】
【００３１】
ここで、本発明の実施例について説明する。図１に示すＣＭＯＳ回路を５段繋げた回路を用いて当該回路の過渡特性を調べた。本実施例に使用されるＭＯＳＦＥＴの主なパラメータは次に示される。
【表１】
2007067519.tif 000003
【００３２】
また、コンデンサＣの容量Ｃstrは、入力容量の１０5倍である0.37×10-9[F]とした。この実施例とコンデンサＣの接続されていないＣＭＯＳ回路とを比較した。
【００３３】
図４は本発明の実施例１における過渡特性を示す図である。図４には、初段の入力波形[V]、実施例における３段目の出力信号波形[V]ならびに３段目のドレイン電流[A]、および比較例における３段目の出力信号波形[V]ならびに３段目のドレイン電流[A]をそれぞれ示している。また、図５は図４における実施例の電流波形と比較例の電流波形との差を示す図である。図５における電流差[A]は、比較例における３段目のドレイン電流から実施例における３段目のドレイン電流を引いたものをグラフ化したものである。
【００３４】
本実施例においては、図４に示す通り、実施例における３段目のドレイン電流と比較例における３段目のドレイン電流との間にはほとんど変化が見られなかった。図５においても電流差は最大で2.0×10-7[A]程度と約１％程度の削減が確認された程度であった。しかしながら、電流波形がほとんど同じであるにも関わらず、出力信号波形を比べると、実施例における３段目の出力波形の方が比較例の出力波形に比べて速く立ち上がっており、動作速度性能が向上していることが分かった。したがって、本実施例におけるＣＭＯＳ回路は、比較例における従来のＣＭＯＳ回路に比べて相対的に消費電力を低く抑えることができると共に動作の高速化を実現できていることが示された。
【実施例２】
【００３５】
実施例２は、コンデンサＣの容量Ｃstrを入力容量の１００倍である0.37×10-12[F]とした以外は、実施例１と同様である。
【００３６】
図６は本発明の実施例２における実施例の電流波形と比較例の電流波形との差を示す図である。
【００３７】
本実施例においては、図６に示す通り、電流差が最大で1.75×10-4[A]程度となり、比較例と比べて３０％程度削減される結果となった。したがって、本実施形態におけるＣＭＯＳ回路は、比較例における従来のＣＭＯＳ回路に比べて消費電力を低く抑えることができていることが示された。
【産業上の利用可能性】
【００３８】
本発明のＣＭＯＳ回路は、入力信号として定常的に時間的変動を伴う信号が入力されるＣＭＯＳ回路において、電源にコンデンサを直列接続して直流貫通電流の流れを遮断することにより、直流貫通電流による電源の直接的電力消費を抑制することができ、ＣＭＯＳ回路全体の電力消費をより低く抑えることができるため、特に、高周波領域における信号処理（アナログ信号処理／デジタル信号処理を問わない）を行う携帯電話等の通信機器に必要な送受信機等の発振器や増幅器等、様々な分野において利用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るＣＭＯＳ回路の概略回路図である。
【図２】図１のＣＭＯＳ回路の動作を説明するための図である。
【図３】図１のＣＭＯＳ回路の動作を説明するための図である。
【図４】本発明の実施例１における過渡特性を示す図である。
【図５】図４における実施例の電流波形と比較例の電流波形との差を示す図である。
【図６】本発明の実施例２における実施例の電流波形と比較例の電流波形との差を示す図である。
【図７】従来のＣＭＯＳ回路の概略回路図である。
【符号の説明】
【００４０】
１ｐ，１ｎ  ＭＯＳＦＥＴ
２  電源
１０  ＣＭＯＳ論理回路部
Ｃ  コンデンサ
【図１】
2007067519.tif 000004
【図２】
2007067519.tif 000005
【図３】
2007067519.tif 000006
【図４】
2007067519.tif 000007
【図５】
2007067519.tif 000008
【図６】
2007067519.tif 000009
【図７】
2007067519.tif 000010