(57)【要約】【課題】抵抗素子と抵抗値変化のばらつきが大きい配線部との境界の数を最小限に抑え、更に、レイアウト上の総抵抗素子の長さを短くする。【解決手段】半導体装置は、ポリＳｉ膜１３に複数の抵抗素子１３ａ−１，１３ａ−２が電気的に直列接続された状態で形成された抵抗素子部１３ａと、この抵抗素子部１３ａを通る電流の流れる方向に対して分岐する方向に所定箇所延設されたポリＳｉ膜からなる複数の突出部１３−１〜１３−４に、金属イオンがそれぞれ打ち込まれて形成された複数の配線部１３ｂと、この各配線部１３ｂにそれぞれ電気的に接続された複数のコンタクト部１６−１〜１６−４とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体膜に複数の抵抗素子が電気的に直列接続された状態で形成された抵抗素子部と、
前記抵抗素子部を通る電流の流れる方向に対して分岐する方向に所定箇所延設された前記半導体膜からなる複数の領域に、金属イオンがそれぞれ打ち込まれて形成された複数の配線部と、
前記各配線部にそれぞれ電気的に接続された複数のコンタクト部と、
を有することを特徴とする半導体装置。
【請求項２】
前記配線部は、前記抵抗素子毎に配置形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線部は、前記抵抗素子部の両端に配置形成されたことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体膜に形成された抵抗素子と、
前記抵抗素子を通る電流の流れる方向に対して分岐する方向に所定箇所延設された前記半導体膜からなる複数の領域に、金属イオンがそれぞれ打ち込まれて形成された複数の配線部と、
前記配線部にそれぞれ電気的に接続された複数のコンタクト部と、
を有することを特徴とする半導体装置。
【請求項５】
前記半導体膜は、平面視において略長方形をなし、
前記配線部は、前記半導体膜の側辺に突出されて形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体膜は、ポリシリコン膜、又は不純物イオンが拡散されたシリコン膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記配線部は、シリコンと金属との化合物からなるシリサイドにより形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置、特に、半導体装置がＣＡＤ（Computer Aided Design）を用いて設計されるセル化された抵抗素子の構造、及び設計環境に関するものである。
【背景技術】
【０００２】
従来、抵抗素子を有する半導体装置に関する技術としては、例えば、次のような文献等に記載されるものがあった。
【０００３】
【特許文献１】特開２０００−１９６０１９号公報
【０００４】
この特許文献１では、抵抗値の高い拡散抵抗素子を制御性良く且つ微細なパターンで形成するための技術が記載されている。この技術では、半導体基板上に拡散抵抗素子及びＭＩＳ型トランジスタを有し、前記拡散抵抗素子は前記ＭＩＳ型トランジスタのゲート電極を構成するゲート電極材料層によって囲まれた領域内に形成されることを特徴としている。
【０００５】
このような抵抗素子のレイアウト等の設計においては、ＣＡＤを用いて設計の合理化を図ることが行われており、この１つにパラメトリックセル（Parametric Cell、以下「Pcell」という。）の技術が知られている。Pcellとは、セル自身にパラメータを持たせ、このパラメータ値を変更することによりセル自体の特性を変更し、編集できる機能をいう。このような抵抗素子のPcellを予めコンピュータのライブラリに登録しておく。レイアウト設計を行う場合は、デザイン要求に合う抵抗素子のPcellを選択し、パラメータを設定し、これをレイアウトエリアに配置するだけで、所望のレイアウト設計が可能になる。その後は、設計されたレイアウトに基づき、半導体装置における抵抗素子等の製造が行われる。
【０００６】
図２（Ａ）、（Ｂ）は、Pcell技術を用いて製造される従来の抵抗素子を有する半導体装置の構造例を示す模式図であり、同図（Ａ）は平面図、及び同図（Ｂ）は同図（Ａ）中のＩ１−Ｉ２線断面図である。
【０００７】
この半導体装置では、２つの抵抗素子３ａ−１，３ａ−２が直列に接続された構造が示されている。例えば、シリコン（Ｓｉ）基板１の表面内には、図示しないトランジスタ等の半導体素子が形成され、全面が酸化膜（ＳｉＯ２）等の絶縁膜２により被覆されている。絶縁膜２上の所定箇所には、帯状の抵抗素子用のポリシリコン（ポリＳｉ）膜３が形成されている。ポリＳｉ膜３には、所定間隔隔てて配置された２つのサリサイドブロック（Salicide Block、以下「ＳＡＢ」という。）４−１，４−２内に２つの抵抗素子３ａ−１，３ａ−２が形成されると共に、この２つの抵抗素子３ａ−１，３ａ−２を直列に接続するための配線部３ｂが形成されている。
【０００８】
サリサイド（Salicide）とは、シリサイド（Ｓｉと金属の化合物）のことである。配線部３ｂは、例えば、ＳＡＢ４−１，４−２上をレジスト膜等でマスクしてコバルト（Ｃｏ）等をイオン打ち込みし、導電性を高めた部分である。抵抗素子３ａ−１，３ａ−２は、Ｃｏ等がイオン打ち込みされていない抵抗値の大きい部分である。
【０００９】
抵抗素子３ａ−１，３ａ−２及び配線部３ｂを含む全面は、ＳｉＯ２膜等の絶縁膜５で覆われている。配線部３ｂ上の絶縁膜５の一部が開口され、この開口内に導電性のビアからなるコンタクト部６−１〜６−３が形成され、絶縁膜５上に形成されたメタル配線７−１〜７−３に対して電気的に接続されている。
【００１０】
このように、コンタクト部６−１，６−２間に、配線部３ｂを介して抵抗素子３ａ−１が電気的に接続されると共に、コンタクト部６−２，６−３間にも、配線部３ｂを介して抵抗素子３ａ−２が電気的に接続されているので、メタル配線７−１，７−３間から見ると、２つの抵抗素子３ａ−１，３ａ−２が直列に接続された回路構成になっている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の図２のような抵抗素子を有する半導体装置では、次のような課題があった。
【００１２】
ＳＡＢ４−１の両端のＳＡＢ境界４−１ａ，４−１ｂ付近と、ＳＡＢ４−２の両端のＳＡＢ境界４−２ａ，４−２ａ付近とにおいて、ポリＳｉ膜３へのＣｏ等のイオン打ち込みによる拡散により、抵抗値変化のばらつきが大きいことが製造プロセス上の問題となることが多い。特に、抵抗素子を直列に複数個接続させ（例えば、２個の抵抗素子３ａ−１，３ａ−２）、途中の電位取り出し用のタップ（例えば、コンタクト部６−２）も回路上必要とする半導体装置を作成する場合、抵抗素子１個当たりの誤差は特性上の許容範囲であっても、総抵抗値（例えば、メタル配線７−１，７−３間の直列抵抗値）は正確に見積もれず、技術的に満足できるものではなかった。
【課題を解決するための手段】
【００１３】
本発明の半導体装置では、半導体膜に複数の抵抗素子が電気的に直列接続された状態で形成された抵抗素子部と、前記抵抗素子部を通る電流の流れる方向に対して分岐する方向に所定箇所延設された前記半導体膜からなる複数の領域に、金属イオンがそれぞれ打ち込まれて形成された複数の配線部と、前記各配線部にそれぞれ電気的に接続された複数のコンタクト部とを有している。
【００１４】
又、本発明の他の半導体装置では、半導体膜に形成された抵抗素子と、前記抵抗素子を通る電流の流れる方向に対して分岐する方向に所定箇所延設された前記半導体膜からなる複数の領域に、金属イオンがそれぞれ打ち込まれて形成された複数の配線部と、前記配線部にそれぞれ電気的に接続された複数のコンタクト部とを有している。
【発明の効果】
【００１５】
本発明の半導体装置によれば、直列接続される複数の抵抗素子を形成するに当たり、抵抗素子と抵抗値変化のばらつきが大きい配線部との境界の数を最小限に抑えるレイアウトの形態をとることができ、これにより、設計時において境界のばらつきを考慮した抵抗値の見積もりがし易くなる。更に、抵抗値の小さいコンタクト部の領域をメインの電流経路から外すことにより、レイアウト上の総抵抗素子の長さを短くすることができる。
【００１６】
又、本発明の他の半導体装置によれば、例えば、抵抗素子をセル化することにより、タップ位置の変更が容易にでき、既存配線位置を変えずに抵抗値の調整ができ、その上、レイアウト設計の工数を削減できる。
【発明を実施するための最良の形態】
【００１７】
半導体装置は、ポリＳｉ膜に複数の抵抗素子が電気的に直列接続された状態で形成された抵抗素子部と、前記抵抗素子部を通る電流の流れる方向に対して分岐する方向に所定箇所延設された前記ポリＳｉ膜からなる複数の領域に、金属イオンがそれぞれ打ち込まれて形成された複数の配線部と、前記各配線部にそれぞれ電気的に接続された複数のコンタクト部とを有している。
【実施例１】
【００１８】
（実施例１の構成）
図１（Ａ）、（Ｂ）は、Pcell技術を用いて製造される本発明の実施例１の抵抗素子を有する半導体装置の構造例を示す模式図であり、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）中のＩ１１−Ｉ１２線断面図、及び同図（Ｃ）は同図（Ａ）中のＩ１３−Ｉ１４線断面図である。
【００１９】
本実施例１の半導体装置では、従来の図２と同様に、２つの抵抗素子１３ａ−１，１３ａ−２が直列に接続された抵抗素子部１３ａからなる構造が示されている。例えば、半導体基板であるＳｉ基板１１の表面内には、図示しないトランジスタ等の半導体素子が形成され、全面がＳｉＯ２等の絶縁膜１２により被覆されている。絶縁膜１２上の所定箇所には、帯状の抵抗素子用のポリＳｉ膜１３が形成されている。ポリＳｉ膜１３は、平面から見て、略長方形の本体部１３−１と、この本体部１３−１の両端において略垂直の上方向（即ち、電流の流れる方向に対して略垂直の上方向）に突出する領域（例えば、突出部）１３−２，１３−４と、本体部１３−１の中間箇所において略垂直の下方向に突出する領域（例えば、突出部）１３−３とを有している。
【００２０】
ポリＳｉ膜１３の本体部１３−１には、この全面を覆うように配置された１つの略長方形のＳＡＢ１４内に１つの略長方形の抵抗素子部１３ａが形成されている。抵抗素子部１３ａは、Ｃｏ、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、又はニッケル（Ｎｉ）等がイオン打ち込み（インプラ）されていない高抵抗値を有し、これは連続した２つの抵抗素子１３ａ−１，１３ａ−２により構成されている。ポリＳｉ膜１３におけるＳＡＢ１４からはみ出した突出部１３−２，１３−３，１３−３には、Ｃｏ等がイオン打ち込みされて低抵抗値を有する配線部１３ｂがそれぞれ形成されている。この３カ所の配線部１３ｂと抵抗素子部１３ａとの接合箇所は、ＳＡＢ境界１４ａ，１４ｂ，１４ｃとなっている。
【００２１】
抵抗素子部１３ａ及び配線部１３ｂを含む全面は、ＳｉＯ２膜等の絶縁膜１５で覆われている。各配線部１３ｂ上の絶縁膜１５の一部が開口され、この開口内に導電性のビアからなるコンタクト部１６−１〜１６−３がそれぞれ形成されている。絶縁膜１５上において、ポリＳｉ膜１３の突出部１３−２〜１３−４箇所には、メタル配線１７−１〜１７−３がそれぞれ形成され、これらのメタル配線１７−１〜１７−３が、コンタクト部１６−１〜１６−３を介して下層の配線部１３ｂと電気的に接続されている。
【００２２】
このように、コンタクト部１６−１は、配線部１３ｂ、ＳＡＢ境界１４ａ、抵抗素子１３ａ−１，１３ａ−２、ＳＡＢ境界１４ｃ、及び配線部１３ｂを介して、コンタクト部１６−３と電気的に接続されると共に、配線部１３ｂ、ＳＡＢ境界１４ａ、抵抗素子１３ａ−１、ＳＡＢ境界１４ｂ、及び配線部１３ｂを介して、コンタクト部１６−２と電気的に接続されている。更に、コンタクト部１６−２は、配線部１３ｂ、ＳＡＢ境界１４ｂ、抵抗素子１３ａ−２、ＳＡＢ境界１４ｃ、及び配線部１３ｂを介して、コンタクト部１６−３と電気的に接続されている。そのため、メタル配線１７−１，１７−３間から見ると、抵抗素子１３ａ−１、メタル配線１７−２及び抵抗素子１３ａ−２が直列に接続された回路構成になっている。
【００２３】
（実施例１の製造方法例）
フォトリソグラフィ技術、イオン打ち込み技術等により、Ｓｉ基板１１の表面内にトランジスタ等の半導体素子を形成した後、全面にＳｉＯ２等の絶縁膜１２を形成する。フォトリソグラフィ技術により、絶縁膜１２上に帯状のポリＳｉ膜１３を選択的に形成し、ＳＡＢ１４をマスクにして、Ｃｏ等をポリＳｉ膜１３にイオン打ち込みし、抵抗値の小さな配線部１３ｂを形成する。ポリＳｉ膜１３においてＳＡＢ１４でマスクされた箇所は、Ｃｏ等がイオン打ち込みされないので、抵抗値の大きな抵抗素子１３ａ−１，１３ａ−２からなる抵抗素子部１３ａが形成されることになる。
【００２４】
全面にＳｉＯ２等の絶縁膜１５を形成し、フォトリソグラフィ技術により、絶縁膜１５の配線部１３ｂ箇所を開口し、この開口内に導電性ビアからなるコンタクト部１６−１〜１６−３を形成する。全面にメタル層を形成し、フォトリソグラフィ技術により、メタル層を選択的にエッチングしてメタル配線１７−１〜１７−３を形成する。これにより、メタル配線１７−１〜１７−３は、コンタクト部１６−１〜１６−３及び配線部１３ｂ介して、抵抗素子１３ａ−１，１３ａ−２に電気的に接続される。その後、全面に保護膜等を形成すれば、半導体装置の製造が終了する。
【００２５】
（実施例１の作用効果）
本実施例１の図１と従来の図２とを比較しつつ、本実施例１の効果を説明する。
【００２６】
従来の図２では、メタル配線７−１からコンタクト部６−１を介して入力される電流は、ＳＡＢ境界４−１ａ及び抵抗素子３ａ−１を経てコンタクト部６−２に入力されるが、１つ目の抵抗素子３ａ−１の出力であるコンタクト部６−２までに、ＳＡＢ境界はもう１箇所（４−１ｂ）、計２箇所を経ることになる。コンタクト部６−１から２つ目の抵抗素子３ａ−２の出力であるコンタクト部６−３までには、更に２箇所のＳＡＢ境界４−２ａ，４−２ｂを経ることになる。即ち、ｎ個の抵抗素子３ａ−１，３ａ−２，・・・，３ａ−ｎを使用する場合、電流はＳＡＢ境界４−１ａ，４−１ｂ，４−２ａ，４−２ｂ，・・・を（ｎ×２）箇所経ることになる。
【００２７】
これに対し、本実施例１の図１では、メタル配線７−１からコンタクト部１６−１を介して入力される電流は、ＳＡＢ境界１４ａを経て抵抗素子１３ａ−１，１３ａ−２に入力されるが、１つ目の抵抗素子１３ａ−１の出力であるコンタクト部１６−２までに、ＳＡＢ境界はもう１箇所（１４ｂ）、計２箇所を経ることになる。ここまでは、従来と同様であるが、コンタクト部１６−１から２つ目の抵抗素子１３ａ−２の出力であるコンタクト部１７−３までの経路であっても、ＳＡＢ境界は、計２箇所（１４ａ，１４ｃ）を経ることになる。即ち、ｎ個の抵抗素子１３ａ−１，１３ａ−２，・・・，１３ａ−ｎを使用する場合、ＳＡＢ境界は、ｎの数に関係なく、計２箇所（１４ａ，１４ｃ）を経ることになる。このため、以下の（１）〜（３）のような効果がある。
【００２８】
（１）  従来の図２の場合、抵抗素子３ａ−１，３ａ−２の両端に配置されたコンタクト部６−１と６−２の間に、抵抗値変化のばらつきが大きいＳＡＢ境界４−１ａ，４−１ｂ，４−２ａ，４−２ｂが４箇所存在するため、抵抗値のばらつきを見積もり難い。これに対し、本実施例１の図１の場合、コンタクト部１６−１と１６−３の間に、ＳＡＢ境界１４ａ，１４ｃは２箇所であり、従来よりも抵抗値の見積もりが行い易いといえる。
【００２９】
（２）  直列接続させる抵抗素子の数をｎ個とした場合、従来の図２では、抵抗素子両端の間にＳＡＢ境界４−１ａ，４−１ｂ，・・・が（２×ｎ）箇所存在するのに対し、本実施例１の図１では、ＳＡＢ境界１４ａ，１４ｃの２箇所のままであるため、抵抗素子の数が多ければ多いほど、ばらつきの小さい抵抗値を見積もることができるという効果が高くなる。
【００３０】
（３）  本実施例１を使用すると、抵抗素子１３ａ−１，１３ａ−２に電流が流れるメインの経路に、ＳＡＢのない配線部１３ｂとコンタクト部１６−２がないことにより、レイアウト上の総抵抗素子１３ａ−１，１３ａ−２の長さを短くできるという効果もある。
【実施例２】
【００３１】
（実施例２の構成）
図３（Ａ）、（Ｂ）は、Pcell技術を用いて製造される本発明の実施例２の抵抗素子を有する半導体装置の構造例を示す模式的な平面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
実施例１では、複数の抵抗素子１３ａ−１，１３ａ−２を組み合わせたレイアウトについて説明しているが、このような形状のものをマニュアルで作成すると、レイアウト工程にかなりの時間が掛かる。そこで、本実施例２では、抵抗単体を素子としてセル化、特にPcell化している。
【００３３】
図３（Ａ）のPcell化された抵抗素子の構造では、１個の抵抗素子形成用のポリＳｉ膜１３を有している。ポリＳｉ膜１３は、平面から見て、略長方形の本体部１３−１と、この本体部１３−１の両端において電流の流れる方向に対して略垂直方向に上下４箇所に突出された領域（例えば、突出部）１３−２〜１３−５とにより構成されている。本体部１３−１上には略長方形のＳＡＢ１４が配置され、このＳＡＢ１４をマスクにしてＣｏ等をイオン打ち込みして、本体部１３−１に１個の抵抗素子１３ａが形成されると共に、４箇所の突出部１３−２〜１３−５に４個の配線部１３ａがそれぞれ形成されている。
【００３４】
各配線部１３ａには、コンタクト部１６−１〜１６−４がそれぞれ設けられている。コンタクト部１６−１，１６−２上には、本体部１３−１に対して略垂直方向にメタル配線１７−１が形成され、コンタクト部１６−１，１６−２とメタル配線１７−１とが電気的に接続されている。同様に、コンタクト部１６−３，１６−４上には、本体部１３−１に対して略垂直方向にメタル配線１７−２が形成され、コンタクト部１６−３，１６−４とメタル配線１７−２とが電気的に接続されている。
【００３５】
この図３（Ａ）の抵抗素子構造では、平面から見て、抵抗素子１３ａに流れる電流に対し、略垂直方向のコンタクト部１６−１〜１６−４を上下２箇所設けているので、上下どちらでも端子（タップ）として使用することができる。
【００３６】
図３（Ｂ）のPcell化された抵抗素子の構造では、図３（Ａ）と同様に、１個の抵抗素子形成用のポリＳｉ膜１３を有している。ポリＳｉ膜１３は、平面から見て、略長方形の本体部１３−１と、この本体部１３−１の両端において電流の流れる方向に対して略垂直方向に上（又は下）２箇所に突出された突出部１３−２，１３−４とにより構成されている。本体部１３−１上には、図１（Ａ）と同様に、略長方形のＳＡＢ１４が配置され、このＳＡＢ１４をマスクにしてＣｏ等をイオン打ち込みして、本体部１３−１に１個の抵抗素子１３ａが形成されると共に、２箇所の突出部１３−２，１３−４に２個の配線部１３ｂがそれぞれ形成されている。
【００３７】
各配線部１３ｂには、コンタクト部１６−１，１６−３がそれぞれ設けられている。コンタクト部１６−１上には、本体部１３−１に対して略垂直方向にメタル配線１７−１が形成され、コンタクト部１６−１とメタル配線１７−１とが電気的に接続されている。同様に、コンタクト部１６−３上にも、本体部１３−１に対して略垂直方向にメタル配線１７−２が形成され、コンタクト部１６−３とメタル配線１７−２とが電気的に接続されている。
【００３８】
この図３（Ｂ）の抵抗素子構造では、平面から見て、抵抗素子１３ａに流れる電流に対し、略垂直方向のコンタクト部１６−１，１６−３を上（又は下）に２箇所設けている。
【００３９】
（実施例２の効果）
本実施例２によれば、次の（１）〜（３）のような効果がある。
【００４０】
（１）  抵抗素子構造をPcell化することにより、例えば、ＣＡＤを用いて抵抗素子のレイアウト設計を行う場合、その抵抗素子のPcellを予めコンピュータのライブラリに登録しておけば、デザイン要求に合った抵抗素子のPcellを選択して接続することにより、簡易且つ的確にレイアウト設計が行える。つまり、図１のように、直列接続させる複数の抵抗素子をマニュアルで作成するよりも、設計に掛かる時間を短くする効果がある。
【００４１】
（２）  図３（Ａ）のようにPcell化した場合は、コンタクト部１６−１〜１６−４を上下２箇所設定することにより、他の素子へ接続されるコンタクト部（タップ）の位置を自由に選択できる。
【００４２】
（３）  図３（Ｂ）の実施例のようにPcell化した場合は、直列接続させた抵抗素子の各コンタクト部１６−１，１６−３に配線を施した際、各抵抗素子の幅を変えることにより抵抗値が調整できるため、既存配線を変えなくても抵抗値の変更ができるという効果がある。
【００４３】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００４４】
（ａ）  実施例１では、抵抗値のばらつきが大きいイオン打ち込み（インプラ）のＳＡＢ境界１４ａ，１４ｂ，１４ｃとして、ＳＡＢインプラを使用した例を取り上げたが、半導体製造上抵抗素子を形成するために必要なその他のインプラ使用時にも適用できる。又、抵抗素子１３ａ−１，１３ａ−２としてポリＳｉ膜１３の例を挙げたが、拡散層、ウェル層（Well層）等の半導体膜を抵抗素子とするものにも適用できる。
【００４５】
（ｂ）  実施例２では、コンタクト部１６−１，・・・の位置を上下２箇所に設定する例と、上又は下方向の１箇所に設定する例を挙げたが、Pcellのパラメータにコンタクト（タップ）位置を調整させるパラメータを追加することで、タップなし、上下互い違いのタップ位置を設けること等も可能になる。
【００４６】
（ｃ）  実施例１、２の抵抗素子構造は、図示以外の形状や構造に変更でき、これに対応して製造方法も任意に変更できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１の抵抗素子を有する半導体装置の構造例を示す模式図である。
【図２】従来の抵抗素子を有する半導体装置の構造例を示す模式図である。
【図３】本発明の実施例２の抵抗素子を有する半導体装置の構造例を示す模式的な平面図である。
【符号の説明】
【００４８】
１１      Ｓｉ基板
１３      ポリＳｉ膜
１３−１      本体部
１３−２〜１３−４      突出部
１３ａ      抵抗素子部
１３ａ−１，１３ａ−２      抵抗素子
１３ｂ      配線部
１４      ＳＡＢ
１４ａ〜１４ｃ    ＳＡＢ境界
１６−１〜１６−４      コンタクト部
１７−１〜１７−３      メタル配線
【図１】
2007287899.tif 000003
【図２】
2007287899.tif 000004
【図３】
2007287899.tif 000005