(57)【要約】【課題】半導体チップおよびその周辺部品が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法を改良することにより、実装性および電気的特性の向上が図られた半導体装置を提供する。【解決手段】半導体装置１を、ビルドアップ基板２、半導体チップ３、チップコンデンサ４などから構成する。基板２は、コア基板５とその表裏両主面５ａ，５ｂ上で絶縁層７および導電層８を積層してなる表面側および裏面側の両ビルドアップ層６ａ，６ｂとからなる。裏面側ビルドアップ層６ｂの表面上にはボール９が設けられている。チップ３は、少なくとも基板２の表面２ａ上に設けられている。コンデンサ４は、少なくとも基板２の裏面２ｂ上でチップ３に対向して設けられている。コンデンサ４と基板５との間のビルドアップ層６ｂは、ボール９を介して基板２を実装基板１３に接続した際の基板５の裏面５ｂからコンデンサ４までの高さが、基板５の裏面５ｂからボール９までの高さよりも低くなるように除去されている。【選択図】図１
2007005713.tif 000002
【特許請求の範囲】
【請求項１】
基材本体ならびにこの基材本体の一方および他方の両主面上で絶縁層および導電層がそれぞれ少なくとも１層ずつ積層されてなる配線層からなるとともに、一方の前記配線層の表面上に少なくとも１個の外部端子が設けられているチップ搭載基材と、
このチップ搭載基材の一方および他方の両主面のうち少なくとも前記外部端子が設けられている側とは反対側の主面上に設けられている少なくとも１個の半導体チップと、
前記チップ搭載基材の前記両主面のうち少なくとも前記外部端子が設けられている側の主面上で前記半導体チップに対向して設けられている少なくとも１個の周辺部品と、
を具備するとともに、前記外部端子を介して前記チップ搭載基材を他の部材に接続した際の前記基材本体の前記外部端子が設けられている側の前記主面から前記周辺部品の端部までの高さが、前記基材本体の前記外部端子が設けられている側の前記主面から前記外部端子の端部までの高さよりも低くなるように、前記周辺部品と前記基材本体との間の前記配線層が除去されているか、あるいは前記周辺部品と前記基材本体との間の前記配線層の厚さが前記外部端子と前記基材本体との間の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とする半導体装置。
【請求項２】
前記チップ搭載基材の前記両主面のうち少なくとも前記外部端子が設けられている側とは反対側の主面上に前記半導体チップが複数個設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チップ搭載基材の前記両主面上に前記半導体チップが少なくとも１個ずつ設けられているとともに、前記外部端子を介して前記チップ搭載基材を他の部材に接続した際の前記基材本体の前記外部端子が設けられている側の前記主面から前記半導体チップの端部までの高さが、前記基材本体の前記外部端子が設けられている側の前記主面から前記外部端子の端部までの高さよりも低くなるように、前記半導体チップと前記基材本体との間の前記配線層が除去されているか、あるいは前記半導体チップと前記基材本体との間の前記配線層の厚さが前記外部端子と前記基材本体との間の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記チップ搭載基材の前記外部端子が設けられている側とは反対側に設けられている前記配線層のうち、少なくとも前記半導体チップと前記基材本体との間の前記配線層が除去されているか、あるいは前記半導体チップと前記基材本体との間の前記配線層の厚さが前記半導体チップが設けられていない領域の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
【請求項５】
請求項１〜４のうちのいずれかに記載の前記半導体装置のうち少なくとも１種類の前記半導体装置が２層以上に積層されているとともに、隣接する前記各半導体装置同士が前記各外部端子および前記各配線層を介して互いに電気的に接続されており、かつ、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない位置に配置されているとともに、前記半導体チップ、前記周辺部品、および前記外部端子と前記基材本体との間の前記配線層の厚さおよび大きさが、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない厚さおよび大きさに設定されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のパッケージング技術に係り、特に半導体チップおよびその周辺部品等が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法の改良が図られた半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の動作速度の高速化や内部回路の高密度化等に伴い、マイクロプロセッサをはじめとする様々な半導体装置の動作速度が著しく高速化されている。例えば、動作周波数が数ＧＨｚに達するＣＰＵも市場に出回っている。また、いわゆるブロードバンドの発展および普及に伴って、より高速な動作に対応可能なＬＳＩの開発も行われている。さらに、それら各種電子機器の動作周波数を高くするだけではなく、省電力化を図るために電源電圧（駆動電圧）を低下させる技術も盛んに研究されている。そして、電子機器のさらなる高速化および低電圧化を図るために、電源インダクタンスの低減化および電圧降下対策が重要な課題になっている。このような事情に鑑み、最近、電源層やグラウンド層を有する多層基材（多層パッケージ）が使用されつつある。それとともに、電子機器の電源ノイズ対策および電圧変動対策を図るために、所定の電子部品が周辺部品として半導体チップとともにパッケージに搭載されつつある。例えば、バイパスコンデンサやデカップリングコンデンサ等のいわゆるチップコンデンサが、半導体チップとともにパッケージに搭載されつつある。チップコンデンサは大量生産されており、容易にかつ安価に利用することができる。
【０００３】
ところが、チップコンデンサをパッケージ（チップ搭載基材）に搭載した場合、チップコンデンサに起因する電子機器の電気的特性の劣化が問題となる。チップコンデンサを備えた電子機器の特性を劣化させる要因の１つとしては、例えばチップコンデンサのインダクタンスが挙げられる。チップコンデンサのインダクタンスは、チップコンデンサが半導体チップの電源供給ピンに近づくに連れて低くなる。したがって、チップコンデンサのインダクタンスを低減させるためには、チップコンデンサと半導体チップの電源供給ピンとの間の配線長をできる限り短くすることが好ましい。このためには、チップ搭載基材の半導体チップが搭載されている側の主面（表面）上において、チップコンデンサを半導体チップの近傍に配置することは余り好ましくない。むしろ、チップ搭載基材の半導体チップが搭載されている側の主面とは反対側の主面（裏面）上において、チップコンデンサを半導体チップに対向させて配置することが好ましい（例えば特許文献１参照）。
【０００４】
また、半導体チップが搭載されるチップ搭載パッケージ（チップ搭載基材）は、その外部端子の形状により、主にＰＧＡ（Pin Grid Array）型とＢＧＡ（Ball Grid Array）型との２種類に大別される。ＰＧＡ型パッケージの場合、外部端子であるピンの長さが一般的なチップコンデンサの高さ（厚さ）よりも長く形成されるのが一般的である。このため、チップ搭載基材の裏面上で半導体チップに対向する位置にチップコンデンサを配置しても、チップコンデンサがピンの電気的な接続を妨げるおそれは殆ど無い。すなわち、ＰＧＡ型パッケージには、チップコンデンサを収納できる空間的余裕がある。しかし、半導体装置のさらなる高速動作に対応するためには、ピン自体やピンが挿入される実装基板のソケット等の寄生インダクタンスを無視することができない。
【０００５】
また、ＢＧＡ型パッケージは、その外部端子の形状からＰＧＡ型パッケージに比べて寄生インダクタンスが大幅に低減されている。ところが、ＢＧＡ型パッケージでは、外部端子であるボールが一般的なチップコンデンサと同程度の高さに形成されるのが一般的である。このため、チップ搭載基材の裏面上の半導体チップに対向する位置にチップコンデンサを配置しても、チップコンデンサとパッケージが実装される実装基材とが干渉し合うので、パッケージを適正な状態で実装基材に実装することができないという不具合が生じる。このような不具合を回避するために、例えば実装基材のチップコンデンサと対向する部分に、チップコンデンサを収納できる大きさの開口部を有する凹部や貫通孔を設ける技術がある。しかし、これらの方法では、実装基材の加工コストが余計に掛かるのに加えて、実装基材の設計自由度が小さくなるという新たな問題が生じる。さらに、チップ搭載基材の内部にキャパシタ等のチップコンデンサを埋め込む技術も研究されてはいるが、いまだ基礎研究レベルでありコストも高い。
【０００６】
このように、電源インダクタンスの低減化および電圧降下対策を図るために、大量生産の実績があり、容易にかつ安価に利用することができるチップコンデンサの使用を試みても、チップ搭載基材に技術面およびコスト面で克服すべき様々な問題が残っている。
【特許文献１】特開２００１−４４３１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体チップおよびその周辺部品が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法を改良することにより、実装性および電気的特性の向上が図られた半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本発明の一態様に係る半導体装置は、基材本体ならびにこの基材本体の一方および他方の両主面上で絶縁層および導電層がそれぞれ少なくとも１層ずつ積層されてなる配線層からなるとともに、一方の前記配線層の表面上に少なくとも１個の外部端子が設けられているチップ搭載基材と、このチップ搭載基材の一方および他方の両主面のうち少なくとも前記外部端子が設けられている側とは反対側の主面上に設けられている少なくとも１個の半導体チップと、前記チップ搭載基材の前記両主面のうち少なくとも前記外部端子が設けられている側の主面上で前記半導体チップに対向して設けられている少なくとも１個の周辺部品と、を具備するとともに、前記外部端子を介して前記チップ搭載基材を他の部材に接続した際の前記基材本体の前記外部端子が設けられている側の前記主面から前記周辺部品の端部までの高さが、前記基材本体の前記外部端子が設けられている側の前記主面から前記外部端子の端部までの高さよりも低くなるように、前記周辺部品と前記基材本体との間の前記配線層が除去されているか、あるいは前記周辺部品と前記基材本体との間の前記配線層の厚さが前記外部端子と前記基材本体との間の前記配線層の厚さよりも薄く設定されているかのいずれかであることを特徴とするものである。
【０００９】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、本発明に係る前記半導体装置のうち少なくとも１種類の前記半導体装置が２層以上に積層されているとともに、隣接する前記各半導体装置同士が前記各外部端子および前記各配線層を介して互いに電気的に接続されており、かつ、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない位置に配置されているとともに、前記半導体チップ、前記周辺部品、および前記外部端子と前記基材本体との間の前記配線層の厚さおよび大きさが、隣接する前記各半導体装置の前記半導体チップ、前記周辺部品、および前記外部端子が互いに干渉し合わない厚さおよび大きさに設定されていることを特徴とするものである。
【発明の効果】
【００１０】
本発明に係る半導体装置は、半導体チップおよびその周辺部品が搭載されるチップ搭載基材の構造、ならびにチップ搭載基材への周辺部品の搭載方法が改良されており、実装性および電気的特性の向上が図られている。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１２】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１および図２を参照しつつ説明する。図１は、本実施形態に係る半導体装置を示す断面図である。図２は、図１に示す半導体装置の外部端子およびチップコンデンサの付近を拡大して示す断面図である。
【００１３】
本実施形態は、高速動作への対応が要求される半導体パッケージに関し、特に表面実装型のＢＧＡ（Ball Grid Array）パッケージの構造において、そのベースとなるビルドアップ基板の層構成の改良を図ったものである。
【００１４】
先ず、図１を参照しつつ、本実施形態に係る半導体装置１の全体の構成について説明する。図１に示すように、本実施形態の半導体装置１は、チップ搭載基材２、半導体チップ３、および周辺部品４などから構成されている。また、半導体装置１においては、複数個の外部端子９を介してチップ搭載基材２を他の部材１３に接続した際の基材本体５の各外部端子９が設けられている側の主面５ｂから周辺部品４の端部までの高さが、基材本体５の各外部端子９が設けられている側の主面５ｂから各外部端子９の端部までの高さよりも低くなるように、周辺部品４と基材本体５との間の配線層６ｂが除去されている。以下、半導体装置１が備える各構成部材について詳しく説明する。
【００１５】
チップ搭載基材２は、半導体装置１のベース（基礎）となる部材である。本実施形態のチップ搭載基材２は、いわゆるビルドアップ基板である。このビルドアップ基板２は、基材本体としてのコア基板（コア層）５および配線層としてのビルドアップ層６から構成されている。コア基板５は、例えばポリイミド等の樹脂を用いて形成されている。コア基板５の内部には、内部導電層としての内部配線１０がコア基板５をその厚さ方向に貫通して複数本設けられている。また、図１において図示は省略するが、コア基板５の一方および他方の両主面５ａ，５ｂ上には、後述する表層部導電層としての表層配線１４が所定のパターンで複数本ずつ設けられている。これらコア基板５の一方の主面５ａ上の各表層配線１４とコア基板５の他方の主面５ｂ上の各表層配線１４とを、互いに所定の通電経路で電気的に接続するように、各内部配線１０は所定のパターンで形成されている。各内部配線１０および各表層配線１４は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）により形成される。
【００１６】
ビルドアップ層６は、コア基板５を間に挟んで、その一方および他方の両主面５ａ，５ｂ上にそれぞれ設けられている。すなわち、ビルドアップ層６は、ビルドアップ基板２の一方および他方の両主面２ａ，２ｂ側にそれぞれ設けられている。本実施形態においては、各ビルドアップ層６ａ，６ｂのうち、ビルドアップ基板２の一方の主面２ａ側に設けられているビルドアップ層６ａは、コア基板５の一方の主面５ａを全面的に覆って設けられている。これに対して、ビルドアップ基板２の他方の主面２ｂ側に設けられているビルドアップ層６ｂは、コア基板５の他方の主面５ｂの中央部を除く領域を覆って設けられている。このような構造からなるビルドアップ層６ｂの形成方法については、後に図２を参照しつつ詳しく説明する。各ビルドアップ層６ａ，６ｂは、絶縁層７および導電層８がそれぞれ複数層ずつ積層されて構成されている。各導電層８は、前述した各内部配線１０や各表層配線１４と同様に、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）により形成される。
【００１７】
各ビルドアップ層６ａ，６ｂのうち、コア基板５の他方の主面５ｂ上に設けられているビルドアップ層６ｂの表面上には、外部端子としてのボール・グリッド・アレイ９が複数個設けられている。すなわち、各ボール・グリッド・アレイ９は、ビルドアップ基板２の他方の主面２ｂ上において、ビルドアップ基板２の中央部を除く領域に配置されている。それとともに、各ボール・グリッド・アレイ９は、ビルドアップ層６ｂに所定のパターンで形成されている各導電層８に、それぞれ所定の通電経路をなすように電気的に接続されている。また、後述するように、本実施形態においては、コア基板５の一方の主面５ａ上に設けられているビルドアップ層６ａの表面上に、半導体チップ３や複数個のチップコンデンサ４が設けられる。それとともに、コア基板５の他方の主面５ｂ上には、複数個のチップコンデンサ４が直接設けられている。図１において詳細な図示は省略するが、各ビルドアップ層６ａ，６ｂの各導電層８は、半導体チップ３および各チップコンデンサ４と各外部端子９とを、コア基板５の各内部配線１０および各表層配線１４を介して所定の通電経路で電気的に接続するように、所定のパターンで形成されている。
【００１８】
なお、以下の説明において、コア基板５の一方の主面５ａを、コア基板５の表側主面（コア基板５の上側主面）と称することとする。それとともに、コア基板５の他方の主面５ｂを、コア基板５の裏側主面（コア基板５の下側主面）と称することとする。これに伴って、コア基板５の表側主面（表面、上面）５ａと同じ側であるビルドアップ基板２の一方の主面２ａを、ビルドアップ基板２の表側主面（ビルドアップ基板２の上側主面）と称することとする。それとともに、コア基板５の裏側主面（裏面、下面）５ｂと同じ側であるビルドアップ基板２の他方の主面２ｂを、ビルドアップ基板２の裏側主面（ビルドアップ基板２の下側主面）と称することとする。さらに、半導体装置１全体についても、ビルドアップ基板２の表側主面２ａおよびコア基板５の表側主面５ａと同じ側の面を、半導体装置１の表面と称することとする。それとともに、半導体装置１全体について、ビルドアップ基板２の裏側主面２ｂおよびコア基板５の裏側主面５ｂと同じ側の面を、半導体装置１の裏面と称することとする。
【００１９】
また、ビルドアップ基板２の表面（上面）２ａ側であるコア基板５の表面（上面）５ａ上に設けられているビルドアップ層６ａを、表面側ビルドアップ層（上面側ビルドアップ層）と称することとする。それとともに、ビルドアップ基板２の裏面（下面）２ｂ側であるコア基板５の裏面（下面）５ｂ上に設けられているビルドアップ層６ｂを、裏面側ビルドアップ層（下面側ビルドアップ層）と称することとする。
【００２０】
また、ビルドアップ基板２の表裏（上下）両主面２ａ，２ｂのうち、各ボール・グリッド・アレイ９が設けられている側とは反対側の主面であるビルドアップ基板２の表面２ａ側には、半導体チップ３が設けられている。半導体チップ３は、ビルドアップ基板２の表面２ａ上において、ビルドアップ基板２の中央部に配置されている。具体的には、半導体チップ３は、表面側ビルドアップ層６ａの表面中央部にフリップチップ接続されて搭載されている。半導体チップ３は、表面側ビルドアップ層６ａに設けられている各導電層８に、複数本の接続端子（電源供給ピン）１１を介して所定の通電経路で電気的に接続されている。それとともに、半導体チップ３は、例えばエポキシ系の樹脂等からなる接着材１２を用いて表面側ビルドアップ層６ａの表面中央部に固定される。以下の説明において、ビルドアップ基板２の半導体チップ３が搭載される領域を、チップ搭載領域１７と称することとする。
【００２１】
さらに、ビルドアップ基板２の表裏両主面２ａ，２ｂ上には、周辺部品としてのチップコンデンサ（チップキャパシタ、デカップリングキャパシタ）４がそれぞれ複数個ずつ設けられている。ビルドアップ基板２の表面２ａ側においては、各チップコンデンサ４は、半導体チップ３の周囲に配置されて表面側ビルドアップ層６ａの表面中央部に搭載されている。そして、ビルドアップ基板２の表面２ａ側に設けられている各チップコンデンサ４は、表面側ビルドアップ層６ａに設けられている各導電層８に電気的に接続されている。これに対して、ビルドアップ基板２の裏面２ｂ側においては、各チップコンデンサ４は、半導体チップ３に対向して配置されてコア基板５の裏面５ｂの中央部に搭載されている。
【００２２】
前述したように、本実施形態においては、ビルドアップ基板２の裏面２ｂ側においては、ビルドアップ層６ｂはコア基板５の他方の主面５ｂの中央部を除く領域を覆って設けられている。すなわち、裏面側ビルドアップ層６ｂは、半導体チップ３（チップ搭載領域１７）に対向する領域には設けられていない。したがって、ビルドアップ基板２の裏面２ｂ側においては、チップ搭載領域１７に対向する領域であるコア基板５の裏面５ｂの中央部に、各チップコンデンサ４がビルドアップ層６ｂを介さずに直接搭載されている。ビルドアップ基板２の裏面２ｂ側に設けられている各チップコンデンサ４は、コア基板５の裏面５ｂ上に設けられている各表層配線１４に直接電気的に接続されている。
【００２３】
以下の説明において、ビルドアップ基板２の各チップコンデンサ４が搭載される領域を、チップコンデンサ搭載領域（周辺部品搭載領域）１８と称することとする。より具体的には、ビルドアップ基板２の表面２ａ側のチップコンデンサ搭載領域１８を表面側チップコンデンサ搭載領域１８ａと称し、ビルドアップ基板２の裏面２ｂ側のチップコンデンサ搭載領域１８を裏面側チップコンデンサ搭載領域１８ｂと称することとする。また、言うまでもないが、各チップコンデンサ４と各ボール・グリッド・アレイ９とは、ビルドアップ基板２の裏面２ｂ側において互いに排他的に設けられている。そして、このような構成からなる半導体装置１は、例えば実装基板１３などの他の部材に各ボール・グリッド・アレイ９を介して電気的に接続されて実装される。
【００２４】
次に、図２を参照しつつ、ビルドアップ基板２の裏面２ｂ側の構成について詳しく説明する。
【００２５】
図２に示すように、コア基板５の内部には、前述したように内部配線１０が所定のパターンで複数本形成されている。各内部配線１０は、例えばめっき法などにより、コア基板５をその厚さ方向に沿って貫通して形成された貫通孔１９の内壁を銅（Ｃｕ）やアルミニウム（Ａｌ）により覆うことにより筒形状に形成される。そして、筒形状に形成された各内部配線１０の内側には、絶縁性の樹脂１５が充填される。また、コア基板５の裏面５ｂ上には、前述したように表層配線１４が所定のパターンで複数本形成されている。各表層配線１４も、各内部配線１０と同様に、例えばめっき法などにより、コア基板５の裏面５ｂ上の各内部配線１０の端部が露出している領域を銅（Ｃｕ）やアルミニウム（Ａｌ）により覆うことにより形成される。このように、コア基板５は、絶縁性材料により形成されている部分と導電材料により形成されている部分とからなる、一種の２層構造に形成されている。各表層配線１４のうち、裏面側チップコンデンサ搭載領域１８ｂに形成された表層配線１４ａは、いわゆるチップコンデンサ搭載パッド（周辺部品取り付け用パッド）となる。ビルドアップ基板２の裏面２ｂ側に搭載される各チップコンデンサ４は、それら各チップコンデンサ搭載パッド１４ａに裏面側ビルドアップ層６ｂを介すことなく直接電気的に接続される。
【００２６】
また、前述したように、裏面側ビルドアップ層６ｂは、絶縁層７および導電層８がそれぞれ複数層ずつ積層された多層構造に形成されている。本実施形態においては、裏面側ビルドアップ層６ｂは、その土台（下地、基礎）となるコア基板５の裏面５ｂ上に絶縁層７および導電層８がそれぞれ３層ずつ積層された３層構造に形成されている。以下、裏面側ビルドアップ層６ｂの形成方法について簡潔に説明する。
【００２７】
先ず、コア基板５の裏面５ｂを全面的に覆って、１層目の絶縁層７を設ける。続けて、各表層配線１４のうち各ボール・グリッド・アレイ９に電気的に接続される各表層配線１４ｂの表面を露出するように、エッチング処理により１層目の絶縁層７をその厚さ方向に貫通して複数個の貫通孔（ヴィアホール、コンタクトホール）２０を形成する。続けて、例えばめっき法などにより、露出された各表層配線１４ｂの表面、各ヴィアホール２０の内壁、および１層目の絶縁層７の表面を覆って、薄膜形状の１層目の導電層８を複数箇所に所定のパターンで形成する。続けて、同じくめっき法などにより、薄膜形状の各導電層８により覆われた各ヴィアホール２０内に導電材料を埋め込んで複数個のプラグ（ヴィアプラグ、コンタクトプラグ）１６を形成する。
【００２８】
以後、このような工程を２回繰り返す。ただし、２層目の各ヴィアホール２０は、１層目の各導電層８の表面を露出するように形成する。同様に、３層目の各ヴィアホール２０は、２層目の各導電層８の表面を露出するように形成する。このような工程を経ることにより、絶縁層７および各導電層８がそれぞれ３層ずつ積層されているとともに、各ボール・グリッド・アレイ９とこれらに電気的に接続される各表層配線１４ｂとをそれぞれ所定の通電経路で電気的に接続する各導電層８が所定のパターンで形成された、３層構造からなる裏面側ビルドアップ層６ｂが形成される。各導電層８および各ヴィアプラグ１６は、各内部配線１０や各表層配線１４と同様に、銅（Ｃｕ）やアルミニウム（Ａｌ）により形成される。裏面側ビルドアップ層６ｂが形成された後、３層目（最上層）の各導電層８の表面上に、各ボール・グリッド・アレイ（半田ボール）９を電気的に接続して設ける。
【００２９】
また、図１に示すように、本実施形態においては、表面側ビルドアップ層６ａも、前述した裏面側ビルドアップ層６ｂの形成方法と同様の工程により３層構造に形成される。表面側ビルドアップ層６ａが形成された後、３層目（最上層）の各導電層８の表面上に、半導体チップ３およびチップコンデンサ４をそれぞれ電気的に接続して設ける。このように、本実施形態の半導体装置１は、ＢＧＡ（Ball Grid Array）型のチップ搭載基板（ビルドアップ基板）２の表面２ａ上に半導体チップ３がフリップチップ接続法により実装された、いわゆる表面実装型のフリップチップＢＧＡパッケージである。
【００３０】
なお、前述したように、本実施形態の半導体装置１においては、ビルドアップ基板２の裏面２ｂ側の半導体チップ３（チップ搭載領域１７）に対向する領域には、裏面側ビルドアップ層６ｂが設けられていない。すなわち、裏面側チップコンデンサ搭載領域１８ｂ上には、裏面側ビルドアップ層６ｂが設けられていない。このような構造からなる裏面側ビルドアップ層６ｂは、図示は省略するが、次に述べる方法により容易に形成される。
【００３１】
例えば、前述した工程においては、１層目の絶縁層７を形成した後、１層目の各ヴィアホール２０を形成するのに先立って、１層目の絶縁層７の表面のうち１層目の各ヴィアホール２０を形成する領域を除く領域を覆ってマスクを設ける。この際、１層目の各ヴィアホール２０を形成する領域の絶縁層７の表面のみならず、裏面側チップコンデンサ搭載領域１８ｂ上の絶縁層７の表面にも、マスクを設けないこととする。この後、裏面側チップコンデンサ搭載領域１８ｂ上に設けられている１層目の絶縁層７を、ドライエッチング法やウェットエッチング法などにより除去する。これにより、１層目の各ヴィアホール２０が形成される際に、併せて裏面側チップコンデンサ搭載領域１８ｂ上に設けられている１層目の絶縁層７が除去される。すなわち、コア基板５の裏面５ｂが露出させる。続けて、コア基板５の裏面５ｂ上に残っている１層目の絶縁層７の表面を覆っているマスクを除去する。
【００３２】
以後、このような工程を、２層目および３層目の各ヴィアホール２０を形成する際にも同様に行う。これにより、図１に示すように、ビルドアップ基板２の裏面２ｂ上において、その中央部に設定されている裏面側チップコンデンサ搭載領域１８ｂを除く領域にのみ裏面側ビルドアップ層６ｂが設けられる。このような工程によれば、１層目〜３層目の各絶縁層７の中央部は、１層目〜３層目の各ヴィアホール２０を形成する際に併せて除去される。すなわち、本実施形態の裏面側ビルドアップ層６ｂは、その形成に係る工程数を増やすこと無く、ビルドアップ基板２の表面２ａを全面的に覆って設けられる一般的な構造からなる表面側ビルドアップ層６ａを形成する工程と同じ工程数で形成される。
【００３３】
次に、図２を参照しつつ、コア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さと、コア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さとの関係について説明する。
【００３４】
前述したように、裏面側チップコンデンサ搭載領域１８ｂ上においては裏面側ビルドアップ層６ｂが除去されており、各チップコンデンサ４とコア基板５との間には裏面側ビルドアップ層６ｂが存在しない。すなわち、裏面側チップコンデンサ搭載領域１８ｂ上に設けられる各チップコンデンサ４は、裏面側ビルドアップ層６ｂを介さずにコア基板５の裏面５ｂ上に設けられている各チップコンデンサ搭載パッド１４ａに直接電気的に接続されて取り付けられる。また、本実施形態においては、各チップコンデンサ４として、一般に市場に流通している汎用のチップコンデンサを用いることとする。このような汎用のチップコンデンサ４は、その高さが通常は約３００μｍに設定されている。したがって、図２中実線矢印Ａで示すコア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さは約３００μｍとなっている。
【００３５】
また、本実施形態においては、図２中実線矢印Ｂで示すコア基板５の裏面５ｂから裏面側ビルドアップ層６ｂの表面までの高さ（厚さ）が約１２０μｍになるように、３層構造の裏面側ビルドアップ層６ｂを形成する。それとともに、裏面側ビルドアップ層６ｂの表面上に取り付ける各ボール・グリッド・アレイ９は、一般に市場に流通している汎用のＢＧＡパッケージに用いられる大きさに形成することとする。このような汎用のボール・グリッド・アレイ９は、その高さが通常は約６００μｍに設定されている。したがって、図２中実線矢印Ｃで示す裏面側ビルドアップ層６ｂの表面から各ボール・グリッド・アレイ９の端部までの高さは約６００μｍとなっている。この結果、半導体装置１が実装基板１３等の他の部材に接続されていない状態では、コア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さは約７２０μｍとなっている。また、前述したように、図２中実線矢印Ａで示すコア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さは約３００μｍに設定されている。したがって、図２中実線矢印Ｄで示す、半導体装置１が単体の状態におけるコア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さと、コア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さとの差は、約４２０μｍとなっている。
【００３６】
ここで、図１に示すように、各ボール・グリッド・アレイ９を介して、半導体装置１を実装基板１３に実装する。一般的なＢＧＡパッケージにおいては、ＢＧＡパッケージを他の部材に実装した後のボール・グリッド・アレイの高さは、ＢＧＡパッケージを他の部材に実装する前のボール・グリッド・アレイの高さに比べて、通常約２／３の高さになる。本実施形態においても、このような一般的な接続状態となるように半導体装置１を実装基板１３に実装する。
【００３７】
半導体装置１を実装基板１３に実装すると、各ボール・グリッド・アレイ９はその高さ方向に沿って潰されて、図２中実線で示す実装前の形状から図２中破線で示す形状に変形する。すると、図２中実線矢印Ｅで示す実装後の各ボール・グリッド・アレイ９の高さは、図２中実線矢印Ｃで示す実装後の各ボール・グリッド・アレイ９の高さである約６００μｍに対して、その約２／３の高さである約４００μｍになる。この結果、半導体装置１が各ボール・グリッド・アレイ９を介して実装基板１３に実装された状態では、コア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さは約５２０μｍとなる。すなわち、半導体装置１を実装基板１３に実装した後のコア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さは、半導体装置１を実装基板１３に実装する前のコア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さに比べて、約２００μｍ低くなっている。
【００３８】
前述したように、図２中実線矢印Ｄで示す、半導体装置１が単体の状態におけるコア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さと、コア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さとの差は、約４２０μｍである。したがって、半導体装置１が実装基板１３に実装されて各ボール・グリッド・アレイ９が潰れても、図２中実線矢印Ｆで示す、コア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さと、コア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さとの差は、まだ約２２０μｍもある。すなわち、各ボール・グリッド・アレイ９を介して半導体装置１を実装基板１３に実装しても、裏面側チップコンデンサ搭載領域１８ｂ上に設けられている各チップコンデンサ４と実装基板１３との間には、約２２０μｍの隙間（空間的余裕）が確保されている。この結果、各ボール・グリッド・アレイ９を介して半導体装置１を実装基板１３に実装しても、各チップコンデンサ４と実装基板１３とが互いに干渉し合うおそれは全く無い。
【００３９】
また、実際の製品としての半導体装置（ＢＧＡパッケージ）１や実装基板１３には、反りなどの変形がある。それとともに、各ボール・グリッド・アレイ９同士の間には、高さのばらつきが存在する。これらの結果、図２中実線矢印Ｆで示す、半導体装置１を実装基板１３に実装した後のコア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さと、コア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さとの差は、約２２０μｍよりも小さくなる。しかし、実際の製品における半導体装置１や実装基板１３の反りや、各ボール・グリッド・アレイ９同士の高さのばらつきは、通常は約２００μｍ以下に抑えられている。したがって、実際の製品における半導体装置１と実装基板１３との間には、半導体装置１が備える各種構成部品間の高さの差に起因する干渉が発生するおそれは殆ど無い。
【００４０】
次に、図３〜図５を参照しつつ、本実施形態の半導体装置１に対する比較例について説明する。図３〜図５は、それぞれ本実施形態に係る半導体装置１に対する第１〜第３の比較例としての従来技術に係る半導体装置を示す断面図である。
【００４１】
先ず、図３に示す第１の比較例としての半導体装置２０１は、前述したＢＧＡ型の半導体パッケージである本実施形態の半導体装置１と異なり、いわゆるＰＧＡ（Pin Grid Array）型の半導体パッケージである。すなわち、この半導体装置２０１では、複数個の外部端子が前述したボール・グリッド・アレイ９ではなく、細い棒形状のピン２０２により構成されている。それとともに、半導体装置２０１は、半導体装置１と異なり、ビルドアップ基板２０３が備えている表面側（上面側）および裏面側（下面側）の両ビルドアップ層２０４ａ，２０４ｂが、コア基板（コア層）２０５の表裏（上下）両主面２０５ａ，２０５ｂを全面的に覆って設けられている。
【００４２】
また、半導体装置２０１では、半導体装置１と同様に、半導体チップ２０６が、ビルドアップ基板２０３の表面（上面）２０３ａ側において表面側ビルドアップ層２０４ａの表面中央部に配置されて搭載されている。それとともに、ビルドアップ基板２０３の表面２０３ａ側においては、複数個のチップコンデンサ２０７が半導体チップ２０６の周囲に配置されて表面側ビルドアップ層２０４ａの表面上に搭載されている。また、ビルドアップ基板２０３の裏面（下面）２０３ｂ側においては、複数個のチップコンデンサ２０７が半導体チップ２０６に対向して配置されて、ビルドアップ基板２０３の裏面２０３ｂの中央部に搭載されている。ただし、半導体装置１と異なり、半導体装置２０１では、ビルドアップ基板２０３の裏面２０３ｂ側に設けられる各チップコンデンサ２０７は、コア基板２０５の裏面２０５ｂ上ではなく、裏面側ビルドアップ層２０４ｂの表面上に搭載されている。
【００４３】
このような構造からなるＰＧＡ型半導体パッケージ２０１は、図示しない実装基板に装着されたソケットに各ピン２０２を差し込むことによりパッケージ２０１を実装基板に固定する、いわゆるピン挿入型のパッケージである。ＰＧＡ型半導体パッケージ２０１の場合、通常、各ピン２０２の長さは一般的なチップコンデンサの高さ（厚さ）よりも長く形成されている。このため、ビルドアップ基板２０３の裏面２０３ｂ上で半導体チップ２０６に対向する位置に各チップコンデンサ２０７を配置しても、各チップコンデンサ２０７が各ピン２０２の電気的な接続を妨げるおそれは殆ど無い。すなわち、ＰＧＡ型半導体パッケージ２０１の実装側（挿入側）の主面であるビルドアップ基板２０３の裏面２０３ｂの中央部には、各チップコンデンサ２０７を収納できる空間的余裕がある。しかし、現在から将来に向けて、半導体装置のさらなる高速動作に対応するためには、各ピン２０２自体の寄生インダクタンスや、各ピン２０２が挿入される実装基板のソケット等の寄生インダクタンスが無視し得なくなっている。すなわち、ＰＧＡ型半導体パッケージ２０１では、今後飛躍的な高速化を望むことは実質的に殆ど不可能である。
【００４４】
次に、図４に示す第２の比較例としての半導体装置３０１は、前述した本実施形態の半導体装置１と同様に、いわゆるＢＧＡ型の半導体パッケージである。すなわち、この半導体装置３０１においても、複数個の外部端子がボール・グリッド・アレイ３０２により構成されている。ただし、半導体装置３０１では、半導体装置１と異なり、ビルドアップ基板３０３が備えている表面側（上面側）および裏面側（下面側）の両ビルドアップ層３０４ａ，３０４ｂが、コア基板（コア層）３０５の表裏（上下）両主面３０５ａ，３０５ｂをそれぞれ全面的に覆って設けられている。
【００４５】
また、半導体装置３０１では、半導体装置１と同様に、半導体チップ３０６が、ビルドアップ基板３０３の表面（上面）３０３ａ側において表面側ビルドアップ層３０４ａの表面中央部に配置されて搭載されている。それとともに、ビルドアップ基板３０３の表面３０３ａ側においては、複数個のチップコンデンサ３０７が半導体チップ３０６の周囲に配置されて表面側ビルドアップ層３０４ａの表面上に搭載されている。ただし、半導体装置１と異なり、半導体装置３０１では、ビルドアップ基板３０３の裏面（下面）３０３ｂ側においては、裏面側ビルドアップ層３０４ｂの表面を略全面的に覆って複数個のボール・グリッド・アレイ３０２が設けられている。このため、ビルドアップ基板２０３の裏面（下面）２０３ｂ側には、チップコンデンサ３０７は１個も設けられていない。
【００４６】
このような構造からなるＢＧＡ型半導体パッケージ３０１は、各ボール・グリッド・アレイ３０２の寄生インダクタンスが、前述したＰＧＡ型半導体パッケージ２０１の各ピン２０２の寄生インダクタンスに比べて大幅に低減されている。また、一般的なＢＧＡ型半導体パッケージにおいては、図示しない実装基板から各ボール・グリッド・アレイおよびビルドアップ基板を経て、半導体チップに電力が供給される。ＢＧＡ型半導体パッケージ３０１においては、ビルドアップ基板３０３の裏面２０３ｂの周縁部のみならず、ビルドアップ基板３０３の裏面２０３ｂの中央部にも各ボール・グリッド・アレイ３０２が配置されている。これにより、図示しない実装基板から各ボール・グリッド・アレイ３０２およびビルドアップ基板３０３を経て半導体チップ３０６に到る電源経路が、本実施形態に係る半導体装置１の電源経路よりも短くなっている。したがって、電気的特性という観点においては、ＢＧＡ型半導体パッケージ３０１は、半導体装置１よりも高い特性を期待することができる。
【００４７】
ところが、ＢＧＡ型半導体パッケージ３０１では、図４に示す構造から明らかなように、ビルドアップ基板３０３の上面３０３ａ（パッケージ３０１の上面）にしかチップコンデンサ３０７を搭載することができない。このため、ＢＧＡ型半導体パッケージ３０１では、チップコンデンサ（デカップリングキャパシタ）３０７を半導体チップ３０６とともに用いることにより得られる、いわゆるデカップリング効果を、半導体装置１と同程度に期待することは実質的に殆ど不可能である。具体的には、ＢＧＡ型半導体パッケージ３０１では、パッケージ３０１全体の電源ノイズや電源インダクタンスを半導体装置１と同程度に低減させたり、あるいは電圧降下などの電圧変動を半導体装置１と同程度に抑制したりすることは実質的に殆ど不可能である。すなわち、ＢＧＡ型半導体パッケージ３０１では、その電気的特性を半導体装置１と同程度に向上させることは実質的に殆ど不可能である。
【００４８】
次に、図５に示す第３の比較例としての半導体装置４０１も、前述した本実施形態の半導体装置１と同様に、いわゆるＢＧＡ型の半導体パッケージである。すなわち、この半導体装置４０１においても、複数個の外部端子がボール・グリッド・アレイ４０２により構成されている。ただし、半導体装置４０１では、半導体装置１と異なり、ビルドアップ基板４０３が備えている表面側（上面側）および裏面側（下面側）の両ビルドアップ層４０４ａ，４０４ｂが、コア基板（コア層）４０５の表裏（上下）両主面４０５ａ，４０５ｂをそれぞれ全面的に覆って設けられている。
【００４９】
また、半導体装置４０１では、半導体装置１と同様に、半導体チップ４０６が、ビルドアップ基板４０３の表面（上面）４０３ａ側において表面側ビルドアップ層４０４ａの表面中央部に配置されて搭載されている。それとともに、ビルドアップ基板４０３の表面４０３ａ側においては、複数個のチップコンデンサ４０７が半導体チップ４０６の周囲に配置されて表面側ビルドアップ層４０４ａの表面上に搭載されている。また、ビルドアップ基板４０３の裏面（下面）４０３ｂ側においては、複数個のチップコンデンサ４０７が半導体チップ４０６に対向して配置されて、ビルドアップ基板４０３の裏面４０３ｂの中央部に搭載されている。すなわち、この第３の比較例としての半導体装置４０１は、前述した第２の比較例としての半導体装置３０１において、ビルドアップ基板３０３の裏面３０３ｂ側における半導体チップ３０６と対向する領域（半導体チップ３０６の下方の領域）に設けられている各ボール・グリッド・アレイ３０２を除去するとともに、その領域上に複数個のチップコンデンサ４０７を搭載した構造となっている。ただし、半導体装置１と異なり、半導体装置４０１では、ビルドアップ基板４０３の裏面４０３ｂ側に設けられる各チップコンデンサ４０７は、コア基板４０５の裏面４０５ｂ上ではなく、裏面側ビルドアップ層４０４ｂの表面上に搭載されている。
【００５０】
このような構造からなるＢＧＡ型半導体パッケージ４０１においては、本実施形態に係る半導体装置１における半導体チップ３および各チップコンデンサ４のそれぞれの配置状態と同様の配置状態で、ビルドアップ基板４０３の表面４０３ａおよび裏面４０３ｂ（表面側および裏面側の両ビルドアップ層４０４ａ，４０４ｂ）への半導体チップ４０６および各チップコンデンサ４０７の表面実装が実現されている。これにより、ＢＧＡ型半導体パッケージ４０１においては、信号配線長の低減化およびチップコンデンサ４０７を搭載することによる電源の低インダクタンス化の両効果を、半導体装置１と同様に得ることができる。
【００５１】
ところが、半導体装置１と異なり、半導体パッケージ４０１においては、前述したように裏面側ビルドアップ層４０４ｂがコア基板４０５の裏面４０５ｂを全面的に覆って設けられている。そして、半導体パッケージ４０１では、ビルドアップ基板４０３の裏面４０３ｂ側に設けられる各チップコンデンサ４０７は、コア基板４０５の裏面４０５ｂ上ではなく、裏面側ビルドアップ層４０４ｂの表面上に搭載される。このような構造では、例えば次に述べるように、各ボール・グリッド・アレイ４０２を介して半導体パッケージ４０１を実装基板４０８に実装する際に、ビルドアップ基板４０３の裏面４０３ｂ側に設けられている各チップコンデンサ４０７と実装基板４０８との間の空間が不足する。
【００５２】
具体的には、通常、各ボール・グリッド・アレイ４０２同士の間隔（ピッチ）を約１ｍｍに設定した場合、各ボール・グリッド・アレイ４０２は、それらの高さが半導体パッケージ４０１を実装基板４０８に実装した後に約０．４ｍｍとなる大きさに形成される。ところが、一般的なチップコンデンサ４０７は、最も薄いものでも約０．３ｍｍの厚さ（高さ）がある。また、前述した構成からなる半導体パッケージ４０１においては、その反りや各ボール・グリッド・アレイ４０２同士の高さのばらつきなどを考慮した、半導体パッケージ４０１を実装基板４０８に実装するための総合的なマージンであるコプラナリティを、約０．２ｍｍみておく必要がある。すると、半導体パッケージ４０１を実装基板４０８に実装して潰れた後の各ボール・グリッド・アレイ４０２の高さは、チップコンデンサ４０７の高さと半導体パッケージ４０１のコプラナリティとを足し合わせた高さより約０．１ｍｍ不足する。実際には、前述した構成からなる半導体パッケージ４０１を実装基板４０８に実装しようとすると、通常は実装の際に各ボール・グリッド・アレイ４０２が潰れて、各チップコンデンサ４０７の高さが実装後の各ボール・グリッド・アレイ４０２の高さよりも高くなる。すると、ビルドアップ基板４０３の裏面４０３ｂ側に設けられている各チップコンデンサ４０７が実装基板４０８の半導体パッケージ４０１側の主面につかえて、半導体パッケージ４０１を適正な状態で実装基板４０８に実装することができなくなるという不具合が生じる。
【００５３】
このような不具合を回避するために、例えば図５中一点鎖線で示す実装基板４０８の各チップコンデンサ４０７と対向する部分をその厚さ方向に貫通して、各チップコンデンサ４０７を収納できる大きさの開口部を有する貫通孔４０９を実装基板４０８に設ける技術がある。このような技術によれば、たとえ実装後の各チップコンデンサ４０７の端部が実装基板４０８の半導体パッケージ４０１側の主面よりも下側に突出しても、各チップコンデンサ４０７と実装基板４０８とが互いに干渉し合って半導体パッケージ４０１を実装基板４０８に実装することができなくなるという不具合は生じない。なお、この技術においては、貫通孔４０９の代わりに、いわゆるザグリ加工により単なる溝や凹部などの非貫通孔を実装基板４０８の各チップコンデンサ４０７と対向する部分に設けても構わない。すなわち、実装基板４０８の各チップコンデンサ４０７と対向する部分に、各チップコンデンサ４０７を収納できる大きさの開口部を有する、いわゆる逃げ部４０９が設けられていれば良い。しかし、このような方法では、実装基板４０８の加工コストが余計に掛かるので、コストアップが避けられない。それに加えて、実装基板４０８の設計自由度が小さくなるという新たな問題が生じる。
【００５４】
さらに、図示は省略するが、ビルドアップ基板の内部にチップコンデンサ等の周辺部品を埋め込む技術も研究されてはいるが、いまだ基礎研究レベルでありコストも高い。このように、本実施形態に対する第１〜第３の比較例としての各半導体パッケージ２０１，３０１，４０１に代表される従来技術に係る半導体装置には、構造および電気的特性の両面において様々な問題が残されている。これに対して、本実施形態に係る半導体装置１は、前述したように、従来技術に係る半導体装置が有する構造および電気的特性の両面における様々な問題がすべて克服されている。
【００５５】
以上説明したように、この第１実施形態に係る半導体装置１は、半導体チップ３およびその周辺部品４が搭載されるチップ搭載基材２の構造、ならびにチップ搭載基材２への周辺部品４の搭載方法が改良されており、実装性および電気的特性がともに向上されている。
【００５６】
具体的には、本実施形態の半導体装置（半導体パッケージ）１では、これが備えるビルドアップ基板２の裏面２ｂ上において、その中央部に設定されている裏面側チップコンデンサ搭載領域１８ｂ上から裏面側ビルドアップ層６ｂを除去する。裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂは、その他の領域上の裏面側ビルドアップ層６ｂにヴィアホール２０を形成する工程において併せて除去される。したがって、裏面側チップコンデンサ搭載領域１８ｂ上から裏面側ビルドアップ層６ｂを除去するために、余計な加工工程が増えるおそれは殆ど無い。そして、複数個のチップコンデンサ（デカップリングキャパシタ）４を、裏面側ビルドアップ層６ｂを介さずにビルドアップ基板２のコア基板（コア層）５に直接実装する。すなわち、各チップコンデンサ４は、それらの高さを各ボール・グリッド・アレイ９の高さよりも低い位置に設定されて半導体装置１の実装側（接続側）の主面上に設けられる。
【００５７】
このような方法によれば、ボール・グリッド・アレイ９の高さとチップコンデンサ４の高さとの大小関係に制約されることなく、ビルドアップ基板２の裏面２ｂ側において複数個のチップコンデンサ４を半導体チップ３に対向させて、パッケージ１の下面（裏面）中央部に搭載することができる。すなわち、ビルドアップ基板２の裏面２ｂ上に不要なビルドアップ層６ｂを設けることなく、ビルドアップ基板２を間に挟んで半導体チップ３の直下に複数個のチップコンデンサ４を配置することができる。この結果、半導体チップ３が備える各電源供給ピン１１と各チップコンデンサ４との間の配線長を大幅に短縮して、インダクタンス増加などの電気的特性の劣化（性能劣化）が生じるおそれを殆どなくすことができる。また、各チップコンデンサ４を、各ボール・グリッド・アレイ９よりも低い位置に設けることができるので、半導体装置１の実装性を損うおそれが殆ど無いとともに、半導体装置１のコンパクト化および省スペース化を図ることができる。さらに、余計な工程を増やすことなく半導体装置１を製造することができるので、余計な加工コストが掛かるおそれも殆ど無い。
【００５８】
このように、本実施形態の半導体装置１は、電源インダクタンスや電源ノイズが十分に低減されているとともに、電圧降下などの電圧変動が十分に抑制されている。したがって、半導体装置１は、より高い動作周波数に対応することができるだけではなく、より低い駆動電圧（電源電圧）に対応することができる。すなわち、半導体装置１は、高速化および省電力化が図られている。また、半導体装置１は、その実装性が向上されているとともにコンパクト化および省スペース化されているので、汎用性が向上されている。さらに、半導体装置１は、これを製造するための特別な製造工程が不要であるとともに、大量生産の実績があり容易かつ安価に入手できる汎用のチップコンデンサ４を利用するので、不要なコストアップを排除して効率よく容易かつ安価に製造することができる。したがって、本実施形態の半導体装置１は、その電気的特性、性能、信頼性、実装性、汎用性、生産効率、および歩留まりが併せて向上されているとともに、低コストで製造することができ、かつ、省エネルギー化されている。
【００５９】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図６を参照しつつ説明する。図６は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００６０】
図６に示すように、本実施形態に係る半導体装置２１は、前述した第１実施形態の半導体装置１において、さらに表面側ビルドアップ層６ａの一部も除去された構成となっている。以下、具体的に説明する。
【００６１】
図６に示すように、半導体装置２１では、裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂのみならず、チップ搭載領域１７および表面側チップコンデンサ搭載領域１８ａの両領域上の表面側ビルドアップ層６ａも除去されている。そして、半導体チップ３および複数個のチップコンデンサ４が、表面側ビルドアップ層６ａを介さずにコア基板５の表面５ａに直接実装されている。図示は省略するが、半導体チップ３および各チップコンデンサ４は、コア基板５の表面５ａに設けられている表層配線に直接電気的に接続されてコア基板５の表面５ａに実装されている。なお、チップ搭載領域１７および表面側チップコンデンサ搭載領域１８ａの両領域上の表面側ビルドアップ層６ａも、前述した裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂを除去するのと同様の工程により除去されるので、余計な工程が増えるおそれは殆ど無いとともに、余計な加工コストが掛かるおそれも殆ど無い。
【００６２】
従来、表面側ビルドアップ層６ａは、半導体チップ３をコア層５の内部配線１０に接続するための微細な配線（導電層８）を、コア層５から引き出すために考案されたものである。しかし、近年では、コア層５の内部配線１０も微細化が進んでおり、半導体チップ３を前述したように表面側ビルドアップ層６ａを介さずにコア基板５の表面５ａに直接実装する構造も十分に可能となっている。
【００６３】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、半導体チップ３および各チップコンデンサ４を、表面側ビルドアップ層６ａを介さずにコア基板５の表面５ａに直接実装することにより、半導体チップ３が備える各電源供給ピン１１と表面側チップコンデンサ搭載領域１８ａおよび裏面側チップコンデンサ搭載領域１８ｂの両領域上に設けられる各チップコンデンサ４との間の配線長をより大幅に短縮することができる。これにより、本実施形態の半導体装置２１は、その電気的特性がより向上されている。また、半導体装置２１は、半導体チップ３および各チップコンデンサ４が、ビルドアップ基板２の表面２ａ上においてより低い位置に設けられているので、よりコンパクト化および省スペース化されている。すなわち、半導体装置２１は、その電気的特性のみならず、実装製および汎用性も併せてより向上されている。
【００６４】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図７および図８を参照しつつ説明する。図７および図８は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００６５】
図７および図８に示すように、本実施形態に係る各半導体装置３１，４１は、それぞれ前述した第１および第２の各実施形態の各半導体装置１，２１において、ビルドアップ基板２の表面２ａ上に複数個の半導体チップ３が搭載された構成となっている。以下、具体的に説明する。
【００６６】
先ず、図７に示す半導体装置３１は、図１に示す第１実施形態の半導体装置１において、表面側ビルドアップ層６ａの表面上中央部に半導体チップ３が２個搭載された構成となっている。それとともに、半導体装置３１は、３個のチップコンデンサ４が各半導体チップ３の周囲に配置されて表面側ビルドアップ層６ａの表面上に搭載された構成となっている。また、半導体装置３１では、ビルドアップ基板２の裏面２ｂ側において、複数個のチップコンデンサ４が各半導体チップ３に対向する位置に配置されてコア基板５の裏面５ｂ上に直接搭載されている。
【００６７】
このように、半導体装置３１は、第１実施形態の半導体装置１に比べてチップ搭載領域１７が広げられているとともに、第１実施形態の半導体装置１よりも多くのチップコンデンサ４が各半導体チップ３に対向して設けられている。したがって、半導体装置３１は、チップ搭載領域１７に対向して設定される裏面側チップコンデンサ搭載領域１８ｂが、第１実施形態の半導体装置１に比べて広げられている。この結果、当然のことながら、半導体装置３１は、ビルドアップ基板２の裏面２ｂ上に残される裏面側ビルドアップ層６ｂが第１実施形態の半導体装置１に比べて少なくなっている。具体的には、半導体装置３１では、裏面側ビルドアップ層６ｂはビルドアップ基板２の周縁部にのみ残されている。ひいては、半導体装置３１では、各ボール・グリッド・アレイ９も第１実施形態の半導体装置１に比べて個数を減らされてビルドアップ基板２の周縁部にのみ設けられている。
【００６８】
次に、図８に示す半導体装置４１は、図６に示す第２実施形態の半導体装置２１において、コア基板５の表面５ａの中央部に半導体チップ３が２個直接搭載された構成となっている。それとともに、半導体装置４１は、３個のチップコンデンサ４が各半導体チップ３の周囲に配置されてコア基板５の表面５ａ上に直接搭載された構成となっている。したがって、半導体装置４１は、第２実施形態の半導体装置２１に比べてチップ搭載領域１７および表面側チップコンデンサ搭載領域１８ａが広げられている。また、半導体装置４１では、ビルドアップ基板２の裏面２ｂ側において、複数個のチップコンデンサ４が各半導体チップ３に対向する位置に配置されてコア基板５の裏面５ｂ上に直接搭載されている。すなわち、半導体装置４１では、第２実施形態の半導体装置２１よりも多くのチップコンデンサ４が各半導体チップ３に対向して設けられている。
【００６９】
このように、半導体装置４１は、第２実施形態の半導体装置２１に比べてチップ搭載領域１７および表面側チップコンデンサ搭載領域１８ａが広げられている。このため、半導体装置４１は、ビルドアップ基板２の表面２ａ上に残される表面側ビルドアップ層６ａが第２実施形態の半導体装置２１に比べて少なくなっている。それとともに、半導体装置４１は、第２実施形態の半導体装置２１よりも多くのチップコンデンサ４が各半導体チップ３に対向して設けられている。このため、半導体装置４１は、チップ搭載領域１７に対向して設定される裏面側チップコンデンサ搭載領域１８ｂが、第２実施形態の半導体装置２１に比べて広げられている。この結果、当然のことながら、半導体装置４１は、表面側ビルドアップ層６ａのみならず、ビルドアップ基板２の裏面２ｂ上に残される裏面側ビルドアップ層６ｂも第２実施形態の半導体装置２１に比べて少なくなっている。具体的には、半導体装置４１では、表面側ビルドアップ層６ａおよび裏面側ビルドアップ層６ｂは、ビルドアップ基板２の周縁部にのみ残されている。ひいては、半導体装置４１では、各ボール・グリッド・アレイ９も第２実施形態の半導体装置２１に比べて個数を減らされてビルドアップ基板２の周縁部にのみ設けられている。
【００７０】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態に係る各半導体装置３１，４１は、ビルドアップ基板２の表面２ａ側に搭載される半導体チップ３の個数が、第１および第２の各実施形態の各半導体装置１，２１に比べて増やされている。したがって、各半導体装置３１，４１は、各半導体装置１，２１に比べて集積度がより向上されているとともに、性能がより向上されている。
【００７１】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図９および図１０を参照しつつ説明する。図９および図１０は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００７２】
図９および図１０に示すように、本実施形態に係る各半導体装置５１，６１は、それぞれ前述した第１および第２の各実施形態の各半導体装置１，２１において、ビルドアップ基板２の表面２ａ側のみならず、ビルドアップ基板２の裏面２ｂ側にも半導体チップ３が搭載された構成となっている。以下、具体的に説明する。
【００７３】
先ず、図９に示す半導体装置５１は、図１に示す第１実施形態の半導体装置１において、ビルドアップ基板２の表面２ａ側のみならず、ビルドアップ基板２の裏面２ｂ側にも半導体チップ３が１個搭載された構成となっている。これに伴って、半導体装置５１は、チップコンデンサ４が各半導体チップ３の周囲にそれぞれ５個ずつ配置されて、ビルドアップ基板２の表面２ａ側および裏面２ｂ側の両側に搭載された構成となっている。ビルドアップ基板２の表面２ａ側に搭載される各チップコンデンサ４のうち３個のチップコンデンサ４は、ビルドアップ基板２の裏面２ｂ側に搭載された半導体チップ３に対向する位置に配置されて表面側ビルドアップ層６ａの表面上に搭載されている。同様に、ビルドアップ基板２の裏面２ｂ側に搭載される各チップコンデンサ４のうち３個のチップコンデンサ４は、ビルドアップ基板２の表面２ａ側に搭載された半導体チップ３に対向する位置に配置されてコア基板５の裏面５ｂ上に直接搭載されている。
【００７４】
このように、半導体装置５１は、第１実施形態の半導体装置１と異なり、チップ搭載領域１７がビルドアップ基板２の表面２ａ側および裏面２ｂ側の両側に設定されている。ここで、ビルドアップ基板２の表面２ａ側に設定されたチップ搭載領域１７を、表面側チップ搭載領域１７ａと称することとする。同様に、ビルドアップ基板２の裏面２ｂ側に設定されたチップ搭載領域１７を、裏面側チップ搭載領域１７ｂと称することとする。それとともに、半導体装置５１は、第１実施形態の半導体装置１よりも多くのチップコンデンサ４がビルドアップ基板２の表面２ａ側および裏面２ｂ側の両側に設けられている。したがって、半導体装置５１は、第１実施形態の半導体装置１に比べて表面側チップコンデンサ搭載領域１８ａおよび裏面側チップコンデンサ搭載領域１８ｂがともに広げられている。この結果、当然のことながら、半導体装置５１は、ビルドアップ基板２の裏面２ｂ上に残される裏面側ビルドアップ層６ｂが第１実施形態の半導体装置１に比べて少なくなっている。具体的には、半導体装置５１では、裏面側ビルドアップ層６ｂはビルドアップ基板２の周縁部にのみ残されている。ひいては、半導体装置５１では、各ボール・グリッド・アレイ９も第１実施形態の半導体装置１に比べて個数を減らされてビルドアップ基板２の周縁部にのみ設けられている。
【００７５】
また、半導体装置５１の裏面側ビルドアップ層６ｂの厚さは、半導体装置５１を実装基板１３に実装する際に、ビルドアップ基板２の裏面２ｂ側に設けた半導体チップ３と実装基板１３とが互いに干渉し合わない厚さに設定されている。すなわち、半導体装置５１の裏面側ビルドアップ層６ｂの厚さは、半導体装置５１を実装基板１３に実装する際に各ボール・グリッド・アレイ９が潰れても、コア基板５の裏面５ｂから半導体チップ３の端部までの高さがコア基板５の裏面５ｂから各ボール・グリッド・アレイ９の端部までの高さよりも低くなる厚さに設定されている。通常、半導体チップ３はチップコンデンサ４よりも高い（厚い）のが一般的である。したがって、半導体装置５１の裏面側ビルドアップ層６ｂの厚さは、半導体装置５１を実装基板１３に実装する際に各ボール・グリッド・アレイ９が潰れても、ビルドアップ基板２の裏面２ｂ側に設けた半導体チップ３が実装基板１３につかえないように、第１実施形態の半導体装置１が備える裏面側ビルドアップ層６ｂの厚さに比べて厚く設定されている。
【００７６】
具体的には、半導体装置５１は、裏面側ビルドアップ層６ｂの層数が第１実施形態の半導体装置１に比べて多く設定されている。より具体的には、図１および図２に示す第１実施形態の半導体装置１では、裏面側ビルドアップ層６ｂの層数が３層に設定されていた。これに対して、半導体装置５１では、図９に示すように、裏面側ビルドアップ層６ｂの層数が８層に設定されている。すなわち、半導体装置５１では、第１実施形態の半導体装置１に比べて裏面側ビルドアップ層６ｂの層数が５層多く設定されている。これにより、半導体装置５１を実装基板１３に実装する際に各ボール・グリッド・アレイ９が潰れても、半導体装置５１を適正な状態で実装基板１３に実装することができる。
【００７７】
次に、図１０に示す半導体装置６１は、図６に示す第２実施形態の半導体装置２１において、コア基板５の表面５ａ側のみならず、コア基板５の表面５ｂ側にも半導体チップ３が１個直接搭載された構成となっている。これに伴って、半導体装置６１は、チップコンデンサ４が各半導体チップ３の周囲にそれぞれ５個ずつ配置されて、コア基板５の表面５ａおよび裏面５ｂの両面に直接搭載された構成となっている。ビルドアップ基板２の表面２ａ側に搭載される各チップコンデンサ４のうち３個のチップコンデンサ４は、ビルドアップ基板２の裏面２ｂ側に搭載された半導体チップ３に対向する位置に配置されてコア基板５の表面５ａ上に直接搭載されている。同様に、ビルドアップ基板２の裏面２ｂ側に搭載される各チップコンデンサ４のうち３個のチップコンデンサ４は、ビルドアップ基板２の表面２ａ側に搭載された半導体チップ３に対向する位置に配置されてコア基板５の裏面５ｂ上に直接搭載されている。
【００７８】
このように、半導体装置６１は、第２実施形態の半導体装置２１と異なり、ビルドアップ基板２の表面２ａ側および裏面２ｂ側に、表面側チップ搭載領域１７ａおよび裏面側チップ搭載領域１７ｂがそれぞれ設定されている。それとともに、半導体装置６１は、第２実施形態の半導体装置２１よりも多くのチップコンデンサ４がビルドアップ基板２の表面２ａ側および裏面２ｂ側の両側に設けられている。したがって、半導体装置６１は、第２実施形態の半導体装置２１に比べて表面側チップコンデンサ搭載領域１８ａおよび裏面側チップコンデンサ搭載領域１８ｂがともに広げられている。この結果、当然のことながら、半導体装置６１は、ビルドアップ基板２の表面２ａ上に残される表面側ビルドアップ層６ａおよびビルドアップ基板２の裏面２ｂ上に残される裏面側ビルドアップ層６ｂが、第２実施形態の半導体装置２１に比べてともに少なくなっている。具体的には、半導体装置６１では、表面側ビルドアップ層６ａおよび裏面側ビルドアップ層６ｂはビルドアップ基板２の周縁部にのみ残されている。ひいては、半導体装置６１では、各ボール・グリッド・アレイ９も第２実施形態の半導体装置２１に比べて個数を減らされてビルドアップ基板２の周縁部にのみ設けられている。
【００７９】
また、前述した半導体装置５１と同様に、半導体装置５１の裏面側ビルドアップ層６ｂの厚さは、半導体装置５１を実装基板１３に実装する際に各ボール・グリッド・アレイ９が潰れても、ビルドアップ基板２の裏面２ｂ側に設けた半導体チップ３が実装基板１３につかえないように、第２実施形態の半導体装置２１が備える裏面側ビルドアップ層６ｂの厚さに比べて厚く設定されている。具体的には、半導体装置６１は、裏面側ビルドアップ層６ｂの層数が第２実施形態の半導体装置２１に比べて多く設定されている。より具体的には、図６に示す第２実施形態の半導体装置２１では、裏面側ビルドアップ層６ｂの層数が３層に設定されていた。これに対して、半導体装置６１では、図１０に示すように、裏面側ビルドアップ層６ｂの層数が８層に設定されている。すなわち、半導体装置６１では、第２実施形態の半導体装置２１に比べて裏面側ビルドアップ層６ｂの層数が５層多く設定されている。これにより、半導体装置６１を実装基板１３に実装する際に各ボール・グリッド・アレイ９が潰れても、半導体装置６１を適正な状態で実装基板１３に実装することができる。
【００８０】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、
（第５の実施の形態）
次に、本発明に係る第５実施形態を図１１〜図１６を参照しつつ説明する。図１１〜図１６は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００８１】
図１１〜図１６に示すように、本実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１は、それぞれ前述した第１〜第４の各実施形態の各半導体装置１，２１，３１，４１，５１，６１を同じ種類の半導体装置同士で組み合わせて２層に積層した構成となっている。以下、具体的に説明する。
【００８２】
先ず、図１１に示す半導体装置７１は、図１に示す第１実施形態の半導体装置１が２層に積層されて構成されている。１層目（下層）の半導体装置７１ａと２層目（上層）の半導体装置７１ｂとは、各ボール・グリッド・アレイ９、ならびに表面側および裏面側の両ビルドアップ層６ａ，６ｂなどを介して互いに電気的に接続されている。また、２層目の半導体装置７１ｂにおいてビルドアップ基板２の裏面２ｂ側に設けられている各チップコンデンサ４および各ボール・グリッド・アレイ９は、１層目の半導体装置７１ａにおいてビルドアップ基板２の表面２ａ側に設けられている半導体チップ３および各チップコンデンサ４と互いに干渉し合わない位置に配置されている。それとともに、２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂの厚さおよび大きさは、２層目の半導体装置７１ｂにおいてビルドアップ基板２の裏面２ｂ側に設けられている各チップコンデンサ４と、１層目の半導体装置７１ａにおいてビルドアップ基板２の表面２ａ側に設けられている半導体チップ３および各チップコンデンサ４とが、互いに干渉し合わない厚さおよび大きさに設定されている。
【００８３】
具体的には、半導体装置７１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置７１ｂを半導体装置７１ａの上に積層する際に、半導体装置７１ｂの裏面側ビルドアップ層６ｂ自身およびその表面上に設けられる各ボール・グリッド・アレイ９と、半導体装置７１ａのビルドアップ基板２の表面２ａ側に設けられている半導体チップ３および各チップコンデンサ４とが、互いに干渉し合わない位置に設けられている。より具体的には、半導体装置７１ｂの裏面側ビルドアップ層６ｂは、半導体装置７１ａのビルドアップ基板２の表面２ａ側に設定されているチップ搭載領域１７および表面側チップコンデンサ搭載領域１８ａよりも外側に位置する大きさおよび形状に設定されて、半導体装置７１ｂのビルドアップ基板２の裏面２ｂ上に設けられている。そして、半導体装置７１ｂの各ボール・グリッド・アレイ９は、そのような大きさおよび形状からなる裏面側ビルドアップ層６ｂの表面上に設けられている。
【００８４】
また、２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂの厚さは、半導体装置７１ｂを１層目の半導体装置７１ａの上に積層する際に各ボール・グリッド・アレイ９が潰れても、半導体装置７１ｂのビルドアップ基板２の裏面２ｂ側に設けられている各チップコンデンサ４と、半導体装置７１ａのビルドアップ基板２の表面２ａ側に設けられている半導体チップ３とが、互いに干渉し合わない厚さに設定されている。図１１から明らかなように、２層目の半導体装置７１ｂを１層目の半導体装置７１ａの上に積層すると、半導体装置７１ａのビルドアップ基板２の表面２ａ側に設けられている半導体チップ３の上端部は、半導体装置７１ｂが備える各ボール・グリッド・アレイ９の下端部よりも高い位置にくる。したがって、２層目の半導体装置７１ｂの裏面側ビルドアップ層６ｂの厚さは、半導体装置７１ｂを１層目の半導体装置７１ａの上に積層する際に各ボール・グリッド・アレイ９が潰れても、半導体装置７１ｂのビルドアップ基板２の裏面２ｂ側に設けられている各チップコンデンサ４が、半導体装置７１ａのビルドアップ基板２の表面２ａ側に設けられている半導体チップ３につかえないように、半導体装置１ａの裏面側ビルドアップ層６ｂの厚さに比べて厚く設定されている。
【００８５】
具体的には、２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂは、１層目の半導体装置７１ａが備える裏面側ビルドアップ層６ｂに比べて、その層数がより多く設定されている。より具体的には、図１１に示すように、１層目の半導体装置７１ａが備える裏面側ビルドアップ層６ｂは、その層数が３層に設定されている。これに対して、２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂは、その層数が１２層に設定されている。すなわち、１層目の半導体装置７１ａが備える裏面側ビルドアップ層６ｂは、２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂに比べて、その層数が９層多く設定されている。これにより、２層目の半導体装置７１ｂを１層目の半導体装置７１ａの上に積層する際に各ボール・グリッド・アレイ９が潰れても、半導体装置７１ｂを適正な状態で半導体装置７１ａに実装することができる。なお、図１１に示す半導体装置７１においては、１層目の半導体装置７１ａが２層目の半導体装置７１ｂに対する他の部材となる。
【００８６】
次に、図１２に示す半導体装置８１は、図６に示す第２実施形態の半導体装置２１が２層に積層されて構成されている。すなわち、この半導体装置８１は、１層目（下層）および２層目（上層）の各半導体装置８１ａ，８１ｂに第２実施形態の半導体装置２１を用いている点以外は、図１１に示す半導体装置７１と同様の構成である。ただし、半導体装置７１と異なり、この半導体装置８１では、１層目の半導体装置８１ａのビルドアップ基板２の表面２ａ側に設けられている半導体チップ３および各チップコンデンサ４は、表面側ビルドアップ層６ａを介さずにコア基板５の表面５ａに直接搭載されている。これにより、半導体装置８１の２層目の半導体装置８１ｂが備える裏面側ビルドアップ層６ｂの厚さは、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂの厚さよりも薄く設定されている。
【００８７】
具体的には、半導体装置８１の２層目の半導体装置８１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂに比べて、その層数がより少なく設定されている。より具体的には、図１１に示すように、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂは、その層数が１２層に設定されている。これに対して、半導体装置８１の２層目の半導体装置８１ｂが備える裏面側ビルドアップ層６ｂは、図１２に示すように、その層数が９層に設定されている。すなわち、半導体装置８１の２層目の半導体装置８１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂに比べて、除去された表面側ビルドアップ層６ａの層数と同じ３層分その層数が少なく設定されている。
【００８８】
次に、図１３に示す半導体装置９１は、図７に示す第３実施形態の半導体装置３１が２層に積層されて構成されている。すなわち、この半導体装置９１は、１層目（下層）および２層目（上層）の各半導体装置９１ａ，９１ｂに第３実施形態の半導体装置３１を用いている点以外は、図１１に示す半導体装置７１と同様の構成である。ただし、半導体装置７１と異なり、この半導体装置９１では、１層目の半導体装置９１ａのビルドアップ基板２の表面２ａ側に半導体チップ３が２個設けられている。これにより、半導体装置９１の２層目の半導体装置９１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂよりもさらに外側に位置して設けられている。
【００８９】
次に、図１４に示す半導体装置１０１は、図８に示す第３実施形態の他の半導体装置４１が２層に積層されて構成されている。すなわち、この半導体装置１０１は、１層目（下層）および２層目（上層）の各半導体装置１０１ａ，１０１ｂに第３実施形態の他の半導体装置４１を用いている点以外は、図１３に示す半導体装置９１と略同じ構成である。ただし、半導体装置９１と異なり、この半導体装置１０１では、１層目の半導体装置１０１ａのビルドアップ基板２の表面２ａ側に設けられている半導体チップ３および各チップコンデンサ４は、表面側ビルドアップ層６ａを介さずにコア基板５の表面５ａに直接搭載されている。これにより、半導体装置１０１の２層目の半導体装置１０１ｂが備える裏面側ビルドアップ層６ｂの厚さは、半導体装置９１の２層目の半導体装置９１ｂが備える裏面側ビルドアップ層６ｂの厚さよりも薄く設定されている。
【００９０】
具体的には、半導体装置１０１の２層目の半導体装置１０１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置９１の２層目の半導体装置９１ｂが備える裏面側ビルドアップ層６ｂに比べて、その層数がより少なく設定されている。より具体的には、図１３に示すように、半導体装置９１の２層目の半導体装置９１ｂが備える裏面側ビルドアップ層６ｂは、その層数が１２層に設定されている。これに対して、半導体装置１０１の２層目の半導体装置１０１ｂが備える裏面側ビルドアップ層６ｂは、図１２に示すように、その層数が９層に設定されている。すなわち、半導体装置１０１の２層目の半導体装置１０１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置９１の２層目の半導体装置９１ｂが備える裏面側ビルドアップ層６ｂに比べて、除去された表面側ビルドアップ層６ａの層数と同じ３層分その層数が少なく設定されている。これは、前述した図１１に示す半導体装置７１と図１２に示す半導体装置８１との間における相違点と同じである。
【００９１】
次に、図１５に示す半導体装置１１１は、図９に示す第４実施形態の半導体装置５１が２層に積層されて構成されている。すなわち、この半導体装置１１１は、１層目（下層）および２層目（上層）の各半導体装置１１１ａ，１１１ｂに第４実施形態の半導体装置５１を用いている点以外は、図１１に示す半導体装置７１と同様の構成である。ただし、半導体装置７１と異なり、この半導体装置１１１では、１層目の半導体装置１１１ａのビルドアップ基板２の表面２ａ側に、半導体装置７１の１層目の半導体装置７１ａよりも多くのチップコンデンサ４が２個設けられている。また、この半導体装置１１１では、２層目の半導体装置１１１ｂのビルドアップ基板２の表面２ａ側のみならず、ビルドアップ基板２の裏面２ｂ側にも半導体チップ３が１個設けられている。それとともに、この半導体装置１１１では、２層目の半導体装置１１１ｂのビルドアップ基板２の表面２ａ側のみならず、ビルドアップ基板２の裏面２ｂ側にも、１層目の半導体装置１１１ａのビルドアップ基板２の表面２ａ側と同じ個数のチップコンデンサ４が設けられている。
【００９２】
これにより、半導体装置１１１の２層目の半導体装置１１１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂよりもさらに外側に位置して設けられている。ただし、半導体装置１１１の２層目の半導体装置１１１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂと同じ厚さに設定されている。具体的には、半導体装置１１１の２層目の半導体装置１１１ｂが備える裏面側ビルドアップ層６ｂの層数は、半導体装置７１の２層目の半導体装置７１ｂが備える裏面側ビルドアップ層６ｂの層数と同じ１２層に設定されている。
【００９３】
次に、図１６に示す半導体装置１２１は、図１０に示す第４実施形態の他の半導体装置６１が２層に積層されて構成されている。すなわち、この半導体装置１２１は、１層目（下層）および２層目（上層）の各半導体装置１２１ａ，１２１ｂに第４実施形態の他の半導体装置６１を用いている点以外は、図１５に示す半導体装置１１１と略同じ構成である。ただし、半導体装置１１１と異なり、この半導体装置１２１では、１層目の半導体装置６１ａのビルドアップ基板２の表面２ａ側に設けられている半導体チップ３および各チップコンデンサ４は、表面側ビルドアップ層６ａを介さずにコア基板５の表面５ａに直接搭載されている。これにより、半導体装置１２１の２層目の半導体装置１２１ｂが備える裏面側ビルドアップ層６ｂの厚さは、半導体装置１１１の２層目の半導体装置１１１ｂが備える裏面側ビルドアップ層６ｂの厚さよりも薄く設定されている。
【００９４】
具体的には、半導体装置１２１の２層目の半導体装置１２１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置１１１の２層目の半導体装置１１１ｂが備える裏面側ビルドアップ層６ｂに比べて、その層数がより少なく設定されている。より具体的には、図１５に示すように、半導体装置１１１の２層目の半導体装置１１１ｂが備える裏面側ビルドアップ層６ｂは、その層数が１２層に設定されている。これに対して、半導体装置１２１の２層目の半導体装置１２１ｂが備える裏面側ビルドアップ層６ｂは、図１６に示すように、その層数が９層に設定されている。すなわち、半導体装置１２１の２層目の半導体装置１２１ｂが備える裏面側ビルドアップ層６ｂは、半導体装置１１１の２層目の半導体装置１１１ｂが備える裏面側ビルドアップ層６ｂに比べて、除去された表面側ビルドアップ層６ａの層数と同じ３層分その層数が少なく設定されている。これは、前述した図１１に示す半導体装置７１と図１２に示す半導体装置８１との間における相違点、および図１３に示す半導体装置９１と図１４に示す半導体装置１０１との間における相違点と同じである。
【００９５】
以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、本実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１は、それぞれ前述した第１〜第４の各実施形態の各半導体装置１，２１，３１，４１，５１，６１を同じ種類の半導体装置同士で組み合わせて２層に積層した構成となっている。したがって、各半導体装置７１，８１，９１，１０１，１１１，１２１は、それぞれ各半導体装置１，２１，３１，４１，５１，６１に比べて性能がより向上されている。
【００９６】
（第６の実施の形態）
次に、本発明に係る第６実施形態を図１７および図１８を参照しつつ説明する。図１７および図１８は、それぞれ本実施形態に係る半導体装置を示す断面図である。なお、前述した第１〜第５の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００９７】
図１７および図１８に示すように、本実施形態に係る各半導体装置１３１，１４１は、それぞれ前述した第１〜第４の各実施形態の各半導体装置１，２１，３１，４１，５１，６１の中から互いに異なる３種類の半導体装置を組み合わせて３層に積層した構成となっている。以下、具体的に説明する。
【００９８】
先ず、図１７に示す半導体装置１３１では、１層目（下層）の半導体装置１３１ａとして図１に示す第１実施形態の半導体装置１を用いる。そして、２層目（中層）の半導体装置１３１ｂとして、図７に示す第３実施形態の半導体装置３１が１層目の半導体装置１３１ａの上に積層されている。さらに、３層目（上層）の半導体装置１３１ｃとして、図９に示す第４実施形態の半導体装置５１が２層目の半導体装置１３１ｂの上に積層されている。これら１層目〜３層目の各半導体装置１３１ａ，１３１ｂ，１３１ｃは、前述した第５実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１において各半導体装置１，２１，３１，４１，５１，６１を積層する際の条件と同様の条件の下で、それぞれの細部の構成を変更されて積層される。
【００９９】
なお、この半導体装置１３１では、２層目の半導体装置１３１ｂのビルドアップ基板２の表面２ａ上に設けられた２個の半導体チップ３のうちの一方の半導体チップ３と３層目の半導体装置１３１ｃのビルドアップ基板２の裏面２ｂ上に設けられた半導体チップ３とが、互いに対向して位置する構成となっている。このため、３層目の半導体装置１３１ｃの裏面側ビルドアップ層６ｂは、それら各半導体チップ３同士が互いに干渉し合わないように、前述した第５実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１が備えるいずれの裏面側ビルドアップ層６ｂよりも厚く設定されている。具体的には、３層目の半導体装置１３１ｃの裏面側ビルドアップ層６ｂは、その層数が前述した第５実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１が備えるいずれの裏面側ビルドアップ層６ｂの層数よりも多く設定されている。より具体的には、３層目の半導体装置１３１ｃの裏面側ビルドアップ層６ｂは、図１７に示すように、その層数を１５層に設定されている。
【０１００】
次に、図１８に示す半導体装置１４１では、１層目（下層）の半導体装置１４１ａとして図６に示す第２実施形態の半導体装置２１を用いる。そして、２層目（中層）の半導体装置１４１ｂとして、図８に示す第３実施形態の他の半導体装置４１が１層目の半導体装置１４１ａの上に積層されている。さらに、３層目（上層）の半導体装置１４１ｃとして、図１０に示す第４実施形態の他の半導体装置６１が２層目の半導体装置１４１ｂの上に積層されている。この半導体装置１４１においても、前述した半導体装置１３１と同様に、１層目〜３層目の各半導体装置１４１ａ，１４１ｂ，１４１ｃは、前述した第５実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１において各半導体装置１，２１，３１，４１，５１，６１を積層する際の条件と同様の条件の下で、それぞれの細部の構成を変更されて積層される。
【０１０１】
なお、この半導体装置１４１では、前述した半導体装置１３１と同様に、２層目の半導体装置１３１ｂのビルドアップ基板２の表面２ａ上に設けられた２個の半導体チップ３のうちの一方の半導体チップ３と３層目の半導体装置１３１ｃのビルドアップ基板２の裏面２ｂ上に設けられた半導体チップ３とが、互いに対向して位置する構成となっている。ただし、前述した半導体装置１３１と異なり、この半導体装置１４１では、２層目の半導体装置１４１ｂのビルドアップ基板２の表面２ａ側に設けられている各半導体チップ３および各チップコンデンサ４は、表面側ビルドアップ層６ａを介さずにコア基板５の表面５ａに直接搭載されている。このため、半導体装置１４１の３層目の半導体装置１４１ｃが備えるの裏面側ビルドアップ層６ｂの厚さは、半導体装置１３１の３層目の半導体装置１３１ｃが備える裏面側ビルドアップ層６ｂの厚さよりも薄く設定されている。
【０１０２】
具体的には、半導体装置１４１の３層目の半導体装置１４１ｃが備えるの裏面側ビルドアップ層６ｂは、その層数が半導体装置１３１の３層目の半導体装置１３１ｃが備える裏面側ビルドアップ層６ｂの層数よりも少なく設定されている。より具体的には、半導体装置１４１の３層目の半導体装置１４１ｃが備えるの裏面側ビルドアップ層６ｂは、図１８に示すように、その層数を１２層に設定されている。すなわち、半導体装置１４１の３層目の半導体装置１４１ｃが備えるの裏面側ビルドアップ層６ｂは、半導体装置１３１の３層目の半導体装置１３１ｃが備えるの裏面側ビルドアップ層６ｂに比べて、除去された表面側ビルドアップ層６ａの層数と同じ３層分その層数が少なく設定されている。これは、前述した図１１に示す半導体装置７１と図１２に示す半導体装置８１との間における相違点、図１３に示す半導体装置９１と図１４に示す半導体装置１０１との間における相違点、および図１５に示す半導体装置１１１と図１６に示す半導体装置１２１との間における相違点と同じである。
【０１０３】
以上説明したように、この第６実施形態によれば、前述した第１〜第５の各実施形態と同様の効果を得ることができる。また、本実施形態に係る各半導体装置１３１，１４１は、それぞれ前述した第１〜第４の各実施形態の各半導体装置１，２１，３１，４１，５１，６１の中から互いに異なる３種類の半導体装置を組み合わせて３層に積層した構成となっている。したがって、各半導体装置１３１，１４１は、それぞれ各半導体装置１，２１，３１，４１，５１，６１に比べて性能がさらに向上されている。同様に、３層構造からなる各半導体装置１３１，１４１は、２層構造からなる第５実施形態の各半導体装置７１，８１，９１，１０１，１１１，１２１に比べて性能がより向上されている
また、半導体装置１３１，１４１においては、半導体チップ３が１個しか設けられておらず、半導体チップ３が２個設けられている第３または第４の各実施形態の半導体装置３１，４１，５１，６１に比べて放熱量が少ない第１または第２の各実施形態の半導体装置１，２１を最下層に配置している。また、２個の半導体チップ３がビルドアップ基板２の表面２ａ側にのみ設けられている第３実施形態の半導体装置３１，４１を中層に配置している。そして、２個の半導体チップ３がビルドアップ基板２の表面２ａ側および裏面２ｂ側の両側に設けられており、第１〜第３の各実施形態の半導体装置１，２１，３１，４１に比べて熱が蓄積され易い第４の各実施形態の半導体装置５１，６１を最上層に配置している。このような構成によれば、半導体装置１３１，１４１の内部で発生した熱が半導体装置１３１，１４１の内部に蓄えられるおそれが低減されている。したがって、半導体装置１３１，１４１は、それらの動作時に熱によるダメージを受けるおそれが低減されている。
【０１０４】
さらに、半導体装置１３１，１４１では、前述したように２層目の半導体装置１３１ｂ，１４１ｂのビルドアップ基板２の表面２ａ上に設けられた２個の半導体チップ３のうちの一方の半導体チップ３と３層目の半導体装置１３１ｃ，１４１ｃのビルドアップ基板２の裏面２ｂ上に設けられた半導体チップ３とが、互いに対向して位置する構成となっている。このため、２層目の半導体装置１３１ｂ，１４１ｂのビルドアップ基板２と３層目の半導体装置１３１ｃ，１４１ｃのビルドアップ基板２との間には、必然的に１層目の半導体装置１３１ａ，１４１ａのビルドアップ基板２と２層目の半導体装置１３１ｂ，１４１ｂのビルドアップ基板２との間よりも大きな空間を確保することができる。したがって、半導体装置１３１，１４１では、放熱効果も十分に確保されている。
【０１０５】
なお、本発明に係る半導体装置は、前述した第１〜第６の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１０６】
例えば、第１実施形態において説明した裏面側ビルドアップ層６ｂの絶縁層７を除去する方法は、前述したドライエッチング法やウェットエッチング法には限定されない。例えば、レーザー照射や印刷工程によって裏面側ビルドアップ層６ｂの絶縁層７を除去しても構わない。裏面側ビルドアップ層６ｂの絶縁層７を除去する方法は、絶縁層７の材質や厚さ、あるいはラミネート方法などに応じて適宜、適正な方法を選択すればよい。
【０１０７】
また、第１〜第３の各実施形態に係る各半導体装置１，２１，３１，４１においては、ビルドアップ基板２が有する表面側および裏面側の両ビルドアップ層６ａ，６ｂの層数、すなわち絶縁層７および導電層８の層数が、それぞれ３層に設定されているが、これに限定されるものではない。表面側および裏面側の両ビルドアップ層６ａ，６ｂの層数は、半導体チップ３、チップコンデンサ（周辺部品）４、およびボール・グリッド・アレイ９の厚さ、個数、および配置などに応じて適宜、適正な層数に設定されればよい。あるいは、表面側および裏面側の両ビルドアップ層６ａ，６ｂの層数は、半導体チップ３やチップコンデンサ４とビルドアップ基板２のコア基板（コア層）５やボール・グリッド・アレイ９とを適正な通電経路で電気的に接続するために必要な導電層８の層数を勘案して、これに応じて適宜、適正な層数に設定されればよい。さらに、表面側および裏面側の両ビルドアップ層６ａ，６ｂの層数のみならず、表面側および裏面側の両ビルドアップ層６ａ，６ｂの厚さ、すなわち各絶縁層７および各導電層８のそれぞれの厚さも、半導体チップ３やチップコンデンサ（周辺部品）４の厚さ、および半導体チップ３やチップコンデンサ４の個数などに応じて適宜、適正な層数に設定されればよい。
【０１０８】
また、前述した設定は、半導体チップ３がビルドアップ基板２の表面２ａおよび裏面２ｂの両面上に設けられている第４実施形態に係る各半導体装置５１，６１についても同様に適用されるのはもちろんである。また、前述した設定は、第１〜第４の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１のうち２個ないしは３個の所定の半導体装置を組み合わせて、２層ないしは３層に積層して構成されている第５および第６の各実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１，１３１，１４１についても同様に適用されるのはもちろんである。さらに、前述した設定は、表面側および裏面側の両ビルドアップ層６ａ，６ｂのみならず、２層構造に設定されているビルドアップ基板２のコア基板（コア層）５についても同様に適用されるのはもちろんである。
【０１０９】
また、前述した第１〜第６の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１においては、ビルドアップ基板２の裏面２ｂ側に設けられている裏面側ビルドアップ層６ｂのうち、裏面側チップコンデンサ搭載領域（裏面側周辺部品搭載領域）１８ｂ上の裏面側ビルドアップ層６ｂをすべて除去する設定となっているが、これに限定されるものではない。裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂの層数や厚さも、前述した表面側および裏面側の両ビルドアップ層６ａ，６ｂの層数や厚さの設定と同様に、半導体チップ３、チップコンデンサ（周辺部品）４、およびボール・グリッド・アレイ９の厚さ、個数、および配置などに応じて適宜、適正な層数や厚さに設定されればよい。
【０１１０】
例えば、図１に示す第１実施形態に係る半導体装置１においては、ビルドアップ基板２の裏面２ｂ側に残されている裏面側ビルドアップ層６ｂの層数が３層に設定されている。ここで、裏面側ビルドアップ層６ｂの層数を３層増やして６層に設定したとする。この場合、当然のことながら、増やされた３層分の裏面側ビルドアップ層６ｂを裏面側チップコンデンサ搭載領域１８ｂ上に設けても、各チップコンデンサ４の端部は各ボール・グリッド・アレイ９の端部よりもビルドアップ基板２の裏面２ｂ寄りに位置している。具体的には、半導体装置１を実装基板１３に実装する際に各ボール・グリッド・アレイ９が潰れても、コア基板５の裏面５ｂから各チップコンデンサ４の端部までの高さは、コア基板５の裏面５ｂから潰れた各ボール・グリッド・アレイ９の端部までの高さよりも低く保たれるように設定されている。したがって、裏面側チップコンデンサ搭載領域１８ｂ上に他の領域の裏面側ビルドアップ層６ｂと同じ厚さで３層の裏面側ビルドアップ層６ｂを設けても、各チップコンデンサ４を実装基板１３に接触させることなく半導体装置１を実装基板１３に実装することができる。すなわち、半導体装置１を適正な状態で実装基板１３に実装することができる。
【０１１１】
このように、裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂは、必ずしもすべて除去される必要は無い。裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂの層数や厚さは、ビルドアップ基板２の裏面２ｂの他の領域上の裏面側ビルドアップ層６ｂの層数や厚さ、あるいは半導体チップ３、チップコンデンサ（周辺部品）４、およびボール・グリッド・アレイ９の厚さ、個数、および配置などに応じて適宜、適正な層数や厚さに設定されればよい。すなわち、各ボール・グリッド・アレイ９を介してビルドアップ基板２を実装基板１３に接続した際のコア基板５の裏面２ｂから各チップコンデンサ４までの高さが、コア基板５の裏面２ｂから各ボール・グリッド・アレイ９の端部までの高さよりも低くなるように、各チップコンデンサ４とコア基板５との間の裏面側ビルドアップ層６ｂが除去されていればよい。あるいは、各ボール・グリッド・アレイ９を介してビルドアップ基板２を実装基板１３に接続した際のコア基板５の裏面２ｂから各チップコンデンサ４までの高さが、コア基板５の裏面２ｂから各ボール・グリッド・アレイ９の端部までの高さよりも低くなるように、各チップコンデンサ４とコア基板５との間の裏面側ビルドアップ層６ｂの厚さが各ボール・グリッド・アレイ９とコア基板５との間の裏面側ビルドアップ層６ｂの厚さよりも薄く設定されていればよい。
【０１１２】
例えば、図１に示す第１実施形態に係る半導体装置１において、チップコンデンサ４の厚さが潰れたボール・グリッド・アレイ９の厚さよりも、絶縁層７および導電層８それぞれ１層分ずつ薄い厚さであるとする。このような場合には、裏面側チップコンデンサ搭載領域１８ｂ上において裏面側ビルドアップ層６ｂを少なくとも１層分だけ除去すればよい。すなわち、裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂは、ビルドアップ基板２の裏面２ｂの他の領域上の裏面側ビルドアップ層６ｂに比べて、少なくとも絶縁層７および導電層８それぞれ１層分ずつ薄く設定されていればよい。
【０１１３】
また、前述した裏面側チップコンデンサ搭載領域１８ｂ上の裏面側ビルドアップ層６ｂの層数や厚さの設定は、第２〜第４の各実施形態に係る各半導体装置２１，４１，６１のチップ搭載領域１７（表面側チップ搭載領域１７ａ）および表面側チップコンデンサ搭載領域１８ａの両領域上における表面側ビルドアップ層６ａの層数や厚さの設定についても同様に適用されるのはもちろんである。また、前述した設定は、第２〜第４の各実施形態に係る各半導体装置２１，４１，６１のうち２個ないしは３個の所定の半導体装置を組み合わせて、２層ないしは３層に積層して構成されている第５および第６の各実施形態に係る各半導体装置８１，１０１，１２１，１４１についても同様に適用されるのはもちろんである。
【０１１４】
また、第１〜第４の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１を積層して構成される積層型半導体パッケージは、第５および第６の各実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１，１３１，１４１には限定されない。各半導体装置１，２１，３１，４１，５１，６１を用いて構成される積層型半導体パッケージは、所望される機能やサイズなどに応じて、各半導体装置１，２１，３１，４１，５１，６１の中から適宜、適正な半導体装置同士を組み合わせて構成しても構わない。同様に、第１〜第４の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１を積層して構成される積層型半導体パッケージの積層数も、第５および第６の各実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１，１３１，１４１と同じ２層ないしは３層には限定されない。各半導体装置１，２１，３１，４１，５１，６１を用いて構成される積層型半導体パッケージは、所望される機能やサイズなどに応じて適宜、適正な層数で構成されればよい。また同様に、第１〜第４の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１を積層して構成される積層型半導体パッケージにおける各半導体装置１，２１，３１，４１，５１，６１の積層の順序も、第５および第６の各実施形態に係る各半導体装置７１，８１，９１，１０１，１１１，１２１，１３１，１４１と同じ順序には限定されない。各半導体装置１，２１，３１，４１，５１，６１を用いて構成される積層型半導体パッケージは、所望される機能やサイズなどに応じて適宜、適正な順序で各半導体装置１，２１，３１，４１，５１，６１が積層されればよい。
【０１１５】
また、各半導体装置１，２１，３１，４１，５１，６１を用いて構成される積層型半導体パッケージは、そのすべての層が各半導体装置１，２１，３１，４１，５１，６１のうちのいずれかにより構成されている必要は無い。各半導体装置１，２１，３１，４１，５１，６１を用いて構成される積層型半導体パッケージは、少なくとも１層の半導体装置が各半導体装置１，２１，３１，４１，５１，６１のうちのいずれかにより構成されていればよい。
【０１１６】
また、コア基板５の内部配線１０および表層配線１４のうち、表層配線１４は外部に露出されており、大気に曝露されるおそれが極めて高い。したがって、少なくとも表層配線１４は、酸化等の腐蝕に対して強い耐性を有するアルミニウムにより形成されることが好ましい。同様の理由により、ビルドアップ層６の各導電層８のうち、各ボール・グリッド・アレイ９に直接接続される最も表層に位置する導電層８も、アルミニウムにより形成されることが好ましい。
【０１１７】
また、第１〜第６の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１では、周辺部品としてチップコンデンサ４を用いたが、これには限定されない。周辺部品として、コイル、抵抗、ダイオード、あるいはトランジスタ等の、様々な種類のチップ受動部品を用いても構わない。また、これら様々な種類の周辺部品４をビルドアップ基板２に混載しても構わないのはもちろんである。それとともに、ビルドアップ基板２に搭載される周辺部品４の個数も、第１〜第６の各実施形態で説明した個数には限定されない。ビルドアップ基板２に搭載される周辺部品４の種類や個数は、所望される半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１の機能などに応じて適宜、適正な種類や個数に設定されればよい。
【０１１８】
同様に、半導体チップ３としては、ＣＰＵ、ＬＳＩ、ＤＳＰ、グラフィックアクセラレータ等、様々な種類の半導体チップを用いることができる。また、ビルドアップ基板２に搭載される半導体チップ３は、同種には限定されない。様々な種類の半導体チップをビルドアップ基板２に混載しても構わないのはもちろんである。それとともに、ビルドアップ基板２に搭載される半導体チップ３の個数も、第１〜第６の各実施形態で説明した個数には限定されない。ビルドアップ基板２に搭載される半導体チップ３の種類や個数は、所望される半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１の機能などに応じて適宜、適正な種類や個数に設定されればよい。
【０１１９】
また、第１〜第６の各実施形態の半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１では、半導体チップ３をフリップチップ接続法によりビルドアップ基板２に搭載したが、これに限定されるものではない。例えば、半導体チップ３をワイヤボンディング法やＴＡＢ法（Tape Automated Bonding Method）によりビルドアップ基板２に搭載しても構わないのはもちろんである。
【０１２０】
また、第１〜第６の各実施形態の半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１では、半導体チップ３およびチップコンデンサ４を、それらの中央部であるビルドアップ基板２の中央部に配置する設定としたが、これに限定されるものではない。例えば、半導体チップ３およびチップコンデンサ４を、半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１の周縁部、すなわちビルドアップ基板２の周縁部に配置する設定としても構わないのはもちろんである。また、表面側および裏面側の両ビルドアップ層６ａ，６ｂを設ける位置や、ボール・グリッド・アレイ９を設ける位置も、半導体チップ３およびチップコンデンサ４の配置に応じて適宜、適正な位置に設定しても構わないのはもちろんである。
【０１２１】
また、第１〜第６の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１では、１層のコア層５および２層のビルドアップ層６ａ，６ｂからなるビルドアップ基板２を用いたが、これには限定されない。例えば、コア層５をビルドアップ層６と同様の構造に形成することにより、コア層５とビルドアップ層６とが一体構造に形成されたビルドアップ基板を用いても構わない。
【０１２２】
さらに、ビルドアップ基板２のコア層５および各ビルドアップ層６ａ，６ｂを、それぞれ可撓性を有する材料により形成しても構わない。これにより、ビルドアップ基板２を、いわゆるフレキシブル基板として形成することができる。このような設定とすることにより、第１〜第６の各実施形態に係る各半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１を実装することができる環境を大幅に増やすことができる。すなわち、各半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１の実装面での制約を大幅に低減させて、汎用性を大幅に向上させることができる。また、ビルドアップ基板２を、いわゆるフレキシブル基板として形成することにより、外力によるダメージを受け難くすることができる。この結果、各半導体装置１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１の信頼性や耐久性を向上させることができる。
【図面の簡単な説明】
【０１２３】
【図１】第１実施形態に係る半導体装置を示す断面図。
【図２】図１に示す半導体装置の外部端子およびチップコンデンサの付近を拡大して示す断面図。
【図３】第１実施形態に係る半導体装置に対する第１の比較例としての従来技術に係る半導体装置を示す断面図。
【図４】第１実施形態に係る半導体装置に対する第２の比較例としての従来技術に係る半導体装置を示す断面図。
【図５】第１実施形態に係る半導体装置に対する第３の比較例としての従来技術に係る半導体装置を示す断面図。
【図６】第２実施形態に係る半導体装置を示す断面図。
【図７】第３実施形態に係る半導体装置を示す断面図。
【図８】第３実施形態に係る他の半導体装置を示す断面図。
【図９】第４実施形態に係る半導体装置を示す断面図。
【図１０】第４実施形態に係る他の半導体装置を示す断面図。
【図１１】第５実施形態に係る半導体装置を示す断面図。
【図１２】第５実施形態に係る他の半導体装置を示す断面図。
【図１３】第５実施形態に係るまた他の半導体装置を示す断面図。
【図１４】第５実施形態に係るまた他の半導体装置を示す断面図。
【図１５】第５実施形態に係るまた他の半導体装置を示す断面図。
【図１６】第５実施形態に係るさらに他の半導体装置を示す断面図。
【図１７】第６実施形態に係る半導体装置を示す断面図。
【図１８】第６実施形態に係る他の半導体装置を示す断面図。
【符号の説明】
【０１２４】
１，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１，１２１，１３１，１４１…半導体装置、２…ビルドアップ基板（チップ搭載基材）、２ａ…ビルドアップ基板の表側主面（チップ搭載基材の上側主面、チップ搭載基材の一方の主面）、２ｂ…ビルドアップ基板の裏側主面（チップ搭載基材の下側主面、チップ搭載基材の他方の主面）、３…半導体チップ、４…チップコンデンサ（周辺部品）、５…コア基板（コア層、基材本体）、５ａ…コア基板の表側主面（基材本体の上側主面、基材本体の一方の主面）、５ｂ…コア基板の裏側主面（基材本体の下側主面、基材本体の他方の主面）、６…ビルドアップ層（配線層）、６ａ…表面側ビルドアップ層（上面側ビルドアップ層、基材本体の一方の主面側の配線層、チップ搭載基材の一方の主面側の配線層）、６ｂ…裏面側ビルドアップ層（下面側ビルドアップ層、基材本体の他方の主面側の配線層、チップ搭載基材の他方の主面側の配線層）、７…絶縁層、８…導電層、９…ボール・グリッド・アレイ（外部端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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