(57)【要約】【課題】PLL回路の応答特性を調整可能にし、更に、リファレンスリーク（キャリアリーク）を低減する。【解決手段】位相比較器５０内にパルス幅変更部７０を設け、外部からセレクト信号SL1，SL2によりセレクタ７３，７６を切り替えることにより、アップ信号UP又はダウン信号DNのパルス幅を変更させ、チャージポンプ回路８０の充電時間を調整することにより、PLL回路の反応特性を高める（不感帯を減少させる）。チャージポンプ回路８０内にセレクト部９０を設け、外部からセレクト信号SL1，SL2によりスイッチ９１〜９４を切り替えることにより、チャージ電流Icpによる出力電圧Vcpの持ち上がりによって起きるリファレンスリーク（キャリアリーク）を抑制し、これによってノイズ量を低減する。【選択図】図１
2007295165.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が印加される第１の電源ノードと第１の出力ノードとの間に接続され、第１の制御信号に対応した第１のパルス幅を有する第１の信号によりオン／オフ動作する第１の出力スイッチと、
前記第１の電源電圧とは異なる第２の電源電圧が印加される第２の電源ノードと第２の出力ノードとの間に接続され、第２の制御信号に対応した第２のパルス幅を有する第２の信号によりオン／オフ動作する第２の出力スイッチと、
前記第１の出力ノードと前記出力端子との間に接続され、前記第１の制御信号に基づき、前記第１のパルス幅の増減に反比例して電流値が変化する第１のチャージ電流を、前記出力端子から外部へ流し込む又は前記外部から前記出力端子に引き込む第１の電流源と、
前記第２の出力ノードと前記出力端子との間に接続され、前記第２の制御信号に基づき、前記第２のパルス幅の増減に反比例して電流値が変化する第２のチャージ電流を、前記外部から前記出力端子に引き込む又は前記出力端子から外部へ流し込む第２の電流源と、
を有することを特徴とするチャージポンプ回路。
【請求項２】
前記第１の電流源は、
前記第１の出力ノードと前記出力端子との間に接続され、前記第１の制御信号によりオン状態となって、前記第１のチャージ電流のうちの１／ｋ（但し、ｋ；任意の正数）の割合の一定電流を流す第１の定電流源と、
前記第１の定電流源に対して並列に接続され、前記第１の制御信号によりオン状態となって、前記第１のチャージ電流のうちの（１−１／ｋ）の割合の一定電流を流す第２の定電流源とにより構成され、
前記第２の電流源は、
前記第２の出力ノードと前記出力端子との間に接続され、前記第２の制御信号によりオン状態となって、前記第２のチャージ電流のうちの前記１／ｋの割合の一定電流を流す第３の定電流源と、
前記第２の定電流源に対して並列に接続され、前記第２の制御信号によりオン状態となって、前記第２のチャージ電流のうちの前記（１−１／ｋ）の割合の一定電流を流す第４の定電流源とにより構成されていることを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記第１の定電流源は、
前記第１の制御信号により、第１の定電圧源から供給される第１の定電圧又は前記第１の電源電圧のうちのいずれか一方の電圧を選択して出力する第１のスイッチと、
前記第１の出力ノードと前記出力端子との間に接続され、前記第１のスイッチから出力される前記第１の定電圧又は前記第１の電源電圧のうちの、前記第１の定電圧が印加されるとオン状態になって前記１／ｋの割合の一定電流を流し、前記第１の電源電圧が印加されるとオフ状態になる第１のトランジスタとにより構成され、
前記第２の定電流源は、
前記第１の制御信号により、前記第１の定電圧又は前記第１の電源電圧のうちのいずれか一方の電圧を選択して出力する第２のスイッチと、
前記第１のトランジスタに対して並列に接続され、前記第２のスイッチから出力される前記第１の定電圧又は前記第１の電源電圧のうちの、前記第１の定電圧が印加されるとオン状態になって前記（１−１／ｋ）の割合の一定電流を流し、前記第１の電源電圧が印加されるとオフ状態になる第２のトランジスタとにより構成され、
前記第３の定電流源は、
前記第２の制御信号により、第２の定電圧源から供給される第２の定電圧又は前記第２の電源電圧のうちのいずれか一方の電圧を選択して出力する第３のスイッチと、
前記第２の出力ノードと前記出力端子との間に接続され、前記第３のスイッチから出力される前記第２の定電圧又は前記第２の電源電圧のうちの、前記第２の定電圧が印加されるとオン状態になって前記１／ｋの割合の一定電流を流し、前記第２の電源電圧が印加されるとオフ状態になる第３のトランジスタとにより構成され、
前記第４の定電流源は、
前記第２の制御信号により、前記第２の定電圧又は前記第２の電源電圧のうちのいずれか一方の電圧を選択して出力する第４のスイッチと、
前記第３のトランジスタに対して並列に接続され、前記第４のスイッチから出力される前記第２の定電圧又は前記第２の電源電圧のうちの、前記第２の定電圧が印加されるとオン状態になって前記（１−１／ｋ）の割合の一定電流を流し、前記第２の電源電圧が印加されるとオフ状態になる第４のトランジスタとにより構成されていることを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
請求項１〜３のいずれか１項に記載のチャージポンプ回路と、
基準信号と帰還信号とを入力して前記基準信号及び前記帰還信号を比較し、前記第１のパルス幅を有する第１の位相差信号からなる前記第１の信号を生成すると共に、前記第２のパルス幅を有する第２の位相差信号からなる前記第２の信号を生成し、前記第１及び第２の信号を前記チャージポンプ回路に与える位相比較器と、
前記第１及び第２のチャージ電流の低周波成分を通過させるループフィルタと、
前記ループフィルタの出力信号により発振周波数が制御される制御発振器と、
前記制御発振器の出力信号から直接前記帰還信号を生成し、又は前記制御発振器の出力信号を分周して前記帰還信号を生成し、前記位相比較器に帰還入力する帰還回路と、
を有することを特徴とするPLL回路。
【請求項５】
前記位相比較器は、
前記基準信号及び前記帰還信号を比較して位相の進み／遅れに応じた第１及び第２の位相差パルスを生成する比較部と、
前記第１の制御信号により前記第１の位相差パルスのパルス幅を変化させて前記第１のパルス幅を有する前記第１の位相差信号からなる前記第１の信号を生成すると共に、前記第２の制御信号により前記第２の位相差パルスのパルス幅を変化させて前記第２のパルス幅を有する前記第２の位相差信号からなる前記第２の信号を生成し、前記第１及び第２の信号を前記チャージポンプ回路に与えるパルス幅変更部と、
を有することを特徴とする請求項４記載のPLL回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等において、電流を流し込んだり、引き抜いたりしてチャージ（電荷）を出し入れするチャージポンプ回路と、このチャージポンプ回路を用いたPLL（Phase Lock Loop）回路、特に、PLL回路を構成する位相比較器及びチャージポンプ回路のゲイン調整、並びにリファレンスリーク（キャリアリーク）を低減する技術等に関するものである。
【背景技術】
【０００２】
従来、PLL回路に関する技術としては、例えば、次のような文献等に記載されるものがあった。
【０００３】
【特許文献１】特開平１１−２３４１２３号公報
【０００４】
図２は、特許文献１等に記載された従来のPLL回路を示す構成ブロック図である。
このPLL回路は、入力のリファレンスクロックである基準信号RCKとフィードバッククロックである帰還信号PCKとの位相を比較して位相差信号であるアップ信号UP又はダウン信号DNを出力する位相比較器（PFD）１０を有している。位相比較器１０には、チャージポンプ回路２０、ループフィルタ３０、及び電圧制御発振器（以下「VCO」という。）４０が縦続接続され、このVCO４０が位相比較器１０にフィードバック接続（帰還接続）されている。
【０００５】
チャージポンプ回路２０は、位相比較器１０から出力されるアップ信号UP又はダウン信号DNを入力し、ループフィルタ３０に対してチャージ電流Icpを流し込んだり、引き抜いたりしてチャージを出し入れする回路である。ループフィルタ３０は、チャージポンプ回路２０の出力電圧を平滑化して直流（以下「DC」という）電圧VINをVCO４０へ出力する回路であり、低周波成分を通過させるロウパスフィルタ（以下「LPF」という。）により構成されている。VCO４０は、ループフィルタ３０から出力されるDC電圧VINにより発振周波数が制御され、そのDC電圧VINをパルスに変換してフィードバッククロックである帰還信号PCKを出力する回路である。
【０００６】
このような構成のPLL回路では、以下のように動作する。
通常動作としては、位相比較器１０により、基準信号RCKと帰還信号PCKとの位相のずれを検出し、帰還信号PCKが遅れていれば、位相比較器１０からチャージポンプ回路２０に、VCO入力電圧を上げるためのアップ信号UPを出力し、進んでいれば、VCO入力電圧を下げるためのダウン信号DNを出力し、チャージポンプ回路２０を介してVCO４０の入力電圧VINを制御する。そして、制御された入力電圧VINをVCO４０に入力することにより所定の周波数のパルスを発生させ、位相比較器１０に帰還する。これにより、基準信号RCKと帰還信号PCKとの位相のずれが補正され、両信号RCK，PCKの位相が一致してロック状態になる。
【０００７】
図３は、図２中の位相比較器１０、チャージポンプ回路２０、及びループフィルタ３０の構成例を示す回路図である。
【０００８】
位相比較器１０は、基準信号RCKを入力する２入力の否定論理積ゲート（以下「NANDゲート」という。）１１と、帰還信号PCKを入力する２入力のNANDゲート１２とを有し、このNANDゲート１１，１２の出力端子間に、状態を保持するための保持回路１３が接続されている。保持回路１３は、２入力NANDゲート１３ａ，１３ｂ，１３ｃ，１３ｄにより構成されている。
【０００９】
NANDゲート１１，１２及び保持回路１３の出力端子には、４入力のNANDゲート１４が接続されている。NANDゲート１１、NANDゲート１３ａ，１３ｂからなる保持回路、及びNANDゲート１４の出力端子には、３入力NANDゲート１５が接続されている。更に、NANDゲート１２、NANDゲート１３ｃ，１３ｄからなる保持回路、及びNANDゲート１６の出力端子にも、３入力NANDゲート１６及びインバータ１７が接続されている。
【００１０】
チャージポンプ回路２０は、アップ信号UPによりゲート制御されるPチャネル型MOSトランジスタ（以下「PMOS」という。）２１と、ダウン信号DNによりゲート制御されるNチャネル型MOSトランジスタ（以下「NMOS」という。）２３と、定電流源用のPMOS２２と、定電流源用のNMOS２４とを有している。これらのPMOS２１，２２、出力電圧Vcpを出力する出力端子２５、及びNMOS２３，２４は、電源電圧VDDが印加される電源ノード（以下「VDDノード」という。）と、接地電圧が印加されるグランド（以下「GND」という。）との間に、直列に接続されている。定電流源用PMOS２２のゲートに印加される定電圧源VBPと、定電流源用NMOS２４のゲートに印加される定電圧源VBNとは、PMOS２２とNMOS２４とに同じ電流（チャージ電流Icp）が流れるような電圧値に設定される。
【００１１】
ループフィルタ３０は、抵抗３１，３２及びコンデンサ３３からなるラグリードフィルタにより構成されている。
【００１２】
図４は、図３中の位相比較器１０の動作波形を示すタイミングチャートである。
この図４を参照して、位相比較器１０、チャージポンプ回路２０、及びループフィルタ３０の動作を説明する。
【００１３】
位相比較器１０に入力される基準信号RCKより帰還信号PCKの位相が遅れている場合には、この位相比較回路１０が、低レベル（以下「“Ｌ”」という。）のアップ信号UPを出力する。逆に、基準信号RCKより帰還信号PCKの位相が進んでいる場合には、位相比較器１０が、高レベル（以下「“Ｈ”」という。）のダウン信号DNを出力する。
【００１４】
アップ信号UPが“Ｌ”の時には、PMOS２１がオンし、ダウン信号DNが“Ｌ”の時には、NMOS２３がオフする。PMOS２１がオン状態の時、VDDノードから出力端子２５を介してコンデンサ３３方向へ、定電圧源VBPによりPMOS２２に一定のチャージ電流Icpが流れてコンデンサ３３が充電され、出力電圧Vcpが上昇する。
【００１５】
アップ信号UPが“Ｈ”の時には、PMOS２１がオフし、ダウン信号DNが“Ｈ”の時には、NMOS２３がオンする。NMOS２３がオン状態の時、コンデンサ３３の蓄積電荷が出力端子２５を介してGND方向へ放電し、定電圧源VBNによりNMOS２４に一定のチャージ電流Icpが流れて出力電圧Vcpが下降する。
【００１６】
このようなチャージポンプ回路２０の技術に関して、特許文献１には、下記のような提案がなされている。
【００１７】
チャージポンプ回路２０では、“Ｌ”のアップ信号UPが入力される期間は、VDDノードから出力端子２５へ正のチャージ電流Icp+を出力し、“Ｈ”のダウン信号DNが入力される期間は、出力端子２５からGNDへ負のチャージ電流Icp-を出力するように動作し、その正のチャージ電流Icp+と負のチャージ電流Icp-の大きさは等しく設定されている。このような位相比較器１０及びチャージポンプ回路２０をPLL回路に用いた場合、PLLループがロック状態となり、位相比較器１０に同相の基準信号RCK及び帰還信号PCKが入力される状態では、位相比較器１０のアップ信号UPとダウン信号DNが同時に“Ｌ”及び“Ｈ”状態となる期間がある。
【００１８】
この時、理想的なチャージポンプ回路２０であれば、位相比較器１０のアップ信号UPとダウン信号DNのオンとオフの動作が同時に行われるため、チャージポンプ回路２０の出力側では、正のチャージ電流Icp+と負のチャージ電流Icp-が相殺され、その出力電流は０となる。これにより、次段に接続されるループフィルタ３０から出力されるDC電圧VINに変化がなくなり、VCO４０は一定の周波数の下に発振する。
【００１９】
ところが、実際のチャージポンプ回路３０においては、回路を構成するPMOS２１及びNMOS２３のスイッチング特性や周波数特性の違いにより、アップ信号UP動作とダウン信号DN動作のスイッチング特性に差が生じ、これが原因となって位相比較器１０への基準信号RCKと帰還信号PCKの位相が同相であるにも拘らず、チャージポンプ回路２０の出力が０にならないという現象が起きる。これがVCO４０の発振周波数の揺れとなり、リファレンスリークや位相ノイズの原因となる。
【００２０】
これを解決するために、特許文献１の技術では、チャージポンプ回路２０のアップ信号UP動作とダウン信号DN動作のスイッチング時間の特性差を、位相比較器１０から出力する位相差信号であるアップ信号UP及びダウン信号DNのパルス幅をアップ信号UP側とダウン信号DN側で遅延回路により個別に調整して補正している。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図５（Ａ）、（Ｂ）及び図６は、従来の課題を説明するための図であって、図５（Ａ）、（Ｂ）は、図２のPLL回路におけるロック時のチャージポンプ回路２０及びループフィルタ３０の出力電圧波形図、及び、図６は、図２中のVCO４０の出力波形図である。
【００２２】
図５（Ａ）、（Ｂ）に示すように、チャージポンプ回路２０の出力電圧Vcpの波形は、基準信号RCKの周波数間隔でパルスが発生する。これが、ラグリードフィルタからなるループフィルタ３０により平滑化される。
【００２３】
しかしながら、従来のチャージポンプ回路２０を有するPLL回路では、次の（１）、（２）のような課題があった。
【００２４】
（１）  図３の回路では、アップ信号UP及びダウン信号DNの微小な幅のパルスがチャージポンプ回路２０に入力されても、PMOS２１及びNMOS２３の反応が遅い場合には、出力電圧Vcpが変化せずに、位相の調整が行われないという課題があった。この課題は、従来の特許文献１の技術においても解決されていない。
【００２５】
（２）  アップ信号UP及びダウン信号DNで変化する出力電圧Vcpにより、図６に示すようなリファレンスリーク（これは「キャリアリーク」ともいう。）RLが発生し、ノイズレベルが高くなってしまうという課題があった。
【００２６】
リファレンスリークRLとは、図６のようにVCO出力波形をスペクトラム解析した場合に見られる所定の発振周波数（ロック時の発振周波数）fa以外のサイドバンドノイズのことである。原因としては、位相比較器１０から出力されるアップ信号UP及びダウン信号DNによるVCO入力電圧へ周期的にチャージ（電荷）の注入が瞬間的にVCO出力周波数を変化させることにより発生する。
【００２７】
特許文献１の技術では、所定の周波数fa上でのノイズの問題を解決しているが、サイドバンドノイズに関しては、解決しておらず、これを解決することが困難であった。
【課題を解決するための手段】
【００２８】
本発明のチャージポンプ回路では、第１、第２の出力スイッチと、第１、第２の電流源とを有している。
【００２９】
前記第１の出力スイッチは、第１の電源電圧が印加される第１の電源ノードと第１の出力ノードとの間に接続され、第１の制御信号に対応した第１のパルス幅を有する第１の信号によりオン／オフ動作するスイッチである。前記第２の出力スイッチは、前記第１の電源電圧とは異なる第２の電源電圧が印加される第２の電源ノードと第２の出力ノードとの間に接続され、第２の制御信号に対応した第２のパルス幅を有する第２の信号によりオン／オフ動作するスイッチである。
【００３０】
前記第１の電流源は、前記第１の出力ノードと前記出力端子との間に接続され、前記第１の制御信号に基づき、前記第１のパルス幅の増減に反比例して電流値が変化する第１のチャージ電流を、前記出力端子から外部へ流し込む又は前記外部から前記出力端子に引き込む回路である。更に、前記第２の電流源は、前記第２の出力ノードと前記出力端子との間に接続され、前記第２の制御信号に基づき、前記第２のパルス幅の増減に反比例して電流値が変化する第２のチャージ電流を、前記外部から前記出力端子に引き込む又は前記出力端子から外部へ流し込む回路である。
【００３１】
本発明のPLL回路では、前記発明のチャージポンプ回路と、位相比較器と、ループフィルタと、制御発振器と、帰還回路とを有している。
【００３２】
前記位相比較器は、基準信号と帰還信号とを入力して前記基準信号及び前記帰還信号を比較し、前記第１のパルス幅を有する第１の位相差信号からなる前記第１の信号を生成すると共に、前記第２のパルス幅を有する第２の位相差信号からなる前記第２の信号を生成し、前記第１及び第２の信号を前記チャージポンプ回路に与える回路である。前記ループフィルタは、前記第１及び第２のチャージ電流の低周波成分を通過させるフィルタである。
【００３３】
前記制御発振器は、前記ループフィルタの出力信号により発振周波数が制御される発振器であり、VCOあるいは電流制御発振器等により構成されている。更に、前記帰還回路は、前記制御発振器の出力信号から直接前記帰還信号を生成し、又は前記制御発振器の出力信号を分周して前記帰還信号を生成し、前記位相比較器に帰還入力する回路である。
【発明の効果】
【００３４】
本発明のチャージポンプ回路によれば、制御信号によりチャージ電流の電流量を調整できるので、チャージ電流による出力端子の電圧の持ち上がりによって起きるリファレンスリーク（キャリアリーク）を抑制でき、これによってノイズ量を低減することが可能になる。
【００３５】
本発明のPLL回路によれば、制御信号により位相差信号のパルス幅を調整できるので、チャージポンプ回路の充電時間を調整することにより、PLL回路の反応特性を高める（不感帯を減少させる）ことが可能になる。
【発明を実施するための最良の形態】
【００３６】
PLL回路に用いられるチャージポンプ回路は、第１、第２の出力スイッチと、第１、第２の電流源とを有している。
【００３７】
前記第１の出力スイッチは、第１の電源電圧が印加される第１の電源ノードと第１の出力ノードとの間に接続され、第１の制御信号に対応した第１のパルス幅を有する第１の信号によりオン／オフ動作するスイッチである。前記第２の出力スイッチは、前記第１の電源電圧とは異なる第２の電源電圧が印加される第２の電源ノードと第２の出力ノードとの間に接続され、第２の制御信号に対応した第２のパルス幅を有する第２の信号によりオン／オフ動作するスイッチである。
【００３８】
前記第１の電流源は、前記第１の出力ノードと前記出力端子との間に接続され、前記第１の制御信号に基づき、前記第１のパルス幅の増減に反比例して電流値が変化する第１のチャージ電流を、前記出力端子から外部へ流し込む又は前記外部から前記出力端子に引き込む回路であり、第１及び第２の定電流源により構成されている。
【００３９】
更に、前記第２の電流源は、前記第２の出力ノードと前記出力端子との間に接続され、前記第２の制御信号に基づき、前記第２のパルス幅の増減に反比例して電流値が変化する第２のチャージ電流を、前記外部から前記出力端子に引き込む又は前記出力端子から外部へ流し込む回路であり、第３及び第４の定電流源により構成されている。
【実施例１】
【００４０】
（実施例１の構成）
図１（Ａ）、（Ｂ）は、本発明の実施例１を示すPLL回路の回路図であり、同図（Ａ）は全体の回路図、及び同図（Ｂ）は位相比較器の回路図である。
【００４１】
PLL回路の全体の構成は、従来と異なる構成の位相比較器（PFD）５０を有し、この位相比較器５０の出力端子に、従来と異なる構成のチャージポンプ回路８０と、従来と同様の構成のループフィルタ１００及び制御発振器（例えば、VCO）１１０とが縦続接続され、このVCO１１０が帰還回路により位相比較器５０にフィードバック接続されている。帰還回路は、VCO１１０の出力端子と位相比較器５０の入力端子とを接続するための信号線により構成されている。
【００４２】
位相比較器５０は、リファレンスクロックからなる基準信号RCKとフィードバッククロックからなる帰還信号PCKとを比較し、第１のパルス幅を有する第１の位相差信号からなる第１の信号（例えば、アップ信号UP）と、第２のパルス幅を有する第２の位相差信号からなる第２の信号（例えば、ダウン信号DN）とを生成し、アップ信号UP及びダウン信号DNをチャージポンプ回路８０に与える回路である。チャージポンプ回路８０は、位相比較器５０から出力されるアップ信号UP又はダウン信号DNを入力し、ループフィルタ１００に対してチャージ電流Icpを流し込んだり、引き抜いたりしてチャージを出し入れする回路である。
【００４３】
ループフィルタ１００は、チャージポンプ回路８０の出力電圧Vcpを平滑化してDC電圧VINをVCO１１０へ出力する回路であり、例えば、LPFの１つであるラグリードフィルタにより構成されている。このラグリードフィルタは、チャージポンプ回路８０の出力端子９９に接続された抵抗１０１と、この抵抗１０１に分岐接続された抵抗１０２と、この抵抗１０２と第２の電源電圧が印加される第２の電源ノード（例えば、GND）との間に接続されたコンデンサ１０３とにより構成されている。ラグリードフィルタは、回路構成が簡単で、しかも、ループの収束性が早く安定するという特徴がある。VCO１１０は、ループフィルタ１００から出力されるDC電圧VINにより発振周波数が制御され、そのDC電圧VINをパルスに変換して帰還信号PCKを出力する回路である。
【００４４】
PLL回路の各部の構成を説明すると、位相比較器５０は、従来の位相比較器１０と同様に、基準信号RCK及び帰還信号PCKを比較して位相の進み／遅れに応じた第１又は第２の位相差信号を生成する比較部６０と、この出力端子に新たに追加され、前記第１又は第２の位相差信号のパルス幅を変更したアップ信号UP又はダウン信号DNを出力するパルス幅変換部７０とにより構成されている。
【００４５】
比較部６０は、基準信号RCKを入力する２入力NANDゲート６１と、帰還信号PCKを入力する２入力NANDゲート６２とを有し、このNANDゲート６１，６２の出力端子間に、状態を保持するための保持回路６３が接続されている。保持回路６３は、NANDゲート６１の出力信号を保持するためのたすき掛け接続された２つの２入力NANDゲート６３ａ，６３ｂと、NANDゲート６２の出力信号を保持するためのたすき掛け接続された２つの２入力NANDゲート６３ｃ，６３ｄとにより構成されている。
【００４６】
NANDゲート６１，６２及び保持回路６３の出力端子には、位相差で作成されるパルスの解除タイミングを作成するための４入力NANDゲート６４が接続されている。NANDゲート６１、NANDゲート６３ａ，６３ｂからなる保持回路、及びNANDゲート６４の出力端子には、アップ信号UPを出力するための３入力NANDゲート６５が接続されている。更に、NANDゲート６２、NANDゲート６３ｃ，６３ｄからなる保持回路、及びNANDゲート６６の出力端子にも、ダウン信号DNを出力するための３入力NANDゲート６６及び信号反転用インバータ６７が接続されている。
【００４７】
パルス幅変更部７０は、第１の制御信号（例えば、第１のセレクト信号）SL1により、NANDゲート６５から出力される第１の位相差パルスのパルス幅を変化させて第１のパルス幅を有する第１の位相差信号からなるアップ信号UPを生成すると共に、第２の制御信号（例えば、第２のセレクト信号）SL2により、インバータ６７から出力される第２の位相差パルスのパルス幅を変化させて第２のパルス幅を有する第２の位相差信号からなるダウン信号DNを生成する回路である。
【００４８】
パルス幅変更部７０は、例えば、NANDゲート６５から出力される第１の位相差パルスに対して、このパルス幅を変化させずにそのまま通過させる１倍のパルス幅変調回路７１と、その第１の位相差パルスのパルス幅を２倍に変化させる２倍のパルス幅変調回路７２と、セレクト信号SL1により、パルス幅変調回路７１又は７２の出力のいずれか一方を選択してアップ信号UPを出力するセレクタ７３とを有している。更に、このパルス幅変更部７０には、インバータ６７から出力される第２の位相差パルスに対して、このパルス幅を変化させずにそのまま通過させる１倍のパルス幅変調回路７４と、その第２の位相差パルスのパルス幅を２倍に変化させる２倍のパルス幅変調回路７５と、セレクト信号SL2により、パルス幅変調回路７４又は７５の出力のいずれか一方を選択してダウン信号DNを出力するセレクタ７５とが設けられている。
【００４９】
１倍のパルス幅変調回路７１，７４は、例えば、この入出力端子を短絡した信号線により構成されている。
【００５０】
チャージポンプ回路８０は、第１の電源電圧（例えば、VDD）が印加される第１の電源ノード（例えば、VDDノード）と第１の出力ノードN81との間に接続され、第１のセレクト信号SL1に対応した第１のパルス幅を有するアップ信号UPによりオン／オフ動作する第１の出力スイッチ（例えば、PMOS）８１と、第２の電源電圧が印加される第２の電源ノード（例えば、GND）と第２の出力ノードN82との間に接続され、第２のセレクト信号SL2に対応した第２のパルス幅を有するダウン信号DNによりオン／オフ動作する第２の出力スイッチ（例えば、NMOS）８２とを有し、このPMOS８１とNMOS８２との間に、セレクト部９０が接続されている。
【００５１】
セレクト部９０は、出力ノードN81と出力端子９９との間に接続され、選択信号SL1に基づき、前記第１のパルス幅の増減に反比例して電流値が変化する第１のチャージ電流（＝Icp1＋Icp2）を、出力端子９９からループフィルタ１００へ流し込む第１の電流源と、出力ノードN82と出力端子９９との間に接続され、セレクト信号SL2に基づき、前記第２のパルス幅の増減に反比例して電流値が変化する第２のチャージ電流（＝Icp1＋Icp2）を、ループフィルタ１００から出力端子９９に引き込む第２の電流源とを有している。
【００５２】
前記第１の電流源は、出力ノードN81と出力端子９９との間に接続され、セレクト信号SL1によりオン状態となって、第１のチャージ電流（＝Icp1＋Icp2）のうちの１／ｋ（但し、ｋは任意の正数であり、例えば、ｋ＝２の時にはIcp1＝Icp2）の割合の一定電流（例えば、Icp1）を流す第１の定電流源と、この第１の定電流源に対して並列に接続され、セレクト信号SL1によりオン状態となって、前記第１のチャージ電流のうちの（１−１／ｋ）の割合の一定電流（例えば、Icp2＝Icp1）を流す第２の定電流源とにより構成されている。
【００５３】
前記第２の電流源は、出力ノードN82と出力端子９９との間に接続され、セレクト信号SL2によりオン状態となって、前記第２のチャージ電流（＝Icp1＋Icp2）のうちの１／ｋ（例えば、ｋ＝２の時にはIcp1＝Icp2）の割合の一定電流（例えば、Icp1）を流す第３の定電流源と、この第３の定電流源に対して並列に接続され、セレクト信号SL2によりオン状態となって、前記第２のチャージ電流のうちの（１−１／ｋ）の割合の一定電流（例えば、Icp2＝Icp1）を流す第４の定電流源とにより構成されている。
【００５４】
前記第１の定電流源は、セレクト信号SL1により、第１の定電圧源から供給される第１の定電圧VBP又は電源電圧VDDのうちのいずれか一方の電圧を選択して出力する第１のスイッチ９１と、出力ノードN81と出力端子９９との間に接続され、第１のスイッチ９１から出力される第１の定電圧VBP又は電源電圧VDDのうちの、第１の定電圧VBPが印加されるとオン状態になって１／ｋの割合の一定電流（Icp1）を流し、電源電圧VDDが印加されるとオフ状態になる第１のトランジスタ（例えば、PMOS）９５とにより構成されている。
【００５５】
前記第２の定電流源は、セレクト信号SL1により、第１の定電圧VBP又は電源電圧VDDのうちのいずれか一方の電圧を選択して出力する第２のスイッチ９２と、PMOS９５に対して並列に接続され、第２のスイッチ９２から出力される第１の定電圧VBP又は電源電圧VDDのうちの、第１の定電圧VBPが印加されるとオン状態になって（１−１／ｋ）の割合の一定電流（例えば、Icp2＝Icp1）を流し、電源電圧VDDが印加されるとオフ状態になる第２のトランジスタ（例えば、PMOS）９７とにより構成されている。
【００５６】
前記第３の定電流源は、セレクト信号SL2により、第２の定電圧源から供給される第２の定電圧VBN又はGND電圧のうちのいずれか一方の電圧を選択して出力する第３のスイッチ９３と、出力ノードN82と出力端子９９との間に接続され、第３のスイッチ９３から出力される第２の定電圧VBN又はGND電圧のうちの、第２の定電圧VBNが印加されるとオン状態になって１／ｋの割合の一定電流（例えば、Icp1）を流し、GND電圧が印加されるとオフ状態になる第３のトランジスタ（例えば、NMOS）９６とにより構成されている。
【００５７】
前記第４の定電流源は、セレクト信号SL2により、第２の定電圧VBN又はGND電圧のうちのいずれか一方の電圧を選択して出力する第４のスイッチ９４と、NMOS９６に対して並列に接続され、第４のスイッチ９４から出力される第２の定電圧VBN又はGND電圧のうちの、第２の定電圧VBNが印加されるとオン状態になって（１−１／ｋ）の割合の一定電流（例えば、Icp2＝Icp1）を流し、GND電圧が印加されるとオフ状態になる第４のトランジスタ（例えば、NMOS）９８とにより構成されている。
【００５８】
第１、第２、第３、第４のスイッチ９１〜９４は、例えば、MOSトランジスタ等のスイッチング素子により構成されている。
【００５９】
図７（Ａ）、（Ｂ）は、図１中の２倍のパルス幅変調回路７２，７５の構成例を示す回路図である。
【００６０】
図７（Ａ）に示す２倍のパルス幅変調回路７２（又は７５）では、例えば、入力端子INと出力端子OUTとの間に直列に接続された２段の相補型MOSトランジスタ（以下「CMOS」という。）からなるインバータ７２ａ，７２ｂにより構成されている。各CMOSインバータ７２ａ，７２ｂは、電源及びGND間に直列に接続されたPMOS及びNMOSにより構成されている。例えば、１段目のCMOSインバータ７２ａでは、NMOSのディメンジョン（例えば、ゲート幅、ゲート長等）を大きくしてPMOSのディメンジョンを小さくし、２段目のCMOSインバータ７２ｂでは、PMOSのディメンジョンを大きくしてNMOSのディメンジョンを小さくしている。このように、CMOSインバータ７２ａ，７２ｂのディメンジョンを調整し、立ち上がりは早く反応させ、立ち下りは遅く反応させることにより、パルス幅を２倍に広げている。
【００６１】
図７（Ｂ）に示す２倍のパルス幅変調回路７２（又は７５）では、例えば、入力端子INに接続された立ち上がりトリガのD型フリップフロップ（以下「D-FF」という。）７２ｃと立ち下りトリガのD-FF７２ｄとを有している。D-FF７２ｄの出力端子/Qには、複数段のCMOSインバータからなる信号遅延用のディレイ部７２ｅが接続され、このディレイ部７２ｅの出力端子とD-FF７２ｃの出力端子Qとに、２入力の論理積ゲート（以下「ANDゲート」という。）７２ｆを介して出力端子OUTが接続されている。この２倍のパルス幅変調回路７２（又は７５）では、ディレイ部７２ｅによりパルス幅を２倍に広げている。
【００６２】
このように、２倍のパルス幅変調回路７２（又は７５）は、単純な回路で実現可能であり、図７以外の他の種々の回路でも構成可能である。
【００６３】
（実施例１の動作）
図８は、図１中の位相比較器５０の動作波形を示すタイミングチャートである。
【００６４】
位相比較器５０に入力される基準信号RCKよりも帰還信号PCKの位相が遅れている場合には、アップ信号UPが出力される。セレクト信号SL1，SL2が“Ｌ”であれば、１倍のパルス幅変調回路７１，７４を通ってセレクタ７３，７６からそのままのパルス幅で出力され、セレクト信号SL1，SL2が“Ｈ”であれば、２倍のパルス幅変調回路７２，７５により２倍のパルス幅に変更され、セレクタ７３，７６から出力されてチャージポンプ回路８０へ送られる。
【００６５】
基準信号RCKよりも帰還信号PCKの位相が進んでいる場合には、位相比較器５０から、ダウン信号DNのパルス幅がそのまま、又は２倍に変更されて出力され、チャージポンプ回路８０へ送られる。
【００６６】
このように、セレクト信号SL1，SL2が“Ｌ”の時には、位相比較器５０から、アップ信号UP又はダウン信号DNが１倍のパルス幅で出力される。この際、アップ信号UPの時には、チャージポンプ回路８０内のPMOS８１がオンすると共に、セレクト信号SL1により、スイッチ９１，９２がオンして定電圧VBPがPMOS９５，９７のゲートに印加され、ダウン信号DNの時には、NMOS８２がオンすると共に、セレクト信号SL2により、スイッチ９３，９４がオンして定電圧VBNがNMOS９６，９８のゲートに印加される。これにより、チャージポンプ回路８０の出力端子９９に、パルス幅の時間だけチャージ電流Icp1＋Icp2＝２×Icp1が流れ込み、出力電圧Vcpのレベルを変動させる。
【００６７】
セレクト信号SL1，SL2が“Ｈ”の時には、位相比較器５０から、アップ信号UP又がダウン信号DNが２倍のパルス幅で出力される。この際、アップ信号UPの時には、チャージポンプ回路８０内のPMOS８１がオンすると共に、セレクト信号SL1により、スイッチ９１がオンして定電圧VBPがPMOS９５のゲートに印加され、ダウン信号DNの時には、NMOS８２がオンすると共に、セレクト信号SL2により、スイッチ９３がオンして定電圧VBNがNMOS９６のゲートに印加される。これにより、チャージポンプ回路８０の出力端子９９に、パルス幅の２倍の時間だけチャージ電流Icp1が流れ込み、出力電圧Vcpのレベルを変動させる。
【００６８】
出力電圧Vcpは、ループフィルタ１００により平滑化されてDC電圧VINに変換され、このDC電圧VINによりVCO１１０の発振周波数が変化する。VCO１１０から出力された帰還信号PCKは、位相比較器５０にフィードバック入力され、基準信号RCKと帰還信号PCKとの位相差が０になるように動作する。
【００６９】
（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。
【００７０】
（１）  位相比較器５０内にパルス幅変更部７０を設けたので、例えば、PLL回路を半導体集積回路内に作りこんだ後でも、外部からセレクト信号SL1，SL2によりセレクタ７３，７６を切り替えることにより、アップ信号UP又はダウン信号DNのパルス幅を変更させ、チャージポンプ回路８０の充電時間を調整することにより、PLL回路の反応特性を高める（不感帯を減少させる）ことが可能になる。
【００７１】
（２）  チャージポンプ回路８０内にセレクト部９０を設けたので、外部からセレクト信号SL1，SL2によりスイッチ９１〜９４を切り替えることにより、チャージ電流Icpによる出力電圧Vcpの持ち上がりによって起きるリファレンスリーク（キャリアリーク）を抑制でき、これによってノイズ量を低減することが可能になる。
【００７２】
（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００７３】
（ａ）  図１（Ａ）のPLL回路において、VCO１１０と位相比較器５０との帰還経路に、帰還回路として分周器を設けても良い。これにより、他の用途に使用できる。
【００７４】
（ｂ）  図１の２倍のパルス幅変調回路７２，７５は、任意の倍数に変更しても良い。これに対応して、チャージポンプ回路８０内のセレクト部９０の回路構成を変更すれば良い。
【００７５】
（ｃ）  比較部６０、ループフィルタ１００等の他の回路も、図示以外の他の回路構成に変更しても良い。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１を示すPLL回路の回路図である。
【図２】従来のPLL回路を示す構成ブロック図である。
【図３】図２中の位相比較器、チャージポンプ回路及びループフィルタの構成例を示す回路図である。
【図４】図３中の位相比較器の動作波形を示すタイミングチャートである。
【図５】図２のPLL回路におけるロック時のチャージポンプ回路及びループフィルタの出力電圧波形図である。
【図６】図２中のVCOの出力波形図である。
【図７】図１中の２倍のパルス幅変調回路の構成例を示す回路図である。
【図８】図１中の位相比較器の動作波形を示すタイミングチャートである。
【符号の説明】
【００７７】
５０      位相比較器
６０      比較部
７０      パルス幅変更部
８０      チャージポンプ回路
８１      PMOS
８２      NMOS
９０      セレクト部
１００      ループフィルタ
１１０      VCO
【図１】
2007295165.tif 000003
【図２】
2007295165.tif 000004
【図３】
2007295165.tif 000005
【図４】
2007295165.tif 000006
【図５】
2007295165.tif 000007
【図６】
2007295165.tif 000008
【図７】
2007295165.tif 000009
【図８】
2007295165.tif 000010