(57)【要約】【課題】絶縁ゲート型バイポーラトランジスタにおいて、オン時の損失の低減と、スイッチング時の上昇時間の高速化とを両立させる。【解決手段】Ｐ型シリコン基板１０１上にＮ型シリコン基板１０２を形成し、このＮ型シリコン基板１０２の上にＮ型シリコン基板１０３，１０４を順次形成する。Ｐ型シリコン基板１０１から上層のＮ型シリコン基板１０４にかけて不純物濃度を徐々に低くする。上層のＮ型シリコン基板１０４上に、ゲート酸化膜１０７，ゲート電極１０８およびＰ型ウエル層１０５を形成し、Ｐ型ウエル層１０５にＮ型エミッタ層１０６を形成する。さらにゲート電極１０８およびＮ型エミッタ層１０６の一部上に保護膜１１１を形成し、Ｐ型ウエル層１０５の一部上およびＮ型エミッタ層１０６の一部上にエミッタ電極１１０を形成する。またＰ型シリコン基板１０１におけるＮ型シリコン基板１０２と接する面とは逆面にコレクタ電極１０９を形成する。【選択図】図１
2007067062.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の層と、
前記第１の層上に形成され、前記第１の層より不純物濃度が低く、かつ第１導電型と逆導電型である第２導電型の第２の層と、
前記第２の層上に形成され、前記第２の層より不純物濃度が低く、かつ第２導電型の第３の層と、
前記第３の層上に形成され、前記第３の層より不純物濃度が低く、かつ第２導電型の第４の層と、
前記第４の層の表面領域に形成される第１導電型の第５の層と、
前記第５の層の表面領域に形成される第２導電型の第６の層と、
前記第４の層と前記第５の層と前記第６の層とを跨ぐように絶縁膜を介して形成される第１の電極と、
前記第１の層における前記第２の層と接する面とは逆の面に形成される第２の電極と、
前記第５の層と前記第６の層とに跨るように形成される第３の電極と、
を備えたことを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記第３の層と前記第４の層との間に第２導電型の層を備え、該第２導電型の層は前記第３の層よりも不純物濃度が低く、かつ前記第４の層よりも不純物濃度が高いことを特徴とする請求項１記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記第３の層と前記第４の層との間に２つ以上の第２導電型の層を備え、該隣り合う層において、前記第３の層側の層よりも前記第４の層側の層の方が不純物濃度が低く、前記第３の層と隣り合う層は前記第３の層よりも不純物濃度が低く、前記第４の層と隣り合う層は前記第４の層よりも不純物濃度が高いことを特徴とする請求項１記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
請求項１記載の絶縁ゲート型バイポーラトランジスタを製造する製造方法であって、
請求項１記載の第２の層および第３の層を、濃度変化を持たせた結晶成長により、同一工程で形成することを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ、およびその製造方法に関するものである。
【背景技術】
【０００２】
従来の絶縁ゲート型バイポーラトランジスタとして、例えば図２（ａ）に示す断面図のように構成されているものがある。
【０００３】
図２（ａ）において、２０１はＰ型シリコン基板であり、Ｐ型シリコン基板２０１上に、Ｐ型シリコン基板２０１の不純物濃度より低い不純物濃度を有するＮ型シリコン基板２０２が形成され、Ｎ型シリコン基板２０２上に、Ｎ型シリコン基板２０２の不純物濃度より低い不純物濃度を有するＮ型シリコン基板２０４が形成されている。そして、Ｎ型シリコン基板２０４の主表面にはＰ型ウエル層２０５が形成され、Ｐ型ウエル層２０５の中にＮ型エミッタ層２０６が形成されている。
【０００４】
そして、Ｎ型エミッタ層２０６の一部上、およびＮ型シリコン基板２０４上、およびＮ型エミッタ層２０６とＮ型シリコン基板２０４の間に位置するＰ型ウエル層２０５上にゲート酸化膜２０７が形成され、ゲート酸化膜２０７上にポリシリコンからなるゲート電極２０８が形成されている。
【０００５】
さらに、Ｐ型シリコン基板２０１において、Ｎ型シリコン基板２０２と接する面とは反対面にコレクタ電極２０９が形成され、また、Ｎ型エミッタ層２０６の一部上およびＰ型ウエル層２０５において、ゲート酸化膜２０７と接する以外のＰ型ウエル層２０５上にエミッタ電極２１０が形成され、Ｎ型エミッタ層２０６の一部上、およびゲート電極２０８上に保護膜２１１が形成されている。
【０００６】
図２（ａ）において、Ｐ型シリコン基板２０１，Ｎ型シリコン基板２０２，Ｎ型シリコン基板２０４とにおける不純物濃度は、図２（ｂ）に示すように、Ｐ型シリコン基板２０１からＮ型シリコン基板２０４へと徐々に濃度が低くなっている。
【０００７】
Ｎ型シリコン基板２０２は、エミッタ電極２１０とゲート電極２０８とを短絡させたときのコレクタ電極２０９とエミッタ電極２０６との間の所望の耐圧を満たすため、およびスイッチング時の下降時間の高速化を図るために形成されるものである。しかし、Ｎ型シリコン基板２０２を形成することにより、オン時の損失は増加する。
【０００８】
また、特許文献１に記載されているような絶縁ゲート型バイポーラトランジスタにおいて、図２におけるＰ型シリコン基板２０１とＮ型シリコン基板２０２の間に、Ｐ型シリコン基板２０１より不純物濃度が低く、Ｎ型シリコン基板２０２より不純物濃度が大きい層を複数有する構造が提案されているが、その目的は、オン時の損失の低減化と、スイッチング時の下降時間の高速化とを、両立することである（例えば特許文献２参照）。
【特許文献１】特開平６−３１０７２７号公報
【特許文献２】特許第３３２５７５２号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の構成では、オン時の損失の低減化と、スイッチング時の下降時間の高速化を同時に両立するためには有利ではあるが、例えば、半導体装置側ではなく回路システム側でオンとオフを切り替え、半導体装置に対して大電流パルスを注入させ、半導体装置のスイッチング時における下降時間よりも上昇時間の高速化が重視されるような回路システムに用いるには最適とはいえない。
【００１０】
また、図２において、シリコン基板２０２の厚さを薄くすると、半導体装置のスイッチング時の上昇時間が高速化されるが、エミッタ電極２１０とゲート電極２０８とを短絡させたときのコレクタ電極２０９とエミッタ電極２１０間の耐圧が低下するという問題があった。
【００１１】
本発明は、前記従来技術の問題に鑑み、エミッタ電極とゲート電極とを短絡させたときのコレクタ電極とエミッタ電極との間の耐圧を維持したまま、オン時の損失の低減化と、スイッチング時の上昇時間の高速化とを両立することができる絶縁ゲート型バイポーラトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、請求項１に記載の絶縁ゲート型バイポーラトランジスタは、第１導電型の第１の層と、前記第１の層上に形成され、前記第１の層より不純物濃度が低く、かつ第１導電型と逆導電型である第２導電型の第２の層と、前記第２の層上に形成され、前記第２の層より不純物濃度が低く、かつ第２導電型の第３の層と、前記第３の層上に形成され、前記第３の層より不純物濃度が低く、かつ第２導電型の第４の層と、前記第４の層の表面領域に形成される第１導電型の第５の層と、前記第５の層の表面領域に形成される第２導電型の第６の層と、前記第４の層と前記第５の層と前記第６の層とを跨ぐように絶縁膜を介して形成される第１の電極と、前記第１の層における前記第２の層と接する面とは逆の面に形成される第２の電極と、前記第５の層と前記第６の層とに跨るように形成される第３の電極とを備えたことを特徴とする。
【００１３】
請求項１に記載の絶縁ゲート型バイポーラトランジスタによれば、第２の層と第３の層とを加えた厚さを、図２に示す従来例におけるシリコン基板２０２と同じ厚さにした場合、エミッタ電極とゲート電極とを短絡させたときのコレクタ電極とエミッタ電極の間の耐圧を、図２に示す従来例とほとんど同じ値に維持したまま、オン時における第１の層と第４の層との間のキャリアの移動が、図２に示す従来例の構造の場合と比較して活発に行われるため、オン時の損失の低減化と、スイッチング時の上昇時間の高速化とを両立することが可能になる。
【００１４】
請求項２に記載の絶縁ゲート型バイポーラトランジスタは、請求項１記載の絶縁ゲート型バイポーラトランジスタにおいて、第３の層と第４の層との間に第２導電型の層を備え、該第２導電型の層は前記第３の層よりも不純物濃度が低く、かつ前記第４の層よりも不純物濃度が高いことを特徴とする。
【００１５】
請求項３に記載の絶縁ゲート型バイポーラトランジスタは、請求項１記載の絶縁ゲート型バイポーラトランジスタにおいて、第３の層と第４の層との間に２つ以上の第２導電型の層を備え、該隣り合う層において、第３の層側の層よりも第４の層側の層の方が不純物濃度が低く、第３の層と隣り合う層は第３の層よりも不純物濃度が低く、第４の層と隣り合う層は第４の層よりも不純物濃度が高いことを特徴とする。
【００１６】
請求項２，３に記載の絶縁ゲート型バイポーラトランジスタによれば、第３の層と第４の層との間に、第３の層と第４の層と同じ導電型の層を備えることにより、第３の層と第４の層の厚さと、その間に介在する層の厚さを加えた厚さを、図２に示す従来例におけるシリコン基板２０２と同じ厚さにした場合、エミッタとゲートを短絡させたときのコレクタとエミッタ間の耐圧を図２に示す従来例の半導体装置と同じ値に維持したままで、オン時の損失の低減化とスイッチング時の上昇時間の高速化とを両立することができると共に、その値を細かく設定することができ、制御がより容易になる。
【００１７】
請求項４に記載の絶縁ゲート型バイポーラトランジスタの製造方法は、請求項１記載の絶縁ゲート型バイポーラトランジスタを製造する製造方法であって、請求項１記載の第２の層および第３の層を、濃度変化を持たせた結晶成長により、同一工程で形成することを特徴とする。
【００１８】
請求項４に記載の絶縁ゲート型バイポーラトランジスタの製造方法によれば、第２の層と第３の層とを同一工程で形成することにより、製造コストや製造工程の低減を図ることができる。
【発明の効果】
【００１９】
本発明によれば、ゲート絶縁型バイポーラトランジスタにおいて、エミッタ電極とゲート電極を短絡させたときのコレクタ電極とエミッタ電極の間の耐圧を維持したまま、オン時の損失の低減化と、スイッチング時の上昇時間の高速化とを両立することができる優れた絶縁ゲート型バイポーラトランジスタが実現する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２１】
図１（ａ）は本発明の実施形態に係る絶縁ゲート型バイポーラトランジスタの構成、および製造方法を説明するための断面図である。
【００２２】
図１（ａ）を参照して本実施形態の絶縁ゲート型バイポーラトランジスタの製造について説明する。まず、１×１０１９ｃｍ−３の不純物濃度を有し、不純物の種類がボロンであり、３００μｍの厚さを有する第１の層であるＰ型シリコン基板１０１の上に、１×１０１７ｃｍ−３の不純物濃度を有し、不純物の種類がリンであり、５μｍの厚さを有する第２の層であるＮ型シリコン基板１０２を形成する。このＮ型シリコン基板１０２の上に、１×１０１６ｃｍ−３の不純物濃度を有し、不純物の種類がリンであり、５μｍの厚さを有する第３の層であるＮ型シリコン基板１０３を形成する。
【００２３】
第２の層であるＮ型シリコン基板１０２と第３のＮ型シリコン基板１０３とは、濃度変化を持たせた結晶成長により、同一工程で形成することができる。
【００２４】
次に、Ｎ型シリコン基板１０３の上に、５×１０１４ｃｍ−３の不純物濃度を有し、不純物の種類がリンであり、２９μｍの厚さを有する第４の層であるＮ型シリコン基板１０４を形成する。
【００２５】
次に、Ｎ型シリコン基板１０４上に、熱処理により１２０ｎｍの厚さの酸化膜、および５００μｍの厚さを有するポリシリコン層を形成し、パターニングを行うことにより、第１の電極であるゲート酸化膜１０７およびポリシリコンからなるゲート電極１０８を形成する。
【００２６】
次に、ゲート電極１０８をマスクとしてＮ型シリコン基板１０４中に、ボロンを３×１０１３ｃｍ−２のドーズ量でイオン注入し熱拡散を行うことで、第５の層であるＰ型ウエル層１０５を形成し、さらに、パターニングにより形成されたホトレジストをマスクとして、Ｐ型ウエル層１０５の表面にヒ素を、３×１０１５ｃｍ−２のドーズ量でイオン注入することにより、第６の層であるＮ型エミッタ層１０６を形成する。
【００２７】
次に、ゲート電極１０８およびＮ型エミッタ層１０６の一部上に、ＰＳＧ（リンシリカガラス）からなる保護膜１１１を形成する。
【００２８】
次に、パターニングによるエッチングにより保護膜１１１の一部を除去した後、パターニングにより、Ｐ型ウエル層１０５の一部上およびＮ型エミッタ層１０６の一部上に、アルミニウム層を形成することにより、エミッタ電極１１０を形成する。
【００２９】
また、前記Ｐ型シリコン基板１０１において、Ｎ型シリコン基板１０２と接する面とは逆面にコレクタ電極１０９を形成する。
【００３０】
図１（ａ）において、第１の層であるＰ型シリコン基板１０１と、第２の層〜第４の層であるＮ型シリコン基板１０２〜１０４とにおける各層の不純物濃度は、図１（ｂ）に示すように、第１層のＰ型シリコン基板１０１から第４層のＮ型シリコン基板１０４へと徐々に濃度が低くなっている。
【００３１】
かかる構成の実施形態によれば、図１（ａ）に示すＮ型シリコン基板１０２とＮ型シリコン基板１０３とを加えた厚さと、従来例の図２に示すシリコン基板２０２の厚さとを同じ厚さの１０μｍとし、本実施形態と従来例におけるそれ以外の条件をまったく同一として、絶縁ゲート型バイポーラトランジスタを製造した場合、エミッタ電極とゲート電極を短絡させたときのコレクタ電極とエミッタ電極の間の耐圧は、本実施形態の構造の方が、図２に示す従来例の構造と比較して若干増加し、さらに、本実施形態の構造の方が図２に示す従来例の構造と比較して、オン時におけるコレクタ電極とエミッタ電極との間のキャリアの移動が活発に行われるため、本実施形態の構造は従来例の図２に示す構造と比較して、オン時の損失の低減化と、スイッチング時の上昇時間の高速化とを両立することができる。
【００３２】
具体的な数値としては、図３に示すように、図１の本実施形態の構造におけるエミッタ電極とゲート電極を短絡させたときのコレクタ電極とエミッタ電極間の耐圧は、３６１Ｖであり、図２に示す従来例の構造におけるそれは３５０Ｖである。ここで、前記耐圧の測定条件は、コレクタ電極を流れる電流が１ｍＡとなるときのエミッタ電極とゲート電極を短絡させたときのコレクタ電極とエミッタ電極の間の電圧の値である。
【００３３】
また、図１の実施形態の構造におけるオン時の損失は１．５Ｖであり、図２に示す従来例の構造のそれは２．１Ｖである。ここで、前記オン時の損失の測定条件は、ゲート電極とエミッタ電極の間の電圧が１５Ｖであり、コレクタ電極を流れる電流が３０Ａのときのコレクタ電極とエミッタ電極の間の電圧の値である。
【００３４】
また、図１の実施形態の構造におけるスイッチング時の上昇時間は１２ｎｓであり、図２に示す従来例の構造におけるそれは２７ｎｓである。ここで、前記スイッチング時の測定条件は、ゲート抵抗が５Ω、コレクタ電圧が１５０Ｖ、コレクタ抵抗が５Ω、ゲート電圧が１５Ｖであり、上昇時間の定義は、ゲート電極の電圧が１５Ｖの１０％に達する時間からコレクタ電極の電圧が１５０Ｖの９０％に達する時間の時間間隔である。
【００３５】
なお、本実施形態において、第３の層であるＮ型シリコン基板１０３と第４の層であるＮ型シリコン基板１０４との間に、第３の層であるＮ型シリコン基板１０３よりも不純物濃度が低く、かつ第４の層であるＮ型シリコン基板１０４よりも不純物濃度が高いＮ型シリコン基板を介在させたり、あるいは、第３の層であるＮ型シリコン基板１０３と第４の層であるＮ型シリコン基板１０４との間に、Ｎ型シリコン基板を２個以上介在させ、介在させた該Ｎ型シリコン基板において、第３の層であるＮ型シリコン基板１０３側のＮ型シリコン基板よりも第４の層であるＮ型シリコン基板１０４側の層の方が不純物濃度が低く、かつ第３の層であるＮ型シリコン基板１０３と隣り合うＮ型シリコン基板は第３の層であるＮ型シリコン基板１０３よりも不純物濃度が低く、第４の層であるＮ型シリコン基板１０４と隣り合うＮ型シリコン基板は第４の層であるＮ型シリコン基板１０４よりも不純物濃度を高くする構成にすることも考えられる。
【００３６】
このように構成することにより、第３の層であるＮ型シリコン基板１０３と第４の層であるＮ型シリコン基板１０４との厚さに、該Ｎ型シリコン基板１０３，１０４間に介在する導電型（本例ではＮ型）のシリコン基板の厚さを加えた厚さを、図２に示す従来例におけるシリコン基板２０２と同じ厚さにした場合、エミッタとゲートを短絡させたときのコレクタとエミッタ間の耐圧を、図２に示す従来例の装置と同じ値に維持したまま、オン時の損失の低減化と、スイッチング時の上昇時間の高速化とを両立することができると共に、その値を細かく設定することができ、制御がより容易になる。
【００３７】
なお、前記説明における導電形態であるＮ型，Ｐ型については、Ｎ型，Ｐ型をそれぞれ逆に構成しても同じ作用効果を得ることができる。
【産業上の利用可能性】
【００３８】
本発明は、オン時の損失の低減化とスイッチング時の上昇時間の高速化とを両立することが要求される半導体装置に適用され、特に絶縁ゲート型バイポーラトランジスタとして有用である。
【図面の簡単な説明】
【００３９】
【図１】（ａ）は本発明の実施形態に係る絶縁ゲート型バイポーラトランジスタの構成および製造方法を説明するための断面図、（ｂ）は各層における不純物濃度（対数表示）を示す図
【図２】（ａ）は従来の絶縁ゲート型バイポーラトランジスタの構成を説明するための断面図、（ｂ）は各層における不純物濃度（対数表示）を示す図
【図３】本実施形態と従来例の構造における電気特性の測定値を示す図
【符号の説明】
【００４０】
１０１  Ｐ型シリコン基板
１０２  Ｎ型シリコン基板
１０３  Ｎ型シリコン基板
１０４  Ｎ型シリコン基板
１０５  Ｐ型ウエル層
１０６  Ｎ型エミッタ層
１０７  ゲート酸化膜
１０８  ゲート電極
１０９  コレクタ電極
１１０  エミッタ電極
１１１  保護膜
【図１】
2007067062.tif 000003
【図２】
2007067062.tif 000004
【図３】
2007067062.tif 000005