(57)【要約】【課題】  入力信号に応じて３種類の電圧を切り替えて出力する出力回路のアンダーシュートやオーバーシュートを抑制する。【解決手段】  キャンセル回路３０のＮＭＯＳ３２のドレインを出力ノードＮＯに接続し、このＮＭＯＳ３２のソースをフローティング状態にする。更に、ＮＭＯＳ３２のゲートには、信号ＳＢをインバータ３１で反転して与える。これにより、ＮＭＯＳ３２はドライブ回路２０のＮＭＯＳ２２と全く逆の動作を行い、このＮＭＯＳ２２によって引き起こされるアンダーシュートが、ＮＭＯＳ３２によって生じるオーバーシュートによってキャンセルされる。従って、入力信号ＩＮが切り替わったときに出力ノードＮＯに生じるアンダーシュートやオーバーシュートが抑制される。【選択図】      図１
2007067464.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて第１、第２及び第３の電位（但し、第１の電位＞第２の電位＞第３の電位）の内のいずれかを出力する出力回路であって、
前記第１、第２及び第３の電位と出力ノードとの間にそれぞれ接続され、それぞれ第１、第２及び第３の制御信号によってオン・オフ制御される第１、第２及び第３のスイッチ用のトランジスタを有するドライブ回路と、
前記入力信号に応じて前記第１、第２及び第３のトランジスタの内のいずれか１つをオン状態にすると共に、該入力信号が変化したときには、これらのトランジスタを一定時間だけすべてオフ状態にした後、変化後の入力信号に応じて該第１、第２及び第３のトランジスタの内のいずれか１つをオン状態にするための前記第１、第２及び第３の制御信号を出力するデコード回路と、
前記第２のトランジスタと同じディメンジョンを有し、ドレインが前記出力ノードに接続されソースが無接続状態にされた第４のトランジスタ、及び前記第２の制御信号を反転して該第４のトランジスタのゲートに与えるインバータを有するキャンセル回路とを、
備えたことを特徴とする出力回路。
【請求項２】
入力信号に応じて第１、第２及び第３の電位（但し、第１の電位＞第２の電位＞第３の電位）の内のいずれかを出力する出力回路であって、
前記第１、第２及び第３の電位と出力ノードとの間にそれぞれ接続され、それぞれ第１、第２及び第３の制御信号によってオン・オフ制御される第１、第２及び第３のスイッチ用のトランジスタを有するドライブ回路と、
前記入力信号に応じて前記第１、第２及び第３のトランジスタの内のいずれか１つをオン状態にすると共に、該入力信号が変化したときには、これらのトランジスタを一定時間だけすべてオフ状態にした後、変化後の入力信号に応じて該第１、第２及び第３のトランジスタの内のいずれか１つをオン状態にするための前記第１、第２及び第３の制御信号を出力するデコード回路と、
前記第２のトランジスタよりも小さなディメンジョンを有し、前記出力ノードと前記第２の電位の間に接続された第４のトランジスタ、及び前記第２の制御信号を前記一定時間よりも短い所定時間だけ遅延して該第４のトランジスタをオン・オフ制御する遅延手段を有するキャンセル回路とを、
備えたことを特徴とする出力回路。
【請求項３】
入力信号に応答して第１の電位レベルあるいは該第１の電位レベルよりも低い第２の電位レベルの制御信号を出力するデコーダと、
出力端子と、
前記制御信号に基づいて前記第１の電位レベルを前記出力端子に与える第１のトランジスタと、
前記制御信号に基づいて前記第１の電位レベルと前記第２の電位レベルの間の第３の電位レベルを前記出力端子に与える第２のトランジスタと、
前記制御信号に基づいて前記第２の電位レベルを前記出力端子に与える第３のトランジスタと、
前記第２のトランジスタに与えられる前記制御信号の前記第１の電位レベルから前記第２の電位レベルへの変化に応答して前記出力端子に発生する出力電位レベルのアンダーシュートを補正する電位を、該第２のトランジスタに与えられる該制御信号に応答して該出力端子に与えるキャンセル回路とを、
含むことを特徴とする出力回路。
【請求項４】
請求項３記載の出力回路において、前記キャンセル回路は、前記第２のトランジスタに与えられる制御信号の反転信号が与えられるゲートと、前記出力端子に接続された第２の端子と、第２の端子とを有する第４のトランジスタを含むことを特徴とする出力回路。
【請求項５】
請求項４記載の出力回路において、前記第４のトランジスタの前記第２の端子はフローティング状態であることを特徴とする出力回路。
【請求項６】
請求項２〜５のいずれか１項に記載の出力回路において、前記第４のトランジスタは前記第２のトランジスタと同じディメンジョンを有することを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に応じて３つの電位を出力する出力回路に関するものである。
【背景技術】
【０００２】
図２は、３種類の電位（例えば、ＶＨ＝１０Ｖ，ＶＭ＝０Ｖ，ＶＬ＝−５Ｖ）を出力する従来の出力回路の構成図である。
【０００３】
この出力回路は、例えばデジタルカメラ等で使用されるＣＣＤ駆動装置に用いられるもので、デコード回路１０とドライブ回路２０で構成されている。
【０００４】
ドライブ回路２０は、電位ＶＨと出力ノードＮＯの間に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）２１、出力ノードＮＯと電位ＶＭの間に接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２２、及びこの出力ノードＮＯと電位ＶＬの間に接続されたＮＭＯＳ２３で構成されている。ＰＭＯＳ２１及びＮＭＯＳ２２，２３のゲートには、デコード回路１０から信号ＳＡ，ＳＢ，ＳＣがそれぞれ与えられるようになっている。
【０００５】
デコード回路１０は、２ビットの入力信号ＩＮの値に従ってドライブ回路２０を制御するためのＶＨまたはＶＬのレベルを有する信号ＳＡ，ＳＢ，ＳＣを生成するものである。例えば、入力信号ＩＮが“０”のときは、信号ＳＡに電位ＶＨ、信号ＳＢ，ＳＣに電位ＶＬを出力し、ドライブ回路２０内のトランジスタをすべてオフ状態にするようになっている。また、入力信号ＩＮが“１”のときは、信号ＳＡ，ＳＣに電位ＶＨ、信号ＳＢに電位ＶＬを出力し、ドライブ回路２０内のＮＭＯＳ２３のみをオン状態にするようになっている。また、入力信号ＩＮが“２”，“３”のときは、それぞれＮＭＯＳ２２，ＰＭＯＳ２１のみをオン状態にするような信号ＳＡ，ＳＢ，ＳＣを出力するようになっている。
【０００６】
更に、このデコード回路１０は、入力信号ＩＮの値が変化したときには、一定時間だけドライブ回路２０内のトランジスタをすべてオフ状態にするために、信号ＳＡに電位ＶＨ、信号ＳＢ，ＳＣに電位ＶＬを出力し、その後、変化後の入力信号ＩＮの値に対応する信号ＳＡ，ＳＢ，ＳＣを出力するようになっている。
【０００７】
次に動作を説明する。
例えば、入力信号ＩＮの値が“２”の場合、デコード回路１０から出力される信号ＳＡ，ＳＢ，ＳＣは、それぞれ電位ＶＨ，ＶＨ，ＶＬである。これにより、ドライブ回路２０のＰＭＯＳ２１とＮＭＯＳ２３はオフ状態となり、ＮＭＯＳ２２がオン状態となる。従って、出力ノードＮＯはＮＭＯＳ２２によって電位ＶＭに接続され、この出力ノードＮＯから０Ｖの出力電圧ＯＵＴが出力される。
【０００８】
この状態で入力信号ＩＮの値が“３”に変化すると、デコード回路１０から出力される信号ＳＡ，ＳＢ，ＳＣは、一定時間だけ、それぞれ電位ＶＨ，ＶＬ，ＶＬとなる。これにより、ドライブ回路２０のＰＭＯＳ２１とＮＭＯＳ２２，２３はすべてオフ状態となり、出力ノードＮＯはフローティング状態となる。
【０００９】
そして、一定時間が経過した後、デコード回路１０から出力される信号ＳＡが電位ＶＬに変化する。これにより、ドライブ回路２０のＰＭＯＳ２１がオン状態となり、出力ノードＮＯは電位ＶＨに接続され、この出力ノードＮＯから１０Ｖの出力電圧ＯＵＴが出力される。
【００１０】
このように、デコード回路１０では、入力信号ＩＮの値が変化したときに、直ちに変化後の値に対応する信号ＳＡ，ＳＢ，ＳＣを出力せずに、一旦出力ノードＮＯをフローティング状態にした後で、対応する信号ＳＡ，ＳＢ，ＳＣを出力するようにしている。これにより、入力信号ＩＮが変化したときに、ドライブ回路２０内の２個以上のトランジスタが同時にオン状態になることがなくなり、電源電位間に貫通電流が流れることを防止することができる。
【００１１】
【特許文献１】特開平９−１８６５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記出力回路では、出力ノードＮＯがフローティング状態となったときに、出力用のトランジスタ２１〜２３のソースとゲートの電位が異なるため、ゲート回り込み容量（寄生容量）の影響を受けて出力電圧ＯＵＴにアンダーシュートやオーバーシュートが発生するという課題があった。
【００１３】
図３は、図２の問題点の説明図である。
例えば、入力信号ＩＮの値が“２”のとき、信号ＳＢは電位ＶＨ（＝１０Ｖ）で、ＮＭＯＳ２２がオン状態となり、出力電圧ＯＵＴは電位ＶＭ（＝０Ｖ）となっている。
【００１４】
ここで、入力信号ＩＮの値が“３”に変化すると、出力ノードＮＯをフローティング状態にするために、信号ＳＢは電位ＶＬ（＝−５Ｖ）に切り替えられ、ＮＭＯＳ２２のゲート電位は１０Ｖから−５Ｖまで所定の時定数で低下する。ＮＭＯＳ２２のゲート電位が、このＮＭＯＳ２２の閾値電圧ＶＴまで低下した時点で、ＮＭＯＳ２２はオフ状態となる。これにより、出力ノードＮＯはフローティング状態となる。
【００１５】
一方、ＮＭＯＳ２２のゲート電位は更に下がり続けるため、このＮＭＯＳ２２のゲート・ドレイン間の回り込み容量によってドレイン（即ち、出力ノードＮＯ）の電位も下がり、アンダーシュートが発生する。
【００１６】
その後、入力信号ＩＮの値“３”に対応して、信号ＳＡが電位ＶＬ（＝−５Ｖ）になり、ＰＭＯＳ２１のゲート電位が閾値電圧を越えると、このＰＭＯＳ２１がオン状態となる。これにより、出力ノードＮＯは電位ＶＨ（＝１０Ｖ）まで上昇するが、出力ノードＮＯの電位はアンダーシュートによって低下しているので、所定の電位ＶＨに達するまでの時間が遅延するという問題があった。
【００１７】
これとは逆に、入力信号ＩＮの値が“３”から“２”に変化する場合には、信号ＳＡが電位ＶＨになってＰＭＯＳ２１がオフ状態となったときに、このＰＭＯＳ２１のゲート・ドレイン間の回り込み容量によってドレインの電位が更に上昇し、オーバーシュートが発生する。尚、この場合のオーバーシュート量は僅少である。
【００１８】
本発明は、出力ノードがフローティング状態となったときのアンダーシュートやオーバーシュートを抑制し、遅延時間の増加を防止することを目的としている。
【課題を解決するための手段】
【００１９】
本発明は、入力信号に応じて第１、第２及び第３の電位（但し、第１の電位＞第２の電位＞第３の電位）の内のいずれかを出力する出力回路において、前記第１、第２及び第３の電位と出力ノードとの間にそれぞれ接続され、それぞれ第１、第２及び第３の制御信号によってオン・オフ制御される第１、第２及び第３のスイッチ用のトランジスタを有するドライブ回路と、前記入力信号に応じて前記第１、第２及び第３のトランジスタの内のいずれか１つをオン状態にすると共に、該入力信号が変化したときには、これらのトランジスタを一定時間だけすべてオフ状態にした後、変化後の入力信号に応じて該第１、第２及び第３のトランジスタの内のいずれか１つをオン状態にするための前記第１、第２及び第３の制御信号を出力するデコード回路と、前記第２のトランジスタと同じディメンジョンを有し、ドレインが前記出力ノードに接続されソースが無接続状態にされた第４のトランジスタ、及び前記第２の制御信号を反転して該第４のトランジスタのゲートに与えるインバータを有するキャンセル回路とを備えたことを特徴としている。
【発明の効果】
【００２０】
本発明では、キャンセル回路の第４のトランジスタのドレインを出力ノードに接続し、この第４のトランジスタのソースをフローティング状態にすると共に、ゲートには第２の制御信号を反転して与えるようにしている。これにより、第４のトランジスタはドライブ回路の第２のトランジスタと全く逆の動作を行い、第２のトランジスタによって引き起こされるアンダーシュートが、第４のトランジスタによって生じるオーバーシュートによってキャンセルされる。従って、入力信号が切り替わったときに出力ノードにアンダーシュートやオーバーシュートが生じることが抑制され、遅延時間の増加が防止されるという効果がある。
【発明を実施するための最良の形態】
【００２１】
出力ノードに接続するキャンセル回路として、出力ノードと第２の電位の間に接続されて第２のトランジスタよりも小さなディメンジョンを有する第４のトランジスタと、第２の制御信号を所定時間だけ遅延してこの第４のトランジスタをオン・オフ制御する遅延手段とで構成することができる。
【００２２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２３】
図１は、本発明の実施例１を示す出力回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２４】
この出力回路は、例えばデジタルカメラ等で使用されるＣＣＤ駆動装置に用いられるもので、入力信号ＩＮの値に応じて３種類の電位（例えば、ＶＨ＝１０Ｖ，ＶＭ＝０Ｖ，ＶＬ＝−５Ｖ）を出力するもので、図２と同様のデコード回路１０とドライブ回路２０に加えて、出力ノードＮＯのアンダーシュートやオーバーシュートをキャンセルするためのキャンセル回路３０を備えている。
【００２５】
デコード回路１０は、２ビットの入力信号ＩＮの値に従ってドライブ回路２０のスイッチ用のトランジスタを制御するために、電位ＶＨまたはＶＬのレベルを有する信号ＳＡ，ＳＢ，ＳＣを生成するものである。このデコード回路１０では、入力信号ＩＮが“０”のときは、信号ＳＡに電位ＶＨ、信号ＳＢ，ＳＣに電位ＶＬを出力し、入力信号ＩＮが“１”のときは、信号ＳＡ，ＳＣに電位ＶＨ、信号ＳＢに電位ＶＬを出力し、入力信号ＩＮが“２”のときは、信号ＳＡ，ＳＢに電位ＶＨ、信号ＳＣに電位ＶＬを出力し、入力信号ＩＮが“３”のときは、信号ＳＡ〜ＳＣに電位ＶＬを出力するようになっている。
【００２６】
更に、このデコード回路１０は、入力信号ＩＮの値が変化したときには、一定時間だけドライブ回路２０内のスイッチ用のトランジスタをすべてオフ状態にするために、信号ＳＡに電位ＶＨ、信号ＳＢ，ＳＣに電位ＶＬを出力し、その後、変化後の入力信号ＩＮの値に対応する信号ＳＡ，ＳＢ，ＳＣを出力するようになっている。
【００２７】
ドライブ回路２０は、出力ノードＮＯと電位ＶＨ，ＶＭ，ＶＬとの間にそれぞれ接続されたＰＭＯＳ２１及びＮＭＯＳ２２，２３で構成されている。ＰＭＯＳ２１のゲートには、デコード回路１０から信号ＳＡが与えられ、ＮＭＯＳ２２のゲートには信号ＳＢが与えられ、ＮＭＯＳ２３のゲートには信号ＳＣが与えられるようになっている。
【００２８】
キャンセル回路３０は、インバータ３１を形成するＰＭＯＳ３１ａ及びＮＭＯＳ３１ｂと、ＮＭＯＳ３２とで構成されている。即ち、ＰＭＯＳ３１ａ及びＮＭＯＳ３１ｂのゲートには、デコード回路１０からの信号ＳＢが与えられ、これらのＰＭＯＳ３１ａ及びＮＭＯＳ３１ｂのソースは、それぞれ電位ＶＭ及び電位ＶＬに接続されている。ＰＭＯＳ３１ａ及びＮＭＯＳ３１ｂのドレインはノードＮ１に接続され、このノードＮ１にＮＭＯＳ３２のゲートが接続されている。
【００２９】
ＮＭＯＳ３２のドレインは出力ノードＮＯに接続され、ソースはフローティング状態となっている。尚、このＮＭＯＳ３２のゲート幅及びゲート長のディメンジョンは、ドライブ回路２０内のＮＭＯＳ２２のディメンジョンと同一に設定されている。
【００３０】
次に、動作を説明する。
例えば、入力信号ＩＮの値が“２”のとき、信号ＳＢは電位ＶＨ（＝１０Ｖ）で、ＮＭＯＳ２２がオン状態となり、出力電圧ＯＵＴは電位ＶＭ（＝０Ｖ）となっている。
【００３１】
ここで、入力信号ＩＮの値が“３”に変化すると、出力ノードＮＯをフローティング状態にするために、信号ＳＢは電位ＶＬ（＝−５Ｖ）に切り替えられ、ＮＭＯＳ２２のゲート電位は１０Ｖから−５Ｖまで所定の時定数で低下する。ＮＭＯＳ２２のゲート電位が、このＮＭＯＳ２２の閾値電圧ＶＴまで低下した時点で、ＮＭＯＳ２２はオフ状態となる。これにより、出力ノードＮＯはフローティング状態となる。
【００３２】
このとき、ＮＭＯＳ２２のゲート電位は更に下がり続けるため、このＮＭＯＳ２２のゲート・ドレイン間の回り込み容量によってドレイン（即ち、出力ノードＮＯ）の電位も引き下げられようとする。
【００３３】
一方、信号ＳＢが電位ＶＨから電位ＶＬに切り替えられると、キャンセル回路３０内のノードＮ１は電位ＶＬから電位ＶＭに上昇する。これにより、ＮＭＯＳ３２のドレイン（即ち、出力ノードＮＯ）の電位は、このＮＭＯＳ３２のゲート・ドレイン間の回り込み容量によって引き上げられようとする。
【００３４】
フローティング状態において、ＮＭＯＳ２２，３２のゲートに印加される電位変化の絶対値はほぼ等しく、方向が逆である。更に、ＮＭＯＳ２２，３２のディメンジョンは同一に設定されている。このため、ＮＭＯＳ２２，３２のゲート・ドレイン間の回り込み容量による出力ノードＮＯの電位変化は打ち消され、アンダーシュートやオーバーシュートが抑制される。
【００３５】
その後、信号ＳＡが電位ＶＬ（＝−５Ｖ）になり、ＰＭＯＳ２１のゲート電位が閾値電圧を越えると、このＰＭＯＳ２１がオン状態となる。これにより、出力ノードＮＯは電位ＶＨ（＝１０Ｖ）まで上昇する。
【００３６】
以上のように、この実施例１の出力回路は、フローティング状態におけるＮＭＯＳ２２のゲート・ドレイン間の回り込み容量による出力ノードＮＯの電位変化を打ち消すために、この出力ノードＮＯに逆方向の電位変化を与えるキャンセル回路３０を設けている。これにより、フローティング状態における出力ノードＮＯの電位変化が打ち消されてアンダーシュートやオーバーシュートが抑制されるので、遅延時間の増加を防止することができるという利点がある。
【００３７】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ３種類の出力電位は、１０Ｖ，０Ｖ，−５Ｖに限定されず任意である。例えば、ＶＨ＝１５Ｖ，ＶＭ＝７Ｖ，ＶＬ＝０Ｖの３種類を使用しても良い。
（２）  −５Ｖ等の負の出力電位を用いない場合は、キャンセル回路３０のＮＭＯＳ３２に代えて、ＰＭＯＳを使用する必要がある。
【実施例２】
【００３８】
図４は、本発明の実施例２を示す出力回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。この出力回路は、図１中のキャンセル回路３０に代えて、構成の異なるキャンセル回路３０Ａを設けたものである。
【００３９】
キャンセル回路３０Ａは、信号ＳＢを遅延させるための縦続接続された２つのインバータ３４，３５と、このインバータ３５から出力される信号Ｓ３５がゲートに与えられるＮＭＯＳ３６で構成されている。インバータ３４は、ＰＭＯＳ３４ａとＮＭＯＳ３４ｂで構成され、これらのＰＭＯＳ３４ａとＮＭＯＳ３４ｂのソースは、それぞれ電位ＶＨ，ＶＬに接続されている。インバータ３５も同様で、ＰＭＯＳ３５ａとＮＭＯＳ３５ｂで構成され、これらのソースはそれぞれ電位ＶＨ，ＶＬに接続されている。
【００４０】
ＮＭＯＳ３６のドレインは出力ノードＮＯに接続され、ソースは電位ＶＭに接続されている。尚、このＮＭＯＳ３６のディメンジョンは、ドライブ回路２０内のＮＭＯＳ２２に比べて十分小さく設定されている。その他の構成は、図１と同様である。
【００４１】
図５は、図４の動作の一例を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
【００４２】
例えば、入力信号ＩＮの値が“２”のとき、信号ＳＢは電位ＶＨとなっており、ドライブ回路２０内のＮＭＯＳ２２と、キャンセル回路３０Ａ内のＮＭＯＳ３６は共にオン状態である。
【００４３】
ここで、入力信号ＩＮの値が“２”から“３”に切り替わって、出力ノードＮＯの電位がＶＭ（０Ｖ）からＶＨ（１０Ｖ）に変化する場合、先ず、信号ＳＢがＶＨからＶＬに変化する。
【００４４】
信号ＳＢの電位がドライブ回路２０内のＮＭＯＳ２２の閾値電圧ＶＴまで低下すると、このＮＭＯＳ２２がオフ状態となる。その後、ＮＭＯＳ２２のゲート電位は更に下がり続けるため、このＮＭＯＳ２２のゲート・ドレイン間の回り込み容量によってドレインの電位も引き下げられるような状態となる。しかし、信号ＳＢはキャンセル回路３０Ａ内のインバータ３４，３５で遅延されてＮＭＯＳ３６に与えられるので、この時点ではＮＭＯＳ３６はオン状態である。従って、出力ノードＮＯは電位ＶＭに接続され、アンダーシュートは発生しない。
【００４５】
次に、インバータ３５から出力される信号Ｓ３５が、信号ＳＢよりも所定時間だけ遅れてＮＭＯＳ３６の閾値電圧ＶＴまで低下する。これにより、ＮＭＯＳ３６はＮＭＯＳ２２よりも所定時間だけ遅れてオフ状態となり、出力ノードＮＯがフローティング状態となる。この時点で、ＮＭＯＳ３６のゲート・ドレイン間の回り込み容量によって出力ノードＮＯにアンダーシュートが発生するが、このＮＭＯＳ３６のディメンジョンは十分小さく設定されているので、アンダーシュートの量は無視できるほど小さな値となる。
【００４６】
その後、信号ＳＡが電位ＶＬ（＝−５Ｖ）になり、ＰＭＯＳ２１のゲート電位が閾値電圧を越えると、このＰＭＯＳ２１がオン状態となる。これにより、出力ノードＮＯは電位ＶＨ（＝１０Ｖ）まで上昇する。
【００４７】
以上のように、この実施例２の出力回路は、所定時間だけ遅延した後に出力ノードＮＯをフローティング状態にする小容量のＮＭＯＳ３６を有するキャンセル回路３０Ａを備えている。これにより、ドライブ回路２０内の大容量のスイッチング用のＮＭＯＳ２２がオフ状態となっても出力ノードＮＯが直ちにフローティング状態にならず、このＮＭＯＳ２２によるアンダーシュートを防止することができる。これにより、アンダーシュートの量を無視できるほど小さな値に抑制することができ、遅延時間の増加を防止することができるという利点がある。
【００４８】
アンダーシュートは、ＮＭＯＳ２２のゲート・ドレイン間の回り込み容量によって発生するのに対して、ＮＭＯＳ３６がオン状態になると出力ノードＮＯから電位ＶＭに直接電流を流してこの出力ノードＮＯを電位ＶＭに引っ張るので、ＮＭＯＳ３６のディメンジョンは、実施例１におけるＮＭＯＳ３２に比べ小さくすることができる。ＮＭＯＳ３６のディメンジョンに関しては、動作条件やプロセルによって若干の違いはあるが、ＮＭＯＳ３２の１／１０程度であれば十分効果がある。従って、第１の実施例に比べて所要面積を小さくすることができるという利点がある。
【００４９】
なお、本発明は、上記実施例２に限定されず、実施例１と同様に種々の変形が可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１を示す出力回路の構成図である。
【図２】従来の出力回路の構成図である。
【図３】図２の問題点の説明図である。
【図４】本発明の実施例２を示す出力回路の構成図である。
【図５】図４の動作の一例を示す信号波形図である。
【符号の説明】
【００５１】
１０    デコード回路
２０    ドライブ回路
２１    ＰＭＯＳ
２２，２３，３２，３６    ＮＭＯＳ
３０，３０Ａ    キャンセル回路
３１，３４，３５    インバータ
【図１】
2007067464.tif 000003
【図２】
2007067464.tif 000004
【図３】
2007067464.tif 000005
【図４】
2007067464.tif 000006
【図５】
2007067464.tif 000007