(57)【要約】【課題】ダブルカラム構造を有する液晶表示装置の駆動集積回路を提供する。【解決手段】液晶表示装置の駆動集積回路は、第1シフトレジスタ部、第1データラッチ部、第1及び第2デコーダ、第1及び第2出力バッファを備える。第1データラッチ部は、第1シフトレジスタ部から生成されるクロック信号に応答して第1及び第2グループチャンネルデータを受信して保存する。第1及び第2デコーダは、それぞれ第1及び第2グループチャンネルデータを受信して、相答するガンマ電圧を出力する。第1及び第2出力バッファは、それぞれ集積回路チップの一つの長辺に沿って配され、ガンマ電圧をバッファリングして対応するチャンネルを駆動する。第1シフトレジスタ部及び第1データラッチ部は、上下ブロックによって共有されて第1及び第2グループチャンネルデータを共通で処理できる。【選択図】図４
2007171965.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示装置の駆動集積回路において、
第1シフトレジスタ部と、
前記第1シフトレジスタ部から生成されるクロック信号に応答して第1及び第2グループチャンネルデータを受信して保存する第1データラッチ部と、
前記第1グループチャンネルデータを受信して前記第1グループチャンネルデータに相答するガンマ電圧を出力する第1デコーダと、
前記第2グループチャンネルデータを受信して前記第2グループチャンネルデータに相答するガンマ電圧を出力する第2デコーダと、
集積回路チップの何れか一つの長辺に沿って配され、前記第1グループチャンネルデータに相答するガンマ電圧をバッファリングして前記液晶表示装置の対応するチャンネルを駆動する第1出力バッファと、
前記集積回路チップの他の一つの長辺に沿って配され、前記第2グループチャンネルデータに相答するガンマ電圧をバッファリングして前記液晶表示装置の対応するチャンネルを駆動する第2出力バッファと、を備えることを特徴とする液晶表示装置の駆動集積回路。
【請求項２】
前記第1シフトレジスタ部は、
一方向にシフトして第1ラッチクロックを発生させ、シフト方向を転換して、他の一方向にシフトして第2ラッチクロックを発生させることを特徴とする請求項１に記載の液晶表示装置の駆動集積回路。
【請求項３】
前記第1シフトレジスタ部は、
前記駆動集積回路で方向調節信号に応答して前記シフト方向を転換することを特徴とする請求項２に記載の液晶表示装置の駆動集積回路。
【請求項４】
前記第1シフトレジスタ部は、(i+1)ビットシフトレジスタであって、最初のビットシフトレジスタから前記(i+1)番目のビットシフトレジスタまで前記一方向に順次的なビットシフティングを実行した後、前記(i-1)番目のビットシフトレジスタから前記最初のシフトレジスタまで前記他の一方向に順次的なビットシフティングを実行することを特徴とする請求項２に記載の液晶表示装置の駆動集積回路。
【請求項５】
前記第1データラッチ部は、
前記第1ラッチクロックに応答して前記第1グループチャンネルデータを受信して、前記第1デコーダに出力し、
前記第2ラッチクロックに応答して前記第2グループチャンネルデータを受信して、前記第2デコーダに出力することを特徴とする請求項２に記載の液晶表示装置の駆動集積回路。
【請求項６】
前記第1データラッチ部は、
第1及び第2ラッチを備え、
前記第1ラッチクロックに応答して前記第1グループチャンネルデータを前記第1ラッチに保存し、第1入力クロック信号に応答して前記第1ラッチに保存されたデータを前記第2ラッチに伝達し、前記第2ラッチクロックに応答して前記第2グループチャンネルデータを前記第1ラッチに保存し、
所定のメイン出力クロック信号に基づいて、前記第1グループチャンネルデータ及び前記第2グループチャンネルデータを順次的に出力することを特徴とする請求項５に記載の液晶表示装置の駆動集積回路。
【請求項７】
前記第1データラッチ部は、
第1ないし第3ラッチ及びスィッチを備え、
前記第1ラッチクロックに応答して前記第1グループチャンネルデータを前記第1ラッチに保存し、入力クロック信号に応答して前記第1ラッチに保存されたデータを前記第2ラッチに伝達し、前記第2ラッチクロックに応答して前記第2グループチャンネルデータを前記第1ラッチに保存し、
第1出力クロック信号に応答して前記第2ラッチに保存されたデータを第3ラッチに伝達して出力し、第2出力クロック信号に応答して前記第1ラッチに保存されたデータを前記第2ラッチに伝達し、第3出力クロック信号に応答して前記第2ラッチに保存されたデータをスィッチを介して出力し、
前記第1ラッチクロック、前記入力クロック信号及び前記第2ラッチクロックの順に活性化され、
前記メイン出力クロック信号に応答して前記第1出力クロック信号、前記第2出力クロック信号及び前記第3出力クロック信号の順に活性化されることを特徴とする請求項５に記載の液晶表示装置の駆動集積回路。
【請求項８】
前記液晶表示装置の駆動集積回路は、
第2シフトレジスタ部と、
前記第2シフトレジスタ部から生成されるクロック信号に応答して第3及び第4グループチャンネルデータを受信して保存する第2データラッチ部と、
前記第3グループチャンネルデータを受信して前記第3グループチャンネルデータに相答するガンマ電圧を出力する第3デコーダと、
前記第4グループチャンネルデータを受信して前記第4グループチャンネルデータに相答するガンマ電圧を出力する第4デコーダと、
前記第2出力バッファ部と実質的に一列に配され、前記第3グループチャンネルデータに相答するガンマ電圧をバッファリングして前記液晶表示装置の対応するチャンネルを駆動する第3出力バッファと、
前記第1出力バッファ部と実質的に一列に配され、前記第4グループチャンネルデータに相答するガンマ電圧をバッファリングして前記液晶表示装置の対応するチャンネルを駆動する第4出力バッファと、をさらに備えることを特徴とする請求項１に記載の液晶表示装置の駆動集積回路。
【請求項９】
前記第2シフトレジスタ部は、
一方向にシフトして第3ラッチクロックを発生させ、シフト方向を転換して、他の一方向にシフトして第4ラッチクロックを発生させることを特徴とする請求項８に記載の液晶表示装置の駆動集積回路。
【請求項１０】
前記第1及び第2シフトレジスタ部の総ビット数(L)は、次の数式
L = [n/(k*2)] + r
によって決定され、
ここで、nは前記第1ないし第4グループチャンネルデータに相答する総チャンネル数であり、kは同時入力チャンネル数であり、rはリダンダンシビット数であることを特徴とする請求項９に記載の液晶表示装置の駆動集積回路。
【請求項１１】
前記リダンダンシビット数は、
1または2であることを特徴とする請求項１０に記載の液晶表示装置の駆動集積回路。
【請求項１２】
液晶表示装置の駆動集積回路において、
シフトレジスタ部と、
前記シフトレジスタ部から生成されるラッチクロックに応答してチャンネルデータを受信して保存するデータラッチ部と、
前記チャンネルデータをデコーディングして、前記チャンネルデータに相答するガンマ電圧を出力するデコーダと、
前記ガンマ電圧をバッファリングして駆動電圧を発生させる出力バッファと、を備え、
前記デコーダ及び前記出力バッファは第1ないし第4ブロックに分けられて配され、
前記第1ないし第4ブロックの出力バッファは集積回路チップの長辺に隣接するように配されることを特徴とする液晶表示装置の駆動集積回路。
【請求項１３】
前記駆動集積回路は中心部に配されるロジック制御部をさらに備え、
前記第1及び第2ブロックは前記ロジック制御部を基準に一面に上下に配され、
前記第3及び第4ブロックは前記ロジック制御部を基準に他の一面に上下に配されることを特徴とする請求項１２に記載の液晶表示装置の駆動集積回路。
【請求項１４】
前記シフトレジスタ部及び前記データラッチ部も前記第1ないし第4ブロックに分けられて配されることを特徴とする請求項１３に記載の液晶表示装置の駆動集積回路。
【請求項１５】
前記データラッチ部は、
第1及び第2ラッチクロックに応答して前記第1及び第2グループチャンネルデータをラッチして、前記第1グループチャンネルデータを前記第1ブロックに属するデコーダに出力し、前記第2グループチャンネルデータを前記第2ブロックに属するデコーダに出力する第1共有データラッチ部と、
第3及び第4ラッチクロックに応答して前記第3及び第4グループチャンネルデータをラッチして、前記第3グループチャンネルデータを前記第3ブロックに属するデコーダに出力し、前記第4グループチャンネルデータを前記第4ブロックに属するデコーダに出力する第2共有データラッチ部と、を含むことを特徴とする請求項１３に記載の液晶表示装置の駆動集積回路。
【請求項１６】
前記シフトレジスタ部は、
前記第1ないし第4ラッチクロックを発生させ、内部で所定時点に発生する方向調節信号に応答して前記シフト方向を少なくとも一回転換することを特徴とする請求項１５に記載の液晶表示装置の駆動集積回路。
【請求項１７】
前記シフトレジスタ部は、
一方向にシフトして前記第1ラッチクロックを発生させ、シフト方向を転換して、他の一方向にシフトして前記第2ラッチクロック及び前記第3ラッチクロックを発生させ、前記シフト方向をまた転換して前記一方向にシフトして前記第4ラッチクロックを発生させることを特徴とする請求項１５に記載の液晶表示装置の駆動集積回路。
【請求項１８】
前記第1データラッチ部は第1及び第2ラッチを備え、前記第1ラッチクロックに応答して前記第1グループチャンネルデータを前記第1ラッチにラッチし、前記第1ラッチのデータを前記第2ラッチに移動させた後、前記第2ラッチクロックに応答して前記第2グループチャンネルデータを前記第1ラッチにラッチし、前記第2及び第1ラッチのデータを順次的に出力し、
前記第2データラッチ部は第3及び第4ラッチを備え、前記第3ラッチクロックに応答して前記第3グループチャンネルデータを前記第3ラッチにラッチし、前記第3ラッチのデータを前記第4ラッチに移動させた後、前記第4ラッチクロックに応答して前記第4グループチャンネルデータを前記第3ラッチにラッチし、前記第4及び第3ラッチのデータを順次的に出力することを特徴とする請求項１６または１７に記載の液晶表示装置の駆動集積回路。
【請求項１９】
液晶表示装置の駆動集積回路において、
互いに対向する第1及び第2長辺と互いに対向する第1及び第2短辺とを含む液晶表示装置のための長方形の駆動集積回路チップと、
前記長方形の駆動集積回路チップの内部に前記第1長辺に隣接して前記第1長辺に沿って配される前記液晶表示装置のための第1出力バッファと、
前記長方形の駆動集積回路チップの内部に前記第2長辺に隣接して前記第2長辺に沿って配される前記液晶表示装置のための第2出力バッファと、を備えることを特徴とする液晶表示装置の駆動集積回路。
【請求項２０】
前記長方形の駆動集積回路チップの内部に前記第1及び第2出力バッファの間に備えられる第1及び第2デコーダと、
前記長方形の駆動集積回路チップの内部に前記第1及び第2デコーダの間に備えられるデータラッチ及びシフトレジスタと、をさらに備えることを特徴とする請求項１９に記載の液晶表示装置の駆動集積回路。
【請求項２１】
前記長方形の駆動集積回路チップの内部に前記第1及び第2出力バッファの間に備えられる第1及び第2デコーダと、
前記長方形の駆動集積回路チップの内部に前記第1及び第2デコーダの間に備えられる第1及び第2データラッチと、
前記長方形の駆動集積回路チップの内部に前記第1及び第2データラッチの間に備えられる第1及び第2シフトレジスタと、をさらに備えることを特徴とする請求項１９に記載の液晶表示装置の駆動集積回路。
【請求項２２】
前記第1及び第2出力バッファはまた前記第1短辺に隣接し、
前記駆動集積回路は、
前記長方形の駆動集積回路チップの内部に前記第1長辺に隣接して前記第1長辺に沿って配される前記液晶表示装置のための第3出力バッファと、
前記長方形の駆動集積回路チップの内部に前記第2長辺に隣接して前記第2長辺に沿って配される前記液晶表示装置のための第4出力バッファと、をさらに備え、
前記第3及び第4出力バッファはまた前記第2短辺に隣接したことを特徴とする請求項１９に記載の液晶表示装置の駆動集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、さらに詳細には、LCD(Lyquid  Crystal Display)装置を駆動するための集積回路(LCD driver IC、LDI)に関する。
【背景技術】
【０００２】
LCD装置は、通常的にLCDパネル、ゲートドライバ及びソースドライバで構成される。LCDパネルは、薄膜トランジスタと画素電極とが配列されている下板(TFTアレイ)と色相を表わすためのカラーフィルタ及び共通電極で構成された上板、そして、この二枚のガラス基板の間に満たされている液晶で構成されており、二枚のガラス基板の両面に可視光線を線偏光する偏光板がそれぞれ付着されうる。
【０００３】
TFTアレイには、薄膜トランジスタ(TFT)とキャパシタとで構成される各ピクセルをマトリックス状に連結するための多数のソースラインと多数のゲートラインとが配線される。
【０００４】
ゲートドライバは、TFT-LCDパネルのゲートラインを順次に駆動する。ソースドライバは、映像信号に該当するデジタルデータ(ソースデータ)をアナログ電圧に変換してLCDパネルのソースラインを駆動する。
【０００５】
図１は、通常のLDI１００の構成を概略的に表わすブロック図である。
【０００６】
図１を参照すれば、LDI１００は、RSDS(Reduced Swing Differential Signaling)受信器１１０、データレジスタ部１２０、シフトレジスタ部１３０、データラッチ部１４０、デコーダ１５０及び出力バッファ部１６０を備える。
【０００７】
RSDS受信器１１０は、CPU(図示せず)から伝送される複数のデジタル信号D00P、D00N、D01P、D01N、...、D22P、D22Nを受信する。複数のデジタル信号D00P、D00N、D01P、D01N、...、D22P、D22Nは、RSDS方式を用いて伝送される信号である。データレジスタ部１２０は、RSDS受信器１１０から出力される3*Nビットのデジタルデータを並列に受信して保存する。Nはチャンネル当りビット数であって、ここでは6である。すなわち、一チャンネルデータは、6ビットで構成されると仮定する。
【０００８】
データレジスタ部１２０に保存されたデータは、シフトレジスタ部１３０のラッチクロックによってデータラッチ部１４０に伝送される。あらゆるチャンネル(n個のチャンネル、ここで、nはチャンネル数)に対するチャンネルデータがデータラッチ部１４０に保存されれば、データラッチ部１４０は第1クロック信号(CLK1)に応答して、n*Nビットデータをデコーダ１５０に伝送する。
【０００９】
デコーダ１５０は、データラッチ部１４０からnチャンネルデータを同時に受信して、各チャンネルデータに相答するガンマ電圧(Gamma voltage)を出力する。出力バッファ１６０は、デコーダ１３０から出力されるガンマ電圧をバッファリングした駆動電圧Y1、Y2、Y3、...、Yn-2、Yn-1、Ynを対応するソースライン(チャンネル)に出力する。
【００１０】
前述した構成要素以外に、LDI１００は、ロジック制御部(図示せず)をさらに備える。ロジック制御部(図示せず)は、CPU(図示せず)から出力された制御信号に応答してLDIの動作を制御する。
【００１１】
図２は、従来技術によるLDI２００の構成を表わすブロック図である。
【００１２】
図２を参照すれば、従来技術によるLDI２００も通常のLDIと同様に、シフトレジスタ部２１０a、２１０b、データラッチ部２２０a、２２０b、デコーダ２３０a、２３０b、出力バッファ２４０a、２４０b及びロジック制御部２５０を備える。そして、外部から入力される信号を受信するための入力信号パッド部２６０が備えられる。他の構成要素がさらに備えられることもある。
【００１３】
従来技術によるLDI２００は、ロジック制御部２５０を中心に両方にシフトレジスタ部２１０a、２１０b、データラッチ部２２０a、２２０b、デコーダ２３０a、２３０b及び出力バッファ２４０a、２４０bが一列に配される。すなわち、ロジック制御部２５０がチップの中心部に位置し、ロジック制御部２５０の左側に第1グループのシフトレジスタ部２１０a、データラッチ部２２０a、デコーダ２３０a及び出力バッファ２４０aが一列に配され、ロジック制御部２５０の右側に第2グループのシフトレジスタ部２１０a、データラッチ部２２０a、デコーダ２３０a及び出力バッファ２４０aが一列に配される。
【００１４】
従来技術によるLDIは、前述したインライン(in-line)構造、すなわち、出力バッファがチップの何れか一つの長辺に沿って一列に配される構造によって、チャンネル数が増加するだけLDIチップの長辺(long edge)の長さが延びる。したがって。従来技術によるLDIチップは、長辺が短辺より通常10倍以上の長い構造を有し、チャンネル数が増加するにつれてチャンネル間の出力特性が悪くなるか、組み立てが難しくなる短所がある。
【００１５】
一方、LDIチップの長辺の長さは、大型パネルのように一つ以上のLDIチップを必要とするディスプレイシステムでも多くの制約になりうる。したがって、LDIチップの全体サイズ及びLDIチップの長辺の長さを減らす技術が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明が果たそうとする技術的な課題は、集積回路の面積を減少させてチャンネル間の出力特性を改善する液晶表示装置のドライバ及びこれを備える液晶表示装置を提供することである。
【課題を解決するための手段】
【００１７】
前記技術的課題を果たすための本発明の一面による液晶表示装置の駆動集積回路は、第1シフトレジスタ部、第1データラッチ部、第1及び第2デコーダ、第1及び第2出力バッファを備える。第1データラッチ部は、第1シフトレジスタ部から生成されるクロック信号に応答して第1及び第2グループチャンネルデータを受信して保存する。第1デコーダは、第1グループチャンネルデータを受信して第1グループチャンネルデータに相答するガンマ電圧を出力し、第2デコーダは第2グループチャンネルデータを受信して第2グループチャンネルデータに相答するガンマ電圧を出力する。第1出力バッファは、集積回路チップの何れか一つの長辺に沿って配され、第1グループチャンネルデータに相答するガンマ電圧をバッファリングして液晶表示装置の対応するチャンネルを駆動し、第2出力バッファは集積回路チップの他の一つの長辺に沿って配され、第2グループチャンネルデータに相答するガンマ電圧をバッファリングして液晶表示装置の対応するチャンネルを駆動する。
【００１８】
望ましくは、第1シフトレジスタ部は、一方向にシフトして第1ラッチクロックを発生させ、シフト方向を転換して、他の一方向にシフトして第2ラッチクロックを発生させ、第1シフトレジスタ部は駆動集積回路内部で発生する方向調節信号に応答してシフト方向を転換する。
【００１９】
前記技術的課題を果たすための本発明の他の一面による液晶表示装置の駆動集積回路は、シフトレジスタ部、データラッチ部、デコーダ及び出力バッファを備える。データラッチ部は、シフトレジスタ部から生成されるラッチクロックに応答してチャンネルデータを受信して保存する。デコーダは、チャンネルデータをデコーディングして、チャンネルデータに相答するガンマ電圧を出力する。出力バッファは、ガンマ電圧をバッファリングして駆動電圧を発生させる。そして、デコーダ及び出力バッファは第1ないし第4ブロックに分けられて配され、第1ないし第4ブロックの出力バッファは集積回路チップの長辺に隣接するように配される。
【００２０】
望ましい一実施形態で、駆動集積回路は、中心部に配されるロジック制御部をさらに備え、第1及び第2ブロックはロジック制御部を基準に一面に上下に配され、第3及び第4ブロックはロジック制御部を基準に他の一面に上下に配される。
【００２１】
望ましい他の実施形態で、シフトレジスタ部及びデータラッチ部も第1ないし第4ブロックに分けられて配される。
【００２２】
前記技術的課題を果たすための本発明のまた他の一面による液晶表示装置の駆動集積回路は、互いに対向する第1及び第2長辺と互いに対向する第1及び第2短辺とを含む液晶表示装置のための長方形の駆動集積回路チップを備える。液晶表示装置のための第1出力バッファは、長方形の駆動集積回路チップの内部に備えられて第1長辺に隣接して第1長辺に沿って配され、液晶表示装置のための第2出力バッファは長方形の駆動集積回路チップの内部に備えられて第2長辺に隣接して第2長辺に沿って配される。
【００２３】
他の実施形態で、第1及び第2デコーダは、長方形の駆動集積回路チップの内部に第1及び第2出力バッファの間に備えられ、データラッチ及びシフトレジスタは長方形の駆動集積回路チップの内部に第1及び第2デコーダの間に備えられる。
【００２４】
また他の実施形態で、第1及び第2デコーダは、長方形の駆動集積回路チップの内部に第1及び第2出力バッファの間に備えられ、第1及び第2データラッチは長方形の駆動集積回路チップの内部に第1及び第2デコーダの間に備えられる。最後に、第1及び第2シフトレジスタは、長方形の駆動集積回路チップの内部に第1及び第2データラッチの間に備えられる。
【００２５】
さらに他の実施形態で、第1及び第2出力バッファは、また第1短辺に隣接する。駆動集積回路は、長方形の駆動集積回路チップの内部に第1長辺に隣接して第1長辺に沿って配される液晶表示装置のための第3出力バッファと、長方形の駆動集積回路チップの内部に第2長辺に隣接して第2長辺に沿って配される液晶表示装置のための第4出力バッファと、をさらに備える。第3及び第4出力バッファは、また第2短辺に隣接する。
【発明の効果】
【００２６】
本発明によれば、LDIチップの主要回路(シフトレジスタ、データラッチ、デコーダ、出力バッファなど)を上下ブロックに分けて配することによって、チップの長辺の長さが減少する。また上下ブロックどうしでシフトレジスタ及び/またはデータラッチを共有することによって、チップ面積が減少する。したがって、本発明によれば、液晶表示装置の駆動集積回路の面積が減少し、チャンネル間の出力特性が改善される。
【発明を実施するための最良の形態】
【００２７】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２８】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一の参照符号は同一の部材を示す。
【００２９】
図３は、本発明の一実施形態によるLDI３００の構成を表わすブロック図である。図３を参照すれば、LDI３００は、ロジック制御部３５０、第1ないし第4ブロック３０a、３０b、３０c、３０d及び入力信号パッド部３６０を備える。
【００３０】
ロジック制御部３５０は、CPU(図示せず)から出力された制御信号(図示せず)に応答して LDI３００の動作を制御する。入力信号パッド部３６０は、外部から入力される信号を受信するための複数のパッド(PADs)を含む。また、図３には図示されていないが、本発明の一実施形態によるLDI３００も通常のLDI１００と同様に、データ受信器(例えば、RSDS受信器、図示せず)及びデータレジスタ (図示せず)をさらに含む。データ受信器(図示せず)及びデータレジスタ (図示せず)は、入力信号パッド部３６０に隣接するように配されうる。他の構成要素がさらに備えられることもある。
【００３１】
第1ないし第4ブロック３０a、３０b、３０c、３０dは、シフトレジスタ部３１０a、３１０b、３１０c、３１０d、データラッチ部３２０a、３２０b、３２０c、３２０d、デコーダ３３０a、３３０b、３３０c、３３０d及び出力バッファ３４０a、３４０b、３４０c、３４０dを含む。
【００３２】
ロジック制御部３５０を中心に、第1及び第2ブロック３０a、３０bが一面(図３で図示されたように、ロジック制御部３５０の右側面)に配され、第3及び第4ブロック３０c、０dは反対面(図３に図示されたように、ロジック制御部３５０の左側面)に配される。すなわち、右側下端に第1ブロック３０aが配され、逆時計回り方向に第2、第3、及び第4ブロック３０b、３０c、３０dが配される。
【００３３】
したがって、本発明の一実施形態によるLDI３００は、従来技術によるLDIチップ２００二つをX軸を中心に対称になるように上下に付けた形態の構造であるダブルカラム(double column)構造を有する。出力バッファの出力がチップの長辺(chip long-edge、３００a、３００b)に向い合うことが望ましいので、すなわち、出力バッファ３４０a、３４０b、３４０c、３４０dがチップの長辺３００a、３００bに隣接することが望ましいので、チップの中央にシフトレジスタ３１０aと３１０b、３１０cと３１０dが互いに対向する構造になっている。すなわち、中央からチップエッジ方向にシフトレジスタ３１０a、３１０b、３１０c、３１０d、データラッチ部３２０a、３２０b、３２０c、３２０d、デコーダ３３０a、３３０b、３３０c、３３０d及び出力バッファ３４０a、３４０b、３４０c、３４０dが順に配される。
【００３４】
本発明の一実施形態によるLDI３００の基本的な動作を説明すれば、次のようである。データ受信器(例えば、RSDS受信器、図示せず)で受けたチャンネルデータをデータレジスタ (図示せず)に保存し、このデータをシフトレジスタ部３１０a、３１０b、３１０c、３１０dから発生するラッチクロックによってデータラッチ部３２０a、３２０b、３２０c、３２０dに伝送する。あらゆるチャンネルデータがデータラッチ部３２０a、３２０b、３２０c、３２０dに入力されれば、メイン出力クロック信号CLK1によってチャンネルデータをデコーダ３３０a、３３０b、３３０c、３３０dに伝送する。デコーダ３３０a、３３０b、３３０c、３３０dは、各チャンネルデータに相答するガンマ電圧を出力し、出力バッファ３４０a、３４０b、３４０c、３４０dはガンマ電圧をバッファリングしてLCDパネル(図示せず)に印加する。前述したLDI３００の基本的な動作は、通常のLDI１００の動作と同一である。
【００３５】
しかし、その構造は、従来技術によるLDIチップと異なる。
【００３６】
本発明の一実施形態では、図３に図示されたようにLDIチップ内部の回路を配することによって、チップの長辺のうちいずれか一つの長辺に沿って出力バッファを配した従来技術によるLDI(図２の200)の構造よりチップを集積化させることが容易である。その上に、図２に図示された従来技術によるLDI２００に比べてチャンネル数は2倍になったが、チップの長辺３００a、３００bの長さは同一の長所がある。言い換えれば、同一のチャンネル数に対しては、チップの長辺３００a、３００bの長さが従来に比べて約 1/2に減る。したがって、チャンネル間の出力特性が改善されうる。
【００３７】
図３に図示されるように、シフトレジスタ部が直列、上下に連結されており、またタイミング上順次に駆動される方式であるために上下ブロックどうしでシフトレジスタ部を共有すれば、チップサイズをさらに減らしうる。
【００３８】
次いで図３を参照すれば、本発明の実施形態によるLDIは、互いに対向する第1及び第2長辺３００a、３００bと互いに対向する第1及び第2短辺３００c、３００dとを含む液晶表示装置のための長方形の駆動集積回路チップ３００を備えることが出来る。液晶表示装置のための第1出力バッファ３４０cは、長方形の駆動集積回路チップ３００の内部に備えられて第1長辺３００aに隣接して第1長辺３００aに沿って配される。液晶表示装置のための第2出力バッファ３４０dは、長方形の駆動集積回路チップ３００の内部に備えられて第2長辺３００bに隣接して第2長辺３００bに沿って配される。一実施形態で、第1及び第2デコーダ３３０c、３３０dは、長方形の駆動集積回路チップ３００の内部に、第1及び第2出力バッファ３４０c、３４０dの間に備えられる。データラッチ３２０c及びシフトレジスタ３１０c、３１０dはまた、長方形の駆動集積回路チップ３００の内部に第1及び第2デコーダ３３０c、３３０dの間に備えられる。
【００３９】
さらに具体的には、一実施形態では、第1及び第2デコーダ３３０c、３３０d は、長方形の駆動集積回路チップ３００の内部に、第1及び第2出力バッファ３４０c、３４０d の間に備えられる。第1データラッチ３２０c及び第2データラッチ３２０dは、第1及び第2デコーダ３３０c、３３０dの間に備えられる。最後に、第1及び第2シフトレジスタ３１０c、３１０dは、第1データラッチ３２０c及び第2データラッチ３２０dの間に備えられる。
【００４０】
他の実施形態で、第1及び第2出力バッファ３４０c、３４０dは、また長方形の駆動集積回路チップ３００の第1短辺３００cに隣接し、第3出力バッファ３４０b及び第4出力バッファ３４０aが備えられる。
【００４１】
第3出力バッファ３４０bは、長方形の駆動集積回路チップ３００の第1長辺３００aに隣接して第1長辺３００aに沿って配され、また第2短辺３００dに隣接する。第4出力バッファ３４０aは、長方形の駆動集積回路チップ３００の第2長辺３００bに隣接して第2長辺３００bに沿って配され、また第2短辺３００dに隣接する。
【００４２】
図４は、本発明の他の一実施形態によるLDI４００の構成を表わすブロック図である。図４を参照すれば、LDI４００は、図３に図示されたLDI３００と類似した構成及び構造を有する。
【００４３】
但し、差異点は、本発明の他の一実施形態によるLDI４００は、上下ブロックどうしでシフトレジスタ部及び/またはデータラッチ部を共有するという点である。すなわち、第1及び第2ブロックどうしでシフトレジスタ部４１０ab及び/またはデータラッチ部４２０abを共有し、第3及び第4ブロックどうしでシフトレジスタ部４１０cd及び/またはデータラッチ部４２０cdを共有する。図４に図示されたLDI４００は、上下ブロックどうしでシフトレジスタ部とデータラッチ部のすべてを共有するが、シフトレジスタの一部あるいはデータラッチ部のみを共有することもある。
【００４４】
従来技術によるLDI２００では、シフトレジスタ部２１０a、２１０bの方向は単方向に固定される。シフトレジスタ部２１０a、２１０bの方向は、外部から印加される方向調節信号SHLで調節が可能であるが、LDI２００が液晶表示装置に実装されれば、方向調節信号SHLがハイレベルあるいはローレベルに固定される。したがって、シフトレジスタ部２１０a、２１０bの方向も一方向に固定される。
【００４５】
これに反して、本発明の一実施形態によるLDI４００は、シフトレジスタ部４１０ab、４１０cdのシフト方向を内部的に変更する。すなわち、本発明の一実施形態によるLDI４００は、外部から入力される方向調節信号SHLがハイレベルあるいはローレベルに固定されても、内部から発生する方向調節信号(図示せず)を用いてシフトレジスタ部４１０ab、４１０cdのシフト方向を変更する。
【００４６】
したがって、本発明では、シフトレジスタ部４１０ab、４１０cdのビット数をチャンネル数だけ使う必要がない。通常のRSDS受信器の場合、クロック当り3チャンネルデータ、すなわち、18ビットデータを受信するので、通常のシフトレジスタ部のビット数はチャンネル数(n)の1/3である。チャンネル数(n)が1026であると仮定すれば、従来技術によるLDI２００では総シフトレジスタ部２１０a、２１０bのビット数は、1026/3=342である。すなわち、342ビットシフトレジスタ部１３０を必要とする。
【００４７】
ところが、本発明の一実施形態によるLDI４００では、シフトレジスタ部４１０ab、４１０cdを上下ブロックどうしで共有して、シフトレジスタ当り二つのラッチクロックLATCLKを生成させる。したがって、理想的には、従来技術によるLDI２００で必要とするシフトレジスタのビット数に比べて1/2にシフトレジスタのビット数が減る。しかし、チップのエッジでシフトレジスタの方向を転換するためのタイミング区間が必要であるので、一ビットあるいは二つのビットのリダンダンシシフトレジスタがさらに追加されることが望ましい。したがって、本発明の一実施形態では、全体シフトレジスタ部４１０ab、４１０cdのビット数Lは、次の数式１によって決定される。
【００４８】
【数１】
2007171965.tif 000003
【００４９】
ここで、nは総チャンネル数、kはRSDS受信器が同時に入力されるチャンネル数(ここでは、3)、そして、rはリダンダンシシフトレジスタ数(例えば、1あるいは2)である。[ ]はラウンドアップ(roundup)、すなわち、n/(k*2)が整数ではない場合、n/(k*2)より大きく、n/(k*2)に一番近い整数を求めることを意味する。
【００５０】
チャンネル数が1026であると仮定すれば、本発明の一実施形態でのシフトレジスタ部４１０ab、４１０cdは、(1026/6+1)=172あるいは(1026/6+2)=173個のシフトレジスタで構成されることが望ましい。
【００５１】
シフトレジスタ部４１０ab、４１０cdは、クロックサイクル間隔に順次に活性化されるラッチクロックを生成させる。具体的には、シフトレジスタ部４１０ab、４１０cdは、一方向にシフトしてラッチクロックを発生させ、シフト方向を転換して他の一方向にシフトしてラッチクロックを発生させる。このとき、シフトレジスタ部４１０ab、４１０cdのシフト方向を転換するために、内部的に方向調節信号が変更される。
【００５２】
図４に図示された本発明の実施形態も、互いに対向する第1及び第2長辺４００a、４００bと互いに対向する第1及び第2短辺４００c、４００dとを含む液晶表示装置のための長方形の駆動集積回路チップ４００を備える液晶表示装置のための駆動集積回路(LDI)として見なし得る。液晶表示装置のための第1出力バッファ３４０cは、長方形の駆動集積回路チップ４００の内部に備えられて第1長辺４００aに隣接して第1長辺４００aに沿って配される。液晶表示装置のための第2出力バッファ３４０dは、長方形の駆動集積回路チップ４００の内部に備えられて第2長辺４００bに隣接して第2長辺４００bに沿って配される。
【００５３】
本実施形態で、第1及び第2デコーダ３３０c、３３０dは、長方形の駆動集積回路チップ４００の内部に、第1及び第2出力バッファ３４０c、３４０dの間に備えられる。データラッチ４２０cd及びシフトレジスタ４１０cdはまた、長方形の駆動集積回路チップ４００の内部に第1及び第2デコーダ３３０c、３３０dの間に備えられる。
【００５４】
本実施形態によるLDIには、長方形の駆動集積回路チップ４００の第1長辺４００aに隣接して第1長辺４００aに沿って配され、また第2短辺４００dに隣接した第3出力バッファ３４０bと長方形の駆動集積回路チップ４００の第2長辺４００bに隣接して第2長辺４００bに沿って配され、また第2短辺４００dに隣接した第4出力バッファ３４０aとがさらに備えられうる。
【００５５】
図５Ａは、図４に図示されたシフトレジスタ部４１０abの状態を表わす図である。図５Ｂは、図４に図示されたシフトレジスタ部４１０abから生成されるラッチクロックのタイミング図である。
【００５６】
まず、図５Ａを参照すれば、シフトレジスタ部４１０abは、最初のビットシフトレジスタ (<1>)から(i+1)番目のビットシフトレジスタ (<i+1>)まで一方向(ここでは、右側方向)に順次的なビットシフティングを実行する(51〜56)。最初のビットシフトレジスタ (<1>)からi番目のビットシフトレジスタ (<i>)までのビットシフティングによって発生するラッチクロック(LATCLK<1>、...、LATCLK<i-2>、LATCLK<i-1>、LATCLK<i>)(図５ＢのL1)によっては、第1グループチャンネルデータがデータラッチ部４２０abにラッチされる。第1グループチャンネルデータとは、第1ブロックのデコーダ３３０a及び出力バッファ３４０aを介してLCDパネルに印加されるチャンネルデータを意味する。
【００５７】
(i+1)番目のビットシフトレジスタ (<i+1>)までビットシフティングがなされた状態(56)で、シフトレジスタ部４１０abはシフト方向を転換して(i-1)番目のシフトレジスタにシフトする(57)。すなわち、ラッチクロック(LATCLK<i+1>)の発生時点から次のラッチクロック(LATCLK<i+2>)の発生時点までの時間(DT)の間に内部の方向調節信号が変更されてシフトレジスタ部４１０abのシフト方向が転換される。したがって、シフト方向が転換されて、(i-1)番目のビットシフトレジスタ (<i-1>)から最初のシフトレジスタ (<1>)まで順次的なビットシフティングが実行される。
【００５８】
(i+1)番目のビットシフトレジスタ (<i+1>)、(i-1)番目のビットシフトレジスタ (<i-1>)から最初のシフトレジスタ (<1>)までのビットシフティングによって発生するラッチクロック(LATCLK<i+2>、LATCLK<i+3>、...)(図５ＢのL2)によっては、第2グループチャンネルデータがデータラッチ部４２０abにラッチされる。第2グループチャンネルデータとは、第2ブロックのデコーダ３３０b及び出力バッファ３４０bを介してLCDパネルに印加されるチャンネルデータを意味する。
【００５９】
前述したように、本発明の一実施形態では、上下二つのブロックが一つのシフトレジスタ部を共有して、一ビットのシフトレジスタで二回ラッチクロックを活性化する。この場合、一つのシフトレジスタが連続的に二回ラッチクロックを発生できないために、リダンダンシシフトレジスタ (<i+1>)がさらに追加される。
【００６０】
シフトレジスタ部４１０cdの動作もシフトレジスタ部４１０abの動作と同一なので、シフトレジスタ部４１０cdの動作についての詳細な説明は省略する。
【００６１】
図４を参照して、シフトレジスタ部４１０ab、４１０cdの全体的な動作を整理すれば、次の通りである。
【００６２】
図４に図示された矢印のように、第1及び第2ブロックが共有するシフトレジスタ部４１０abの左側最初のレジスタから右側方向にシフティングがなされていて、右側最後のレジスタ (<i+1>)から左側方向にシフト方向が転換される。そして、左側方向にシフティングがなされていて、左側最後のレジスタからまた右側方向に方向が転換されて、右側方向にシフトされる。シフト方向転換のために内部的に方向調節信号がH(ハイレベル)→L(ローレベル)→H(ハイレベル)にあるいはL(ローレベル)→H(ハイレベル)→L(ローレベル)に変わる。
【００６３】
図６は、図４に図示されたデータラッチ部を構成するワンビットデータラッチ部６００の詳細回路図である。図６には、一ビットのデータをラッチするためのワンビットデータラッチ部６００が図示される。したがって、データラッチ部４２０ab、４２０cdは、(チャンネル数*ビット数)だけのワンビットデータラッチ部６００を含む。
【００６４】
データラッチ部４２０ab、４２０cdは、データレジスタ (図示せず)から所定ビット数(ここでは、18ビット)単位でチャンネルデータをラッチして保存し、保存されたチャンネルデータをチャンネル数単位で、すなわち、(チャンネル数*ビット数)だけのデータを並列にデコーダ３３０a、３３０b、３３０c、３３０dに出力する。具体的に、第1及び第2ブロックが共有するデータラッチ部４２０abは、対応するラッチクロックに応答して第1及び第2グループチャンネルデータをラッチして保存し、所定のメイン出力クロック信号CLK1によって第1グループチャンネルデータを対応するデコーダ３３０aに出力した後、第2グループチャンネルデータを対応するデコーダ３３０bに出力する。そして、第3及び第4ブロックが共有するデータラッチ部４２０cdは、対応するラッチクロックに応答して第1及び第2グループチャンネルデータをラッチして保存し、所定のメイン出力クロック信号CLK1によって第3グループチャンネルデータを対応するデコーダ３３０cに出力した後、第4グループチャンネルデータを対応するデコーダ３３０dに出力する。
【００６５】
ワンビットデータラッチ部６００は、第1ないし第3ラッチ６１１、６１２、６１３及びスィッチ６２１を含む。
【００６６】
図８Ａは、ワンビットデータラッチ部６００がデータレジスタ (図示せず)からチャンネルデータを受信してラッチする動作を説明するための信号タイミング図である。
【００６７】
図６及び図８Ａを参照して、ワンビットデータラッチ部６００がデータレジスタ (図示せず)からチャンネルデータを受信してラッチする動作を説明すれば、次のようである。
【００６８】
まず、一グループのチャンネルデータ(ここでは、第1グループチャンネルデータであると仮定する)をラッチするためのラッチクロック(LATCLK<1>〜LATCLK<i>)が順次に発生し、第1ラッチ６１１は第1グループチャンネルデータをラッチするためのラッチクロック(LATCLK<j>、j=1〜i)のうち対応するラッチクロックに応答して入力データ(IN、第1グループチャンネルデータ)をラッチする。入力クロック信号ICLKは、第1グループのチャンネルデータがすべてラッチされた後に発生する。入力クロック信号ICLKが発生すれば、第1ラッチ６１１のデータ(第1グループチャンネルデータ)は第2ラッチ６１２に伝達される。その次、他の一グループのチャンネルデータ(ここでは、第2グループチャンネルデータであると仮定する)をラッチするためのラッチクロック((LATCLK<i+1>、LATCLK<i+2>、...)が順次に発生し、第1ラッチ６１１は第2グループチャンネルデータをラッチするためのラッチクロック(LATCLK<j>、j=i+1、i+2、...)のうち対応するラッチクロックにまた応答して入力データ(IN、第2グループチャンネルデータ)をラッチする。
【００６９】
図８Ｂは、ワンビットデータラッチ部６００にラッチされたデータを出力する動作を説明するための信号タイミング図である。
【００７０】
図６及び図８Ｂを参照して、ワンビットデータラッチ部６００がラッチしたチャンネルデータをデコーダに出力する動作を説明すれば、次のようである。
【００７１】
ワンビットデータラッチ部６００は、メイン出力クロック信号CLK1に基づいて、第1グループチャンネルデータ及び第2グループチャンネルデータを順次に出力する。これのために、メイン出力クロック信号CLK1に基づいて内部的に第1ないし第3出力クロック信号CLK2、CLK3、CLK4が発生する。図８Ｂに図示されたように、第1ないし第3出力クロック信号CLK2、CLK3、CLK4は、メイン出力クロック信号CLK1に応答して、順次に活性化される。
【００７２】
第3ラッチ６１３は、第1出力クロック信号CLK2に応答して第2ラッチ６１２のデータをラッチして出力する。すなわち、第1出力クロック信号CLK2に応答して第2ラッチ６１２に保存されていた第1グループチャンネルデータが相答するデコーダ３３０aに出力される。
【００７３】
第2ラッチ６１２は、第2出力クロック信号CLK3に応答して第1ラッチ６１１のデータ、すなわち、第2グループチャンネルデータをラッチする。したがって、第2出力クロック信号CLK3によって、第1ラッチ６１１のデータが第2ラッチ６１２に伝達される。スィッチ６２１は、第3出力クロック信号CLK4に応答してターンオンされる。したがって、第3出力クロック信号CLK4によって第2ラッチ６１２のデータ、すなわち、第2グループチャンネルデータがスィッチ６２１を介して相答するデコーダ３３０bに出力される。
【００７４】
第3及び第4グループチャンネルデータに対してもデータラッチ部の動作は、前述した第1及び第2グループチャンネルデータに対するデータラッチ部の動作と同一である。
【００７５】
本発明の一実施形態によるデータラッチ部によると、ラッチの数が従来技術に比べて3/4に減る。
【００７６】
図７は、従来技術によるデータラッチ部７００を図示する。図７に図示されたデータラッチ部７００は、上下ブロックに対するデータラッチ部を独立的に実現する場合である。
【００７７】
この場合、データラッチ部７００は、図７に図示されたように第1グループチャンネルデータIN1をラッチするためのラッチ部７１１、７１２と第2グループチャンネルデータIN2をラッチするためのラッチ部７２１、７２２とを必要とする。すなわち、対応するラーッチクロックLATCLK1、LATCLK2にそれぞれ応答して第1及び第2グループチャンネルデータIN1、IN2をそれぞれラッチするラッチ７１１、７２１と、メイン出力クロック信号CLK1にそれぞれ応答してラッチ７１１、７２１のデータをラッチして出力するラッチ７１２、７２２が必要である。
【００７８】
本発明は、図面に図示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００７９】
集積回路の面積を減少させてチャンネル間の出力特性を改善する液晶表示装置のドライバ及びこれを備える液晶表示装置に適用することができる。
【図面の簡単な説明】
【００８０】
【図１】通常のLDIの構成を概略的に表わすブロック図である。
【図２】従来技術によるLDIの構成を表わすブロック図である。
【図３】本発明の一実施形態によるLDIの構成を表わすブロック図である。
【図４】本発明の他の一実施形態によるLDIの構成を表わすブロック図である。
【図５Ａ】図４に図示されたシフトレジスタ部の状態を表わす図面である。
【図５Ｂ】図４に図示されたシフトレジスタ部から生成されるラッチクロックのタイミング図である。
【図６】図４に図示されたデータラッチ部を構成するワンビットデータラッチ部の詳細回路図である。
【図７】従来技術によるデータラッチ部の回路図である。
【図８Ａ】図６に図示されたワンビットデータラッチ部がデータレジスタからチャンネルデータを受信してラッチする動作を説明するための信号タイミング図である。
【図８Ｂ】図６に図示されたワンビットデータラッチ部にラッチされたデータを出力する動作を説明するための信号タイミング図である。
【符号の説明】
【００８１】
100,200,300,400：LDI
350：ロジック制御部
30a,30b,30c,30d：第1ないし第4ブロック 
360：入力信号パッド部
310a,310b,310c,310d：シフトレジスタ部
320a,320b,320c,320d：データラッチ部
330a,330b,330c,330d：デコーダ
340a,340b,340c,340d：出力バッファ
300a,300b,400a,400b：第1及び第2長辺
300c,300d,400c,400d：第1及び第2短辺
410ab,410cd：シフトレジスタ部
420ab,420cd：データラッチ部
600：ワンビットデータラッチ部
611,612,613：第1ないし第3ラッチ
621：スィッチ
700：データラッチ部
711,712,721,722：ラッチ部
【図１】
2007171965.tif 000004
【図２】
2007171965.tif 000005
【図３】
2007171965.tif 000006
【図４】
2007171965.tif 000007
【図５Ａ】
2007171965.tif 000008
【図５Ｂ】
2007171965.tif 000009
【図６】
2007171965.tif 000010
【図７】
2007171965.tif 000011
【図８Ａ】
2007171965.tif 000012
【図８Ｂ】
2007171965.tif 000013