(57)【要約】【課題】ゲート容量のばらつきにより出力バッファのスルーレートが大きく変化することを回避するスルーレート調整回路の提供。【解決手段】出力トランジスタと、その前段のプリトランジスタを備えた出力バッファのスルーレート調整回路であって、Ｐｃｈ出力トランジスタの抵抗を調整する抵抗調整回路２と、出力バッファのＮｃｈ出力トランジスタの抵抗を調整する抵抗調整回路３と、Ｐｃｈプリトランジスタの抵抗を調整する抵抗調整回路４と、Ｎｃｈプリトランジスタの抵抗を調整する抵抗調整回路５と、抵抗調整回路４の調整結果を入力し、Ｐｃｈプリトランジスタを微調整し、外付け基準容量２３による波形の傾きを微調整する抵抗微調整回路２１と、抵抗調整回路５の調整結果を入力しＮｃｈプリトランジスタを微調整し、外付け基準容量２４による波形の傾きを微調整する抵抗微調整回路２２と、を備え、出力バッファ６には、抵抗調整回路２、３及び、抵抗微調整回路２１、２２の調整結果が入力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力トランジスタの前段にプリバッファを備えた出力バッファのスルーレートを調整する回路であって、前記出力トランジスタのゲート容量に応じて前記プリバッファのトランジスタの抵抗値を可変に制御する回路を備え、前記出力トランジスタのゲート容量のばらつきを打ち消すように前記プリバッファのトランジスタの抵抗値を調整し、前記出力バッファのスルーレートを所定値に調整自在としてなる、ことを特徴とするスルーレート調整回路。
【請求項２】
前記出力バッファの第１導電型の出力トランジスタの抵抗を調整する第１の抵抗調整回路と、
前記出力バッファの第２導電型の出力トランジスタの抵抗を調整する第２の抵抗調整回路と、
前記プリバッファの第１導電型のプリトランジスタの抵抗を調整する第３の抵抗調整回路と、
前記プリバッファの第２導電型のプリトランジスタの抵抗を調整する第４の抵抗調整回路と、
前記第３の抵抗調整回路の調整結果を入力し、前記プリバッファの第１導電型のプリトランジスタの抵抗値を微調整し、基準容量に基づき波形の傾きを微調整する第１の抵抗微調整回路と、
前記第４の抵抗調整回路の調整結果を入力し、前記プリバッファの第２導電型のプリトランジスタの抵抗値を微調整し、基準容量に基づき波形の傾きを微調整する第２の抵抗微調整回路と、
を備え、
前記出力バッファに、前記第１及び第２の抵抗調整回路での調整結果、及び、前記第１及び第２の抵抗微調整回路での調整結果を入力して前記出力バッファのスルーレートの制御を行う、ことを特徴とする請求項１記載のスルーレート調整回路。
【請求項３】
前記第１の抵抗微調整回路は、
クロック信号をゲートに入力とする第２導電型の第１のトランジスタと、
前記第２導電型の第１のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第１導電型の複数のトランジスタを備えた第１の基準プリトランジスタバッファと、
前記クロック信号をゲートに入力とする第２導電型の第２のトランジスタと、
前記第２導電型の第２のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第１導電型の複数のトランジスタを備えた第２の基準プリトランジスタバッファと、
前記第２のトランジスタと電源間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第１導電型の複数のトランジスタを備えた調整プリトランジスタバッファと、
前記第１の基準プリトランジスタバッファの出力を一端に受け前記基準容量をなす外付け容量と、
前記調整プリトランジスタバッファの出力信号をゲートに受ける出力トランジスタと、
前記第１の基準プリトランジスタバッファの出力信号と前記調整プリトランジスタバッファの出力信号の波形を比較し、比較結果に基づき、調整終了信号を出力する波形比較回路と、
前記波形比較回路から出力される調整終了信号を入力し、前記調整プリトランジスタバッファのゲートに与える制御信号を出力するゲート容量補正回路と、
を備えている、ことを特徴とする請求項２記載のスルーレート調整回路。
【請求項４】
前記第２の抵抗微調整回路は、
クロック信号をゲートに入力とする第１導電型の第１のトランジスタと、
前記第１導電型の第１のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第２導電型の複数のトランジスタを備えた第１の基準プリトランジスタバッファと、
前記クロック信号をゲートに入力とする第１導電型の第２のトランジスタと、
前記第１導電型の第２のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第２導電型の複数のトランジスタを備えた第２の基準プリトランジスタバッファと、
前記第２のトランジスタと電源間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第２導電型の複数のトランジスタを備えた調整プリトランジスタバッファと、
前記第１の基準プリトランジスタバッファの出力を一端に受け前記基準容量をなす外付け容量と、
前記調整プリトランジスタバッファの出力信号をゲートに受ける出力トランジスタと、
前記第１の基準プリトランジスタバッファの出力信号と前記調整プリトランジスタバッファの出力信号の波形を比較し、比較結果に基づき、調整終了信号を出力する波形比較回路と、
前記波形比較回路から出力される調整終了信号を入力し、前記調整プリトランジスタバッファのゲートに与える制御信号を出力するゲート容量補正回路と、
を備えている、ことを特徴とする請求項２記載のスルーレート調整回路。
【請求項５】
前記第１の抵抗微調整回路は、前記第３の抵抗調整回路の調整結果を入力して前記第３の抵抗調整回路での調整結果の出力に対応して、前記第１及び第２の基準プリトランジスタバッファの第２導電型の複数のトランジスタのゲートに供給する信号を生成する回路を備えている、ことを特徴とする請求項３記載のスルーレート調整回路。
【請求項６】
前記第２の抵抗微調整回路は、前記第４の抵抗調整回路の調整結果を入力して前記第３の抵抗調整回路での調整結果の出力に対応して、前記第１及び第２の基準プリトランジスタバッファの第２導電型の複数のトランジスタのゲートに供給する信号を生成する回路を備えている、ことを特徴とする請求項４記載のスルーレート調整回路。
【請求項７】
前記第１及び第３の抵抗調整回路は、それぞれ、
入力クロック信号をカウントするカウンタと、
前記カウンタの出力をゲートに受け、電源と、基準抵抗との間に並列に接続された第１導電型の複数のトランジスタと、
前記第１導電型の複数のトランジスタと前記基準抵抗の接続点の電圧と、入力された基準電圧を比較し、比較結果に基づき調整終了信号を出力する比較器と、
を備え、
調整終了時における前記カウンタの出力が前記調整結果とされる、ことを特徴とする請求項２記載のスルーレート調整回路。
【請求項８】
前記第２及び第４の抵抗調整回路は、それぞれ、
入力クロック信号をカウントするカウンタと、
前記カウンタの出力をゲートに受け、電源と、基準抵抗との間に並列に接続された第２導電型の複数のトランジスタと、
前記第２導電型の複数のトランジスタと前記基準抵抗の接続点の電圧と、入力された基準電圧を比較し、比較結果に基づき調整終了信号を出力する比較器と、
を備え、
調整終了時における前記カウンタの出力が前記調整結果とされる、ことを特徴とする請求項２記載のスルーレート調整回路。
【請求項９】
前記第１及び第２の抵抗調整回路での抵抗の調整が順次行われ、調整結果が前記出力バッファに供給され、
前記第３及び第４の抵抗調整回路での抵抗の調整が順次行われ、前記第１及び第２の抵抗微調整回路での基準容量による波形傾きの調整が順次行われ、前記第１及び第２の抵抗微調整回路の調整結果が前記出力バッファに供給される、ことを特徴とする請求項２記載のスルーレート調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の出力回路に関し、特に出力のスルーレートを一定に保つ回路に関する。
【背景技術】
【０００２】
信号を出力する出力バッファが伝送路を駆動する際に、伝送路の特性インピーダンスと負荷インピーダンスの違いにより反射が発生し、信号波形に乱れが生じる。特に、出力バッファ一つに対して多入力などの伝送を高速に行う場合（例えば、ＤＤＲ（Double Data rate）  Ｉ／Ｆ等）、伝送路の反射により、波形を立たせると、波形に段差が出来る。一方、波形を寝かせると十分なスイングが得られないため、誤動作、タイミング不良、を発生する。すなわち、出力バッファの出力波形のスルーレートの調整が重要となる。
【０００３】
図７に、出力バッファ伝送路の回路構成の典型例を示す。また、図８に、図７のｓｐｉｃｅ（回路シミュレータ）によるシミュレーション結果の波形を示す。
【０００４】
図７のＡ０は、出力バッファであり、理想的な出力バッファとするため、図７では、電源Ａ１と抵抗Ａ２の等価回路としている。電源Ａ１は、出力バッファＡ０の波形を発生させる電源であり、０Ｖから３．３Ｖまで変化し、変化する時間（以後傾き）を０．１ｎｓ、０．５ｎｓ、１．５ｎｓとしている。
【０００５】
抵抗Ａ２は、出力バッファＡ０のインピーダンスと等価な抵抗であり、伝送路との整合が取れた５０Ωとしている。
【０００６】
Ａ３は、出力バッファＡ０の出力端と接続された伝送路であり、インピーダンス５０Ω、伝送遅延０．５ｎｓとしている。
【０００７】
Ａ４は、分岐点ＡＡ１とＡＡ２の間の伝送路であり、インピーダンス５０Ω、伝送遅延０．５ｎｓとしている。
【０００８】
Ａ５は、分岐点ＡＡ２と波形観測点ＡＡ３の間の伝送路であり、インピーダンス５０Ω、伝送遅延０．５ｎｓとしている。
【０００９】
Ａ６は、分岐点ＡＡ１のインピーダンス整合を取るためのダンピング抵抗で２５Ωとしている。
【００１０】
Ａ７は、分岐点ＡＡ２のインピーダンス整合を取るためのダンピング抵抗で２５Ωとしている。
【００１１】
Ａ８は、ダンピング抵抗Ａ６と入力半導体集積回路Ａ１０との間の伝送路でインピーダンス５０Ω、伝送遅延０．２ｎｓとしている。
【００１２】
Ａ９は、ダンピング抵抗Ａ７と入力半導体集積回路Ａ１１との間の伝送路でインピーダンス５０Ω、伝送遅延０．２ｎｓとしている。
【００１３】
Ａ１３は、波形観測点ＡＡ３に接続された終端抵抗で５０Ωとしている。
【００１４】
ＡＡ３には、そのほかに、半導体集積回路Ａ１２が接続されている。
【００１５】
ＡＡ１、ＡＡ２は、伝送路の分岐点を示している。
【００１６】
Ａ１０、Ａ１１、Ａ１２は、Ａ０の出力信号を入力する半導体集積回路であり、入力容量Ｃｉｎ＝２ｐＦとしている。
【００１７】
図８に、図７の波形観測点ＡＡ３におけるＳＰＩＣＥによるシミュレーション結果の波形を示す。
【００１８】
図８において、
Ｂ１は、Ａ１の傾き０．１ｎｓの時の波形、
Ｂ２は、Ａ１の傾き０．５ｎｓの時の波形、
Ｂ３は、Ａ１の傾き１．５ｎｓの時の波形
をそれぞれ示す。
【００１９】
図８からもわかるように、波形Ｂ１は、１．６Ｖ付近に反射による段差が出来てしまい、半導体集積回路Ａ１２が誤動作する原因となる。Ｂ３は、波形が三角波となっており、半導体集積回路Ａ１２が動作するための振幅電圧が出ていない。これに対して、Ｂ２は、半導体集積回路Ａ１２が正常動作できる波形となっている。
【００２０】
すなわち、出力波形のなまりは、０．５ｎｓで正常動作し、０．１ｎｓや１．５ｎｓでは、誤動作を起こしてしまう。出力波形のなまりを調整しないと、誤動作の原因となる。
【００２１】
従来、一般的に、スルーレートの調整は、出力バッファの抵抗値と、出力バッファを駆動するバッファ（「プリバッファ」という）の抵抗値を一定にすることで行っている。すなわち、伝送路を駆動する出力バッファ（プッシュプル構成の出力バッファ）のＰｃｈ出力トランジスタ、Ｎｃｈ出力トランジスタと、該出力トランジスタを駆動するプリバッファ（プッシュプル構成のプリバッファ）のＰｃｈプリトランジスタ、Ｎｃｈプリトランジスタの各トランジスタのオン抵抗値を一定にしている。
【００２２】
図９に、従来の典型的なスルーレート調整回路Ｚ２の構成の一例を示す。調整コントローラ回路１は、抵抗調整回路２〜５の動作及び停止を制御する回路である。なお、図９等では、Ｐｃｈ出力トランジスタ抵抗調整回路をＰｃｈ出力ＴＲ抵抗調整回路のように、トランジスタをＴＲと略記している。
【００２３】
Ｐｃｈ出力トランジスタ抵抗調整回路２は、出力バッファのＰｃｈ出力トランジスタの抵抗値を調整する回路である。
【００２４】
Ｎｃｈ出力トランジスタ抵抗調整回路３は、出力バッファのＮｃｈ出力トランジスタの抵抗値を調整する回路である。
【００２５】
Ｐｃｈプリトランジスタ抵抗調整回路４は、プリバッファのＰｃｈプリトランジスタの抵抗値を調整する回路である。
【００２６】
Ｎｃｈプリトランジスタ抵抗調整回路５は、プリバッファのＮｃｈプリトランジスタの抵抗値を調整する回路である。
【００２７】
Ｉ／Ｆバッファ６は、伝送路７と接続されており、出力バッファ及びプリバッファは、抵抗調整回路２〜５の抵抗値と同一の抵抗値に調整される。すなわち、Ｉ／Ｆバッファ６における出力バッファ（不図示）のＰｃｈトランジスタ、Ｎｃｈトランジスタの抵抗値は、Ｐｃｈ出力ＴＲ抵抗調整回路２からのＰｃｈ出力ＴＲ抵抗調整出力Ｓ９、Ｎｃｈ出力ＴＲ抵抗調整回路３からのＮｃｈ出力ＴＲ抵抗調整出力Ｓ１０に基づき、Ｐｃｈ出力ＴＲ抵抗調整回路２、Ｎｃｈ出力ＴＲ抵抗調整回路３の抵抗値と同一値にそれぞれ設定される。またＩ／Ｆバッファ６におけるプリバッファ（不図示）のＰｃｈトランジスタ、Ｎｃｈトランジスタの抵抗値は、ＰｃｈプリＴＲ抵抗調整回路４からのＰｃｈプリＴＲ抵抗調整出力Ｓ１１、ＮｃｈプリＴＲ抵抗調整回路５からのＮｃｈプリＴＲ抵抗調整出力Ｓ１２に基づき、Ｐｃｈ出力プリ抵抗調整回路４、ＮｃｈプリＴＲ抵抗調整回路５の抵抗値と同一値にそれぞれ設定される。
【００２８】
抵抗１０は、抵抗調整を行うための基準電圧信号ＲＥＦを抵抗分圧により発生している。
【００２９】
抵抗１１は、Ｐｃｈ出力トランジスタ抵抗調整回路２のトランジスタのオン抵抗を調整して一致させる抵抗（「基準抵抗」という）となる抵抗である。
【００３０】
抵抗１２は、Ｎｃｈ出力トランジスタ抵抗調整回路３の基準抵抗となる抵抗である。
【００３１】
抵抗１３は、Ｐｃｈプリトランジスタ抵抗調整回路４の基準抵抗となる抵抗である。
【００３２】
抵抗１４は、Ｎｃｈプリトランジスタ抵抗調整回路５の基準抵抗となる抵抗である。
【００３３】
調整コントローラ回路１、抵抗調整回路２〜５は、それぞれ単一のクロック信号ＣＬＫで同期して動作する。
【００３４】
基準電圧信号ＲＥＦは、抵抗調整回路２、３、４、５に入力されている。
【００３５】
図１１は、図９のＰｃｈプリトランジスタ抵抗調整回路４の構成の一例を示す図である。図１１を参照すると、カウンタ１２１は、２ビットのカウンタであり、調整開始入力Ｓ５をイネーブル端子ＥＮに入力し、調整開始入力Ｓ５がＨＩＧＨレベルの時に、クロック信号ＣＬＫの立ち上がりに同期して、カウントアップし、２ビットカウント値出力Ｓ１、Ｓ２を出力する。また調整開始入力Ｓ５がＬＯＷレベルの期間は、カウントディスエーブルとされ、クロック信号ＣＬＫの立ち上がりでもカウントアップしない。
【００３６】
セレクタ１２２は、カウンタ１２１のカウント出力Ｓ１、Ｓ２の入力信号により、出力端子Ｏ１〜Ｏ４の状態を変化させる。出力端子Ｏ１〜Ｏ４の状態は、特に制限されないが、表１に示す通りである。なお、ＬはＬＯＷレベル、ＨはＨＩＧＨレベルを表している。
【００３７】
【表１】
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【００３８】
Ｐｃｈプリトランジスタ群１２３は、ここでは、内部に４つのＰｃｈトランジスタ１２３−１〜１２３−４を有し、それぞれのＰｃｈトランジスタ１２３−１〜１２３−４のゲート幅、ゲート長、Ｐｃｈトランジスタ１２３−１〜１２３−４の個数は、Ｉ／Ｆバッファ６（図９参照）と一致するように設計されている。カウント出力Ｓ１、Ｓ２が（ＬＯＷ、ＬＯＷ）から（ＨＩＧＨ、ＨＩＧＨ）までの４つの組合わせに対応して１つから４つのＰｃｈトランジスタ１２３−１〜１２３−４がオンされる。
【００３９】
それぞれのＰｃｈトランジスタ１２３−１〜１２３−４のゲートは、対応する信号Ｏ１〜Ｏ４に接続され、ソースは、Ｉ／Ｆバッファ６と同じ電源ＶＤＤに共通に接続され、ドレインは、信号ＳＳ３にワイヤード接続されている。
【００４０】
コンパレータ１２４は、２入力の電圧比較器であり、入力された基準電圧信号ＲＥＦとＳＳ３の電圧を比較し、ＲＥＦ≧ＳＳ３である場合に、調整終了出力Ｓ６をＬＯＷレベルとし、ＲＥＦ＜ＳＳ３である場合に、調整終了出力Ｓ６をＨＩＧＨレベルとする。調整終了出力Ｓ６がＨＩＧＨレベルのときのカウンタ１２１の２ビットカウント出力Ｓ１、Ｓ２が、Ｐｃｈプリ出力トランジスタ抵抗調整回路４の調整結果出力Ｓ１１としてＩ／Ｆバッファ６に供給され、Ｉ／Ｆバッファ６のプリバッファの抵抗が調整される。
【００４１】
図９における抵抗調整回路２、３、５も、図１１のＰｃｈプリトランジスタ抵抗調整回路４と同様の構成となっている。Ｐｃｈプリトランジスタ群１２３が、Ｉ／Ｆバッファ６内部のＰｃｈ出力トランジスタ、Ｎｃｈ出力トランジスタ、Ｎｃｈプリトランジスタと同様の回路と置き換わっており、Ｎｃｈトランジスタの調整を行う回路では、セレクタ１２２の出力Ｏ１〜Ｏ４の論理が反転しているだけである。同様に、抵抗調整回路２、３、５は、抵抗調整回路４と同一回路構成となっており、抵抗１１、１２、１３、１４とチップ内に形成されたトランジスタのオン抵抗をあわせることにより、製造ばらつきや、電圧等の使用条件の違いによるトランジスタのオン抵抗のばらつきを抑えることが可能となり、伝送路とのインピーダンス整合、スルーレートの調整を行っている。
【００４２】
図９のＩ／Ｆバッファ６内のトランジスタの抵抗調整の手順を以下に説明する。
【００４３】
図１０は、図９のＩ／Ｆバッファ６に抵抗値を調整する処理のフローチャートである。図９及び図１０を参照して、調整手順を説明する。
【００４４】
ステップＦ１では、Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタ（不図示）を調整する。Ｐｃｈ出力トランジスタ抵抗調整回路２を動作させ、Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタの抵抗値を調整する。
【００４５】
Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタ（不図示）の抵抗値と抵抗（基準抵抗）１１の抵抗値が一致しない場合（ステップＦ２のＮＯ分岐）、ステップＦ１に戻り、再度調整を行う。
【００４６】
Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタ（不図示）の抵抗値と抵抗１１の抵抗値が一致した場合（ステップＦ２のＹＥＳ分岐）、ステップＦ３に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｐｃｈ出力トランジスタの抵抗値を調整する。
【００４７】
ステップＦ４では、Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示）を調整する。Ｎｃｈ出力トランジスタ抵抗調整回路３を動作させ、Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタの抵抗値を調整する。
【００４８】
Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示）の抵抗値と抵抗１２の抵抗値が一致しない場合は（ステップＦ５のＮＯ分岐）、ステップＦ４に戻り、再度調整を行う。
【００４９】
Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示）の抵抗値と抵抗１２の抵抗値が一致した場合は（ステップＦ５のＹＥＳ分岐）、ステップＦ６に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｎｃｈ出力トランジスタの抵抗値を調整する。
【００５０】
次のステップＦ７では、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）を調整する。Ｐｃｈプリトランジスタ抵抗調整回路４を動作させ、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値を調整する。
【００５１】
Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値と抵抗１３の抵抗値が一致しない場合は（ステップＦ８のＮＯ分岐）、ステップＦ７に戻り、再度調整を行う。
【００５２】
Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値と抵抗１３の抵抗値が一致した場合は（ステップＦ８のＹＥＳ分岐）、ステップＦ９に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｐｃｈプリトランジスタ（不図示）の抵抗値を調整する。
【００５３】
ステップＦ１３では、Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）を調整する。Ｎｃｈプリトランジスタ抵抗調整回路５を動作させ、Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）の抵抗値を調整する。
【００５４】
Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）の抵抗値と抵抗１４の抵抗値が一致しない場合は（ステップＦ１４のＮＯ分岐）、ステップＦ１３に戻り、再度調整を行う。
【００５５】
Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）の抵抗値と抵抗１４の抵抗値が一致した場合は（ステップＦ１４のＹＥＳ分岐）、ステップＦ１５に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｎｃｈプリトランジスタ（不図示）の抵抗値を調整する。
【００５６】
以上のステップにより、Ｉ／Ｆバッファ６の各トランジスタ（不図示）の抵抗値の調整が終了したので、ステップＦ１６において、Ｉ／Ｆバッファ６の動作を開始させる。
【００５７】
図１２は、図１０のフローチャートにおいてステップＦ７のＰｃｈプリトランジスタ調整の処理を示すタイミングチャートである。
【００５８】
タイミングＴ１で、クロック信号ＣＬＫがＨＩＧＨレベルに立ち上がると、カウンタ１２１の出力ＳＳ１は、ＨＩＧＨレベルに変化し、セレクタ１２２が動作してＯ２がＬＯＷレベルになる。プリトランジスタ群１２３内のＰｃｈトランジスタ１２３−２がオンし、信号ＳＳ３の電圧レベルが上昇する。
【００５９】
タイミングＴ２において、クロック信号ＣＬＫがＨＩＧＨレベルに立ち上がると、カウンタ１２１の出力ＳＳ１は、ＬＯＷレベルに変化し、同時に、出力ＳＳ２はＨＩＧＨレベルに変化する。
【００６０】
セレクタ１２２の出力Ｏ２がＬＯＷレベルになる。プリトランジスタ群１２３内のＰｃｈトランジスタ１２３−３がオンし、信号ＳＳ３の電圧レベルがさらに上昇する。この時点で、信号ＳＳ３の電圧は、基準電圧信号ＲＥＦの電圧より高くなったので、調整終了信号Ｓ６は、ＨＩＧＨレベルに変化する。
【００６１】
調整コントローラＺ２は、調整終了信号Ｓ６がＨＩＧＨレベルになったことを感知すると、タイミングＴ４で調整開始入力Ｓ５をＬＯＷレベルに変化させ、その後のカウンタ１２１の動作を停止させる。
【００６２】
このときのカウンタ１２１の出力ＳＳ１、ＳＳ２が、調整結果出力Ｓ１１として、Ｉ／Ｆバッファ６に出力され、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値が設定される。
【００６３】
出力バッファのスルーレートは、出力トランジスタのゲート電位の推移時間により決定される。
【００６４】
出力トランジスタのゲート電位の推移時間は、駆動トランジスタの抵抗と出力トランジスタのゲート容量値により決定される。
【発明の開示】
【発明が解決しようとする課題】
【００６５】
上記した従来のスルーレート調整回路においては、各種抵抗調整回路により、抵抗値が一定値となるように調整している。
【００６６】
しかしながら、プロセス、使用条件により、出力トランジスタのゲート容量がばらつくためスルーレートがばらついている。トランジスタのゲート容量は、酸化膜厚、ゲート面積に依存する。酸化膜のばらつきは、例えば１０％、ゲート長は５％程度ばらつくため、ゲート容量は１５％ばらつき、容量値が１５％ばらつくことによる。
【００６７】
プリバッファトランジスタの抵抗値が一定でも出力トランジスタのゲート電圧推移時間は、容量の１５％ばらつきを受けてばらつき、出力トランジスタの抵抗推移もばらつき、スルーレートがばらつく。
【００６８】
以下に、ゲート容量ＣＢ１２のばらつきの例と、ゲート電圧の推移時間△ＶＧ、出力トランジスタの抵抗値Ｒを示す。
【００６９】
・  ＣＢ１２  ＴＯＸ＝６．７ｎｍ（６７Ａ）〜８．１ｎｍ（８１Ａ）  ±９％  Ｌ＝０．３４ｕｍ〜０．３８ｕｍ  ±６％  ＴＯＴＡＬ  １５％
【００７０】
・  ゲート電圧推移時間    △ＶＧ＝ｅｘｐ（ｔ／ｔｒ）−ｅｘｐ（ｔ／１．１５ｒｃ）
【００７１】
ただし、ｔは時間、ｔｒは立ち上がり時間、ｒｃは時定数、ｅｘｐは指数関数である。
【００７２】
・出力トランジスタ抵抗  Ｒ＝β｛（ＶＧ−ＶＴ）ＶＤ−（１／２）ＶＤ２｝／ＶＤ
【００７３】
ただし、βはトランジスタのトランスコンダクタンス（β＝（με／ｔＯＸ）（Ｗ／Ｌ）；μは移動度、εはゲート絶縁膜の誘電率、ｔＯＸはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長）、ＶＧはゲート電圧（ゲート・ソース間電圧）、ＶＴは閾値、ＶＤはドレイン電圧（ドレイン・ソース間電圧）である。
【００７４】
図１３に出力バッファの基本回路を示す。図１３において、３１はプリバッファ（プリドライバー）、３２は出力トランジスタ（プッシュプル出力トランジスタ）、３３は出力バッファが駆動する容量、Ｓ３０は入力信号、Ｓ３５、Ｓ３６はＰｃｈ、Ｎｃｈ出力トランジスタ駆動プリバッファの出力、Ｓ３４は出力バッファの出力を示している。
【００７５】
図１４は、図１３の出力トランジスタ３２のゲート容量が１５％減少前後のＳＰＩＣＥ波形を示す。図１４の
ＷＳ３０は、入力信号Ｓ３０の波形、
ＷＳ３４は、ゲート容量１５％減少前のＳ３４の波形、
ＷＳ３５は、ゲート容量１５％減少前のＳ３５の波形、
ＷＳ３６は、ゲート容量１５％減少前のＳ３６の波形、
ＢＳ３４は、ゲート容量１５％減少後のＳ３４の波形、
ＢＳ３５は、ゲート容量１５％減少後のＳ３５の波形、
ＢＳ３６は、ゲート容量１５％減少後のＳ３６の波形、
をそれぞれ示す。
【００７６】
出力トランジスタ３２のゲート容量の１５％減少により、プリバッファ３１の出力Ｓ３５、Ｓ３６の傾きが変化し、更に、出力バッファの出力Ｓ３４の傾きが大きく変化していることがわかる。すなわち、出力トランジスタ３２のゲート容量のばらつきによって出力バッファのスルーレートが大きく変化する。
【００７７】
図１５に、従来のスルーレート調整回路での伝送路波形を示す。図１５において、ＯＷは、ある製造条件、使用条件で半導体集積回路への入力が正常に行える波形を示す。
【００７８】
ＯＢ０は、ＯＷに対して製造条件、使用条件が異なり、従来のスルーレート調整による抵抗値の合わせ込みを行った波形を示す。
【００７９】
ＯＢ０は、１．５Ｖ付近のＯＢＸで波形に段差が発生しており、ＩＣへの入力が正常に行えない波形となっている。
【００８０】
このように、上記した従来のスルーレート調整回路においては、出力トランジスタ３２のゲート容量のばらつきによって出力バッファのスルーレートが大きく変化する、という課題がある。
【課題を解決するための手段】
【００８１】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００８２】
本発明に係るスルーレート調整回路は、出力トランジスタの前段にプリバッファを備えた出力バッファのスルーレートを調整する回路であって、前記出力トランジスタのゲート容量に応じて前記プリバッファのトランジスタの抵抗値を可変に制御する回路を備え、前記出力トランジスタのゲート容量のばらつきを打ち消すように前記プリバッファのトランジスタの抵抗値を調整し、前記出力バッファのスルーレートを所定値に調整自在としている。
【００８３】
本発明において、前記出力バッファの第１導電型の出力トランジスタの抵抗を調整する第１の抵抗調整回路と、前記出力バッファの第２導電型の出力トランジスタの抵抗を調整する第２の抵抗調整回路と、前記プリバッファの第１導電型のプリトランジスタの抵抗を調整する第３の抵抗調整回路と、前記プリバッファの第２導電型のプリトランジスタの抵抗を調整する第４の抵抗調整回路と、前記第３の抵抗調整回路の調整結果を入力し、前記プリバッファの第１導電型のプリトランジスタの抵抗値を微調整し、基準容量に基づき波形の傾きを微調整する第１の抵抗微調整回路と、前記第４の抵抗調整回路の調整結果を入力し、前記プリバッファの第２導電型のプリトランジスタの抵抗値を微調整し、基準容量に基づき波形の傾きを微調整する第２の抵抗微調整回路と、を備え、前記出力バッファに、前記第１及び第２の抵抗調整回路での調整結果、及び、前記第１及び第２の抵抗微調整回路での調整結果を入力して前記出力バッファのスルーレートの制御を行う構成としてもよい。
【００８４】
本発明において、前記第１の抵抗微調整回路は、クロック信号をゲートに入力とする第２導電型の第１のトランジスタと、前記第２導電型の第１のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第１導電型の複数のトランジスタを備えた第１の基準プリトランジスタバッファと、前記クロック信号をゲートに入力とする第２導電型の第２のトランジスタと、前記第２導電型の第２のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第１導電型の複数のトランジスタを備えた第２の基準プリトランジスタバッファと、前記第２のトランジスタと電源間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第１導電型の複数のトランジスタを備えた調整プリトランジスタバッファと、前記第１の基準プリトランジスタバッファの出力を一端に受け前記基準容量をなす外付け容量と、前記調整プリトランジスタバッファの出力信号をゲートに受ける出力トランジスタと、前記第１の基準プリトランジスタバッファの出力信号と前記調整プリトランジスタバッファの出力信号の波形を比較し、比較結果に基づき、調整終了信号を出力する波形比較回路と、前記波形比較回路から出力される調整終了信号を入力し、前記調整プリトランジスタバッファのゲートに与える制御信号を出力するゲート容量補正回路と、を備えた構成としてもよい。
【００８５】
本発明において、前記第２の抵抗微調整回路は、クロック信号をゲートに入力とする第１導電型の第１のトランジスタと、前記第１導電型の第１のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第２導電型の複数のトランジスタを備えた第１の基準プリトランジスタバッファと、前記クロック信号をゲートに入力とする第１導電型の第２のトランジスタと、前記第１導電型の第２のトランジスタと電源との間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第２導電型の複数のトランジスタを備えた第２の基準プリトランジスタバッファと、前記第２のトランジスタと電源間に複数並列に接続され、ゲートに入力される制御信号によりオン・オフ制御される第２導電型の複数のトランジスタを備えた調整プリトランジスタバッファと、前記第１の基準プリトランジスタバッファの出力を一端に受け前記基準容量をなす外付け容量と、前記調整プリトランジスタバッファの出力信号をゲートに受ける出力トランジスタと、前記第１の基準プリトランジスタバッファの出力信号と前記調整プリトランジスタバッファの出力信号の波形を比較し、比較結果に基づき、調整終了信号を出力する波形比較回路と、前記波形比較回路から出力される調整終了信号を入力し、前記調整プリトランジスタバッファのゲートに与える制御信号を出力するゲート容量補正回路と、を備えた構成としてもよい。
【００８６】
本発明において、前記第１の抵抗微調整回路は、前記第３の抵抗調整回路の調整結果を入力して前記第３の抵抗調整回路での調整結果の出力に対応して、前記第１及び第２の基準プリトランジスタバッファの第２導電型の複数のトランジスタのゲートに供給する信号を生成する回路を備えた構成としてもよい。
【００８７】
本発明において、前記第２の抵抗微調整回路は、前記第４の抵抗調整回路の調整結果を入力して前記第３の抵抗調整回路での調整結果の出力に対応して、前記第１及び第２の基準プリトランジスタバッファの第２導電型の複数のトランジスタのゲートに供給する信号を生成する回路を備えた構成としてもよい。
【００８８】
本発明において、前記第１及び第３の抵抗調整回路は、それぞれ、入力クロック信号をカウントするカウンタと、前記カウンタの出力をゲートに受け、電源と、基準抵抗との間に並列に接続された第１導電型の複数のトランジスタと、前記第１導電型の複数のトランジスタと前記基準抵抗の接続点の電圧と、入力された基準電圧を比較し、比較結果に基づき調整終了信号を出力する比較器と、を備え、調整終了時における前記カウンタの出力が前記調整結果とされる、構成としてもよい。
【００８９】
本発明において、前記第２及び第４の抵抗調整回路は、それぞれ、入力クロック信号をカウントするカウンタと、前記カウンタの出力をゲートに受け、電源と、基準抵抗との間に並列に接続された第２導電型の複数のトランジスタと、前記第２導電型の複数のトランジスタと前記基準抵抗の接続点の電圧と、入力された基準電圧を比較し、比較結果に基づき調整終了信号を出力する比較器と、を備え、調整終了時における前記カウンタの出力が前記調整結果とされる、構成としてもよい。
【００９０】
本発明において、前記第１及び第２の抵抗調整回路での抵抗の調整が順次行われ、調整結果が前記出力バッファに供給され、前記第３及び第４の抵抗調整回路での抵抗の調整が順次行われ、前記第１及び第２の抵抗微調整回路での基準容量による波形傾きの調整が順次行われ、前記第１及び第２の抵抗微調整回路の調整結果が前記出力バッファに供給される。
【発明の効果】
【００９１】
本発明によれば、出力トランジスタのゲート容量のばらつきを、プリドライバの抵抗を調整することで相殺し、所望のスルーレートに設定することができる。本発明によれば、ゲート容量のばらつきによって出力バッファのスルーレートが大きく変化することを回避することができる。
【発明を実施するための最良の形態】
【００９２】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。
【００９３】
本発明において、出力バッファのスルーレートを調整する回路は、基準容量として設けた外付け容量（図１の２３、２４）と、チップ内の出力トランジスタのゲート容量の比較（波形による比較）を行い、比較結果に基づき、プリバッファ内のプリトランジスタの抵抗値を可変に調整することにより、ゲート容量のばらつきによるスルーレートばらつきを低減する。
【００９４】
外付け容量は、ゲート容量よりも容量値の精度が格段に高い。例えば市販の容量として、京セラ  ＡＣＣＵ−Ｐシリーズの場合、Ｃ≦５．６ｐＦ  ０．０５ｐＦ  ±１％
等がある。
【００９５】
本発明のスルーレート調整回路は、Ｐｃｈ出力トランジスタの抵抗を調整する抵抗調整回路（２）と、出力バッファのＮｃｈ出力トランジスタの抵抗を調整する抵抗調整回路（３）と、Ｐｃｈプリトランジスタの抵抗を調整する抵抗調整回路（４）と、Ｎｃｈプリトランジスタの抵抗を調整する抵抗調整回路（５）と、抵抗調整回路（４）の調整結果を入力し、Ｐｃｈプリトランジスタを微調整し、外付け基準容量（２３）による波形の傾きを微調整する抵抗微調整回路（２１）と、抵抗調整回路（５）の調整結果を入力しＮｃｈプリトランジスタを微調整し、外付け基準容量（２４）による波形の傾きを微調整する抵抗微調整回路（２２）とを備え、出力バッファ（６）には、出力トランジスタの抵抗を調整する抵抗調整回路（２、３）、及び、プリトランジスタの抵抗（波形の傾き）を調整する抵抗微調整回路（２１、２２）の調整結果が入力される。出力トランジスタのゲート容量のバラツキを打ち消すように、前記プリトランジスタの抵抗値を調整することで、スルーレートの調整を行う。
【００９６】
本発明によれば、抵抗調整された駆動トランジスタと精度の高い容量により、精度の高いＲＣ直列回路の過渡波形を得ることが出来る。
【００９７】
その波形を基準波形として、トランジスタのゲートを駆動しているプリバッファの波形を比較して一致するまで、プリバッファの駆動トランジスタの抵抗値を合わせこむ回路を搭載することによりスルーレートをあわせこむ。以下実施例に即して説明する。
【実施例】
【００９８】
図１は、本発明のスルーレート調整回路の構成を示す回路図である。図１において、図９の従来のスルーレート調整回路と同一の要素には、同一の参照符号が付されている。すなわち、参照符号２、３、４、５、６、７、１０、１１、１２、１３、１４は、それぞれ、図９の対応する参照符号の要素と同一である。また、図１の信号Ｓ１（調整開始入力）、Ｓ２（調整終了出力）、Ｓ３（調整開始入力）、Ｓ４（調整終了出力）、Ｓ５（調整開始入力）、Ｓ６（調整終了出力）、Ｓ７（調整開始入力）、Ｓ８（調整終了出力）、Ｓ９（Ｐｃｈ出力ＴＲ調整結果出力）、Ｓ１０（Ｎｃｈ出力ＴＲ調整結果出力）は、それぞれ、図９の対応する参照符号の要素と同一である。以下では、図１において、図９と同一要素の説明は適宜省略し、主に相違点について説明する。なお、図１、及び、以下の図２、図３等においても、Ｐｃｈ出力ＴＲ抵抗調整回路等、トランジスタはＴＲと略記されている。
【００９９】
図１を参照すると、調整コントローラ１において、Ｐｃｈプリトランジスタ抵抗微調整信号Ｓ２１とＳ２２、Ｎｃｈプリトランジスタ抵抗微調整信号Ｓ２３とＳ２４が、図９の構成に追加されている。
【０１００】
さらに、Ｐｃｈプリトランジスタの抵抗微調整回路２１、Ｎｃｈプリトランジスタの抵抗微調整回路２２、Ｐｃｈプリトランジスタの抵抗微調整回路２１の基準容量となる容量２３、Ｎｃｈプリトランジスタの抵抗微調整回路２２の基準容量となる容量２４をさらに備えている。
【０１０１】
Ｓ２１は、Ｐｃｈプリトランジスタの抵抗微調整回路２１の調整開始入力に入力される信号である。
【０１０２】
Ｓ２２は、Ｐｃｈプリトランジスタの抵抗微調整回路２１の調整終了出力から出力される信号である。
【０１０３】
Ｓ２３は、Ｎｃｈプリトランジスタの抵抗微調整回路２２の調整開始入力に入力される信号である。
【０１０４】
Ｓ２４は、Ｎｃｈプリトランジスタの抵抗微調整回路２２の調整終了出力から出力される信号である。
【０１０５】
Ｓ２５は、Ｐｃｈプリトランジスタの抵抗微調整回路２１のＰｃｈプリトランジスタ微調整結果出力から、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ微調整結果入力に入力される信号である。
【０１０６】
Ｓ２６は、Ｎｃｈプリトランジスタの抵抗微調整回路２２のＮｃｈプリトランジスタ微調整結果出力からＩ／Ｆバッファ６のＮｃｈプリトランジスタ微調整結果入力に入力される信号である。
【０１０７】
また、図９の回路では、Ｓ１１（ＰｃｈプリＴＲ調整結果出力）は、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ調整結果入力へ接続されていたが、本実施例では、Ｓ１１（ＰｃｈプリＴＲ調整結果出力）は、Ｐｃｈプリトランジスタの抵抗微調整回路２１のＰｃｈプリトランジスタ調整結果入力へ接続されている。
【０１０８】
図９の回路では、Ｓ１２（ＮｃｈプリＴＲ調整結果出力）は、Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ調整結果入力へ接続されていたが、本実施例では、Ｓ１２（ＮｃｈプリＴＲ調整結果出力）は、Ｎｃｈプリトランジスタの抵抗微調整回路２２のＮｃｈプリトランジスタ調整結果入力へ接続されている。
【０１０９】
図２は、本実施例におけるＩ／Ｆバッファ（出力バッファ）６のトランジスタの抵抗値を調整する処理のフローチャートである。図１及び図２を参照して、Ｉ／Ｆバッファ６内のトランジスタの抵抗調整の手順を説明する。
【０１１０】
ステップＦ１では、Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタ（不図示）を調整する。Ｐｃｈ出力トランジスタ抵抗調整回路２を動作させ、Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタの抵抗値を調整する。
【０１１１】
Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタ（不図示）の抵抗値と抵抗１１の抵抗値が一致しない場合は（ステップＦ２のＮｏ分岐）、ステップＦ１に戻り、再度調整を行う。
【０１１２】
Ｉ／Ｆバッファ６のＰｃｈ出力トランジスタ（不図示）の抵抗値と抵抗１１の抵抗値が一致した場合は（ステップＦ２のＹＥＳ分岐）、ステップＦ３に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｐｃｈ出力トランジスタ（不図示）の抵抗値を調整する。
【０１１３】
ステップＦ４では、Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示）を調整する。Ｎｃｈ出力トランジスタ抵抗調整回路３を動作させ、Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示）の抵抗値を調整する。
【０１１４】
Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示）の抵抗値と抵抗１２の抵抗値が一致しない場合は（ステップＦ５のＮｏ分岐）、ステップＦ４に戻り、再度調整を行う。
【０１１５】
Ｉ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示）の抵抗値と抵抗１２の抵抗値が一致した場合は（ステップＦ５のＹＥＳ分岐）、ステップＦ６に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｎｃｈ出力トランジスタ（不図示）の抵抗値を調整する。
【０１１６】
ステップＦ７では、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）を調整する。Ｐｃｈプリトランジスタ抵抗調整回路４を動作させ、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値を調整する。
【０１１７】
Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値と抵抗１３の抵抗値が一致しない場合は（ステップＦ８のＮｏ分岐）、ステップＦ７に戻り、再度調整を行う。
【０１１８】
Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値と抵抗１３の抵抗値が一致した場合は（ステップＦ８のＹＥＳ分岐）、ステップＦ９に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｐｃｈプリトランジスタの抵抗値を調整する。
【０１１９】
ステップＦ１０では、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）を微調整する。Ｐｃｈプリトランジスタ抵抗微調回路２１を動作させ、基準容量２３による波形の傾きを微調整する。
【０１２０】
傾きが一致しない場合には（ステップＦ１１のＮＯ分岐）、ステップＦ１０に戻り、再度調整を行う。
【０１２１】
傾きが一致した場合には（ステップＦ１１のＹＥＳ分岐）、ステップＦ１２に移行し、調整結果Ｓ２５をＩ／Ｆバッファ６へ出力し、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタ（不図示）の抵抗値を調整する。調整結果Ｓ２５に基づき、Ｉ／Ｆバッファ６内の調整プリトランジスタバッファ等の調整が行われる。
【０１２２】
ステップＦ１３では、Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）を調整する。Ｎｃｈプリトランジスタ抵抗調整回路５を動作させ、Ｉ／Ｆバッファ６のＮｃｈプリトランジスタの抵抗値を調整する。
【０１２３】
Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）の抵抗値と抵抗１４の抵抗値が一致しない場合は（ステップＦ１４のＮＯ分岐）、ステップＦ１３に戻り、再度調整を行う。
【０１２４】
Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）の抵抗値と抵抗１４の抵抗値が一致した場合は（ステップＦ１４のＹＥＳ分岐）、ステップＦ１５に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｎｃｈプリトランジスタの抵抗値を調整する。
【０１２５】
ステップＦ１６では、Ｉ／Ｆバッファ６のＮｃｈプリトランジスタ（不図示）を微調整する。ここでは、Ｎｃｈプリトランジスタ抵抗微調回路２２を動作させ、基準容量２４による波形の傾きを微調整する。
【０１２６】
傾きが一致しない場合には（ステップＦ１７のＮＯ分岐）、ステップＦ１６に戻り、再度調整を行う。
【０１２７】
傾きが一致した場合には（ステップＦ１７のＹＥＳ分岐）、ステップＦ１８に移行し、調整結果をＩ／Ｆバッファ６へ出力し、Ｎｃｈプリトランジスタ（不図示）の抵抗値を調整する。
【０１２８】
以上のステップで、Ｉ／Ｆバッファ６の各トランジスタの抵抗値の調整が終了し、ステップＦ１８において、Ｉ／Ｆバッファ６の動作を開始させる。
【０１２９】
図３は、本発明のＰｃｈプリトランジスタ抵抗微調整回路２１の構成を示す図である。
【０１３０】
図３において、セレクタ１２２は、図１１のセレクタ１２２と同一の回路であり、Ｓ１、Ｓ２の入力信号により出力Ｏ１〜Ｏ４の状態を変化させる。
【０１３１】
セレクタ１０１は、Ｏ１、Ｏ２、Ｏ３、Ｏ４の入力により、ＩＮの論理をＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４から出力する。ＯＮ１は、常にＩＮの論理を出力する。出力端子ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、ＯＮ１の状態は、表２に示すとおりである。
【０１３２】
【表２】
2007134884.tif 000004
【０１３３】
Ｐｃｈプリトランジスタ群１２３−Ａは、図１１のＰｃｈプリトランジスタ群１２３と同一の構成であり、Ｐｃｈプリトランジスタ群１２３−Ａのドレインに接続された充分に駆動能力の強いＮｃｈトランジスタ１０７を備え、基準Ｐｃｈプリトランジスタバッファ１０２として構成されており、ドレインに外付け容量２３が接続されている。
【０１３４】
ゲート容量補正抵抗調整回路１０３は、クロック信号ＣＬＫに同期したセレクタであり、ＣＬＫの立ち上がりにあわせて、ＯＯＰ１〜ＯＯＰ４を順次、ＩＮと同一論理に選択し、ＲＥＳＥＴがＬＯＷレベルとなるまで順次選択する。ＳＳ１、ＳＳ２は、ＯＯＰ１〜３の選択状態を２ビットで出力する。
【０１３５】
出力端子ＯＯＰ１、ＯＯＰ２、ＯＯＰ３、ＳＳ１、ＳＳ２の状態は、表３に示すとおりである。
【０１３６】
【表３】
2007134884.tif 000005
【０１３７】
セレクタ１０１の出力ＯＰ１〜ＯＰ４は、基準Ｐｃｈプリトランジスタバッファ１０２の４つのＰｃｈトランジスタ群１２３−Ａのゲートに接続されている。基準Ｐｃｈプリトランジスタバッファ１０２の４つのＰｃｈトランジスタのドレインは、ソースが接地されたＮｃｈトランジスタ１０７のドレインに接続されている。Ｎｃｈトランジスタ１０７は、図１のＩ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示、図１３のＮｃｈＴＲに対応）と同一のサイズとなっている。また、セレクタ１０１の出力ＯＰ１〜ＯＰ４は、基準Ｐｃｈプリトランジスタバッファ１０６の４つのＰｃｈトランジスタ群１２３−Ｂのゲートに接続されている。Ｐｃｈトランジスタ群１２３−Ｂのドレインは、ソースが接地されたＮｃｈトランジスタ１０８のドレインに接続されている。Ｎｃｈトランジスタ１０８は、図１のＩ／Ｆバッファ６のＮｃｈ出力トランジスタ（不図示、図１３のＮｃｈＴＲに対応）と同一のサイズとなっている。
【０１３８】
コンパレータＣＯ１、ＣＯ２は、２入力の電圧比較器である。コンパレータＣＯ１は、基準電圧ＲＥＦと基準Ｐｃｈプリトランジスタバッファ１０２のドレインＳＡの電圧を比較し、
ＲＥＦ≧ＳＡの場合、ＳＣ１をＨＩＧＨレベル、
ＲＥＦ＜ＳＡの場合、ＳＣ１をＬＯＷレベル、
とする。
【０１３９】
コンパレータＣＯ２は、基準電圧ＲＥＦと調整Ｐｃｈプリトランジスタバッファ１０４のドレインＳＢの電圧を比較し、
ＲＥＦ≧ＳＢの場合、ＳＣ２をＨＩＧＨレベル、
ＲＥＦ＜ＳＢの場合、ＳＣ２をＬＯＷレベル、
とする。
【０１４０】
パルス発生回路Ｐ１は、コンパレータＣＯ１、ＣＯ２の出力ＳＣ１、ＳＣ２の立ち上がりの時間差のパルスをＳＰ１に出力する回路である。
【０１４１】
パルス判定回路ＰＳＡＢは、ＲＥＳＥＴ入力がＬＯＷレベルであるとき、ＳＰ１にパルスが入力されるとその立上りにより、出力Ｓ２２をＨＩＧＨレベルにし、ＲＥＳＥＴ入力がＨＩＧＨレベルのときは、出力Ｓ２２をＬＯＷレベルにする。
【０１４２】
Ｐｃｈプリトランジスタ抵抗調整結果入力Ｓ１１は、セレクタ１２２のＳ１、Ｓ２に接続され、セレクタ１２２の出力Ｏ１〜Ｏ４は、セレクタ１０１の入力Ｏ１〜Ｏ４に接続され、セレクタ１０１の出力ＯＰ１〜ＯＰ４は、基準Ｐｃｈプリトランジスタバッファ１０２と基準Ｐｃｈプリトランジスタバッファ１０６のＰｃｈトランジスタのゲートに接続される。
【０１４３】
ＯＮ１は、基準Ｐｃｈプリトランジスタバッファ１０２と１０６のＮｃｈトランジスタ１０７、１０８のゲートに接続され、基準Ｐｃｈプリトランジスタバッファ１０２のＰｃｈトランジスタ群１２３−Ａの共通ドレインＳＡと、基準電圧ＲＥＦとが、コンパレータＣＯ１の入力に接続されている。
【０１４４】
調整Ｐｃｈプリトランジスタバッファ１０４のＰｃｈトランジスタ群１２３−Ｃの共通ドレインＳＢと、基準電位ＲＥＦとが、コンパレータＣＯ２の入力に接続されている。
【０１４５】
コンパレータＣＯ１、ＣＯ２の出力ＳＣ１、ＳＣ２は、パルス発生回路Ｐ１のＳＣ１、ＳＣ２に接続されている。パルス発生回路ＰＣ１の出力ＳＰ１は、パルス判定回路ＰＳＡＢの入力に接続されている。
【０１４６】
パルス判定回路ＰＳＡＢの出力Ｓ２２は、調整終了出力Ｓ２２、ゲート容量補正抵抗調整回路１０３のＣＬＫに接続される。
【０１４７】
ゲート容量補正抵抗調整回路１０３の出力ＯＯＰ１〜ＯＯＰ４は、調整Ｐｃｈプリトランジスタバッファ１０４のＰｃｈトランジスタ群１２３−Ｃの４つのＰｃｈトランジスタ１２３−１〜１２３−４ゲートにそれぞれ接続されている。
【０１４８】
クロック入力端子ＣＬＫは、セレクタ１０１の入力端子ＩＮ、パルス判定回路ＰＳＡＢのリセット端子ＲＥＳＥＴ（クロック入力でリセットされる）、ゲート容量補正抵抗調整回路１０３の入力端子ＩＮに接続される。
【０１４９】
ゲート容量補正抵抗調整回路１０３の出力ＳＳ１、ＳＳ２は、Ｐｃｈプリトランジスタ抵抗微調整結果出力Ｓ２５に接続されている。またゲート容量補正抵抗調整回路１０３のリセット端子ＲＥＳＥＴは、調整開始入力Ｓ２１に接続されている（調整開始入力Ｓ２１によりリセットされる）。
【０１５０】
図１に示した本実施例の動作を、主に、図９との相違点について説明する。
【０１５１】
Ｐｃｈプリトランジスタ抵抗調整回路４の調整終了信号Ｓ６がＨＩＧＨレベルに変化し調整が終了すると、調整コントローラ１のＰｃｈプリトランジスタ抵抗微調整信号Ｓ２１がＨＩＧＨレベルに変化することにより、Ｐｃｈプリトランジスタ抵抗微調整回路２１は、抵抗調整を開始し、基準容量２３による内部波形と、内部ダミー出力トランジスタによる内部波形とを一致させることにより、調整終了信号Ｓ２２がＨＩＧＨレベルに変化し、調整が終了したことを調整コントローラ１に出力し、次に、Ｎｃｈプリトランジスタ抵抗調整回路５の調整を開始する。
【０１５２】
また、Ｐｃｈプリトランジスタ微調整結果信号Ｓ２５を、Ｉ／Ｆバッファ６に出力し、Ｉ／Ｆバッファ６のＰｃｈプリトランジスタの抵抗値を一致させる。
【０１５３】
Ｎｃｈプリトランジスタ抵抗調整回路５の調整終了信号がＨＩＧＨレベルに変化し調整が終了すると、調整コントローラ１のＮｃｈプリトランジスタ抵抗微調整信号Ｓ２３がＨＩＧＨレベルに変化することにより、Ｎｃｈプリトランジスタ抵抗微調整回路２２は、抵抗調整を開始し、基準容量２４による内部波形と、内部ダミー出力トランジスタによる内部波形とを一致させることにより、調整終了信号Ｓ２４がＨＩＧＨレベルに変化し、調整が終了したことを調整コントローラ１に出力し、調整を完了する。
【０１５４】
また、Ｎｃｈプリトランジスタ微調整結果信号Ｓ２６を、Ｉ／Ｆバッファ６に出力し、Ｉ／Ｆバッファ６のＮｃｈプリトランジスタの抵抗値を一致させる。
【０１５５】
図３に示した回路の動作を、図４のタイミングチャートを用いて説明する。例として、ＳＳ１＝ＨＩＧＨレベル、ＳＳ２＝ＬＯＷレベルとしている。セレクタ１２２の出力は、Ｏ１＝ＬＯＷレベル、Ｏ２＝ＬＯＷレベル、Ｏ３＝ＨＩＧＨレベル、Ｏ４＝ＨＩＧＨレベルとなっている。
【０１５６】
時間Ｔａにおいて、調整開始入力Ｓ２１がＬＯＷレベルからＨＩＧＨレベルへ変化する。このことにより、ゲート容量補正抵抗調整回路１０３は、動作状態となる。
【０１５７】
時間Ｔｂにおいて、クロック信号ＣＬＫが立ち上がり、このことにより、Ｏ１〜Ｏ４の状態により、ＯＰ１、ＯＰ２、ＯＮ１は、ＣＬＫと同一論理を出力し、基準Ｐｃｈトランジスタ群１２３−Ａの共通ドレインノードＳＡの電圧と、基準Ｐｃｈトランジスタ群（調整プリトランジスタバッファ）１２３の共通ドレインノードＳＢの電圧が立下る。
【０１５８】
時間Ｔｃにおいて、ＳＡとＳＢは、同時に基準電圧ＲＥＦよりも低いレベルとなり、コンパレータの出力ＳＣ１、ＳＣ２は、同時に、ＨＩＧＨレベルに変化する。
【０１５９】
時間Ｔｄにおいて、クロック信号ＣＬＫが立ち下がり、ＯＮ１、ＯＰ１、ＯＰ２は立ち上がる。
【０１６０】
外付け容量２３とＮｃｈ出力トランジスタ１０５の容量が異なる場合、ＳＡとＳＢの立ち上がり波形の傾きが異なり、それぞれが基準電圧ＲＥＦを越える時間が異なる。なお、図４に示す例では、外付け容量２３がＮｃｈ出力トランジスタ１０５の容量値に対して小さいものとしている。
【０１６１】
時間Ｔｅにおいて、ＳＡが基準電圧ＲＥＦを超えて、コンパレータＣＯ１の出力ＳＣ１が立ち下がる。つづいて、時間Ｔｆにおいて、ＳＢが基準電圧ＲＥＦを超え、コンパレータＣＯ２の出力ＳＣ２が立ち下がる。
【０１６２】
時間Ｔｅと時間Ｔｆの時間差により、ＳＰ１には、パルスが発生し、このパルスの立上りによって、調整結果出力Ｓ２２は、ＨＩＧＨレベルとなる。
【０１６３】
時間Ｔｇにおいて、クロック信号ＣＬＫが立ち上がり、Ｓ２２はＬＯＷレベルへ立下り、ゲート容量補正抵抗調整回路１０３は、ＯＯＰ１がＩＮと同一出力をするように、選択される。時間Ｔｈにおいて、ＳＡ、ＳＢは、基準電圧ＲＥＦを下回り、コンパレータＣＯ１、ＣＯ２の出力ＳＣ１、ＳＣ２はＬＯＷレベルからＨＩＧＨレベルに遷移する。
【０１６４】
時間Ｔｉにおいて、クロック信号ＣＬＫが立ち下がり、ＯＯＰ１が立下り、同時にＯＰ１、ＯＰ２、ＯＮ１も立下る。
【０１６５】
Ｎｃｈ出力トランジスタ１０５のゲートを駆動するＰｃｈトランジスタの数が、調整Ｐｃｈプリトランジスタバッファ１０４のＰｃｈトランジスタ分増えることになり、図４に示すように、時間ＴｉからのＳＢの立上がり時間は、時間Ｔｄからの立ち上がり時間よりも短くなる（傾きが大となる）。
【０１６６】
ＳＡとＳＢの波形が一致し、時間Ｔｊで、ＳＡ、ＳＢが基準電圧ＲＥＦを超え、コンパレータＣＯ１、ＣＯ２の出力ＳＣ１、ＳＣ２は同時に立ち下がる。このため、ＳＰ１へのパルスは生成されず、Ｓ２２が変化しなくなり（ＬＯＷレベルに固定）、調整が終了する。
【０１６７】
本実施例によれば、Ｐｃｈ、Ｎｃｈ出力トランジスタのゲート容量が１５％増えた（または、減った）としても、Ｐｃｈ、Ｎｃｈプリトランジスタの抵抗値を１５％減らし（増やし）、Ｐｃｈ、Ｎｃｈ出力トランジスタのゲート電位推移を一定にすることができる。
【０１６８】
すなわち、出力トランジスタのゲート電位推移ｅｘｐ（ｔ／ｒｃ）における時定数ｒｃのｃ（容量）がずれた分、ｒ（抵抗値）を調整することにより、時定数ｒｃが一定となるように調整する。これにより、スルーレートが一定となり、伝送路の反射による影響が一定となり、入力ＩＣの誤動作とならない波形の生成が可能となる。
【０１６９】
図５は、本実施例の伝送回路の一例を示す図である。図５は、図７の理想出力バッファＡ０を、本発明のスルーレート調整回路Ｚ１により調整された出力バッファ（Ｉ／Ｆバッファ）６に置き換えた回路構成を示す図である。図５において、Ｚ１は、図１等を参照して説明したスルーレート調整回路である。図６に、図５の回路のＳＰＩＣＥシミュレーション結果の波形を示す。
【０１７０】
図６のＯＷは、図１５のＯＷと同一の製造条件、使用条件での図５のノードＡＡ３の波形である。ＯＢ１は、図１５のＯＢ０と同一の製造条件、使用条件でのノードＡＡ３の波形である。
【０１７１】
すなわち、図１５のＯＢ０では、ＯＢＸでＩＣの誤動作を起こす段差があったのに対し、図６のＯＢ１では、段差のない波形が生成されており、ＳＰＩＣＥシミュレーションでの効果も確認された。
【０１７２】
本実施例によれば、出力バッファ６のスルーレートを一定に保つことにより、該出力バッファの出力信号を受ける回路（入力ＩＣ）の誤動作を回避することを可能とすることはもとより、タイミング設計のマージンを増加させることができる。
【０１７３】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１７４】
【図１】本発明の一実施例のスルーレート調整回路の構成を示す図である。
【図２】本発明の一実施例のスルーレート調整手順を示すフローチャートである。
【図３】本発明の一実施例のＰｃｈプリトランジスタ抵抗微調整回路の構成を示す図である。
【図４】本発明の一実施例における信号波形を示す図である。
【図５】本発明の一実施例における伝送路の回路構成を示す図である。
【図６】図５のＳＰＩＣＥシミュレーション波形を示す図である。
【図７】出力バッファ伝送路の回路構成を示す図である。
【図８】図７のＳＰＩＣＥシミュレーション結果を示す波形図である。
【図９】従来のスルーレート調整回路の構成の一例を示す図である。
【図１０】従来スルーレート調整の手順を示すフローチャートである。
【図１１】従来Ｐｃｈプリトランジスタ抵抗調整回路の構成の一例を示す図である。
【図１２】従来Ｐｃｈプリトランジスタ抵抗調整のタイミングチャートを示す図である。
【図１３】出力バッファの基本回路構成を示す図である。
【図１４】図１３のＳＰＩＣＥ波形を示す図である。
【図１５】従来の伝送路の波形を示す図である。
【符号の説明】
【０１７５】
１  調整コントローラ
２  Ｐｃｈ出力トランジスタ抵抗調整回路
３  Ｎｃｈ出力トランジスタ抵抗調整回路
４  Ｐｃｈプリトランジスタ抵抗調整回路
５  Ｎｃｈプリトランジスタ抵抗調整回路
６  Ｉ／Ｆバッファ
７  伝送路
１０、１１、１２、１３、１４  抵抗
２１  Ｐｃｈプリトランジスタ抵抗微調整回路
２２  Ｎｃｈプリトランジスタ抵抗微調整回路
２３、２４  容量
３１  プリバッファ（プリドライバー）
３２  出力トランジスタ
３３  容量
１０１  セレクタ
１０２  基準Ｐｃｈプリトランジスタバッファ
１０３  ゲート容量補正抵抗調整回路
１０４  調整Ｐｃｈプリトランジスタバッファ
１０５  Ｎｃｈ出力トランジスタ
１０６  基準Ｐｃｈプリトランジスタバッファ
１０７、１０８  Ｎｃｈトランジスタ
１２１  カウンタ
１２２  セレクタ
１２３、１２３−Ａ〜Ｃ  Ｐｃｈプリトランジスタ群
１２４  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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