(57)【要約】【課題】金属電極を用いるキャパシタの容量増大を、主に誘電体膜を高誘電率化することで達成する。一般に、より高誘電率の材料は同時に禁制帯幅が小さくなる傾向がある。また、チタン酸ストロンチウムを代表とする比誘電率５０程度以上の誘電体は、多くの場合結晶化によって初めて高い誘電率が発現するが、いずれの場合もリーク電流増大という副作用が伴う。材料の置換えは製造装置や工程の大幅変更になり、製造コスト増大となる。【解決手段】二酸化ハフニウムを他材料に置き換えるのではなく、それ自身の誘電率を向上させることで容量増大を図る。イットリウムなど、イオン半径の大きな元素の微量添加がハフニウムの誘電率を非晶質のまま向上させることを利用する。この非晶質を保持するキャパシタ工程を適用して、低コストで作製可能なＤＲＡＭを実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
下部電極と、誘電体膜と、上部電極とからなるキャパシタを持つＤＲＡＭセルを具備する半導体記憶装置であって、
前記誘電体膜が酸化ハフニウムと酸化イットリウムを主成分として含むことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記誘電体膜が非晶質膜であることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記下部電極と前記上部電極の少なくともひとつが窒化チタンであることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記下部電極と前記上部電極の少なくともひとつがルテニウムであることを特徴とする半導体記憶装置。
【請求項５】
請求項１において、前記誘電体膜が原子層堆積法により形成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項３または４において、
前記下部電極と前記上部電極の少なくともひとつが原子層堆積法で形成されていることを特徴とする半導体記憶装置。
【請求項７】
半導体基板上に素子分離構造を形成した後にウェル構造を形成する工程と、
ゲート電極を兼ねるワード線を形成する工程と、
ビット線を形成する工程と、
前記ワード線の間隙にビット線への接続プラグを形成する工程と、
下部電極を形成する工程と、
誘電体膜を形成する工程と、
上部電極を形成する工程とから形成されるキャパシタを含むＤＲＡＭセルを具備する半導体記憶装置の製造方法であって、
前記誘電体膜が酸化ハフニウムと酸化イットリウムを主成分として含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダム・アクセスメモリ（以下ＤＲＡＭ）に係り、特に、ＭＯＳトランジスタとともにメモリセルを構成する、情報記憶用のキャパシタに関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルは、一対のＭＯＳトランジスタとキャパシタで構成されている。ＤＲＡＭを高集積化するには、ＭＯＳトランジスタを微細化するとともに、キャパシタも微細化しなくてはならない。このメモリセル縮小に際し、ＭＯＳトランジスタは、ゲート長が短くなるとともに性能が向上するのに対し、キャパシタは、面積縮小が単純に静電容量の低下を招く。一方セルあたりの静電容量は、各種雑音によるデータエラーを避け、リフレッシュ間隔を保持するために、メモリセルを微細化しても、約２５ｆＦを確保しておく必要がある。従って、メモリセルを微細化するには、単位面積あたりの静電容量を増大させる技術が不可欠となる。
【０００３】
この課題に対するアプローチは２つある。ひとつは、キャパシタの電極を立体化させて、平面投影面積は縮小されても、実効的な面積は減少しない構造をとることであり、スタックキャパシタ構造、トレンチキャパシタ構造、粗面化電極などの技術が開発され、ＤＲＡＭの生産に使われてきた。もうひとつは、キャパシタを構成する誘電体の比誘電率εを上げて容量増大を図るものであり、二酸化シリコン（ε≒４）に代わる誘電体材料として、アルミナ（ε≒９）や五酸化タンタル（ε≒２５）が用いられている。
【０００４】
後者の高誘電率材料の適用には、製造工程起因により電極表面がわずかに腐食され、低誘電率の界面層が形成されて、実質的に誘電率が低下する現象があることに留意しなくてはならない。特に多結晶シリコンを電極とするキャパシタでは、界面に形成される二酸化シリコンの影響から、高誘電率を生かすことができなくなる。
【０００５】
このため、最小加工寸法が０．１μｍ以下のような微細なメモリセルでは、電極が従来の多結晶シリコンから、耐食性金属に置き換えられるようになった。例えば、非特許文献１によれば、この金属電極と、高誘電率材料として、窒化チタンと二酸化ハフニウムを用いたキャパシタが、ＤＲＡＭの製造に有望と報告されている。
【０００６】
【非特許文献１】アイ・イー・イー・イー  インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト２００３年、ｐ．６６１−６６４（Technical Digest of IEDM 2003, pp.661-664）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ＴｉＮなどの金属電極が用いられるようになったために、従来用いられてきた粗面化電極技術は使えなくなった。粗面化電極は、非晶質シリコンを結晶化させる過程で形成される半球構造を利用するものであり、シリコン以外の材料では原理的に適用不可能であるためである。また、メモリセルの立体化をさらに進めて実効面積を増大させる方式も、高歩留まりを実現する観点から望ましくない。このように、最小加工寸法０．１μｍ以下のキャパシタでは、背景技術で述べたアプローチのうち、電極立体化効果がほとんど期待できなくなっている。
【０００８】
従って、金属電極を用いるキャパシタの容量増大は、主に誘電体膜を高誘電率化することによって達成しなくてはならない。しかし一般に、より高誘電率の材料は、同時に禁制帯幅が小さくなる傾向がある。また、チタン酸ストロンチウムを代表とする、比誘電率５０程度以上の誘電体は、多くの場合、結晶化によって初めてその高い誘電率が発現する。しかし、いずれの場合もリーク電流の増大という副作用が伴う。また、材料の置換えは、製造装置や工程の大幅変更になるので、製造コストの増大が避けられない。
【課題を解決するための手段】
【０００９】
本明細書において開示される半導体記憶装置のうち代表的手段の一例を示せば、次の通りである。すなわち、本発明に係る半導体記憶装置は、下部電極と、誘電体膜と、上部電極とからなるキャパシタを持つＤＲＡＭセルを具備する半導体記憶装置であって、前記誘電体膜が酸化ハフニウムと酸化イットリウムを主成分として含むことを特徴とするものである。
【００１０】
ここで、簡単に本発明に関して説明する。すなわち、本発明では、二酸化ハフニウムを他材料に置き換えるのではなく、それ自身の比誘電率を向上させることにより、容量増大を図る手段を提供するものである。これは、発明者らの詳細な検討から、イットリウムを代表例とする、イオン半径の大きな元素の微量添加で、比誘電率を増加できることが見出されたことに基づいている。本明細書では、このイットリウム添加の酸化ハフニウムをＹＨＯと呼ぶことにする。ＹＨＯは、結晶、非晶質いずれでも誘電率向上の効果を発揮することが見出されたが、特に非晶質で利用することが望ましい。このための、イットリウムの好適な添加方法と添加量、またＤＲＡＭメモリセルに実装する方法に関しては、実施例の中で明らかになろう。
【発明の効果】
【００１１】
上記構成のキャパシタをＤＲＡＭのメモリセルに適用することで、最小加工寸法０．１μｍ以下のような微細なメモリセルにおいても、メモリ動作に必要な信号量を得ることが可能になる。特に本発明のキャパシタは、非晶質構造の誘電体でも実施可能であるため、結晶粒界の特異性に起因するリーク電流の増大を避けることも可能である。
【発明を実施するための最良の形態】
【００１２】
本発明に係る半導体記憶装置の実施の形態について、添付図面を参照しながら、以下、詳細に説明する。
【実施例１】
【００１３】
図１は、本発明に係る半導体記憶装置、すなわちＤＲＡＭの一実施例の断面図である。公知の方法でトランジスタとワード線、ビット線がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。その上部に、さらに第２の導電性プラグ８が接続されており、これはエッチングストッパ層９を介して円筒型のキャパシタ下部電極１０につながっている。
【００１４】
下部電極１０の表面には、酸化イットリウムを８％添加した酸化ハフニウム（ＹＨＯ）１１が形成されており、上部電極１２と下部電極１０、およびＹＨＯ１１でキャパシタが構成されている。
【００１５】
以下、このＤＲＡＭセルの作成方法について、詳述する。
図２は、メモリセルのトランジスタとワード線３、ビット線６、およびキャパシタ下部電極への配線プラグを形成し終わった時点での断面である。シリコン基板１上に、トランジスタの素子分離構造２、ウェル構造（図示せず）を作成した後、ゲート電極を兼ねるワード線３を作成する。ワード線の間隙には、ビット線への接続プラグ５がポリシリコンで形成されている。ここではトランジスタを平面構造の公知な構造としたが、短チャネル効果の抑制のために知られているリセスゲート構造や、フィン(Ｆｉｎ)構造としても本発明の実施は可能である。
【００１６】
次に、図２の構造の上に、キャパシタ電極の高さを決める層間絶縁膜を堆積する。ここでは、図１に示したエッチングストッパ層９としての窒化シリコン層１０１と、酸化シリコン層１０２との積層とする。窒化シリコン層１０１は、ＣＶＤ法により５ｎｍから２０ｎｍの膜厚を堆積する（図３参照）。その後、テトラエトキシシランと酸素を原料とするプラズマＣＶＤ法により、酸化シリコン層１０２を１μｍから３μｍ形成した。フォトリソグラフィーとドライエッチングにより、キャパシタが形成される部分１０３の酸化シリコン層１０２と窒化シリコン層１０１を取り除き、図４の構造を得る。図１〜８では、図を見易くするために、膜厚や縦横比を任意で表現してあるが、形成された穴構造は、開口部分の直径がおよそ５０ｎｍ〜１５０ｎｍであり、高さが１μｍ〜３μｍであるので、開口部と深さの比（以下、アスペクト比）は数１０にもおよぶ、きわめて深い穴構造になっている。
【００１７】
次に、下部電極１０となる窒化チタンをＣＶＤ法により、１０ｎｍ〜４０ｎｍ堆積した（図５参照）。この窒化チタン層１０４は、アンモニアと四塩化チタンによるＣＶＤ法のほか、原子層成長（以下、ＡＬＤ）による窒化チタンも好適である。ＡＬＤ法は成膜速度はＣＶＤ法よりも遅いが、前述のようにアスペクト比が非常に大きい構造の内壁や底部にも均一に成膜する必要がある場合には、段差被覆性に優れる特長を生かすことができる。
【００１８】
この下部電極をビットごとに分割するために、エッチバックプロセスを次に行う。図５の構造の上に、ポジ形のフォトレジストを塗布した後、チップ全面を露光し現像を行うことで、酸化シリコン膜１０２の上のレジストが除去され、穴構造１０３の内部には未露光のフォトレジストが残る。この構造に対してドライエッチングを行うと、ビット間の窒化チタン層だけが除去されて、図６に示すように、下部電極１０がビットごとに分割された構造を形成できる。
【００１９】
さらに、ウェットエッチングにより酸化シリコン１０２膜を除去し、フォトレジストを除去することにより、窒化チタン層１０４だけが円柱状に残存する下部電極構造１０が形成される（図７参照）。このフォトレジスト除去の工程で、窒化チタン表面には極薄い酸化チタン層（不図示）が形成されている。
【００２０】
次に、本発明の主眼であるＹＨＯ層を形成する。まず、窒化チタン表面に加工工程で形成された薄い酸化チタン層を、緩衝フッ化水素酸で除去する。次に、イットリウム錯体、ハフニウム錯体とオゾンを用いるＡＬＤ法によって、イットリウムを８％添加した酸化ハフニウム層１１を６ｎｍ形成した（図８参照）。成膜温度は２５０℃〜３５０℃である。堆積温度がこのように低温であることにより、窒化チタン表面の酸化やＹＨＯの結晶化が抑えられる効果が得られる。この低温化の効果は、特にイットリウム添加量がおよそ１０％未満と少ない場合に有効である。
【００２１】
添加量が少ないと、結晶化温度はほぼ純酸化ハフニウムと同等であって、結晶化が起きてしまい、本発明の主眼であるアモルファス状態を保持することができない。また、イットリウム添加量は、最終的な絶縁膜の誘電率に大きな影響がある。これら、成膜温度、添加量と結晶化温度、誘電率の関係は、実施例２において詳述する。
【００２２】
さらに、上部電極１２として、窒化チタンをＣＶＤまたはＡＬＤによって形成する。この工程は、望ましくはＡＬＤによる。この理由は以下の通りである。図８のキャパシタ開口部は、窒化チタン膜とイットリウム添加酸化ハフニウム膜によって狭められており、最も狭い場合では１５ｎｍにも満たない。一方、深さは数μｍにもおよび、最もアスペクト比が高い埋め込み工程となる。また、５００℃を超えるような高温の上部電極形成工程は、イットリウム添加酸化ハフニウム膜の結晶化を起こす危険性がある。これらの理由により、低温成膜が可能で、段差被覆性に優れるＡＬＤ工程が望ましい。
【００２３】
このＡＬＤ工程で形成された窒化チタン膜の上に、プレート電極としてのシート抵抗を下げる目的でスパッタ法によりタングステン膜１３を形成することで、図１に示した構造が完成する。
【００２４】
キャパシタ開口部８０ｎｍ、深さ２μｍに対し、８％イットリウム添加酸化ハフニウム６ｎｍを用いた場合の蓄積キャパシタ容量は、ビット当たり平均で約３５ｆＦとなり、ＤＲＡＭメモリセル動作に十分な容量を確保することができる。また同時に、１Ｖの電圧印加時のリーク電流は、ビット当たり１ｆＡ未満であり、リフレッシュ動作間隔を十分長くすることが可能であり、かつ、歩留まりや信頼性の観点でも十分な性能を得ることができる。
【００２５】
なお、イットリウムを添加しない、純酸化ハフニウムによって同様な効果を得ることは次の２点から不可能であった。まず、同等の静電容量を得るために、酸化ハフニウムを薄膜化すると、およそ３ｎｍの薄膜化を必要とするため、キャパシタのリーク電流が増大してチップ動作は不可能であった。また、同等の膜厚６ｎｍで、キャパシタ高さを増大させて容量を確保しようとすると、その高さは３．５μｍ以上必要であった。この方式の最大の問題は、図４における開口部１０３の加工が困難になり、かつ、図７における下部電極１０の機械的な安定性の確保が難しくなって隣接ビット間の短絡が発生することにある。本発明によれば、これらの問題を回避して、適切な歩留まりでＤＲＡＭチップを生産することが可能になる。
【実施例２】
【００２６】
本実施例では、イットリウム添加酸化ハフニウムを用いて作成したキャパシタの誘電特性と信頼度について詳述する。
【００２７】
酸化ハフニウム単体と、イットリウムを８％添加した酸化ハフニウムにつき、窒化チタンを下部電極とする平面キャパシタを用いて、ＳｉＯ2換算膜厚ｄEQと物理膜厚ｄPHYの関係を調べた結果を、図９に示す。ここで図におけるＹＨＯとは、８％イットリウム添加の酸化ハフニウムを表す。組成比８％とは、絶縁膜を形成する金属元素の原子数（ハフニウム＋イットリウム）に対する、イットリウム原子数の比を表している。図９中ではまた、結晶化したＹＨＯをｃ−ＹＨＯ、非晶質のＹＨＯをａ−ＹＨＯと表記した。結晶化は，酸素中６００℃の熱処理を堆積後に意図的に加えて行った。純ハフニウムに対しては結晶化熱処理を行っておらず、非晶質のままである。
【００２８】
図９の縦軸は、ＳｉＯ2換算膜厚であるので、各打点を結んだ傾きが緩やかなほど膜厚を増やしても換算膜厚が増大しない。すなわち、誘電率が高いことを示す。純酸化ハフニウムと比較して、ＹＨＯではその傾きが半分近くになっている。すなわち、ＹＨＯの誘電率は、純酸化ハフニウムに対して２倍近い値であることがわかる。比誘電率では、約３０〜３５の値が得られている。
【００２９】
さらに注目すべきことは、この誘電率向上効果が、実質的に結晶化する必要なく発現することである。図９において、非晶質ＹＨＯ（ａ−ＹＨＯ）と結晶化ＹＨＯ（ｃ−ＹＨＯ）は、膜厚の厚い領域で若干結晶化した場合の方が換算膜厚は下がる傾向が見られるが、本発明で利用する物理膜厚領域（５ｎｍ〜１０ｎｍ）ではその差は小さい。
【００３０】
このような傾向が見られるのは、結晶化を行う過程で下部電極の表面に極薄い酸化チタン層が生じ、全体の膜厚を増加させるのと等価な働きがあるためと推察される。後述するように、この薄い窒化チタン層は、キャパシタの信頼性低下に少なからず影響があることが分かった。
【００３１】
さらに、非晶質で用いることは、利用可能な物理膜厚の下限を伸ばす効果がある。一般に、薄膜誘電体のキャパシタでは、絶縁膜の膜厚が３．５ｎｍ程度以下となると、直接トンネル電流が発生することが知られている。結晶化した場合には、粒成長により膜厚の不均一が生じて、直接トンネル電流がより厚い膜厚で顕在化する。非晶質で用いることにより、この効果を最小限に抑えることができ、薄膜下限は約５ｎｍ前後にすることが可能である。
【００３２】
そこで本発明では、結晶化を起こさない状態でＤＲＡＭメモリセルに実装することが望ましいと判断し、実装するプロセスを低温化する方向で検討を行った。ＤＲＡＭメモリ構造に実装した場合、イットリウム添加量８％で膜厚８ｎｍの時、結晶化が起き始める温度は、およそ５００℃程度であると見積もられた。これは、純酸化ハフニウムを用いた場合とほとんど同等である。平坦キャパシタ構造で検討した場合は、より高い温度まで非晶質が保たれる場合もあったが、立体キャパシタでは、構造起因の温度分布やストレスに起因して、結晶化が始まる閾値温度はやや低く、５００℃程度であった。
【００３３】
また、温度要因のなかでは絶縁膜自身の堆積プロセス温度が最も結晶化に影響があり、４５０℃程度の堆積条件でも結晶化の兆候が見られる場合もあった。これらの実験結果から、非晶質ＹＨＯをマージンをもって実現するためには、まず絶縁膜の堆積プロセスにおける温度を十分に薄膜化すること、そして上部電極堆積をはじめとする堆積後工程を十分低温化することが必要になる。
【００３４】
このため本発明では、絶縁膜堆積にＡＬＤを用い、かつ低温でのＡＬＤ反応を起こさせるために、錯体原料と活性なオゾンを原料とする方式を用いた。これにより、ＡＬＤ温度は２５０℃程度まで低温化することが可能である。堆積後に残留不純物を取り除くための熱処理は最低限に抑える必要があり、原料分解のオゾン供給時間を十分にとって堆積段階で不純物をできる限り取り除く必要がある。堆積後の処理が必要な場合にも、４００℃以下のオゾン処理を追加するにとどめる。
【００３５】
上部電極堆積の際にも、ＹＨＯが結晶化する虞がある。従来この工程には、アンモニアと四塩化チタンを用いたＣＶＤ工程が用いられてきた。典型的なプロセス温度は６００℃前後であり、この際にＹＨＯの結晶化が起きる。このため、ＡＬＤのような低温プロセスを採用することが必須であった。
【００３６】
次に、このようにして形成したキャパシタの信頼度について述べる。ＹＨＯ堆積後に、７００℃の熱処理を加えて結晶化したキャパシタ（ｃ−ＹＨＯ）、低温プロセスにより非晶質を保持したキャパシタ（ａ−ＹＨＯ）、および上部電極を従来のＣＶＤで形成して、部分的な結晶化が起きてしまったキャパシタ（ｐｃ−ＹＨＯ）の３試料について、経時絶縁破壊（ＴＤＤＢ）を比較した結果を図１０および図１１に示す。なお、図１０および図１１において、縦軸ＣＤＦ（％）は累積不良率を示し、横軸ｔBD(ｓ)は破壊時間(秒)を示している。平均的な破壊時間は、この３者でほとんど同一であり優位な差は認められないが、分布に関しては大きな差が認められた。
【００３７】
まず、図１１の膜厚と比較して相対的に薄い図１０の膜の場合、結晶化によって１％くらいの確率で寿命が分布から外れて短くなる試料が見られる。これは結晶化で発生した結晶粒界のうち、不純物が偏析してリーク電流のパスとなってしまうものが生じたと理解できる。すなわち、結晶化することでキャパシタの歩留まりの低下がおき、ＤＲＡＭ製品の歩留まりにも大きな影響が出ることがわかる。
【００３８】
部分結晶化を起こしたＹＨＯ（ｐｃ−ＹＨＯ）の場合、影響はより顕著で、キャパシタの寿命分布は全体にブロードになり、かつ、ほぼ短絡するような試料が発生する。これは従来のＣＶＤで上部電極を形成した場合のＣＶＤの雰囲気には、塩素（四塩化チタン起因）や還元性ガス（アンモニア）が含まれているため、結晶粒界の劣化がさらに加速された結果と理解できる。
【００３９】
この現象は、ＹＨＯを意図的に厚くした図１１の場合（１５ｎｍ程度）にも見られたが詳細にはやや異なる。結晶化と部分結晶化の差は小さくなり、非晶質状態との差は逆に大きくなる。これは膜厚が厚くなるに従って、結晶化の影響が粒界だけでなく、絶縁膜自身の凹凸の増加としても見えるようになったと推定される。
【００４０】
以上２つの膜厚におけるＴＤＤＢ評価結果から、本発明のＹＨＯを信頼度高く実装するには、部分的な結晶化を避けるようなセル形成プロセスを実現することが必須であることが分かる。
【００４１】
なお、ＹＨＯ形成のスループットの制約から不純物除去のためのオゾン供給ステップ時間を十分確保できない場合があるが、その場合は上部電極を堆積する前に意図的に結晶化を行う方が、不完全な結晶化を起こすよりも特性的に勝る（図１０参照）。ただし、このの場合、仕様膜厚全てを堆積した後に結晶化するのではなく、なるべく薄い膜厚で結晶化を行い、再び堆積を行って結晶化を行う、という、２段階の結晶化プロセスを用いることが望ましい。図１０と図１１の比較からわかるように、結晶化した場合のデメリットは膜厚が厚いほど顕著になるからである。
【実施例３】
【００４２】
本実施例では、電極に金属ルテニウムを用いる例を示す。ルテニウムは窒化チタンと比較して仕事関数が大きく、キャパシタのリーク電流を下げる上で利点がある。一方、シリコンとの反応性では窒化チタンよりも遥かに反応性が高く、ポリシリコンと接する構造をとることはできない。
【００４３】
このためには図１２に示すように、下部電極２０１とポリシリコン８との接触部分にバリア層２０２を設ける必要があることが知られている。バリア層には窒化チタンのほか、窒化タンタルなど、公知のバリアメタルを用いることができる。ただし、従来、このバリア構造自身の耐熱性が６００℃程度であったため、五酸化タンタルをはじめとする３０を超えるような誘電率を示す材料を用いるプロセスではマージンが不足し、十分な歩留まりをとることは難しかったと思われる。このため、今日に至るまで高誘電率材料とルテニウムを組み合わせたＤＲＡＭが生産された例はない。
【００４４】
一方、本発明のＹＨＯは非晶質においても高い誘電率を発現させることが可能であり、金属ルテニウムを下部電極２０１とする構造を十分なマージンで実現できるという利点が生まれる。本発明のＹＨＯは３００℃以下のような非常に低い温度で形成することが可能であり、下部電極の耐熱性に３００℃以上のマージンがある。不純物除去の熱処理工程も４００℃のような低温で行うことが可能である。
【００４５】
また、この下部電極２０１に加えて、上部電極２０３をルテニウムで形成することも可能である。この上部電極２０３には、実施例１で述べたように、段差被覆性の要求が厳しいので、ＡＬＤによる成膜を用いる。
【００４６】
このルテニウム電極の採用により、窒化チタン電極の場合と比較して、約２０％の物理膜厚の薄膜化を行っても、低電界での直接トンネル電流の増加を抑えることが可能であることが確かめられた。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る半導体記憶装置の一例を示すＤＲＡＭメモリセルの断面図。
【図２】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図３】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図４】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図５】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図６】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図７】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図８】図１に示したＤＲＡＭメモリセルの工程途中における断面図。
【図９】本発明に係る半導体記憶装置で用いるイットリウム添加酸化ハフニウム膜の換算膜厚と物理膜厚の関係を示す図。
【図１０】本発明に係る半導体記憶装置で用いるイットリウム添加酸化ハフニウム膜のＴＤＤＢ評価結果を示す図。
【図１１】本発明に係る半導体記憶装置で用いるイットリウム添加酸化ハフニウム膜のＴＤＤＢ評価結果を示す図。
【図１２】本発明に係る半導体記憶装置の別の例を示すＤＲＡＭメモリセルの断面図。
【符号の説明】
【００４８】
１…基板、２…素子分離酸化膜、３…ワード線、４…層間絶縁膜、５…導電性プラグ、６…ビット線、７…層間絶縁膜、８…導電性プラグ、９…エッチングストッパ層（窒化チタン層）、１０…下部電極（窒化チタン）、１１…イットリウム添加酸化ハフニウム、１２…上部電極（窒化チタン）、１３…プレート電極（タングステン）、１５…拡散層、１０１…窒化シリコン層、１０２…酸化シリコン層、１０３…キャパシタ開口部、１０４…窒化チタン膜、２０１…下部電極（ルテニウム）、２０２…バリア層（窒化チタン）、２０３…上部電極（ルテニウム）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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