(57)【要約】【課題】半導体集積回路本体に駆動電力を供給するためのスイッチトランジスタがオフ状態のときに、このスイッチトランジスタに流れるオフリーク電流を低減する。【解決手段】入力電圧VinがＨレベルのときには、ＰＭＯＳ１４，１５がオフ状態になって電源電位ノード１１から出力端子１３が切り離され、スイッチ１６がオン状態になって電源電位ノード１２がノードＮ１に接続され、このノードＮ１が電源電位ＶＤ２に固定される。これにより、出力側のＰＭＯＳ１５に基板効果が生じ、出力端子１３に流れるオフリーク電流を低減できる。【選択図】図１
2007067852.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路本体に駆動電力を供給する出力ノードと、
第１の電源電位ノードと第１のノードとの間に接続され、第１の入力信号によりオン状態、前記第１の入力信号とは異なる第２の入力信号によりオフ状態になる第１のスイッチトランジスタと、
前記第１のノードと前記出力ノードとの間に接続され、前記第１の入力信号によりオン状態、前記第２の入力信号によりオフ状態になる第２のスイッチトランジスタと、
前記第１の電源電位ノードとは異なる電位の第２の電源電位ノードと前記第１のノードとの間に接続され、前記第１の入力信号によりオフ状態、前記第２の入力信号によりオン状態になるスイッチと、
を有することを特徴とする半導体集積回路。
【請求項２】
半導体集積回路本体に駆動電力を供給する出力ノードと、
第１の電源電位ノードと第１のノードとの間に接続され、第１の入力信号によりオン状態、前記第１の入力信号とは異なる第２の入力信号によりオフ状態になる第１のスイッチトランジスタと、
前記第１のノードと前記出力ノードとの間に接続され、前記第１の入力信号によりオン状態、前記第２の入力信号によりオフ状態になる第２のスイッチトランジスタと、
前記第１のノードと第２のノードとの間に接続され、前記第１の入力信号によりオフ状態、前記第２の入力信号によりオン状態になるスイッチと、
前記出力ノードと前記第２のノードとの間に接続され、前記出力ノード上の電位を前記第２のノードに印加する電圧フォロアの増幅器と、
を有することを特徴とする半導体集積回路。
【請求項３】
前記第１及び第２のスイッチトランジスタは、Ｐチャネル型ＭＯＳトランジスタであり、
前記第２の電源電位ノードは、前記第１の電源電位ノードよりも低電位であることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１及び第２のスイッチトランジスタは、Ｎチャネル型ＭＯＳトランジスタであり、
前記第２の電源電位ノードは、前記第１の電源電位ノードよりも高電位であることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項５】
請求項３記載の半導体集積回路と請求項４記載の半導体集積回路とを有し、前記２つの半導体集積回路における入力信号及び出力ノードはそれぞれ共通に接続されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路本体に駆動電力を供給するためのスイッチトランジスタがオフ状態のときに、このスイッチトランジスタに流れる漏れ電流（以下「オフリーク電流」という。）を低減できる半導体集積回路に関するものである。
【背景技術】
【０００２】
図６は、従来の一般的な半導体集積回路を示す概略の構成図である。
従来の一般的な半導体集積回路では、例えば、入力電圧Vinを入力するための入力ノードである入力端子１、電源電位ＶＤが印加される電源電位ノード２、出力電圧Voutを出力するための出力ノードである出力端子３、電源電位ノード２と出力端子３間に接続されたスイッチトランジスタ（例えば、ＭＯＳトランジスタ）４、及び出力端子３に接続されて出力電圧Voutにより駆動される半導体集積回路本体５等を有している。そして、高レベル（以下「Ｈレベル」という。）と低レベル（以下「Ｌレベル」という。）に遷移する入力電圧Vinを入力端子１に入力すると、ＭＯＳトランジスタ４がオン／オフ動作し、このＭＯＳトランジスタ４がオン状態のときに、電源電位ＶＤが出力端子３から出力電圧Voutとして出力され、この出力電圧Voutにより半導体集積回路本体５が動作するようになっている。
【０００３】
この種の半導体集積回路では、ＭＯＳトランジスタ４のオフ状態のときにこのソース・ドレイン間に生じるオフリーク電流により、出力端子３から流れる電荷によって半導体集積回路本体５の動作に悪影響を及ぼすことがあった。
【０００４】
これを防止するための技術として、例えば、次のような文献に記載されるものがあった。
【０００５】
【特許文献１】特開２０００−３２３６８８号公報
【０００６】
この特許文献１の技術では、半導体集積回路本体５内の回路を構成する例えばＭＯＳトランジスタの閾値電圧に比べて、ＭＯＳトランジスタ４の閾値電圧を高く設定することにより、このＭＯＳトランジスタ４に生じるオフリーク電流を低減するようにしている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の特許文献１のオフリーク低減技術では、半導体集積回路本体５内のＭＯＳトランジスタの閾値電圧に比べてＭＯＳトランジスタ４の閾値電圧を高く設定するために、トランジスタサイズや、ソース・ドレインを構成する不純物拡散領域の不純物濃度を変える等の処理をしなければならない。そのため、チップサイズが大きくなったり、製造工程が煩雑化して製造コストが高くなる等の課題があった。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路では、半導体集積回路本体に駆動電力を供給する出力ノードと、第１の電源電位ノードと第１のノードとの間に接続され、第１の入力信号によりオン状態、前記第１の入力信号とは異なる第２の入力信号によりオフ状態になる第１のスイッチトランジスタと、前記第１のノードと前記出力ノードとの間に接続され、前記第１の入力信号によりオン状態、前記第２の入力信号によりオフ状態になる第２のスイッチトランジスタと、前記第１の電源電位ノードとは異なる電位の第２の電源電位ノードと前記第１のノードとの間に接続され、前記第１の入力信号によりオフ状態、前記第２の入力信号によりオン状態になるスイッチとを有している。
【０００９】
本発明の他の半導体集積回路では、半導体集積回路本体に駆動電力を供給する出力ノードと、第１の電源電位ノードと第１のノードとの間に接続され、第１の入力信号によりオン状態、前記第１の入力信号とは異なる第２の入力信号によりオフ状態になる第１のスイッチトランジスタと、前記第１のノードと前記出力ノードとの間に接続され、前記第１の入力信号によりオン状態、前記第２の入力信号によりオフ状態になる第２のスイッチトランジスタと、前記第１のノードと第２のノードとの間に接続され、前記第１の入力信号によりオフ状態、前記第２の入力信号によりオン状態になるスイッチと、前記出力ノードと前記第２のノードとの間に接続され、前記出力ノード上の電位を前記第２のノードに印加する電圧フォロアの増幅器（例えば、演算増幅器、以下これを「オペアンプ」という。）とを有している。
【発明の効果】
【００１０】
本発明の半導体集積回路では、２個の第１、第２のスイッチトランジスタを設け、入力信号によりこの第１、第２のスイッチトランジスタがオフ状態のときに、この第１及び第２のスイッチトランジスタ間の第１のノードの電位を調整するスイッチを設け、このスイッチにより第２の電源電位を第１のノードに与えるようにしているので、出力ノード側の第２のスイッチトランジスタに基板効果が発生し、出力ノードに発生するオフリーク電流を減少できる。そのため、スイッチトランジスタの閾値電圧を半導体集積回路本体内のトランジスタの閾値電圧と異なる設定にしなくても、オフリーク電流を簡易的確に抑制でき、チップサイズの小型化や、製造工程の簡単化による製造コストの低減化等が可能になる。
【００１１】
本発明の他の半導体集積回路では、２個の第１、第２のスイッチトランジスタを設け、この第１、第２のスイッチトランジスタがオフ状態のときに、この第１及び第２のスイッチトランジスタ間の第１のノードを、出力ノードと同電位にするためのスイッチ及びオペアンプを設けたので、第１、第２のスイッチトランジスタがオフ状態のときに、出力ノード側の第２のスイッチトランジスタに基板効果が発生し、出力ノードに発生するオフリーク電流を減少できる。そのため、スイッチトランジスタの閾値電圧を半導体集積回路本体内のトランジスタの閾値電圧と異なる設定にしなくても、オフリーク電流を簡易的確に抑制でき、チップサイズの小型化や、製造工程の簡単化による製造コストの低減化等が可能になる。
【発明を実施するための最良の形態】
【００１２】
本発明の半導体集積回路では、半導体集積回路本体に駆動電力を供給する出力ノードと、第１の電源電位ノードと第１のノードとの間に接続され、第１の入力信号によりオン状態、前記第１の入力信号とは異なる第２の入力信号によりオフ状態になる第１のスイッチトランジスタ（例えば、ＭＯＳトランジスタ）と、前記第１のノードと前記出力ノードとの間に接続され、前記第１の入力信号によりオン状態、前記第２の入力信号によりオフ状態になる第２のスイッチトランジスタ（例えば、ＭＯＳトランジスタ）と、前記第１の電源電位ノードとは異なる電位の第２の電源電位ノードと前記第１のノードとの間に接続され、前記第１の入力信号によりオフ状態、前記第２の入力信号によりオン状態になるスイッチとを有している。
【実施例１】
【００１３】
（実施例１の構成）
図１（ａ）〜（ｃ）は、本発明の実施例１を示す半導体集積回路の概略の構成図であり、同図（ａ）は全体の回路図、同図（ｂ）は入力電圧の波形図、及び同図（ｃ）はスイッチトランジスタの基板効果を説明する図である。
【００１４】
図１（ａ）に示す半導体集積回路は、同一の基板（例えば、シリコン基板等）上に形成されており、第１の入力信号（例えば、接地電位ＶＳ１のＬレベル）と第２の入力信号（例えば、第１の電源電位ＶＤ１のＨレベル）に遷移する入力電圧Vinを入力する入力端子１０と、第１の電源電位ＶＤ１が印加される第１の電源電位ノード１１と、第１の電源電位ＶＤ１よりも低い第２の電源電位ＶＤ２が印加される第２の電源電位ノード１２と、出力電圧Voutを出力する出力ノードである出力端子１３とを有している。第１の電源電位ノード１１には、第１のスイッチトランジスタ（例えば、Ｐチャネル型ＭＯＳトランジスタ、以下これを「ＰＭＯＳ」という。）のソースが接続され、このドレインが第１のノードＮ１に接続され、更に、ゲートが入力端子１０に接続されている。第１のノードＮ１には、第２のスイッチトランジスタ（例えば、ＰＭＯＳ）１５のソースが接続され、このドレインが出力端子１３に接続され、更に、ゲートが入力端子１０に接続されている。
【００１５】
第１のノードＮＩと第２の電源電位ノード１２との間には、トランジスタ等のスイッチ１６が接続されている。スイッチ１６は、入力電圧VinがＨレベルのときにオン状態、入力電圧VinがＬレベルのときにオフ状態になる。出力端子１３には、ＭＯＳトランジスタ等で構成された半導体集積回路本体３０が接続されている。半導体集積回路本体３０は、出力端子１３から与えられる出力電圧Voutを駆動電力として動作する論理回路等で構成されている。
【００１６】
（実施例１の動作）
図１（ｂ）に示すような入力電圧Vinが入力端子１０に入力され、この入力電圧VinがＬレベルのときには、ＰＭＯＳ１４，１５がオン状態になって電源電位ノード１１と出力端子１３とが導通し、スイッチ１６がオフ状態になってノードＮ１が電源電位ノード１２から切り離される。これにより、電源電位ＶＤ１がＰＭＯＳ１４，１５を介して出力端子１３から出力電圧Voutの形で出力され、この出力電圧Voutを駆動電力として半導体集積回路本体３０が動作する。
【００１７】
入力電圧VinがＨレベルのときには、ＰＭＯＳ１４，１５がオフ状態になって電源電位ノード１１から出力端子１３が切り離され、スイッチ１６がオン状態になって電源電位ノード１２がノードＮ１に接続され、このノードＮ１が電源電位ＶＤ２に固定される。
【００１８】
図１（ｃ）に示すように、ＰＭＯＳ１５のソース電圧をＶｓ、ゲート電圧をＶｇ、ドレイン電圧をＶｄ、基板電圧をＶｂとする。入力電圧VinがＨレベル（＝ＶＤ１）のときには、ゲート電圧Ｖｇ＝Ｈレベル、ソース電圧Ｖｓ＝基板電圧Ｖｂとなり、ＰＭＯＳ１５がオフ状態になる。このときスイッチ１６がオン状態で、ＰＭＯＳ１５のソース電圧Ｖｓが電源電位ＶＤ２になる。これにより、Ｖｓ＝Ｖｂの関係からＶｓ＜Ｖｂの方向に電位差が生じ、ＰＭＯＳ１５のソース・ドレイン間では、より電流が流れなくなる。即ち、より強力にオフ状態になり、この特性をトランジスタの基板効果という。このように、電源電位ＶＤ１＞ＶＤ２であるので、入力電圧VinがＨレベル＝ＶＤ１のとき、出力端子１３側のＰＭＯＳ１５の基板効果により、その出力端子１３に生じるリークオフ電流が減少する。
【００１９】
（実施例１の効果）
本実施例１では、ＰＭＯＳ１４，１５がオフ状態のときに、スイッチ１６を介して電源電位ＶＤ２をノードＮ１に与える構成にしたので、出力側のＰＭＯＳ１５に基板効果が生じ、出力端子１３に流れるオフリーク電流を低減できる。そのため、従来のように、ＰＭＯＳ１４，１５の閾値電圧を半導体集積回路本体３０内のＭＯＳトランジスタの閾値電圧と異なる設定にしなくても、オフリーク電流を簡易的確に抑制でき、チップサイズの小型化や、製造工程の簡単化による製造コストの低減化等が可能になる。
【実施例２】
【００２０】
（実施例２の構成）
図２（ａ）〜（ｃ）は、本発明の実施例２を示す半導体集積回路の概略の構成図であり、同図（ａ）は全体の回路図、同図（ｂ）は入力電圧の波形図、及び同図（ｃ）はスイッチトランジスタの基板効果を説明する図である。この図２において、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００２１】
図２（ａ）に示すように、本実施例２の半導体集積回路が実施例１の半導体集積回路と異なる点は、図１のＰＭＯＳ１４，１５に代えて、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）２４，２５を設けたこと、図１のスイッチ１６に代えて、入力電圧VinのＨレベルによりオフ状態、Ｌレベルによりオン状態になるスイッチ２６を設けたこと、図１の第１の電源電位ノード１１に代えて、第１の電源電位として接地電位ＶＳ１が印加される第１の電源電位ノード２１を設けたこと、図１の第２の電源電位ノード１２に代えて、第２の電源電位として電位ＶＳ２（＞ＶＳ１）が印加される第２の電源電位ノード２２を設けたことである。
【００２２】
ここで、ＮＭＯＳ２４は、ソースが第１の電源電位ノード２１に接続され、ドレインが第１のノードＮ２に接続され、ゲートが入力端子１０に接続されている。ＮＭＯＳ２５は、ソースが第１のノードＮ２に接続され、ドレインが出力端子１３に接続され、ゲートが入力端子１０に接続されている。第１のノードＮ２は、スイッチ２６を介して第２の電源電位ノード２２に接続されている。その他の構成は、図１の実施例１と同様である。
【００２３】
（実施例２の動作）
図２（ｂ）に示すような入力電圧Vinが入力端子１０に入力され、この入力電圧VinがＨレベルのときには、ＮＭＯＳ２４，２５がオン状態になって電源電位ノード２１と出力端子１３とが導通し、スイッチ２６がオフ状態になってノードＮ２が電源電位ノード２２から切り離される。これにより、接地電位ＶＳ１がＮＭＯＳ２４，２５を介して出力端子１３から出力電圧Voutの形で出力され、この出力電圧Voutを駆動電力として半導体集積回路本体３０が動作する。
【００２４】
入力電圧VinがＬレベルのときには、ＮＭＯＳ２４，２５がオフ状態になって電源電位ノード２１から出力端子１３が切り離され、スイッチ２６がオン状態になって電源電位ノード２２がノードＮ２に接続され、このノードＮ２が電位ＶＳ２に固定される。
【００２５】
図２（ｃ）に示すように、ＮＭＯＳ２５のソース電圧をＶｓ、ゲート電圧をＶｇ、ドレイン電圧をＶｄ、基板電圧をＶｂとする。入力電圧VinがＬレベル（＝ＶＳ１）のときには、ゲート電圧Ｖｇ＝Ｌレベル、ソース電圧Ｖｓ＝基板電圧Ｖｂとなり、ＮＭＯＳ２５がオフ状態になる。このときスイッチ２６がオン状態で、ＮＭＯＳ２５のソース電圧Ｖｓが電位ＶＳ２になる。これにより、Ｖｓ＝Ｖｂの関係からＶｓ＞Ｖｂの方向に電位差が生じ、ＮＭＯＳ２５のソース・ドレイン間では、より電流が流れなくなる。即ち、より強力にオフ状態になり、この特性をトランジスタの基板効果という。このように、電位ＶＳ２＞ＶＳ１であるので、入力電圧VinがＬレベル＝ＶＳ１のとき、出力端子１３側のＮＭＯＳ２５の基板効果により、その出力端子１３に生じるリークオフ電流が減少する。
【００２６】
（実施例２の効果）
本実施例２では、実施例１とほぼ同様に、ＮＭＯＳ２４，２５がオフ状態のときに、スイッチ２６を介して電位ＶＳ２をノードＮ２に与える構成にしたので、出力側のＮＭＯＳ２５に基板効果が生じ、出力端子１３に流れるオフリーク電流を低減できる。そのため、チップサイズの小型化や、製造工程の簡単化による製造コストの低減化等が可能になる。
【実施例３】
【００２７】
（実施例３の構成）
図３は、本発明の実施例３を示す半導体集積回路の概略の構成図であり、実施例１、２を示す図１、図２中の要素と共通の要素には共通の符号が付されている。
【００２８】
本実施例３の半導体集積回路では、同一の基板（例えば、シリコン基板等）の上に、図１の半導体集積回路と、図２の第１、第２の電源電位ノード２１，２２、ＮＭＯＳ２４，２５及びスイッチ２６とを搭載し、図２の入力端子１０を図１の入力端子１０に共用し、図２のＮＭＯＳ２５のドレインをノードＮ３を介して図１のＰＭＯＳ１５のドレイン及び出力端子１３に接続したことである。その他の構成は、図１、図２の実施例１、２と同様である。
【００２９】
（実施例３の動作）
実施例１及び２の動作が同時に行われる。即ち、入力端子１０に入力される入力電圧VinがＬレベルのとき、ＰＭＯＳ１４，１５がオン状態、スイッチ１６がオフ状態、ＮＭＯＳ２４，２５がオフ状態、スイッチ２６がオン状態になり、電源電位ＶＤ１が出力端子１３に現れる。ＮＭＯＳ２４とＮＭＯＳ２５の間のノードＮ２は、スイッチ２６がオン状態になることにより電位ＶＳ２に固定される。入力電圧VinがＨレベルのとき、ＰＭＯＳ１４，１５がオフ状態、スイッチ１６がオン状態、ＮＭＯＳ２４，２５がオン状態、スイッチ２６がオフ状態になり、接地電位ＶＳ１が出力端１３に現れる。ＰＭＯＳ１４とＰＭＯＳ１５の間のノードＮ１は、スイッチ１６がオン状態になることにより電位ＶＤ２に固定される。
【００３０】
（実施例３の効果）
本実施例３では、実施例１及び２の効果がある。即ち、入力電圧VinがＬレベル（＝ＶＳ１）とＨレベル（＝ＶＤ１）に遷移し、電位ＶＤ１＞ＶＤ２、ＶＳ２＞ＶＳ１であるならば、入力電圧VinがＨレベルのとき、ＰＭＯＳ１５の基板効果により、出力端子１３に発生するオフリーク電流が減少し、入力電圧VinがＬレベルのとき、ＮＭＯＳ２５の基板効果により、出力端子１３に発生するオフリーク電流が減少する。そのため、製造工程の簡単化による製造コストの低減化等が可能になる。
【実施例４】
【００３１】
（実施例４の構成）
図４は、本発明の実施例４を示す半導体集積回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３２】
本実施例４の半導体集積回路が実施例１の半導体集積回路と異なる点は、図１の電源電位ノード１２に代えて、オペアンプ１７を設け、このオペアンプ１７の非反転入力端子を出力端子１３に接続し、このオペアンプ１７の反転入力端子及び出力端子を、第２のノードＮ４及びスイッチ１６を介して、第１のノードＮ１に接続したことである。その他の構成は、図１の実施例１と同様である。
【００３３】
（実施例４の動作）
入力端子１０に入力される入力電圧VinがＬレベルのとき、ＰＭＯＳ１４，１５がオン状態、スイッチ１６がオフ状態になり、電源電位ＶＤ１が出力端子１３に現れる。入力電圧VinがＨレベルのとき、ＰＭＯＳ１４，１５がオフ状態、スイッチ１６がオン状態になり、電源電位ノード１１から出力端子１３が切り離され、この出力端子１３の出力電圧Voutが、オペアンプ１７の出力端子に現われる。これにより、ＰＭＯＳ１４とＰＭＯＳ１５の間のノードＮ１は、スイッチ１６及びノードＮ４を介して、出力電圧Voutに固定される。
【００３４】
（実施例４の効果）
本実施例４によれば、入力電圧VinがＨレベルのとき、オフ状態になったＰＭＯＳ１４，１５の内、ＰＭＯＳ１５のドレイン・ソース間が同電位になるので、出力端子１３に発生するオフリーク電流を減少できる。理論上、オフリーク電流は０となる。そのため、実施例１とほぼ同様に、ＰＭＯＳ１４，１５の閾値電圧を半導体集積回路本体３０内のＭＯＳトランジスタの閾値電圧と異なる設定にしなくても、オフリーク電流を簡易的確に抑制でき、チップサイズの小型化や、製造工程の簡単化による製造コストの低減化等が可能になる。
【実施例５】
【００３５】
（実施例５の構成）
図５は、本発明の実施例５を示す半導体集積回路の概略の構成図であり、実施例２を示す図２中の要素と共通の要素には共通の符号が付されている。
【００３６】
本実施例５の半導体集積回路が実施例２の半導体集積回路と異なる点は、図２の電源電位ノード２２に代えて、オペアンプ２７を設け、このオペアンプ２７の非反転入力端子を出力端子１３に接続し、このオペアンプ２７の反転入力端子及び出力端子を、第２のノードＮ５及びスイッチ２６を介して、第１のノードＮ２に接続したことである。その他の構成は、図２の実施例２と同様である。
【００３７】
（実施例５の動作）
入力端子１０に入力される入力電圧VinがＨレベルのとき、ＮＭＯＳ２４，２５がオン状態、スイッチ２６がオフ状態になり、接地電位ＶＳ１が出力端子１３に現れる。入力電圧VinがＬレベルのとき、ＮＭＯＳ２４，２５がオフ状態、スイッチ２６がオン状態になり、電源電位ノード２１から出力端子１３が切り離され、この出力端子１３の出力電圧Voutが、オペアンプ２７の出力端子に現れれる。これにより、ＮＭＯＳ２４とＮＭＯＳ２５の間のノードＮ２は、スイッチ２６及びノードＮ５を介して、出力電圧Voutに固定される。
【００３８】
（実施例５の効果）
本実施例５によれば、入力電圧VinがＬレベルのとき、オフ状態になったＮＭＯＳ２４，２５の内、ＮＭＯＳ２５のドレイン・ソース間が同電位になるので、出力端子１３に発生するオフリーク電流を減少できる。理論上、オフリーク電流は０となる。そのため、実施例４と同様に、チップサイズの小型化や、製造工程の簡単化による製造コストの低減化等が可能になる。
【００３９】
なお、本発明は、上記実施例１〜５に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（Ａ）、（Ｂ）のようなものがある。
【００４０】
（Ａ）  電源電位ノード１１，２１と出力端子１３との間に設けられたＰＭＯＳ１４，１５やＮＭＯＳ２４，２５は、バイポーラトランジスタ等の他のスイッチトランジスタで構成しても良い。この際、そのスイッチトランジスタに応じて電源電位や接地電位の大きさ、或いは極性等を設定すれば良い。
【００４１】
（Ｂ）  図３と同様に、図４の半導体集積回路と、図５の半導体集積回路の内の半導体集積回路本体３０を省略した回路とを同一基板上に搭載し、両者の入力端子１０及び出力端子１３を共用するような構成にすることも可能であり、これにより実施例３及び４の作用効果が得られる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１を示す半導体集積回路の概略の構成図である。
【図２】本発明の実施例２を示す半導体集積回路の概略の構成図である。
【図３】本発明の実施例３を示す半導体集積回路の概略の構成図である。
【図４】本発明の実施例４を示す半導体集積回路の概略の構成図である。
【図５】本発明の実施例５を示す半導体集積回路の概略の構成図である。
【図６】従来の一般的な半導体集積回路を示す概略の構成図である。
【符号の説明】
【００４３】
１０      入力端子
１１，１２，２１，２２      電源電位ノード
１３      出力端子
１４，１５      ＰＭＯＳ
１６，２６      スイッチ
１７，２７      オペアンプ
２４，２５      ＮＭＯＳ
３０      半導体集積回路本体
Ｎ１，Ｎ２，Ｎ３，Ｎ４    ノード
【図１】
2007067852.tif 000003
【図２】
2007067852.tif 000004
【図３】
2007067852.tif 000005
【図４】
2007067852.tif 000006
【図５】
2007067852.tif 000007
【図６】
2007067852.tif 000008