(57)【要約】【課題】メモリの大容量化およびページサイズが増加した場合にもバッファサイズの増大を抑えること。【解決手段】１ページ分のページデータが訂正範囲ごとに区分して格納されるデータ領域と、前記ページデータに対応する誤り訂正符号を含む管理情報が訂正範囲ごとに区分して格納される複数の冗長領域とを有するメモリ１０と、データ領域から読み出した１訂正範囲分のページデータを保持する第１バッファメモリ２２と、冗長領域から読み出した１ページ分の管理情報を保持する第２バッファメモリ２４と、第２バッファメモリ２４に保持された管理情報に基づいて、第１バッファメモリ２２に保持されたページデータの誤りを発見し、訂正する誤り訂正回路２１ａとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
１ページ分のページデータが訂正範囲ごとに区分して格納されるデータ領域と、前記ページデータに対応する誤り訂正符号を含む管理情報が訂正範囲ごとに区分して格納される複数の冗長領域とを有するメモリと、
前記データ領域から読み出した１又は区分数より小さい個数の訂正範囲分のページデータを保持する第１バッファメモリと、
前記冗長領域から読み出した１ページ分の管理情報を保持する第２バッファメモリと、
前記第２バッファメモリに保持された前記管理情報に基づいて、前記第１バッファメモリに保持されたページデータの誤りを発見し、訂正する誤り訂正回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記メモリと前記第１バッファメモリ及び前記第２バッファメモリとのインタフェースを行う第１インタフェース回路と、
外部装置と前記第１バッファメモリとのインタフェースを行う第２インタフェース回路と、
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１インタフェース回路は、前記冗長領域から１ページ分の管理情報を読み出して前記第２バッファメモリに保持させた後、前記データ領域から１又は区分数より小さい個数の訂正範囲分のページデータを読み出して前記第１バッファメモリに保持させ、
前記第２インタフェース回路は、前記誤り訂正回路による訂正後、訂正された１訂正範囲分のページデータを前記第１バッファメモリから読み出して前記外部装置に出力することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１バッファメモリは、複数の訂正範囲分のページデータを保持し、
前記第１インタフェース回路は、前記第２インタフェースにて１訂正範囲分のページデータを前記第１バッファメモリから読み出して前記外部装置に出力しているのと並行して、前記データ領域から次の１訂正範囲分のページデータを読み出して前記第１バッファメモリに保持させることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記メモリは、読み出しの先頭に前記冗長領域が配されるとともに、前記冗長領域の後に前記データ領域が配されるように構成されることを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
【請求項６】
前記第２インタフェース回路は、前記第１バッファメモリから読み出した１訂正範囲分のページデータを所定のプロトコルに基づいてパケット化して前記外部装置に出力することを特徴とする請求項２乃至５のいずれか一に記載の半導体記憶装置。
【請求項７】
前記訂正範囲は、前記第２インタフェース回路にてページデータをパケット化する際に、ページデータを分割せずに一つのパケットに収まる大きさに設定されていることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第２インタフェース回路は、ＵＳＢ規格に基づいて前記外部装置と転送を行うことを特徴とする請求項６又は７記載の半導体記憶装置。
【請求項９】
メモリのデータ領域から読み出した１又は区分数より小さい個数の訂正範囲分のページデータを保持する第１バッファメモリと、
前記メモリの冗長領域から読み出した１ページ分の管理情報を保持する第２バッファメモリと、
前記第２バッファメモリに保持された管理情報に基づいて、前記第１バッファメモリに保持されたページデータの誤りを発見し、訂正する誤り訂正回路と、
を備えることを特徴とするメモリコントローラ。
【請求項１０】
前記メモリと前記第１バッファメモリ及び前記第２バッファメモリとのインタフェースを行う第１インタフェース回路と、
外部装置と前記第１バッファメモリとのインタフェースを行う第２インタフェース回路と、
を備えることを特徴とする請求項９記載のメモリコントローラ。
【請求項１１】
前記第１インタフェース回路は、前記冗長領域から１ページ分の管理情報を読み出して前記第２バッファメモリに保持させた後、前記データ領域から１又は区分数より小さい個数の訂正範囲分のページデータを読み出して前記第１バッファメモリに保持させ、
前記第２インタフェース回路は、前記誤り訂正回路による訂正後、訂正された１訂正範囲分のページデータを前記第１バッファメモリから読み出して前記外部装置に出力することを特徴とする請求項１０記載のメモリコントローラ。
【請求項１２】
前記第１バッファメモリは、複数の訂正範囲分のページデータを保持し、
前記第１インタフェース回路は、前記第２インタフェースにて１訂正範囲分のページデータを前記第１バッファメモリから読み出して前記外部装置に出力しているのと並行して、前記データ領域から次の１訂正範囲分のページデータを読み出して前記第１バッファメモリに保持させることを特徴とする請求項１１記載のメモリコントローラ。
【請求項１３】
前記第２インタフェース回路は、前記第１バッファメモリから読み出した１訂正範囲分のページデータを所定のプロトコルに基づいてパケット化して前記外部装置に出力することを特徴とする請求項１０乃至１２のいずれか一に記載のメモリコントローラ。
【請求項１４】
前記訂正範囲は、前記第２インタフェース回路にてページデータをパケット化する際に、ページデータを分割せずに一つのパケットに収まる大きさに設定されていることを特徴とする請求項１３記載のメモリコントローラ。
【請求項１５】
前記第２インタフェース回路は、ＵＳＢ規格に基づいて前記外部装置と転送を行うことを特徴とする請求項１３又は１４記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正回路を有する半導体記憶装置およびメモリコントローラに関し、特に、メモリの大容量化およびページサイズが増加した場合に適した半導体記憶装置およびメモリコントローラに関する。
【背景技術】
【０００２】
フラッシュメモリは、データの消去・書き込みを自由に行なうことができ、電源を切ってもデータ内容が消えないことから、デジタルカメラや携帯音楽プレーヤなどデジタル機器の記憶媒体として急速に普及している。また、フラッシュメモリを搭載したパッケージにＵＳＢコネクタを付けたＵＳＢメモリは、パソコン用の手軽なデータ交換メディアとして期待されている。
【０００３】
このようなフラッシュメモリは、メモリ領域が複数のブロックに分割されている。各ブロックは、通常の書き込み単位となる複数の「ページ」という単位で区分されている。各ページは、ページデータが格納されるデータ領域と、ページデータに発生したエラーを検出・訂正する誤り訂正符号（Error Correcting Code：ＥＣＣ）、アドレス等の管理情報が格納される冗長領域とを有する（特許文献１参照）。従来のフラッシュメモリでは、１ページ＝５１２バイトとし、５１２バイトを１単位として誤りの訂正が行えるように誤り訂正符号（Error Correcting Code：ＥＣＣ）が冗長領域に格納される。
【０００４】
従来のフラッシュメモリを用いた半導体記憶装置について図面を用いて説明する。図５は、従来例に係る半導体記憶装置の構成を模式的に示したブロック図である。図６は、従来例に係る半導体記憶装置におけるフラッシュメモリのメモリ領域のページ単位のデータ形式を模式的に示した概略図である。
【０００５】
図５を参照すると、半導体記憶装置１０１は、フラッシュメモリ１１０と、メモリコントローラ１２０とを有する。フラッシュメモリ１１０は、所定単位での読み書きが可能なものであり、例えば、ＮＡＮＤ型フラッシュメモリを用いることができる。フラッシュメモリ１１０は、図６のように、メモリ領域のページ単位において、読み出し方向の順に、データ領域と、冗長領域とを有する。データ領域には、１ページに相当するページデータ（例えば、２０４８バイト）が格納されており、訂正できる複数の範囲（例えば、５１２バイト；訂正範囲）に相当する領域Ｄ１〜Ｄ４に区切られ、１つのページデータが領域Ｄ１〜Ｄ４に分割して格納されている。冗長領域には、ページデータに発生したエラーを検出・訂正する誤り訂正符号（ＥＣＣ）、アドレス等の管理情報が格納されており、領域Ｄ１〜Ｄ４に対応して領域Ｒ１〜Ｒ４に区切られ、領域Ｄ１〜Ｄ４の管理情報がそれぞれ領域Ｒ１〜Ｒ４に格納されている。メモリコントローラ１２０は、フラッシュメモリ１１０の読み書きをコントロールする。
【０００６】
メモリコントローラ１２０は、インタフェース回路１２１と、バッファメモリ１２２と、外部インタフェース回路１２３とを有する。インタフェース回路１２１は、フラッシュメモリ１１０とバッファメモリ１２２とのインタフェースを行う回路であり、誤り訂正回路１２１ａを有する。誤り訂正回路１２１ａは、読み出した管理情報に基づいて、読み出したページデータの誤りを発見し、訂正する回路であり、冗長領域から読み出した１訂正範囲分の管理情報を一時的に保持するレジスタ１２１ｂを有する。バッファメモリ１２２は、データ領域から読み出した１ページ分のページデータ（誤り訂正回路１２１ａによって訂正されたページデータを含む）を一時的に保持する。外部インタフェース回路１２３は、外部装置（例えば、パソコン）とバッファメモリ１２２とのインタフェースを行う回路である。
【０００７】
次に、従来例に係る半導体記憶装置の動作について図面を用いて説明する。図７は、従来例に係る半導体記憶装置の動作を模式的に示したフローチャートである。
【０００８】
フラッシュメモリ１１０から１ページ分のデータを読み出そうとしたとき、まず、インタフェース回路１２１は、読み出し対象となるページデータをフラッシュメモリ１１０のデータ領域（図６参照）の先頭から１訂正範囲分のページデータを読み出す（ステップＢ１）。ページデータの読み出しと並行して、インタフェース回路１２１は、読み出した１訂正範囲分のページデータをバッファメモリ１２２に保持させる（ステップＢ２）。次に、インタフェース回路１２１は、フラッシュメモリ１１０のデータ領域（図６参照）から１ページ分のページデータの読み出しが完了したか否かを確認する（ステップＢ３）。１ページ分のページデータの読み出しが完了していない場合（ステップＢ３のＮＯ）、ステップＢ１に戻り１訂正範囲分のページデータを読み出し、１ページ分のページデータの読み出しが完了するまでステップＢ１〜Ｂ３を繰り返すことになる。１ページ分の読み出しが完了した場合（ステップＢ３のＹＥＳ）、ステップＢ４に進む。
【０００９】
１ページ分の読み出しが完了した場合（ステップＢ３のＹＥＳ）、又は、全体の誤り訂正が完了していない場合（ステップＢ６のＮＯ）、インタフェース回路１２１は、読み出したページデータに対応する管理情報をフラッシュメモリ１１０の冗長領域（図６参照）の先頭から１訂正範囲分の管理情報を読み出して、レジスタ１２１ｂに一時的に保持させる（ステップＢ４）。次に、インタフェース回路１２１は、レジスタ１２１ｂに保持された１訂正範囲分の管理情報に基づいて、バッファメモリ１２２に保持されたページデータの誤り訂正を行う（ステップＢ５）。次に、インタフェース回路１２１は、バッファメモリ１２２に保持されたページデータの全体の誤り訂正が完了したか否かを確認する（ステップＢ６）。全体の誤り訂正が完了していない場合（ステップＢ６のＮＯ）、ステップＢ４に戻り次の１訂正範囲分の管理情報を読み出し、１ページ分全体の誤り訂正が完了するまでステップＢ４〜Ｂ６を繰り返すことになる。全体の誤り訂正が完了した場合（ステップＢ６のＹＥＳ）、ステップＢ７に進む。
【００１０】
全体の誤り訂正が完了した場合（ステップＢ６のＹＥＳ）、外部インタフェース回路１２３は、バッファメモリ１２２に保持されたページデータを外部装置（例えば、パソコン）に出力する（ステップＢ７）。
【００１１】
【特許文献１】特開２０００−２０４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、近年、フラッシュメモリの大容量化に伴い、１ページ＝２Ｋバイトの製品が出回るようになり、今後、ページサイズは増大する方向にある。しかしながら、そのような大容量のフラッシュメモリでも、誤り訂正符号は、依然として５１２バイトを１訂正範囲とした管理情報として冗長領域に複数個まとめて格納されているのが現状である。そのため、誤り訂正回路は複数の計算経過を保持しておく必要がある。つまり、誤り訂正単位ではなく、ページデータ全体の読み出し終了時点まで誤り検出／訂正ができないため、１ページ分のページデータ全体を誤り訂正のためにバッファリングする必要があり、回路規模のオーバーヘッドが大きくなるという問題がある。今後、ページサイズが増加すると、上記バッファサイズがますます増加し、上記問題が著しくなる。なお、従来例ではバッファサイズは、［誤り訂正単位］×［セグメント数］の割合で増加する。
【００１３】
本発明の主な課題は、メモリの大容量化およびページサイズが増加した場合にもバッファサイズの増大を抑えることである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点においては、半導体記憶装置において、１ページ分のページデータが訂正範囲ごとに区分して格納されるデータ領域と、前記ページデータに対応する誤り訂正符号を含む管理情報が訂正範囲ごとに区分して格納される複数の冗長領域とを有するメモリと、前記データ領域から読み出した１又は区分数より小さい個数の訂正範囲分のページデータを保持する第１バッファメモリと、前記冗長領域から読み出した１ページ分の管理情報を保持する第２バッファメモリと、前記第２バッファメモリに保持された管理情報に基づいて、前記第１バッファメモリに保持されたページデータの誤りを発見し、訂正する誤り訂正回路と、を備えることを特徴とする。
【００１５】
本発明の前記半導体記憶装置において、前記メモリと前記第１バッファメモリ及び前記第２バッファメモリとのインタフェースを行う第１インタフェース回路と、外部装置と前記第１バッファメモリとのインタフェースを行う第２インタフェース回路と、を備えることが好ましい。
【００１６】
本発明の前記半導体記憶装置において、前記第１インタフェース回路は、前記冗長領域から１ページ分の管理情報を読み出して前記第２バッファメモリに保持させた後、前記データ領域から１又は区分数より小さい個数の訂正範囲分のページデータを読み出して前記第１バッファメモリに保持させ、前記第２インタフェース回路は、前記誤り訂正回路による訂正後、訂正された１訂正範囲分のページデータを前記第１バッファメモリから読み出して前記外部装置に出力することが好ましい。
【００１７】
本発明の前記半導体記憶装置において、前記第１バッファメモリは、複数の訂正範囲分のページデータを保持し、前記第１インタフェース回路は、前記第２インタフェースにて１訂正範囲分のページデータを前記第１バッファメモリから読み出して前記外部装置に出力しているのと並行して、前記データ領域から次の１訂正範囲分のページデータを読み出して前記第１バッファメモリに保持させることが好ましい。
【００１８】
本発明の前記半導体記憶装置において、前記メモリは、読み出しの先頭に前記冗長領域が配されるとともに、前記冗長領域の後に前記データ領域が配されるように構成されることが好ましい。
【００１９】
本発明の前記半導体記憶装置において、前記第２インタフェース回路は、前記第１バッファメモリから読み出した１訂正範囲分のページデータを所定のプロトコルに基づいてパケット化して前記外部装置に出力することが好ましい。
【００２０】
本発明の前記半導体記憶装置において、前記訂正範囲は、前記第２インタフェース回路にてページデータをパケット化する際に、ページデータを分割せずに一つのパケットに収まる大きさに設定されていることが好ましい。
【００２１】
本発明の前記半導体記憶装置において、前記第２インタフェース回路は、ＵＳＢ規格に基づいて前記外部装置と転送を行うことが好ましい。
【００２２】
本発明の第２の視点においては、メモリコントローラにおいて、メモリのデータ領域から読み出した１又は区分数より小さい個数の訂正範囲分のページデータを保持する第１バッファメモリと、前記メモリの冗長領域から読み出した１ページ分の管理情報を保持する第２バッファメモリと、前記第２バッファメモリに保持された管理情報に基づいて、前記第１バッファメモリに保持されたページデータの誤りを発見し、訂正する誤り訂正回路と、を備えることを特徴とする。
【発明の効果】
【００２３】
本発明（請求項１−１５）によれば、訂正のために保持するページデータが１又は区分数より小さい個数の訂正範囲分で済むため、使用するメモリのページサイズが増大しても、バッファ容量の増大を小規模に抑えることができる。
【発明を実施するための最良の形態】
【００２４】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示したブロック図である。図２は、本発明の実施形態１に係る半導体記憶装置におけるフラッシュメモリのメモリ領域のページ単位のデータ形式を模式的に示した概略図である。
【００２５】
図１を参照すると、半導体記憶装置１は、フラッシュメモリ１０と、メモリコントローラ２０とを有する。
【００２６】
フラッシュメモリ１０は、所定単位での読み書きが可能なものであり、例えば、ＮＡＮＤ型フラッシュメモリを用いることができる。フラッシュメモリ１０は、図２のように、メモリ領域のページ単位において、読み出し方向の順に、冗長領域と、データ領域とを有する。なお、フラッシュメモリ１０は、図２のようなデータ形式および読み出し方向に限定されるものではなく、読み出し冗長領域からデータ領域へと行われれば、図６のような従来のデータ形式にも適用できる互換性があり、１訂正範囲分ごとに冗長領域とデータ領域が交互に並んでいるデータ形式であってもよい。データ領域には、１ページに相当するページデータ（例えば、２０４８バイト）が格納されており、訂正できる複数の範囲（例えば、５１２バイト；訂正範囲）に相当する領域Ｄ１〜Ｄ４に区切られ、１ページ分のページデータが領域Ｄ１〜Ｄ４に分割して格納されている。冗長領域には、ページデータに発生したエラーを検出・訂正する誤り訂正符号（ＥＣＣ）、アドレス等の管理情報が格納されており、領域Ｄ１〜Ｄ４に対応して領域Ｒ１〜Ｒ４に区切られ、領域Ｄ１〜Ｄ４の管理情報がそれぞれ領域Ｒ１〜Ｒ４に格納されている。なお、訂正範囲は、外部インタフェース回路２３にてページデータをパケット化する際に、ページデータを分割せずに一つのパケットに収まる大きさに設定されている。
【００２７】
メモリコントローラ２０は、フラッシュメモリ１０の読み書きをコントロールする。メモリコントローラ２０は、インタフェース回路２１と、第１バッファメモリ２２と、外部インタフェース回路２３と、第２バッファメモリ２４とを有する。インタフェース回路２１は、フラッシュメモリ１０と第１バッファメモリ２２及び第２バッファメモリ２４とのインタフェースを行う回路であり、誤り訂正回路２１ａを有する。誤り訂正回路２１ａは、第２バッファメモリ２４に保持された管理情報に基づいて、第１バッファメモリ２２に保持されたページデータの誤りを発見し、訂正する回路である。第１バッファメモリ２２は、データ領域から読み出した１訂正範囲分のページデータ（誤り訂正回路２１ａによって訂正されたページデータを含む）を一時的に保持する。外部インタフェース回路２３は、外部装置（例えば、パソコン）と第１バッファメモリ２２とのインタフェースを行う回路であり、訂正された１訂正範囲分のページデータを所定のプロトコルに基づいてパケット化して外部装置に出力する。外部インタフェース回路２３は、付加的なインタフェース無しにＵＳＢケーブルと接続することができる互換性を有し、ＵＳＢ規格に基づいて外部装置と転送を行う。第２バッファメモリ２４は、冗長領域から読み出した１ページ分の管理情報を一時的に保持する。
【００２８】
例えば、フラッシュメモリ１０が１ページのデータ領域が２０４８バイト、冗長領域が６４バイトあって、１訂正範囲が５１２バイトある誤り訂正符号を用いる場合、第１バッファメモリ２２が５１２バイト、第２バッファメモリ２４が６４バイトの大きさとなる。なお、図１では第１バッファメモリ２２及び第２バッファメモリ２４が分離している構成となっているが一個のバッファメモリを第１バッファメモリ２２に対応する領域と、第２バッファメモリ２４に対応する領域に分けて用いるものであってもよい。
【００２９】
次に、実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。図３は、本発明の実施形態１に係る半導体記憶装置の動作を模式的に示したフローチャートである。
【００３０】
フラッシュメモリ１０から１ページ分のデータを読み出そうとしたとき、まず、インタフェース回路２１は、読み出し対象となるページデータに対応する管理情報を、フラッシュメモリ１０の冗長領域（図２参照）の先頭から１訂正範囲分の管理情報を読み出す（ステップＡ１）。管理情報の読み出しと並行して、インタフェース回路２１は、読み出した１訂正範囲分の管理情報を第２バッファメモリ２４に保持させる（ステップＡ２）。次に、インタフェース回路２１は、フラッシュメモリ１０の冗長領域（図２参照）から１ページ分の管理情報の読み出しが完了したか否かを確認する（ステップＡ３）。１ページ分の管理情報の読み出しが完了していない場合（ステップＡ３のＮＯ）、ステップＡ１に戻り次の１訂正範囲分の管理情報を読み出し、１ページ分の管理情報の読み出しが完了するまでステップＡ１〜Ａ３を繰り返すことになる。１ページ分の管理情報の読み出しが完了した場合（ステップＡ３のＹＥＳ）、ステップＡ４に進む。
【００３１】
１ページ分の管理情報の読み出しが完了した場合（ステップＡ３のＹＥＳ）、又は、全体の誤り訂正が完了していない場合（ステップＡ８のＮＯ）、インタフェース回路２１は、読み出し対象となるページデータをフラッシュメモリ１０のデータ領域（図２参照）の先頭から１訂正範囲分のページデータを読み出す（ステップＡ４）。ページデータの読み出しと並行して、インタフェース回路２１は、読み出した１訂正範囲分のページデータを第１バッファメモリ２２に保持させる（ステップＡ５）。次に、インタフェース回路２１は、第２バッファメモリ２４に保持された管理情報の対応部分に基づいて、第１バッファメモリ２２に保持された１訂正範囲分のページデータの誤り訂正を行う（ステップＡ６）。次に、外部インタフェース回路２３は、第１バッファメモリ２２に保持された１訂正範囲のページデータを外部装置（例えば、パソコン）に出力する（ステップＡ７）。次に、インタフェース回路２１は、１ページ分のページデータ全体の誤り訂正が完了したか否かを確認する（ステップＡ８）。１ページ分のページデータ全体の誤り訂正が完了していない場合（ステップＡ８のＮＯ）、ステップＡ４に戻り次の１訂正範囲分のページデータを読み出し、１ページ分全体の誤り訂正が完了するまでステップＡ４〜Ａ８を繰り返すことになる。１ページ分のページデータ全体の誤り訂正が完了した場合（ステップＡ８のＹＥＳ）、終了する。
【００３２】
ここで、冗長領域は、データ領域と比べて、非常に少量であるのが普通である。例えば、一般に用いられるＮＡＮＤ型フラッシュメモリでは、１ページ＝５１２バイトで冗長領域が１６バイト、もしくは、１ページ＝２０４８バイトで冗長領域が６４バイトである。従来例（図５参照）ではフラッシュメモリのページサイズ（ページ容量）が増大するとそれだけページデータを保持するバッファメモリのバッファサイズが非常に増大してしまうが、実施形態１ではフラッシュメモリのページサイズが増大してもページデータを保持するバッファメモリは１訂正範囲分（例えば、５１２バイト）で固定することができる。なお、実施形態１ではフラッシュメモリのページサイズ（ページ容量）が増大すると管理情報を保持するバッファメモリは１ページ分に増大するが、管理情報はページデータと比べてデータ量が非常に少量であるので、バッファサイズの増大を抑えることができる。例えば、１ページ＝５１２バイト、冗長領域１６バイトを基本単位としてページサイズが増大した場合、必要となるバッファメモリのサイズが従来例（図５参照）では５１２×［セグメント数］の割合で増大するのに対し、実施形態１では５１２＋１６×［セグメント数］の割合でしか増大しない。
【００３３】
実施形態１によれば、訂正のために保持するページデータが１訂正範囲分で済むため、使用するメモリのページサイズが増大しても、バッファ容量の増大を小規模に抑えることができる。
【００３４】
（実施形態２）
本発明の実施形態２に係る半導体記憶装置について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体記憶装置の構成を模式的に示したブロック図である。
【００３５】
実施形態２に係る半導体記憶装置は、ページデータ保持用の第１バッファメモリ２２の容量を実施形態１の２倍にしたものである。その他の構成については実施形態１と同様である。なお、第１バッファメモリ２２の容量は、実施形態１の２倍に限るものではなく、フラッシュメモリ１０のデータ領域全体の容量よりも小さい範囲での倍数であればよい。例えば、１ページ分のページデータが４個のセグメントに分割されている場合、第１バッファメモリ２２は、セグメント１〜３個分の容量であればよい。
【００３６】
次に、実施形態２に係る半導体記憶装置の動作について説明する。実施形態２に係る半導体記憶装置の基本的な動作は、実施形態１（図３参照）と同様であるが、（訂正範囲分で誤り訂正後の）第１のページデータを外部装置に出力するステップ（ステップＡ７）と並行して、（訂正範囲分の）第２のページデータの読出し・保持・誤り訂正するステップ（ステップＡ４〜Ａ６）を行う。その他にも、第１のページデータの外部出力後の完了確認するステップ（ステップＡ８）と並行して、第２のページデータの読出し・保持・誤り訂正・外部出力するステップ（ステップＡ４〜Ａ７）を行ってもよい。また、第１のページデータを誤り訂正するステップ（ステップＡ６）と並行して、第２のページデータの読出し・保持するステップ（ステップＡ４、Ａ５）を行ってもよい。
【００３７】
実施形態２によれば、ページデータ保持用の第１バッファメモリ２２の容量を２倍以上（セグメントの個数よりも少ない数の倍数）にすることで、誤り訂正されたページデータを外部出力する間にも、次のページデータをフラッシュメモリ１０から第１バッファメモリ２２に読み出し等を行うことができるので、処理の待ち時間を減らすことが可能になる。
【００３８】
なお、実施形態２（図４）のような構成にした場合でも、（１訂正範囲分の）ページデータ＝５１２バイト、（１訂正範囲分の）管理情報＝１６バイトを基本単位としてページサイズが増大した場合に必要となるバッファメモリのサイズは５１２×２＋１６×Ｎの割合でしか増大しない。一方、従来例（図５参照）で類似の構成にすると５１２×２×Ｎの割合で増大するので、実施形態２との差は大きい。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示したブロック図である。
【図２】本発明の実施形態１に係る半導体記憶装置におけるフラッシュメモリのメモリ領域のページ単位のデータ形式を模式的に示した概略図である。
【図３】本発明の実施形態１に係る半導体記憶装置の動作を模式的に示したフローチャートである。
【図４】本発明の実施形態２に係る半導体記憶装置の構成を模式的に示したブロック図である。
【図５】従来例に係る半導体記憶装置の構成を模式的に示したブロック図である。
【図６】従来例に係る半導体記憶装置におけるフラッシュメモリのメモリ領域のページ単位のデータ形式を模式的に示した概略図である。
【図７】従来例に係る半導体記憶装置の動作を模式的に示したフローチャートである。
【符号の説明】
【００４０】
１、１０１  半導体記憶装置
１０、１１０  フラッシュメモリ（メモリ）
２０、１２０  メモリコントローラ
２１、１２１  インタフェース回路（第１インタフェース回路）
２１ａ、１２１ａ  誤り訂正回路
２２  第１バッファメモリ
２３、１２３  外部インタフェース回路（第２インタフェース回路）
２４  第２バッファメモリ
１２１ｂ  レジスタ
１２２  バッファメモリ
【図１】
2007102460.tif 000003
【図２】
2007102460.tif 000004
【図３】
2007102460.tif 000005
【図４】
2007102460.tif 000006
【図５】
2007102460.tif 000007
【図６】
2007102460.tif 000008
【図７】
2007102460.tif 000009