(57)【要約】【目的】  基板上の膜に対し、膜の膜剥れやスクラッチを防止する半導体装置の製造方法を提供することを目的とする。また、露光装置におけるステージ上での基板のチャックエラーを抑制することを別の目的とする。【構成】  基板２００の表面にＣｕ膜２６０を形成するめっき工程（Ｓ１２０）と、前記基板２００の裏面を研磨する裏面研磨工程（Ｓ１２２）と、前記裏面が研磨された後、前記基板２００の表面に形成された前記Ｃｕ膜２６０を研磨する表面研磨工程（Ｓ１２４）と、を備えたことを特徴とする。【選択図】        図１
2007005438.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面に薄膜を形成する薄膜形成工程と、
前記基板の裏面を研磨する裏面研磨工程と、
前記裏面が研磨された後、前記基板の表面に形成された前記薄膜を研磨する表面研磨工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記裏面研磨工程において、樹脂粒子が含まれた研磨液を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記裏面研磨工程において、界面活性剤が含まれた研磨液を用いることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記基板の表面には、多孔質材料を用いた多孔質材料膜が形成されており、
前記薄膜形成工程において、前記薄膜は、前記多孔質材料膜の上層に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
基板の裏面に拡散防止膜を形成する拡散防止膜形成工程と、
前記基板の表面に前記拡散防止膜により拡散が防止される導電性材料を用いた導電性材料膜を形成する導電性材料膜形成工程と、
前記導電性材料膜が形成された後、樹脂粒子を砥粒として、前記基板の裏面に形成された拡散防止膜を研磨する裏面研磨工程と、
前記拡散防止膜が研磨された後、前記基板の表面に形成された前記導電性材料膜を研磨する表面研磨工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、例えば、薄膜を研磨する工程を必要とする半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。さらに、多層Ｃｕ配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法を用いることもできる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のヴィアホール（孔）及び上層配線用のトレンチ（配線溝）を形成した後に、ヴィアホールとトレンチに配線材料となるＣｕを同時に埋め込み、さらに、上層の不要なＣｕをＣＭＰにより除去し平坦化することにより埋め込み配線を形成する。
【０００３】
ここで、最近は層間絶縁膜として比誘電率の低い低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。
しかしながら、ｌｏｗ−ｋ膜は、低誘電率を達成するために多孔質構造であることが多く、機械的な強度が乏しいため、Ｃｕ膜のＣＭＰ加工中に、半導体基板の裏面に付着したパーティクルが遊離し表面に移動した場合、Ｃｕ膜の膜剥れやスクラッチの起点となってしまうことがある。Ｃｕ膜の膜剥れやスクラッチが生じてしまっては、配線を形成することができない。
【０００４】
一方、半導体装置の製造過程において、半導体基板に対し、ＣＭＰ加工を行なう場面は、上述したＣｕ配線の形成時に限らず、ＳＴＩ（シャロートレンチアイソレーション）構造を形成する場合、デバイス上に絶縁膜を形成する場合、或いは、かかる絶縁膜にプラグ形成を行なう場合等多岐にわたる。これらＣＭＰ加工を行なう際、半導体基板の裏面にパーティクルが付着していると上述したように加工された膜の膜剥れやスクラッチが生じてしまう場合も生じ得る。
【０００５】
さらに、ＬＳＩの高集積化及び高性能化に伴って、配線の最小寸法は９０ｎｍ以下の領域に達している。かかる９０ｎｍ以下の領域にまで進んできたことで寸法制御は一段と難しさを増してきている。同様に、配線下に形成されるデバイス形成においても寸法制御は一段と難しさを増してきている。そして、かかる寸法は、ほぼリソグラフィー工程での露光寸法の出来に左右される。そのため、露光装置では、露光に十分な焦点深度を得る必要から半導体基板が設置されるステージ上のパーティクルが徹底的に排除されている必要がある。しかしながら、半導体基板の裏面には、パーティクルが付着しており、かかるパーティクルにより、半導体基板をチャックする場合にチャックエラーが発生し、ステージ上でのチャックが行えず、露光すらできない場合が生じるといった問題もある。
【０００６】
ここで、半導体基板の裏面に付着した付着物対策に関連した技術として、多層配線形成時に半導体基板の裏面に付着した金属汚染物質を除去するため、半導体基板の裏面にバリア膜を形成しておき、多層配線形成後に、かかるバリア膜をＣＭＰにより除去してその後に前記金属汚染物質が半導体基板中に拡散することを防止する技術（例えば、特許文献１参照）や、多層配線形成後に、前記金属汚染物質と共に前記バリア膜を薬液により洗浄除去してその後に前記金属汚染物質が半導体基板中に拡散することを防止する技術（例えば、特許文献２参照）が、文献に開示されている。
【０００７】
しかし、これらの技術でも、上述したＣＭＰ加工を必要とする工程のうち、例えば、多層配線形成時における半導体基板の裏面に付着したパーティクルの対策はとられておらず、膜剥れやスクラッチが生じてしまうといった問題を解決できるものではない。
【特許文献１】特開２０００−１５０６４０号公報
【特許文献２】特開２００４−２８８８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した問題点を克服し、基板上の膜に対し、膜の膜剥れやスクラッチを防止する半導体装置の製造方法を提供することを目的とする。また、本発明の別の目的は、露光装置におけるステージ上での基板のチャックエラーを抑制することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置の製造方法は、
基板の表面に薄膜を形成する薄膜形成工程と、
前記基板の裏面を研磨する裏面研磨工程と、
前記裏面が研磨された後、前記基板の表面に形成された前記薄膜を研磨する表面研磨工程と、
を備えたことを特徴とする。
【００１０】
また、本発明の他の態様の半導体装置の製造方法は、
基板の裏面に拡散防止膜を形成する拡散防止膜形成工程と、
前記基板の表面に前記拡散防止膜により拡散が防止される導電性材料を用いた導電性材料膜を形成する導電性材料膜形成工程と、
前記導電性材料膜が形成された後、樹脂粒子を砥粒として、前記基板の裏面に形成された拡散防止膜を研磨する裏面研磨工程と、
前記拡散防止膜が研磨された後、前記基板の表面に形成された前記導電性材料膜を研磨する表面研磨工程と、
を備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、薄膜を研磨する前に、基板の裏面に付着したパーティクルを除去することができる。その結果、基板上の膜に対し、パーティクルに起因する膜の膜剥れやスクラッチを防止することができる。さらには、基板の裏面に付着したパーティクルを除去することができるので、露光装置におけるステージ上での基板のチャックエラーを抑制することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
実施の形態１では、半導体装置の製造過程において、導電性材料の一例であるＣｕを用いた配線形成を行なう工程について重点をおいて説明する。
【００１３】
以下、図面を用いて、実施の形態１について説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、拡散防止膜の薄膜を形成する拡散防止膜形成工程（Ｓ１０２）、ＳｉＯ２膜の薄膜を形成するＳｉＯ２膜形成工程（Ｓ１０４）、タングステン（Ｗ）膜の薄膜を形成するＷ膜形成工程（Ｓ１０６）、下地膜の薄膜を形成する下地膜形成工程（Ｓ１０８）、低誘電率の絶縁性材料からなるｌｏｗ−ｋ膜の薄膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１１０）、キャップ膜の薄膜を形成するキャップ膜形成工程（Ｓ１１２）、開口部を形成する開口部形成工程（Ｓ１１４）、導電性材料を用いた導電性材料膜の薄膜を形成する導電性材料膜形成工程として、バリアメタル膜形成工程（Ｓ１１６）、シード膜形成工程（Ｓ１１８）、めっき工程（Ｓ１２０）と、裏面研磨工程（Ｓ１２２）、表面研磨工程（Ｓ１２４）という一連の工程を実施する。
【００１４】
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１の拡散防止膜形成工程（Ｓ１０２）から下地膜形成工程（Ｓ１０８）までを示している。それ以降の工程は後述する。
【００１５】
図２（ａ）において、拡散防止膜形成工程として、半導体基板となる基板２００の表面及び裏面を含めた全面にＣｕの拡散防止膜として、窒化シリコン（ＳｉＮ）を例えば６０ｎｍ堆積させてＳｉＮ膜２０２の薄膜を形成する。ＳｉＮ膜２０２は、例えば、ＬＰ-ＣＶＤ（低圧化学気相成長）法によって形成する。ここでは、ＬＰ−ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。図２（ａ）では、基板２００の裏面側以外は図示を省略している。Ｃｕを主成分とするダマシン配線を形成する場合には、半導体装置製造中に発生するＣｕイオンが半導体基板となる基板２００中を拡散し、表面の素子の動作に悪影響しないように、基板２００の裏面を拡散防止膜で覆うことで基板２００の裏面からのＣｕイオンの拡散を防止することができる。さらに、半導体基板となる基板２００の裏面だけではなく、全面にＣｕ拡散防止膜を形成することがより望ましい。基板２００の裏面だけではなく、基板２００の全面にＣｕ拡散防止膜を形成することにより、デバイス等が形成されない外周部であるベベル部からのＣｕイオンの拡散をも防止することができる。また、Ｃｕ拡散防止膜の材料として、ＳｉＮの他、炭化シリコン（ＳｉＣ）や炭酸化シリコン（ＳｉＯＣ）などを用いても構わない。Ｃｕイオンの拡散を防止する観点からは、ダイシングなどの実装工程に進むまでは、Ｃｕ拡散防止膜を除去して基板２００面を露出させずにＣｕ拡散防止膜で保護したままのほうが望ましい。膜厚は３０から３００ｎｍが望ましいが、より好ましくは５０ｎｍ以上が好適である。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。
【００１６】
そして、図示を省略しているが、基板２００の表面に形成されたＳｉＮ膜２０２のうち、各種の半導体素子にあたるデバイス部分が形成される領域のＳｉＮ膜２０２を除去して、除去された領域にデバイス部分を形成する。
【００１７】
図２（ｂ）において、ＳｉＯ２膜形成工程として、デバイス部分が形成された基板２００の表面にＣＶＤ（化学気相成長）法によって、例えば、膜厚５００ｎｍのＳｉＯ２膜の薄膜を堆積し、絶縁膜となるＳｉＯ２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。
【００１８】
図２（ｃ）において、Ｗ膜形成工程として、ＳｉＯ２膜２１０に選択的にデバイス部分に到達する開口部となるホール（孔）を形成し、バリアメタルとして例えば窒化チタン（ＴｉＮ）膜２１４の薄膜をホールの側面および底面に堆積させた後、タングステン（Ｗ）膜２１６の薄膜でホールを埋め込み、プラグを形成する。例えば、開口部の形成はエッチングにより形成し、ＴｉＮ膜２１４やＷ膜２１６はＣＶＤ法によって成膜した後、ＣＭＰにより開口部以外に堆積したＴｉＮ膜２１４やＷ膜２１６を除去すればよい。
【００１９】
図２（ｄ）において、下地膜形成工程として、プラグ形成されたＳｉＯ２膜２１０とＴｉＮ膜２１４とＷ膜２１６との表面に、ＣＶＤ法によって、例えば、膜厚５０ｎｍのＳｉＣ膜の薄膜を堆積し、下地絶縁膜となるＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。
【００２０】
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１のｌｏｗ−ｋ膜形成工程（Ｓ１１０）から開口部形成工程（Ｓ１１４）までを示している。それ以降の工程は後述する。
【００２１】
図３（ａ）において、ｌｏｗ−ｋ膜形成工程として、基板２００の上に形成されたＳｉＣ膜２１２の上に多孔質の低誘電率絶縁性材料を用いたｌｏｗ−ｋ膜２２０の薄膜を例えば２００ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ここでは、一例として、比誘電率が２．５未満の低誘電率絶縁材料となるポリメチルシロキサンを用いたＬＫＤ（Ｌｏｗ−Ｋ  Ｄｉｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ：ＪＳＲ製）を用いてｌｏｗ−ｋ膜２２０を形成する。ｌｏｗ−ｋ膜２２０の材料としては、ポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかるｌｏｗ−ｋ膜２２０の材料では、比誘電率が２．５未満の低誘電率を得ることができる。形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｉｃ  ｃｏａｔｉｎｇ）法を用いることができる。例えば、スピナーで成膜し、このウエハをホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。ｌｏｗ−ｋ材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【００２２】
図３（ｂ）において、キャップ膜形成工程として、ｌｏｗ−ｋ膜２２０上にＣＶＤ法によってキャップ絶縁膜としてＳｉＯＣを例えば膜厚５０ｎｍ堆積することで、ＳｉＯＣ膜２２２の薄膜を形成する。ＳｉＯＣ膜２２２を形成することで、直接リソグラフィーを行うことが困難なｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。キャップ絶縁膜の材料として、ＳｉＯＣの他に、ＴＥＯＳ（テトラエトキシシラン）、ＳｉＣ、炭水化シリコン（ＳｉＣＨ）、炭窒化シリコン（ＳｉＣＮ）、ＳｉＯＣＨ、およびシラン（ＳｉＨ４）からなる群から選択される少なくとも一種の比誘電率２．５以上の絶縁材料を用いて形成しても構わない。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。
【００２３】
図３（ｃ）において、開口部形成工程として、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯＣ膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てＳｉＯＣ膜２２２の上にレジスト膜が形成された基板２００に対し、露出したＳｉＯＣ膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基板２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。
【００２４】
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１のバリアメタル膜形成工程（Ｓ１１６）からめっき工程（Ｓ１２０）までを示している。それ以降の工程は後述する。
【００２５】
図４（ａ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯＣ膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内でタンタル（Ｔａ）膜の薄膜を例えば膜厚５ｎｍ堆積し、バリアメタル膜２４０を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、Ｔａの他、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）もしくはＴａとＴａＮ等これらを組合せて用いた積層膜であっても構わない。
【００２６】
図４（ｂ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基板２００表面に堆積（形成）させる。ここでは、シード膜２５０を例えば膜厚５０ｎｍ堆積させる。
【００２７】
図４（ｃ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０の薄膜を開口部１５０及び基板２００表面に堆積させる。ここでは、膜厚８００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を例えば２５０℃の温度で３０分間行なう。
【００２８】
図３，４及び後述するその他の図面では、配線溝となる開口部１５０は、１つしか図示されていないが、評価のため、実施の形態１では、配線溝としては、幅６０ｎｍの微細配線と、幅７５μｍの幅広配線とを形成した。形成した微細配線の被覆率は、５０％以下、言い換えれば、孤立配線或いは被覆率５０％までの配線とし、他方の幅広配線の被覆率は、９５％以下、言い換えれば、孤立配線或いは被覆率９５％までの配線とした。以上説明した各工程を経てＣｕ膜２６０が堆積したウエハを、比較のため複数枚作製した。
【００２９】
図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１の裏面研磨工程（Ｓ１２２）から表面研磨工程（Ｓ１２４）までを示している。
【００３０】
図５（ａ）において、裏面研磨工程として、ＣＭＰ法によって、基板２００の裏面のＳｉＮ膜２０２を研磨する。
【００３１】
図６は、ＣＭＰ装置の構成を示す概念図である。
図７は、図６のＣＭＰ装置を上面から見た場合のＣＭＰ装置の動作を説明するための概念図である。
図６において、研磨装置の一例となるロータリ型のＣＭＰ装置では、ターンテーブル５２０上に配置された研磨布５２５上に、研磨面を下に向けて基板３００をトップリング５１０が保持する。そして、図示していない供給ノズルから供給される純水にて研磨布５２５上を流したのち、供給ノズル５３０から研磨液５４０を供給する。研磨液を用いた研磨工程が終了後、研磨布５２５上の研磨液５４０を図示していない供給ノズルから供給される純水にて流し、置換する。図７に示すように、トップリング５１０を回転することで基板３００を回転させ、ターンテーブル５２０も回転させる。ターンテーブル５２０の回転方向先に位置する基板３００の手前（図７の５４０に示す位置）に研磨液５４０を供給することで、研磨液５４０が基板３００面内に供給される。
【００３２】
図８は、図６に示すＣＭＰ装置の断面構成を示す概念図である。
研磨布５２５が貼付されたターンテーブル５２０を１００ｍｉｎ−１（ｒｐｍ）で回転させつつ、基板３００を保持したトップリング５１０により基板３００を研磨布５２５に１．９６×１０４Ｐａ（２００ｇｆ／ｃｍ２）の研磨荷重Ｐで当接させた。トップリング５１０の回転数は１０５ｍｉｎ−１（ｒｐｍ）とし、研磨布５２５上には、供給ノズル５３０から０．２Ｌ／ｍｉｎ（２００ｃｃ／ｍｉｎ）の流量で研磨液５４０を供給した。研磨布５２５としてはＩＣ１０００（ＲＯＤＥＬ社）を用いた。
【００３３】
ここで、裏面研磨時は、純水を流しながら研磨するだけでも構わないが、より好ましくは、裏面研磨用の研磨液として、純水の他に砥粒、特に、樹脂粒子を含むことが望ましい。或いは、純水の他に界面活性剤を含むことが好ましい。さらに好ましくは、裏面研磨用の研磨液として、砥粒と界面活性剤との両方を含むと良い。
【００３４】
樹脂粒子の材料としては、ポリメタクリル酸メチル（ＰＭＭＡ）、ポリスチレン、ポリエチレン、ポリエチレングリコール、ポリ酢酸ビニル、ポリブタジエン、ポリイソブチレン、ポリプロピレン、およびポリオキシメチレンを用いることができる。その他、樹脂粒子として、フェノール樹脂、ユリア樹脂、メラミン樹脂、ポリアセタール樹脂、ポリカーボネート樹脂を用いることができる。
【００３５】
樹脂粒子を用いた場合のＳｉＮのべた膜研磨速度は５ｎｍ／ｍｉｎ以下であり、実質的にゼロにすることができる。多層配線を形成する場合、通常、１０回以上の金属膜のＣＭＰ加工が行われるため、研磨速度は遅くすることで、すべての研磨時に最初に成膜したＳｉＮ膜２０２で金属膜の拡散を防止することができる。研磨速度を遅くしたため、研磨終点検出ではなく、研磨時間により加工を制御すればよい。例えば、６０秒以上であれば十分である。さらに、樹脂粒子を用いることで樹脂粒子が砥粒となり、ＳｉＮ膜２０２の基準面よりも凸型のもの、すなわち、バリ等に応力集中が生じかかる凸型のものを圧倒的に除去することができる。また、樹脂粒子の官能基により、金属汚染を防止し、膜を親水化させ、研磨したパーティクルの再付着を防止することができる。
【００３６】
ここで、砥粒となる研磨粒子は、樹脂粒子に限らず、無機粒子のコロイダルシリカ等であっても構わない。無機粒子でもアルミナ、ヒュームドシリカと異なり、コロイダルシリカは、凸部の除去能力が高く、研磨面となる基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから十分使用可能である。
【００３７】
また、界面活性剤としては、アニオンとして、ドデシルベンゼンスルホン酸カリウム、ドデシルベンゼンスルホン酸アンモニウム、ポリカルボン酸アンモニウム（花王：ＴＫ−７５）、ポリアクリル酸塩、カチオンとして、セチルトリメチルアンモニウムクロライド、ポリマー型カチオン（花王：ＫＤ−８４）、ノニオンとして、アセチレンジオール系ノニオン（ＨＬＢ１８）、フッ素系ノニオン、ポリビニルピロリドン、ポリビニルアルコール等を用いることができる。界面活性剤はパーティクルの溶解を促したり、裏面材料（ここでは、ＳｉＮ膜２０２）に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをするため好適である。
【００３８】
図９は、洗浄装置の構成の一例を示す概念図である。
図１０は、図９に示す洗浄装置の断面構成を示す概念図である。
裏面研磨後、洗浄工程として、ＣＭＰ後洗浄プロセスのステップの一部として、図１０に示す保持具７１０にて研磨された研磨面を上にして基板３００を保持する。そして、図示しない回転軸の回転により基板３００を回転させながら、図９と図１０に示す供給口７３０は上面に向かって供給液７４０を供給し、図１０に示す供給口７３２は下面に向かって供給液７４２を供給する。図９と図１０に示すように基板３００表面は、自転するブラシ７５０とブラシ７５２とで挟持されブラシスクラブされる。
【００３９】
図１１は、別の洗浄装置の構成の一例を示す概念図である。
図９と図１０に示したブラシスクラブ洗浄（或いは、ロールブラシ洗浄ともいう）後のリンスプロセスのステップとして、図１１において、回転テーブル８２０上に配置された４つの保持具８１０にて基板３００を保持する。そして、回転軸８６０の回転により回転テーブル８２０が回転することで、基板３００を回転させながら供給口８３０から純水８４０を供給することで、リンス洗浄を行なう。ここでは、上面のみリンス洗浄を行なっているが、両面リンス洗浄しても構わない。
【００４０】
図５（ｂ）において、表面研磨工程として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外にＳｉＯＣ膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜２５０、及びバリアメタル膜２４０を研磨除去することにより、平坦化し、図５（ｂ）に表したようなＣｕ配線となる埋め込み構造を形成する。
表面研磨工程においても、研磨条件は研磨液が異なる以外は裏面研磨工程と同一とした。表面研磨用の研磨液は、過硫酸アンモニウム１．５ｗｔ％、キナルジン酸０．５ｗｔ％、グリシン０．２ｗｔ％、コロイダルシリカ０．５ｗｔ％、ドデシルベンゼンスルホン酸カリウム０．０４ｗｔ％、ポリビニルピロリドン０．０５ｗｔ％をそれぞれ純水に配合し、水酸化カリウム（ＫＯＨ）でｐＨ９に調整した。そして、研磨は、Ｃｕ膜２６０（シード膜２５０を含む）とバリアメタル膜２４０が除去され、キャップ膜であるＳｉＯＣ膜２２２が露出するまでのＣＭＰ時間に＋５０％のオーバーポリッシュを行なった。そして、裏面研磨工程と同様、ブラシスクラブ洗浄を行ない、そしてリンス洗浄を行なった。各装置構成は、裏面研磨工程と同様なので、説明を省略する。
【００４１】
ここで、Ｃｕ膜の研磨時に膜剥がれやスクラッチが生じていないかどうかを確認するため、上述したＳ１２０においてＣｕ膜２６０を堆積させた状態の複数のウエハを用いて、サンプルの加工条件を変えて加工した。条件は以下の通りである。
【００４２】
１）サンプル１として、基板２００の裏面研磨および裏面洗浄なしで、基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００４３】
２）サンプル２として、基板２００の裏面を図９，１０に示す洗浄装置にて純水によるロールブラシ洗浄（６０秒）を行なった後、基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００４４】
３）サンプル３として、基板２００の裏面研磨用の研磨液として樹脂粒子（母材：ＰＭＭＡ、表面官能基ＣＯＯＨ、ＳＯ３Ｈ）１ｗｔ％を含む研磨液（界面活性剤なし）を用いて図９，１０に示す洗浄装置にてロールブラシ洗浄（６０秒）を行なった後、さらに、純水によるロールブラシ洗浄（６０秒）を行ない、その後に、基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００４５】
４）サンプル４として、基板２００の裏面研磨用の研磨液として樹脂粒子（母材：ＰＭＭＡ、表面官能基ＣＯＯＨ、ＳＯ３Ｈ）１ｗｔ％と界面活性剤（ポリアクリル酸カリウム）０．１ｗｔ％を含む研磨液を用いて図９，１０に示す洗浄装置にてロールブラシ洗浄（６０秒）を行なった後、さらに、純水によるロールブラシ洗浄（６０秒）を行ない、その後に、基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００４６】
５）サンプル５として、純水を用いて裏面研磨（６０秒）後、純水によるロールブラシ洗浄（６０秒）とリンス洗浄をしてから基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００４７】
６）サンプル６として、基板２００の裏面研磨用の研磨液として界面活性剤（セチルトリメチルアンモニウムクロライド）０．０５ｗｔ％を含む研磨液（砥粒なし）を用いて裏面研磨（６０秒）を行い、さらに、純水を用いて裏面研磨（３０秒）後、純水によるロールブラシ洗浄（６０秒）とリンス洗浄をしてから基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００４８】
７）サンプル７として、基板２００の裏面研磨用の研磨液としてコロイダルシリカ０．５ｗｔ％を含む研磨液（界面活性剤なし）を用いて裏面研磨（６０秒）を行い、さらに、純水を用いて裏面研磨（３０秒）後、純水によるロールブラシ洗浄（６０秒）とリンス洗浄をしてから基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００４９】
８）サンプル８として、基板２００の裏面研磨用の研磨液として樹脂粒子（母材：ＰＭＭＡ、表面官能基ＣＯＯＨ、ＳＯ３Ｈ）１ｗｔ％を含む研磨液（界面活性剤なし）を用いて裏面研磨（６０秒）を行い、さらに、純水を用いて裏面研磨（３０秒）後、純水によるロールブラシ洗浄（６０秒）とリンス洗浄をしてから基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００５０】
９）サンプル９として、基板２００の裏面研磨用の研磨液として樹脂粒子（母材：ポリスチレン、表面官能基ＮＨ２）１ｗｔ％を含む研磨液（界面活性剤なし）を用いて裏面研磨（６０秒）を行い、さらに、純水を用いて裏面研磨（３０秒）後、純水によるロールブラシ洗浄（６０秒）とリンス洗浄をしてから基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００５１】
１０）サンプル１０として、基板２００の裏面研磨用の研磨液としてコロイダルシリカ１ｗｔ％と界面活性剤（ドデシルベンゼンスルホン酸カリウム）０．１ｗｔ％を含む研磨液を用いて裏面研磨（６０秒）を行い、さらに、純水を用いて裏面研磨（３０秒）後、純水によるロールブラシ洗浄（６０秒）とリンス洗浄をしてから基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００５２】
１１）サンプル１１として、基板２００の裏面研磨用の研磨液として樹脂粒子（母材：ポリスチレン、表面官能基ＮＨ２）１ｗｔ％と界面活性剤（ポリビニルピロリドン）０．１ｗｔ％を含む研磨液を用いて裏面研磨（６０秒）を行い、さらに、純水を用いて裏面研磨（３０秒）後、純水によるロールブラシ洗浄（６０秒）とリンス洗浄をしてから基板２００の表面のＣｕ膜２６０を研磨する表面研磨をおこなった。
【００５３】
図１２は、膜剥がれとスクラッチ発生の有無の結果を示す図である。
評価は目視で膜剥がれの有無、研磨後のＣｕ膜２６０上とＳｉＯＣ膜２２２絶縁膜上のスクラッチ数をカウントした。膜剥がれは基板２００を２５枚処理した場合に１枚でも膜剥がれが生じた場合ＮＧ（×）と判断した。また、スクラッチは、Ｃｕ膜２６０上、ＳｉＯＣ膜２２２絶縁膜上を、欠陥検査装置（ＫＬＡ−ＴＥＮＣＯＲ社製）を用いて検査し、それぞれ合計１ｃｍ２の領域において、両方足し合わせて１０箇所以上で生じている基板２００があればＮＧ（×）と判断した。また、使用可能な場合でも、５箇所以上１０箇所未満で生じていれば（△）と判断した。１箇所以上５箇所未満で生じていれば（○）と判断した。スクラッチが生じていなければ（◎）と判断した。
【００５４】
図１２に示すように、サンプル５〜１１で、膜剥がれとスクラッチの両方を改善することができた。サンプル２〜４とサンプル５とを比較するとロールブラシ洗浄よりも研磨の方が効果的であることがわかる。また、サンプル５とサンプル８〜１１を比較すると裏面研磨を行なう場合でも樹脂粒子を用いた研磨液を用いる方がより効果的であることがわかる。また、サンプル６とサンプル８，９を比較すると界面活性剤より樹脂粒子を用いた研磨液を用いる方がより効果的であることがわかる。また、サンプル７とサンプル８，９を比較すると官能基を持たない無機粒子のコロイダルシリカより官能基を持った樹脂粒子を用いた研磨液を用いる方がより効果的であることがわかる。また、サンプル９とサンプル１１を比較すると樹脂粒子にさらに界面活性剤を含んだ研磨液を用いる方がより効果的であることがわかる。
半導体基板の裏面は、搬送時にセラミックやテフロン（登録商標）などのハンガーや、ステージなどと物理的に接触するため、キズによるバリが生じたり、金属やシリコン屑などのパーティクルが付着するが、裏面の洗浄として薬液処理やロールブラシなどでは、バリやパーティクルを除去する能力が備わっていないことがわかる。
【００５５】
以上のように、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、多孔質であるがゆえに機械的強度が弱い低誘電率材料上に形成されたＣｕ配線形成時における基板表面の研磨加工時の膜剥がれやスクラッチを防止することができる。
【００５６】
なお、裏面のＣＭＰと表面のＣＭＰを行う装置は、既存の装置の搬送プログラムソフトを変更するだけでよく、同一装置、同一研磨テーブル上で行うことができる。また、裏面研磨時には半導体基板表面側の全面に金属膜が形成されていることにより、最終的に形成されるダマシン配線がＣＭＰ装置のトップリングに直接触れることがないため、裏面研磨工程時において最終的に形成されるダマシン配線へのダメージを回避することができる。もちろん、裏面研磨液は金属膜のＣＭＰ時に影響しないよう配慮する必要がある。ここで、もし、表面研磨後に裏面を研磨する場合、最終的に形成されるダマシン配線がＣＭＰ装置のトップリングに直接触れることによるキズ等のダメージが生じないようにするためには、例えば、Ｒｅｓｉｓｔやポリイミドを表面の保護膜として堆積し、裏面を研磨し、さらに表面保護膜を除去しなければならないため、保護膜の堆積工程と除去工程という２つの工程が増え、スループットの増加はもとより製造コストが高くなる。本実施の形態ではかかる点も回避することができる。
【００５７】
そして、次に露光装置におけるチャックエラーの改善具合と、配線寸法７０ｎｍ、長さ１ｍの配線の評価を行なった。ここでも上述したＳ１２０においてＣｕ膜２６０を堆積させた状態の複数のウエハを用いて、上述したサンプル条件１〜１１で評価した。
【００５８】
そして、各サンプル１〜１１で加工されたそれぞれのウエハについて、その後、形成されたＣｕ配線の層上にＳｉＣＮ膜を堆積し、直径７０ｎｍのヴィアホールのパターニングのため、露光装置であるステッパーのステージに搬送した。その時のステージのチャックエラーの頻度の比較を行った。ここで、ステッパーは、ＮＳＲ−Ｓ２０６Ｄ（株式会社ニコン製）を用いた。そして、更に２層目のデュアルダマシン構造のＣｕ配線を形成し、配線の歩留まりを評価した。チャックエラーは、基板２００を５０枚処理した場合に１枚でもチャックエラーが生じた場合ＮＧ（×）と判断した。配線の歩留まりは、オープン・ショート歩留まり９８％以上で使用可能（○）とした。
【００５９】
図１３は、チャックエラーの頻度と配線の歩留まりとの結果を示す図である。
図１３に示すように、サンプル１〜４では５０枚中でチャックエラー６〜８枚とＮＧであったが、裏面研磨したサンプル５〜１１では５０枚全てＯＫであった。
【００６０】
そして、配線の歩留まりは、サンプル１〜４では７０〜８５％でＮＧ（×）であったが、裏面研磨したサンプル５〜１１ではオープン・ショート歩留まり９８％以上（○）が得られた。すなわち、膜剥がれやスクラッチに有効であったサンプル５〜１１では、同様に、チャックエラーや配線の歩留まりでも有効であった。
【００６１】
以上のように、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、露光装置におけるチャックエラーを抑制することができる。
【００６２】
実施の形態２．
実施の形態１では、半導体装置の製造過程において、導電性材料の一例であるＣｕを用いた配線形成を行なう工程について重点をおいて説明したが、半導体装置の製造過程において、基板の研磨を行なう工程はこれに限るものではない。実施の形態２では、半導体装置の製造過程において、デバイス部分と配線部分とをつなぐプラグ形成を行なう工程について重点をおいて説明する。
【００６３】
以下、図面を用いて、実施の形態２について説明する。
図１４は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
図１４において、本実施の形態では、ＳｉＯ２膜の薄膜を形成するＳｉＯ２膜形成工程（Ｓ１４０２）、基板の裏面を研磨する裏面研磨工程（Ｓ１４０４）、ＳｉＯ２膜の薄膜を研磨する表面研磨工程（Ｓ１４０６）、開口部を形成する開口部形成工程（Ｓ１４０８）、バリアメタル膜形成工程（Ｓ１４１０）、Ｗ膜の薄膜を形成するＷ膜形成工程（Ｓ１４１２）、基板の裏面を研磨する裏面研磨工程（Ｓ１４１４）、バリアメタル膜とＷ膜とを研磨する表面研磨工程（Ｓ１４１６）という一連の工程を実施する。
【００６４】
図１５は、図１４のフローチャートに対応して実施される工程を表す工程断面図である。
図１５では、図１４のＳｉＯ２膜形成工程（Ｓ１４０２）から表面研磨工程（Ｓ１４０６）までを示している。それ以降の工程は後述する。
【００６５】
図１５（ａ）において、ＳｉＯ２膜形成工程として、デバイス部分が形成された基板２００の表面にＣＶＤ法によって、例えば、膜厚５００ｎｍのＳｉＯ２膜の薄膜を堆積し、プラグ層の絶縁膜となるＳｉＯ２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ここで、ＳｉＯ２膜２１０の薄膜を堆積する場合に、堆積前の基板２００の表面が平らであれば好ましいが、例えば、ゲート形成等により基板２００の表面が波打っている場合、堆積したＳｉＯ２膜２１０の表面も波打ってしまう。そのため、ここでもＳｉＯ２膜２１０の表面を平坦化するため研磨することが望ましい。かかる場合もやはり膜剥がれやスクラッチの問題が生じるおそれがある。そこで、実施の形態１と同様、基板２００の裏面を研磨することでかかる問題を回避する。
【００６６】
図１５（ｂ）において、裏面研磨工程として、ＣＭＰ法によって、基板２００の裏面を研磨する。実施の形態１では、Ｃｕ配線形成時のＣｕ拡散防止のため基板２００の裏面に拡散防止膜となるＳｉＮ膜２０２を形成していたが、プラグ形成までの工程で考えれば、拡散防止膜となるＳｉＮ膜２０２を形成していなくてもよく、直接、基板２００となるシリコンウェハの裏面を研磨してもよい。ここで、装置構成、及び研磨条件は、実施の形態１と同様で構わないので説明を省略する。研磨面に生じた凸部の除去能力が高く、基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから、プラグ形成においても研磨液には、実施の形態１と同様の樹脂粒子や、無機粒子のうちのコロイダルシリカを含ませると好適である。基準面の研磨速度を遅くすることで基板２００の削りすぎを防止することができる。また、さらに、パーティクルの溶解を促したり、基板２００の裏面に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをすることから、プラグ形成においても研磨液には、実施の形態１と同様の界面活性剤を含ませると好適である。そして、裏面研磨後は、純水によるロールブラシ洗浄とリンス洗浄を行なう点は、実施の形態１と同様である。
【００６７】
図１５（ｃ）において、表面研磨工程として、基板２００の表面に形成されたＳｉＯ２膜２１０の薄膜を研磨する。ここで、装置構成は、実施の形態１と同様で構わないので説明を省略する。また、研磨条件は、酸化膜を研磨する条件に適宜調整すればよい。ＳｉＯ２膜２１０を平坦にすることで、後述する工程で堆積させるバリアメタルやＷがプラグとして所望する位置とは異なる位置にて凹部に残ることを防止することができる。
【００６８】
ＳｉＯ２膜２１０を研磨する前に、裏面研磨することで、ＳｉＯ２膜２１０を研磨する場合の膜剥がれやスクラッチを防止することができる。同様に、露光装置におけるチャックエラーを抑制することができる。
【００６９】
図１６は、図１４のフローチャートに対応して実施される工程を表す工程断面図である。
図１６では、図１４の開口部形成工程（Ｓ１４０８）からＷ膜形成工程（Ｓ１４１２）までを示している。それ以降の工程は後述する。
【００７０】
図１６（ａ）において、開口部形成工程として、リソグラフィー工程とドライエッチング工程でプラグを作製するためのプラグ孔（ホール）構造である開口部１５２をＳｉＯ２膜２１０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てＳｉＯ２膜２１０の上にレジスト膜が形成された基板２００に対し、露出したＳｉＯ２膜２１０を異方性エッチング法により除去して開口部１５２を形成すればよい。異方性エッチング法を用いることで、基板２００の表面に対し、略垂直に開口部１５２を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５２を形成すればよい。
【００７１】
図１６（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５２及びＳｉＯ２膜２１０表面にバリアメタル材料を用いたバリアメタル膜となる窒化チタン（ＴｉＮ）膜２１４を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内でＴｉＮ膜２１４の薄膜を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、上述したＡＬＤ法、ＡＬＣＶＤ法、或いはＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。
【００７２】
図１６（ｃ）において、Ｗ膜形成工程として、ＣＶＤ法により、ＴｉＮ膜２１４が形成された開口部１５２内壁及び基板２００表面にＷ膜２１６の薄膜を堆積（形成）させる。
そして、基板２００の表面を研磨して、開口部１５２以外にＳｉＯ２膜２１０の表面に堆積されたＷ膜２１６及びＴｉＮ膜２１４を研磨除去することになるが、かかる場合もやはり膜剥がれやスクラッチの問題が生じる。そこで、実施の形態１と同様、基板２００の裏面を研磨することでかかる問題を回避する。
【００７３】
図１７は、図１４のフローチャートに対応して実施される工程を表す工程断面図である。
図１７では、図１４の裏面研磨工程（Ｓ１４１４）から表面研磨工程（Ｓ１４１６）までとその後に形成されるＣｕ配線構造とを示している。
【００７４】
図１７（ａ）において、裏面研磨工程として、ＣＭＰ法によって、基板２００の裏面を研磨する。実施の形態１では、Ｃｕ配線形成時のＣｕ拡散防止のため基板２００の裏面に拡散防止膜となるＳｉＮ膜２０２を形成していたが、プラグ形成までの工程で考えれば、拡散防止膜となるＳｉＮ膜２０２を形成していなくてもよく、直接、基板２００となるシリコンウェハの裏面を研磨してもよい。ここで、装置構成、及び研磨条件は、実施の形態１と同様で構わないので説明を省略する。研磨面に生じた凸部の除去能力が高く、基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから、プラグ形成においても研磨液には、実施の形態１と同様の樹脂粒子や、無機粒子のうちのコロイダルシリカを含ませると好適である。基準面の研磨速度を遅くすることで基板２００の削りすぎを防止することができる。また、さらに、パーティクルの溶解を促したり、基板２００の裏面に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをすることから、プラグ形成においても研磨液には、実施の形態１と同様の界面活性剤を含ませると好適である。そして、裏面研磨後は、純水によるロールブラシ洗浄とリンス洗浄を行なう点は、実施の形態１と同様である。
【００７５】
図１７（ｂ）において、表面研磨工程として、基板２００の表面を研磨して、開口部１５２以外にＳｉＯ２膜２１０の表面に堆積されたＷ膜２１６及びＴｉＮ膜２１４を研磨除去して、図１７（ｂ）に示すようなプラグを形成する。ここで、装置構成は、実施の形態１と同様で構わないので説明を省略する。また、研磨条件は、Ｗ膜２１６及びＴｉＮ膜２１４を研磨する条件に適宜調整すればよい。
【００７６】
そして、その後に図１７（ｃ）に示すような配線形成を行なっていけばよい。
【００７７】
以上のように、プラグ形成過程においても、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、基板表面の研磨加工時の膜剥がれやスクラッチを防止することができる。同様に、露光装置におけるチャックエラーを抑制することができる。
【００７８】
実施の形態３．
実施の形態１では、半導体装置の製造過程において、導電性材料の一例であるＣｕを用いた配線形成を行なう工程について重点をおいて説明した。そして、実施の形態２では、半導体装置の製造過程において、デバイス部分と配線部分とをつなぐプラグ形成を行なう工程について重点をおいて説明した。しかし、半導体装置の製造過程において、基板の研磨を行なう工程はこれに限るものではない。実施の形態３では、半導体装置の製造過程において、デバイス部分を形成する前提となる素子分離を行なう工程、例えば、ここではＳＴＩ構造を形成する工程について重点をおいて説明する。
【００７９】
以下、図面を用いて、実施の形態３について説明する。
図１８は、実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。
図１８において、本実施の形態では、ＳｉＯ２膜の薄膜を形成するＳｉＯ２膜形成工程（Ｓ１８０２）、シリコン窒化膜（Ｓｉ３Ｎ４膜）の薄膜を形成するＳｉ３Ｎ４膜形成工程（Ｓ１８０４）、トレンチを形成するトレンチエッチング工程（Ｓ１８０６）、ＳｉＯ２膜の薄膜を形成するＳｉＯ２膜形成工程（Ｓ１８０８）、基板の裏面を研磨する裏面研磨工程（Ｓ１８１０）、ＳｉＯ２膜を研磨する表面研磨工程（Ｓ１８１２）という一連の工程を実施する。
【００８０】
図１９は、図１８のフローチャートに対応して実施される工程を表す工程断面図である。
図１９では、図１８のＳｉＯ２膜形成工程（Ｓ１８０２）からＳｉＯ２膜形成工程（Ｓ１８０８）までを示している。それ以降の工程は後述する。
【００８１】
図１９（ａ）において、ＳｉＯ２膜形成工程として、基板２００の表面に熱酸化によって、ＳｉＯ２膜の薄膜を形成し、トレンチ形成のためマスクとなるＳｉＯ２膜２０４を形成する。ここでは、熱酸化によって成膜しているが、その他の方法を用いても構わない。
【００８２】
図１９（ｂ）において、Ｓｉ３Ｎ４膜形成工程として、ＳｉＯ２膜２０４表面にＣＶＤ法によって、Ｓｉ３Ｎ４膜の薄膜を堆積し、ＳｉＯ２膜２０４と同様、トレンチ形成のためマスクとなるＳｉ３Ｎ４膜２０６を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。
【００８３】
図１９（ｃ）において、トレンチエッチング工程として、リソグラフィー工程とドライエッチング工程でＳｉＯ２膜２０４とＳｉ３Ｎ４膜２０６とをマスクとして、トレンチ構造である開口部１５４を基板２００内に形成する。
【００８４】
図１９（ｄ）において、ＳｉＯ２膜形成工程として、トレンチエッチング工程により形成された開口部１５４及びＳｉ３Ｎ４膜２０６表面にＣＶＤ法によって、ＳｉＯ２膜の薄膜を堆積し、素子分離のための絶縁膜となるＳｉＯ２膜２０８を形成する。
そして、基板２００の表面を研磨して、開口部１５４以外に基板２００の表面に堆積されたＳｉＯ２膜２０８、Ｓｉ３Ｎ４膜２０６及びＳｉＯ２膜２０４を研磨除去することになるが、かかる場合もやはり膜剥がれやスクラッチの問題が生じる。そこで、実施の形態１と同様、基板２００の裏面を研磨することでかかる問題を回避する。
【００８５】
図２０は、図１８のフローチャートに対応して実施される工程を表す工程断面図である。
図２０では、図１８の裏面研磨工程（Ｓ１８１０）から表面研磨工程（Ｓ１８１２）までを示している。
【００８６】
図２０（ａ）において、裏面研磨工程として、ＣＭＰ法によって、基板２００の裏面を研磨する。実施の形態１では、Ｃｕ配線形成時のＣｕ拡散防止のため基板２００の裏面に拡散防止膜となるＳｉＮ膜２０２を形成していたが、ＳＴＩ構造の形成までの工程で考えれば、拡散防止膜となるＳｉＮ膜２０２を形成していなくてもよく、直接、基板２００となるシリコンウェハの裏面を研磨してもよい。ここで、装置構成、及び研磨条件は、実施の形態１と同様で構わないので説明を省略する。研磨面に生じた凸部の除去能力が高く、基準面の研磨速度が遅く、スクラッチ、研磨時のダストが少ないことから、ＳＴＩ構造の形成においても研磨液には、実施の形態１と同様の樹脂粒子や、無機粒子のうちのコロイダルシリカを含ませると好適である。基準面の研磨速度を遅くすることで基板２００の削りすぎを防止することができる。また、さらに、パーティクルの溶解を促したり、基板２００の裏面に吸着して保護膜となり研磨したパーティクルの再付着を防止する働きをすることから、ＳＴＩ構造の形成においても研磨液には、実施の形態１と同様の界面活性剤を含ませると好適である。そして、裏面研磨後は、純水によるロールブラシ洗浄とリンス洗浄を行なう点は、実施の形態１と同様である。
【００８７】
図２０（ｂ）において、表面研磨工程として、基板２００の表面を研磨して、開口部１５４以外に基板２００の表面に堆積されたＳｉＯ２膜２０８、Ｓｉ３Ｎ４膜２０６及びＳｉＯ２膜２０４を研磨除去して、図２０（ｂ）に示すようなＳＴＩ構造を形成する。ここで、装置構成は、実施の形態１と同様で構わないので説明を省略する。また、研磨条件は、ＳｉＯ２膜２０８、Ｓｉ３Ｎ４膜２０６及びＳｉＯ２膜２０４を研磨する条件に適宜調整すればよい。
【００８８】
そして、その後にデバイス部分を形成し、プラグ、及び配線形成を行なっていけばよい。
【００８９】
以上のように、素子分離形成過程においても、基板表面の研磨加工前に、基板裏面の研磨を行なうことで、基板表面の研磨加工時の膜剥がれやスクラッチを防止することができる。同様に、露光装置におけるチャックエラーを抑制することができる。
【００９０】
以上の説明において、基板２００の裏面研磨後にロールブラシ洗浄とリンス洗浄をおこなってから基板表面研磨を行なっている例を説明したが、これに限るものではない。基板２００の裏面研磨工程において、研磨液による裏面研磨の後、純水による裏面研磨を行なうことで、ほとんどのパーティクル等のゴミは除去されているため、かかる純水により基板２００が濡れた状態で基板２００を反転させ、基板表面研磨を行なっても好適である。基板２００が濡れているため、パーティクル等のゴミが基板表面に固着せず、基板表面研磨時に最初に流す純水により基板２００表面から除去することができる。また、かかるステップによりＣＭＰ装置から外に出す必要もなく、かつ工程数も削減することができる。
【００９１】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではなく、その他、図１のフローチャートに示した一連の工程後、デュアルダマシン構造のＣｕ配線をさらに形成して配線を多層化する場合のＣｕのＣＭＰの際にも、基板表面の研磨加工前に、基板裏面の研磨を行なうことができる。また、上述した各実施の形態のように表面研磨工程の直前に裏面研磨を行なうことがより好ましいが、これに限るものではなく、直前でなくとも表面研磨する前に裏面研磨を行なっていればよい。
【００９２】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００９３】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００９４】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【図面の簡単な説明】
【００９５】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図３】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】ＣＭＰ装置の構成を示す概念図である。
【図７】図６のＣＭＰ装置を上面から見た場合のＣＭＰ装置の動作を説明するための概念図である。
【図８】図６に示すＣＭＰ装置の断面構成を示す概念図である。
【図９】洗浄装置の構成の一例を示す概念図である。
【図１０】図９に示す洗浄装置の断面構成を示す概念図である。
【図１１】別の洗浄装置の構成の一例を示す概念図である。
【図１２】膜剥がれとスクラッチ発生の有無の結果を示す図である。
【図１３】チャックエラーの頻度と配線の歩留まりとの結果を示す図である。
【図１４】実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
【図１５】図１４のフローチャートに対応して実施される工程を表す工程断面図である。
【図１６】図１４のフローチャートに対応して実施される工程を表す工程断面図である。
【図１７】図１４のフローチャートに対応して実施される工程を表す工程断面図である。
【図１８】実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。
【図１９】図１８のフローチャートに対応して実施される工程を表す工程断面図である。
【図２０】図１８のフローチャートに対応して実施される工程を表す工程断面図である。
【符号の説明】
【００９６】
２００，３００  基板
２０２  ＳｉＮ膜
２０４，２０８，２１０  ＳｉＯ２膜
２０６  Ｓｉ３Ｎ４膜
２１４  ＴｉＮ膜
２１６  Ｗ膜
２２０  ｌｏｗ−ｋ膜
２４０  バリアメタル膜
２５０  シード膜
２６０  Ｃｕ膜
５４０  研磨液
【図１】
2007005438.tif 000003
【図２】
2007005438.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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