(57)【要約】【課題】  コンタクト抵抗の低減化を図る。【解決手段】  本発明の半導体装置は、半導体基板上に形成された通常耐圧のＭＯＳトランジスタ（Ａ）と、高耐圧ＭＯＳトランジスタ（Ｂ）とを有し、前記通常耐圧のＭＯＳトランジスタ（Ａ）のソース・ドレイン層４２にコンタクト接続されるプラグコンタクト部４７の数が、前記高耐圧ＭＯＳトランジスタ（Ｂ）のソース・ドレイン層３０にコンタクト接続されるプラグコンタクト部４７の数よりも少ないことを特徴とする。【選択図】  図１１
2007053399.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１のゲート酸化膜と、前記第１のゲート酸化膜上に形成された第１のゲート電極と、前記第１のゲート電極に隣接するように前記半導体基板の表層に形成された第１のソース・ドレイン層とから成る第１のトランジスタと、
前記半導体基板上に形成され、前記第１のゲート酸化膜よりも厚い膜厚を有する第２のゲート酸化膜と、前記第２のゲート酸化膜上に形成された第２のゲート電極と、前記第２のゲート電極に隣接するように前記半導体基板の表層に形成された第２のソース・ドレイン層とから成り、前記第１のトランジスタより高耐圧から成る第２のトランジスタとを有し、
前記第１のトランジスタの第１のソース・ドレイン層にコンタクト接続されるプラグコンタクト部の数が、前記第２のトランジスタの第２のソース・ドレイン層にコンタクト接続されるプラグコンタクト部の数よりも少ないことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１のゲート酸化膜と、前記第１のゲート酸化膜上に形成された第１のゲート電極と、前記第１のゲート電極に隣接するように前記半導体基板の表層に形成された第１のソース・ドレイン層とから成る第１のトランジスタと、
前記半導体基板上に形成され、前記第１のゲート酸化膜よりも厚い膜厚を有する第２のゲート酸化膜と、前記第２のゲート酸化膜上に形成された第２のゲート電極と、前記第２のゲート電極に隣接するように前記半導体基板の表層に形成された第２のソース・ドレイン層とから成り、前記第１のトランジスタより高耐圧から成る第２のトランジスタとを有し、
前記第１のトランジスタ側の下層配線と上層配線間にコンタクト接続されるプラグコンタクト部の数が、前記第２のトランジスタ側の下層配線と上層配線間にコンタクト接続されるプラグコンタクト部の数よりも少ないことを特徴とする半導体装置。
【請求項３】
前記第２のトランジスタは前記ゲート電極下方にチャネルを構成する半導体層が形成され、当該半導体層に接するように前記ソース・ドレイン層と同一導電型の低濃度層が形成されていることを特徴とする請求項１または請求項２のいずれかの請求項に記載の半導体装置。
【請求項４】
前記半導体層は、前記第２のゲート電極の下方中央部に構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記プラグコンタクト部は、デザインルールにおける最小寸法で形成されたコンタクト孔内に形成されていることを特徴とする請求項１乃至請求項４のいずれかの請求項に記載の半導体装置。
【請求項６】
前記プラグコンタクト部にはタングステン膜またはポリシリコン膜が埋め込まれていることを特徴とする請求項１乃至請求項５のいずれかの請求項に記載の半導体装置。
【請求項７】
前記第１のトランジスタに形成されたプラグコンタクト部は１列で、前記第２のトランジスタに形成されたプラグコンタクト部は複数列であることを特徴とする請求項１乃至請求項６のいずれかの請求項に記載の半導体装置。
【請求項８】
電源パッドに近い箇所に配置された前記第１のトランジスタのプラグコンタクト部は複数列であることを特徴とする請求項１乃至請求項６のいずれかの請求項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、更に言えば、下層と上層をコンタクト接続する際のコンタクト抵抗の低減化を図る技術に関する。
【背景技術】
【０００２】
以下、従来の半導体装置について図面を参照しながら説明する。
【０００３】
図１３において、１は半導体基板で、当該基板１上にゲート酸化膜２を介してゲート電極３が形成され、当該ゲート電極３に隣接するようにソース・ドレイン層４が形成されている。そして、前記ゲート電極を被覆する層間絶縁膜５が形成され、当該層間絶縁膜５に形成されたコンタクト孔６を介して前記ソース・ドレイン層４にコンタクトするソース・ドレイン電極７が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、前記ソース・ドレイン電極を形成する際に、スパッタリング法でＡｌ等の金属膜を堆積する場合には、コンタクト孔の縮小に伴いコンタクト孔内の金属膜のステップカバレッジが減少する。そのため、最近ではコンタクト孔内にタングステン膜等の導電性を有する膜をＣＶＤ法で埋め込み、その上にＡｌ等の金属膜をパターニング形成して金属配線層とするものが実用化されている。
【０００５】
このようなプラグコンタクト技術を採用し、各種トランジスタを構成する場合、コンタクト孔サイズが区々であると埋め込み後のエッチバック時のリセス量も区々になってしまい、極端に言えば、金属膜のステップカバレッジが埋め込まれていない場合と同程度まで悪化することもある。
【０００６】
そのため、例えば０．３５μｍ等の微細化プロセスで各種トランジスタを構成する場合、各コンタクト孔サイズは最小デザインルールのトランジスタのコンタクト孔サイズに揃える必要があり、あるトランジスタではコンタクト抵抗が高くなり、オン抵抗が上昇してしまうという問題があった。
【課題を解決するための手段】
【０００７】
そこで、本発明の半導体装置は、半導体基板上に形成された第１のゲート酸化膜と、前記第１のゲート酸化膜上に形成された第１のゲート電極と、前記第１のゲート電極に隣接するように前記半導体基板の表層に形成された第１のソース・ドレイン層とから成る第１のトランジスタと、前記半導体基板上に形成され、前記第１のゲート酸化膜よりも厚い膜厚を有する第２のゲート酸化膜と、前記第２のゲート酸化膜上に形成された第２のゲート電極と、前記第２のゲート電極に隣接するように前記半導体基板の表層に形成された第２のソース・ドレイン層とから成り、前記第１のトランジスタより高耐圧から成る第２のトランジスタとを有し、前記第１のトランジスタの第１のソース・ドレイン層にコンタクト接続されるプラグコンタクト部の数が、前記第２のトランジスタの第２のソース・ドレイン層にコンタクト接続されるプラグコンタクト部の数よりも少ないことを特徴とするものである。
【０００８】
また、半導体基板上に形成された第１のゲート酸化膜と、前記第１のゲート酸化膜上に形成された第１のゲート電極と、前記第１のゲート電極に隣接するように前記半導体基板の表層に形成された第１のソース・ドレイン層とから成る第１のトランジスタと、  前記半導体基板上に形成され、前記第１のゲート酸化膜よりも厚い膜厚を有する第２のゲート酸化膜と、前記第２のゲート酸化膜上に形成された第２のゲート電極と、前記第２のゲート電極に隣接するように前記半導体基板の表層に形成された第２のソース・ドレイン層とから成り、前記第１のトランジスタより高耐圧から成る第２のトランジスタとを有し、前記第１のトランジスタ側の下層配線と上層配線間にコンタクト接続されるプラグコンタクト部の数が、前記第２のトランジスタ側の下層配線と上層配線間にコンタクト接続されるプラグコンタクト部の数よりも少ないことを特徴とするものである。
【０００９】
更に、前記第２のトランジスタは前記ゲート電極下方にチャネルを構成する半導体層が形成され、当該半導体層に接するように前記ソース・ドレイン層と同一導電型の低濃度層が形成されていることを特徴とするものである。
【００１０】
また、前記半導体層は、前記第２のゲート電極の下方中央部に構成されていることを特徴とするものである。
【００１１】
更に、前記プラグコンタクト部は、デザインルールにおける最小寸法で形成されたコンタクト孔内に形成されていることを特徴とするものである。
【００１２】
また、前記プラグコンタクト部にはタングステン膜またはポリシリコン膜が埋め込まれていることを特徴とするものである。
【００１３】
更に、前記第１のトランジスタに形成されたプラグコンタクト部は１列で、前記第２のトランジスタに形成されたプラグコンタクト部は複数列であることを特徴とするものである。
【００１４】
そして、電源パッドに近い箇所に配置された前記第１のトランジスタのプラグコンタクト部は複数列であることを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、コンタクト部の数を増加させることによりコンタクト抵抗の低減化が図れ、トランジスタのオン抵抗を低下させることができる。
【００１６】
また、本発明では各種トランジスタを有し、デザインルールにおける最小寸法でコンタクト孔を形成するものにおいて、各トランジスタ毎に最適なコンタクト数を設定し、配置させることで、コンタクト抵抗の低減化が図れ、トランジスタのオン抵抗を低下させることができる。
【００１７】
更に、ソース・ドレイン層にコンタクト接続するためのコンタクト部に限らず、下層配線と上層配線とを接続するためのコンタクト部においても適用することで、より低抵抗化が図れる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置とその製造方法に係る一実施形態について、本発明を液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置に適用した実施形態について図面を参照しながら説明する。
【００１９】
上記液晶駆動用ドライバは、図１０（ａ）の左側からロジック系の（例えば３Ｖ）Ｎチャネル型ＭＯＳトランジスタ、及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用の（例えば３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図１０（ｂ）の左側から低オン抵抗化が図られた高耐圧系の（例えば３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，及び低オン抵抗化が図られた高耐圧系の（例えば３０Ｖ）Ｐチャネル型ＭＯＳトランジスタで構成される。尚、説明の便宜上、上記高耐圧系のＭＯＳトランジスタと低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタとを差別化するため、以下の説明では低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタをＳＬＥＤ（ＳＬｉｔ  ｃｈａｎｎｅｌ  ｂｙ  ｃｏｕｎｔｅｒ  ｄｏｐｉｎｇ  ｗｉｔｈ  Ｅｘｔｅｎｄｅｄ  ｓｈａｌｌｏｗ  Ｄｒａｉｎ）ＭＯＳトランジスタと呼称する。
【００２０】
このような液晶駆動用ドライバを構成する各種ＭＯＳトランジスタが混載されて成る半導体装置では、図１０に示すように上記高耐圧系のＰチャネル型ＭＯＳトランジスタと上記低オン抵抗化が図られた高耐圧系のＰチャネル型ＳＬＥＤＭＯＳトランジスタが構成されるＮ型ウエル２３が段差高部となり、その他の各種ＭＯＳトランジスタが構成されるＰ型ウエル２２が段差低部に構成される。言い換えれば、微細なロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタが段差低部に配置されるように構成されている。
【００２１】
以下、上記半導体装置の製造方法について説明する。
【００２２】
先ず、図１において、各種ＭＯＳトランジスタを構成するための領域を画定するために、例えばＰ型の半導体基板（Ｐ−ｓｕｂ）２１内にＰ型ウエル（ＰＷ）２２及びＮ型ウエル（ＮＷ）２３をＬＯＣＯＳ法を用いて形成する。即ち、図示した説明は省略するが、前記基板２１のＮ型ウエル形成領域上にパッド酸化膜及びシリコン窒化膜を形成し、当該パッド酸化膜及びシリコン窒化膜をマスクにして、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１０／１２ｃｍ２の注入条件でイオン注入して、イオン注入層を形成する。その後、前記シリコン窒化膜をマスクに基板表面をＬＯＣＯＳ法によりフィールド酸化してＬＯＣＯＳ膜を形成する。このとき、ＬＯＣＯＳ膜形成領域下にイオン注入されていたボロンイオンが基板内部に拡散されてＰ型層が形成される。
【００２３】
次に、前記パッド酸化膜及びシリコン窒化膜を除去した後に、前記ＬＯＣＯＳ膜をマスクに基板表面にリンイオンをおよそ８０ＫｅＶの加速電圧で、９×１０１２／ｃｍ２の注入条件でイオン注入してイオン注入層を形成する。そして、前記ＬＯＣＯＳ膜を除去した後に、前記基板に注入された各不純物イオンを熱拡散させて、Ｐ型ウエル及びＮ型ウエルを形成することで、図１に示すように前記基板２１内に形成されるＰ型ウエル２２は段差低部に配置され、Ｎ型ウエル２３は段差高部に配置される。
【００２４】
そして、図２において、各ＭＯＳトランジスタ毎に素子分離するため、およそ５００ｎｍ程度の素子分離膜２４をＬＯＣＯＳ法により形成し、この素子分離膜２４以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の厚いゲート酸化膜２５を熱酸化により形成する。
【００２５】
続いて、レジスト膜をマスクにして第１の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＬＮ層２６、ＬＰ層２７と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、８×１０１２／ｃｍ２の注入条件でイオン注入してＬＮ層２６を形成する。その後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電圧で、８．５×１０１２／ｃｍ２の注入条件でイオン注入してＬＰ層２７を形成する。尚、実際には後工程のアニール工程（例えば、１１００℃のＮ２雰囲気中で、２時間）を経て、上記イオン注入された各イオン種が熱拡散されてＬＮ層２６及びＬＰ層２７となる。
【００２６】
続いて、図３において、Ｐチャネル型及びＮチャネル型ＳＬＥＤＭＯＳトランジスタ形成領域の形成された前記ＬＮ層２６間及びＬＰ層２７間にレジスト膜をマスクにしてそれぞれ第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＳＬＮ層２８及びＳＬＰ層２９と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×１０１２／ｃｍ２の注入条件でイオン注入して前記ＬＮ層２６に連なるＳＬＮ層２８を形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオン（４９ＢＦ２＋）をおよそ１４０ＫｅＶの加速電圧で、２．５×１０１２／ｃｍ２の注入条件でイオン注入して前記ＬＰ層２７に連なるＳＬＰ層２９を形成する。尚、前記ＬＮ層２６と前記ＳＬＮ層２８または前記ＬＰ層２７と前記ＳＬＰ層２９の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【００２７】
更に、図４において、レジスト膜をマスクにして高濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｎ＋層３０、Ｐ＋層３１と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１０１５／ｃｍ２の注入条件でイオン注入してＮ＋層３０を形成する。その後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２×１０１５／ｃｍ２の注入条件でイオン注入してＰ＋層３１を形成する。
【００２８】
次に、図５において、前記ＳＬＮ層２８及びＳＬＰ層２９の形成用のマスク開口径（図３参照）よりも細い開口径を有するレジスト膜をマスクにして前記ＬＮ層２６に連なるＳＬＮ層２８の中央部及び前記ＬＰ層２７に連なるＳＬＰ層２９の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該ＳＬＮ層２８及びＳＬＰ層２９を分断するＰ型ボディ層３２及びＮ型ボディ層３３を形成する。即ち、先ず、不図示のレジスト膜でＰ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、５×１０１２／ｃｍ２の注入条件でイオン注入してＰ型ボディ層３２を形成する。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０１２／ｃｍ２の注入条件でイオン注入してＮ型ボディ層３３を形成する。尚、上記図３〜図５に示すイオン注入工程に関する作業工程順は、適宜変更可能なものであり、前記Ｐ型ボディ層３２及びＮ型ボディ層３３の表層部にチャネルが構成される。
【００２９】
更に、図６において、前記通常耐圧用の微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエル（ＳＰＷ）３４及び第２のＮ型ウエル（ＳＮＷ）３５を形成する。
【００３０】
即ち、前記通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０１３／ｃｍ２の第１の注入条件でイオン注入後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．６×１０１２／ｃｍ２の第２の注入条件でイオン注入して、第２のＰ型ウエル３４を形成する。また、前記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０ＫｅＶの加速電圧で、１．５×１０１３／ｃｍ２の注入条件でイオン注入して、第２のＮ型ウエル３５を形成する。尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合には、２価のリンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０１３／ｃｍ２の注入条件でイオン注入するダブルチャージ方式でも良い。続いてリンイオンをおよそ１４０ＫｅＶの加速電圧で、４．０×１０１２／ｃｍ２の注入条件でイオン注入する。
【００３１】
次に、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記ゲート酸化膜２５を除去した後に、図７に示すように、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００３２】
即ち、先ず、全面にレベルシフタ用のＮチャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度（この段階では、およそ７ｎｍ程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）のゲート酸化膜３６を熱酸化により形成する。続いて、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に形成された前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタのゲート酸化膜３６を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜３７（およそ７ｎｍ程度）を熱酸化により形成する。
【００３３】
続いて、図８において、全面におよそ１００ｎｍ程度のポリシリコン膜を形成し、このポリシリコン膜にＰＯＣｌ３を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ１００ｎｍ程度のタングステンシリサイド膜、更にはおよそ１５０ｎｍ程度のＳｉＯ２膜を積層し、不図示のレジスト膜を用いてパターニングして各ＭＯＳトランジスタ用のゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを形成する。尚、前記ＳｉＯ２膜は、パターニング時のハードマスクとして働く。
【００３４】
続いて、図９において、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に低濃度のソース・ドレイン層を形成する。
【００３５】
即ち、先ず、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ２０ＫｅＶの加速電圧で、６．２×１０１３／ｃｍ２の注入条件でイオン注入して、低濃度のＮ−型ソース・ドレイン層３９を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜（ＰＲ）をマスクにして、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧で、２×１０１３／ｃｍ２の注入条件でイオン注入して、低濃度のＰ−型ソース・ドレイン層４０を形成する。
【００３６】
更に、図１０において、全面に前記ゲート電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３８Ｇを被覆するようにおよそ２５０ｎｍ程度のＴＥＯＳ膜４１をＬＰＣＶＤ法により形成し、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記ＴＥＯＳ膜４１を異方性エッチングする。これにより、図１０に示すように前記ゲート電極３８Ａ，３８Ｂの両側壁部にサイドウォールスペーサ膜４１Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領域にはＴＥＯＳ膜４１がそのまま残る。
【００３７】
そして、前記ゲート電極３８Ａとサイドウォールスペーサ膜４１Ａ並びに、前記ゲート電極３８Ｂとサイドウォールスペーサ膜４１Ａをマスクにして、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に高濃度のソース・ドレイン層を形成する。
【００３８】
即ち、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧で、５×１０１５／ｃｍ２の注入条件でイオン注入して、高濃度のＮ＋型ソース・ドレイン層４２を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×１０１５／ｃｍ２の注入条件でイオン注入して、高濃度のＰ＋型ソース・ドレイン層４３を形成する。
【００３９】
以下、全面にＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ程度の層間絶縁膜４５を形成した後に、前記各高濃度のソース・ドレイン層３０，３１，４２，４３にコンタクト接続する金属配線層４８を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ，低オン抵抗化が図られた高耐圧用のＮチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタが完成する（図１１参照）。
【００４０】
ここで、本発明の特徴は、前記各ソース・ドレイン層３０，３１，４２，４３に金属配線層４８をコンタクト接続するためのコンタクト部の構成及びその形成方法にある。
【００４１】
以下、本発明のコンタクト部の構成について図１１を参照しながら説明する。尚、図１１では各Ｎチャネル型の通常耐圧のＭＯＳトランジスタ（Ａ）、高耐圧ＭＯＳトランジスタ（Ｂ）及びＳＬＥＤＭＯＳトランジスタ（Ｃ）を例示して説明するが、各Ｐチャネル型の通常耐圧のＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ及びＳＬＥＤＭＯＳトランジスタに関しても同様である。
【００４２】
本発明では、図１１に示すように層間絶縁膜４５に前記ソース・ドレイン層３０，４２にコンタクトするコンタクト孔４６を形成し、このコンタクト孔４６内に例えばタングステン膜等の導電性を有する膜を埋め込むことでプラグコンタクト部４７を形成し、このプラグコンタクト部４７上にＡｌ膜等から成る金属配線層４８を形成し、ソース・ドレイン電極を形成している。
【００４３】
このとき、液晶駆動用ドライバを構成する各種トランジスタ別にプラグコンタクト部４７の配置を異ならせている。本実施形態では、少なくとも通常耐圧のＭＯＳトランジスタ（Ａ）のソース・ドレイン層４２に対してはプラグコンタクト部４７を１列に配置させ、高耐圧ＭＯＳトランジスタ（Ｂ）及びＳＬＥＤＭＯＳトランジスタ（Ｃ）のソース・ドレイン層３０に対しては複数列（例えば、２列）にプラグコンタクト部４７を配置させている（図１２参照）。
【００４４】
このため本発明では、プラグコンタクト部４７の数を増加させることによりコンタクト抵抗の低減化が図れ、トランジスタのオン抵抗を低下させることができる。
【００４５】
このように本発明では、各種トランジスタを有し、デザインルールにおける最小寸法でコンタクト孔を形成するものにおいて、各トランジスタ毎に最適なコンタクト数を設定し、配置させることで、コンタクト抵抗の低減化が図れ、トランジスタのオン抵抗を低下させることができる。
【００４６】
また、タングステン膜に限らずポリシリコン膜等を埋め込むものであっても良く、更には導電膜をエッチバックすることでコンタクト孔４６内に埋め込む代わりに、エッチバックしないでそのまま配線としても良い。
【００４７】
尚、本実施形態では、通常耐圧のＭＯＳトランジスタに対してはプラグコンタクト部４７を１列配置させているが、当該通常耐圧のＭＯＳトランジスタにおいてもプラグコンタクト部４７を複数列配置させるものであっても良く、例えば、電源パッドに近い箇所に配置される通常耐圧のＭＯＳトランジスタではプラグコンタクト部４７を複数列配置させることで信頼性が向上し、また“Ｈ”、“Ｌ”信号を伝達するだけのものであればプラグコンタクト部４７を１列配置させる構成で十分である。
【００４８】
また、本実施形態ではソース・ドレイン層にコンタクト接続するためのコンタクト部に対して説明しているが、本発明はこれに限定されるものではなく、下層配線と上層配線とを接続するためのコンタクト部においても適用可能なものであり、特にＳＬＥＤＭＯＳトランジスタのように高耐圧化と低オン抵抗化が図られたものでは、下層配線と上層配線（例えば、本プロセスは３層配線構造であるため、２層配線と３層配線）とをコンタクト接続するためのコンタクト部にも適用することで、より低抵抗化が図れる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１２】本発明の一実施形態の半導体装置の製造方法を示す平面図である。
【図１３】従来の半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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