(57)【要約】【課題】不揮発性半導体メモリ素子及びその製造方法を提供する。【解決手段】スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、データ保存層は、第１電圧で電流経路が形成される第１領域と、第１領域を取り囲んで第１電圧より高い第２電圧で電流経路が形成される第２領域と、を備え、第１領域は、上部及び下部電極の間で上部及び下部電極と接触することを特徴とする不揮発性メモリ素子及びその製造方法。【選択図】図１
2007053367.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、
前記データ保存層は、第１電圧で電流経路が形成される第１領域と、前記第１領域を取り囲んで前記第１電圧より高い第２電圧で電流経路が形成される第２領域と、を備え、
前記第１領域は、前記上部及び下部電極の間で前記上部及び下部電極を接触することを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１領域のサイズは、ナノメートルサイズであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記データ保存層は、遷移金属酸化物層であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子の製造方法において、
前記下部電極上にデータ保存層を形成する第１工程と、
前記データ保存層の局所領域にストレスを加える第２工程と、
前記局所領域を有する前記データ保存層の第１領域上に前記上部電極を形成する第３工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項５】
前記第２工程を実施する前に、前記データ保存層上に前記第１領域を露出させる感光膜パターンを形成することを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
【請求項６】
前記第３工程は、
前記第１領域上に上部電極を形成する工程と、
前記感光膜パターンを除去する工程と、をさらに含むことを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
【請求項７】
前記第２工程は、
電圧印加手段を前記データ保存層の前記局所領域上に整列させる工程と、
前記電圧印加手段を前記データ保存層の前記局所領域に接触させる工程と、
前記接触された電圧印加手段を通じて前記データ保存層の前記局所領域に電圧を印加する工程と、をさらに含むことを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
【請求項８】
前記電圧印加手段は、Ｃ−ＡＦＭプローブであることを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
【請求項９】
前記局所領域は、ナノメートルサイズを持つことを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
【請求項１０】
前記データ保存層は、遷移金属酸化物層で形成することを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
【請求項１１】
前記ストレスは、電流ストレスであることを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、より詳細には、相転移層を含む不揮発性半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、揮発性メモリ素子と不揮発性メモリ素子との特性をいずれも持っている次世代不揮発性メモリ素子、例えば、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）についての研究が活発に進みつつある。
【０００３】
ＦＲＡＭ、ＰＲＡＭ、ＭＲＡＭ及びＲＲＡＭはいずれも書き込み速度が速いという利点を持っている。しかし、ＦＲＡＭは、セル面積縮小が難しくて大容量メモリとしての開発が困難である。そして、ＰＲＡＭは、微細化が比較的容易であるが、低電力化のためにリセット電流を低くする必要がある。また、ＭＲＡＭの場合は、書き込み電流が大きくてデータ信号識別のためのセンシングマージンが小さいために、大容量化が困難である。
【０００４】
現在まで紹介されたＲＲＡＭ（以下、従来のＲＲＡＭ）の場合、微細化が容易でフラッシュメモリやＤＲＡＭに並ぶコスト競争力を持っており、アクセス時間が短く、非破壊読み取り動作が可能な利点を持っているだけでなく大容量化も可能であると見られる。
【０００５】
しかし、従来のＲＲＡＭは、セット電圧が高いだけでなくセット及びリセット電圧分散とリセット電流の分散とが大きい問題点を持っている。また、従来技術によるＲＲＡＭは、リセット電流の分散が大きいことも問題であり、リセット電流自体も大きいという問題をもっている。
【０００６】
リセット電流が、ＲＲＡＭに備わったトランジスタが受け入れる程度より大きい場合、トランジスタのサイズ縮小が困難であるが、これによりＲＲＡＭの集積度が制限されうる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、セット電圧を低くすることができ、セット電圧とリセット電圧とリセット電流の分散を減らしつつリセット電流の大きさも減らすことができる不揮発性半導体メモリ素子を提供するところにある。
【０００８】
本発明が解決しようとする他の技術的課題はこのような不揮発性半導体メモリ素子の製造方法を提供するにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために、本発明は、スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、前記データ保存層は、第１電圧で電流経路が形成される第１領域と、前記第１領域を取り囲んで前記第１電圧より高い第２電圧で電流経路が形成される第２領域と、を備え、前記第１領域は、前記上部及び下部電極の間で前記上部及び下部電極と接触することを特徴とする不揮発性メモリ素子を提供する。
【００１０】
前記第１領域のサイズは、ナノメートルサイズである。
【００１１】
前記データ保存層は、遷移金属酸化物層である。
【００１２】
前記他の技術的課題を達成するために、本発明は、スイッチング素子とこれに連結されたストレージノードとを有し、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子の製造方法において、前記下部電極上にデータ保存層を形成する第１工程と、前記データ保存層の局所領域にストレスを加える第２工程と、前記局所領域を有する前記データ保存層の第１領域上に前記上部電極を形成する第３工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法を提供する。
【００１３】
この製造方法で、前記第２工程を実施する前に、前記データ保存層上に前記第１領域を露出させる感光膜パターンを形成できる。このとき、前記第３工程は、前記第１領域上に上部電極を形成する工程と、前記感光膜パターンを除去する工程と、をさらに含む。
【００１４】
また、前記第２工程は、電圧印加手段を前記データ保存層の前記局所領域上に整列させる工程と、前記電圧印加手段を前記データ保存層の前記局所領域に接触させる工程と、前記接触された電圧印加手段を通じて前記データ保存層の前記局所領域に電圧を印加する工程と、をさらに含むことができる。
【００１５】
前記電圧印加手段は、Ｃ−ＡＦＭ（Ｃｏｎｄｕｃｔｉｎｇ−Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）プローブである。
【００１６】
前記局所領域は、ナノメートルサイズを持つ。
【００１７】
前記データ保存層は、遷移金属酸化物層で形成できる。
【発明の効果】
【００１８】
本発明は、Ｃ−ＡＦＭプローブを利用してデータ保存層（相転移層）の局所領域に電圧ストレスを加えることによって、フォーミング過程やセット動作過程でデータ保存層の電流経路が形成される領域を前記局所領域に制限できる。データ保存層の前記局所領域と接触される前記Ｃ−ＡＦＭプローブのチップ面積は、ナノメートルサイズで非常に狭いために、前記局所領域には一つあるいはほんのいくつかの電流経路のみ形成されうる。
【００１９】
このようにデータ保存層に電流経路が形成される領域を非常に狭く限定することによって、フォーミング過程やセット動作過程で前記データ保存層に形成される電流経路の数は一つまたはほんのいくつかに限定し、これら電流経路はいずれもスイッチング動作に関与する。したがって、本発明のＲＲＡＭ製造方法を利用すれば、フォーミング及びセット電圧を低くすることができ、セット電圧、リセット電圧及びリセット電流の分散を無視できる程度に小さく維持できるだけでなくリセット電流の大きさも小さくすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態による不揮発性半導体メモリ素子及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。また、図５で基板とトランジスタの図示は、便宜のために省略した。
【００２１】
まず、本発明の実施形態による不揮発性半導体メモリ素子について説明する。
【００２２】
図１を参照すれば、基板４０に第１及び第２不純物領域４２ｓ、４２ｄが形成されている。第１及び第２不純物領域４２ｓ、４２ｄにドーピングされた導電性不純物のタイプは、基板４０にドーピングされた不純物と逆である。第１及び第２不純物領域４２ｓ、４２ｄのうち一つはソース領域として、他の一つはドレイン領域として使われる。このような第１及び第２不純物領域４２ｓ、４２ｄ間の基板４０上にゲート積層物４４が備わっている。ゲート積層物４４は、ゲート絶縁膜、ゲート電極を備えることができる。第１及び第２不純物領域４２ｓ、４２ｄとゲート積層物４４とは、スイッチング素子、例えば、電界効果トランジスタをなす。基板４０上に前記スイッチング素子を覆って表面の平坦な層間絶縁層Ｌ１が形成されている。層間絶縁層Ｌ１に第２不純物領域４２ｄが露出されるコンタクトホールｈ１が形成されており、コンタクトホールｈ１は、導電性プラグ４６で満たされている。導電性プラグ４６は、アルミニウムまたはドーピングされたポリシリコンでありうる。層間絶縁層Ｌ１及び導電性プラグ４６からなる平面上に、導電性プラグ４６を覆う下部電極５０が存在する。下部電極５０は白金（Ｐｔ）電極でありうる。下部電極５０上にデータ保存層５２と上部電極６８とが順次に積層されている。下部電極５０、データ保存層５２及び上部電極６８はストレージノードを構成する。上部電極６８は、下部電極５０と同じ物質で形成できる。データ保存層５２は、印加される電圧によって抵抗の相異なる第１状態及び第２状態になりうる相転移層である。データ保存層５２は、第１領域Ｐ１と第２領域Ｐ２とを備える。第２領域Ｐ２は、第１領域Ｐ１を覆い包んでいる。第２領域Ｐ２は、データ保存層５２で第１領域Ｐ１を除外した残りの領域である。第１領域Ｐ１は、上部及び下部電極６８、５０の間に位置する。第１領域Ｐ１の上部面の面積は、ナノメートル単位を持つ。第１領域Ｐ１は、電圧ストレスが加えられた領域である。したがって、第１領域Ｐ１は、第２領域Ｐ２に比べて構成物質間の結合力が弱まっている。これにより、第１領域Ｐ１に電流経路を形成するのに必要な電圧は、第２領域Ｐ２に電流経路を形成するのに必要な電圧よりはるかに小さい。したがって、本発明の実施形態による不揮発性メモリ素子、例えば、ＲＲＡＭの動作でデータ保存層５２に形成される電流経路はいずれも第１領域Ｐ１のみに形成され、第２領域Ｐ２には形成されていない。
【００２３】
次には、前述した不揮発性半導体メモリ素子の製造方法について説明する。
【００２４】
＜第１実施形態＞
図２を参照すれば、基板４０に第１及び第２不純物領域４２ｓ、４２ｄとゲート電極を備えるゲート積層物４４とを形成してトランジスタを形成する。基板４０として、ｐ型またはｎ型半導体基板を使用し、第１及び第２不純物領域４２ｓ、４２ｄは、基板４０に基板４０のタイプと異なる極性の導電性不純物をドーピングして形成する。基板４０上に前記トランジスタを覆う層間絶縁層Ｌ１を形成する。そして、層間絶縁層Ｌ１には、図３に図示したように、第２不純物領域４２ｄが露出されるコンタクトホールｈ１を形成する。
【００２５】
次いで、図４に図示したように、コンタクトホールｈ１を導電性プラグ４６で満たす。この時、導電性プラグ４６は、アルミニウムまたはドーピングされたポリシリコンで形成できる。コンタクトホールｈ１を満たした後、層間絶縁層Ｌ１上に下部電極５０及びデータ保存層５２を順次に形成する。下部電極５０は、導電性プラグ４６の露出された面を覆うように形成する。下部電極５０は、例えば、白金（Ｐｔ）電極で形成できる。データ保存層５２は不揮発特性を持つ。また、データ保存層５２は印加される電圧によって抵抗の相異なる第１状態と第２状態を持つ。データ保存層５２の前記第１及び第２状態は、データ保存層５２に相転移可能電圧が印加されるまで変化されない。データ保存層５２は、遷移金属酸化物層で形成できる。前記遷移金属酸化物層は、例えば、酸化ニッケル（ＮｉＯ）層や酸化ハフニウム（ＨｆＯ２）層で形成できる。
【００２６】
図５を参照すれば、データ保存層５２上にデータ保存層５２の一部領域を露出させる感光膜パターンＰＲを形成する。感光膜パターンＰＲは、データ保存層５２の上部面のうち上部電極が形成される領域を限定する。後工程で上部電極はデータ保存層５２の前記露出された一部領域に形成される。
【００２７】
図６を参照すれば、データ保存層５２の露出された領域上側にＣ−ＡＦＭプローブ６０を整列させた後、下に下ろしてチップ６２をデータ保存層５２の露出された領域の第１領域Ｐ１に接触させる。この状態でプローブ６０とデータ保存層５２との間に所定の電圧Ｖ１を印加する。この時、電圧Ｖ１は、チップ６２と接触されたデータ保存層５２の第１領域Ｐ１の結合力を低くするか、または電流経路が生じる程の電圧ストレスであって、例えば、８〜１０Ｖ程度でありうる。
【００２８】
このような電圧ストレスによってチップ６２と下部電極５０との間に位置するデータ保存層５２の第１領域Ｐ１における構成物質間の結合力が弱まる。これにより、本発明の不揮発性メモリ素子を完成した後、実施される最初の電流経路形成過程、すなわち、フォーミング過程で、あるいは前記フォーミング過程以後に本発明のメモリ素子のセット動作過程で形成される電流経路は、データ保存層５２の前記電圧ストレスが加えられた第１領域Ｐ１にまず形成される。第１領域Ｐ１は、前記のようにデータ保存層５２の前記電圧ストレスが加えられていない第２領域Ｐ２に比べて構成物質間の結合力が弱まった状態であるために、第１領域Ｐ１に形成された電流経路は、第２領域Ｐ２に電流経路を形成するのに必要な最小電圧より低い電圧で形成されうる。第１領域Ｐ１に形成された電流経路は、下部電極５０に向う。第１領域Ｐ１には、前記電圧ストレスの代りに電流ストレスを加えてもよい。
【００２９】
一方、チップ６２のデータ保存層５２と接触される面積はナノメートルサイズであるので、データ保存層５２の第１領域Ｐ１の上部面の面積もナノメートルサイズである。このように、チップ６２とデータ保存層５２との接触面積がきわめて狭いので、前記フォーミングあるいはセット動作でデータ保存層５２の第１領域Ｐ１に形成される電流経路の数は、ほんのいくつにもならない、例えば、１つでありうる。
【００３０】
また、前記フォーミングあるいは前記セット動作で第１領域Ｐ１に形成された電流経路は、データ保存層５２にリセット電圧が印加されてデータ保存層５２がオフ状態になりつつ消えるが、その痕跡はそのまま残る。すなわち、第１領域Ｐ１に形成された電流経路はデータ保存層５２に記憶される。したがって、データ保存層５２にリセット電圧を印加した後に再びセット電圧を印加する場合、第１領域Ｐ１には、以前に形成された電流経路の痕跡に沿って電流経路が再び形成される。そして、形成される電流経路は１つあるいはいくつにもならないので、第１領域Ｐ１に再び電流経路を形成するのに必要なセット電圧は当然のこととして従来のセット電圧より低くなる。
【００３１】
また、データ保存層５２の第１領域Ｐ１に一旦電流経路が再び形成されれば、データ保存層５２はオン状態になるために、データ保存層５２の第２領域Ｐ２には電流経路を形成する必要がなくなる。これは、すなわち、第１領域Ｐ１に形成される電流経路のみ制御することによって、データ保存層５２のオン−オフスイッチング動作を制御できるということを意味する。前記フォーミングあるいはセット動作過程でデータ保存層５２の第１領域Ｐ１に形成される電流経路の数が一つあるいはほんのいくつにもならないという事実を考慮すれば、データ保存層５２をオン状態からオフ状態に、あるいはその逆にスイッチングするのに必要な電圧、すなわち、リセット電圧及びセット電圧は、分散を無視できる程度に一定であるということが分かる。
【００３２】
また、スイッチングに関与する電流経路の数が従来に比べてはるかに少ないために、本発明のリセット電流は当然のこととして従来のリセット電流より小さくなる。
【００３３】
引続き、図７を参照すれば、前述したようにデータ保存層５２の第１領域に電圧ストレスを加えた後、データ保存層５２の露出された領域上に上部電極６８を形成する。上部電極６８は感光膜パターンＰＲ上にも形成される。以後、リフトオフ方式によって感光膜パターンＰＲを除去すれば、この過程で上部電極６８の感光膜パターンＰＲ上に形成された部分も共に除去される。この結果、図８に図示したように、データ保存層５２の前記露出された領域、すなわち、第１領域Ｐ１上に上部電極６８が形成される。このようにして、層間絶縁層Ｌ１上に下部電極５０、データ保存層５２及び上部電極６８を含むストレージノードが形成される。
【００３４】
＜第２実施形態＞
第１実施形態と異なる部分のみ説明する。そして、第１実施形態と同じ部材については、第１実施形態の説明で使用した参照番号（符号）をそのまま使用する。
【００３５】
図９を参照すれば、下部電極５０上にデータ保存層５２を形成した後、Ｃ−ＡＦＭプローブ６０を利用して、後工程で上部電極が形成されるデータ保存層５２の局所領域５２Ａ内の第１領域Ｐ１に電圧ストレスを加える。前記電圧ストレスを加える方法は、第１実施形態で説明した通りでありうる。このような電圧ストレスによって第１領域Ｐ１の構成物質間の結合力は弱まる。
【００３６】
本発明の不揮発性メモリ素子のフォーミング過程やセット動作過程で局所領域５２Ａ内の第１領域Ｐ１に形成される電流経路は、導電性プラグ４６の上側に形成されることが望ましい。したがって、Ｃ−ＡＦＭプローブ６０と接触されるデータ保存層５２の第１領域Ｐ１は、導電性プラグ４６の真上に位置することが望ましい。
【００３７】
次いで、図１０を参照すれば、前記電圧ストレスが加えられたデータ保存層５２上に上部電極６８を形成する。次いで、上部電極６８上に上部電極６８の一部領域を限定する感光膜パターンＰＲ１を形成する。感光膜パターンＰＲ１は、導電性プラグ４６上側に位置するように形成することが望ましい。以後、感光膜パターンＰＲ１をエッチングマスクとして使用して感光膜パターンＰＲ１周囲の上部電極６８をエッチングする。前記エッチングは、乾式エッチングが望ましい。前記エッチング後、感光膜パターンＰＲ１をアッシング及びストリップして除去する。この結果、図８に図示したような結果物が得られる。
【００３８】
一方、上部電極６８をエッチングする過程で感光膜パターンＰＲ１周囲の上部電極６８をエッチングした後、エッチング条件をデータ保存層５２及び下部電極５０に合うように順次に変化させつつ感光膜パターンＰＲ１周囲のデータ保存層５２及び下部電極５０もエッチングできる。
【００３９】
次いで、本発明のメモリ素子と関連して実施した本発明者の実験例を説明する。
【００４０】
本発明は、前記第１及び第２実施形態のデータ保存層５２をＮｉＯで形成した後、データ保存層５２に電圧ストレスを加える第１領域を選定した。また、第１領域周囲の電圧ストレスを加えていない領域で、前記第１領域と比較する第２領域を選定した。この時、前記第１及び第２領域それぞれの面積は同一ではないが、いずれもＣ−ＡＦＭプローブ６０のチップ６２のデータ保存層５２と接触される面積と類似した面積を持つようにした。
【００４１】
図１１は、ＮｉＯで形成したデータ保存層５２の一部領域に対する表面状態を示す。図１１で、参照符号Ａ１及びＡ２は、それぞれ前記した第１領域及び第２領域を表す。
【００４２】
図１１を参照すれば、第１領域Ａ１は、電圧ストレスにより表面状態が変化したことが分かる。これは、データ保存層５２の結合力が弱くなった結果である。
【００４３】
図１２は、図１１の第１領域Ａ１にＣ−ＡＦＭプローブを利用して電圧ストレスを加えた後、与えられた電圧で測定したデータ保存層５２の電流イメージ、すなわち、データ保存層５２で電流が通じる領域と電流が通じない領域との分布を示す。このような測定で、前記与えられた電圧は、データ保存層５２の電圧ストレスが加えられていない第２領域に電流経路が形成されうる最小電圧より低いことが望ましい。
【００４４】
図１２を参照すれば、データ保存層５２の特定領域のみ明るくて残りの領域は暗いことが分かる。図１２の明るい領域は、図１１の第１領域Ａ１に対応する領域であって、電流が通じる領域、すなわち、電流経路が形成された領域である。
【００４５】
図１２のこのような結果は、データ保存層５２で電圧ストレスが加えられた第１領域Ａ１には、電圧ストレスが加えられていない第２領域Ａ２に電流経路を形成するために必要な最小のフォーミングあるいはセット電圧より低い電圧で電流経路が形成されることを意味する。
【００４６】
このような事実は、図１３及び図１４を参照することによって、さらに明らかになる。
【００４７】
図１３は、図１１のＮｉＯで形成されたデータ保存層５２の第１領域Ａ１に対する電流−電圧特性を示し、図１４は、第２領域Ａ２に対する電流−電圧特性を示す。
【００４８】
図１３で第１グラフＧ１は、データ保存層５２の第１領域Ａ１に対するフォーミング過程での電流−電圧特性を表し、第２グラフＧ２は、フォーミング過程が実施された以後、リセット動作によりオフ状態になったデータ保存層５２の第１領域Ａ１に対して実施したセット動作での電流−電圧特性を表す。
【００４９】
図１３の第１及び第２グラフＧ１、Ｇ２を参照すれば、データ保存層５２の第１領域Ａ１は４．３Ｖでフォーミングされ、フォーミング後には４Ｖ以下でセット状態になるということが分かる。
【００５０】
図１４で第１グラフＧ１１は、データ保存層５２の第２領域Ａ２に対するフォーミング過程での電流−電圧特性を表し、第２グラフＧ２２は、フォーミング過程が実施された後、リセット動作によりオフ状態になったデータ保存層５２の第２領域Ａ２に対して実施したセット動作での電流−電圧特性を表す。
【００５１】
図１４の第１及び第２グラフＧ１１、Ｇ２２を参照すれば、データ保存層５２の電圧ストレスが加えられない第２領域Ａ２は１０Ｖになるまでフォーミングされず、セット状態もならないということが分かる。
【００５２】
図１３及び図１４に示した結果から、データ保存層５２でスイッチング特性は電圧ストレスが加えられた第１領域Ａ１でのみ現れ、第１領域Ａ１のフォーミングあるいはセット電圧は、電圧ストレスが加えられていない第２領域Ａ２よりはるかに低いということが分かる。
【００５３】
前述したように、本発明は、Ｃ−ＡＦＭプローブを利用してデータ保存層の局所領域に電圧ストレスを加えることによって、フォーミング過程やセット動作過程でデータ保存層の電流経路が形成される領域を前記局所領域に制限できる。そして、データ保存層の前記局所領域と接触される前記Ｃ−ＡＦＭプローブのチップ面積はナノメートルサイズで非常に狭いために、前記局所領域には一つあるいはほんのいくつかの電流経路のみ形成される。結局、一つあるいは少数の電流経路のみ制御することによってフォーミング過程やセット動作過程を制御できるところ、本発明を利用すれば、フォーミング及びセット電圧を低めることができ、セット電圧、リセット電圧及びリセット電流の分散も無視できる程度に小さいだけでなく、リセット電流の大きさも縮めることができる。
【００５４】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、Ｃ−ＡＦＭの代わりに他の手段を利用してデータ保存層５２の第１領域Ｐ１に電圧ストレスを加えることができる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００５５】
本発明は、不揮発性メモリ素子が必要なあらゆる電子製品に使われうる。例えば、コンピュータ、デジタル家電製品、カムコーダ、携帯電話、ＰＤＡ、ＧＰＳ、ＭＰ３、各種制御装置、デジタルカメラ、その他の音声及び動画処理装置に適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態による不揮発性メモリ素子の断面図である。
【図２】図１に図示した不揮発性半導体メモリ素子（ＲＲＡＭ）の第１実施形態による製造方法をステップ別に示した断面図である。
【図３】図１に図示した不揮発性半導体メモリ素子（ＲＲＡＭ）の第１実施形態による製造方法をステップ別に示した断面図である。
【図４】図１に図示した不揮発性半導体メモリ素子（ＲＲＡＭ）の第１実施形態による製造方法をステップ別に示した断面図である。
【図５】図１に図示した不揮発性半導体メモリ素子（ＲＲＡＭ）の第１実施形態による製造方法をステップ別に示した断面図である。
【図６】図１に図示した不揮発性半導体メモリ素子（ＲＲＡＭ）の第１実施形態による製造方法をステップ別に示した断面図である。
【図７】図１に図示した不揮発性半導体メモリ素子（ＲＲＡＭ）の第１実施形態による製造方法をステップ別に示した断面図である。
【図８】図１に図示した不揮発性半導体メモリ素子（ＲＲＡＭ）の第１実施形態による製造方法をステップ別に示した断面図である。
【図９】図１に図示した不揮発性半導体メモリ素子の第２実施形態による製造方法のうち第１実施形態と異なる部分のみをステップ別に示した断面図である。
【図１０】図１に図示した不揮発性半導体メモリ素子の第２実施形態による製造方法のうち第１実施形態と異なる部分のみをステップ別に示した断面図である。
【図１１】ＮｉＯで形成したデータ保存層の一部領域に対する表面形態を示した写真である。
【図１２】図１１の第１領域Ａ１にＣ−ＡＦＭプローブを利用して電圧ストレスを加えた後、与えられた電圧で測定したデータ保存層の電流イメージを示した写真である。
【図１３】図１１の電圧ストレスが加えられた第１領域Ａ１に対するフォーミング過程あるいはセット動作過程での電流−電圧特性を示したグラフである。
【図１４】図１１の電圧ストレスが加えられていない第２領域Ａ２に対するフォーミング過程あるいはセット動作過程での電流−電圧特性を示したグラフである。
【符号の説明】
【００５７】
４０  基板
４２ｓ  第１不純物領域
４２ｄ  第２不純物領域
４４  ゲート積層物
４６  導電性プラグ
５０  下部電極
５２  データ保存層
６８  上部電極
Ｌ１  層間絶縁層
ｈ１  コンタクトホール
Ｐ１  第１領域
Ｐ２  第２領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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