(57)【要約】【課題】  誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、上部電極のセルプレートの配線遅延を防止し、高集積で且つ高速動作が可能な立体スタック型構造の誘電体メモリを提供する。【解決手段】  半導体装置は、半導体基板(10)上に形成された第１の凹部(15a)を有する絶縁膜(14)と、第１の凹部(15a)の壁部及び底部に形成された第２の凹部(15b)を有する容量下部電極(16)、第２の凹部(15b)の壁部及び底部に形成された第３の凹部(15c)を有する誘電体膜よりなる容量絶縁膜(17)、並びに第３の凹部(15c)の壁部及び底部に形成された容量上部電極(18A)からなる複数の容量素子とを備える。複数の容量素子を構成する容量上部電極(18A)の少なくとも一部を被覆し、且つ、複数の容量素子に跨るように形成された、容量上部電極(18A)の抵抗よりも低い抵抗を有する低抵抗導電層(19A)を備える。【選択図】  図１
2007005639.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の凹部を有する絶縁膜と、
前記第１の凹部の壁部及び底部に形成された第２の凹部を有する容量下部電極、前記第２の凹部の壁部及び底部に形成された第３の凹部を有する誘電体膜よりなる容量絶縁膜、並びに前記第３の凹部の壁部及び底部に形成された容量上部電極からなる複数の容量素子と、
前記複数の容量素子を構成する前記容量上部電極の少なくとも一部を被覆し、且つ、前記複数の容量素子に跨るように形成された、前記容量上部電極の抵抗よりも低い抵抗を有する導電層とを備えていることを特徴とする半導体装置。
【請求項２】
前記容量上部電極は、前記第３の凹部の内部に埋め込まれて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量上部電極の平面形状と前記導電層の平面形状とは、ほぼ同一であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記容量上部電極は、第４の凹部を有しており、
前記導電層は、前記第４の凹部の外部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記導電層は、セルプレート線であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板上に、凹部を有する絶縁膜を形成する工程と、
前記凹部に、容量下部電極、誘電体膜よりなる容量絶縁膜、及び容量上部電極がこの順に形成されてなる容量素子を複数形成する工程と、
前記複数の容量素子を構成する前記容量上部電極の少なくとも一部を被覆し、且つ、前記複数の容量素子に跨るように、前記容量上部電極の抵抗よりも低い抵抗を有する導電層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体材料よりなる誘電体膜を容量絶縁膜に用いると共に立体スタック型構造を有する容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリの開発において、プレーナ型構造を採用した１〜６４ｋｂｉｔの小容量の強誘電体メモリが量産され始め、最近ではスタック型構造を採用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量の強誘電体メモリが開発の中心となってきている。スタック型構造を有する強誘電体メモリでは、容量下部電極の直下に半導体基板と電気的に接続するコンタクトプラグを配置することにより、セルサイズを縮小して集積度の向上を図っている。
【０００３】
今後、強誘電体メモリの微細化傾向が進展するのに伴って、平面型の容量素子では、メモリ動作に必要な電荷量を確保することが困難になるので、いわゆる立体型の容量素子を備える立体スタック型構造の容量素子が必要になる。立体スタック型構造を有する容量素子を実現するためには、段差形状を有する表面積を大きくした容量下部電極の上に誘電体膜及び容量上部電極をカバレッジよく形成する必要がある。従来においては、ＣＶＤ法を用いてコンケイブ型のホール内に、容量下部電極、誘電体膜及び容量上部電極を形成することにより、立体スタック型構造を有する容量素子を実現していた（例えば、特許文献１参照）。
【０００４】
以下に、従来の立体スタック型構造を有する容量素子を備えた半導体装置の構造について、図１０を参照しながら説明する。
【０００５】
図１０に示すように、半導体基板１００上に、酸化膜１０１と窒化膜（ＳｉＯＮ膜）よりなる第１の反射防止膜１０２とからなる第１の層間絶縁膜１０３が形成されている。該第１の層間絶縁膜１０３には、半導体基板１００の活性領域（図示せず）に到達するストレージコンタクト孔の下部に形成されたポリシリコン膜１０４と、該ポリシリコン膜１０４の上であってストレージコンタクト孔の上部に形成された第１及び第２のバリアメタル膜１０５及び１０６とが配置されている。なお、ポリシリコン膜１０４は化学気相蒸着法（ＣＶＤ法）により形成されている。また、第１及び第２のバリアメタル膜１０５及び１０６は、酸素雰囲気下で高温の熱処理を行なう際に、酸素がストレージ電極を介して拡散することにより、ポリシリコン膜１０４よりなるポリシリコンプラグとストレージ電極との界面でポリシリコン酸化を誘発することを防止する役割を有している。
【０００６】
また、第１の層間絶縁膜１０３の上には、エッチングストッパー膜１０７、酸化膜１０８及び第２の反射防止膜１０９よりなる第２の層間絶縁膜１１０が形成されている。第２の層間絶縁膜１１０には、ストレージノード孔に形成された、ＣＶＤ法により成膜され膜厚が5〜50 nmである容量下部電極１１１、ＡＬＤ(atomic layer deposition) 法により成膜された第１のＢＳＴ薄膜１１２、ＣＶＤ法により成膜された第２のＢＳＴ薄膜１１３、及びＣＶＤ法又はスパッタ法により成膜された容量上部電極１１４が順に配置されている。なお、容量上部電極１１４及び容量下部電極１１１によりストレージ電極が構成されている。
【０００７】
このように、従来の半導体装置は、コンケイブ型の立体形状を有する立体スタック型構造の容量素子を備えることにより、微細であって且つ集積度の高い誘電体メモリを実現している。
【特許文献１】特開２００３−７８５９号公報（第８頁  図５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述の従来例において、第１及び第２のＢＳＴ薄膜１１２及び１１３よりなる誘電体膜の結晶化のために熱処理を行なうと、容量上部電極１１４におけるコンケイブ型のホールの底部付近であって段差被覆性が最も悪い箇所において、材料の選択いかんによっては、上部電極１１４が断線するという課題が発生していた。また、第１及び第２のＢＳＴ膜１１２及び１１３等の誘電体膜に対する相性の良さから用いられている白金膜よりなる容量上部電極１１４は、延性に富んでいるので、ストレスマイグレーションが発生しやすい。このため、熱的なストレスマイグレーションによって、容量上部電極１１４において断線が多発することは明白である。
【０００９】
また、高誘電体膜である第１及び第２のＢＳＴ膜１１２及び１１３の結晶化温度は５００〜７００℃であり、比較的低温の部類に属する結晶化温度であるが、強誘電体膜としてのＳＢＴ膜に代表されるように、結晶化温度が８００℃に到達する強誘電体膜もある。このため、結晶化温度の高温化及び結晶化時間の長時間化が進行すると、断線等の不良が発生する確率は極端に増加すると予想される。
【００１０】
ところで、純粋な金属に比べてストレスマイグレーションが生じにくいＩｒＯx 又はＲｕＯx 等の酸化物材料が電極材料として検討されている。これらの酸化物材料は高誘電体膜又は強誘電体膜の結晶化時に反応することがないので、その点で、コンケイブ型のホール内部に形成されるキャパシタを構成する電極材料として、酸化物材料を用いることは望ましい。
【００１１】
しかしながら、酸化物材料の抵抗は、金属材料に比べて高い。特に、容量上部電極は誘電体メモリのセルプレートとして機能するので、該容量上部電極を構成する材料の抵抗はセルプレートの動作に影響を与える。すなわち、容量上部電極に用いる酸化物材料としてより高抵抗な材料を選択すると、セルプレート駆動時の立ち上がりが遅れる配線遅延が発生して、メモリセルの高速動作が阻害される。
【００１２】
前記に鑑み、本発明の目的は、誘電体材料及び容量上部電極に用いる材料に依存することなく、容量上部電極のセルプレートの配線遅延を防止し、高集積で且つ高速動作が可能な立体スタック型構造の誘電体メモリを提供することである。
【課題を解決するための手段】
【００１３】
前記の課題を解決するために、本発明の一側面に係る半導体装置は、半導体基板上に形成された第１の凹部を有する絶縁膜と、第１の凹部の壁部及び底部に形成された第２の凹部を有する容量下部電極、第２の凹部の壁部及び底部に形成された第３の凹部を有する誘電体膜よりなる容量絶縁膜、並びに第３の凹部の壁部及び底部に形成された容量上部電極からなる複数の容量素子と、複数の容量素子を構成する容量上部電極の少なくとも一部を被覆し、且つ、複数の容量素子に跨るように形成された、容量上部電極の抵抗よりも低い抵抗を有する導電層（以下、低抵抗導電層という）とを備えている。
【００１４】
本発明の一側面に係る半導体装置によると、熱処理時のストレスマイグレーションによる断線を防止する目的で、酸化物等の抵抗率の高い材料を電極材料として容量上部電極に用いた場合であっても、容量上部電極の上に低抵抗導電層を設けたため、セルプレート駆動時の立ち上がりが遅延することなく、配線遅延を防止することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、配線遅延の発生しないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００１５】
本発明の一側面に係る半導体装置において、容量上部電極は、第３の凹部の内部に埋め込まれて形成されていることが好ましい。
【００１６】
このようにすると、第３の凹部の内部で容量上部電極は屈曲部を有さないため、上記効果に加えて、容量上部電極において断線が発生しないコンケイブ型の高集積な半導体装置を実現できる。また、コンケイブ構造による凹部の影響を受けることなく、すなわち、低抵抗導電層を形成する際に堆積するレジスト膜の凹部周辺での膜厚均一性等を考慮すること等なく、所望のマスクを用いて低抵抗導電層の形成が可能な構造を有する半導体装置を実現できる。
【００１７】
本発明の一側面に係る半導体装置において、容量上部電極の平面形状と導電層の平面形状とは、ほぼ同一であることが好ましい。
【００１８】
このようにすると、容量上部電極と低抵抗導電層とを同一のマスクを用いてパターニングすることが可能となるため、それぞれ別々のマスクを用いる場合に比べて、マスクの重ね合わせマージンを考慮する必要がなくなるので、セルのより一層の微細化が可能な半導体装置を実現できる。また、マスク回数が低減するので、量産性の面において優れた構造を有する半導体装置を実現できる。
【００１９】
本発明の一側面に係る半導体装置において、容量上部電極は、第４の凹部を有しており、導電層は、第４の凹部の外部に形成されていることが好ましい。
【００２０】
このようにすると、コンケイブ構造による凹部の影響を受けることなく、すなわち、低抵抗導電層を形成する際に堆積するレジスト膜の凹部周辺での膜厚均一性等を考慮すること等なく、所望のマスクを用いて低抵抗導電層の形成が可能な構造を有する半導体装置を実現できる。
【００２１】
本発明の一側面に係る半導体装置において、導電層は、セルプレート線である。
【００２２】
本発明の一側面に係る半導体装置の製造方法は、半導体基板上に、凹部を有する絶縁膜を形成する工程と、凹部に、容量下部電極、誘電体膜よりなる容量絶縁膜、及び容量上部電極がこの順に形成されてなる複数の容量素子を形成する工程と、複数の容量素子を構成する容量上部電極の少なくとも一部を被覆し、且つ、複数の容量素子に跨るように、容量上部電極の抵抗よりも低い抵抗を有する導電層を形成する工程とを備える。
【００２３】
本発明の一側面に係る半導体装置の製造方法によると、熱処理時のストレスマイグレーションによる断線を防止する目的で、酸化物等の抵抗率の高い材料を電極材料として容量上部電極に用いた場合であっても、セルプレート駆動時の立ち上がりが遅延することなく、配線遅延を防止できる半導体装置を製造することができる。したがって、誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、配線遅延の発生しないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【発明の効果】
【００２４】
本発明に係る半導体装置及びその製造方法によると、容量上部電極の上部に、該容量上部電極の抵抗よりも低い抵抗を有する導電層を形成することにより、誘電体膜との相性、熱処理時の断線防止、埋め込み特性等その他の理由から容量上部電極として高抵抗の材料を用いる場合であっても、セルプレート駆動時の配線遅延を発生することなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００２６】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図１(a) 及び(b) を参照しながら説明する。
【００２７】
図１(a) は、本発明の第１の実施形態に係る半導体装置の構造を示しており、図１(b) のIa-Ia 線における断面図であり、図１(b) は、本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。
【００２８】
図１(a) に示すように、半導体基板１０の上には、300〜800nm の膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜１１が形成されている。第１の層間絶縁膜１１には、該第１の層間絶縁膜１１を貫通して延びると共に半導体基板１０の活性領域（図示せず）に到達する、タングステン膜又はポリシリコン膜よりなるストレージノードコンタクト１２が形成されている。第１の層間絶縁膜１１の上には、ストレージノードコンタクト１２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜１３が形成されている。酸素バリア膜１３は、該酸素バリア膜１３の上部に形成される誘電体膜を結晶化する際に、ストレージノードコンタクト１２が酸化されることを防止する役割を有している。
【００２９】
第１の層間絶縁膜１１の上には、酸素バリア膜１３の側面を覆うと共に第１の凹部１５ａを備えた300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜１４が形成されている。第１の凹部１５ａは、第２の層間絶縁膜１４を貫通して形成されていると共にストレージノードコンタクト毎に形成される後述する容量素子の形成口となっている。また、第１の凹部１５ａは、ホール型の形状を有している。ここで、第１の凹部１５ａが有するホール型の形状とは、図１(b) に示すように、ストレージノードコンタクト１２毎に形成された開口部のことをいう。これにより、後述する容量上部電極１８Ａにおいて断線が生じないコンケイブ型の高集積な半導体装置を実現することができる。
【００３０】
第１の層間絶縁膜１４の上部並びに第１の凹部１５ａの壁部及び底部には、第２の凹部１５ｂを有すると共に5〜50nm の膜厚を有する酸化イリジウムよりなる容量下部電極１６が形成されている。容量下部電極１６の上部並びに第２の凹部１５ｂの壁部及び底部には、第３の凹部１５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜よりなる容量絶縁膜１７が形成されている。容量絶縁膜１７の上部並びに第３の凹部１５ｃの壁部及び底部には、酸化イリジウムよりなる容量上部電極１８Ａが形成されている。上述のように、容量上部電極１８Ａ及び容量下部電極１６を構成する電極材料として酸化物材料を用いた理由は、容量上部電極１８Ａ及び容量下部電極１６として延性の大きい貴金属材料よりなる電極を採用する場合に比べて、第１の凹部１５ａに形成される容量下部電極１６の膜厚の最も薄い部分、又は第３の凹部１５ｃに形成される容量上部電極１６の膜厚の最も薄い部分に集中して発生する熱ストレスマイグレーションによる断線を防止することができるからである。
【００３１】
さらに、第２の層間絶縁膜１４の上部、容量上部電極１８Ａの上部、並びに第４の凹部１５ｄの底部及び壁部には、容量上部電極１８Ａの抵抗よりも低い抵抗を有する白金膜よりなる導電層１９Ａ（以下、低抵抗導電層１９Ａという）が形成されている。ここでは、容量上部電極１８Ａとして酸化イリジウム（１１２Ω・ｍ, ０℃）を使用したために、低抵抗導電層１９Ａとしては、酸化イリジウムの抵抗よりも低い抵抗を有する白金（９．８１Ω・ｍ, ０℃）を採用した。また、低抵抗導電層１９Ａの上部に形成される配線との密着性及び層間絶縁膜（ＳｉＯ2 ）との密着性を向上させることを考慮する場合には、低抵抗導電層１９Ａとしてイリジウム（４．７Ω・ｍ, ０℃）を使用することも可能である。さらに、例えば、強誘電体膜の結晶化が低抵抗導電層１９Ａの形成前に終了している場合など耐熱性の点で高い水準が要求されない場合には、タングステン（４．９Ω・ｍ, ０℃）、アルミニウム（２．５Ω・ｍ, ０℃）、銅（１．５５Ω・ｍ, ０℃）を使用してもよい。このようにすると、メモリ動作のより高速化が可能になる。
【００３２】
なお、以上で説明した第１の実施形態に係る半導体装置の構造において、容量絶縁膜１７及び容量上部電極１８Ａは、同一のマスクを用いて、断面図方向（図１(b) の紙面に向かって縦方向）にパターニングすることによって形成されているが、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等を考慮して、別々のマスクを用いて容量絶縁膜１７及び容量上部電極１８Ａを形成してもよい。
【００３３】
また、容量上部電極１８Ａは、図１(b) の紙面に向かって横方向に、各ストレージノードコンタクト１２毎に形成されているが、各ストレージノードコンタクト１２に共通するように形成してもかまわない。また、ストレージノードコンタクト１２の上に酸素バリア膜１３を形成しているが、ＳＢＴ系の材料の他に、ＰＺＴ系、ＢＬＴ系又はＢＳＴ系等の金属酸化物からなる誘電体膜を結晶化する際の温度（例えば低温）又は雰囲気（例えば窒素雰囲気）いかんによっては、酸素バリア膜１３を形成しなくてもかまわない。
【００３４】
以上のように、本発明の第１の実施形態に係る半導体装置によると、容量上部電極１８Ａの上部にセルプレートとなる低抵抗導電層１９Ａが形成されているので、熱処理時の断線防止等の理由から容量上部電極１８Ａとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【００３５】
また、本発明の第１の実施形態に係る半導体装置では、容量絶縁膜１７の結晶化のために行なう８００℃の熱処理が施されても、容量上部電極１８Ａにおける断線を防止することができる。
【００３６】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(d) 及び図３(a) 〜(c) を参照しながら説明する。
【００３７】
まず、図２(a) に示すように、半導体基板１０の上に、300〜800nmの膜厚を有するシリコン酸化膜よりなる第１の層間絶縁膜１１を形成する。次に、第１の層間絶縁膜１１に、半導体基板１０の活性領域（図示せず）の表面を露出させるストレージノードコンタクト孔を形成した後、該ストレージノードコンタクト孔にタングステン膜又はポリシリコン膜を充填することにより、第１の層間絶縁膜１１を貫通して延びると共に半導体基板１０の活性領域に到達するストレージノードコンタクト１２を形成する。
【００３８】
次に、第１の層間絶縁膜１１の上に、ストレージノードコンタクト１２の上端と接続すると共に50〜300nm の膜厚を有するイリジウム膜又は酸化イリジウム膜等を含んでなる酸素バリア膜１３を形成する。酸素バリア膜１３は、該酸素バリア膜１３の上部に形成する誘電体膜を結晶化する際に、ストレージノードコンタクト１２が酸化されることを防止する役割を有している。
【００３９】
次に、第１の層間絶縁膜１１の上に、酸素バリア膜１３を覆うように、300〜800nmの膜厚を有するシリコン酸化膜よりなる第２の層間絶縁膜１４を形成する。
【００４０】
次に、第２の層間絶縁膜１４に対して、所望のマスクを用いたパターニングにより、第２の層間絶縁膜１４を貫通して酸素バリア膜１３又はストレージノードコンタクト１２への電気的接続を可能とする第１の凹部１５ａを形成する。ここで、第２の層間絶縁膜１４に形成された第１の凹部１５ａはホール型の形状を有している。なお、ホール型の形状とは、前述と同様に、前記図１(b) に示すように、ストレージノードコンタクト１２毎に形成された開口部のことをいう。
【００４１】
次に、図２(b) に示すように、第２の層間絶縁膜１４の上部並びに第１の凹部１５ａの壁部及び底部に、第２の凹部１５ｂを有すると共に5〜50nm の膜厚を有する酸化イリジウムよりなる第１の導電膜を成膜した後、該第１の導電膜に対して、少なくとも各ストレージノードコンタクト１２の間を電気的に分離するように、所望のマスクを用いたパターニング、メッキ法、若しくはスパッタ法とＣＭＰ法との組み合わせ、又は例えばサイドウォール形成法のような自己整合的な方法により、第２の凹部１５ｂを有する容量下部電極１６を形成する。
【００４２】
次に、図２(c) に示すように、ＣＶＤ法を用いて、第２の層間絶縁膜１４の上部、容量下部電極１６の上部並び第２の凹部１５ｂの壁部及び底部に、第３の凹部１５ｃを有すると共に5〜100nmの膜厚を有する誘電体膜としてのＳＢＴ膜１７ａを成膜する。
【００４３】
次に、図２(d) に示すように、ＳＢＴ膜１７ａの上部並び第３の凹部１５ｃの壁部及び底部に、第４の凹部１５ｄを有すると共に50〜300nm の膜厚を有する酸化イリジウムよりなる第２の導電膜１８ａを成膜する。
【００４４】
次に、図３(a) に示すように、第２の導電膜１８ａ及びＳＢＴ膜１７ａに対して、所望のマスクを用いたパターニングを行なうことにより、第２の導電膜１８ａよりなる容量上部電極１８Ａ、及びＳＢＴ膜１７ａよりなる容量絶縁膜１７を形成する。
【００４５】
なお、ここでは、容量絶縁膜１７及び容量上部電極１８を形成する際に、同じマスクを用いてパターニングを行なう場合について説明したが、前述と同様に、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等を考慮して、同一のマスクを用いなくてもよい。
【００４６】
また、前述と同様に、容量上部電極１８は、各ストレージノードコンタクト１２毎に形成されているが、各ストレージノードコンタクト１２に共通するように形成してもかまわない。また、ストレージコンタクト１２の上に酸素バリア膜１３を形成しているが、前述したＳＢＴ系の他に、ＰＺＴ系、ＢＬＴ系又はＢＳＴ系等の金属酸化物からなる誘電体膜を結晶化する際の温度（例えば低温）又は雰囲気（例えば窒素雰囲気）いかんによっては、酸素バリア膜１３を形成しなくてもかまわない。
【００４７】
次に、図３(b) に示すように、第２の層間絶縁膜１４の上、容量上部電極１８Ａの上部、並びに第４の凹部１５ｄの壁部及び底部に、白金よりなる第３の導電膜１９ａを成膜する。
【００４８】
次に、図３(c) に示すように、第３の導電膜１９ａに対して、所望のマスクを用いたパターニングを行なうことにより、第３の導電膜１９ａよりなる低抵抗導電層１９を形成する。
【００４９】
以上のように、本発明の第１の実施形態に係る半導体装置の製造方法によると、容量上部電極１８Ａの上部にセルプレートとなる低抵抗導電層１９Ａを形成することにより、熱処理時の断線防止の理由から容量上部電極１８Ａとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【００５０】
なお、低抵抗導電層１９Ａをセルプレートとせず、低抵抗導電層１９Ａ上に、さらに低抵抗な導電材料よりなる、セルプレートを設けた構成にしても良い。
【００５１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構造について、図４(a) 及び(b)を参照しながら説明する。
【００５２】
図４(a) は、本発明の第２の実施形態に係る半導体装置の構造を示しており、図４(b) のIVa-IVa 線における断面図であり、図４(b) は、本発明の第２の実施形態に係る半導体装置の構造を示す平面図である。
【００５３】
図４(a) 及び(b) に示す第２の実施形態に係る半導体装置の構造が、前述の図１(a) 及び(b) に示した第１の実施形態に係る半導体装置の構造と相違する点は、図４(a) に示すように、容量上部電極１８Ｂが第３の凹部１５ｃの内部を完全に充填するように埋め込まれている点である。ここで、容量上部電極１８Ｂに用いる電極材料としては、埋め込み特性に優れた材料を用いることが好ましいことから、メッキ技術によって第３の凹部１５ｃの内部を完全に充填することが可能な白金膜を用いている。このように、容量上部電極１８Ｂは、第３の凹部１５ｃの内部に白金膜が完全に充填されてなるので、凹部内に形成される電極の膜厚が最も小さい部分に集中して発生する熱ストレスマイグレーションによる断線を原理的に防止することができる。
【００５４】
さらに、容量上部電極１８Ｂの上部には、容量上部電極１８Ｂの抵抗よりも低い抵抗を有するイリジウムよりなる導電層１９Ｂ（以下、低抵抗導電層１９Ｂという）が形成されている。ここで、第１の実施形態における第４の凹部１５ｄを有する容量上部電極１８Ａとは異なり、本実施形態における容量上部電極１８Ｂは凹部を有していない。したがって、容量上部電極１８Ｂの上に形成された低抵抗の導電層(後述の第３の導電膜１９ｂ）をパターニングして低抵抗導電層１９Ｂを形成する際に、コンケイブ構造の影響を受けることがない。すなわち、第１の実施形態の場合、低抵抗導電層１９Ａを形成する際に堆積するレジスト膜には、第４の凹部１５ｄの周囲にて膜厚むらが生じるので、レジストパターンの寸法精度の低下が発生するが、本実施形態では、上述のように、容量上部電極１８Ｂには凹部が形成されていないので、レジストパターンの寸法制度の低下を考慮することなく、所望のマスクを用いて低抵抗導電層１９Ｂを形成することができる。
【００５５】
以上のように、本発明の第２の実施形態に係る半導体装置によると、容量上部電極１８Ｂが第３の凹部１５ｃ内に完全に埋め込まれているので、熱処理時における断線の発生を原理的に防止することができる。また、このような構成により、容量絶縁膜１７を結晶化するために行なう８００℃の熱処理が施されても、容量上部電極１８Ｂにおける断線の発生を確実に防止することができる。さらに、容量上部電極１８Ｂの上部には低抵抗導電層１９Ｂが形成されているので、第１の実施形態と同様に、容量上部電極１８Ｂを構成する電極材料の埋め込み特性を考慮して、容量上部電極１８Ｂを構成する電極材料として高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【００５６】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(d) 及び図６(a) 〜(c) を参照しながら説明する。
【００５７】
まず、図５(a) 〜(c) の工程は、上述した図２(a) 〜(c) を用いた説明と同様である。
【００５８】
次に、図５(d) に示すように、ＳＢＴ膜１７ａの上に、第３の凹部１５ｃが埋め込まれるまで、メッキ技術等を用いて、50〜300nm の膜厚を有する白金膜よりなる第２の導電膜１８ｂを成膜する。
【００５９】
次に、図６(a) に示すように、第２の導電膜１８ｂが所望の膜厚になるように、エッチバック又はＣＭＰを行なう。
【００６０】
次に、図６(b) に示すように、第２の導電膜１８ｂの上に、イリジウムよりなる第３の導電膜１９ｂを成膜する。
【００６１】
次に、図６(c) に示すように、第３の導電膜１９ｂ、第２の導電膜１８ｂ、ＳＢＴ膜１７ａに対して、所望のマスクを用いたパターニングを行なうことにより、第３の導電膜１９ｂよりなる低抵抗導電層１９Ｂ、第２の導電膜１８ｂよりなる容量上部電極１８Ｂ、ＳＢＴ膜１７ａよりなる容量絶縁膜１７を形成する。
【００６２】
なお、ここでは、容量絶縁膜１７、容量上部電極１８Ｂ及び低抵抗導電層１９Ｂを形成する際に、同じマスクを用いてパターニングを行なう場合について説明したが、下地となる膜に対する密着性、上層となる膜に対する密着性、及び加工時の残渣の問題等を考慮して、同一のマスクを用いなくてもよい。
【００６３】
また、第１の実施形態と同様に、容量上部電極１８Ｂは、各ストレージノードコンタクト１２毎に形成されているが、各ストレージノードコンタクト１２に共通するように形成してもかまわない。また、ストレージコンタクト１２の上に酸素バリア膜１３を形成しているが、前述したＳＢＴ系の他に、ＰＺＴ系、ＢＬＴ系又はＢＳＴ系等の金属酸化物からなる誘電体膜を結晶化する際の温度（例えば低温）又は雰囲気（例えば窒素雰囲気）いかんによっては、酸素バリア膜１３を形成しなくてもかまわない。
【００６４】
以上のように、本発明の第２の実施形態に係る半導体装置の製造方法によると、第１の実施形態と同様に、容量上部電極１８Ｂの上部に低抵抗導電層１９Ｂを形成するので、セルプレートの配線遅延を発生することがなく、高速動作が可能な誘電体メモリとしての半導体装置を提供することができる。また、容量上部電極１８Ｂが第３の凹部１５ｃの内部に充填されていることにより、ストレスが局所的に集中する事態を回避して、熱ストレスマイグレーションの影響を低減し、容量上部電極１８Ｂにおける断線の発生を原理的に防止することができる。したがって、容量絶縁膜１７に用いる材料及び容量上部電極１８Ｂに用いる材料に依存することなく、容量上部電極１８Ｂの断線が生じないセル構造を有する容量素子を実現できるので、高集積可能な半導体装置を提供することができる。
【００６５】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の構造について、図７(a) 及び(b)を参照しながら説明する。
【００６６】
図７(a) は、本発明の第３の実施形態に係る半導体装置の構造を示しており、図７(b) のVIIa-VIIa 線における断面図であり、図７(b) は、本発明の第３の実施形態に係る半導体装置の構造を示す平面図である。
【００６７】
図７(a) 及び(b) に示す第３の実施形態に係る半導体装置の構造が、前述の図１(a) 及び(b) に示した第１の実施形態に係る半導体装置の構造と相違する点は、図７(a) 及び(b) に示すように、本実施形態における容量上部電極１８Ｃと低抵抗導電層１９Ｃとが、ほぼ同一の形状を有している点である。
【００６８】
そして、容量絶縁膜１７の上部並びに第３の凹部１５ｃの壁部及び底部には、酸化イリジウムよりなる容量上部電極１８Ｃが形成されている。さらに、容量上部電極１８Ｃの上部並びに第４の凹部１５ｄの壁部及び底部には、容量上部電極１８Ｃの抵抗よりも低い抵抗を有する白金膜よりなる低抵抗導電層１９Ｃが形成されている。
【００６９】
以上で説明した本発明の第３の実施形態に係る半導体装置の構造において、容量絶縁膜１７、容量上部電極１８Ｃ及び低抵抗導電層１９Ｃは、同一のマスクを用いてパターニングすることによって形成されている。すなわち、各ストレージノードコンタクト１２に共通するように形成されている。
【００７０】
このように、同じマスクを用いてパターニングすると、それぞれ別々のマスクを用いてパターニングする場合に比べて、マスクの重ね合わせマージンを考慮する必要がなくなるので、セルのより一層の微細化を実現することができる。また、マスク回数が減少するので、量産性の面において優れている。
【００７１】
以上のように、本発明の第３の実施形態に係る半導体装置によると、容量上部電極１８Ｃの上部に低抵抗導電層１９Ｃが形成されているので、第１及び第２の実施形態と同様に、熱処理時の断線防止等の理由から容量上部電極１８Ｃとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。さらに、容量絶縁膜１７、容量上部電極１８Ｃ、及び低抵抗導電層１９Ｃがほぼ同一の平面形状を有しているので、微細化及び量産性の面で優れた半導体装置を提供することができる。
【００７２】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置の構造について、図８(a) 及び(b)を参照しながら説明する。
【００７３】
図８(a) は、本発明の第４の実施形態に係る半導体装置の構造を示しており、図８(b) のVIIIa-VIIIa 線における断面図であり、図８(b) は、本発明の第４の実施形態に係る半導体装置の構造を示す平面図である。
【００７４】
図８(a) 及び(b) に示す第４の実施形態に係る半導体装置の構造が、前述の図１(a) 及び(b) に示した第１の実施形態に係る半導体装置の構造と相違する点は、図８(a) 及び(b) に示すように、本実施形態における低抵抗導電層１９Ｄが、容量上部電極１８Ａの第４の凹部１５ｄの外部に形成されている点である。
【００７５】
具体的には、容量絶縁膜１７の上部並びに第３の凹部１５ｃの壁部及び底部には、第４の凹部１５ｄを有する酸化イリジウムよりなる容量上部電極１８Ａが形成されている。また、第２の層間絶縁膜１４の上、並びに容量上部電極１８Ａの上部の平坦部の一部（但し、第４の凹部１５ｄの内部を被覆しない状態で）には、容量上部電極１８Ａの抵抗よりも低い抵抗を有する白金膜よりなる導電層１９Ｄ（以下、低抵抗導電層１９Ｄという）が形成されている。。なお、容量上部電極は、第２の実施形態と同じように、第３の凹部１５ｃを埋め込んだ構成でも構わない。
【００７６】
このような構成により、段差形状である第４の凹部１５ｄの影響を受けることがないので、すなわち、低抵抗導電層１９Ｄを形成する際に堆積するレジスト膜における第４の凹部１５ｄの周囲での膜厚の均一性等を考慮すること等がなくなるので、所望のマスクを用いて低抵抗導電層１９Ｄを形成することができる。
【００７７】
また、低抵抗導電層１９Ｄを第２の層間絶縁膜１４上の平坦部に形成するので、下地の段差の影響を受けることなく、抵抗の安定したセルプレートを実現することができる。
【００７８】
以上のように、本発明の第４の実施形態に係る半導体装置によると、容量上部電極１８Ａの上の一部に低抵抗導電層１９Ｄが形成されているので、第１〜第３の実施形態と同様に、熱処理時の断線防止等の理由から容量上部電極１８Ａとして高抵抗の材料を選択した場合であっても、セルプレート駆動時の配線遅延を生じさせることなく、誘電体メモリとして、高集積で且つ高速動作が可能な半導体装置を提供することができる。
【００７９】
ここで、図９(a) 〜(f) は、前述した第１〜第４の実施形態に係る半導体装置における容量上部電極１８（１８Ａ、１８Ｂ、１８Ｃ）と低抵抗導電層１９（１９Ａ〜１９Ｄ）との平面的な配置の関係図を示している。特に、複数の容量上部電極１８が配列されていた場合における取り得る構造のバリエーションについて示している。
【００８０】
図９(a) は、複数の容量上部電極１８がストレージノードコンタクト１２毎に形成されており、低抵抗導電層１９が複数の容量上部電極１８を全体的に被覆するように形成された構造を示している。図９(a) に示す構造は、セルプレートの全面を同電位として使用する場合、又はセルプレートの一部を同電位として使用する場合に好適である。なお、本構造は、第１及び第２の実施形態に適用可能な構造である。
【００８１】
図９(b) は、複数の容量上部電極１８がストレージノードコンタクト１２毎に形成されており、低抵抗導電層１９が複数の容量上部電極１８を列毎に被覆するように形成された構造を示している。図９(b) に示す構造は、セルプレートを列方向に同電位として使用する場合に好適である。なお、本構造は、第１及び第２の実施形態に適用可能な構造である。
【００８２】
図９(c) は、容量上部電極１８及び低抵抗導電層１９のそれぞれが、複数のストレージノードコンタクト１２に共通し且つ同一の形状となるように形成されている。図９(c) に示す構造は、マスク回数を低減し、セルプレートを列方向に同電位として使用する場合に好適である。なお、本構造が第３の実施形態の構造に該当する。
【００８３】
図９(d) 〜図９(f) に示す各構造は、第４の実施形態のバリエーションを示している。図９(d) は、低抵抗導電層１９が容量上部電極１８の上部であって且つ第４の凹部１５ｄの外部に形成された構造を示しており、セルプレートを列方向に同電位として使用する場合に好適な構造である。また、図９(e) は、低抵抗導電層１９が、容量上部電極１８の第４の凹部１５ｄの外部に形成され、且つ容量上部電極１８の隣り合う縦の列同士を共通に束ねるように形成された構造を示しており、セルプレートを列方向に同電位として使用する場合に好適な構造である。また、図９（a）と電位的に同じ構成であるが、低抵抗導電層を列間に設けるだけであるため、セルの微細化が可能である。図９(f) は、図９(d) に示した構造に比べて、低抵抗導電層１９と容量上部電極１８とが接触する面積を増加した構造を示している。この構造では、接触抵抗を減少させることにより、配線遅延をより効果的に防止することができる。
【産業上の利用可能性】
【００８４】
本発明の半導体装置及びその製造方法は、容量上部電極上に低抵抗導電層を形成することにより、セルプレートの配線遅延を防止することができるので、立体スタック型構造を有し且つ高速動作が必要な強誘電体メモリ又は高誘電体メモリ及びそれらの製造方法に有用である。
【図面の簡単な説明】
【００８５】
【図１】(a) は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、(b) は、本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。
【図２】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４】(a) は、本発明の第２の実施形態に係る半導体装置の構造を示す断面図であり、(b)は、本発明の第２の実施形態に係る半導体装置の構造を示す平面図である。
【図５】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図６】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図７】(a) は、本発明の第３の実施形態に係る半導体装置の構造を示す断面図であり、(b) は、本発明の第３の実施形態に係る半導体装置の構造を示す平面図である。
【図８】(a) は、本発明の第４の実施形態に係る半導体装置の構造を示す断面図であり、(b) は、本発明の第４の実施形態に係る半導体装置の構造を示す平面図である。
【図９】本発明の第１〜第４の実施形態に係る半導体装置の構造における容量上部電極と低抵抗導電層との配置の平面的な関係図である。
【図１０】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００８６】
１０  半導体基板
１１  第１の層間絶縁膜
１２  ストレージコンタクト
１３  酸素バリア膜
１４  第２の層間絶縁膜
１５ａ  第１の凹部
１５ｂ  第２の凹部
１５ｃ  第３の凹部
１５ｄ  第４の凹部
１６    容量下部電極
１６ａ  第１の導電膜
１７    容量絶縁膜
１７ａ  誘電体膜
１８、１８Ａ、１８Ｂ、１８Ｃ    容量上部電極
１８ａ、１８ｂ  第２の導電膜
１９、１９Ａ、１９Ｂ、１９Ｃ、１９Ｄ  低抵抗導電層（容量上部電極の抵抗よりも抵抗が低い導電層）
１９ａ、１９ｂ  第３の導電膜
【図１】
2007005639.tif 000003
【図２】
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【図３】
2007005639.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2007005639.tif 000009
【図８】
2007005639.tif 000010
【図９】
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【図１０】
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