(57)【要約】【課題】チャネル密度を高め、オン抵抗の低減を図ることができる双方向トレンチ横型パワーＭＯＳＦＥＴなどの双方向半導体装置を提供すること。【解決手段】ｐ基板１（ｐ型半導体基板）の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面にストライプ状のトレンチ３を複数形成し、トレンチ３を方形波状に屈曲させて幅広部２１と幅狭部２２を形成し、第１ソース電極配線１８および第２ソース電極配線１９をそれぞれトレンチ３を横切るように形成することで、デバイスピッチＴ１を短縮させ、チャネル密度を増大させて、オン抵抗の低減を図る。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１領域と、該第１領域の表面から内部に向かって形成した閉ループのトレンチと、該閉ループの内側と外側で分割され、前記第１領域の表面層に形成された第１トレンチ残り箇所および第２トレンチ残り箇所と、該トレンチの底部の前記第１領域に形成した第１導電型の第２領域と、前記第１トレンチ残り箇所および第２トレンチ残り箇所のそれぞれの表面層に形成した第２導電型の第３領域と、前記第１トレンチ残り箇所の前記第３領域の表面層に形成した前記トレンチの側壁と接する第１導電型の第４領域と、前記第１トレンチ残り箇所の前記第３領域の表面層に形成した第２導電型の第５領域と、前記第２トレンチ残り箇所の前記第３領域の表面層に形成した前記トレンチの側壁と接する第１導電型の第６領域、前記第２トレンチ残り箇所の前記第３領域の表面層に形成した前記トレンチの側壁と接する第２導電型の第７領域と、前記第１トレンチ残り箇所の側壁にゲート絶縁膜を介して形成された第１ゲート電極と、前記第２トレンチ残り箇所の側壁にゲート絶縁膜を介して形成された第２ゲート電極と、前記第１トレンチ残り箇所および前記第２トレンチ残り箇所上に形成され、前記第４領域上および前記第５領域上に第１開口部を有し、かつ前記第６領域上および前記第７領域上に第２開口部を有する層間絶縁膜と、前記第１開口部を介して前記第４領域および第５領域にそれぞれ接する第１電極配線と、前記第２開口部を介して前記第６領域および第７領域にそれぞれ接する第２電極配線と、を具備する双方向半導体装置において、
前記第１トレンチ残し箇所と前記第２トレンチ残し箇所が対向し、第１トレンチ残し箇所の平面形状が第１幅広部と第１幅狭部からなり、第２トレンチ残り箇所の平面形状が第２幅広部と第２幅狭部からなり、第１幅広部と第２幅狭部とが対向し、第１幅狭部と第２幅広部が対向し、前記第１電極配線が前記第１トレンチおよび前記第２トレンチを横切るように配置され、前記第２電極配線が前記第１トレンチおよび前記第２トレンチを横切るように配置されることを特徴とする双方向半導体装置。
【請求項２】
前記閉ループのトレンチの平面形状が直線のストライプ状となる箇所があり、前記第１電極配線および第２電極配線が前記第１トレンチおよび前記第２トレンチの前記直線箇所上をそれぞれ該直角に横切ることを特徴とする請求項１に記載する双方向半導体装置。
【請求項３】
前記第１幅広部の幅が徐々に狭まって前記第１幅狭部の幅になることを特徴とする請求項１または２に記載する双方向半導体装置。
【請求項４】
前記第１電極配線および第２電極配線の幅が前記第１幅広部上および前記第２幅広部上で広く、前記第１幅狭部上および第２幅狭部上で狭いことを特徴とする請求項１〜３のいずれか一項に記載する双方向半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、双方向トレンチ横型パワーＭＯＳＦＥＴ（双方向ＴＬＰＭ）などの双方向半導体装置に関する。
【背景技術】
【０００２】
バッテリーなどの電源装置では、バッテリーを充電する場合と、バッテリーを放電する場合の双方を制御して、バッテリーの過充電や過放電を防止している。そのため、交流信号や交流電力のオン・オフできる双方向の半導体スイッチが必要となる。この双方向の半導体スイッチとして双方向トレンチ横型パワーＭＯＳＦＥＴがある。
図４から図６は、従来の双方向トレンチ横型パワーＭＯＳＦＥＴの構成図であり、図４は要部平面図、図５は図４のＤ部の詳細図、図６は、図５のＸ−Ｘ線で切断した要部断面図である。これはｎチャネルＭＯＳＦＥＴの場合である。
図４および図５において、一本の蛇行して形成されるストライプ状のトレンチ５３を形成し、このトレンチ５３の側壁（トレンチ残し箇所７０の側壁でもある）にゲート絶縁膜５６を介して第１、第２ゲート電極５７、５８を形成する。トレンチ５３が形成されないトレンチ残りの箇所７０は、直線のストライプ状をしており、この箇所には第１、第２ｎソース領域５９、６１および第１、第２ｐコンタクト領域６０、６２をそれぞれ形成し、その上の層間絶縁膜６４（図６参照）を形成し、この層間絶縁膜６４に第１、第２コンタクトホール６５、６６を形成し、この第１、第２コンタクトホール６５、６６を介して第１、第２ｎソース領域５９、６１および第１、第２ｐコンタクト領域６０、６２と櫛の歯状の第１、第２ソース電極配線６８、６９とそれぞれ接続する。この第１、第２ソース電極配線６８、６９はソース電極とソース配線を兼ねている。第１、第２ゲート電極５７、５８は第１、第２ゲートポリシリコン配線７３、７５にそれぞれ接続し、この第１、第２ゲートポリシリコン配線７３、７５は第１、第２ゲート金属配線７４、７６とコンタクトホール７７を介してそれぞれ接続する。
【０００３】
図６において、ｐ基板５１（ｐ型半導体基板）の表面層にｎウェル領域５２を形成し、ｎウェル領域５２の表面から内部に向かってトレンチ５３を形成し、トレンチ５３の底部のｐ基板５１にｎドレイン領域５４を形成する。トレンチ５３の側壁にゲート絶縁膜５６を介してポリシリコンで第１、第２ゲート電極５７、５８をそれぞれ形成し、トレンチ残り箇所７０のｐ基板１の表面層にトレンチ５３と接するｐオフセット領域５５を形成し、ｐオフセット領域５５の表面層にトレンチ５３と接する第１、第２ｎソース領域５９、６１および第１、第２ｎソース領域５９、６１を選択的にそれぞれ形成し、この第１、第２ｎソース領域５９、６１と接する第１、第２ｐコンタクト領域６０、６２をｐオフセット領域５５の表面層にそれぞれ形成し、トレンチ５３の内部を絶縁膜６３で充填する。第１、第２ｎソース領域５９、６１は層間絶縁膜６４の第１、第２コンタクトホール６５、６６を充填したタングステン６７により第１、第２ソース電極配線６８、６９にそれぞれ接続する。第１、第２ソース電極配線６８、６９をアルミニウム膜でそれぞれ形成する。第１、第２ソース電極配線６８、６９はソース電極とソース配線を兼ねている。第１、第２ソース電極配線６８、６９はソース端子Ｓ１、Ｓ２とそれぞれ接続し、第１、第２ゲート電極５７、５８は第１、第２ゲートポリシリコン配線７３、７５および第１、第２ゲート金属配線７４、７６を介して第１、第２ゲート端子Ｇ１、Ｇ２とそれぞれ接続する。尚、図中の７８、７９は、トレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ）の第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴであり、８０、８１はｐオフセット領域５５とｎウェル領域５２で形成される第１、第２寄生ｐｎダイオードである。
【０００４】
図７は、図４〜図６で示した双方向トレンチ横型パワーＭＯＳＦＥＴの等価回路図である。第１ＭＯＳＦＥＴ７８と第２ＭＯＳＦＥＴ７９はドレインＤ（ｎドレイン領域５４）で接続されており、このドレインＤはその他の端子と接続していない。また第１、第２ＭＯＳＦＥＴ７８、７９と第１、第２寄生ｐｎダイオード８０、８１はそれぞれ逆並列に接続する。
Ｓ１がＳ２に対して高電位の状態にあるとき、第２ゲート端子Ｇ２に正のゲート信号を与えて第２ＭＯＳＦＥＴオンさせると、Ｓ１−第１寄生ダイオード８０−Ｄ−第２ＭＯＳＦＥＴ７９−Ｓ２の経路で主電流がＳ１からＳ２に向かって流れる。一方、Ｓ２がＳ１に対して高電位の状態にあるとき、第１ゲート端子Ｇ１に正のゲート信号を与えて第１ＭＯＳＦＥＴオンさせると、Ｓ２−第２寄生ダイオード８１−Ｄ−第１ＭＯＳＦＥＴ７８−Ｓ１の経路で主電流がＳ２からＳ１に向かって流れる。このように、この素子は双方向に主電流を流すことができる。
【０００５】
つぎに、図４において、各部の寸法について説明する。トレンチ残し箇所７０は第１、第２ソース領域５９、６１と第１、第２ソース電極配線６８、６９と接続させるため、第１、第２コンタクトホール６５、６６を形成する必要がある。そのため、トレンチ残し箇所７０の幅Ｋ１としては、コンタクトホール幅Ｋ２とマスクアライメントなどのプロセスマージンの幅Ｎを合わせた幅が必要である。例えば、０．６μｍルールで設計する場合、Ｋ１＝０．６μｍ（コンタクトホール幅Ｋ２）＋０．４μｍ×２（コンタクトホールの両側のプロセスマージンＮ×２）＝１．４μｍが必要になる。
コンタクトホールの両側のプロセスマージンＮ×２は、コンタクトホールのパターニング時のマスクアライメントの他、トレンチエッチング時の加工精度マージンおよびトレンチ側壁の酸化膜の膜厚マージンなどを含んでいる。
【０００６】
一方、トレンチ幅Ｐは、耐圧を保持するために、例えば、２０Ｖクラスデバイスの場合、１．０μｍ程度のトレンチ幅Ｐが必要になりデバイス１ユニット（繰り返し単位）のデバイスピッチＴ２は、１．４μｍ（トレンチ残し箇所の幅Ｋ１）＋１．０μｍ（トレンチ幅Ｐ）＝２．４μｍとなる。
図４では、ストライプ状のトレンチが蛇行する一本のトレンチで形成され、トレンチ残り箇所７０が櫛の歯状になっており歯の箇所が直線のストライプ状となっている。
これに対して、特許文献１では、トレンチ残り箇所をトレンチで取り囲んだセル状になっている双方向トレンチ横型パワーＭＯＳＦＥＴの例が記載されている。
特許文献２には、単方向トレンチ縦型ＭＯＳＦＥＴで、トレンチの配列パターンおよびソースとベースにおける同時改善によりチャネル密度の向上を図ることが記載されている。
【０００７】
特許文献３には、単方向トレンチ縦型ＭＯＳＦＥＴで、トレンチを屈曲させて平面、アターンとして幅広部と幅狭部を設け、幅広部にソース領域とボディコンタクト領域を形成し、幅狭部にはソース領域のみを形成することで、単位面積当たりのチャネル幅を増加させて、オン抵抗を減少させたことが記載されている。
【特許文献１】特開２００４−２７３０３９号公報
【特許文献２】特開平１１─１１１９７６号公報
【特許文献３】特許第３５２４８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４のように、トレンチ５３の直線のストライプ状の箇所では、微細化して、トレンチ残し箇所の幅Ｋ１を狭めると第１、第２コンタクトホール６５、６６の面積が小さく成りすぎて、コンタクト抵抗が増大する。また、第１、第２ソース電極配線６８、６９の幅が狭く成りすぎてパターニングが困難になり、第１、第２ソース電極配線６８、６９の電気抵抗が増大して、オン抵抗が増大する。
つまり、前記したように、０．６μｍルール（パターン設計する場合の尺度）とした場合には、デバイス１ユニットのデバイスピッチＴ２は２．４μｍが最小にできる限界であり、これ以上狭くすることができず、チャネル密度を高くすることが困難になる。
また、特許文献１に示すセル状のトレンチ残り箇所の場合も、図４と同じように大きくなる。
【０００９】
また特許文献２、３では単一方向のトレンチ縦型パワーＭＯＳＦＥＴについての記載はあるが、第１、第２ソース領域がある双方向トレンチ横型パワーＭＯＳＦＥＴについての記載はされていない。
この発明の目的は、前記の課題を解決して、チャネル密度を高め、オン抵抗の低減を図ることができる双方向トレンチ横型パワーＭＯＳＦＥＴなどの双方向半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、第１導電型の第１領域と、該第１領域の表面から内部に向かって形成した閉ループのトレンチと、該閉ループの内側と外側で分割され、前記第１領域の表面層に形成された第１トレンチ残り箇所および第２トレンチ残り箇所と、該トレンチの底部の前記第１領域に形成した第１導電型の第２領域と、前記第１トレンチ残り箇所および第２トレンチ残り箇所のそれぞれの表面層に形成した第２導電型の第３領域と、前記第１トレンチ残り箇所の前記第３領域の表面層に形成した前記トレンチの側壁と接する第１導電型の第４領域と、前記第１トレンチ残り箇所の前記第３領域の表面層に形成した第２導電型の第５領域と、前記第２トレンチ残り箇所の前記第３領域の表面層に形成した前記トレンチの側壁と接する第１導電型の第６領域、前記第２トレンチ残り箇所の前記第３領域の表面層に形成した前記トレンチの側壁と接する第２導電型の第７領域と、前記第１トレンチ残り箇所の側壁にゲート絶縁膜を介して形成された第１ゲート電極と、前記第２トレンチ残り箇所の側壁にゲート絶縁膜を介して形成された第２ゲート電極と、前記第１トレンチ残り箇所および前記第２トレンチ残し箇所上に形成され、前記第４領域上および前記第５領域上に第１開口部を有し、かつ前記第６領域上および前記第７領域上に第２開口部を有する層間絶縁膜と、前記第１開口部を介して前記第４領域および第５領域にそれぞれ接する第１電極配線と、前記第２開口部を介して前記第６領域および第７領域にそれぞれ接する第２電極配線と、を具備する双方向半導体装置において、
前記第１トレンチ残し箇所と前記第２トレンチ残し箇所が対向し、第１トレンチ残し箇所の平面形状が第１幅広部と第１幅狭部からなり、第２トレンチ残り箇所の平面形状が第２幅広部と第２幅狭部からなり、第１幅広部と第２幅狭部とが対向し、第１幅狭部と第２幅広部が対向し、前記第１電極配線が前記第１トレンチおよび前記第２トレンチを横切るように配置され、前記第２電極配線が前記第１トレンチおよび前記第２トレンチを横切るように配置される構成とする。
【００１１】
また、前記閉ループのトレンチの平面形状が直線のストライプ状となる箇所があり、前記第１電極配線および第２電極配線が前記第１トレンチおよび前記第２トレンチの前記直線箇所上をそれぞれ該直角に横切る構成とするとよい。
また、前記第１幅広部の幅が徐々に狭まって前記第１幅狭部の幅になるとよい。
また、前記第１電極配線および第２電極配線の幅が前記第１幅広部上および前記第２幅広部上で広く、前記第１幅狭部上および第２幅狭部上で狭いとよい。
【発明の効果】
【００１２】
この発明によれば、半導体層の表面に設けたストライプ状の複数のトレンチと、該トレンチの底部の前記半導体基板に設けたドレイン領域と前記トレンチ表面に設けたゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極と、前記トレンチに隣接した前記半導体層の一方の表面に設けた第１ソース領域および他方の表面に設けた第２ソース領域と、前記第１ソース領域とコンタクトする第１ソース電極配線と、前記第２ソース領域とコンタクトする第２ソース電極配線とを具備する双方向半導体装置において、前記トレンチを曲折させて隣接するトレンチで挟まれる半導体層表面に幅広部と幅狭部を設け、トレンチを横切って幅広部に第１、第２ソース電極配線を形成することで、デバイスピッチを狭くできて、チャネル密度の増加とオン抵抗の低減を図ることができる。
また、幅広部の幅が徐々に狭まって幅狭部の幅になることで、トレンチ幅をほぼ一定にできて、トレンチ深さを均一化できて、良好な耐圧を得ることができる。
【００１３】
また、ソース電極配線の幅が幅広部上で広く、幅狭部上で狭くすることで、ソース領域とソース電極配線とコンタクトする間隔を縮小できて、オン抵抗の低減を図ることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態をつぎの実施例で説明する。
【実施例１】
【００１５】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図１は図４の直線のストライプ状のトレンチ５３がある箇所に相当する平面図である。
同図（ａ）、同図（ｂ）において、ｐ基板１（ｐ型半導体基板）の表面層にｎウェル領域２を形成し、ｎウェル領域２の表面にストライプ状のトレンチ３を複数形成し、トレンチ３を方形波状に屈曲させて幅広部２１と幅狭部２２を形成する。交互に第１ｎソース領域９と第２ｎソース領域１１を形成し、第１ｎソース領域９と第１ｐコンタクト領域１０に層間絶縁膜１４に開け第１コンタクトホール１５を介して接する第１ソース電極配線１８を形成し、第２ｎソース領域１１と第２ｐコンタク領域１６に層間絶縁膜１４に開けた第２コンタクトホール１６を介して接する第２ソース電極配線１９を形成する。この第１、第２コンタクト領域１０、１２および第１、第２コンタクトホール１５、１６は幅広部２１に形成し、第１、第２ソース領域９、１１は幅広部２１と幅狭部２２の双方に形成する。第１、第２ソース電極配線１８、１９はソース電極とソース配線と兼ねている。前記の第１ソース電極配線１８および第２ソース電極配線１９はそれぞれトレンチ３を横切るように形成する。この図では、ストライプ状のトレンチ３およびストライプ状のトレンチ残り箇所２０と第１、第２ソース電極配線１８、１９は直角に交わった場合を示しているが、おおよそ直交（９０°±１０°程度以内）していればよい。。つぎの同図（ｂ）の説明では同図（ａ）の平面図の説明と一部重複する箇所があるが再度説明する。
【００１６】
同図（ｂ）において、この双方向半導体装置（双方向ＴＬＰＭ）は、ｐ基板１の表面層に形成したｎウェル領域２と、ｎウェル領域２の表面に形成したトレンチ３と、トレンチ３の底部のｎウェル領域２に形成したｎドレイン領域４と、トレンチ残りの箇所２０のｎウェル領域２の表面層に形成したトレンチ３と接するｐオフセット領域５と、トレンチ３を挟んで一方のｐオフセット領域５の表面層に形成したトレンチ３と接する第１ｎソース領域９と、他方のｐオフセット領域５の表面層に形成したトレンチ３と接する第２ｎソース領域１１と、第１ｎソース領域９と接して形成した第１ｐコンタクト領域１０と、第２ｎソース領域１１と接して形成した第２ｐコンタクト領域１２と有する。
また、トレンチ３の側壁にゲート絶縁膜６を介して形成した第１、第２ゲート電極７、８と、トレンチ３内に充填した絶縁膜１３と、第１ｎソース領域９上と第１ｐコンタクト領域１０上に形成した第１ソース電極配線１８と、第２ｎソース領域１１上と第２ｐコンタクト領域１２上に形成した第２ソース電極配線１９を有する。
【００１７】
第１、第２ｎソース領域９、１１上と第１、第２ｐコンタクト領域１０、１２と第１、第２ソース電極配線１８、１９は層間絶縁膜１４に形成した第１、第２コンタクトホール１５、１６を充填するタングステン１７を介して接続する。尚、このタングステン１７は、ソース電極配線１８、１９と同一金属（例えば、アルミニウムなど）であっても構わない。
図１に示すように、トレンチ残り箇所２０の幅広部２１と幅狭部２２を互いに入り組むように配置し、第１、第２ｐコンタクト領域１０、１２と第１、第２コンタクトホール１５、１６を幅広部２１に形成し、幅狭部２２には第１、第２ソース領域９、１１のみを形成することで、トレンチ残し箇所２０の繰り返し幅を狭くできて、デバイスピッチＴ１を上げることができる。デバイスピッチＴ１が上がることで、チャネル密度が増大してオン抵抗の低減を図ることができる。尚、トレンチ残り箇所２０の幅狭部２２の幅は、第１、第２ｎソース領域９、１１を形成するためのイオン注入のフォト加工限界で決まり、０．６μｍルールで設計すると０．８μｍとなる。
【００１８】
第１、第２ｎソース領域９、１１を形成するｎ型不純物イオンは、トレンチ残し箇所２０のみイオン注入され、トレンチ３底部にはイオン注入されないようにする。これは、トレンチ３底部のｎドレイン領域４にｎ型不純物イオンが打ち込まれるとｎドレイン領域４の不純物濃度が増大して、空乏層の広がりを阻止するため、耐圧が低下してしまう。また、トレンチ３肩部から第１、第２ｎソース領域９、１１が離れると、チャネルが形成できずトランジスタとして動作しない。
つぎに、平面形状での寸法について説明する。コンタクトを取らない幅狭部２２の幅を０．８μｍとすると、前記のデバイス１ユニットに対応するデバイスピッチＴ１は、１．８μｍ（幅広部の幅）／２＋０．８μｍ（幅狭部２２の幅）／２＋０．６μｍ（トレンチ幅）＝１．９μｍとなる。抵抗は面積に反比例するので、デバイスピッチＴ１を図４のデバイスピッチＴ２である２．４μｍから１．９μｍとすることで、２．４μｍ／１．９μｍ＝１．２６、つまり、２６％の低オン抵抗化を図ることができる。
【００１９】
ところで、トレンチエッチングにおけるトレンチ形状は、トレンチ幅の違いにより深さが異なることがある。例えば、幅０．４μｍと幅２μｍのパターンが混在するパターンで、幅２μｍのトレンチの深さを２μｍとする条件でトレンチエッチングした場合、幅０．４μｍのトレンチは深さ１．５μｍと浅くなる。つまりトレンチ幅の狭い方がトレンチは浅くなる。そのため、図１のようなレイアウトの場合、トレンチ３を直角に曲げるとその箇所でトレンチ幅Ｂが広くなり、トレンチの深さが深くなってしまう。トレンチが深くなるとこの箇所で電流経路が長くなりオン抵抗が増大し、電流が均一に流れなくなりため、オン電圧は上昇する。また、この箇所で空乏層の広がりが不均一となり電界集中が起きやすくなる。つぎに角部でのトレンチ幅Ｂの広がりを抑える方法について説明する。
【実施例２】
【００２０】
図２は、この発明の第２実施例の半導体装置の要部平面図である。この図は図１（ａ）に相当する平面図である。
図１との違いは、トレンチを４５°に曲げてレイアウトした点である。こうすることで、角部（Ｃ部）の幅を直角にした場合より狭めることができて、トレンチ３の深さをほぼ均一に形成することができる。
ところで、第１コンタクトホール１５間および第２コンタクトホール１６間の間隔（以下、コンタクトホール間の間隔Ｌ１という）が長いと、オン抵抗が上がってしまう。例えば、図２において、コンタクトホールがない箇所の第１、第２ｎソース領域９、１１を流れる電流がコンタクトホール１５、１６から吸い上げられるまでに、ｎソース領域の拡散抵抗が上乗せされオン抵抗が増大する。つぎに、第１コンタクトホール１５同士および第２コンタクトホール１６同士の間の間隔Ｌ１を短くする方法について以下の実施例で説明する。
【実施例３】
【００２１】
図３は、この発明の第３実施例の半導体装置の要部平面図である。この図は図２に相当する平面図である。
図２との違いは、第１、第２コンタクトホール１５、１６付近の第１、第２ソース電極配線１８、１９の幅Ｍ２を広くし、それ以外の箇所の幅Ｍ３を狭くすることで、図２のコンタクトホール間の間隔Ｌ１よりコンタクトホール間の間隔Ｌ２を短くした点である。これは、縦方向（図面では上下方向）に配置される幅広部２１同士の間隔を縮めることを意味する。コンタクトホール間の間隔Ｌ２を短くすることで、第１、第２ｎソース領域９、１１の拡散抵抗を低減することでオン抵抗を低減することができる。オン抵抗を低減することでオン電圧を低減することができる。例えば、０．６μｍルールで設計した場合、Ｌ２＝３．０μｍ程度となり、図２の場合のＬ１より３０％程度短くできる。
【００２２】
また、コンタクトホール間の間隔Ｌ２を短くすることで、チャネル密度が増大し、オン電圧を低減することができる。
また、第１、第２ソース電極配線１８、１９の幅に狭い箇所があっても、例えば、アルミニウムなどの金属配線のためオン電圧の上昇は殆ど起こらない。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２】この発明の第２実施例の半導体装置の要部平面図
【図３】この発明の第３実施例の半導体装置の要部平面図
【図４】従来の双方向トレンチ横型パワーＭＯＳＦＥＴの要部平面図
【図５】図４のＤ部の詳細図
【図６】図５のＸ−Ｘ線で切断した要部断面図
【図７】図４〜図６で示した双方向トレンチ横型パワーＭＯＳＦＥＴの等価回路図
【符号の説明】
【００２４】
１    ｐ基板
２    ｎウェル領域
３    トレンチ
４    ｎドレイン領域
５    ｐオフセット領域
６    ゲート絶縁膜
７    第１ゲート電極
８    第２ゲート電極
９    第１ｎソース領域
１０    第１ｐコンタクト領域
１１    第２ｎソース領域
１２    第２ｐコンタクト領域
１３    絶縁膜
１４    層間絶縁膜
１５    第１コンタクトホール
１６    第２コンタクトホール
１７    タングステン
１８    第１ソース電極配線
１９    第２ソース電極配線
２０    トレンチ残し箇所
２１    幅広部
２２    幅狭部
Ｔ１    デバイスピッチ
Ｍ１    ソース電極配線
Ｍ２    ソース電極配線（幅広部）
Ｍ３    ソース電極配線（幅狭部）
【図１】
2007134500.tif 000003
【図２】
2007134500.tif 000004
【図３】
2007134500.tif 000005
【図４】
2007134500.tif 000006
【図５】
2007134500.tif 000007
【図６】
2007134500.tif 000008
【図７】
2007134500.tif 000009