(57)【要約】  【課題】本発明は、並列接続されたボンディングワイヤの断線を容易に検出することが可能な半導体集積回路装置及びこれを用いたレギュレータを提供することを目的とする。  【解決手段】本発明に係るＩＣ１は、ベース共通のトランジスタＰ１〜Ｐ２と、各エミッタに接続されるパッドＴ１１〜Ｔ１２と、各コレクタに接続されるパッドＴ２１〜Ｔ２２と、ベース信号を生成する手段（ＤＲＶ、ＥＲＲ、Ｅ１）と、を備えた半導体チップＣＨＩＰ１と；パッドＴ１１〜Ｔ１２が各々ボンディングワイヤＷ１１〜Ｗ１２を介して共通接続されるフレームＦＲ１と；パッドＴ２１〜Ｔ２２が各々ボンディングワイヤＷ２１〜Ｗ２２を介して共通接続されるフレームＦＲ２と；を有して成る構成としている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
同一の制御信号によって開閉制御されるｎ個のパワートランジスタと、前記パワートランジスタの各一端に接続されるｎ個の第１パッドと、前記パワートランジスタの各他端に接続されるｎ個の第２パッドと、前記制御信号を生成する制御信号生成手段と、を備えた半導体チップと；第１パッドが各々ボンディングワイヤを介して共通接続される第１フレームと；第２パッドが各々ボンディングワイヤを介して共通接続される第２フレームと；を有して成る半導体集積回路装置。
【請求項２】
前記パワートランジスタは、バイポーラトランジスタであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記パワートランジスタは、低濃度ｐ型基板に形成された低濃度ｎ型ウェル領域と；前記低濃度ｎ型ウェル領域の下方に埋め込まれた高濃度ｎ型埋込領域と；前記低濃度ｎ型ウェル領域の上面から下面に至るまで前記高濃度ｎ型埋込領域と接するように形成された高濃度ｎ型シンカー領域と；前記高濃度ｎ型シンカー領域に形成され、前記パワートランジスタのベースとして前記制御信号生成手段の出力端に接続される高々濃度ｎ型ベース領域と；前記低濃度ｎ型ウェル領域に形成され、前記パワートランジスタのエミッタとして第１パッドに接続される高濃度ｐ型エミッタ領域と；前記高濃度ｐ型エミッタ領域を挟むように前記低濃度ｎ型ウェル領域に形成され、前記パワートランジスタのコレクタとして第２パッドに接続される第１、第２高濃度ｐ型コレクタ領域と；で形成されることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
請求項１〜請求項３のいずれかに記載の半導体集積回路装置と、入力電圧が印加される第１フレームと接地端との間に接続される入力平滑コンデンサと、出力電圧が引き出される第２フレームと接地端との間に接続される出力平滑コンデンサと、前記出力電圧に応じた帰還電圧を生成する帰還電圧生成手段と、を有して成り、前記制御信号生成手段にて、前記帰還電圧が所定の基準電圧と一致するように、前記制御信号の生成を行うことを特徴とするレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワートランジスタを備えた半導体集積回路装置及びこれを用いたレギュレータに関するものである。
【背景技術】
【０００２】
従来より、パワートランジスタを備えた半導体集積回路装置（いわゆる、パワーＩＣ）には、その仕様に応じて、前記パワートランジスタに比較的大きな電流を流すことが要求される場合がある。このような場合、従来の半導体集積回路装置では、図５に示す通り、パワートランジスタの一端を複数のパッドに並列接続し、各パッドを共通のフレーム（外部端子）に各々ワイヤボンディングする構成、言い換えれば、複数のボンディングワイヤを介して電流を分担する構成が採用されていた。
【０００３】
なお、本願発明に関連する従来技術としては、多数のユニットセルを並列配置した大電流用半導体デバイスにおいて、この半導体デバイスの少なくとも一方の主電極領域が、少なくとも２以上の独立したボンディングパッド領域に分割されたチップ構造とし、このボンディングパッドに、それぞれ独立したボンディングワイヤの一端を接続し、このボンディングワイヤの他端を共通の外部端子に接続する半導体装置が開示・提案されている（例えば、特許文献１を参照）。
【特許文献１】特開平９−２６６２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、図５に示す従来の半導体集積回路装置であれば、パッドとフレームとを電気的に接続するボンディングワイヤの抵抗を減らすことができるので、装置の許容電流量を高めることが可能である。
【０００５】
しかしながら、上記従来の半導体集積回路装置には、並列接続されたボンディングワイヤの断線を検出することが困難である、という課題があった。
【０００６】
上記の課題について、図５の場合を例に挙げて具体的に説明する。ワイヤ１本の抵抗値を０．１０［Ω］とした場合、チップ・フレーム間における並列ワイヤの合成抵抗値は、いずれのワイヤも断線していなければ０．０５［Ω］となり、いずれか１本のワイヤが断線していれば０．１０［Ω］となる。すなわち、ワイヤの断線／非断線に応じた抵抗値の変動分は０．０５［Ω］と微少であり、ワイヤの断線検出に際しては、当該微少な抵抗値変動分を正確に検出する必要があった。しかし、パワートランジスタのオン抵抗値には、±３０％程度の製造誤差（例えば、設計上のオン抵抗値０．５［Ω］に対して、±０．１５［Ω］）が存在し、ワイヤの断線／非断線に応じた抵抗値変動分が当該誤差範囲に含まれてしまうため、その断線検出は非常に困難であった。
【０００７】
本発明は、上記の問題点に鑑み、並列接続されたボンディングワイヤの断線を容易に検出することが可能な半導体集積回路装置及びこれを用いたレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体集積回路装置は、同一の制御信号によって開閉制御されるｎ個のパワートランジスタと、前記パワートランジスタの各一端に接続されるｎ個の第１パッドと、前記パワートランジスタの各他端に接続されるｎ個の第２パッドと、前記制御信号を生成する制御信号生成手段と、を備えた半導体チップと；第１パッドが各々ボンディングワイヤを介して共通接続される第１フレームと；第２パッドが各々ボンディングワイヤを介して共通接続される第２フレームと；を有して成る構成（第１の構成）としている。
【０００９】
なお、上記第１の構成から成る半導体集積回路装置において、前記パワートランジスタは、バイポーラトランジスタである構成（第２の構成）にするとよい。
【００１０】
また、上記第２の構成から成る半導体集積回路装置において、前記パワートランジスタは、低濃度ｐ型基板に形成された低濃度ｎ型ウェル領域と；前記低濃度ｎ型ウェル領域の下方に埋め込まれた高濃度ｎ型埋込領域と；前記低濃度ｎ型ウェル領域の上面から下面に至るまで前記高濃度ｎ型埋込領域と接するように形成された高濃度ｎ型シンカー領域と；前記高濃度ｎ型シンカー領域に形成され、前記パワートランジスタのベースとして前記制御信号生成手段の出力端に接続される高々濃度ｎ型ベース領域と；前記低濃度ｎ型ウェル領域に形成され、前記パワートランジスタのエミッタとして第１パッドに接続される第１高濃度ｐ型領域と；前記高濃度ｐ型エミッタ領域を挟むように前記低濃度ｎ型ウェル領域に形成され、前記パワートランジスタのコレクタとして第２パッドに接続される第１、第２高濃度ｐ型コレクタ領域と；で形成される構成（第３の構成）にするとよい。
【００１１】
また、本発明に係るレギュレータは、上記第１〜第３いずれかの構成から成る半導体集積回路装置と、入力電圧が印加される第１フレームと接地端との間に接続される入力平滑コンデンサと、出力電圧が引き出される第２フレームと接地端との間に接続される出力平滑コンデンサと、前記出力電圧に応じた帰還電圧を生成する帰還電圧生成手段と、を有して成り、前記制御信号生成手段にて、前記帰還電圧が所定の基準電圧と一致するように、前記制御信号の生成を行う構成（第４の構成）としている。
【発明の効果】
【００１２】
上記したように、本発明に係る半導体集積回路装置及びこれを用いたレギュレータであれば、並列接続されたボンディングワイヤの断線を容易に検出することが可能となる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明に係る半導体集積回路装置を用いたシリーズレギュレータの一実施形態を示す回路図である。
【００１４】
本図に示すように、本実施形態のシリーズレギュレータは、半導体集積回路装置ＩＣ１と、平滑コンデンサＣ１、Ｃ２と、抵抗Ｒ１、Ｒ２と、を有して成る。上記の半導体集積回路装置ＩＣ１は、半導体チップＣＨＩＰ１と、第１〜第３フレーム（外部端子）ＦＲ１〜ＦＲ３と、をパッケージングして成る。
【００１５】
半導体集積回路装置ＩＣ１の外部にて、入力電圧Ｖｉｎが印加される第１フレームＦＲ１は、平滑コンデンサＣ１を介して接地されている。また、出力電圧Ｖｏｕｔが引き出される第２フレームＦＲ２は、平滑コンデンサＣ２を介して接地される一方、抵抗Ｒ１、Ｒ２から成る直列接続回路（出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路）を介しても接地されている。なお、帰還電圧Ｖｆｂの出力端となる抵抗Ｒ１、Ｒ２の接続ノードは、半導体集積回路装置ＩＣ１のフレームＴ３に接続されている。
【００１６】
一方、半導体チップＣＨＩＰ１は、ｐｎｐ型バイポーラトランジスタＰ１、Ｐ２と、第１パッドＴ１１、Ｔ１２と、第２パッドＴ２１、Ｔ２２と、第３パッドＴ３と、ドライバ回路ＤＲＶと、誤差増幅器ＥＲＲと、直流電圧源Ｅ１と、を集積化して成る。
【００１７】
トランジスタＰ１、Ｐ２のエミッタは、それぞれ、第１パッドＴ１１、Ｔ１２に接続されている。第１パッドＴ１１、Ｔ１２は、各々ボンディングワイヤＷ１１、Ｗ１２を介して、第１フレームＦＲ１に共通接続されている。トランジスタＰ１、Ｐ２のコレクタは、それぞれ、第２パッドＴ２１、Ｔ２２に接続されている。第２パッドＴ２１、Ｔ２２は、各々ボンディングワイヤＷ２１、Ｗ２２を介して、第２フレームＦＲ２に共通接続されている。トランジスタＰ１、Ｐ２のベースは、いずれもドライバ回路ＤＲＶの制御信号出力端に接続されている。誤差増幅器ＥＲＲの反転入力端（−）は、第３パッドＴ３に接続されている。第３パッドＴ３は、ボンディングワイヤＷ３を介して、第３フレームＦＲ３に接続されている。誤差増幅器ＥＲＲの非反転入力端（＋）は、直流電圧源Ｅ１（バンドギャップ電源回路など）の正極端に接続されており、該非反転入力端（＋）には、出力電圧Ｖｏｕｔの目標値を設定するための参照電圧Ｖｒｅｆが印加されている。直流電圧源Ｅ１の負極端は、接地されている。誤差増幅器ＥＲＲの出力端は、ドライバ回路ＤＲＶの誤差電圧信号入力端に接続されている。
【００１８】
なお、半導体チップＣＨＩＰ１には、上記した回路構成要素のほか、各種保護回路（出力短絡等によるＩＣ破壊を防止する過電流保護回路、電源のサージ破壊を防ぐ過電圧保護回路、或いは、過負荷状態等による熱破壊を防ぐ温度保護回路など）も組み込まれているが、これらの保護回路は、いずれも本発明と直接関係がないため、その図示並びに詳細な説明は省略する。
【００１９】
上記構成から成るシリーズレギュレータの基本動作について説明する。半導体チップＣＨＩＰ１において、誤差増幅器ＥＲＲは、帰還電圧Ｖｆｂと参照電圧Ｖｒｅｆとの差分を増幅してドライバ回路ＤＲＶに出力する。ドライバ回路ＤＲＶは、誤差電圧信号が小さくなるように、トランジスタＰ１、Ｐ２の開閉制御を行う。より具体的に述べると、ドライバ回路ＤＲＶは、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆより低ければ、出力電圧Ｖｏｕｔを高めるようにトランジスタＰ１、Ｐ２の制御信号を生成し、逆に、帰還電圧Ｖｆｂが参照電圧Ｖｒｅｆよりも高ければ、出力電圧Ｖｏｕｔを下げるようにトランジスタＰ１、Ｐ２の制御信号を生成する。このような動作により、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成することが可能となる。
【００２０】
ここで、本実施形態の半導体集積回路装置ＩＣ１は、図１からも分かるように、トランジスタＰ１、Ｐ２を並列に設け、第１フレームＦＲ１と第２フレームＦＲ２との間を２系統の独立した電流経路（ワイヤＷ１１−第１パッドＴ１１−トランジスタＰ１−第２パッドＴ２１−ワイヤＷ２１から成る第１経路と、ワイヤＷ１２−第１パッドＴ１２−トランジスタＰ２−第２パッドＴ２２−ワイヤＷ２２から成る第２経路）で接続した構成、すなわち、上記の第１、第２経路を介して電流を分担する構成とされている。
【００２１】
このような構成とすることにより、図３に示した従来構成と同様、パッドとフレームとを電気的に接続するボンディングワイヤの抵抗を減らすことができるので、装置の許容電流量を高めることが可能となる。なお、トランジスタＰ１、Ｐ２の素子サイズは、いずれも本来設けるべきパワートランジスタの半分（オン抵抗２倍）で足りるため、チップサイズの拡大を招くことはない。
【００２２】
また、ワイヤ１本の抵抗値をＲａ＝０．１０［Ω］、トランジスタＰ１、Ｐ２のオン抵抗をＲｂ＝１．０±０．３［Ω］とした場合、第１、第２フレーム間の合成抵抗値は、いずれのワイヤも断線していなければ、０．４５〜０．７５（＝（Ｒａ×２＋Ｒｂ）／２）［Ω］となり、いずれか１本のワイヤが断線していれば、０．９〜１．５（＝Ｒａ×２＋Ｒｂ）［Ω］となる。すなわち、ワイヤ断線時の経路抵抗値は、非断線時の２倍に上昇する。従って、本実施形態の構成を採用すれば、装置の許容電流量を高め得るだけでなく、並列接続されたボンディングワイヤのうち、エミッタ側或いはコレクタ側のいずれが断線した場合でも、その断線を容易に検出することが可能となる。
【００２３】
次に、半導体チップ１（特にトランジスタＰ１、Ｐ２周辺）の構造について、図２を参照しながら詳細に説明する。図２は、半導体チップＣＨＩＰ１の縦断面図である。
【００２４】
本図に示す通り、本実施形態の半導体チップ１において、トランジスタＰ１、Ｐ２は、低濃度ｐ型［ｐ−］基板１に形成された低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂと；トランジスタＰ１、Ｐ２を分離するための素子分離領域（高濃度ｐ型［ｐ＋］領域）４と；低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂの下方に埋め込まれた高濃度ｎ型［ｎ＋］埋込領域２ａ、２ｂと；低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂの上面から下面に至るまで高濃度ｎ型［ｎ＋］埋込領域２ａ、２ｂと接するように形成された高濃度ｎ型［ｎ＋］シンカー領域５ａ、５ｂと；高濃度ｎ型［ｎ＋］シンカー領域５ａ、５ｂに形成され、トランジスタＰ１、Ｐ２のベースとしてドライバ回路ＤＲＶの出力端に接続される高々濃度ｎ型［ｎ＋＋］ベース領域６ａ、６ｂと；低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂに形成され、トランジスタＰ１、Ｐ２のエミッタとして第１パッドＴ１１、Ｔ１２に接続される高濃度ｐ型［ｐ＋］エミッタ領域７ａ、７ｂと；高濃度ｐ型［ｐ＋］エミッタ領域７ａ、７ｂを挟みこむように、低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂに形成され、トランジスタＰ１、Ｐ２のコレクタとして、第２パッドＴ２１、Ｔ２２に接続される第１高濃度ｐ型［ｐ＋］コレクタ領域８ａ、８ｂ、及び、第２高濃度ｐ型［ｐ＋］コレクタ領域９ａ、９ｂと；で形成されている。
【００２５】
なお、上記構造から成る半導体チップ１は、以下に述べる第１〜第６のプロセスを経て形成される。
【００２６】
まず、第１のプロセスでは、低濃度ｐ型［ｐ−］基板１の表層に、ｎ型不純物拡散が行われ、高濃度ｎ型［ｎ＋］埋込領域２ａ、２ｂ（いわゆる、バリアードレイヤ［barried layer］）が形成される。なお、当該高濃度ｎ型［ｎ＋］埋込領域２ａ、２ｂは、ベース引出時の抵抗を下げるために形成される。
【００２７】
第２のプロセスでは、低濃度ｐ型［ｐ−］基板１上に、気相中で低濃度ｎ型［ｎ−］のシリコン単結晶層がエピタキシャル成長される。
【００２８】
第３のプロセスでは、トランジスタＰ１、Ｐ２を分離するために、素子分離領域４として、高濃度ｐ型［ｐ＋］の不純物拡散（アイソレーション拡散）が行われる。当該プロセスにより、先述したエピタキシャル成長層は、低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂに分離される。
【００２９】
第４のプロセスでは、低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂの上面から下面に至るまで、高濃度ｎ型［ｎ＋］埋込領域２ａ、２ｂと接するようにｎ型不純物拡散が行われ、高濃度ｎ型［ｎ＋］シンカー領域５ａ、５ｂが形成される。なお、該高濃度ｎ型［ｎ＋］シンカー領域５ａ、５ｂは、ベース引出時の抵抗を下げるために形成される。
【００３０】
第５のプロセスでは、高濃度ｎ型［ｎ＋］シンカー領域５ａ、５ｂにさらなるｎ型不純物拡散が行われ、高々濃度ｎ型［ｎ＋＋］ベース領域６ａ、６ｂ（トランジスタＰ１、Ｐ２のベースに相当）が形成される。
【００３１】
第６のプロセスでは、低濃度ｎ型［ｎ−］ウェル領域３ａ、３ｂにｐ型不純物拡散が行われ、高濃度ｐ型［ｐ＋］エミッタ領域７ａ、７ｂ（トランジスタＰ１、Ｐ２のエミッタに相当）が形成される。また、同プロセスでは、高濃度ｐ型［ｐ＋］エミッタ領域７ａ、７ｂを挟むように、第１高濃度ｐ型［ｐ＋］コレクタ領域８ａ、８ｂ、及び、第２高濃度ｐ型［ｐ＋］コレクタ領域９ａ、９ｂ（いずれも、トランジスタＰ１、Ｐ２のコレクタに相当）が形成される。
【００３２】
以降のプロセスでは、シリコン絶縁膜の形成、コンタクトホールの形成、アルミ配線の形成、並びに、保護膜の形成が順次行われる。
【００３３】
以上のように、トランジスタＰ１、Ｐ２を上記構造とすることにより、完全に素子分離を行っているものの、レイアウト面積を大きく変更することなく、並列トランジスタのペア性も良好に配置することができる。また、完全に素子分離しているため、同じパワートランジスタで、１素子／２素子の使い分けを行うことが可能となる（図３を参照）。
【００３４】
なお、上記の実施形態では、本発明に係る半導体集積回路装置を用いたシリーズレギュレータを例に挙げて説明を行ったが、本発明の構成及び適用対象はこれに限定されるものではなく、大電流を取り扱う半導体集積回路装置全般（例えば、アンプやコンパレータ、或いは、パワートランジスタ単体）に広く適用することが可能である。
【００３５】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、パワートランジスタの並列個数を３個以上としても構わないし、パワートランジスタとしてｎｐｎ型バイポーラトランジスタ（図４（ａ）を参照）や、ｐチャネル或いはｎチャネルの電界効果トランジスタ（図４（ｂ）或いは図４（ｃ）を参照）を用いても構わない。
【００３６】
より具体的に述べると、前記パワートランジスタは、図４（ａ）に示すように、低濃度ｐ型基板に形成された低濃度ｎ型ウェル領域と；前記低濃度ｎ型ウェル領域の下方に埋め込まれた高濃度ｎ型埋込領域と；前記低濃度ｎ型ウェル領域の上面から下面に至るまで前記高濃度ｎ型埋込領域と接するように形成された高濃度ｎ型シンカー領域と；前記高濃度ｎ型シンカー領域に形成され、前記パワートランジスタのコレクタとして第１パッドに接続される接続される高々濃度ｎ型コレクタ領域と；前記低濃度ｎ型ウェル領域に形成される低濃度ｐ型ウェル領域と；前記低濃度ｐ型ウェル領域に形成され、前記パワートランジスタのベースとして前記ドライバ回路の出力端に接続される高濃度ｐ型ベース領域と；前記低濃度ｐ型ウェル領域に形成され、前記パワートランジスタのエミッタとして第２パッドに接続される高濃度ｎ型エミッタ領域と；で形成されるｎｐｎ型バイポーラトランジスタとしてもよい。その際、各素子は、低濃度ｐ型素子分離領域で分離すればよい。
【００３７】
或いは、前記パワートランジスタは、図４（ｂ）に示すように、低濃度ｐ型基板に形成された第１低濃度ｎ型ウェル領域と；第１低濃度ｎ型ウェル領域の下方に埋め込まれた高濃度ｎ型埋込領域と；第１低濃度ｎ型ウェル領域に形成された第２低濃度ｎ型ウェル領域と；第２低濃度ｎ型ウェル領域に形成され、前記パワートランジスタのソースとして第１パッドに接続される高濃度ｐ型ソース領域と；第２低濃度ｎ型ウェル領域に形成され、前記パワートランジスタのドレインとして第２パッドに接続される高濃度ｐ型ドレイン領域と；前記高濃度ｐ型ソース領域と前記高濃度ｐ型ドレイン領域との間に跨って形成され、前記パワートランジスタのゲートとして前記ドライバ回路の出力端に接続されるゲート領域と；第２低濃度ｎ型ウェル領域に形成され、前記パワートランジスタのバックゲートとして第１パッドに接続される高濃度ｎ型バックゲート領域と；で形成されるｐチャネル型電界効果トランジスタとしてもよい。その際、各素子は、高濃度ｐ型素子分離領域で分離すればよい。
【００３８】
或いは、前記パワートランジスタは、図４（ｃ）に示すように、低濃度ｐ型基板に形成され、前記パワートランジスタのドレインとして第１パッドに接続される高濃度ｎ型ドレイン領域と；前記低濃度ｐ型基板に形成され、前記パワートランジスタのソースとして第２パッドに接続される高濃度ｎ型ソース領域と；前記高濃度ｎ型ドレイン領域と前記高濃度ｎ型ソース領域との間に跨って形成され、前記パワートランジスタのゲートとして前記ドライバ回路の出力端に接続されるゲート領域と；前記低濃度ｐ型基板に形成され、前記パワートランジスタのバックゲートとして第２パッドに接続される高濃度ｐ型バックゲート領域と；で形成されるｎチャネル型電界効果トランジスタとしてもよい。その際、各素子は、低濃度ｎ型素子分離領域で分離すればよい。
【産業上の利用可能性】
【００３９】
本発明は、大電流を取り扱う半導体集積回路装置及びこれを用いたレギュレータの信頼性向上を図る上で有用な技術である。
【図面の簡単な説明】
【００４０】
【図１】は、本発明に係る半導体集積回路装置を用いたシリーズレギュレータの一実施形態を示す回路図である。
【図２】は、半導体チップＣＨＩＰ１の縦断面図である。
【図３】は、パワートランジスタ素子の使い分けを説明するための図である。
【図４】は、半導体チップＣＨＩＰ１の別の縦断面図である。
【図５】は、半導体集積回路装置の一従来例を示す概略構成図である。
【符号の説明】
【００４１】
ＩＣ１    半導体集積回路装置
ＣＨＩＰ１    半導体チップ
Ｐ１    第１パワートランジスタ
Ｐ２    第２パワートランジスタ
ＤＲＶ    ドライバ回路
Ｔ１１、Ｔ１２    第１パッド（Ｐ１、Ｐ２のエミッタ毎）
Ｔ２１、Ｔ２２    第２パッド（Ｐ１、Ｐ２のコレクタ毎）
Ｔ３    第３パッド
Ｗ１１、Ｗ１２    第１ボンディングワイヤ（Ｐ１、Ｐ２のエミッタ毎）
Ｗ２１、Ｗ２２    第２ボンディングワイヤ（Ｐ１、Ｐ２のコレクタ毎）
Ｗ３    第３ボンディングワイヤ
ＦＲ１    第１フレーム（Ｐ１、Ｐ２のエミッタに共通）
ＦＲ２    第２フレーム（Ｐ１、Ｐ２のコレクタに共通）
ＦＲ３    第３フレーム
ＥＲＲ    誤差増幅器
Ｅ１    直流電圧源
Ｃ１    平滑コンデンサ（入力側）
Ｃ２    平滑コンデンサ（出力側）
Ｒ１、Ｒ２    抵抗（帰還電圧生成部）
１    低濃度ｐ型基板［ｐ−］
２ａ、２ｂ    高濃度ｎ型埋込領域［ｎ＋］
３    低濃度ｎ型ウェル領域［ｎ−］
４    素子分離領域［ｐ＋］
５ａ、５ｂ    高濃度ｎ型シンカー領域［ｎ＋］
６ａ、６ｂ    ベース領域［ｎ＋＋］
７ａ、７ｂ    エミッタ領域［ｐ＋］
８ａ、８ｂ    第１コレクタ領域［ｐ＋］
９ａ、９ｂ    第２コレクタ領域［ｐ＋］
【図１】
2007005509.tif 000003
【図２】
2007005509.tif 000004
【図３】
2007005509.tif 000005
【図４】
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【図５】
2007005509.tif 000007