(57)【要約】【課題】読み出し、書き込み、及び消去動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供すること。【解決手段】メモリセルを含むメモリセル部１と、メモリセル部１の一端に接続するビット線と、前記ビット線に接続され、前記メモリセルに対する書き込みまたは読み出しデータを一時記憶するデータ回路１１０と、を含み、前記ビット線はＮ本のサブビット線ＢＬＡ、ＢＬＢと、Ｎ−１個のトランスファゲート部１００を含み、前記トランスファゲートは、選択トランジスタを含む。【選択図】図２０
2007102848.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを含むメモリセル部と、
前記メモリセル部の一端に接続するビット線と、
前記ビット線に接続され、前記メモリセルに対する書き込みまたは読み出しデータを一時記憶するデータ回路と、を含み、
前記ビット線はＮ本のサブビット線と、Ｎ−１個のトランスファゲート部を含み、
前記トランスファゲートは、選択トランジスタを含むことを特徴とする半導体集積回路装置。
【請求項２】
前記選択トランジスタのゲート絶縁膜の厚さは、前記メモリセル部に含まれたメモリセルのゲート絶縁膜と同等であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記メモリセル部に含まれたメモリセルは、複数の不揮発性半導体メモリセルと選択トランジスタとが直列に接続されたＮＡＮＤ型メモリセルであることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記トランスファゲートはメモリセルを含み、
前記トランスファゲートに含まれたメモリセルは、前記メモリセル部に含まれたメモリセルと同じメモリセルであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記トランスファゲートに含まれたメモリセルは、前記メモリセル部に含まれたＮＡＮＤ型メモリセルと同じＮＡＮＤ型メモリセルであることを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、近時、例えば、ビット単価を下げるために、記憶容量の大規模化が急速に進んでいる。記憶容量の大規模化が進むに従って、ビット線に接続されるメモリセル数は増大する。これは、ビット線容量が増大することを意味する。また、記憶容量の大規模化は、集積回路の微細化を促す。微細化が進むと、ビット線どうし間の距離が縮小される。このため、ビット線間容量も増大する傾向にある。
【０００３】
読み出し中のメモリセルに流れる電流をＩｃｅｌｌ、ビット線容量をＣＢＬとすると、読み出し時間ＴＲは、
ＴＲ＝ＣＢＬ／Ｉｃｅｌｌ＋α
の式で表すことができる。この式からも判るように、ビット線容量ＣＢＬが増大すると、読み出し時間ＴＲは長くなる。なお、αは、ビット線をプリチャージする時間、及びビット線の電位をセンスする時間等、読み出しに付随する時間である。
【０００４】
また、読み出し時間ＴＲが長くなると、書き込み中や消去中のベリファイリード時間も長くなるため、書込みや消去時間も長くなる。
【特許文献１】米国特許第６，４９０，２１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、読み出し、書き込み、及び消去動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体集積回路装置は、メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続するビット線と、前記ビット線に接続され、前記メモリセルに対する書き込みまたは読み出しデータを一時記憶するデータ回路と、を含み、前記ビット線はＮ本のサブビット線と、Ｎ−１個のトランスファゲート部を含み、前記トランスファゲートは、選択トランジスタを含む。
【発明の効果】
【０００７】
この発明によれば、読み出し、書き込み、及び消去動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
（第１実施形態）
第１実施形態に係る半導体集積回路装置は、基本的に、ビット線容量ＣＢＬを、見かけ上小さくすることで、読み出し、書き込み、消去動作を高速化するものである。
【００１０】
このために、第１実施形態は、ビット線はＮ本のサブビット線と、Ｎ−１個のトランスファゲート部を含む。
【００１１】
データ回路から最も遠いサブビット線に接続されたメモリセルにアクセスするときには、Ｎ−１個のトランスファゲート部は全て導通させる。この場合のビット線容量ＣＢＬはサブビット線Ｎ本分となる。
【００１２】
データ回路から次に遠いサブビット線に接続されたメモリセルにアクセスするときには、データ回路から最も遠いトランスファゲート部の一つを遮断する。これにより、ビット線容量ＣＢＬは、サブビット線Ｎ−１本分となる。従って、ビット線容量ＣＢＬは、見かけ上小さくなる。
【００１３】
サブビット線が３本以上有る場合には、上記のようにトランスファゲート部を制御することで、ビット線容量ＣＢＬは、見かけ上、順次小さくすることができる。
【００１４】
このように第１実施形態は、ビット線容量ＣＢＬを、見かけ上小さくすることができることで、読み出し、書き込み、消去動作を高速化できる。
【００１５】
以下、この発明の第１実施形態を、図面を参照して詳細に説明する。
【００１６】
図１は、この発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図である。第１実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。
【００１７】
メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
【００１８】
カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。
【００１９】
ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電圧を印加する。
【００２０】
ソース線制御回路（Ｃ-source制御回路）４は、メモリセルアレイ１のソース線を制御する。
【００２１】
Ｐ型セルウェル制御回路（Ｃ-p-well制御回路）５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。
【００２２】
データ入出力バッファ６は、カラム制御回路２にＩ／Ｏ線を介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩ／Ｏ線を介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩ／Ｏ線を介して受け取る。さらに、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンド・インターフェイス７に送る。
【００２３】
コマンド・インターフェイス７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば受け取りコマンドデータとしてステートマシン８に転送する。
【００２４】
ステートマシン８は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。
【００２５】
図２は、図１に示すメモリセルアレイ１の一例を示す図である。
【００２６】
メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、例えば、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では４つ）を含む。ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳＴＳを介して共通ソース線Ｃ-sourceに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
【００２７】
図３は、図１に示すメモリセルアレイ１のカラム方向構造の一例を示す断面図である。
【００２８】
ｐ型半導体基板９内にはｎ型セルウェル１０が形成される。ｎ型セルウェル１０内にはｐ型セルウェル１１が形成される。メモリセルＭは、ソース／ドレインとして機能するｎ型拡散層１２と、浮遊ゲートＦＧと、ワード線ＷＬとして機能する制御ゲートとを含む。選択ゲートＳは、ソース／ドレインとして機能するｎ型拡散層１２と、選択ゲート線ＳＧとして機能する二重構造のゲートとを含む。ワード線ＷＬと選択ゲート線ＳＧはロウ制御回路３に接続され、ロウ制御回路３によって制御される。
【００２９】
ＮＡＮＤ型メモリユニットの一端は、第１のコンタクトＣＢを介して第１のメタル配線層Ｍ０に接続され、さらに、第２のコンタクトＶ１を介してビット線ＢＬとして機能する第２のメタル配線層Ｍ１に接続される。ビット線ＢＬはカラム制御回路２に接続される。ＮＡＮＤ型メモリユニットの他端は、第１のコンタクトホールＣＢを介して共通ソース線Ｃ-sourceとして機能する第１のメタル配線層Ｍ０に接続される。共通ソース線Ｃ-sourceはソース線制御回路４に接続される。
【００３０】
ｎ型セルウェル１０と、ｐ型セルウェル１１は同電位とされ、ウェル線Ｃ-p-wellを介してＰウェル制御回路５に接続される。
【００３１】
図４、及び図５は、図１に示すメモリセルアレイ１のロウ方向構造の一例を示す断面図である。
【００３２】
図４に示すように、各メモリセルＭは素子分離ＳＴＩで互いに分離される。トンネル酸化膜１４を介して浮遊ゲートＦＧがチャネル領域上に積層される。ワード線ＷＬはＯＮＯ膜１５を介して浮遊ゲートＦＧ上に積層される。
【００３３】
図５に示すように、選択ゲート線ＳＧは二重構造である。図示は省略するが、上下の選択ゲート線ＳＧはメモリセルアレイ１の端、あるいは一定本数のビット線ごとに接続される。
【００３４】
図６は、図１に示すカラム制御回路２の一例を示すブロック図である。
【００３５】
データ記憶回路１６は、同一カラム番号の偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの２本（例えば、ＢＬｅ５とＢＬｏ５）ごとに設けられる。ビット線ＢＬｅ、及びＢＬｏのいずれか１本が選択され、データ記憶回路１６に接続される。そして、ビット線ＢＬｅ、又はＢＬｏの電位が、データ書き込み、あるいは読み出しのために制御される。信号ＥＶＥＮＢＬが“Ｈ”レベル、信号ＯＤＤＢＬが“Ｌ”レベルとなると、ビット線ＢＬｅが選択される。ビット線ＢＬｅは、ｎチャネル型ＭＯＳトランジスタＱｎ１を介してデータ記憶回路１６に接続される。反対に、信号ＥＶＥＮＢＬが“Ｌ”レベル、信号ＯＤＤＢＬが“Ｈ”レベルとなると、ビット線ＢＬｏが選択される。ビット線ＢＬｏは、ｎチャネル型ＭＯＳトランジスタＱｎ２を介してデータ記憶回路１６に接続される。信号ＥＶＥＮＢＬは、偶数番目のビット線ＢＬｅの全てに共通である。同様に、信号ＯＤＤＢＬは、奇数番目のビット線ＢＬｏの全てに共通である。非選択のビット線ＢＬは、図示されていない回路により制御される。
【００３６】
データ記憶回路１６は、３つのバイナリデータ記憶部ＤＳ１、ＤＳ２、ＤＳ３を含む。データ記憶部ＤＳ１はデータ入出力線（Ｉ／Ｏ線）を介してデータ入出力バッファ６に接続され、外部から入力された書き込みデータや外部へ出力する読み出しデータを記憶する。データ記憶部ＤＳ２は、書き込み後にメモリセルＭのしきい値を確認する（書き込みベリファイ）時の検出結果が記憶される。データ記憶部ＤＳ３は、メモリセルＭのデータを、書き込みの時、及び読み出しの時に一時記憶する。
【００３７】
図７は、多値フラッシュメモリの多値データとメモリセルＭのしきい値との関係を示す図である。
【００３８】
この例では、２ビットのデータを１つのメモリセルＭに記憶する。２ビットのデータとしては“１１”、“１０”、“００”、“０１”が全てである。この２つのビットは異なるロウアドレス（異なるページ）に属する。
【００３９】
消去後、メモリセルＭのデータは“１１”となっている。このメモリセルＭへの下位ページのデータが０であれば、書き込みにより“１１”の状態から“１０”に移る。“１”データ書き込みの場合は、“１１”のままである。
【００４０】
次に、上位ページのデータが書き込まれる。もしデータが“１”であれば、“１１”あるいは“１０”の状態は維持される。もしデータが“０”であれば、“１１”の状態は“０１”"に移り、“１０”の状態は“００”に移る。
【００４１】
しきい値が、例えば、０Ｖ未満ならば“１１”とみなされ、しきい値が、例えば、０Ｖ以上１Ｖ未満ならば“１０”とみなされる。また、しきい値が、例えば、１Ｖ以上２Ｖ未満ならば“０１”とみなされ、しきい値が、例えば、２Ｖ以上ならば“００”とみなされる。
【００４２】
このように、１つのメモリセルに２ビットのデータを記憶させるには、４つのしきい値を用いる。実際のデバイスでは、メモリセルの特性にばらつきが生じるため、そのしきい値もばらつく。このばらつきが大きいと、データの区別ができなくなり間違ったデータを読み出してしまう。
【００４３】
本例に従う書き込み方法では、第一に、破線に示す典型的なしきい値のばらつきを、実線に示すように狭く抑えることができる。
【００４４】
表１、及び表２は、消去、書き込み、読み出し、書き込みベリファイ時の各部の電圧を示す。表１、及び表２においては、書き込みと読み出し時にワード線ＷＬ２と偶数番目のビット線ＢＬｅが選択された場合を示す。
【表１】
2007102848.tif 000003
【００４５】
【表２】
2007102848.tif 000004
【００４６】
（消去）
消去時、ｐ型セルウェル（Ｃ-p-well）１１を２０Ｖ、選択したブロックの全ワード線ＷＬ０〜ＷＬ３を０Ｖとする。電子は浮遊ゲートＦＧから放出され、メモリセルＭのしきい値は負となる（“１１”状態）。ここで、非選択ブロックのワード線ＷＬ、及びビット線ＢＬなどはフローティングにされ、ｐ型セルウェル１１との容量結合により２０Ｖ近くとなる。
【００４７】
（書き込み）
書き込み時、選択したワード線ＷＬ２に、１４Ｖ〜２０ＶのＶｐｇｍを印加する。この状態で、選択したビット線ＢＬｅを０Ｖとすると、電子は浮遊ゲートＦＧに注入され、メモリセルＭのしきい値は高速に上昇する（第１段階書き込み）。しきい値の上昇速度を抑えるには、ビット線ＢＬｅを０．４Ｖに上げる（第２段階書き込み）。しきい値の上昇を禁止するにはビット線ＢＬｅを電源電圧Ｖｄｄ（〜３Ｖ)とする（書き込み禁止）。
【００４８】
（読み出し）
読み出し時、選択したワード線ＷＬ２に読み出し電圧（０Ｖ、１Ｖ、２Ｖ）を印加する。メモリセルＭのしきい値が、例えば、読み出し電圧未満ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベル“Ｌ”となる。メモリセルＭのしきい値が、例えば、読み出し電圧以上ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通となり、ビット線ＢＬｅの電位は比較的高いレベル“Ｈ”を維持する。メモリセルＭのしきい値が“１０”状態より高いか否かを検出するには、読み出し電圧を０Ｖとする（１０読み出し）。メモリセルＭのしきい値が“０１”状態より高いか否かを検出するには、読み出し電圧を１Ｖとする（０１読み出し）。メモリセルＭのしきい値が“００”状態より高いか否かを検出するには、読み出し電圧を２Ｖとする（００読み出し）。
【００４９】
“１０”状態のしきい値は、読み出し電圧０Ｖに対して０．４Ｖの読み出しマージンを持たせるため、０．４Ｖ以上とする。このため、“１０”に書き込む場合、書き込みベリファイしてメモリセルＭのしきい値が０．４Ｖに達したと検出されたら、書き込み禁止してしきい値の制御をする。典型的には、しきい値が０．４Ｖに達したか否かしか検出していない。このため、図７に示すように、比較的幅広いしきい値分布を持つ（典型例）。
【００５０】
対して、本例では、目標のしきい値より若干低いレベルのしきい値に達したか否かを検出し、しきい値の上昇速度を第２段階書き込みにより抑制し、しきい値分布幅を図７に示すように狭める（本例）。他の状態“０１”や“００”に関しても同様である。
【００５１】
書き込み確認は、ベリファイ電圧（０．２Ｖ、０．４Ｖ、１．２Ｖ、１．４Ｖ、２．２Ｖ、２．４Ｖ)を選択したワード線ＷＬ２に印加して行う。メモリセルＭのしきい値が、例えば、ベリファイ電圧未満ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベル“Ｌ”となる。メモリセルＭのしきい値が、例えば、ベリファイ電圧以上ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通となり、ビット線ＢＬｅの電位は比較的高いレベル“Ｈ”を維持する。メモリセルＭのしきい値が０．２Ｖより高いか否かを検出するには、ベリファイ電圧を０．２Ｖとして書き込みベリファイを行う（１０第１段階書き込みベリファイ）。メモリセルＭのしきい値が０．４Ｖより高いか否かを検出するには、ベリファイ電圧を０．４Ｖとして書き込みベリファイを行う（１０第２段階書き込みベリファイ）。メモリセルＭのしきい値が１．２Ｖより高いか否かを検出するには、ベリファイ電圧を１．２Ｖとして書き込みベリファイを行う（０１第１段階書き込みベリファイ）。メモリセルＭのしきい値が１．４Ｖより高いか否かを検出するには、ベリファイ電圧１．４Ｖを行う（０１第２段階書き込みベリファイ）。メモリセルＭのしきい値が２．２Ｖより高いか否かを検出するには、ベリファイ電圧を２．２Ｖとして書き込みベリファイを行う（００第１段階書き込みベリファイ）。メモリセルＭのしきい値が２．４Ｖより高いか否かを検出するには、ベリファイ電圧を２．４Ｖとして書き込みベリファイを行う（００第２段階書き込みベリファイ）。
【００５２】
図８は、典型的な書き込み方法としきい値の制御とを示す図である。
【００５３】
図８において、白い四角は書き込み易いメモリセルのしきい値を示し、黒い四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのデータを記憶する。どちらも初期的に消去されており、負のしきい値を持つ。
【００５４】
図８に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に書き込みベリファイが行われ、書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止される。よって、しきい値は０．２Ｖの分布幅を持つ。
【００５５】
図９は、本例の書き込み方法としきい値の制御とを示す図である。
【００５６】
図９において、白い四角は書き込み易いメモリセルのしきい値を示し、黒い四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのデータを記憶する。どちらも初期的に消去されており、負のしきい値を持つ。
【００５７】
図９に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、第１段階書き込みが行われて、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に、第１段階書き込みベリファイと第２段階書き込みベリファイとが行われ、第１段階書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧は０．４Ｖとされ、メモリセルごとに第２段階書き込みにされる。また、第２段階書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止される。第２段階書き込みになって、数パルスの間はしきい値の上昇率が、例えば、ほぼ０Ｖ／パルスから０．０５Ｖ／パルスに抑制されるため、しきい値は０．０５Ｖの分布幅しか持たない。これにより、しきい値分布幅を狭めることができる。
【００５８】
書き込みパルス幅を２０μｓｅｃ、各書き込みベリファイ時間を５μｓｅｃとすると、典型的な書き込み方法による書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ）  ×  １８パルス  ＝４５０μｓｅｃ
である。
【００５９】
しかしながら、０．０５Ｖのしきい値分布を実現させるためには、書き込み電圧Ｖｐｇｍの電圧上昇率を０．０５Ｖと４分の１にする必要があるので、
４５０μｓｅｃ  ×  ４  ＝１８００μｓｅｃ
となる。
【００６０】
一方、本例によれば、図９に示すように、０．２Ｖ／パルスのＶｐｇｍ上昇率で０．０５Ｖのしきい値分布幅を実現でき、その書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ＋５μｓｅｃ）  ×  ２０パルス  ＝６００μｓｅｃ
である。
【００６１】
つまり、典型的な書き込み方法に比べて、本例では、同じ０．０５Ｖのしきい値分布を実現するために要する書き込み時間が３分の１に短縮される。
【００６２】
ここで、第１段階書き込みベリファイ電圧を、１０第１段階書き込みベリファイ電圧とし、第２段階書き込みベリファイ電圧を、１０第２段階書き込みベリファイ電圧とすることで、１０書き込みが行われる。
【００６３】
図１０は、本例の同一メモリセルＭへの上位ページデータの書き込み方法としきい値の制御とを示す図である。
【００６４】
図１０において、白い四角は書き込み易いメモリセルのしきい値を示し、黒い四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのそれぞれのカラムのデータを記憶する。白い四角で示されるメモリセルは、初期的に消去されており負のしきい値を持ち、“０１”状態に書き込む。黒い四角で示されるメモリセルは、初期的に“１０”の状態になっており、“００”状態に書き込む。
【００６５】
図１０に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、第１段階書き込みが行われて、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に０１第１段階書き込みベリファイと０１第２段階書き込みベリファイとが行われ、その後、００第１段階書き込みベリファイと００第２段階書き込みベリファイが行われる。
【００６６】
白い四角で示されるメモリセルのしきい値が０１第１段階書き込みベリファイ電圧に達したと検出されたら、ビット線電圧は０．４Ｖとされ、第２段階書き込みにされる。黒い四角で示されるメモリセルのしきい値が００第１段階書き込みベリファイ電圧にしきい値が達したと検出されたらビット線電圧は０．４Ｖとされ、第２段階書き込みにされる。
【００６７】
また、白い四角で示されるメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達したと検出されたらビット線電圧はＶｄｄとされ、書き込みが禁止される。また、さらに、黒い四角で示されるメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達したと検出されたらビット線電圧はＶｄｄとされ、書き込みが禁止される。
【００６８】
“０１”及び"００"の両方に関しても、第２段階書き込みになって、数パルスの間はしきい値の上昇率が、例えば、ほぼ０Ｖ／パルスから０．０５Ｖ／パルスに抑制されるため、しきい値は０．０５Ｖの分布幅しか持たない。
【００６９】
図１１は、同一メモリセルＭへの下位ページデータ書き込み時の動作波形を示す動作波形図である。
【００７０】
時間ｔｐ０からｔｐ７までが書き込みステップであり、書き込みパルスが与えられる。
【００７１】
時間ｔｆｖ０からｔｆｖ６までが１０第１段階書き込みベリファイ、時間ｔｓｖ０〜ｔｓｖ６までが１０第２段階書き込みベリファイである。ここではワード線ＷＬ２と偶数番目のビット線ＢＬｅが選択された場合を示す。
【００７２】
書き込みステップで、書き込み制御電圧であるビット線ＢＬｅは、第１段階書き込みならば０Ｖ、第２段階書き込みならば０．４Ｖ、書き込み禁止ならばＶｄｄ（例えば、２．５Ｖ）である。
【００７３】
各書き込みベリファイ時には、まず、ビット線ＢＬｅは０．７Ｖに充電される。その後、選択ワード線ＷＬ２が各書き込みベリファイ電圧に達すると、もしメモリセルＭのしきい値が書き込みベリファイ電圧に達していると０．７Ｖを維持し、もしメモリセルＭのしきい値が書き込みベリファイ電圧に達していなければ０Ｖに向かって下がる。
【００７４】
時間ｔｆｖ４、あるいはｔｓｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。
【００７５】
図１２は、同一メモリセルＭへの下位ページデータの書き込みアルゴリズムを示す流れ図である。
【００７６】
まず、例えば、コマンド・インターフェイス７は、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。
【００７７】
次に、例えば、コマンド・インターフェイス７は、ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。
【００７８】
次に、例えば、データ入出力バッファ６は、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶部ＤＳ１に対応する書き込みデータを設定する（Ｓ３）。
【００７９】
次に、例えば、コマンド・インターフェイス７は、ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定された後、Ｓ５からＳ１６のステップが自動的に内部でステートマシン８によって起動される。
【００８０】
次に、各データ記憶部ＤＳ１のデータを対応するデータ記憶部ＤＳ２にコピーする（Ｓ５）。その後、書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ６）。
【００８１】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが０ならば、第１段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧は０Ｖとする。
【００８２】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが１ならば、第２段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧は０．４Ｖとする。
【００８３】
データ記憶部ＤＳ１のデータが１ならば、書き込み禁止である。このため、書き込み制御電圧であるビット線ＢＬの電圧はＶｄｄとする（Ｓ７）。
【００８４】
次に、設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える。即ち、書き込みステップである（Ｓ８）。
【００８５】
全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ９）。後ほど説明するが、全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ８）で第１段階書き込みされたメモリセルは無い。
【００８６】
第１段階ステータスがパスでなければ、１０第１段階書き込みベリファイが起動される（Ｓ１０）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応するデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。
【００８７】
第１段階ステータスがパスの場合、あるいは１０第１段階書き込みベリファイが終了すると、１０第２段階書き込みベリファイが起動される（Ｓ１１）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応するデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。
【００８８】
１０第２段階書き込みベリファイ後、全てのデータ記憶部ＤＳ１のデータが１か否かを検出し、全て１なら第２段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１２)。
【００８９】
第２段階ステータスがパスであれば、正常に書き込みが終了した、として、書き込みステータスをパスに設定して書き込み終了となる（Ｓ１３）。
【００９０】
第２段階ステータスがパスでなければ書き込みカウンタＰＣを調べ（Ｓ１４）、その値が２０以上であれば正常に書き込めなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（Ｓ１５）。
【００９１】
書き込みカウンタＰＣの値が２０より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．２Ｖ増やし（Ｓ１６）、再度ステップＳ７を経て書き込みステップＳ８となる。
【００９２】
表３は、図１２に示される同一メモリセルＭへの下位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１とＤＳ２の１０第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表３】
2007102848.tif 000005
【００９３】
表３に示すように、ｎ番目の１０第１段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値は、０／０か、０／１か、あるいは１／１である。
【００９４】
０／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【００９５】
０／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達したが、１０第２段階書き込みベリファイ電圧には達していない、ということを示す。
【００９６】
１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧に達した、ということを示す。
【００９７】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達したが、１０第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので、１／０という状態はこの例では無い。
【００９８】
１番目の１０第１段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値ＤＳ１／ＤＳ２は、０／０か１／１である。
【００９９】
メモリセルのしきい値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電圧である０．２Ｖに達していなければ１０第１段階書き込みベリファイでの検出結果はパスではないので、データ記憶部ＤＳ２のデータは変更されない。メモリセルのしきい値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電圧である０．２Ｖに達していれば１０第１段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。
【０１００】
表４は、図１２に示される同一メモリセルＭへの下位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１とＤＳ２の１０第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表４】
2007102848.tif 000006
【０１０１】
表４に示すように、ｎ番目の１０第２段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値は、０／０か、０／１か、あるいは１／１である。
【０１０２】
０／０は、ｎ番目の書き込みステップ後にメモリセルのしきい値が１０第１段階書き込みベリファイ電圧にも達していない、ということを示す。０／１は、ｎ番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達していない、ということを示す。１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１０３】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達したが、ｎ番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０という状態はこの例では無い。
【０１０４】
メモリセルのしきい値がｎ番目の書き込みステップで１０第２段階書き込みベリファイ電圧である０．４Ｖに達していなければ１０第２段階書き込みベリファイでの検出結果はパスではないので、データ記憶部ＤＳ１のデータは変更されない。メモリセルのしきい値がｎ番目の書き込みステップで１０第２段階書き込みベリファイ電圧である０．４Ｖに達していれば１０第２段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０は、１０第２段階書き込みベリファイによって変更されることはない。
【０１０５】
図１３は、同一メモリセルＭへの上位ページデータの書き込みアルゴリズムを示す流れ図である。
【０１０６】
まず、例えば、コマンド・インターフェイス７は、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。
【０１０７】
次に、例えば、コマンド・インターフェイス７は、ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。
【０１０８】
次に、例えば、データ入出力バッファ６は、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶部ＤＳ１に対応する書き込みデータを設定する（Ｓ３）。
【０１０９】
次に、例えば、コマンド・インターフェイス７は、ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定された後、Ｓ５からＳ２０のステップが自動的に内部でステートマシン８によって起動される。
【０１１０】
まず、１０読み出しが起動される（Ｓ５）。パスである場合（メモリセルが１０である）には、対応するデータ記憶部ＤＳ３に０を設定する。パスでない場合には、対応するデータ記憶部ＤＳ３に１を設定する。
【０１１１】
次に、各データ記憶部ＤＳ１のデータを対応するデータ記憶部ＤＳ２にコピーする（Ｓ６）。その後、書き込み電圧Ｖｐｇｍの初期値を１４Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ７）。
【０１１２】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが０ならば、第１段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧を０Ｖとする。
【０１１３】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが１ならば、第２段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧を０．４Ｖとする。
【０１１４】
データ記憶部ＤＳ１のデータが１ならば、書き込み禁止である。このため、書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ８）。
【０１１５】
次に、設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える。即ち、書き込みステップである（Ｓ９）。
【０１１６】
データ記憶部ＤＳ３に０を記憶しているデータ回路１６で、その全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら００第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１０）。後ほど説明するが、その全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ９）で００第１段階書き込みされたメモリセルは無い。
【０１１７】
００第１段階ステータスがパスでなければ、００第１段階書き込みベリファイが起動される（Ｓ１１）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが０であるデータ記憶回路１６中のデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。
【０１１８】
００第１段階ステータスがパスの場合、あるいは００第１段階書き込みベリファイが終了すると、００第２段階書き込みベリファイが起動される（Ｓ１２）。１ページ分のメモリセルのうち検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが０であるデータ記憶回路１６中のデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。
【０１１９】
次に、データ記憶部ＤＳ３に１を記憶しているデータ回路１６で、その全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら０１第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１３）。後ほど説明するが、その全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ９）で０１第１段階書き込みされたメモリセルは無い。
【０１２０】
０１第１段階ステータスがパスでなければ、０１第１段階書き込みベリファイが起動される（Ｓ１４）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが１であるデータ記憶回路１６中のデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。
【０１２１】
０１第１段階ステータスがパスの場合、あるいは０１第１段階書き込みベリファイが終了すると、０１第２段階書き込みベリファイが起動される（Ｓ１５）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが１であるデータ記憶回路１６中のデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。
【０１２２】
０１第２段階書き込みベリファイ後、全てのデータ記憶部ＤＳ１のデータが１か否かを検出し、全て１なら第２段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１６）。第２段階ステータスがパスであれば、正常に書き込みが終了したとして、書き込みステータスをパスに設定して書き込み終了となる（Ｓ１７）。第２段階ステータスがパスでなければ書き込みカウンタＰＣを調べ（Ｓ１８）、その値が２０以上であれば正常に書き込めなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（Ｓ１９）。書き込みカウンタＰＣの値が２０より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．２Ｖ増やし（Ｓ２０）、再度ステップＳ８を経て書き込みステップＳ９となる。
【０１２３】
表５は、図１２に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の０１第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表５】
2007102848.tif 000007
【０１２４】
表５に示すように、ｎ番目の０１第１段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１２５】
０／０／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１２６】
０／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧には達したが、０１第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１２７】
１／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１２８】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧には達したが、０１第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／１という状態はこの例では無い。
【０１２９】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第１段階書き込みベリファイ電圧である１．２Ｖに達していなければ、０１第１段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ２のデータは変更されない。
【０１３０】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第１段階書き込みベリファイ電圧である１．２Ｖに達していれば、０１第１段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。また、０／０／０、０／１／０、１／１／０は０１第１段階書き込みベリファイ対象ではないので変更されない。
【０１３１】
表６は、図１３に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の０１第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表６】
2007102848.tif 000008
【０１３２】
表６に示すように、ｎ番目の０１第２段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１３３】
０／０／１は、ｎ番目の書き込みステップ後にメモリセルのしきい値が０１第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１３４】
０／１／１は、ｎ番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が０１第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１３５】
１／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１３６】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電圧である１．４Ｖに達していなければ、０１第２段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ１のデータは変更されない。
【０１３７】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電圧である１．４Ｖに達していれば、０１第２段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０／１は、０１第２段階書き込みベリファイによって変更されることはない。また、０／０／０、０／１／０、１／１／０は、０１第２段階書き込みベリファイ対象ではないので変更されない。
【０１３８】
表７は、図１３に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の００第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表７】
2007102848.tif 000009
【０１３９】
表７に示すように、ｎ番目の００第１段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１４０】
０／０／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１４１】
０／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達したが、００第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１４２】
１／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１４３】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達したが、００第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／０という状態はこの例では無い。
【０１４４】
メモリセルのしきい値がｎ番目の書き込みステップで、００第１段階書き込みベリファイ電圧である２．２Ｖに達していなければ、００第１段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ２のデータは変更されない。
【０１４５】
メモリセルのしきい値がｎ番目の書き込みステップで、００第１段階書き込みベリファイ電圧である２．２Ｖに達していれば、００第１段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。また、０／０／１、０／１／１、１／１／１は０１第１段階書き込みベリファイ対象ではないので変更されない。
【０１４６】
表８は、図１２に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の００第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表８】
2007102848.tif 000010
【０１４７】
表８に示すように、ｎ番目の００第２段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１４８】
０／０／０は、ｎ番目の書き込みステップ後にメモリセルのしきい値が００第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１４９】
０／１／０は、ｎ番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１５０】
１／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１５１】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達したが、ｎ番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／０という状態はこの例では無い。
【０１５２】
メモリセルのしきい値がｎ番目の書き込みステップで、００第２段階書き込みベリファイ電圧である２．４Ｖに達していなければ、００第２段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ１のデータは変更されない。
【０１５３】
メモリセルのしきい値がｎ番目の書き込みステップで、００第２段階書き込みベリファイ電圧である２．４Ｖに達していれば００第２段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０／０は、００第２段階書き込みベリファイによって変更されることはない。また、０／０／１、０／１／１、１／１／１は００第２段階書き込みベリファイ対象ではないので変更されない。
【０１５４】
図１４Ａ〜図１４Ｃは、多値フラッシュメモリにおける加工寸法の微細化がもたらす事情を示す図である。
【０１５５】
図１４Ａは、消去後、偶数番目のビット線ＢＬｅに対して書き込みが行われた後の浮遊ゲートＦＧの電荷の様子を示す。
【０１５６】
書き込みされたメモリセルＭの浮遊ゲートＦＧには電子（−）が蓄積される。その後、奇数番目のビット線ＢＬｏに対して書き込みが行われると、図１４Ｂのように、偶数番目のビット線ＢＬｅに繋がるメモリセルＭの浮遊ゲートＦＧに変化が起きる。隣接した浮遊ゲートＦＧ間の静電容量結合により、偶数番目のメモリセルＭの電位が下がり、しきい値が図１４Ｃに示されるように上昇する。
【０１５７】
上記事情に対して、しきい値分布幅を狭くする技術は、今後非常に重要になっていく。
【０１５８】
図１５は、ブロック内の書き込みの順番を示す図である。
【０１５９】
初めにワード線ＷＬ０を選択し、偶数番目のビット線に繋がるメモリセルＭで構成される１つのページに下位のデータを書き込む。その後、奇数番目のビット線に繋がるメモリセルＭで構成される１つのページに下位のデータを書き込む。３番目に、偶数番目のビット線に繋がるメモリセルＭで構成される１つのページに上位のデータを書き込んで、最後に奇数番目のビット線に繋がるメモリセルＭで構成される１つのページに上位のデータを書き込む。以下、同様にワード線ＷＬ１、ＷＬ２、ＷＬ３と書き込んで行く。
【０１６０】
これにより、隣接浮遊ゲート間の干渉を最小に抑えることができる。つまり、後で書き込まれるメモリセルＭは、その状態が１１から１０、１１から０１、あるいは１０から００に遷移しても、１１から００に遷移することは無い。１１から００への遷移は最も隣接メモリセルのしきい値を上昇させる。
【０１６１】
図１６は、同一メモリセルＭの下位ページデータの読み出しアルゴリズムを示している。
【０１６２】
まず、ホストから読み出しコマンドを受け取り、ステートマシン８に読み出しコマンドを設定する（Ｓ１）。次に、ホストからのアドレスデータを受け取り、ステートマシン８に読み出しページを選択するためのアドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ３からＳ５のステップが自動的に内部でステートマシン８によって起動される。
【０１６３】
まず、０１読み出しが起動される（Ｓ３）。読み出した結果は対応するデータ記憶部ＤＳ３に記憶される。次に、１０読み出しが起動されて（Ｓ４）、読み出した結果は対応するデータ記憶部ＤＳ２に記憶される。最後に、００読み出しが起動されて（Ｓ５）、読み出した結果と対応するデータ記憶部ＤＳ２とＤＳ３のデータから下位のページのデータを論理演算し、対応するデータ記憶部ＤＳ１に記憶させる。このデータ記憶部ＤＳ１のデータを外部へ出力する。
【０１６４】
図１７は、同一メモリセルＭの上位ページのデータの読み出しアルゴリズムを示す図である。
【０１６５】
まず、ホストからの読み出しコマンドを受け取り、ステートマシン８に読み出しコマンドを設定する（Ｓ１）。ホストからのアドレスデータを受け取り、ステートマシン８に読み出しページを選択するためのアドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ３のステップが自動的に内部でステートマシン８によって起動される。
【０１６６】
０１読み出しが起動される（Ｓ３）。読み出した結果は上位ページのデータであり、対応するデータ記憶部ＤＳ１に記憶される。このデータ記憶部ＤＳ１のデータを外部へ出力する。
【０１６７】
図１８Ａは、図１１に示した書き込みステップ例１を示す動作波形図である。図１８Ｂは書き込みステップ例２を示す動作波形図である。
【０１６８】
図１８Ｂに示すように、書き込み制御電圧であるビット線ＢＬの電圧ＶＢＬを０．４Ｖにする代わりに、書き込み電圧Ｖｐｇｍが選択されたワード線ＷＬ２に印加されて一定期間は０Ｖとし、その後、書き込みを禁止するようにＶｄｄとする。これにより、実効的な書き込みパルス幅が短くなり、しきい値の上昇が抑えられ、書き込み制御電圧であるビット線ＢＬの電圧ＶＢＬを０．４Ｖにするのと同様の効果が得られる。
【０１６９】
図１９は、図１１に示した書き込みベリファイの変形例を示す動作波形図である。
【０１７０】
図１９に示すように、第１段階書き込みベリファイ時には、まず、ビット線ＢＬｅは０．７Ｖに充電される。その後、選択ワード線ＷＬ２が第１段階書き込みベリファイ電圧に達すると、もしも、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達しているならば０．７Ｖを維持する。また、もしも、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達していないならば、０Ｖに向かって下がる。タイミングｔｆｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。
【０１７１】
その後、タイミングｔｆｖ５あるいは同タイミングのｔｓｖ３で、選択ワード線ＷＬ２の電圧を第１段階書き込みベリファイ電圧から第２段階書き込みベリファイ電圧にスイッチする。もしも、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達しているならば、０．７Ｖを維持する。また、もしも、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達していないならば、０Ｖに向かって下がる。タイミングｔｓｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。
【０１７２】
これにより、第２段階書き込みベリファイ時のビット線の充電時間が省略でき、より高速に書き込みが行える。０１や００の第１あるいは第２段階書き込みベリファイも同様に書き込みベリファイ電圧を変えるだけで実施できる。
【０１７３】
本例に係る半導体集積回路装置は、下記の構成を、さらに含む。
【０１７４】
図２０はこの発明の第１実施形態に係る半導体集積回路装置の一例を示す平面図、図２１は図２０に示すメモリセルアレイの等価回路の一例を示す回路図である。
【０１７５】
図２０、及び図２０に示すように、第１実施形態は、メモリセルアレイ１をエリアＡとエリアＢとに２分割する。ビット線ＢＬはトランスファゲート１００によって、サブビット線ＢＬＡ（ＢＬ１Ａ、ＢＬ２Ａ〜ＢＬｎＡ）とＢＬＢ（ＢＬ１Ｂ、ＢＬ２Ｂ〜ＢＬｎＢ）とに分離される。トランスファゲート１００は、メモリセルアレイ１と同じ、セルＰウェル１１に配置される。トランスファゲート１００をメモリセルアレイ１と同じセルＰウェル１１に配置することは、トランスファゲート１００のために、ウェル間分離領域が必要ない、という利点が得られる。従って、トランスファゲート１００を設けた場合でも、面積の増大を抑制できる、という利点を得ることができる。例えば、トランスファゲート１００を、Ｐ型基板に形成される高電圧トランジスタで構成した、と仮定すると、チップサイズは３％増加する。これに対して、トランスファゲート１００をメモリセルアレイ１と同じセルＰウェル１１に配置したならば、チップサイズの増加は０．３％以下で済む。
【０１７６】
エリアＡにアクセスするときは、トランスファゲート１００がオンする。このときのビット線容量を“ＣＢＬ”とする。
【０１７７】
エリアＢにアクセスするときは、トランスファゲート１００はオフする。ビット線容量は“ＣＢＬ×（１／２）”に低減される。
【０１７８】
ビット線容量ＣＢＬは、エリアＡ、及びエリアＢの平均で“ＣＢＬ×（３／４）”となり、ビット線容量ＣＢＬをみかけ上小さくすることができる。ビット線容量ＣＢＬがみかけ上小さくなる結果、読み出し、書き込み、及び消去動作を高速化することができる。
【０１７９】
次に、トランスファゲートの回路例のいくつかを説明する。
【０１８０】
（第１例）
図２２は、トランスファゲートの第１例を示す回路図である。
【０１８１】
トランスファゲートの第１例は、図２２に示すように、選択トランジスタである。選択トランジスタの一例は、例えば、図２１に示すＮＡＮＤストリング中の選択トランジスタＳＴＳ、又はＳＴＤと同一構造のトランジスタである。トランスファゲートを、選択トランジスタＳＴＳ、ＳＴＤと同一構造のトランジスタとすることで、例えば、トランスファゲートを、選択トランジスタＳＴＳ、ＳＴＤと同一の製造プロセスで形成できる、という利点がある。なお、トランスファゲートは、選択トランジスタＳＴＳ、又はＳＴＤと同一構造としなくても、一部の製造プロセスを共通にして形成したものであっても良い。いずれにせよ製造プロセスの少なくとも一部を共通にできる、という利点がある。
【０１８２】
トランスファゲートを、選択トランジスタＳＴＳ、ＳＴＤと同一の製造プロセスで形成したか、あるいは一部の製造プロセスを共通にして形成したかは、例えば、トランスファゲートのゲート絶縁膜の厚さで知ることができる。例えば、トランスファゲートに含まれた選択トランジスタのゲート絶縁膜の厚さが、メモリセルアレイ１に含まれた選択トランジスタＳＴＳ、又はＳＴＤのゲート絶縁膜と同等であれば、製造プロセスの少なくとも一部を共通にした、と言える。
【０１８３】
また、上記例では、トランスファゲートに含まれた選択トランジスタを、選択トランジスタＳＴＳ、ＳＴＤと同一構造としたが、選択トランジスタを持たない不揮発性半導体メモリもある。例えば、ＮＯＲ型フラッシュメモリである。この場合には、トランスファゲートに含まれた選択トランジスタを、メモリセルアレイ１に含まれたメモリセルと同一の構造とすれば良い。もちろん、この場合にも、トランスファゲートは、メモリセルと同一構造としなくても、一部の製造プロセスを共通にして形成したものであっても良い。
【０１８４】
トランスファゲートを、メモリセルと同一の製造プロセスで形成したか、あるいは一部の製造プロセスを共通にして形成したかは、例えば、トランスファゲートのゲート絶縁膜の厚さで知ることができる。例えば、トランスファゲートに含まれた選択トランジスタのゲート絶縁膜の厚さが、メモリセルアレイ１に含まれたメモリセルのゲートのゲート絶縁膜と同等であれば、製造プロセスの少なくとも一部を共通にした、と言える。
【０１８５】
第１例に係るトランスファゲートをオンさせる場合には、選択トランジスタＴＧＴのゲートＴＧに、電位Ｖｒｅａｄ、あるいは電位Ｖｃｃを与えれば良い。オフさせる場合には、そのゲートＴＧに、０Ｖを与えれば良い。
【０１８６】
（第２例）
図２３は、トランスファゲートの第２例を示す回路図である。
【０１８７】
図２３に示すように、トランスファゲートは、ＮＡＮＤストリングそのものを使用しても良い。この場合のトランスファゲートは、メモリセルアレイ１に含まれたＮＡＮＤストリングと同一の製造プロセスで形成することができる。また、選択トランジスタのサイズ、及びメモリセルのサイズを、メモリセルアレイ１に含まれたＮＡＮＤストリングと全く同じにすることも可能である。この場合の利点は、メモリセルアレイ１中にトランスファゲートを設けた場合でも、パターンの周期性が崩れない、ことにある。パターンの周期性が崩れない、ということは、微細な寸法であっても、リソグラフィ技術を用いた加工を施しやすい、ということである。これは、微細化に有利な利点である。
【０１８８】
第２例に係るトランスファゲートをオンさせる場合には、選択トランジスタＴＧＴＡのゲートＴＧＡ、及び選択トランジスタＴＧＴＢのゲートＴＧＢに、例えば、電位Ｖｃｃを与えれば良い。また、メモリセルＴＧＭＣ１〜ＴＧＭＣｍのゲートＴＧＷＬ１〜ＴＧＷＬｍには、メモリセルＴＧＭＣ１〜ＴＧＭＣｍが、例えば、消去状態となっていれば、接地電位を与えれば良い。
【０１８９】
また、メモリセルアレイ１に配置されたメモリセルからデータを消去する時、セルＰウェル１１に２０Ｖ程度の電位が印加される。トランスファゲートのゲート絶縁膜に印加される電圧を低減するため、データを消去する時には、まず、選択トランジスタＴＧＴＡのゲートＴＧＡ、及びＴＧＴＢのゲートＴＧＢを電気的にフローティング状態とする。この後に、セルＰウェル１１に２０V程度の電位に昇圧する。ゲートＴＧＡ、ＴＧＢは、セルＰウェル１１との容量結合で２０V程度に昇圧される。
【０１９０】
従って、選択トランジスタＴＧＴＡ、及びＴＧＴＢのゲート絶縁膜には、高い電圧が加わることがない。従って、選択トランジスタＴＧＴＡ、及びＴＧＴＢの劣化の進行を抑制でき、長い期間に及んでトランスファゲートに高い信頼性を維持することができる。
【０１９１】
（第３例）
図２４は、トランスファゲートの第３例を示す回路図である。
【０１９２】
トランスファゲートは、例えば、第２例のトランスファゲートからメモリセルを抜いた、２選択トランジスタ型としても良い。例えば、最小ルールが、最先端の微細化技術で決まる場合には、第２例のトランスファゲートの方が製造しやすいが、最小ルールは、最先端の微細化技術よりもゆるく設定されることもある。この場合には、たとえ、メモリセルアレイ１に、パターンの周期性が崩れる箇所があった、としても、メモリセルを抜いた方が微細化に有利、となることがある。
【０１９３】
例えば、第２例のトランスファゲートを採用するか、第３例のトランスファゲートを採用するかは、適用する最小ルールを勘案して、適宜選択されれば良い。
【０１９４】
（第４例）
図２５は、トランスファゲートの第４例を示す回路図である。
【０１９５】
トランスファゲートは、例えば、第３例のように、メモリセルを全て抜かなくても一部を抜くようにしても良い。本例では、一例として、２つの選択トランジスタＴＧＴＡ、ＴＧＴＢとの間に、一つのメモリセルＴＧＭＣを入れる例を示している。
【０１９６】
また、不揮発性半導体メモリには、３トランジスタ型セルと呼ばれるメモリセルがある。この場合のメモリセルは、図２５に示すトランスファゲートそのものである。
【０１９７】
３トランジスタ型セルが集積されたメモリセルアレイには、図２５に示すトランスファゲートを用いるのも良い。このようにすれば、第２例で説明したように、メモリセルアレイにおいて、パターンの周期性が崩れない、という利点を得ることができる。
【０１９８】
（第２実施形態）
図２６は、この発明の第２実施形態に係る半導体集積回路装置の一例を示す平面図である。
【０１９９】
メモリセルアレイ１は、図２６に示すように、３分割してもよい。エリアＡにアクセスするときは、トランスファゲートＡＢ１００．及びトランスファゲートＢＣ１０１の双方がオンする。このときのビット線容量を“ＣＢＬ”とする。
【０２００】
エリアＢにアクセスするときは、トランスファゲートＡＢ１００はオフ．トランスファゲートＢＣ１０１はオンする。ビット線容量は“ＣＢＬ×（２／３）”に低減される。
【０２０１】
エリアＣにアクセスするときは、トランスファゲートＡＢ１００．及びトランスファゲートＢＣ１０１の双方がオフする。ビット線容量は“ＣＢＬ×（１／３）”に低減される。
【０２０２】
ビット線容量ＣＢＬは、エリアＡ、エリアＢ、及びエリアＣの平均で“ＣＢＬ×（２／３）”となる。従って、第１実施形態と同様に、読み出し、書き込み、及び消去動作が高速化される。
【０２０３】
（第３実施形態）
図２７は、この発明の第３実施形態に係る半導体集積回路装置の一例を示す平面図である。
【０２０４】
メモリセルアレイ１は、図２７に示すように、４分割してもよい。エリアＡにアクセスするときは、トランスファゲートＡＢ１００．トランスファゲートＢＣ１０１、及びトランスファゲートＣＤ１０２の全てがオンする。このときのビット線容量を“ＣＢＬ”とする。
【０２０５】
エリアＢにアクセスするときは、トランスファゲートＡＢ１００はオフ．トランスファゲートＢＣ１０１、及びトランスファゲートＣＤ１０２はそれぞれオンする。ビット線容量は“ＣＢＬ×（３／４）”に低減される。
【０２０６】
エリアＣにアクセスするときは、トランスファゲートＡＢ１００．及びトランスファゲートＢＣ１０１はそれぞれオフ、トランスファゲートＣＤ１０２はオンする。ビット線容量は“ＣＢＬ×（２／４）”に低減される。
【０２０７】
エリアＤにアクセスするときは、トランスファゲートＡＢ１００．トランスファゲートＢＣ１０１、及びトランスファゲートＣＤ１０２の全てがオフする。ビット線容量は“ＣＢＬ×（１／４）”に低減される。
【０２０８】
ビット線容量ＣＢＬは、エリアＡ、エリアＢ、エリアＣ、及びエリアＤの平均で“ＣＢＬ×（５／８）”となる。従って、第１実施形態と同様に、読み出し、書き込み、及び消去動作が高速化される。
【０２０９】
また、上記実施形態の態様は、下記を含む。
【０２１０】
（１）  メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続するビット線と、前記ビット線に接続され、前記メモリセルに対する書き込みまたは読み出しデータを一時記憶するデータ回路と、を含み、前記ビット線はＮ本のサブビット線と、Ｎ−１個のトランスファゲート部を含み、前記トランスファゲートは、選択トランジスタを含む。
【０２１１】
（２）  （１）に記載の態様において、前記選択トランジスタのゲート絶縁膜の厚さは、前記メモリセル部に含まれたメモリセルのゲート絶縁膜と同等である。
【０２１２】
（３）  （１）及び（２）いずれかに記載の態様において、前記メモリセル部に含まれたメモリセルは、複数の不揮発性半導体メモリセルと選択トランジスタとが直列に接続されたＮＡＮＤ型メモリセルである。
【０２１３】
（４）  （１）に記載の態様において、前記トランスファゲートはメモリセルを含み、前記トランスファゲートに含まれたメモリセルは、前記メモリセル部に含まれたメモリセルと同じメモリセルである。
【０２１４】
（５）  （４）に記載の態様において、前記トランスファゲートに含まれたメモリセルは、前記メモリセル部に含まれたＮＡＮＤ型メモリセルと同じＮＡＮＤ型メモリセルである。
【０２１５】
（６）  （１）乃至（５）いずれか一つに記載の態様において、前記トランスファゲートは、前記メモリセル部と同じウェルに配置される。
【０２１６】
（７）  （６）に記載の態様において、前記トランスファゲートにメモリセルが含まれているとき、前記ウェル内に配置されたメモリセルからデータを消去する際、前記トランスファゲートに含まれたメモリセルのゲート電極をフローティング状態にした後に、前記ウェルを消去電圧に昇圧する。
【０２１７】
（８）  複数の不揮発性半導体メモリセルと選択トランジスタとが直列に接続されたＮＡＮＤ型メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続するビット線と、前記ビット線に接続され、前記ＮＡＮＤ型メモリセルに対する書き込みまたは読み出しデータを一時記憶するデータ回路と、を含み、前記ビット線はＮ本のサブビット線と、Ｎ−１個のトランスファゲート部を含み、前記トランスファゲートは、少なくとも１つの選択トランジスタを含む。
【０２１８】
（９）  （８）に記載の態様において、前記トランスファゲートは、第１の選択トランジスタと、少なくとも一つのメモリセルと、第２の選択トランジスタとを含む。
【０２１９】
（１０）  （９）に記載の態様において、前記トランスファゲートに含まれたメモリセルの数は、前記ＮＡＮＤ型メモリセルに含まれたメモリセルの数と同じである。
【０２２０】
（１１）  （９）及び（１０）いずれかに記載の態様において、前記トランスファゲートは、前記メモリセル部と同じウェルに配置される。
【０２２１】
（１２）  （１１）に記載の態様において、前記ウェル内に配置されたメモリセルからデータを消去する際、前記トランスファゲートに含まれたメモリセルのゲート電極をフローティング状態にした後に、前記ウェルを消去電圧に昇圧する。
【０２２２】
この発明の実施形態に係る半導体集積回路装置によれば、読み出し、書き込み、及び消去動作を高速化させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。
【０２２３】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０２２４】
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【０２２５】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【０２２６】
また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０２２７】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図
【図２】図２は図１に示すメモリセルアレイの一例を示す図
【図３】図３は図１に示すメモリセルアレイのカラム方向構造の一例を示す断面図
【図４】図４は図１に示すメモリセルアレイのロウ方向構造の一例を示す断面図
【図５】図５は図１に示すメモリセルアレイのロウ方向構造の一例を示す断面図
【図６】図６は図１に示すカラム制御回路の一例を示すブロック図
【図７】図７は多値データとメモリセルのしきい値との関係を示す図
【図８】図８は典型的な書き込み方法としきい値の制御とを示す図
【図９】図９は第１実施形態に係る半導体集積回路装置の書き込み方法としきい値の制御とを示す図
【図１０】図１０は第１実施形態に係る半導体集積回路装置の上位ページデータの書き込み方法としきい値の制御とを示す図
【図１１】図１１は第１実施形態に係る半導体集積回路装置の下位ページデータ書き込み時の動作波形を示す動作波形図
【図１２】図１２は第１実施形態に係る半導体集積回路装置の下位ページデータの書き込みアルゴリズムを示す流れ図
【図１３】図１３は第１実施形態に係る半導体集積回路装置の上位ページデータの書き込みアルゴリズムを示す流れ図
【図１４】図１４Ａ〜図１４Ｃは加工寸法の微細化がもたらす事情を示す図
【図１５】図１５はブロック内の書き込みの順番を示す図
【図１６】図１６は第１実施形態に係る半導体集積回路装置の下位ページデータの読み出しアルゴリズムを示す図
【図１７】図１７は第１実施形態に係る半導体集積回路装置の上位ページデータの読み出しアルゴリズムを示す図
【図１８】図１８Ａは書き込みステップ例１を示す動作波形図、図１８Ｂは書き込みステップ例２を示す動作波形図
【図１９】図１９は書き込みベリファイの変形例を示す動作波形図
【図２０】図２０はこの発明の第１実施形態に係る半導体集積回路装置の一例を示す平面図
【図２１】図２１は図２０に示すメモリセルアレイの等価回路の一例を示す回路図
【図２２】図２２はトランスファゲートの第１例を示す回路図
【図２３】図２３はトランスファゲートの第２例を示す回路図
【図２４】図２４はトランスファゲートの第３例を示す回路図
【図２５】図２５はトランスファゲートの第４例を示す回路図
【図２６】図２６はこの発明の第２実施形態に係る半導体集積回路装置の一例を示す平面図
【図２７】図２７はこの発明の第３実施形態に係る半導体集積回路装置の一例を示す平面図
【符号の説明】
【０２２８】
１…メモリセルアレイ、Ｍ…メモリセル、ＷＬ…ワード線、ＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＤ…サブビット線、１００、１０１、１０２…トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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