(57)【要約】【課題】本発明は、入力バッファ型スイッチに必要な全入出力ポートを対象にした、複雑なスケジューラがなく、出力バッファ型スイッチや共有バッファ型スイッチのような収容ポート数増加に伴う内部処理速度の高速化を伴わず、また、H/W規模が大幅に増加しないスイッチ技術を提供することにある。【解決手段】本発明は、全入力ポートから全出力ポートまでの全経路にバッファを設け、スイッチング単位である固定長セルは経路毎独立にバッファに書込みが行われるようにしている。また、宛先出力ポート毎(同一宛先の全入力ポート単位)に読出制御部を設けて、固定長セルのバッファへの到着順序を管理しており、固定長セルの読み出し先のバッファの指定(入力ポート番号の指定)は各読出制御部自身が管理している固定長セルの到着順序をもとに行う構成とした。【選択図】図１
2007266789.tif 000002
【特許請求の範囲】
【請求項１】
N個の入力ポートとM個の出力ポートとを有するセルスイッチであって、
前記入力ポートから入力されるセルと、このセルが有効か無効かを示すセル情報とを、行き先となる出力ポート毎に振り分けるフィルタと、
前記出力ポート毎に設けられており、前記入力ポート毎に管理されたセルのうち有効な固定長セルを入力された順に保持するセル用バッファと、
前記セル情報に基づいて、前記バッファからセルを読み出す読出制御手段と
を有することを特徴とするセルスイッチ。
【請求項２】
前記読出制御手段は、
前記出力ポート毎に設けられており、前記入力ポート毎に管理されたセル情報を入力された順に保持するセル情報用バッファと、
前記各セル情報用バッファからセル情報を同時に読み出し、このセル情報が有効となっている入力ポートを一意に識別する識別情報に対応する前記セル用バッファに保持されているセルを読み出す判定手段と
を有することを特徴とする請求項１に記載のセルスイッチ。
【請求項３】
前記読出制御手段は、前記セル情報に、そのセル情報が入力された入力ポートを一意に示す識別情報を付加する付加手段と、
前記識別情報が付加されたセル情報のうち、セル情報が有効なセル情報を各セル情報用バッファに均等になるよう出力するスイッチングと、
前記各セル情報用バッファからセル情報を読み出し、そのセル情報に付加されている識別情報に対応する前記セル用バッファに保持されているセルを読み出す判定手段と
を有することを特徴とする請求項１に記載のセルスイッチ。
【請求項４】
前記判定手段は、前記セル情報を、前記各セル情報用バッファから同時に読み出すことを特徴とする請求項３に記載のセルスイッチ。
【請求項５】
前記判定手段は、前記セル情報を、前記各セル情報用バッファから順番に読み出すことを特徴とする請求項３に記載のセルスイッチ。
【請求項６】
N個の入力ポートとM個の出力ポートとを有するセルスイッチの読み出し方法であって、
前記入力ポートから入力されるセルと、このセルが有効か無効かを示すセル情報とを、行き先となる出力ポート毎に振り分ける振分ステップと、
前記出力ポート毎に設けられており、前記入力ポート毎に管理されたセルのうち有効な固定長セルを入力された順に保持するセル用バッファから、セルを前記セル情報に基づいて読み出す読出ステップと
を有することを特徴とする読み出し方法。
【請求項７】
前記読出ステップは、
前記出力ポート毎に設けられており、前記入力ポート毎に管理されたセル情報を入力された順に保持するセル情報用バッファからセル情報を同時に読み出すステップと、
前記読み出したセル情報が有効となっている入力ポートを一意に識別する識別情報に対応する前記セル用バッファに保持されているセルを読み出すステップと
を有することを特徴とする請求項６に記載の読み出し方法。
【請求項８】
前記読出ステップは、前記セル情報に、そのセル情報が入力された入力ポートを一意に示す識別情報を付加する付加ステップと、
前記識別情報が付加されたセル情報のうち、セル情報が有効なセル情報を各セル情報用バッファに均等になるよう出力する出力ステップと、
前記各セル情報用バッファからセル情報を読み出し、そのセル情報に付加されている識別情報に対応する前記セル用バッファに保持されているセルを読み出す読み出しステップと
を有することを特徴とする請求項６に記載の読み出し方法。
【請求項９】
前記読み出しステップは、前記セル情報を、前記各セル情報用バッファから同時に読み出すことを特徴とする請求項８に記載の読み出し方法。
【請求項１０】
前記読み出しステップは、前記セル情報を、前記各セル情報用バッファから順番に読み出すことを特徴とする請求項８に記載の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変長パケットを固定長セル化したものを含む固定長セルのスイッチ方式に関し、特に低遅延、高速、大容量のスイッチ構成方法に関するものである。
【背景技術】
【０００２】
一般的なスイッチ構成としては、入力バッファ型スイッチ、出力バッファ型スイッチ、及び共有バッファ型スイッチがある。
【０００３】
図９は、入力バッファ型スイッチ構成を表すブロック図である。入力バッファ型スイッチでは、複数の入力ポートから入力される固定長セルの宛先ポートが同一であった場合の待ち合わせ用に入力ポート毎に固定長セルの蓄積用のバッファを配備している。このスイッチ構成の場合、ある入力ポートのバッファの先頭にある固定長セルが出力されるまでバッファの２番目以降の固定長セルは出力ができないため、バッファの先頭に格納されている固定長セルが他の入力ポートの固定長セルと宛先出力ポート競合により待たされた場合には、２番目の固定長セルの宛先ポートが競合していない場合でも出力できない状態(HOLブロッキング：Head Of Lineブロッキング)となってしまいスループットの低下を招く欠点がある。
【０００４】
これに対処するために、図１０に示すように、各入力ポートのバッファを宛先出力ポート毎に配備(VOQ：Virtual Output Queue)した入力バッファ型スイッチの形態もある。ただし、どの入力ポートからどの出力ポートへ固定長セルを転送させるかを決定するスケジューリングを全経路(全入力ポート数×全出力ポート数)に対して行う必要があるために計算量の増加(H/W規模増加)を招き、多ポート収容を考慮すると実現が困難になるという欠点がある。
【０００５】
図１１は、出力バッファ型スイッチ構成を表すブロック図である。出力バッファ型スイッチでは、全入力ポートから入力される固定長セルを多重処理して入力ポート速度のN倍(N:収容ポート数)の信号として各出力ポートまで出力される。出力ポートでは、複数の入力ポートからの固定長セルが一時期に集中して届く場合の待ち合わせ用に固定長セルの蓄積用のバッファを配備している。このスイッチ構成の場合、スイッチの内部処理速度として、インタフェース速度のN倍(N:入力ポート数)の処理速度が必要となり、ポート速度の高速化と多ポート収容を考えた場合実現が困難になるという欠点がある。
【０００６】
図１２は、共有バッファ型スイッチ構成を表すブロック図である。共有バッファ型スイッチでは入力ポートと出力ポートの間に全ポート共通で使用するバッファを配備している。全入力ポートから入力される固定長セルを多重処理して入力ポート速度のN倍(N:入力ポート数)の信号として、バッファに書込みを行い、書込み速度と同じ速度で各出力ポートに出力する固定長セルを読出す。このスイッチ構成の場合、スイッチの内部処理速度として、インタフェース速度のN倍(N:入力ポート数)の処理速度が必要となり、ポート速度の高速化と多ポート収容を考えた場合実現が困難になるという欠点がある。
【０００７】
入力バッファ型スイッチの全入出力ポートを対象にしたスケジューラ処理をなくし、出力バッファ型スイッチや共有バッファ型スイッチのような収容ポート数増加に伴う内部処理速度の高速化を伴わないスイッチ構成として、図１３に示すような技術がある（例えば特開平９−２３８１４４）。
【０００８】
この発明では出力ポート毎にフィルタが設けられており、各フィルタは全入力ポートの固定長セルからフィルタが配備されている出力ポートが宛先となる固定長セルのみを選択的に通過させる。フィルタを通過した固定長セルはN×Nスイッチ(N：入力ポート数)にて後段に配備されるN個のバッファに順番に固定長セルを格納することができるようにスイッチング処理される。N個のバッファに格納された固定長セルは、書き込まれた順番と同じように順番に固定長セル単位で読み出していく。
【特許文献１】特開平９−２３８１４４
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上説明したように従来のスイッチ構成において、入力バッファ型スイッチでは全入出力ポートを対象としたスケジューラ処理の複雑さ、出力バッファ型スイッチと共有バッファ型スイッチでは、内部処理速度の高速化が課題となる。
【００１０】
これらの課題を解決したスイッチ構成として、上述した図１３に示す特開平９‐２３８１４４に記載の発明があるが、この構成では、N×Nスイッチ(N：入力ポート数)の回路規模がポート速度の高速化と多ポート収容に伴い、H/W規模が大幅に増加してしまうという問題がある。
【００１１】
図１４はN×Nスイッチ(N：入力ポート数)の基本構成である。これは、N本の入力から１本を選択して出力するN→１セレクタブロックMブロック(Ｍ：出力ポート数)で構成されている。基本構成では、各入力１本の信号線の場合を示しているが、入力ポート速度が高速化されると処理を行うデバイスの処理速度の制約から入力信号をパラレル展開して低速信号複数本の構成として処理する必要があるため図１１の基本構成がパラレル展開数分だけ必要となってしまう。例えば、スイッチの入力信号速度が１０Gbps、デバイス内部処理速度を７８.１２５MHzとした場合には入力信号を１２８パラレル展開する必要があり、図１４の基本構成が１２８面必要となりH/W規模の増大を招いてしまう。
【００１２】
そこで、本発明が解決しようとする課題は、上記問題点を解決することであって、入力バッファ型スイッチに必要な全入出力ポートを対象にした複雑なスケジューラがなく、出力バッファ型スイッチや共有バッファ型スイッチのような収容ポート数増加に伴う内部処理速度の高速化を伴わず、特開平９‐２３８１４４に記載の発明のようなポート速度の高速化と多ポート収容に伴い、H/W規模が大幅に増加しないスイッチ構成を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するための第１の発明は、N個の入力ポートとM個の出力ポートとを有するセルスイッチであって、
前記入力ポートから入力されるセルと、このセルが有効か無効かを示すセル情報とを、行き先となる出力ポート毎に振り分けるフィルタと、
前記出力ポート毎に設けられており、前記入力ポート毎に管理されたセルのうち有効な固定長セルを入力された順に保持するセル用バッファと、
前記セル情報に基づいて、前記バッファからセルを読み出す読出制御手段と
を有することを特徴とする。
【００１４】
上記課題を解決するための第２の発明は、上記第１の発明において、
前記読出制御手段は、
前記出力ポート毎に設けられており、前記入力ポート毎に管理されたセル情報を入力された順に保持するセル情報用バッファと、
前記各セル情報用バッファからセル情報を同時に読み出し、このセル情報が有効となっている入力ポートを一意に識別する識別情報に対応する前記セル用バッファに保持されているセルを読み出す判定手段と
を有することを特徴とする。
【００１５】
上記課題を解決するための第３の発明は、上記第１の発明において、
前記読出制御手段は、前記セル情報に、そのセル情報が入力された入力ポートを一意に示す識別情報を付加する付加手段と、
前記識別情報が付加されたセル情報のうち、セル情報が有効なセル情報を各セル情報用バッファに均等になるよう出力するスイッチングと、
前記各セル情報用バッファからセル情報を読み出し、そのセル情報に付加されている識別情報に対応する前記セル用バッファに保持されているセルを読み出す判定手段と
を有することを特徴とする。
【００１６】
上記課題を解決するための第４の発明は、上記第３の発明において、
前記判定手段は、前記セル情報を、前記各セル情報用バッファから同時に読み出すことを特徴とする。
【００１７】
上記課題を解決するための第５の発明は、上記第３の発明において、
前記判定手段は、前記セル情報を、前記各セル情報用バッファから順番に読み出すことを特徴とする。
【００１８】
上記課題を解決するための第６の発明は、
N個の入力ポートとM個の出力ポートとを有するセルスイッチの読み出し方法であって、
前記入力ポートから入力されるセルと、このセルが有効化無効かを示すセル情報とを、行き先となる出力ポート毎に振り分ける振分ステップと、
前記入力ポート毎に設けられており、前記出力ポート毎に振り分けられたセルのうち有効な固定長セルを入力された順に保持するセル用バッファから、セルを前記セル情報に基づいて読み出す読出ステップと
を有することを特徴とする。
【００１９】
上記課題を解決するための第７の発明は、上記第６の発明において、
前記読出ステップは、
前記出力ポート毎に設けられており、前記入力ポート毎に管理されたセル情報を入力された順に保持するセル情報用バッファからセル情報を同時に読み出すステップと、
前記読み出したセル情報が有効となっている入力ポートを一意に識別する識別情報に対応する前記セル用バッファに保持されているセルを読み出すステップと
を有することを特徴とする。
【００２０】
上記課題を解決するための第８の発明は、上記第６の発明において、
前記読出ステップは、前記セル情報に、そのセル情報が入力された入力ポートを一意に示す識別情報を付加する付加ステップと、
前記識別情報が付加されたセル情報のうち、セル情報が有効なセル情報を各セル情報用バッファに均等になるよう出力する出力ステップと、
前記各セル情報用バッファからセル情報を読み出し、そのセル情報に付加されている識別情報に対応する前記セル用バッファに保持されているセルを読み出す読み出しステップと
を有することを特徴とする。
【００２１】
上記課題を解決するための第９の発明は、上記第８の発明において、
前記読み出しステップは、前記セル情報を、前記各セル情報用バッファから同時に読み出すことを特徴とする。
【００２２】
上記課題を解決するための第１０の発明は、上記第８の発明において、
前記読み出しステップは、前記セル情報を、前記各セル情報用バッファから順番に読み出すことを特徴とする。
【００２３】
本発明は上記の目的を達成するため、全入力ポートから全出力ポートまでの全経路にバッファを設け、固定長セルは経路毎独立にバッファに書込みが行われるようにしている。
【００２４】
また、宛先出力ポート毎(同一宛先の全入力ポート単位)に読出制御部を設け、宛先出力ポート単位に固定長セルのバッファへの到着順序を管理しており、固定長セルの読み出し先のバッファの指定(入力ポート番号の指定)は各読出制御部自身が管理している固定長セルの到着順序をもとに行う構成とした。
【００２５】
本発明において、固定長セルは、全入力ポートから全出力ポートまでの全経路毎に設けられているバッファに書込みが行われる。全経路毎に独立に配備されているためにブロッキングもなく、多ポート収容時でも多重処理等で処理速度を上げることなく書込みが可能である。このバッファに書込みが行われる固定長セルは宛先出力ポート毎(同一宛先の全入力ポート単位)に読出制御部にてバッファへの到着順序が管理されており、固定長セルの読み出し先のバッファの指定(入力ポート番号の指定)は各読出制御自身が管理している固定長セルの到着順序をもとに行うようにして固定長セルが読み出されて出力ポートから出力される。
【発明の効果】
【００２６】
本発明は、全経路毎にバッファを独立に設け、固定長セルの読み出しスケジュールを出力ポート独立としたために、全入出力ポートを対象にした複雑なスケジューラや収容ポート数増加に伴う内部処理速度の高速化が必要なくなる。
【００２７】
また、多ポート収容やポート速度を高速化した場合に回路規模の増大が懸念される従来技術におけるN×Nスイッチを削除し、高速ポート収容時にパラレル展開数が懸念される固定長セルではなくセル到着情報や入力ポート番号等の少ない情報量のパラメータをもとにして固定長セルの到着順序を管理して固定長セルの読み出しポートを決定するために、ポート速度の高速化と多ポート収容に伴うH/W規模の大幅な増加を抑えることができる。
【発明を実施するための最良の形態】
【００２８】
本発明の構成について説明する。
【００２９】
図１は本発明の一実施例の示すブロック図である。図１はN(N:入力ポート数)入力ポート/M(Ｍ：出力ポート数)出力ポート収容時の構成を示す。尚、Nはスイッチの入力ポート数(正の整数)、Mはスイッチの出力ポート数(正の整数)を示す。
【００３０】
入力ポート１〜Nから入力される入力信号１‐１‐１〜１‐１‐Nは、前段のインタフェースにて固定長に分割された主信号(固定長セル)と入力セル情報(その固定長セルが有効または無効かを示す信号)とがペアになっているものとする。
【００３１】
フィルタ１‐２‐１〜１‐２‐Mは、出力ポート毎に配備される。各フィルタは、入力ポート１〜入力ポートNから入力される固定長セルのうち、各フィルタが配備されている出力ポート宛の有効な固定長セルのみ通過させ、それ以外の固定長セルは無効とする処理を行い、その出力はバッファ１‐５‐１〜１‐５‐Mと読出制御部１‐６‐１〜１‐６‐Mとに接続されている。
【００３２】
バッファ１‐５‐１〜１‐５‐Mは、それぞれ入力ポート毎N本のFIFO(First In First Out)メモリで構成されている。フィルタ１‐２‐１〜１‐２‐Mを通過した有効な固定長セルは、入力ポート単位に配備されたバッファ１‐５‐１〜１‐５‐MのFIFOに順次書き込まれていく(有効な固定長セルのみ書き込まれる)。バッファからの固定長セルの読み出しは、読出制御部１‐６‐１〜１‐６‐Mで制御されており、読み出された固定長セルはセレクタ１‐７‐１〜１‐７‐Mに出力される。
【００３３】
読出制御部１‐６‐１〜１‐６‐Mには、フィルタから出力される信号のうち固定長セルの有効または無効かを示す信号のみが入力される。固定長セルの入力セル情報(有効または無効かを示す信号)は到着順に管理され、読出制御部１‐６‐１〜１‐６‐Mは、バッファ１‐５‐１〜１‐５‐Mに固定長セルが到着順に読み出されるように読み出し指示を行う。読出制御部１‐６‐１〜１‐６‐Mは、同時に複数の入力ポートのバッファを読出制御することはないため、バッファ１‐５‐１〜１‐５‐Mから同時に複数の有効な固定長セルが出力されることはない。
【００３４】
セレクタ部１‐８‐１〜１‐８‐Mは、N入力１出力のセレクタで構成され、バッファ１‐５‐１〜１‐５‐Mを構成するN個のバッファと接続されている。そして、読出制御部が読み出した固定長セルを出力する。
【００３５】
続いて、図１に示す本実施例の動作について説明する。
【００３６】
入力ポート１〜Nから入力される入力信号１‐１‐１〜１‐１‐Nは、固定長セルと入力セル情報(その固定長セルが有効か無効かを示す信号)とがペアになっている。入力信号１‐１‐１〜１‐１‐Nは、マルチ接続でフィルタ１‐２‐１〜１‐２‐Mに接続されている。
【００３７】
フィルタ１‐２‐１〜１‐２‐Mは出力ポート毎に配備されており、配備されている出力ポート宛の固定長セルのみ通過させ、それ以外の固定長セルは無効とする。例えばフィルタ１‐２‐１では、入力信号１‐１‐１〜１‐１‐Nから出力ポート１宛の固定長セルのみを有効セルとして、それ以外の出力ポート宛の固定長セルは無効セルとする。この処理は、固定長セルとペアになって併走する入力セル情報を、無効を示す状態にすることで行われる。尚、この処理は、フィルタ１‐２‐２〜１‐２‐Mに関しても同様に行われる。
【００３８】
フィルタ１‐２‐１〜１‐２‐Mを通過した信号(固定長セルと入力セル情報)１‐３‐１〜１‐３‐Mはバッファ１‐５‐１〜１‐５‐Mに入力される。
【００３９】
バッファ１‐５‐１〜１‐５‐Mは、バッファ１〜NのN個のFIFO(First In First Out)メモリで構成されており、それぞれ入力ポート１〜Nに対応している。バッファ１‐５‐１〜１‐５‐M内のN個のFIFOメモリには、有効な固定長セルのみが書き込まれる。
【００４０】
読出制御部１‐６‐１〜１‐６‐Mに入力される信号１‐４‐１〜１‐４‐Mは、フィルタ１‐２‐１〜１‐２‐Mから出力される入力セル情報(固定長セルが有効か無効かを示す信号)のみとなる。
【００４１】
読出制御部１‐６‐１〜１‐６‐Mでは固定長セルの有効か無効かを示す信号１‐４‐１〜１‐４‐Mを到着時間順に管理を行い、到着時間順に固定長セルが読み出されるようにバッファ１‐５‐１〜１‐５‐MのN個のFIFOメモリの読み出し制御を行う。
【００４２】
次に、図２に示す本実施例の動作について説明する。
【００４３】
図２は、図１における読出制御部１‐６‐１〜１‐６‐Mの内部構成を表すブロック図である。
【００４４】
入力セル情報２‐１は、バッファ２‐２に入力される。
【００４５】
バッファ２‐２は、バッファ１〜NのN個のFIFO(First In First Out)メモリで構成されており、それぞれ入力ポート１〜Nに対応している。バッファ１〜バッファNには同時に入力される入力セル情報が全て無効を示している場合を除き、有効であっても無効であっても入力セル情報２‐１の情報が到着順に書き込まれていく。
【００４６】
Readポート判定部２‐３では、バッファ読出信号２‐５によりバッファ１〜バッファNから１情報ずつ同時読み出しを行い、読み出したバッファ１〜バッファNからの入力セル情報のうち、有効となっている入力ポートのデータを順次読み出していくようにバッファ読出制御信号２‐４を送出する。
【００４７】
図３は、図２における読出制御部内のバッファ１〜Nへの入力セル情報の書き込み処理イメージを示すブロック図である。尚、本図の場合は、入力ポート数Nを４の場合としている。
【００４８】
(a)のように入力される固定長セルの入力セル情報(入力される固定長セルが有効か無効かを表す信号)がT０→T１→T２→・・・→T６の時間順に入力されてくる。この場合、ポート１の入力セル情報はバッファ１に書き込まれ、同様にポート２〜４の入力セル情報はそれぞれバッファ２〜４に書き込まれる。また、T４ではポート１〜４の全ポートにおいて固定長セルが無効となっているためにバッファへは書き込みを行わない(図３の(b))。
【００４９】
図４は、図２における読出制御部内のバッファ１〜Nへの入力セル情報の読み出し処理イメージを示すブロック図である。尚、本図の場合は、入力ポート数Nを４の場合としている。
【００５０】
図３の(b)のようにバッファに蓄積された各入力セル情報は到着順に読み出される。Readポート判定部にて各バッファの最初に書き込まれた情報(図３(a)におけるT０のタイミングで入力された情報)を読み出す(図４の(a))。この情報は、入力ポート１と入力ポート３の入力セル情報が有効を示している。
【００５１】
Readポート判定部２‐３では、この情報をもとに入力ポート１と入力ポート３の固定長セルとが読み出されるようなバッファ読出制御信号２‐４を送出すると同時に次の入力セル情報をバッファから読み出しを行う(図４の(b))。図３(b)の例では、入力ポート１の読み出し制御の次に入力ポート３の読み出し制御を行っている例となっているが、ポート間のフェアネスや優先度を考慮して同時に到着した固定長セルの読み出し順に関しては柔軟に読み出し順を変更して読み出しを行うことも可能である。
【００５２】
次に、本発明の第２の実施の形態について説明する。
【００５３】
本発明の第２の実施の形態の全体構成を、図５に示す。構成自体は第１の実施の形態の図１とほぼ同様であるが、第１の実施の形態の読出制御部１‐６‐１〜１‐６‐Mへの入力信号と内部構成が異なる。尚、上記第１の実施の形態と同様の構成については、同一の番号を付し、詳細な説明は省略する。
【００５４】
図５では、読出制御部５‐６‐１〜５‐６‐Mへの入力信号５‐４‐１〜５‐４‐Nは、フィルタ処理後の入力信号１‐３‐１〜１‐３‐Nと同一(固定長セルと入力セル情報)である。第２の実施の形態における読出制御部５‐６‐１〜５‐６‐Mの内部構成を図６に示す。
【００５５】
入力セル情報６‐１は、ポート番号付加部６‐２に入力される。ポート番号付加部６‐２では、入力される入力セル情報６‐１に入力ポート番号を示す信号を生成して入力セル情報に併走させる形で次段のN×NSW６‐３に送出する。
【００５６】
N×N SW６‐３では、出力先となるバッファ６‐４を構成するバッファ１〜Nに入力されてくる各ポートからの入力セル情報とポート番号とのうち、有効なものだけをバッファ１→バッファ２→バッファ３→バッファ４→バッファ１→・・・の順で均等に格納されるようにスイッチング処理を行う。
【００５７】
バッファ６‐４は、バッファ１〜NのN個のFIFO(First In First Out)メモリで構成されており入力セル情報が有効となっている入力セル情報と入力ポート番号が書き込まれる。
【００５８】
Readポート判定部６‐５では、バッファ６‐４に１情報でも格納されていた場合にバッファ読出信号６‐７によりバッファ１〜バッファNから１情報ずつ読み出しを行い、読み出したバッファ１〜バッファNからの入力セル情報のうち、有効となっている入力ポートのデータを順次読み出していくようにバッファ読出制御信号６‐６を送出する。
【００５９】
バッファ１〜バッファNからの読み出しはNセル時間周期で同時に１情報ずつ全てのバッファから読み出す形態か１バッファずつ順番にNセル時間かけて読み出していく形態などが考えられる。
【００６０】
図７は、図６における読出制御部内のバッファ１〜Nへの入力セル情報の書き込み処理イメージを示すブロック図である。尚、本図の場合は、収容ポート数Nを４の場合としている。
【００６１】
入力される固定長セルの入力セル情報(入力される固定長セルが有効か無効かを表す信号)がT０→T１→T２→・・・→T６の時間順に入力されてくる。ポート番号付加部では、各ポートから入力される入力セル情報にポート番号を示す信号を付加する処理を行う。
【００６２】
N×N SWでは、入力されてくる各ポートからの入力セル情報とポート番号とのうち、有効なものだけをバッファ１→バッファ２→バッファ３→バッファ４→バッファ１→・・・の順で均等に格納されるようにスイッチング処理を行う。ただし、図８(a)のような読み出し処理を行う場合、全バッファが空状態になった時には、その後に書き込み先をバッファ１にリセットする必要がある。
【００６３】
図８は、図６における読出制御部内のバッファ１〜Nへの入力セル情報の読み出し処理イメージを示すブロック図である。尚、本図の場合は、収容ポート数Nを４の場合としている。
【００６４】
図８のようにバッファに蓄積された各入力セル情報は例えば２通りの読み出し方が考えられる。
【００６５】
一つは図８(a)に示す４セル周期で全バッファを同時に読み出す方法である。この方式の場合、バッファ１〜バッファ４までのデータを同時に読み出し、読み出した入力セル情報とポート番号とのうち入力セル情報が有効を示すポート番号を読み出すように制御を行う。
【００６６】
もう一つは図８(b)に示す１バッファずつ順番に読み出す方法である。この方式の場合、バッファ１→バッファ２→バッファ３→バッファ４→バッファ１→・・・の順でデータを読み出し、読み出した入力セル情報とポート番号とのうち、入力セル情報が有効を示すポート番号を読み出すように制御する。この方式の場合には、読み出し対象のバッファが空の場合は読み出しを停止しておき、該当バッファにデータが蓄積されたら読み出しを再開する必要がある。
【図面の簡単な説明】
【００６７】
【図１】本発明の第1の実施の形態のブロック図である。
【図２】読出制御部の内部構成を表すブロック図である。
【図３】読出制御部内のバッファ１〜Nへの入力セル情報の書き込み処理を説明するための図である。
【図４】読出制御部内のバッファ１〜Nへの入力セル情報の読み出し処理を説明するための図である。
【図５】本発明の第2の実施の形態のブロック図である。
【図６】第２の実施の形態における読出制御部構成を示すブロック図である。
【図７】読出制御部内のバッファ１〜Nへの入力セル情報の書き込み処理を説明するための図である。
【図８】読出制御部内のバッファ１〜Nへの入力セル情報の読み出し処理を説明するための図である。
【図９】従来の入力バッファ型スイッチのブロック図である。
【図１０】各入力ポートのバッファを宛先出力ポート毎に配備した従来の入力バッファ型スイッチのブロック図である。
【図１１】従来の出力バッファ型スイッチのブロック図である。
【図１２】従来の共有バッファ型スイッチのブロック図である。
【図１３】従来技術を説明するためのブロック図である。
【図１４】N×Nスイッチの基本構成を説明するためのブロック図である。
【符号の説明】
【００６８】
１−１−１〜１−１−Ｎ  入力ポート１〜Nからの入力信号
１−２−１〜１−２−Ｎ  フィルタ
１−３−１〜１−３−Ｍ  フィルタ処理後の入力信号
１−４−１〜１−４−Ｍ  入力セル情報
１−５−１〜１−５−Ｍ  バッファ
１−６−１〜１−６−Ｍ  読出制御部
１−７−１〜１−７−Ｍ  セレクタ
１−８−１〜１−８−Ｍ  出力信号
１−９−１〜１−９−Ｍ  バッファ読出制御信号
２−１                  入力セル情報
２−２                  バッファ
２−３                  Readポート判定部
２−４                  バッファ読出制御信号
２−５                  バッファ読出制御信号
５−４−１〜５−４−Ｍ  フィルタ処理後の入力信号
５−６−１〜５−６−Ｍ  読出制御部
６−１                  入力セル情報
６−２                  ポート番号付加部
６−３                  N×Nスイッチ部
６−４                  バッファ
６−５                  Readポート判定部
６−６                  バッファ読出制御信号
６−７                  バッファ読出制御信号
【図１】
2007266789.tif 000003
【図２】
2007266789.tif 000004
【図３】
2007266789.tif 000005
【図４】
2007266789.tif 000006
【図５】
2007266789.tif 000007
【図６】
2007266789.tif 000008
【図７】
2007266789.tif 000009
【図８】
2007266789.tif 000010
【図９】
2007266789.tif 000011
【図１０】
2007266789.tif 000012
【図１１】
2007266789.tif 000013
【図１２】
2007266789.tif 000014
【図１３】
2007266789.tif 000015
【図１４】
2007266789.tif 000016