(57)【要約】【課題】クラックの発生等を防止することができ、複数の層間絶縁膜内において、素子として機能する配線等を配設できる領域を広くとることができ、製造コストの削減を図ることができる、半導体装置を提供することを目的とする。【解決手段】本発明に係わる半導体装置では、誘電率ｋが２．７未満である低誘電率膜４等を有している。そして、当該低誘電率膜４等において、パッド部４７の下方部分には、低誘電率膜４等よりも硬度の硬い材料（たとえば、第一のダミーパターン１０等，第二のダミーパターン１２等）が形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成される、複数層の層間絶縁膜と、
前記層間絶縁膜の上面に形成されるパッド部とを、
備えており、
前記複数層の層間絶縁膜は、
誘電率が２．７未満である低誘電率膜の層を含んでおり、
前記複数層の層間絶縁膜の各層のうち、前記低誘電率膜の層のみにおいて、前記パッド部の下方部分には、前記低誘電率膜よりも硬度の硬い材料が形成されている、
ことを特徴とする半導体装置。
【請求項２】
前記硬度の硬い材料は、
導電体であり、前記低誘電率膜の第一の主面の表面内に形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電体は、
配線のダミーパターンである、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記配線のダミーパターンは、
平面視において、メッシュ状である、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記配線のダミーパターンは、
平面視において、島状に点在して形成されている、
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記配線のダミーパターンは、
平面視において、所定の方向に沿って、ストライプ状に複数形成されている、
ことを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記配線のダミーパターンは、
前記低誘電率膜の隣接する上下層に、各々形成されており、
上層に存する前記配線のダミーパターンと、下層に存する前記配線のダミーパターンとを接続する、ビアのダミーパターンを、さらに備えている、
ことを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記配線のダミーパターンは、
平面視において、メッシュ状、島状、またはストライプ状のいずれかの形状であり、
前記ビアのダミーパターンは、
平面視において、所定の方向に沿って、ストライプ状に形成されている、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記導電体は、
ビアのダミーパターンである、
ことを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記ビアのダミーパターンは、
平面視において、第一の方向に沿って、ストライプ状に形成されている、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記層間絶縁膜内に形成されており、素子として機能する、複数のビアパターンを、さらに備えており、
ストライプ状に形成された前記ビアのダミーパターンのストライプ幅は、
前記複数のビアパターンの内で、最小の径寸法を有する前記ビアパターンの当該最小の径寸法の、１倍以上、１０倍以下である、
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記パッド部は、
平面視において、前記層間絶縁膜上に、第二の方向に沿って、複数配設されており、
前記ビアのダミーパターンの前記第一の方向は、
前記第二の方向と、略垂直である、
ことを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に係る発明であり、たとえば、パッド部、複数の層間絶縁膜および当該層間絶縁膜中に配設される多層配線構造を有する、半導体装置に適用することができる。
【背景技術】
【０００２】
半導体基板上に、複数層の層間絶縁膜が堆積されており、最上層の層間絶縁膜上にパッド部を有する、半導体装置が存在している。ここで、層間絶縁膜には、多層配線と配線同士を接続するビアとが、形成されている。
【０００３】
また、上記構成の半導体装置において、微細化が進み、これに伴いボンディングパッドも縮小化されてきている。また、当該微細化に伴い、信号遅延の問題も生じてきている。当該信号遅延防止等の観点から層間絶縁膜として、酸化シリコンの誘電率より誘電率が低い絶縁膜が適用されている。ここで、当該誘電率の低い絶縁膜として、一般的に、多孔質性の絶縁膜が多く適用されている。
【０００４】
しかし、当該誘電率の低い絶縁膜の強度は、比較的弱い。したがって、当該誘電率の低い絶縁膜が適用された場合には、パッド部に対するボンディングの際に、当該誘電率の低い絶縁膜にクラックが発生する可能性がある。また、当該誘電率の低い絶縁膜は、一般的に他の部材との密着性は良くない。したがって、当該誘電率の低い絶縁膜が適用された場合には、パッド部に対するプローピングの際に、誘電率の低い絶縁膜の上面（または下面）において、膜剥がれが生じる可能性がある。
【０００５】
当該クラック発生や膜剥がれを抑制する技術として、たとえば特許文献１がある。
【０００６】
特許文献１に係わる技術では、パッド部下方の誘電率が低い絶縁膜には、全層において、ダミーパターンが形成されていた。ここで、特許文献１では、ダミーパターンは、酸化シリコン系の膜よりも機械的強度の弱い、誘電率の低い絶縁膜（たとえば、誘電率ｋが４未満の絶縁膜）の、全てにおいて形成されている。ここで、当該誘電率の低い絶縁膜は、一般的に、多孔質性の絶縁膜が多く適用されている。
【０００７】
【特許文献１】特開２００１−２６７３２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、特許文献１では、ダミーパターンは、酸化シリコン系の膜よりも機械的強度の弱い、誘電率の低い絶縁膜（たとえば、誘電率ｋが４未満の絶縁膜）の、全てにおいて形成されている。
【０００９】
したがって、素子として機能する配線等の形成領域が減少してしまう。また、製造工程が複雑化し、製造コストが高くなるという問題が生じている。
【００１０】
そこで、本発明では、素子として機能する配線等の配設のために、層間絶縁膜内をより有効利用することができ、また、製造コストの削減を図ることができる、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、半導体基板と、前記半導体基板上に形成される、複数層の層間絶縁膜と、前記層間絶縁膜の上面に形成されるパッド部とを、備えており、前記複数層の層間絶縁膜は、誘電率が２．７未満である低誘電率膜の層を含んでおり、前記複数層の層間絶縁膜の各層のうち、前記低誘電率膜の層のみにおいて、前記パッド部の下方部分には、前記低誘電率膜よりも硬度の硬い材料が形成されている。
【発明の効果】
【００１２】
本発明の請求項１に記載の半導体装置は、半導体基板と、半導体基板と、前記半導体基板上に形成される、複数層の層間絶縁膜と、前記層間絶縁膜の上面に形成されるパッド部とを、備えており、前記複数層の層間絶縁膜は、誘電率が２．７未満である低誘電率膜の層を含んでおり、前記複数層の層間絶縁膜の各層のうち、前記低誘電率膜の層のみにおいて、前記パッド部の下方部分には、前記低誘電率膜よりも硬度の硬い材料が形成されているので、パッド部に対してボンディング処理等を施したとしても、当該パッド部の下方に存する低誘電率膜において、クラックが発生する等の不具合を解消することができる。また、当該クラックの発生防止の観点等から、本当に必要な層間絶縁膜（低誘電率膜）にのみ他の部材を形成している。したがって、素子として機能する配線等の配設のために、層間絶縁膜内をより有効利用することができる。また、不要な部分には、当該高度の硬い材料を形成しないので、製造は簡素化され、製造コストの削減も可能となる。
【発明を実施するための最良の形態】
【００１３】
発明者は、図１に示す断面構造を有する半導体装置に対して、層間絶縁膜１０１の誘電率を変化させて、パッド部１０４に対してボンディング処理やプローピング処理等を施す実験をした。そして、層間絶縁膜１０１が幾らの誘電率の場合に、当該層間絶縁膜１０１において、クラックの発生や膜剥がれが発生するのかを、確認を行った。
【００１４】
ここで、実験対象となった半導体装置は、図１に示すように、半導体基板１００上に、複数層の層間絶縁膜１０１が形成されている。また、図１に示すように、層間絶縁膜１０１内には、配線１０２と上下層の配線１０２同士を接続するビアパターン１０３が形成されている。そして、最上層の層間絶縁膜１０１上には、配線１０２と接続されたパッド部１０４が形成されている。
【００１５】
上記実験の結果（特に、クラック発生に関する実験結果）は、図２である。ここで、図２において、「ＯＫ」はクラック不発生を意味しており、「ＮＧ」はクラック発生を意味している。
【００１６】
図２の実験結果を含む様々な実験結果より、発明者は、層間絶縁膜１０１の誘電率ｋが２．７未満の場合に（以下、誘電率ｋが２．７未満の層間絶縁膜１０１を、低誘電率膜と称する）、クラックの発生や膜剥がれの発生が起こることを発見した。つまり、誘電率ｋが２．７以上の層間絶縁膜１０１を採用した場合には、たとえパッド部１０４へのボンディング処理等を施したとしても、クラック等が生じないことを発見した。
【００１７】
以上により、本発明に係わる半導体装置では、誘電率が２．７未満の低誘電率膜の全てにおいて、パッド部の下方部分に、低誘電率膜よりも硬度の硬い材料を形成することを特徴とする。つまり、複数層の層間絶縁膜を備えている場合において、当該複数層の層間絶縁膜の各層のうち、誘電率が２．７未満の低誘電率膜の層のみに、パッド部の下方部分に、低誘電率膜よりも硬度の硬い材料を形成することを特徴とする。
【００１８】
このように、低誘電率膜の所定の箇所を、より硬度の硬い材料で置き換えることにより、たとえ、パッド部にボンディング等の処理を施したとしても、層間絶縁膜内においてクラックの発生が起こることを防止することができる。
【００１９】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、以下の実施の形態では、上記硬度の硬い材料として、導電体（より具体的には、ダミーパターン）を適用する場合について言及している。しかし、これに限る必要は無く、当該より硬度の硬い材料として、絶縁膜を採用しても良い。
【００２０】
＜実施の形態１＞
図３は、本実施の形態に係わる半導体装置の構成を示す、断面図である。また、図４は、図３に示した半導体装置において、「Ａ」の層の平面構成を示す平面図である。ここで、図３の断面図は、図４で示したＢ−Ｂ断面線に沿って切断した場合の図であると、把握できる。
【００２１】
なお、本説明において、配線パターンと同時形成されるダミーパターンを、配線のダミーパターンとする（以下では、当該配線のダミーパターンを第一のダミーパターンと称する）。また、ビアパターンと同時形成されるダミーパターンを、ビアのダミーパターンとする（以下では、当該ビアのダミーパターンを第二のダミーパターンと称する）。
【００２２】
また、図４では、図面の都合上、ビアパターン１１や第二のダミーパターン１２が形成される領域を、黒く塗りつぶして図示している。しかし、図４の丸の点線領域を拡大した図５から分かるように、実際には、複数のビアパターン１１（もしくは、複数の第二のダミーパターン１２）が形成されている。
【００２３】
次に、図３〜５に示した図を用いて、本実施の形態に係わる半導体装置の構成について、説明する。
【００２４】
図３に示すように、シリコン基板等の半導体基板１の表面内には、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜等の分離酸化膜２が形成されている。ここで、分離酸化膜２の膜厚は、たとえば３００ｎｍ程度である。
【００２５】
また、分離酸化膜２が形成されている半導体基板１上には、ＵＳＧ（Ｕｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）酸化膜等のコンタクト層間膜３が形成されている。ここで、コンタクト層間膜３の膜厚は、たとえば４００ｎｍ程度である。なお、当該コンタクト層間膜３には、ゲート電極やコンタクト等も形成される。しかし、図面では、ゲート電極やコンタクト等は省略している。
【００２６】
また、コンタクト層間膜３上には、誘電率ｋが２．７未満の層間絶縁膜（以後、誘電率ｋが２．７未満である層間絶縁膜を、低誘電率膜と称する）４が形成されている。ここで、低誘電率膜４の膜厚は、たとえば１５０ｎｍ程度である。なお、当該低誘電率膜４の代わりに、ＴＥＯＳ酸化膜を形成しても良い。
【００２７】
また、低誘電率膜４の表面内には、素子として機能する配線パターン５（以後、素子として機能する配線パターンを、単に配線パターンと称する）と、素子として機能しない第一のダミーパターン６（以後、素子として機能しない第一のダミーパターンを、単に第一のダミーパターンと称する）とが、形成されている。
【００２８】
ここで、第一のダミーパターン６は、配線パターン５と同種材料から成る導電体（たとえば、銅を含む導電体）である。また、図３，４から分かるように、第一のダミーパターン６は、配線パターン５と同層に形成されている。また、第一のダミーパターン６の厚さと配線パターン５の厚さとは、略同一である。
【００２９】
第一のダミーパターン６は、図４に示すように、ｘ，ｙ方向の寸法は、各々１００μｍ程度である。また、第一のダミーパターン６のｚ方向の寸法は、１５０ｎｍ程度である。また、図示されていないが、第一のダミーパターン６は、パッド部４７の下方の領域内において、１２０μｍ程度のピッチで、水平方向に複数形成されている。
【００３０】
また、第一のダミーパターン６は、低誘電率膜４の第一の主面の表面内に形成されている。上記までの第一のダミーパターン６の特徴は、下記の第一のダミーパターン１０，１６等においても共通する。
【００３１】
なお、配線パターン５および第一のダミーパターン６は各々、バリアメタル膜とＣｕ膜とから構成されている。バリアメタル膜は、１０ｎｍ程度の膜厚のＴａＮ上に、１０ｎｍ程度の膜厚のＴａ膜を形成することにより、構成される。また、Ｃｕ膜の膜厚は、１５０ｎｍ程度である。
【００３２】
さて、上記配線パターン５や第一のダミーパターン６が形成されている低誘電率膜４上には、ＳｉＣ膜等のライナー膜７が形成されている。ここで、ライナー膜７の膜厚は、たとえば５０ｎｍ程度である。また、ライナー膜７の機械的強度は強く、多孔質性でもない。当該ライナー膜７は、導電体の拡散防止やエッチングストッパー等として機能している。
【００３３】
また、ライナー膜７上には、３５０ｎｍ程度の膜厚の低誘電率膜８が形成されている。
【００３４】
また、低誘電率膜８には、配線パターン９および第一のダミーパターン１０が形成されている。低誘電率膜８には、素子として機能するビアパターン１１（以後、素子として機能するビアパターンを、単にビアパターンと称する）、および素子として機能しない第二のダミーパターン１２（以後、素子として機能しない第二のビアパターンを、単に第二のビアパターンと称する）が形成されている。
【００３５】
ここで、第二のダミーパターン１２は、ビアパターン１１と同種材料から成る導電体（たとえば、銅を含む導電体）である。また、図３，４から分かるように、第二のダミーパターン１２は、ビアパターン１１と同層に形成されている。また、第二のダミーパターン１２の高さとビアパターン１１の高さとは、略同一である。
【００３６】
第二のダミーパターン１２は、図５に示すように、ｘ，ｙ方向の寸法は、０．１μｍ程度である。また、第二のダミーパターン１２のｚ方向の寸法は、３５０ｎｍ程度である。また、図５に示すように、第二のダミーパターン１２は、０．３μｍ程度のピッチで、水平方向に複数形成されている。また、図５で示した３×３配列の第二のダミーパターン１２から構成される、第二のダミーパターン群同士は、図４に示すように、２μｍピッチで形成されている。
【００３７】
ビアパターン１１は、配線パターン５と配線パターン９とを接続している。また、第二のダミーパターン１２は、第一のダミーパターン６と第一のダミーパターン１０とを接続している。
【００３８】
上記までの第二のダミーパターン１２の特徴は、下記の第二のダミーパターン１８，２４等においても共通する。
【００３９】
なお、配線パターン９および第一のダミーパターン１０は各々、バリアメタル膜とＣｕ膜とから構成されている。バリアメタル膜は、１０ｎｍ程度の膜厚のＴａＮ上に、１０ｎｍ程度の膜厚のＴａ膜を形成することにより、構成される。また、Ｃｕ膜の膜厚は、２００ｎｍ程度である。
【００４０】
さて、低誘電率膜８上には、上記ライナー膜７から低誘電率膜８までの層形態（配線パターン９や第一のダミーパターン１０等を含む）が繰り返し形成されている。
【００４１】
つまり、低誘電率膜８上には、ライナー膜１３が形成されており、ライナー膜１３上には、低誘電率膜１４が形成されている。ここで、低誘電率膜１４内には、上記と同じ構造にて、配線パターン１５、第一のダミーパターン１６、ビアパターン１７、および第二のダミーパターン１８が形成されている。
【００４２】
また、低誘電率膜１４上には、ライナー膜１９が形成されており、ライナー膜１９上には、低誘電率膜２０が形成されている。ここで、低誘電率膜２０内には、上記と同じ構造にて、配線パターン２１、第一のダミーパターン２２、ビアパターン２３、および第二のダミーパターン２４が形成されている。
【００４３】
また、低誘電率膜２０上には、ライナー膜２５が形成されており、ライナー膜２５上には、低誘電率膜２６が形成されている。ここで、低誘電率膜２６内には、上記と同じ構造にて、配線パターン２７、第一のダミーパターン２８、ビアパターン２９、および第二のダミーパターン３０が形成されている。
【００４４】
また、低誘電率膜２６上には、ライナー膜３１が形成されており、ライナー膜３１上には、低誘電率膜３２が形成されている。ここで、低誘電率膜３２内には、上記と同じ構造にて、配線パターン３３、第一のダミーパターン３４、ビアパターン３５、および第二のダミーパターン３６が形成されている。
【００４５】
さて、低誘電率膜３２上には、ライナー膜３７が形成されており、ライナー膜３７上には、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜等の層間絶縁膜３８が形成されている。ここで、層間絶縁膜３８の膜厚は、たとえば７００ｎｍ程度である。また、層間絶縁膜３８の誘電率ｋは、２．７以上である。
【００４６】
層間絶縁膜３８内には、配線パターン３９およびビアパターン４０が形成されている。ここで、ビアパターン４０は、配線パターン３９と配線パターン３３とを接続している。なお、配線パターン３９は、バリアメタル膜とＣｕ膜とから構成されている。バリアメタル膜は、１０ｎｍ程度の膜厚のＴａ上に、１０ｎｍ程度の膜厚のＴａＮ膜を形成することにより、構成される。また、Ｃｕ膜の膜厚は、３５０ｎｍ程度である。
【００４７】
層間絶縁膜３８上には、ライナー膜４１が形成されており、ライナー膜４１上には、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜等の層間絶縁膜４２が形成されている。ここで、層間絶縁膜４２の膜厚は、たとえば７００ｎｍ程度である。また、層間絶縁膜４２の誘電率ｋは、２．７以上である。
【００４８】
層間絶縁膜４２内には、配線パターン４３およびビアパターン４４が形成されている。ここで、ビアパターン４４は、配線パターン４３と配線パターン３９とを接続している。なお、配線パターン４３は、バリアメタル膜とＣｕ膜とから構成されている。バリアメタル膜は、１０ｎｍ程度の膜厚のＴａ上に、１０ｎｍ程度の膜厚のＴａＮ膜を形成することにより、構成される。また、Ｃｕ膜の膜厚は、３５０ｎｍ程度である。
【００４９】
さて、層間絶縁膜４２上には、ライナー膜４５が形成されており、ライナー膜４５上には、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜等の層間絶縁膜４６が形成されている。ここで、層間絶縁膜４６の膜厚は、たとえば５００ｎｍ程度である。また、層間絶縁膜４６の誘電率ｋは、２．７以上である。また、層間絶縁膜４６には、配線パターン４３が露出するような開口部が形成されている。
【００５０】
上記開口部を充填するように、層間絶縁膜４６上には、パッド部４７が形成されている。したがって、パッド部４７は、配線パターン４３と接続されている。ここで、パッド部４７は、たとえばバリアメタル膜とＡｌＣｕ膜とから構成されている。バリアメタル膜は、１０ｎｍ程度の膜厚のＴｉ上に、１５ｎｍ程度の膜厚のＴｉＮ膜を形成することにより、構成される。また、ＡｌＣｕ膜の膜厚は、１０００ｎｍ程度である。
【００５１】
なお、上記までの構成から明らかなように、パッド部４７は、全ての配線パターン５，９，１５等および全てのビアパターン１１，１７，２３等と、電気的に接続されている。
【００５２】
さらに、図３に示すように、パッド部４７を覆うように、層間絶縁膜４６上には、パッシベーション膜４８が形成されている。当該パッシベーション膜４８として、ｐ−ＳｉＮ膜（プラズマ窒化膜）等を採用することができる。また、パッシベーション膜４８の膜厚は、たとえば１０００ｎｍ程度である。
【００５３】
上記まで構成において、パッド部４７の下方の層間絶縁膜（低誘電率膜を含む）において、以下の点に注目すべきである。
【００５４】
つまり、誘電率ｋが２．７未満である全ての低誘電率膜４，８，１４，２０，２６，３２のみ、第一のダミーパターン６，１０，１６，２２，２８，３４、および第二のダミーパターン１２，１８，２４，３０，３６が形成されている。これに対して、誘電率ｋが２．７以上である層間絶縁膜３８，４２内には、上記各ダミーパターンは形成されていない。
【００５５】
なお、低誘電率膜８，１４，２０，２６，３２は、単層である場合に言及した。しかし、ＳｉＯＣ膜、低誘電率膜、ＳｉＯＣ膜とが当該順に形成された、低誘電率膜を含む、積層の層間絶縁間を採用しても良い。
【００５６】
次に、本実施の形態に係わる半導体装置の製造方法を、工程断面図を用いて具体的に説明する。
【００５７】
まず、シリコン基板等の半導体基板１を用意する。そして、当該半導体基板１の表面に対して、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を施す。これにより、図６に示すように、半導体基板１の所定の表面内に、分離酸化膜２が形成される。なお、当該分離酸化膜２の膜厚は、たとえば３００ｎｍ程度である。
【００５８】
次に、分離酸化膜２を覆うように、半導体基板１上にコンタクト層間膜３を形成する（図６参照）。ここで、当該コンタクト層間膜３の膜厚は、たとえば６００ｎｍ程度である。
【００５９】
次に、コンタクト層間膜３の上面に対して、研磨処理を施す。これにより、コンタクト層間膜３を２００ｎｍ程度、除去する。次に、図６に示すように、コンタクト層間膜３上に、１５０ｎｍ程度の膜厚の低誘電率膜４を形成する。なお、当該低誘電率膜４の代わりに、ＴＥＯＳ酸化膜を形成しても良い。
【００６０】
次に、低誘電率膜４に対して、フォトリソグラフィ工程を施す。これにより、低誘電率膜４の所定の表面内に、凹部を形成する。
【００６１】
次に、低誘電率膜４に対して、スパッタリング法を施す。これにより、低誘電率膜４の上面（凹部の側面および底面を含む）にＴａ（１０ｎｍ程度）／ＴａＮ（１０ｎｍ程度）のバリアメタル膜（図示せず）が形成される。
【００６２】
次に、銅めっき処理を施すことにより、バリアメタル膜上に、５００ｎｍ程度の膜厚の銅めっきを形成する。その後、銅めっき等に対して、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を施す。これにより、前記凹部に、図６に示すように、１５０ｎｍ程度の膜厚の、配線パターン５および第一のダミーパターン６が形成する。
【００６３】
次に、図７に示すように、低誘電率膜４上に、膜厚５０ｎｍ程度のライナー膜７を形成する。ここで、図７に示すように、ライナー膜７は、配線パターン５および第一のダミーパターン６を覆うように、形成されている。次に、図７に示すように、当該ライナー膜７上に、膜厚３５０ｎｍ程度の低誘電率膜８を形成する。
【００６４】
なお、低誘電率膜８は、単層である場合に言及した。しかし、低誘電率膜を含む、積層の層間絶縁間を採用しても良い。以下、低誘電率膜１４，２０，２６，３２についても同様である。
【００６５】
次に、低誘電率膜８に対して、フォトリソグラフィ工程を施す。これにより、低誘電率膜８の所定の表面内に、ビアパターン１１形成のための開口部と、第二のダミーパターン１２形成のための開口部とが形成される。さらに、低誘電率膜８に対して、別のフォトリソグラフィ工程を施す。これにより、低誘電率膜８の所定の表面内に、配線パターン９形成のための開口部と、第一のダミーパターン１０形成のための開口部とが形成される。
【００６６】
次に、上記と同様に、低誘電率膜８に対して、バリアメタル形成のためのスパッタリング法、銅めっき法、および余分な銅めっき等を除去するためのＣＭＰ処理等を、施す。以上により、図８に示すように、低誘電率膜８の表面内に、配線パターン９、第一のダミーパターン１０、ビアパターン１１、および第二のダミーパターン１２を、各々形成する。
【００６７】
なお、上述の通り、ビアパターン１１は、配線パターン５と配線パターン９とを電気的に接続するように、形成される。また、第二のダミーパターン１２は、第一のダミーパターン６と第一のダミーパターン１０とを電気的に接続するように、形成される。なお、配線パターン９の膜厚は、２００ｎｍ程度である。
【００６８】
次に、上記、ライナー膜７、低誘電率膜８、配線パターン９、第一のダミーパターン１０、ビアパターン１１、第二のダミーパターン１２の形成方法を、繰り返し施す。つまり、ファイン工程を繰り返し実施する。ここで、ファイン工程とは、１００ｎｍＬ／Ｓ、１００ｎｍφのパターンを形成する工程である。
【００６９】
当該ファイン工程を繰り返し施した後の様子を、図９に示す。なお、当該ファイン工程の繰り返しは、設計に依存して決定される。したがって、ファイン工程により形成される層数は、図９の場合に限定する必要は無い。
【００７０】
図９に示すように、誘電率ｋが２．７未満である低誘電率膜８等には、第一のダミーパターン１０等および第二のダミーパターン１２等が形成されている。特に、第一のダミーパターン１０等および第二のダミーパターン１２等は、後に形成されるパッド部４７の下方において、形成される。
【００７１】
さて次に、低誘電率膜３２上に、膜厚５０ｎｍ程度のライナー膜３７を形成する。その後、ライナー膜３７上に、膜厚１０００ｎｍ程度のＴＥＯＳ膜を形成する。その後、当該ＴＥＯＳ膜を約３０ｎｍ程度研磨することにより、図１０に示すように、層間絶縁膜３８を形成する。ここで、層間絶縁膜３８の誘電率ｋは、２．７以上である。
【００７２】
次に、層間絶縁膜３８に対して、フォトリソグラフィ工程を施す。これにより、層間絶縁膜３８の所定の表面内に、ビアパターン４０形成のための開口部が形成される。さらに、層間絶縁膜３８に対して、別のフォトリソグラフィ工程を施す。これにより、層間絶縁膜３８の所定の表面内に、配線パターン３９形成のための開口部が形成される。
【００７３】
次に、上記と同様に、層間絶縁膜３８に対して、バリアメタル形成のためのスパッタリング法、銅めっき法、および余分な銅めっき等を除去するためのＣＭＰ処理等を、施す。以上により、図１０に示すように、層間絶縁膜３８の表面内に、配線パターン３９、ビアパターン４０が形成される。
【００７４】
なお、上述の通り、ビアパターン４０は、配線パターン３９と配線パター３３とを電気的に接続するように、形成される。なお、配線パターン３９の膜厚は、３５０ｎｍ程度である。
【００７５】
次に、上記、ライナー膜３７、層間絶縁膜３８、配線パターン３９、およびビアパターン４０の形成方法を、繰り返し施す。つまり、セミグローバル工程および／またはグローバル工程を繰り返し実施する。ここで、セミグローバル工程とは、２００ｎｍＬ／Ｓ、２００ｎｍφのパターンを形成する工程である。また、グローバル工程とは、８００ｎｍＬ／Ｓ、６００ｎｍφのパターンを形成する工程である。
【００７６】
当該セミグローバル工程、グローバル工程を繰り返し施した後の様子を、図１０に示す。なお、当該セミグローバル工程、グローバル工程の繰り返しは、設計に依存して決定される。したがって、セミグローバル工程等により形成される層数は、図１０の場合に限定する必要は無い。
【００７７】
図１０に示すように、誘電率ｋが２．７以上である層間絶縁膜３８等には、第一のダミーパターンおよび第二のダミーパターンは、形成されていない。
【００７８】
さて次に、誘電率ｋが２．７以上である層間絶縁膜４２上に、膜厚５０ｎｍ程度のライナー膜４５を形成する。その後、ライナー膜４５上に、ＴＥＯＳ膜等の層間絶縁膜４６を形成する。ここで、当該層間絶縁膜４６の膜厚は、５００ｎｍ程度である。
【００７９】
次に、層間絶縁膜４６に対して、フォトリソグラフィ工程を施す。これにより、層間絶縁膜４６の所定の表面内に、開口部が形成される。なお、当該開口部からは、配線パターン４３が露出している。
【００８０】
次に、層間絶縁膜４６上に（上記開口部の底面部および側面部も含む）、たとえばＴｉＮ（１５ｎｍ）／Ｔｉ（１０ｎｍ）の積層膜から成る、バリアメタル膜を形成する。その後、当該バリアメタル膜上に、ＡｌＣｕ膜等を成膜する。その後、所定の形状にパターニングすることにより、たとえば当該バリアメタル膜とＡｌＣｕ膜とから成る、引き出し電極パッドとなるパッド部４７が形成される。
【００８１】
ここで、図３に示したように、パッド部４７は、層間絶縁膜４６に形成された開口部を充填しており、配線パターン４３と電気的に接続している。
【００８２】
最後に、パッド部４７を覆うように、層間絶縁膜４６上に、パッシベーション膜４８を形成する。そして、一部においてパッド部４７を露出させるために、当該パッシベーション膜４８の一部に開口部（図示せず）を設ける。
【００８３】
以上までの工程により、図３に示した半導体装置が完成する。なお、パッシベーション膜４８として、ｐ−ＳｉＮ膜（プラズマ窒化膜）等を採用することができる。また、パッシベーション膜４８の膜厚は、１０００ｎｍ程度である。
【００８４】
以上のように、本実施の形態に係わる半導体装置では、パッド部４７の下方に注目すると、誘電率ｋが２．７未満である低誘電率膜８等内に、当該低誘電率膜８等よりも硬度の硬い部材（本実施の形態では、第一のダミーパターン１０等および第二のダミーパターン１２等）が形成されている。つまり、低誘電率膜８の一部を、当該より硬い部材により置き換えている。
【００８５】
したがって、当該パッド部４７に対して、ワイヤーボンディング処理等を施したとしても、低誘電率膜８等においてクラックが発生することを防止することができる。
【００８６】
また、本実施の形態に係わる半導体装置では、誘電率ｋが２．７未満である低誘電率膜８等内にのみ、上記より硬い部材を形成している。つまり、誘電率ｋが２．７以上である層間絶縁膜３８等内には、上記より硬い部材は形成されていない。
【００８７】
したがって、特許文献１に係わる半導体装置よりも、本実施の形態に係わる半導体装置の方が、より層間絶縁膜内を配線等の配設として、有効利用することができる。また、余分な、第一のダミーパターン等を形成する必要が無いので、製造の簡略化および低コスト化を図ることができる。
【００８８】
また、本実施の形態に係わる半導体装置では、上記の硬度のより硬い材料は、導電体（たとえば、銅を含む導電体）であり、低誘電率膜４等の第一の主面の表面内に形成されている。
【００８９】
したがって、たとえば、パッド部４７に対してプローピング処理を施したとしても、また、製造途中にＣＭＰ処理を施したとしても、より下層に存する、低誘電率膜４等と、当該低誘電率膜４の第一の主面側と接する他の絶縁膜等との間で、膜ズレまたは膜剥がれ等の発生を防止することができる。
【００９０】
また、低誘電率膜４等内に形成される上記導電体として、平面視における面積が比較的大きな、第一のダミーパターン６等採用している。
【００９１】
したがって、低誘電率膜４と、当該低誘電率膜４と接する他の絶縁膜等との間での密着性を、より向上させることができる。よって、上記膜ズレや膜剥がれ等を完全に防止することができる。さらに、配線パターン５等の形成の際に、同時に第一のダミーパターン６等を形成することも可能となる。
【００９２】
また、低誘電率膜４等内に形成される上記導電体として、層間絶縁膜の堆積方向に伸びて形成された、柱状の第二のダミーパターン１２等採用している。
【００９３】
したがって、パッド部４７に対してワイヤーボンディング処理等を施したとしても、上記同様に、低誘電率膜４等内においてクラックが発生することを防止することができる。さらに、第二のダミーパターン１２等は、上記の通り、柱状であるので、上記ボンディング処理等の際の緩衝材的機能を有する。よって、ワイヤーボンディング処理等の際に生じる、上下層に存在する他の低誘電率膜等へのダメージを、より緩和することができる。さらに、ビアパターン１１等の形成の際に、同時に第二のダミーパターン１２等を形成することも可能となる。
【００９４】
なお、上記では、低誘電率膜４等内において、第一のダミーパターン６等および第二のダミーパターン１２等が形成されている。しかし、第一のダミーパターン６等のみ、または、第二のダミーパターン１２等のみを、低誘電率膜４等内に形成する形態を採用しても良い。
【００９５】
また、パッド部４７の下方において、低誘電率膜４等内の一部に、導電体（第一のダミーパターン６等）を形成する場合に言及した。しかし、パッド部４７下方の低誘電率膜４の全てを上記導電体等で置換することも可能である。
【００９６】
なお、誘電率ｋが２．７未満である低誘電率膜として、たとえば、誘電率ｋが２．０〜２．５の範囲内のポーラスＳｉＯＣ（ＣＶＤ系、または塗布型ＭＳＱ（Ｍｅｔｈｙｌｓｉｌｓｅｓ−ｑｕｉｏｘａｎｅ：メチルシルセスキオキサン））膜、もしくはポーラス有機ポリマー膜等を採用することができる。
【００９７】
また、ライナー膜として、ＳｉＣ膜以外に、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、およびこれらの積層膜であっても良い。これらの膜は、多孔質性でなく、また強度も比較的硬い。
【００９８】
＜実施の形態２＞
本実施の形態に係わる半導体装置では、上記第一のダミーパターンが、平面視においてメッシュ状であることを、特徴としている。図１１に、本実施の形態に係わる第一のダミーパターンの平面図を示す。なお、第一のダミーパターン以外の構成は、実施の形態１と同様であるので、説明は省略する。
【００９９】
図１１に示すように、メッシュ状の第一のダミーパターン５１に隣接して、素子として機能する、配線パターン５３と当該配線パターン５３と電気的に接続されているビアパターン５４が形成されている。
【０１００】
第一のダミーパターン５１に注目すると、当該第一のダミーパターン５１は、ダミーパターン領域５１ａと、メッシュの目領域５１ｂとから構成されている。ここで、メッシュの目領域５１ｂの目幅角は、たとえば１μｍ程度であり、メッシュの目領域５１ｂの形成ピッチは、たとえば２μｍ程度である。
【０１０１】
なお、第一のダミーパターン５１と接続している、第二のダミーパターン５２の構成は、実施の形態１と同様であるので、ここでの説明は省略する。
【０１０２】
以上のように、本実施の形態では、第一のダミーパターン５１は、メッシュ状である。したがって、平面視における第一のダミーパターン５１の面積を大きく設計し、さらに当該第一のダミーパターン５１に対してＣＭＰ処理を施したとしても、第一のダミーパターン５１のディッシングの発生を防止することができる。
【０１０３】
＜実施の形態３＞
本実施の形態に係わる半導体装置では、実施の形態１で説明した第一のダミーパターンが、平面視において島状に点在して形成されていることを、特徴としている。図１２に、本実施の形態に係わる第一のダミーパターンの平面図を示す。なお、第一のダミーパターン以外の構成は、実施の形態１と同様であるので、説明は省略する。
【０１０４】
図１２に示すように、複数の第一のダミーパターン５６が形成されている領域に隣接して、素子として機能する、配線パターン５３と当該配線パターン５３と電気的に接続されているビアパターン５４が形成されている。
【０１０５】
第一のダミーパターン５６に注目すると、当該第一のダミーパターン５６は、島状に点在して、複数形成されている。図１２では、島状の第一のダミーパターン５６は、５×５のマトリクス状に、点在して形成されている。ここで、第一のダミーパターン５６は、たとえば１μｍ幅角程度であり、当該第一のダミーパターン５６の形成ピッチは、たとえば２μｍ程度である。
【０１０６】
なお、各第一のダミーパターン５６は、実施の形態２で説明した第二のダミーパターン群と、各々接続されている。第二のダミーパターン５２の構成は、実施の形態１と同様であるので、ここでの説明は省略する。
【０１０７】
以上のように、本実施の形態では、第一のダミーパターン５６は、島状に点在して形成されている。したがって、平面視における、複数の第一のダミーパターン５６の形成する範囲の面積を大きく設計し、さらに当該範囲内に形成された複数の第一のダミーパターン５６に対してＣＭＰ処理を施したとしても、第一のダミーパターン５６においてディッシングが発生することは無い。
【０１０８】
つまり、実施の形態１で説明した第一のダミーパターン４等では、その面積を大きくした場合には、当該第一のダミーパターン４等に対してＣＭＰ処理を施すと、ディッシングの発生が起こり得る。
【０１０９】
しかし、上記第一のダミーパターン４等が形成されていた、面積の範囲内において、本実施の形態に係わる第一のダミーパターン５６を、島状に点在して複数形成することにより、上記ディッシングの発生を防止することができる。
【０１１０】
＜実施の形態４＞
本実施の形態に係わる半導体装置では、上記第一のダミーパターンが、平面視において、所定の方向に沿って、ストライプ状に複数形成されていることを、特徴としている。図１３に、本実施の形態に係わる第一のダミーパターンの平面図を示す。なお、第一のダミーパターン以外の構成は、実施の形態１と同様であるので、説明は省略する。
【０１１１】
図１３に示すように、ストライプ状に形成された第一のダミーパターン５７に隣接して、素子として機能する、配線パターン５３と当該配線パターン５３と電気的に接続されているビアパターン５４が形成されている。
【０１１２】
第一のダミーパターン５７に注目すると、当該第一のダミーパターン５７は、平面視において、所定の方向（本実施の形態では、図１３におけるｘ方向）に沿って、ストライプ状に複数形成されている。ここで、第一のダミーパターン５７の、当該ストライプ方向に垂直な方向（図１３におけるｙ方向）の幅は、たとえば１μｍ程度である。また、第一のダミーパターン５７の形成ピッチは、たとえば２μｍ程度である。
【０１１３】
なお、各第一のダミーパターン５７は、実施の形態２で説明した、複数の第二のダミーパターン群と接続している。第二のダミーパターンの構成は、実施の形態１と同様であるので、ここでの説明は省略する。
【０１１４】
以上のように、本実施の形態では、第一のダミーパターン５７は、ストライプ状に形成されている。したがって、実施の形態２，３と同様に、第一のダミーパターン５７に対してＣＭＰ処理を施したとしても、第一のダミーパターン５７のディッシングの発生を防止することができる。
【０１１５】
＜実施の形態５＞
本実施の形態に係わる半導体装置では、上記第二のダミーパターンが、平面視において、第一の方向に沿って、ストライプ状に形成されていることを、特徴としている。図１４に、本実施の形態に係わる第二のダミーパターンの平面図等を示す。
【０１１６】
図１４において、素子として機能する配線パターン５３と電気的に接続する、ビアパターン５４ａは、実施の形態１で説明したように、所定の寸法および所定の形成ピッチで、複数点在して形成されている（点線円の領域Ａの拡大図参照）。
【０１１７】
しかし、図１４において、第一のダミーパターン５８と接続する、第二のダミーパターン５９ａは、図１４の点線円の領域Ｂの拡大図に示すように、平面視において、第一の方向（図１４では、ｙ方向）沿って、ストライプ状に形成されている。
【０１１８】
ここで、第二のダミーパターン５９ａのストライプ幅（つまり、第二のダミーパターン５９ａのｘ方向の幅）は、たとえば０．１μｍ程度であり、第二のダミーパターン５９ａの形成ピッチは、たとえば０．３μｍ程度である。
【０１１９】
なお、上記以外の構成は、実施の形態１と同様であるので、説明は省略する。また、第二のダミーパターン５９ａのストライプの方向は、図１４の方向（図面ｙ方向）に限る必要は無い。たとえば、図１５の点線円の領域Ｂの拡大図に示すように、第二のダミーパターン５９ａのストライプの方向は、図面のｘ方向であっても良い。
【０１２０】
つまり、第二のダミーパターン５９ａのストライプ方向は、任意に設定することができる。
【０１２１】
第二のダミーパターン５９ａは上記のように構成されているので、実施の形態１に記載した効果に加えて、以下の効果をも奏する。
【０１２２】
本実施の形態では、第二のダミーパターン５９ａは、ストライプ状に形成されている。また、実施の形態１で説明したように、第二のダミーパターン５９ａは、導電体である。また、第二のダミーパターン５９ａは、低誘電率膜の第一の主面の表面内に形成されている。
【０１２３】
したがって、当該第二のダミーパターン５９ａが無い場合比べて、本実施の形態に係わる半導体装置の方が、低誘電率膜と当該低誘電率膜と接する他の絶縁膜との密着性を、向上させることができる。
【０１２４】
ところで、パッド部４７に対するプローピングの際の当該プローピングの方向が、上から下に向かう垂直方向（つまり、図３における層間絶縁膜の堆積方向であり、ｚ軸の方向と把握できる）成分に加えて、当該垂直方向に垂直な水平方向成分（つまり、図１４等のｘ方向またはｙ方向等と把握できる）を有しているとする。ここで、第二のダミーパターン５９ａのストライプの方向を、前記水平方向成分と略平行に配置したとする。
【０１２５】
もし、第二のダミーパターン５９ａのストライプの向きを、上記のように配置させたなら、たとえ上記当接方向からのプローピングを行ったとしても（つまり、水平方向成分を含むプローピング動作を行ったとしても）、当該プローピングの際に加わる力によって、低誘電率膜の上下面における膜剥がれ等を防止することができる。
【０１２６】
なお、実施の形態１で説明したように、層間絶縁膜（低誘電率膜も含む）内には、第二のダミーパターン５９ａの他に、素子として機能する複数のビアパターン（図１４の５４ａ等）も形成されている。
【０１２７】
当該構造の半導体装置の製造方法において、ビアパターンと第二のダミーパターン５９ａとを同時に形成する工程に注目すると、上記第二のダミーパターン５９ａのストライプ幅（たとえば、図１４に示す第二のダミーパターン５９ａのｘ方向の幅）は、以下の範囲であることが望ましい。
【０１２８】
つまり、ビアパターンと第二のダミーパタンとの同時製造の観点から、上記第二のダミーパターン５９ａのストライプ幅は、上記複数のビアパターンの内、最小径を有するビアパターンの当該最小径寸法の、１倍以上、１０倍以下であることが、望ましい。
【０１２９】
また、図１４，１５で示した点線円の領域Ｂの拡大図において、ストライプ形状の第二のダミーパターン５９ａの占有率は、任意に設定できる。たとえば、ライン（ストライプ）幅とスペース幅とが同程度の場合には、第二のダミーパターン５９ａの上記領域Ｂの占有率は、１〜５０％の範囲で任意に設定可能である。なお、いずれの占有率を選択したとしても、本実施の形態で説明した効果を有することは、言うまでも無い。
【０１３０】
＜実施の形態６＞
実施の形態５において、プローピング動作の水平方向と、第二のダミーパターンのストライプ方向とを、略平行にする場合について言及した。本実施の形態では、当該ケースの応用例について説明する。
【０１３１】
最上層の層間絶縁膜４６上の外周部において、パッド部４７は、下記のように配置されることがある。つまり、平面図である図１６に示すように、パッド部４７は、層間絶縁膜４６上に、第二の方向に沿って、複数配設されることがある。ここで、第二の方向とは、図１６のｘ方向またはｙ方向と把握できる。
【０１３２】
このように、配置されたパッド部４７に対して、プローピングを行う場合には、当該プローピングの方向は、一般的に、以下の方向にて行われる。
【０１３３】
たとえば、図面のｘ方向に沿って配設されているパッド部４７に対しては、プローピングの方向には、図面の表裏方向（図面のｚ方向）成分に加えて、図面のｙ方向成分を有する。これに対して、図面のｙ方向に沿って配設されているパッド部４７に対しては、プローピングの方向には、図面の表裏方向（図面のｚ方向）成分に加えて、図面のｘ方向成分を有する。
【０１３４】
つまり、パッド部４７の配列方向（第二の方向）と、プローピングの水平方向成分とは、一般的に、垂直である。
【０１３５】
以上のことから、第二のダミーパターン（図１４，１５の符号５９ａ）の第一の方向（ストライプ方向）を、上記第二の方向と、略垂直となるように、当該第二のダミーパターン５９ａを形成する。
【０１３６】
このように、パッド部４７の配設方向に依存して、第二のダミーパターン５９ａのストライプ方向を規定することにより、実施の形態５で説明した効果を奏することができる。つまり、たとえ上記当接方向からのプローピングを行ったとしても（つまり、水平方向成分を含むプローピング動作を行ったとしても）、当該プローピングの際に加わる力によって、低誘電率膜の上下面における膜剥がれ等を防止することができる。
【０１３７】
なお、実施の形態２〜５において、第一のダミーパターンおよび第二のダミーパターンの具体的な構成について言及してきた。
【０１３８】
ここで、実施の形態２ないし４のいずれかにおいて説明した第一のダミーパターンの構成と、実施の形態５において説明した第二のダミーパターンの構成とを、組み合わせても良いことは、言うまでも無い。
【０１３９】
たとえば、図１７に示すように、実施の形態４に係わる第一のダミーパターン５７と、実施の形態５に係わる第二のダミーパターン５９ａとを、組み合わせた構成を採用しても良い。
【０１４０】
なお、以上までの構成の半導体装置は、たとえば、誘電率ｋが２．７未満である低誘電率膜を有する、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｉｎｇ  ｓｕｂｓｔｒａｔｅ）構造、およびｅＲＡＭ（ｅｍｂｅｄｄｅｄ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等に、適用することができる。
【図面の簡単な説明】
【０１４１】
【図１】測定対象となった半導体装置の一部を示す断面図である。
【図２】測定結果示す図である。
【図３】実施の形態１に係わる半導体装置の構成を示す断面図である。
【図４】実施の形態１に係わる半導体装置の構成を示す透視平面図である。
【図５】ビアパターンおよび第二のダミーパターンの構成を示す拡大平面図である。
【図６】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１０】実施の形態１に係わる半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態２に係わる第一のダミーパターンの構成を示す平面図である。
【図１２】実施の形態３に係わる第一のダミーパターンの構成を示す平面図である。
【図１３】実施の形態４に係わる第一のダミーパターンの構成を示す平面図である。
【図１４】実施の形態５に係わる第二のダミーパターンの構成を示す平面図である。
【図１５】実施の形態５に係わる第二のダミーパターンの他の構成を示す平面図である。
【図１６】層間絶縁膜の外周部に配設された、パッド部の様子を示す平面図である。
【図１７】所定の第一のダミーパターンと、所定の第二のダミーパターンとの組み合わせの一例を示す図である。
【符号の説明】
【０１４２】
１  半導体基板、２  分離酸化膜、３  コンタクト層間膜、４，８，１４，２０，２６，３２  低誘電率膜、５，９，１５，２１，２７，３３，３９，４３，５３  配線パターン、６，１０，１６，２２，２８，３４，５１，５６，５７，５８  第一のダミーパターン、７，１３，１９，２５，３１，３７，４１，４５  ライナー膜、１１，１７，２３，２９，３５，４０，４４，５４，５４ａ  ビアパターン、１２，１８，２４，３０，３６，５２，５９ａ  第二のダミーパターン、３８，４２，４６  層間絶縁膜、４７  パッド部、４８  パッシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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