(57)【要約】【課題】  新規な構成にてトレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすい半導体装置および半導体装置の製造方法を提供する。【解決手段】  （１１０）面を主表面とするシリコン基板における主表面に、側壁が（１００）面となるトレンチ１６を形成し、熱酸化法により、トレンチ１６の側壁を含む基板の主表面の上に、トレンチ用ゲート酸化膜よりもプレーナ用ゲート酸化膜の方が厚いゲート酸化膜を形成する。このゲート酸化膜を介してトレンチゲート電極とプレーナゲート電極を形成する。さらに、プレーナゲート電極およびトレンチゲート電極をマスクとしたイオン注入にてチャネル形成領域およびソース領域を形成する。【選択図】      図７
2007067297.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にプレーナ用ゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置の製造方法であって、
半導体基板として（１１０）面を主表面とするシリコン基板を用い、第１導電型のシリコン基板の主表面に、側壁が（１００）面となるトレンチを形成する工程と、
熱酸化法により、前記トレンチの側壁を含む基板の主表面の上に、トレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を形成する工程と、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介してトレンチゲート電極を形成するとともに、前記主表面の上にプレーナ用ゲート絶縁膜を介してプレーナゲート電極を形成する工程と、
プレーナゲート電極およびトレンチゲート電極をマスクとしたイオン注入にて第２導電型のチャネル形成領域および第１導電型のソース領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にプレーナ用ゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置の製造方法であって、
第１導電型の半導体基板の主表面にトレンチを形成する工程と、
前記トレンチの側壁を含む前記半導体基板の主表面の上に、ゲート絶縁膜となるシリコン酸化膜、ゲート絶縁膜となるシリコン窒化膜を順に成膜する工程と、
前記シリコン窒化膜に対する異方性エッチングを行って基板の主表面上のシリコン窒化膜を除去するとともにトレンチ側壁のシリコン窒化膜を残す工程と、
熱酸化法により前記トレンチの側壁を含む前記半導体基板の主表面の上にゲート絶縁膜となるシリコン酸化膜を形成してトレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を配する工程と、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介してトレンチゲート電極を形成するとともに、前記主表面の上にプレーナ用ゲート絶縁膜を介してプレーナゲート電極を形成する工程と、
プレーナゲート電極およびトレンチゲート電極をマスクとしたイオン注入にて第２導電型のチャネル形成領域および第１導電型のソース領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にプレーナ用ゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置において、
前記プレーナゲート電極における基板側の反転層形成箇所と対向する部位のうちのソース領域側の端部はその断面がソース領域に近づくほど反転層形成箇所との距離が広がるように斜状に形成されており、当該斜状部においてはソース領域に近づくほどゲート絶縁膜の膜厚が厚くなっていることを特徴とする半導体装置。
【請求項４】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にプレーナ用ゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置の製造方法であって、
第１導電型の半導体基板の主表面にトレンチを形成する工程と、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介してトレンチゲート電極を形成するとともに、前記主表面の上にプレーナ用ゲート絶縁膜を介してプレーナゲート電極を形成する工程と、
プレーナゲート電極およびトレンチゲート電極をマスクとして第２導電型のチャネル形成領域を形成する工程と、
プレーナゲート電極およびトレンチゲート電極をマスクとして、第１導電型のイオンを、半導体基板の主表面から所定の深さ位置に打ち込む工程と、
前記打ち込んだイオンを熱処理にて半導体基板の厚さ方向に拡散して、プレーナゲート部における基板表面での横方向拡散深さに比べてトレンチゲート部における縦方向拡散深さが深い第１導電型のソース領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板における主表面での表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域内における前記主表面での表層部に前記チャネル形成領域よりも浅く形成された第１導電型のソース領域と、
前記主表面での表層部において前記チャネル形成領域とは離間した位置に形成された第１導電型のドレイン領域と、
前記半導体基板の主表面から掘られ、その平面構造として前記ソース領域からドレイン領域に向かう方向においてソース領域とドレイン領域との間のチャネル形成領域を貫通するように形成されたトレンチと、
前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介して形成されたトレンチゲート電極と、
前記主表面の上にプレーナ用ゲート絶縁膜を介して形成されたプレーナゲート電極と、
を備えた、ＬＤＭＯＳ構造を有する半導体装置において、
トレンチゲート電極を、トレンチ内から、半導体基板における主表面でのトレンチの開口部よりも外側まで延設し、この外側まで延設させたトレンチゲート電極をマスクとして形成されるソース領域についてのエッジを、半導体基板における主表面に露出させたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
横型パワー素子としてプレーナゲート電極に加えてトレンチゲート電極を用いて、トレンチゲートにより縦方向の電流を流し易くしてオン抵抗の低減を図った半導体装置が提案されている（例えば特許文献１）。
【０００３】
上記半導体装置は、プレーナゲート電極により形成されるＭＯＳトランジスタとトレンチゲート電極により形成されるＭＯＳトランジスタから構成されており、図１６にその平面レイアウト図を示す。図１７（ａ）は図１６のＸ−Ｘ’断面であり、プレーナゲート電極１０７により形成されるＭＯＳトランジスタのソース部を示す。図１７（ｂ）は図１６のＹ−Ｙ’断面であり、トレンチゲート電極１０５により形成されるＭＯＳトランジスタのソース部を示す。
【０００４】
図１６，１７において、Ｎシリコン基板の表層部にチャネル形成領域としてのＰウェル領域１００、Ｎ＋ソース領域１０１、Ｎ＋ドレイン領域１０２が形成されている。Ｎシリコン基板にはトレンチ１０３がソース領域１０１からドレイン領域１０２に向かう方向においてソース領域１０１とドレイン領域１０２との間のＰウェル領域１００を貫通するように形成されている。トレンチ１０３内にはゲート酸化膜１０４を介してトレンチゲート電極１０５が、また、基板上にはゲート酸化膜１０６を介してプレーナゲート電極１０７が形成されている。
【０００５】
ＭＯＳトランジスタの閾値電圧Ｖｔはプレーナゲート部では図１７（ａ）のＡ部、トレンチゲート部では図１７（ｂ）のＢ部のＰウェル領域１００の表面濃度とゲート酸化膜１０４，１０６の膜厚ｔ１，ｔ２で決定される。プレーナゲート部ではＰウェル領域１００とＮ＋ソース領域１０１の横方向の拡散で、トレンチゲート部では縦方向の拡散でチャネルとなる部分が形成される。
【０００６】
図１７（ａ），（ｂ）に示すように、通常はトレンチゲート部の方がプレーナゲート部よりＮ＋ソース領域１０１のエッジでのＰウェル領域１００が濃くなるため、閾値電圧Ｖｔが高くなるという問題が生じている。
【０００７】
両者の閾値電圧Ｖｔを近づけるべく、図１８（ａ），（ｂ）に示すように、トレンチゲート部にイオン注入を追加して追加のＮ＋ソース領域１１０を形成して、Ｎ＋ソース領域を深くする（Ｃ部）ことにより、Ｎ＋ソース領域のエッジでのＰウェル領域１００の表面濃度を低くすることができる。
【０００８】
しかし、追加のＮ＋ソース領域１１０を形成するための工程（追加のイオン注入をする工程）が増加するという問題が生じる。
【特許文献１】特開２００５−２６６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にてトレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすい半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に記載の半導体装置の製造方法は、半導体基板として（１１０）面を主表面とするシリコン基板を用い、第１導電型のシリコン基板の主表面に、側壁が（１００）面となるトレンチを形成する工程と、熱酸化法により、前記トレンチの側壁を含む基板の主表面の上に、トレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を形成する工程と、前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介してトレンチゲート電極を形成するとともに、前記主表面の上にプレーナ用ゲート絶縁膜を介してプレーナゲート電極を形成する工程と、プレーナゲート電極およびトレンチゲート電極をマスクとしたイオン注入にて第２導電型のチャネル形成領域および第１導電型のソース領域を形成する工程と、を有している。これにより、トレンチゲート電極とプレーナゲート電極を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部の方がプレーナゲート部よりソース領域のエッジでのチャネル形成領域が濃くなることによる閾値電圧Ｖｔの差に関して、トレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を形成することにより、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
【００１１】
請求項２に記載の半導体装置の製造方法は、第１導電型の半導体基板の主表面にトレンチを形成する工程と、前記トレンチの側壁を含む前記半導体基板の主表面の上に、ゲート絶縁膜となるシリコン酸化膜、ゲート絶縁膜となるシリコン窒化膜を順に成膜する工程と、前記シリコン窒化膜に対する異方性エッチングを行って基板の主表面上のシリコン窒化膜を除去するとともにトレンチ側壁のシリコン窒化膜を残す工程と、熱酸化法により前記トレンチの側壁を含む前記半導体基板の主表面の上にゲート絶縁膜となるシリコン酸化膜を形成してトレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を配する工程と、前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介してトレンチゲート電極を形成するとともに、前記主表面の上にプレーナ用ゲート絶縁膜を介してプレーナゲート電極を形成する工程と、プレーナゲート電極およびトレンチゲート電極をマスクとしたイオン注入にて第２導電型のチャネル形成領域および第１導電型のソース領域を形成する工程と、を有している。これにより、トレンチゲート電極とプレーナゲート電極を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部の方がプレーナゲート部よりソース領域のエッジでのチャネル形成領域が濃くなることによる閾値電圧Ｖｔの差に関して、トレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を形成することにより、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
【００１２】
請求項３に記載の半導体装置は、プレーナゲート電極における基板側の反転層形成箇所と対向する部位のうちのソース領域側の端部はその断面がソース領域に近づくほど反転層形成箇所との距離が広がるように斜状に形成されており、当該斜状部においてはソース領域に近づくほどゲート絶縁膜の膜厚が厚くなっている。これにより、トレンチゲート電極とプレーナゲート電極を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部の方がプレーナゲート部よりソース領域のエッジでのチャネル形成領域が濃くなることによる閾値電圧Ｖｔの差に関して、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
【００１３】
請求項４に記載の半導体装置の製造方法は、第１導電型の半導体基板の主表面にトレンチを形成する工程と、前記トレンチ内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介してトレンチゲート電極を形成するとともに、前記主表面の上にプレーナ用ゲート絶縁膜を介してプレーナゲート電極を形成する工程と、プレーナゲート電極およびトレンチゲート電極をマスクとして第２導電型のチャネル形成領域を形成する工程と、プレーナゲート電極およびトレンチゲート電極をマスクとして、第１導電型のイオンを、半導体基板の主表面から所定の深さ位置に打ち込む工程と、前記打ち込んだイオンを熱処理にて半導体基板の厚さ方向に拡散して、プレーナゲート部における基板表面での横方向拡散深さに比べてトレンチゲート部における縦方向拡散深さが深い第１導電型のソース領域を形成する工程と、を有している。これにより、トレンチゲート電極とプレーナゲート電極を備え、かつＬＤＭＯＳ構造を有する半導体装置において、ソース領域を深くすることによりソース領域のエッジでのチャネル形成領域の表面濃度を低くすることによって、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
【００１４】
請求項５に記載の半導体装置は、トレンチゲート電極を、トレンチ内から、半導体基板における主表面でのトレンチの開口部よりも外側まで延設し、この外側まで延設させたトレンチゲート電極をマスクとして形成されるソース領域についてのエッジを、半導体基板における主表面に露出させた。これにより、トレンチゲート電極とプレーナゲート電極を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部とプレーナゲート部とはソース領域のエッジでのチャネル形成領域の濃度が等しくなるため、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔを等しくでき、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１には本実施形態における半導体装置を作り込んだシリコンウエハ１の平面図を示す。図１において、シリコンウエハ１を、（１１０）基板としている。
【００１６】
図２には、シリコンウエハ１に作り込んだ半導体装置としての横型パワーＭＯＳトランジスタの平面図を示す。図２のＡ−Ａ線での縦断面を図３に示す。また、図２のＢ−Ｂ線での縦断面を図４に示す。第１導電型の半導体基板としてのＮ型シリコン基板１０に作り込まれた横型パワーＭＯＳトランジスタは、ＬＤＭＯＳ構造を有するトレンチゲート型ＬＤＭＯＳＦＥＴである。Ｎ型シリコン基板１０の上面（１０ａ）を主表面としている。以下の説明においてＮ型が第１導電型であり、Ｐ型が第２導電型である。
【００１７】
図２，３において、Ｎ型シリコン基板１０の主表面１０ａでの表層部には、チャネル形成領域としてのＰウェル領域１１が形成されている。Ｐウェル領域１１内におけるＮ型シリコン基板１０の主表面１０ａでの表層部にはＮ＋ソース領域１２がＰウェル領域１１よりも浅く形成されている。
【００１８】
Ｎ型シリコン基板１０の主表面１０ａでの表層部にはＮ＋ドレイン領域１３がＰウェル領域１１とは離間した位置に形成されている。Ｎ型シリコン基板１０の主表面１０ａの上にはソース電極１４とドレイン電極１５が形成されている。ソース電極１４はソース領域１２と電気的に接続されている。ドレイン電極１５はドレイン領域１３と電気的に接続されている。
【００１９】
図２，４に示すように、シリコン基板１０の主表面１０ａからトレンチ１６が掘られている。トレンチ１６の平面構造として、図２に示すごとくソース領域１２からドレイン領域１３に向かう方向においてソース領域１２とドレイン領域１３との間のＰウェル領域１１を貫通するように形成されている。ここで、トレンチ１６の側壁が（１００）面となっている。このように、シリコンウエハ１を（１１０）基板とし、トレンチ１６の側壁が（１００）面となるように、シリコンウエハ１上にＭＯＳトランジスタをレイアウトしている。
【００２０】
図４に示すように、トレンチ１６内においてトレンチ側壁にゲート酸化膜（トレンチ用ゲート絶縁膜）１７を介してトレンチゲート電極１８が形成されている。詳しくは、トレンチゲート電極１８はリンがドープされたポリシリコンを用いており、このポリシリコンがゲート電極としてトレンチ１６に埋め込まれている。
【００２１】
また、図３に示すように、シリコン基板１０の主表面１０ａの上にプレーナ用ゲート絶縁膜としてのゲート酸化膜１９を介してプレーナゲート電極２０が形成されている。このプレーナゲート電極２０も前述のトレンチゲート電極１８と同様にリンがドープされたポリシリコンを用いており、ゲート電極１８とゲート電極２０とは一体的に形成されている。
【００２２】
Ｐウェル領域（チャネル形成領域）１１およびソース領域１２に関して、トレンチゲート電極１８およびプレーナゲート電極２０をマスクとしたイオン注入にてＰウェル領域（チャネル形成領域）１１およびソース領域１２を形成したＬＤＭＯＳ構造となっている。
【００２３】
そして、横型パワーＭＯＳトランジスタがオフ時の場合には電流が流れないが、横型パワーＭＯＳトランジスタのオン時（ゲート電極に正の電圧を印加した時）には、Ｐウェル領域（チャネル形成領域）１１におけるトレンチゲート電極１８に対向する部位およびプレーナゲート電極２０に対向する部位に反転層が形成される。そして、図２，３においてＩplにて示す電流経路にてＮ＋ソース領域１２から、Ｐウェル領域１１におけるプレーナゲート電極２０に対向する部位（反転層）を通して、ドリフト領域であるＮ型シリコン基板１０を介してＮ＋ドレイン領域１３に電流が流れる。また、図２，４においてＩtrにて示す電流経路にてＮ＋ソース領域１２から、Ｐウェル領域１１におけるトレンチゲート電極１８に対向する部位（反転層）を通して、ドリフト領域であるＮ型シリコン基板１０を介してＮ＋ドレイン領域１３に電流が流れる。このとき、電流経路Ｉtrは表面から離れた深い部分にまで形成され、そのためオン抵抗を小さくすることができる。このようにして、トレンチゲートとプレーナゲートの両方を利用した横型パワー素子構造の本トランジスタにおいては、プレーナゲートの横型パワー素子に対して、深く電流を流し、かつチャネル密度を向上することでオン抵抗の低減を実現することができる。
【００２４】
図５（ａ）は図２のＸ−Ｘ’線におけるプレーナゲート部での断面図であり、図５（ｂ）は図２のＹ−Ｙ’線におけるトレンチゲート部での断面図である。この図５（ａ），（ｂ）に示すように、トレンチ用ゲート酸化膜１７の膜厚ｔ２とプレーナ用ゲート酸化膜１９の膜厚ｔ１の関係として、トレンチ用ゲート酸化膜１７よりもプレーナ用ゲート酸化膜１９の膜厚が厚くなっている。
【００２５】
次に、製造方法について説明する。
図６（ａ）のチップの平面図、および、図６（ａ）のＡ−Ａ断面図である図６（ｂ）に示すように、（１１０）面を表面とするシリコン基板１０（ウエハ１）を用意する。そして、その上面にマスクを用いてエッチングして側壁が（１００）面となるトレンチ１６を形成する。
【００２６】
そして、図７（ａ）のチップの平面図、および、図７（ａ）のＡ−Ａ断面図である図７（ｂ）に示すように、熱酸化法によりトレンチ１６の側壁を含むシリコン基板１０の主表面１０ａの上にゲート酸化膜２５（１７，１９）を形成する。
【００２７】
ここで、一般的にシリコン単結晶の（１００）面より（１１０）面の方が熱酸化膜の成長速度が速くなる。つまり、図１１に示すように、横軸に熱酸化時間をとるとともに縦軸に熱酸化膜厚をとり、（１００）面と（１１０）面と（１１１）面について酸化膜の成長速度を比較すると、（１００）面、（１１０）面、（１１１）面の順に速い。そのため、図７（ａ），（ｂ）に示すように、プレーナゲート部におけるゲート酸化膜１９の膜厚を、トレンチゲート部におけるゲート酸化膜１７の膜厚よりも厚くすることができる。
【００２８】
引き続き、図８に示すように、トレンチ１６内を含めた基板１０上に不純物ドープトポリシリコン膜２６を成膜してトレンチ１６を不純物ドープトポリシリコン膜２６で埋め込む。そして、図９に示すように、不純物ドープトポリシリコン膜２６をエッチバックして基板１０の上面の不純物ドープトポリシリコン膜２６の膜厚を所望の厚さにする。さらに、不純物ドープトポリシリコン膜２６を所望の形状となるように不要領域を除去して図１０に示すようにする。つまり、トレンチ１６内においてトレンチ側壁にゲート酸化膜１７を介してゲート電極１８を形成するとともに基板１０の主表面１０ａの上にゲート酸化膜１９を介してプレーナゲート電極２０を形成する。
【００２９】
引き続き、プレーナゲート電極２０およびトレンチゲート電極１８をマスクとしたイオン注入にてＰウェル領域１１、Ｎ＋ソース領域１２、Ｎ＋ドレイン領域１３を形成する。さらに、ソース電極１４とドレイン電極１５を形成する。
【００３０】
これにより、図１〜図５に示す半導体装置が得られる。
図１７（ａ），（ｂ）に示すように、通常はトレンチゲート部の方がプレーナゲート部よりＮ＋ソース領域１０１のエッジでのＰウェル領域（チャネル形成領域）１００が濃くなるため閾値電圧Ｖｔが高くなる。そこで、両者の閾値電圧Ｖｔを近づけるべく、図１８（ａ），（ｂ）に示すように、トレンチゲート部にイオン注入を追加して（追加のＮ＋ソース領域１１０を形成して）Ｎ＋ソース領域を深くする（Ｃ部）ことによりＮ＋ソース領域のエッジでのＰウェル領域の表面濃度を低くすると、追加のＮ＋ソース領域１１０の形成工程が必要となる。
【００３１】
これに対し、本実施形態においては、図５（ａ），（ｂ）に示すように、トレンチ用ゲート酸化膜１７よりもプレーナ用ゲート酸化膜１９の膜厚が厚くなっており、トレンチゲート部にＮ＋ソース領域のイオン注入を追加することなく（工程数が増加することなく）、トレンチゲート部の閾値電圧Ｖｔとプレーナゲート部の閾値電圧Ｖｔとを近づけることができる。即ち、シリコンウエハ１の面方位を表面は（１１０）面、トレンチ側壁は（１００）面にすることにより、プレーナゲート部の酸化膜厚をトレンチゲート部より厚くすることによって、トレンチゲート部とプレーナゲート部の閾値電圧Ｖｔを工程数の増加無しに近づけることができる。
【００３２】
以上のように本実施形態によれば、以下のような効果を得ることができる。
半導体装置の製造方法について、半導体基板として（１１０）面を主表面とするシリコン基板１０を用い、Ｎ型シリコン基板１０の主表面１０ａに、側壁が（１００）面となるトレンチ１６を形成する工程と、熱酸化法により、トレンチ１６の側壁を含むシリコン基板１０の主表面１０ａの上に、トレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート酸化膜（ゲート絶縁膜）２５を形成する工程と、トレンチ１６内においてトレンチ側壁にトレンチ用ゲート酸化膜（トレンチ用ゲート絶縁膜）１７を介してトレンチゲート電極１８を形成するとともに、主表面１０ａの上にプレーナ用ゲート酸化膜（プレーナ用ゲート絶縁膜）１９を介してプレーナゲート電極２０を形成する工程と、プレーナゲート電極２０およびトレンチゲート電極１８をマスクとしたイオン注入にてＰウェル領域（チャネル形成領域）１１およびソース領域１２を形成する工程と、を有する。これにより、トレンチゲート電極１８とプレーナゲート電極２０を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部の方がプレーナゲート部よりソース領域１２のエッジでのＰウェル領域（チャネル形成領域）１１が濃くなることによる閾値電圧Ｖｔの差に関して、トレンチ用ゲート酸化膜１７よりもプレーナ用ゲート酸化膜１９の方が厚いゲート絶縁膜を形成することにより、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
【００３３】
より詳しくは、追加のイオン注入を行うことなく、トレンチゲート部の閾値電圧Ｖｔとプレーナゲート部の閾値電圧Ｖｔとを近づけることができ、特に、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔを一致させるべく、プレーナゲート部におけるゲート酸化膜の膜厚ｔ１と、トレンチゲート部におけるゲート酸化膜の膜厚ｔ２の比も熱酸化膜の形成条件（例えば成膜温度）により制御することにより、プレーナゲート部におけるＰウェル領域（チャネル形成領域）１１の表面濃度とトレンチゲート部におけるＰウェル領域（チャネル形成領域）１１の表面濃度の違いによる閾値電圧Ｖｔのずれを酸化膜厚により補正するとよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３４】
製造方法において、図１２（ａ）に示すように、シリコン基板３０の主表面３０ａにトレンチ３１を形成する。そして、図１２（ｂ）に示すように、トレンチ３１の側壁を含むシリコン基板３０の主表面３０ａの上にゲート絶縁膜となるシリコン酸化膜３２を形成し、引き続き、図１２（ｃ）に示すように、トレンチ３１の側壁を含むシリコン基板３０の主表面３０ａ上にゲート絶縁膜となるシリコン窒化膜（ＳｉＮ膜）３３を形成する。
【００３５】
その後、シリコン窒化膜３３に対する異方性のＳｉＮエッチングを行う。これにより、図１２（ｄ）に示すように、主表面３０ａ上のプレーナゲート部のシリコン窒化膜（ＳｉＮ膜）３３は除去されるがトレンチ３１側壁のトレンチゲート部にはシリコン窒化膜（ＳｉＮ膜）３３が残る。その後、図１２（ｅ）に示すように、熱酸化法によりトレンチ３１の側壁を含むシリコン基板３０の主表面３０ａ上にゲート絶縁膜となるシリコン酸化膜３４を形成する。この際、プレーナゲート部は酸化膜３４が成長するが、トレンチゲート部に残っているシリコン窒化膜（ＳｉＮ膜）３３上は酸化膜３４の成長速度が遅い。そのため、プレーナゲート部のゲート絶縁膜の膜厚ｔ１をトレンチゲート部のゲート絶縁膜のｔ２よりも厚くすることができる。
【００３６】
その後、第１の実施形態と同様にして、ゲート電極１８，２０の形成、ゲート電極１８，２０をマスクとしたイオン注入によるＰウェル領域（チャネル形成領域）１１，Ｎ＋ソース領域１２，Ｎ＋ドレイン領域１３の形成、ソース・ドレイン電極１４，１５の形成等を行う。
【００３７】
上記実施形態によれば、以下のような効果を得ることができる。
半導体装置の製造方法として、Ｎ型シリコン基板３０の主表面３０ａにトレンチ３１を形成する工程と、トレンチ３１の側壁を含むシリコン基板３０の主表面３０ａの上に、ゲート絶縁膜となるシリコン酸化膜３２、ゲート絶縁膜となるシリコン窒化膜３３を順に成膜する工程と、シリコン窒化膜３３に対する異方性エッチングを行って基板３０の主表面３０ａ上のシリコン窒化膜３３を除去するとともにトレンチ側壁のシリコン窒化膜３３を残す工程と、熱酸化法によりトレンチ３１の側壁を含むシリコン基板３０の主表面の上にゲート絶縁膜となるシリコン酸化膜３４を形成してトレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を配する工程と、トレンチ３１内においてトレンチ側壁にトレンチ用ゲート絶縁膜を介してトレンチゲート電極を形成するとともに、主表面の上にプレーナ用ゲート絶縁膜を介してプレーナゲート電極を形成する工程と、プレーナゲート電極およびトレンチゲート電極をマスクとしたイオン注入にてＰウェル領域およびソース領域を形成する工程と、を有する。これにより、トレンチゲート電極とプレーナゲート電極を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部の方がプレーナゲート部よりソース領域１２のエッジでのＰウェル領域（チャネル形成領域）１１が濃くなることによる閾値電圧Ｖｔの差に関して、トレンチ用ゲート絶縁膜よりもプレーナ用ゲート絶縁膜の方が厚いゲート絶縁膜を形成することにより、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３８】
図１３（ａ），（ｂ）には、図５（ａ），（ｂ）に代わる本実施形態における要部断面を示す。本実施形態では図１７に示した構成に比べプレーナゲート電極４１に斜状部４２を形成している。以下、詳しく説明する。
【００３９】
図１３（ａ），（ｂ）に示すように、プレーナゲート電極４１における基板側の反転層形成箇所（Ｐウェル領域１１の上面）と対向する部位のうちのソース領域１２側の端部は、その断面がソース領域１２に近づくほど反転層形成箇所との距離が広がるように斜状に形成され、斜状部４２となっている。これにより、斜状部４２においてはソース領域１２に近づくほどゲート酸化膜（ゲート絶縁膜）１９の膜厚が厚くなっている。
【００４０】
このように、プレーナゲート部におけるプレーナゲート電極４１のソース領域側の端部をバーズビーク形状にし（斜状部４２を形成し）、チャネルとなる部分の酸化膜厚を厚くする。これにより、トレンチゲート電極とプレーナゲート電極を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部の方がプレーナゲート部よりソース領域１２のエッジでのＰウェル領域（チャネル形成領域）１１が濃くなることによる閾値電圧Ｖｔの差に関して、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４１】
製造方法において、図１４（ａ）に示すように、基板５０の主表面５０ａにトレンチ１６を形成した後に、トレンチ１６の側壁を含むシリコン基板５０の主表面５０ａの上にゲート酸化膜１７，５１を形成する。さらに、トレンチ１６内においてトレンチ側壁にゲート酸化膜１７を介してトレンチゲート電極１８を形成するとともにシリコン基板５０の主表面５０ａ上にゲート酸化膜５１を介してプレーナゲート電極５２を形成する。
【００４２】
そして、プレーナゲート電極５２およびトレンチゲート電極１８をマスクとしてイオン注入およびアニールにてＰウェル領域（チャネル形成領域）１１を形成する。
引き続き、図１４（ｂ）に示すように、プレーナゲート電極５２およびトレンチゲート電極１８をマスクとして、Ｎ＋ソース領域を形成するためのイオン注入を加速電圧を上げた状態で行って射影飛程がシリコン表面（主表面５０ａ）から所定の深さｄ１に達するイオン注入層５３を形成する。このとき、プレーナゲート電極５２の上面に配するシリコン酸化膜（図示略）の膜厚を厚くしておくことにより、プレーナゲート電極５２の下方における基板５０にはイオンが注入されにくくすることができる。
【００４３】
さらに、図１４（ｃ）に示すように、熱処理によりイオン注入層５３をシリコン基板５０の表面まで拡散させてＮ＋ソース領域５４とする。よって、プレーナゲート部のシリコン基板５０の表面（最表面）でのＮ＋ソース領域５４の横方向の拡散深さｄ２に比べてトレンチゲート部の縦方向の拡散深さｄ３が深くなる。
【００４４】
その後、第１の実施形態と同様にして、Ｎ＋ドレイン領域１３の形成、ソース・ドレイン電極１４，１５の形成等を行う。
上記実施形態によれば、以下のような効果を得ることができる。
【００４５】
半導体装置の製造方法として、シリコン基板５０の主表面５０ａにトレンチ１６を形成する工程と、トレンチ１６内においてトレンチ側壁にトレンチ用ゲート酸化膜１７を介してトレンチゲート電極１８を形成するとともに、主表面５０ａの上にプレーナ用ゲート酸化膜（プレーナ用ゲート絶縁膜）５１を介してプレーナゲート電極５２を形成する工程と、プレーナゲート電極５２およびトレンチゲート電極１８をマスクとして、Ｐウェル領域１１を形成する工程と、プレーナゲート電極５２およびトレンチゲート電極１８をマスクとして、Ｎ型のイオンを、シリコン基板５０の主表面５０ａから所定の深さ位置に打ち込む工程と、前記打ち込んだイオンを熱処理にてシリコン基板５０の厚さ方向に拡散して、プレーナゲート部における基板表面での横方向拡散深さｄ２に比べてトレンチゲート部における縦方向拡散深さｄ３が深いＮ＋ソース領域５４を形成する工程と、を有する。これにより、トレンチゲート電極１８とプレーナゲート電極５２を備え、かつＬＤＭＯＳ構造を有する半導体装置において、ソース領域５４を深くすることによりソース領域５４のエッジでのＰウェル領域（チャネル形成領域）１１の表面濃度を低くすることによって、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔとを近づけることができ、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
（第５の実施の形態）
次に、第５の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４６】
図１５（ａ），（ｂ）には、図５（ａ），（ｂ）に代わる本実施形態における要部断面を示す。本実施形態では図１７に示した構成に比べトレンチゲートゲート電極６３の形状とトレンチゲート部でのＮ＋ソース領域１２の拡がり方が異なっている。以下、詳しく説明する。
【００４７】
図１５（ａ），（ｂ）に示すように、Ｎ型シリコン基板６０の主表面６０ａ上にはゲート絶縁膜としてのゲート酸化膜６１を介してプレーナゲート電極６２が形成されている。一方、トレンチ１６に埋め込まれるトレンチゲート電極（ポリシリコン膜）６３について、本実施形態においては、トレンチ１６の開口部よりも外側に突き出させ、鍔部６４を有するトレンチゲート電極としている。鍔部６４と基板主表面６０ａとの間にはゲート絶縁膜としてのゲート酸化膜が介在されている。そして、Ｎ＋ソース領域１２の形成の際にはトレンチゲート電極６３（鍔部６４も含む）およびプレーナゲート電極６２をマスクとして形成される。ここで、トレンチゲート電極の鍔部６４の突き出し量Ｌ２はＮ＋ソース領域１２の横方向拡散長Ｌ１よりも長くする。これによって、トレンチゲート部のＮ＋ソース領域１２のエッジは基板６０の主表面６０ａに露出することとなり、Ｎ＋ソース領域１２のエッジでのＰウェル領域（チャネル形成領域）１１の濃度はプレーナゲート部と同じになる。
【００４８】
このようにして、トレンチゲート電極６３を、トレンチ１６内から、シリコン基板６０における主表面６０ａでのトレンチ１６の開口部よりも外側まで延設し、この外側まで延設させたトレンチゲート電極６３をマスクとして形成されるソース領域１２についてのエッジを、基板６０における主表面６０ａに露出させる。その結果、トレンチゲート電極６３とプレーナゲート電極６２を備え、かつＬＤＭＯＳ構造を有する半導体装置において、トレンチゲート部とプレーナゲート部とはソース領域１２のエッジでのＰウェル領域（チャネル形成領域）１１の濃度が等しくなるため、プレーナゲート部の閾値電圧Ｖｔとトレンチゲート部の閾値電圧Ｖｔを等しくでき、トレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすくすることができる。
【００４９】
なお、これまでの説明においてはＮチャネルＭＯＳトランジスタであったが、ＰチャネルＭＯＳトランジスタにも適用することができる。即ち、これまでの説明においては第１導電型をＮ型とし、第２導電型をＰ型としたが、これを逆にして第１導電型をＰ型とし、第２導電型をＮ型としてもよい。
【００５０】
また、ゲート絶縁膜としてＰＶＤ法等によりプレーナゲート部の膜厚は厚いがトレンチ側壁の膜厚が薄くなる成膜方法を用いることも可能である。
【図面の簡単な説明】
【００５１】
【図１】第１の実施形態におけるシリコンウエハの平面図。
【図２】半導体装置の平面図。
【図３】図２のＡ−Ａ線での縦断面図。
【図４】図２のＢ−Ｂ線での縦断面図。
【図５】（ａ）は図２のＸ−Ｘ’線におけるプレーナゲート部での断面図、（ｂ）は図２のＹ−Ｙ’線におけるトレンチゲート部での断面図。
【図６】（ａ）は製造工程を説明するための平面図、（ｂ）は（ａ）のＡ−Ａ線での縦断面図。
【図７】（ａ）は製造工程を説明するための平面図、（ｂ）は（ａ）のＡ−Ａ線での縦断面図。
【図８】製造工程を説明するための縦断面図。
【図９】製造工程を説明するための縦断面図。
【図１０】製造工程を説明するための縦断面図。
【図１１】（１００）面と（１１０）面と（１１１）面についての熱酸化膜の成膜速度の測定結果を示す図。
【図１２】（ａ）〜（ｅ）は第２の実施形態における縦断面図。
【図１３】（ａ）は第３の実施形態におけるプレーナゲート部での断面図、（ｂ）はトレンチゲート部での断面図。
【図１４】（ａ）〜（ｃ）は第４の実施形態における縦断面図。
【図１５】（ａ）は第５の実施形態におけるプレーナゲート部での断面図、（ｂ）はトレンチゲート部での断面図。
【図１６】背景技術を説明するための平面図。
【図１７】（ａ）は図１６のＸ−Ｘ’線でのプレーナゲート部の断面図、（ｂ）は図１６のＹ−Ｙ’線でのトレンチゲート部での断面図。
【図１８】（ａ）は背景技術を説明するためのプレーナゲート部での断面図、（ｂ）はトレンチゲート部での断面図。
【符号の説明】
【００５２】
１…シリコンウエハ、１０…シリコン基板、１０ａ…主表面、１１…Ｐウェル領域（チャネル形成領域）、１２…Ｎ＋ソース領域、１３…Ｎ＋ドレイン領域、１６…トレンチ、１７…ゲート酸化膜（トレンチ用ゲート絶縁膜）、１８…トレンチゲート電極、１９…ゲート酸化膜（プレーナ用ゲート絶縁膜）、２０…プレーナゲート電極、２５…ゲート酸化膜（ゲート絶縁膜）、３０…シリコン基板、３０ａ…主表面、３１…トレンチ、３２…シリコン酸化膜、３３…シリコン窒化膜、３４…シリコン酸化膜、４１…プレーナゲート電極、４２…斜状部、５０…シリコン基板、５０ａ…主表面、５１…ゲート酸化膜（ゲート絶縁膜）、５２…プレーナゲート電極、５４…Ｎ＋ソース領域、６０…シリコン基板、６０ａ…主表面、６３…トレンチゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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