(57)【要約】      （修正有）【課題】膜厚の大きいＳＯＩ層に形成された高耐圧トランジスタを含む半導体装置であって、ＳＯＩ層の裏面側に生じうる寄生ＭＯＳトランジスタの発生が抑制された半導体装置を提供する。【解決手段】半導体装置は、支持基板６と、支持基板６上に設けられた絶縁層８と、絶縁層８上に設けられた半導体層１０と、半導体層１０に設けられた絶縁ゲート型電界効果トランジスタ１００と、を含む。絶縁ゲート型電界効果トランジスタ１００は、半導体層１０に設けられ、絶縁層８に到達しない深さを有し、前記ソース領域１１０ａのオフセット領域である第１不純物領域１２０ａと、半導体層１０に設けられ、前記絶縁層８に到達する深さを有し、ドレイン領域１１０ｂのオフセット領域である第２不純物領域１２０ｂと、を含む。【選択図】      図１
2007053161.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたドレイン領域およびソース領域と、
前記半導体層に設けられ、前記ソース領域を囲むように設けられた第１不純物領域と、
前記半導体層に設けられ、前記ドレイン領域を囲むように設けられた第２不純物領域と、を含み、
前記第１不純物領域および前記第２不純物領域の一方は、前記絶縁層に到達しない深さを有し、
前記第１不純物領域および前記第２不純物領域の他方は、前記絶縁層に到達する深さを有する、半導体装置。
【請求項２】
請求項１において、
前記半導体層に設けられたウェルと、
前記絶縁層に到達しない深さを有する前記一方の不純物領域の下方に、前記ウェルと同じ導電型であり、不純物濃度が前記ウェルと比して大きい第３不純物領域と、を含む、半導体装置。
【請求項３】
請求項１または２において、
前記第３不純物領域は、平面視したときに前記ゲート電極の下方のチャネル領域と重なるように設けられている、半導体装置。
【請求項４】
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられたウェルと、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する第１不純物領域および第２不純物領域と、
前記ゲート電極下方のチャネル領域の下方であって、前記絶縁層と接するように形成された第３不純物領域と、を含み、
前記第３不純物領域は、前記ウェルと同じ導電型であり、
前記第３不純物領域の不純物濃度は、該前記ウェルと比して大きい、半導体装置。
【請求項５】
請求項４において、
前記第３不純物領域は、前記第１不純物領域および前記第２不純物領域の少なくとも一方と接しない、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する素子分離絶縁層に画定された領域に設けられている、半導体装置。
【請求項７】
請求項４ないし６のいずれかにおいて、
前記第１不純物領域は、ドレイン領域のオフセット領域であり、
前記第２不純物領域は、ソース領域のオフセット領域である、半導体装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記絶縁ゲート型電界効果トランジスタのゲート絶縁層は、
前記チャネル領域の上方に設けられた第１ゲート絶縁層と、
前記オフセット領域の上方に設けられ、前記第１ゲート絶縁層と比して膜厚の大きい第２ゲート絶縁層と、を含む、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記半導体層の膜厚は、５００ないし２０００ｎｍである、半導体装置。
【請求項１０】
（ａ）支持基板と該支持基板上に設けられた絶縁層と該絶縁層の上方に設けられた半導体層を準備する工程と、
（ｂ）前記半導体層内に、前記絶縁層に到達する深さを有する第１素子分離領域を形成することにより、第１半導体部および第２半導体部を形成すること、
（ｃ）前記第１半導体部に高耐圧トランジスタを形成し、前記第２半導体部に低耐圧トランジスタを形成する工程と、を含み、
前記工程（ｃ）は、
（ｃ−１）前記第１半導体部の所定の領域にオフセット領域となり、前記絶縁層に到達する深さを有する第１不純物領域および第２不純物領域を形成する工程と、
（ｃ−２）前記第１半導体部の上方に前記高耐圧トランジスタのためのゲート絶縁層を形成する工程と、
（ｃ−３）前記第２半導体部の上方に前記低耐圧トランジスタのためのゲート絶縁層を形成する工程と、
（ｃ−４）前記第１半導体部の最下層に、第３不純物領域を形成する工程と、
（ｃ−５）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ−６）前記高耐圧トランジスタおよび前記低耐圧トランジスタのソース領域およびドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記工程（ｃ−３）は、９００℃より高い温度で行われる熱処理が終了した後であって、
前記ゲート電極の形成前に行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣの縮小化は必須である。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとが同一基板（同一チップ）に混載されることがある。このように、高耐圧トランジスタと低耐圧トランジスタと、を同一のＳＯＩ基板上に形成する場合、バルクのシリコン基板上にトランジスタを形成する際に得られた設計資産を活用するため、膜厚の大きいＳＯＩ層を用いて、高耐圧トランジスタは、素子分離によって完全に分離される構造とし、低耐圧トランジスタについては、バルクの設計資産を流用する技術がある（特開２００４−２６００７３号公報参照）。
【特許文献１】特開２００４−２６００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、バルクの設計資産を流用した高耐圧トランジスタにおいて、不純物領域が絶縁層まで到達する深さを有するために、ウェルの濃度や、支持基板に加わる電圧によっては、裏面に寄生ＭＯＳトランジスタが生じてしまうことがある。このことは、半導体装置の特性に変動を与え、信頼性の低下をも招く一因となりうる。
【０００４】
本発明の目的は、膜厚の大きいＳＯＩ層に形成された高耐圧トランジスタを含む半導体装置であって、高耐圧トランジスタにおいて、ＳＯＩ層の裏面側（絶縁層と接する側）に生じうる寄生ＭＯＳトランジスタの発生が抑制された半導体装置を提供することにある。また、本発明の他の目的は、上記寄生ＭＯＳトランジスタの発生が抑制された高耐圧トランジスタと低耐圧トランジスタを同一基板に混載することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明にかかる半導体装置は、
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたドレイン領域およびソース領域と、
前記半導体層に設けられ、前記ソース領域を囲むように設けられた第１不純物領域と、
前記半導体層に設けられ、前記ドレイン領域を囲むように設けられた第２不純物領域と、を含み、
前記第１不純物領域および前記第２不純物領域の一方は、前記絶縁層に到達しない深さを有し、
前記第１不純物領域および前記第２不純物領域の他方は、前記絶縁層に到達する深さを有する。
【０００６】
本発明にかかる半導体装置によれば、ドレイン領域のオフセット領域である第２不純物領域は、絶縁層に到達する深さを有し、ソース領域のオフセット領域である第１不純物領域は、絶縁層に到達する深さを有していない。そのため、半導体層の裏面側での寄生ＭＯＳトランジスタの発生を抑制することができる。その結果、表面側のチャネルに影響を与えることがなく、信頼性が良好な半導体装置を提供することができる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
前記半導体層に設けられたウェルと、
前記第１不純物領域および前記第２不純物領域のうち前記絶縁層に到達しない深さを有する不純物領域の下方に、前記ウェルと同じ導電型であり、不純物濃度が前記ウェルと比して大きい第３不純物領域と、を含むことができる。
【００１０】
この態様によれば、半導体層の裏面側に寄生ＭＯＳトランジスタが生じた場合であっても、寄生ＭＯＳトランジスタの閾値を高くすることができる。そのため、半導体層の表面側のチャネルに与える影響を抑制することができる。
【００１１】
（３）本発明にかかる半導体装置において、
前記第３不純物領域は、平面視したときに前記ゲート電極の下方のチャネル領域と重なるように設けられていることができる。
【００１２】
（４）本発明にかかる半導体装置は、
支持基板と、
前記支持基板上に設けられた絶縁層と、
前記絶縁層上に設けられた半導体層と、
前記半導体層に設けられたウェルと、
前記半導体層に設けられた絶縁ゲート型電界効果トランジスタと、を含み、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する第１不純物領域および第２不純物領域と、
前記ゲート電極下方のチャネル領域の下方であって、前記絶縁層と接するように形成された第３不純物領域と、を含み、
前記第３不純物領域は、前記ウェルと同じ導電型であり、
前記第３不純物領域の不純物濃度は、前記ウェルと比して大きい。
【００１３】
本発明にかかる半導体装置によれば、裏面側の寄生ＭＯＳトランジスタが発生した場合であっても、寄生ＭＯＳトランジスタのチャネル領域に該当する箇所に第３不純物領域が設けられていることとなる。これによって、寄生MOSトランジスタの閾値を高くすることができる。そのため、半導体層の表面側のチャネルに与える影響を抑制することができる。その結果、信頼性が良好である半導体装置を提供することができる。
【００１４】
本発明にかかる半導体装置において、さらに、下記の態様をとることができる。
【００１５】
（５）本発明にかかる半導体装置において、
前記第３不純物領域は、前記第１不純物領域および前記第２不純物領域の少なくとも一方と接しないことができる。
【００１６】
（６）本発明にかかる半導体装置において、
前記絶縁ゲート型電界効果トランジスタは、
前記半導体層に設けられ、前記絶縁層に到達する深さを有する素子分離絶縁層に画定された領域に設けられていることができる。
【００１７】
（７）本発明にかかる半導体装置において、
前記第１不純物領域は、ドレイン領域のオフセット領域であり、
前記第２不純物領域は、ソース領域のオフセット領域であることができる。
【００１８】
（８）本発明にかかる半導体装置において、
前記絶縁ゲート型電界効果トランジスタのゲート絶縁層は、
前記チャネル領域の上方に設けられた第１ゲート絶縁層と、
前記オフセット領域の上方に設けられ、前記第１ゲート絶縁層と比して膜厚の大きい第２ゲート絶縁層と、を含むことができる。
【００１９】
（９）本発明にかかる半導体装置において、
前記半導体層の膜厚は、５００ないし２０００ｎｍであることができる。
【００２０】
（１０）本発明にかかる半導体装置の製造方法は、
（ａ）支持基板と該支持基板上に設けられた絶縁層と該絶縁層の上方に設けられた半導体層を準備する工程と、
（ｂ）前記半導体層内に、前記絶縁層に到達する深さを有する第１素子分離領域を形成することにより、第１半導体部および第２半導体部を形成すること、
（ｃ）前記第１半導体部に高耐圧トランジスタを形成し、前記第２半導体部に低耐圧トランジスタを形成する工程と、を含み、
前記工程（ｃ）は、
（ｃ−１）前記第１半導体部の所定の領域にオフセット領域となり、前記絶縁層に到達する深さを有する第１不純物領域および第２不純物領域を形成する工程と、
（ｃ−２）前記第１半導体部の上方に前記高耐圧トランジスタのためのゲート絶縁層を形成する工程と、
（ｃ−３）前記第２半導体部の上方に前記低耐圧トランジスタのためのゲート絶縁層を形成する工程と、
（ｃ−４）前記第１半導体部の最下層に、第３不純物領域を形成する工程と、
（ｃ−５）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ−６）前記高耐圧トランジスタおよび前記低耐圧トランジスタのソース領域およびドレイン領域を形成する工程と、を含む。
【００２１】
（１１）本発明にかかる半導体装置の製造方法は、
前記工程（ｃ−３）は、９００℃より高い温度で行われる熱処理が終了した後であって、
前記ゲート電極の形成前に行われることができる。
【００２２】
本発明にかかる半導体装置の製造方法によれば、高耐圧トランジスタおよび低耐圧トランジスタのゲート絶縁層の形成を終えた後に、第３不純物領域の打ち込みが行われている。そのため、第３不純物領域の形成は、各種熱拡散工程を経ることなく行われることとなり、打ち込んだ不純物が必要以上に拡散されることを抑制することができる。その結果、所望の濃度である不純物領域を所望の位置に形成することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００２４】
１．第１の実施の形態
１．１．半導体装置
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２は、本実施の形態にかかる半導体装置のゲート電極と各種不純物領域の配置を説明するための平面図である。なお、図１は、図２のＩ−Ｉ線に沿った断面図である。
【００２５】
図１に示すように、本実施の形態の半導体装置は、支持基板６の上に、絶縁層８、半導体層１０が順に積層されたＳＯＩ基板を有する。半導体層１０としては、たとえば、単結晶シリコン層を用いることができる。ＳＯＩ基板内には、絶縁層８に到達する深さを有する素子分離絶縁層２０が形成され、素子形成領域１０ＨＶが画定されている。素子形成領域１０ＨＶには、絶縁ゲート型電界効果トランジスタ（以下「トランジスタ」ともいう。）１００が形成されている。
【００２６】
図１に示すように、トランジスタ１００は、第１ゲート絶縁層１０２と、第２ゲート絶縁層１０４と、ゲート電極１０６と、サイドウォール絶縁層１０８と、ソース領域１１０ａと、ドレイン領域１１０ｂとを有する。さらに、ソース領域１１０ａの下方にはソース領域１１０ａを抱合するように第１不純物領域１２０ａが配置され、ドレイン領域１１０ｂの下方にはドレイン領域１１０ｂを抱合するように第２不純物領域１２０ｂが設けられている。
【００２７】
第１ゲート絶縁層１０２は、チャネル領域となる第１の導電型のウェル３０上に設けられている。第２ゲート絶縁層１０４は、第１ゲート絶縁層１０２の両端で、オフセット領域（後述する。）の上方に設けられている。つまり、第２ゲート絶縁層１０４は、少なくとも第１ゲート絶縁層１０２と比してその膜厚が大きい。ゲート電極１０６は、少なくとも第１ゲート絶縁層１０２上に形成されている。ゲート電極１０６の側面には、サイドウォール絶縁層１０８が設けられている。第１不純物領域１２０ａは、ソース領域１１０ａのオフセット領域であり、第２不純物領域１２０ｂは、ドレイン領域１１０ｂのオフセット領域となる。第１不純物領域１２０ａおよび第２不純物領域１２０ｂは、ソース領域１１０ａおよびドレイン領域１１０ｂと同じ導電型であり、その不純物濃度は低い領域である。第１不純物領域１２０ａは、絶縁層８に到達しない深さを有し、第２不純物領域１２０ｂは、絶縁層８に到達する深さを有している。
【００２８】
さらに、図１に示すように、第１不純物領域１２０ａの下方には、第３不純物領域１３０が設けられている。第３不純物領域１３０は、半導体層１０の裏面側に生じうる寄生ＭＯＳの閾値を高くし、寄生素子が表面側のチャネルに与える影響を小さくするための不純物領域である。第３不純物領域１３０は、ウェル３０と同一の導電型の不純物領域であり、その不純物濃度は、ウェル３０と比して高くなっている。第３不純物領域１３０は、絶縁層８に到達するように設けられるのが好ましい。また、図２に示すように、第３不純物領域１３０は、平面視したときに第１不純物領域１２０ａの周囲を囲むように設けられ、チャネル領域の一部と重なるように設けられていることができる。
【００２９】
本実施の形態にかかる半導体装置によれば、ドレイン領域１１０ｂのオフセット領域である第２不純物領域１２０ｂは、絶縁層８に到達する深さを有し、ソース領域１１０ａのオフセット領域である第1不純物領域１２０ａは、絶縁層８に到達する深さを有していないため、半導体層１０の裏面側での寄生ＭＯＳトランジスタの発生を抑制することができる。そのため、表面側のチャネルに影響を与えることなく、信頼性が良好な半導体装置を提供することができる。
【００３０】
（変形例１）
次に、上述の実施の形態にかかる半導体装置の変形例１について、図３を参照しつつ説明する。図３は、図１に対応した断面を示す図である。本変形例１にかかる半導体装置は、第３不純物領域１３０の配置が上述の実施の形態と異なる例である。なお、以下の説明では、上述の実施の形態と異なる点についてのみ説明する。
【００３１】
本変形例１にかかる半導体装置では、図３に示すように、トランジスタ１００は、その深さが同一である第１不純物領域１２０ａおよび第２不純物領域１２０ｂを有する。つまり、第１不純物領域１２０ａおよび第２不純物領域１２０ｂは、ともに絶縁層８に到達する深さを有している。さらに、第１ゲート絶縁層１０２の下方、つまり、チャネル領域の下方であって、絶縁層８と接するように、第３不純物領域１３０が設けられている。
【００３２】
本変形例にかかる半導体装置によれば、半導体層１０の裏面側に生じうる寄生ＭＯＳトランジスタの閾値を高くすることができる。その結果、表面側のチャネルの特性に影響を与えることがなく、信頼性のよい半導体装置を提供することができる。
【００３３】
（変形例２）
次に、上述の実施の形態にかかる半導体装置の変形例２について、図４を参照しつつ説明する。図４は、図１に対応した断面を示す図である。なお、以下の説明では、上述の実施の形態と異なる点についてのみ説明する。
【００３４】
図４に示す半導体装置では、トランジスタ１００において、第１不純物領域１２０ａおよび第２不純物領域１２０ｂの深さが異なる。具体的には、第１不純物領域１２０ａは、絶縁層８に到達しない深さを有し、第２不純物領域１２０ｂは、絶縁層８に到達する深さを有している。つまり、第１不純物領域１２０ａは、第２不純物領域１２０ｂと比して浅い深さを有する不純物領域である。
【００３５】
本変形例による半導体装置によれば、ソース領域１１０ａは、絶縁層８に到達しない深さを有するため、半導体層１０の裏面側での寄生ＭＯＳトランジスタの発生を抑制することができる。その結果、表面側のチャネルの特性に影響を与えることがなく、信頼性のよい半導体装置を提供することができる。また、第１不純物領域１２０ａを、絶縁層８に到達する深さを有するようにして、第２不純物領域１２０ｂを、絶縁層８に到達しない深さを有するようにしてもよい。
【００３６】
１．２．半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について、図５ないし図１５を参照しつつ説明する。図５ないし図１５は、図１に対応した断面を示し、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
【００３７】
（１）まず、図５に示すように、支持基板６の上に、絶縁層８と、半導体層１０とが積層されたＳＯＩ基板を準備する。半導体層１０としては、たとえば、単結晶シリコン層を用いることができる。半導体層１０の膜厚は、５００〜２０００ｎｍであることが好ましい。
【００３８】
（２）ついで、図６に示すように、高耐圧トランジスタ１００が形成される領域にウェル３０を形成する。ウェル３０は、まず、半導体層１０の上に、たとえば、酸化膜からなる犠牲膜１２を形成し、その後、所定のパターンを有するマスク層Ｍ１を形成する。マスク層Ｍ１としては、たとえば、レジスト層を用いることができ、公知のリソグラフィおよびエッチング技術により形成される。その後、所定の導電型の不純物を半導体層１０に導入することで、ウェル３０を形成することができる。不純物の導入では、必要に応じて拡散のための熱処理を行ってもよい。その後、マスク層Ｍ１は、除去される。
【００３９】
（３）次に、図７に示すように、トランジスタ１００の第１不純物領域１２０ａおよび第２不純物領域１２０ｂを形成する（図１参照）。この工程では、まず、図７に示すように、第１不純物領域１２０ａおよび第２不純物領域１２０ｂが形成される領域に開口を有するマスク層Ｍ２を形成する。その後、マスク層Ｍ２をマスクとして、所定の導電型の不純物を、たとえば、イオン注入法により半導体層１０に導入し、必要に応じて拡散のための熱処理を施す。これにより、第１不純物領域１２０ａおよび第２不純物領域１２０ｂが形成される。その後、マスク層Ｍ２および犠牲膜１２は、それぞれの膜質に応じた除去方法により除去される。
【００４０】
（４）次に、図８に示すように、半導体層１０の上に、第１絶縁層１４を形成する。第１絶縁層１４としては、酸化シリコン膜、窒化酸化シリコン膜などを用いることができる。第１絶縁層１４は、たとえば、ＣＶＤ法などにより形成することができる。
【００４１】
ついで、第１絶縁層１４の上に、ストッパ絶縁層１６を形成する。ストッパ絶縁層１６としては、窒化シリコン膜を形成することができる。ストッパ絶縁層１６は、ＣＶＤ法などにより形成することができる。ついで、ストッパ絶縁層１６の上に、所定のパターンのマスク層Ｍ３を形成する。マスク層Ｍ３は、素子分離絶縁層２０（図１参照）が形成される領域を含む領域に開口を有している。
【００４２】
（５）次に、図９に示すように、マスク層Ｍ３をマスクとして、第１絶縁層１４およびストッパ絶縁層１６を除去する。その後、パターニングされたストッパ絶縁層１６および第１絶縁層１４とをマスクとして、半導体層１０をエッチングし、トレンチ１８を形成する。このトレンチ１８の形成では、トレンチ１８の底部が、絶縁層８に到達することのないように形成する。半導体層１０のエッチングは、たとえば、ドライエッチングにより行う。
【００４３】
（６）次に、図１０に示すように、ストッパ絶縁層１６を熱酸化のマスクとして、選択熱酸化を行うことにより、トレンチ１８に絶縁層２０ａを形成する。この絶縁層は、後の工程で、さらに酸化され、素子分離絶縁層２０（図１参照）となる。
【００４４】
（７）次に、図１１に示すように、ストッパ絶縁層１６の上に、所定のパターンを有するマスク層Ｍ４を形成する。マスク層Ｍ４は、ソース領域１１０ａ、ドレイン領域１１０ｂおよびチャネル領域（図１参照）が形成される領域を覆うパターンを有している。マスク層Ｍ４の形成は、上述のマスク層Ｍ１の形成と同様の方法で行うことができる。
【００４５】
（８）次に、図１２に示すように、選択熱酸化を行う。これにより、第２ゲート絶縁層１０４および絶縁層８に到達する深さを有する素子分離絶縁層２０を形成することができる。素子分離絶縁層２０が形成されたことで、素子形成領域１０ＨＶが画定されることとなる。その後、第１絶縁層１４およびストッパ絶縁層１６をそれぞれの膜質に応じた除去方法により除去する。
【００４６】
（９）次に、図１３に示すように、ゲート絶縁層となる絶縁層（図示せず）の形成を行う。絶縁層の形成は、熱酸化法により行うことができる。絶縁層としては、その膜厚が１００ｎｍないし５００ｎｍであることができる。ついで、絶縁層をパターニングすることにより、図１２に示すゲート絶縁層１０２を形成することができる。絶縁層のパターニングは、公知のリソグラフィおよびエッチング技術により行うことができる。
【００４７】
（１０）次に、図１４に示すように、ソース領域１１０ａおよびドレイン領域１１０ｂのイオン注入を行うための保護膜として、絶縁層２０２を形成する。絶縁層２０２は、たとえば、熱酸化法により形成することができる。ついで、第１不純物領域１１０ａの下方、絶縁層８と接する位置に、第３不純物領域１３０を形成する。第３不純物領域１３０では、所定のパターンを有するマスク層（図示せず）を形成した後に、不純物の打ち込みを行うことで形成することができる。この工程により、その深さが異なる第１不純物領域１１０ａの下には、第３不純物領域１３０が設けられ、ソース領域１１０ａおよびドレイン領域１１０ｂとがそれぞれ、深さの異なるオフセット領域に抱合されることとなる。
【００４８】
（１１）次に、図１５に示すように、ゲート電極１０６の形成を行う。ゲート電極１０６は、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることにより形成することができる。その後、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極１０６の側面にサイドウォール絶縁層１０８（図１参照）が形成される。ついで、所定の導電型の不純物を公知の技術により、半導体層１０に導入することにより、ソース領域１１０ａおよびドレイン領域１１０ｂを形成する。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００４９】
２．第２の実施の形態
次に、第２の実施の形態にかかる半導体装置について、図１６を参照しつつ説明する。図１６は、第２の実施の形態にかかる半導体装置を模式的に示す断面図である。第２の実施の形態にかかる半導体装置は、チャネルの導電型の異なる絶縁ゲート型電界効果トランジスタがそれぞれ形成されたＣＭＯＳトランジスタを含む半導体装置である。
【００５０】
図１６に示すように、本実施の形態にかかる半導体装置は、支持基板６の上に絶縁層８および半導体層１０が順に積層されている。半導体層１０は、たとえば、単結晶シリコン層であることができる。半導体層１０には、絶縁層８に到達する深さを有する素子分離絶縁層２０が形成され、素子形成領域１０Ｐおよび素子形成領域１０Ｎが画定されている。素子形成領域１０Ｐには、Ｐチャネル型のトランジスタ１００Ｐが形成されている。素子形成領域１０Ｎには、Ｎチャネル型のトランジスタ１００Ｎが形成されている。
【００５１】
トランジスタ１００Ｐの構造は、第１の実施の形態にかかる半導体装置に含まれる構造と同様である。一方、トランジスタ１００Ｎでは、ソース領域１１０ａとドレイン領域１１ｂを包合するオフセット不純物領域１２０ａ、１２０ｂの深さが同一である点が、高耐圧トランジスタ１００Ｐと異なっている。
【００５２】
本実施の形態にかかる半導体装置は、導電型の異なる不純物を打ち込む際には、打ち込みたくない領域をマスク層で覆った後に打ち込む点以外は、上述の第１の実施の形態にかかる半導体装置の製造方法に従って形成することができる
本実施の形態にかかる半導体装置によれば、絶縁層上の半導体層（ＳＯＩ層）に形成されたＣＭＯＳトランジスタであっても、耐圧が確保され、信頼性が向上した半導体装置を提供することができる。ＣＭＯＳトランジスタの場合は、支持基板を接地（０Ｖ）して、Ｎチャネル型のトランジスタ１００Ｎに印加されただけの所定の電圧を印加すると、Ｐチャネル型のトランジスタ１００Ｐからみたとき、支持基板６に所定の電圧値に応じた電圧差が生じてしまうこととなる。そのため、Ｐチャネル型のトランジスタ１００Ｐでは、半導体層の裏面側で寄生ＭＯＳトランジスタが生じてしまうこととなる。しかし、本実施の形態にかかる半導体装置では、トランジスタ１００Ｐは、第１の実施の形態に示す半導体装置の構造を有し、寄生素子の発生が抑制されている。その結果、信頼性の向上したＣＭＯＳトランジスタを提供することができる。
【００５３】
３．第３の実施の形態
次に、第３の実施の形態にかかる半導体装置について、図１７を参照しつつ説明する。図１７は、第３の実施の形態にかかる半導体装置を模式的に示す断面図である。第３の実施の形態にかかる半導体装置は、駆動電圧の異なるトランジスタが同一の基板に混載されている半導体装置の一例であり、上述の実施の形態と共通する構成・部材については、その詳細な説明を省略する。
【００５４】
図１７に示すように、本実施の形態の半導体装置は、第１および第２の実施の形態にかかる半導体装置と同様に、支持基板６上の絶縁層８の上に設けられた半導体層１０を有する。半導体層１０には、その底面が絶縁層８に到達する素子分離絶縁層２０が設けられている。この素子分離絶縁層２０により、高耐圧トランジスタ領域１０ＨＶと、低耐圧トランジスタ領域１０ＬＶとが分離されている。また、高耐圧トランジスタ領域１０ＨＶの半導体層１０の上面と、低耐圧トランジスタ領域１０ＬＶの半導体層１０の上面とは、同一の高さを有する。高耐圧トランジスタ領域１０ＨＶは、高耐圧トランジスタ１００が形成され、低耐圧トランジスタ領域１０ＬＶには、低耐圧トランジスタ２００が形成されている。
【００５５】
本実施の形態にかかる半導体装置に含まれる高耐圧トランジスタ１００としては、第１の実施の形態で説明した半導体装置を適用することができる。図１７には、図１に示した構造のトランジスタ１００を図示するが、変形例１または変形例２にかかるトランジスタ１００を適用してもよい。
【００５６】
次に、低耐圧トランジスタ２００について説明する。低耐圧トランジスタ領域１０ＬＶは、素子分離絶縁層２０により画定されているが、低耐圧トランジスタ２００は、低耐圧トランジスタ領域１０ＬＶ中に設けられ、その底面が絶縁層８に到達しない素子分離絶縁層２２により画定された領域に設けられている。
【００５７】
低耐圧トランジスタ２００は、ゲート絶縁層２０２と、ゲート電極２０４と、サイドウォール絶縁層２０６と、低濃度不純物層２１０と、高濃度不純物層２０８とを有する。ゲート絶縁層２０２は、チャネル領域となるウェル３２上に設けられている。ゲート電極２０４は、ゲート絶縁層２０２上に形成されている。サイドウォール絶縁層２０６は、ゲート電極２０４の側面に形成されている。低濃度不純物層２１０は、オフセット領域となる。高濃度不純物層２０８は、サイドウォール絶縁層１０８の外側に位置する半導体層に設けられ、ソース領域またはドレイン領域となる。
【００５８】
次に、本実施の形態にかかる半導体装置の製造方法について説明する。なお、第１の実施の形態にかかる半導体装置の製造方法と共通する工程については、詳細な説明を省略する。
【００５９】
（１）まず、第１の実施の形態で説明した製造方法と同様にして、高耐圧トランジススタ形成領域１０ＨＶおよび低耐圧トランジスタ領域１０ＬＶを画定するための、素子分離絶縁層２０となる絶縁層２０ａの形成までを行う（図１１参照）。
【００６０】
ついで、図１８に示すように、ストッパ絶縁層１６の上に、所定のパターンを有するマスク層Ｍ５を形成する。マスク層Ｍ５は、高耐圧トランジスタ領域１０ＨＶにおいては、ソース領域１１０ａ、ドレイン領域１１０ｂおよびチャネル領域（図１参照）が形成される領域を覆うパターンを有し、低耐圧トランジスタ領域１０ＬＶにおいては、素子分離絶縁層２２（図１７参照）が形成される領域以外を覆うパターンを有する。マスク層Ｍ５の形成は、上述のマスク層Ｍ１の形成と同様の方法で行うことができる。
【００６１】
（２）次に、図１９に示すように、選択熱酸化を行う。これにより、絶縁層８に到達する深さを有する素子分離絶縁層２０を形成すると共に、高耐圧トランジスタ領域１０ＨＶ内においては、第２ゲート絶縁層１０４を、低耐圧トランジスタ領域１０ＬＶ内においては、分離絶縁層２２を形成することができる。その後、第１絶縁層１４およびストッパ絶縁層１６をそれぞれの膜質に応じた除去方法により除去する。
【００６２】
（３）次に、図２０に示すように、ゲート絶縁層となる絶縁層（図示せず）の形成を行う。絶縁層の形成は、熱酸化法により行うことができる。絶縁層としては、その膜厚が１００ｎｍないし５００ｎｍであることができる。ついで、この絶縁層をパターニングすることにより、図２０に示すようなゲート絶縁層１０２を形成することができる。絶縁層のパターニングは、公知のリソグラフィおよびエッチング技術により行うことができる。
【００６３】
（４）次に、図２１に示すように、低耐圧トランジスタ２００のためのゲート絶縁層２０２の形成を行う。ゲート絶縁層２０２は、たとえば、熱酸化法により形成することができる。ついで、第１不純物領域１１０ａの下方、絶縁層８と接する位置に、第３不純物領域１３０を形成する。第３不純物領域１３０では、所定のパターンのマスク層（図示せず）を形成した後に、不純物の打ち込みを行うことで形成することができる。この工程により、その深さが異なる第１不純物領域１１０ａの下には、第３不純物領域１３０が設けられ、ソース領域１１０ａおよびドレイン領域１１０ｂとがそれぞれ、深さの異なるオフセット領域に抱合されることとなる。
【００６４】
（５）次に、図１７に参照されるゲート電極１０６、２０４の形成を行う。ゲート電極１０６、２０４は、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることにより形成することができる。その後、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極１０６、２０４の側面にサイドウォール絶縁層１０８、２０６（図１７参照）が形成される。ついで、所定の導電型の不純物を公知の技術により、半導体層１０に導入することにより、ソース領域１１０ａおよびドレイン領域１１０ｂと、低耐圧トランジスタ２００のソース領域またはドレイン領域となる高濃度不純物層２０８を形成する。
【００６５】
以上の工程により、第３の実施の形態にかかる半導体装置を製造することができる。
【００６６】
本実施の形態にかかる半導体装置の製造方法によれば、高耐圧トランジスタ１００および低耐圧トランジスタ２００のゲート絶縁層１０２、２０２の形成を終えた後に、第３不純物領域１３０の打ち込みが行われている。そのため、第３不純物領域１３０の形成は、各種熱拡散工程を経ることなく行われることとなり、打ち込んだ不純物が必要以上の拡散されることを抑制することができる。その結果、所望の濃度である不純物領域を所望の位置に形成することができる。
【００６７】
４．第４の実施の形態
次に、第４の実施の形態にかかる半導体装置について、図２２を参照しつつ説明する。図２２は、本実施の形態にかかる半導体装置を模式的に示す平面図である。
【００６８】
図２２に示すように、本実施の形態にかかる半導体装置は、環状のゲート電極１０６を有する例である。環状のゲート電極１０６に囲まれた位置にドレイン領域１１０ｂが設けられ、環状のゲート電極１０６の外側には、ソース領域１１０ａが設けられている。そして、第１の実施の形態と同様に、ソース領域１１０ａの下方に、寄生ＭＯＳトランジスタの閾値を制御して、寄生素子の影響を抑制するための第３不純物領域１３０が設けられている。なお、図２２では、ゲート電極１０６が矩形上の輪を有する形状の場合を示したが、これに限定されることなく、円形であってもよい。
【００６９】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００７０】
【図１】第１の実施の形態にかかる半導体装置を説明する図。
【図２】第１の実施の形態にかかる半導体装置を説明する図。
【図３】変形例１にかかる半導体装置を説明する図。
【図４】変形例２にかかる半導体装置を説明する図。
【図５】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図６】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図７】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図８】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図９】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１０】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１１】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１２】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１３】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１４】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１５】第１の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１６】第２の実施の形態にかかる半導体装置を説明する図。
【図１７】第３の実施の形態にかかる半導体装置を説明する図。
【図１８】第３の実施の形態にかかる半導体装置の製造工程を説明する図。
【図１９】第３の実施の形態にかかる半導体装置の製造工程を説明する図。
【図２０】第３の実施の形態にかかる半導体装置の製造工程を説明する図。
【図２１】第３の実施の形態にかかる半導体装置の製造工程を説明する図。
【図２２】第４の形態にかかる半導体装置を説明する図。
【符号の説明】
【００７１】
６…支持基板、  ８…絶縁層、  １０…半導体層、  １２…犠牲膜、  １４…絶縁層、  １６…ストッパ絶縁層、  １８…トレンチ、  ２０…素子分離絶縁層、２０ａ…絶縁層  ２２…素子分離絶縁層、  ３０、３２…ウェル、  １００…トランジスタ、  １０２…ゲート絶縁層、  １０２…第１ゲート絶縁層、  １０４…第２ゲート絶縁層、  １０６…ゲート電極、  １０８…サイドウォール絶縁層、  １１０ａ…ソース領域、  １１０ｂ…ドレイン領域、  １２０ａ…第１不純物領域、  １２０ｂ…第２不純物領域、１３０…第３不純物領域、  ２００…低耐圧トランジスタ、  ２０２…ゲート絶縁層、  ２０４…ゲート電極、  ２０６…サイドウォール絶縁層、  ２０８…高濃度不純物層、  ２１０…低濃度不純物層
【図１】
2007053161.tif 000003
【図２】
2007053161.tif 000004
【図３】
2007053161.tif 000005
【図４】
2007053161.tif 000006
【図５】
2007053161.tif 000007
【図６】
2007053161.tif 000008
【図７】
2007053161.tif 000009
【図８】
2007053161.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2007053161.tif 000017
【図１６】
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【図１７】
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【図１８】
2007053161.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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