(57)【要約】【課題】半導体に生じる結晶欠陥の影響が製品品質に影響しにくい構造の半導体装置及びその製造方法を提供すること。【解決手段】第１の半導体ピラー領域４、第２の半導体ピラー領域６及びトレンチＴは、第１の方向Ｘ１に沿って延在し、第１の半導体ピラー領域４及び第２の半導体ピラー領域６の第１の方向Ｘ１の両端部４ｅ、６ｅは、トレンチＴの第１の方向Ｘ１の両端部Ｔｅより内側に設けられている。【選択図】図１
2007134441.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体領域と、
前記第１の半導体ピラー領域に隣接し前記半導体ベース領域及び前記第２の半導体ピラー領域から離れて設けられたトレンチの内部に充填された誘電体と、
前記半導体領域と前記第１の半導体ピラー領域との間の前記半導体ベース領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備え、
前記第１の半導体ピラー領域、前記第２の半導体ピラー領域及び前記トレンチは、前記トレンチの深さ方向に対して略垂直な第１の方向に沿って延在し、少なくとも前記第１の半導体ピラー領域の前記第１の方向における両端部は、前記トレンチの前記第１の方向における両端部よりも内側に設けられていることを特徴とする半導体装置。
【請求項２】
前記誘電体は、シリカからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して設けられたトレンチの内部に充填された第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体領域と、
前記半導体領域と前記第１の半導体ピラー領域との間の前記半導体ベース領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備え、
前記第１の半導体ピラー領域と前記トレンチとは、前記トレンチの深さ方向に対して略垂直な第１の方向に沿って延在し、前記第１の半導体ピラー領域の前記第１の方向における両端部は、前記トレンチの前記第１の方向における両端部よりも内側に設けられていることを特徴とする半導体装置。
【請求項４】
第１導電型の第１の半導体層の主面上に形成された第２の半導体層にトレンチを形成する工程と、
前記トレンチの両端部をマスクで覆った状態で、前記トレンチの側壁に第１導電型不純物と第２導電型不純物とを注入する工程と、
前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域と、前記トレンチから離れて前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記トレンチの内部に誘電体を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の第１の半導体層の主面上に形成された第１導電型の第２の半導体層にトレンチを形成する工程と、
前記トレンチの両端部をマスクで覆った状態で、前記トレンチの側壁に第１導電型不純物を注入する工程と、
前記第１導電型不純物を拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域を形成する工程と、
前記トレンチを充填し前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域を、前記トレンチの内部にエピタキシャル成長させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にスーパージャンクション構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、パワーエレクトロニクス用途に適した半導体装置として、「スーパージャンクション構造」を有する半導体装置が知られている。スーパージャンクション構造は、半導体基板上に、ｎ型ピラー領域とｐ型ピラー領域とが交互に配列されてなるものであり、例えば半導体基板上のエピタキシャル層に設けられたトレンチの側面に、ｎ型不純物及びｐ型不純物をイオン注入した後、これをエピタキシャル層中に拡散させ、ｎ型ピラー領域及びｐ型ピラー領域を形成する技術が提案されている（例えば、特許文献１）。
【０００３】
しかるにこのような半導体装置においては、トレンチ内壁面の熱酸化や充填物を埋め込む際の酸化処理時のストレス、また充填物によるストレスなどの影響を受けて、例えばスリップ転位などの結晶欠陥がトレンチ端部で生じやすい傾向にある。
【特許文献１】特開２００２−１７０９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体に生じる結晶欠陥の影響が製品品質に影響しにくい構造の半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して前記半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体領域と、
前記第１の半導体ピラー領域に隣接し前記半導体ベース領域及び前記第２の半導体ピラー領域から離れて設けられたトレンチの内部に充填された誘電体と、
前記半導体領域と前記第１の半導体ピラー領域との間の前記半導体ベース領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備え、
前記第１の半導体ピラー領域、前記第２の半導体ピラー領域及び前記トレンチは、前記トレンチの深さ方向に対して略垂直な第１の方向に沿って延在し、少なくとも前記第１の半導体ピラー領域の前記第１の方向における両端部は、前記トレンチの前記第１の方向における両端部よりも内側に設けられていることを特徴とする半導体装置が提供される。
【０００６】
また、本発明の他の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体ピラー領域に隣接して設けられたトレンチの内部に充填された第２導電型の第２の半導体ピラー領域と、
前記第２の半導体ピラー領域の上に設けられた第２導電型の半導体ベース領域と、
前記半導体ベース領域の表面に選択的に設けられた第１導電型の半導体領域と、
前記半導体領域と前記第１の半導体ピラー領域との間の前記半導体ベース領域の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記半導体領域の上に設けられた第１の主電極と、
前記半導体層の前記主面の反対側に設けられた第２の主電極と、
を備え、
前記第１の半導体ピラー領域と前記トレンチとは、前記トレンチの深さ方向に対して略垂直な第１の方向に沿って延在し、前記第１の半導体ピラー領域の前記第１の方向における両端部は、前記トレンチの前記第１の方向における両端部よりも内側に設けられていることを特徴とする半導体装置が提供される。
【０００７】
また、本発明のさらに他の一態様によれば、
第１導電型の第１の半導体層の主面上に形成された第２の半導体層にトレンチを形成する工程と、
前記トレンチの両端部をマスクで覆った状態で、前記トレンチの側壁に第１導電型不純物と第２導電型不純物とを注入する工程と、
前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域と、前記トレンチから離れて前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域と、を形成する工程と、
前記トレンチの内部に誘電体を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００８】
また、本発明のさらに他の一態様によれば、
第１導電型の第１の半導体層の主面上に形成された第１導電型の第２の半導体層にトレンチを形成する工程と、
前記トレンチの両端部をマスクで覆った状態で、前記トレンチの側壁に第１導電型不純物を注入する工程と、
前記第１導電型不純物を拡散させて、前記トレンチに隣接する第１導電型の第１の半導体ピラー領域を形成する工程と、
前記トレンチを充填し前記第１の半導体ピラー領域に隣接する第２導電型の第２の半導体ピラー領域を、前記トレンチの内部にエピタキシャル成長させる工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、高品質な半導体装置を提供でき、また歩留まりを向上させて低コスト化を図れる。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照しつつ、本発明の実施形態について説明する。なお、以下の実施形態では、第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型とするものも本発明に含まれる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部平面構造を例示する模式図である。  
図２は、同半導体装置の要部断面構造を例示する模式図である。
【００１２】
本実施形態に係る半導体装置１１では、高不純物濃度のＮ＋型シリコン基板（第１の半導体層）２の主面上に、Ｎ型シリコンの第１のピラー領域（以下、単に「Ｎ型ピラー領域」とも称する）４と、Ｐ型シリコンの第２のピラー領域（以下、単に「Ｐ型ピラー領域」とも称する）６とが並列して設けられている。
【００１３】
Ｎ型ピラー領域４において、Ｐ型ピラー領域６が隣接する面の反対側の面には、トレンチＴが隣接している。トレンチＴの内部には、酸化シリコン膜１４及び窒化シリコン膜１６を介して、例えばシリカからなる誘電体８が充填されている。トレンチＴ及び誘電体８は、Ｎ型ピラー領域４間に挟まれるようにして設けられている。なお、誘電体８は、シリカに限らず、窒化シリコンなど他の誘電体であってもよい。
【００１４】
図２の断面構造に表されるように、トレンチＴ、誘電体８、Ｎ型ピラー領域４、Ｐ型ピラー領域６は、それぞれ、基板２の主面に対して略垂直に延在して設けられている。Ｐ型ピラー領域６の両側面にはＮ型ピラー領域４が隣接してＰＮ接合部を形成している。
【００１５】
また、図１は、トレンチＴ、誘電体８、Ｎ型ピラー領域４、Ｐ型ピラー領域６の平面構造を表し、これらトレンチＴ、誘電体８、Ｎ型ピラー領域４、Ｐ型ピラー領域６は、第１の方向Ｘ１に沿って延在している。この第１の方向Ｘ１は、トレンチＴの深さ方向に略垂直な方向であり、図２の断面図においては紙面を貫く方向に対応する。
【００１６】
図１に表される平面上において、トレンチＴ、Ｎ型ピラー領域４、Ｐ型ピラー領域６の組み合わせは、第１の方向Ｘ１に対して略垂直な第２の方向Ｘ２に沿って繰り返されている。例えば、トレンチＴと、これに隣接するＮ型ピラー領域４と、これに隣接するＰ型ピラー領域６と、これに隣接するＮ型ピラー領域４とを１つのユニットとして考えると、１チップあたり、２５０個のそのユニットが第２の方向Ｘ２に繰り返されている。例えば、トレンチＴ、Ｎ型ピラー領域４、Ｐ型ピラー領域６の第２の方向Ｘ２に沿った長さは、それぞれ、７マイクロメータ、５マイクロメータ、１０マイクロメータである。
【００１７】
Ｎ型ピラー領域４及びＰ型ピラー領域６の第１の方向Ｘ１に沿った長さは略等しい。また、Ｎ型ピラー領域４及びＰ型ピラー領域６の第１の方向Ｘ１に沿った長さは、トレンチＴの第１の方向Ｘ１に沿った長さより短く、Ｎ型ピラー領域４及びＰ型ピラー領域６の第１の方向Ｘ１の両端部は、トレンチＴの第１の方向Ｘ１の両端部より内側に設けられている。例えば、トレンチＴの第１の方向Ｘ１に沿った長さは、２．５〜４ミリメータである。Ｎ型ピラー領域４及びＰ型ピラー領域６の両端部４ｅ、６ｅは、それぞれ、トレンチＴの両端部Ｔｅから、例えば１０〜２０マイクロメータほど内側に設けられている。逆にいえば、トレンチＴの両端部Ｔｅが、Ｎ型ピラー領域４及びＰ型ピラー領域６の両端部４ｅ、６ｅから、１０〜２０マイクロメータほど突出している。
【００１８】
Ｐ型ピラー領域６の上に、以下に説明する能動領域が形成される。その能動領域はトレンチＴの両端部Ｔｅにまで延びて形成されない。能動領域の第１の方向Ｘ１における両端部は、Ｐ型ピラー領域６の両端部６ｅより少しはみ出した程度とされるのが望ましい。
【００１９】
再び図２を参照すると、Ｐ型ピラー領域６の上にはＰ型シリコンのベース領域１８が設けられ、さらにこの表面にはベース領域１８よりも不純物濃度が大なるＰ＋型シリコンのベース領域１９が設けられている。さらに、ベース領域１８の表面には、ベース領域１９を挟むようにしてＮ＋型シリコンの半導体領域（ソース領域）２２が設けられている。ベース領域１８は、Ｎ型ピラー領域４に隣接しＰＮ接合を形成している。
【００２０】
Ｎ型ピラー領域４から、ベース領域１８を経てソース領域２２に至る部分の表面上には絶縁膜２６が設けられている。また、誘電体８の上にも絶縁膜２４が設けられている。それら、絶縁膜２４、２６の上に、制御電極（ゲート電極）３０が設けられている。制御電極３０の周囲と上面は層間絶縁膜２８により覆われている。層間絶縁膜２８に覆われていないソース領域２２の一部とベース領域１９の上、および層間絶縁膜２８の上には、第１の主電極（ソース電極）３２が設けられ、ソース領域２２は第１の主電極３２に接続されている。基板２の主面の反対側の面には第２の主電極（ドレイン電極）３４が設けられている。
【００２１】
以上のように構成される半導体装置１１において、制御電極３０に所定の制御電圧を印加すると、その直下のＰ型ベース領域１８の表面付近にＮチャネルが形成され、Ｎ＋型ソース領域２２とＮ型ピラー領域４とが導通する。その結果、Ｎ＋型ソース領域２２、Ｎ型ピラー領域４、Ｎ＋型基板２を介して、第１の主電極３２と第２の主電極３４間に主電流経路が形成され、これら電極３２、３４間はオン状態とされる。
【００２２】
素子耐圧は、Ｎ型ピラー領域４とＰ型ベース領域１８との間のＰＮ接合、およびＮ型ピラー領域４とＰ型ピラー領域６との間のＰＮ接合から横方向に伸びる空乏層と、トレンチＴに埋め込まれた誘電体８とによって維持できる。
【００２３】
そして、本実施形態に係る半導体装置１１においては、図１を参照して前述したように、トレンチＴの両端部Ｔｅの付近（トレンチＴの終端から１０〜２０マイクロメータほど内側の部分）には、Ｎ型ピラー領域４とＰ型ピラー領域６は形成されていない。すなわち、チャネルを含む主電流経路が、トレンチＴの両端部Ｔｅの付近には形成されていない。
【００２４】
図４は、トレンチ内壁面に酸化シリコン膜が形成された状態（充填物は充填されていない状態）のトレンチ端部における、底部分の角部近傍の電子顕微鏡画像である。この図４にも表されるように、一般に、トレンチ内壁面の熱酸化、あるいはシリカ等を埋め込む際の酸化処理時のストレス、また充填物によるストレスなどの影響を受けて、例えばスリップ転位などの結晶欠陥がトレンチ端部で生じやすい傾向にある。
【００２５】
これに対して、本具体例では、上述したように、結晶欠陥が生じやすいトレンチ端部付近を素子の動作領域として利用しない構造であるため、たとえトレンチ端部付近に結晶欠陥が生じたとしても製品品質には影響しない。この結果、歩留まりが高く、品質の良い製品が得られる。
【００２６】
図３は、トレンチＴの両端部にまで、Ｎ型ピラー領域４及びＰ型ピラー領域６を形成した比較例を表す。この構造の半導体装置では歩留まりが３０％であり、不良内容の９０％が耐圧不良であった。  
図６は、その比較例の半導体装置の電圧−電流特性を表す。ここで、横軸の一目盛りは１００ボルト、縦軸の一目盛りは２００マイクロアンペアに対応する。このように、本来電流が流れ出すべき所望の電圧に至る前に、電流が流れ出してしまっている。そして、電流漏れ箇所を調べると、トレンチ端部が８５％を占めていた。
【００２７】
これに対して、本実施形態に係る半導体装置１１では、図５に表されるように、所望の電圧（例えば６００ボルト）に至るまで電流が流れず、所望の耐圧を確保できている。図５においても、横軸の一目盛りは１００ボルト、縦軸の一目盛りは２００マイクロアンペアに対応する。本実施形態に係る半導体装置１１の構造を採用することで、歩留まりは９０％に向上し、耐圧不良の占拠率は４％へと激減した。これにより、低コスト化を図れる。
【００２８】
次に、本実施形態に係る半導体装置の製造方法の一例について説明する。  
図７〜図１４は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００２９】
まず、図７に表されるように、高不純物濃度のＮ＋型シリコン基板（第１の半導体層）２の主面上に、低不純物濃度のＮ−型シリコン層（第２の半導体層）３をエピタキシャル成長させる。なお、第２の半導体層３はＰ−型であってもよい。
【００３０】
次に、Ｎ−型シリコン層３の表面に図示しないエッチングマスクを形成する。例えば、Ｎ−型シリコン層３の表面に熱酸化膜を形成した後、その酸化膜に選択的に開口を形成する。そして、その開口を通して、Ｎ−型シリコン層３を異方性エッチングする。これにより、図８に表されるように、Ｎ−型シリコン層３の表面から基板２に達するトレンチＴが形成される。トレンチＴは基板２の主面に対して略垂直である。図９は、トレンチＴを形成したＮ−型シリコン層３を上面側（トレンチＴの開口側）から見た平面図である。
【００３１】
次に、Ｎ−型シリコン層３の表面に、この表面へのイオン注入を防ぐためのストッパー膜３８（図１１参照）を形成した上で、図１０に表されるように、イオン注入用のステンシルマスク３６を重ねる。ステンシルマスク３６には、トレンチＴの並列方向に沿って延びた開口３６ａが形成されている。開口３６ａの短手方向長さは、トレンチＴの開口の長手方向長さより短い。したがって、トレンチＴの開口における両端部はステンシルマスク３６によって覆われている。例えば、トレンチＴの終端から３０マイクロメータほど内側の部分がステンシルマスク３６によって覆われており、それ以外のトレンチＴの開口は開放されている。
【００３２】
以上のようにしてトレンチＴの両端部をステンシルマスク３６で覆った状態で、図１１に表されるように、トレンチＴの側壁に対して斜め方向から（例えば深さ方向に対して３〜７°の角度で）Ｐ型不純物である例えばボロン（Ｂ）を打ち込む。トレンチＴの側壁の片側面にイオン注入した後、ウェーハを１８０度回転させて反対側面にもイオン注入を行う。このとき、トレンチＴの両端部はステンシルマスク３６で覆われているので、その覆われた部分のトレンチ側壁にはボロンは注入されない。
【００３３】
次に、同様に、トレンチＴの両端部をステンシルマスク３６で覆った状態で、図１２に表されるように、トレンチＴの側壁に対して斜め方向から（例えば深さ方向に対して３〜７°の角度で）Ｎ型不純物である例えばヒ素（Ａｓ）を打ち込む。トレンチＴの側壁の片側面にイオン注入した後、ウェーハを１８０度回転させて反対側面にもイオン注入を行う。このときも、トレンチＴの両端部はステンシルマスク３６で覆われているので、その覆われた部分のトレンチ側壁にはヒ素は注入されない。
【００３４】
上述したイオン注入工程の後、熱処理を施すことにより、Ｎ−型シリコン層３に注入されたヒ素とボロンを拡散及び活性化させる。この熱処理工程の後の状態を図１３に表す。活性化されたヒ素とボロンはそれぞれドナーとアクセプタとして機能し、Ｎ−型シリコン層３にＮ型ピラー領域４とＰ型ピラー領域６が形成される。ここで、ボロンの拡散係数の方がヒ素の拡散係数よりも大きいので、ボロンの方がトレンチＴの側壁からより離れたＮ−型シリコン層３の内部にまで拡散する。したがって、トレンチＴの側壁近傍においてはヒ素の濃度の方がボロンの濃度より高くなることからトレンチＴの側壁により近い側にＮ型ピラー領域４が形成される。トレンチＴの側壁からみてより奥に入った部分にＰ型ピラー領域６が形成される。
【００３５】
ここで、上述したように、トレンチＴの両端部付近の側壁には、Ｎ型不純物、Ｐ型不純物が注入されないことから、図１の平面構造に表されるように、トレンチＴの両端部付近には、Ｎ型ピラー領域４及びＰ型ピラー領域６は形成されない。すなわち、トレンチＴの両端部付近は、Ｎ−型のままである。
【００３６】
以上の熱処理工程の後、図１４に表すように、トレンチＴの内部に誘電体８を埋め込む。具体的には、例えば、トレンチＴの側壁及び底面に熱酸化により酸化シリコン膜１４を形成し、さらに酸化シリコン膜１４の表面に窒化シリコン膜１６を形成した上で、例えば気相成長法などによりシリカからなる誘電体８をトレンチＴ内に堆積する。なお、トレンチＴの内部に誘電体８を埋め込んだ後に熱処理を施し、Ｎ−型シリコン層３に注入されたヒ素とボロンを拡散及び活性化させてもよい。
【００３７】
次に、図２に表されるように、絶縁膜２４、２６を介して制御電極３０を形成し、これをマスクとしてＰ型ピラー領域６の表面にイオン注入を行い、自己整合的にＰ型ベース領域１８を形成する。さらに、Ｐ型ベース領域１８の表面に、選択的に、Ｐ＋型ベース領域１９、ソース電極２２を形成する。
【００３８】
次に、制御電極３０を覆うように層間絶縁膜２８を形成し、その層間絶縁膜２８に、ソースコンタクトのためのコンタクトホールを形成する。このコンタクトホールからは、ベース領域１９及びソース領域２２の一部が露出される。そして、コンタクトホールを埋めるようにして層間絶縁膜２８の上に第１の主電極３２を形成する。また、基板２の主面の反対側の面には、第２の主電極３４を形成する。以上のようにして、図２に表される半導体装置１１が得られる。
【００３９】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、上記第１の実施形態と同様の要素については同一の符号を付して詳細な説明は省略する。  
図１５は、本発明の第２の実施形態に係る半導体装置の要部平面構造を例示する模式図である。  
図１６は、同半導体装置の要部断面構造を例示する模式図である。
【００４０】
本実施形態に係る半導体装置４１も、第１の実施形態と同様、シリコン基板２上に、Ｎ型ピラー領域４４とＰ型ピラー領域４６とが並列して設けられている。第１の実施形態と異なるのは、トレンチＴの内部に、Ｐ型ピラー領域４６がエピタキシャル成長されて充填されている点である。
【００４１】
図１６の断面構造に表されるように、Ｎ型ピラー領域４４、Ｐ型ピラー領域４６（トレンチＴ）は、基板２の主面に対して略垂直に延在して設けられている。Ｎ型ピラー領域４４とＰ型ピラー領域４６は互いに隣接してＰＮ接合部を形成している。なお、第１実施形態に関して前述したように、トレンチＴは、Ｎ＋型シリコン基板（第１の半導体層）２に到るように深く形成してもよい。
【００４２】
また、図１５は、Ｎ型ピラー領域４４、Ｐ型ピラー領域４６（トレンチＴ）の平面構造を表し、これらＮ型ピラー領域４４、Ｐ型ピラー領域４６（トレンチＴ）は、第１の方向Ｘ１に沿って延在している。第１の方向Ｘ１は、トレンチＴの深さ方向に略垂直な方向であり、図１６の断面図においては紙面を貫く方向に対応する。
【００４３】
Ｎ型ピラー領域４４の第１の方向Ｘ１に沿った長さは、Ｐ型ピラー領域４６（トレンチＴ）の第１の方向Ｘ１に沿った長さより短く、Ｎ型ピラー領域４４の第１の方向Ｘ１における両端部４４ｅは、Ｐ型ピラー領域４６（トレンチＴ）の第１の方向Ｘ１における両端部Ｔｅより内側に設けられている。例えば、Ｐ型ピラー領域４６（トレンチＴ）の第１の方向Ｘ１に沿った長さは、２．５〜４ミリメータである。Ｎ型ピラー領域４４の第１の方向Ｘ１における両端部４４ｅは、それぞれ、Ｐ型ピラー領域４６（トレンチＴ）の両端部Ｔｅから、例えば１０〜２０マイクロメータほど内側に設けられている。逆にいえば、Ｐ型ピラー領域４６（トレンチＴ）の両端部Ｔｅが、Ｎ型ピラー領域４４の両端部４４ｅから、１０〜２０マイクロメータほど突出している。
【００４４】
Ｐ型ピラー領域４６の上に、以下に説明する能動領域が形成される。その能動領域の第１の方向Ｘ１における両端部は、Ｐ型ピラー領域４６（トレンチＴ）の両端部Ｔｅにまで延びていない。能動領域の第１の方向Ｘ１における両端部は、Ｎ型ピラー領域４４の両端部４４ｅより少しはみ出した程度とされるのが望ましい。
【００４５】
再び図１６を参照すると、Ｐ型ピラー領域４６において、両端部付近を除いた、能動領域となるべき部分の上にはＰ型シリコンのベース領域１８が設けられ、さらにこの表面にはベース領域１８よりも不純物濃度が大なるＰ＋型シリコンのベース領域１９が設けられている。さらに、ベース領域１８の表面には、ベース領域１９を挟むようにしてＮ＋型シリコンの半導体領域（ソース領域）２２が設けられている。ベース領域１８は、Ｎ型ピラー領域４４に隣接しＰＮ接合を形成している。
【００４６】
Ｎ型ピラー領域４４から、ベース領域１８を経てソース領域２２に至る部分の表面上には、絶縁膜５６が設けられている。この絶縁膜５６の上に、制御電極（ゲート電極）５０が設けられている。制御電極５０の周囲と上面は層間絶縁膜５８により覆われている。層間絶縁膜５８に覆われていないソース領域２２の一部とベース領域１９の上、および層間絶縁膜５８の上には、第１の主電極（ソース電極）５２が設けられ、ソース領域２２は第１の主電極５２に接続されている。基板２の主面の反対側の面には第２の主電極（ドレイン電極）３４が設けられている。
【００４７】
以上のように構成される半導体装置４１において、制御電極５０に所定の制御電圧を印加すると、その直下のＰ型ベース領域１８の表面付近にＮチャネルが形成され、Ｎ＋型ソース領域２２とＮ型ピラー領域４４とが導通する。その結果、Ｎ＋型ソース領域２２、Ｎ型ピラー領域４４、Ｎ＋型基板２を介して、第１の主電極５２と第２の主電極３４間に主電流経路が形成され、これら電極５２、３４間はオン状態とされる。
【００４８】
素子耐圧は、Ｎ型ピラー領域４４とＰ型ベース領域１８との間のＰＮ接合、およびＮ型ピラー領域４４とＰ型ピラー領域４６との間のＰＮ接合から横方向に伸びる空乏層とによって維持できる。
【００４９】
そして、本実施形態に係る半導体装置４１によれば、図１５を参照して前述したように、トレンチＴの両端部付近（トレンチＴの終端Ｔｅから１０〜２０マイクロメータほど内側の部分）には、Ｎ型ピラー領域４４は形成されていない。
【００５０】
このように本実施形態においても、結晶欠陥が集中しやすいトレンチ端部付近の底部分近傍を素子の主電流経路として全く利用しない構造であるため、たとえトレンチ端部付近に結晶欠陥が生じたとしても製品品質には影響しない。この結果、歩留まりが高く、品質の良い製品が得られる。
【００５１】
次に、本実施形態に係る半導体装置の製造方法の一例について説明する。  
図１７〜図２１は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００５２】
第１の実施形態と同様に、高不純物濃度のＮ＋型シリコン基板（第１の半導体層）２の主面上に、低不純物濃度のＮ−型シリコン層（第２の半導体層）３をエピタキシャル成長させた後、Ｎ−型シリコン層３にトレンチＴを形成する。図１７は、トレンチＴを形成したＮ−型シリコン層３を上面側（トレンチＴの開口側）から見た平面図である。
【００５３】
次に、Ｎ−型シリコン層３の表面に、この表面へのイオン注入を防ぐためのストッパー膜３８を形成した上で、図１８に表されるように、イオン注入用のステンシルマスク３６を重ねる。図１０に関して前述したものと同様に、ステンシルマスク３６には、トレンチＴの並列方向に沿って延びた開口３６ａが形成されている。開口３６ａの短手方向長さは、トレンチＴの開口の長手方向長さより短い。したがって、トレンチＴの開口における両端部はステンシルマスク３６によって覆われている。例えば、トレンチＴの終端から３０マイクロメータほど内側の部分がステンシルマスク３６によって覆われており、それ以外のトレンチＴの開口は開放されている。
【００５４】
以上のようにしてトレンチＴの両端部をステンシルマスク３６で覆った状態で、図１９に表されるように、トレンチＴの側壁に対して斜め方向から（例えば深さ方向に対して３〜７°の角度で）Ｎ型不純物である例えばヒ素（Ａｓ）を打ち込む。トレンチＴの側壁の片側面にイオン注入した後、ウェーハを１８０度回転させて反対側面にもイオン注入を行う。このとき、トレンチＴの両端部はステンシルマスク３６で覆われているので、その覆われた部分のトレンチ側壁にはヒ素は注入されない。
【００５５】
上述したイオン注入工程の後、熱処理を施すことにより、Ｎ−型シリコン層３に注入されたヒ素を拡散及び活性化させる。この熱処理工程の後の状態を図２０に表す。活性化されたヒ素はドナーとして機能し、Ｎ−型シリコン層３にＮ型ピラー領域４４が形成される。
【００５６】
次に、図２１に表すように、例えば、シランガスを用いた化学気相成長法により、トレンチＴの内部を埋め込むようにＰ型ピラー領域４６をエピタキシャル成長させる。
【００５７】
次に、図１６に表されるように、絶縁膜５６を介して制御電極５０を形成し、これをマスクとしてＰ型ピラー領域４６の表面にイオン注入を行い、自己整合的にＰ型ベース領域１８を形成する。Ｐ型ベース領域１８は、トレンチＴの第１の方向Ｘ１における両端部Ｔｅ（図１５参照）にまでは延びて形成されない。すなわち、Ｐ型ベース領域１８の第１の方向Ｘ１における両端部は、トレンチＴの第１の方向Ｘ１における両端部Ｔｅよりも内側に設けられる。次に、そのＰ型ベース領域１８の表面に、選択的に、Ｐ＋型ベース領域１９、ソース電極２２を形成する。
【００５８】
次に、制御電極５０を覆うように層間絶縁膜５８を形成し、その層間絶縁膜５８に、ソースコンタクトのためのコンタクトホールを形成する。このコンタクトホールからは、ベース領域１９及びソース領域２２の一部が露出される。そして、コンタクトホールを埋めるようにして層間絶縁膜５８の上に第１の主電極５２を形成する。また、基板２の主面の反対側の面には、第２の主電極３４を形成する。以上のようにして、図１６に表される半導体装置４１が得られる。トレンチＴの両端部付近には能動領域は形成されない。
【００５９】
［第３の実施形態］
本発明は、ＭＯＳＦＥＴのみならず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など、いわゆるスーパージャンクション構造を有する他の半導体装置に適用でき、これらも本発明の範囲に包含される。  
図２２は、本発明の実施の形態にかかるＩＧＢＴの構造を表す模式断面図である。  
同図に例示した縦型ＩＧＢＴは、Ｎ＋型層２の裏面側にＰ＋コレクタ層４０が形成されている。そして、第１の主電極としてエミッタ電極３２が設けられ、第２の主電極としてコレクタ電極３４が設けられている。図２に関して前述したＭＯＳＦＥＴと比べて、個々の名称や一部の構造が異なるものの、スーパージャンクション構造付近の構造は同じである。なお、図１６に関して前述した構造についても、同様にＩＧＢＴに変形することが可能であり、これも本発明の範囲に包含される。
【００６０】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６１】
以上説明した構造において、各要素の導電型を逆にしてもよい。  
また、第１の実施形態において、トレンチＴの側壁に打ち込むＰ型とＮ型の２種類の不純物の組み合わせは上述したものに限らず、例えばＮチャネル型素子の場合には、両者の拡散係数を比較してＰ型不純物の方が大きくなる組み合わせであればよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体装置の要部平面構造を例示する模式図である。
【図２】同第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図３】比較例の半導体装置の要部平面構造を例示する模式図である。
【図４】トレンチ端部における底部の角部近傍の電子顕微鏡画像である。
【図５】本発明の第１の実施形態に係る半導体装置の電圧−電流特性図である。
【図６】比較例の半導体装置の電圧−電流特性図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８の平面図である。
【図１０】図９に続く工程を例示する平面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】図１２に続く工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の要部平面構造を例示する模式図である。
【図１６】同第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１７】同第２の実施形態に係る半導体装置の製造工程の要部を例示する平面図である。
【図１８】同第２の実施形態に係る半導体装置の製造工程の要部を例示する断面図である。
【図１９】図１８に続く工程断面図である。
【図２０】図１９に続く工程断面図である。
【図２１】図２０に続く工程断面図である。
【図２２】本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【符号の説明】
【００６３】
２…第１の半導体層、３…第２の半導体層、４，４４…第１の半導体ピラー領域、６，４６…第２の半導体ピラー領域、８…誘電体、１１，４１…半導体装置、１４…酸化シリコン膜、１６…窒化シリコン膜、１８，１９…半導体ベース領域、２２…半導体領域、２４，２６，５６…絶縁膜、２８，５８…層間絶縁膜、３０，５０…制御電極、３２，５２…第１の主電極、３４…第２の主電極、３６…ステンシルマスク、３６ａ…開口、３８…ストッパー膜、４０…コレクタ層、Ｔ…トレンチ
【図１】
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【図２】
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【図３】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図４】
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【図５】
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【図６】
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