(57)【要約】【課題】十分な精度を有する内部電圧を発生することが可能な半導体装置を提供する。【解決手段】基準電圧発生回路１１は、基準電圧を発生する。内部電圧発生回路１２−１は、基準電圧発生回路により発生された基準電圧に基づき内部電圧を発生する。第１のトリミング回路１３は、内部電圧のトリミング時、第１のトリミングデータに応じて外部から供給される第１の目標電圧をトリミングし、第１の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する。【選択図】      図１
2007005776.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路により発生された基準電圧に基づき内部電圧を発生する内部電圧発生回路と、
前記内部電圧のトリミング時、第１のトリミングデータに応じて外部から供給される第１の目標電圧をトリミングし、前記第１の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第１のトリミング回路と
を具備することを特徴とする半導体装置。
【請求項２】
クロック信号をカウントし、前記第１のトリミング回路から出力されるトリミング終了を示す第１の信号に応じて前記クロック信号のカウントを停止するカウンタと、
前記カウンタのカウント値を前記第１のトリミングデータとして記憶する記憶回路と
をさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のトリミング回路は、
通常動作時、前記内部電圧発生回路により発生された内部電圧を分圧し、トリミング時、前記第１の目標電圧を分圧する第１の分圧回路と、
前記第１のトリミングデータに応じて前記第１の分圧回路の分圧比を変更する第１のレベル変更回路と、
前記第１の分圧回路の出力電圧と前記基準電圧とを比較し、前記第１の分圧回路の出力電圧と前記基準電圧が一定の条件のとき前記第１の信号を出力する第１の比較器と
を具備することを特徴とする請求項１記載の半導体装置。
【請求項４】
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路により発生された前記基準電圧をトリミングし、前記基準電圧のトリミング時、第１のトリミングデータに基づき、前記基準電圧が外部から供給される第１の目標電圧に対して一定の条件のときトリミングを終了する第１のトリミング回路と、
前記第１のトリミング回路によりトリミングされた前記基準電圧に基づき内部電圧を発生する内部電圧発生回路と、
前記内部電圧のトリミング時、第２のトリミングデータに基づき、外部から供給される第２の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第２のトリミング回路と
を具備することを特徴とする半導体装置。
【請求項５】
クロック信号をカウントし、前記基準電圧のトリミング時、前記第１のトリミング回路から出力されるトリミング終了を示す第１の信号に応じて前記クロック信号のカウントを停止し、前記内部電圧のトリミング時、前記第２のトリミング回路から出力されるトリミング終了を示す第２の信号に応じて前記クロック信号のカウントを停止するカウンタと、
前記基準電圧のトリミング時、前記カウンタのカウント値を前記第１のトリミングデータとして記憶し、前記内部電圧のトリミング時、前記カウンタのカウント値を前記第２のトリミングデータとして記憶する記憶回路と
を具備することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリ等の半導体装置に係わり、特に、半導体装置の内部で発生される電圧を自動的に調整するオートトリミング機能に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むに従いトランジスタの信頼性の問題が益々重要になってきている。トランジスタの信頼性を向上させるため、トランジスタの印加電圧は可能な限り低電圧が要求される。一方、トランジスタの動作を高速化させるため、トランジスタには可能な限り高い電圧を印加することが要求されている。特に、半導体装置の内部電圧は、高速動作の要求から電源電圧Ｖｃｃより高い電圧を使用することが多く、トランジスタの信頼性を維持する技術は必須となっている。
【０００３】
高速動作と信頼性向上の両立を妨げる要因のひとつに内部電位のばらつきがある。一般に、内部電圧発生回路はアナログ回路である。このため、トランジスタの閾値電圧Ｖｔｈ、配線抵抗Ｒｓ、酸化膜厚等のプロセスパラメータの変動に応じて特性が敏感に変動する。さらに、内部電圧発生回路は、カレントミラー回路が多用されており、これらカレントミラー回路の微細なパターン形状の違いにより特性が変動する。この内部電圧の変動は、近年の半導体装置の微細化及び電源電圧Ｖｃｃの低電圧化によりさらに加速される傾向に有る。
【０００４】
内部電圧のばらつきを低減させる１つの施策としてトリミング機能がある。このトリミング機能は、例えば内部電圧発生回路の出力段に設けられた分圧抵抗の抵抗値を微調整することにより、発生される内部電圧を目標電圧に設定する機能である。特に、近年、半導体装置内で発生される内部電圧と外部から供給される目標電圧とを比較し、この比較結果に応じて自己整合的に内部電圧をトリミングするオートトリミングが提案されている（例えば特許文献１参照）。
【０００５】
前記オートトリミングは、一般にダイソートテスト時に実行される。オートトリミングの結果得られたトリミングデータは、レジスタ又は電気フューズに記憶される。すなわち、オートトリミング後、電源電圧をオフとせず、そのまま評価を続ける場合、トリミングデータは、レジスタ回路に記憶される。また、製品等で恒久的にトリミングデータを使用する場合、トリミングデータは、電気フューズに記憶される。
【０００６】
ところで、例えばＮＡＮＤ型フラッシュメモリは、データの書き込み、ベリファイ、消去に多くの内部電圧を必要とする。特に、書き込みベリファイ後、書き込み電圧を僅かずつ上昇させて再書き込み行なう場合や、１つのメモリセルに複数のデータを記憶する多値メモリは、メモリセルの閾値電圧を高精度に制御する必要がある。このため、内部電圧も高精度に制御する必要がある。また、例えばダイナミック型ＲＡＭにおいては、上述したように高速動作と信頼性向上を両立させるため、高精度の内部電圧を必要としている。
【特許文献１】特開２００１−２２９６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、十分な精度を有する内部電圧を発生することが可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の第１の態様は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路により発生された基準電圧に基づき内部電圧を発生する内部電圧発生回路と、前記内部電圧のトリミング時、第１のトリミングデータに応じて外部から供給される第１の目標電圧をトリミングし、前記第１の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第１のトリミング回路とを具備することを特徴とする。
【０００９】
本発明の半導体装置の第２の態様は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路により発生された前記基準電圧をトリミングし、前記基準電圧のトリミング時、第１のトリミングデータに基づき、前記基準電圧が外部から供給される第１の目標電圧に対して一定の条件のときトリミングを終了する第１のトリミング回路と、前記第１のトリミング回路によりトリミングされた前記基準電圧に基づき内部電圧を発生する内部電圧発生回路と、前記内部電圧のトリミング時、第２のトリミングデータに基づき、外部から供給される第２の目標電圧が前記基準電圧に対して一定の条件のときトリミングを終了する第２のトリミング回路とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、十分な精度を有する内部電圧を発生することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
（第１の実施形態）
図１において、半導体装置１０は、基準電圧発生回路１１と複数の内部電圧発生回路１２−１、１２−２、１２−３〜１２−ｎを有している。基準電圧発生回路１１は、例えば周知のバンドギャップリファレンス（ＢＧＲ）回路により構成され、基準電圧ＶＢＧＲを発生する。基準電圧ＶＢＧＲは内部電圧発生回路１２−１、１２−２、１２−３〜１２−ｎに供給される。内部電圧発生回路１２−１、１２−２、１２−３〜１２−ｎは、基準電圧ＶＢＧＲに基づいて、それぞれ内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇを発生する。基準電圧発生回路１１は第１のトリミング回路１３に接続され、内部電圧発生回路１２−１、１２−２、１２−３〜１２−ｎは、複数の第２のトリミング回路１４−１、１４−２〜１４−ｎに接続されている。第１のトリミング回路１３は、後述する基準電圧のトリミング時おいて動作され、複数の第２のトリミング回路１４−１、１４−２〜１４−ｎは、内部電圧のトリミング時において順次選択的に動作される。
【００１３】
第１のトリミング回路１３は、第１の目標電圧ＶＴ１に基づき、基準電圧ＶＢＧＲを発生するための抵抗をトリミングする。第１のトリミング回路１３は、第１の目標電圧ＶＴ１と基準電圧ＶＢＧＲとが一定の条件の場合、トリミング終了を示す制御信号Ｃ１を出力する。ここで、一定の条件とは、例えば基準電圧ＶＢＧＲが第１の目標電圧ＶＴ１より高い場合、又は低い場合の一方であるが、基準電圧ＶＢＧＲと第１の目標電圧ＶＴ１の電位差が最小である場合を一定の条件としても良い。第２のトリミング回路１４−１、１４−２〜１４−ｎは、第２の目標電圧ＶＴ２−１、ＶＴ２−２〜ＶＴ２−ｎと基準電圧ＶＢＧＲとがそれぞれ上記のように一定の条件の場合、トリミング終了を示す制御信号Ｃ２−１、Ｃ２−２〜Ｃ２−ｎをそれぞれ出力する。
【００１４】
第１のトリミング回路１３、複数の第２のトリミング回路１４−１、１４−２〜１４−ｎから出力される制御信号Ｃ１、Ｃ２−１、Ｃ２−２〜Ｃ２−ｎは、第１の選択回路１５に供給される。この第１の選択回路１５は、これら制御信号Ｃ１、Ｃ２−１、Ｃ２−２〜Ｃ２−ｎのうちの１つを選択する。この選択された制御信号は、カウンタ１６に供給される。
【００１５】
このカウンタ１６は、基準電圧のトリミング時、及び内部電圧のトリミング時において、クロック信号ＣＬＫをカウントし、第１の選択回路１５から供給される制御信号Ｃ１、Ｃ２−１、Ｃ２−２〜Ｃ２−ｎのうちの１つにより、カウント動作が停止される。カウンタ１６のカウント値は、トリミングデータとしてレジスタ１７に保持される。さらに、このレジスタ１７に保持されたトリミングデータは、電気フューズ回路１８に供給される。
【００１６】
この電気フューズ回路１８は、複数の例えばアンチフューズにより構成されている。このアンチフューズは、過電圧を印加して絶縁膜を破壊することにより、データを記憶するタイプのフューズ素子である。電気フューズ回路１８は、制御信号Ｃ１、Ｃ２−１、Ｃ２−２〜Ｃ２−ｎ応じてカウンタ１６によりカウントされ、レジスタ１７に保持されたトリミングデータを記憶可能な容量を有している。
【００１７】
また、レジスタ１７に保持されたトリミングデータは、電気フューズ回路１８に記憶された後、データ出力回路１９を介して半導体装置１０に接続されたテスタ２０に供給される。このテスタ２０により、トリミングデータが記憶される。
【００１８】
上記トリミング動作は、例えばダイソートテスト時に実行される。このダイソートテストの終了後、冗長回路の設定を行うとき、テスタ２０により記憶されたトリミングデータが、半導体装置１０に設けられたレーザーフューズ回路２１に記憶される。レーザーフューズ回路２１は、例えば上記電気フューズ回路１８と同等の記憶容量を有する複数のレーザーフューズ素子により構成されている。これらレーザーフューズ素子は、基準電圧を設定するためのトリミングデータ、及び複数の内部電圧を設定するためのトリミングデータに応じてブローされる。このため、これらトリミングデータはレーザーフューズ回路２１によって記憶される。
【００１９】
一方、半導体装置１０の第２の選択回路２２は、モード信号ＭＤに応じてレジスタ１７、電気フューズ回路１８、レーザーフューズ回路２１から出力されるトリミングデータを選択する。すなわち、モード信号ＭＤが基準電圧のトリミング動作を示す場合、第２の選択回路２２はレジスタ１７の出力信号を選択する。また、モード信号ＭＤが内部電圧のトリミング動作を示す場合、第２の選択回路２２はレジスタ１７、電気フューズ回路１８の出力信号を適宜選択する。モード信号ＭＤが半導体装置の通常動作を示す場合、第２の選択回路２２はレーザーフューズ回路２１の出力信号を選択する。第２の選択回路２２により選択されたトリミングデータは第３の選択回路２３に供給される。この第３の選択回路２３は、選択信号ＳＬに応じて第１のトリミング回路１３、複数の第２のトリミング回路１４−１、１４−２〜１４−ｎのうちの１つを選択し、第２の選択回路２２から供給されるトリミングデータを対応する１つのトリミング回路に供給する。各トリミング回路は、第３の選択回路２３を介して供給されるトリミングデータに応じて、基準電圧又は内部電圧がトリミングされる。
【００２０】
尚、図１に示す構成は基準電圧ＶＢＧＲと複数の内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇの両方をトリミングする場合を示している。このような構成とすることが後述するように望ましいが、これに限定されるものではない。例えば基準電圧ＶＢＧＲのみをトリミングし、内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇをトリミングしない構成とすることも可能である。この場合、複数の第２のトリミング回路１４−１〜１４−ｎ、第１の選択回路１５、第３の選択回路２３は省略可能である。
【００２１】
また、基準電圧ＶＢＧＲをトリミングしないで、内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇをトリミングする構成とすることも可能である事はいうまでもない。さらに、例えばチップ外部からの入力信号により、チップ内の複数の回路の動作変更を選択的に行う事が出来るテストモード等を使用してトリミングする電圧を選択することにより、回路構成の変更無しで基準電圧ＶＢＧＲと複数の内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇのトリミングを任意に実施することが可能になる。
【００２２】
さらに、データ出力回路１９、レーザーフューズ２１は、必ずしも必要ではなく、省略することが可能である。この場合、基準電圧のトリミング時や、内部電圧のトリミング時に設定されたトリミングデータは、電気フューズ回路１８に記憶され、通常の動作時において、第２の選択回路２２は電気フューズ１８に記憶されたトリミングデータを選択する。
【００２３】
図２は、第１のトリミング回路１３の一例を示している。第１のトリミング回路１３は、デコーダ１３ａ、スイッチ回路１３ｂ、分圧回路１３ｃ、比較器１３ｄにより構成されている。デコーダ１３ａは、供給されたトリミングデータＴＤをデコードし、複数の信号を出力する。スイッチ回路１３ｂは、例えば複数のＮチャネルＭＯＳトランジスタ１３ｂ−１、１３ｂ−２〜１３ｂ−ｎ−１を有している。これらトランジスタ１３ｂ−１、１３ｂ−２〜１３ｂ−ｎ−１の各ゲートは、デコーダ１３ａの出力端に接続されている。
【００２４】
分圧回路１３ｃは、電源と接地間に直列接続された例えばＰチャネルＭＯＳトランジスタ１３ｃ−１と、複数の抵抗Ｒ１、Ｒ２、Ｒ３〜Ｒｎとにより構成されている。これら抵抗Ｒ１、Ｒ２、Ｒ３〜Ｒｎは、例えば互いに等しい抵抗値を有している。トランジスタ１３ｃ−１のゲート、及びトランジスタ１３ｃ−１と抵抗Ｒ１の接続ノードには、基準電圧発生回路１１から出力される電圧が供給されている。前記トランジスタ１３ｂ−１の一端は、抵抗Ｒ１と抵抗Ｒ２の接続ノードに接続され、他端は接地されている。トランジスタ１３ｂ−２の一端は、抵抗Ｒ２と抵抗Ｒ３の接続ノードに接続され、他端は接地されている。さらに、トランジスタ１３ｂ−ｎ−１の一端は、図示せぬ抵抗Ｒｎ−１と抵抗Ｒｎの接続ノードに接続され、他端は接地されている。スイッチ回路１３ｂは、デコーダ１３ａの出力信号に応じて分圧回路１３ｃを構成する複数の抵抗Ｒ１〜Ｒｎを選択し、基準電圧発生回路１１の出力電圧、すなわち、基準電圧ＶＢＧＲをトリミングする。
【００２５】
また、分圧回路１３ｃによりトリミングされた基準電圧ＶＢＧＲは比較器１３ｄの一方入力端に供給される。この比較器１３ｄの他方入力端には、例えば外部より第１の目標電圧ＶＴ１が供給される。トリミング時、比較器１３ｄは、基準電圧ＶＢＧＲと第１の目標電圧ＶＴ１とを比較し、基準電圧が例えば第１の目標電圧ＶＴ１（例えば１Ｖ）以上となったとき、制御信号Ｃ１を出力する。
【００２６】
図３は、内部電圧発生回路１２−１と第２のトリミング回路１４−１の一例を示している。他の内部電圧発生回路１２−２〜１２−ｎ及び第２のトリミング回路１４−２〜１４−ｎも図３と同様の構成とされており、発生する内部電圧が内部電圧発生回路１２−１及び第２のトリミング回路１４−１と異なっている。
【００２７】
図３において、内部電圧発生回路１２−１は、発振器（ＯＳＣ）１２ａと、チャージポンプ回路（ＣＰＭＰ）１２ｂと、比較器１２ｃにより構成されている。発振器１２ａは、例えば一定周期の信号を発振する。この信号はチャージポンプ回路１２ｂに供給される。このチャージポンプ回路１２ｂは、供給された信号に従って電源電圧を昇圧する。チャージポンプ回路１２ｂの出力電圧は、後述する分圧回路１４ｃにより分圧される。この分圧電圧は比較器１２ｃの一方入力端に供給される。この比較器１２ｃの他方入力端には、前記基準電圧発生回路１１により発生された基準電圧ＶＢＧＲが供給されている。この比較器１２ｃは、基準電圧ＶＢＧＲと分圧電圧とを比較し、分圧電圧が基準電圧以下である場合、発振器１２ａを動作させ、分圧電圧が基準電圧より大きい場合、発振器１２ａを停止させる。
【００２８】
一方、第２のトリミング回路１４−１は、デコーダ１４ａ、スイッチ回路１４ｂ、分圧回路１４ｃ、比較器１４ｄにより構成されている。デコーダ１４ａは、設定されたトリミングデータＴＤをデコードし、複数の信号を出力する。スイッチ回路１４ｂは、例えば複数のＮチャネルＭＯＳトランジスタ１４ｂ−１、１４ｂ−２〜１４ｂ−ｎ−１を有している。これらトランジスタ１４ｂ−１、１４ｂ−２〜１４ｂ−ｎ−１の各ゲートは、デコーダ１４ａの出力端に接続されている。
【００２９】
分圧回路１４ｃは、モニタ用のパッドＭＰＤと接地間に直列接続された例えば複数の抵抗Ｒ０、Ｒ１、Ｒ２、Ｒ３〜Ｒｎにより構成されている。前記比較器１２ｃの一方入力端は抵抗Ｒ０とＲ１の接続ノードに接続されている。前記トランジスタ１４ｂ−１の一端は、抵抗Ｒ１と抵抗Ｒ２の接続ノードに接続され、他端は接地されている。トランジスタ１４ｂ−２の一端は、抵抗Ｒ２と抵抗Ｒ３の接続ノードに接続され、他端は接地されている。さらに、トランジスタ１４ｂ−ｎ−１の一端は、図示せぬ抵抗Ｒｎ−１と抵抗Ｒｎの接続ノードに接続され、他端は接地されている。スイッチ回路１４ｂは、デコーダ１４ａの出力信号に応じて分圧回路１４ｃを構成する複数の抵抗Ｒ１〜Ｒｎを選択し、内部電圧発生回路１２−１の出力電圧、すなわち、内部電圧ＶＰＰＷをトリミングする。
【００３０】
また、分圧回路１４ｃによりトリミングされた内部電圧ＶＰＰＷは比較器１４ｄの一方入力端に供給される。この比較器１４ｄの他方入力端には、基準電圧ＶＢＧＲが供給される。この比較器１４ｄは、内部電圧発生回路１２−１を構成する比較器１２ｃと同一回路構成とされており、トリミングによる設定誤差の低減が図られている。
【００３１】
さらに、内部電圧発生回路１２−１の出力端と分圧回路１４ｃの接続ノードは、例えばモニタ用のパッドＭＰＤに接続されている。内部電圧のトリミング時、このモニタパッドＭＰＤに第２の目標電圧ＶＴ２−１が供給される。比較器１４ｄは、基準電圧ＶＢＧＲと分圧回路１４ｃにより分圧された第２の目標電圧ＶＴ２−１とを比較し、例えば第２の目標電圧ＶＴ２−１が基準電圧ＶＢＧＲ以上となったとき、制御信号Ｃ２−１を出力する。
【００３２】
図４（ａ），４（ｂ）は、前記電気フューズ回路１８を構成する電気フューズ素子の例を示している。図４（ａ）は、トレンチキャパシタを用いたアンチフューズの一例を示しており、図４（ｂ）は、ＥＥＰＲＯＭセルを用いたフューズの一例を示している。
【００３３】
図４（ａ）において、基板ＳＵＢの内部にトレンチＤＴが形成されている。トレンチＤＴの内壁にキャパシタ絶縁膜ＣＩが形成され、トレンチＤＴ内に埋め込み電極ＢＥが形成されている。さらに、基板ＳＵＢ内にプレート電極ＰＥが形成されている。このプレート電極ＰＥと埋め込み電極ＢＥに電圧を印加してキャパシタ絶縁膜ＣＩを破壊することにより、データが記憶される。
【００３４】
図４（ｂ）において、ＥＥＰＲＯＭセルは、フローティングゲートＦＧとコントロールゲートＣＧを有する積層ゲート型トランジスタであり、コントロールゲートＣＧに高電圧を印加してフローティングゲートＦＧに電子を注入することによりデータが記憶される。
【００３５】
図５は、半導体装置のテスト工程を概略的に示している。ウェハプロセスＳ１１が終了すると、ウェハに対してダイソートテストが実行される。このダイソートテストにおいて、基準電圧ＶＢＧＲのトリミング及び内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇのトリミングが実行される。これらトリミングにおいて得られたトリミングデータは、電気フューズ素子に記憶されるとともに、外部のテスタに出力され記憶される。この後、冗長回路設定工程（Ｓ１３）において、テスタに記憶されたトリミングデータがレーザーフューズ素子に記憶される。
【００３６】
図６は、ダイソートテスト時におけるトリミング動作を概略的に示している。図６を参照して、図１乃至図３の動作について説明する。先ず、基準電圧ＶＢＧＲのトリミングが選択されると（Ｓ２１）、図１、図２に示すように、外部より第１の目標電圧ＶＴ１が第１のトリミング回路１３に供給される（Ｓ２２）。また、第１の選択回路１５は第１のトリミング回路１３の出力信号を選択し、第２の選択回路２２は、基準電圧トリミングモードを示すモード信号ＭＤに応じてレジスタ１７の出力信号を選択し、第３の選択回路２３は選択信号ＳＬに応じて第１のトリミング回路１３を選択する。
【００３７】
この後、基準電圧発生回路１１から出力される電圧のレベルが変化される（Ｓ２３）。比較器１３ｄは、分圧回路１３ｃから出力される基準電圧ＶＢＧＲと第１の目標電圧ＶＴ１とを比較する。この間、図１に示すカウンタ１６はクロック信号ＣＬＫをカウントする。このカウンタ１６の出力信号はレジスタ１７に保持され、レジスタ１７の出力信号は第２、第３の選択回路２２、２３を介して第１のトリミング回路１３に供給される。第１のトリミング回路１３において、図２に示すデコーダ１３ａは、レジスタ１７から供給される信号をデコードする。このデコーダ１３ａの出力信号はスイッチ回路１３ｂのトランジスタ１３ｂ−１〜１３ｂ−ｎ−１に供給される。これらトランジスタ１３ｂ−１〜１３ｂ−ｎ−１は、デコーダ１３ａの出力信号に応じて、トランジスタ１３ｂ−１からトランジスタ１３ｂ−２へ順次オンとされる。このため、分圧回路１３ｃの抵抗Ｒ１に接続される抵抗の数が抵抗Ｒ２から抵抗Ｒｎへ順次増加される。したがって、分圧回路１３ｃの出力電圧、すなわち、基準電圧ＶＢＧＲが徐々に増加される。図２に示す比較器１３ｄは、基準電圧ＶＢＧＲと第１の目標電圧ＶＴ１とを比較し、例えば基準電圧ＶＢＧＲが第１の目標電圧ＶＴ１以上となった場合、制御信号Ｃ１を出力する。
【００３８】
図７は、デコーダ１３ａの出力信号と比較器１３ｄの動作を示している。基準電圧ＶＢＧＲの初期値は分圧回路１３ｃに初期設定されている比で決まる値であり、前述した理由によって、図７に示すように期待する設定値からずれる。次にトリミングを開始することにより分圧回路１３ｃの抵抗比はトリミング範囲の最低値に設定され、基準電圧ＶＢＧＲを出力する。この後、デコーダ１３ａの出力信号に従って、分圧回路１３ｃの抵抗値が高くなると、基準電圧ＶＢＧＲも上昇する。比較器１３ｄは、基準電圧ＶＢＧＲが第１の目標電圧ＶＴ１以上となった場合、例えばトリミングの終了を示す制御信号Ｃ１を出力する。比較器１３ｄから出力された制御信号Ｃ１は、第1の選択回路１５を介してカウンタ１６に供給される。このカウンタ１６は制御信号Ｃ１に応じて停止される（Ｓ２４、Ｓ２５）。
【００３９】
このカウンタ１６のカウント値は、トリミングデータとしてレジスタ１７に保持される。このレジスタ１７に保持されたトリミングデータは電気フューズ回路１８に供給され、電気フューズ素子により記憶される（Ｓ２６）。この後、レジスタ１７に保持されたトリミングデータは、図１に示すデータ出力回路１９を介して半導体装置１０外のテスタ２０に供給され記憶される（Ｓ２７）。
【００４０】
次に、図６に示すように、内部電圧のトリミングが選択されると（Ｓ２８）、第２の目標電圧ＶＴ２−１（例えば３．２Ｖ）が第２のトリミング回路１４−１に供給される（Ｓ２９）。この第２の目標電圧ＶＴ２−１は、内部電圧発生回路１２−１により発生される内部電圧ＶＰＰＷと同一の電圧であり、図３に示すモニタパッドＭＰＤに外部から供給される。すなわち、内部電圧のトリミング時、内部電圧発生回路１２−１は停止されており、外部から正確に制御された内部電圧ＶＰＰＷと同一の第２の目標電圧ＶＴ２−１が供給される。
【００４１】
また、内部電圧のトリミング時、第１の選択回路１５は第２のトリミング回路１４−１の出力信号を選択し、第２の選択回路２２は、トリミングモードを示すモード信号ＭＤに応じてレジスタ１７の出力信号を選択し、第３の選択回路２３は選択信号ＳＬに応じて第２のトリミング回路１４−１を選択する。
【００４２】
さらに、ダイソートテスト時、基準電圧発生回路１１は前記基準電圧のトリミング時にトリミングされ、電気フューズ回路１８に記憶されたトリミングデータに従って基準電圧ＶＢＧＲを発生する。すなわち、内部電圧のトリミング時、第２の選択回路２２は、電気フューズ回路１８を選択し、電気フューズ回路１８に記憶されたトリミングデータを第３の選択回路２３に供給する。第３の選択回路２３は選択信号ＳＬに応じて、第１のトリミング回路１３を選択し、トリミングデータを図２に示す第１のトリミング回路１３のデコーダ１３ａに供給する。このため、第１のトリミング回路１３は、デコーダ１３ａの出力信号に応じてスイッチ回路１３ｂを制御し、分圧回路１３ｃの抵抗値を設定する。
【００４３】
次いで、内部電圧発生電圧のレベルが変化される（Ｓ３０）。図３に示す比較器１４ｄは、基準電圧発生回路１１から供給される基準電圧ＶＢＧＲと分圧回路１４ｃにより分圧された第２の目標電圧ＶＴ２−１とを比較する。この間、図１に示すカウンタ１６はクロック信号ＣＬＫをカウントする。このカウンタ１６の出力信号はレジスタ１７に保持され、レジスタ１７の出力信号は第２、第３の選択回路２２、２３を介して第２のトリミング回路１４−１に供給される。第２のトリミング回路１４−１において、図３に示すデコーダ１４ａは、レジスタ１７から供給される信号をデコードする。このデコーダ１４ａの出力信号はスイッチ回路１４ｂのトランジスタ１４ｂ−１〜１４ｂ−ｎ−１に供給される。これらトランジスタ１４ｂ−１〜１４ｂ−ｎ−１は、デコーダ１４ａの出力信号に応じて、トランジスタ１４ｂ−１からトランジスタ１４ｂ−２へ順次オンとされる。このため、分圧回路１４ｃの抵抗Ｒ１に接続される抵抗の数が抵抗Ｒ２から抵抗Ｒｎへ順次増加される。したがって、分圧回路１４ｃの出力電圧、すなわち、内部電圧ＶＰＰＷが徐々に増加される。図３に示す比較器１４ｄは、基準電圧ＶＢＧＲと分圧回路１４ｃにより分圧された第２の目標電圧ＶＴ２−１とを比較し、例えば第２の目標電圧ＶＴ２−１が基準電圧ＶＢＧＲ（例えば１Ｖ）以上となった場合、制御信号Ｃ２−１を出力する。比較器１４ｄから出力された制御信号Ｃ２−１は、第１の選択回路１５を介してカウンタ１６に供給される。このカウンタ１６は制御信号Ｃ２−１に応じて停止される（Ｓ３１、Ｓ３２）。
【００４４】
このカウンタ１６のカウント値は、トリミングデータとしてレジスタ１７に保持される。このレジスタ１７に保持されたトリミングデータは電気フューズ回路１８に供給され、電気フューズ素子により記憶される（Ｓ３３）。この後、レジスタ１７に保持されたトリミングデータは、図１に示すデータ出力回路１９を介して半導体装置１０外のテスタ２０に供給され記憶される（Ｓ３４）。
【００４５】
この後、全ての内部電圧のトリミングが終了したかどうかが判別され（Ｓ３５）、終了していない場合は、制御がステップＳ２８に移行され、次の内部電圧、例えば内部電圧ＶＰＰＳのトリミングが選択される。この後、上述した動作が繰り返され、内部電圧ＶＰＰＳがトリミングされる。このようにして、全ての内部電圧のトリミングが実行される。
【００４６】
尚、前述したように、テストモードを使用して所望の内部電位を選択的にトリミングする事も可能である。
【００４７】
上記のように、ダイソートテスト時に基準電圧ＶＢＧＲ及び複数の内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇのトリミングが終了すると、半導体装置１０に接続されたテスタ２０に各電圧に応じたトリミングデータが記憶される。
【００４８】
ダイソートテスト終了後、図５に示すように、冗長回路の設定時において、テスタ２０に記憶されたトリミングデータが、半導体装置１０内のレーザーフューズ回路２１に記憶される（Ｓ１３）。すなわち、レーザーフューズ回路２１の図示せぬレーザーフューズ素子がトリミングデータに従ってブローされ、トリミングデータがレーザーフューズ素子に記憶される。
【００４９】
半導体装置の動作時、第２の選択回路２２は、レーザーフューズ回路２１を選択し、レーザーフューズ回路２１に記憶された基準電圧ＶＢＧＲのトリミングデータ、及び複数の内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇの各トリミングデータが第１のトリミング回路１３、複数の第２のトリミング回路１４−１〜１４−ｎに供給される。基準電圧発生回路１１、及び複数の内部電圧発生回路１２−１〜１２−ｎは、これらトリミングデータに従って最適レベルにトリミングされた基準電圧ＶＢＧＲ、及び複数の内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇを発生する。
【００５０】
上記第１の実施形態によれば、複数の内部電圧ＶＰＰＷ、ＶＰＰＡ〜Ｖｒｅｇをトリミング可能としている。従来、内部電圧が設定値からずれている場合、そのずれを補正することができず、適正な内部電圧を発生することができなかった。しかし、第１の実施形態は、各内部電圧生成回路１２−１〜１２−ｎに第２のトリミング回路１４−１〜１４−ｎを接続し、この第２のトリミング回路１４−１〜１４−ｎにより内部電圧ＶＰＰＷ、ＶＰＰＡ〜Ｖｒｅｇをトリミング可能としているため、適正な内部電圧ＶＰＰＷ、ＶＰＰＡ〜Ｖｒｅｇを発生することができる。
【００５１】
さらに、第１の実施形態は、基準電圧ＶＢＧＲもトリミングし、正確な基準電圧ＶＢＧＲを発生可能としている。このため、この基準電圧ＶＢＧＲが供給される複数の内部電圧発生回路１２−１〜１２−ｎは、ばらつきの少ない内部電圧ＶＰＰＷ、ＶＰＰＡ〜Ｖｒｅｇを発生することが可能である。
【００５２】
しかも、内部電圧ＶＰＰＷ、ＶＰＰＡ〜Ｖｒｅｇのトリミングは、外部から供給される正確に制御された第２の目標電圧ＶＴ２−１〜ＶＴ２−ｎを用いて分圧回路１４ｃの抵抗値をトリミングしている。このため、各内部電圧発生回路１２−１〜１２−ｎは、設定値としての第２の目標電圧ＶＴ２−１〜ＶＴ２−ｎに等しい正確な内部電圧ＶＰＰＷ、ＶＰＰＡ〜Ｖｒｅｇを発生することができる。
【００５３】
また、第１の実施形態は、データ出力回路１９によりトリミングデータを外部のテスタ２０に出力し、このテスタ２０に記憶されたトリミングデータをレーザーフューズ２１に記憶させ、半導体装置１０の動作時は、レーザーフューズ回路２１に記憶されたトリミングデータにより、最適レベルの基準電圧ＶＢＧＲや複数の内部電圧ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇを発生している。したがって、電気フューズに比べて信頼性が高いレーザーフューズ回路２１にトリミングデータを記憶しているため、従来に比べて、トリミングデータを確実に記憶することができ、半導体装置の信頼性を長期間保持することが可能である。
【００５４】
図８（ａ）は、基準電圧ＶＢＧＲのばらつきを示し、図８（ｂ）は、内部電圧ＶＰＰＷのばらつきを示している。図８（ｂ）から明らかなように、基準電圧ＶＢＧＲは、トリミングすることによりデフォルト状態より、ばらつきが大幅に減少していることが分かる。また、図８（ｂ）において、（ＶＢＧＲのトリム後）で示すように、基準電圧ＶＢＧＲをトリミングすることにより、トリミングを全く行なわないデフォルト状態に比べて内部電圧ＶＰＰＷのばらつきを抑制できることが分かる。しかし、内部電圧ＶＰＰＷのばらつき及び目標電圧からのずれは十分抑制されていない。しかし、（ＶＰＰＷトリム後）で示すように、内部電圧をトリミングすることにより、内部電圧ＶＰＰＷのばらつき及び目標電圧からのずれを（ＶＢＧＲのトリム後）で示す場合に比べて一層低減できることが分かる。
【００５５】
このように、第１の実施形態によれば、内部電圧のばらつきを低減できるため、半導体装置の信頼性を向上させることができる。すなわち、内部電圧が目標電圧（設定電圧）より高い場合、トランジスタに加わるストレスが増大するため、トランジスタの寿命が低減し、内部電圧が目標電圧より低い場合、回路の動作速度が低下する。しかし、第１の実施形態のように、内部電圧を目標電圧にほぼ等しく設定できる場合、回路の動作速度の低下を抑制してトランジスタの寿命を延ばすことができる。
【００５６】
（第２の実施形態）
図９は、第２の実施形態を示すものであり、第２のトリミング回路１４−１の変形例を示している。図９において、図３と同一部分には同一符号を付している。
【００５７】
図９において、分圧回路１４ｃは、モニタパッドＭＰＤと接地間に抵抗Ｒ０と、例えば２つの第１の抵抗ＨＲ１、ＨＲ２と、複数の第２の抵抗ＬＲ１〜ＬＲｎが直列接続されている。第１の抵抗ＨＲ１、ＨＲ２の抵抗値は、それぞれ等しく設定され、第２の抵抗ＬＲ１〜ＬＲｎのそれぞれは等しい抵抗値を有している。第１の抵抗ＨＲ１又はＨＲ２の抵抗値は、第２の抵抗ＬＲ１〜ＬＲｎのうちの１つの抵抗値の例えば１０倍に設定されている。
【００５８】
スイッチ回路１４ｂは、ＮチャネルＭＯＳトランジスタにより構成された第１のトランジスタ１４ｈ−１、１４ｈ−２、及び第２のトランジスタ１４ｌ−１〜１４ｌ−ｎにより構成されている。第１のトランジスタ１４ｈ−１は第１の抵抗ＨＲ１、ＨＲ２に並列接続され、第１のトランジスタ１４ｈ−２は第１の抵抗ＨＲ２に並列接続されている。各第２のトランジスタ１４ｌ−１〜１４ｌ−ｎの一端は、第２の抵抗ＬＲ１〜ＬＲｎの一端に接続され、他端は接地されている。
【００５９】
第１のデコーダ１４ａ−１は、図１に示す第２の選択回路２２により選択されたトリミングデータの例えば上位２ビットＴＤｕをデコードし、第２のデコーダ１４ａ−２は、トリミングデータの例えば下位ｎビットＴＤｌをデコードする。第１のデコーダ１４ａ−１の出力信号は、第１のトランジスタ１４ｈ−１、１４ｈ−２のゲートに供給され、第２のデコーダ１４ａ−２の出力信号は、第２のトランジスタ１４ｌ−１〜１４ｌ−ｎのゲートに供給される。
【００６０】
上記構成において、第２のデコーダ１４ａ−２、第２のトランジスタ１４ｌ−１〜１４ｌ−ｎ、及び第２の抵抗ＬＲ１〜ＬＲｎは、トリミングデータに応じて内部電圧を微調整し、第１のデコーダ１４ａ−１、第１のトランジスタ１４ｈ−１、１４ｈ−２、及び第１の抵抗ＨＲ１、ＨＲ２は、トリミングデータに応じて内部電圧を粗調整する。
【００６１】
上記第２の実施形態によれば、トリミングデータの上位ビットにより動作する第１のデコーダ１４ａ−１、第１のトランジスタ１４ｈ−１、１４ｈ−２と、下位ビットにより動作する第２のデコーダ１４ａ−２、第２のトランジスタ１４ｌ−１〜１４ｌ−ｎとにより、分圧回路１４ｃを構成する第１の抵抗ＨＲ１、ＨＲ２と、第２の抵抗ＬＲ１〜ＬＲｎを選択している。このため、トリミング量の数だけトランジスタと抵抗及び制御信号を必要としない。したがって、抵抗及びトランジスタの数を削減することが可能であり、レイアウト面積を低減できる。
【００６２】
（第３の実施形態）
図１０は、図１を変形した第３の実施形態を示している。図１０に示す回路は、図１に示す回路と異なり、複数の電気フューズ回路１８−０〜１８−ｎと、複数のレーザーフューズ２１−０〜２１−ｎと、複数の第２の選択回路２２−０〜２２−ｎ、複数の第３の選択回路２３−０〜２３−ｎ、及び第４の選択回路２４を有している。
【００６３】
すなわち、電気フューズ回路１８−０〜１８−ｎと、レーザーフューズ２１−０〜２１−ｎは、基準電圧発生回路１１、内部電圧発生回路１２−１〜１２−ｎに対して個別に配置されている。つまり、電気フューズ回路１８−０、レーザーフューズ２１−０は基準電圧発生回路１１に対応して配置され、電気フューズ回路１８−１、レーザーフューズ２１−１は内部電圧発生回路１２−１に対応して配置されている。また、電気フューズ回路１８−ｎ、レーザーフューズ２１−ｎは内部電圧発生回路１２−ｎに対応して配置されている。
【００６４】
第２の選択回路２２−０は、基準電圧発生回路１１に対応して配置され、モード信号ＭＤに応じて電気フューズ回路１８−０又はレーザーフューズ２１−０を選択する。第２の選択回路２２−１は、内部電圧発生回路１２−１に対応して配置され、モード信号ＭＤに応じて電気フューズ回路１８−１又はレーザーフューズ２１−１を選択する。第２の選択回路２２−ｎは、内部電圧発生回路１２−ｎに対応して配置され、モード信号ＭＤに応じて電気フューズ回路１８−ｎ又はレーザーフューズ２１−ｎを選択する。
【００６５】
第３の選択回路２３−０は、基準電圧発生回路１１に対応して配置され、選択信号ＳＬに応じて第２の選択回路２２−０の出力信号又はレジスタ１７の出力信号を選択する。この選択された信号は、第１のトリミング回路１３に供給される。第３の選択回路２３−１は、内部電圧発生回路１２−１に対応して配置され、選択信号ＳＬに応じて第２の選択回路２２−１の出力信号又はレジスタ１７の出力信号を選択する。この選択された信号は、第２のトリミング回路１４−１に供給される。第３の選択回路２３−ｎは、選択信号ＳＬに応じて第２の選択回路２２−ｎの出力信号又はレジスタ１７の出力信号を選択する。この選択された信号は、第２のトリミング回路１４−ｎに供給される。
【００６６】
カウンタ１６、レジスタ１７は、基準電圧発生回路１１、内部電圧発生回路１２−１〜１２−ｎに対して共有されている。このため、レジスタ１７の出力端に第４の選択回路２４を設けている。この第４の選択回路２４により、レジスタ１７に保持された基準電圧及び各内部電圧のトリミングデータが電気フューズ回路１８−０〜１８−ｎ、又はデータ出力回路１９に供給される。
【００６７】
また、テスタ２０に記憶されたトリミングデータは、レーザーフューズ２１−０〜２１−ｎに設定される。
【００６８】
上記第３の実施形態によっても第１、第２の実施形態と同様の効果を得ることが可能である。
【００６９】
図１１は、第１乃至第３の実施形態が適用されるアプリケーションの例を示している。図１１は、半導体装置１０として、例えばＮＡＮＤ型フラッシュメモリ４０を搭載したメモリカード４１を示している。メモリカード４１は例えばデジタルスチルカメラ４２に接続される。デジタルスチルカメラ４２はホストシステムとしてのコントローラ４３を有している。ＮＡＮＤ型フラッシュメモリ４０は、直列接続された複数のＥＥＰＲＯＭセルにより構成されたメモリセルアレイを有している。ＮＡＮＤ型フラッシュメモリ４０は、コントローラ４３から出力されるコマンド及びアドレス信号に応じて動作する。ホスト側の機器はデジタルスチルカメラに限定されるものではなく、例えば携帯電話器、メモリカードのリーダ／ライタなど様々な電子機器が適用可能である。また、メモリカード４０は、コントローラを内蔵していてもよい。この例の場合、メモリカード４１内のコントローラ４３が、ホストシステムとして機能する。
【００７０】
ＮＡＮＤ型フラッシュメモリ４０は、制御電圧発生回路４４を有している。この制御電圧発生回路４４は、例えば第１乃至第３の実施形態に示す回路を含んでいる。すなわち、基準電圧発生回路１１、第１のトリミング回路１３、内部電圧発生回路１２−１〜１２−ｎ、第２のトリミング回路１４−１〜１４−ｎ等を含んでいる。図１１は、これらの一部のみを示している。これら第２のトリミング回路１３、１４−１〜１４−ｎによりトリミングされた各種内部電圧はＮＡＮＤ型フラッシュメモリ４０に供給される。ＮＡＮＤ型フラッシュメモリ４０は、これら内部電圧に応じて、データの書き込み、読み出し、消去動作が実行される。このため、データの書き込み、読み出し、消去動作を高精度に実行することができる。
【００７１】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００７２】
【図１】第１の実施形態に係る半導体装置を示す構成図。
【図２】図１の第１のトリミング回路の一例を示す回路図。
【図３】図１に示す第２のトリミング回路の一例を示す回路図。
【図４】図４（ａ）は、電気フューズ素子の一例を示す断面図、図４（ｂ）は、電気フューズ素子の他の例を示す図。
【図５】半導体装置のテスト工程を概略的に示すフローチャート。
【図６】ダイソートテスト時におけるトリミング動作を概略的に示すフローチャート。
【図７】デコーダの出力信号と比較器の動作を示すタイミングチャート。
【図８】図８（ａ）は、基準電圧ＶＢＧＲのばらつきを示し、図８（ｂ）は、内部電圧ＶＰＰＷのばらつきを示す図。
【図９】第２の実施形態を示すものであり、第２のトリミング回路の変形例を示す回路図。
【図１０】第３の実施形態に係る半導体装置を示す構成図。
【図１１】ＮＡＮＤ型フラッシュメモリを用いたメモリシステムを概略的に示す構成図。
【符号の説明】
【００７３】
１０…半導体装置、１１…基準電圧発生回路、１２−１、１２−２、１２−３〜１２−ｎ…内部電圧発生回路、１３…第１のトリミング回路、１４−１、１４−２〜１４−ｎ…第２のトリミング回路、１６…カウンタ、１７…レジスタ、１８、１８−０〜１８−ｎ…電気フューズ回路、１９…データ出力回路、２０…テスタ、２１、２１−０〜２１−ｎ…レーザーフューズ回路、ＶＧＢＲ…基準電圧、ＶＰＰＷ、ＶＰＰＳ〜Ｖｒｅｇ…内部電圧、ＶＴ１、ＶＴ２−１〜ＶＴ２−ｎ…第１、第２の目標電圧、ＴＤ、ＴＤｕ、ＴＤｌ…トリミングデータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2007005776.tif 000010
【図９】
2007005776.tif 000011
【図１０】
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【図１１】
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