(57)【要約】      （修正有）【課題】画像処理データ路における誤差の低減及び列固定パターン雑音を補正したイメージセンサ装置を提供する。【解決手段】画像処理データ路に可変バスビット幅を採用し、デジタル利得値にかかわらず高精度の出力を発生させることができ、さらにデータ路中に列固定パターン雑音補正ブロック及びデジタル利得処理ブロックを有する。【選択図】図１
2007053691.tif 000002
【特許請求の範囲】
【請求項１】
ピクセルセンサセルのアレイを有するイメージセンサと、
前記ピクセルセンサセルから、画像を表わすデータを受けて処理する画像処理段を有するプロセッサと
を具えるイメージャプロセッサシステムにおいて、
前記プロセッサは、画像処理段間でビット幅が変化するバスを有しているイメージャプロセッサシステム。
【請求項２】
請求項１に記載のイメージャプロセッサシステムにおいて、
前記バスは、互いに隣り合う一対の処理段間でＮビット幅を有するとともに、互いに隣り合う他の少なくとも一対の処理段間でＮ＋Ｍのビット幅を有しており、Ｎは前記イメージセンサにおけるアナログ‐デジタル変換器の解像度により規定され、Ｍは
Ｍ＝int（log2 （Ｇmax ））＋Ｃ
であり、Ｇmax は前記プロセッサの利得段の最大デジタル利得であり、Ｃは計算マージンであるイメージャプロセッサシステム。
【請求項３】
ピクセルセンサセルのアレイを有するイメージセンサと、
前記ピクセルセンサセルから、画像を表わすデータを受けて処理するプロセッサと
を具えるイメージャプロセッサシステムにおいて、
前記プロセッサは複数の処理段と、互いに隣り合う２つの処理段を相互接続する第１ビット幅の第１データバスと、互いに隣り合う他の２つの処理段を相互接続する第２ビット幅の第２データバスとを有し、第１ビット幅と第２ビット幅とが異なっているイメージャプロセッサシステム。
【請求項４】
請求項３に記載のイメージャプロセッサシステムにおいて、
前記第１データバスがビット幅Ｎを有し、前記第２データバスがビット幅Ｎ＋Ｍを有し、Ｎは前記イメージセンサにおけるアナログ‐デジタル変換器の解像度により規定され、Ｍは
Ｍ＝int（log2 （Ｇmax ））＋Ｃ
であり、Ｇmax は前記プロセッサの利得段の最大デジタル利得であり、Ｃは計算マージンであるイメージャプロセッサシステム。
【請求項５】
欠陥補正段と、
ディザリング段と、
列固定パターン雑音補正段と、
行固定パターン雑音補正段と、
デジタル利得段と、
列ビニング処理段と
を具える画像処理回路において、
前記ディザリング段と、前記欠陥補正段と、前記列固定パターン雑音補正段との相互間のバスのビット幅がＮであり、このＮはイメージセンサにおけるアナログ‐デジタル変換器の解像度により規定され、前記列固定パターン雑音補正段と、前記行固定パターン雑音補正段と、前記デジタル利得段との相互間のバスのビット幅がＮ＋Ｍであり、Ｍ＞１である画像処理回路。
【請求項６】
請求項５に記載の画像処理回路において、前記Ｍが
Ｍ＝int（log2 （Ｇmax ））＋Ｃ
であり、Ｇmax は前記デジタル利得段で用いられる最大デジタル利得であり、Ｃは計算マージンである画像処理回路。
【請求項７】
請求項５に記載の画像処理回路において、ビット幅がＮ＋Ｍである前記バスで、Ｎビット幅のバス部分が列固定パターン雑音補正段から整数データを伝達し、Ｍビット幅のバス部分が列固定パターン雑音補正段から小数データを伝達するようになっている画像処理回路。
【請求項８】
請求項７に記載の画像処理回路において、この画像処理回路が更に、列固定パターン雑音校正段を有している画像処理回路。
【請求項９】
請求項７に記載の画像処理回路において、前記イメージセンサにおけるデジタル‐アナログ変換器の解像度が１２ビットの解像度である場合、Ｎ＋Ｍのビット幅のバスが１６ビットのバスである画像処理回路。
【請求項１０】
請求項５に記載の画像処理回路において、前記欠陥補正段は前記ディザリング段の前段に存在し、これら欠陥補正段及びディザリング段がＮビット幅のバスにより相互接続されている画像処理回路。
【請求項１１】
請求項１０に記載の画像処理回路において、前記ディザリング段が前記列固定パターン雑音補正段の前段に存在し、これらディザリング段及び列固定パターン雑音補正段がＮビット幅のバスにより相互接続されている画像処理回路。
【請求項１２】
請求項１１に記載の画像処理回路において、前記列固定パターン雑音補正段が前記行固定パターン雑音補正段の前段に存在し、これら列固定パターン雑音補正段及び行固定パターン雑音補正段がＮ＋Ｍのビット幅のバスにより相互接続されている画像処理回路。
【請求項１３】
請求項１２に記載の画像処理回路において、前記行固定パターン雑音補正段が前記列ビニング処理段の前段に存在し、これら行固定パターン雑音補正段及び列ビニング処理段がＮ＋Ｍのビット幅のバスにより相互接続されている画像処理回路。
【請求項１４】
請求項１３に記載の画像処理回路において、前記列ビニング処理段が前記デジタル利得段の前段に存在し、これら列ビニング処理段及びデジタル利得段がＮ＋Ｍのビット幅のバスにより相互接続されている画像処理回路。
【請求項１５】
請求項１４に記載の画像処理回路において、この画像処理回路が更に、Ｎビット幅のデータ出力バスを有している画像処理回路。
【請求項１６】
請求項１５に記載の画像処理回路において、この画像処理回路が更に、列固定パターン雑音校正段を有している画像処理回路。
【請求項１７】
請求項１５に記載の画像処理回路において、前記デジタル‐アナログ変換器の解像度が１２ビットの解像度である場合、Ｎ＋Ｍのビット幅のバスが１６ビットのバスである画像処理回路。
【請求項１８】
画像処理回路における計算誤差を低減させる誤差低減方法において、この方法が、
データバスのビット幅を可変とした画像処理回路を画像処理データ路内に設ける工程
を有する誤差低減方法。
【請求項１９】
請求項１８に記載の誤差低減方法において、画像処理回路を設ける前記工程が、
ピクセル欠陥を補正するピクセル欠陥補正工程と、
画像データをディザリング処理するディザリング工程と、
列固定パターン雑音を補正する列固定パターン雑音補正工程と、
行固定パターン雑音を補正する行固定パターン雑音補正工程と、
画像データにデジタル利得を与えるデジタル利得工程と、
画像データを列ビニング処理する列ビニング処理工程と
を有し、前記ディザリング工程と、前記ピクセル欠陥補正工程と、前記列固定パターン雑音補正工程との相互間のバスのビット幅がＮビット幅であり、このＮはイメージセンサにおけるアナログ‐デジタル変換器の解像度により規定され、前記列固定パターン雑音補正工程と、前記行固定パターン雑音補正工程と、前記デジタル利得工程との相互間のバスのビット幅がＮ＋Ｍのビット幅であり、Ｍ＞１である誤差低減方法。
【請求項２０】
請求項１９に記載の誤差低減方法において、前記Ｍが
Ｍ＝int（log2 （Ｇmax ））＋Ｃ
であり、Ｇmax は前記デジタル利得工程で用いられる最大デジタル利得であり、Ｃは計算マージンである誤差低減方法。
【請求項２１】
請求項１９に記載の誤差低減方法において、Ｎ＋Ｍのビット幅を有する前記バスで、Ｎビット幅のバスが列固定パターン雑音補正工程からのデータの整数部分を伝達し、Ｍビット幅のバスが列固定パターン雑音補正工程からのデータの小数部分を伝達する誤差低減方法。
【請求項２２】
請求項２１に記載の誤差低減方法において、前記画像処理回路を設ける前記工程が更に、列固定パターン雑音校正工程を有している誤差低減方法。
【請求項２３】
請求項２１に記載の誤差低減方法において、イメージセンサにおけるデジタル‐アナログ変換器の解像度が１２ビットの解像度である場合、Ｎ＋Ｍのビット幅のバスを１６ビットのバスとする誤差低減方法。
【請求項２４】
請求項１９に記載の誤差低減方法において、前記ピクセル欠陥補正工程を前記ディザリング工程の前に行い、これらピクセル欠陥補正工程及びディザリング工程をＮビット幅のバスにより相互接続する画像処理工程を行う誤差低減方法。
【請求項２５】
請求項２４に記載の誤差低減方法において、前記ディザリング工程を前記列固定パターン雑音工程の前に行い、これらディザリング工程及び列固定パターン雑音工程をＮビット幅のバスにより相互接続する画像処理工程を行う誤差低減方法。
【請求項２６】
請求項２５に記載の誤差低減方法において、前記列固定パターン雑音補正工程を前記行固定パターン雑音補正工程の前に行い、これら列固定パターン雑音補正工程及び行固定パターン雑音補正工程をＮ＋Ｍのビット幅のバスにより相互接続する画像処理工程を行う誤差低減方法。
【請求項２７】
請求項２６に記載の誤差低減方法において、前記行固定パターン雑音補正工程を前記列ビニング処理工程の前に行い、これら行固定パターン雑音補正工程及び列ビニング処理工程をＮ＋Ｍのビット幅のバスにより接続する画像処理工程を行う誤差低減方法。
【請求項２８】
請求項２７に記載の誤差低減方法において、前記列ビニング処理工程を前記デジタル利得工程の前に行い、これら列ビニング処理工程及びデジタル利得工程をＮ＋Ｍのビット幅のバスにより接続する画像処理工程を行う誤差低減方法。
【請求項２９】
請求項２８に記載の誤差低減方法において、この方法が更に、Ｎビット幅のデータ出力バスを設ける工程を有する誤差低減方法。
【請求項３０】
請求項２９に記載の誤差低減方法において、この方法が更に、列固定パターン雑音校正工程を有する誤差低減方法。
【請求項３１】
請求項３０に記載の誤差低減方法において、イメージセンサにおけるデジタル‐アナログ変換器の解像度が１２ビットの解像度である場合、Ｎ＋Ｍのビット幅のバスを１６ビットのバスとする画像処理工程を行う誤差低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、改善した半導体撮像装置に関するものであり、特に画質を改善したイメージャに関するものである。
【背景技術】
【０００２】
半導体産業では現在、電荷結合装置（ＣＣＤ）、相補型金属酸化物半導体（ＣＭＯＳ）装置、ホトダイオードアレイ、電荷注入装置、ハイブリッド焦平面アレイ等のような種々の半導体主体のイメージャが用いられている。
【０００３】
イメージャとしても知られたソリッドステートイメージセンサは、主としてテレビジョン画像収集、転送及び表示のために１９６０年代後半から１９７０年代前半にかけて開発された。イメージャは（光子、Ｘ線等のような）特定の波長の入射光を吸収し、この吸収した光に対応する電気信号を発生する。半導体を主体とする多数の異なる種類のイメージャがあり、これらにはＣＣＤ、フォトダイオード、電荷注入素子（ＣＩＤ）、ハイブリッド焦平面アレイ及びＣＭＯＳイメージャが含まれる。ソリッドステートイメージャの現在の適用分野には、カメラ、スキャナ、マシンビジョンシステム、ビークルナビゲーションシステム、テレビジョン電話、コンピュータ入力装置、監視システム、オートフォーカスシステム、スタートラッカー、動き検出システム、画像安定化システム及びその他の画像を主体とするシステムが含まれる。
【０００４】
これらのイメージャはフォトセンサを含むピクセルのアレイより成っており、各ピクセルは、像がこのアレイ上に集束された際に当該ピクセルに入射する光の強度に対応する信号を生じる。これらの信号は、例えば、対応する画像をモニタ、又は光学像に関する情報を生ぜしめるのに用いるその他の装置に表示するのに用いることができる。フォトセンサは代表的に、フォトゲート、フォトトランジスタ、光導電体又はフォトダイオードであり、フォトセンサの導電率又は拡散領域に蓄積される電荷はフォトセンサに入射される光の強度に対応する。従って、各ピクセルにより生ぜしめられる信号の大きさはフォトセンサに入射される光の量に比例する。
【０００５】
ＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）撮像装置は当該技術分野において知られている。これらの撮像装置は、行及び列に配置されて光エネルギーを電気信号に変換するピクセルのアレイを有している。各ピクセルは、光導電体と１つ以上のアクティブトランジスタとを有する。トランジスタは、電気信号をピクセルから出力させる以外に、増幅、読出し制御及びリセット制御を行う。
【０００６】
ＣＣＤ技術は広く用いられている一方、ＣＭＯＳイメージャは低価格の撮像装置として益々用いられるようになってきている。ピクセルアレイをこれと関連する処理回路と一緒に高度に集積化しうる完全にコンパチブルなＣＭＯＳセンサの技術は多くのデジタルイメージャ分野にとって有利なものである。
【０００７】
ＣＭＯＳイメージャ回路はピクセルの焦平面アレイを有し、各ピクセルは、光発生電荷を基板の一部に蓄積するための光変換装置、例えば、フォトゲート、光導電体、フォトトランジスタ又はフォトダイオードを有している。各ピクセルには読出し回路が接続されており、この読出し回路は少なくとも１つの出力トランジスタを有し、この出力トランジスタは、ドーピングされた拡散領域から光発生電荷を受けて出力信号を生じ、この出力信号がピクセルアクセストランジスタを介して周期的に読出される。任意ではあるが、電荷を光変換装置から拡散領域に転送するためのトランジスタをイメージャに設けることができ、或いは拡散領域を光変換装置又はその一部に直接接続することができる。又、代表的には、拡散領域が光変換電荷を受ける前に、この拡散領域を、予め決定した電荷レベルにリセットするためのトランジスタが設けられている。
【０００８】
ＣＭＯＳイメージャにおいては、ピクセルのアクティブ素子が以下の（１）〜（６）の必要な機能を実行する。
（１）光子‐電荷変換
（２）画像電荷の蓄積
（３）電荷増幅により達成される浮遊拡散領域への電荷の転送
（４）浮遊拡散領域の、既知の状態へのリセット
（５）読出しのためのピクセルの選択
（６）ピクセル電荷を表わす信号の出力及び増幅
光電荷は、最初の電荷蓄積領域から浮遊拡散領域へ移動する際に増幅しうる。浮遊拡散領域における電荷は、代表的には、ソースホロワ出力トランジスタにより出力電圧に変換される。
【０００９】
デジタル出力ＣＭＯＳイメージャは、上述した機能（１）〜（６）により得られたデータピクセルをデジタル化する多数のアナログ‐デジタル変換器（ＡＤＣ）を有する。このようなＣＭＯＳイメージャは一般に、ＡＤＣに続いて、雑音の低減化、黒レベル補償、各種フォーマットの出力等のためのデジタルデータ路を有する。通常のイメージセンサ装置の画像処理用のデータ路を図１に示す。通常のイメージセンサ装置では、画像処理データ路における各機能ブロックが固定のビットバス幅を有するバスを介して通信を行う。データはＮビットのデータ幅を保って図１で左側から右側に向けて処理される。Ｎは、イメージセンサ装置に用いられるアナログ‐デジタル変換器（ＡＤＣ）の解像度によって決められる。例えば、１２ビットのＡＤＣを用いるイメージセンサは１２ビットのバス幅（すなわち、Ｎ＝１２）を有する。
【００１０】
図１から明らかなように、アナログ‐デジタル変換後にデジタルデータがＮビット幅のデータ路１１で受信され、画像が処理ブロック１０でディザリング処理される。中間調化又は減色化とも称されるこのディザリング処理は、画像の色数よりも少ない色数を有する表示装置において画像をレンダリングする周知の処理である。画像中の、又はこの画像を表示するのに用いる装置における異なる色の個数を色解像度と称する。ディザリング処理は画像中の異なる色のピクセルを散乱させ、色彩が制限された画像にあたかも中間色があるかのようにする。
【００１１】
データは次に、Ｎビット幅のデータ路１３を介して欠陥補正処理ブロック１２に供給され、ここで画像データにおけるいかなる欠陥も補正される。欠陥補正は、ピクセル欠陥（すなわち、不連続に孤立して現われる暗又は明ピクセル）を隣接のピクセルデータと置き換えてピクセルデータ中のいかなる欠陥も補正する処理である。
【００１２】
データは他のＮビット幅のデータ路１５を経て送られる。データ中のいかなる列固定パターン雑音も、列固定パターン雑音補正処理ブロック１８において、オフセットＲＡＭ１６に記憶されている列固定パターン校正値１４と比較される。データは次に、Ｎビット幅のデータ路１７を経て行固定パターン雑音処理ブロック２０に送られる。データは次に、他のＮビット幅のデータ路１９を経てデジタル利得処理ブロック２２に送られる。
【００１３】
データにデジタル利得を与えた後、このデータはＮビット幅のデータ路２１を介して列ビニング処理ブロック２４に送られる。ビニング処理は、複数のピクセルの電荷を蓄積又は補間し、これらを一度の処理で読出すことである。ビニング処理を読出し回路に導入することにより、アリアジング現象を最小にする種々の副解像度処理を実行しうる。ビニング処理は、文献“IEEE Electronic Devices ”（1997年10月発行）の1764〜1768頁に記載された論文“Frame-Transfer CMOS Active Pixel Sensor with Pixel Binning”(Z. Zhou 氏著)に記載された処理（これに限定されるものではない）を含む適切ないかなる技術をも用いて達成しうる。この文献は参考のために記載したものである。データは最後に、Ｎビット幅のデータ路２３を介して出力される。
【００１４】
画像処理データ路全体に亘ってバス幅が固定であるという部分的な理由で、上述した構造を用いたイメージセンサ装置は画像処理に計算誤差を導入する。ビットバス幅が固定である為、データに切り捨て処理を行う必要があり、イメージセンサ装置から発生されたデータの小数部分が各処理ブロックにおける計算後に失われる。データを増幅すると、データの小数部分の損失が大きくなる。撮像処理の“デジタル利得”処理中にデータが“Ｇ”倍に増幅されると、累積誤差がデジタル利得倍される。デジタル利得Ｇは、代表的には８又は１６としうる。イメージセンサ装置においては、デジタルデータの最下位ビット（ＬＳＢ）から２番目又は３番目程度のビットの差であっても、画質の違いとして目についてしまう。
【００１５】
図２は、図１に応じ１６倍の増幅率Ｇで画像処理する場合のデータ路により生ぜしめられる誤差を示す。この図から明らかなように、図１によるデータ路中の誤差は、デジタル利得からの出力（水平ライン）と理想的なリニア曲線との間の差である。図２は、“Ｇ・ｘ”と“Ｇ・ｘの実数部分”との間の差を示している。ここで、ｘはデジタル利得処理ブロックへの入力データである。ｙ軸の目盛りは、１６倍に増幅した場合のものである。
【００１６】
従って、画質を改善した撮像装置が必要となる。イメージセンサ装置の画像処理データ路における計算誤差を低減させる方法も必要となる。
【発明の開示】
【００１７】
本発明は、イメージセンサ装置の画像処理データ路における誤差を低減させるイメージャ方法及び装置を提供する。
【００１８】
本発明は、画像処理データ路における必要な最小バスビット幅を有するイメージャ装置を提供する。本発明は更に、デジタル利得値にかかわらず高精度の出力を生じるイメージャ方法及び装置を提供する。本発明は更に、全てのセンサが列固定パターン雑音補正されるとともにこれらのデータ路にデジタル利得を有する場合に採用しうるイメージャ装置を提供する。
【００１９】
本発明の更なる利点及び特徴は、本発明の好適実施例を示す図面を用いた以下の詳細な説明から明らかとなるであろう。
【００２０】
以下の詳細な説明では、その説明の一部を成すとともに、本発明を実施しうる特定例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施しうるように充分詳細に説明するが、他の例も用いうることを理解すべきであり、本発明の精神及び範囲を逸脱することなく、構造的、論理的及び電気的な変更を施しうるものである。説明する処理工程の順序は本発明の実施例の典型的なものであり、ここに説明するものに限定されず、必ずある順序にする必要がある工程を除いて当該技術分野で既知のように変更させることができるものである。
【００２１】
又、本発明をＣＭＯＳイメージャにつき説明するが、本発明はいかなる種類のイメージャのデジタルデータ路や、性能を最適化するために雑音を低くする必要があるいかなるマイクロ電子又はマイクロオプティカル装置のデータ路にも適用しうることを理解すべきである。
【００２２】
図面を参照するに、同様な素子には同じ符号を付してある。
【００２３】
本発明のいかなる実施例も利用しうる代表的なＣＭＯＳイメージャ２００を示す図３を参照する。このイメージャ２００は、当業者にとって明らかなようにピクセルを有するピクセルアレイ２０５を具えている。行ラインは、行アドレスデコーダ２２０に応答して行ドライバ２１０により選択的に動作させられる。イメージャ２００には列ドライバ２６０及び列アドレスデコーダ２７０も設けられている。イメージャ２００は、アドレスデコーダ２２０及び２７０を制御するタイミング兼制御回路２５０により動作させられる。この回路２５０は行ドライバ回路２１０及び列ドライバ回路２６０をも制御する。
【００２４】
列ドライバ２６０と関連するサンプル‐ホールド（Ｓ／Ｈ）回路２６１が、選択されたピクセルに対しピクセルリセット信号VRST及びピクセル画像信号VSIGを読出す。各ピクセルに対し差動増幅器（ＡＭＰ）２６２が差信号（VRST−VSIG）を増幅し、この差信号がアナログ‐デジタル変換器（ＡＤＣ）２７５によりデジタル化される。このアナログ‐デジタル変換器２７５がこのデジタル化された信号を画像処理プロセッサ２８０に供給し、この画像処理プロセッサがデジタル画像を形成する。
【００２５】
ハードウエア又はソフトウェア或いはこれらの双方の混合体の形態にしうる画像処理プロセッサ２８０内には画像処理プロセッサデータ路がある。ここで、本発明の代表的な実施例による画像処理データ路を示す図４を参照する。この図から明らかなように、アナログ‐デジタル変換後に、デジタル画像データがＮビット幅のデータ路１１１を経て受信され、欠陥補正処理ブロック１１２に供給され、ここでデジタル画像データにおけるいかなる欠陥も補正される。欠陥補正は、前述したように、ピクセル欠陥（すなわち、不連続に孤立して現われる暗又は明ピクセル）を隣接のピクセルデータと置き換えてピクセルデータ中のいかなる欠陥も補正することである。
【００２６】
次に、データはＮビット幅のデータ路１１３を経てディザリングブロック１１０に送られる。データはここでディザリング処理された後、Ｎビット幅のデータ路１１５を経て、列固定パターン雑音補正処理ブロック１１８に送られる。この列固定パターン雑音補正処理ブロック１１８においては、画像データにおけるいかなる列固定パターン雑音も、オフセットＲＡＭ１１６に記憶されている列固定パターン校正値１１４と比較される。次に、データはＮ＋Ｍのビット幅のデータ路１１７を経て行固定パターン雑音補正処理ブロック１２０に送られる。次に、データはＮ＋Ｍのビット幅のデータ路１１９を経て列ビニング処理ブロック１２４に送られる。ビニング処理後、データはＮ＋Ｍのビット幅のデータ路１２１を経てデジタル利得処理ブロック１２２に送られ、ここでデジタル利得が与えられる。最後に、データはＮビット幅のデータ路１２３を経て出力される。
【００２７】
Ｎ＋Ｍのビット幅のデータ路１１７、１１９及び１２１における増大させたＭビット部分は、従来技術では切り捨てられた画像データの小数部分を表わす。以下に説明するように、“Ｍ”は数式により計算され、Ｎ＋Ｍのビット幅のデータ路１１７、１１９及び１２１は、最大のデジタル利得が与えられた場合でも、画像処理プロセッサ２８０が計算誤差を１ＬＳＢ内に制限しうるようにする。
【００２８】
いずれのイメージセンサ装置でも、デジタル利得は必須機能である。更に、列固定パターン雑音補正は、特に列並列センサに対し必須機能である。列固定パターン雑音補正は、利得増幅器とＡＤＣとの間のレベル差が小さいことにより生じる行順次のオフセットを補正する。この補正を行わないと、画像には、雑音によって縦方向のストライプが生じるおそれがある。
【００２９】
しかし、この列固定パターン雑音補正は画像データの小数部分を有するオフセットデータを用いているが、従来の列固定パターン雑音補正（図１の１８）はデータの整数部分のみを出力する。従って、従来の列固定パターン雑音補正は誤差源を生じるものである。誤差量は、列固定パターン雑音補正からのデータの小数部分の切り捨て量に依存する。
【００３０】
補正前は、各列オフセット値が列固定パターン雑音校正処理ブロック１１４により校正され、オフセットＲＡＭ１１６に記憶される。この列固定パターン雑音校正処理ブロック１１４は既知のレベルデータを複数回サンプリングする（その理由は、サンプリングされたデータの蓄積がサンプリングの回数に依存する正確な平均を生じる為である）。誤差はＸ回のサンプリングで
【数１】
2007053691.tif 000003
となる。
【００３１】
例えば、１６回サンプリングを行うことにより、小数点以下２ビットを有する平均値を生じる。
【数２】
2007053691.tif 000004
【００３２】
従来のデータ路構造（図１）は、列固定パターン雑音校正処理ブロック１４が既知のレベルデータを１２８回サンプリングすると、列固定パターン補正処理ブロック１８において、データの切り捨てにより正しいデータの小数点以下３ビットまで失う。このデータ損失は、主として、後にデジタル利得処理ブロック２２を経て処理されてデジタル利得による大きな計算誤差を生ぜしめるおそれのあるデータビットの切り捨て処理によるものである。
【００３３】
列固定パターン雑音補正を適用する前にデジタル利得をデータに与え、従って、このデジタル利得が与えられたデータを記憶する大きな追加のメモリを必要とする従来の構造と相違して、本発明による構造では、このような追加のメモリを必要としない。
【００３４】
Ｎ＋Ｍのビット幅のデータ路１１７、１１９及び１２１における追加のＭデータビットは、
Ｍ＝int（log2 （Ｇmax ））＋Ｃ
として規定される。
【００３５】
Ｍ＝ int（ log2 （Ｇmax ））は（ log2 （Ｇmax ））の整数部分であり、Ｇmax はデジタル利得処理ブロック１２２における最大利得であり、Ｃはバス拡張領域における処理に依存する計算マージンである。本発明によれば、最初の値の８倍までのデジタル利得を有するイメージセンサの場合、Ｃを１に設定すると、Ｍは４である。ビット幅Ｍを大きくすることにより、出力の精度に対し問題を生ぜしめないが、特定のイメージセンサに対しては、処理に必要な大きさの範囲内でＭを小さくするのが、領域を増大させる理由から好ましいことである。すなわち、イメージセンサにおけるあらゆるデータ路に対し単に、均一に大きなビット幅のバスラインを形成することは便利なことではない。その理由は、このようにすると、基礎的な装置があまりにも大きくなりすぎる為である。
【００３６】
最終的な誤差を１ＬＳＢよりも小さくするために、列固定パターン雑音校正におけるサンプル数は下限値Ｘmin を有する。最小サンプル数“Ｘmin ”は、
Ｘmin ＝４Ｍmin 
として規定される。ここで、
Ｍmin ＝ int（ log2 （Ｇmax ））
である。
【００３７】
図５は、デジタル利得Ｇを１６倍増幅するために、追加の４ビットバス部分（Ｍ＝４）を有する画像処理のためのデータ路に対する誤差を示す。この図５から明らかなように、誤差はデジタル利得処理ブロックからの出力と理想的なリニア曲線との間の差である。図５は、“Ｇ・ｘ”と“Ｇ・ｘの整数部分”との差を示している。ここで、ｘはデジタル利得処理ブロックへの入力データである。ｙ軸の目盛りは、１６倍に増幅した場合のものである。
【００３８】
次に、本発明による代表的な実施例を示す図６を参照する。図６では、Ｎ＋Ｍのビット幅のデータ路１１７、１１９及び１２１における追加のデータビットＭは４であり、このことは、データ路１１１、１１３及び１１５が１２ビットデータ路であるが、バスデータ路１１７、１１９及び１２１は１６ビット路であることを意味する。
【００３９】
図７は、Ｇmax 、Ｘmin 及びＭの相互間の関係を示している。この図において、“―”は、組み合わせが誤差を１ＬＳＢよりも小さくしえないことを意味し、Ｃは計算マージンである。
【００４０】
本発明による画像処理データ路を有するＣＭＯＳイメージャ２２７を用いる代表的なプロセッサシステム３００を図８に示す。プロセッサを主体とするシステムは、ＣＭＯＳ又はその他のイメージャ装置を含みうるデジタル回路を有するシステムの代表的なものである。このようなシステムには、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、ビークルナビゲーションシステム、テレビジョン電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、像安定化システム及びその他の画像処理システムを含めることができるが、これらに限定されるものではない。
【００４１】
代表的なプロセッサシステム３００、例えばカメラシステムは一般に、図８に示すように、中央処理ユニット（ＣＰＵ）３４４、例えばマイクロプロセッサを有し、これがバス４５２を介して入力／出力（Ｉ／Ｏ）装置３４６と通信する。本発明により構成したデータ路を有するイメージャ２２７もバス４５２を介してシステムと通信する。プロセッサシステム３００はランダムアクセスメモリ（ＲＡＭ）３４８をも有しており、フロッピー（登録商標）ディスクドライブ３５４、コンパクトディスク（ＣＤ）ＲＯＭドライブ３５６又はリムーバブルメモリ、例えば、フラッシュメモリ３５８のような周辺装置を有することができ、これらもバス４５２を介してＣＰＵ３４４と通信する。フロッピーディスクドライブ３５４、ＣＤＲＯＭ３５６又はフラッシュメモリ３５８はイメージャ２２７が撮像した画像を記録する。
【００４２】
本発明は現在知られている代表的な実施例につき説明したが、本発明はこのような実施例に限定されないこと明らかである。更に、本発明は、その精神及び範囲を逸脱することなく種々の変更を施しうるものである。従って、本発明は上述した実施例の説明により限定されるものではなく、特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００４３】
【図１】図１は、従来の画像処理データ路を示すブロック線図である。
【図２】図２は、理想的なデータ路に比べた従来の画像処理データ路の誤差を示す説明図である。
【図３】図３は、本発明の実施例により構成したイメージャを示すブロック線図である。
【図４】図４は、本発明の代表的な実施例による画像処理データ路を示すブロック線図である。
【図５】図５は、理想的なデータ路に比べた本発明の代表的な実施例による画像処理データ路の誤差を示す説明図である。
【図６】図６は、本発明の代表的な実施例による画像処理データ路を示すブロック線図である。
【図７】図７は、本発明の代表的な実施例によるＧmax 、Ｘmin 及びＭの相互間の関係を示す説明図である。
【図８】図８は、本発明の代表的な実施例による可変データバス路を有するイメージャを具える撮像システムを示すブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成17年10月14日(2005.10.14)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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【外国語明細書】
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