(57)【要約】【課題】ＩＣチップの設計の際に、配線形状や回路の配置位置等の設計を容易に実行可能とする。【解決手段】本発明のＡ／Ｄ変換回路は、アナログの電圧信号を二進数のデジタルデータに変換するものにおいて、入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転回路３１、３２が複数個連結されると共に、反転回路３１、３２の一つが反転動作を外部から制御可能な起動用反転回路として構成され、起動用反転回路の動作開始に伴いパルス信号を走行させるパルス走行回路３０と、パルス走行回路３０内の各反転回路３１、３２の電源ラインに接続され、上記電圧信号を各反転回路３１、３２の電源電圧として印加する電圧信号入力端子とを備え、更に、前記パルス走行回路３０の前記複数個の反転回路３１、３２の各間に遅延素子３３を設けたところに特徴を有する。【選択図】図１
2007134786.tif 000002
【特許請求の範囲】
【請求項１】
アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路であって、
入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転回路が複数個連結されると共に、該反転回路の一つが反転動作を外部から制御可能な起動用反転回路として構成され、該起動用反転回路の動作開始に伴いパルス信号を走行させるパルス走行回路と、
該パルス走行回路内の各反転回路の電源ラインに接続され、上記電圧信号を各反転回路の電源電圧として印加する電圧信号入力端子と、
上記各反転回路からの出力信号に基づき上記パルス走行回路内での上記パルス信号の走行位置を検出し、該走行位置に応じたデータを発生する走行位置検出手段と、
上記起動用反転回路を動作させて上記パルス走行回路の走行動作を起動し、その後所定時間経過した時点で上記走行位置検出手段を動作させる制御手段と、
上記走行位置検出手段からのデータを含むデジタルデータをＡ／Ｄ変換結果として出力するデータ出力ラインとを備えると共に、
前記パルス走行回路の前記複数個の反転回路の各間に遅延素子を設けたことを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記遅延素子は、抵抗とコンデンサとからなるローパスフィルタで構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路。
【請求項３】
前記抵抗は、配線抵抗で構成されていることを特徴とする請求項２記載のＡ／Ｄ変換回路。
【請求項４】
前記コンデンサは、配線容量で構成されていることを特徴とする請求項２記載のＡ／Ｄ変換回路。
【請求項５】
前記遅延素子は、アナログスイッチで構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路。
【請求項６】
前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート長を長くするように構成したことを特徴とする請求項５記載のＡ／Ｄ変換回路。
【請求項７】
前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート容量を大きくするように構成したことを特徴とする請求項５記載のＡ／Ｄ変換回路。
【請求項８】
前記遅延素子は、偶数個のインバータで構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路。
【請求項９】
前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方のトランジスタのゲート長を長くするように構成したことを特徴とする請求項８記載のＡ／Ｄ変換回路。
【請求項１０】
前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのゲート長を長くするように構成したことを特徴とする請求項８記載のＡ／Ｄ変換回路。
【請求項１１】
前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方のトランジスタのゲート容量を大きくするように構成したことを特徴とする請求項８記載のＡ／Ｄ変換回路。
【請求項１２】
前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのゲート容量を大きくするように構成したことを特徴とする請求項８記載のＡ／Ｄ変換回路。
【請求項１３】
アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路であって、
入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転回路が複数個連結されると共に、該反転回路の一つが反転動作を外部から制御可能な起動用反転回路として構成され、該起動用反転回路の動作開始に伴いパルス信号を走行させるパルス走行回路と、
該パルス走行回路内の各反転回路の電源ラインに接続され、上記電圧信号を各反転回路の電源電圧として印加する電圧信号入力端子と、
上記各反転回路からの出力信号に基づき上記パルス走行回路内での上記パルス信号の走行位置を検出し、該走行位置に応じたデータを発生する走行位置検出手段と、
上記起動用反転回路を動作させて上記パルス走行回路の走行動作を起動し、その後所定時間経過した時点で上記走行位置検出手段を動作させる制御手段と、
上記走行位置検出手段からのデータを含むデジタルデータをＡ／Ｄ変換結果として出力するデータ出力ラインとを備えると共に、
前記パルス走行回路の前記複数個の反転回路の各間にアナログスイッチを設け、更に、前記パルス走行回路においてパルス信号を１回走行させるときに前記複数個の反転回路においてパルス信号を２回走行させる部分を設定するように構成したことを特徴とするＡ／Ｄ変換回路。
【請求項１４】
前記アナログスイッチを遅延素子とするように構成したことを特徴とする請求項１３記載のＡ／Ｄ変換回路。
【請求項１５】
前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート長を長くするように構成したことを特徴とする請求項１４記載のＡ／Ｄ変換回路。
【請求項１６】
前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート容量を大きくするように構成したことを特徴とする請求項１４記載のＡ／Ｄ変換回路。
【請求項１７】
アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路であって、
入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転回路が複数個連結されると共に、該反転回路の一つが反転動作を外部から制御可能な起動用反転回路として構成され、該起動用反転回路の動作開始に伴いパルス信号を走行させるパルス走行回路と、
該パルス走行回路内の各反転回路の電源ラインに接続され、上記電圧信号を各反転回路の電源電圧として印加する電圧信号入力端子と、
上記各反転回路からの出力信号に基づき上記パルス走行回路内での上記パルス信号の走行位置を検出し、該走行位置に応じたデータを発生する走行位置検出手段と、
上記起動用反転回路を動作させて上記パルス走行回路の走行動作を起動し、その後所定時間経過した時点で上記走行位置検出手段を動作させる制御手段と、
上記走行位置検出手段からのデータを含むデジタルデータをＡ／Ｄ変換結果として出力するデータ出力ラインとを備えると共に、
前記パルス走行回路の前記各反転回路を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方または両方のトランジスタの動作速度を遅くするように構成したことを特徴とするＡ／Ｄ変換回路。
【請求項１８】
前記トランジスタの動作速度を遅くするに際して、前記トランジスタのゲート長を長くするように構成したことを特徴とする請求項１７記載のＡ／Ｄ変換回路。
【請求項１９】
前記トランジスタの動作速度を遅くするに際して、前記トランジスタのゲート容量を大きくするように構成したことを特徴とする請求項１７載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路の一例として、特許文献１に記載された構成が知られている。この特許文献１のＡ／Ｄ変換回路は、図７に示すように、入力パルスＰＡ，ＰＢの位相差を符号化するパルス位相差符号化回路２と、パルス信号ＰＡ，ＰＢを発生する制御回路４とから構成されている。ここで、パルス位相差符号化回路２は、パルス走行回路１０と、カウンタ１２と、ラッチ回路１４と、パルスセレクタ１６と、エンコーダ１８と、信号処理回路１９と、データ出力ライン２０とを備えて構成されている。
【０００３】
パルス走行回路１０は、一方の入力端にパルス信号ＰＡを受けて動作する起動用反転回路としての１個の否定論理積回路ＮＡＮＤと、反転回路としての多数（偶数個）のインバータＩＮＶとをリング状に連結して構成されており、パルス周回回路と呼んでも良い。カウンタ１２は、パルス走行回路１０内の否定論理積回路ＮＡＮＤの前段に設けられたインバータＩＮＶの出力レベルの反転回数からパルス走行回路１０内でのパルス信号の走行（周回）回数をカウントして二進数のデジタルデータを発生する。
【０００４】
ラッチ回路１４は、カウンタ１２から出力されるデジタルデータをラッチする。パルスセレクタ１６は、パルス走行回路１０を構成する各反転回路（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の出力を取り込み、その出力レベルからパルス走行回路１０内を走行（周回）中のパルス信号を抽出して、その走行（周回）位置を表す信号を発生する。エンコーダ１８は、パルスセレクタ１６からの出力信号に対応したデジタルデータを発生する。信号処理回路１９は、ラッチ回路１４からのデジタルデータを上位ビット，エンコーダ１８からのデジタルデータを下位ビットとして入力し、下位ビットのデータから上位ビットのデータを減じることによりパルス信号ＰＡ，ＰＢの位相差を表す二進数のデジタルデータＤＯ１を生成する。データ出力ライン２０は、信号処理回路１９にて生成されたデジタルデータＤＯ１を外部に出力する。
【０００５】
上記構成の場合、まず、パルス走行回路１０は、制御回路４から出力されるパルス信号ＰＡがハイレベルになると、パルス信号の周回動作を開始し、パルス信号ＰＡがハイレベルである間パルス信号を周回させる。また、その周回回数は、カウンタ１２によりカウントされ、制御回路４から出力されるパルス信号ＰＢがハイレベルとなった時点で、そのカウント結果がラッチ回路１４にラッチされる。
【０００６】
一方、制御回路４から出力されるパルス信号ＰＢがハイレベルになると、パルスセレクタ１６が、パルス走行回路１０内でのパルス信号の走行（周回）位置を検出し、エンコーダ１８がその走行位置に対応したデジタルデータを発生する。すると信号処理回路１９が、エンコーダ１８からのデジタルデータとラッチ回路１４にラッチされたデジタルデータとから、パルス信号ＰＡの立上がりからパルス信号ＰＢの立上がりまでの時間Ｔｃに対応した二進数のデジタルデータＤＯ１を生成し、データ出力ライン２０を介して外部に出力する。
【０００７】
また、パルス走行回路１０内の各反転回路（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）に電源供給を行なうための電源ライン１０ａに、Ａ／Ｄ変換すべき電圧信号Ｖinの入力端子２ａが接続されており、各反転回路には電圧信号Ｖinが電源電圧として印加される。各反転回路の反転動作時間は、電源電圧により変化するため、データ出力ライン２０から出力されるデジタルデータＤＯ１は、電圧信号Ｖinの電圧レベルに応じて変化し、上記時間Ｔｃを一定にすれば、電圧信号Ｖinに対応したデジタルデータが得られることとなる。そこで、パルス信号ＰＡの立上がりからパルス信号ＰＢの立上がりまでの時間Ｔｃが常に一定になるように制御回路４を構成している。
【０００８】
上記したＡ／Ｄ変換回路によれば、電圧信号Ｖinに対応したデジタルデータＤＯ１がパルス位相差符号化回路２から出力されることとなり、しかもそのＡ／Ｄ変換動作は、制御回路４のパルス信号ＰＡ，ＰＢの出力周期に対応して周期的に実行されるため、デジタルデータＤＯ１は、電圧信号Ｖinの変化に対応して、値Ｄ０，Ｄ１，Ｄ２…として変化することとなる。
【特許文献１】特許第３０６４６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記Ａ／Ｄ変換回路の構成要素の１つであるパルス走行回路１０において、反転回路（インバータ）によるパルス信号の伝播は非常に高速である。このため、パルス伝播速度が、配線抵抗や配線容量や寄生素子による影響を受け易く、その結果、反転回路以降の回路（例えばパルスセレクタ１６）が意図したとおりに動作しない、即ち、誤動作したりするおそれがあった。
【００１０】
そのため、上記Ａ／Ｄ変換回路をＩＣチップとして実際に設計する場合に、特に、ＩＣチップのパターンレイアウト設計の際に、配線抵抗や配線容量や寄生素子等の影響を小さくするために、各反転回路を接続する配線の形状を同じにしたり、ＡＣカップリングのおそれがる部位から遠ざけたりするなど、様々な制限が必要であった。従って、ＩＣチップを設計する場合に、設計が複雑になり、設計期間が長期化したり、熟練度の高い設計者しか設計できなかったり、汎用電子部品である例えばＦＰＧＡでは上記構成のＡ／Ｄ変換回路を構成することができないというような問題点があった。
【００１１】
そこで、本発明の目的は、ＩＣチップの設計の際に、配線形状や回路の配置位置等の設計を容易に行うことができるＡ／Ｄ変換回路を提供するにある。
【課題を解決するための手段】
【００１２】
本発明のＡ／Ｄ変換回路は、アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路であって、入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転回路が複数個連結されると共に、該反転回路の一つが反転動作を外部から制御可能な起動用反転回路として構成され、該起動用反転回路の動作開始に伴いパルス信号を走行させるパルス走行回路と、該パルス走行回路内の各反転回路の電源ラインに接続され、上記電圧信号を各反転回路の電源電圧として印加する電圧信号入力端子と、上記各反転回路からの出力信号に基づき上記パルス走行回路内での上記パルス信号の走行位置を検出し、該走行位置に応じたデータを発生する走行位置検出手段と、上記起動用反転回路を動作させて上記パルス走行回路の走行動作を起動し、その後所定時間経過した時点で上記走行位置検出手段を動作させる制御手段と、上記走行位置検出手段からのデータを含むデジタルデータをＡ／Ｄ変換結果として出力するデータ出力ラインとを備えると共に、前記パルス走行回路の前記複数個の反転回路の各間に遅延素子を設けたところに特徴を有する。
【００１３】
上記構成によれば、パルス走行回路の複数個の反転回路の各間に遅延素子を設けたので、パルス走行回路においてパルス信号の伝播速度が比較的遅くなるため、パルス伝播速度が、配線抵抗や配線容量や寄生素子による影響を受けなくなり、誤動作しなくなる。従って、ＩＣチップの設計の際に、配線形状や回路の配置位置等の設計を容易に行うことができる。
【００１４】
上記構成の場合、前記遅延素子は、抵抗とコンデンサとからなるローパスフィルタで構成されていることが好ましい。そして、前記抵抗を、配線抵抗で構成することがより一層好ましい。また、前記コンデンサを、配線容量で構成することも良い。
【００１５】
また、前記遅延素子は、アナログスイッチで構成されていることが好ましい構成である。この構成の場合、前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート長を長くするように構成することが良い。また、前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート容量を大きくするように構成することも好ましい。
【００１６】
更に、前記遅延素子は、偶数個のインバータで構成されていることも良い構成である。この構成の場合、前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方のトランジスタのゲート長を長くするように構成することが好ましい。また、前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタ両方のゲート長を長くするように構成しても良い。
【００１７】
更にまた、前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方のトランジスタのゲート容量を大きくするように構成することも好ましい。この場合、前記インバータを構成するＰチャネルトランジスタ及びＮチャネルトランジスタ両方のゲート容量を大きくするように構成しても良い。
【００１８】
本発明の他のＡ／Ｄ変換回路は、アナログの電圧信号を、二進数のデジタルデータに変換するものであって、入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転回路が複数個連結されると共に、該反転回路の一つが反転動作を外部から制御可能な起動用反転回路として構成され、該起動用反転回路の動作開始に伴いパルス信号を走行させるパルス走行回路と、該パルス走行回路内の各反転回路の電源ラインに接続され、上記電圧信号を各反転回路の電源電圧として印加する電圧信号入力端子と、上記各反転回路からの出力信号に基づき上記パルス走行回路内での上記パルス信号の走行位置を検出し、該走行位置に応じたデータを発生する走行位置検出手段と、上記起動用反転回路を動作させて上記パルス走行回路の走行動作を起動し、その後所定時間経過した時点で上記走行位置検出手段を動作させる制御手段と、上記走行位置検出手段からのデータを含むデジタルデータをＡ／Ｄ変換結果として出力するデータ出力ラインとを備えると共に、前記パルス走行回路の前記複数個の反転回路の各間にアナログスイッチを設け、更に、前記パルス走行回路においてパルス信号を１回走行させるときに前記複数個の反転回路においてパルス信号を２回走行させる部分を設定するように構成したところに特徴を有する。
【００１９】
上記構成の場合、前記アナログスイッチを遅延素子とするように構成することが好ましい。また、前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート長を長くするように構成することがより一層好ましい。更に、前記アナログスイッチを遅延素子とするに際して、前記アナログスイッチを構成するトランジスタのゲート容量を大きくするように構成しても良い。
【００２０】
本発明の他のＡ／Ｄ変換回路は、アナログの電圧信号を、二進数のデジタルデータに変換するものであって、入力信号を反転して出力すると共に反転動作時間が電源電圧により変化する反転回路が複数個連結されると共に、該反転回路の一つが反転動作を外部から制御可能な起動用反転回路として構成され、該起動用反転回路の動作開始に伴いパルス信号を走行させるパルス走行回路と、該パルス走行回路内の各反転回路の電源ラインに接続され、上記電圧信号を各反転回路の電源電圧として印加する電圧信号入力端子と、上記各反転回路からの出力信号に基づき上記パルス走行回路内での上記パルス信号の走行位置を検出し、該走行位置に応じたデータを発生する走行位置検出手段と、上記起動用反転回路を動作させて上記パルス走行回路の走行動作を起動し、その後所定時間経過した時点で上記走行位置検出手段を動作させる制御手段と、上記走行位置検出手段からのデータを含むデジタルデータをＡ／Ｄ変換結果として出力するデータ出力ラインとを備えると共に、前記パルス走行回路の前記各反転回路を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方または両方のトランジスタの動作速度を遅くするように構成したところに特徴を有する。
【００２１】
上記構成の場合、前記トランジスタの動作速度を遅くするに際して、前記トランジスタのゲート長を長くするように構成することが好ましい。また、前記トランジスタの動作速度を遅くするに際して、前記トランジスタのゲート容量を大きくするように構成しても良い。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の第１の実施例について、図１を参照しながら説明する。尚、本実施例のＡ／Ｄ変換回路の構成は、特許文献１に記載されたＡ／Ｄ変換回路と基本的に同じであり、両者が異なる点は、パルス走行回路の具体的構成である。
【００２３】
即ち、本実施例のパルス走行回路３０は、図１に示すように、一方の入力端にパルス信号ＰＡを受けて動作する起動用反転回路としての１個の否定論理積回路（ＮＡＮＤ）３１と、反転回路としての多数（偶数個）のインバータ（ＩＮＶ）３２2〜３２nとをリング状に連結すると共に、各ＩＮＶ３２2〜３２nの間、並びに、ＮＡＮＤ３１とＩＮＶ３２2またはＩＮＶ３２nの間に、遅延素子として例えばローパスフィルタ３３1〜３３nを設けて構成されている。
【００２４】
各ローパスフィルタ３３1〜３３nは、抵抗３４1〜３４nと、コンデンサ３５1〜３５nとから構成されている。各抵抗３４1〜３４nの一端は、ＮＡＮＤ３１、ＩＮＶ３２2〜３２nの出力端子に接続され、各抵抗３４1〜３４nの他端は、ＩＮＶ３２2〜３２n、ＮＡＮＤ３１の入力端子に接続されている。各コンデンサ３５1〜３５nは、各抵抗３４1〜３４nの他端（ＩＮＶ３２2〜３２n、ＮＡＮＤ３１の入力端子）とグランドとの間に接続されている。
【００２５】
このような構成のパルス走行回路３０においては、各ＩＮＶ３２2〜３２nの間、並びに、ＮＡＮＤ３１とＩＮＶ３２2またはＩＮＶ３２nの間に（即ち、複数個の反転回路の各間に）、遅延素子として例えばローパスフィルタ３３1〜３３nを設けた。これにより、パルス走行回路３０内におけるパルス信号の伝播速度が比較的遅くなるため、パルス伝播速度が、配線抵抗や配線容量や寄生素子による影響を受けなくなることから、誤動作しなくなる。従って、上記パルス走行回路３１を備えたＡ／Ｄ変換回路をＩＣチップとして実際に設計する場合、従来構成（特許文献１）に比べて、配線形状や回路の配置位置等の設計を容易に行うことができる。
【００２６】
即ち、配線抵抗や配線容量や寄生素子等の影響をほとんど考慮しなくても済むことから、各反転回路を接続する配線の形状を同じにしたり、ＡＣカップリングのおそれがる部位から遠ざけたりするなどの様々な制限を外すことができ、ＩＣチップの設計が簡単になり、設計期間を短くすることができ、汎用電子部品である例えばＦＰＧＡでもって上記構成のＡ／Ｄ変換回路を構成することも可能である。
【００２７】
尚、上記実施例において、ローパスフィルタ３３1〜３３nを構成する抵抗３４1〜３４n及びコンデンサ３５1〜３５nの各抵抗値や各容量値は、Ａ／Ｄ変換回路として要求される分解能やサンプリング時間等に応じて、実験やシミュレーション等によって適宜設定するように構成すれば良い。また、抵抗３４1〜３４nは、配線抵抗で構成することが好ましい。更に、コンデンサ３５1〜３５nは、配線容量で構成することが好ましい。
【００２８】
図２及び図３は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第２の実施例では、ローパスフィルタ３３1〜３３nの代わりに、遅延素子を、例えば２個（偶数個）のインバータ３６1〜３６n、３７1〜３７nで構成している。
【００２９】
そして、遅延効果は、インバータ３６1〜３６n、３７1〜３７nを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのトランジスタ形状を変えることにより発生させている。具体的には、インバータ３６1〜３６n、３７1〜３７nを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方のトランジスタのゲート長を長くするように構成している。図３（ａ）はゲート長が通常の長さのトランジスタを示し、図３（ｂ）はゲート長を長くしたトランジスタを示している。尚、図３（ａ）、（ｂ）において、３８はドレイン（またはソース）、３９はゲート、４０はソース（またはドレイン）を示す。
【００３０】
上記したように、トランジスタのゲート長を長くすると、トランジスタの動作速度が遅くなることから、遅延効果を発生することになる。尚、インバータ３６1〜３６n、３７1〜３７nを構成するＰチャネルトランジスタ及びＮチャネルトランジスタの両方のトランジスタのゲート長を長くするように構成しても良い。
【００３１】
また、ゲート長を長くする代わりに、図３（ｃ）に示すように、トランジスタのゲート容量（即ち、ゲート面積）を大きくするように構成しても、同様の効果（遅延効果）を得ることができる。この場合、インバータ３６1〜３６n、３７1〜３７nを構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方のトランジスタのゲート容量を大きくするように構成しても良いし、インバータ３６1〜３６n、３７1〜３７nを構成するＰチャネルトランジスタ及びＮチャネルトランジスタ両方のゲート容量を大きくするように構成しても良い。
【００３２】
尚、上記第２の実施例では、遅延素子を、例えば２個（偶数個）のインバータ３６1〜３６n、３７1〜３７nで構成したが、これに限られるものではなく、遅延素子をアナログスイッチで構成しても良い。そして、アナログスイッチを遅延素子とするに際しては、アナログスイッチを構成するトランジスタのゲート長を長くするように構成したり、該トランジスタのゲート容量（ゲート面積）を大きくするように構成したりすることが好ましい。
【００３３】
図４及び図５は、本発明の第３の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第３の実施例では、パルス走行回路４１の１７個（複数個）のインバータ４２1〜４２17の各間にアナログスイッチ４３1〜４３17を設けると共に、パルス走行回路４１においてパルス信号を１回走行させるときにインバータ４２1〜４２17においてパルス信号を２回走行させる部分を設定するように構成した。
【００３４】
具体的には、１５個目のインバータ４２15に並列にインバータ４２15ー2を接続し、このインバータ４２15ー2の出力端子をアナログスイッチ４３1ー2を介してインバータ４２1の入力端子に接続している。また、８個目のインバータ４２8に並列にインバータ４２8ー2を接続し、このインバータ４２8ー2の出力端子をノア回路４４の一方の入力端子に接続している。ノア回路４４の他方の入力端子には、リセット信号ＲＳＴを入力させている。このリセット信号ＲＳＴは、前記制御回路４（図７参照）から出力されるパルス信号ＰＡを反転させた信号である。
【００３５】
そして、ノア回路４４から出力される信号を反転出力信号Ｇ８バーとし、この反転出力信号Ｇ８バーにより上記アナログスイッチ４３1ー2をオンオフしている。また、ノア回路４４から出力される信号をインバータ４５により反転させた信号を出力信号Ｇ８とし、この出力信号Ｇ８により上記アナログスイッチ４３1をオンオフしている。
【００３６】
更に、アナログスイッチ４３2〜４３16をオンに固定し、アナログスイッチ４３17を反転リセット信号ＲＳＴバーによりオンオフしている。更にまた、インバータ４２17の入力端子とグランドＧＮＤとの間にアナログスイッチ４３17ー2を接続し、このアナログスイッチ４３17ー2をリセット信号ＲＳＴによりオンオフしている。
【００３７】
上記構成のパルス走行回路４１の各回路のタイミングチャートを図５に示す。このパルス走行回路４１において、パルス信号を１回走行（周回）させるときに、インバータ４２1〜４２14については、パルス信号が２回走行するように構成されている。
【００３８】
尚、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第３の実施例においては、パルス走行回路４１において、パルス信号を１回走行（周回）させるときに、インバータ４２1〜４２14については、パルス信号が２回走行させるように構成したので、インバータの個数を半分程度に減少させることが可能となる。また、パルス信号ＰＡを反転させたリセット信号ＲＳＴでパルス走行回路４１を起動させるだけで、ハイレベルのパルス信号ＰＡを周回させることがないので、消費電力を低減することができる。
【００３９】
尚、上記第３の実施例において、アナログスイッチ４３1〜４３17の遅延効果は、アナログスイッチ４３1〜４３17を構成するトランジスタのゲート長を長くすることにより、実現することが好ましい。また、アナログスイッチ４３1〜４３17を構成するトランジスタのゲート容量（面積）を大きくすることにより、遅延効果を実現しても良い。
【００４０】
更に、上記第３の実施例では、１７個のインバータ４２1〜４２17と１７個のアナログスイッチ４３1〜４３17をリング状に接続してパルス走行回路４１を構成したが、インバータやアナログスイッチの個数は、一例であり、Ａ／Ｄ変換回路として要求される分解能やサンプリング時間等に応じて、実験やシミュレーション等によって適宜設定するように構成すれば良い。
【００４１】
図６は、本発明の第４の実施例を示すものである。尚、第３の実施例と同一構成には、同一符号を付している。この第４の実施例では、２個のインバータと２個のアナログスイッチから構成された１つの単位回路４６を用いて、パルス走行回路４１を実現するように構成したものである。この構成の場合、図６に示すように、使用しないインバータやアナログスイッチがかなり存在する。尚、使用しないアナログスイッチは、オフに固定している。
【００４２】
尚、上述した以外の第４の実施例の構成は、第３の実施例の構成と同じ構成となっている。従って、第４の実施例においても、第３の実施例とほぼ同じ作用効果を得ることができる。特に、第４の実施例においては、汎用の単位回路４６を用いて、パルス走行回路４１を実現するように構成したので、ＩＣチップの設計がより一層簡単になる。
【００４３】
また、上記各実施例においては、パルス走行回路３０の各反転回路（ＮＡＮＤ３１、ＩＮＶ３２2〜３２n）の間に遅延素子を設けるように構成したが、これに代えて、パルス走行回路の各反転回路を構成するＰチャネルトランジスタ及びＮチャネルトランジスタのうちのいずれか一方または両方のトランジスタの動作速度を遅くするように構成しても良い。
【００４４】
そして、上記トランジスタの動作速度を遅くするに際しては、上記トランジスタのゲート長を長くするように構成したり、上記トランジスタのゲート容量（ゲート面積）を大きくするように構成したりすることが好ましい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施例を示すパルス走行回路の電気回路図
【図２】本発明の第２の実施例を示す図１相当図
【図３】トランジスタのゲート長の長さ等を説明する図
【図４】本発明の第３の実施例を示す図１相当図
【図５】タイムチャート
【図６】本発明の第４の実施例を示す図４相当図
【図７】従来構成を示すＡ／Ｄ変換回路のブロック図
【符号の説明】
【００４６】
図面中、２はパルス位相差符号化回路、４は制御回路、１０はパルス走行回路、３０はパルス走行回路、３１はＮＡＮＤ（反転回路）、３２はインバータ（反転回路）、３３はローパスフィルタ（遅延素子）、３４は抵抗、３５はコンデンサ、３６、３７はインバータ、３９はゲート、４１はパルス走行回路、４２はインバータ、４３はアナログスイッチ、４４はノア回路、４５はインバータを示す。
【図１】
2007134786.tif 000003
【図２】
2007134786.tif 000004
【図３】
2007134786.tif 000005
【図４】
2007134786.tif 000006
【図５】
2007134786.tif 000007
【図６】
2007134786.tif 000008
【図７】
2007134786.tif 000009