(57)【要約】【課題】  書き込み動作において、選択された選択メモリセルに隣接する隣接非選択メモリセルに対する書き込みディスターブ現象を抑制することができる不揮発性半導体記憶装置を提供する。【解決手段】  半導体基板上に絶縁膜を介して形成された電荷を蓄積可能な電荷保持部を備えたＭＯＳＦＥＴ構造の不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの制御ゲートを相互に接続して行方向に延伸する共通のワード線とし、同一列のメモリセルのドレインまたはソースを形成する拡散領域を相互に接続して拡散配線からなる列方向に延伸する共通のビット線として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、行方向に隣接するメモリセルの電荷保持部間に、導電体または導電性の半導体からなるシールド体を形成し、シールド体の上端がチャネル領域の形成される半導体基板の上面より上側に位置する。【選択図】        図１
2007115754.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して形成された電荷を蓄積可能な電荷保持部を備えたＭＯＳＦＥＴ構造の不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの制御ゲートを相互に接続して行方向に延伸する共通のワード線とし、同一列の前記メモリセルのドレインまたはソースを形成する拡散領域を相互に接続して拡散配線からなる列方向に延伸する共通のビット線として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、
行方向に隣接する前記メモリセルの前記電荷保持部間に、導電体または導電性の半導体からなるシールド体を形成し、前記シールド体の上端が前記半導体基板の上面より上側に位置するように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シールド体が、下方に位置する前記拡散配線と接続していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シールド体の上端が、前記電荷保持部の下端より上側に位置することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記シールド体の上端が、前記電荷保持部の上端より下側に位置することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記シールド体の下端が、前記半導体基板の上端より下側に位置することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記シールド体の下端が、前記拡散領域の下端より上側に位置することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記シールド体の比抵抗が７００μΩ・ｃｍ以下であることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
書き込み動作時、書き込み対象として選択された選択メモリセルのドレインとなる前記ビット線と、前記選択メモリセルのドレイン側に隣接した前記シールド体とが、同電位となることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
半導体基板上に、トンネル絶縁膜としての第１絶縁膜と電荷保持部となる電荷保持膜とを形成する工程と、
前記電荷保持膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上にレジストパターンを形成し、前記レジストパターンをマスクとして、前記第１絶縁膜、前記電荷保持膜及び前記第２絶縁膜をエッチングする工程と、
エッチングされた前記第２絶縁膜、前記電荷保持膜及び前記第１絶縁膜をマスクとして、前記半導体基板に前記半導体基板とは反対の導電型の不純物イオンを注入する工程と、
異方性エッチングにより、前記電荷保持膜の両側壁に、サイドウォール形状の第３絶縁膜を形成する工程と、
前記第２絶縁膜及び前記第３絶縁膜をマスクとして、前記半導体基板を溝状に掘り下げる工程と、
前記半導体基板全面に導体層または半導体層からなるシールド体を堆積する工程と、
前記シールド体の上端が、少なくとも前記電荷保持膜の上端より下側であって前記半導体基板より上側に位置するまで前記シールド体をエッチバックする工程と、
前記半導体基板全面に第４絶縁膜を堆積する工程と、
少なくとも前記電荷保持膜の上端が露出するまで前記第４絶縁膜を平坦化する工程と、
制御ゲート及び前記電荷保持部をパターニングする工程と、を実行することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記電荷保持膜がポリシリコン膜で形成されることを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記電荷保持膜がシリコン窒化膜の上にシリコン酸化膜を積層して形成されることを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の構造及び製造方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置として、メモリセルを構成するトランジスタのソース及びドレインの各領域となる不純物拡散領域を夫々拡散配線として平行に延伸させビット線が形成される不揮発性半導体記憶装置がある（例えば、特許文献１参照）。
【０００３】
ここで、図６は、特許文献１に記載の不揮発性半導体記憶装置のメモリセルアレイの断面図を、図７は同メモリセルアレイの平面図を夫々示している。尚、図６は、図７のＡ１−Ａ２を結ぶ線上の断面図である。
【０００４】
この不揮発性半導体記憶装置は、半導体基板１上にトンネル絶縁膜３を介して浮遊ゲート１６が形成されている。そして、隣接する浮遊ゲート１６及びトンネル絶縁膜３の下部領域の間の半導体基板１に、半導体基板１と反対の導電型の不純物拡散層１５が形成されている。不純物拡散層１５はメモリセルのソース・ドレインとしての機能を有し、メモリセルアレイの拡散配線（ビット線）としての機能を持つ。また、この不揮発性半導体記憶装置は、コンタクトレスＮＯＲ型フラッシュメモリであり、図７に示すように、各メモリセルが行方向及び列方向に夫々複数マトリックス状に配置されている。
【０００５】
続いて、図６及び図７に示す不揮発性半導体記憶装置の動作について説明する。ここで、図９は、複数のワード線（制御ゲート１７）とビット線（ソース／ドレイン）１５を備えるメモリセルアレイにおいて、ｎ番目とｎ＋１番目のビット線ＢＬｎ、ＢＬｎ＋１とｍ番目のワード線ＷＬｍの交差部に位置するメモリセル１９を選択的に動作させる場合における電圧の印加条件を示している。書き込み動作は、選択された選択メモリセルに対し、図９に示す書き込み条件で電圧をビット線１５とワード線１７に印加することにより、書き込み電流が流れ、ホットエレクトロンが浮遊ゲート１６へ注入されることにより行われる。読み出し動作は、選択メモリセルに対し、図９に示す読み出し条件で電圧をビット線１５とワード線１７に印加することにより、選択メモリセルの浮遊ゲート１６に蓄積された電子量に対応する読み出し電流を得ることで行われる。消去動作は、図９に示す消去条件で電圧を全ワード線１７と全ビット線１５に印加することにより、浮遊ゲートに蓄積された電子を基板またはビット線にトンネル酸化膜のトンネリング現象によって抜き取ることで行われる。
【０００６】
【特許文献１】特開特開２００３−１７９１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に記載のメモリセルアレイの構造では、メモリセルの微細化に伴い、書き込み動作時、選択メモリセル１９のドレイン領域（ビット線ＢＬｎ＋１側）で発生したホットエレクトロンが選択メモリセル１９と同一ワード線上にあるドレイン側に隣接する隣接非選択メモリセル２０の浮遊ゲートに注入され易くなる。より具体的には、メモリセルの微細化によって、同一ワード線上にあるメモリセルの浮遊ゲート１６の間のスペースが狭くなることで、物理的に選択メモリセル１９と隣接非選択メモリセル２０と間の距離が近くなり、選択メモリセル１９のドレイン領域で発生したホットエレクトロンの一部が、浮遊ゲート１６間の絶縁膜１１または不純物拡散層１５を介して隣接非選択セル２０の浮遊ゲート１６に注入され易くなる。これにより、隣接非選択メモリセル２０の閾値電圧が上昇し、データの誤読み出しが発生し、書き込みディスターブが発生して信頼性が低下するという問題がある。
【０００８】
図８は、選択メモリセル１９に任意の書き込み電圧を任意の時間印加した場合における、隣接非選択メモリセル２０の閾値増加値に対する両メモリセルの浮遊ゲート間幅依存性の実測評価結果を示している。図８より、選択メモリセルと隣接非選択メモリセルの浮遊ゲート同士の間幅が狭くなると、隣接非選択メモリセルの閾値が急激に増加していることが分かる。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、その目的は、書き込み動作において、書き込み対象として選択された選択メモリセルに隣接する隣接非選択メモリセルに対する書き込みディスターブ現象を抑制することができる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して形成された電荷を蓄積可能な電荷保持部を備えたＭＯＳＦＥＴ構造の不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの制御ゲートを相互に接続して行方向に延伸する共通のワード線とし、同一列の前記メモリセルのドレインまたはソースを形成する拡散領域を相互に接続して拡散配線からなる列方向に延伸する共通のビット線として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、行方向に隣接する前記メモリセルの前記電荷保持部間に、導電体または導電性の半導体からなるシールド体を形成し、前記シールド体の上端が前記半導体基板の上面より上側に位置するように構成されていることを第１の特徴とする。
【００１１】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記シールド体が、下方に位置する前記拡散配線と接続していることを第２の特徴とする。
【００１２】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記シールド体の上端が、前記電荷保持部の下端より上側に位置することを第３の特徴とする。
【００１３】
更に、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記シールド体の上端が、前記電荷保持部の上端より下側に位置することを第４の特徴とする。
【００１４】
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記シールド体の下端が、前記半導体基板の上端より下側に位置することを第５の特徴とする。
【００１５】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記シールド体の下端が、前記拡散領域の下端より上側に位置することを第６の特徴とする。
【００１６】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記シールド体の比抵抗が７００μΩ・ｃｍ以下であることを第７の特徴とする。
【００１７】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、書き込み動作時、書き込み対象として選択された選択メモリセルのドレインとなる前記ビット線と、前記選択メモリセルのドレイン側に隣接した前記シールド体とが、同電位となることを第８の特徴とする。
【００１８】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、トンネル絶縁膜としての第１絶縁膜と電荷保持部となる電荷保持膜とを形成する工程と、前記電荷保持膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上にレジストパターンを形成し、前記レジストパターンをマスクとして、前記第１絶縁膜、前記電荷保持膜及び前記第２絶縁膜をエッチングする工程と、エッチングされた前記第２絶縁膜、前記電荷保持膜及び前記第１絶縁膜をマスクとして、前記半導体基板に前記半導体基板とは反対の導電型の不純物イオンを注入する工程と、異方性エッチングにより、前記電荷保持膜の両側壁に、サイドウォール形状の第３絶縁膜を形成する工程と、前記第２絶縁膜及び前記第３絶縁膜をマスクとして、前記半導体基板を溝状に掘り下げる工程と、前記半導体基板全面に導体層または半導体層からなるシールド体を堆積する工程と、前記シールド体の上端が、少なくとも前記電荷保持膜の上端より下側であって前記半導体基板より上側に位置するまで前記シールド体をエッチバックする工程と、前記半導体基板全面に第４絶縁膜を堆積する工程と、少なくとも前記電荷保持膜の上端が露出するまで前記第４絶縁膜を平坦化する工程と、制御ゲート及び前記電荷保持部をパターニングする工程と、を実行することを第１の特徴とする。
【００１９】
上記特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、前記電荷保持膜がポリシリコン膜で形成されることを特徴とする。
【００２０】
上記第１特徴の本発明に係る不揮発性半導体記憶装置の製造方法は、前記電荷保持膜がシリコン窒化膜の上にシリコン酸化膜を積層して形成されることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、行方向に隣接するメモリセルの電荷保持部間に導電体または導電性の半導体を形成し、導電体または導電性の半導体の上端が半導体基板の上面より上側に位置するように構成することにより、導電体または導電性の半導体が、ホットエレクトロン等の電荷保持部に注入される電荷に対するシールド体として働くため、書き込み動作における選択メモリセルと同一ワード線上にあり隣接する隣接非選択セルの電荷保持部への電荷の誤注入を抑制できる。具体的には、導電体または導電性の半導体からなるシールド体のポテンシャル分布は均一であり、内部で電界が発生しない。そのため、電子の電界ドリフトによる移動が起こらない。つまり、シールド体中に進入した電子はシールド体を貫通することなく内部に留まる。この効果により、シールド体は、隣接非選択メモリセルの電荷保持部に注入する電荷に対しシールドとして働く。これによって、隣接非選択メモリセルの閾値電圧の変動を抑え、書き込みディスターブを抑制して信頼性の高いメモリセルを実現することができる。また、メモリセルの面積のスケーリングに伴う前記書き込みディスターブによる特性劣化を抑制することが可能となり、メモリセルの微細化・メモリ大容量に向けた信頼性の向上を実現できる。
【００２２】
ここで、シールド体の上端が半導体基板の上面より上側に位置するため、半導体基板上に形成された隣接非選択メモリセルの電荷保持部に対して効果的にシールド効果を発揮する。また、シールド体が、下方に位置する拡散配線と接続し、シールド体の上端が、電荷保持部の下端より上側に位置し、シールド体の下端が、半導体基板の上端より下側に位置することで、シールド効果が更に向上する。また、シールド体の上端が、電荷保持部の上端より下側に位置する場合には、隣接非選択メモリセルの電荷保持部への電荷の注入は、チャネル領域や拡散領域、つまり、半導体基板側から発生するので、シールド体の上端位置を下げてもシールド効果は低下せず、電荷保持部に対する不要な容量を低減できる。また、シールド体の比抵抗が７００μΩ・ｃｍ以下であれば、抵抗が小さいため、電界ドリフト移動が起こらず、シールド効果を発揮できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に係る不揮発性半導体記憶装置及びその製造方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２４】
〈第１実施形態〉
先ず、本実施形態における本発明装置の構成について図１を基に説明する。
本発明装置は、図１に示すように、チャネル領域２３と制御ゲート１３間にトンネル酸化膜３とＯＮＯ膜１２を介してポリシリコン層４からなる電荷保持部の形成されたＭＯＳＦＥＴ構造のメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの制御ゲートを相互に接続して共通のワード線１３とし、同一列のメモリセルのドレインまたはソースを形成する拡散領域を相互に接続して拡散配線１５からなる共通のビット線として構成されたメモリセルアレイを備え、行方向に隣接するメモリセルのポリシリコン層４及びシリコン窒化膜５の間に、導電体または導電性の半導体からなるシールド体９を形成し、シールド体９の上端が、チャネル領域２３の形成される半導体基板１の上面より上側に、下端が半導体基板１の上面より下側に位置するように構成されている。本実施形態では、ポリシリコン層４が導電性の電荷保持部（浮遊ゲート）として機能する。また、シールド体９は、導電性の半導体である不純物注入されたポリシリコンで形成されている。導電性の半導体からなるシールド体は、金属等の導電体の場合に比べ、７００℃程度を超える高温プロセスでも変形や特性変動しない耐性があるため、製造プロセス処理が簡単である。
【００２５】
次に、本実施形態における本発明方法について図２及び図３を基に説明する。ここで、図２及び図３は、本発明方法における各工程を示す工程断面図である。これらの図を用いて詳細に説明する。
【００２６】
先ず、図２（ａ）に示すように、第１導電型（例えばＰ型）の半導体基板１にメモリセルの閾値電圧調整用のイオン種として、例えば、Ｂ（ボロン）やＢＦ２等を、注入エネルギ１０〜４０ＫｅＶ、注入量７×１０１２〜３×１０１３／ｃｍ２の注入条件でイオン注入する（矢符２）。続いて、図２（ｂ）に示すように、熱酸化によりトンネル酸化膜３（第１絶縁膜）を膜厚が８〜１２ｎｍ程度となるように形成した後、ＣＶＤ法により、高濃度の不純物を添加したポリシリコン層４を膜厚が３０〜２００ｎｍ程度となるように堆積し、シリコン窒化膜５（第２絶縁膜）を膜厚が３０〜３００ｎｍ程度となるように順次積層する。
【００２７】
引き続き、図２（ｃ） に示すように、レジストパターン６をリソグラフィ技術を用いてパターンニングし、レジストパターン６をマスクとしてシリコン窒化膜５及びポリシリコン層４及びトンネル酸化膜３を選択的にエッチングして除去した後、レジストパターン６を剥離する。
【００２８】
引き続き、図２（ｄ）に示すように、例えば、イオン種として、リンまたはヒ素等を、注入エネルギ５〜４０ＫｅＶ、注入量１×１０１４〜１×１０１６／ｃｍ２の注入条件でイオン注入する（矢符７）。これによって、図２（ｅ）に示すように、半導体基板とは異なる導電型（例えばＮ型）の不純物拡散領域１５’が形成される。更に、ＣＶＤ法により、シリコン酸化膜を膜厚が１０〜１００ｎｍ程度となるように堆積した後、シリコン酸化膜の異方性エッチングを行い、サイドウォール８（第３絶縁膜）を形成する。
【００２９】
引き続き、図２（ｆ）に示すように、シリコン窒化膜５及びサイドウォール８をマスクとして、半導体基板１（不純物拡散領域１５’）をエッチング除去し、溝２１を形成する。より詳細には、溝２１は、溝２１に充填されるポリシリコン層９（シールド体）の下端が、半導体基板の上端より下側であって、拡散領域の下端より上側に位置するように形成する。引き続き、図２（ｇ）に示すように、ＣＶＤ法により、１×１０２０／ｃｍ３以上の高濃度不純物を添加したポリシリコン層９を膜厚が１０〜５００ｎｍ程度となるように堆積する。尚、溝２１は拡散領域１５’をエッチング除去して形成されているので、溝２１に堆積されるポリシリコン層９は、下方に位置する拡散配線１５と接続した状態となる。ポリシリコン層９の比抵抗は７００μΩ・ｃｍ以下である。ここで、ポリシリコン層９は、高濃度不純物を添加したポリシリコン層９に限定されるものではなく、代わりに、導電体の金属層（Ａｌ、Ｃｕ、Ｔｉ、Ｃｏ、Ｗ等）やシリサイド層等を堆積させても良い。
【００３０】
引き続き、図２（ｈ）に示すように、ポリシリコン層９の上端が、ポリシリコン層４の上端よりα＝０〜１００ｎｍ程度下に位置するように、ポリシリコン層９のエッチバックを行う。より詳細には、αを、ポリシリコン層９の上端が、ポリシリコン層４の下端より上側であって、ポリシリコン層４の上端より下側に位置するように設定する。
【００３１】
引き続き、図２（ｉ）に示すように、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）シリコン酸化膜１１（第４絶縁膜）を膜厚が３００〜５００ｎｍ程度となるように堆積し、その後、図２（ｊ）に示すように、シリコン窒化膜５の表面が現れるまで、ＨＤＰシリコン酸化膜１１のエッチバックを行う。ここで、シリコン窒化膜５をエッチバックストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化してもよい。
【００３２】
引き続き、図３（ｋ）に示すように、シリコン窒化膜５を除去する。引き続き、図３（ｌ）に示すように、ＣＭＰ法を用いてポリシリコン層４の表面が現れるまで平坦化する。引き続き、図３（ｍ）に示すように、シリコン酸化膜（膜厚４〜５ｎｍ）、シリコン窒化膜（５〜１０ｎｍ）、シリコン酸化膜（５〜１０ｎｍ）から構成されるＯＮＯ膜１２（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ膜）を積層し、その後、図３（ｎ）に示すように、ポリシリコン層１３を膜厚が２０〜５０ｎｍ程度となるように堆積し、更に、タングステンシリサイド層１４を膜厚が２０〜５０ｎｍ程度となるように堆積する。
【００３３】
引き続き、図示しないが、レジストパターンをリソグラフィ技術を用いてパターンニングした後、このレジストパターンをマスクとして、タングステンシリサイド層１４、ポリシリコン層１３、ＯＮＯ膜１２及びポリシリコン層４を選択的にエッチング除去することによって、浮遊ゲート（電荷保持部）と制御ゲートを形成する。引き続き、例えば、ＢまたはＢＦ２等を１５〜３０ｋｅＶ、５×１０１２〜１×１０１４／ｃｍ２の注入条件でイオン注入を行い、制御ゲート間且つビット線間の領域に、素子分離用不純物拡散層を形成する。引き続き、イオン注入された注入領域の結晶回復及び注入不純物の活性化のため、８００℃の温度で、３０分間のアニールを行う。引き続き、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）保護膜を膜厚が１００ｎｍ〜１０００ｎｍ程度となるように堆積する。その後は、通常の工程に従って、コンタクトホール、アルミ電極等を形成して、本発明装置を完成させる。
【００３４】
〈第２実施形態〉
本発明方法の第２実施形態について図４及び図５を基に説明する。本実施形態の本発明装置は、基本的に図４に示すように、第１実施形態と同様の構造のメモリセルアレイを備えて構成されている。第１実施形態との相違点は、電荷保持部が、シリコン窒化膜５とその上に形成されたシリコン酸化膜２２で構成される点である。尚、実質的な電荷保持部の機能はシリコン窒化膜５が有する。
【００３５】
次に、本実施形態における本発明方法について図５を基に説明する。ここで、図５（ａ）〜（ｋ）は、本発明方法における各工程を示す工程断面図である。これらの図を用いて詳細に説明する。
【００３６】
先ず、図５（ａ）に示すように、第１導電型（例えばＰ型）の半導体基板１にメモリセルの閾値電圧調整用のイオン種として、例えば、ＢやＢＦ２を注入エネルギ１０〜４０ＫｅＶ、注入量７×１０１２〜３×１０１３ｃｍ２の注入条件でイオン注入する（矢符２）。続いて、図５（ｂ）に示すように、熱酸化によりトンネル酸化膜３（第１絶縁膜）を膜厚が６〜１２ｎｍ程度となるように形成した後、ＣＶＤ法により、シリコン窒化膜５を膜厚が２〜１００ｎｍとなるように堆積し、シリコン酸化膜２２（第２絶縁膜）を膜厚が６〜１００ｎｍ程度となるように順次積層する。
【００３７】
引き続き、図５（ｃ）に示すように、レジストパターン６をリソグラフィ技術を用いてパターンニングし、シリコン酸化膜層２２、シリコン窒化膜５及び トンネル酸化膜３を選択的にエッチング除去した後、レジストパターン６を剥離する。引き続き、図５（ｄ）に示すように、例えば、イオン種として、リンまたはヒ素等を、注入エネルギ５〜４０ＫｅＶ、注入量１×１０１４〜１×１０１６ｃｍ２の注入条件でイオン注入する（矢符７）。これによって、図５（ｅ）に示すように、半導体基板とは異なる導電型（例えばＮ型）の不純物拡散領域１５’が形成される。更に、ＣＶＤ法により、シリコン酸化膜を膜厚が１０〜１００ｎｍ程度となるように堆積した後、シリコン酸化膜の異方性エッチングを行い、サイドウォール８（第３絶縁膜）を形成する。
【００３８】
引き続き、図５（ｆ）に示すように、シリコン酸化膜２２及びサイドウォール８をマスクとして、半導体基板１をエッチング除去し、溝２１を形成する。より詳細には、溝２１は、溝２１に充填されるポリシリコン層９（シールド体）の下端が、半導体基板の上端より下側であって、拡散領域の下端より上側に位置するように形成する。引き続き、図５（ｇ）に示すように、ＣＶＤ法により、１×１０２０／ｃｍ３以上の高濃度不純物を添加したポリシリコン層９を１０〜５００ｎｍ程度の膜厚で堆積する。ここで、高濃度不純物を添加したポリシリコン層９の代わりに導電体の金属層やシリサイド層を堆積させてもよい。
【００３９】
引き続き、図５（ｈ）に示すように、ポリシリコン層９の上端が、シリコン酸化膜２２の上部より、α＝０〜１００ｎｍ程度下に位置するように、ポリシリコン層９のエッチバックを行う。より詳細には、αを、ポリシリコン層９の上端が、ポリシリコン層４の下端より上側であって、ポリシリコン層４の上端より下側に位置するように設定する。
【００４０】
引き続き、図５（ｉ）に示すように、ＨＤＰシリコン酸化膜１１（第４絶縁膜）を膜厚が３００〜５００ｎｍ程度となるように堆積し、更に、図５（ｊ）に示すように、シリコン酸化膜２２の表面が現れるまで、ＨＤＰシリコン酸化膜１１のエッチバックを行う。ここで、ＨＤＰシリコン酸化膜１１を、ＣＭＰ法を用いて平坦化してもよい。その後、図５（ｋ）に示すように、ポリシリコン層１３を膜厚が２０〜５０ｎｍ程度となるように堆積し、ポリシリコン層１３の上部に、タングステンシリサイド層１４を膜厚が２０〜５０ｎｍ程度となるように堆積する。更に、図示しないが、レジストパターンをリソグラフィ技術を用いてパターンニングした後、このレジストパターンをマスクとして、タングステンシリサイド層１４及びポリシリコン層９を選択的にエッチング除去することによって、電荷保持部と制御ゲートを形成する。引き続き、注入領域の結晶回復及び注入不純物の活性化のため、８００℃の温度で、３０分間のアニールを行う。次にＢＰＳＧ保護膜を膜厚が１００ｎｍ〜１０００ｎｍ程度となるように堆積する。その後は、通常の工程に従って、コンタクトホール、アルミ電極等を形成して、本発明装置を完成させる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態における構造を示す構造断面図
【図２】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における各工程を示す工程断面図
【図３】本発明に係る不揮発性半導体記憶装置の製造方法の第１実施形態における各工程を示す工程断面図
【図４】本発明に係る不揮発性半導体記憶装置の第２実施形態における構造を示す構造断面図
【図５】本発明に係る不揮発性半導体記憶装置の製造方法の第２実施形態における各工程を示す工程断面図
【図６】従来技術に係る不揮発性半導体記憶装置の断面図
【図７】従来技術に係る不揮発性半導体記憶装置の平面図
【図８】隣接非選択メモリセルにおける閾値電圧の増加量と浮遊ゲート間幅との関係を示すグラフ
【図９】従来技術に係る不揮発性半導体記憶装置の各動作における電圧条件を示す表
【符号の説明】
【００４２】
１    ：半導体基板
２    ：イオン注入
３    ：トンネル酸化膜（第１絶縁膜）
４    ：ポリシリコン層（電荷保持部）
５    ：シリコン窒化膜（電荷保持部）
６    ：レジストパターン
７    ：イオン注入
８    ：サイドウォールスペーサ（シリコン酸化膜、第３絶縁膜）
９    ：ポリシリコン層（シールド体）
１０  ：サイドウォールスペーサ（高濃度ポリシリコン）
１１  ：ＨＤＰシリコン酸化膜（第４絶縁膜）
１２  ：ＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）膜
１３  ：ポリシリコン層
１４  ：タングステンシリサイド
１５  ：不純物拡散領域（ソース／ドレイン）
１５’：不純物拡散領域
１６  ：浮遊ゲート
１７  ：制御ゲート（ワード線）
１８  ：素子分離領域
１９  ：選択メモリセル
２０  ：隣接非選択メモリセル
２１  ：溝
２２  ：シリコン酸化膜（第２絶縁膜）
２３  ：チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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