(57)【要約】【課題】ゲート絶縁膜にダメージを与えることなく、同一基板上にポリシリコン膜からなるそれぞれ異なる不純物濃度のメモリセルトランジスタのフローティングゲート電極と抵抗体とを形成することができる。【解決手段】本発明に関わる不揮発性半導体メモリは、半導体基板１上に形成されるメモリセルトランジスタと抵抗素子とを具備し、メモリセルトランジスタは、ポリシリコン膜３Ａ，６Ａからなるフローティングゲート電極と、フローティングゲート電極上に形成される電極間絶縁膜９Ａと、電極間絶縁膜９Ａ上のコントロールゲート電極１０Ａとを有し、抵抗素子は、ポリシリコン膜３，６からなる抵抗体と、抵抗体を覆うカバー膜７と、カバー膜７上に形成され、電極間絶縁膜９Ａと同じ構造を持つ中間絶縁膜９Ｂとを有し、フローティングゲート電極のポリシリコン膜３Ａ，６Ａの不純物濃度は、抵抗体のポリシリコン膜３，６の不純物濃度より高い。【選択図】図３
2007266499.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるメモリセルトランジスタと抵抗素子とを具備し、前記メモリセルトランジスタは、ポリシリコン膜からなるフローティングゲート電極と、前記フローティングゲート電極上に形成される電極間絶縁膜と、前記電極間絶縁膜上のコントロールゲート電極とを有し、前記抵抗素子は、ポリシリコン膜からなる抵抗体と、前記抵抗体を覆うカバー膜と、前記カバー膜上に形成され、前記電極間絶縁膜と同じ構造を持つ中間絶縁膜とを有し、前記フローティングゲート電極のポリシリコン膜の不純物濃度は、前記抵抗体のポリシリコン膜の不純物濃度より高いことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記半導体基板上に形成される周辺回路トランジスタをさらに具備し、前記周辺回路トランジスタは、ポリシリコン膜からなるゲート電極を有し、前記ゲート電極のポリシリコン膜の不純物濃度は、前記抵抗体のポリシリコン膜の不純物濃度より高いことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記抵抗体、前記フローティングゲート電極及び前記ゲート電極は、１層以上のポリシリコン膜からなることを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】
メモリセルトランジスタのフローティングゲート電極と抵抗素子の抵抗体となるポリシリコン膜をゲート絶縁膜上に同時に形成する工程と、前記ポリシリコン膜を前記フローティングゲート電極と前記抵抗体とに分離する工程と、前記抵抗体の表面を不純物の拡散を阻止するカバー膜で覆う工程と、不純物を含んだガス雰囲気から前記フローティングゲート電極中に前記不純物を拡散させる工程と、前記フローティングゲート電極及び前記カバー膜の上面に、前記メモリセルトランジスタの電極間絶縁膜と前記抵抗素子の中間絶縁膜を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項５】
前記ポリシリコン膜は、さらに周辺回路トランジスタのゲート電極に分離され、前記不純物を含んだガス雰囲気から前記ゲート電極中にも前記不純物を拡散させることを特徴とする請求項４に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその製造方法に関し、特に、ＮＡＮＤ型フラッシュメモリに使用される。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、不揮発でありながら高集積化が可能であることから、最近、様々な電子機器に搭載されている。
【０００３】
ここで、不揮発性半導体メモリは、メモリセルアレイとその周辺部に配置される周辺回路とを主要な構成要素とする。
【０００４】
周辺回路は、主に、トランジスタから構成されるが、その他に、フローティングゲート電極となるポリシリコン膜の形成と同時に抵抗素子部に形成されるポリシリコン膜を抵抗体とするフローティングゲート抵抗素子を含んでいる。
【０００５】
一般に、フローティングゲート電極のポリシリコン膜は、Ｐ（リン）イオンをドープしたポリシリコン膜で構成され、電圧印加時のゲートの空乏化を防ぐために、Ｐイオンの濃度を高くする必要がある。
【０００６】
一方、抵抗素子において、抵抗率の高い材料と抵抗率の低い材料を用いた材料で、同じ抵抗値の抵抗素子をチップ上に作製した場合、抵抗率の高い材料を用いたほうが抵抗素子のチップ上の占有面積を小さくすることができる。
【０００７】
したがって、フローティングゲート抵抗素子のポリシリコン膜の抵抗率を高くすることが求められ、Ｐイオンの濃度を低くする必要がある。
【０００８】
そのためには、同一のチップに、上述したようなＰイオンの濃度の異なるポリシリコン膜を形成しなければならない。その方法の一つとして、はじめにポリシリコン膜をアンドープで形成しておき、その後、メモリセル部、周辺トランジスタ部、抵抗素子部に対して、それぞれ別々に必要量のイオン注入を行う方法がある（例えば、特許文献１参照）。
【０００９】
しかし、近年のメモリセルトランジスタの微細化に伴い、フローティングゲートの膜厚も薄膜化する傾向にある。そのため、イオン注入によりＰイオンをドープする方法では、Ｐイオンが薄いフローティングゲートを突き抜け、メモリセルトランジスタのトンネル酸化膜（ゲート絶縁膜）にダメージを与えるため、製造歩留りの低下につながってしまう。
【特許文献１】特開２００４−３６３２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明では、ゲート絶縁膜にダメージを与えることなく、同一基板上にポリシリコン膜からなるそれぞれ異なる不純物濃度のメモリセルトランジスタのフローティングゲート電極と抵抗体とを形成する技術について提案する。
【課題を解決するための手段】
【００１１】
本発明に関わる不揮発性半導体メモリは、半導体基板上に形成されるメモリセルトランジスタと抵抗素子とを具備し、前記メモリセルトランジスタは、ポリシリコン膜からなるフローティングゲート電極と、前記フローティングゲート電極上に形成される電極間絶縁膜と、前記電極間絶縁膜上のコントロールゲート電極とを有し、前記抵抗素子は、ポリシリコン膜からなる抵抗体と、前記抵抗体を覆うカバー膜と、前記カバー膜上に形成され、前記電極間絶縁膜と同じ構造を持つ中間絶縁膜とを有し、前記フローティングゲート電極のポリシリコン膜の不純物濃度は、前記抵抗体のポリシリコン膜の不純物濃度より高い。
【００１２】
本発明に関わる不揮発性半導体メモリの製造方法は、メモリセルトランジスタのフローティングゲート電極と抵抗素子の抵抗体となるポリシリコン膜をゲート絶縁膜上に同時に形成する工程と、前記ポリシリコン膜を前記フローティングゲート電極と前記抵抗体とに分離する工程と、前記抵抗体の表面を不純物の拡散を阻止するカバー膜で覆う工程と、不純物を含んだガス雰囲気から前記フローティングゲート電極中に前記不純物を拡散させる工程と、前記フローティングゲート電極及び前記カバー膜の上面に、前記メモリセルトランジスタの電極間絶縁膜と前記抵抗素子の中間絶縁膜を形成する工程とを備える。
【発明の効果】
【００１３】
本発明によれば、ゲート絶縁膜にダメージを与えることなく、同一基板上にポリシリコン膜からなるそれぞれ異なる不純物濃度のメモリセルのフローティングゲート電極と抵抗体とを形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  概要  
本発明の例における不揮発性半導体メモリは、メモリセルトランジスタのフローティングゲート電極と抵抗素子の抵抗体となるポリシリコン膜が同時に形成され、抵抗体となるポリシリコン膜の上面が、不純物の拡散を阻止するカバー膜に覆われており、カバー膜の形成後の不純物の拡散により、フローティングゲート電極のポリシリコン膜の不純物濃度は、抵抗体となるポリシリコン膜の不純物濃度よりも高い構造を有することを特徴とする。
【００１６】
上記のように、抵抗素子の抵抗体となるポリシリコン膜が、メモリセルトランジスタのフローティングゲート電極となるポリシリコン膜と同時に形成される抵抗素子のことを、フローティングゲート抵抗素子と定義する。
【００１７】
本発明の例では、上記の構造を得る製造方法についても提案する。その方法とは、はじめに、抵抗体が所望の高い抵抗率が得られる低い不純物濃度で、フローティングゲート電極及び抵抗体となるポリシリコン膜を素子分離絶縁層に囲まれた活性化領域に対して自己整合的にそれぞれ形成しておく。その後、抵抗体となるポリシリコン膜の表面に上記のカバー膜を形成し、Ｇａｓ  Ｐｈａｓｅ  Ｄｏｐｉｎｇ（以下、ＧＰＤ）により半導体基板全面に不純物の拡散を行う。
【００１８】
これにより、フローティングゲート電極となるポリシリコン膜をゲートの空乏化が生じない不純物濃度にでき、抵抗体となるポリシリコン膜はカバー膜に覆われているので、ポリシリコン膜中の不純物濃度は変化せず、所望の高い抵抗率に保つことができる。
【００１９】
したがって、同一チップ上に不純物濃度の異なるポリシリコン膜を形成することができる。
【００２０】
また、ＧＰＤにより不純物の拡散を行うことで、ゲート絶縁膜にダメージを与えることなく、不純物のドーピングを行うことができる。それゆえ、製造歩留りの向上を図ることができる。
【００２１】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２２】
フローティングゲート抵抗素子の定義は、概要で述べたとおりとする。また、ＧＰＤによる不純物の拡散を阻止するカバー膜のことを、ＧＰＤブロック膜と定義する。
【００２３】
また、本実施の形態におけるＮＡＮＤ型フラッシュメモリを構成する回路のレイアウトの一例を図１に示す。図１に示す領域Ａをメモリセル部、領域Ｂを抵抗素子部として説明する。
【００２４】
（１）  第１の実施の形態  
（ａ）構造  
図２乃至図４を用いて、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の構造を説明する。
【００２５】
図２は、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の平面図を示し、図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面を示し、図４は、図２のＩＶ−ＩＶ線に沿う断面を示す。
【００２６】
メモリセル部において、フローティングゲート電極となる２層構造のポリシリコン膜３Ａ，６Ａは、素子分離絶縁層５に取り囲まれた活性化領域のトンネル酸化膜（ゲート絶縁膜）２Ａ上に形成される。ポリシリコン膜３Ａ，６Ａは、例えば、Ｐイオンを導電性を得るための不純物とし、低いＰイオン濃度で形成されたポリシリコン膜に対して、ＧＰＤによりゲートの空乏化が生じない十分な濃度のＰイオンをドーピングして形成される。
【００２７】
また、電極間絶縁膜としてＯＮＯ膜９Ａが、ポリシリコン膜６Ａの上面及び側面の一部を覆うように形成される。さらに、コントロールゲート電極となるポリシリコン膜１０Ａが、ＯＮＯ膜９Ａを介して、フローティングゲート電極となるポリシリコン膜６Ａの上面及び側面の一部を覆うように形成される。このポリシリコン膜１０Ａは、ワード線としても機能する。本実施の形態のように、フローティングゲート電極とコントロールゲート電極が、側面に対しても電極間絶縁膜を介してオーバーラップする構造を用いることで、カップリング比を向上させることができる。
【００２８】
また、拡散層１３が半導体基板１の表面に形成される。拡散層１３は、隣接する２つのメモリセルトランジスタで共有される。さらに、絶縁層１１がメモリセル部の全面を覆うように形成される。
【００２９】
抵抗素子部において、フローティングゲート抵抗素子の抵抗体となるポリシリコン膜３，６は、Ｐイオン濃度が低く、素子分離絶縁層５に囲まれた活性化領域の絶縁膜２Ｂ上に、素子分離絶縁層５の上端と一致するように形成される。絶縁膜２Ｂはトンネル酸化膜（ゲート絶縁膜）２Ａと同時に形成されるが、ゲート絶縁膜としては機能しない。
【００３０】
ポリシリコン膜６の上面には、ＧＰＤブロック膜となるＳｉＮ膜７が形成され、このＳｉＮ膜７が、ＧＰＤを行った際に、抵抗体となるポリシリコン膜３，６中へＰイオンが拡散するのを阻止する。
【００３１】
ＯＮＯ膜９Ｂ及びポリシリコン膜１０Ｂ，１０Ｃは、ＳｉＮ膜７上に順次形成される。ＯＮＯ膜９Ｂは、メモリセル部のＯＮＯ膜９Ａと同時に形成される。ポリシリコン膜１０Ｂ，１０Ｃは、ポリシリコン膜（ワード線）１０Ａを形成するポリシリコン膜と同時に形成される。ＯＮＯ膜９Ｂ及びＳｉＮ膜７には開口部Ｘが形成され、中間層としてのポリシリコン膜１０Ｂがポリシリコン膜６に接続するように埋め込まれる。また、ポリシリコン膜１０Ｃは、ダミー層として絶縁層１１の表面を平坦化するために設けられる。
【００３２】
また、絶縁層１１が抵抗素子部の全面を覆い、コンタクト部１２Ａが、ポリシリコン膜１０Ｂと接続するように、絶縁層１１に形成されたコンタクトホールＹに埋め込まれ、コンタクト部１２Ａの上面には金属配線１２Ｂが形成される。
【００３３】
上記に示すようなフローティングゲート抵抗素子は、その抵抗体となるポリシリコン膜を、メモリセルトランジスタのフローティングゲート電極と同時に形成することができるので、積層ゲート構造のメモリセルトランジスタからなる不揮発性半導体メモリの抵抗素子として用いられる。また、フローティングゲート抵抗素子は、数百Ωの抵抗値を安定して得ることができ、拡散層を抵抗素子として利用する場合に生じる基板バイアス効果が発生することがない。
【００３４】
以下に、このような構造を有する本発明の例によるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の製造方法について説明する。
【００３５】
（ｂ）製造方法  
図５乃至図１３を用いて、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の製造方法について説明する。各図の（ａ）はメモリセル部及び抵抗素子部の平面図を示し、（ｂ）は（ａ）の断面図を示す。
【００３６】
はじめに、図５に示すように、フローティングゲート抵抗素子が所望の高い抵抗率が得られるようなＰイオン濃度の低いポリシリコン膜３が、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、３０ｎｍ〜５０ｎｍ程度の膜厚で、半導体基板１表面のトンネル酸化膜（ゲート絶縁膜）２Ａ及び絶縁膜２Ｂ上に形成される。次に、マスク層として、例えば、ＳｉＮ膜４がポリシリコン膜３上に形成された後、ＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ）により、レジストパターンをＳｉＮ膜４上に形成し、そのレジストパターンをマスクとして、ＳｉＮ膜４をパターニングする。レジストを除去した後、ＳｉＮ膜４をマスクとして、ポリシリコン膜３、トンネル酸化膜（ゲート絶縁膜）２Ａ及び絶縁膜２Ｂ、半導体基板１の上面の一部が、順次エッチングされて素子分離溝が形成される。その後、例えば、シリコン酸化物が素子分離溝が埋まるように全面に形成され、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により、ＳｉＮ膜４の上面が露出するまで、シリコン酸化物に対して表面研磨を行うと、素子分離絶縁層５が形成される。なお、ポリシリコン膜３は、不純物がドーピングされていなくても良い。
【００３７】
次に、例えば、熱リン酸によりＳｉＮ膜４を剥離した後、例えば、希フッ酸により素子分離絶縁層５をエッチングし、ポリシリコン膜３の側面の一部を露出させると、図６に示す構造となる。
【００３８】
続いて、例えば、ＣＶＤ法により、ポリシリコン膜を全面に形成した後、ポリシリコン膜の上端が素子分離絶縁層５の上端と一致するようにＣＭＰ法により表面研磨を行うと、図７に示すように、例えば、５０ｎｍ程度の膜厚のポリシリコン膜６が形成される。
【００３９】
その後、図８に示すように、ＧＰＤブロック膜となるＳｉＮ膜７が、例えば、ＣＶＤ法により、メモリセル部及び抵抗素子部の全面に形成される。
【００４０】
次に、メモリセル部及び抵抗素子部の全面にレジストを塗布し、メモリセル部のＳｉＮ膜７の上面が露出するようなレジストパターンをＰＥＰにより形成した後、ＳｉＮ膜７に対してエッチングを行う。すると、図９に示すように、パターニングされたレジスト８がマスクとなり、抵抗素子部のポリシリコン膜６の上面はＧＰＤブロック膜であるＳｉＮ膜７に覆われ、メモリセル部のポリシリコン膜６の上面は露出する構造となる。このような構造にすることで、メモリセル部のポリシリコン膜３，６に対してのみＧＰＤによる不純物の拡散を行うことができる。
【００４１】
続いて、レジスト８を除去した後に、フローティングゲート電極がゲートの空乏化を生じないＰイオン濃度になるように、例えば、不活性ガス或いは水素ガスで希釈したＰＨ３ガス雰囲気中で半導体基板１を熱処理し、ＧＰＤによるＰイオンの拡散を行う。すると、図１０に示すように、メモリセル部では、Ｐイオンが露出したポリシリコン膜の上面からトンネル酸化膜（ゲート絶縁膜）２Ａ近傍まで拡散し、Ｐイオン濃度が高いポリシリコン膜３Ａ，６Ａが形成される。このとき、ＧＰＤによりＰイオンの拡散を行うことで、イオン注入法のように、Ｐイオンが薄いフローティングゲート電極を突き抜けて、メモリセルトランジスタのトンネル酸化膜（ゲート絶縁膜）２Ａにダメージを与えることはない。
【００４２】
一方、抵抗素子部では、ＧＰＤブロック膜であるＳｉＮ膜７によりポリシリコン膜６の上面が覆われているので、ＧＰＤが半導体基板１の全面に対して実行されていても、抵抗素子部のポリシリコン膜３，６中へＰイオンの拡散は生じない。したがって、抵抗体となるポリシリコン膜３，６のＰイオン濃度は、所望の高い抵抗率が得られる値に保たれる。
【００４３】
続いて、図１１に示すように、素子分離絶縁層５に対して、例えば、希フッ酸処理によるエッチバックを行い、メモリセル部のポリシリコン膜６Ａの側面の一部を露出させる。このとき、抵抗素子部では、ＳｉＮ膜７が抵抗素子部の上面を覆っているので、素子分離絶縁層５のエッチバックは生じない。希フッ酸処理の後、ＯＮＯ膜９Ａ，９Ｂが、例えば、ＣＶＤ法により、メモリセル部及び抵抗素子部にそれぞれ形成される。その後、抵抗素子部のＯＮＯ膜９Ｂ上にレジストパターンを形成し、そのレジストパターンをマスクとして、エッチングを行うことにより、開口部Ｘが、ポリシリコン膜６に達するように、ＯＮＯ膜９Ｂ及びＳｉＮ膜７に形成される。
【００４４】
次に、ＯＮＯ膜９Ａ，９Ｂ上にポリシリコン膜を、例えば、ＣＶＤ法により形成した後、このポリシリコン膜上にＰＥＰによりレジストパターンを形成し、そのレジストパターンをマスクとし、ＯＮＯ膜９Ａ，９Ｂ上のポリシリコン膜に対してエッチングを行う。すると、図１２に示すように、メモリセル部にはコントロールゲート電極となるポリシリコン膜１０Ａが形成され、抵抗素子部には中間層としてのポリシリコン膜１０Ｂ及びダミー層としてのポリシリコン膜１０Ｃが形成される。ポリシリコン膜１０Ｂは、ポリシリコン膜６に接続されるように、ＯＮＯ膜９Ｂ及びＳｉＮ膜７に形成された開口部Ｘに埋め込まれる。さらに、メモリセル部においては、拡散層を形成する領域のＯＮＯ膜９Ａ、ポリシリコン膜３Ａ，６Ａ、トンネル酸化膜（ゲート絶縁膜）２Ａが順次エッチングされ、半導体基板１の上面が露出する。
【００４５】
続いて、ポリシリコン膜１０Ａをマスクとして、イオン注入を行うと、図１３に示すように、メモリセル部に拡散層１３が自己整合的に形成され、その後、絶縁層１１が、メモリセル部及び抵抗素子部の全面に対して、例えば、ＣＶＤ法を用いて形成される。また、抵抗素子部には、ポリシリコン膜１０Ｂの上面に達するように、コンタクトホールＹが絶縁層１１の両端に形成された後、コンタクト部がコンタクトホールＹに形成される。その後、金属配線１２Ｂがコンタクト部の上部に形成されることにより、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部が完成する。
【００４６】
以上の工程で作製したＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部は、Ｐイオン濃度の異なるポリシリコン膜を同一の半導体基板１上に形成することができるので、抵抗体のポリシリコン膜３，６は、Ｐイオン濃度が低く、抵抗率の高いポリシリコン膜が得られ、抵抗素子部の面積を縮小することができる。その一方、フローティングゲート電極のポリシリコン膜３Ａ，６Ａは、Ｐイオン濃度の低いポリシリコン膜に対して、ＧＰＤによりＰイオンを拡散させ、ゲートの空乏化が生じないフローティングゲート電極を形成することができる。
【００４７】
また、ＧＰＤにより不純物の拡散を行うことで、イオン注入法のように、Ｐイオンによりトンネル酸化膜（ゲート絶縁膜）２Ａにダメージを与えることがないので、製造歩留りを向上させることができる。
【００４８】
また、ポリシリコン膜の成膜と同時にドーピングを行うと成膜速度が低下するが、ポリシリコン膜の形成後にＧＰＤによるドーピングを行うことで、この問題を回避することも可能である。
【００４９】
（２）  第２の実施の形態  
（ａ）構造  
メモリセルトランジスタのフローティングゲート電極及びフローティングゲート抵抗素子の抵抗体の構造は、２層構造のポリシリコン膜に限定されず、例えば、１層構造のポリシリコン膜であっても良い。
【００５０】
本実施の形態においては、メモリセルトランジスタのフローティングゲート電極及びフローティングゲート抵抗素子の抵抗体の構造が、１層構造のポリシリコン膜から構成される場合について、図１４乃至図１６を用いて説明する。
【００５１】
図１４は、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の平面図を示し、図１５は、図１４のＸＶ−ＸＶ線に沿う断面を示し、図１６は、図１４のＸＶＩ−ＸＶＩ線に沿う断面を示す。
【００５２】
メモリセル部において、フローティングゲート電極となるポリシリコン膜３Ａは、素子分離絶縁層５に囲まれた活性化領域のトンネル酸化膜（ゲート絶縁膜）２Ａ上に形成される。ポリシリコン膜３Ａは、低いＰイオン濃度で形成されたポリシリコン膜に対して、ＧＰＤによりゲートの空乏化が生じない十分な濃度のＰイオンをドーピングして形成される。
【００５３】
また、電極間絶縁膜としてのＯＮＯ膜９Ａ、コントロールゲート電極（ワード線）としてのポリシリコン膜１０Ａ、拡散層１３は、第１の実施の形態と同様の構造を有する。さらに、絶縁層１１がメモリセル部の全面を覆うように形成される。
【００５４】
抵抗素子部において、フローティングゲート抵抗素子の抵抗体となるポリシリコン膜３はＰイオン濃度が低く、素子分離絶縁層５に囲まれた活性化領域の絶縁膜２Ｂ上に形成される。ポリシリコン膜３の上面には、ＧＰＤブロック膜となるＳｉＮ膜７が形成され、ＧＰＤを行った際に抵抗体となるポリシリコン膜３中へＰイオンが拡散するのを阻止する。
【００５５】
また、ＯＮＯ膜９Ｂ、中間層としてのポリシリコン膜１０Ｂ、ダミー層としてのポリシリコン膜１０Ｃは、第１の実施の形態と同様の構造を有する。さらに、絶縁層１１が、抵抗素子部の全面を覆い、コンタクト部１２Ａ、金属配線１２Ｂが形成される。
【００５６】
以下に、このような構造を有する本発明の例によるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の製造方法について説明する。
【００５７】
（ｂ）製造方法  
はじめに、第１の実施の形態の図５に示す工程と同様の工程で、メモリセル部及び抵抗素子部において、半導体基板１に形成されたトンネル酸化膜（ゲート絶縁膜）２Ａ及び絶縁膜２Ｂ上に、ポリシリコン膜３、素子分離絶縁層５を順次形成する。このポリシリコン膜３は、抵抗体が所望の高い抵抗率が得られるようなＰイオン濃度で、例えば、ＣＶＤ法により１００ｎｍ程度の膜厚で、１層構造のフローティングゲート電極及び抵抗体となるように形成される。
【００５８】
その後、第１の実施の形態の図６乃至図１３に示す工程と同様の工程で、抵抗素子部の上面のみをＧＰＤブロック膜となるＳｉＮ膜７で覆い、ＧＰＤによるＰイオンの拡散を行う。すると、メモリセル部では、トンネル酸化膜（ゲート絶縁膜）２Ａにダメージを与えることなく、Ｐイオンが露出したポリシリコン膜の上面からトンネル酸化膜（ゲート絶縁膜）２Ａ近傍まで拡散し、Ｐイオン濃度が高いポリシリコン膜３Ａが形成される。
【００５９】
一方、抵抗素子部では、ＧＰＤブロック膜であるＳｉＮ膜７によりポリシリコン膜３の上面が覆われているので、ポリシリコン膜３中へＰイオンの拡散は生じず、抵抗体となるポリシリコン膜３のＰイオン濃度は、所望の高い抵抗率が得られる値に保たれる。
【００６０】
その後、メモリセル部及び抵抗素子部に、ＯＮＯ膜９Ａ，９Ｂ、ポリシリコン膜１０Ａ，１０Ｂ，１０Ｃが、それぞれ同時に形成される。さらに、メモリセル部に、拡散層１３が形成された後、メモリセル部及び抵抗素子部の全面に、絶縁層１１が形成される。その後、抵抗素子部には、コンタクト部と、その上部に金属配線１２Ｂが形成され、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部が完成する。
【００６１】
以上のように、フローティングゲート電極及び抵抗体となるポリシリコン膜を１層構造にした場合でも、Ｐイオン濃度が高く、ゲートの空乏化が生じないフローティングゲート電極となるポリシリコン膜と、Ｐイオン濃度が低く、抵抗率の高い抵抗体となるポリシリコン膜が、ゲート絶縁膜にダメージを与えることなく、同一の半導体基板上に形成でき、第１の実施の形態と同様の効果を得ることができる。
【００６２】
３．変形例  
（ａ）構造  
上述の実施の形態において、ＧＰＤブロック膜にＳｉＮ膜を用いた例について説明した。しかし、抵抗素子部を覆うＧＰＤブロック膜は、ＧＰＤによる不純物の拡散を阻止できればよく、例えば、ＴＥＯＳ膜のようなシリコン酸化膜でもよい。
【００６３】
その場合には、ＧＰＤ後の素子分離絶縁層５に対する希フッ酸処理時に、ＴＥＯＳ膜も除去され、図１７に示すように、抵抗素子部の構造には、ポリシリコン膜６と希フッ酸処理後に形成されるＯＮＯ膜９Ｂの間にはＧＰＤブロック膜は存在しない。
【００６４】
以下に、第１の実施の形態に基づき、ＧＰＤブロック膜にＴＥＯＳ膜を用いた場合の製造方法について説明する。
【００６５】
（ｂ）製造方法  
はじめに、第１の実施の形態の図５乃至図９に示す工程と同様の工程で、メモリセル部及び抵抗素子部において、半導体基板１に形成されたトンネル酸化膜（ゲート絶縁膜）２Ａ及び絶縁膜２Ｂ上に、ポリシリコン膜３，６、素子分離絶縁層５が順次形成される。ポリシリコン膜３，６は、フローティングゲート抵抗素子の抵抗体が所望の高い抵抗率が得られるＰイオン濃度で形成される。
【００６６】
次に、図１８に示すように、抵抗素子部の上面にＧＰＤブロック膜としてＴＥＯＳ膜１４が形成された後、ＧＰＤによるＰイオンの拡散を行う。すると、メモリセル部では、露出したポリシリコン膜の上面からＰイオンが拡散し、トンネル酸化膜（ゲート絶縁膜）２Ａにダメージを与えることなく、ゲートの空乏化が生じないフローティングゲート電極となるポリシリコン膜３Ａ，６Ａが形成される。
【００６７】
一方、抵抗素子部では、ＧＰＤブロック膜であるＴＥＯＳ膜１４によりポリシリコン膜６の上面が覆われているので、ポリシリコン膜３，６のＰイオン濃度は変化しない。
【００６８】
続いて、メモリセル部のポリシリコン膜６Ａの側面の一部を露出させるために、素子分離絶縁層５に対して希フッ酸処理によるエッチバックを行う。すると、ＴＥＯＳ膜１４も同時に除去されてしまう。
【００６９】
その後、第１の実施の形態の図１１及び図１３に示す工程と同様の工程を行うと、図１７に示す本変形例におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部が完成する。
【００７０】
（ｃ）まとめ  
以上のように、ＧＰＤによる不純物拡散の後に、ＧＰＤブロック膜を除去した場合においても、不純物濃度が低く、抵抗率の高い抵抗体となるポリシリコン膜と、不純物濃度が高く、ゲートの空乏化が生じないフローティングゲート電極となるポリシリコン膜を、ゲート絶縁膜にダメージを与えることなく、同一基板上に形成することができる。
【００７１】
なお、本変形例においては、第１の実施の形態においてＧＰＤブロック膜にＴＥＯＳ膜を用いた場合について説明を行ったが、第２の実施の形態においてＧＰＤブロック膜にＴＥＯＳ膜を用いた場合でも同様の効果が得られる。
【００７２】
また、ＧＰＤブロック膜にＳｉＮ膜を用い、このＳｉＮ膜をＧＰＤ後に除去した場合においても本変形例と同様の効果が得られる。
【００７３】
４．応用例  
（ａ）構造
ゲート電極の空乏化は、メモリセルトランジスタだけでなく、周辺回路に用いるＭＯＳトランジスタ（以下、周辺回路トランジスタ）にも生じる問題である。
【００７４】
それゆえ、周辺回路トランジスタのゲート電極となるポリシリコン膜が、第１及び第２の実施の形態で述べたような低いＰイオン濃度で形成された場合においても、本発明の例を用いることができる。
【００７５】
以下に、図１に示す領域Ｃを周辺回路部として、周辺回路トランジスタの構造について、図１９を用いて説明する。
【００７６】
図１９（ａ）は、メモリセル部、周辺回路部及び抵抗素子部の平面図を示し、図３２（ｂ）は、ＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図を示す。
【００７７】
メモリセル部及び抵抗素子部の構造は、第２の実施の形態に示す構造とし、フローティングゲート電極及び抵抗体は、１層構造のポリシリコン膜で構成される。抵抗体となるポリシリコン膜３の上面は、ＧＰＤブロック膜となるＳｉＮ膜７で覆われ、ＧＰＤによる不純物の拡散が阻止される構造となっている。
【００７８】
周辺回路部において、周辺回路トランジスタのゲート電極となるポリシリコン膜３Ｃは、フローティングゲート電極及び抵抗体となるポリシリコン膜と同時に形成される低いＰイオン濃度のポリシリコン膜に対して、ＧＰＤによりＰイオンをドーピングすることで、ゲートの空乏化が生じないように形成される。
【００７９】
また、ポリシリコン膜３Ｃ上には、ＯＮＯ膜９Ｃ及びポリシリコン膜１０Ｄが、メモリセルトランジスタのＯＮＯ膜９Ａ及びポリシリコン膜（ワード線）１０Ａの形成と同時に、形成される。ポリシリコン膜１０Ｄがポリシリコン膜３Ｃに接続されるように、ＯＮＯ膜９Ｃには開口部ＸＡが形成される。
【００８０】
また、周辺回路トランジスタのソース／ドレイン領域となる拡散層１３Ｃが半導体基板の表面に形成され、拡散層１３Ｃ及びポリシリコン膜１０Ｄには、コンタクト部１２Ｃ及び金属配線１２Ｄが形成される。
【００８１】
以下に、本応用例の製造方法について説明する。
【００８２】
（ｂ）製造方法  
図２０乃至図２２を用いて、本応用例の製造方法について説明する。
【００８３】
第２の実施の形態に示す工程と同様の工程で、半導体基板１に形成されたトンネル酸化膜２Ａ、ゲート絶縁膜２Ｃ及び絶縁膜２Ｂ上に、ポリシリコン膜３、素子分離絶縁層５が順次形成される。ポリシリコン膜３は、抵抗体が所望の高い抵抗率が得られるＰイオン濃度で形成される。続いて、ＧＰＤブロック膜となるＳｉＮ膜を、メモリセル部、周辺回路部、抵抗素子部の上面にそれぞれ形成した後、メモリセル部及び周辺回路部のポリシリコン膜３の上面が露出するように、ＳｉＮ膜をエッチングにより除去し、抵抗素子部の上面のみがＳｉＮ膜７で覆われるようにする。
【００８４】
次に、ゲートの空乏化が生じないＰイオン濃度になるように、例えば、不活性ガス或いは水素ガスで希釈したＰＨ３ガス雰囲気中で半導体基板１を熱処理し、ＧＰＤによるＰイオンの拡散を行う。すると、図２０に示すように、第２の実施の形態で述べたメモリセル部のフローティングゲート電極と同様に、周辺回路部でも、Ｐイオンが露出したポリシリコン膜の上面からゲート電極２Ｃ近傍まで拡散し、Ｐイオン濃度の高いポリシリコン膜３Ｃが形成される。このポリシリコン膜３Ｃは、Ｐイオン濃度が高いのでゲートの空乏化は生じない。また、ＧＰＤによりＰイオンの拡散を行うことで、ゲート絶縁膜２Ｃにダメージを与えることはない。
【００８５】
抵抗素子部では、ポリシリコン膜３の表面がＧＰＤブロック膜であるＳｉＮ膜７に覆われているので、ＧＰＤが半導体基板１の全面に対して実行されていても、ポリシリコン膜３へＰイオンの拡散は生じない。したがって、抵抗体となるポリシリコン膜３のＰイオンの濃度は、所望の高い抵抗率が得られる値に保たれる。
【００８６】
次に、メモリセル部の素子分離絶縁層５に対してエッチバックを行い、ポリシリコン膜３Ａの側面の一部を露出させた後、図２１に示すように、メモリセル部に電極間絶縁膜となるＯＮＯ膜９Ａを形成し、それと同時に抵抗素子部及び周辺回路部にはＯＮＯ膜９Ｂ，９Ｃがそれぞれ形成される。その後、ＯＮＯ膜９Ｂ，９Ｃ及びＳｉＮ膜７には、ポリシリコン膜３，３Ｃに達する開口部Ｘ，ＸＡが、エッチングにより、それぞれ形成される。
【００８７】
続いて、ＯＮＯ膜９Ａ〜９Ｃの上面にポリシリコン膜を形成し、このポリシリコン膜上にＰＥＰによりレジストパターンを形成し、レジストパターンをマスクとして、ＯＮＯ膜９Ａ〜９Ｃ上のポリシリコン膜に対してエッチングを行う。すると、メモリセル部にはコントロールゲート電極となるポリシリコン膜１０Ａが形成され、抵抗素子部には中間層となるポリシリコン膜１０Ｂ及びダミー層となるポリシリコン膜１０Ｃ、周辺回路部には中間層となるポリシリコン膜１０Ｄが形成される。ポリシリコン膜１０Ｂ，１０Ｄは、ポリシリコン膜３，３Ｃにそれぞれ接続されている。その後、メモリセル部及び周辺回路部には、拡散層を形成する領域のＯＮＯ膜９Ａ，９Ｃ、ポリシリコン膜３Ａ，３Ｃ、トンネル酸化膜（ゲート絶縁膜）２Ａ及びゲート絶縁膜２Ｃが順次エッチングされ、半導体基板１の上面が露出する。
【００８８】
続いて、図２２に示すように、ポリシリコン膜１０Ａ，１０Ｃをマスクとして、イオン注入を行うと、自己整合的に拡散層１３，１３Ｃが形成され、その後、全面に絶縁層１１が形成される。さらに、周辺回路部には、ポリシリコン膜１０Ｄ及び拡散層１３Ｃに達するコンタクトホールＹＡが絶縁膜１１に形成され、コンタクト部１２ＣがコンタクトホールＹＡに埋め込まれ、金属配線１２Ｄがコンタクト部１２Ｃの上部に形成される。また、抵抗素子部には、ポリシリコン膜１０Ｂに達するコンタクトホールＹが絶縁層１１に形成され、コンタクト部がコンタクトホールＹに埋め込まれ、金属配線１２Ｂがコンタクト部の上部に形成され、本応用例におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部、周辺回路部が完成する。
【００８９】
（ｃ）まとめ  
以上のように、周辺回路トランジスタにおいて、ゲート電極となる不純物濃度の低いポリシリコン膜の表面を露出させて、ＧＰＤにより不純物の拡散を行う。それにより、不純物濃度が低く、抵抗率の高い抵抗体となるポリシリコン膜と、不純物濃度が高く、ゲートの空乏化が生じないゲート電極を、周辺回路トランジスタのゲート絶縁膜にダメージを与えることなく同一基板上に形成することができる。
【００９０】
５．  その他  
本発明の例によれば、ゲート絶縁膜にダメージを与えることなく、同一基板上に異なる不純物濃度のポリシリコン膜を形成することができる。
【００９１】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明の例における不揮発性半導体メモリのレイアウト。
【図２】第１の実施の形態におけるメモリセル部及び抵抗素子部の平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図６】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図７】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図８】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図９】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図１０】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図１１】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図１２】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図１３】第１の実施の形態の製造工程の一工程を示す平面図及び断面図。
【図１４】第２の実施の形態におけるメモリセル部及び抵抗素子部の平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１４のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】変形例の構造を示す平面図及び断面図。
【図１８】変形例の製造工程の一工程を示す平面図及び断面図。
【図１９】応用例の構造を示す平面図及び断面図。
【図２０】応用例の製造工程の一工程を示す平面図及び断面図。
【図２１】応用例の製造工程の一工程を示す平面図及び断面図。
【図２２】応用例の製造工程の一工程を示す平面図及び断面図。
【符号の説明】
【００９３】
１：半導体基板、２Ａ：ゲート絶縁膜（トンネル酸化膜）、２Ｂ：絶縁膜、２Ｃ：ゲート絶縁膜、３，６：ポリシリコン膜（抵抗体）、３Ａ，６Ａ：ポリシリコン膜（フローティングゲート電極）、３Ｃ：ポリシリコン膜（ゲート電極）、Ｐ：Ｐイオン、４：マスク層、５：素子分離絶縁層、７：ＳｉＮ膜（ＧＰＤブロック膜）、８：レジスト、９Ａ，９Ｂ，９Ｃ：ＯＮＯ膜、１０Ａ：ポリシリコン膜（コントロールゲート電極）、１０Ｂ，１０Ｄ：ポリシリコン膜（中間層）、１０Ｃ：ポリシリコン膜（ダミー層）、１１：層間絶縁膜、１２Ａ，１２Ｃ：コンタクト部、１２Ｂ，１２Ｄ：金属配線、１３，１３Ｃ：拡散層、１４：ＴＥＯＳ膜（ＧＰＤブロック膜）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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