(57)【要約】【課題】  歩留まりを向上し、かつインダクタ間の結合度を高くすることが可能な半導体装置およびその製造方法を提供する。【解決手段】  ２つの半導体チップ１，２を、それらの主表面が対向するようにして積層する。２つのインダクタ１６，４１は狭い間隔で対向するように位置決めされる。半導体チップ２のＳＯＩ層３４のうちのインダクタ４１の上方に位置する部分をエッチング除去する。また、ウェットエッチングにより、半導体チップ２のシリコンバルク基板の下層にある埋込み酸化膜３３を除去せずに、シリコンバルク基板のみを高選択にエッチング除去する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
積層された第１および第２の半導体チップを備え、それぞれ前記第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置において、
前記第１の半導体チップは、基板の表面に前記第１のインダクタを含む第１の無線通信回路を形成したものであり、
前記第２の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したＳＯＩ基板の表面に前記第２のインダクタを含む第２の無線通信回路を形成したものであり、
前記第１の半導体チップの表面に、前記第２の半導体チップの表面を下向きにして第２の半導体チップを積層し、前記第２の半導体チップの前記シリコンバルク基板を除去したことを特徴とする、半導体装置。
【請求項２】
前記第２の半導体チップにおいて、前記単結晶シリコン層のうちの前記第２のインダクタに対向する部分を除去したことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップの基板は、単結晶のバルク基板であることを特徴とする、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体チップの基板は、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したＳＯＩ基板であることを特徴とする、請求項１または請求項２に記載の半導体装置。
【請求項５】
さらに、前記第２の半導体チップと同様の構成を有し、その表面を下向きにして前記第２の半導体チップの上に積層された第３の半導体チップを備えることを特徴とする、請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
前記第１の半導体チップの表面には、外部から電圧が供給される金属電極が形成されており、
前記第２の半導体チップには、その表面と裏面とを貫通し、前記第１の金属電極からの電圧を受ける金属部材が形成されていることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
第１および第２の半導体チップを備え、それぞれ前記第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置の製造方法であって、
前記第１の半導体チップは、基板の表面に前記第１のインダクタを含む第１の無線通信回路を形成したものであり、
前記第２の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したＳＯＩ基板の表面に前記第２のインダクタを含む第２の無線通信回路を形成したものであり、
前記第１の半導体チップの表面に、前記第２の半導体チップの表面を下向きにして第２の半導体チップを積層する積層ステップ、および
積層された前記第２の半導体チップの前記シリコンバルク基板を除去する除去ステップを含む、半導体装置の製造方法。
【請求項８】
前記除去ステップにおいて、前記シリコンバルク基板をウェットエッチングによって除去する、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、複数の半導体チップ間で無線通信を行なう半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
デジタル信号を処理するＤＲＡＭ（Dynamic Random Access Memory）やＣＰＵ（Central Processing Unit）などの半導体装置は、微細化および低コスト化に適したシリコン系ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のトランジスタで構成されている。
【０００３】
近年、ＤＲＡＭに代表される半導体メモリ装置では、動作の高速化および大容量化が進められている。このため、トランジスタの微細化や、１枚の基板上に複数の半導体チップを２次元的に並べる方法が採用されている。
【０００４】
しかしながら、トランジスタの微細化にはプロセス的な限界がある。また、複数の半導体チップを基板上に並べる方法を採用した場合、基板面積が増大するという問題や、半導体チップ間を接続するためのボンディングワイヤや基板上に形成された配線の寄生容量によって、半導体チップ間のデータ伝送に遅延が生じるという問題があった。
【０００５】
このような問題を回避するため、複数の半導体チップを３次元的に積層する方法が提案されている。たとえば、各半導体チップ内にアンテナを組込み、アンテナ間で電波によって無線データ通信を行なう方法や、各半導体チップ内にインダクタを組込み、インダクタ間で電磁結合によって無線データ通信を行なう方法が提案されている。
【０００６】
たとえば、下記の特許文献１には、アンテナを用いて集積回路チップ間で無線データ通信を行なう方法が開示されている。これによると、２次元的または３次元的に配置されたチップ間で無線データ通信を行なうことができる。
【０００７】
また、下記の特許文献２には、２以上の回路チップが積層され、各回路チップに形成された集積回路の間が電磁誘導コイルによって電磁結合される構成が開示されている。これによると、２つの回路チップを対向させてそれぞれの電磁誘導コイルを対向させ、それらの間を絶縁して配置する。
【０００８】
また、下記の特許文献３には、高周波動作時であっても必要なＱが十分確保できるようにしたインダクタを有する半導体装置が開示されている。これによると、ＳＯＩ基板上のＳＯＩ層を一部除去することにより露出した埋込酸化膜上に層間絶縁膜を介して形成したインダクタを有する。
【０００９】
また、下記の非特許文献１には、２つのチップを対向させ、スパイラルインダクタ対の共振特性を利用した無線インタコネクト技術が開示されている。図３には、インダクタ対間の距離が短いほど高い結合度（結合係数が１に近いほどインダクタ間の結合度が高い）が得られることがシミュレーション結果として示されている。
【特許文献１】特開２０００−１２４４０６号公報
【特許文献２】特開平７−２２１２６０号公報
【特許文献３】特開２００３−０８６６９７号公報
【非特許文献１】佐々木  守、他２名、「スパイラルインダクタ間の共振特性を利用したチップ間無線インタコネクト」、［online］、平成１６年６月、広島大学２１世紀ＣＯＥプログラム  テラビット情報ナノエレクトロニクス  第１回成果報告書  4-I-2、［平成１７年６月２７日検索］、インターネット＜ＵＲＬ：http://www.rcis.hiroshima-u.ac.jp/21coe/J/4result/result2-1.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、アンテナを用いて無線データ通信を行なう方法では、複数の送信アンテナから同時にデータが送信された場合には、受信アンテナで混信の影響を受けたり、パッケージや筐体などにより電波が反射して信号遅延（マルチパス）が生じたりして、データ通信の品質が低下するという問題があった。
【００１１】
一方、インダクタを用いて無線データ通信を行なう方法では、対向するインダクタ間でのみ電磁結合によりデータ通信を行なう場合、他のインダクタとの混信やマルチパスといった問題は回避される。２つの半導体チップのみを積層する場合、上述した特許文献２や非特許文献１に示されるように、２つの半導体チップの主表面を対向させることでインダクタ間に導電性のシリコン基板を介在させないようにすることができる。
【００１２】
しかしながら、この場合でも、半導体チップ内のシリコン基板などに渦電流が流れて、インダクタにより生じる磁束と逆向きの磁束（反磁界）が発生するため、インダクタ間の結合度が低くなるという問題があった。
【００１３】
また、３つ以上の半導体チップを積層して、インダクタを用いて無線データ通信を行なう場合、すべての半導体チップを対向させることはできないためインダクタ間に必ずシリコン基板が介在することになる。シリコン基板にウェルやトランジスタのソース／ドレイン領域などの不純物注入層が形成されている場合は、シリコン基板を完全に除去することはできない。このため、インダクタ間に介在するシリコン基板の厚さの分だけインダクタ間の距離が離れ、インダクタ間の結合度が低くなるという問題があった。さらに、インダクタ間に介在する導電性のシリコン基板内にも渦電流が流れ、インダクタにより生じる磁束と逆向きの磁束（反磁界）が発生して、インダクタ間の結合度がさらに低くなるという問題があった。
【００１４】
この対策としてインダクタ間の距離を短くするためにインダクタ間に介在するシリコン基板の厚さを薄くすると、半導体チップの機械的強度が低下するため、半導体チップを実装する工程でウェハが割れたりして歩留まりが低下するという問題があった。また、研磨やエッチングのプロセスでシリコン基板の厚さにばらつきが生じ、インダクタ間の結合度にばらつきが生じるという問題があった。
【００１５】
それゆえに、この発明の主たる目的は、歩留まりを向上し、かつインダクタ間の結合度を高くすることが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
この発明に係わる半導体装置は、積層された第１および第２の半導体チップを備え、それぞれ第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置において、第１の半導体チップは、基板の表面に第１のインダクタを含む第１の無線通信回路を形成したものであり、第２の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したＳＯＩ基板の表面に第２のインダクタを含む第２の無線通信回路を形成したものであり、第１の半導体チップの表面に、第２の半導体チップの表面を下向きにして第２の半導体チップを積層し、第２の半導体チップのシリコンバルク基板を除去したことを特徴とする。
【００１７】
この発明に係わる半導体装置の製造方法は、第１および第２の半導体チップを備え、それぞれ第１および第２の半導体チップに搭載された第１および第２のインダクタ間で無線通信を行なう半導体装置の製造方法であって、第１の半導体チップは、基板の表面に第１のインダクタを含む第１の無線通信回路を形成したものであり、第２の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したＳＯＩ基板の表面に第２のインダクタを含む第２の無線通信回路を形成したものであり、第１の半導体チップの表面に、第２の半導体チップの表面を下向きにして第２の半導体チップを積層する積層ステップと、積層された第２の半導体チップのシリコンバルク基板を除去する除去ステップとを含む。
【発明の効果】
【００１８】
この発明に係わる半導体装置では、第１の半導体チップは、基板の表面に第１のインダクタを含む第１の無線通信回路を形成したものであり、第２の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したＳＯＩ基板の表面に第２のインダクタを含む第２の無線通信回路を形成したものであり、第１の半導体チップの表面に、第２の半導体チップの表面を下向きにして第２の半導体チップを積層し、第２の半導体チップのシリコンバルク基板を除去したことを特徴とする。したがって、歩留まりが向上し、また第１および第２のインダクタ間の結合度を高くすることが可能となる。
【００１９】
この発明に係わる半導体装置の製造方法では、第１の半導体チップは、基板の表面に第１のインダクタを含む第１の無線通信回路を形成したものであり、第２の半導体チップは、シリコンバルク基板上に絶縁膜と単結晶シリコン層を積層したＳＯＩ基板の表面に第２のインダクタを含む第２の無線通信回路を形成したものであり、第１の半導体チップの表面に、第２の半導体チップの表面を下向きにして第２の半導体チップを積層する積層ステップと、積層された第２の半導体チップのシリコンバルク基板を除去する除去ステップとを含む。この場合も、歩留まりが向上し、また第１および第２のインダクタ間の結合度を高くすることが可能となる。
【発明を実施するための最良の形態】
【００２０】
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置を構成する半導体チップ１の断面図である。図１に示すように、この半導体チップ１は、シリコン基板１１と、シリコン基板１１の表面に形成された絶縁膜１２とを備える。
【００２１】
シリコン基板１１は、たとえば比抵抗（単位体積あたりの抵抗値）２ｋΩ・ｃｍ、厚さ３００μｍである。このシリコン基板１１上には、不純物領域であるソース１３およびドレイン１４が形成されている。また、シリコン基板１１の表面にはゲート電極１５が形成されている。これらのソース１３、ドレイン１４およびゲート電極１５はトランジスタ回路を構成する。
【００２２】
絶縁膜１２は、たとえばシリコン酸化膜やシリコン窒化膜、ポリイミドなどで構成される。絶縁膜１２の内部には、金属配線層で構成される渦巻状のスパイラルインダクタ１６が形成されている。このインダクタ１６は、シリコン基板１１上に形成されたアナログ通信回路（図示せず）と接続される。また絶縁膜１２の内部には、金属配線層で構成されるパッド１７，１８およびボンディングパッド１９，２０が形成されている。パッド１７とボンディングパッド１９とは金属配線層２１を介して接続され、パッド１８とボンディングパッド２０とは金属配線層２２を介して接続されている。また絶縁膜１２の表面の一部がエッチングによって除去されており、パッド１７，１８およびボンディングパッド１９，２０は、絶縁膜１２の表面に露出している。
【００２３】
図２（Ａ）〜（Ｃ）は、この発明の実施の形態１による半導体装置を構成する半導体チップ２の製造工程を示す断面図である。図２（Ａ）に示すように、半導体チップ２は、ＳＯＩ（Silicon On Insulator）基板３１を用いて作製される。ＳＯＩ基板３１は、シリコンバルク基板３２／埋込み酸化膜（絶縁膜）３３／ＳＯＩ層（単結晶シリコン層）３４の３層構造となっている。シリコンバルク基板３２の比抵抗はたとえば２ｋΩ・ｃｍ、ＳＯＩ層３４の比抵抗はたとえば０．１Ω・ｃｍである。また、バルク部分３２の厚さはたとえば３００μｍ、埋込み酸化膜３３の厚さはたとえば０．１μｍ、ＳＯＩ層３４の厚さはたとえば０．１μｍである。
【００２４】
まず、図２（Ｂ）に示すように、ＳＯＩ層３４の一部をエッチング除去する。続いて、埋込み酸化膜３３の一部をエッチング除去してビア３５，３６を形成する。埋込み酸化膜３３を貫通したビア３５，３６には、銅やアルミなどの金属材料が充填されて形成される。
【００２５】
次に、図２（Ｃ）に示すように、通常のＣＭＯＳプロセスによってＳＯＩ層３４に不純物領域であるソース３７およびドレイン３８が形成され、ＳＯＩ層３４の表面にゲート電極３９が形成される。これらのソース３７、ドレイン３８およびゲート電極３９はトランジスタ回路を構成する。またＳＯＩ層３４および埋込み酸化膜３３の表面には、絶縁膜４０が形成される。この絶縁膜４０は、たとえばシリコン酸化膜やシリコン窒化膜、ポリイミドなどで構成される。
【００２６】
絶縁膜４０の内部には、金属配線層で構成される渦巻状のスパイラルインダクタ４１が形成されている。このインダクタ４１は、ＳＯＩ基板３１上に形成されたアナログ通信回路（図示せず）と接続される。また絶縁膜４０の内部には、金属配線層で構成されるパッド４２，４３が形成されている。パッド４２とビア３５とは電気的に接続されて、電源電圧や接地電圧を供給するための貫通ビアを構成している。パッド４３とビア３６とは電気的に接続されて、電源電圧や接地電圧を供給するための貫通ビアを構成している。また絶縁膜４０の表面の一部がエッチングによって除去されており、パッド４２，４３は、絶縁膜４０の表面に露出している。なお、ＳＯＩ層３４は、インダクタ４１の下方に位置する部分、およびビア３５，３６の上方に位置する部分がエッチング除去されている。
【００２７】
図３（Ａ）（Ｂ）および図４（Ａ）（Ｂ）は、この発明の実施の形態１による半導体装置の製造工程を示す断面図である。まず、図３（Ａ）に示すように、台座５１の上に、図１に示した半導体チップ１を設置する。台座５１には、ボンディングパッド５２，５３が設けられている。
【００２８】
続いて、半導体チップ１の上に、図２（Ｃ）に示した半導体チップ２を積層する。ただし、半導体チップ１，２の主表面が対向するように積層する必要がある。半導体チップ１のパッド１７と半導体チップ２のパッド４２は、はんだボール５４によって電気的に接続される。半導体チップ１のパッド１８と半導体チップ２のパッド４３は、はんだボール５５によって電気的に接続される。はんだボール５４，５５を熱によって溶解させることにより、半導体チップ１と半導体チップ２とが機械的に固定される。
【００２９】
なお、半導体チップ１内に形成されたインダクタ１６と、半導体チップ２内に形成されたインダクタ４１とが対向するように位置決めされる。
【００３０】
次に、図３（Ｂ）に示すように、半導体チップ１，２の側面をレジスト５６で覆う。ただし、半導体チップ２のシリコンバルク基板３２の表面は露出するようにする。
【００３１】
次に、図４（Ａ）に示すように、半導体チップ２のＳＯＩ基板３１のうちのシリコンバルク基板３２のみをウェットエッチングにより除去する。ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＴＭＡＨ（水酸化四メチルアンモニウム）などの薬液を用いる。これにより、シリコンバルク基板３２の下層にある埋込み酸化膜３３は除去されずに、シリコンバルク基板３２のみを高選択にエッチング除去することができる。半導体チップ２のビア３５，３６は埋込み酸化膜３３の表面に露出し、半導体チップ２を貫通する貫通ビアが形成されている。
【００３２】
次に、図４（Ｂ）に示すように、レジスト５６を除去する。また、半導体チップ１のボンディングパッド１９，２０を台座５１上のボンディングパッド５２，５３とボンディングワイヤ５７，５８でそれぞれ接続する。ボンディングパッド５２，５３には、外部より電源電圧や接地電圧が与えられる。
【００３３】
なお、ここではインダクタ１６，４１が渦巻状のスパイラルインダクタである場合を示したが、インダクタ１６，４１は図に示した形状や寸法に限定されるものではない。たとえば、インダクタ１６，４１が互いに平行に配置された配線形状のインダクタや、配線をジグザグに曲げたメアンダ形状のインダクタであってもよく、スパイラルインダクタと同様に電磁結合する機能を有したものであればよい。
【００３４】
図５は、インダクタ１６，４１がスパイラルインダクタである場合の電磁結合ついて説明するための図である。図５において、半導体チップ１のインダクタ１６に電流が流れると右ネジの法則により磁界が発生する。これに応じて、半導体チップ２のインダクタ４１には、その磁界の発生を妨げる向きに誘起電流が流れる。このようにして、対向するスパイラルインダクタ１６，４１間で電磁結合により無線データ通信を行なうことができる。
【００３５】
また、図６はインダクタ１６，４１がそれぞれ平行に配置された配線形状のインダクタである場合の電磁結合ついて説明するための図である。図６において、半導体チップ１のインダクタ１６に電流が流れると右ネジの法則により磁界が発生する。これに応じて、半導体チップ２のインダクタ４１には、その磁界の発生を妨げる向きに誘起電流が流れる。このようにして、それぞれ平行に配置された配線形状のインダクタ１６，４１間で電磁結合により無線データ通信を行なうことができる。
【００３６】
なお、インダクタ１６，４１の材料は、アルミの他、たとえばタングステン、チタン、銅、タンタルなどの一般的に半導体製造プロセスで用いられる金属材料であってもよい。また、これらの金属材料の積層構造によってインダクタ１６，４１を形成してもよい。
【００３７】
以上のように、この実施の形態１では、半導体チップ１と半導体チップ２の間に導電性のシリコン基板が介在しないようにして、インダクタ１６，４１が狭い間隔で対向して配置される（図４（Ｂ）参照）。さらに、半導体チップ２のＳＯＩ基板３１のシリコンバルク基板３２をエッチング除去し（図４（Ａ）参照）、ＳＯＩ層３４のうちインダクタ４１の上方に位置する部分をエッチング除去することにより（図４（Ｂ）参照）、半導体チップ２内に渦電流が流れるのが防止される。したがって、インダクタ１６，４１間の結合度が高くなる。
【００３８】
また、従来は積層する半導体チップのシリコンバルク基板を機械的研磨やエッチングにより薄膜化した後に、その半導体チップを積層して固定していた。このため、薄膜化した半導体チップを積層して固定する作業時に半導体チップが割れたり欠けたりすることがあった。さらに、薄膜化した半導体チップが応力により反ってしまい、はんだボールで固定するのが困難になることもあった。
【００３９】
しかし、この実施の形態１では、半導体チップ１の上に予め半導体チップ２を積層して固定してからシリコンバルク基板３２をウェットエッチングにより除去する（図３（Ａ）（Ｂ）、図４（Ａ）参照）。これにより、半導体チップ２を積層して固定する作業時に半導体チップ２が割れたり欠けたりすることが回避されて歩留まりが向上する。また、ソース３７およびドレイン３８が形成されたＳＯＩ層３４にダメージを与えることもない。
【００４０】
さらに、従来は積層する半導体チップのシリコン基板を機械的研磨やエッチングにより薄膜化する際に、プロセスばらつきによって半導体チップの厚さにばらつきが生じ、インダクタ間の結合度にばらつきが生じるという問題があった。しかし、この実施の形態１では、半導体チップ１の上に予め半導体チップ２を積層して固定してからシリコンバルク基板３２をウェットエッチングにより除去するため、従来のような薄膜化の際のプロセスばらつきはほとんどなくなり、半導体チップの厚さのばらつきが小さくなる。このため、インダクタ１６，４１間の結合度のばらつきが抑えられる。さらに、シリコンバルク基板３２をエッチング除去するので、シリコンバルク基板３２に渦電流が流れるという問題も発生せず、インダクタ１６，４１間の結合度が高くなる。
【００４１】
また、半導体チップ２の埋込み酸化膜３３に予めビア３５，３６を形成しておくことによって、シリコンバルク基板３２をウェットエッチングにより除去した際にビア３５，３６が露出するため、電源電圧や接地電圧を供給するための貫通ビアを容易に形成することができる。これにより、ワイヤボンディングのためのパッドが不要となり、チップ面積を縮小することができる。
【００４２】
なお、この実施の形態１では、半導体チップ１にシリコン基板１１を用いた場合について説明したが、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板などを用いてもよい。また、インダクタ１６，４１が高周波／アナログ回路用のインダクタである場合は、ＳＯＩ基板を用いると、シリコン基板１１を用いた場合と比べて低損失かつ高いＱ値を有したインダクタを得ることができる。
【００４３】
［実施の形態２］
図７（Ａ）（Ｂ）および図８（Ａ）（Ｂ）は、この発明の実施の形態２による半導体装置の製造工程を示す断面図である。この実施の形態２では、実施の形態１による半導体装置の上に、さらに半導体チップを積層する。
【００４４】
まず、図７（Ａ）に示すように、半導体チップ１の上に積層された半導体チップ２＿１の上に、さらに半導体チップ２＿２を積層する。なお、半導体チップ２＿１は、図４（Ｂ）に示した半導体チップ２に対応する。また、半導体チップ２＿２は、図２（Ａ）〜（Ｃ）に示した製造工程で作製され、その内部構成は同様であるためここでは詳細な説明はしない。
【００４５】
半導体チップ２＿２は、その主表面が下向きになるように積層される。半導体チップ２＿１のビア３５＿１と半導体チップ２＿２のパッド４２＿２は、はんだボール５４＿２によって電気的に接続される。半導体チップ２＿１のビア３６＿１と半導体チップ２のパッド４３＿２は、はんだボール５５＿２によって電気的に接続される。はんだボール５４＿２，５５＿２を熱によって溶解させることにより、半導体チップ２＿１と半導体チップ２＿２とが機械的に固定される。
【００４６】
なお、半導体チップ２＿１内に形成されたインダクタ４１＿１と、半導体チップ２＿２内に形成されたインダクタ４１＿２とが対向するように位置決めされる。また、半導体チップ１と半導体チップ２＿１は、はんだボール５４＿１，５５＿１によって電気的に接続されており、半導体チップ１内に形成されたインダクタ１６と、半導体チップ２＿１内に形成されたインダクタ４１＿１とが対向するように位置決めされている。
【００４７】
次に、図７（Ｂ）に示すように、半導体チップ１，２＿１，２＿２の側面をレジスト５６で覆う。ただし、半導体チップ２＿２のシリコンバルク基板３２＿２の表面は露出するようにする。
【００４８】
次に、図８（Ａ）に示すように、半導体チップ２＿２のシリコンバルク基板３２＿２のみをウェットエッチングにより除去する。ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＴＭＡＨ（水酸化四メチルアンモニウム）などの薬液を用いる。これにより、シリコンバルク基板３２＿２の下層にある埋込み酸化膜３３＿２は除去されずに、シリコンバルク基板３２＿２のみを高選択にエッチング除去することができる。半導体チップ２＿２のビア３５＿２，３６＿２は埋込み酸化膜３３＿２の表面に露出し、半導体チップ２＿２を貫通する貫通ビアが形成されている。
【００４９】
次に、図８（Ｂ）に示すように、レジスト５６を除去する。また、半導体チップ１のボンディングパッド１９，２０を台座５１上のボンディングパッド５２，５３とボンディングワイヤ５７，５８でそれぞれ接続する。ボンディングパッド５２，５３には、外部より電源電圧や接地電圧が与えられる。ボンディングパッド５２，５３から半導体チップ１のボンディングパッド１９，２０に供給された電源電圧や接地電圧は、半導体チップ２＿１，２＿２に形成された貫通ビアを介して半導体チップ２＿２のビア３５＿２，３６＿２まで供給される。
【００５０】
したがって、この実施の形態２では、実施の形態１と同様に、インダクタ１６，４１＿１間およびインダクタ４１＿１，４１＿２間の結合度が高くなる。また、半導体チップ２＿２を積層して固定する作業時に半導体チップ２＿２が割れたり欠けたりすることが回避されて歩留まりが向上する。さらに、インダクタ１６，４１＿１間およびインダクタ４１＿１，４１＿２間の結合度のばらつきが抑えられる。また、半導体チップ２＿２のチップ面積を縮小することができる。
【００５１】
図９は、この実施の形態２の変更例を示す断面図である。図９において、半導体チップ１の上に４つの半導体チップ２＿１〜２＿４が、それぞれ主表面が下に向けられて積層されている。これらの半導体チップ２＿１〜２＿４は、実施の形態２に示した製造工程を繰返すことによって順番に積層される。このようにして、半導体チップを何層にも積層することが可能である。
【００５２】
なお、今回示した実施の形態では、半導体チップ２，２＿１，２＿２，・・・内のＳＯＩ層のうちのインダクタに対向する部分をエッチング除去する場合について説明したが（たとえば図２（Ｂ）（Ｃ）参照）、必ずしもＳＯＩ層のうちのインダクタに対向する部分をエッチング除去する必要はない。ＳＯＩ層をエッチング除去しない場合は、ＳＯＩ層に渦電流が流れる分インダクタ間の結合度が低くなる。しかしながら、シリコンバルク基板をウェットエッチングにより除去する分、各インダクタを狭い間隔で対向して配置することができるため、従来よりも高い結合度が得られる。また、ＳＯＩ層をエッチング除去する工程が省かれる分、製造コストが低下する。
【００５３】
また、半導体チップ２，２＿１，２＿２，・・・のＳＯＩ基板に電源電圧や接地電圧を供給するための貫通ビアを形成する場合について説明したが、必ずしも貫通ビアを形成する必要はない。たとえば、貫通ビアを形成する代わりにボンディングパッドを形成してボンディングワイヤを介して電源電圧や接地電圧を与えるようにしてもよい。この場合、貫通ビアを形成するための工程が省かれるため製造コストが低下するものの、ボンディングパッドを形成する必要がある分、チップ面積が増大する。
【００５４】
また、半導体チップ１，２，２＿１，２＿２，・・・をはんだボールを用いて電気的に接続する場合について説明したが、さらに各半導体チップ間に樹脂や接着剤を注入して硬化させることによって、各半導体チップを固定してもよい。この場合は、各半導体チップの固定強度が強くなる。なお、半導体チップ間に注入する樹脂や接着剤は、インダクタにより生じる渦電流を抑制するため、絶縁性であることが好ましい。
【００５５】
また、半導体チップ２，２＿１，２＿２，・・・のシリコンバルク基板をウェットエッチングによって除去する場合について説明したが、これに限定されるものではない。たとえば、機械的研磨やドライエッチングによってシリコンバルク基板を除去してもよいし、これらの方法を組み合わせてシリコンバルク基板を除去してもよい。ただし、シリコンバルク基板の下層にある埋込み酸化膜を除去せずにシリコンバルク基板のみを高選択に除去するためには、ウェットエッチングが最も好ましい。
【００５６】
また、半導体チップ２，２＿１，２＿２，・・・のシリコンバルク基板をウェットエッチングによって除去する際に、各半導体チップの側面をレジストで覆う場合について説明したが、レジスト以外のものを用いてもよい。たとえば、樹脂やテープなど、ウェットエッチング液の浸入を防ぐものであればよい。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５８】
【図１】この発明の実施の形態１による半導体装置を構成する半導体チップ１の断面図である。
【図２】この発明の実施の形態１による半導体装置を構成する半導体チップ２の製造工程を示す断面図である。
【図３】この発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】スパイラルインダクタを用いた場合の電磁結合ついて説明するための図である。
【図６】それぞれ平行に配置された配線形状の２つのインダクタを用いた場合の電磁結合ついて説明するための図である。
【図７】この発明の実施の形態２による半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】この実施の形態２の変更例を示す断面図である。
【符号の説明】
【００５９】
１，２，２＿１〜２＿４  半導体チップ、１１  シリコン基板、１２，４０  絶縁膜、１３，３７  ソース、１４，３８  ドレイン、１５，３９  ゲート電極、１６  インダクタ、１７，１８，４２，４３，４２＿２，４３＿２  パッド、１９，２０，５２，５３  ボンディングパッド、２１，２２  金属配線層、３１  ＳＯＩ基板、３２，３２＿２  シリコンバルク基板、３３，３３＿２  埋込み酸化膜（絶縁膜）、３４  ＳＯＩ層（単結晶シリコン層）、３５，３６，３５＿１，３５＿２，３６＿１，３６＿２  ビア、４１，４１＿１，４１＿２  インダクタ、５１  台座、５４，５５，５４＿１，５４＿２，５５＿１，５５＿２  はんだボール、５６  レジスト、５７，５８  ボンディングワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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