(57)【要約】【課題】  半導体装置の製造方法に関し、Ｍｏ、Ａｌ、Ｗなど柱状結晶のメタルをゲート電極とするＭＯＳＦＥＴのソース領域及びドレイン領域をイオン注入で形成する際、極めて簡単な手段を採ることでイオンがチャネリングに依って深く打ち込まれることを防止できるようにする。【解決手段】  柱状結晶構造をもつメタル膜からなるゲート電極３をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、前記柱状結晶構造のグレイン境界３Ａをイオンが横切るように斜め方向からイオン注入を行う工程が含まれてなることを特徴とする。【選択図】        図５
2007115869.tif 000002
【特許請求の範囲】
【請求項１】
柱状結晶構造をもつメタル膜からなるゲート電極をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、
前記柱状結晶構造のグレイン境界をイオンが横切るように斜め方向からイオン注入を行う工程
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項２】
柱状結晶構造をもつメタル膜が単層である場合、イオンの注入角を２０°以上として注入すること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
柱状結晶構造をもつメタル膜の複数層からなるゲート電極をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、
前記複数層のメタル膜がなす横方向の各層界面に於けるグレイン境界をイオンが横切るようにイオン注入を行う工程
が含まれてなることを特徴とする特徴とする半導体装置の製造方法。
【請求項４】
注入イオンにグレイン境界を横切らせる条件としてＲp ｓｉｎα＞ｄG 
注入イオンが突き抜けない深さの条件としてＲp ｃｏｓα＜ｔM 
Ｒp ：注入飛程
ｄG ：グレインサイズ
ｔM ：メタル層の厚さ
α：イオンの注入角
とする上記各式で定めたイオン注入条件でイオン注入を行うこと
を特徴とする請求項１或いは請求項３記載の半導体装置の製造方法。
【請求項５】
柱状結晶構造をもつメタルがＭｏ、Ａｌ、Ｗの何れかであること
を特徴とする請求項１乃至請求項４の何れか１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース領域及びドレイン領域を形成する為のイオン注入を行なうに際し、イオンがゲートを突き抜けてチャンネルに達することを防止できる半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳプロセスやＴＦＴプロセスでは、ゲート電極の材料に多結晶シリコンが広く用いられ、そのゲート電極にはソース領域及びドレイン領域をイオン注入で形成する際のイオンを同時に注入し、多結晶シリコンの導電化に寄与させると共にシリコンバルクに於けるチャネルへのイオン突き抜けを防止するマスクの役割を果たすようにしてきた。
【０００３】
然しながら、多結晶シリコンからなるゲート電極に於いては、ゲート空乏化の現象に依って実効ゲート酸化膜厚を増加させてしまう旨の問題があり、この増加は０．４ｎｍに達することが知られていて、現在、１ｎｍ以下の実効ゲート酸化膜厚を目指している最先端デバイスではスケーリング上で大きな問題となる。
【０００４】
この問題を解消する為、新たなプロセスの一つとして、モリブデン（Ｍｏ）などのメタルをゲート電極とするプロセスについて開発が進められている。
【０００５】
Ｍｏはｐ型多結晶Ｓｉとほぼ同じ仕事関数をもっていて、しかも、窒素を注入することで仕事関数を低下させることができるから、ｎ型多結晶Ｓｉの代わりとしても利用することができる。
【０００６】
このようなことから、ＭｏはＣＭＯＳやＴＦＴのプロセスに適用できるメタルとして注目され、現在、多くの研究がなされている。
【０００７】
ところで、ＭＯＳＦＥＴを作製する場合、ソース領域及びドレイン領域の形成に不純物イオンの注入が行われるのであるが、その際、不純物イオンは同時にゲート電極にも注入されることになる。
【０００８】
その際、Ｍｏを材料としているゲート電極では、柱状の結晶構造を成しているので、注入されたイオンが、各グレイン中でチャネリングを起こし、イオンは異常に深く注入されてしまい、ゲート絶縁膜を突き抜けて半導体基板のチャネル領域にまで達し、閾値電圧などの電気特性を変化させてしまう。
【０００９】
図１２はソース／ドレインを形成する際のイオン注入条件と同じ条件を適用してＭｏ膜にリン（Ｐ）イオンの注入を行った場合、Ｍｏ膜中でチャネリングが起こってＰが２００ｎｍ以上の深さにまで注入されることを示している。
【００１０】
ＣＭＯＳの場合、Ｍｏを用いたゲート電極の膜厚は標準的には１００〜２００ｎｍ程度であって、上記Ｐの注入深さに比較して遙に薄いから、Ｐはゲート電極のみならず、厚さ１ｎｍ程度のゲート絶縁膜も容易に突き抜けて半導体基板のチャネル領域に到達し、ＭＯＳＦＥＴの電気特性を変化させることになる。尚、イオン注入する場合の加速エネルギーとしては、ＭＯＳＦＥＴで１０〜２０ｋｅＶ程度、また、ＴＦＴで２０〜４０ｋｅＶ程度である。
【００１１】
これまでに、柱状結晶のメタルからなるゲート電極をマスクにしてイオンの注入を行うことでソース／ドレインを形成する場合、チャネリングに依ってイオンが半導体基板にまで達することを防ぐ為の技術が開発されている。
【００１２】
その従来の技術としては、例えば、柱状結晶のメタル膜をチャネリングし易い方向が斜めになるように酸化膜上に形成したり（例えば特許文献１を参照。）、また、柱状結晶のメタル膜表面を酸化してマスクを形成してからイオン注入を行うことで注入深さを浅くすること（例えば特許文献２を参照。）などが知られている。然しながら、何れも、技術上の困難性を伴ったり、工程数が多くなるなど実用上の問題がある。
【特許文献１】特開平１−３０５５７２号公報
【特許文献２】特開昭６２−１１２３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明では、Ｍｏ、Ａｌ、Ｗなど柱状結晶のメタルをゲート電極とするＭＯＳＦＥＴのソース領域及びドレイン領域をイオン注入で形成する際、極めて簡単な手段を採ることでイオンがチャネリングに依って深く打ち込まれることを防止できるようにする。
【課題を解決するための手段】
【００１４】
本発明に依る半導体装置の製造方法に於いては、
【発明の効果】
【００１５】
前記手段を採ることに依り、ソース領域及びドレイン領域を形成する際の注入イオンが柱状結晶からなるメタルのゲート電極及び下地のゲート絶縁膜を突き抜けて半導体基板のチャネル領域に侵入することは阻止されるので、半導体装置の電気特性は当初の設計通りに維持することができる。また、その為に必要な手段としては、イオンを斜めに注入してメタルゲート電極に於けるグレイン境界をイオンが横切る状態にするか、或いは、ゲート電極を構成するメタル膜を多層に形成すれば済むことであるから、その実施は極めて容易であると共にコストが上昇することも殆どない。
【発明を実施するための最良の形態】
【００１６】
図１は本発明で実験に使用した単層Ｍｏ膜をもつ試料を説明する為の要部切断側面を表す透過型電子顕微鏡（ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｙ：ＴＥＭ）写真であり、図２は図１のＴＥＭ写真に於ける所要部分を実線で表した要部切断側面図である。                                                          
【００１７】
図に於いて、１はＳｉ基板、２は酸化膜、３は単層Ｍｏ膜、３ＡはＭｏ膜に於ける柱状結晶構造のグレイン境界をそれぞれ示している。
【００１８】
図示の試料を構成する単層Ｍｏ膜３に於ける平均グレインサイズは直径約５０ｎｍであり、ソース／ドレインを形成する為のイオン注入と同条件でイオン注入する場合、グレイン境界３Ａを横切るような角度でイオンを打ち込むことでチャネリングを低減させ、Ｓｉ基板１へのイオン突き抜けを抑止する。
【００１９】
図３は同じく本発明で実験に使用した多層Ｍｏ膜をもつ試料を説明する為の要部切断側面を表すＴＥＭ写真であり、図４は図３のＴＥＭ写真に於ける所要部分を実線で表した要部切断側面図であり、図１及び図２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。尚、４は多層（この場合は２層）Ｍｏ膜、４Ａは２層Ｍｏ膜のグレイン境界（層境界）を示している。
【００２０】
図３及び図４に見られるように、Ｍｏ膜を多層にした場合、Ｓｉ基板１に対して水平な方向（横方向）にグレイン境界４Ａが生成されるので、このグレイン境界４Ａを利用してイオンのチャネリングを低減させ、Ｓｉ基板１へのイオン突き抜けを抑止する。従って、この場合には、イオンの斜め注入は必須要件にならない。
【実施例１】
【００２１】
図５は単層Ｍｏ膜にイオン注入する場合を説明する為の試料を表す要部切断側面図であり、図６はイオン注入した結果の不純物（ここではＰ）分布を表す線図であり、図１及び図２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００２２】
図５に見られる試料は図１及び図２について説明した試料と同じであり、Ｓｉ基板１に酸化膜２、単層Ｍｏ膜３を積層したものである。
【００２３】
単層Ｍｏ膜の場合、Ｓｉ基板１から縦方向に延びたグレイン境界３Ａを横切るようにイオン注入を実施し、図６ではＰを６０°でイオン注入した場合と０°でイオン注入した場合についてＰの濃度分布を測定した結果を図示してある。
【００２４】
図６の横軸は表面からの深さであり、０ｎｍが図５に示された試料の最表面で、数値が大きくなるほどＳｉ基板１に近づくことになる。
【００２５】
図６からすると、0 °、即ち、単層Ｍｏ膜３の表面に縦方向からイオン注入した場合に比較して、６０°の角度をもってイオン注入した場合の方がＰの分布を浅くできることが看取される。尚、矢印はチャネリング抑制に有効なことを示している。
【００２６】
６０°の角度でイオン注入を行った場合、注入イオンが平均粒径約５０ｎｍであるグレインの1 つを横切る表面からの最大深さは約２９ｎｍであり、図６のＰ濃度分布からすると前記イオン注入条件を適用したことで、Ｐがグレイン境界３Ａを横切って注入されていると推定され、これがチャネリングを抑制しているものと判断される。
【実施例２】
【００２７】
図７は多層Ｍｏ膜にイオン注入する場合を説明する為の試料を表す要部切断側面図であり、図８はイオン注入した結果の不純物（ここではＰ）分布を表す線図であり、図３及び図４に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００２８】
図７に見られる試料は基本的には図３及び図４について説明した試料と同じであって、Ｓｉ基板１に酸化膜２、多層Ｍｏ膜４を積層したものである。但し、多層Ｍｏ膜４は４層のＭｏ膜を積層したものであるからグレイン境界（層境界）４Ａの数が３である。
【００２９】
実施例２に関し、多層Ｍｏ膜４について具体的に説明すると、厚さ約１００ｎｍのＭｏ膜を４層積層したものから成っているので、１００ｎｍごとにグレイン境界４Ａが存在している。
【００３０】
図８の横軸は表面からの深さであり、０ｎｍが図７に示された試料の最表面で、数値が大きくなるほどＳｉ基板１に近づくことになる。
【００３１】
図８に於いては、多層Ｍｏ膜４に於ける横方向に延びたグレイン境界４Ａを横切るように、即ち、縦方向からＰを０°でイオン注入した場合についてＰの濃度分布を測定した結果を図示してあり、また、比較の為、単層Ｍｏ膜にＰを０°でイオン注入した結果も図示してある。
【００３２】
図８からすると、単層Ｍｏ膜に縦方向からイオン注入した場合に比較して、多層Ｍｏ膜４に縦方向からイオン注入した場合の方がＰの分布を浅くできることが看取されよう。
【００３３】
図８に見られるデータでは、表面から１００ｎｍおきにピークが見られ、これがグレイン境界４Ａに対応していて、注入イオンがグレイン境界４Ａを横切ることでＰの分布が浅くなり（例えば矢印を参照）、チャネリングの抑制に有効であることが理解できる。
【実施例３】
【００３４】
図９は、本発明に於いて、イオンがグレイン境界を横切るようにＭｏ膜中にイオン注入する為の設計条件を明らかにする為の説明図であり、図１及び図２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００３５】
図に於いて、
Ｒp ：注入飛程（ｐｒｏｊｅｃｔｅｄ  ｒａｎｇｅ）
ｄG ：グレイン幅
ｔM ：メタル層（Ｍｏ膜）の厚さ
α：イオンの注入角
である。尚、Ｒp にはイオン注入エネルギーが関与している。
【００３６】
（１）  注入イオンにグレイン境界を横切らせる条件
Ｒp ｓｉｎα＞ｄG 
（２）  注入イオンが突き抜けない深さの条件
Ｒp ｃｏｓα＜ｔM 
この式を利用してイオン注入条件を限定すれば、実施例１として説明した縦方向のグレイン境界を利用するイオン注入を実現することができる。
【００３７】
本発明を実施してＴＦＴやＣＭＯＳなどの半導体装置を製造するには、何ら特殊な工程を必要とすることなく、従来の技術を殆どそのまま適用することができるので、次に、それを説明する。
【実施例４】
【００３８】
図１０は本発明を実施してＴＦＴを作製する工程を説明する為の工程要所に於けるＴＦＴの要部切断側面図であり、以下、図を参照しつつ説明する。
【００３９】
図１０（Ａ）参照
（１）
ＰＣＶＤ（ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｔｉｏｎ）法を適用することに依り、ガラス基板１１上にＳｉ3 Ｎ4 膜１２、ＳｉＯ2 膜１３、α−Ｓｉ膜１４を順に積層形成する。
【００４０】
図１０（Ｂ）参照
（２）
熱処理を実施してα−Ｓｉ膜１４を多結晶Ｓｉ化した後、リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、多結晶Ｓｉ膜１４をエッチングして素子間分離を行う。尚、便宜上、α−Ｓｉ膜１４は多結晶Ｓｉ化した後も記号１４を用いて表してある。
【００４１】
（３）
ＰＣＶＤ法を適用してゲート絶縁膜とするためのＳｉＯ2 膜１５を成膜し、次いで、スパッタリング法を適用してゲート電極とするためのＭｏ膜１６を成膜する。
【００４２】
図１０（Ｃ）参照
（４）
リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、ＳｉＯ2 膜１５及びＭｏ膜１６をゲートパターンにエッチングする。これに依り、ＳｉＯ2 膜はゲート絶縁膜、Ｍｏ膜はゲート電極となるが、便宜上、同じ記号を用いて表してある。
【００４３】
図１０（Ｄ）参照
（５）
イオン注入法を適用することに依り、イオン加速エネルギーを５ｋｅＶ、ドーズ量を３×１０15ｃｍ-2、イオン入射角α＝６０°として四方向からＰイオンの打ち込みを行ってソース領域１７及びドレイン領域１８を形成する。尚、この場合、Ｍｏからなるゲート電極１６が単層であることから斜め方向のイオン注入を行ったが、多層である場合にはイオン入射角α＝０°であって良い。
【００４４】
（６）
この後、低温アニール、即ち、６５０Ｃ°、５時間のアニールを行って完成する。
【実施例５】
【００４５】
図１１は本発明を実施してＣＭＯＳを作製する工程を説明する為の工程要所に於けるＣＭＯＳの要部切断側面図であり、以下、図を参照しつつ説明する。
【００４６】
図１１（Ａ）参照
（１）
ｐ−ウエル及びｎ−ウエル（共に図示せず）を形成したＳｉ基板２１を用意する。    
【００４７】
図１１（Ｂ）参照
（２）
熱酸化法を適用してゲート絶縁膜とするためのＳｉＯ2 膜２２を成膜し、次いで、スパッタリング法を適用してゲート電極とするためのＭｏ膜２３を成膜する。
【００４８】
図１１（Ｃ）参照
（３）
リソグラフィ技術に於けるレジストプロセス、及び、ドライエッチング法を適用することに依り、ＳｉＯ2 膜２２及びＭｏ膜２３をゲートパターンにエッチングする。これに依り、ＳｉＯ2 膜はゲート絶縁膜、Ｍｏ膜はゲート電極となるが、便宜上、同じ記号を用いて表してある。
【００４９】
図１１（Ｄ）参照
（４）
イオン注入法を適用することに依り、イオン加速エネルギーを５ｋｅＶ、ドーズ量を３×１０15ｃｍ-2、イオン入射角α＝６０°として四方向からＰイオンの打ち込みを行ってソース領域２４及びドレイン領域２５を形成する。尚、この場合、Ｍｏからなるゲート電極２３が単層であることから斜め方向のイオン注入を行ったが、多層である場合にはイオン入射角α＝０°であって良い。
【００５０】
（５）
この後、低温アニール、即ち、６５０Ｃ°、５時間のアニールを行って完成する。
【００５１】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
【００５２】
（付記１）
柱状結晶構造をもつメタル膜からなるゲート電極をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、
前記柱状結晶構造のグレイン境界をイオンが横切るように斜め方向からイオン注入を行う工程
が含まれてなることを特徴とする半導体装置の製造方法。
【００５３】
（付記２）
柱状結晶構造をもつメタル膜が単層である場合、イオンの注入角を２０°以上として注入すること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００５４】
（付記３）
柱状結晶構造をもつメタル膜の複数層からなるゲート電極をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、
前記複数層のメタル膜がなす横方向の各層界面に於けるグレイン境界をイオンが横切るようにイオン注入を行う工程
が含まれてなることを特徴とする特徴とする半導体装置の製造方法。
【００５５】
（付記４）
ゲート電極が柱状結晶構造をもつメタル膜の複数層からなる場合、イオンの注入角を２０°以上として注入すること
を特徴とする（付記３）記載の半導体装置の製造方法。
【００５６】
（付記５）
注入イオンにグレイン境界を横切らせる条件としてＲp ｓｉｎα＞ｄG 
注入イオンが突き抜けない深さの条件としてＲp ｃｏｓα＜ｔM 
Ｒp ：注入飛程
ｄG ：グレインサイズ
ｔM ：メタル層の厚さ
α：イオンの注入角
とする上記各式で定めたイオン注入条件でイオン注入を行うこと
を特徴とする（付記１）或いは（付記３）記載の半導体装置の製造方法。
【００５７】
（付記６）
柱状結晶構造をもつメタルがＭｏ、Ａｌ、Ｗの何れかであること
を特徴とする（付記１）乃至（付記５）の何れか１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５８】
【図１】本発明で実験に使用した単層Ｍｏ膜をもつ試料を説明する為の要部切断側面を表すＴＥＭ写真である。
【図２】図１のＴＥＭ写真に於ける所要部分を実線で表した要部切断側面図である。
【図３】本発明で実験に使用した多層Ｍｏ膜をもつ試料を説明する為の要部切断側面を表すＴＥＭ写真である。
【図４】図３のＴＥＭ写真に於ける所要部分を実線で表した要部切断側面図である。
【図５】単層Ｍｏ膜にイオン注入する場合を説明する為の試料を表す要部切断側面図である。
【図６】イオン注入した結果の不純物分布を表す線図である。
【図７】多層Ｍｏ膜にイオン注入する場合を説明する為の試料を表す要部切断側面図である。
【図８】イオン注入した結果の不純物分布を表す線図である。
【図９】イオンがグレイン境界を横切るようにＭｏ膜中にイオン注入する為の設計条件を明らかにする為の説明図である。
【図１０】本発明を実施してＴＦＴを作製する工程を説明する為の工程要所に於けるＴＦＴの要部切断側面図である。
【図１１】本発明を実施してＣＭＯＳを作製する工程を説明する為の工程要所に於けるＣＭＯＳの要部切断側面図である。
【図１２】Ｍｏ膜中に於ける不純物（Ｐ）の分布を表す線図である。
【符号の説明】
【００５９】
１  Ｓｉ基板
２  酸化膜
３  単層Ｍｏ膜
３Ａ  グレイン境界
４  多層Ｍｏ膜
４Ａ  グレイン境界
【図１】
2007115869.tif 000003
【図２】
2007115869.tif 000004
【図３】
2007115869.tif 000005
【図４】
2007115869.tif 000006
【図５】
2007115869.tif 000007
【図６】
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【図７】
2007115869.tif 000009
【図８】
2007115869.tif 000010
【図９】
2007115869.tif 000011
【図１０】
2007115869.tif 000012
【図１１】
2007115869.tif 000013
【図１２】
2007115869.tif 000014