(57)【要約】【課題】半導体装置の支持体に関し、支持体の構造に極めて簡単な改変を加えることで、ビア・ホール内にビア電極を短時間で形成することを可能にし、しかも、そのビア電極にボイドなどは発生せず、高い接合信頼性を維持できるようにする。【解決手段】一面に機能素子であるキャパシタ２６が形成されると共に他面に回路配線が形成されるＳｉ基板２１を有し、Ｓｉ基板２１の他面に設けられる外部端子により外部と電気的に接続される半導体装置の支持体であって、一面と他面との間を貫通するビア・ホール２２の内壁面に被着された中空構造の金属導体からなるビア電極２３を備える。【選択図】        図２
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【特許請求の範囲】
【請求項１】
一面に機能素子が形成されると共に他面に回路配線が形成されるＳｉ基板を有し、前記Ｓｉ基板の他面に設けられる外部端子により外部と電気的に接続される半導体装置の支持体であって、
前記一面と前記他面との間を貫通するビア・ホールの内壁面に被着された中空構造の金属導体
を備えてなることを特徴とする半導体装置の支持体。
【請求項２】
ビア・ホールの内壁面に被着された中空構造の金属導体に接して形成され、他面側の開口内径と同一、もしくは、それよりも大きい径をもつ引き出し電極
を備えてなることを特徴とする請求項１記載の半導体装置の支持体。
【請求項３】
ビア・ホールの内壁面に被着された中空構造の金属導体に接して形成され、他面側の開口内径と同一、もしくは、それよりも大きい径をもつ絶縁材料膜
を備えてなることを特徴とする請求項１記載の半導体装置の支持体。
【請求項４】
基板の他面側において、ビア・ホールが絶縁材料膜で閉塞されてなること
を特徴とする請求項１記載の半導体装置の支持体。
【請求項５】
絶縁材料膜がはんだレジスト膜であること
を特徴とする請求項３或いは請求項４記載の半導体装置の支持体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩや半導体パッケージなどの半導体装置を実装用基板に実装する場合、半導体装置と実装用基板との間に介挿する半導体装置の支持体の改良に関する。
【背景技術】
【０００２】
現在、コンピュータなどの電子機器に使用されている半導体装置について高密度化及び高速動作化が更に推進されつつあり、これに伴い、その実装基板や周辺回路基板に於いても高密度化及び高速動作化に対応し得るものの実現が希求されている。
【０００３】
従来、例えば半導体装置などの電子部品を実装する際、電子部品の支持体を用いているが、その場合、支持体を構成する基板に形成したビアを介して電気接続された表裏の回路配線に依って電子部品相互間の電気接続が行われている。
【０００４】
然しながら、支持体として多用されているセラミック基板は、印刷技法を適用してグリーン・シートを積層し、それを高温焼成することに依って作成している為、収縮やボイドが発生する旨の問題があって微細化や高密度化に対応するのは困難である。
【０００５】
また、ビルドアップ工法に依って作成する多層プリント配線基板に於いては、ビア形成用の孔をレーザ加工に依って形成する際、孔の周囲に汚れが付着することや孔の形状を高精度で制御することが困難である旨の問題がある。
【０００６】
近年、前記した各手段に代わる技術として、Ｓｉ板にスルーホールを形成した基板、即ち、スルーホール基板を用いることが提案され、このスルーホール基板を製造するには半導体製造プロセスを適用することができ、微細化や高密度化が可能であり、しかも、そのスルーホール基板に搭載する半導体装置の基板もＳｉであるから、装置と基板との間の熱膨張係数のミスマッチに起因する応力発生などの懸念は皆無である旨の利点がある。
【０００７】
図９はＳｉを材料とするスルーホール基板を説明する図であり、（Ａ）は要部斜面説明図、（Ｂ）は高周波ノイズ・フィルタ用薄膜キャパシタを内蔵したスルーホール基板を実装した場合の構成を説明する要部切断側面図をそれぞれ示している。
【０００８】
図９（Ａ）に於いては、スルーホール基板１及びビア電極２のみを表し、その他の構成は省略してある。
【０００９】
図９（Ｂ）に於いて、３はキャパシタを構成する下部電極、４はキャパシタを構成する誘電体膜、５はキャパシタを構成する上部電極、６及び７はパッド、８及び９はハンダ・ボール、１０はＬＳＩ基板、１１は実装基板をそれぞれ示している。
【００１０】
通常、ビア電極２は電圧線用とグランド線用とが隣接して交互に配列され、その間に薄膜キャパシタが挟み込まれた構造になっていて、上部に配設された薄膜キャパシタと下部に配設された配線や電極とはビア電極２に依って電気接続されている。
【００１１】
図９について説明した従来の支持体に於いて、ビア電極２を形成するには、スルーホール基板１に形成したビア・ホールにめっき法を適用して金属を充填するなどの方法で形成する。
【００１２】
ビア電極２に用いる金属材料としては、薄膜キャパシタの電極を構成する材料との適合性、また、薄膜キャパシタ材料が酸化性雰囲気中で熱処理されることなどを考慮して、通常、白金（Ｐｔ）が多用されている。
【００１３】
このようなビア電極２を形成するのは、その直上に薄膜キャパシタやはんだ接合用の電極を形成する為であることは云うまでもない。
【００１４】
スルーホール基板１に於けるビア電極２の一般的なサイズとしては、直径５０〔μｍ〕程度、高さ（長さ）３００〔μｍ〕程度であるから、これだけの容積に金属を充填するには、非常に長い時間が必要である。
【００１５】
また、めっきに特有なボイドがビア電極内部に残留し易く、このボイドが動作−停止の繰り返しに伴う昇温−降温に依って不規則な膨張収縮挙動を示し、はんだ接合部分の信頼性を低下させる原因になっている。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明では、支持体の構造に極めて簡単な改変を加えることで、ビア・ホール内にビア電極を短時間で形成することを可能にし、また、そのビア電極にボイドなどは発生せず、高い接合信頼性を維持できるようにする。
【課題を解決するための手段】
【００１７】
本発明に依る半導体装置の支持体に於いては、一面に機能素子が形成されると共に他面に回路配線が形成されるＳｉ基板を有し、前記Ｓｉ基板の他面に設けられる外部端子により外部と電気的に接続される半導体装置の支持体であって、前記一面と前記他面との間を貫通するビア・ホールの内壁面に被着された中空構造の金属導体を備えてなることを基本とする。
【発明の効果】
【００１８】
前記手段を採ることに依り、基板に於けるビア・ホールにビア電極を形成する時間は大幅に短縮され、また、そのビア電極はビア・ホール内壁面を覆う金属導体膜であるからボイドなどは発生せず、接合の信頼性は著しく向上する。
【発明を実施するための最良の形態】
【００１９】
図１は本発明の実施の形態１を説明する為の支持体を表す説明図であり、図の（Ａ）には支持体の要部切断側面が示され、また、（Ｂ）には支持体裏面に設けられたはんだ接合用電極の拡大平面が示されている。
【００２０】
図に於いて、２１はＳｉ基板、２２はビア・ホール、２３は金属導体膜からなるビア電極、２４はビア電極２３と電気的に接続されているはんだ接合用リング状電極、２５ははんだ接合用リング状電極２４と一体のはんだ接合用引き出し電極、２６はビア電極２３と電気的に接続されているキャパシタをそれぞれ示している。
【００２１】
図示した支持体に於いて第１の特徴とするところは、勿論、ビア電極２３がビア・ホール２２の内壁面のみを覆う金属導体膜で構成された点にあり、この構造にすることで、ビア電極２３を形成する為のめっき時間はビア・ホール２２を密に埋めるビア電極を形成する場合に比較し、めっきに要する時間を著しく短くすることができる。
【００２２】
また、第２の特徴とするところは、ビア電極２３と電気接続される電極２４がリング状をなし、そして、リング状電極２４の側方に実際にはんだ接合する為の引き出し電極２５を延在させた構成にあり、この形状にする事で中空を維持しているビア・ホール２２が外気と導通することを可能にしている。尚、リング状電極２４は、はんだレジスト膜で覆われてしまう場合もあるが、その場合であってもはんだレジスト膜に若干の加工を施すことで、ビア・ホール２２と外気との連通は維持することができる。
【００２３】
更にまた、第３の特徴とするところは、はんだ付けされる引き出し電極２５はビア電極２３、従って、リング状電極２４から側方に引き出されていて、Ｓｉ基板２１に直接形成されていることから、引き出し電極２５及びリング状電極２４は、温度変化に対して安定であり、高い接合信頼性が得られる。因みに、従来の支持体に於いて、はんだ付けされる電極は、図７に見られるように、ビア電極の直下に在るので、本発明の支持体に於けるような効果は期待できない。
【００２４】
図２は本発明の実施の形態２を説明する為の支持体を表す説明図であり、図の（Ａ）には支持体の要部切断側面が示され、また、（Ｂ）には支持体裏面に於ける電極近傍の要部切断平面が示され、更に、（Ｃ）には（Ａ）に於いて○で囲んだ部分の拡大側面が示されている。尚、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、そして、（Ｂ）に於ける上段の図ははんだレジストからなる絶縁膜を除去した状態、下段の図ははんだレジストからなる絶縁膜を施した状態である。
【００２５】
実施の形態２が実施の形態１と相違するところは、一端がリング状電極２４と結合されている引き出し電極２５の他端に大面積のはんだ接合電極２７が一体的に設けられていること、及び、はんだが不要な部分に流れないようにする例えばはんだレジストからなる絶縁膜２８が形成されている点である。
【００２６】
このように、絶縁膜２８を形成した場合、ビア・ホール２２は閉塞されてしまうので、そのままにしておくと、薄膜キャパシタ２６の作動と停止の繰り返しに伴う昇温と降温に依って、ビア・ホール２２内の空気が膨張と収縮を繰り返し、絶縁膜２８に応力を与えることになるので、（Ｃ）に示してあるように、ビア・ホール２２に対応する絶縁膜２８の箇所に孔２８Ａを穿設してビア・ホール２２を外気と連通させることで絶縁膜２８に応力が加わらないようにする。
【００２７】
図３乃至図６は本発明に依る支持体を製造する工程の一例を説明する為の工程要所に於ける支持体を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２８】
図３（Ａ）参照
（１）
熱酸化法を適用することに依り、厚さが３００〔μｍ〕のＳｉ基板３１の一面に厚さ  １０００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜３２を形成する。
【００２９】
図３（Ｂ）参照
（２）
スパッタリング法を適用することに依り、絶縁膜３２上に下地として作用する厚さ５  ０〔ｎｍ〕のＴｉ膜を成膜してから厚さ２００〔ｎｍ〕のＰｔ膜を成膜する。尚、簡明  にする為、図に於いては、このＰｔ／Ｔｉ膜を一層で表して記号３３を付与してある。
【００３０】
図３（Ｃ）参照
（３）
リソグラフィ技術に於けるレジスト・プロセス、及び、イオン・ミリング法を適用す  ることに依り、Ｐｔ／Ｔｉ膜３３をエッチングして開口３３Ａを形成する。
【００３１】
図３（Ｄ）参照
（４）
開口３３Ａを形成した際のマスクとして用いたレジスト膜を除去してから、スパッタ  リング法、又は、ゾル・ゲル法を適用することに依って、開口３３Ａ内も含めて全面に  ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）からなる誘電体膜３４を形成する。
【００３２】
図３（Ｅ）参照
（５）
リソグラフィ技術に於けるレジスト・プロセス、及び、イオン・ミリング法を適用す  ることに依り、選択された開口３３Ａに対応する箇所の誘電体膜３４をエッチングして  開口３３Ａに比較して大きい開口３４Ａを形成する。
【００３３】
開口３４Ａは開口３３Ａに比較して大きいことから、開口３４Ａ内には開口３３Ａを  もつＰｔ／Ｔｉ膜３３の一部が表出される。
【００３４】
図４（Ａ）参照
（６）
開口３４Ａを形成した際のマスクとして用いたレジスト膜を除去してからスパッタリ  ング法を適用することに依り、誘電体膜３４上に下地として作用する厚さ５０〔ｎｍ〕  のＴｉ膜を成膜してから厚さ２００〔ｎｍ〕のＰｔ膜を成膜する。尚、ここで成膜した  Ｐｔ／Ｔｉ膜も、Ｐｔ／Ｔｉ膜３３と同様、一層で表して記号３５を付与してある。
【００３５】
ここで形成したＰｔ／Ｔｉ膜３５は、開口３４Ａが存在する箇所に於いて、Ｐｔ／Ｔ  ｉ膜３３と電気的に接続されることは云うまでもない。
【００３６】
図４（Ｂ）及び（Ｃ）参照
（７）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、Ｓｉ基板３１  の他面、即ち、Ｐｔ／Ｔｉ膜３５が形成された面と反対側の面に於けるビア・ホール形  成予定部分に開口３６Ａが形成されたレジスト膜３６を形成する。
【００３７】
図４（Ｄ）及び（Ｅ）参照
（８）
ＤＲＩＥ（ｄｅｅｐ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）法を適用するこ  とに依り、レジスト膜３６をマスクとしてＳｉ基板３１をエッチングして径が５０〔μ  ｍ〕のビア・ホール３１Ａを形成する。尚、このエッチングは、ビア・ホール３１Ａが  ＳｉＯ2 からなる絶縁膜３２に到達した時点で急激に緩徐になり、自動的に停止された  状態となる。この後、レジスト膜３６を除去する。
【００３８】
図５（Ａ）参照
（９）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用するこ  とに依り、ビア・ホール３１Ａ内を含む全面に厚さ２００〔ｎｍ〕程度のＳｉＯ2 から  なる絶縁膜３７を形成する。
【００３９】
図５（Ｂ）参照
（１０）
選択ＲＩＥ法を適用することに依り、絶縁膜３７のうち、ビア・ホール３１Ａ内の底  面に在るもののみを除去し、Ｐｔ／Ｔｉ膜３５の一部を表出させる。尚、ここで適用し  た選択ＲＩＥ法は、エッチング粒子であるＦラジカル粒子を異方的に垂直に衝突させる  方法であり、更に具体的には、反応室の圧力を低くし、基板バイアス印加電圧を上昇さ  せるか、基板の裏面側にプラズマを発生させる。
【００４０】
図５（Ｃ）参照
（１１）
無電解めっき法を適用することに依り、ビア・ホール３１Ａ内のＳｉＯ2 からなる内  壁面上にＰｔ／Ｔｉ膜を被着し、ビア・ホール３１Ａ内の底面に表出されていたＰｔ／  Ｔｉ膜３５と電気的に結合させ、次に、該Ｐｔ／Ｔｉ膜をシードとするめっき法を適用  することに依り、Ｐｔのめっきを行って合計の厚さを約１０〔μｍ〕とした中空のビア  電極３８を形成する。
【００４１】
この場合のめっきは、ビア・ホール３１Ａの径が５０〔μｍ〕であっても、中空のビ  ア電極３８の厚さが１０〔μｍ〕程度と薄いので、短時間で成膜することができると共  にボイドなどは発生しない。尚、このビア電極３８は、基板３１の一面側に向かう先端  に於いてＰｔ／Ｔｉ膜３３と電気接続されていることは云うまでもない。
【００４２】
図５（Ｄ）参照
（１２）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスを塩素系ガ  スとするドライ・エッチング法を適用することに依り、ビア電極３８を形成した際に表  面に成膜されたＰｔ膜などを除去する。
【００４３】
（１３）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスを塩素系ガ  スとするドライ・エッチング法を適用することに依り、基板３１の一面側に在るＰｔ／  Ｔｉ膜３５の一部を選択的に除去する。
【００４４】
ここで、除去するＰｔ／Ｔｉ膜３５の一部とは、最表面に在る部分、及び、誘電体膜  ３４の開口３４Ａ（図３（Ｅ）参照）内に在る部分であって、Ｐｔ／Ｔｉ膜３３の開口  ３３Ａ（図３（Ｃ）参照）内に在るものは残すようにする。
【００４５】
上記の工程を経ることで、Ｐｔ／Ｔｉ膜３３、誘電体膜３４、Ｐｔ／Ｔｉ膜３５から  なる薄膜キャパシタが実現される。
【００４６】
図６（Ａ）参照
（１４）
真空充填印刷法を適用することに依り、ビア電極３８の中空部、従って、ビア・ホー  ル３１Ａ内にレジスト３９を充填する。尚、このレジスト３９は絶縁膜３７の表面近傍  には付着しないようにする。
【００４７】
図６（Ｂ）参照
（１５）
ビア・ホール３１Ａ内を埋めたレジスト３９を残したまま、スパッタリング法を適用  することに依り、絶縁膜３７上に下地である厚さ５０〔ｎｍ〕のＴｉ膜を成膜してから  厚さ１０〔μｍ〕のＣｕをめっきして、Ｃｕ／Ｔｉ膜からなるはんだ接合用の電極材料  膜を形成する。尚、ここでも、簡明にする為、Ｃｕ／Ｔｉ膜からなる電極材料膜を一層  で表してある。
【００４８】
（１６）
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチャントを過硫酸アン  モニウム系（Ｃｕ用）及びフッ酸系（Ｔｉ用）とするウエット・エッチング法を適用す  ることに依り、工程（１４）で形成したＣｕ／Ｔｉ膜からなる電極材料膜のパターニン  グを行い、はんだ接合用リング状電極４０及びはんだ接合用引き出し電極４１を形成す  る。
【００４９】
（１７）
レジスト剥離液中に浸漬し、ビア・ホール３１Ａ内を埋めたレジスト３９を溶解除去  する。
【００５０】
図６（Ｃ）参照
（１８）
はんだ接合用リング状電極４０及びはんだ接合用引き出し電極４１を含めた全面には  んだレジストとなるドライフィルム４２を貼付する。
【００５１】
（１９）
リソグラフィ技術に於けるレジスト・プロセス、及び、ウエット・エッチング法を適  用することに依り、ドライフィルム４２をエッチングしてはんだ接合用引き出し電極４  １を表出させ、同時にビア・ホール３１Ａに対応する箇所のドライフィルム４２にも小  孔（図２（Ｃ）の２８Ａを参照）を形成する。
【００５２】
このようにして作製した支持体に於いて、薄膜キャパシタの動作特性は、従来の技術  で作製した支持体に於ける薄膜キャパシタと比較して変わりなかった。
【００５３】
図７及び図８は本発明に依る支持体を製造する工程の他の例を説明する為の工程要所に於ける支持体を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。但し、ここで説明する支持体の製造工程は、図５（Ｃ）乃至図５（Ｄ）を参照して説明した支持体の製造工程の改変例である為、工程（１）から工程（１０）、又、工程（１４）以後の工程は全く同じであるから説明を省略する。
【００５４】
図７（Ａ）参照
（１）
図５（Ｂ）について説明した工程（１０）が終わった段階で、絶縁膜３７上にドライ  ・フィルム・レジスト膜５１を形成する。
【００５５】
（２）
通常のリソグラフィ技術を適用することに依り、ドライ・フィルム・レジスト膜５１  のパターニングを行って、ビア・ホール３１Ａを露出させる開口を形成する。
【００５６】
図７（Ｂ）参照
（３）
無電解めっき法を適用することに依り、ビア・ホール３１Ａ内のＳｉＯ2 からなる内  壁面上を含む全面にＰｔ／Ｔｉ膜を被着する。尚、このＰｔ／Ｔｉ膜はビア・ホール３  １Ａ内の底面に表出されていたＰｔ／Ｔｉ膜３５と電気的に結合する。
【００５７】
図８（Ａ）参照
（４）
ドライ・フィルム・レジスト膜５１を剥離し、その上に在ったＰｔ／Ｔｉ膜と共に除  去する。
【００５８】
図８（Ｂ）参照
（５）
Ｐｔ／Ｔｉ膜をシードとするめっき法を適用することに依り、Ｐｔのめっきを行った  合計の厚さを約１０〔μｍ〕とした中空のビア電極３８を形成する。
【００５９】
図８（Ｃ）参照
（６）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスを塩素系ガ  スとするドライ・エッチング法を適用することに依り、基板３１の一面側に在るＰｔ／  Ｔｉ膜３５の一部を選択的に除去する。
【００６０】
ここで、除去するＰｔ／Ｔｉ膜３５の一部とは、前記同様、最表面に在る部分、及び  、誘電体膜３４の開口３４Ａ（図３（Ｅ）参照）内に在る部分であって、Ｐｔ／Ｔｉ膜  ３３の開口３３Ａ（図３（Ｃ）参照）内に在るものは残すようにする。
【００６１】
上記の工程を経ることで、Ｐｔ／Ｔｉ膜３３、誘電体膜３４、Ｐｔ／Ｔｉ膜３５から  なる薄膜キャパシタが実現される。尚、この後、図６について説明した工程と全く同じ  工程を採って、はんだ接合用リング状電極４０やはんだ接合用引き出し電極４１などを  形成する。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１を説明する為の支持体を表す説明図である。
【図２】本発明の実施の形態２を説明する為の支持体を表す説明図である。
【図３】本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。
【図４】本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。
【図５】本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。
【図６】本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。
【図７】本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。
【図８】本発明に依る支持体を製造する工程を説明する為の工程要所に於ける支持体を表す要部切断側面図である。
【図９】Ｓｉを材料とするスルーホール基板を説明する図である。
【符号の説明】
【００６３】
３１  Ｓｉ基板
３１Ａ  ビア・ホール
３２  絶縁膜
３３  Ｐｔ／Ｔｉ膜
３３Ａ  開口
３４  誘電体膜
３４Ａ  開口
３５  Ｐｔ／Ｔｉ膜
３６  レジスト膜
３６Ａ  開口
３７  絶縁膜
３８  中空のビア電極
３９  レジスト
４０  はんだ接合用リング状電極
４１  はんだ接合用引き出し電極
４２  ドライフィルム
【図１】
2007005838.tif 000003
【図２】
2007005838.tif 000004
【図３】
2007005838.tif 000005
【図４】
2007005838.tif 000006
【図５】
2007005838.tif 000007
【図６】
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【図７】
2007005838.tif 000009
【図８】
2007005838.tif 000010
【図９】
2007005838.tif 000011