(57)【要約】【課題】  基板表面に形成した電界効果トランジスタのチャネル形成領域に応力を発生させる応力制御膜を形成する半導体装置の製造方法であって、応力制御膜を形成した後にその真性応力を変更できるようにする。【解決手段】  電界効果トランジスタの上に応力制御膜を形成し、熱処理又はアンモニア又は水素によるプラズマ処理を施して、応力制御膜の全体又はその一部の材質を変化させることにより応力制御膜の真性応力を変更する工程を有する半導体装置の製造方法。【選択図】  図４
2007005627.tif 000002
【特許請求の範囲】
【請求項１】
基板上にトランジスタを形成する工程と、
前記トランジスタに応力を発生させる応力制御膜を形成する工程と、
前記応力制御膜を形成した後に前記応力制御膜に熱処理又はプラズマ処理を施して応力制御膜の応力を調整する工程と、を有する半導体装置の製造方法。
【請求項２】
前記熱処理は、少なくとも５００℃を超える温度の熱処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トランジスタは電界効果トランジスタであり、前記応力制御膜は前記電界効果型トランジスタのチャネル形成領域に応力を発生させる応力制御膜であって、前記熱処理を施す工程は、前記応力制御膜の応力を、引張り応力が増大する方向に調整する工程であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する工程と、
前記第一チャネル形成領域及び第二チャネル形成領域に応力を発生させる応力制御膜を前記第一導電型電界効果トランジスタ及び前記第二導電型電界効果トランジスタの上に形成する工程と、
前記応力制御膜の上にマスク層を形成する工程と、
前記第二導電型電界効果トランジスタの上の前記マスク層を除去する工程と、
前記マスク層が除去された部分の応力制御膜にプラズマ処理を施す工程と、を有する半導体装置の製造方法。
【請求項５】
前記プラズマ処理は、アンモニア又は水素を含むガスによるプラズマ処理であることを特徴とする請求項１又は請求項４に記載の半導体装置の製造方法。
【請求項６】
前記プラズマ処理を施す工程は、前記応力制御膜の応力を、引張り応力が減少する方向に調整する工程であることを特徴とする請求項１又は請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ構造（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から成る電界効果トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳ構造を有するトランジスタのうち絶縁膜として酸化膜を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が実用化されている。ＭＯＳＦＥＴは電力消費が少なく、微細化、高集積化、高速動作が可能であることから、ＬＳＩデバイスとして広く実用化されている。
【０００３】
近年、情報通信手段が発達しこの種のＭＯＳＦＥＴに求められる性能がますます高くなってきている。そこで、ＭＯＳＦＥＴのチャネル形成領域に対して意図的に応力を付与し、半導体基板の結晶をひずませてキャリア移動度を増大させる動作高速化技術が研究されている。その中で、ｎＭＯＳＦＥＴのチャネル形成領域に引張り応力を発生させる膜を、ｐＭＯＳＦＥＴのチャネル形成領域に圧縮応力を発生させる膜をそれぞれのＭＯＳＦＥＴ上に形成した、Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ技術（以下ＤＳＬ技術という）を用いた半導体装置が知られている（例えば特許文献１参照）。
【０００４】
図１１は従来から知られているＤＳＬ技術を用いた半導体装置の製造プロセス途中における模式的断面図である。半導体基板１０１のｐ型半導体領域１０２にはソース領域１０３およびドレイン領域１０４が形成される。ソース領域とドレイン領域とはどちらへ電流を流すかという相違であり、基本的構造に相違がない。ソース領域１０３とドレイン領域１０４の間のｐ型半導体領域１０２の基板表面近傍にチャネル形成領域１０５が形成される。チャネル形成領域１０５の上にはゲート絶縁膜１０６、ゲート電極１０７が形成され、ゲート電極１０７の側壁にはサイドウオール１１１が形成される。ソース領域１０３、ドレイン領域１０４及びゲート電極１０７の上にはシリサイド１０８、１０９、１１０が形成されて、ｎＭＯＳＦＥＴが構成されている。このｎＭＯＳＦＥＴの上に第一応力制御膜１１２が形成されて、チャネル形成領域１０５に応力を発生させる。この発生する応力の大きさにチャネル形成領域のキャリア移動度が影響を受ける。通常ｎＭＯＳＦＥＴには引張り応力を発生させるように第一応力制御膜１１２の材料、膜厚等が選択される。
【０００５】
素子分離領域１２４により分離して、半導体基板１０１のｎ型半導体領域１１３には、ソース領域１１４、ドレイン領域１１５、チャネル形成領域１１６、ゲート絶縁膜１１７、ゲート電極１１８、サイドウオール１１９、シリサイド１２０、１２１、１２２が形成され、ｐＭＯＳＦＥＴが構成されている。このｐＭＯＳＦＥＴの上部に第二応力制御膜１２３が形成されて、チャネル形成領域１１６に応力を発生させる。通常ｐＭＯＳＦＥＴには圧縮応力を発生させるように第二応力制御膜１２３の材料、膜厚等が選択される。
【０００６】
上記の公知例において、第一応力制御膜１１２や第二応力制御膜１２３がチャネル形成領域に発生させる応力を制御する方法としては、膜の厚さを変える、成膜条件を変える、膜の種類を変更する等の方法が知られている。例えば応力制御膜としてシリコン窒化膜を用いた場合に、膜厚が大きくなるに従い引張り応力が大きくなる（例えば特許文献１の図４参照）。従って、所望の応力をチャネル形成領域に発生させるために予め膜厚を決定し、あるいは成膜条件や膜種類を決定しておき、一旦形成した後はチャネル形成領域に与える応力を調整することなく半導体装置が製造されていた。
【特許文献１】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし上記従来例においては、応力制御膜を一旦形成してしまうと、その膜自体が有する応力（以下、真性応力という）をその膜を取り替えない限り、変更することができなかった。
【０００８】
また、応力制御膜の真性応力は、個々の成膜条件や加工条件、製造プロセスの履歴により影響を受け、半導体装置の製造が進むに従い膜応力の調整が難しくなるという課題があった。
【０００９】
更に、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとは、そのトランジスタの特性改善のためのチャネル形成領域に発生させるべく応力が互いに異なる。そのために、同一工程で形成した応力制御膜をｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの両方に同時に適用し難く、そのために、それぞれ異なる応力制御膜を異なる成膜条件にて個別に形成しなければならず、半導体装置の製造工程が増加するという課題があった。
【課題を解決するための手段】
【００１０】
本発明は上記課題を解決するために以下の手段を講じた。
【００１１】
請求項１に係る本発明においては、基板上にトランジスタを形成する工程と、前記トランジスタに応力を発生させる応力制御膜を形成する工程と、前記応力制御膜を形成した後に前記応力制御膜に熱処理又はプラズマ処理を施して応力制御膜の応力を調整する工程と、を有する半導体装置の製造方法とした。
【００１２】
請求項２に係る本発明においては、前記熱処理は、少なくとも５００℃を超える温度の熱処理であることを特徴とする請求項１に記載の半導体装置の製造方法とした。
【００１３】
請求項３に係る本発明においては、前記トランジスタは電界効果トランジスタであり、前記応力制御膜は前記電界効果トランジスタのチャネル形成領域に応力を発生させる応力制御膜であって、前記熱処理を施す工程は、前記応力制御膜の応力を、引張り応力が増大する方向に調整する工程であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法とした。
【００１４】
請求項４に係る本発明においては、半導体基板上に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する工程と、前記第一チャネル形成領域及び第二チャネル形成領域に応力を発生させる応力制御膜を前記第一導電型電界効果トランジスタ及び前記第二導電型電界効果トランジスタの上に形成する工程と、前記応力制御膜の上にマスク層を形成する工程と、前記第二導電型電界効果トランジスタの上の前記マスク層を除去する工程と、前記マスク層が除去された部分の応力制御膜にプラズマ処理を施す工程と、を有する半導体装置の製造方法とした。
【００１５】
請求項５に係る本発明においては、前記プラズマ処理は、アンモニア又は水素を含むガスによるプラズマ処理であることを特徴とする請求項１又は請求項４に記載の半導体装置の製造方法とした。
【００１６】
請求項６に係る本発明においては、前記プラズマ処理を施す工程は、前記応力制御膜の応力を、引張り応力が減少する方向に調整する工程であることを特徴とする請求項１又は請求項４に記載の半導体装置の製造方法とした。
【発明の効果】
【００１７】
本発明によれば、トランジスタの上に応力を発生させる応力制御膜を形成後に、熱処理又はプラズマ処理を施して、当該応力制御膜自体の有する応力（以下真性応力という）を増大あるいは緩和させることができる。そのために、応力制御膜の真性応力が成膜条件や製造プロセス途中の他の処理条件によって変動したとしても、成膜した膜自体を変更することなく応力を変更することが可能となり、所望の応力をトランジスタに発生させることができる。
【００１８】
更に本発明によれば、第一導電型電界効果トランジスタと第二導電型電界効果トランジスタの上に応力制御膜を成膜し、その後第二導電型電界効果トランジスタの上の当該膜にプラズマ処理を施すようにしたので、同一の応力制御膜を用いて異なる電界効果トランジスタの異なるチャネル形成領域に異なる応力を独立して発生させることができる。そのために、製造プロセスが簡略化できるとともに、応力制御膜の形成条件や製造プロセス途中の他の処理条件による変動を緩和しながら、それぞれの電界効果トランジスタの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明による実施の形態における半導体装置の製造方法は、まず基板上にトランジスタを形成する。基板としては単結晶シリコンからなる半導体基板を用いることができる。また、酸化物の上に単結晶シリコンを気相成長あるいは貼り合わせたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用することができる。トランジスタとしては電界効果トランジスタを使用することができる。電界効果トランジスタは、例えば次のようにして形成される。半導体基板の主面にゲート絶縁膜を介してゲート電極を選択的に形成し、そのゲート電極をマスクとして不純物をイオン注入し、ソース領域とドレイン領域を形成し、このソース領域とドレイン領域の間のゲート絶縁膜直下にチャネル形成領域を形成する。
【００２０】
次に、ゲート電極の上に応力制御膜を堆積させる。応力制御膜として、シリコン窒化膜やシリコン酸化膜などの絶縁膜を使用することができる。また、これらの膜の他に、チャネル形成領域に必要な応力を生じさせるものであれば他の絶縁膜、絶縁膜と導電膜を組み合わせた複合膜、あるいは複数層からなる膜等も使用することができる。次に、熱処理、あるいは、アンモニア又は水素のガスによるプラズマ処理を施す。熱処理は温度５００℃以上とするのが望ましい。応力制御膜を堆積し必要な加工を行った後に、この熱処理を行うことにより、チャネル形成領域に発生させる応力、例えば引張り応力を増大させる方向に変化させることができる。また、アンモニアや水素を混入したガスのプラズマを生成させ、応力制御膜をこのプラズマに晒すことによりプラズマ処理を行う。このプラズマ処理を行うことにより応力制御膜の真性応力が変化して、チャネル形成領域に発生させる応力、例えば引張り応力を減少させる方向に変化させることができる。
【００２１】
本発明による他の実施の形態における半導体装置の製造方法は、まず、半導体基板の主表面に第一チャネル形成領域を有する第一導電型電界効果トランジスタと第二チャネル形成領域を有する第二導電型電界効果トランジスタとを形成する。第一導電型電界効果トランジスタとしてｎチャネル型電界効果トランジスタを、第二導電型電界効果トランジスタとしてｐチャネル型電界効果トランジスタを形成することができる。また、形成する応力制御膜の材質や特性相違に応じて、第一導電型電界効果トランジスタをｐチャネル型電界効果トランジスタとし、第二導電型電界効果トランジスタをｎチャネル型電界効果トランジスタとしてもよい。
【００２２】
次に、第一導電型電界効果トランジスタと第二導電型電界効果トランジスタの上に応力制御膜を堆積する。次に、第一導電型電界効果トランジスタの上にマスク層を形成し、次に、第二導電型電界効果トランジスタの上のマスク層をフォトリソグラフィ及びエッチング技術により除去する。マスク層としてフォトレジストを使用すれば、製造工程をより簡単化することできる。あるいは、シリコン酸化膜やシリコン窒化膜等を使用することもできる。
【００２３】
次に、半導体基板をアンモニア又は水素を導入したプラズマ処理を行い、第二導電型電界効果トランジスタの上の応力制御膜を当該プラズマに晒す。その結果、第一導電型電界効果トランジスタの上の応力制御膜と第二導電型電界効果トランジスタの上の応力制御膜とはそれぞれ異なる真性応力を有することになり、その下部の第一チャネル形成領域及び第二チャネル形成領域にそれぞれ異なる応力を発生させることができる。
【００２４】
以下、図１から図１０を用いて本実施の形態における半導体装置の製造方法について詳細に説明する。
【００２５】
図１は、本実施の形態における半導体装置の製造方法を示す半導体基板の模式的断面図である。半導体基板１を用意する。半導体基板としてシリコン単結晶基板を用いている。
【００２６】
半導体基板１の主面に素子分離領域２を形成する。まず、半導体基板１の表面に減圧ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜を堆積させ、フォトリソグラフィ及びエッチングにより、素子分離領域２とすべき領域のシリコン窒化膜及び半導体基板１を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧ＣＶＤによりシリコン酸化膜を堆積させてそのトレンチを埋め込む。その後、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）を施して平坦化し、続いて酸素雰囲気中で熱酸化を行って酸化膜を緻密化し、素子分離領域２を形成する。
【００２７】
次に、ゲート絶縁膜３及びゲート電極４を形成する。ゲート絶縁膜３は半導体基板１の表面を熱酸化して形成し、その上にポリシリコンを減圧ＣＶＤにより堆積する。次に、フォトリソグラフィ及びエッチングによりポリシリコンを選択的に除去してゲート電極４を形成する。次に、ゲート電極４をマスクとしてイオン注入を行いＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する。ｎチャネル型電界効果トランジスタの場合には砒素（Ａｓ）又は燐（Ｐ）をイオン注入し、ｐチャネル型電界効果トランジスタの場合にはボロン（Ｂ）をイオン注入する。次に、プラズマＣＶＤによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極４にゲートサイドウオール５を形成する。次に、ゲート電極４及びゲートサイドウオール５をマスクとしてイオン注入を行い、ソース領域６とドレイン領域７を形成する。ｎチャネル型電界効果トランジスタの場合には砒素をイオン注入し、ｐチャネル型電界効果トランジスタの場合にはボロンをイオン注入する。次に、半導体基板１の全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行って、ソース領域６、ドレイン領域７及びゲート電極４の上のコバルトをシリサイド化（ＣｏＳｉ）した導電層８を形成する。
【００２８】
このようにして、半導体基板１の主面に電界効果トランジスタを形成する。そしてゲート電極４の直下であってソース領域６とドレイン領域７の間の半導体基板１の表面近傍にチャネル形成領域９を形成する。
【００２９】
図２は、応力制御膜１０を電界効果トランジスタの上に形成した半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜１０としてはシリコン窒化膜を用いた。シリコン窒化膜は有機系ソースガスを用い熱分解により成膜した。より具体的には、原料としてＢＴＢＡＳ（ｂｉｓ（ｔｅｒｔ−ｂｕｔｙｌａｍｉｎｏ）ｓｉｌａｎｅ）およびアンモニアを用いて減圧熱ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｔｈｅｒｍａｌ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ)法により成膜した。ＢＴＢＡＳの他にシラン（ＳｉＨ４）及びアンモニア（ＮＨ３）等のガスを用いて、熱ＣＶＤ法、減圧ＣＶＤ法あるいはＰＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって成膜することもできる。
【００３０】
次に、応力制御膜１０であるシリコン窒化膜に熱処理を施して、シリコン窒化膜の真性応力を変化させる。図３は、熱処理によるシリコン窒化膜の真性応力の変化を示している。グラフ１１が温度を上昇させたときの各温度での引張り応力を示し、グラフ１２が温度を降下させたときの各温度における引張り応力を示している。室温から温度６００℃まで上昇していくと、温度５００℃を超えたあたりから膜の引張り応力が増大し、室温では１７５０ＭＰａ（メガ  パスカル：１０6Ｎ／ｍ2）程度だった引張り応力が最大２５００ＭＰａまで達している。その後、室温まで降温すると引張り応力も減少していくが、初期引張り応力よりも１．２倍大きい２０５０ＭＰａで安定した。このように、応力制御膜１０を熱処理することにより、その応力を変更することができる。熱処理温度は５００℃を超える温度が望ましく、更に、６００℃の熱処理を施すことにより応力をより増大させることができる。
【００３１】
次に、上記熱処理に代えて応力制御膜１０であるシリコン窒化膜にプラズマ処理を施して、シリコン窒化膜の真性応力を変化させる実施の形態を説明する。
【００３２】
図４は、応力制御膜１０にプラズマ処理を施している半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜１０は上記と同様に成膜したシリコン窒化膜である。この応力制御膜１０をアンモニア又は水素を導入したガスのプラズマ１３に晒してプラズマ処理を行う。アンモニアのプラズマ処理は、例えば、アンモニアガスを１６００ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ、１ａｔｍ）、キャリアガスとして窒素１６００ｓｃｃｍをチャンバーに導入し、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）プラズマ電力を７００ワット（Ｗ）から１０００Ｗ供給してプラズマをたてて行う。水素のプラズマ処理は、例えば、水素ガス１０００ｓｃｃｍをチャンバーに導入し、ＲＦプラズマ電力を３００Ｗから７００Ｗ供給してプラズマをたてて行う。
【００３３】
図５はシリコン窒化膜をアンモニアのプラズマに晒したときの引張り応力の変化を示している。横軸はプラズマ電力で縦軸は引張り応力を表している。グラフ１４が処理前の、グラフ１５が処理後の引張り応力をそれぞれ示す。この図より、プラズマ処理を施すことにより、引張り応力を減少させることができるとともに、プラズマパワーが大きいほど引張り応力が大きく減少することが理解できる。
【００３４】
図６は水素をプラズマに晒したときの引張り応力の変化を示している。横軸はプラズマのパワーで縦軸は引張り応力を表している。グラフ１６が処理前の、グラフ１７が処理後の引張り応力をそれぞれ示す。図６より、プラズマ処理を施すことにより、応力制御膜１０の引張り応力が減少し、また、プラズマ電力が大きいほど引張り応力の減少が大きくなることが理解できる。
【００３５】
以上のように、応力制御膜に熱処理やプラズマ処理を施すことにより、成膜後にその真性応力を変化させることができる。応力制御膜はその下方に位置する領域に応力を発生させる。すなわち、応力制御膜の真性応力が変化すれば、その下方に位置する電界効果トランジスタのチャネル形成領域に発生する応力も変化する。一般に、応力制御膜の真性応力が引張り応力の場合には、電界効果トランジスタのチャネル形成領域にも引張り応力が発生する。このように、トランジスタのチャネル形成領域の応力を、応力制御膜を形成した後に変化させることができる。
【００３６】
図７は、本実施の形態における他の半導体装置の製造方法を示す半導体基板の模式的断面図である。本実施の形態は、ｎチャネル型電界効果トランジスタ（以下ｎＦＥＴと記す）とｐチャネル型電界効果トランジスタ（以下ｐＦＥＴと記す）とを半導体基板の主面に形成して応力制御膜を適用したものである。
【００３７】
まず、半導体基板２１の主面に減圧ＣＶＤによりシリコン窒化膜を堆積させ、フォトリソグラフィ及びエッチングにより、素子分離領域２２とすべき領域のシリコン窒化膜及び半導体基板２１を順次選択的に除去して浅いトレンチを形成する。次に、このトレンチに減圧ＣＶＤによりシリコン酸化膜を堆積させてそのトレンチを埋め込む。その後、化学的機械的研磨を施して平坦化し、続いて酸素雰囲気中で熱酸化を行って酸化膜を緻密化し、素子分離領域２２を形成する。
【００３８】
次に、ゲート絶縁膜２３、２４及びゲート電極２５、２６を形成する。ゲート絶縁膜２３、２４は半導体基板２１の表面を熱酸化して形成し、その上にポリシリコンを減圧ＣＶＤにより堆積させ、フォトリソグラフィ及びエッチングにより選択的に除去してポリシリコンから成るゲート電極２５、２６を形成する。次に、半導体基板２１の表面左側であるｎＦＥＴ領域にゲート電極２５をマスクとして燐をイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成し、同様に、半導体基板２１の表面右側であるｐＦＥＴ領域にゲート電極２６をマスクとしてボロンをイオン注入してＬＤＤ領域を形成する。次に、プラズマＣＶＤによりシリコン窒化膜とシリコン酸化膜を堆積し、異方性エッチングを施してゲート電極２５、２６にゲートサイドウオール２７、２８を形成する。次に、ｎＦＥＴ領域にゲート電極２５とそのゲートサイドウオール２７をマスクとして砒素をイオン注入してソース領域２９及びドレイン領域３０を形成する。同様に、ｐＦＥＴ領域にゲート電極２６とそのゲートサイドウオール２８をマスクとしてボロンをイオン注入してソース領域３１及びドレイン領域３２を形成する。
【００３９】
次に、半導体基板２１の上方より全面にコバルトをスパッタリングにより堆積し、次に瞬時熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行って、ソース領域２９、３１及びドレイン領域３０、３２、更に、ポリシリコンから成るゲート電極２５、２６の上のコバルトをシリサイド化（ＣｏＳｉ）した導電層３３、３４を形成する。その他の領域、例えば素子分離領域２２の上のコバルトを除去する。
【００４０】
このようにして、ｎＦＥＴ及びｐＦＥＴを半導体基板２１の主面に形成する。なお、ゲート絶縁膜２３の下のソース領域２９とドレイン領域３０の間の半導体基板２１にｎＦＥＴのｎチャネル形成領域４０が形成され、ゲート絶縁膜２４の下のソース領域３１とドレイン領域３２の間の半導体基板２１にｐＦＥＴのｐチャネル形成領域４１が形成される。
【００４１】
図８は、上記ｎＦＥＴ及びｐＦＥＴの上に応力制御膜３５を堆積した半導体装置の製造方法を示す半導体基板の模式的断面図である。応力制御膜３５としては、シリコン窒化膜を熱ＣＶＤ法あるいは減圧ＣＶＤ法等により堆積する。より具体的には、シリコン窒化膜は有機系ソースガスを用い熱分解により成膜する。原料としてＢＴＢＡＳおよびアンモニアを用いた減圧熱ＣＶＤ法により成膜することができる。ＢＴＢＡＳの他にシラン及びアンモニア等のガスを用いて、熱ＣＶＤ法、減圧ＣＶＤ法あるいはＰＣＶＤ法などによって成膜することもできる。また、シリコン窒化膜の他にシリコン酸化膜や他の材料を使用することもできる。
【００４２】
図９は、応力制御膜３５の上にマスク層を選択的に形成した半導体装置の製造方法を示す半導体基板の模式的断面図である。マスク層３６としてフォトレジストを使用した。フォトレジストを塗布した後に乾燥し、フォトリソグラフィ技術によりｐＦＥＴの上のフォトレジストを除去し、応力制御膜３５の表面を露出させてマスク層３６を形成する。なお、マスク層として、フォトレジストに代えてシリコン酸化膜やシリコン窒化膜等を使用することもできる。後に行われるプラズマ処理において、ｎＦＥＴの上の応力制御膜３５がプラズマに晒されないように遮断する機能があればよいからである。
【００４３】
図１０は、上記マスク層３６が形成された半導体基板２１のプラズマ処理を施している半導体装置の製造方法を示す半導体基板の模式的断面図である。プラズマ処理はアンモニア又は水素のプラズマ３７により行う。アンモニアのプラズマ処理は、例えば、アンモニアガスを１６００ｓｃｃｍ、キャリアガスとして窒素１６００ｓｃｃｍをチャンバーに導入し、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）プラズマ電力を７００ワット（Ｗ）から１０００Ｗ供給してプラズマをたてて行う。水素のプラズマ処理は、例えば、水素ガス１０００ｓｃｃｍをチャンバーに導入し、ＲＦプラズマ電力を３００Ｗから７００Ｗ供給してプラズマをたてて行う。
【００４４】
ｎＦＥＴの上の応力制御膜３５に対してはマスク層３６によりプラズマにより発生した粒子の進入が遮断され、ｐＦＥＴの上の応力制御膜３５に対してはプラズマ処理が施される。プラズマ処理が施された応力制御膜３５は引張り応力が減少する方向にその真性応力が変更される。
【００４５】
この結果、ｎチャネル形成領域４０に発生する引張り応力に対して、ｐチャネル形成領域に発生する引っ張り応力を緩和させることができる。一般に、ｎＦＥＴは、ｎチャネル形成領域に発生する引張り応力が大きいほうが、キャリア移動度が高くなり、性能が向上する。一方、ｐＦＥＴは、ｐチャネル形成領域に発生する引張り応力を緩和させたほうが、キャリア移動度が高くなり、性能が向上する。
【００４６】
すなわち、本実施の形態における半導体装置の製造方法によれば、応力制御膜の必要な箇所にプラズマ処理を施すことができるため、ｎＦＥＴとｐＦＥＴの両方の特性を単一の応力制御膜により向上させることができる。そのために、製造工程を簡略化することができる。
【００４７】
以上、本実施の形態について詳細に説明したが、上記実施の形態において、プラズマ処理の前に熱処理を施し、次にプラズマ処理を施しても本発明の効果が得られる。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図２】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図３】熱処理温度と引張り応力の関係を示すグラフ。
【図４】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図５】アンモニアを含むプラズマ処理による、プラズマパワーと引張り応力の関係を示すグラフ。
【図６】水素を含むプラズマ処理による、プラズマパワーと引張り応力の関係を示すグラフ。
【図７】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図８】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図９】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図１０】本実施の形態における半導体装置の製造プロセスを示す模式的断面図である。
【図１１】従来公知のＤＳＬ技術を用いた半導体装置の製造プロセス途中を示す模式的断面図。
【符号の説明】
【００４９】
１、２１  半導体基板
２、２２  素子分離領域
３、２３、２４  ゲート絶縁膜
４、２５、２６  ゲート電極
５、２７、２８  ゲートサイドウオール
６、２９、３１  ソース領域
７、３０、３２  ドレイン領域
８、３３、３４  導電層
９  チャネル形成領域
１０  応力制御膜
１３、３７  プラズマ
３５  応力制御膜
３６  マスク層
４０  ｎチャネル形成領域
４１  ｐチャネル形成領域
【図１】
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【図２】
2007005627.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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