(57)【要約】【課題】微細化に対応可能であって、かつリーク電流が抑制された半導体装置を製造する製造方法を提供する。【解決手段】半導体基板の第１の導電型の素子形成領域のゲート絶縁膜上に、ダミーピラーを形成するピラー形成工程と、前記ダミーピラーを覆うように導電層を形成する導電層形成工程と、前記導電層をエッチングして、前記ダミーピラーの周囲に環状のゲート電極を形成する電極形成工程と、前記ダミーピラーをエッチングにより除去するピラー除去工程と、前記素子形成領域の、前記ゲート電極の内側と外側にそれぞれ第２の導電型の不純物拡散領域を形成する不純物拡散工程と、を有することを特徴とする半導体装置の製造方法。【選択図】図３
2007266128.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の導電型の素子形成領域と、
前記素子形成領域上のゲート絶縁膜上に形成された環状のゲート電極と、
前記素子形成領域の前記ゲート電極の内側に形成された第２の導電型の第１の領域と、
前記素子形成領域の前記ゲート電極の外側に形成された第２の導電型の第２の領域と、
前記ゲート電極と一体的に形成されたゲート引き出し配線と、を有し、
前記ゲート電極の環状の部分の厚さが前記ゲート引き出し配線の幅より小さいことを特徴とする半導体装置。
【請求項２】
前記半導体基板には、素子分離絶縁溝で前記素子形成領域と分離される別の素子形成領域が形成され、
前記別の素子分離形成領域の別のゲート絶縁膜上には、環状の別のゲート電極が形成され、
前記ゲート電極と前記別のゲート電極が、前記ゲート引き出し線で接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板の第１の導電型の素子形成領域のゲート絶縁膜上に、ダミーピラーを形成するピラー形成工程と、
前記ダミーピラーを覆うように導電層を形成する導電層形成工程と、
前記導電層をエッチングして、前記ダミーピラーの周囲に環状のゲート電極を形成する電極形成工程と、
前記ダミーピラーをエッチングにより除去するピラー除去工程と、
前記素子形成領域の、前記ゲート電極の内側と外側にそれぞれ第２の導電型の不純物拡散領域を形成する不純物拡散工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記導電層形成工程の後で、該導電層のエッチングのマスクとなるレジストパターンを形成するマスク形成工程をさらに有し、
前記エッチング工程では、前記レジストパターンに対応して前記ゲート電極に接続されるゲート引き出し線が形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記素子形成領域および前記ゲート電極は複数形成され、
複数の前記ゲート電極が前記ゲート引き出し線により接続されることを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタを有する半導体装置、および当該半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話等のモバイル機器の需要が増大するにつれ、モバイル機器用ＬＳＩの市場規模が急速に拡大している。大部分のモバイル機器はバッテリー駆動であり、無駄な電力消費はバッテリーの大容量化を必要とし、またバッテリー寿命を短くする。このため、上記のモバイル機器に組み込まれるＬＳＩ等の半導体装置には、高速動作に加え、低消費電力であることが望まれている。
【０００３】
トランジスタを含む半導体装置の低消費電力化を図るためには、トランジスタのリーク電流を減少させることが好ましく、例えば、待機時のリーク電流を減少させることが好ましい。
【０００４】
図１はＭＯＳトランジスタの待機時のリーク電流を説明する図である。図１を参照するに、当該ＭＯＳトランジスタは、基板の素子形成領域（アクティブ領域）１に形成された、ソース領域２とドレイン領域３を有している。当該ソース領域２とドレイン領域３の間のチャネル上には、ゲート絶縁膜４を介してゲート電極５が形成されている。
【０００５】
例えば、リーク電流の成分としては、ドレイン領域３からソース領域２側に流れるサブスレッショルドリーク（ＩＳ）、ドレイン領域３から基板（素子形成領域１）側に流れる基板電流（ＩＢ）、および基板側からゲート領域５に流れるゲートリーク（ＩＧ）の３種類が知られている。また、ドレイン領域３から基板側に流れるＩＢ成分には、ドレイン領域と基板のpn接合の逆バイアスリーク成分と、ゲート近傍のドレイン領域端部との間で作られるドレイン領域端部に発生する高電界によってドレイン領域端部が空乏または反転することによって誘起されるゲート誘起ドレインリーク（Gate Induced Drain Leakage；ＧＩＤＬ)がある。
【０００６】
これらのリーク電流を抑制することが、半導体装置の低消費電力化を実現する上で重要である。
【特許文献１】特許第３２０３７３３号公報
【特許文献２】特開平９−３３１４８１号公報
【特許文献３】特許第３２７６３２５号公報
【特許文献４】米国特許第５６８９１２９号公報
【特許文献５】米国特許第５３５５００８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のＭＯＳトランジスタでは、その構造上の問題により、リーク電流を抑制することが困難となる場合が生じていた。
【０００８】
図２は図１のＭＯＳトランジスタのＡ−Ａ断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図２を参照するに、前記素子形成領域１は、素子分離（ＳＴＩ）絶縁溝６により、分離されて形成されている。前記ゲート電極５は、その一部が当該素子分離絶縁溝６上にかかるように形成されている。
【０００９】
上記の構造においては、前記素子形成領域（アクティブ領域）１の端部（図中領域Ｂ）で絶縁膜の薄膜化が生じる場合がある。また、当該端部では、電界集中が発生する場合があるためリーク電流の発生が多くなる問題があった。
【００１０】
また、このような素子形成領域の端部でのリーク電流は、素子形成領域を狭くした場合により大きな問題となってしまう場合がある。このため、トランジスタの微細化に困難が生じていた。
【００１１】
例えば、図１に示したリーク電流のＩＳ成分とＩＢ成分は、素子形成領域内で均一ではなく、素子形成領域の端部で大きくなっており、特に素子形成領域の幅の狭いトランジスタではリーク電流の問題がより深刻になってしまう。
【００１２】
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置、および半導体装置の製造方法を提供することを統括的課題としている。
【００１３】
本発明の具体的な課題は、微細化に対応可能であって、かつリーク電流が抑制された半導体装置と、微細化に対応可能であって、かつリーク電流が抑制された半導体装置を製造する製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の第１の観点では、上記の課題を、半導体基板の第１の導電型の素子形成領域と、前記素子形成領域上のゲート絶縁膜上に形成された環状のゲート電極と、前記素子形成領域の前記ゲート電極の内側に形成された第２の導電型の第１の領域と、前記素子形成領域の前記ゲート電極の外側に形成された第２の導電型の第２の領域と、前記ゲート電極と一体的に形成されたゲート引き出し配線と、を有し、前記ゲート電極の環状の部分の厚さが前記ゲート引き出し配線の幅より小さいことを特徴とする半導体装置により、解決する。
【００１５】
本発明によれば、微細化に対応可能であって、かつリーク電流が抑制された半導体装置を提供することが可能となる。
【００１６】
本発明の観点では、上記の課題を、半導体基板の第１の導電型の素子形成領域のゲート絶縁膜上に、ダミーピラーを形成するピラー形成工程と、前記ダミーピラーを覆うように導電層を形成する導電層形成工程と、前記導電層をエッチングして、前記ダミーピラーの周囲に環状のゲート電極を形成する電極形成工程と、前記ダミーピラーをエッチングにより除去するピラー除去工程と、前記素子形成領域の、前記ゲート電極の内側と外側にそれぞれ第２の導電型の不純物拡散領域を形成する不純物拡散工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
【００１７】
本発明によれば、微細化に対応可能であって、かつリーク電流が抑制された半導体装置を製造する製造方法を提供することが可能となる。
【発明の効果】
【００１８】
本発明によれば、微細化に対応可能であって、かつリーク電流が抑制された半導体装置と、微細化に対応可能であって、かつリーク電流が抑制された半導体装置を製造する製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る半導体装置は、半導体基板の第１の導電型の素子形成領域と、前記素子形成領域上のゲート絶縁膜上に形成された環状のゲート電極と、前記素子形成領域の前記ゲート電極の内側に形成された第２の導電型の第１の領域と、前記素子形成領域の前記ゲート電極の外側に形成された第２の導電型の第２の領域と、前記ゲート電極と一体的に形成されたゲート引き出し配線と、を有し、前記ゲート電極の環状の部分の厚さが前記ゲート引き出し配線の幅より小さいことを特徴としている。
【００２０】
上記の半導体装置では、ゲート電極が環状に形成されているために、ゲート電極が素子形成領域を横断する構造である従来の半導体装置に比べてリーク電流が抑制される効果を有している。
【００２１】
例えば、従来の半導体装置では、ゲート電極が素子形成領域（アクティブ領域）を横断する構造であったため、ゲート電極の端部と素子形成領域の外側に形成された素子分離絶縁溝の端部近傍においてリーク電流が増大してしまう問題を有していた。
【００２２】
そこで、本発明に係る半導体装置では、環状のゲート電極を用いることで、ゲート電極が、素子形成領域の外側に形成された素子分離絶縁溝と離間された構造となるように構成されている。このため、ゲート電極と素子分離絶縁溝の端部（素子形成領域の端部）の界面に起因するリーク電流を低減することが可能になっている。
【００２３】
例えば、図１に示したリーク電流のＩＳ成分とＩＢ成分は、素子形成領域で均一ではなく、素子形成領域の端部（素子分離絶縁溝近傍）で大きくなっており、特に素子形成領域の幅の小さなトランジスタではリーク電流の問題が大きくなってしまう。
【００２４】
一方で、本発明に係る半導体装置では、上記の素子形成領域の端部（素子分離絶縁溝近傍）におけるＩＳ成分とＩＢ成分に係るリーク電流を低減することが可能となっている。このため、リーク電流が低減された、微細な構造を有する半導体装置を提供することが可能になっている。
【００２５】
また、上記の特許文献１乃至特許文献５（特許第３２０３７３３号、特開平９−３３１４８１号公報、特許第３２７６３２５号、米国特許第５６８９１２９号、米国特許第５３５５００８号）には、環状のゲート電極を用いた半導体装置が開示されている。
【００２６】
しかし、上記の特許文献１乃至特許文献５には、半導体装置を微細化する具体的な構造、方法が開示されていなかった。
【００２７】
一方、本発明では、ゲート電極の環状の部分の厚さが、ゲート電極と一体的に形成されたゲート引き出し配線の幅より小さくなっている。このため、本発明によれば、微細な形状のゲート電極を有する、微細化された半導体装置を提供することが可能になる。
【００２８】
また、本発明の発明者は、上記の微細化されたゲート電極は、ダミーピラーを用いて、該ダミーピラーに対して成膜を行った後、成膜された膜をエッチングしてパターニングすることで形成することが可能となることを見出した。
【００２９】
例えば、当該半導体装置は、半導体基板の第１の導電型の素子形成領域のゲート絶縁膜上に、ダミーピラーを形成するピラー形成工程と、前記ダミーピラーを覆うように導電層を形成する導電層形成工程と、前記導電層をエッチングして、前記ダミーピラーの周囲に環状のゲート電極を形成する電極形成工程と、前記ダミーピラーをエッチングにより除去するピラー除去工程と、前記素子形成領域の、前記ゲート電極の内側と外側にそれぞれ第２の導電型の不純物拡散領域を形成する不純物拡散工程と、を有する半導体装置の製造方法により製造される。
【００３０】
上記の製造方法を用いることで、通常のリソグラフィー法により環状のゲート電極を形成する場合に比べて、より微細な環状のゲート電極を形成することが可能になる。例えば、従来に比べて、環状の部分の厚さや、環状の部分の径を小さくすることが可能になり、半導体装置を微細化することが可能になる。
【００３１】
次に、上記の半導体装置の構成とその製造方法の一例について、図面に基づき以下に説明する。
【実施例１】
【００３２】
図３（Ａ），（Ｂ）は、本発明の実施例１に係る半導体装置を模式的に示した図であり、（Ａ）は平面図を、（Ｂ）は（Ａ）のＣ−Ｃ断面図を示す図である。
【００３３】
図３（Ａ），（Ｂ）を参照するに、本実施例に係る半導体装置１００は、半導体基板１０１に素子分離（ＳＴＩ）絶縁溝１０２で分離されて形成された素子形成領域（アクティブフィールド）１０３に、ＭＯＳトランジスタが形成されてなる構造を有している。当該ＭＯＳトランジスタは、以下に説明する構造を有している。
【００３４】
第１の導電型である前記素子領域１０３上には、ゲート絶縁膜１０６が形成され、該ゲート絶縁膜１０６上には、側壁絶縁膜１０８を有する環状のゲート電極１０７が形成されている。
【００３５】
また、前記素子形成領域１０３には、第２の導電型の不純物拡散領域が以下のように形成されている。まず、前記ゲート電極１０７の内側には、低濃度不純物拡散領域領域（ＬＤＤ）１０５Ａと、高濃度不純物拡散領域（ＤＤＤ）１０５Ｂを有する不純物拡散領域（ドレイン領域）１０５が形成されている。同様に、前記ゲート電極１０７の外側には、低濃度不純物拡散領域領域（ＬＤＤ）１０４Ａと、高濃度不純物拡散領域（ＤＤＤ）１０４Ｂを有する不純物拡散領域（ソース領域）１０４が形成されている。
【００３６】
さらに、前記ゲート電極１０７と一体的に、該ゲート電極１０７に接続されるゲート引き出し配線（ローカル配線）１０９が形成されている。当該ゲート引き出し配線１０９は、例えば複数のゲート電極を接続する場合に用いられ、隣接して形成される他の素子形成領域の他のゲート電極（ともに図示せず）と接続される。
【００３７】
本実施例による半導体装置では、環状のゲート電極１０７を用いることで、該ゲート電極１０７と素子分離絶縁溝１０２（素子形成領域１０３の端部）とが離間された構造となっていることが特徴である。このため、リーク電流を抑制することが可能となり、低消費電力型の半導体装置を実現することが可能となっている。
【００３８】
例えば、図４には、従来の半導体装置（ＭＯＳトランジスタ）の平面図を示す。図４に示すＭＯＳトランジスタでは、素子形成領域１３に対して、ゲート電極１７が横断するように形成されている。このため、素子形成領域１３の端部（図中領域Ｌ）において、リーク電流のＩＧ成分（基板側からゲート電極５に流れるゲートリーク）に加えて、ＩＳ成分（ドレイン領域からソース領域側に流れるサブスレッショルドリーク）、ＩＢ成分（ドレインから基板側に流れる基板電流）が増大してしまう問題がある。
【００３９】
一方、本実施例に係る半導体装置１００では、図３（Ａ）、（Ｂ）に示すように、ゲート電極が素子形成領域の端部（素子分離絶縁溝）にかかることがなく、このためにリーク電流を低減することが可能になっている。この場合、例えばゲート電圧が印加されるゲート引き出し線は、素子形成領域の外側にかかるが、一方で、ソース領域とドレイン領域の間でキャリアが移動する領域（チャネル）は、素子形成領域の端部から離間している。このため、従来の半導体装置にくらべて、リーク電流のＩＳ成分とＩＢ成分を低減することが可能になっている。
【００４０】
また、本実施例による半導体装置１００では、前記ソース領域１０４近傍に、第１の導電型（素子形成領域と同じ導電型）であって、前記素子形成領域１０３より不純物濃度が高い不純物拡散領域である、ポケット領域１２０が形成されている。
【００４１】
前記ポケット領域１２０に導入される不純物添加によって、トランジスタの閾値電圧を制御することが可能になり、このために、ドレイン領域１０５近傍の不純物濃度を下げることによって、前記ドレイン領域１０５（前記低濃度不純物拡散領域１０５Ａ）近傍で発生するリーク電流（ＩＢ成分）を抑制することが可能になっている。
【００４２】
また、本実施例による半導体装置１００では、前記ゲート電極１０７の環状の部分の厚さＴが前記ゲート引き出し配線１０９の幅Ｗよりも小さくなるように構成されている。このため、半導体装置を微細化することが可能となり、高集積化・高性能化した半導体装置を提供することが可能になっている。
【００４３】
従来は、例えばリソグラフィ法によって形成されたマスクパターンを用いたパターンエッチングでは、微細化された環状のゲート電極を形成することが困難となる場合があった。本実施例による半導体装置では、前記ゲート電極１０７の環状の部分の厚さは、フォトリソグラフィ法でのパターニングの下限の厚さ未満とすることができ、半導体装置の微細化を可能とする。
【００４４】
上記の微細化されたゲート電極は、例えば、ダミーピラーを用いて、該ダミーピラーに対して成膜を行った後、成膜された膜をエッチングしてパターニングすることで形成することが可能となる。
【００４５】
例えば、まず、素子形成領域上のゲート絶縁膜上にダミーピラーを形成した後、該ダミーピラーを埋設するように、ゲート電極を構成する材料となる膜を成膜する。次に、ダミーピラーを埋設している膜を、ＲＩＥなどの異方性のプラズマエッチングにより除去することで、ダミーピラーの周囲に、環状のゲート電極を形成することができる。この場合、ダミーピラーの径（幅）を、フォトリソグラフィ法によりパターニング可能な下限の大きさとしておくと、形成されるゲート電極の環状の部分の厚さは、フォトリソグラフィ法により形成される下限の大きさ未満とすることができる。
【００４６】
すなわち、上記の方法によれば、通常のフォトリソグラフィ法に比べて、より微細な構造を有する環状のゲート電極をパターニングすることが可能になる。
【００４７】
次に、上記のゲート電極のパターニング工程を含む、前記半導体装置１００の製造方法の一例について、図５〜図１５を用いて、手順を追って説明する。但し以下の図中では、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００４８】
まず、図５に示す工程において、例えばシリコンよりなる基板１０１に、素子分離絶縁溝１０２を形成し、当該素子分離絶縁溝１０２にて分離された素子形成領域１０３上にゲート絶縁膜１０６を形成する。前記ゲート絶縁膜１０６は、例えばシリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）、強誘電体である金属酸化物（ＨｆｘＯｙ、ＺｒｎＯｍ、ＨｆｘＳｉｙＯｚ、ＺｒｘＳｉｙＯｚ、ＨｆｘＳｉｙＯｚＮｗ、ＺｒｘＳｉｙＯｚＮｗ）、またはこれらの積層膜により形成される。
【００４９】
次に、図６（Ａ）に、図５に続く半導体装置の製造工程の平面図を、図６（Ｂ）には、図６（Ａ）のＤ−Ｄ断面図を示す。また、図６（Ｂ）では、素子分離絶縁溝は図示を省略している。以下、図７〜図１５まで同様に図示する。
【００５０】
図６（Ａ）、（Ｂ）に示す工程では、まず前記ゲート絶縁膜１０６上に、ダミーピラーを構成する材料となる膜を成膜する。この後、フォトリソグラフィ法によりレジストパターンを形成し、当該レジストパターンをマスクにしたエッチングを行い、ダミーピラー１１０を形成する。
【００５１】
また、前記ダミーピラー１１０の径（幅）は、フォトリソグラフィ法により形成される最小の径（幅）とされることが好ましい。この場合、後の工程で形成されるゲート電極を、より微細化（例えば、フォトリソグラフィ法の加工限界である下限寸法未満に微細化）することが可能になるからである。
【００５２】
次に、図７（Ａ）、（Ｂ）に示す工程において、前記ゲート絶縁膜１０６上に、前記ダミーピラー１１０を覆うように、ゲート電極を構成する材料であるポリシリコンよりなる導電層１１１を形成する。この場合、前記導電層１１１は、前記ダミーピラー１１０を中心に盛り上がるような形状となる。
【００５３】
次に、図８（Ａ）、（Ｂ）に示す工程において、前記導電層１１１の上面を平坦化するための平坦化層１１２を、例えば塗布（スピンコートなど）により、形成する。この工程を設けることで、後の工程におけるレジストのパターニングが容易となるが、本工程は省略することも可能である。
【００５４】
次に、図９（Ａ）、（Ｂ）に示す工程において、前記平坦化層１１２上に、フォトリソグラフィ法を用いて、レジストパターン１１３を形成する。
【００５５】
次に、図１０（Ａ）、（Ｂ）に示す工程において、例えばＲＩＥ（リアクティブ・イオン・エッチング）などの異方性エッチングにより、前記導電層１１１をエッチングしてパターニングし、前記ダミーピラー１１０の周囲に、環状のゲート電極１０７を形成する。また、当該ゲート電極１０７とともに、該ゲート電極１０７と一体的にゲート引き出し線１０９がパターニングして形成される。この場合、前記ゲート引き出し線１０９は、図９に示した工程で形成したレジストパターン１１３に対応した形状で形成される。
【００５６】
本工程では、前記ゲート電極１０７のパターニングを行う場合には、特にパターニングされたマスクを用いておらず、エッチングの条件によって前記ゲート電極１０７の形状（厚さ）の制御を行う。
【００５７】
次に、図１１（Ａ）、（Ｂ）に示す工程において、前記ダミーピラー１１０をエッチングして除去する。この場合、前記ゲート電極１０７と前記ダミーピラー１１０のエッチングの選択比と、前記ゲート絶縁膜１０６と前記ダミーピラー１１０のエッチングの選択比が、大きいことが好ましい。このため、前記ゲート絶縁膜、ゲート電極、ダミーピラーは、これらの選択比を考慮した材料よりなることが好ましい。
【００５８】
例えば、前記ゲート絶縁膜１０６が、高誘電体材料である金属酸化物（ＨｆｘＯｙ、ＺｒｎＯｍ、ＨｆｘＳｉｙＯｚ、ＺｒｘＳｉｙＯｚ、ＨｆｘＳｉｙＯｚＮｗ、ＺｒｘＳｉｙＯｚＮｗ）よりなる場合には、前記ダミーピラー１１０は、ＳｉＯ２よりなることが好ましい。また、前記ゲート絶縁膜１０６が、ＳｉＯ２やＳｉＯＮよりなる場合には、前記ダミーピラー１１０は、金属材料（例えばＡｌなど）よりなることが好ましい。
【００５９】
本工程において、環状のゲート電極１０７と、ゲート引き出し線１０９が形成される。上記の構造においては、前記ゲート電極１０７の環状の部分の厚さＴは、ゲート引き出し配線１０９の幅Ｗよりも小さくなっている。また、前記ゲート電極１０７の環状の部分の厚さＴは、フォトリソグラフィ法でのパターニングの下限の厚さ未満となっている。
【００６０】
また、ポリシリコンよりなる前記ゲート電極１０７に対して、自己形成シリサイド処理を施してゲート抵抗を下げるようにしてもよい。また、前記ゲート電極（ゲート引き出し線１０９）は、ポリシリコンに限定されず、例えばＡｌなどの金属材料を用いて形成することも可能である。
【００６１】
次に、図１２（Ａ）、（Ｂ）に示す工程において、前記ゲート電極１０７をマスクにして、前記素子形成領域１０３と逆の導電型の不純物（イオン）の打ち込みを行う。ここで、前記素子形成領域１０３のうち、前記ゲート電極１０７の内側に低濃度不純物拡散領域（ＬＤＤ）１０５Ａが、前記ゲート電極１０７の外側に低濃度不純物拡散領域１０４Ａが形成される。
【００６２】
次に、図１３（Ａ）、（Ｂ）に示す工程において、前記素子形成領域１０３と同じ導電型の不純物（イオン）を、前記ゲート電極１０７の外側から前記素子形成領域１０３（前記ゲート絶縁膜１０６）に対して斜めに注入する。ここで、ポケット領域１２０が形成され、このポケット領域１２０に導入された不純物によって閾値電圧が制御される。
【００６３】
次に、図１４（Ａ）、（Ｂ）に示す工程において、前記ゲート電極１０７の側壁に、側壁絶縁膜１０８を形成する。また、前記側壁絶縁膜１０８は、前記ゲート電極１０７の上端部にも形成されるようにすることが好ましい。この場合、前記ゲート電極１０７の内側でコンタクトをとる配線とゲート電極とのショートを防止することができる。また、前記側壁絶縁膜１０８を形成する場合に、組成の異なる２つの絶縁膜（例えばＳｉＯ２とＳｉＮ）を用いて形成してもよい。これらの側壁絶縁膜を形成する方法については後述する。
【００６４】
次に、図１５（Ａ）、（Ｂ）に示す工程において、前記ゲート電極１０７と前記側壁絶縁膜１０８をマスクに、前記素子形成領域１０３と逆の導電型の不純物（イオン）の打ち込みを行う。そこで、前記素子形成領域１０３のうち、前記ゲート電極１０７の内側に高濃度不純物拡散領域１０５Ｂが、前記ゲート電極１０７の外側に高濃度不純物拡散領域１０４Ｂが形成される。この結果、前記ゲート電極１０７の内側には、低濃度不純物拡散領域１０５Ａと、高濃度不純物拡散領域１０５Ｂを有するドレイン領域１０５が形成される。同様に、前記ゲート電極１０７の外側には、低濃度不純物拡散領域１０４Ａと、高濃度不純物拡散領域１０４Ｂを有するソース領域１０４が形成される。
【００６５】
このようにして、図３（Ａ）、（Ｂ）で説明した半導体装置１００を製造することができる。
【００６６】
また、ゲート電極に側壁絶縁膜を形成する場合には、以下の図１６Ａ〜図１６Ｃに示す方法を用いてもよい。
【００６７】
図１６Ａ〜図１６Ｃは、上記の製造方法において、図１４に相当する工程の一例であり、ゲート電極１０７に側壁絶縁膜を形成する別の方法の例を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６８】
まず、図１６Ａに示す工程では、例えば、ＳｉＮよりなる絶縁膜１２１を、前記ゲート電極１０７を覆うように形成する。
【００６９】
次に、図１６Ｂに示す工程では、前記絶縁膜１２１上に、該絶縁膜１２１と組成の異なる、例えばＳｉＯ２よりなる絶縁膜１２２を形成する。
【００７０】
次に、図１６Ｃに示す工程では、例えばＲＩＥなどにより、おもに前記絶縁膜１２２をエッチングし、前記絶縁膜１２２の一部を除去して側壁絶縁膜を形成する。この場合、前記ゲート電極１０７の上端には、前記絶縁膜１２１が残るようにエッチングすることが好ましい。また、前記絶縁膜１２１と前記絶縁膜１２２のエッチングの選択比が大きいと、前記ゲート電極１０７の上端に前記絶縁膜１２１を残すことが容易となり、好ましい。
【実施例２】
【００７１】
図１７は、実施例１に記載した半導体装置（ＭＯＳトランジスタ）を含む、ＣＭＯＳインバータ回路を有する半導体装置３００を示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７２】
図１７を参照するに、本図に示す半導体装置３００には、実施例１と同様の構造を有する半導体装置（ＰＭＯＳトランジスタ）１００と、当該半導体装置１００と極性の異なる半導体装置２００（ＮＭＯＳトランジスタ）が隣接して形成されている。前記半導体装置２００は、実施例１の半導体装置１００と同様の構造であって極性（導電型）が異なっている。前記半導体装置２００は、前記素子形成領域１０３に相当する素子形成領域２０３上に、前記ゲート電極１０７に相当するゲート電極２０７が形成されてなり、側壁絶縁膜２０８が形成されている。また、前記ゲート電極１０７と前記ゲート電極２０７とは、前記ゲート電極引き出し線１０９で接続された構造になっている。この場合、前記半導体装置２００は、半導体装置１００と同様の製造方法（図５〜図１５）により、製造することが可能である。
【００７３】
上記の半導体装置３００では、前記ゲート引き出し線１０９に、入力ラインに接続される引き出し線ａが接続されている。また、前記半導体装置１００の前記ゲート電極１０７の内側のドレイン領域と、前記半導体装置２００の前記ゲート電極２０７の内側のドレイン領域には、出力ラインに接続される共通の引き出し線ｂが接続されている。
【００７４】
また、前記半導体装置１００の前記ゲート電極１０７の外側のソース領域には、電源ラインに接続される引き出し線ｃが、前記半導体装置２００の前記ゲート電極２０７の外側のソース領域には、接地ラインに接続される引き出し線ｄが、それぞれ接続されている。
【００７５】
このように、本発明による半導体装置は様々な極性のものを様々に組み合わせて構成することが可能である。
【実施例３】
【００７６】
図１８は、実施例１に記載した半導体装置（ＭＯＳトランジスタ）を含む、ＮＡＮＤ回路を有する半導体装置４００を示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７７】
図１８を参照するに、本図に示す半導体装置４００は、前記半導体装置（ＰＭＯＳトランジスタ）１００を２つと、前記半導体装置２００（ＮＭＯＳトランジスタ）２つとをそれぞれ有している。本実施例の場合、前記ゲート電極１０７と前記ゲート電極２０７とが前記ゲート電極引き出し線１０９で接続された構造が、２つ形成されている。
【００７８】
上記の半導体装置４００では、２つの前記ゲート引き出し線１０９に、それぞれ第１の入力ラインに接続される引き出し線ｅ１と、第２の入力ラインに接続される引き出し線ｅ２が接続されている。
【００７９】
また、２つの前記半導体装置１００の前記ゲート電極１０７の内側の領域と、１つの前記半導体装置２００の前記ゲート電極２０７の領域には、出力ラインに接続される共通の引き出し線ｆが接続されている。
【００８０】
また、当該引き出し線ｆが接続されていない前記半導体装置２００の前記ゲート電極２０７の内側の領域には、接地ラインに接続される引き出し線ｈが接続されている。また、前記半導体装置１００の前記ゲート電極１０７の外側の領域には、電源ラインに接続される引き出し線ｇが接続されている。
【００８１】
また、図１９は、上記の半導体装置４００の変形例である半導体装置５００の平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８２】
図１９を参照するに、前記半導体装置５００では、前記ゲート電極１０７に相当するゲート電極１０７Ａが、平面視した場合に楕円状の環状になっており、前記側壁絶縁膜１０８Ａもこれに対応した形状になっている。また、前記ゲート電極２０７に相当するゲート電極２０７Ａは、平面視した場合に前記ゲート電極１０７Ａと異なる形状の楕円状の環状になっており、側壁絶縁膜２０８Ａもこれに対応した形状となっている。
【００８３】
このように、ゲート電極は、実質的な真円に対応した環状に限らず、平面視した場合に楕円やその他の多角形など、様々な形状に形成することが可能である。このようなゲート電極を形成する場合、それぞれのゲート電極に対応した形状のダミーピラーを用いればよい。
【００８４】
また、半導体装置を用いた回路は上記に限定されず、様々な構成とすることが可能であることは明らかである。例えば、ＭＯＳトランジスタ（ゲート電極）の個数やその接続の形態、または配置などは様々に変更することが可能である。
【００８５】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
半導体基板の第１の導電型の素子形成領域と、
前記素子形成領域上のゲート絶縁膜上に形成された環状のゲート電極と、
前記素子形成領域の前記ゲート電極の内側に形成された第２の導電型の第１の領域と、
前記素子形成領域の前記ゲート電極の外側に形成された第２の導電型の第２の領域と、
前記ゲート電極と一体的に形成されたゲート引き出し配線と、を有し、
前記ゲート電極の環状の部分の厚さが前記ゲート引き出し配線の幅より小さいことを特徴とする半導体装置。
（付記２）
前記ゲート電極の環状の部分の厚さは、フォトリソグラフィ法でのパターニングの下限の厚さ未満であることを特徴とする付記１記載の半導体装置。
（付記３）
前記素子形成領域の前記第２の領域の近傍には、閾値電圧を制御するための第１の導電型のポケット領域が形成されていることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第１の領域はドレイン領域であり、前記第２の領域がソース領域であることを特徴とする付記２記載の半導体装置。
（付記５）
前記半導体基板には、素子分離絶縁溝で前記素子形成領域と分離される別の素子形成領域が形成され、
前記別の素子分離形成領域の別のゲート絶縁膜上には、環状の別のゲート電極が形成され、
前記ゲート電極と前記別のゲート電極が、前記ゲート引き出し線で接続されていることを特徴とする付記１乃至４のうち、いずれか１項記載の半導体装置。
（付記６）
半導体基板の第１の導電型の素子形成領域のゲート絶縁膜上に、ダミーピラーを形成するピラー形成工程と、
前記ダミーピラーを覆うように導電層を形成する導電層形成工程と、
前記導電層をエッチングして、前記ダミーピラーの周囲に環状のゲート電極を形成する電極形成工程と、
前記ダミーピラーをエッチングにより除去するピラー除去工程と、
前記素子形成領域の、前記ゲート電極の内側と外側にそれぞれ第２の導電型の不純物拡散領域を形成する不純物拡散工程と、を有することを特徴とする半導体装置の製造方法。
（付記７）
前記導電層形成工程の後で、該導電層のエッチングのマスクとなるレジストパターンを形成するマスク形成工程をさらに有し、
前記エッチング工程では、前記レジストパターンに対応して前記ゲート電極に接続されるゲート引き出し線が形成されることを特徴とする付記６記載の半導体装置の製造方法。
（付記８）
前記導電層形成工程の後で、前記導電層上に該導電層を平坦化するための平坦化層を形成する工程をさらに有し、前記レジストパターンは当該平坦化層上に形成されることを特徴とする付記７記載の半導体装置の製造方法。
（付記９）
前記ゲート電極の外側から前記素子形成領域に対して斜めにイオンを注入することで、閾値電圧を制御するための第１の導電型のポケット領域を形成する工程をさらに有することを特徴とする付記６乃至８のうち、いずれか１項記載の半導体装置の製造方法。
（付記１０）
前記ゲート電極の側壁と上端に絶縁膜を形成する絶縁膜形成工程をさらに有し、
前記絶縁膜形成工程は、
前記ゲート電極に第１の絶縁膜を形成する工程と、
当該第１の絶縁膜上に該第１の絶縁膜と組成の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をエッチングする工程と、を含むことを特徴とする付記６乃至９のうち、いずれか１項記載の半導体装置の製造方法。
（付記１１）
前記第１の絶縁膜はシリコン窒化膜よりなり、前記第２の絶縁膜はシリコン酸化膜よりなることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記導電層はポリシリコンよりなり、当該ポリシリコンをシリサイド化する工程を含むことを特徴とする付記６乃至１１のうち、いずれか１項記載の半導体装置の製造方法。
（付記１３）
前記素子形成領域および前記ゲート電極は複数形成され、
複数の前記ゲート電極が前記ゲート引き出し線により接続されることを特徴とする付記７乃至１２のうち、いずれか１項記載の半導体装置の製造方法。
【産業上の利用可能性】
【００８６】
本発明によれば、微細化に対応可能であって、かつリーク電流が抑制された半導体装置と、微細化に対応可能であって、かつリーク電流が抑制された半導体装置を製造する製造方法を提供することが可能となる。
【図面の簡単な説明】
【００８７】
【図１】ＭＯＳトランジスタのリーク電流を示す図である。
【図２】ＭＯＳトランジスタのゲートの断面を示す図である。
【図３】（Ａ）、（Ｂ）は、実施例１による半導体装置を示す図である。
【図４】従来のＭＯＳトランジスタの問題点を示す図である。
【図５】実施例１による半導体装置の製造方法を示す図（その１）である。
【図６】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その２）である。
【図７】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その３）である。
【図８】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その４）である。
【図９】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その５）である。
【図１０】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その６）である。
【図１１】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その７）である。
【図１２】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その８）である。
【図１３】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その９）である。
【図１４】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その１０）である。
【図１５】（Ａ）、（Ｂ）は、実施例１による半導体装置の製造方法を示す図（その１１）である。
【図１６Ａ】実施例１による半導体装置の製造方法の変形例を示す図（その１）である。
【図１６Ｂ】実施例１による半導体装置の製造方法の変形例を示す図（その２）である。
【図１６Ｃ】実施例１による半導体装置の製造方法の変形例を示す図（その３）である。
【図１７】実施例２による半導体装置を示す図である。
【図１８】実施例３による半導体装置を示す図である。
【図１９】図１７の半導体装置の変形例である。
【符号の説明】
【００８８】
１００，２００，３００，４００，５００  半導体装置
１０１  半導体基板
１０２  素子分離絶縁溝
１０３，２０３  素子形成領域
１０４  ソース領域
１０４Ａ  低濃度不純物拡散領域
１０４Ｂ  高濃度不純物拡散領域
１０５  ドレイン領域
１０５Ａ  低濃度不純物拡散領域
１０５Ｂ  高濃度不純物拡散領域
１０６  ゲート絶縁膜
１０７，１０７Ａ，２０７，２０７Ａ  ゲート電極
１０８，１０８Ａ，２０８，２０８Ａ  側壁絶縁膜
１０９  ゲート引き出し線
１１０  ダミーピラー
１１１  導電層
１１２  平坦化層
１１３  レジストパターン
１２０  ポケット領域
１２１，１２２  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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【図１８】
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【図１９】
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