(57)【要約】【課題】メモリセルのデータ保持時間の実力値に適合するリフレッシュ周期をきめ細かく制御可能な半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、通常動作時に所定の間隔でリフレッシュ要求を受けたとき、リフレッシュカウンタ１５のカウント値により示される行アドレスに対応するワード線を対象として順次リフレッシュを実行する。リフレッシュカウンタ１５は、行アドレスに含まれるｎビット（Ａ０〜Ａ１２）及び行アドレスに含まれないダミービット（Ｄ）が割り当てられたｎ＋１段のカウンタであり、最下位ビットからダミービットまでのカウンタ部分がＮ進カウンタを構成し、リフレッシュ要求時にダミービットの値に応じてリフレッシュの実行の有無が制御される。【選択図】図２
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【特許請求の範囲】
【請求項１】
通常動作時に所定の間隔でリフレッシュ要求を受けたとき、リフレッシュカウンタのカウント値により示される行アドレスに対応するワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、
前記リフレッシュカウンタは、前記行アドレスに含まれるｎビット及び前記行アドレスに含まれないダミービットが割り当てられたｎ＋１段のカウンタであり、最下位ビットから前記ダミービットまでのカウンタ部分がＮ進カウンタを構成し、前記リフレッシュ要求時に前記ダミービットの値に応じてリフレッシュの実行の有無が制御されることを特徴とする半導体記憶装置。
【請求項２】
前記リフレッシュ要求時に、前記ダミービットが０の場合はリフレッシュを実行し、前記ダミービットが１の場合はリフレッシュを実行しないように制御されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記行アドレスは、リフレッシュを実行する際に前記リフレッシュカウンタに割り当てられない所定のビットが縮退され、前記リフレッシュ要求時に前記所定のビットの０と１双方の行アドレスに対応する２本のワード線を対象としてリフレッシュが実行されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記行アドレスは、複数のブロックに分割された全体のメモリ領域における所定のブロックを選択するためのビット群を含み、当該ビット群が前記縮退された所定のビットを含むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記リフレッシュカウンタの全体が前記Ｎ進カウンタを構成し、前記ダミービットが前記リフレッシュカウンタの最上位ビットに割り当てられたことを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【請求項６】
前記リフレッシュカウンタの下位ｍビットが前記Ｎ進カウンタを構成し、前記ダミービットが前記ｍビット中の最上位ビットに割り当てられたことを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【請求項７】
前記Ｎ進カウンタは、２ｍ−１＜Ｎ＜２ｍを満たすいずれかの値に設定されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記リフレッシュ要求時に、前記行アドレスの値に応じて、前記リフレッシュカウンタに割り当てられない所定のビットの縮退の有無を判別し、縮退有りと判別されたときは前記所定のビットの０と１双方の行アドレスに対応する２本のワード線を対象としてリフレッシュが実行され、縮退無しと判別されたときは前記２本のワード線のうち前記ダミービットに応じて選択された１本のワード線を対象としてリフレッシュが実行されるように制御されることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常動作時にメモリアレイに対するリフレッシュを制御する半導体記憶装置に関し、特に、所定の間隔（リフレッシュインターバル）でリフレッシュ要求を受けたときにリフレッシュカウンタのカウント値に基づいて選択されたワード線についてのリフレッシュを実行可能に構成されたＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般に、ＤＲＡＭのメモリセルに電荷として記憶されるデータを保持するために所定のリフレッシュ周期でリフレッシュを実行する必要がある。ＤＲＡＭの任意のバンクの通常動作時においては、仕様で定められたリフレッシュインターバル毎にリフレッシュカウンタによって行アドレスがカウントアップされ、カウント値により示される行アドレスを対象に順次リフレッシュが実行される。例えば、ｍビットの行アドレスに対応付けられた２ｍ本のワード線をリフレッシュインターバルの度に１本ずつリフレッシュする場合を考えると、各メモリセルのリフレッシュ周期は２ｍ・ｔ（ｔ：リフレッシュインターバル）となる。しかし、近年のＤＲＡＭの大容量化に伴い、リフレッシュ周期２ｍ・ｔではメモリセルのデータ保持特性が厳しくなる場合も多い。そのため、リフレッシュの頻度を増加させて、メモリセルのデータ保持時間の実力値に適合するリフレッシュ周期を確保することが望ましい。
【０００３】
そのための方策として、各バンクにおいてリフレッシュインターバル毎に複数のワード線を同時にリフレッシュする構成が採用されている（例えば、特許文献１参照）。例えば、リフレッシュカウンタと行アドレスを図１３に示すように対応付けて構成することにより、２本のワード線を同時にリフレッシュ可能となる。図１３の例では、各１ビットのカウンタＣＮＴ０〜ＣＮＴ１２が１３段に接続されたリフレッシュカウンタが構成されている。リフレッシュカウンタには、リフレッシュインターバル毎にリフレッシュ要求信号Ｒが入力され、その度にカウントアップされていく。
【０００４】
リフレッシュカウンタのカウント値には、行アドレスの下位１３ビットＡ０〜Ａ１２が割り当てられている。一方、行アドレスの最上位ビットＡ１３が縮退し、リフレッシュカウンタとは切り離されている。よって、リフレッシュカウンタのカウント値により下位１３ビットＡ０〜Ａ１２が指定されるとともに、最上位ビットＡ１３については０、１を問わず２つの行アドレスがリフレッシュ対象となる。従って、行アドレスで指定可能な２１４本のワード線のリフレッシュを全て完了するのに、２１３回のリフレッシュを実行すればよいので、この場合のリフレッシュ周期は半分になる。
【０００５】
【特許文献１】特開２００３−１８７５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来のＤＲＡＭの構成では、毎回のリフレッシュインターバルにリフレッシュ対象とするワード線を１本から２本に増加させることで、リフレッシュ周期を半減することが可能である。しかし、リフレッシュ周期を半減する場合は、メモリセルのデータ保持時間の実力値に対して必要以上に短くなり過ぎ、実際にはリフレッシュ周期を若干低下させれば十分である状況も想定される。すなわち、毎回のリフレッシュインターバルにおいて、１本のワード線をリフレッシュする構成ではメモリセルのデータ保持特性の面から不足であるが、２本のワード線をリフレッシュするとリフレッシュの頻度が多くなり過ぎ、余分な電流を消費することになる。仮にメモリセルのデータ保持時間が毎回のリフレッシュインターバルに１．５本程度のリフレッシュに対応する実力があったとしても、これに適合するようにリフレッシュ周期を調整することは難しく、ＤＲＡＭにおいてリフレッシュのための電流が必要以上に消費されることが問題となる。
【０００７】
そこで、本発明はこれらの問題を解決するためになされたものであり、リフレッシュの仕様に制約されることなく、メモリセルのデータ保持時間の実力値に適合するリフレッシュ周期をきめ細かく制御し、データ保持特性と消費電流の双方を考慮した最適なリフレッシュを実現可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体記憶装置は、通常動作時に所定の間隔でリフレッシュ要求を受けたとき、リフレッシュカウンタのカウント値により示される行アドレスに対応するワード線を対象として順次リフレッシュを実行する半導体記憶装置であって、前記リフレッシュカウンタは、前記行アドレスに含まれるｎビット及び前記行アドレスに含まれないダミービットが割り当てられたｎ＋１段のカウンタであり、最下位ビットから前記ダミービットまでのカウンタ部分がＮ進カウンタを構成し、前記リフレッシュ要求時に前記ダミービットの値に応じてリフレッシュの実行の有無が制御されることを特徴としている。
【０００９】
このような本発明の構成により、リフレッシュ要求時にリフレッシュカウンタから出力されるｎ＋１ビットのカウント値のうちｎビットは行アドレスの指定に用いられ、１ビットはダミービットとして用いられる。そして、最下位ビットからダミービットまでのＮ進カウンタの動作に連動してダミービットの値が切り替わり、それに応じてリフレッシュを実行するか否かが制御されるので、リフレッシュ周期中にはリフレッシュが実行される期間及びリフレッシュが実行されない期間が交互に現れる。よって、ダミービットの位置とＮ進カウンタのＮの設定に応じて各ワード線のリフレッシュのタイミングを制御し、リフレッシュ周期をきめ細かく制御することができる。これにより、メモリセルのデータ保持時間の実力値に適合するようにリフレッシュ周期を調整し、データ保持特性と消費電流の双方を最適化することが可能となる。
【００１０】
本発明において、前記リフレッシュ要求時に、前記ダミービットが０の場合はリフレッシュを実行し、前記ダミービットが１の場合はリフレッシュを実行しないように制御してもよい。
【００１１】
本発明において、前記行アドレスは、リフレッシュを実行する際に前記リフレッシュカウンタに割り当てられない所定のビットが縮退されるものとし、前記リフレッシュ要求時に前記所定のビットの０と１双方の行アドレスに対応する２本のワード線を対象としてリフレッシュを実行してもよい。
【００１２】
本発明において、前記行アドレスは、複数のブロックに分割された全体のメモリ領域における所定のブロックを選択するためのビット群を含み、当該ビット群が前記縮退された所定のビットを含んでいてもよい。
【００１３】
本発明において、前記リフレッシュカウンタの全体が前記Ｎ進カウンタを構成し、前記ダミービットを前記リフレッシュカウンタの最上位ビットに割り当ててよい。
【００１４】
本発明において、前記リフレッシュカウンタの下位ｍビットが前記Ｎ進カウンタを構成し、前記ダミービットを前記ｍビット中の最上位ビットに割り当ててもよい。
【００１５】
本発明において、前記Ｎ進カウンタは、２ｍ−１＜Ｎ＜２ｍを満たすいずれかの値に設定されていてもよい。
【００１６】
本発明において、前記リフレッシュ要求時に、前記行アドレスの値に応じて、前記リフレッシュカウンタに割り当てられない所定のビットの縮退の有無を判別し、縮退有りと判別されたときは前記所定のビットの０と１双方の行アドレスに対応する２本のワード線を対象としてリフレッシュを実行し、縮退無しと判別されたときは前記２本のワード線のうち前記ダミービットに応じて選択された１本のワード線を対象としてリフレッシュを実行するように制御してもよい。
【発明の効果】
【００１７】
本発明によれば、行アドレスに含まれるｎビットに加えてダミービットを割り当てたリフレッシュカウンタを用い、最下位ビットからダミービットまでのＮ進カウンタを構成し、ダミービットの値に応じてリフレッシュの実行の有無を制御するようにしたので、毎回のリフレッシュで対象となるワード線の本数をきめ細かく制御し、リフレッシュ周期を自在に調整可能となる。従って、メモリセルの良好なデータ保持特性と消費電流の低減を両立し得る半導体記憶装置を簡単な構成で実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置の一例として、全体の記憶容量が１Ｇビットで８バンク構成のＤＤＲ（Double Data Rate）方式のＤＲＡＭに対して本発明を適用することを想定し、リフレッシュカウンタの構成が異なる３つの実施形態をそれぞれ説明する。
【００１９】
（第１実施形態）
まず、第１実施形態のＤＲＡＭの構成及び動作について説明する。図１は、第１実施形態のＤＲＡＭの要部構成を示すブロック図である。図１に示すＤＲＡＭは、データを記憶する多数のメモリセルからなるメモリアレイ１０を備えている。メモリアレイ１０を構成するメモリセルは、マトリクス状に配置された複数のワード線と複数のビット線の交差部に形成されている。メモリアレイ１０の全体は、サイズ及び構成が同一の複数のバンク(不図示)に分割され、リード動作又はライト動作をバンク毎に制御することができる。
【００２０】
図１に示すＤＲＡＭの要部には、上記のメモリアレイ１０に加え、行デコーダ１１、列デコーダ１２、行アドレスラッチ１３、列アドレスラッチ１４、リフレッシュカウンタ１５、スイッチ部１６、バンク制御部１７が設けられるとともに、これらの各構成要素の動作を制御する制御回路２０が設けられている。
【００２１】
以上の構成において、行デコーダ１１は、行アドレスラッチ１３に保持される行アドレスに対応するワード線を選択し、列デコーダ１２は、列アドレスラッチ１４に保持される列アドレスに対応するビット線を選択する。よって、行デコーダ１１及び列デコーダ１２により、メモリアレイ１０の任意のメモリセルがリード対象又はライト対象として選択されることになる。
【００２２】
リフレッシュカウンタ１５は、リフレッシュ要求時に発行されるリフレッシュコマンドを受けると、リフレッシュ対象として選択すべきワード線に対応する行アドレスを順次発生する。スイッチ部１６は、行アドレスラッチ１３に対する行アドレスの送出経路を、外部からのアドレス信号又はリフレッシュカウンタ１５のいずれかに切り替える。すなわち、リード動作又はライト動作の際は、スイッチ部１６が外部からのアドレス信号の側に切り替えられ、リフレッシュの際は、スイッチ部１６がリフレッシュカウンタ１５の側に切り替えられる。
【００２３】
図１では、外部から１４ビットのアドレス信号Ａ＜０：１３＞が入力される例を示している。アドレス信号Ａ＜０：１３＞は、行アドレスが指定されるとスイッチ部１６を経由して行アドレスラッチ１３に送出され、列アドレスが指定されると列アドレスラッチ１４に送出される。また、図１では、アドレス信号Ａ＜０：１３＞とともに外部から３ビットのバンク選択信号ＢＡ＜０：２＞が入力される例を示している。このバンク選択信号ＢＡ＜０：２＞は、バンク制御部１７に送出される。バンク制御部１７では、３ビットに応じた８バンクの中から所望のバンクを指定し、アクティブ状態となるように制御する。
【００２４】
通常動作時にはスイッチ部１６を所定のタイミングで切り替えることにより、所定の間隔（リフレッシュインターバル）で定期的にリフレッシュを行い、その度にリフレッシュカウンタ１５がカウントアップされていく。例えば、７．８μｓ間隔でリフレッシュコマンドが発行され、そのタイミングにおいてリフレッシュカウンタ１５のカウント値に対応する選択ワード線のリフレッシュを実行すればよい。なお、第１実施形態のリフレッシュカウンタ１５は、行アドレスに対応する所定数のビットに加え、１ビットのダミーアドレスを含む構成となっているが、詳しくは後述する。
【００２５】
制御回路２０は、外部コマンドに応じてＤＲＡＭ各部に制御信号を送出し、それぞれの動作を制御する。制御回路１６には、外部からクロックＣＬＫ、反転クロック／ＣＬＫ、クロック制御信号ＣＫＥ、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号の各信号が入力される。なお、記号／は、ローレベルの時に信号がアクティブとなることを意味する。制御回路２０にはコマンドデコーダ２０１が含まれ、これらの入力信号の組合せパターンにより規定される外部コマンドがコマンドデコーダ２０１により判別される。
【００２６】
以下、第１実施形態におけるリフレッシュカウンタ１５と行アドレスの関係について、図２を参照して説明する。図２に示すように、第１実施形態のリフレッシュカウンタ１５は、各１ビットのカウンタＣＮＴ０〜ＣＮＴ１３が１４段に接続され、１４ビットのカウント値を出力する。リフレッシュカウンタ１５の下位１３ビットのカウンタＣＮＴ０〜ＣＮＴ１２は、行アドレスの下位１３ビットＡ０〜Ａ１２に割り当てられている。一方、リフレッシュカウンタ１５の最上位のカウンタＣＮＴ１３はダミービットＤに割り当てられ、行アドレスとは切り離されている。行アドレスの最上位のビットＡ１３はリフレッシュ時には縮退しており、０か１かを問わず下位１３ビットＡ０〜Ａ１２を有する２つの行アドレスが選択される。なお、リフレッシュカウンタ１５には、制御回路２０からリフレッシュの実行タイミングを示すリフレッシュ要求信号Ｒが供給される。
【００２７】
図２に示すように、行アドレスの１４ビットＡ０〜Ａ１３のうち、下位９ビットＡ０〜Ａ８がワード線選択用に割り当てられ、上位５ビットＡ９〜Ａ１３がマット選択用に割り当てられる。また、行アドレスとは別に３ビットのバンク選択アドレスＢＡ０〜ＢＡ２が割り当てられる。ここで、マットとはメモリアレイ１０の各バンクを分割したブロックであり、ワード線及びビット線を共通とするアクセス単位として用いられる。図２の例では、メモリアレイ１０において、５ビットＡ９〜Ａ１３の組合せに応じた３２個のマットが構成される。
【００２８】
一のマット内は、上述の９ビットＡ０〜Ａ８で指定可能な５１２本のワード線を含んで構成される。よって、リフレッシュ時には、行アドレスの下位９ビットＡ０〜Ａ８の組合せに応じて、マット内の一本のワード線を自在に選択することができる。行デコーダ１１によりワード線の選択が行われると、１本の選択ワード線上の複数のメモリセルが同時に活性化される。第１実施形態では、マット選択用の１ビットＡ１３が縮退されているため、リフレッシュ時に異なる２つのマットが同時に選択されることになるので、２つのマットにおける２本のワード線が同時にリフレッシュされることになる。
【００２９】
図２において、リフレッシュカウンタ１５の最上位のカウンタＣＮＴ１３に対応するダミービットＤは、リフレッシュの実行の可否を制御するフラグとして用いられる。すなわち、リフレッシュコマンドの発行時に、ダミービットＤが０のときは選択ワード線のリフレッシュが実行されるが、ダミービットＤが１のときは選択ワード線のリフレッシュが実行されない。リフレッシュカウンタ１５は０から順次カウントアップされていくので、最上位のカウンタＣＮＴ１３が１に達した場合、それ以降のタイミングではリフレッシュが実行されなくなる。
【００３０】
また、図２において、１４段のカウンタＣＮＴ０〜ＣＮＴ１３からなるリフレッシュカウンタ１５の全体は、Ｎ進カウンタを構成する。よって、リフレッシュインターバル毎にリフレッシュカウンタ１５が順次カウントアップされ、カウント値がＮに達するとリセットされてカウント値が０に戻る。この場合、行アドレスの最大値をＭとすると、カウント値がＭ以下の期間はリフレッシュが実行され、カウント値がＭより大きくＮ以下の期間はリフレッシュが実行されない。図２の例では、リフレッシュカウンタ１５に対応する１３ビットＡ０〜Ａ１２に基づいてＭ＝８１９２となるので、後述するように所望のリフレッシュ周期に応じてＮの値を適切に設定する必要がある。
【００３１】
第１実施形態のリフレッシュの動作例について、図３を参照して説明する。図３においては、上述したように通常動作時にリフレッシュインターバルｔ０（７．８μｓ）で繰り返し実行されるリフレッシュに関し、リフレッシュカウンタ１５のカウント値が０から開始する場合の推移を示している。リフレッシュカウンタ１５のカウント値は、下位３ビットに対応するカウンタＣＮＴ０〜ＣＮＴ２の各値とダミービットＤに対応するカウンタＣＮＴ１３の値のみを示すとともに（ＣＮＴ３〜ＣＮＴ１２は省略）、カウント値によって指定されるリフレッシュ対象の行アドレス（１６進）を示している。
【００３２】
図３に示すように、リフレッシュインターバルｔ０が経過する毎のリフレッシュにおいて、リフレッシュカウンタ１５のカウント値が０から順番にカウントアップされる。一方、行アドレスのビットＡ１３が縮退しているので、リフレッシュカウンタ１５のカウント値に対応する２つの行アドレスが各々のリフレッシュインターバルにおいてリフレッシュ対象として順次選択される。経過時間がｔ０〜８１９２ｔ０の間はダミービットＤが０を保ち、行アドレスの１３ビットＡ０〜Ａ１２は０（ｈ）から３ＦＦＦ（ｈ）の全てに対してリフレッシュが実行される。そして、後続の経過時間８１９３ｔ０のタイミングでダミービットＤが１に変化し、それ以降ダミービットＤが１を保つ間、リフレッシュは実行されなくなる。
【００３３】
図３の例では、Ｎ進カウンタを構成するリフレッシュカウンタ１５に対し、Ｎ＝１２２８８と設定される場合を示している。よって、経過時間が８１９３ｔ０から１２２８８ｔ０に至るまでダミービットＤが１を保った後、カウント値が０にリセットされる。よって、リフレッシュインターバルｔ０＝７．８μｓに対し、リフレッシュ周期は約９５．８ｍｓとなる。そして、リフレッシュ周期中、ダミービットＤが０になる期間が約６３．９ｍｓとなる一方、ダミービットＤが１になる期間が約３１．９ｍｓとなり、両者の比率は２対１となる。
【００３４】
ダミービットＤを設けない従来の構成（図１３)によれば、同様の条件でリフレッシュ周期が６３．９ｍｓとなるのに対し、図３の例によれば、リフレッシュ周期が９５．８ｍｓとなる。この場合、図１３の構成に比べて、リフレッシュ周期を１．５倍にすることができる。換言すれば、リフレッシュインターバルの１回当たり、平均で約１．３３本（２÷１．５本）のワード線をリフレッシュすることを意味する。このように、第１実施形態の構成により、リフレッシュ時に消費される平均電流を従来の構成（図１３）に比べて低減することができる。
【００３５】
第１実施形態においては、Ｎ進カウンタを構成するリフレッシュカウンタのＮを調整することで、上記のリフレッシュ周期を適宜に調整することができる。図３においては、図１３と比べて、１．５倍のリフレッシュ周期を得るためにＮ＝１２２８８に設定した例を示しているが、ｋ倍のリフレッシュ周期を得るには、Ｎ／８１９２＝ｋを満たすＮを設定すればよい。
【００３６】
ここで、図４は、第１実施形態におけるリフレッシュカウンタ１５のアドレス空間と行アドレスの関係を一般化して示す図である。図４においては、リフレッシュカウンタ１５のカウンタアドレス（カウント値）を横軸に示し、対応する行アドレスを縦軸に示している。上述したように、行アドレスに対する最大値Ｍ、及び、カウンタアドレスに対する最大値Ｎが設定されるものとし、Ｍ及びＮを縦軸及び横軸にそれぞれ示している。リフレッシュの１周期には、リフレッシュカウンタ１５によりカウンタアドレス０〜Ｎが順次カウントアップされる。図４からわかるように、カウンタアドレスが０からＭに至る範囲では、行アドレスはカウンタアドレスに一致する。この範囲はダミービットＤが０を保つ実アドレス空間であり、カウンタアドレスで示される行アドレスがリフレッシュの対象として順次選択される。
【００３７】
これに対し、カウンタアドレスがＭからＮに至る範囲では、カウンタアドレスが増加するが、対応する行アドレスは存在しない。この範囲はダミービットＤが１を保つダミーアドレス空間であり、カウンタアドレスにかかわらずリフレッシュの対象としての行アドレスは選択されない。上述のようにｋ倍（ｋ＞１）のリフレッシュ周期を得る場合、実アドレス空間の（ｋ−１）倍のダミーアドレス空間を確保すればよい。
【００３８】
以上の第１実施形態の構成を採用することで、メモリセルのデータ保持特性に応じて、リフレッシュ周期をきめ細かく調整することができる。従来の構成によれば、リフレッシュインターバル毎に同時にリフレッシュするワード線を１本にするか、あるいは２本にするかで調整せざるを得ず、きめ細かいリフレッシュ周期の調整は困難であった。第１実施形態の構成は、リフレッシュカウンタ１５の最上位をダミービットＤとして所定のＮ進カウンタを構成することで、Ｎを適切に設定してデータ保持特性に最適なリフレッシュ周期を調整可能となる。
【００３９】
（第２実施形態）
次に、第２実施形態のＤＲＡＭの構成及び動作について説明する。第２実施形態のＤＲＡＭの要部構成に関しては図１の第１実施形態と同様であるので説明を省略する。一方、第２実施形態におけるリフレッシュカウンタ１５と行アドレスの関係は第１実施形態と異なるので、図５を参照して説明する。図５に示すように、第２実施形態のリフレッシュカウンタ１５は、各１ビットのカウンタＣＮＴ０〜ＣＮＴ１３が１４段に接続され、１４ビットのカウント値を出力する点では第１実施形態と同様である。一方、第２実施形態では、リフレッシュカウンタ１５の３段目のカウンタＣＮＴ２にダミービットＤが割り当てられるとともに、それ以外のカウンタＣＮＴ０、ＣＮＴ１、ＣＮＴ４〜ＣＮＴ１３に行アドレスの下位１３ビットＡ０〜Ａ１２が割り当てられている。つまり、ダミービットＤの位置が、図２では最上位ビットであるのに対し、図５では下位３番目のビットとなる点で相違する。
【００４０】
リフレッシュカウンタ１５自体の構成を除き、図５に示す第２実施形態の構成は、図２に示す第１実施形態と基本的な点で共通している。すなわち、行アドレスの最上位のビットＡ１３がリフレッシュ時に縮退して２つの行アドレスが選択される構成や、制御回路２０からリフレッシュ要求信号Ｒがリフレッシュカウンタ１５に供給される構成は同様である。また、行アドレスの１４ビットＡ０〜Ａ１３及びバンク選択アドレスＢＡ０〜ＢＡ２の割り当てについても同様であり、マット構成及びバンク構成が共通のＤＲＡＭに対し適用されることを前提とする。
【００４１】
図５において、リフレッシュカウンタ１５の下位３段のカウンタＣＮＴ０〜ＣＮＴ２がＮ進カウンタ１５ａを構成する。例えば、Ｎ＝５、６、７等に設定することができる。この場合、Ｎ進カウンタ１５ａの最上位のカウンタＣＮＴ２に対応するダミービットＤは、Ｎ進カウンタ１５ａのカウント値が３以下のときは０となり、Ｎ進カウンタ１５ａのカウント値が４以上のときは１となる。第２実施形態のリフレッシュも第１実施形態と同様、ダミービットＤが０のときに実行され、ダミービットＤが１のときに実行されなくなる。よって、リフレッシュカウンタ１５のカウントアップに伴い、Ｎ進カウンタ１５ａのカウント値が４に満たない間はリフレッシュが実行され、Ｎ進カウンタ１５ａのカウント値が４からＮまでの間はリフレッシュが実行されなくなる。この場合、所望のリフレッシュ周期に応じて、Ｎ＝５、６、７のいずれかを選択的に設定する必要がある。
【００４２】
第２実施形態のリフレッシュの動作例について、図６〜図８を参照して説明する。図６〜図８においては、第１実施形態の場合と同様、リフレッシュカウンタ１５のカウント値が０からリフレッシュインターバルｔ０で繰り返し実行される場合のリフレッシュの推移について、Ｎ進カウンタ１５ａの設定をそれぞれ５進（図６）、６進（図７）、７進（図８）とした場合を比較して示す。いずれもビットＡ１３の縮退により２つの行アドレスがリフレッシュ対象として選択され、最初の行アドレス００００（ｈ）、２０００（ｈ）からリフレッシュカウンタ１５により順次カウントアップされていく。
【００４３】
まず、Ｎ＝５の場合の図６では、経過時間ｔ０〜４ｔ０の間はダミービットＤ（カウンタＣＮＴ２）が０を保つ。一方、経過時間５ｔ０のタイミングでダミービットＤが１に変化し、リフレッシュは実行されないが、このとき５進カウンタによりカウント値がリセットされる。よって、後続の経過時間６ｔ０のタイミングでダミービットＤは０に戻り、再びリフレッシュが実行される。このようにリフレッシュを実行する連続する４回のリフレッシュインターバルと、リフレッシュを実行しない１回のリフレッシュインターバルの動作が繰り返される。
【００４４】
また、Ｎ＝６の場合の図７では、経過時間ｔ０〜４ｔ０の間は図６と同様になるが、６進カウンタによりリセットされるタイミングが図５より遅くなる。すなわち、リフレッシュを実行する連続する４回のリフレッシュインターバルと、リフレッシュを実行しない２回のリフレッシュインターバルの動作が繰り返される。同様に、Ｎ＝７の場合の図８では、経過時間ｔ０〜４ｔ０の間は図６、図７と同様になるが、７進カウンタによりリセットされるタイミングがさらに遅くなる。すなわち、リフレッシュを実行する連続する４回のリフレッシュインターバルと、リフレッシュを実行しない３回のリフレッシュインターバルの動作が繰り返される。
【００４５】
結局、８本のワード線をリフレッシュするのに必要なリフレッシュインターバルは、Ｎに比例して、５、６、７と増大していき、この比率はワード線が増加した場合も同様になる。よって、図１３と比べたリフレッシュ周期は、Ｎ＝５の場合が１．２５倍、Ｎ＝６の場合が１．５倍、Ｎ＝７の場合が１．７５倍になる。換言すれば、リフレッシュインターバルの１回当たりにリフレッシュされる平均のワード線本数は、Ｎ＝５の場合が１．６５本、Ｎ＝６の場合が約１．３３本、Ｎ＝７の場合が約１．１４本となり、順次減少していく。このように、Ｎ進カウンタ１５ａに対するＮの適切な設定により、リフレッシュ周期を１から２の間の適切な値に調整することができる。
【００４６】
第２実施形態を第１実施形態に比べると、リフレッシュ周期中におけるリフレッシュの実行される期間及びリフレッシュが実行されない期間がともに短くなる。つまり、図３の場合は、リフレッシュが実行される経過時間ｔ０〜８１９２ｔ０の期間と、リフレッシュが実行されない経過時間８１９３ｔ０〜１２２８８ｔ０の期間が繰り返される。これに対し、同様のリフレッシュ周期の条件が同様の図７では、リフレッシュが実行される４回分のリフレッシュインターバルと、リフレッシュが実行されない２回分のリフレッシュインターバルを頻繁に繰り返すことがわかる。従って、第２実施形態では、平均電流のピークが変動する周期を短縮化することができる。
【００４７】
（第３実施形態）
次に、第３実施形態のＤＲＡＭの構成及び動作について説明する。第３実施形態のＤＲＡＭは、要部構成（図１）及びリフレッシュカウンタ１５と行アドレスの関係（図５）については第２実施形態と同様である。この第３実施形態は、上述の第２実施形態と同様に割り当てられた行アドレスを用いるが、リフレッシュ時に行アドレスの最上位ビットＡ１３が縮退される場合と縮退が解かれる場合を切り替えるように制御する点が特徴である。
【００４８】
第３実施形態のリフレッシュの動作例について、第２実施形態の図６〜図８に対応する図９〜図１１を参照して説明する。図９〜図１１においては、リフレッシュカウンタ１５が図６〜図８と同様の条件に従って推移する場合について、Ｎ進カウンタ１５ａの設定が５進（図９）、６進（図１０）、７進（図１１）とした場合をそれぞれ比較して示す。
【００４９】
まず、Ｎ＝５の場合の図９では、経過時間ｔ０のタイミングでカウンタＣＮＴ０、ＣＮＴ１がともに０のとき、ビットＡ１３の縮退が解かれ（縮退無し）、１本の行アドレス００００（ｈ）のみが選択される。また、経過時間２ｔ０〜４ｔ０の期間は、ビットＡ１３の縮退が解かれることなく（縮退有り）、図６と同様に２本の行アドレスが選択される。さらに、経過時間５ｔ０のタイミングでカウンタＣＮＴ０、ＣＮＴ１がともに０のとき、ビットＡ１３の縮退が再び解かれ、１本の行アドレス２０００（ｈ）のみが選択される。
【００５０】
このように、図９においては、リフレッシュカウンタ１５の下位２ビット（ＣＮＴ０、ＣＮＴ１）がともに０の条件でビットＡ１３の縮退が解かれ、それ以外の条件ではビットＡ１３が縮退された状態に制御される。そして、ビットＡ１３の縮退が解かれた場合は、選択される行アドレスは、ダミービットＤに応じて定められる。すなわち、ダミービットＤが０のとき、Ａ１３＝０の側の行アドレスが選択され、ダミービットＤが１のとき、Ａ１３＝１の側の行アドレスが選択される。この場合、ダミービットが１であっても、リフレッシュが実行される点で第１及び第２実施形態とは異なる。
【００５１】
Ｎ＝６の場合の図１０、及びＮ＝７の場合の図１１については、概ね同様の制御に従っているが、それぞれビットＡ１３の縮退を解く条件に相違がある。まず、図１０の場合は、ＣＮＴ０＝０、ＣＮＴ１＝０の条件に加えて、ＣＮＴ０＝１、ＣＮＴ１＝０の条件でもビットＡ１３の縮退が解かれる。また、図１１の場合は、ＣＮＴ０＝０、ＣＮＴ１＝０の条件と、ＣＮＴ０＝１、ＣＮＴ１＝０の条件と、ＣＮＴ０＝０、ＣＮＴ１＝１の条件でビットＡ１３の縮退が解かれる。なお、ビットＡ１３の縮退が解かれたときにダミービットＤに応じた１本の行アドレスが選択される点は共通である。
【００５２】
図１２は、リフレッシュ時のビットＡ１３の縮退を制御するための制御信号Ｒｄを発生する縮退制御回路の具体例である。図９（５進）に対応する図１２（ａ）、図１０（６進）に対応する図１２（ｂ）、図１１（７進）に対応する図１２（ｃ）をそれぞれ示している。図１２の各縮退制御回路では、行アドレスの下位２ビットＡ０、Ａ１を入力して制御信号Ｒｄを出力し、Ｒｄ＝１のときは縮退有り、Ｒｄ＝０のときは縮退無しとして制御が行われる。
【００５３】
図１２（ａ）はＮ＝５（５進）の縮退制御回路の例であり、３個のインバータと１個のＮＯＲゲートにより、Ａ０＝Ａ１＝０のときにＲｄ＝０を出力し、それ以外はＲｄ＝１を出力する。図１２（ｂ）は、Ｎ＝６（６進）の縮退制御回路の例であり、２個のインバータと３個のＮＯＲゲートにより、Ａ０＝Ａ１＝０又は（Ａ０＝１、Ａ１＝０）のときにＲｄ＝０を出力し、それ以外はＲｄ＝１を出力する。図１２（ｃ）は、Ｎ＝７（７進）の縮退制御回路の例であり、２個のインバータと４個のＮＯＲゲートにより、Ａ０＝Ａ１＝１のときはＲｄ＝１を出力し、それ以外はＲｄ＝０を出力する。なお、図１２（ｂ）、（ｃ）に関し、各縮退制御回路と等価な回路をそれぞれ示している。
【００５４】
上記のようにビットＡ１３の縮退を制御する結果、リフレッシュ動作時の各リフレッシュインターバルでは、所定パターンに従って1本又は２本のワード線が選択されることになる。この場合、図９〜図１１におけるリフレッシュインターバル１回当たりの平均の選択ワード線本数は、第２実施形態の図６〜８の場合とそれぞれ等しくなる。一方、第２実施形態では、選択されるワード線数は０本又は２本であることから、第３実施形態の制御の方が時間経過に伴う選択ワード線本数の変化が少ないことがわかる。そのため、第３実施形態においては、選択ワード線に依存するピーク電流の時間的変化が小さくなる方向に制御できる。
【００５５】
以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、第１実施形態ではダミービットＤがリフレッシュカウンタ１５の最上位ビットに割り当てられ、第２実施形態ではダミービットＤがリフレッシュカウンタ１５の下位３番目のビットに割り当てられた場合をそれぞれ説明した。しかし、リフレッシュカウンタ１５におけるダミービットＤのビット位置は自在に変更可能であり、行アドレスのビット数及びＮ進カウンタの構成に応じてリフレッシュカウンタ１５中の適切なビット位置に割り当てることができる。
【００５６】
また、第１及び第２実施形態では、ダミービットＤが０のときにリフレッシュを実行し、ダミービットＤが０のときにリフレッシュを実行しないよう制御する場合を説明したが、これとは逆にダミービットＤが１のときにリフレッシュを実行し、ダミービットＤが０のときにリフレッシュを実行するように制御してもよい。
【図面の簡単な説明】
【００５７】
【図１】第１実施形態のＤＲＡＭの要部構成を示すブロック図である。
【図２】第１実施形態におけるリフレッシュカウンタと行アドレスの関係を示す図である。
【図３】第１実施形態のリフレッシュの動作例について説明する図である。
【図４】第１実施形態におけるリフレッシュカウンタのアドレス空間と行アドレスの関係を一般化して示す図である。
【図５】第２実施形態におけるリフレッシュカウンタと行アドレスの関係を示す図である。
【図６】第２実施形態のリフレッシュの動作例のうち５進カウンタの場合を説明する図である。
【図７】第２実施形態のリフレッシュの動作例のうち６進カウンタの場合を説明する図である。
【図８】第２実施形態のリフレッシュの動作例のうち７進カウンタの場合を説明する図である。
【図９】第３実施形態のリフレッシュの動作例のうち５進カウンタの場合を説明する図である。
【図１０】第３実施形態のリフレッシュの動作例のうち６進カウンタの場合を説明する図である。
【図１１】第３実施形態のリフレッシュの動作例のうち７進カウンタの場合を説明する図である。
【図１２】第３実施形態における縮退制御回路の具体例を示す図である。
【図１３】従来のリフレッシュカウンタと行アドレスの関係を示す図である。
【符号の説明】
【００５８】
１０…メモリアレイ
１１…行デコーダ
１２…列デコーダ
１３…行アドレスラッチ
１４…列アドレスラッチ
１５…リフレッシュカウンタ
１５ａ…Ｎ進カウンタ
１６…スイッチ部
１７…バンク制御部
２０…制御回路
２０１…コマンドデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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