(57)【要約】【課題】ＦｉｎＦＥＴに最適なＥＳＤ保護素子を提供する。【解決手段】ＥＳＤ保護素子は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上の１領域に垂直に設けられた板状半導体層と、前記板状半導体層の中央部において、第１のゲート絶縁膜を介して前記板状半導体層を跨ぎかつこれを挟むように形成された第１のゲート電極と、前記第１のゲート電極上に、第２のゲート絶縁膜を介して形成された第２のゲート電極とを具備し、前記板状半導体層は、前記第１のゲート絶縁膜を介して前記第１のゲート電極と対向するチャネル領域と、このチャネル領域の両側に形成された一対のソース・ドレイン電極とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上の１領域に垂直に設けられた板状半導体層と、
前記板状半導体層の中央部において、第１のゲート絶縁膜を介して前記板状半導体層を跨ぎかつこれを挟むように形成された第１のゲート電極と、
前記第１のゲート電極上に、第２のゲート絶縁膜を介して形成された第２のゲート電極とを具備し、
前記板状半導体層は、前記第１のゲート絶縁膜を介して前記第１のゲート電極と対向するチャネル領域と、このチャネル領域の両側に形成された一対のソース・ドレイン電極とを含むことを特徴とするＥＳＤ保護素子。
【請求項２】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に垂直に設けられた板状半導体層と、
前記板状半導体層の中央部において、第１のゲート絶縁膜を介して前記板状半導体層を跨ぎかつこれを挟むように形成された第１のゲート電極と、
前記第１のゲート電極の引き出しパッドと、
前記引出しパッド上に、第２のゲート絶縁膜を介して形成された第２のゲート電極とを具備し、
前記板状半導体層は、前記第１のゲート絶縁膜を介して前記第１のゲート電極と対向するチャネル領域と、このチャネル領域を挟んで両側に形成された一対のソース・ドレイン電極とからなることを特徴とするＥＳＤ保護素子。
【請求項３】
前記板状半導体層がシリコンからなることを特徴とする請求項１あるいは２に記載のＥＳＤ保護素子。
【請求項４】
前記第２のゲート絶縁膜の膜厚が、前記第１のゲート絶縁膜の膜厚より大であることを特徴とする請求項１〜３のいずれかに記載のＥＳＤ保護素子。
【請求項５】
前記第２のゲート絶縁膜の誘電率は、前記第１のゲート絶縁膜の誘電率よりも高いことを特徴とする請求項１〜３のいずれかに記載のＥＳＤ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特にＬＳＩ内部をサージ電流などから保護する、ＥＳＤ保護素子に関する。
【背景技術】
【０００２】
半導体集積回路中の電界効果トランジスタは、その高性能化に伴ってスケーリングされているが、近年ではそのゲート絶縁膜の厚みは二酸化珪素に換算して１ｎｍ近くにまで薄膜化されているものも珍しくない。ゲート絶縁膜が薄膜化されると、電気的な絶縁破壊耐圧は膜厚に依存して著しく低下する。このような薄膜ゲート絶縁膜を持つ半導体装置においては、製造中や使用時などに機械や人間の持つ静電気が電子回路中に入ると、ゲート絶縁膜に高い電圧がかかって破壊されることがある。このような現象をＥＳＤ（Electro- Static Discharge）破壊と呼ぶ。
【０００３】
そこで多くの半導体装置は、外部からのサージ電流の侵入を防ぐための、ＥＳＤ保護素子と呼ばれる半導体装置及び回路を持っており、ゲート絶縁膜がＥＳＤ破壊されるのを防いでいる。
【０００４】
一方、半導体装置の高性能化に伴い、電界効果トランジスタの構造を変えることで、これまで以上の高性能化を達成しようとする研究が進んでおり、立体構造トランジスタも将来の半導体基本素子として期待されている。その中で、現在最も期待されているものの一つがＦｉｎＦＥＴと呼ばれる、Ｆｉｎ型（板状）活性領域を有するトランジスタである（例えば、特許文献１参照）。
【０００５】
ＦｉｎＦＥＴで構成されるＬＳＩの場合、ＥＳＤ保護素子もＦｉｎＦＥＴで構成する事が実用上簡便であるが、ＦｉｎＦＥＴは、使用できるゲート絶縁膜の厚みに構造上限界があり、ゲートにサージが入力されるタイプのＥＳＤ保護素子をＦｉｎＦＥＴで構成すると耐圧が低くなってしまうという問題があった。
【特許文献１】特開２００３−２４３６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来、高性能なＬＳＩを実現するにはＦｉｎＦＥＴを用いることが有効であるが、ＦｉｎＦＥＴにおいてはゲートにサージが入るタイプのＥＳＤ保護素子を実現することが難しいという問題があった。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ＦｉｎＦＥＴで構成されたＬＳＩ中に製造可能なＥＳＤ保護素子を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のＥＳＤ保護素子の第１は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上の１領域に垂直に設けられた板状半導体層と、前記板状半導体層の中央部において、第１のゲート絶縁膜を介して前記板状半導体層を跨ぎかつこれを挟むように形成された第１のゲート電極と、前記第１のゲート電極上に、第２のゲート絶縁膜を介して形成された第２のゲート電極とを具備し、前記板状半導体層は、前記第１のゲート絶縁膜を介して前記第１のゲート電極と対向するチャネル領域と、このチャネル領域の両側に形成された一対のソース・ドレイン電極とを含むことを特徴とする。
【０００９】
また、本発明のＥＳＤ保護素子の第２は、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に垂直に設けられた板状半導体層と、前記板状半導体層の中央部において、第１のゲート絶縁膜を介して前記板状半導体層を跨ぎかつこれを挟むように形成された第１のゲート電極と、前記第１のゲート電極の引き出しパッドと、前記引出しパッド上に、第２のゲート絶縁膜を介して形成された第２のゲート電極とを具備し、前記板状半導体層は、前記第１のゲート絶縁膜を介して前記第１のゲート電極と対向するチャネル領域と、このチャネル領域を挟んで両側に形成された一対のソース・ドレイン電極とからなることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＦｉｎＦＥＴの本来の（第１の）ゲートに接続して、第２のゲート絶縁膜を介して第２のゲート電極を形成してＥＳＤ保護素子としているので、ＦｉｎＦＥＴの駆動力低下を最小限に抑えながら、総合的なゲート絶縁膜の耐圧を飛躍的に高めることができる。このことは、特にＦｉｎＦＥＴで構成されたＬＳＩに組み込むＥＳＤ保護素子として極めて有用である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＥＳＤ保護素子１００の素子構造を示す摸式的な斜視図、図２はＥＳＤ保護素子１００の等価回路図および応用回路、図３（ａ）は上面図、図３（ｂ）は、図３（ａ）のＢ−Ｂ線に沿った断面図、図３（ｃ）は正面図である。なお、図ではＥＳＤ保護素子１００が矩形の半導体基板１１０の上に形成されるように描かれているが、半導体基板１１０は図示しない半導体チップの１領域であり、ＥＳＤ保護素子は半導体チップに組み込めるものであることを注記しておく。
【００１３】
より詳細には、シリコン基板１１０上に、シリコン酸化膜等からなる埋め込み絶縁膜１１１及びＦｉｎ型（板状）半導体層１１２が形成されている。半導体層１１２の中央部はチャネル領域１１２ｃであり、チャネル領域１１２ｃ上には、第１のゲート絶縁膜１１３を介して、これを跨ぎかつ挟むように第１のゲート電極１１４が形成されている。さらに、チャネル領域１１２ｃをチャネル長方向から挟んでソース・ドレイン領域（電極）１１５が形成されている。さらに、ゲート電極１１４と接して第２のゲート絶縁膜１１６が形成され、第２のゲート絶縁膜１１６上に第２のゲート電極１１７が形成されている。
【００１４】
本実施形態では、第２のゲート電極１１７に電圧をかけると、これと容量的に結合した第１のゲート電極１１４にも電圧がかかり、チャネルがＯＮする。この第２のゲート電極１１７及び第２のゲート絶縁膜１１６を設けることで、ゲートに高電圧がかかった場合でも、第１のゲート絶縁膜が破壊されることが無い。すなわち、ＦｉｎＦＥＴの高駆動電流であるという特徴を大幅に損なうことなく、飛躍的に絶縁破壊耐圧を向上させることができる。
【００１５】
本実施形態のＥＳＤ保護素子は、例えば図２に示したようなＥＳＤ保護回路中に用いることができる。即ち、ＥＳＤ保護素子のソース・ドレイン電極の一方とゲート電極を短絡し、入出力パッド１１８と内部回路１１９の結線に接続し、ソース・ドレイン電極の他方を接地する。このように接続すると、入出力電極パッド１１８にサージ電流が流れ込んだ場合、本実施形態に係るＥＳＤ保護素子（トランジスタ）１００がＯＮ状態になり、サージ電流が内部回路１１９中に流れ込むのを阻止する。サージでなく、しきい値以下の電圧がパッド１１８に入力された場合には何も起こらないため、通常の信号に関しては内部回路１１９とのやり取りが可能である。
【００１６】
これらの構造に望ましい要件は次の通りである。第１のゲート絶縁膜は、駆動力を確保するためなるべく薄いほうが良く、具体的には２ｎｍ以下程度にするのが良い。逆に、第２のゲート絶縁膜は、耐圧を確保するためになるべく厚いほうが良く、具体的には、４ｎｍ以上にすることが望ましい。
【００１７】
また、第１のゲート絶縁膜を、例えば通常のシリコン酸化膜で形成し、第２のゲート絶縁膜を高誘電率（ｈｉｇｈ−Ｋ）絶縁膜で形成すれば、絶縁耐圧を上げ、駆動電流を大きくすることができる。
【００１８】
次に、第１の実施形態のＥＳＤ保護素子の製造方法について説明する。図４〜７は、本実施形態に係わる半導体装置（ＥＳＤ保護素子）の製造工程を段階的に示す断面図である。ここではｎ型チャネルデバイスの例を示すが、ｐ型チャネルデバイスについても同様にして作製できる。
【００１９】
まず、図４（ａ）、（ｂ）、（ｃ）に示すように、支持基板１１０上に絶縁膜１１１が形成され、絶縁膜１１１上にＳＯＩ層が形成されたＳＯＩ基板を準備する。このＳＯＩ基板上に、チャネルの保護膜として窒化シリコンをＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)などの方法で１００ｎｍ程度堆積し、公知の素子分離技術によって、素子分離を行う。さらに、既存のパターニング技術により、ＳＯＩ層１２６をパターニングし、チャネル１１２ｃが形成されるＦｉｎ（板状半導体層１１２）を形成する。Ｆｉｎの幅は例えば１０ｎｍである。なお、図では複数のＦｉｎを形成するように描いているが、Ｆｉｎの数は本質ではなく、１枚であってもよい。
【００２０】
次に、図５（ａ）、（ｂ）、（ｃ）に示すように、第１のゲート絶縁膜１１３として、１ｎｍほどの二酸化シリコンをＲＴＯ(Rapid Thermal Oxidation)などによって形成し、その後プラズマ窒化をして誘電率を大きくする。さらに、第１のゲート電極１１４となるポリシリコン膜をＬＰＣＶＤなどで１００ｎｍ程度堆積し、板状半導体層１１２を跨ぎかつ挟むように埋め込む。さらに、この上に５ｎｍほどの第２のゲート絶縁膜１１６及び１００ｎｍほどの第２のゲート電極１１７をＬＤＣＶＤによって堆積する。
【００２１】
その後、窒化シリコン膜からなるハードマスク層（図示せず）を堆積して、フォトリソグラフィー技術などを用いて上記ハードマスク層をパターニング、次いで、パターニングされたハードマスク層をマスクとしてＲＩＥ等でポリシリコン層をパターニングすると第１のゲート電極１１４、第２のゲート絶縁膜１１６、第２のゲート電極１１７が形成される（図５（ａ）、（ｂ）、（ｃ）参照）。ここで、さらにオフセットスペーサーなどを形成する場合もあるが図示していない。なお、図５（ａ）は平面図を、図５（ｂ）は図５（ａ）のＢ−Ｂ線に沿った断面図を、図５（ｃ）は正面図を示す。
【００２２】
次に、図６（ａ）、（ｂ）、（ｃ）に示すように、ｐ型の場合はボロンを１ｋｅＶで１×１０14ｃｍ-2、ｎ型の場合は砒素を０．５ｋｅＶで２×１０15ｃｍ-2程度イオン注入し、ポケットまたはエクステンション領域を形成する。なお、図６（ａ）は平面図を、図６（ｂ）は図６（ａ）のＢ−Ｂ線に沿った断面図を、図６（ｃ）は正面図を示す。
【００２３】
次に、図７（ａ）、（ｂ）、（ｃ）に示すように、二酸化シリコン１０ｎｍ、窒化シリコン１０ｎｍからなる積層膜をＬＰＣＶＤ法によって堆積し、ＲＩＥ(Reactive Ion Etching)などで上記積層膜をパターニングすることにより、ゲート側壁絶縁膜１２２を形成する。なお、図７（ａ）は平面図を、図７（ｂ）は図７（ａ）のＢ−Ｂ線に沿った断面図、図７（ｃ）は正面図を示す。
【００２４】
次いでに、図示は省略するが、砒素を３０ｋｅＶで３×１０１５ｃｍ−２程度イオン注入してディープ拡散層領域を形成する。以降、コンタクト形成などを行うと図１に示したような構造を作製できるが、その前にホット燐酸処理をしてＦｉｎ領域１２６上の保護膜を除去した後、ＣｏやＮｉなどをスパッタし、熱処理することにより、セルフアラインシリサイド層をＦｉｎ領域１２６およびゲート電極１１４上に形成してもよい。
【００２５】
なお、第１の実施形態ではＳＯＩ基板を使用したが、バルクの半導体基板上に絶縁層を介して半導体層を堆積し、板状半導体層に加工してもよい。
【００２６】
このように、第１の実施形態に依れば、ＦｉｎＦＥＴの性能を損なうことなく、また、ＦｉｎＦＥＴの高密度実装を生かしたＥＳＤ保護素子を提供することができる。
【００２７】
（第２の実施形態）
第１の実施形態では、第２のゲート電極を第１のゲート電極の直上に積み重ねたが、本発明はこれに限るものではなく、第１のゲート電極の引き出し部のパッド上に、第２のゲート電極を設けてもよい。
【００２８】
図８（ａ），（ｂ）は、第２の実施形態に係るＥＳＤ保護素子の、夫々上面図およびＢ−Ｂ線に沿った断面図である。第２の実施形態では、第２のゲート絶縁膜及び第２のゲート電極は、ゲート電極引き出しパッド１３０上に形成されている。上記以外のＥＳＤ保護素子の構成は第１の実施形態と同じなので、重複する説明を省略する。このように構成しても、ＦｉｎＦＥＴの駆動力低下を最小限に抑えながら、総合的なゲート絶縁膜の耐圧を飛躍的に高めることができる。
【００２９】
また、第２の実施形態においても、第１のゲート絶縁膜は、駆動力を確保する為なるべく薄い方が良く、具体的には２ｎｍ以下程度にするのが良い。逆に、第２のゲート絶縁膜は、耐圧を確保する為なるべく厚い方が良く、具体的には、４ｎｍ以上にすることが望ましい。
【００３０】
また、第１のゲート絶縁膜を、例えば通常のシリコン酸化膜で形成し、第２のゲート絶縁膜を高誘電率（ｈｉｇｈ−Ｋ）絶縁膜で形成すれば、絶縁耐圧を上げ、駆動電流を大きくすることができる。
【００３１】
このように、第２の実施形態に依れば、ゲート引き出しパッドを利用することにより、実装密度を損なうことなく、より自由度の大きいＥＳＤ保護素子を提供することができる。
【００３２】
なお、上記実施の形態では、全てのデバイスをＳＯＩ基板上に作成しているが、バルクＳｉ基板上に作製したＦｉｎＦＥＴにも全く同様に、本発明を適用できる。また、本発明の主旨を逸脱しない範囲で、種々変更して実施することは可能である。
【図面の簡単な説明】
【００３３】
【図１】第１の実施形態に係るＥＳＤ保護素子の斜視図。
【図２】第１の実施形態に係るＥＳＤ保護素子の等価回路図。
【図３】第１の実施形態に係るＥＳＤ保護素子の、（ａ）は上面図、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図、（ｃ）は側面図。
【図４】第１の実施形態に係るＥＳＤ保護素子の製造工程を説明する図で、（ａ）は上面図、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）中のＣ−Ｃ線に沿った断面図。
【図５】図４に続く工程を説明する図で、（ａ）は上面図、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）中のＣ−Ｃ線に沿った断面図。
【図６】図５に続く工程を説明する図で、（ａ）は上面図、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図、（ｃ）は側面図。
【図７】図６に続く工程を説明する図で、（ａ）は上面図、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図、（ｃ）は側面図。
【図８】第２の実施形態に係るＥＳＤ保護素子の、（ａ）は上面図、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図である。
【符号の説明】
【００３４】
１００…ＥＳＤ保護素子
１１０…半導体基板
１１１…埋め込み絶縁層
１１２…板状半導体層（Ｆｉｎ）
１１２ｃ…チャネル領域
１１３…第１のゲート絶縁膜
１１４…第１のゲート電極
１１５…ソース・ドレイン領域（電極）
１１６…第２のゲート絶縁膜
１１７…第２のゲート電極
１１８…入出力パッド
１１９…内部回路
１２６…ＳＯＩ層
１２８…窒化シリコン膜
１３０…ゲート引出しパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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