(57)【要約】【課題】島状半導体層を有する半導体装置において、基板上に形成した島状半導体層の側壁部と基板表面部もしくは前記基板表面に平行な面とにそれぞれの箇所に適した回路素子や非回路パターンを形成した半導体装置およびその製造方法を提供する。【解決手段】半導体基板上の一部の領域に形成された島状半導体層と、前記島状半導体層の側壁上に形成された第１素子と、前記半導体基板上の他の領域の表面に形成された１以上の第２素子と前記他の領域の表面に形成された非回路パターンとのいずれか一方あるいは両方を備えることを特徴とする半導体装置。【選択図】図１
2007134593.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の一部の領域に形成された島状半導体層と、
前記島状半導体層の側壁の周囲の全部または一部に形成された１以上の第１素子と、
前記半導体基板上の他の領域の表面に形成された１以上の第２素子と前記他の領域の表面に形成された非回路パターンとのいずれか一方あるいは両方を備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板が第１導電型の基板であり、
前記島状半導体層の少なくとも底部の全域が第２導電型であり、
これによって前記島状半導体層を前記半導体基板から電気的に絶縁し得る請求項１記載の半導体装置。
【請求項３】
前記第２素子の一つとして、ソース拡散層とドレイン拡散層とゲートとを有しソース−ドレインが所定の耐電圧特性を有すべきトランジスタが前記他の領域に配置され、
前記トランジスタが前記耐電圧特性を満たすようにそのソース拡散層とドレイン拡散層との最短距離が決定されてなる請求項１記載の半導体装置。
【請求項４】
前記第２素子の一つとして、ソース拡散層とドレイン拡散層とゲートとを有し所定のドレイン電流容量を有すべきトランジスタが前記他の領域の表面に配置され、
前記トランジスタが前記容量の電流を流し得るようにそのソース拡散層の幅とドレイン拡散層の幅とが決定されてなる請求項１記載の半導体装置。
【請求項５】
前記第２素子の一つとして、誘電層と電極とを有し所定の耐電圧特性を有すべきＭＯＳキャパシタが前記他の領域の表面に配置され、
前記ＭＯＳキャパシタがその耐電圧特性を満たすようにその誘電層の厚さと電極の面積と電極間の最短距離とが決定されてなる請求項１記載の半導体装置。
【請求項６】
前記第２素子の一つとして、アノード電極とカソード電極とを有し所定の逆耐電圧特性を有すべきダイオードが前記他の領域の表面に配置され、
前記ダイオードがその逆耐電圧特性を満たすようにそのアノード電極とカソード電極との最短距離が決定されてなる請求項１記載の半導体装置。
【請求項７】
前記非回路パターンが、位置精度もしくは寸法精度測定用のマークである請求項１記載の半導体装置。
【請求項８】
前記非回路パターンが、アライアメントマークである請求項１記載の半導体装置。
【請求項９】
前記非回路パターンが、文字パターンである請求項１記載の半導体装置。
【請求項１０】
前記第１素子が、前記島状半導体層の側壁の周囲の全部または一部に形成された電荷蓄積層および制御ゲートから構成されるメモリセル、前記島状半導体層の側壁の周囲の全部または一部に形成されたゲートから構成されるトランジスタもしくはキャパシタのいずれかの素子または全部の素子を含む請求項１記載の半導体装置。
【請求項１１】
前記第２素子が、トランジスタ、キャパシタおよびダイオードのいずれかの素子または全部の素子を含み、前記非回路パターンが、位置精度もしくは寸法精度測定用のマーク、アライアメントマークおよび文字パターンのいずれかまたは全部からなる請求項１記載の半導体装置。
【請求項１２】
前記島状半導体層が、異方性エッチングにより半導体基板の表面を選択的に掘り下げて形成した層であり、
前記第２素子が形成される表面は、前記半導体基板の表面であって前記島状半導体層の頂上部と略同一の高さにある請求項１記載の半導体装置。
【請求項１３】
前記島状半導体層が、選択エピタキシャル成長によって半導体基板の表面上から選択的に成長させた層であり、
前記第２素子が形成される表面は、前記半導体基板の表面であって前記島状半導体層の低部と略同一の高さにある請求項１記載の半導体装置。
【請求項１４】
前記第２素子が形成される表面は、前記島状半導体層の低部と略同一の高さにある請求項１記載の半導体装置。
【請求項１５】
前記第２素子が複数の素子であり、互いに異なる高さの複数の面にそれぞれ形成される請求項１記載の半導体装置。
【請求項１６】
前記第１素子と前記第２素子とを接続するメタル配線層をさらに備える請求項１記載の半導体装置。
【請求項１７】
半導体基板の一部の領域に異方性エッチングを適用してその表面を選択的に掘り下げ、島状半導体層を形成する工程と、
前記島状半導体の側壁上に第１素子を形成する工程と、
前記半導体基板の他の領域の表面に第２素子もしくは非回路パターンを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の一部の領域に選択エピタキシャル成長によって島状半導体層を形成する工程と、
前記島状半導体の側壁上に第１素子を形成する工程と、
前記半導体基板の他の領域の表面に第２素子もしくは非回路パターンを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、より詳細には、トランジスタ、メモリセル、キャパシタもしくはダイオードなど島状半導体層に形成された素子と、半導体基板表面もしくは基板表面に水平な面に形成されたトランジスタもしくはメモリセルもしくはキャパシタもしくはダイオードもしくは抵抗体などの素子や、精度測定用のマークや寸法測定用のマーク、文字パターン、アライメントマークなど回路以外のパターン（以下、非回路パターン）とが同一ウェハ上に形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体技術の進歩、特に微細加工技術の進歩により、トランジスタやメモリセルの小型化と大容量化とが急速に進んでいる。
その一つとして、半導体基板に形成した島状半導体層の側壁を利用してトランジスタやメモリセルが構成されたデバイス（以下、３次元デバイスと称す）が提案されている（例えば、特許文献１、特許文献２参照）。３次元デバイスではトランジスタやメモリセルのゲート長方向が高さ方向であるため、微細化に際して短チャネル効果から自由であり、また、高さ方向に素子を重ねることで面積を増やすことなく高密度化が可能であるため低コスト、大容量化を実現する手法として期待されている。さらに、部分空乏型もしくは完全空乏型構造の素子を形成することが比較的容易であること、電界集中効果を利用して高速デバイスや低消費電力の素子を形成することができるといった優れた特徴を有している。
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平４−７９３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述のように、３次元デバイスは高速化や低消費電力もしくは大容量化などに対して優れた特徴を有する一方で、大電流を駆動するトランジスタや高耐圧のトランジスタの形成には不向きである。半導体メモリ装置を作成する場合、微細なメモリ素子と、大電流素子あるいは高耐圧素子が必要とされる周辺回路が混在するので、これらの素子を一つの基板上にいかに形成するか課題となる。
【０００４】
また、基板上には回路を構成する素子や配線などのパターン（以下、回路パターン）に限らず、前述の精度測定用のマークや寸法測定用のマーク、文字パターン、アライメントマークなどの非回路パターンが作成される。非回路パターンは、たとえば、半導体の製造過程において合わせ描画を行う際に下地パターンと描画パターンとの正確な位置合わせの基準として用いられ、回路パターンの解像度より高い精度で形成する必要がある。しかし、島状半導体層の側壁部に現在のプレーナの技術と同程度の精度でそれらのパターンを作成できるか否かは未知数である。実績のある現在のプレーナの技術を活用して前記パターンを形成できるような構造が望ましい。
【０００５】
この発明は、前述のような事情を考慮してなされたものであって、島状半導体層を有する半導体装置において、基板上に形成した島状半導体層の側壁部と基板表面部もしくは前記基板表面に平行な面とにそれぞれの箇所に適した素子や非回路パターンを形成した半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
この発明は、半導体基板上の一部の領域に形成された島状半導体層と、前記島状半導体層の側壁上に形成された１以上の第１素子と、前記半導体基板上の他の領域の表面に形成された１以上の第２素子と前記他の領域の表面に形成された非回路パターンとのいずれか一方あるいは両方を備えることを特徴とする半導体装置を提供する。
ここで、非回路パターンは、回路パターン以外のパターンのことであり、精度測定用のマークや寸法測定用のマーク、文字パターン、アライメントマークなどを含むが、これに限定されるものではない。前記回路パターンとは、回路を構成する素子や配線のパターンであり、素子の例としては、トランジスタ、メモリセル、キャパシタもしくはダイオードなどがあるが、これに限定されない。
【０００７】
また、この発明は、半導体基板の一部の領域に異方性エッチングを適用してその表面を選択的に掘り下げ、島状半導体層を形成する工程と、前記島状半導体の側壁上に第１素子を形成する工程と、前記半導体基板の他の領域の表面に第２素子もしくは非回路パターンを形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
ここで、島状半導体層を形成する工程および前記島状半導体の側壁上に第１素子を形成する工程には、公知の手法を適用することができる。また、前記半導体基板の表面に第２素子もしくは非回路パターンを形成する工程は、公知の手法が適用可能である。
【０００８】
さらに、この発明は、半導体基板の一部の領域に選択エピタキシャル成長によって島状半導体層を形成する工程と、前記島状半導体の側壁上に第１素子を形成する工程と、前記半導体基板の他の領域の表面に第２素子もしくは非回路パターンを形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
ここで、島状半導体層を形成する工程および前記島状半導体の側壁上に第１素子を形成する工程には、公知の手法を適用することができる。また、前記半導体基板の表面に第２素子もしくは非回路パターンを形成する工程は、公知の手法が適用可能である。
【発明の効果】
【０００９】
この発明の半導体装置は、前記島状半導体層の側壁上に形成された１以上の第１素子と、前記半導体基板上の他の領域の表面に形成された１以上の第２素子もしくは前記他の領域の表面に形成された非回路パターンとを備えるので、第１素子として高速化、低消費電力化もしくは大容量化が求められる素子を形成し、第２素子として高耐圧もしくは大電流駆動が求められる素子を形成するといったように、それぞれの特徴を生かして素子が配置することができ、優れた電気的特性を有する半導体装置を得ることが可能である。
また、アライメントマークや精度測定用マークなどを半導体基板に水平な面に既知の技術で形成することで、信頼性のある既知の技術やノウハウを生かした高精度のプロセス構築が可能となり、性能や歩留まりの向上、高密度化などが可能となる。
【００１０】
また、この発明の半導体の製造方法は、島状半導体の側壁上に第１素子を形成する工程と、前記半導体基板の他の領域の表面に第２素子もしくは非回路パターンを形成する工程とを備えるので、第１素子として高速化、低消費電力化もしくは大容量化が求められる素子を形成し、第２素子として高耐圧もしくは大電流駆動が求められる素子を形成するといったように、それぞれの特徴を生かして素子を配置することが可能である。
【００１１】
さらに、この発明の半導体の製造方法は、半導体基板の一部の領域に異方性エッチングを適用してその表面を選択的に掘り下げて島状半導体層を形成し、前記半導体基板の他の領域の表面に第２素子もしくは非回路パターンを形成するので、エッチングダメージを受けていない基板表面に前記第２素子もしくは非回路パターンを形成することができる。従って、優れた特性の前記第２素子が得られ、あるいは高い精度で前記非回路パターンを形成することができる。
【００１２】
あるいは、この発明の半導体の製造方法は、半導体基板の一部の領域に選択エピタキシャル成長によって島状半導体層を形成し、前記半導体基板の他の領域の表面に第２素子もしくは非回路パターンを形成するので、エッチングダメージを受けていない基板表面に前記第２素子もしくは非回路パターンを形成することができる。従って、優れた特性の前記第２素子が得られ、あるいは高い精度で前記非回路パターンを形成することができる。
【００１３】
また、前記半導体基板が第１導電型の基板であり、前記島状半導体層の少なくとも底部の全域が第２導電型であり、これによって前記島状半導体層を前記半導体基板から電気的に絶縁し得るように構成されてもよい。
【００１４】
また、前記第２素子の一つとして、ソース拡散層とドレイン拡散層とゲートとを有しソース−ドレインが所定の耐電圧特性を有すべきトランジスタが前記他の領域の表面に配置され、前記トランジスタが前記耐電圧特性を満たすようにそのソース拡散層とドレイン拡散層との最短距離が決定されたものであってもよい。このようにすれば、レイアウトの自由度が大きい基板表面に前記トランジスタが配置されるので、所定の耐電圧特を満たすようにソース拡散層とドレイン拡散層を配置することができる。一例では、ソース−ドレインの耐電圧特性は５Ｖである。
【００１５】
あるいは、前記第２素子の一つとして、ソース拡散層とドレイン拡散層とゲートとを有し所定のドレイン電流容量を有すべきトランジスタが前記他の領域の表面に配置され、前記トランジスタが前記容量の電流を流し得るようにそのソース拡散層の幅とドレイン拡散層の幅とが決定されたものであってもよい。このようにすれば、レイアウトの自由度が大きい基板表面に前記トランジスタが配置されるので、所定のドレイン電流容量を満たすようにソース拡散層の幅とドレイン拡散層の幅を決定することができる。
【００１６】
あるいは、前記第２素子の一つとして、誘電層と電極とを有し所定の耐電圧特性を有すべきＭＯＳキャパシタが前記他の領域の表面に配置され、前記ＭＯＳキャパシタがその耐電圧特性を満たすようにその誘電層の厚さと電極の面積と電極間の最短距離とが決定されたものであってもよい。このようにすれば、レイアウトの自由度が大きい基板表面に前記ＭＯＳキャパシタが配置されるので、所定の耐電圧特を満たすように電極の面積と電極の最短距離を決定することができる。一例では、前記ＭＯＳキャパシタが満たすべき耐電圧特性は５Ｖである。
【００１７】
あるいはまた、前記第２素子の一つとして、アノード電極とカソード電極とを有し所定の逆耐電圧特性を有すべきダイオードが前記他の領域の表面に配置され、前記ダイオードがその逆耐電圧特性を満たすようにそのアノード電極とカソード電極との最短距離が決定されたものであってもよい。このようにすれば、レイアウトの自由度が大きい基板表面に前記ＭＯＳキャパシタが配置されるので、所定の耐電圧特を満たすようにアノード電極とカソード電極の最短距離を決定することができる。一例では、前記ダイオードが満たすべき逆耐電圧特性は５Ｖである。
【００１８】
また、前記非回路パターンが、位置精度もしくは寸法精度測定用のマークであってもよい。もしくは、前記非回路パターンが、アライアメントマークであってもよい。さらに、前記非回路パターンが、文字パターンであってもよい。
また、前記第１素子が、前記島状半導体層の側壁の周囲の全部または一部に形成された電荷蓄積層および制御ゲートから構成されるメモリセル、前記島状半導体層の側壁の周囲の全部または一部に形成されたゲートから構成されるトランジスタもしくはキャパシタのいずれかの素子または全部の素子を含んでいてもよい。
さらにまた、前記第２素子が、トランジスタ、キャパシタおよびダイオードのいずれかの素子または全部の素子を含み、前記非回路パターンが、位置精度もしくは寸法精度測定用のマーク、アライアメントマークおよび文字パターンのいずれかまたは全部からなっていてもよい。
【００１９】
従って、この発明の半導体素子において、第１素子としてメモリセル、トランジスタもしくはキャパシタのいずれかの素子あるいは全部の素子が島状半導体層に形成され、前記半導体基板上の他の表面に第２素子としてトランジスタ、キャパシタ、ダイオードのいずれかの素子あるいは全部の素子が形成されていてもよい。あるいは、第１素子としてメモリセル、トランジスタもしくはキャパシタのいずれかの素子あるいは全部の素子が島状半導体層に形成され、前記半導体基板上の他の表面に非回路パターンとして位置精度もしくは寸法精度測定用のマーク、アライアメントマーク、文字パターンのいずれかのパターンあるいはすべてのパターンが形成されていてもよい。さらに、前記半導体基板上の他の表面には、前記第２素子と前記非回路パターンの両方が形成されていてもよい。
【００２０】
また、前記島状半導体層が、異方性エッチングにより半導体基板の表面を選択的に掘り下げて形成した層であり、前記第２素子が形成される表面は、前記半導体基板の表面であって前記島状半導体層の頂上部と略同一の高さにあってもよい。このようにすれば、前記半導体基板の表面に第２素子もしくは非回路パターンを形成するので、エッチングダメージを受けていない基板表面に前記第２素子もしくは非回路パターンを形成することができる。従って、優れた特性の前記第２素子が得られ、あるいは高い精度で前記非回路パターンを形成することができる。
【００２１】
あるいは、前記島状半導体層が、選択エピタキシャル成長によって半導体基板の表面上から選択的に成長させた層であり、前記第２素子が形成される表面は、前記半導体基板の表面であって前記島状半導体層の低部と略同一の高さにあってもよい。このようにすれば、前記半導体基板の表面に第２素子もしくは非回路パターンを形成するので、エッチングダメージを受けていない基板表面に前記第２素子もしくは非回路パターンを形成することができる。従って、優れた特性の前記第２素子が得られ、あるいは高い精度で前記非回路パターンを形成することができる。
【００２２】
あるいはまた、前記第２素子が形成される表面は、前記島状半導体層の低部と略同一の高さにあってもよい。
さらに、前記第２素子が複数の素子であり、互いに異なる高さの複数の面にそれぞれ形成されてもよい。
【００２３】
また、前記第１素子と前記第２素子とを接続するメタル配線層をさらに備えていてもよい。このようにすれば、第１素子と第２素子とを接続して回路を構成することができるので、それぞれの特徴を生かして素子が配置することができ、優れた電気的特性を有する半導体装置を得ることが可能である。
【発明を実施するための最良の形態】
【００２４】
本発明の半導体装置は島状半導体層に形成された半導体装置と半導体基板表面若しくは基板表面に水平な面に形成された半導体装置もしくは精度測定用のマークなどの非回路パターンにより構成される。
【００２５】
以下、図面を用いてこの発明をさらに詳述する。以下の説明により、この発明をよりよく理解することが可能であろう。なお、以下の説明は、すべての点で例示であって、制限的なものではないと考えられるべきである。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態の一例を示す説明図である。図１において、第１導電型の半導体基板１００の一部領域には島状半導体層１１０が形成されている。該島状半導体層１１０は、第１導電型拡散層４００と第２導電型拡散層３００および３０１からなり、島状半導体層１１０の側壁には絶縁膜２００とゲート電極５００が形成され、該島状半導体層１１０と絶縁膜２００とゲート電極５００によって縦型トランジスタＴｒ１が構成されている。そして、第２導電型拡散層３０１には、コンタクト６０２の一端が接続されている。半導体基板１００上には、前記縦型トランジスタを埋めるように層間絶縁膜２３０が形成され、層間絶縁膜２３０の表面には、メタル配線６１０が配置されている。そして、コンタクト６０２の他端は、メタル配線６１０に接続されている。
【００２７】
半導体基板１００の他の領域の表面は、島状半導体１１０の頂上部とほぼ同じ高さにあり、前記表面の素子分離２２０と２２１に挟まれた領域には第２導電型拡散層３１０、３１１と絶縁膜２１０とゲート電極５１０が配置されている。前記第２導電型拡散層３１０、３１１、絶縁膜２１０およびゲート電極５１０は、いわゆるプレーナ型ＭＯＳトランジスタＴｒ２を構成する。そして、第２導電型拡散層３１０には、コンタクト６００の一端が接続されている。コンタクト６００の他端は、層間絶縁膜２３０上のメタル配線６１０に接続されている。前記縦型トランジスタＴｒ１の第２導電型拡散層３０１と前記プレーナ型ＭＯＳトランジスタＴｒ２の第２導電型拡散層３１０とは、コンタクト６００、６０２とメタル配線６１０とを介して互いに接続されている。また、第２導電型拡散層３１１には、コンタクト６０１の一端が接続されている。コンタクト６０１の他端は、層間絶縁膜２３０上のメタル配線６１１に接続されている。
【００２８】
図６〜図１０は、図１に示す半導体装置を製造するための工程を示す製造工程図である。以下、製造工程について説明する。
【００２９】
まず、半導体基板１００の一部表面をフォトリソグラフィ技術と反応性イオンエッチング法（以下ＲＩＥと称す）技術など既知の異方性エッチング手法を用いてエッチングし、半導体基板１００を掘り下げて島状半導体層１１０を形成する（図６）。ここで、図１と図６とを対比すればわかるように、プレーナ型ＭＯＳトランジスタＴｒ２は、半導体基板１００のエッチングダメージを受けない表面上に形成される。
【００３０】
次に、既知の技術によって島状半導体層１１０に不純物拡散層３００及び３０１及び４００とゲート絶縁膜２００とゲート電極５００とを形成して縦型トランジスタＴｒ１を形成する（図７）。続いて、層間絶縁膜２３１を例えば既知のＣＶＤ法により堆積して縦型トランジスタＴｒ１の保護膜とする（図８）。尚、絶縁膜２３１の高さは縦型トランジスタを保護できれば特に高さを限定しないが、半導体基板１００の表面とほぼ同程度の高さが望ましい。
【００３１】
さらに、半導体基板１００の表面の他の領域に既知の技術を用いてプレーナ型ＭＯＳトランジスタＴｒ３を形成する（図９）。
【００３２】
尚、縦型トランジスタＴｒ１とプレーナ型ＭＯＳトランジスタＴｒ２を形成する順序は、前述の説明と逆でも構わない。その場合は、絶縁膜２３１をプレーナ型ＭＯＳトランジスタＴｒ２上に堆積して保護膜となすことが望ましい。また、プレーナ型ＭＯＳトランジスタＴｒ２の形成工程の一部を縦型トランジスタＴｒ１の形成工程の一部と共有しても構わない。更に、プレーナ型ＭＯＳトランジスタＴｒ２や縦型トランジスタＴｒ１のどちらか一方を全て先に作る必要はなく、プレーナ型ＭＯＳトランジスタＴｒ２の形成工程の一部を縦型トランジスタＴｒ１の形成工程の一部とが交互に行われても構わない。
【００３３】
次に既知の配線形成技術により層間絶縁膜２３０及びコンタクト６０２及びメタル配線６１０を形成する（図１０）。
【００３４】
尚、本実施例では島状半導体層に形成する素子の例として縦型トランジスタを用いているが、キャパシタや抵抗体やメモリセルやダイオード等を形成してもよく、さらにトランジスタを含めた複数種類の素子が混在していてもよく、素子の種類は限定しない。また、図１では島状半導体層が２つの場合の例を示しているが、島状半導体層の数は１つ以上であれば数は限定しない。
【００３５】
前述の説明において、半導体基板１００上に形成する素子の一例として前記プレーナ型ＭＯＳトランジスタをあげているが、トランジスタはプレーナ型ＭＯＳトランジスタに限らない。また、トランジスタが１つの場合のみ記載しているが複数のトランジスタを形成しても構わない。さらに、半導体基板１００上に形成する素子はトランジスタに限らず、キャパシタや抵抗体やメモリセルやダイオードであってもよい。形成可能な素子であれば、その種類を限定しない。
【００３６】
また、図２は、半導体基板１００上に非回路パターンを形成する例を示す説明図である。図２に示す例では、半導体基板１００上にトレンチ型のスリット２２１を形成し、アライメントマークとしている。このように、半導体基板１００上に形成するパターンは、アライメントマーク等の非回路パターンであってもよく、さらに回路バターンと非回路パターンとが混在しても構わない。また、非回路パターンは、必ずしもスリット状に形成する必要はなく、その形状は特に限定されない。
【００３７】
前述の製造工程のように、半導体基板１００を掘り下げて島状半導体層１１０を形成することによって、島状半導体層１１０の頂上部と半導体基板１００の前記他の領域の表面との高低差を１μｍ以内にすることが望ましい。しかし、前記高低差はこの範囲に限定されるものではない。
【００３８】
また、図３は、図１の縦型トランジスタに換えてメモリセルとプレーナ型ＭＯＳトランジスタとの組み合わせの一例を示す説明図である。図３に示すように、第１導電型拡散層４００と第２導電型拡散層３００および３０１から構成される島状半導体層１１０の側壁にトンネル酸化膜２０１と浮遊ゲート５０１とゲート間絶縁膜２０２と制御ゲート５０２が形成され、ＥＥＰＲＯＭとして機能する。
【００３９】
ここで、島状半導体層１１０にメモリセルを形成した場合、メモリセルを駆動するために高電圧、例えば５Ｖ以上の電圧を扱う必要が生じる場合がある。この場合、メモリセルを駆動するための周辺回路を構成する素子のうち、少なくとも５Ｖ以上の電圧を扱う素子は、プレーナ型のトランジスタやキャパシタ、抵抗体、ダイオードで構成することが望ましい。尚、図３では、メモリセルの一例としてＥＥＰＲＯＭを示しているが、メモリセルはＮＲＯＭやＤＲＡＭなどであっても構わない。
【００４０】
また、島状半導体層１１０に形成する縦型トランジスタやメモリセルは、第２導電型拡散層３００によって半導体基板１００から電気的に絶縁されるようにフローティングチャネル構造としても構わない。
【００４１】
（実施の形態２）
この発明の半導体装置は、半導体基板１００の一部領域に島状半導体１１０を形成し、他の領域の表面に回路パターンを描画して回路素子や配線を形成したり非回路パターンを形成するが、実施の形態１においては前記他の領域が、島状半導体１１０の頂上部とほぼ同じ高さにあった。この実施の形態においては、前記他の領域の表面が島状半導体１１０の底部とほぼ同じ高さにある場合について説明する。
【００４２】
図４は、島状半導体層１１０の底部とほぼ同じの高さにある半導体基板１００の略水平な表面上に、回路素子もしくは非回路パターンを形成する例を示す説明図である。図４において、第１導電型の半導体基板１００の一部領域には島状半導体層１１０が形成されている。該島状半導体層１１０は、第１導電型拡散層４００と第２導電型拡散層３００および３０１からなり、島状半導体層１１０の側壁には絶縁膜２００とゲート電極５００が形成され、該島状半導体層１１０と絶縁膜２００とゲート電極５００によって縦型トランジスタＴｒ１が構成されている。そして、第２導電型拡散層３０１には、コンタクト６０２の一端が接続されている。半導体基板１００上には、前記縦型トランジスタを埋めるように層間絶縁膜２３０が形成され、層間絶縁膜２３０の表面には、メタル配線６１３が配置されている。そして、コンタクト６０２の他端は、メタル配線６１３に接続されている。
【００４３】
半導体基板１００の他の領域の表面は、島状半導体１１０の低部とほぼ同じ高さにあり、前記表面の素子分離２２２と２２３に挟まれた領域には第２導電型拡散層３１２、３１３と絶縁膜２１２とゲート電極５１２が配置されている。前記第２導電型拡散層３１２、３１３、絶縁膜２１２およびゲート電極５１２は、プレーナ型ＭＯＳトランジスタＴｒ３を構成する。そして、第２導電型拡散層３１２には、コンタクト６０４の一端が接続されている。コンタクト６０４の他端は、層間絶縁膜２３１上のメタル配線６１３に接続されている。前記縦型トランジスタＴｒ１の第２導電型拡散層３０１と前記プレーナ型ＭＯＳトランジスタＴｒ３の第２導電型拡散層３１２とは、コンタクト６０２、６０４とメタル配線６１３とを介して互いに接続されている。また、第２導電型拡散層３１３には、コンタクト６０５の一端が接続されている。コンタクト６０５の他端は、層間絶縁膜２３１上のメタル配線６１４に接続されている。
図１１〜図１５は、図４に示す半導体装置を製造するための工程を示す製造工程図である。以下、製造工程について説明する。
【００４４】
まず、半導体基板１００の一部表面をフォトリソグラフィ技術と反応性イオンエッチング法（以下ＲＩＥと称す）技術など既知の異方性エッチング手法を用いてエッチングし、半導体基板１００を掘り下げて島状半導体層１１０を形成する（図１１）。あるいは、選択エピタキシャル成長法により、半導体基板１００上に島状半導体層１１０を形成しても構わない。エピタキシャル成長法を用いる場合は、プレーナ型ＭＯＳトランジスタＴｒ３をエッチングダメージを受けない表面上に形成される。
【００４５】
次に、既知の技術によって島状半導体層１１０に不純物拡散層３００及び３０１及び４００とゲート絶縁膜２００とゲート電極５００とを形成して縦型トランジスタＴｒ１を形成する（図１２）。続いて、層間絶縁膜２３１を例えば既知のＣＶＤ法により堆積して縦型トランジスタＴｒ１の保護膜とする（図１３）。尚、絶縁膜２３１の高さは縦型トランジスタを保護できれば特に高さを限定しないが、半導体基板１００の表面とほぼ同程度の高さが望ましい。
【００４６】
さらに、半導体基板１００の表面の他の領域に既知の技術を用いてプレーナ型ＭＯＳトランジスタＴｒ３を形成する（図１４）。
【００４７】
尚、縦型トランジスタＴｒ１とプレーナ型ＭＯＳトランジスタＴｒ３を形成する順序は、前述の説明と逆でも構わない。その場合は、絶縁膜２３１をプレーナ型ＭＯＳトランジスタＴｒ３上に堆積して保護膜となすことが望ましい。また、プレーナ型ＭＯＳトランジスタＴｒ３の形成工程の一部を縦型トランジスタＴｒ１の形成工程の一部と共有しても構わない。更に、プレーナ型ＭＯＳトランジスタＴｒ３や縦型トランジスタＴｒ１のどちらか一方を全て先に作る必要はなく、プレーナ型ＭＯＳトランジスタＴｒ３の形成工程の一部を縦型トランジスタＴｒ１の形成工程の一部とが交互に行われても構わない。
【００４８】
次に既知の配線形成技術により層間絶縁膜２３１及びコンタクト６０２及びメタル配線６１３を形成する（図１５）。
【００４９】
尚、本実施例では島状半導体層に形成する素子の例として縦型トランジスタを用いているが、キャパシタや抵抗体やメモリセルやダイオード等を形成してもよく、さらにトランジスタを含めた複数種類の素子が混在していてもよく、素子の種類は限定しない。また、図４では島状半導体層が２つの場合の例を示しているが、島状半導体層の数は１つ以上であれば数は限定しない。
【００５０】
前述の説明において、半導体基板１００上に形成する素子の一例として前記プレーナ型ＭＯＳトランジスタをあげているが、トランジスタはプレーナ型ＭＯＳトランジスタに限らない。また、トランジスタが１つの場合のみ記載しているが複数のトランジスタを形成しても構わない。さらに、半導体基板１００上に形成する素子はトランジスタに限らず、キャパシタや抵抗体やメモリセルやダイオードであってもよい。形成可能な素子であれば、その種類を限定しない。さらに、半導体基板１００上に形成するパターンは、アライメントマーク等の非回路パターンであってもよく、さらに回路バターンと非回路パターンとが混在しても構わない。
【００５１】
前述の製造工程のように、半導体基板１００を掘り下げて島状半導体層１１０を形成するか、あるいは選択エピタキシャル成長法により基板上に島状半導体層１１０を成長させることによって、島状半導体層１１０の低部と半導体基板１００の表面の前記他の領域との高低差を１μｍ以内にすることが望ましい。しかし、前記高低差はこの範囲に限定されるものではなく、たとえば、前記他の領域の表面が島状半導体層１１０の底部と頂上部との中間付近の高さにあってもよい。
【００５２】
また、島状半導体層１１０に形成する縦型トランジスタやメモリセルは、第２導電型拡散層３００によって半導体基板１００に対してフローティングチャネル構造としても構わない。
【００５３】
（実施の形態３）
この実施形態では、半導体基板１００においてプレーナ型トランジスタなどを形成する前記他の領域の表面が、島状半導体１１０の頂上部とほぼ同じ高さと島状半導体１１０の低部とほぼ同じ高さの２つの異なる高さの表面にそれぞれ形成される場合について説明する。
【００５４】
図５は、島状半導体の頂上部とほぼ同じ高さと低部とほぼ同じ高さの２つの異なる高さにある半導体基板の表面にそれぞれトランジスタを形成する場合の一例を示す説明図である。図５において、第１導電型の半導体基板１００の一部領域には島状半導体層１１０が形成されている。該島状半導体層１１０は、第１導電型拡散層４００と第２導電型拡散層３００および３０１からなり、島状半導体層１１０の側壁には絶縁膜２００とゲート電極５００が形成され、該島状半導体層１１０と絶縁膜２００とゲート電極５００によって縦型トランジスタＴｒ１が構成されている。そして、第２導電型拡散層３０１には、コンタクト６０２の一端が接続されている。半導体基板１００上には、前記縦型トランジスタを埋めるように層間絶縁膜２３０が形成され、層間絶縁膜２３０の表面には、メタル配線６１０が配置されている。そして、コンタクト６０２の他端は、メタル配線６１０に接続されている。
【００５５】
また、半導体基板１００上で島状半導体層１１０が形成される領域と異なる領域の表面の一部は、島状半導体１１０の低部とほぼ同じ高さにあり、前記表面の素子分離２２２と２２３に挟まれた領域には第２導電型拡散層３１２、３１３と絶縁膜２１２とゲート電極５１２が配置されている。前記第２導電型拡散層３１２、３１３、絶縁膜２１２およびゲート電極５１２は、プレーナ型ＭＯＳトランジスタＴｒ３を構成する。そして、第２導電型拡散層３１２には、コンタクト６０４の一端が接続されている。コンタクト６０４の他端は、層間絶縁膜２３１上のメタル配線６１３に接続されている。また、第２導電型拡散層３１３には、コンタクト６０５の一端が接続されている。コンタクト６０５の他端は、層間絶縁膜２３１上のメタル配線６１４に接続されている。
【００５６】
さらに、半導体基板１００上において前記プレーナ型ＭＯＳトランジスタＴｒ３が形成される領域とさらに異なる領域の表面は、島状半導体１１０の頂上部とほぼ同じ高さにあって、前記プレーナ型ＭＯＳトランジスタＴｒ３が形成される領域との間に段差を有している。頂上部とほぼ同じ高さにある前記表面には、素子分離２２０と２２１に挟まれた領域に第２導電型拡散層３１０、３１１と絶縁膜２１０とゲート電極５１０が配置されている。前記第２導電型拡散層３１０、３１１、絶縁膜２１０およびゲート電極５１０は、プレーナ型ＭＯＳトランジスタＴｒ２を構成する。そして、第２導電型拡散層３１０には、コンタクト６００の一端が接続されている。コンタクト６００の他端は、層間絶縁膜２３０上のメタル配線６１０に接続されている。前記縦型トランジスタＴｒ１の第２導電型拡散層３０１と前記プレーナ型ＭＯＳトランジスタＴｒ２の第２導電型拡散層３１０とは、コンタクト６００、６０２とメタル配線６１０とを介して互いに接続されている。また、第２導電型拡散層３１１には、コンタクト６０１の一端が接続されている。コンタクト６０１の他端は、層間絶縁膜２３０上のメタル配線６１１に接続されている。
【００５７】
尚、本実施例では島状半導体層に形成する素子の例として縦型トランジスタを用いているが、キャパシタや抵抗体やメモリセルやダイオード等を形成してもよく、さらにトランジスタを含めた複数種類の素子が混在していてもよく、素子の種類は限定しない。また、図５では島状半導体層が２つの場合の例を示しているが、島状半導体層の数は１つ以上であれば数は限定しない。
【００５８】
前述の説明において、半導体基板１００上に形成する素子の一例として前記プレーナ型ＭＯＳトランジスタをあげているが、トランジスタはプレーナ型ＭＯＳトランジスタに限らない。また、トランジスタが１つの場合のみ記載しているが複数のトランジスタを形成しても構わない。さらに、半導体基板１００上に形成する素子はトランジスタに限らず、キャパシタや抵抗体やメモリセルやダイオードであってもよい。形成可能な素子であれば、その種類を限定しない。さらに、半導体基板１００上に形成するパターンは、アライメントマーク等の非回路パターンであってもよく、さらに回路バターンと非回路パターンとが混在しても構わない。
【００５９】
また、島状半導体層１１０に形成する縦型トランジスタやメモリセルは、第２導電型拡散層３００によって半導体基板１００に対してフローティングチャネル構造としても構わない。
【００６０】
最後に、前述した実施の形態の他にも、この発明について種々の変形例があり得ることは明らかである。そのような変形例は、この発明の特徴及び範囲に属さないと解釈されるべきものではない。本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更とが含まれることが意図される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態の一例を示す説明図である。（実施の形態１）
【図２】半導体基板上に非回路パターンを形成する例を示す説明図である。（実施の形態１）
【図３】図１の縦型トランジスタに換えてメモリセルとプレーナ型ＭＯＳトランジスタとの組み合わせの一例を示す説明図である。（実施の形態１）
【図４】島状半導体層の底部とほぼ同じの高さにある半導体基板の略水平な表面上に、回路素子もしくは非回路パターンを形成する例を示す説明図である。（実施の形態２）
【図５】島状半導体の頂上部とほぼ同じ高さと低部とほぼ同じ高さの２つの異なる高さにある半導体基板の表面にそれぞれトランジスタを形成する場合の一例を示す説明図である。（実施の形態３）
【図６】図１に示す半導体装置を製造する工程を示す製造工程図である。（実施の形態１）
【図７】図１に示す半導体装置を製造するための異なる工程を示す製造工程図である。（実施の形態１）
【図８】図１に示す半導体装置を製造するためのさらに異なる工程を示す製造工程図である。（実施の形態１）
【図９】図１に示す半導体装置を製造するためのさらに異なる工程を示す製造工程図である。（実施の形態１）
【図１０】図４に示す半導体装置を製造するためのさらに異なる工程を示す製造工程図である。（実施の形態２）
【図１１】図４に示す半導体装置を製造する工程を示す製造工程図である。（実施の形態１）
【図１２】図４に示す半導体装置を製造するための異なる工程を示す製造工程図である。（実施の形態２）
【図１３】図４に示す半導体装置を製造するためのさらに異なる工程を示す製造工程図である。（実施の形態２）
【図１４】図４に示す半導体装置を製造するためのさらに異なる工程を示す製造工程図である。（実施の形態２）
【図１５】図４に示す半導体装置を製造するためのさらに異なる工程を示す製造工程図である。（実施の形態２）
【符号の説明】
【００６２】
１００    第１導電型半導体基板
１１０    島状半導体層
２００、２１０、２１２    ゲート絶縁膜
２０１    トンネル酸化膜
２０２    ゲート間絶縁膜
２２０、２２１、２２３、２２４    素子分離
２２１、２２２    スリット
２３０、２３１    層間絶縁膜
３０１，３０１，３１０、３１１、３１２、３１３    第２導電拡散層
４００      第１導電型拡散層
５００、５１０、５１２    ゲート電極
５０１    浮遊ゲート
５０１    制御ゲート
６００、６０１、６０２、６０４、６０５    コンタクト
６１０、６１１、６１３、６１４    メタル配線
【図１】
2007134593.tif 000003
【図２】
2007134593.tif 000004
【図３】
2007134593.tif 000005
【図４】
2007134593.tif 000006
【図５】
2007134593.tif 000007
【図６】
2007134593.tif 000008
【図７】
2007134593.tif 000009
【図８】
2007134593.tif 000010
【図９】
2007134593.tif 000011
【図１０】
2007134593.tif 000012
【図１１】
2007134593.tif 000013
【図１２】
2007134593.tif 000014
【図１３】
2007134593.tif 000015
【図１４】
2007134593.tif 000016
【図１５】
2007134593.tif 000017