(57)【要約】【課題】アニール処理を伴うウエハへの成膜処理において、ウエハ内のアニール温度を均一に保つことのできる技術を提供する。【解決手段】ホルダフレームＵＨＦ、ウエハ押さえ軸ＵＨＰおよびウエハ押さえ爪ＵＨＮから形成された上部ウエハホルダＵＷＨと、下部ウエハホルダＢＷＨとを備えた熱処理装置内において、ウエハ状のｎ＋＋型高濃度基板１と接触するウエハ押さえ爪ＵＨＮおよび下部ウエハホルダＢＷＨは、熱伝導率が低い石英ガラスから形成されたものを用いる。【選択図】図１０
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【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第１の主面に金属膜を成膜する工程、
（ｂ）前記（ａ）工程後、前記半導体ウエハに熱処理を施す工程。
ここで、前記熱処理は、前記半導体ウエハを保持する保持手段と、前記半導体ウエハに加熱する加熱手段とを備えた熱処理装置により行い、
前記保持手段のうち、前記半導体ウエハと接触する第１の部材は、前記第１の部材以外の第２の部材以下の熱伝導率の材質で形成されている。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の部材は石英ガラスから形成され、
前記第２の部材はＳＵＳから形成されている。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記加熱手段は、平面で前記半導体ウエハの直径と重なるように配置し、
前記（ｂ）工程は、前記半導体ウエハと前記加熱手段とを対向させ、前記半導体ウエハを保持した前記保持手段を回転させつつ行う。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記半導体ウエハには、複数のダイオードまたは複数のパワーＭＩＳＦＥＴの少なくとも一方が形成され、
前記（ｂ）工程では、前記半導体ウエハの前記第１の主面に前記半導体ウエハと前記金属膜との共晶層を形成する。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記金属膜は、前記複数のダイオードまたは複数のパワーＭＩＳＦＥＴの少なくとも一方の電極の１つである。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記金属膜は、金を含む。
【請求項７】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの第１の主面に金属膜を成膜しつつ、前記第１の主面とは反対側の第２の主面から前記半導体ウエハに熱処理を施す工程。
ここで、前記熱処理は、前記半導体ウエハを保持する保持手段と、前記第２の主面と対向して配置され、前記第２の主面から前記半導体ウエハに加熱する加熱手段とを備えた熱処理装置により行い、
前記保持手段のうち、前記半導体ウエハと接触する第１の部材は、前記第１の部材以外の第２の部材以下の熱伝導率の材質で形成されている。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１の部材は石英ガラスから形成され、
前記第２の部材はＳＵＳから形成されている。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記加熱手段は、平面で前記半導体ウエハの直径と重なるように配置し、
前記（ａ）工程は、前記半導体ウエハの前記第２の主面と前記加熱手段とを対向させ、前記半導体ウエハを保持した前記保持手段を回転させつつ行う。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記半導体ウエハには、複数のダイオードまたは複数のパワーＭＩＳＦＥＴの少なくとも一方が形成され、
前記（ａ）工程では、前記半導体ウエハの前記第１の主面に前記半導体ウエハと前記金属膜との共晶層を形成する。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１の主面は前記半導体ウエハの裏面であり、
前記第２の主面は前記半導体ウエハの素子形成面であり、
前記金属膜は、前記複数のダイオードまたは複数のパワーＭＩＳＦＥＴの少なくとも一方の電極の１つである。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記金属膜は、金を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板の主面（素子形成面）とは反対側の裏面に金属電極を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
日本特開２００２−１１０５８１号公報（特許文献１）には、装着された半導体基板を加熱するハロゲンランプを含み、半導体基板を支持するガードリングと、ハロゲンランプが半導体基板を加熱する間、所定の面内において半導体基板が回転するようガードリングを回転させる回転部とを備えた、精度の高い熱処理を実現する熱処理装置が開示されている。
【０００３】
日本特開２００３−７６９４号公報（特許文献２）および日本特開２００５−６４０１８号公報（特許文献３）には、ランプ加熱を用いた熱処理装置において、ウエハ載置台の周縁部を石英等の熱伝導性の低い材料よりなる押さえ部材とし、その押さえ部を介して逃げる熱量を抑制する技術が開示されている。
【０００４】
日本特開２００２−２９９３１９号公報（特許文献４）には、ウエハホルダの枠部材を熱伝導率の低い材料で形成した構成を有するランプヒータを含む自然酸化膜除去装置が開示されている。
【０００５】
日本特開２０００−２６１９２号公報（特許文献５）には、シリコン単結晶薄膜の気相成長装置において、サセプタの座繰り部に埋設されているリフトピンの基材を、サセプタの基材よりも熱伝導率低い基材に変更することにより、リフトピン近傍のサセプタ温度の局所的な低下を防止して、サセプタ温度の面内均一性を改善し、シリコン単結晶薄膜の膜厚を均一化する技術が開示されている。
【０００６】
日本特開２００１−２６８７１号公報（特許文献６）および日本特開２００３−７６４３号公報（特許文献７）には、載置台（サセプタ）の一部等を熱伝導性の低い石英等で形成した構成の成膜処理装置が開示されている。
【特許文献１】特開２００２−１１０５８１号公報
【特許文献２】特開２００３−７６９４号公報
【特許文献３】特開２００５−６４０１８号公報
【特許文献４】特開２００２−２９９３１９号公報
【特許文献５】特開２０００−２６１９２号公報
【特許文献６】特開２００１−２６８７１号公報
【特許文献７】特開２００３−７６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ダイオード素子が形成された半導体チップ（以下、単にチップと記す）の製造工程においては、個々のチップへ分割する前の半導体ウエハ（以下、単にウエハと記す）の状態で、ウエハの裏面に対して研削処理およびウエットエッチング処理を施すことで薄型加工を行った後、その裏面にスパッタリング処理で金属薄膜を成膜し、アニール処理を施すことで裏面電極を形成している。
【０００８】
上記スパッタリング処理およびアニール処理においては、ウエハの割れが懸念されることから、たとえばウエハをホルダにセットして全自動で処理が行われている。このホルダにセットされたウエハは、裏面に金属薄膜がスパッタリングされた後、ランプ加熱にて主面（素子形成面）からアニール処理が施される。ホルダは、たとえばステンレス鋼（以降、ＳＵＳ（Special Use Stainless steel）と記す）から製造されている。そのため、アニール処理の熱がウエハとホルダとの接触箇所を伝ってウエハから逃げてしまい、ウエハ内のアニール温度を均一に保てなくなってしまう課題が生じる。
【０００９】
本発明の一つの目的は、アニール処理を伴うウエハへの成膜処理において、ウエハ内のアニール温度を均一に保つことのできる技術を提供することにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置の製造方法は、以下の工程を含む：
（ａ）半導体ウエハの第１の主面に金属膜を成膜する工程、
（ｂ）前記（ａ）工程後、前記半導体ウエハに熱処理を施す工程。
【００１２】
ここで、前記熱処理は、前記半導体ウエハを保持する保持手段と、前記半導体ウエハに加熱する加熱手段とを備えた熱処理装置により行い、
前記保持手段のうち、前記半導体ウエハと接触する第１の部材は、前記第１の部材以外の第２の部材以下の熱伝導率の材質で形成されている。
【００１３】
また、本発明による半導体装置の製造方法は、以下の工程を含む：
（ａ）半導体ウエハの第１の主面に金属膜を成膜しつつ、前記第１の主面とは反対側の第２の主面から前記半導体ウエハに熱処理を施す工程。
【００１４】
ここで、前記熱処理は、前記半導体ウエハを保持する保持手段と、前記第２の主面と対向して配置され、前記第２の主面から前記半導体ウエハに加熱する加熱手段とを備えた熱処理装置により行い、
前記保持手段のうち、前記半導体ウエハと接触する第１の部材は、前記第１の部材以外の第２の部材以下の熱伝導率の材質で形成されている。
【発明の効果】
【００１５】
本願において開示される発明のうち、一つの代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）熱処理装置における半導体ウエハを保持する保持手段のうち、半導体ウエハと接触する第１の部材を熱伝導率の低い部材で形成するので、熱処理時に半導体ウエハから熱を逃げ難くすることができる。
（２）熱処理装置における半導体ウエハを加熱する加熱手段を半導体ウエハの直径と重なるように配置し、熱処理は半導体ウエハを保持する保持手段を回転させつつ行うので、半導体ウエハに熱を均一に加えることができる。
【発明を実施するための最良の形態】
【００１６】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１７】
ウエハとは、半導体素子または集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、エピタキシャル基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００１８】
デバイス面もしくは素子形成面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００１９】
ランプアニールとは、ハロゲンランプ、キセノンフラッシュランプおよびアークランプ等を加熱源とした試料（ウエハ）の熱処理をいう。
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２５】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばＰＩＮダイオードを含むものである。この本実施の形態１の半導体装置の製造工程について図１〜図１９を用いて説明する。
【００２９】
図１は、本実施の形態１の半導体装置の製造工程を示したフローチャートであり、図２〜図９および図１５〜図１９は、本実施の形態１の半導体装置の製造工程中の要部断面図である。
【００３０】
まず、図２に示すように、ｎ型の不純物（たとえばＰ（リン））が高濃度でドープされたＳｉ（シリコン）からなるｎ＋＋型高濃度基板（半導体ウエハ）１上にｎ−−型エピタキシャル層を成長させることにより、本実施の形態１のＰＩＮダイオードのＩ層２を形成する。このＩ層２は、抵抗率が約１００Ωｃｍ〜１０００Ωｃｍ程度であり、その厚さは、たとえば約８μｍ程度とすることを例示できる。
【００３１】
次に、図３に示すように、ｎ＋＋型高濃度基板１に熱処理を施し、Ｉ層２の表面に酸化シリコン膜３を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をドライエッチングし、Ｉ層２に達する開口部４を形成する。続いて、その開口部４よりＩ層２にｐ型の不純物（たとえばＢ（ホウ素））を導入し、ｐ＋＋型半導体領域５を形成する。次いで、Ｎ２（窒素）雰囲気中において、ｎ＋＋型高濃度基板１に１０００℃程度の熱処理を施すことにより、ｐ＋＋型半導体領域５、Ｉ層２およびｎ＋＋型高濃度基板１によるＰＩＮ接合を形成することができる。
【００３２】
次に、図４に示すように、酸化シリコン膜３を除去した後、高温低圧ＣＶＤ法によりＩ層２上に酸化シリコン膜６を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜６をドライエッチングし、開口部７を形成する。続いて、その開口部７よりＩ層２にｎ型の不純物（たとえばＰ）を導入し、平面でｐ＋＋型半導体領域５を取り囲むｎ＋＋型ガードリング領域８を形成する。このようなｎ＋＋型ガードリング領域８を形成したことにより、本実施の形態１のＰＩＮダイオードの完成後（使用時）において、Ｉ層２に広がる空乏層をｎ＋＋型ガードリング領域８で遮断することができる。また、Ｉ層２に広がる空乏層を遮断することによって、Ｉ層２とｎ＋＋型高濃度基板１との接合面積、およびＩ層２とｐ＋＋型半導体領域５との接合面積を小さくすることができる。それにより、Ｉ層２に形成される接合容量を小さくすることが可能となる。すなわち、本実施の形態１によりＰＩＮダイオードを低容量化することができる。
【００３３】
次に、図５に示すように、たとえばＣＶＤ法によりｎ＋＋型高濃度基板１上にＰＳＧ（Phospho Silicate Glass）膜９を堆積する。続いて、低圧熱ＣＶＤ法によりＰＳＧ膜９上にＳｉ３Ｎ４膜１０を堆積し、ＰＳＧ膜９およびＳｉ３Ｎ４膜１０からなる表面保護膜を形成する。
【００３４】
次に、ｎ＋＋型高濃度基板１に熱処理を施すことによって、本実施の形態１のＰＩＮダイオードの容量特性の低下を防いでもよい。なお、この熱処理は省略してもよい。
【００３５】
次に、図６に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてＳｉ３Ｎ４膜１０、ＰＳＧ膜９および酸化シリコン膜６をドライエッチングし、ｐ＋＋型半導体領域５に達する開口部１１を形成する。
【００３６】
次に、図７に示すように、開口部１１の内部を含むｎ＋＋型高濃度基板１上にＡｌ（アルミニウム）およびＳｉ（シリコン）からなる合金膜を蒸着する。続いて、フォトレジスト膜をマスクにして、そのＡｌおよびＳｉからなる合金膜をエッチングすることにより、表面電極１２を形成する（工程Ｐ１）。表面電極１２はＡｌおよびＳｉからなる合金膜から形成されていることから、前述の低圧熱ＣＶＤ法によるＳｉ３Ｎ４膜１０の成膜時の温度（８００℃〜９００℃程度）に耐えられない。そのため、本実施の形態１のように、表面電極１２は、Ｓｉ３Ｎ４膜１０の成膜後に形成することが好ましい。
【００３７】
次いで、表面電極１２や表面保護膜などが形成されたｎ＋＋型高濃度基板１の主面の水素等を除去するための熱処理を施した後、ｎ＋＋型高濃度基板１の主面に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付ける。続いて、ｎ＋＋型高濃度基板１の裏面（第１の主面）をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｎ＋＋型高濃度基板１を薄くする（工程Ｐ２）。続いて、ｎ＋＋型高濃度基板１の裏面をライトエッチングし、前記研削工程によりｎ＋＋型高濃度基板１の裏面に生じたダメージ層を除去する（工程Ｐ３）。
【００３８】
次に、上記保護テープを剥がし、ｎ＋＋型高濃度基板１を洗浄した後、図８に示すように、スパッタリング法にてｎ＋＋型高濃度基板１の裏面にＡｕ（金）膜（金属膜）１３Ａを堆積する。続いて、図９に示すように、ｎ＋＋型高濃度基板１に３６０℃程度のアニール処理（熱処理）を施すことにより、ｎ＋＋型高濃度基板１とＡｕ膜１３Ａとの界面にＳｉとＡｕとによる共晶層１３Ｂを形成する。それにより、Ａｕ膜１３Ａと共晶層１３Ｂとによる裏面電極１３を形成することができる（工程Ｐ４）。
【００３９】
ここで、上記Ａｕ膜１３Ａの堆積工程およびその後のアニール処理工程について詳しく説明する。
【００４０】
図１０は上記Ａｕ膜１３Ａのスパッタリング処理およびアニール処理を行う熱処理装置の概要を示す断面図であり、図１１は図１０に示した熱処理装置に含まれる上部ウエハホルダの平面図であり、図１２は図１０に示した熱処理装置に含まれる下部ウエハホルダの平面図であり、図１３および図１４は図１０に示した熱処理装置に含まれるランプアニール装置の平面図である。
【００４１】
図１０に示すように、ウエハ状のｎ＋＋型高濃度基板１は、まず主面（素子形成面（第２の主面））を下向きにして加熱源となるランプ（加熱手段）ＬＭＰを備えたランプハウスＬＨに対向するように下部ウエハホルダＢＷＨにセットされる。次いで、ｎ＋＋型高濃度基板１がセットされた下部ウエハホルダ（保持手段）ＢＷＨの上から上部ウエハホルダＵＷＨがセットされ、裏面電極１３が形成されるｎ＋＋型高濃度基板１の裏面は、上記Ａｕ膜１３Ａの材料となるスパッタターゲットＳＰＴに対向する。上部ウエハホルダ（保持手段）ＵＷＨは、ホルダフレームＵＨＦ、ウエハ押さえ軸ＵＨＰおよびウエハ押さえ爪ＵＨＮから形成されており、上部ウエハホルダＵＷＨが下部ウエハホルダＢＷＨ上にセットされると、ウエハ押さえ爪ＵＨＮによってｎ＋＋型高濃度基板１が固定される。この状態で、まずｎ＋＋型高濃度基板１の裏面へのスパッタリング処理が行われ、前述のＡｕ膜１３Ａが堆積される。次いで、ランプＬＭＰによりｎ＋＋型高濃度基板１の主面が加熱され、前述の共晶層１３Ｂが形成される。本実施の形態１において、ランプＬＭＰとしては、平面リング状のもの（図１３参照）、もしくは複数の平面円形のランプＬＭＰが平面リング状にランプハウスＬＨ内に配置されたもの（図１４参照）を例示することができる。
【００４２】
本実施の形態１において、熱処理装置内においてｎ＋＋型高濃度基板１と接触するウエハ押さえ爪（第１の部材）ＵＨＮおよび下部ウエハホルダＢＷＨ（第１の部材）は、熱伝導率が低い（１．３５Ｗ・ｍ／Ｋ程度）石英ガラスから形成されている。また、ｎ＋＋型高濃度基板１と接触しないウエハ押さえ軸（第２の部材）ＵＨＰはＳＵＳから形成され、ホルダフレームＵＨＦは石英ガラスから形成されている。このように、熱処理装置においてｎ＋＋型高濃度基板１と接触する部材を石英ガラスから形成することにより、これらの部材を相対的に熱伝導率が大きいＳＵＳ（熱伝導率１６．４Ｗ・ｍ／Ｋ程度）から形成した場合に比べて、アニール処理時にこれら部材を伝ってｎ＋＋型高濃度基板１からアニール熱を逃げ難くすることができる。その結果、ｎ＋＋型高濃度基板１全体においてアニール温度を均一にすることができ、ｎ＋＋型高濃度基板１の裏面全域で共晶層１３Ｂを安定した膜質で形成することができる。すなわち、本実施の形態１の半導体装置の歩留まりを向上することができる。
【００４３】
次に、図１５に示すように、ウエハ状のｎ＋＋型高濃度基板１の裏面（裏面電極）にダイシングテープＤＰの粘着面を添付し、さらにｎ＋＋型高濃度基板１を取り囲むリング状のダイシングフレームＤＦをダイシングテープＤＰの粘着面に添付して固定する。この状態でｎ＋＋型高濃度基板１をダイシングにより分割し、単位素子のＰＩＮダイオードのチップ１４に分割する（工程Ｐ５）。
【００４４】
次に、図１６に示すように、ダイシングシートＤＳを上記粘着面とは反対側の裏面から突き上げピンＴＰによって突き上げ、浮き上がったチップ１４を吸着コレットＫＣによって吸着し、ピックアップする（工程Ｐ６）。続いて、図１７に示すように、ピップアップしたチップ１４をリード１５にチップ１４の裏面電極１３を接続する（工程Ｐ７）。次いで、図１８に示すように、表面電極１２を、ボンディングワイヤ１６を介してリード１７と電気的に接続する（工程Ｐ８）。次いで、図１９に示すように、リード１５、１７、チップ１４およびボンディングワイヤ１６を封止樹脂１８により封止することにより、リード１５、１７の一部を実装用に外部に露出させたパッケージを形成する。
【００４５】
その後、封止樹脂１８の外周面にレーザー印字等の極性識別マークを形成する。以上のように製造された本実施の形態１のパッケージは、配線（実装）基板に実装されて、たとえば携帯電話等の移動体通信機器に組み込まれる。
【００４６】
（実施の形態２）
次に、本実施の形態２について説明する。
【００４７】
本実施の形態２は、前記実施の形態１における工程Ｐ４のスパッタリング法によるＡｕ膜１３Ａの成膜処理（図８参照）と、アニール処理による共晶層１３Ｂの形成処理を同時に行うものである。なお、このＡｕ膜１３Ａの成膜処理およびアニール処理を同時に行った後に、さらにもう一度アニール処理を行ってもよい。それ以外の工程は、前記実施の形態１と同様である。
【００４８】
本実施の形態２においても、Ａｕ膜１３Ａの成膜処理およびアニール処理による共晶層１３Ｂの形成処理では、前記実施の形態１で示した熱処理装置（図１０〜図１４参照）を用いる。それにより、熱処理装置においてｎ＋＋型高濃度基板１と接触する部材を伝ってｎ＋＋型高濃度基板１からアニール熱を逃げ難くすることができる。その結果、ｎ＋＋型高濃度基板１全体においてアニール温度を均一にすることができ、ｎ＋＋型高濃度基板１の裏面全域で共晶層１３Ｂを安定した膜質で形成することができる。すなわち、本実施の形態２においても、前記実施の形態１と同様の効果を得ることができる。
【００４９】
（実施の形態３）
次に、本実施の形態３について説明する。
【００５０】
本実施の形態３では、前記実施の形態１における工程Ｐ４のスパッタリング法によるＡｕ膜１３Ａの成膜処理（図８参照）と、アニール処理による共晶層１３Ｂの形成処理を、前記実施の形態１の熱処理装置（図１０〜図１４参照）とは異なる構成の熱処理装置を用いて行うものである。それ以外の工程は、前記実施の形態１と同様である。
【００５１】
図２０は本実施の形態３の熱処理装置の概要を示す断面図であり、図２１は図２０に示した熱処理装置に含まれるランプアニール装置の平面図である。
【００５２】
図２１に示すように、本実施の形態３のランプアニール装置は、平面でウエハ状のｎ＋＋型高濃度基板１の直径方向に延在し、その直径とほぼ同じ長さの長辺の平面略矩形のランプ（加熱手段）ＬＭＰ２を備える。また、アニール処理時には、上部ウエハホルダＵＷＨおよび下部ウエハホルダＢＷＨは、ｎ＋＋型高濃度基板１を保持した状態でｎ＋＋型高濃度基板１の主面および裏面に沿って回転する。それら以外の構造は、前記実施の形態１の熱処理装置と同様である。
【００５３】
このような構造の本実施の形態３の熱処理装置によれば、たとえば前記実施の形態１で示したような平面リング状のランプＬＭＰ（図１３参照）に比べて、ｎ＋＋型高濃度基板１の裏面全域に均一にアニール熱を加えることができる。それにより、ｎ＋＋型高濃度基板１の裏面全域で共晶層１３Ｂを前記実施の形態１よりも安定した膜質で形成することが可能となる。
【００５４】
上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。
【００５５】
（実施の形態４）
次に、本実施の形態４について説明する。
【００５６】
本実施の形態４は、前記実施の形態３の熱処理装置（図２０および図２１参照）を用いて、前記実施の形態１における工程Ｐ４のスパッタリング法によるＡｕ膜１３Ａの成膜処理（図８参照）と、アニール処理による共晶層１３Ｂの形成処理を同時に行うものである。なお、このＡｕ膜１３Ａの成膜処理およびアニール処理を同時に行った後に、さらにもう一度アニール処理を行ってもよい。それ以外の工程は、前記実施の形態１と同様である。
【００５７】
このような本実施の形態４によっても、前記実施の形態３と同様に、ｎ＋＋型高濃度基板１の裏面全域に均一にアニール熱を加えることができる。その結果、ｎ＋＋型高濃度基板１全体においてアニール温度を均一にすることができ、ｎ＋＋型高濃度基板１の裏面全域で共晶層１３Ｂを安定した膜質で形成することができる。すなわち、本実施の形態４においても、前記実施の形態３と同様の効果を得ることができる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
前記実施の形態においては、裏面電極となる金属膜をＡｕ膜とする場合について説明したが、Ｓｂ（アンチモン）を数％程度含むＡｕ膜もしくはＡｕ膜／Ｓｂ膜／Ａｕ膜からなる多層膜としてもよい。
【００６０】
また、前記実施の形態では、ＰＩＮダイオードが形成されたチップの裏面に裏面電極を形成する場合について説明したが、同様の裏面電極の形成方法は、ＰＩＮダイオード以外のダイオードが形成されたチップおよびパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の裏面電極形成工程でも適用することができる。
【産業上の利用可能性】
【００６１】
本発明の半導体装置の製造方法は、裏面に金属電極を有する、たとえばダイオードやパワーＭＩＳＦＥＴ等の素子が形成されたチップを有する半導体装置の製造工程に適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１である半導体装置の製造工程を示すフローチャートである。
【図２】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造工程で用いる熱処理装置の概要を説明する断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造工程で用いる熱処理装置に含まれる上部ウエハホルダの平面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程で用いる熱処理装置に含まれる下部ウエハホルダの平面図である。
【図１３】本発明の実施の形態１である半導体装置の製造工程で用いる熱処理装置に含まれるランプアニール装置の平面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程で用いる熱処理装置に含まれるランプアニール装置の平面図である。
【図１５】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の実施の形態３である半導体装置の製造工程で用いる熱処理装置の概要を説明する断面図である。
【図２１】本発明の実施の形態３である半導体装置の製造工程で用いる熱処理装置に含まれるランプアニール装置の平面図である。
【符号の説明】
【００６３】
１  ｎ＋＋型高濃度基板（半導体ウエハ）
２  Ｉ層
３  酸化シリコン膜
４  開口部
５  ｐ＋＋型半導体領域
６  酸化シリコン膜
７  開口部
８  ｎ＋＋型ガードリング領域
９  ＰＳＧ膜
１０  Ｓｉ３Ｎ４膜
１１  開口部
１２  表面電極
１３  裏面電極
１３Ａ  Ａｕ膜（金属膜）
１３Ｂ  共晶層
１４  チップ
１５  リード
１６  ボンディングワイヤ
１７  リード
１８  封止樹脂
ＢＷＨ  下部ウエハホルダ（保持手段）
ＤＰ  ダイシングテープ
ＬＨ  ランプハウス
ＬＭＰ、ＬＭＰ２  ランプ（加熱手段）
Ｐ１〜Ｐ１０  工程
ＴＰ  突き上げピン
ＳＰＴ  スパッタターゲット
ＵＨＦ  ホルダフレーム
ＵＨＮ  ウエハ押さえ爪（第１の部材）
ＵＨＰ  ウエハ押さえ軸（第２の部材）
ＵＷＨ  上部ウエハホルダ（保持手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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