(57)【要約】【課題】本発明は、Ｎ型及びＰ型半導体基板の全てに適用されて構成回路間のノイズを減らすことができる半導体集積回路素子を提供する。  本発明はまた、Ｎ型及びＰ型半導体基板の全てに適用されて構成回路間のノイズを減らすことができる半導体集積回路素子の製造方法を提供する。【解決手段】Ｎ型及びＰ型半導体基板の全てに適用されて構成回路間のノイズを減らすことができる半導体集積回路素子及びその製造方法が提供される。半導体集積回路素子は、半導体基板内に形成されて相互に電気的に分離された第１導電型の第１、第２及び第３深いウェルと、第１、第２及び第３深いウェルと半導体基板の表面間にそれぞれ形成されて相異なる電源と接続する第２導電型の第１ウェルと第２ウェル、及びアクティブピクセルセンサアレイと、半導体基板内に形成されて第１ウェル、第２ウェル及びアクティブピクセルセンサアレイの側部をそれぞれ取り囲む第１導電型の第１、第２及び第３保護ウェルを含む。【選択図】図２Ａ
2007005806.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成されて相互に電気的に分離された第１導電型の第１、第２及び第３深いウェルと
前記第１、第２及び第３深いウェルと前記半導体基板の表面間にそれぞれ形成されて相異なる電源と接続する第２導電型の第１ウェルと第２ウェル、及びアクティブピクセルセンサアレイと
前記半導体基板内に形成されて前記第１ウェル、第２ウェル及びアクティブピクセルセンサアレイの側部をそれぞれ取り囲む第１導電型の第１、第２及び第３保護ウェルとを含むことを特徴とする半導体集積回路素子。
【請求項２】
前記第１ウェルと前記第１保護ウェル内にはアナログ回路が形成されて、前記第２ウェルと前記第２保護ウェル内にはデジタル回路が形成されて、前記アクティブピクセルセンサアレイと前記第３保護ウェル内にはイメージセンシング回路が形成されることを特徴とする請求項１に記載の半導体集積回路素子。
【請求項３】
前記第１、第２及び第３保護ウェルはそれぞれ接地と接続することを特徴とする請求項２に記載の半導体集積回路素子。
【請求項４】
前記アナログ回路は前記アクティブピクセルセンサアレイからの電気信号をサンプリングする相関二重サンプラを含むことを特徴とする請求項２に記載の半導体集積回路素子。
【請求項５】
前記デジタル回路はタイミング信号及び制御信号を提供するタイミングジェネレータまたはデコーダを含むことを特徴とする請求項２に記載の半導体集積回路素子。
【請求項６】
前記第１、第２及び第３深いウェルは前記半導体表面から約２―１２μｍ深さに形成されることを特徴とする請求項１に記載の半導体集積回路素子。
【請求項７】
前記第１、第２及び第３深いウェルは約２×１０１２ａｔｏｍｓ／ｃｍ２のドーズでイオン注入された領域であることを特徴とする請求項６に記載の半導体集積回路素子。
【請求項８】
前記半導体基板は第２導電型であって、前記第１、第２及び第３保護ウェルは前記半導体基板の表面からそれぞれ前記第１、第２及び第３深いウェルまで延長されて形成されたことを特徴とする請求項１に記載の半導体集積回路素子。
【請求項９】
前記半導体基板はＮ型であって、前記半導体基板は基板電源ＶＤＤ＿ｓｕｂと接続することを特徴とする請求項８に記載の半導体集積回路素子。
【請求項１０】
前記半導体基板は第１導電型であって、前記第１、第２及び第３保護ウェルは前記半導体基板の表面から約０．５―２μｍ深さまで形成されたことを特徴とする請求項１に記載の半導体集積回路素子。
【請求項１１】
前記半導体基板はＰ型であって、前記半導体基板は接地ＧＮＤと接続することを特徴とする請求項１０に記載の半導体集積回路素子。
【請求項１２】
前記半導体基板内に前記第１、第２及び第３保護ウェル間に形成されて前記第１、第２及び第３保護ウェルを相互に電気的に分離する第２導電型の基板ウェルをさらに含むことを特徴とする請求項１に記載の半導体集積回路素子。
【請求項１３】
（ａ）半導体基板内に相互に電気的に分離された第１導電型の第１、第２及び第３深いウェルを形成する段階と
（ｂ）前記第１、第２及び第３深いウェルと前記半導体基板の表面間にそれぞれ第１、第２及び第３保護ウェルで囲まれて、相異なる電源と接続する第２導電型の第１ウェルと第２ウェル、及びアクティブピクセルセンサアレイを形成する段階とを含むことを特徴とする半導体集積回路素子の製造方法。
【請求項１４】
前記（ｂ）段階は、
前記第１、第２及び第３深いウェルと前記半導体基板の表面間にそれぞれ前記第１ウェルと第２ウェル、及びアクティブピクセルセンサアレイを形成する段階と
前記半導体基板内に前記第１ウェル、第２ウェル及びアクティブピクセルセンサアレイの側部をそれぞれ取り囲む前記第１、第２及び第３保護ウェルを形成する段階とを含むことを特徴とする請求項１３に記載の半導体集積回路素子の製造方法。
【請求項１５】
前記半導体基板内に前記第１、第２及び第３保護ウェル間に形成されて前記第１、第２及び第３保護ウェルを相互に電気的に分離する第２導電型の基板ウェルをさらに含むことを特徴とする請求項１４に記載の半導体集積回路素子の製造方法。
【請求項１６】
前記第１ウェルと前記第１保護ウェル内にアナログ回路を形成して前記第２ウェルと前記第２保護ウェル内にデジタル回路を形成して、前記アクティブピクセルセンサアレイと前記第３保護ウェル内にイメージセンシング回路を形成する段階をさらに含むことを特徴とする請求項１３に記載の半導体集積回路素子の製造方法。
【請求項１７】
前記第１、第２及び第３保護ウェルはそれぞれ接地と接続することを特徴とする請求項１６に記載の半導体集積回路素子の製造方法。
【請求項１８】
前記アナログ回路は前記アクティブピクセルセンサアレイからの電気信号をサンプリングする相関二重サンプラを含むことを特徴とする請求項１６に記載の半導体集積回路素子の製造方法。
【請求項１９】
前記デジタル回路はタイミング信号及び制御信号を提供するタイミングジェネレータまたはデコーダを含むことを特徴とする請求項１６に記載の半導体集積回路素子の製造方法。
【請求項２０】
前記第１、第２及び第３深いウェルは前記半導体表面から約２―１２μｍ深さに形成されることを特徴とする請求項１３に記載の半導体集積回路素子の製造方法。
【請求項２１】
前記第１、第２及び第３深いウェルは約２×１０１２ａｔｏｍｓ／ｃｍ２のドーズでイオン注入された領域であることを特徴とする請求項２０に記載の半導体集積回路素子の製造方法。
【請求項２２】
前記半導体基板は第２導電型であって、前記第１、第２及び第３保護ウェルは前記半導体基板の表面からそれぞれ前記第１、第２及び第３深いウェルまで延長されて形成されたことを特徴とする請求項１３に記載の半導体集積回路素子の製造方法。
【請求項２３】
前記半導体基板はＮ型であって、前記半導体基板は基板電源ＶＤＤ＿ｓｕｂと接続することを特徴とする請求項２２に記載の半導体集積回路素子の製造方法。
【請求項２４】
前記半導体基板は第１導電型であって、前記第１、第２及び第３保護ウェルは前記半導体基板の表面から約０．５―２μｍ深さまで形成されたことを特徴とする請求項１３に記載の半導体集積回路素子の製造方法。
【請求項２５】
前記半導体基板はＰ型であって、前記半導体基板は接地ＧＮＤと接続することを特徴とする請求項２４に記載の半導体集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路素子に係り、さらに詳細にイメージセンサを含む半導体集積回路素子及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサ（ｉｍａｇｅ  ｓｅｎｓｏｒ）は光学映像を電気信号に変換させる素子である。最近になって、コンピュータ産業と通信産業の発達によってデジタルカメラ、カムコーダ、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボット等多様な分野で性能が向上したイメージセンサの需要が増大している。
【０００３】
最近システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）チップ技術の進歩に伴って、このようなイメージセンサを具現する半導体集積回路素子はデジタル回路、アナログ回路及びイメージセンシング回路を単一半導体基板内に集積する半導体集積回路素子で開発されている。デジタル回路、アナログ回路及びイメージセンシング回路を単一基板に混載する半導体集積回路素子では、デジタル回路、アナログ回路及びイメージセンシング回路相互間の電磁気的な干渉を防止するために各回路毎に別途の外部電源を供給する方式を採択することによって各回路の干渉により発生するノイズ（ｎｏｉｓｅ）を減らしている。
【０００４】
一般的にデジタル回路、アナログ回路及びイメージセンシング回路毎に別途の外部電源を供給するためには各回路が形成される半導体基板内に不純物をイオン注入してウェル（ｗｅｌｌ）を形成して各回路を電気的に分離させることができる。従来技術によるイメージセンサを含む半導体集積回路素子の場合、半導体基板がＰ型なのかＮ型なのかによって先に言及したウェル内の不純物が変更されなければならない。もしもＰ型半導体基板に用いたウェル構造をＮ型半導体基板にも同じく適用する場合各回路に印加される外部電源間に短絡（ｓｈｏｒｔ  ｃｉｒｃｕｉｔ）が発生する問題が起きる。このように半導体基板に含まれた不純物の種類によって、ウェル構造が変更されたりウェル形成のためにイオン注入される不純物が変更されたりしなければならない。
【０００５】
また、従来技術による半導体集積回路素子の場合別途の外部電源を供給するために各回路に対応する半導体基板上にウェルを形成したが、半導体基板間の各ウェル間のポテンシャル障壁が大きくなくいので、半導体基板に印加される基板用電源に各回路が影響を受けたり各回路に印加される外部電源により相互に影響を受けてノイズが発生する問題がある。
【特許文献１】米国特許第５７９６１４７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、Ｎ型及びＰ型半導体基板の全てに適用されて構成回路間のノイズを減らすことができる半導体集積回路素子を提供することにある。
【０００７】
本発明が解決しようとする他の技術的課題は、Ｎ型及びＰ型半導体基板の全てに適用されて構成回路間のノイズを減らすことができる半導体集積回路素子の製造方法を提供することにある。
【０００８】
本発明の技術的課題は以上で言及した技術的課題で制限されないし、言及されないまた他の技術的課題は下記の記載から当業者に明確に理解されることができる。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の一実施形態による半導体集積回路素子は、半導体基板内に形成されて相互に電気的に分離された第１導電型の第１、第２及び第３深いウェルと、前記第１、第２及び第３深いウェルと前記半導体基板の表面間にそれぞれ形成されて相異なる電源と接続する第２導電型の第１ウェルと第２ウェル、及びアクティブピクセルセンサアレイと、前記半導体基板内に形成されて前記第１ウェル、第２ウェル及びアクティブピクセルセンサアレイの側部をそれぞれ取り囲む第１導電型の第１、第２及び第３保護ウェルを含む。
【００１０】
前記他の技術的課題を達成するための本発明の一実施形態による半導体集積回路素子の製造方法は、半導体基板内に相互に電気的に分離された第１導電型の第１、第２及び第３深いウェルを形成する段階と、前記第１、第２及び第３深いウェルと前記半導体基板の表面間にそれぞれ第１、第２及び第３保護ウェルで囲まれて、相異なる電源と接続する第２導電型の第１ウェルと第２ウェル、及びアクティブピクセルセンサアレイを形成する段階を含む。
【００１１】
本発明のその他具体的な事項は詳細な説明及び図面に含まれている。
【００１２】
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参考にすると明確になる。
【発明の効果】
【００１３】
上述したように本発明による半導体集積回路素子及びその製造方法によれば、Ｐ型及びＮ型半導体基板に同じく適用されながらデジタル回路、アナログ回路及びイメージセンシング回路毎に別途の外部電源を供給することができる。また、各回路に印加される外部電源によりノイズ発生を最小化することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参考にすると明確になる。しかし本発明は以下で開示する実施形態に限られることなく多種多様な形態で具現され、単に本実施形態は本発明の開示を完全にして、本発明が属する技術分野で通常の知識を有する者に発明の範囲を完全に知らせるために提供することであり、本発明は請求項の範囲により定義される。したがって、いくつかの実施形態でよく知られた素子構造及びよく知られた技術は本発明が狭義に解釈されることを避けるために具体的には説明しない。
【００１５】
多様な素子、要素、領域、層及び／または部分等を説明するために使われる第１、第２、第３等の用語はこの用語により限定されない。この用語は一つの素子、要素、領域、層及び／または部分等をまた他の領域、層及び／または部分と区別するために使われる。例えば、以下で論議される第１素子、第１要素、第１領域、第１レイヤ及び／または第１部分等の用語は本発明の技術思想で逸れることなく、第２素子、第２要素、第２領域、第２レイヤ及び／または第２部分等を指称する場合もある。“及び／または”は言及された事項のそれぞれ及び一つ以上の全ての組合を含む。
【００１６】
素子）または層が他の素子または層の“上に”または“上方に”、“連結された”及び／または“結合された”等で他の素子または層の関係が指称されることは他の素子または層の直接的な関係だけでなく中間に他の層または他の素子を介在した場合を全て含むことに理解されたい。反面、素子が”“直接上に” すなわち“真上に”、直接連結された “及び／または”直接カップリングされた”等に指称されることは中間に他の素子または層を介在しないことを示す。
【００１７】
本明細書で使われた用語は実施形態を説明するためのことであり本発明を制限しようとするのではない。本明細書で、単数形は文句で特別に言及しない限り複数形も含む。単数を示す用語である “一つの”と“その”は複数形態を含むことができることを意味するだけでなく、文脈上で明白な表現を除いた他の全ての形態を含む。明細書で使われる“含む”の用語は明細書に具体的に記述された形態、応用、段階、動作、素子、及び／または要素に他の形態、応用、段階、動作、素子、要素、及び／またはそのグループなどを実施や追加したりすることを排除しない。
【００１８】
ひいては、ｎ型またはｐ型は例示的なことであり、ここに説明して例示される各実施形態はそれの相補的な実施形態も含む。明細書全体にかけて同一参考符号は同一構成要素を指称する。
【００１９】
本発明の実施形態による半導体集積回路素子はＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）とＣＭＯＳイメージセンサを含む。ここで、ＣＣＤはＣＭＯＳイメージセンサに比べてノイズが少なくて画質が優秀であるが、高電圧を要求して相対的に工程単価が高い。ＣＭＯＳイメージセンサは相対的に駆動方式が簡便であって多様なスキャニング（ｓｃａｎｎｉｎｇ）方式で具現可能である。更には、信号処理回路を単一チップに集積することができて製品の小型化が可能であり、ＣＭＯＳ工程技術を互換して用いることができて製造単価を安くすることができる。また相対的に電力消耗が低くてバッテリー容量が制限される製品に適用が容易である。したがって、以下では本発明のイメージセンサとしてＣＭＯＳイメージセンサを例示して説明する。しかし、本発明の技術的思想はそのままＣＣＤにも適用できることはもちろんである。
【００２０】
添付された図面を参照して本発明の実施形態による半導体集積回路素子を詳細に説明する。
【００２１】
図１は本発明の一実施形態による半導体集積回路素子のブロック図である。
【００２２】
図１を参照すると、本発明の一実施形態による半導体集積回路素子１００はアクティブピクセルセンサアレイ（ａｃｔｉｖｅ  ｐｉｘｅｌ  ｓｅｎｓｏｒ  ａｒｒａｙ、ＡＰＳ  ａｒｒｒａｙ）１０、タイミングジェネレータ（ｔｉｍｉｎｇ  ｇｅｎｅｒａｔｏｒ）２０、ロウデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）３０、ロウドライバ（ｒｏｗ  ｄｒｉｖｅｒ）４０、相関二重サンプラ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｅｒ、ＣＤＳ）５０、アナログデジタルコンバータ（Ａｎａｌｏｇｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ、ＡＤＣ）６０、ラッチ部（ｌａｔｃｈ）７０及びカラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）８０を含む。
【００２３】
アクティブピクセルセンサアレイ１０は２次元的に配列された複数の単位画素を含む。複数の単位画素は光学映像を電気信号に変換する役割をする。アクティブピクセルセンサアレイ１０はロウドライバ４０から画素選択信号（ＲＯＷ）、リセット信号（ＲＳＴ）、電荷伝送信号（ＴＧ）等複数の駆動信号を受信して駆動される。また、変換された電気的信号は垂直信号ラインを介して相関二重サンプラ５０に提供される。
【００２４】
タイミングジェネレータ２０はロウデコーダ３０及びカラムデコーダ８０にタイミング信号及び制御信号を提供する。
【００２５】
ロウドライバ４０はロウデコーダ３０でデコーディングされた結果によって複数の単位画素を駆動するための複数の駆動信号をアクティブピクセルセンサアレイ１０に提供する。一般的にマトリックス状に単位画素が配列された場合には各行別に駆動信号を提供する。
【００２６】
相関二重サンプラ５０はアクティブピクセルセンサアレイ１０に形成された電気信号を垂直信号ラインを介して受信して維持（ｈｏｌｄ）及びサンプリングする。すなわち、特定な基準電圧レベル（以下、‘ノイズレベル’）と形成された電気的信号による電圧レベル（以下、‘信号レベル’）を二重にサンプリングして、ノイズレベルと信号レベルの差に該当する差のレベルを出力する。
【００２７】
アナログデジタルコンバータ６０は差のレベルに該当するアナログ信号をデジタル信号に変換して出力する。
【００２８】
ラッチ部７０はデジタル信号をラッチして、ラッチされた信号はカラムデコーダ８０でデコーディング結果によって順次的に映像信号処理部（図面に図示せず）に出力される。
【００２９】
本発明の一実施形態による半導体集積回路素子１００はアナログ回路、デジタル回路及びイメージセンシング回路で構成されることができる。例えば、半導体集積回路素子１００のうち相関二重サンプラ５０とアナログデジタルコンバータ６０はアナログ回路で構成され、タイミングジェネレータ２０、ロウデコーダ３０、ロウドライバ４０、ラッチ部７０及びカラムデコーダ８０はデジタル回路で構成され、アクティブピクセルセンサアレイ１０はイメージセンシング回路で構成されることができる。
【００３０】
図２Ａは本発明の一実施形態による半導体集積回路素子の断面図であって、図２Ｂは図２Ａの半導体集積回路素子の平面図である。
【００３１】
図２Ａ及び図２Ｂに示したように、半導体集積回路素子１００は半導体基板１０１上に形成されたアナログ回路１０２、デジタル回路１０４及びイメージセンシング回路１０６で構成されることができる。
【００３２】
アナログ回路１０２は第１Ｎ型ウェル１３０ａ、第１Ｎ型ウェル１３０ａ下部に形成された第１Ｐ型深いウェル１２０ａ、及び第１Ｎ型ウェル１３０ａの側部を取り囲むように形成された第１Ｐ型保護ウェル１４０ａを含む。デジタル回路１０４は第２Ｎ型ウェル１３０ｂ、第２Ｎ型ウェル１３０ｂ下部に形成された第２Ｐ型深いウェル１２０ｂ、及び第２Ｎ型ウェル１３０ｂの側部を取り囲むように形成された第２Ｐ型保護ウェル１４０ｂを含む。イメージセンシング回路１０６はアクティブピクセルセンサアレイ１５０、アクティブピクセルセンサアレイ１５０下部に形成された第３Ｐ型深いウェル１２０ｃ、及びアクティブピクセルセンサアレイ１５０の側部を取り囲むように形成された第３Ｐ型保護ウェル１４０ｃを含む。先に言及したように、図１の相関二重サンプラ５０またはアナログデジタルコンバータ６０を含むアナログ回路１０２は第１Ｎ型ウェル１３０ａ、第１Ｐ型深いウェル１２０ａ及び第１Ｐ型保護ウェル１４０ａ内に形成される。そして、図１のタイミングジェネレータ２０、ロウデコーダ３０、ロウドライバ４０、ラッチ部７０またはカラムデコーダ８０を含むデジタル回路１０４は第２Ｎ型ウェル１３０ｂ、第２Ｐ型深いウェル１２０ｂ及び第２Ｐ型保護ウェル１４０ｂ内に形成される。そして、アクティブピクセルセンサアレイ１５０を含むイメージセンシング回路１０６は第３Ｎ型ウェル１３０ｃ、第３Ｐ型深いウェル１２０ｃ及び第３Ｐ型保護ウェル１４０ｃ内に形成される。
【００３３】
本発明の一実施形態による半導体集積回路素子１００は半導体基板１０１上に形成されて、半導体基板１０１としてはシリコンウエーハまたはシリコンエピタキシャル（ｅｐｉｔａｘｉａｌ）層等を用いることができる。また半導体基板１０１にはＮ型またはＰ型不純物が含まれることができるが、本実施形態ではＮ型半導体基板１０１を例に挙げて説明する。
【００３４】
半導体基板１０１内に所定の深さでＰ型深いウェル１２０ａ、１２０ｂ、１２０ｃを形成する。Ｐ型深いウェル１２０ａ、１２０ｂ、１２０ｃはＰ型不純物、例えばホウ素（Ｂ）等をイオン注入して形成し、半導体基板１０１の表面から約２―１２μｍ深さに、望ましくは約２―３μｍ深さに形成されることができる。Ｐ型深いウェル１２０ａ、１２０ｂ、１２０ｃはアナログ回路１０２、デジタル回路１０４及びイメージセンシング回路１０６にそれぞれ対応する第１Ｐ型深いウェル１２０ａ、第２Ｐ型深いウェル１２０ｂ及び第３Ｐ型深いウェル１２０ｃを含む。Ｐ型深いウェル１２０ａ、１２０ｂ、１２０ｃに注入される不純物のドーズ（ｄｏｓｅ）は約２×１０１２ａｔｏｍｓ／ｃｍ２になることができる。このようなＰ型深いウェル１２０ａ、１２０ｂ、１２０ｃはその上部に形成されるアナログ回路１０２、デジタル回路１０４及びイメージセンシング回路１０６を相互に電気的に分離させて半導体基板１０１に印加される基板用電源ＶＤＤ＿ｓｕｂが各回路１０２、１０４、１０６に及ぼす影響を減らす役割をする。
【００３５】
第１Ｐ型深いウェル１２０ａ上には第１Ｎ型ウェル１３０ａが形成されて、第１Ｐ型深いウェル１２０ａ上にはアナログ回路１０２を保護するために第１Ｎ型ウェル１３０ａを取り囲む第１Ｐ型保護ウェル１４０ａが形成されている。第１Ｎ型ウェル１３０ａにはアナログ回路用電源ＶＤＤ＿Ａが接続されて、第１Ｐ型保護ウェル１４０ａにはアナログ回路用接地ＧＮＤが接続される。例えば、アナログ回路用電源ＶＤＤ＿Ａとしては約２．５―３．５Ｖの電圧が使われることができる。
【００３６】
また、第２Ｐ型深いウェル１２０ｂ上には第２Ｎ型ウェル１３０ｂが形成されて、第２Ｐ型深いウェル１２０ｂ上にはデジタル回路１０４を保護するために第２Ｎ型ウェル１３０ｂを取り囲む第２Ｐ型保護ウェル１４０ｂが形成されている。第２Ｎ型ウェル１３０ｂにはデジタル回路用電源ＶＤＤ＿Ｄが接続されて、第２Ｐ型保護ウェル１４０ｂにはデジタル回路用接地ＧＮＤが接続される。例えば、デジタル回路用電源ＶＤＤ＿Ｄとしては約１―２Ｖの電圧が使われることができる。
【００３７】
また、第３Ｐ型深いウェル１２０ｃ上にはアクティブピクセルセンサアレイ１５０が形成されて、第３Ｐ型深いウェル１２０ｃ上にはアクティブピクセルセンサアレイ１５０を保護するためにアクティブピクセルセンサアレイ１５０を取り囲む第３Ｐ型保護ウェル１４０ｃが形成されている。アクティブピクセルセンサアレイ１５０にはイメージセンシング回路用電源ＶＤＤ＿ＡＰＳが接続されて、第３Ｐ型保護ウェル１４０ｃにはイメージセンシング回路用接地ＧＮＤが接続される。例えば、イメージセンシング回路用電源ＶＤＤ＿ＡＰＳとしては約２―３Ｖの電圧が使われることができる。
【００３８】
そして、第１、第２及び第３Ｐ型保護ウェル１４０ａ、１４０ｂ、１４０ｃはＮ型基板ウェル１３１により相互に分離されて、Ｎ型基板ウェル１３１はアナログ回路１０２、デジタル回路１０４及びイメージセンシング回路１０６を相互に電気的に分離する役割をする。Ｎ型基板ウェル１３１には基板用電源ＶＤＤ＿ｓｕｂが接続されて、例えば基板用電源ＶＤＤ＿ｓｕｂとしては約２．５―３．５Ｖの電圧が使われることができる。
【００３９】
例えば、第１Ｎ型ウェル１３０ａ、第２Ｎ型ウェル１３０ｂ及びＮ型基板ウェル１３１にイオン注入される不純物では燐（Ｐ）を用いることができ、この不純物のドーズ（ｄｏｓｅ）は約２×１０１３ａｔｏｍｓ／ｃｍ２になることができる。第１Ｎ型ウェル１３０ａ、第２Ｎ型ウェル１３０ｂ及びＮ型基板ウェル１３１は半導体基板１０１の表面から約０．５―２μｍ深さまで形成されることができる。
【００４０】
また、第１Ｐ型保護ウェル１４０ａ、第２Ｐ型保護ウェル１４０ｂ及び第３Ｐ型保護ウェル１４０ｃにイオン注入される不純物ではホウ素（Ｂ）を用いることができ、この不純物のドーズ（ｄｏｓｅ）は約３×１０１３ａｔｏｍｓ／ｃｍ２になることができる。第１Ｐ型保護ウェル１４０ａ、第２Ｐ型保護ウェル１４０ｂ及び第３Ｐ型保護ウェル１４０ｃは半導体基板１０１の表面からそれぞれ第１Ｐ型深いウェル１２０ａ、第２Ｐ型深いウェル及び第３Ｐ型深いウェル１２０ｃまで延長されて形成されることによって、それぞれ第１Ｎ型ウェル１３０ａ、第２Ｎ型ウェル１３０ｂ及びアクティブピクセルセンサアレイ１５０を半導体基板１０１から電気的に分離させる。
【００４１】
本発明の一実施形態によるＰ型深いウェル１２０ａ、１２０ｂ、１２０ｃとＰ型保護ウェル１４０ａ、１４０ｂ、１４０ｃを利用して相異なる電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｄ、ＶＤＤ＿ＡＰＳがそれぞれ印加されるＮ型ウェル１３０ａ、１３０ｂ及びアクティブピクセルセンサアレイ１５０を相互に電気的に分離させることによって、各回路１０２、１０４、１０６間にノイズを最小化することができる。すなわち、Ｐ型深いウェル１２０ａ、１２０ｂ、１２０ｃとＰ型保護ウェル１４０ａ、１４０ｂ、１４０ｃはＮ型半導体基板１０１とそれぞれＰＮ接合を形成して、この各ＰＮ接合に逆バイアス（ｒｅｖｅｒｓｅ  ｂｉａｓ）が印加されることによって各ＰＮ接合部に空乏層（ｄｅｐｌｅｔｉｏｎ  ｒｅｇｉｏｎ）が形成されてこのような空乏層は各回路１０２、１０４、１０６間に発生することができるノイズの障壁役割を遂行する。
【００４２】
以下、図３ないし図５を参照して本発明の一実施形態による半導体集積回路素子に含まれたイメージセンシング回路について詳細に説明する。図３はイメージセンシング回路を構成する単位画素の回路図である。図４は図３のイメージセンシング回路を構成する単位画素の概略的な平面図である。図５は図４のイメージセンシング回路を構成する単位画素をＶ―Ｖ’線に沿って切断した断面図である。
【００４３】
図３及び図４を参照すると、イメージセンシング回路の単位画素２００は光電変換部２１０、電荷検出部２２０、電荷伝送部２３０、リセット部２４０、増幅部２５０、選択部２６０を含む。本発明の一実施形態では単位画素２００が図３でのように４個のトランジスタ構造で形成された場合を図示しているが、本発明の他の実施形態では５個のトランジスタ構造で形成されることができる。
【００４４】
光電変換部２１０は入射光を吸収して、光量に対応する電荷を蓄積する役割をする。光電変換部２１０はフォトダイオード（ｐｈｏｔｏ  ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ  ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ  ｇａｔｅ）、ピンドフォトダイオード（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ；ＰＰＤ）及びこれらの組合が可能である。
【００４５】
電荷検出部２２０はフローティング拡散領域（ＦＤ；Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ）が主に使われ、光電変換部２１０で蓄積された電荷を伝送して受ける。電荷検出部２２０は寄生キャパシタンスを持っているため、電荷が累積されて保存される。電荷検出部２２０は増幅部２５０のゲートに電気的に連結されていて、増幅部２５０を制御する。
【００４６】
電荷伝送部２３０は光電変換部２１０から電荷検出部２２０に電荷を伝送する。電荷伝送部２３０は一般的に１個のトランジスタで構成され、電荷伝送信号（ＴＧ）により制御される。
【００４７】
リセット部２４０は電荷検出部２２０を周期的にリセットさせる。リセット部２４０のソースは電荷検出部２２０に連結されて、ドレインはイメージセンシング回路用電源ＶＤＤ＿ＡＰＳに連結される。また、リセット部２４０はリセット信号（ＲＳＴ）に応答して駆動される。
【００４８】
増幅部２５０は単位画素２００外部に位置する定電流源（図示せず）と組み合わせてソースフォロアー緩衝増幅器（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ  ｂｕｆｆｅｒ  ａｍｐｌｉｆｉｅｒ）の役割をしており、電荷検出部２２０の電圧に応答して変わる電圧が垂直信号ライン２６２に出力される。ソースは選択部２６０のドレインに連結されて、ドレインはイメージセンシング回路用電源ＶＤＤ＿ＡＰＳに連結される。
【００４９】
選択部２６０は行単位で読みだす単位画素２００を選択する役割をする。選択信号（ＲＯＷ）に応答して駆動されて、ソースは垂直信号ライン２６２に連結される。
【００５０】
また、電荷伝送部２３０、リセット部２４０、選択部２６０の駆動信号ライン２３１、２４１、２６１は同じ行に含まれた単位画素が同時に駆動されるように行方向（水平方向）に延長される。
【００５１】
図５を参照すると、本発明の実施形態のイメージセンシング回路を構成する単位画素２００は半導体基板１０１、深いウェル（ｄｅｅｐ  ｗｅｌｌ）１２０ｃ、分離ウェル（ｉｓｏｌａｔｉｏｎ  ｗｅｌｌ）２０８、素子分離領域２０９、光電変換部２１０、電荷検出部２２０、電荷伝送部２３０を含む。説明の便宜のために本実施形態では光電変換部２１０としてピンドフォトダイオードを用いて説明するが、本発明はこれに制限されなくて先に言及した多様な光電変換部を用いることができる。
【００５２】
半導体基板１０１は第１導電型（例えば、Ｎ型）であって、半導体基板１０１内の所定深さに形成される第２導電型（例えば、Ｐ型）の深いウェル１２０ｃにより下部及び上部基板領域１０１ａ、１０１ｂに分離される。ここで、半導体基板１０１はＮ型を例に挙げて説明したが、これに制限されない。
【００５３】
深いウェル１２０ｃは下部基板領域１０１ａの深い所で生成された電荷が光電変換部２１０に流れて入らないようにポテンシャル障壁を形成して、電子と正孔の再結合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）現象を増加させる役割をする。したがって、電荷のランダムドリフト（ｒａｎｄｏｍ  ｄｒｉｆｔ）による画素間クロストークを減らすことができる。
【００５４】
深いウェル１２０ｃは例えば、半導体基板１０１の表面から約２―１２μｍ深さに形成されることができる。ここで、２―１２μｍはシリコン内で赤外線または近赤外線の吸収波長の長さと実質的に同じである。ここで、深いウェル１２０ｃの深さは半導体基板１０１の表面から浅いほど拡散防止効果が大きいのでクロストークが小さくなるが、光電変換部２１０の領域も浅くなるので深い所で光電変換比率が相対的に大きい長波長を有する入射光に対する感度が低くなることができる。したがって、入射光の波長領域によって深いウェル１２０ｃの形成位置は調節することができる。
【００５５】
素子分離領域２０９は上部基板領域１０１ｂ内に形成されて活性領域を定義する。素子分離領域２０９は一般的にＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方法を利用したＦＯＸ（Ｆｉｅｌｄ  ＯＸｉｄｅ）またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）になることができる。
【００５６】
また、素子分離領域２０９の下部には第２導電型（例えば、Ｐ型）の分離ウェル２０８が形成されることができる。分離ウェル２０８は複数のフォトダイオード２１２を相互に分離する役割をする。フォトダイオード２１２間水平方向のクロストークを減らすために、分離ウェル２０８はフォトダイオード２１２の形成深さよりもっと深く形成されることができて、図５でのように深いウェル１２０ｃと連結されるように形成されることができる。
【００５７】
光電変換部２１０は半導体基板１０１内に形成されてＮ型のフォトダイオード２１２、Ｐ＋型のピニング（ｐｉｎｎｉｎｇ）層１１４、フォトダイオード２１２下部の上部基板領域１０１ｂを含む。
【００５８】
フォトダイオード２１２は入射光に対応して生成された電荷が蓄積されて、ピニング層２１４は上部基板領域１０１ｂで熱的に生成されたＥＨＰ（Ｅｌｅｃｔｒｏｎ―Ｈｏｌｅ  Ｐａｉｒ）を減らすことによって暗電流（ｄａｒｋ  ｃｕｒｒｅｎｔ）を防止する役割をする。詳細に説明すると、イメージセンシング回路で暗電流の原因としてはフォトダイオードの表面損傷を挙げることができる。表面損傷は主にダングリングシリコン結合（ｄａｎｇｌｉｎｇ  ｓｉｌｉｃｏｎ  ｂｏｎｄｓ）の形成によることもあって、ゲート、スペーサー等の製造過程中にエッチングストレス（ｅｔｃｈｉｎｇ  ｓｔｒｅｓｓ）と関連した欠点により生じることもある。したがって、フォトダイオード２１２を上部基板領域１０１ｂ内部に深く形成してピニング層２１４を形成することによって、上部基板領域１０１ｂの表面で熱的に生成されたＥＨＰのうちで、陽電荷はＰ＋型のピニング層２１４を介して接地された基板に拡散されて、陰電荷はピニング層２１４内で陽電荷と再結合して消滅されることができる。
【００５９】
また、フォトダイオード２１２は深いウェル１２０ｃから所定距離離隔されて形成されるので、フォトダイオード２１２下部の上部基板領域１０１ｂを光電変換する領域で用いることができる。したがって、シリコンでの浸透深さ（ｐｅｎｅｔｒａｔｉｏｎ  ｄｅｐｔｈ）が大きい長波長に対する色感度が向上されることができる。
【００６０】
また、フォトダイオード２１２の最大不純物濃度は１×１０１５ないし１×１０１８ａｔｏｍｓ／ｃｍ３であってもよく、ピニング層２１４の不純物濃度は１×１０１７ないし１×１０２０ａｔｏｍｓ／ｃｍ３であってもよい。但し、ドーピングされる濃度及び位置は製造工程及び設計にしたがって変わることができるのでこれに制限されない。
【００６１】
電荷検出部２２０は半導体基板１０１内に形成されて、光電変換部２１０で蓄積された電荷を電荷伝送部２３０を介して伝送して受ける。
【００６２】
電荷伝送部２３０は不純物領域２３２、ゲート絶縁膜２３４、ゲート電極２３６、スペーサー２３８を含む。ここで、不純物領域２３２は電荷伝送部２３０がオフ状態でセンシングされるイメージと無関係に発生する暗電流を防止する役割をする。不純物領域２３２はホウ素（Ｂ）及び／またはフッ化ホウ素（ＢＦ２）がドーピングされることができる。
【００６３】
ゲート絶縁膜２３４はＳｉＯ２、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚまたは高誘電率物質等が使われることができる。ここで、高誘電率物質はＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケートまたはこれらを組み合わせた膜等を原子層蒸着法で形成することができる。また、ゲート絶縁膜２３４は例示された膜質のうちで２種以上の選択された物質を複数層に積層して構成されることもできる。ゲート絶縁膜２３４は厚さは５ないし１００Åに形成することができる。
【００６４】
ゲート電極２３６は導電性ポリシリコン膜、Ｗ、Ｐｔ、またはＡｌのような金属膜、ＴｉＮのような金属窒化物膜、またはＣｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔのような耐火性金属（ｒｅｆｒａｃｔｏｒｙ  ｍｅｔａｌ）から得られる金属シリサイド膜、またはこれらの組合膜で構成されることができる。または、ゲート電極２３６は導電性ポリシリコン膜と金属シリサイド膜を順番どおり積層して形成したり、導電性ポリシリコン膜と金属膜を順番どおり積層して形成することもできるが、これに制限されない。
【００６５】
スペーサー２３８はゲート電極２３６両側壁に形成され、窒化膜（ＳｉＮ）で形成されることができる。
【００６６】
以下、図６Ａないし図６Ｃを参照して本発明の一実施形態による半導体集積回路素子の製造方法について説明する。
【００６７】
図６Ａを参照すると、半導体基板１０１上に第１フォトレジストパターン１２２を形成した後半導体基板１０１内にＰ型不純物をイオン注入して第１、第２及び第３Ｐ型深いウェル１２０ａ、１２０ｂ、１２０ｃを形成する。例えば、第１、第２及び第３Ｐ型深いウェル１２０ａ、１２０ｂ、１２０ｃはホウ素（Ｂ）を約２×１０１２ａｔｏｍｓ／ｃｍ２のドーズで半導体基板１０１の表面から約２―１２μｍ深さにイオン注入して形成する。そして、第１フォトレジストパターン１２２を除去する。
【００６８】
図６Ｂを参照すると、半導体基板１０１上に第２フォトレジストパターン１３２を形成した後半導体基板１０１内にＮ型不純物をイオン注入して第１及び第２Ｎ型ウェル１３０ａ、１３０ｂ及びＮ型基板ウェル１３１を形成する。第１及び第２Ｎ型ウェル１３０ａ、１３０ｂは半導体基板１０１の表面からそれぞれ第１及び第２Ｐ型深いウェル１２０ａ、１２０ｂ間に形成されるようにする。例えば、第１及び第２Ｎ型ウェル１３０ａ、１３０ｂ及びＮ型基板ウェル１３１は燐（Ｐ）を約２×１０１３ａｔｏｍｓ／ｃｍ２のドーズで半導体基板１０１の表面から約０．５―２μｍ深さまでイオン注入して形成する。そして、第２フォトレジストパターン１３２を除去する。
【００６９】
図６Ｃを参照すると、半導体基板１０１上に第３フォトレジストパターン１４２を形成した後半導体基板１０１内にＰ型不純物をイオン注入して第１、第２及び第３Ｐ型保護ウェル１４０ａ、１４０ｂ、１４０ｃを形成する。第１、第２及び第３Ｐ型保護ウェル１４０ａ、１４０ｂ、１４０ｃは半導体基板１０１の表面からそれぞれ第１、第２及び第３Ｐ型深いウェル１２０ａ、１２０ｂ、１２０ｃまで延長されて形成されることによって、それぞれ第１Ｎ型ウェル１３０ａ、第２Ｎ型ウェル１３０ｂ及びアクティブピクセルセンサアレイ１５０を半導体基板１０１から電気的に分離させる。例えば、第１、第２及び第３Ｐ型保護ウェル１４０ａ、１４０ｂ、１４０ｃはホウ素（Ｂ）を約３×１０１３ａｔｏｍｓ／ｃｍ２のドーズでイオン注入して形成する。そして、第３フォトレジストパターン１４２を除去する。
【００７０】
ここで、図６Ｂと図６Ｃに図示されたウェル形成工程は相互に順序が変わることができる。
【００７１】
その後第３Ｐ型保護ウェル１４０ｃにより囲まれた半導体基板１０１に図５のイメージセンシング回路を構成する単位画素２００が複数個配列されたアクティブピクセルセンサアレイ１５０を形成して図２Ａ及び図２Ｂに図示された半導体集積回路素子１００を完成する。
【００７２】
後続する絶縁膜形成工程、コンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）形成工程及び金属配線形成工程等に通常の製造工程が適用されることができる。
【００７３】
以上、本発明の一実施形態によるＮ型半導体基板に形成された半導体集積回路素子に対して説明したが、本発明はこれに限られないし同じ保護ウェル及び深いウェルを利用してＰ型半導体基板にも適用されることができる。
【００７４】
以下、図７ないし図８Ｃを参照して本発明の他の実施形態による半導体集積回路素子に対して詳細に説明する。
【００７５】
図７は本発明の他の実施形態による半導体集積回路素子の断面図であって、図８Ａないし図８Ｃは本発明の他の実施形態による半導体集積回路素子の製造方法を順次的に示した工程断面図である。説明の便宜上、図１ないし図６Ｃで説明した実施形態の図面に示した各部材と同一機能を有する部材は同一符号で示して、したがってその説明は省略する。本実施形態の半導体集積回路素子は、図７に示したように、上述の実施形態の半導体集積回路素子とは次のことを除いては基本的に同一構造を有する。すなわち、本実施形態の半導体集積回路素子７００はＰ型半導体基板７０１上に形成されたアナログ回路１０２、デジタル回路１０４及びイメージセンシング回路１０６を含む。
【００７６】
ここで、半導体基板７０１としてはシリコンウエーハまたはシリコンエピタキシャル層等を用いることができる。そして、Ｐ型半導体基板７０１には基板用接地ＧＮＤが接続される。
【００７７】
半導体基板７０１、Ｐ型保護ウェル１４０ａ、１４０ｂ、１４０ｃ及びＰ型深いウェル１２０ａ、１２０ｂ、１２０ｃは接地ＧＮＤに接続されて、これらにそれぞれ囲まれた第１及び第２Ｎ型ウェル１３０ａ、１３０ｂ及びアクティブピクセルセンサアレイ１５０は相互に電気的に分離される。したがって、相異なる電源ＶＤＤ＿Ａ、ＶＤＤ＿Ｄ、ＶＤＤ＿ＡＰＳがそれぞれ印加されるＮ型ウェル１３０ａ、１３０ｂ及びアクティブピクセルセンサアレイ１５０を相互に電気的に分離させることによって、各回路１０２、１０４、１０６間にノイズを最小化することができる。
【００７８】
そして、半導体基板７０１がＰ型であるので第１及び第２Ｎ型ウェル１３０ａ、１３０ｂ及びアクティブピクセルセンサアレイ１５０を電気的に分離させるためにＰ型保護ウェル１４０ａ、１４０ｂ、１４０ｃはＰ型深いウェル１２０ａ、１２０ｂ、１２０ｃまで必ず延長されて形成される必要はない。例えば、Ｐ型保護ウェル１４０ａ、１４０ｂ、１４０ｃは半導体基板７０１の表面から約０．５―２μｍ深さまで形成されることができる。
【００７９】
以上添付した図面を参考にして本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須な特徴を変更しなくて他の具体的な形態で実施できるということを理解することができる。それゆえ以上で記述した実施形態は全ての面で例示的なことであって限定的でないことを理解されたい。
【産業上の利用可能性】
【００８０】
本発明のイメージセンサは光学映像を電気信号に変換させる素子で、デジタルカメラ、カムコーダ、ＰＣＳ、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボット等多様な分野に応用されることができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態による半導体集積回路素子のブロック図である。
【図２Ａ】本発明の一実施形態による半導体集積回路素子の断面図である。
【図２Ｂ】図２Ａの本発明の一実施形態による半導体集積回路素子の平面図である。
【図３】本発明の一実施形態によるイメージセンシング回路を構成する単位画素の回路図である。
【図４】図３の本発明の一実施形態によるイメージセンシング回路を構成する単位画素の概略的な平面図である。
【図５】図４の本発明の一実施形態によるイメージセンシング回路を構成する単位画素をＶ―Ｖ’線に沿って切断した断面図である。
【図６Ａ】本発明の一実施形態による半導体集積回路素子の製造方法を順次的に示した工程断面図である。
【図６Ｂ】本発明の一実施形態による半導体集積回路素子の製造方法を順次的に示した工程断面図である。
【図６Ｃ】本発明の一実施形態による半導体集積回路素子の製造方法を順次的に示した工程断面図である。
【図７】本発明の他の実施形態による半導体集積回路素子の断面図である。
【図８Ａ】本発明の他の実施形態による半導体集積回路素子の製造方法を順次的に示した工程断面図である。
【図８Ｂ】本発明の他の実施形態による半導体集積回路素子の製造方法を順次的に示した工程断面図である。
【図８Ｃ】本発明の他の実施形態による半導体集積回路素子の製造方法を順次的に示した工程断面図である。
【符号の説明】
【００８２】
１０  アクティブピクセルセンサアレイ
２０  タイミングジェネレータ
３０  ロウデコーダ
４０  ロウドライバ
５０  相関二重サンプラ
６０  アナログデジタルコンバータ
７０  ラッチ部
８０  カラムデコーダ
１００  半導体集積回路素子
１０１  半導体基板
１０１ａ  下部基板領域
１０１ｂ  上部基板領域
１０２  アナログ回路
１０４  デジタル回路
１０６  イメージセンシング回路
１２０ａ  第１Ｐ型深いウェル
１２０ｂ  第２Ｐ型深いウェル
１２０ｃ  第３Ｐ型深いウェル
１２２  第１フォトレジストパターン
１３０ａ  第１Ｎ型ウェル
１３０ｂ  第２Ｎ型ウェル
１３１  Ｎ型基板ウェル
１３２  第２フォトレジストパターン
１４０ａ  第１Ｐ型保護ウェル
１４０ｂ  第２Ｐ型保護ウェル
１４０ｃ  第３Ｐ型保護ウェル
１４２  第３フォトレジストパターン
１５０  アクティブピクセルセンサアレイ
２００  単位画素
２０８  分離ウェル
２０９  素子分離領域
２１０  光電変換部
２１２  フォトダイオード
２１４  ピニング層
２２０  電荷検出部
２３０  電荷伝送部
２３１  電荷伝送部の駆動信号ライン
２３２  不純物領域
２３４  ゲート絶縁膜
２３６  ゲート電極
２３８  スペーサー
２４０  リセット部
２４１  リセット部の駆動信号ライン
２５０  増幅部
２６０  選択部
２６１  選択部の駆動信号ライン
２６２  垂直信号ライン
７００  半導体集積回路素子
７０１  半導体基板
【図１】
2007005806.tif 000003
【図２Ａ】
2007005806.tif 000004
【図２Ｂ】
2007005806.tif 000005
【図３】
2007005806.tif 000006
【図４】
2007005806.tif 000007
【図５】
2007005806.tif 000008
【図６Ａ】
2007005806.tif 000009
【図６Ｂ】
2007005806.tif 000010
【図６Ｃ】
2007005806.tif 000011
【図７】
2007005806.tif 000012
【図８Ａ】
2007005806.tif 000013
【図８Ｂ】
2007005806.tif 000014
【図８Ｃ】
2007005806.tif 000015