(57)【要約】【課題】  洗浄水と基板との摩擦により発生する静電気を減少させ、静電気が半導体チップへ帯電するのを抑制することができる半導体装置の製造方法を得る。【解決手段】  基板の主面に、動作電圧が２．２Ｖ以下の複数の半導体チップを実装する工程と、複数の半導体チップを一括して封止部材で樹脂封止する工程と、基板の主面に対向する裏面に、複数の半導体チップと電気的に接続された複数の電極を形成する工程と、複数の電極が形成された裏面から基板を切断して個々の半導体装置を切り出す切断工程と、炭酸ガス入りの純水を用いて、切断した基板の裏面を洗浄する洗浄工程とを有する。【選択図】      図１０
2007005584.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面に、動作電圧が２．２Ｖ以下の複数の半導体チップを実装する工程と、
前記複数の半導体チップを一括して封止部材で樹脂封止する工程と、
前記基板の裏面に、前記複数の半導体チップと電気的に接続された複数の電極を形成する工程と、
前記複数の電極が形成された前記裏面から前記基板を切断して個々の半導体装置を切り出す切断工程と、
炭酸ガス入りの純水を用いて、切断した前記基板の前記裏面を洗浄する洗浄工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
基板の主面に、動作電圧が２．２Ｖ以下の複数の半導体チップを実装する工程と、
前記複数の半導体チップを一括して封止部材で樹脂封止する工程と、
前記基板の裏面に、前記複数の半導体チップと電気的に接続された複数の電極を形成する工程と、
前記複数の電極が形成された前記裏面から前記基板を切断して個々の半導体装置を切り出す切断工程と、
電気抵抗が１ＭΩ以下の洗浄水を用いて、切断した前記基板の前記裏面を洗浄する洗浄工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記切断工程において、前記基板の前記主面を粘着シートに接着した状態で前記基板を切断し、
前記洗浄工程において、前記基板の前記主面を前記粘着シートに接着したままで洗浄を行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記複数の電極はバンプ電極であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一括モールド及び個片ダイシングを行った後に基板の洗浄を行う半導体装置の製造方法に関し、特に洗浄水と基板との摩擦により発生する静電気を減少させ、静電気が半導体チップへ帯電するのを抑制することができる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＣＳＰ （チップサイズパッケージ）の半導体装置には、一般的には、半導体チップを搭載したパッケージ基板の一面に半田バンプを取り付け、この半田バンプをプリント配線基板の表面にリフロー半田付けするボールグリッドアレイ（Ball Grid Array: BGA）構造が採用されている。そして、製造コストを削減するため、複数の半導体チップを一括して封止部材で樹脂封止（一括モールド）した後、個々の半導体装置を切り出す（個片ダイシング）製造方法が採用されている（例えば、特許文献１参照）。
【０００３】
個片ダイシングは、バンプ電極を形成した基板の裏面から基板及び封止部材を切断することにより行う。この際、複数の半導体チップを実装した基板の主面を粘着シートに接着しておく。その後、基板の主面を粘着シートに接着したままで、基板の裏面を純水で洗浄する。洗浄方法としては、回転させている基板にノズルから純水を放水するスピン洗浄が用いられる。
【０００４】
【特許文献１】特開２００２−１９０４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
個片ダイシングにおいて、基板及び封止部材だけでなく、粘着シートにも切り込みが入る。これにより、個片化した半導体装置の角に粘着シートのかすが付着するという問題があった。この問題を解消するために、洗浄工程において、基板の回転数及び洗浄時間を増加させて洗浄力を増加させる検討をした。
【０００６】
これに対し、動作電圧が３．０Ｖの半導体チップを採用した場合、上記の洗浄を行っても特に動作不良は発生していなかった。しかし、低電圧動作の半導体チップ、例えば動作電圧が１．８Ｖの半導体チップを採用した場合、動作不良が発生するようになった。
【０００７】
この問題は、以下の理由により生じたと考えられる。まず、純水と基板の摩擦により、純水がプラスに帯電し、基板がマイナスに帯電する。次に、基板の裏面に設けられたバンプ電極を介してマイナスの電荷が半導体チップに供給される。そして、半導体チップの入力バッファのゲート絶縁膜にマイナスの電荷がトラップされる。このゲート絶縁膜にトラップされた電荷がＮＭＯＳのゲート電荷を打ち消すように働くため、半導体装置のレスポンスが低下する。特に、低電圧動作の半導体チップでは、入力バッファも低電圧動作であり、動作電圧マージンが小さいため、動作不良を生じる。また、低電圧動作の半導体チップでは、低い電圧で入力バッファを駆動するために、入力バッファのゲート絶縁膜を薄くする場合がある。前述の純水と基板との摩擦によって生じる静電気によって、薄いゲート絶縁膜に高い電界が印可されると、ゲート絶縁膜の絶縁破壊を起こす可能性がある。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、洗浄水と基板との摩擦により発生する静電気を減少させ、静電気が半導体チップへ帯電するのを抑制することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、基板の主面に、動作電圧が２．２Ｖ以下の複数の半導体チップを実装する工程と、複数の半導体チップを一括して封止部材で樹脂封止する工程と、基板の主面に対向する裏面に、複数の半導体チップと電気的に接続された複数の電極を形成する工程と、複数の電極が形成された裏面から基板を切断して個々の半導体装置を切り出す切断工程と、炭酸ガス入りの純水を用いて、切断した基板の裏面を洗浄する洗浄工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
本発明により、洗浄水と基板との摩擦により発生する静電気を減少させ、静電気が半導体チップへ帯電するのを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態に係る方法により製造する半導体装置の斜視図を図１に示し、図１のＡ１−Ａ１線の断面図を図２に示す。半導体装置１は、例えばＦＢＧＡ（Fine Pitch Ball Grid Array）構造を有している。この半導体装置１のパッケージ基板２は、例えば平面四角形の薄板からなり、基板本体３と、その主面に形成された導体パターン４、裏面に形成された導体パターン５、パッケージ基板２を貫通するスルーホール６と、ソルダレジスト７と、導体パターン５に接合されたバンプ電極８とを有している。
【００１２】
導体パターン４と導体パターン５は、スルーホール６を通じて電気的に接続されている。また、導体パターン４、５は、上記基板本体３の主面及び裏面に貼り付けられた電解銅箔（または圧延銅箔）等のような導体膜をエッチングすることで形成されており、その表面にはニッケル（Ｎｉ）、金（Ａｕ）メッキ等が施されている。
【００１３】
裏面に形成された導体パターン５には、バンプ電極８が接合されている。バンプ電極８は、半導体装置１を実装用の基板上に実装し、かつ、半導体装置１と実装基板の配線とを電気的に接続するための突起電極である。このバンプ電極８は、例えばＳｎ−Ａｇ系の鉛フリー半田からなり、その直径は、例えば０．５ｍｍ程度である。
【００１４】
パッケージ基板２の主面中央には、半導体チップ９がその素子形成面を上に向けた状態で実装されている。この半導体チップ９は、例えば銀（Ａｇ）入りペーストまたは銀無しの絶縁ペースト等のような接着剤１０によってパッケージ基板２の主面に固着されている。
【００１５】
半導体チップ９は、例えば金からなるボンディングワイヤ１１により、パッケージ基板２の主面に形成された導体パターン４に接続されている。ただし、半導体チップ９をその素子形成面に設けられたバンプ電極を介してパッケージ基板２の主面に形成された導体パターン４と電気的に接続するフェイスダウンボンディングを用いても良い。
【００１６】
半導体チップ９及びボンディングワイヤ１１は、パッケージ基板２の主面に被覆された封止部材１２によって封止されている。封止部材１２は、例えばエポキシ樹脂及び低分子系樹脂からなる。
【００１７】
次に、本実施の形態の半導体装置の製造方法で用いる短冊基板について説明する。図３は、短冊基板の主面（チップ実装面）の平面図、図４はその裏面（パッケージ搭載面）の平面図を示している。また、図５は、図３のＡ２−Ａ２線の断面図を示している。
【００１８】
短冊基板１３は、例えば縦×横＝４０〜６６ｍｍ×１５１ｍｍ程度、厚さが０．２ｍｍ以下の平面略長方形状の薄板からなる。この短冊基板１３は、上記パッケージ基板２の母体であり、上記基板本体３、導体パターン４，５及びソルダレジスト７を有している。この短冊基板１３の主面及び裏面には、例えばその幅方向に沿って２列、長手方向に沿って９列、合計２×９＝１８個の半導体装置形成領域ＤＡが配置されている。短冊基板１３の主面の各半導体装置形成領域ＤＡの破線は、上記半導体チップ９が実装される領域を示している。また、各半導体装置形成領域ＤＡの隣接境界線は後述の切断線でもある。
【００１９】
短冊基板１３の主面及び裏面において四辺の近傍の周辺領域には、半導体装置形成領域ＤＡの一群を取り囲むように、補強パターン１４が設けられている。補強パターン１４は、短冊基板１３の搬送時等の機械的強度を確保し、かつ、半導体装置１の製造時の熱処理に起因する反りや歪み等を抑制するための部材である。
【００２０】
まず、上記の短冊基板１３を用意した後、その短冊基板１３の主面のチップ実装領域に、図６に示すように、例えば絶縁ペースト等のような接着剤１０を使って半導体チップ９を実装する。半導体チップ９の寸法は、例えば縦×横＝５ｍｍ×５ｍｍ〜８ｍｍ×８ｍｍ程度、厚さ０．２８ｍｍ程度である。そして、半導体チップ９のボンディングパッドと、短冊基板１３の主面の導体パターン４とをボンディングワイヤ１１によって電気的に接続する。この際、例えば超音波振動と熱圧着とを併用した周知のワイヤボンダを使用する。
【００２１】
その後、図７に示すように、ワイヤボンディング工程を経た後の短冊基板１３を下側の成形金型１５上に搬送する。そして、下側の成形金型１５に設けられた複数の真空吸引孔１６により、短冊基板１３の裏面を吸着する。
【００２２】
次に、短冊基板１３上に上側の成形金型１７を被せる。この上側の成形金型１７には、短冊基板１３の主面上の複数の半導体チップ９を各々分けることなく一括して封止可能な大型の樹脂注入領域１８が設けられている。
【００２３】
次に、樹脂注入領域１８内に、例えばエポキシ系樹脂及び低分子系樹脂の封止樹脂を流し込み、短冊基板１３の主面の複数の半導体チップ９及びボンディングワイヤ１１等を一括して封止することにより、短冊基板１３の主面側に複数の半導体チップ９を内包する一体的な封止部材１２を成型する。そして、図８に示すように、短冊基板１３の裏面の導体パターン５にバンプ電極８を接続する。
【００２４】
次に、回転支持台２１の上に粘着シート２２を載せ、リング２３で粘着シート２２を押える。そして、回転支持台２１に設けられた複数の真空吸引孔２４により、粘着シート２２を吸着する。その後、短冊基板１３の主面を粘着シート２２に接着させる。この状態で、複数のバンプ電極８が形成された裏面からダイシングブレード２５を使って短冊基板１３を切断して個々の半導体装置を切り出す。
【００２５】
次に、図１０に示すように、炭酸ガス溶解装置２８を用いて純水に炭酸ガスを溶解させて電気抵抗が１ＭΩ以下の洗浄水２７を生成する。そして、短冊基板１３の主面を粘着シート２２に接着したままで回転支持台２１を回転させながらノズル２６により洗浄水２７を短冊基板１３の裏面に供給して、切断した短冊基板１３の裏面を洗浄する。ここで、洗浄力を増加させるため、基板の回転数を従来の５００ｒｐｍから１５００ｒｐｍに増加させ、洗浄時間を従来の２０秒から９０秒に増加させている。半導体装置への粘着シートかすの付着を最小限に抑えるためには、十分な洗浄工程を施す必要がある。本実施の形態においては、回転数を１０００ｒｐｍ以上、洗浄時間を６０秒以上にすることにより、良好な結果が得られた。しかし、洗浄時の回転数や洗浄時間はこれに限るものではない。なお、洗浄水２７の水圧は５ＭＰａとする。以上の工程により、図１，２に示すような半導体装置が製造される。
【００２６】
ここで、半導体チップの回路構成を図１１に示す。入出力端子３１と電源及び接地点の間にそれぞれ保護素子としてクランプダイオード３２，３３が設けられている。そして、入出力端子３１には、突入抵抗３４を介して入力バッファ３５及び出力バッファ３６が接続されている。また、入力バッファ３５及び出力バッファ３６は内部回路３７に接続されている。
【００２７】
入力バッファ３５は、ゲートが入出力端子３１に接続されたトランジスタ３８，３９を有する。このため、洗浄水と基板との摩擦により発生する静電気が入出力端子３１から半導体チップに進入した場合、入力バッファ３５のトランジスタ３８，３９のゲートにマイナスの電荷がトラップされて、半導体装置の不具合を引き起こす。特に本発明においては、入力バッファ３５の動作電圧が２．２Ｖ以下、一例として１．８Ｖと低いために、素子の特性変動に対するマージンが小さくなっており、前述の電荷トラップが発生した場合には、素子の応答速度の低下による歩留まりの低下といった問題を引き起こす可能性のあるものである。このように、入出力回路が低電圧動作である半導体チップの例として、ＤＤＲ２−ＳＤＲＡＭチップ、もしくはＤＤＲ２規格のインタフェース回路を持つチップがある。ＪＥＤＥＣ標準に準拠したＤＤＲ２規格においては、動作電圧が１．８Ｖと低く、また高速動作を要求される。従って、ＤＤＲ２インタフェースを持つ半導体装置において、前述の電荷トラップに起因して入出力回路の特性が変動した場合に、半導体装置の歩留まりもしくは信頼性を低下させる可能性がある。従って、２．２Ｖ以下、もしくは１．８Ｖ以下の低い電圧で動作する入出力回路を有する半導体装置の洗浄工程、特に、ＤＤＲ２インタフェースなど動作マージンの小さい高速動作を要求される半導体装置の洗浄工程において、静電気対策を施す必要が高くなる。また、本実施の形態において、１．８Ｖ動作の入力バッファ３５および出力バッファ３６におけるゲート絶縁膜の膜厚は３ｎｍ以下となっている。また、２．２Ｖ以下の低電圧で駆動するトランジスタにおいて、ゲート絶縁膜の膜厚を例えば５ｎｍ以下に薄くすることがある。このように、薄いゲート絶縁膜に対して、前述の静電気のチャージアップに伴う高い電界が印可されると絶縁破壊を起こし、半導体装置の歩留まりを低下させる可能性がある。従って、３ｎｍ以下もしくは５ｎｍ以下の膜厚のゲート絶縁膜を持つ入力バッファ３５を有する半導体装置の洗浄工程において、静電気対策を施す必要が高くなる。
【００２８】
これに対し、本発明では、上記のように洗浄水２７として炭酸ガス入りの純水を用いて、洗浄水２７の電気抵抗が１ＭΩ以下になるようにする。これにより、洗浄水と基板との摩擦により発生する静電気を減少させ、静電気が半導体チップへ帯電するのを抑制することができる。
【００２９】
また、本実施の形態に係る半導体装置の製造方法は、半導体チップとして高周波デバイスを用いた場合にも適用することができる。この場合も同様の効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る方法により製造する半導体装置を示す斜視図である。
【図２】図１のＡ１−Ａ１線の断面図である。
【図３】短冊基板の主面（チップ実装面）を示す平面図である。
【図４】短冊基板の裏面（パッケージ搭載面）を示す平面図である。
【図５】図３のＡ２−Ａ２線の断面図である。
【図６】半導体チップを実装する工程を示す断面図である。
【図７】一括モールドの工程を示す断面図である。
【図８】バンプ電極を接続する工程を示す断面図である。
【図９】個片ダイシングの工程を示す断面図である。
【図１０】洗浄工程を示す斜視図である。
【図１１】半導体チップの回路構成を示す図である。
【符号の説明】
【００３１】
１  半導体装置
８  バンプ電極（電極）
９  半導体チップ
１２  封止部材
１３  短冊基板（基板）
２２  粘着シート
２７  洗浄水
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2007005584.tif 000011
【図１０】
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【図１１】
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