(57)【要約】【課題】半導体装置の製造歩留まりを向上させる。【解決手段】溝１３内を含む基板１上に不純物が導入されたアモルファスシリコンからなる導体膜１４ａを形成し、アニールＡＮＬ１により導体膜１４ａを結晶化して多結晶シリコンからなる導体膜１４ｂを形成する。アニールＡＮＬ１を酸素含有雰囲気中で行うことにより、アニールＡＮＬ１中に酸化シリコン膜１５が形成され、それによって、導体膜１４ｂ中の不純物の飛散が防止される。それから、酸化シリコン膜をドライエッチングにより除去する。そして、導体膜１４ｂをエッチバックして溝１３内に導体膜１４ｂを残し、導体膜１４ｂの他の部分を除去する。【選択図】図１８
2007134534.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板を用意する工程、
（ｂ）溝または孔を有する構造体を前記半導体基板上に形成する工程、
（ｃ）前記溝または孔内を含む前記半導体基板上に、不純物が導入されたアモルファスシリコンからなる第１導体膜を形成する工程、
（ｄ）前記第１導体膜の表面に酸化シリコン膜を形成する工程、
（ｅ）熱処理を行い、前記第１導体膜を結晶化する工程、
（ｆ）前記（ｅ）工程後に、前記酸化シリコン膜をドライエッチングにより除去する工程、
（ｇ）前記（ｆ）工程後に、前記第１導体膜をドライエッチングし、前記溝または孔内に前記第１導体膜を残し、前記第１導体膜の他の部分を除去する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程の前記熱処理は酸素を含む雰囲気中で行われ、
前記（ｅ）工程中に、前記酸素を含む雰囲気中で行われる前記熱処理により前記第１導体膜の表面に前記酸化シリコン膜が形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、ＣＶＤ法により前記酸化シリコン膜が形成され、
前記（ｄ）工程の後で、前記（ｅ）工程が行われることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記酸化シリコン膜と前記第１導体膜の表層部分とをドライエッチングによって除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程で形成される前記構造体は、
前記半導体基板の主面上にゲート絶縁膜を介して形成され、前記半導体基板の主面に沿って第１方向に延在した複数の第１ゲート電極と、
前記第１ゲート電極上に形成された第１絶縁膜と、
前記第１ゲート電極および前記第１絶縁膜の側壁に形成された側壁絶縁膜と、
を有し、
前記溝または孔は、前記複数の第１ゲート電極の隣接間の溝であり、
前記第１導電膜は、前記複数の第１ゲート電極の隣接間に第２ゲート電極を形成するための導体膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、補助ゲート電極構成を持つフラッシュメモリ（以下、補助ゲート電極型のフラッシュメモリという）の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
補助ゲート電極型のフラッシュメモリについては、例えば特開２００５−８５９０３号公報（特許文献１）に開示がある。このフラッシュメモリのメモリ領域の半導体基板上には、所定方向に延在する複数の補助ゲート電極が互いに隣接した状態で配置されている。各補助ゲート電極上には、例えば窒化シリコンにより形成されたキャップ絶縁膜が形成されている。この複数の補助ゲート電極の上層には、補助ゲート電極の延在方向に対して直交する方向に延在する複数のワード線が互いに隣接した状態で配置されている。そして、上記複数の補助ゲート電極の隣接間であって、上記ワード線の各々と半導体基板との間には、浮遊ゲート電極が他の部材とは電気的に分離された状態で配置されている。浮遊ゲート電極は、その上面の高さが補助ゲート電極の上面の高さよりも高くなるように形成されている。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者の検討によれば、次のような問題があることを見出した。
【０００４】
補助ゲート電極型のフラッシュメモリを製造するには、補助ゲート電極およびその上の絶縁膜からなる積層パターンの隣接間の溝に、浮遊ゲート電極形成用のポリシリコン膜を埋め込む工程がある。この溝はアスペクト比が高いことから、溝内へのポリシリコン膜の埋め込み性が悪くなりやすく、半導体装置の製造歩留まりを低下させる可能性がある。このため、一旦アモルファスシリコン膜として堆積してからアニールにより結晶化させてポリシリコン膜とすることにより、ポリシリコン膜の埋め込み性を向上できるが、アモルファスシリコン膜中に導入していた不純物がアニール中に飛散してしまう可能性がある。また、ポリシリコン膜をエッチバックして溝の外部のポリシリコン膜を除去する際に、エッチング残り状の欠陥が生じると、半導体装置の製造歩留まりが低下する。
【０００５】
本発明の目的は、半導体装置の製造歩留まりを向上することができる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明は、半導体基板上に溝または孔を有する構造体を形成する工程と、前記溝または孔内を含む前記半導体基板上に不純物が導入されたアモルファスシリコンからなる第１導体膜を形成する工程と、熱処理を行って前記第１導体膜を結晶化する工程と、前記第１導体膜をドライエッチングして前記溝または孔内に前記第１導体膜を残し前記第１導体膜の他の部分を除去する工程を有し、前記熱処理の前または前記熱処理中に前記第１導体膜の表面に酸化シリコン膜を形成し、前記熱処理後に前記酸化シリコン膜をドライエッチングにより除去するものである。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１０】
半導体装置の製造歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図や斜視図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。本実施の形態では、例えば４Ｇｂｉｔ（ギガビット）のＡＮＤ型のフラッシュメモリに本発明を適用した場合の一例について説明する。
【００１５】
図１は、本実施の形態の半導体装置（フラッシュメモリ）のメモリセル領域Ｍ１の模式的な要部回路図である。なお、矢印Ｙは第１方向、この第１方向Ｙに直交する矢印Ｘは第２方向を示している。
【００１６】
メモリセル領域Ｍ１には、第１方向Ｙに延在する複数の補助ゲート配線（第１ゲート電極）ＡＧＬが第２方向Ｘに沿って並んで配置されている。また、メモリセル領域Ｍ１には、第２方向Ｘに延在する複数のワード線ＷＬが第１方向Ｙに沿って並んで配置されている。さらに、メモリセル領域Ｍ１において、上記複数の補助ゲート配線ＡＧＬと上記複数のワード線ＷＬとの各々の交点近傍には不揮発性メモリセル（以下、メモリセルという）ＭＣが配置されている。
【００１７】
各メモリセルＭＣは、互いに隣接するローカルデータ線ＢＬ（ドレイン線ＤＬとソース線ＳＬ）の間に並列に接続されている。ただし、ドレイン線ＤＬおよびソース線ＳＬは、最初から半導体基板（以下、基板という）に形成されているものではなく、情報の書き込みや読み出しの際に、補助ゲート配線ＡＧＬに所望の電圧を印加することで、補助ゲート配線ＡＧＬに対向する基板部分に生じる反転層により形成されるようになっている。
【００１８】
各メモリセルＭＣは、情報の記憶に寄与するメモリ用ＭＩＳＦＥＴＱｍを有している。メモリ用ＭＩＳＦＥＴＱｍは、浮遊ゲート電極（第２ゲート電極）と制御ゲート電極（第３ゲート電極）とを有している。メモリ用ＭＩＳＦＥＴＱｍの浮遊ゲート電極は、情報の記憶に寄与する電荷が蓄積される電極である。メモリ用ＭＩＳＦＥＴＱｍの制御ゲート電極は、ワード線ＷＬの一部で形成されている。各ワード線ＷＬには、第２方向Ｘに沿って配置された複数のメモリ用ＭＩＳＦＥＴＱｍの制御ゲート電極が電気的に接続されている。ワード線ＷＬの幅（短方向寸法、第１方向Ｙ寸法）は、例えば９０ｎｍである。
【００１９】
次に、図２は図１のメモリセル領域Ｍ１に対応する半導体装置の要部平面図、図３は図２のＸ１−Ｘ１線の断面図、図４は図２のＸ２−Ｘ２線の断面図、図５は図２のＹ１−Ｙ１線の断面図、図６は図２のＹ２−Ｙ２線の断面図である。なお、図２においては、図面を見易くするため、一部の部材は図示を省略している。
【００２０】
本実施の形態のフラッシュメモリのメモリセル領域Ｍ１は、メモリセルＭＣ毎にコンタクトホールを持たない、いわゆるコンタクトレス型アレイとされている。基板（半導体基板）１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。符号のＤＮＷはｎ型埋込領域（ｎ型半導体領域）、符号のＰＷＬはｐウエル（ｐ型半導体領域）を示している。ｐウエルＰＷＬは、その下層のｎ型埋込領域ＤＮＷに取り囲まれている。この基板１の主面上には、例えば酸化シリコン（ＳｉＯ２等、誘電率は、例えば３．８）からなるゲート絶縁膜２ａを介して、図２の第１方向Ｙに延在する帯状の複数の補助ゲート配線（補助ゲート電極）ＡＧＬが、互いに沿うように第２方向Ｘに向かって並んで配置されている。各補助ゲート配線ＡＧＬは、例えば低抵抗の多結晶シリコンからなり、その各々の上面には、キャップ絶縁膜３が形成されている。キャップ絶縁膜３は、例えば窒化シリコン（Ｓｉ３Ｎ４等、誘電率は、例えば７〜８）により形成されており、その厚さは、例えば５０ｎｍ程度である。また、各補助ゲート配線ＡＧＬおよびキャップ絶縁膜３の側面には、例えば酸化シリコンからなるサイドウォール（側壁絶縁膜）４が形成されている。
【００２１】
基板１にはドレイン線ＤＬ用およびソース線ＳＬ用のｎ型の半導体領域は形成されていない。フラッシュメモリの書き込みおよび読み出し動作時に補助ゲート配線ＡＧＬに所望の電圧を印加することにより、その補助ゲート配線ＡＧＬが対向する基板１の主面部分（ｐウエルＰＷＬ）にｎ型の反転層を形成し、これにより上記ドレイン線ＤＬ（ドレイン領域）およびソース線ＳＬ（ソース領域）を形成するようになっている。すなわち、反転層をローカルデータ線ＢＬとして用いるため、メモリアレイ内に拡散層が不要であり、データ線ピッチの縮小を可能にしている。また、メモリアレイにはトレンチアイソレーション部が形成されていないので、メモリアレイの面積を縮小させることができる。さらに、隣接するメモリセルＭＣのドレイン線ＤＬおよびソース線ＳＬを共有した構成になるので、メモリアレイの占有面積を縮小させることができる。
【００２２】
補助ゲート配線ＡＧＬの上方には、上記キャップ絶縁膜３および層間用の絶縁膜（層間絶縁膜）５を介して、図２の第２方向Ｘに延在する帯状の複数のワード線ＷＬが、互いに平行に沿うように図２の第１方向Ｙに向かって並んで配置されている。絶縁膜５は、例えば酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４等）および酸化シリコン膜が下層から順に堆積された積層膜で形成されている。各ワード線ＷＬは、例えば低抵抗の多結晶シリコンとその上のタングステンシリサイド（ＷＳｉｘ）との積層膜で形成されており、ワード線ＷＬの一部が制御ゲート電極ＣＧＥとなっている。各ワード線ＷＬ上には、例えば酸化シリコンからなる絶縁膜６が形成されている。
【００２３】
上記補助ゲート配線ＡＧＬの隣接間であって、ワード線ＷＬが平面的に重なる位置、すなわち、制御ゲート電極ＣＧＥと基板１との対向面間には、上記メモリ用ＭＩＳＦＥＴＱｍの上記浮遊ゲート電極ＦＧＥが他の部分と絶縁された状態で形成されている。浮遊ゲート電極ＦＧＥは、例えば低抵抗の多結晶シリコンからなり、基板１の主面上に、例えば酸化シリコン膜からなるゲート絶縁膜２ｂを介して形成されている。浮遊ゲート電極ＦＧＥは、上記サイドウォール４により補助ゲート配線ＡＧＬとの絶縁分離がなされ、上記絶縁膜５によりワード線ＷＬとの絶縁分離がなされている。浮遊ゲート電極ＦＧＥは、基板１の主面から浮遊ゲート電極ＦＧＥの上面までの高さが、基板１の主面から補助ゲート配線ＡＧＬの上面までの高さよりも高い位置になるように形成されている。すなわち、浮遊ゲート電極ＦＧＥは、断面凸状に形成されている。第２方向Ｘに沿って隣接する浮遊ゲート電極ＦＧＥの隣接間隔は、例えば９０ｎｍ程度である。
【００２４】
このような基板１の主面上には、例えば酸化シリコンからなる絶縁膜７ａ，７ｂが下方から順に堆積されている。この絶縁膜７ａは、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間に埋め込まれており、この絶縁膜７ａにより、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間が絶縁分離されている。
【００２５】
ここで、例えば１Ｇｂのフラッシュメモリのように、補助ゲート配線ＡＧＬの隣接間に断面凹状の浮遊ゲート電極を形成する構成の場合には、メモリセルＭＣが縮小されると補助ゲート配線ＡＧＬの隣接間隔も狭くなるので、浮遊ゲート電極ＦＧを形成するための導体膜の厚さを薄くしなければならず、浮遊ゲート電極ＦＧの加工が難しくなる。これに対して、本実施の形態のように、浮遊ゲート電極ＦＧを断面凸状とする場合は、メモリセルＭＣを縮小しても、浮遊ゲート電極ＦＧＥの加工を容易にすることができるため、メモリセルＭＣの微細化を推進できる。
【００２６】
また、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの容量は、浮遊ゲート電極ＦＧＥの凸状側壁面および凸状上面に形成されるので、最小加工寸法がさらに縮小されても、浮遊ゲート電極ＦＧＥの高さを増すことで浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの対向面積を増大させることができる。すなわち、メモリセルＭＣの占有面積を増大させることなく容量を増大させることができるので、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとのカップリング比を向上させることができる。
【００２７】
このため、制御ゲート電極ＣＧＥによる浮遊ゲート電極ＦＧＥの電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書き込みおよび消去の速度を向上させることができ、フラッシュメモリの動作電圧を低電圧化することができる。すなわち、フラッシュメモリの小型化と低電圧化との両方を実現できる。また、隣接するメモリセルＭＣ（浮遊ゲート電極ＦＧ）間に寄生する容量を低減できるので、メモリセルＭＣ（メモリ用ＭＩＳＦＥＴＱｍ）のしきい値電圧の変動を抑制または防止することができる。したがって、フラッシュメモリの信頼性を向上させることができる。
【００２８】
次に、本実施の形態の半導体装置（フラッシュメモリ）の動作例を図７〜図１０により説明する。
【００２９】
まず、本実施の形態の半導体装置（フラッシュメモリ）のデータ読み出し動作の一例について説明する。図７は読み出し動作時のメモリセル領域Ｍ１の要部回路図、図８は読み出し動作時における図２のＸ１−Ｘ１線の断面図を示している。
【００３０】
データ読み出し動作では、選択するメモリセルＭＣのメモリ用ＭＩＳＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば２〜５Ｖ程度を印加して選択メモリ用ＭＩＳＦＥＴＱｍ０のしきい値を判定する。また、それ以外のワード線ＷＬに、例えば０Ｖまたは−２Ｖ程度の負電圧を印加して非選択メモリ用ＭＩＳＦＥＴＱｍをオフ状態にする。また、選択メモリ用ＭＩＳＦＥＴＱｍ０のソースおよびドレイン形成用の補助ゲート配線ＡＧＬｓ，ＡＧＬｄに、例えば５Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓ，ＡＧＬｄに対向する基板１の主面部分にそれぞれソース線ＳＬおよびドレイン線ＤＬ用のｎ型の反転層ＩＬ１を形成する。また、それ以外の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬが対向する基板１の主面部分に反転層が形成されないようにして、選択メモリ用ＭＩＳＦＥＴＱｍ０と非選択メモリ用ＭＩＳＦＥＴＱｍとのアイソレーションを行う。ここで、選択メモリ用ＭＩＳＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば１Ｖ程度を印加する一方、他のグローバルデータ線に、例えば０Ｖを印加する。この状態で、共通ドレイン配線に印加された０Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリ用ＭＩＳＦＥＴＱｍ０のドレインに供給する。このようにすることで、グローバルデータ線から共通ドレイン配線に向かって読み出しの電流ＩＲを流すようにして選択メモリ用ＭＩＳＦＥＴＱｍ０のデータ読み出しを行う。この時、浮遊ゲート電極ＦＧＥの蓄積電荷の状態で、選択メモリ用ＭＩＳＦＥＴＱｍ０のしきい値電圧が変わるので、選択メモリ用ＭＩＳＦＥＴＱｍ０のソースおよびドレイン間に流れる電流の状況で、選択メモリ用ＭＩＳＦＥＴＱｍ０のデータを判断できる。
【００３１】
次に、本実施の形態の半導体装置（フラッシュメモリ）のデータ書き込み動作の一例について説明する。図９は書き込み動作時のメモリセル領域Ｍ１の要部回路図、図１０は書き込み動作時における図２のＸ１−Ｘ１線の断面図を示している。なお、データ書き込みは、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。
【００３２】
データ書き込み動作では、選択メモリセルＭＣのメモリ用ＭＩＳＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば１３Ｖ〜１５Ｖ程度、それ以外のワード線ＷＬ等に、例えば０Ｖを印加する。また、選択メモリ用ＭＩＳＦＥＴＱｍ０のソース形成用の補助ゲート配線ＡＧＬｓに、例えば２Ｖ程度を印加し、選択メモリ用ＭＩＳＦＥＴＱｍ０のドレイン形成用の補助ゲート配線ＡＧＬｄに、例えば７Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓに対向する基板１の主面部分にソース形成用のｎ型の反転層ＩＬ１を形成し、補助ゲート配線ＡＧＬｄに対向する基板１の主面部分にドレイン形成用のｎ型の反転層ＩＬ１を形成する。他の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬに対向する基板１の主面部分に反転層が形成されないようにし、選択メモリ用ＭＩＳＦＥＴＱｍ０と非選択メモリ用ＭＩＳＦＥＴＱｍとの間のアイソレーションを行う。
【００３３】
この状態で、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインに供給する。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば０Ｖを印加する。また、ｐウエルＰＷＬを、例えば０Ｖに保持する。すると、選択用メモリＭＩＳＦＥＴＱｍ０にはドレインからソースに向かって書き込みの電流Ｉｗが流れ、この時にソース側のｎ型の反転層ＩＬ１に蓄積した電荷を、ある一定のチャネル電流としてゲート絶縁膜２ｂを介して浮遊ゲート電極ＦＧＥに効率的に注入する（定電荷注入方式）。これにより選択メモリ用ＭＩＳＦＥＴＱｍ０にデータを高速で書き込む。一方、上記非選択メモリ用ＭＩＳＦＥＴＱｍのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図１０の矢印ｅ１は、データ用の電荷の注入の様子を模式的に示している。また、個々のメモリセルＭＣ（メモリ用ＭＩＳＦＥＴＱｍ）には多値のデータを記憶することが可能となっている。この多値記憶は、例えばワード線ＷＬの書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極ＦＧＥへ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００３４】
次に、本実施の形態の半導体装置（フラッシュメモリ）のデータ書き込み動作の一例について説明する。
【００３５】
データの消去動作時では、選択対象のワード線ＷＬに負電圧を印加することにより、浮遊ゲート電極ＦＧＥから基板１へのＦ−Ｎ（Fowler Nordheim）トンネル放出により行う。すなわち、選択対象のワード線ＷＬに、例えば−１６Ｖ程度を印加する一方、基板１に正の電圧を印加する。補助ゲート配線ＡＧＬには、例えば０Ｖを印加し、ｎ型の反転層ＩＬ１を形成しない。これにより、浮遊ゲート電極ＦＧＥに蓄積されたデータ用の電荷を、ゲート絶縁膜２ｂを介して基板１に放出し、複数のメモリセルＭＣのデータを一括消去する。
【００３６】
次に、本実施の形態の半導体装置（フラッシュメモリ）の製造方法を図面を参照して説明する。
【００３７】
図１１は、本実施の形態の半導体装置（フラッシュメモリ）の製造工程の一部を示す工程フロー図である。図１２〜図２５は、本実施の形態の半導体装置（フラッシュメモリ）の製造工程中のメモリ領域の要部断面図または要部平面図である。図１２〜図２５のうち、図１５、図２０および図２３は平面図であり、それ以外は断面図である。また、図１５と図１６は、同じ工程段階の平面図（図１５）と断面図（図１６）に対応し、図２０と図２１は、同じ工程段階の平面図（図２０）と断面図（図２１）に対応し、図２３〜図２５は、同じ工程段階の平面図（図２３）と断面図（図２４，図２５）に対応する。なお、図１２〜図１４、図１６〜図１９、図２１、図２２および図２４の断面図は、図３（Ｘ１−Ｘ１断面）を更に横方向に拡張した領域が示されており、図１５、図２０および図２３のＸ３−Ｘ３線に対応する領域の断面図である。また、図２５の断面図は、図５（Ｙ１−Ｙ１断面）を更に横方向に拡張した領域が示されており、図２３のＹ３−Ｙ３線に対応する領域の断面図である。また、図１５、図２０および図２３は、平面図であるが、図面を見易くするために一部の部材にハッチングを付してある。すなわち、図１５では、積層パターン１２およびサイドウォール４にハッチングを付し、図２０では、積層パターン１２、サイドウォール４および導体膜１４ｂにハッチングを付し、図２３では、ワード線ＷＬ（導体膜１６）と絶縁膜６の積層パターンにハッチングを付してある。
【００３８】
まず、図１２に示されるように、ｐ型のシリコン（Ｓｉ）単結晶などからなる基板（半導体基板）１（この段階では半導体ウエハと称する平面略円形状の半導体板）を用意（準備）する。それから、イオン注入法などを用いて、基板１にｎ型埋込領域（ｎ型半導体領域）ＤＮＷおよびｐウエル（ｐ型半導体領域）ＰＷＬを順に形成する。
【００３９】
次に、基板１のｐウエルＰＷＬ上に、例えば酸化シリコン等からなる厚さ１０ｎｍ程度のゲート絶縁膜２ａを、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００４０】
次に、基板１の主面上（すなわちゲート絶縁膜２ａ上）に、例えばリン（Ｐ）をドープした低抵抗の多結晶シリコン（ドープトポリシリコン）からなる導体膜１０を堆積し、その上に、例えば窒化シリコンからなるキャップ絶縁膜３を堆積し、さらにその上に、例えば酸化シリコンからなるダミー絶縁膜１１を堆積する。導体膜１０、キャップ絶縁膜３およびダミー絶縁膜１１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができる。
【００４１】
次に、図１３に示されるように、ダミー絶縁膜１１、キャップ絶縁膜３および導体膜１０の積層膜を、エッチングマスク（例えば図示しないフォトレジストパターン）を用いたドライエッチング処理によりパターニングすることにより、パターニングされた補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１からなる積層パターン（積層膜パターン）１２を形成する。これにより、パターニングされた導体膜１０からなる補助ゲート配線（補助ゲート電極、ゲート電極、アシストゲート電極、第１ゲート電極）ＡＧＬが形成される。なお、補助ゲート配線ＡＧＬは、基板１の主面上にゲート絶縁膜２ａを介して形成され、基板１（ｐ型ウエルＰＷＬ）に不揮発性メモリのビット線として機能する反転層を形成するためのゲート電極（第１ゲート電極）として機能する。この段階の補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターン１２は、上記第１方向Ｙに延在する複数の平面帯状のパターン（ストライプパターン）とされ、ストライプ状に配置されている。
【００４２】
次に、基板１（半導体ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施し、補助ゲート配線ＡＧＬ等の側面に例えば酸化シリコンからなる良質な絶縁膜（図示せず）を形成する。それから、図１４に示されるように、基板１の主面上に、積層パターン１２を覆うように、例えば酸化シリコンからなる絶縁膜４Ａを、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたＣＶＤ法により堆積する。絶縁膜４Ａは、ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成される積層パターン１２の隣接間を完全に埋め込んでしまわないように堆積する。
【００４３】
次に、絶縁膜４Ａを異方性エッチングによりエッチバックすることにより、図１５および図１６に示されるように、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターン１２の側面（側壁）に、絶縁膜４Ａからなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）４を形成し、絶縁膜４Ａの他の部分を除去する。また、この際、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターン１２の隣接間の領域（溝１３）の底部のゲート絶縁膜２ａも除去され得るが、補助ゲート配線ＡＧＬおよびサイドウォール４の下部には、ゲート絶縁膜２ａが残存する。
【００４４】
このようにして、溝（補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターン１２の隣接間の溝）１３を有する構造体が、基板１の主面上に形成される。
【００４５】
次に、基板１に対して熱酸化処理を施すことなどにより、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターン１２の隣接間の領域である溝１３の底部の基板１の主面上に、例えば酸化シリコンからなる絶縁膜を形成する。それから、窒素を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、図１７に示されるように、その絶縁膜と基板１との界面に窒素を偏析させて溝１３の底部に酸窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜（絶縁膜）２ｂを形成する。このゲート絶縁膜２ｂは、メモリセルＭＣのトンネル絶縁膜として機能する膜であり、その厚さは、例えば７〜１０ｎｍ程度とすることができる。
【００４６】
次に、溝１３内を含む基板１（半導体ウエハ）の主面上に、導体膜（導電体膜）１４ａを堆積（形成）する（ステップＳ１）。すなわち、ステップＳ１では、基板１の主面上に、溝１３（すなわち補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターン１２（サイドウォール４を含む）の隣接間の領域）を埋めるように、導体膜１４ａを堆積（形成）する。導体膜１４ａは、上記浮遊ゲート電極ＦＧＥ形成用の導体膜であり、リン（Ｐ）などの不純物が導入された低抵抗のアモルファスシリコン（ドープトアモルファスシリコン）からなる。導体膜１４ａは、例えばＣＶＤ法などを用いて形成できる。
【００４７】
次に、図１８に示されるように、アニール（アニール処理、熱処理）ＡＮＬ１を行って、アモルファスシリコンからなる導体膜１４ａを結晶化（多結晶化）する（ステップＳ２）。なお、図１８では、アニールＡＮＬ１を矢印を用いて模式的に示してある。アニールＡＮＬ１により、アモルファスシリコンからなる導体膜１４ａは、結晶化（多結晶化）されたシリコン膜、すなわち多結晶シリコン（ポリシリコン）からなる導体膜１４ｂとなる。なお、導体膜１４ａは、リン（Ｐ）などの不純物が導入されたアモルファスシリコン膜（ドープトアモルファスシリコン膜）であったので、導体膜１４ｂは、リン（Ｐ）などの不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）である。
【００４８】
本実施の形態では、ステップＳ２の導体膜１４ａの結晶化のためのアニール（熱処理）ＡＮＬ１は、酸素を含む雰囲気（酸素含有雰囲気、酸素添加雰囲気）中で行われる。例えば酸素（Ｏ２）と窒素（Ｎ２）の混合ガス（例えば酸素（Ｏ２）ガス１０％で窒素（Ｎ２）ガス９０％）雰囲気中でアニールＡＮＬ１を行うことができる。ステップＳ２のアニールＡＮＬ１のアニール温度（熱処理温度）は、例えば９００℃程度とすることができる。酸素を含む雰囲気中でアニールＡＮＬ１を行うので、ステップＳ２のアニールＡＮＬ１中に、導体膜１４ｂ（１４ａ）の表面が酸化されて、酸化シリコン膜１５が導体膜１４ｂの表面（上面）に形成される。形成される酸化シリコン膜１５の膜厚は、例えば数ｎｍ程度である。
【００４９】
また、ステップＳ１の導体膜１４ａの堆積時に、溝１３内の導体膜１４ａの埋め込み性が悪くてボイド（す）などが生じていたとしても、ステップＳ２のアニールＡＮＬ１により、そのボイドを導体膜１４ｂが埋めるようになる。このため、ステップＳ２のアニールＡＮＬ１の後には、溝１３内を導体膜１４ｂで、ボイド（す）が発生することなく埋め込み性良く満たすことができる。
【００５０】
次に、図１９に示されるように、ドライエッチングによって酸化シリコン膜１５を除去する（ステップＳ３）。ステップＳ３のドライエッチングによって、酸化シリコン膜１５が除去されて、多結晶シリコンからなる導体膜１４ｂが露出される。
【００５１】
また、ステップＳ３の酸化シリコン膜１５のドライエッチングの際には、酸化シリコン膜１５を除去すると共に、若干オーバーエッチング気味にして、導体膜１４ｂの表層部分も除去することが好ましい。すなわち、ステップＳ３のドライエッチング工程では、酸化シリコン膜１５と導体膜１４ｂの表層部分とをドライエッチングによって除去することが好ましい。また、ステップＳ３のドライエッチングの手法としては、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いることができる。
【００５２】
次に、図２０および図２１に示されるように、導体膜１４ｂをドライエッチングする（ステップＳ４）。すなわち、ステップＳ４では、基板１の主面上全面の導体膜１４ｂに対して、異方性のドライエッチング法によるエッチバック処理を施す。ステップＳ４のドライエッチングにより、溝１３内に導体膜１４ｂを残し、導体膜１４ｂの他の部分を除去する。これにより、溝１３内（すなわち補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターン１２（サイドウォール４を含む）の隣接間の領域）のみに導体膜１４ｂが残される。溝１３内に残存する導体膜１４ｂは、サイドウォール４を介して補助ゲート配線ＡＧＬと隣り合っている。
【００５３】
ステップＳ４のドライエッチングの手法としては、例えば反応性イオンエッチングなどを用いることができる。また、ステップＳ３のドライエッチング工程とステップＳ４のドライエッチング工程とは、エッチングに用いるガスの種類や流量などが異なる。
【００５４】
次に、図２２に示されるように、ダミー絶縁膜１１およびサイドウォール４を、ドライエッチング法またはウェットエッチング法などによりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように、酸化シリコンと、シリコンおよび窒化シリコンとのエッチング選択比を大きくとる。これにより、窒化シリコンからなるキャップ絶縁膜３をエッチングストッパとして機能させる。また、酸化シリコンからなるダミー絶縁膜１１は全て除去されるが、酸化シリコンからなるサイドウォール４は、その上部（ダミー絶縁膜１１の側壁上に位置していた部分）が除去され、補助ゲート配線ＡＧＬの側面に残される。
【００５５】
また、他の形態として、ステップＳ２のアニールＡＮＬ１の後で、ステップＳ３のドライエッチング前に、ＴＥＧ（Test Element Group）パターン等形成用のフォトレジストパターンを導体膜１４ｂ（酸化シリコン膜１５）上に形成し、その後ステップＳ３とステップＳ４のドライエッチングを行ってから前記フォトレジストパターンを除去することもできる。これにより、フォトレジストパターンの下に残存させた導体膜１４ｂ（および酸化シリコン膜１５）からなるＴＥＧパターン等を形成することができる。
【００５６】
次に、図２３〜図２５に示されるように、浮遊ゲート電極と制御ゲート電極とを電気的に絶縁する層間用の絶縁膜（層間絶縁膜）５を基板１（半導体ウエハ）の主面上に形成する。この層間膜用の絶縁膜５には、例えば酸化シリコン膜の単体膜、あるいは酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜（ＯＮＯ絶縁膜）を用いることができる。
【００５７】
次に、基板１（半導体ウエハ）の主面上に（すなわち絶縁膜５上に）、ワード線形成用の導体膜（導電体膜）１６を堆積する。これにより、隣接する導体膜１４ｂ間には、導体膜１６が埋め込まれる。導体膜１６は、例えば低抵抗な多結晶シリコン膜（ドープトポリシリコン）とタングステンシリサイド膜をＣＶＤ法などにより下層から順に堆積することで形成されている。
【００５８】
次に、基板１（半導体ウエハ）の主面上（すなわち導体膜１６上）に、例えば酸化シリコンからなる絶縁膜６をＣＶＤ法などにより堆積する。
【００５９】
次に、フォトリソグラフィ法およびドライエッチング法などを用いて、絶縁膜６および導体膜１６をパターニングする。パターニングされた導体膜１６により、メモリセルのワード線（コントロールゲート、ゲート電極、ゲート配線）ＷＬが形成される。このエッチングに際しては、層間用の絶縁膜５をエッチストッパとして機能させることができる。ワード線ＷＬ（導体膜１６）およびその上の絶縁膜６の積層パターンは、図２３に示されるように、補助ゲート配線ＡＧＬの延在方向（Ｙ方向）と交差（直行）する方向（Ｘ方向）に延在する複数の平面帯状のパターンとされている。ワード線ＷＬのうち、隣接する補助ゲート配線ＡＧＬ間に位置する部分は、メモリセルの制御ゲート電極ＣＧＥとなる。このため、ワード線ＷＬもゲート電極とみなすことができる。なお、図２４（Ｘ３−Ｘ３断面）は、ワード線ＷＬに沿った断面に対応し、図２５（Ｙ３−Ｙ３断面）は、補助ゲート配線ＡＧＬの隣接間の断面に対応する。
【００６０】
次に、残された絶縁膜６のパターンをエッチングマスクとして、そこから露出する絶縁膜５および導体膜１４ｂをドライエッチング法によって除去する。絶縁膜６とワード線ＷＬは同じパターンなので、このドライエッチングにより、ワード線ＷＬで覆われていない領域では、導体膜１４ｂが除去され、ワード線ＷＬで覆われた領域では、絶縁膜５および導体膜１４ｂは除去されずに残存する。これにより、メモリ領域（メモリセル領域Ｍ１およびメモリセル周辺領域）に、パターニングされた導体膜１４ｂからなる複数の浮遊ゲート電極（フローティングゲート電極）ＦＧＥが形成される。このようにして、図２３〜図２５の構造が得られ、フラッシュメモリ（不揮発性メモリ）のメモリセルが形成される。
【００６１】
浮遊ゲート電極ＦＧＥは、フラッシュメモリのメモリセルの電荷蓄積用のゲート電極である。基板１の主面上には、複数の浮遊ゲート電極ＦＧＥが形成され、各浮遊ゲート電極ＦＧＥは、基板１の主面上にゲート絶縁膜２ｂを介して形成され、複数の補助ゲート配線ＡＧＬの隣接間であって複数のワード線ＷＬが平面的に重なる位置に形成される。
【００６２】
次に、上記図３〜図６に示されるように、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ａをＣＶＤ法等により堆積する。これにより、ワード線ＷＬの隣接間、浮遊ゲート電極ＦＧＥの隣接間および補助ゲート配線ＡＧＬの隣接間等に絶縁膜７ａを埋め込む。それから、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ｂをＣＶＤ法等により堆積した後、その上面を、例えばＣＭＰ法などにより平坦にする。その後、図示は省略するが、基板１（半導体ウエハ）の主面上に、金属膜を堆積した後、これをパターニングして配線を形成する。このようにして、メモリセルＭＣを持つフラッシュメモリ（半導体装置）を製造することができる。
【００６３】
次に、本実施の形態の製造工程の効果について、より詳細に説明する。
【００６４】
本実施の形態では、上記のように溝１３を有する構造体を基板１の主面上に形成した後、ステップＳ１で、溝１３内を含む基板１の主面上に導体膜１４ａを形成する。
【００６５】
本実施の形態とは異なり、導体膜１４ａを多結晶シリコン膜により構成して、この多結晶シリコン膜を、溝１３内を含む基板１の主面上に堆積することも考えられるが、この場合、溝１３のアスペクト比が高いため、多結晶シリコン膜による溝１３内の埋め込み性が不十分となり、溝１３内の多結晶シリコン膜にボイド（す）が発生する可能性がある。これは、半導体装置の製造歩留まりを低下させる。
【００６６】
これに対して、本実施の形態では、ステップＳ１で形成する導体膜１４ａをアモルファス（非晶質）シリコンにより構成する。ステップＳ１で、アモルファスシリコン膜（導体膜１４ａ）を、溝１３内を含む基板１の主面上に堆積してから、ステップＳ２のアニールＡＮＬ１により、アモルファスシリコン膜（導体膜１４ａ）を結晶化してポリシリコン膜（導体膜１４ｂ）としている。このため、ステップＳ１のアモルファスシリコン膜（導体膜１４ａ）の堆積時に、たとえ溝１３内のアモルファスシリコン膜（導体膜１４ａ）にボイド（す）が発生したとしても、ステップＳ２の結晶化のためのアニールＡＮＬ１の際に、そのボイドをポリシリコン膜（導体膜１４ｂ）が埋めるようになる。このため、ステップＳ２のアニールＡＮＬ１の後には、溝１３内をポリシリコンからなる導体膜１４ｂで、ボイド（す）が発生することなく埋め込み性良く満たす（埋め込む）ことができる。
【００６７】
また、導体膜１４ａ（１４ｂ）は、浮遊ゲート電極ＦＧＥ形成用の導体膜である。従って、導体膜１４ａ中には、低抵抗化のために、リン（Ｐ）などの不純物が導入（ドープ）されている。このため、本実施の形態とは異なり、導体膜１４ｂの表面に酸化シリコン膜１５を形成しなかった場合、結晶化のためのアニールＡＮＬ１中に、導体膜１４ａの表面から、このリン（Ｐ）などの不純物が飛散（アウトディフューズ）してしまう可能性がある。これを防止するため、本実施の形態では、ステップＳ２のアニールＡＮＬ１を酸素含有雰囲気中で行うことで、ステップＳ２のアニールＡＮＬ１中に導体膜１４ａ（１４ｂ）の表面を酸化して酸化シリコン膜１５を形成している。この酸化シリコン膜１５によって、ステップＳ２の結晶化のためのアニールＡＮＬ１中に導体膜１４ａ（１４ｂ）の表面からリン（Ｐ）などの不純物が飛散（アウトディフューズ）するのを防止することができる。
【００６８】
また、本実施の形態では、ステップＳ２のアニールＡＮＬ１の後、ステップＳ３でドライエッチングによって酸化シリコン膜１５を除去してから、ステップＳ４で、導体膜１４ｂをドライエッチング（エッチバック）している。
【００６９】
本実施の形態とは異なり、例えばフッ酸などを用いたウェットエッチングによって酸化シリコン膜１５を除去することも考えられる。しかしながら、本発明者の検討によれば、ウェットエッチングでは、ステップＳ２のアニールＡＮＬ１により発生するシリカ状欠陥（異物）を除去しきれないことが分かった。また、ステップＳ２のアニールＡＮＬ１により、導体膜１４ｂ表面（表層部分）は、リン（Ｐ）がパイルアップしてリン（Ｐ）濃度が高くなる。ウェットエッチングにより酸化シリコン膜１５を除去して導体膜１４ｂのリン（Ｐ）濃度が高い表面を露出すると、この導体膜１４ｂの露出表面にリン（Ｐ）が析出しやすく、この析出したリン（Ｐ）に起因して、その後に導体膜１４ｂをエッチバックしたときに、エッチング残り（エッチ残り）状の欠陥が発生する可能性があることが、本発明者の検討により分かった。更に、ウェットエッチング処理は、ウォーターマークなどが発生する可能性がある。これらは、フラッシュメモリを有する半導体装置の製造歩留まりを低下させる。
【００７０】
それに対して、本実施の形態では、酸化シリコン膜１５の除去のためにウェットエッチングは用いず、ステップＳ３でドライエッチングによって酸化シリコン膜１５を除去する。ウェットエッチングでは、酸化シリコンとポリシリコンとの選択比（エッチング選択比）が大きく、酸化シリコン膜１５のウェットエッチングによってポリシリコン（導体膜１４ｂ）をオーバーエッチングすることは容易ではない。しかしながら、ドライエッチングでは、エッチングガスの種類や比率などを調整することにより、酸化シリコンとポリシリコンとの選択比（エッチング選択比）を容易に制御することができ、ステップＳ３のドライエッチングの際に、酸化シリコン膜１５を除去すると共に、更にオーバーエッチングにより導体膜１４ｂの表層部分（リン濃度が高い部分）を除去することができる。すなわち、ステップＳ２のアニールＡＮＬ１によってリン（Ｐ）濃度が高くなった導体膜１４ｂの表層部分（表面近傍部分）を、ステップＳ３のドライエッチングの際に酸化シリコン膜１５とともに除去することができる。このため、ステップＳ３のドライエッチングによって導体膜１４ｂの表面を露出しても、導体膜１４ｂの露出表面のリン（Ｐ）濃度は、導体膜１４ｂの内部とほぼ同程度なので、導体膜１４ｂの露出表面にリン（Ｐ）が析出するのを防止でき、その後にステップＳ４で導体膜１４ｂをエッチバックしたときに、エッチング残り状の欠陥が発生するのを防止できる。また、ステップＳ２のアニールＡＮＬ１により発生するシリカ状欠陥（異物）は、ステップＳ３のドライエッチングにより、物理的に除去でき、欠陥の発生を防止できることも、本発明者の検討により分かった。また、ウェットエッチングではなくドライエッチングにより酸化シリコン膜１５および導体膜１４ｂを除去するので、ウォーターマークなどが発生するのを防止できる。従って、フラッシュメモリを有する半導体装置の信頼性や製造歩留まりを向上することができる。
【００７１】
また、ステップＳ３の酸化シリコン膜１５のドライエッチングの後に、ステップＳ４の導体膜１４ｂのドライエッチングを行うが、ステップＳ３の酸化シリコン膜１５のドライエッチングとステップＳ４の導体膜１４ｂのドライエッチングとを、同じエッチング装置を用いて連続的に行えば、より好ましい。例えば、反応性イオンエッチング（ＲＩＥ）装置などのエッチング装置のチャンバ（エッチング処理室）内に基板１（半導体ウエハ）を配置して、まずステップＳ３の酸化シリコン膜１５のドライエッチングを行い、エッチングガスを切り換えることなどにより、基板１（半導体ウエハ）をチャンバ外部に露出することなく、ステップＳ４の導体膜１４ｂのドライエッチングに移行することができる。このため、ステップＳ３の酸化シリコン膜１５のドライエッチングにより導体膜１４ｂの表面が露出されるが、この導体膜１４ｂの表面が露出した状態を短くでき、また、導体膜１４ｂの露出表面を大気中にさらすのを防止でき、すみやかにステップＳ４の導体膜１４ｂのドライエッチングに移行することができる。従って、導体膜１４ｂの表面にリン（Ｐ）などが析出したり異物が生じたりするのをより的確に防止できので、ステップＳ４の導体膜１４ｂのドライエッチングの際にエッチング残り状の欠陥や異物が生じるのをより的確に防止できる。
【００７２】
（実施の形態２）
図２６は、本実施の形態の半導体装置（フラッシュメモリ）の製造工程の一部を示す工程フロー図であり、上記実施の形態１の図１１に対応するものである。図２７〜図３０は、本実施の形態の半導体装置（フラッシュメモリ）の製造工程中の要部断面図である。
【００７３】
本実施の形態の半導体装置の構造は、上記実施の形態１と同様であるので、ここではその説明は省略する。また、本実施の形態の半導体装置の製造工程は、ステップＳ１の導体膜１４ａの形成工程（図１７）までは上記実施の形態１と同様であるので、ここではその説明を省略し、導体膜１４ａの形成工程（図１７）に続く半導体装置の製造工程について説明する。
【００７４】
上記実施の形態１と同様にして、上記図１７の構造を得た後（すなわち導体膜１４ａを堆積した後）、本実施の形態では、図２７に示されるように、導体膜１４ａの表面（上面）上に酸化シリコン膜１５ａを堆積（形成）する（ステップＳ２ａ）。酸化シリコン膜１５ａは、例えばＣＶＤ法などを用いて形成でき、その堆積膜厚は、例えば１０〜２０ｎｍ程度とすることができる。
【００７５】
次に、図２８に示されるように、アニールＡＮＬ１ａ(アニール処理、熱処理）を行って、アモルファスシリコンからなる導体膜１４ａを結晶化する（ステップＳ２ｂ）。このアニールＡＮＬ１ａにより、アモルファスシリコンからなる導体膜１４ａは、結晶化されたシリコン膜、すなわち多結晶シリコン（ドープトポリシリコン）からなる導体膜１４ｂとなる。上記実施の形態１では、アニールＡＮＬ１は酸素を含む雰囲気中で行ったが、本実施の形態では、ステップＳ２ｂの導体膜１４ａの結晶化のためのアニールＡＮＬ１ａは、酸素を含まない雰囲気中（例えば窒素ガス雰囲気中）で行うことができる。なお、図２８では、アニールＡＮＬ１ａを矢印を用いて模式的に示してある。
【００７６】
次に、上記実施の形態１のステップＳ３のドライエッチング工程と同様にして、図２９に示されるように、ドライエッチングによって酸化シリコン膜１５ａを除去する（ステップＳ３ａ）。ステップＳ３ａのドライエッチングによって、酸化シリコン膜１５ａが除去されて、多結晶シリコンからなる導体膜１４ｂが露出される。
【００７７】
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、上記実施の形態１と同様にして、導体膜１４ｂをドライエッチングする（ステップＳ４）。すなわち、図３０に示されるように、ステップＳ４で、基板１の主面上全面の導体膜１４ｂに対して、異方性のエッチバック処理を施し、溝１３内に導体膜１４ｂを残し、導体膜１４ｂの他の部分を除去する。なお、ステップＳ３ｂの酸化シリコン膜１５のドライエッチングとステップＳ４の導体膜１４ｂのドライエッチングとを、同じエッチング装置を用いて連続的に行えば、より好ましいことは上記実施の形態１と同様である。その後、上記図２２〜図２５と同様の工程が行われるが、ここではその説明は省略する。
【００７８】
このように、上記実施の形態１では、導体膜１４ａの結晶化のためのアニールＡＮＬ１中に酸化シリコン膜１５を形成していたが、本実施の形態では、導体膜１４ａの結晶化のためのアニールＡＮＬ１ａの前に酸化シリコン膜１５ａを形成している。アニールＡＮＬ１，ＡＮＬ１ａ後の工程は、上記実施の形態１と本実施の形態２とで、ほぼ同様である。
【００７９】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。すなわち、ステップＳ２ａで導体膜１４ａ上に酸化シリコン膜１５ａを形成してから、ステップＳ２ｂのアニールＡＮＬ１ａを行うことで、酸化シリコン膜１５ａによって、ステップＳ２ｂの結晶化のためのアニールＡＮＬ１ａ中に導体膜１４ａ（１４ｂ）の表面からリン（Ｐ）などの不純物が飛散（アウトディフューズ）するのを防止することができる。更に、酸化シリコン膜１５ａの除去のためにウェットエッチングは用いず、ステップＳ３ａでドライエッチングによって酸化シリコン膜１５ａを除去するので、ステップＳ３ａのドライエッチングの際に、酸化シリコン膜１５ａを除去すると共に、更にオーバーエッチングにより導体膜１４ｂの表層部分（ステップＳ２ｂのアニールＡＮＬ１ａによってリン濃度が高くなった部分）を除去することができる。このため、ステップＳ３ａのドライエッチングによって導体膜１４ｂの表面を露出しても、導体膜１４ｂの露出表面にリン（Ｐ）が析出するのを防止でき、その後にステップＳ４で導体膜１４ｂをエッチバックしたときに、エッチング残り状の欠陥が発生するのを防止できる。また、ステップＳ２ｂのアニールＡＮＬ１ａにより発生するシリカ状欠陥（異物）は、ステップＳ３ａのドライエッチングにより、物理的に除去でき、欠陥の発生を防止できる。また、ウェットエッチングではなくドライエッチングにより酸化シリコン膜１５ａおよび導体膜１４ｂを除去するので、ウォーターマークなどが発生するのを防止できる。従って、フラッシュメモリを有する半導体装置の信頼性や製造歩留まりを向上することができる。
【００８０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８１】
例えば、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリの製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、溝または孔（上記実施の形態では溝１３に相当する）を有する構造体を半導体基板上に形成し、この溝または孔内にシリコン膜（上記実施の形態では導体膜１４ａ，１４ｂに相当する）を埋め込む種々の半導体装置の製造方法に適用することができる。例えば、上記実施の形態では半導体基板上に溝１３を有する構造体を形成してからステップＳ１〜Ｓ４を施して溝１３に多結晶シリコン膜（導体膜１４ｂ）を埋め込む場合について説明したが、溝１３の代わりに孔を有する構造体を半導体基板上に形成してからステップＳ１〜Ｓ４を施して孔に多結晶シリコン膜を埋め込むこともできる。また、例えば、高アスペクト比の溝または孔に多結晶シリコン膜を埋め込んで配線またはプラグなどを形成する技術などに適用することができる。
【産業上の利用可能性】
【００８２】
本発明は、半導体装置の製造技術に適用できる。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施の形態である半導体装置のメモリセル領域の模式的な要部回路図である。
【図２】図１のメモリセル領域の要部平面図である。
【図３】図２のＸ１−Ｘ１線の断面図である。
【図４】図２のＸ２−Ｘ２線の断面図である。
【図５】図２のＹ１−Ｙ１線の断面図である。
【図６】図２のＹ２−Ｙ２線の断面図である。
【図７】読み出し動作時のメモリセル領域の要部回路図である。
【図８】読み出し動作時における図２のＸ１−Ｘ１線の断面図である。
【図９】書き込み動作時のメモリセル領域の要部回路図である。
【図１０】書き込み動作時における図２のＸ１−Ｘ１線の断面図である。
【図１１】本発明の一実施の形態である半導体装置の製造工程の一部を示す工程フロー図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部平面図である。
【図１６】図１５と同じ半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部平面図である。
【図２１】図２０と同じ半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部平面図である。
【図２４】図２３と同じ半導体装置の製造工程中の要部断面図である。
【図２５】図２３と同じ半導体装置の製造工程中の要部断面図である。
【図２６】本発明の他の実施の形態である半導体装置の製造工程の一部を示す工程フロー図である。
【図２７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部平面図である。
【符号の説明】
【００８４】
１  基板（半導体基板）
２ａ，２ｂ  ゲート絶縁膜
３  キャップ絶縁膜
４  サイドウォール（側壁絶縁膜）
４Ａ  絶縁膜
５  絶縁膜
６  絶縁膜
７ａ，７ｂ  絶縁膜
８  溝型の分離部
１０  導体膜
１１  ダミー絶縁膜
１２  積層パターン
１３  溝
１４ａ，１４ｂ  導体膜
１５  酸化シリコン膜
１６  導体膜
Ｍ１  メモリセル領域
ＭＣ  不揮発性メモリセル
Ｑｍ  メモリＭＩＳ・ＦＥＴ
ＡＧＬ，ＡＧＬｓ，ＡＧＬｄ  補助ゲート配線（補助ゲート電極）
ＦＧＥ  浮遊ゲート電極
ＣＧＥ  制御ゲート電極
ＷＬ，ＷＬ０  ワード線
ＢＬ  ローカルデータ線
ＳＬ  ソース線
ＤＬ  ドレイン線
ＩＬ１  反転層
ＩＲ，ＩＷ  電流
【図１】
2007134534.tif 000003
【図２】
2007134534.tif 000004
【図３】
2007134534.tif 000005
【図４】
2007134534.tif 000006
【図５】
2007134534.tif 000007
【図６】
2007134534.tif 000008
【図７】
2007134534.tif 000009
【図８】
2007134534.tif 000010
【図９】
2007134534.tif 000011
【図１０】
2007134534.tif 000012
【図１１】
2007134534.tif 000013
【図１２】
2007134534.tif 000014
【図１３】
2007134534.tif 000015
【図１４】
2007134534.tif 000016
【図１５】
2007134534.tif 000017
【図１６】
2007134534.tif 000018
【図１７】
2007134534.tif 000019
【図１８】
2007134534.tif 000020
【図１９】
2007134534.tif 000021
【図２０】
2007134534.tif 000022
【図２１】
2007134534.tif 000023
【図２２】
2007134534.tif 000024
【図２３】
2007134534.tif 000025
【図２４】
2007134534.tif 000026
【図２５】
2007134534.tif 000027
【図２６】
2007134534.tif 000028
【図２７】
2007134534.tif 000029
【図２８】
2007134534.tif 000030
【図２９】
2007134534.tif 000031
【図３０】
2007134534.tif 000032