(57)【要約】【課題】不揮発性メモリセルの特性に応じてＲＴＳの影響を減少させる。【解決手段】フラッシュメモリ（１）は、メモリアレイ（３）と制御回路（１６）とを有する。メモリアレイは、半導体基板（３０）とゲート絶縁膜（３７）と電荷蓄積領域（３６）を有し、電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数のメモリトランジスタ（２１）を有する。制御回路は、メモリトランジスタから記憶情報を読み出す前に、界面（３７Ａ、３７Ｃ）とゲート絶縁膜のバルク（３７Ｂ）からなるＲＴＳ依存領域（Ａ）に存在するＲＴＳ発生要因電子（Ｂ）を一時的に排除するための電圧、又はＲＴＳ依存領域にＲＴＳ発生要因電子を一時的に捕獲するための電圧を、メモリトランジスタの選択端子に印加する。制御回路は、ＲＴＳ依存領域の電荷状態を揃えて読み出し動作を行なうことにより、ＲＴＳの影響による閾値電圧の不所望な変動を減少させることができる。【選択図】図２７
2007102900.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイと制御回路とを有し、
前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有し、
前記制御回路は、前記不揮発性メモリセルから記憶情報を読み出す前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための電圧、又は夫々の前記界面、前記ゲート絶縁膜の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための電圧を、前記不揮発性メモリセルの選択端子に印加する半導体装置。
【請求項２】
メモリアレイと制御回路とを有し、
前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有し、
前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記不揮発性メモリセルの選択端子に印加する半導体装置。
【請求項３】
メモリアレイと制御回路とを有し、
前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有し、
前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記不揮発性メモリセルの選択端子に印加して、
前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記選択端子に印加する半導体装置。
【請求項４】
メモリアレイと制御回路とを有し、
前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有し、
前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記不揮発性メモリセルの選択端子に印加して、
前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記選択端子に印加する半導体装置。
【請求項５】
メモリアレイと制御回路とを有し、
前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有し、
前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記不揮発性メモリセルの選択端子に印加して、
前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記選択端子に印加する半導体装置。
【請求項６】
メモリアレイと制御回路とを有し、
前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有し、
前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記不揮発性メモリセルの選択端子に印加して、
前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記選択端子に印加する半導体装置。
【請求項７】
前記所定の正電圧は、書き込み用パルス電圧の電圧値よりも低い電圧値を有する請求項３、５又は６記載の半導体装置。
【請求項８】
前記所定の負電圧は、消去用パルス電圧の電圧値よりも高い電圧値を有する請求項２乃至４、６又は７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、閾値電圧の変更によって情報記憶を行なう不揮発性メモリセルを備えた半導体装置に関し、例えば電気的に書き換え可能なＡＮＤ型のフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
フラッシュメモリ等を構成する不揮発性メモリセルの閾値電圧はその電荷蓄積領域に蓄積される電荷量に応じて決まる。例えば電荷蓄積領域からエレクトロン（電子）を放出させる初期化処理（消去）と、電荷蓄積領域に電子を注入するプログラム処理（書き込み）とによって情報記憶を行なうことができる。記憶情報の書き換えを行なうときは、例えばワード線に消去高電圧を印加して、ＦＮ（Fowler-Nordheim）トンネルによって電子を基板方向に引き抜くことにより、ワード線単位で不揮発性メモリセルの閾値電圧を消去状態に初期化することができる。この後、書き込み状態とすべき不揮発性メモリセルに対してワード線に書き込み高電圧を印加して、チャネルに書き込み電流を流し、それによって発生するホットエレクトロンを電荷蓄積領域に注入する。その閾値電圧が所定レベルになるのをベリファイによって確認するまでそのエレクトロンの注入動作を繰り返す。
【０００３】
フラッシュメモリは、不揮発性メモリセルの閾値電圧の相違によって情報記憶を行なうことができる。しかしながら、不揮発性メモリセルの閾値電圧は、不所望に変動することが知られており、例えば閾値電圧が低く又は高くなって、記憶情報の読み出し動作時に記憶情報を判定可能にするための読み出し用ワード線電圧を跨いでしまうと、データ化けが生じてしまう。
【０００４】
フラッシュメモリにおいて、不揮発性メモリセルの閾値電圧が不所望に変動する現象としては、例えばＲＴＳ（ランダム・テレグラフ・シグナル）が挙げられる。ＲＴＳは、少数の電子が電荷蓄積領域とゲート酸化膜の界面などに存在するか否かにより、閾値電圧が大きく変動して観測される現象である。
【０００５】
特許文献１には、シリコン酸化膜上にこのシリコン酸化膜よりも誘電率の高い絶縁膜を備えた積層ゲート絶縁膜を形成するときに、Ｈｅガスを添加することにより界面欠陥を低減させ、低消費、高速性、高信頼性を図る半導体装置についての記載がある。また、特許文献２には、Ｚｒ、Ｈｆ、Ｔｉ等の金属酸化物に対してフッ素を含有させることにより、欠陥が誘起され難く、かつ水素や水分の耐性が強いゲート絶縁膜を形成する技術についての記載がある。
【０００６】
【特許文献１】特開２００３−２９７８２６号公報
【特許文献２】特開２００２−２９９６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者は、ＲＴＳの影響による閾値電圧の変動について検討した。その結果、ＲＴＳの影響は、フラッシュメモリ等の半導体装置では微細化が進むほど顕在化し、例えば９０ｎｍ世代のフラッシュメモリの読み出し動作時に無視できないことが見出された。また、本発明者は、ＲＴＳの影響だけでなく、不揮発性メモリセルの特性に応じて閾値電圧が変動すること、さらに、不揮発性メモリセルの特性に応じて、ＲＴＳの影響が増長されることも見出した。
【０００８】
ＲＴＳには、基板とゲート絶縁膜の界面、ゲート絶縁膜、ゲート絶縁膜と電荷蓄積領域の界面からなる領域に電子が一時的にトラップ（捕獲）されて生じる場合と、上記領域に存在する電子が一時的に放出されて生じる場合がある。上記領域に入る電子、又は上記領域から抜ける電子をＲＴＳ発生要因と称する。本来電荷を蓄積する電荷蓄積領域に対しては、不揮発性メモリセルの特性により、比較的長い期間において、電荷蓄積領域から電子が抜け易い特性と、電荷蓄積領域に電子が入り易い特性とがある。
【０００９】
本発明者は、不揮発性メモリセルの閾値電圧が経年的に変化する特性と共にＲＴＳの影響を考えることの必要性を見出した。即ち、書き込みベリファイ動作では、最初に書き込み状態を決定すると言う意味においてＲＴＳの影響を排除することが望ましいと考えられる。一方、読み出し動作では、対象とする不揮発性メモリセルの閾値電圧が経年的に変化されている状態を更に悪化させない方向、若しくは不所望な変化を補償する方向でＲＴＳの影響について考えることが必要になる。
【００１０】
しかしながら、特許文献１，２の技術では、ゲート絶縁膜の欠陥に起因して不所望に捕獲されるＲＴＳ発生要因電子を減少させることができるに過ぎず、不揮発性メモリセルの特性に応じてＲＴＳの影響を減少させることについて全く考慮されていない。
【００１１】
本発明の目的は、不揮発性メモリセルの特性に応じてＲＴＳの影響を減少させることができる半導体装置を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕本発明に係る半導体装置は、メモリアレイ（３）と制御回路（１６）とを有する。前記メモリアレイは、基板（３０）とゲート絶縁膜（３７）と電荷蓄積領域（３６）を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセル（２１）を有する。前記制御回路は、前記不揮発性メモリセルから記憶情報を読み出す前に、前記基板と前記ゲート絶縁膜の界面（３７Ａ）、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面（３７Ｃ）の少なくとも一つに存在するＲＴＳ発生要因電子（Ｂ）を一時的に排除するための電圧、又は夫々の前記界面、前記ゲート絶縁膜の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための電圧を、前記不揮発性メモリセルの選択端子に印加する。
【００１５】
上記より、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な捕獲を抑制した電荷状態、又はＲＴＳ発生要因電子の一時的な排除を抑制した電荷状態とすることができるから、記憶情報を読み出す前に、前記夫々の界面とゲート絶縁膜の電荷状態は２つの電荷状態のうちいずれかに揃えられる。このため、ＲＴＳの影響により不揮発性メモリセルの閾値電圧がランダムに変動することを抑制することができる。従って、不揮発性メモリセルの特性に応じて前記夫々の界面とゲート絶縁膜の電荷状態を揃えて、書き込みベリファイ動作やデータ読み出し動作を行なえば、ＲＴＳの影響による閾値電圧の不所望な変動を減少させることができる。
【００１６】
〔２〕本発明に係る半導体装置は、メモリアレイと制御回路とを有する。前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有する。前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記不揮発性メモリセルの選択端子に印加する。
【００１７】
上記より、書き込みベリファイ用読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な捕獲を抑制した電荷状態にすることができるから、書き込みベリファイ動作においてＲＴＳの影響を受けずに最初に書き込み状態を決定することができる。従って、ベリファイパスとなった閾値電圧が急に大きく変化することがない。
【００１８】
〔３〕本発明に係る半導体装置は、メモリアレイと制御回路とを有する。前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有する。前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記不揮発性メモリセルの選択端子に印加して、前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記選択端子に印加する。
【００１９】
上記より、書き込みベリファイ用読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な捕獲を抑制した電荷状態にすることができるから、書き込みベリファイ動作においてＲＴＳの影響を受けずに最初に書き込み状態を決定することができる。従って、ベリファイパスとなった閾値電圧が急に大きく変化することがない。ここでは、不揮発性メモリセルが例えば経年変化により電荷蓄積領域から電子が抜けていく特性を有する場合でのデータ読み出し動作について着目する。このとき、データ読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な排除を抑制した電荷状態にすることができるから、不揮発性メモリセルの当該特性に加えて、ＲＴＳの影響により閾値電圧が更に低くなってしまうことを回避できる。従って、不揮発性メモリセルの当該特性に応じて電荷状態を揃えて、データ読み出し動作を行なうから、不揮発性メモリセルの閾値電圧が経年変化により低くなることを更に悪化させることがない。
【００２０】
〔４〕本発明に係る半導体装置は、メモリアレイと制御回路とを有する。前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有する。前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記不揮発性メモリセルの選択端子に印加して、前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記選択端子に印加する。
【００２１】
上記より、書き込みベリファイ用読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な捕獲を抑制した電荷状態にすることができるから、書き込みベリファイ動作においてＲＴＳの影響を受けずに最初に書き込み状態を決定することができる。従って、ベリファイパスとなった閾値電圧が急に大きく変化することがない。ここでは、不揮発性メモリセルが例えば経年変化により電荷蓄積領域に電子が入り込んでいく特性を有する場合でのデータ読み出し動作について着目する。このとき、データ読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な捕獲を抑制した電荷状態にすることができるから、不揮発性メモリセルの当該特性に加えて、ＲＴＳの影響により閾値電圧が更に高くなってしまうことを回避できる。従って、不揮発性メモリセルの当該特性に応じて電荷状態を揃えて、データ読み出し動作を行なうから、不揮発性メモリセルの閾値電圧が経年変化により高くなることを更に悪化させることがない。
【００２２】
〔５〕本発明に係る半導体装置は、メモリアレイと制御回路とを有する。前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有する。前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記不揮発性メモリセルの選択端子に印加して、前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記選択端子に印加する。
【００２３】
上記より、書き込みベリファイ用読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な排除を抑制した電荷状態にすることができるから、書き込みベリファイ動作においてＲＴＳの影響を受けずに最初に書き込み状態を決定することができる。従って、ベリファイパスとなった閾値電圧が急に大きく変化することがない。ここでは、不揮発性メモリセルが例えば材料の変更や更なる微細化によりＲＴＳが恒常的に生じ、比較的多くのＲＴＳ発生要因電子が滞留し、且つ電荷蓄積領域の電子は経年的に抜けていく傾向が強い場合に着目する。このとき、データ読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な排除を抑制した電荷状態にすることができるから、当該特性を有する不揮発性メモリセルの前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子が必要以上に抜けてしまうことがない。従って、不揮発性メモリセルの当該特性に応じて電荷状態を揃えて、データ読み出し動作を行なうから、不揮発性メモリの閾値電圧が経年変化により低くなる傾向にあっても、ＲＴＳの影響によりその傾向が更に悪化することがない。
【００２４】
〔６〕本発明に係る半導体装置は、メモリアレイと制御回路とを有する。前記メモリアレイは、基板とゲート絶縁膜と電荷蓄積領域を有し、前記電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数の不揮発性メモリセルを有する。前記制御回路は、前記不揮発性メモリセルに対する書き込みベリファイ用読み出し動作の前に、前記基板と前記ゲート絶縁膜の界面、前記ゲート絶縁膜、前記ゲート絶縁膜と前記電荷蓄積領域の界面の少なくとも一つにＲＴＳ発生要因電子を一時的に捕獲するための所定の正電圧を、前記不揮発性メモリセルの選択端子に印加して、前記不揮発性メモリセルに対するデータ読み出し動作の前に、夫々の前記界面、前記ゲート絶縁膜の少なくとも一つに存在するＲＴＳ発生要因電子を一時的に排除するための所定の負電圧を、前記選択端子に印加する。
【００２５】
上記より、書き込みベリファイ用読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な排除を抑制した電荷状態にすることができるから、書き込みベリファイ動作においてＲＴＳの影響を受けずに最初に書き込み状態を決定することができる。従って、ベリファイパスとなった閾値電圧が急に大きく変化することがない。ここでは、不揮発性メモリセルが例えば材料の変更や更なる微細化によりＲＴＳが恒常的に生じ、比較的多くのＲＴＳ発生要因電子が滞留し、且つ電荷蓄積領域に電子が経年的に入り込んでいく傾向が強い場合に着目する。このとき、データ読み出し動作の前に、前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子の一時的な捕獲を抑制した電荷状態にすることができるから、当該特性を有する不揮発性メモリセルの前記夫々の界面とゲート絶縁膜に対してＲＴＳ発生要因電子が必要以上に入り込むことがない。従って、不揮発性メモリセルの当該特性に応じて電荷状態を揃えて、データ読み出し動作を行なうから、不揮発性メモリの閾値電圧が経年変化により高くなる傾向にあっても、ＲＴＳの影響によりその傾向が更に悪化することがない。
【００２６】
本発明の具体的な一つの形態として、前記所定の正電圧は、書き込み用パルス電圧の電圧値よりも低い電圧値を有する。上記より、ＲＴＳ発生要因電子を捕獲するとき、例えば基板表面でホットエレクトロンが発生せず、電荷蓄積領域に電子が注入されることがないから、閾値電圧が不所望に高くなることがない。
【００２７】
本発明の具体的な一つの形態として、前記所定の負電圧は、消去用パルス電圧の電圧値よりも高い電圧値を有する。上記より、ＲＴＳ発生要因電子を排除するとき、例えばＦＮトンネルによって電荷蓄積領域から電子が抜かれることがないから、閾値電圧が不所望に低くなることがない。
【発明の効果】
【００２８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２９】
すなわち、不揮発性メモリセルの特性に応じてＲＴＳの影響を減少させることができる。
【発明を実施するための最良の形態】
【００３０】
《フラッシュメモリの全体的構成》
図１にはフラッシュメモリが例示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。
【００３１】
フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、フラッシュメモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、データコントロール回路（ＤＣＮＴ）６、Ｙアドレスコントロール回路（ＹＡＣＮＴ）７を有する。
【００３２】
前記メモリアレイ３は電気的に消去及び書き込み可能な不揮発性のメモリトランジスタを多数有する。メモリトランジスタは特に制限されないが電荷蓄積領域に絶縁膜を介してメモリゲートを重ねたスタックドゲート構造とされる。メモリトランジスタは１個につき２ビットのデータを格納する。要するに、４値で情報記憶を行なう。４値とは例えば“１１”、“１０”、“００”、“０１”の４値である。記憶情報“１１”はメモリトランジスタに対する初期化である消去処理によって得る。消去処理は、特に制限されないが、メモリトランジスタのソース、ドレイン及びウェルに回路の接地電位を印加して、メモリゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くする処理とされる。記憶情報“１０”、“００”、“０１”は書き込み処理によって得る。書き込み処理は、特に制限されないが、メモリトランジスタのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをメモリゲートの高電圧による電界で電荷蓄積領域に注入することで閾値電圧を高くする処理とされる。記憶情報“１０”、“００”、“０１”に応じて目的とする閾値電圧が相違される。読み出し処理は、ビット線を予めプリチャージしておき、所定の読み出し判定レベルをワード線選択レベルとしてメモリトランジスタを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。記憶情報“１１”、“１０”、“００”、“０１”に応じてワード線選択レベルが相違される。前記メモリアレイ３は前記ビット線に接続された読み出し書き込み回路を有する。前記読み出し書き込み回路は読み出し処理ではビット線に読み出された記憶情報をラッチし、また、書き込み処理では書き込みデータに従ってビット線電位を制御する。
【００３３】
図２５には書き込み動作によってメモリセルトランジスタに設定される閾値電圧の分布が示される。ＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”，“０１”に応じた下裾ベリファイ電圧である。ＶＥＷ０，ＶＥＷ１，ＶＥＷ２は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”に応じた上裾ベリファイ電圧である。それら上裾ベリファイ電圧と下裾ベリファイ電圧によって記憶情報“１１”，“１０”，“００”，“０１”に応じた閾値電圧分布が規定される。ＶＲＷ１，ＶＲＷ２，ＶＲＷ３は読み出し動作時に記憶情報“１１”，“１０”，“００”，“０１”を判定可能にするための読み出しワード線電圧である。図２６には図２５の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例が示される。
【００３４】
前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばデータレジスタ５はＳＲＡＭで構成され、フラッシュメモリアレイ３に書き込む書き込みデータのバッファ、フラッシュメモリアレイ３から読み出されたデータのバッファとして機能される。
【００３５】
前記データコントロール回路６はデータレジスタ５へのデータの入出力を制御する。Ｙアドレスコントロール回路７はデータレジスタ５に対するアドレス制御を行なう。
【００３６】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたページアドレスはマルチプレクサ１０からページアドレスバッファ（ＰＡＢＵＦ）１１に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ１０からＹアドレスカウンタ（ＹＡＣＵＮＴ）１２にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書き込みデータはマルチプレクサ４からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書き込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６に入力される。データコントロール回路６から出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０に供給されて外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。
【００３７】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ１０から内部コントロール回路（ＯＰＣＮＴ）１６に供給される。
【００３８】
前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ３からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７にカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書き込みデータをデータレジスタ５に書き込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。前記ページアドレスバッファ１１に供給されたＹアドレスは前記カウントされたＹアドレスの先頭アドレスに等しい。この先頭のＹアドレスをアクセス先頭Ｙアドレスと称する。
【００３９】
制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
【００４０】
チップイネーブル信号／ＣＥはフラッシュメモリ１の動作を選択する信号であり、ローレベルでフラッシュメモリ（デバイス）１がアクティブ（動作可能）にされ、ハイレベルでフラッシュメモリ１がスタンバイ（動作停止）にされる。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ１は消去及び書き込み禁止とされる。
【００４１】
内部コントロール回路１６は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去処理、書き込み処理及び読み出し処理などの内部動作を制御する。また、内部コントロール回路１８はレディービジー信号Ｒ／Ｂを出力する。レディービジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にローレベルにされ、これによって外部にビジー状態を通知する。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書き込み処理及び消去処理に必要な高電圧は電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。
【００４２】
《ビット線に反転層を利用したメモリアレイ》
図２にはメモリアレイ３のトランジスタ配置が例示される。メモリアレイ３は、第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２、及びメモリトランジスタ２１を順次直列に繰り返し接続した回路を複数行分有する。前記メモリトランジスタ２１の選択端子（メモリゲート）は行毎にワード線ＷＬに接続される。前記第１の制御トランジスタ２０は列毎に順次制御信号ＡＧ０，ＡＧ２によってスイッチ制御される。第２の制御トランジスタ２２は列毎に順次制御信号ＡＧ１，ＡＧ３によってスイッチ制御される。要するに、第１の制御トランジスタ２０と第２の制御トランジスタ２２の合計４列の制御トランジスタ列毎に制御信号ＡＧ０〜ＡＧ３によってそのスイッチ状態が制御される。制御形態は後述するが、読み出し、書き込み、消去の動作形態に従う。前記第１の制御トランジスタ２０及び第２の制御トランジスタ２２はオンされることにより前記直列方向とは交差する方向に反転層２３、２４を形成する。反転層２３、２４はローカルなビット線及びソース線として機能される。
【００４３】
図３にはデバイスのワード線に沿った縦断面構造が例示される。ｐ型半導体基板３０の主面上に絶縁膜３１が形成され、前記絶縁膜３１上に所定間隔で交互に第１の方向（図３の紙面表裏方向）に第１の電極３３、第２の電極３４が複数形成される。半導体基板３０は、ｐ型ウエル領域が設けられたｐ型シリコン基板であって、このｐ型ウエル領域にはソース及びドレインが形成されている。ソースとドレインの間にはチャネル形成領域が形成されている。第１の電極３３、第２の電極３４は例えばポリシリコンゲート電極材料によって形成され、前記制御トランジスタ２０，２２のゲート電極とされる。前記第１の方向と交差する第２の方向（図３の紙面左右方向）に所定間隔で前記第１の電極３３及び第２の電極３４と絶縁された複数の第３の電極３５が形成され、更に、前記第１の電極３３と第２の電極３４との間には前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域３６が形成されている。第３の電極３５はメモリトランジスタ２１のメモリゲート（ワード線ＷＬ）とされ、例えばポリシリコンゲート電極材料によって形成される。前記電荷蓄積領域３６は、例えばシリコンナイトライド膜によって構成された電荷トラップ領域、或いはポリシリコン膜によって構成されたフローティングゲート電極とされる。前記反転層２３，２４は半導体基板３０の表面に選択的に誘起される。３７で示されるものは前記電荷蓄積領域３６と半導体基板３０との間のゲート絶縁膜である。このゲート絶縁膜３７としては、例えばシリコン酸化膜や、その他の所定の金属酸化物を含有するものが挙げられるが、半導体基板３０と電荷蓄積領域３６の間を絶縁可能であれば、酸化膜に限られない。直列に繰り返し配置された第１の制御トランジスタ２０、メモリトランジスタ２１、及び第２の制御トランジスタ２２の間には高濃度不純物領域としての拡散層は形成されていない。
【００４４】
《読み出し経路の選択態様》
図４には読み出し動作における信号経路の選択態様が示される。前述の如く反転層２３はローカルなビット線として機能されるが、この反転層２３は選択スイッチ４０を介して対応するグローバルビット線ＧＬＢ０〜ＧＢＬ３に接続される。前述の如く反転層２４はローカルなソース線として機能されるが、この反転層２４は選択スイッチ４１を介して対応するコモン線ＣＤに接続される。
【００４５】
読み出し動作では読み出し対象とされるメモリトランジスタ２１に対し、これに隣接する第２制御トランジスタ２２による反転層２４を回路の接地電圧（０ボルト（Ｖ））に接続し、第１の制御トランジスタ２０による反転層２３を後述する読み出し書き込み回路に接続して信号経路を形成する。ワード線ＷＬに判定選択レベル（例えば０．２９〜５．４Ｖ）が与えられているとき、メモリトランジスタ２１の閾値電圧がそれよりも低ければ反転層２３の電流が引き抜かれ、メモリトランジスタ２１の閾値電圧がそれよりも高ければ反転層２３に電流が流れず、それにより反転層２３にレベル変化を生ずるか否かを後述の読み出し書き込み回路で検出することによって、記憶情報の読み出しを行なう。ここでは１個のメモリトランジスタ２１に２ビットの記憶情報を保持する４値記憶を想定しているので判定レベルは複数レベルにされる。図４に従えば、第２の制御トランジスタ２２の右隣のメモリトランジスタ２１を読み出し対象にしているので、制御信号ＡＧ２，ＡＧ１が４Ｖの選択レベルにされると共に制御信号ＡＧ０，ＡＧ３が０Ｖの非選択レベルにされる。図示はしないが、第２制御トランジスタ２２の左隣のメモリトランジスタ２１を読み出し対象とするときは、制御信号ＡＧ２，ＡＧ３が０Ｖの非選択レベルにされ、制御信号ＡＧ０，ＡＧ１が４Ｖの選択レベルにされる。
【００４６】
《書き込み経路の選択態様》
図５にはセルスルー書き込み方式による書き込み動作の信号経路が例示される。この書き込み動作では、書き込み対象メモリトランジスタ２１の左右両側の第１の制御トランジスタ２０を比較的大きいコンダクタンスを持つようにオン（強反転）させて反転層２３（ＧＢＬ０、ＧＢＬ１側）を形成し、その間の第２の制御トランジスタ２２を比較的小さなコンダクタンスを持つようにオン（弱反転）させて反転層２４を形成し、ワード線ＷＬに高電圧を印加してメモリトランジスタ２１をオンさせて電流経路を形成する。例えば、書き込み対象とされるメモリトランジスタ２１に隣接する第１の制御トランジスタ２０のゲートに８Ｖのような第１の電位を設定し（ＡＧ２＝８Ｖ）、その反対側の第１の制御トランジスタ２０に前記第１の電位よりも低い５Ｖのような第２の電位を設定し（ＡＧ０＝５Ｖ）、前記書き込み対象とされるメモリトランジスタ２１に隣接する第２の制御トランジスタ２２のゲートには前記第１及び第２の電圧よりも低い１Ｖのような第３の電位を印加する（ＡＧ１＝１Ｖ）。この状態で、書き込み対象とされるメモリトランジスタ２１に隣接する反転層２３（ＧＢＬ１側）には４．５Ｖのような電位を設定し、その反対側の第２制御トランジスタ２２による反転層２４及びその先の第１の制御トランジスタ２０による反転層２３（ＢＬ０側）には０Ｖのような接地電位を印加する。これにより、ＧＢＬ１側の反転層２３からＧＢＬ０側の反転層２３に電流が流れるが、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間に電界集中を生じ、この電界集中によってその位置で半導体基板の表面にホットエレクトロンを生じ、ホットエレクトロンがワード線ＷＬの高電位による電界でメモリトランジスタ２１の電荷蓄積領域３６に注入される。電荷蓄積領域３６に電子が注入されることによりそのメモリトランジスタ２１の閾値電圧が高くされる。書き込み動作を抑止するには図５の例に従えばＧＢＬ０側の反転層２３に印加する電圧を２Ｖとし、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間の電界集中によって発生するホットエレクトロンを抑制するようにすればよい。図示を省略する読み出し書き込み回路は書き込みデータに基づいてＧＢＬ０側の反転層２３に印加する電圧を制御することによって、書き込みと書き込み抑止を制御する。書き込み動作によってその閾値電圧が目的の閾値電圧に到達したかどうかはベリファイ動作によって確認する。ベリファイ動作は図４で説明した読み出し経路を選択して行なうから、ベリファイ動作では読み出し書き込み回路路はＧＢＬ１側の反転層２３を介して記憶情報を読み出し、その結果を書き込みデータとしてＧＢＬ０側の反転層２３の電位の制御に反映させなければならない。読み出し書き込み回路とグローバルビット線との接続を制御する選択回路（詳細後述）によってこれを実現する。
【００４７】
なお、第２の制御トランジスタ２２の左隣のメモリトランジスタ２１を書き込み対象にするには書き込み電流の向きを逆にすればよい。また、ＧＢＬ１とＧＢＬ２の間のメモリトランジスタを書き込み対象とする場合には制御信号ＡＧ１を０Ｖ、ＡＧ３を１Ｖに変え、ＧＢＬ１とＧＢＬ２とに印加する電圧により書き込み電流の向きを制御することによって、動作可能な第２の制御トランジスタの位置を偶数番目と奇数番目とで入れ替えればよい。
【００４８】
特に図示はしないが、書き込みされたメモリトランジスタの閾値電圧状態を初期化するには、第１の制御トランジスタ２０及び第２の制御トランジスタ２２の反転層２３，２４に回路の接地電圧のような第５の電位を設定し、半導体基板を回路の接地電位に設定し、前記ワード線ＷＬに−１２Ｖの負電位のような第６の電位を設定する。これにより、電荷蓄積領域からエレクトロンが放出方向に移動され、メモリトランジスタ２１の閾値電圧が低くされる。
【００４９】
《選択回路による選択態様》
図６乃至図１３には選択回路による反転層の選択態様が例示される。各図において、制御信号０は制御信号ＡＧ０、制御信号１は制御信号ＡＧ１、制御信号２は制御信号ＡＧ２、制御信号３は制御信号ＡＧ３、メモリ０は制御信号０（制御信号ＡＧ０）の左隣のメモリトランジスタ２１、メモリ１は制御信号０（制御信号ＡＧ０）の右隣のメモリトランジスタ２１、メモリ２は制御信号２（制御信号ＡＧ２）の左隣のメモリトランジスタ２１、メモリ３は制御信号２（制御信号ＡＧ２）の右隣のメモリトランジスタ２１を意味する。５０は代表的に示された読み出し書き込み回路、５１は選択回路である。各図には一つの読み出し書き込み回路５０（Ｂ）とこれに対応する連続的に並列する４本の第１の電極直下の反転層２３とに対する接続形態が示される。メモリ０を読み出し対象とするときの接続形態は図６に、メモリ０を書き込み対象とするときの接続形態は図７に示される。メモリ１を読み出し対象とするときの接続形態は図８に、メモリ１を書き込み対象とするときの接続形態は図９に示される。メモリ２を読み出し対象とするときの接続形態は図１０に、メモリ２を書き込み対象とするときの接続形態は図１１に示される。メモリ３を読み出し対象とするときの接続形態は図１２に、メモリ３を書き込み対象とするときの接続形態は図１３に示される。図６乃至図１３に示される反転層の選択態様より明らかなように、前記選択回路５１は、一つの前記読み出し書き込み回路５０とこれに対応する連続的に並列する４本の第１の制御トランジスタ２０による反転層２３とに対し、前記４本の反転層の間に配置されたメモリトランジスタ２１のうち前記記憶情報の読み出し又は書き込み対象とするメモリトランジスタの位置に応じて前記４本の反転層２３の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路５０に接続する。要するに、前記選択回路５１は同じメモリトランジスタ２１に対する読み出しと書き込みには同じ読み出し書き込み回路５０を使用するように読み出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する。
【００５０】
《書き込み読み出し回路と選択回路》
図１４には前記書き込み読み出し回路５０と選択回路５１が示される。図１４において書き込み読み出し回路５０と選択回路５１は、２本のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞（ｉは正の整数）毎の回路ユニット５４と、隣接する回路ユニット５４同士を選択的に直列接続するＭＯＳトランジスタ５５とによって構成され、書き込み読み出し回路５０と選択回路５１は混然一体に図示されている。双方の構成要素を区別するなら、ＭＯＳトランジスタ５５、５６、５７、７２、７３によって選択回路５１が構成され、その他の回路要素によって書き込み読み出し回路５０が構成される。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートの矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。
【００５１】
回路ユニット５４の構成を説明する。回路ユニット５４はＳＬＰとＳＬＮを動作電源ノードとするスタティックラッチ６０を有し、一方の入出力ノードはセンスノード（ＳＬ  Ｓｅｎｓｅ）、他方の入出力ノードはリファレンスノード（ＳＬ  Ｒｅｆ）とされる。前記センスノードとリファレンスノードはカラム選択信号ＹＳにてスイッチ制御されるセレクトＭＯＳトランジスタ６１、６２を介して外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞に接続可能にされ、また、信号ＲＳＡＳ、ＲＳＡＲにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ６３，６４を介してプリチャージ電源ノードＦＲＳＡに接続される。前記センスノードとリファレンスノードの初期化動作では信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードはセンスノードの大凡半分のレベルにプリチャージされる。センスノードはセンスＭＯＳトランジスタ６５、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ６６を介して回路の接地電位に接続される。センスＭＯＳトランジスタ６５のゲートはグローバルビット線に至るノード６７に結合され、センスＭＯＳトランジスタ６５は読み出し対象とされるグローバルビット線のレベルに応じてスイッチ制御され、これによってセンスノードのレベルを選択的にローレベルに反転させる。これによってスタティックラッチ６０はメモリトランジスタの記憶情報を検出してラッチすることができる。また、スタティックラッチ６０は外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞からの書き込みデータをラッチすることができる。
【００５２】
センスノードには信号ＴＲにてスイッチ制御される分離ＭＯＳトランジスタ６８を介してグローバルビット線に至るノード６９に結合され、当該ノード６９は信号ＰＣにてスイッチ制御される書き込み阻止用プリチャージイネーブルＭＯＳトランジスタ７０及び書き込み阻止用プリチャージＭＯＳトランジスタ７１を経由してプリチャージ電源ＦＰＣに接続される。前記ＭＯＳトランジスタ７１はセンスノードのレベルに従ってスイッチ制御される。スタティックラッチ６０に書き込みデータをラッチしたときリファレンスノードがハイレベルのとき、ノード６９は予めプリチャージ電源ＦＰＣによって充電されてから、リファレンスノードのハイレベルに到達する。スタティックラッチ６０が書き込みデータをラッチしたときリファレンスノードがローレベルであればノード６９はリファレンスノードのローレベルに到達する。
【００５３】
前記ノード６９は、信号ＳＴＲ０＜０＞によってスイッチ制御されるＭＯＳトランジスタ７２及び信号ＳＴＲ１＜０＞によってスイッチ制御されるＭＯＳトランジスタ５６を介してグローバルビット線ＧＢＬ＜ｉ＞に接続される。前記ノード６７は、信号ＳＴＲ０＜１＞によってスイッチ制御されるＭＯＳトランジスタ７３及び信号ＳＴＲ１＜１＞によってスイッチ制御されるＭＯＳトランジスタ５７を介してグローバルビット線ＧＢＬ＜ｉ＋１＞に接続される。後段の回路ユニット５４におけるＭＯＳトランジスタ５６と７２の結合ノードは、信号ＳＬＴＲによってスイッチ制御されるＭＯＳトランジスタ５５を介して前段の回路ユニット５４におけるＭＯＳトランジスタ５７と７３の結合ノードに選択的に接続可能にされる。ノード６７と６９は配線にて結合されている。したがってスタティックラッチ６０はＭＯＳトランジスタ５５、５６、５７、７２、７３のスイッチ制御状態に応じて４本のグローバルビット線の中から選択された何れか１本に接続可能にされる。各々のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞に対応して読み出し及び書き込み用のビット線プリチャージＭＯＳトランジスタ７４、７５が設けられている。ビット線プリチャージＭＯＳトランジスタ７４，７５はプリチャージ電源ＦＲＰＣ＜０＞、ＦＲＰＣ＜１＞に接続され、信号ＲＰＣ＜０＞、ＲＰＣ＜１＞によってスイッチ制御される。
【００５４】
なお、７６で示されるＭＯＳトランジスタはスタティックラッチ６０にメモリＶｔｈ“Ｈ”のデータがラッチされたときオフ状態にされるトランジスタであり、書き込みベリファイ時に当該メモリトランジスタの書き込み完了を示す信号ＥＣを生成するのに用いられる。
【００５５】
図１５には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の読み出し動作タイミングが示される。読み出し対象とされるメモリトランジスタ２１の閾値電圧が低い消去状態の場合（メモリＶｔｈ“Ｌ”）、グローバルビット線（ＧＢＬ）はプリチャージレベルからディスチャージされ、ＭＯＳトランジスタ６５はオフ状態を維持し、センスノードはハイレベルを保つ。これに対し、読み出し対象とされるメモリトランジスタ２１の閾値電圧が高い書き込み状態の場合（メモリＶｔｈ“Ｈ”）、ＧＢＬはプリチャージレベルを維持し、ＭＯＳトランジスタ６５がオン状態に反転し、センスノードはローレベルに反転される。
【００５６】
図１６には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の書き込み（Ｐｒｏｇｒａｍ）動作タイミングが示される。書き込み選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのローレベルに応答して回路の接地電位にされ、ドレイン側ＧＢＬは、トランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１に書き込み電流が流れ、これによって発生するホットエレクトロンがメモリトランジスタ２１の電荷蓄積領域に注入される。書き込み非選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのハイレベルに応答して書き込み電位に充電され、また、ドレイン側ＧＢＬはトランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１には書き込み電流が流れず、メモリトランジスタ２１の電荷蓄積領域に対する電子の注入が抑止される。
【００５７】
図１７乃至図２４には図１４の構成に従った書き込み読み出し回路５０と選択回路５１による反転層２３の接続態様が例示される。メモリ０を読み出し対象とするときの接続形態は図１７に、メモリ０を書き込み対象とするときの接続形態は図１８に示される。メモリ１を読み出し対象とするときの接続形態は図１９に、メモリ１を書き込み対象とするときの接続形態は図２０に示される。メモリ２を読み出し対象とするときの接続形態は図２１に、メモリ２を書き込み対象とするときの接続形態は図２２に示される。メモリ３を読み出し対象とするときの接続形態は図２３に、メモリ３を書き込み対象とするときの接続形態は図２４に示される。
【００５８】
上記フラッシュメモリ１において、一つのメモリトランジスタ２１に対する書き込みでは隣の第１の制御トランジスタ２０による反転層２３を一方の電流経路とし、反対側に隣接する第２の制御トランジスタ２２と別のメモリトランジスタ２１とをまたいでその先に位置する別の第１の制御トランジスタ２０による反転層２３を他方の電流経路として用いる。このセルスルー書き込み方式によると、メモリトランジスタ２１から第２の制御トランジスタ２２に書き込み電流が流れるとき、メモリトランジスタ２１と第２の制御トランジスタ２２との間に大きな電界集中を生じさせるには第２のトランジスタ２２のコンダクタンスだけを小さくすればよい。書き込み電流を流すための配線として機能される第１の制御トランジスタ２０における反転層２３のコンダクタンスを小さくすることを要しない。したがって記憶情報に対する書き込み性能を向上させることができる。
【００５９】
更に、セルスルー書き込み方式のように書き込み電流の供給に利用する一対の第１の制御トランジスタ２０が相互に離れることになる場合であっても、同じメモリトランジスタに対する読み出しと書き込みには同じ読み出し書き込み回路５０を使用するように読み出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する選択回路を採用するから、セルスルー書き込み方式による書き込み動作を保証することができる。
【００６０】
《閾値電圧の変動の抑制》
ここで、図２７、図２８を用いて、メモリトランジスタ２１の閾値電圧が不所望に変動する要因の一つであるＲＴＳについて説明する。尚、図中の主な符号は上記した図３に対応している。メモリトランジスタ２１は、半導体基板３０と電荷蓄積領域３６の間に、ＲＴＳ依存領域Ａを有する。ＲＴＳ依存領域Ａは、半導体基板３０とゲート絶縁膜３７の界面３７Ａと、ゲート絶縁膜３７のバルク３７Ｂと、ゲート絶縁膜３７と電荷蓄積領域３６の界面３７Ｃとからなる領域である。ＲＴＳ依存領域Ａには、例えばＲＴＳが発生する要因となるＲＴＳ発生要因電子Ｂが一時的に滞留する。ＲＴＳには、ＲＴＳ依存領域ＡにＲＴＳ発生要因電子Ｂが一時的に捕獲され、閾値電圧が高くなる場合と、ＲＴＳ依存領域Ａに存在するＲＴＳ発生要因電子Ｂが一時的に放出され、閾値電圧が低くなる場合とがある。このＲＴＳ発生要因電子Ｂの挙動は、十分に解明されてはいないが、メモリゲートとされる第３の電極３５に所定の負電圧又は正電圧を印加することにより、ＲＴＳ依存領域Ａに対する挙動を制御できる。ＲＴＳ発生要因電子Ｂは、制御回路１６により、メモリトランジスタ２１の第３の電極３５に所定の負電圧が印加されると、図２７に示すように、ＲＴＳ依存領域Ａから一時的に排除される。このとき、ＲＴＳ依存領域Ａは、ＲＴＳ発生要因電子Ｂの一時的な捕獲を抑制した電荷状態となる。また、ＲＴＳ発生要因電子Ｂは、制御回路１６により、第３の電極３５に所定の正電圧が印加されると、図２８に示すように、ＲＴＳ依存領域Ａに一時的に捕獲される。このとき、ＲＴＳ依存領域Ａは、ＲＴＳ発生要因電子Ｂの一時的な排除を抑制した電荷状態となる。
【００６１】
即ち、制御回路１６は、記憶情報を読み出す前に、ＲＴＳ依存領域Ａの電荷状態をＲＴＳ発生要因電子Ｂの一時的な捕獲を抑制した電荷状態、又はＲＴＳ発生要因電子Ｂの一時的な排除を抑制した電荷状態に揃えられるから、ＲＴＳの影響によりメモリトランジスタ２１の閾値電圧がランダムに変動することを抑制することができる。
【００６２】
また、ＲＴＳ依存領域Ａの電荷状態を２つの電荷状態のいずれに揃えるかは、メモリトランジスタ２１の特性を考慮する必要がある。この理由は、メモリトランジスタ２１の閾値電圧が不所望に変動する要因の一つとして、メモリトランジスタ２１の特性が挙げられ、さらにこの特性に応じて、ＲＴＳの影響が増長されることがあるからである。メモリトランジスタ２１には、例えば、経年的に電荷蓄積領域３６から電子が抜けて閾値電圧が低くなっていく特性や、経年的に電荷蓄積領域３６に電子が入り込み閾値電圧が高くなっていく特性などがある。そこで、閾値電圧が経年的に低くなる特性を有するメモリトランジスタ２１において、ＲＴＳ依存領域Ａの電荷状態を、ＲＴＳ発生要因電子Ｂの一時的な捕獲を抑制した電荷状態としてしまうと、これによって、閾値電圧が更に低くなってしまう。また、閾値電圧が経年的に高くなる特性を有するメモリトランジスタ２１において、ＲＴＳ依存領域Ａの電荷状態を、ＲＴＳ発生要因電子Ｂの一時的な排除を抑制した電荷状態としてしまうと、これによって、閾値電圧が更に高くなってしまう。言い換えると、メモリトランジスタ２１の特性を考慮してＲＴＳ依存領域Ａの電荷状態を揃えなければ、この特性に応じてＲＴＳの影響が増長されることになる。
【００６３】
以下、制御回路１６が、読み出し動作前に、メモリトランジスタ２１の特性に応じて第３の電極３５に負電圧又は正電圧を印加することにより、ＲＴＳの影響を排除し、また、ＲＴＳの影響が増長されないようにする具体的な例について説明する。ここでは、ＲＴＳの影響排除とＲＴＳによる特性悪化の増長抑制との理解を容易化するために極端な場合分けを行なって、そのための電圧印加形態について例示的に説明する。尚、読み出し動作には、書き込みベリファイ動作での読み出し動作（以下、書き込みベリファイ用読み出し動作と称する）と、通常のデータ読み出し動作とがある。
【００６４】
まず、ＲＴＳが恒常的には生じない特性を有するメモリトランジスタ２１に対する、書き込みベリファイ用読み出し動作に着目する。尚、ＲＴＳが恒常的には生じないとは、要するに、ＲＴＳ依存領域ＡにＲＴＳ発生要因電子Ｂが一時的に滞留する現象を常時生じないことをいう。そのため、フラッシュメモリ１は、ＲＴＳの影響のない状態を通常状態として設計等がなされているから、ＲＴＳの影響は排除する必要がある。言い換えると、ＲＴＳ依存領域ＡにＲＴＳ発生要因電子Ｂが滞留しないようにする必要がある。このとき、制御回路１６は、書き込みベリファイ用読み出し動作の前に、メモリトランジスタ２１の第３の電極３５に所定の負電圧を印加する。このため、書き込みベリファイ用読み出し動作の前に、ＲＴＳ依存領域ＡはＲＴＳ発生要因電子Ｂの一時的な捕獲を抑制した電荷状態になるから、書き込みベリファイ動作においてＲＴＳの影響を受けずに最初に書き込み状態を決定することができる。従って、ベリファイパスとなった閾値電圧が急に大きく変化することがない。
【００６５】
また、ＲＴＳが恒常的には生じず、経年的に電荷蓄積領域３６から電子が抜けていく特性を有するメモリトランジスタ２１に対する、書き込みベリファイ用読み出し動作及びデータ読み出し動作に着目する。尚、制御回路１６は、書き込みベリファイ用読み出し動作の前に、上記と同様に所定の負電圧を印加するので、説明を省略する。このとき、制御回路１６は、データ読み出し動作の前に、メモリトランジスタ２１の第３の電極３５に所定の正電圧を印加する。このため、データ読み出し動作の前に、ＲＴＳ依存領域ＡはＲＴＳ発生要因電子Ｂの一時的な排除を抑制した電荷状態になるから、メモリトランジスタ２１の特性に加えて、ＲＴＳの影響により閾値電圧が更に低くなってしまうことがない。従って、メモリトランジスタ２１の特性に応じて、ＲＴＳの影響が増長されることがない。
【００６６】
さらに、ＲＴＳが恒常的には生じず、経年的に電荷蓄積領域３６に電子が入り込んでいく特性を有するメモリトランジスタ２１に対する、書き込みベリファイ用読み出し動作及びデータ読み出し動作に着目する。尚、制御回路１６は、書き込みベリファイ用読み出し動作の前に、上記と同様に所定の負電圧を印加するので、説明を省略する。このとき、制御回路１６は、データ読み出し動作の前に、メモリトランジスタ２１の第３の電極３５に所定の負電圧を印加する。このため、データ読み出し動作の前に、ＲＴＳ依存領域ＡはＲＴＳ発生要因電子Ｂの一時的な捕獲を抑制した電荷状態になるから、メモリトランジスタ２１の特性に加えて、ＲＴＳの影響により閾値電圧が更に高くなってしまうことがない。従って、メモリトランジスタ２１の特性に応じて、ＲＴＳの影響が増長されることがない。
【００６７】
次に、メモリトランジスタ２１が材料の変更や、例えば９０ｎｍ以下の更なる微細化などによりＲＴＳが恒常的に生じ、比較的多くのＲＴＳ発生要因電子ＢがＲＴＳ依存領域Ａに滞留し、且つ経年的に電荷蓄積領域３６から電子が抜けていく傾向が強い場合に対する、書き込みベリファイ用読み出し動作及びデータ読み出し動作に着目する。この場合には、フラッシュメモリ１は、ＲＴＳの影響がある状態を通常状態として設計等がなされると考えられるから、ＲＴＳを前提とした上で、ＲＴＳの影響を考慮する必要がある。言い換えると、ＲＴＳ依存領域ＡにＲＴＳ発生要因電子Ｂが滞留するようにする必要がある。そこで、制御回路１６は、書き込みベリファイ用読み出し動作の前に、メモリトランジスタ２１の第３の電極３５に所定の正電圧を印加する。このため、書き込みベリファイ用読み出し動作の前に、ＲＴＳ依存領域ＡはＲＴＳ発生要因電子Ｂの一時的な排除を抑制した電荷状態になるから、ＲＴＳを前提とした上で、書き込みベリファイ動作においてＲＴＳの影響を受けずに最初に書き込み状態を決定することができる。従って、ベリファイパスとなった閾値電圧が急に大きく変化することがない。また、制御回路１６は、データ読み出し動作の前に、メモリトランジスタ２１の第３の電極３５に所定の正電圧を印加する。このため、データ読み出し動作の前に、ＲＴＳ依存領域ＡはＲＴＳ発生要因電子Ｂの一時的な排除を抑制した電荷状態になるから、メモリトランジスタ２１の特性に加えて、ＲＴＳの影響によりＲＴＳ発生要因電子Ｂが必要以上に抜けて閾値電圧が更に低くなってしまうことがない。従って、メモリトランジスタ２１の特性に応じて、ＲＴＳの影響が増長されることがない。
【００６８】
また、メモリトランジスタ２１が材料の変更や、例えば９０ｎｍ以下の更なる微細化などによりＲＴＳが恒常的に生じ、比較的多くのＲＴＳ発生要因電子ＢがＲＴＳ依存領域Ａに滞留し、且つ経年的に電荷蓄積領域３６に電子が入り込んでいく傾向が強い場合に対する、書き込みベリファイ用読み出し動作及びデータ読み出し動作に着目する。尚、制御回路１６は、書き込みベリファイ用読み出し動作の前に、上記と同様に所定の正電圧を印加するので、説明を省略する。このとき、制御回路１６は、データ読み出し動作の前に、メモリトランジスタ２１の第３の電極３５に所定の負電圧を印加する。このため、データ読み出し動作の前に、ＲＴＳ依存領域ＡはＲＴＳ発生要因電子Ｂの一時的な捕獲を抑制した電荷状態になるから、メモリトランジスタ２１の特性に加えて、ＲＴＳの影響によりＲＴＳ発生要因電子Ｂが必要以上に入り込み閾値電圧が更に高くなってしまうことがない。従って、メモリトランジスタ２１の特性に応じて、ＲＴＳの影響が増長されることがない。
【００６９】
ここで、上記した第３の電極３５に印加される所定の負電圧及び正電圧について詳述する。図２９には、所定の負電圧の印加による読み出し動作タイミングが示される。図３０には、所定の正電圧の印加による読み出し動作タイミングが示される。尚、図２９、図３０に示すタイミングチャートは、図２１に示されたメモリ２を読み出し対象とするときの反転層２３の接続状態に基づくものであって、さらに、メモリ２はＲＴＳが恒常的に生じず、経年的に電荷蓄積領域３６から電子が抜けていく特性を有するものとする。また、図中、ＳＴＳとは、ローカルなビット線として機能する反転層２３と、対応するグローバルビット線ＧＬＢ０〜ＧＢＬ３との間に配置された選択スイッチ４０に対して印加される電圧である。ＳＴＤとは、ローカルなソース線として機能する反転層２４と、対応するコモン線ＣＤとの間に配置された選択スイッチ４１に対して印加される電圧である。
【００７０】
まず、制御回路１６は、図２９に示すように、グローバルビット線ＧＬＢ１，３をプリチャージし、その後、制御信号ＡＧ１，２の電位を４．２Ｖ、制御信号ＡＧ３の電位を−２Ｖにする。そして、制御回路１６は、ＳＴＳの電位を４Ｖとして選択スイッチ４０を切替えて、ＧＬＢ１，３と反転層２３を接続した後、電位を０Ｖとする。時刻ｔ０において、制御回路１６は、ＧＬＢ１，３をプリチャージレベルからディスチャージして、メモリ２に所定の負電圧を印加する。所定の負電圧は、消去用パルス電圧の電圧値（例えば、−１８Ｖ）よりも高い電圧値を有し、例えば−３Ｖ〜−２Ｖとする。このため、ＲＴＳ発生要因電子Ｂを排除するとき、ＦＮトンネルによって電荷蓄積領域３６から電子が抜けることがないから、閾値電圧が消去状態に初期化されることがない。さらに、時刻ｔ０では、読み出し対象でない非選択メモリセルにも負電圧が多少印加される。これにより、読み出し対象メモリセルに隣接する非選択メモリセルからのリーク電流を低減し、誤読み出しを防止することができる。時刻ｔ１において、制御回路１６は、メモリ２に対する負電圧の印加を終了し、電位を０Ｖにする。この負電圧のパルス幅は、ＲＴＳ依存領域Ａの電荷状態を、ＲＴＳ発生要因電子Ｂの一時的な捕獲を抑制した電荷状態に揃えつつ、非選択メモリセルにディスターブが生じない程度であればよく、特に限定されないが、例えば１０μｓとする。尚、ディスターブとは、選択ワード線や選択データ線につながる非選択メモリセルの閾値電圧が不所望に変動する現象である。
【００７１】
そして、時刻ｔ２において、制御回路１６は、書き込みベリファイ動作によりメモリ２に読み出し用パルス電圧を印加して、電位を５．５Ｖとする。次に、制御回路１６は、ＳＴＤの電位を４Ｖとして選択スイッチ４１を切替えて、反転層２４と対応するコモン線ＣＤとを接続した後、電位を０Ｖとする。時刻ｔ３において、制御回路１６は、メモリ２に対する読み出し用パルス電圧の印加を終了して、電位を０Ｖにすると共に、非選択メモリセルの電位を０Ｖにする。最後に、制御回路１６は、ＡＧ１〜３の電位を０Ｖにする。
【００７２】
図３０に示す読み出し動作タイミングは、図２９と比べると、制御回路１６がデータ読み出し動作の前に、時刻ｔ０〜ｔ１において、メモリ２に所定の正電圧を印加する点、時刻ｔ２において、メモリ２に読み出し用ワード線電圧を印加する点が異なる。所定の正電圧は、書き込み用パルス電圧の電圧値（例えば、１０Ｖ〜１５Ｖ）よりも低い電圧値を有し、例えば８Ｖとする。このため、ＲＴＳ発生要因電子Ｂを捕獲するとき、例えば半導体基板３０の表面でホットエレクトロンが発生しないから、電荷蓄積領域３６に電子が注入されることがなく、書き込み動作が行なわれることがない。この正電圧のパルス幅は、ＲＴＳ依存領域Ａの電荷状態を、ＲＴＳ発生要因電子Ｂの一時的な排除を抑制した電荷状態に揃えつつ、非選択メモリセルにディスターブが生じない程度であればよく、特に限定されないが、例えば５０μｓとする。
【００７３】
図３１には、所定の正電圧印加の有無によるデータ読み出し動作時の閾値電圧分布の変化が示されている。図中、横軸は上記したメモリ２の閾値電圧Ｖｔｈを示し、縦軸は度数σを示す。図では特定の一つの閾値電圧分布の下裾部分に着目している。図中、所定の正電圧の印加が無い場合にデータ読み出し動作により得られた閾値電圧分布は、点線で示されている。また、所定の正電圧の印加が有る場合に得られた閾値電圧分布は、実線で示されている。
【００７４】
閾値電圧分布は、図示のように、所定の正電圧を印加することにより、その拡がりが小さくなっている。要するに、制御回路１６がデータ読み出し動作前に、ＲＴＳが恒常的に生じず、経年的に電荷蓄積領域３６から電子が抜けていく特性を有するメモリ２に対して、所定の正電圧を印加することにより、閾値電圧分布の幅を小さくできるから、メモリ２の特性に加えてＲＴＳの影響により閾値電圧が更に低くなることがない。
【００７５】
次に、上記した所定の負電圧や正電圧に比べて、波形とタイミングが異なる他の負電圧や正電圧について説明する。図３２には、図２９に示す所定の負電圧とは異なる他の負電圧の印加による読み出し動作タイミングが示される。図３３には、図３０に示す所定の正電圧とは異なる他の正電圧の印加による読み出し動作タイミングが示される。制御回路１６は、図３２に示すように、時刻ｔ０においてメモリ２に所定の負電圧を印加して、時刻ｔ１においてメモリ２に対する負電圧の印加を終了すると共に、電位を０Ｖにすることなく、メモリ２に読み出し用パルス電圧を印加して、電位を５．５Ｖとする。そして、時刻ｔ２において、制御回路１６は、メモリ２に対する読み出し用パルス電圧の印加を終了して、電位を０Ｖにする。また、図３３に示す読み出し動作タイミングは、図３２と比べると、制御回路１６がデータ読み出し動作の前に、時刻ｔ０においてメモリ２に所定の正電圧を印加して、時刻ｔ１において電位を０Ｖにすることなく、メモリ２に読み出し用ワード線電圧を印加する点が異なる。このように、制御回路１６は、図３２、図３３に示すように時刻ｔ１において、メモリ２の電位を直接遷移させてもよい。このようにすれば、負電圧電源から正電圧電源への切り替えが不要である場合や、正電圧でも読み出し用の正電源回路でＲＴＳを抑制するのに必要な正電圧を供給できる場合は、上記動作を行なうことにより、読み出し動作までの時間を短縮でき、特に、遷移時間の短いＲＴＳに対して閾値電圧変動を抑制する効果を高めることができる。
【００７６】
図３４には、図２９に示す所定の負電圧とは異なる更に他の負電圧の印加による読み出し動作タイミングが示される。図３５には、図３０に示す所定の正電圧とは異なる更に他の正電圧の印加による読み出し動作タイミングが示される。制御回路１６は、図３４に示すように、グローバルビット線ＧＬＢ１，３をプリチャージする前に、時刻ｔ０において、メモリ２に所定の負電圧を印加して、時刻ｔ１において、メモリ２に対する負電圧の印加を終了して、電位を０Ｖにする。そして、時刻ｔ２において、制御回路１６は、ＧＬＢ１，３をプリチャージレベルからディスチャージすると共に、メモリ２に読み出し用パルス電圧を印加して、電位を５．５Ｖとする。そして、時刻ｔ３において、制御回路１６は、メモリ２に対する読み出し用パルス電圧の印加を終了して、電位を０Ｖにする。また、図３５に示す読み出し動作タイミングは、図３４と比べると、制御回路１６がデータ読み出し動作の前に、時刻ｔ０〜ｔ１においてメモリ２に所定の正電圧を印加する点が異なる。このように、制御回路１６は、図３４、図３５に示すように、時刻ｔ１〜ｔ２の長短を適宜変更可能とする。これは、ＲＴＳによる電子の捕獲・放出の遷移時間により最適化が必要なためである。また、遷移時間が長い場合には、回路動作の制約を少なくすることできる。
【００７７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７８】
例えば、メモリトランジスタ２１には、経年的に電荷蓄積領域３６から電子が抜けていく特性と、経年的に電荷蓄積領域３６に電子が入り込んでいく特性とがあるとしたが、これに限られず、例えば書き込みから数μｓ〜１ｓ程度の極めて短時間で閾値電圧が低くなるような特性も考えられる。このような特性は、電荷蓄積領域３６の欠陥や微細化に起因すると考えられる。この場合には、これらの電子は閾値電圧が不所望に変動する原因ともなるので、本来のメモリ動作に不要な成分と考えられる。そこで、ＲＴＳの影響がないと仮定すると、制御回路１６は、書き込みベリファイ用読み出し動作の前に、負電圧を印加することにより、これらの電子を強制的に抜いて、メモリ動作に不要な成分を排除してもよい。またこのとき、制御回路１６は、正電圧を印加して、不要な成分とされたこれらの電子を強制的に電荷領域３６に取り込むことにより、これらの電子をメモリ動作に有効な成分とするようにしてもよい。また、書き込みベリファイ用読み出し動作時にＲＴＳの影響があったとしても、制御回路１６は、メモリトランジスタ２１の第３の電極３５に所定の負電圧又は正電圧を印加することにより、ＲＴＳ依存領域Ａの電荷状態を揃えるから、ＲＴＳの影響により閾値電圧がランダムに変動することを抑制することができる。
【００７９】
さらに、上記した所定の負電圧及び正電圧のパルス幅は、図示したように、書き込みベリファイ用読み出し動作における読み出し用パルス電圧や、データ読み出し動作における読み出し用ワード線電圧のパルス幅よりも小さいものとしたが、これに限られず、読み出し用パルス電圧や読み出し用ワード線電圧のパルス幅よりも大きくしてもよい。このとき、ＲＴＳとディスターブはトレードオフの関係にあるから、フラッシュメモリ１の要求仕様に応じて、いずれの影響を低減させるかを考慮した上で、所定の負電圧及び正電圧のパルス幅を適宜調整すればよい。
【００８０】
実施例においてはメモリセルトランジスタがソース線に対して並列に接続され、ソース線が反転層により形成されるメモリアレイ構造を持つ不揮発性メモリについて説明をしたが、ソース線が高抵抗であることによりソース電位の浮きを生じることを考慮すると、メモリセルトランジスタのドレイン端子とソース端子とが直列に接続され、書き込み対象のメモリセルのソース端子側に接続されるメモリセルトランジスタのゲート端子に高電圧を印加してオン状態にすることでソース線を形成するようなメモリアレイ構造を持つ不揮発性メモリにも適用することが可能である。このようなメモリアレイ構造を持つ不揮発性メモリの場合、オン状態となっているメモリセルトランジスタの持つオン抵抗によりソース線が高抵抗状態となり、ソース端子に直列に接続されるメモリセルトランジスタの数に応じてソース端子に接続される抵抗が相違するためにソース電位の浮きが生じることとなるため、メモリセルトランジスタに電流を流すことにより書き込みを行なう場合に本発明を適用することができる。
【００８１】
更には、例えば、メモリトランジスタは４値記憶に限定されず８値記憶であってもよい。メモリアレイの構造はライトスルー方式で書き込みを行なう構造に限定されない。メモリトランジスタの列毎に固有のビット線を持つ構造であってもよい。ライトスルー方式で書き込みを行なう構造であっても、ビット線やソース線は反転層を用いる構成に限定されず拡散層配線を用いる構成であってもよい。また、不揮発性メモリは並列動作可能な複数バンクを有する構成に限定されない。消去や書き込みにおける印加電圧は適宜変更可能である。不揮発性メモリはシステムＬＳＩもしくはマイクロコンピュータなどのオンチップメモリにも適用可能である。更に本発明はフラッシメモリに限定されず、ＥＥＰＲＯＭ、その他の記憶形式の不揮発性メモリにも広く適用することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一例に係るフラッシュメモリのブロック図である。
【図２】メモリアレイのトランジスタ配置を例示する回路図である。
【図３】デバイスのワード線に沿った縦断面構造を例示する断面図である。
【図４】読み出し動作における信号経路の選択態様を例示する回路図である。
【図５】セルスルー書き込み方式による書き込み動作の信号経路を例示する回路図である。
【図６】選択回路による反転層の選択態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。
【図７】選択回路による反転層の選択態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。
【図８】選択回路による反転層の選択態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。
【図９】選択回路による反転層の選択態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。
【図１０】選択回路による反転層の選択態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。
【図１１】選択回路による反転層の選択態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。
【図１２】選択回路による反転層の選択態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。
【図１３】選択回路による反転層の選択態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。
【図１４】書き込み読み出し回路と選択回路の詳細な一例を示す回路図である。
【図１５】書き込み読み出し回路と選択回路における回路ユニットの読み出し動作タイミングを示すタイミングチャートである。
【図１６】書き込み読み出し回路と選択回路における回路ユニットの書き込み動作タイミングを示すタイミングチャートである。
【図１７】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。
【図１８】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。
【図１９】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。
【図２０】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。
【図２１】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。
【図２２】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。
【図２３】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。
【図２４】図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。
【図２５】書き込み動作によってメモリセルトランジスタに設定される閾値電圧の分布を例示する説明図である。
【図２６】図２５の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例を示す説明図である。
【図２７】負電圧を印加して、ＲＴＳ依存領域ＡからＲＴＳ発生要因電子Ｂを一時的に排除する状態を例示する概念図である。
【図２８】正電圧を印加して、ＲＴＳ依存領域ＡにＲＴＳ発生要因電子Ｂを一時的に捕獲する状態を例示する概念図である。
【図２９】所定の負電圧の印加による読み出し動作タイミングを示すタイミングチャートである。
【図３０】所定の正電圧の印加による読み出し動作タイミングを示すタイミングチャートである。
【図３１】所定の正電圧印加の有無によるデータ読み出し動作時の閾値電圧分布の変化を示す説明図である。
【図３２】図２９に示す所定の負電圧とは異なる他の負電圧の印加による読み出し動作タイミングを示すタイミングチャートである。
【図３３】図３０に示す所定の正電圧とは異なる他の正電圧の印加による読み出し動作タイミングを示すタイミングチャートである。
【図３４】図２９に示す所定の負電圧とは異なる更に他の負電圧の印加による読み出し動作タイミングを示すタイミングチャートである。
【図３５】図３０に示す所定の正電圧とは異なる更に他の正電圧の印加による読み出し動作タイミングを示すタイミングチャートである。
【符号の説明】
【００８３】
１  フラッシュメモリ
３  メモリアレイ
２０  第１の制御トランジスタ
２１  メモリトランジスタ
２２  第２の制御トランジスタ
２３  反転層
２４  反転層
ＷＬ  ワード線
３０  半導体基板
３１  絶縁膜
３３  第１の電極
３４  第２の電極
３５  第３の電極
３６  電荷蓄積領域
３７  ゲート絶縁膜
３７Ａ  半導体基板とゲート絶縁膜の界面
３７Ｂ  ゲート絶縁膜のバルク
３７Ｃ  ゲート絶縁膜と電荷蓄積領域の界面
５０  読み出し書き込み回路
５１  選択回路
５２  拡散層（拡散層配線）
６０スタティックラッチ
Ａ  ＲＴＳ依存領域
Ｂ  ＲＴＳ発生要因電子
ＳＬ  Ｒｅｆ  リファレンスノード
ＳＬ  Ｓｅｎｓｅ  センスノード
【図１】
2007102900.tif 000003
【図２】
2007102900.tif 000004
【図３】
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【図４】
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【図５】
2007102900.tif 000007
【図６】
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【図７】
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【図８】
2007102900.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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