(57)【要約】【課題】必要とするＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージによって回路破壊することのない半導体装置を提供する。【解決手段】第１絶縁分離トレンチＺ１により絶縁分離されたＭＯＳトランジスタ１１ｔが形成され、第２絶縁分離トレンチＺ２が、ｎ重（ｎ≧２）に形成され、ｎ個の各フィールド領域Ｆ１〜Ｆｎに、ＭＯＳトランジスタ１１ｔが、それぞれ一個ずつ配置され、ｎ個のＭＯＳトランジスタ１１ｔが、グランド（ＧＮＤ）電位と所定の電源電位との間で、順次直列接続されてなり、第ｎ段ＭＯＳトランジスタの電源電位側の端子と出力抵抗Ｒｏｕｔの間から、出力が取り出される半導体装置１２であって、最内周の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆ６の電位が、電源電位に固定されてなる半導体装置１２とする。【選択図】図１
2007266561.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、
前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、
前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、
前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、
前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、
前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、
最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記電源電位に固定されてなることを特徴とする半導体装置。
【請求項２】
最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記ＧＮＤ電位に固定されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板に、前記埋め込み酸化膜に達する空隙部が形成され、
前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記空隙部に囲まれてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記空隙部に覆われてなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板に、前記埋め込み酸化膜に達する第３絶縁分離トレンチが形成され、
前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記第３絶縁分離トレンチに囲まれてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記第３絶縁分離トレンチが、前記第２絶縁分離トレンチと同じパターンに形成され、
前記第３絶縁分離トレンチが、前記ＳＯＩ基板の面内において、前記第２絶縁分離トレンチの直下に配置されてなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、
前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、
前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、
前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、
前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、
前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、
前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板に、前記埋め込み酸化膜に達する空隙部が形成され、
前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記空隙部に覆われてなることを特徴とする半導体装置。
【請求項８】
絶縁基板を有するＳＯＩ基板のＳＯＩ層に、前記絶縁基板に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、
前記絶縁基板に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、
前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、
前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、
前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、
前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出されることを特徴とする半導体装置。
【請求項９】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、
前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、
前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、
前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、
前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、
前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、
前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板が、シリコン以外の抵抗体材料からなることを特徴とする半導体装置。
【請求項１０】
隣接する２個の前記ＭＯＳトランジスタ間における前記支持基板の抵抗値が、１００ｋΩ以上であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、
前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、
前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、
前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、
前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、
前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、
前記埋め込み酸化膜の比誘電率が、３．９より小さいことを特徴とする半導体装置。
【請求項１２】
前記埋め込み酸化膜の比誘電率が、２以下であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記埋め込み酸化膜が、ナノ結晶化酸化シリコン、炭素含有酸化シリコンまたはフッ素含有酸化シリコンのいずれかであることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記埋め込み酸化膜が、多孔質であることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記電源電位に固定されてなることを特徴とする請求項８乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、
前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、
前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、
前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、
前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、
前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、
最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記電源電位に固定されてなり、
前記フィールド領域直下の埋め込み酸化膜の比誘電率が、周りの埋め込み酸化膜の比誘電率に較べて、低く形成されてなることを特徴とする半導体装置。
【請求項１７】
前記周りの埋め込み酸化膜が、酸化シリコンであり、
前記フィールド領域直下の埋め込み酸化膜が、ナノ結晶化二酸化シリコン、炭素含有酸化シリコンまたはフッ素含有酸化シリコンのいずれかであることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記フィールド領域直下の埋め込み酸化膜が、多孔質であることを特徴とする請求項１６または１７に記載の半導体装置。
【請求項１９】
最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記ＧＮＤ電位に固定されてなることを特徴とする請求項１５乃至１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記ｎ個のＭＯＳトランジスタが、同じ耐圧を有してなることを特徴とする請求項１乃至１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記半導体装置が、
ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、
前記所定の電源電位を浮遊電位として、前記レベルシフト回路に適用されることを特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜上のＳＯＩ層に、絶縁分離されたＭＯＳトランジスタが形成されてなる半導体装置に関する。特に、インバータ駆動用等の高電圧ＩＣに適用することのできる、高耐圧の半導体装置に関する。
【背景技術】
【０００２】
インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびProc. of ＩＳＰＳＤ’０４（非特許文献１）に開示されている。
【０００３】
図３１に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図を示す。
【０００４】
図３１に示す高電圧ＩＣ９０には、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａに、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより、絶縁（誘電体）分離されている。尚、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっており、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものである。
【０００５】
高電圧ＩＣ９０のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため、高耐圧の回路素子が必要である。図３１に示したレベルシフト回路形成領域の横型ＭＯＳトランジスタ（ＬＤＭＯＳ）９は、耐圧を確保するために、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造が採用されている。
【０００６】
レベルシフト回路における高電圧は、図中に示すように、ＬＤＭＯＳ９のドレインＤに印加される。図３１のＬＤＭＯＳ９では、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレインＤとグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１ａと埋め込み酸化膜３で分圧して、ＳＯＩ層１ａにおける電界を緩和させる。
【特許文献１】特許第３３８４３９９号公報
【非特許文献１】Proc. of ＩＳＰＳＤ’０４，ｐ３８５，H.Aｋiyama, et al（三菱電機）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図３１のＬＤＭＯＳ９のように、埋め込み酸化膜上のＳＯＩ層に、絶縁分離されたＬＤＭＯＳが形成されてなる半導体装置では、断面の縦方向における耐圧を確保するために、ＳＯＩ層の不純物濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。
【０００８】
しかしながら、この方法で１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要となる。一方、ＳＯＩ基板の反り等の関係で、達成できる埋め込み酸化膜の上限膜厚は、現状では５μｍ程度である。また、ＳＯＩ層の厚さは、通常数μｍ〜２０μｍ程度であり、ＳＯＩ層の厚さを厚くすると、トレンチ加工負荷が増大する。このため、図３１のレベルシフト回路形成領域におけるＬＤＭＯＳ９では、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。
【０００９】
上記問題を解決するため、以下に示す新規な半導体装置１０が発明された。
【００１０】
図３２は、半導体装置１０の基本的な等価回路図である。
【００１１】
図３２に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ１〜Ｔｒｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。第１段のトランジスタ素子Ｔｒ１のゲート端子は、半導体装置１０の入力端子となっている。半導体装置１０の出力は、第ｎ段のトランジスタ素子Ｔｒｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。
【００１２】
図３２の半導体装置１０の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造でき、通常の耐圧を有するトランジスタ素子であっても、図３２の半導体装置１０においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。尚、図３２の半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが同じ耐圧を有することが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ１〜Ｔｒｎの分担する電圧（耐圧）を均等にして、最小化することができる。
【００１３】
具体的には、例えば、厚さ２μｍ程度の埋め込み酸化膜を有するＳＯＩ基板を用いて、１５０Ｖ程度の耐圧を有するＭＯＳ型トランジスタ素子は、一般的な製造方法により、容易に形成することができる。従って、絶縁分離トレンチによって互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎを上記ＳＯＩ基板に形成し、直列接続されたｎ段のトランジスタ素子からなる半導体装置１０とすることで、高耐圧の半導体装置を実現することができる。例えば、耐圧１５０Ｖのトランジスタ素子を、図３２のように２段、４段、８段直列接続することで、それぞれ、耐圧３００Ｖ、６００Ｖ、１２００Ｖの半導体装置１０とすることができる。従って、耐圧に応じて、ウエハ構造（ＳＯＩ層や埋め込み酸化膜の厚さ、ＳＯＩ層の不純物濃度等）を変更する必要が無い。また、絶縁分離トレンチの加工深さも一定であり、必要耐圧が１０００Ｖ以上であっても、容易に実現することができる。
【００１４】
以上のようにして、図３２に示す半導体装置１０は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。
【００１５】
図３３は、高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された図３２の基本的な等価回路図で示した半導体装置１０の各回路素子の配置を示す図である。図３４は、図３３の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。
【００１６】
図３４の断面図に示すように、高電圧ＩＣ１００では、レベルシフト回路に適用された図３２の半導体装置１０におけるｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１のｎ導電型ＳＯＩ層１ａに形成されている。尚、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっており、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものである。
【００１７】
ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎは、ＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）型トランジスタ素子で、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。尚、図３４に示す半導体装置１０においては、浮遊基準ゲート駆動回路でのスイッチングに伴う高周波電位干渉をシールドするために、図３１に示す高電圧ＩＣ９０と異なり、ＳＯＩ層１ａにおける埋め込み酸化膜３上に高濃度不純物層１ｂが形成されている。
【００１８】
図３３に示すように、高電圧ＩＣ１００の半導体装置１０においては、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、ｎ重の絶縁分離トレンチＴ１〜Ｔｎにより囲まれた各フィールド領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合うトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチＴ１〜Ｔｎが一つ存在するだけであるため、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎの接続配線が容易になると共に、占有面積を低減して、半導体装置１０を小型化することができる。
【００１９】
上記したように、半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎが、通常の耐圧を有するトランジスタ素子であってよい。これによって、図３３に示す高電圧ＩＣ１００は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。尚、上記発明については、すでに特許出願済み（出願番号２００４−３０８７２４、出願番号２００５−１２１３０６、出願番号２００５−２２７０５８）である。
【００２０】
一方、図３２に示す半導体装置１０を高電圧ＩＣ１００のレベルシフト回路部に適用するにあたって、ｄＶ／ｄｔサージが入った場合の特性をシミュレートした結果、以下に示す問題があることが判明した。
【００２１】
図３５は、図３３に示す半導体装置１０を簡略化した、半導体装置１１の構成を示す図である。図３６は、上記シミュレーションに用いた半導体装置１１の等価回路図である。図３７は、シミュレーション結果で、サージ入力による半導体装置１１の各点における電位の経時変化を示した図である。
【００２２】
図３５に示す半導体装置１１には、埋め込み酸化膜を有するＳＯＩ基板が用いられており、６個の横型ＭＯＳトランジスタ（ＬＤＭＯＳ）１１ｔが、埋め込み酸化膜上のＳＯＩ層に形成されている。各ＬＤＭＯＳ１１ｔは、ドレインＤ、ゲートＧおよびソースＳが図に示すように同心円状に配置されたパターンとなっている。また、各ＬＤＭＯＳ１１ｔは、図中に太い実線の円で示した、埋め込み酸化膜に達する第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。
【００２３】
図３５の半導体装置１１では、同じく埋め込み酸化膜に達する図中に太い実線の四角で示した第２絶縁分離トレンチＺ２が、多重に形成されている。第１絶縁分離トレンチＺ１により絶縁分離された各ＬＤＭＯＳ１１ｔは、多重の第２絶縁分離トレンチＺ２により囲まれた各フィールド領域Ｆ１〜Ｆ６に、それぞれ一個ずつ配置されている。尚、フィールド領域Ｆ６の内側にあるフィールド領域Ｆｈは、高電圧（ＨＶ）回路および電源パッドや出力パッド等が形成されている領域であり、フィールド領域Ｆ１の外側にあるフィールド領域Ｆｇは、接地（ＧＮＤ）パッドや入力パッド等が形成されている領域である。
【００２４】
図３５の半導体装置１１では、６個のＬＤＭＯＳ１１ｔが、グランド（ＧＮＤ）電位と所定の電源電位との間で、６重の第２絶縁分離トレンチＺ２の外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第６段として、順次直列接続されている。尚、符号Ｒｉｎは入力抵抗であり、符号Ｒｏｕｔは出力抵抗である。半導体装置１１では、第１段ＬＤＭＯＳ１１ｔにおけるゲート端子を入力端子としている。また、第６段ＬＤＭＯＳ１１ｔと電源パッドの間に出力抵抗Ｒｏｕｔが接続され、第６段ＬＤＭＯＳ１１ｔの電源電位側の端子と出力抵抗Ｒｏｕｔの間から、出力が取り出される。半導体装置１１では、並列に接続された抵抗素子Ｒと容量素子Ｃの組み合わせが多段に直列接続されて、ＧＮＤ電位と電源電位が分割され、２段目以降のＬＤＭＯＳ１１ｔのゲートが、上記直列接続の各分岐点に接続されている。
【００２５】
図３６の等価回路に示すように、ｄＶ／ｄｔサージ印加時の半導体装置１１のシミュレーションにおいては、ＳＯＩ基板に発生する寄生容量等を考慮して、抵抗素子Ｒと容量素子Ｃからなるゲート接続ライン、ＬＤＭＯＳ１１ｔのソース・ドレインライン、ＳＯＩ層ラインおよび支持基板ラインで等価回路を構成している。
【００２６】
図３７は、１００ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合における、半導体装置１１のシミュレーション結果である。図３７では、出力パッド、各段のＬＤＭＯＳ１１ｔのドレインＤおよび入力抵抗Ｒｉｎの電源側における電位の経時変化グラフが示されている。出力パッド電位の経時変化は、入力ｄＶ／ｄｔサージの経時変化と同じものである。尚、図３７においては５段目と６段目のドレインＤが同電位となっており、６段目のＬＤＭＯＳ１１ｔの両端には電圧が印加されないが、これは図３６に示した回路構成によるものであり、本質的な問題ではない。
【００２７】
定常状態の半導体装置１１においては、前述したように、電源電圧を６個のトランジスタ素子１１ｔで均等に分割できる。一方、図３７に示すように、１００ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合には、出力パッドと６段目のＬＤＭＯＳ１１ｔのドレインＤとの間で大きな電位差が発生する。すなわち、出力抵抗Ｒｏｕｔに大きな電圧が印加され、出力抵抗Ｒｏｕｔが破壊してしまう。
【００２８】
そこで本発明は、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２９】
請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記電源電位に固定されてなることを特徴としている。
【００３０】
上記半導体装置では、ＧＮＤ電位と電源電位の間の電圧がｎ個のＭＯＳトランジスタにより分割され、第１段から第ｎ段の各ＭＯＳトランジスタが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のＭＯＳトランジスタで分担する場合に較べて、各ＭＯＳトランジスタに要求されるＤＣ耐圧を低減することができる。
【００３１】
また、上記半導体装置では、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、電源電位に固定されている。このため、出力側からｄＶ／ｄｔサージが入力した場合において、各段のＭＯＳトランジスタに印加されるｄＶ／ｄｔサージ電圧に較べて、出力抵抗に偏ってｄＶ／ｄｔサージ電圧が大きく印加されるのを抑制することができる。
【００３２】
以上のようにして、上記半導体装置は、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００３３】
請求項２に記載のように、上記半導体装置においては、最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記ＧＮＤ電位に固定されてなることが好ましい。
【００３４】
これによって、出力側からｄＶ／ｄｔサージが入力した場合において、各段のＭＯＳトランジスタに印加されるｄＶ／ｄｔサージ電圧、および出力抵抗に印加されるｄＶ／ｄｔサージ電圧を、さらに均等にすることができる。
【００３５】
上記半導体装置においては、請求項３に記載のように、前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板に、前記埋め込み酸化膜に達する空隙部が形成され、前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記空隙部に囲まれてなることが好ましい。
【００３６】
ｄＶ／ｄｔサージが入った場合において、上記した各段のＭＯＳトランジスタに関する電位の偏りの発生原因は、主として、埋め込み酸化膜を介して支持基板側に流れ込むサージ電流にある。このサージ電流により、再び、支持基板側から埋め込み酸化膜を介して各フィールド領域へ電位が不均一に伝達し、各段のＭＯＳトランジスタに関する電位の偏りが発生する。
【００３７】
一方、上記半導体装置においては、支持基板に埋め込み酸化膜に達する空隙部が形成されており、各フィールド領域が基板の面内において空隙部に囲まれている。このため、上記電位の偏りの主要因となる、支持基板へのサージ電流の流入を防止することができる。従って、各ＭＯＳトランジスタは支持基板の電位の影響を受けにくくなり、上記電位の偏りは少なくなるので、サージに対する耐圧が改善される。
【００３８】
さらに、上記半導体装置においては、請求項４に記載のように、前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記空隙部に覆われてなることが好ましい。
【００３９】
この場合には、ｎ個のＳＯＩ層からなる各フィールド領域の下方が、全て空隙部となる。このため、各ＭＯＳトランジスタは支持基板の電位の影響をさらに受けにくくなり、上記電位の偏りは極めて少なくなるので、サージに対する耐圧がさらに改善される。
【００４０】
また、上記半導体装置においては、請求項５に記載のように、前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板に、前記埋め込み酸化膜に達する第３絶縁分離トレンチが形成され、前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記第３絶縁分離トレンチに囲まれてなるようにしてもよい。
【００４１】
この場合にも、上記電位の偏りの主要因となる、支持基板へのサージ電流の流入を防止することができる。従って、各ＭＯＳトランジスタは支持基板の電位の影響を受けにくくなり、上記電位の偏りは少なくなるので、サージに対する耐圧が改善される。
【００４２】
また、上記半導体装置においては、請求項６に記載のように、前記第２絶縁分離トレンチの直下に配置されてなることが好ましい。
【００４３】
この場合には、支持基板側についても、ｎ個のＳＯＩ層からなる各フィールド領域と同様のパターンで、絶縁分離領域が形成される。このため、各ＭＯＳトランジスタは支持基板の電位の影響をより受けにくくなり、上記電位の偏りはより少なくなるので、サージに対する耐圧がより改善される。
【００４４】
請求項７に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板に、前記埋め込み酸化膜に達する空隙部が形成され、前記ｎ個のＳＯＩ層からなる各フィールド領域が、前記ＳＯＩ基板の面内において、前記空隙部に覆われてなることを特徴としている。
【００４５】
最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、電源電位に固定されていない半導体装置であっても、当該半導体装置のように、支持基板に埋め込み酸化膜に達する空隙部を形成し、ｎ個のＳＯＩ層からなる各フィールド領域の下方を全て空隙部とした場合には、上記電位の偏りは極めて少なくなるので、サージに対する耐圧が改善される。
【００４６】
尚、当該記半導体装置も、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。
【００４７】
以上のようにして、当該半導体装置も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００４８】
上記請求項１〜７に記載の半導体装置では、埋め込み酸化膜を有するＳＯＩ基板が用いられていた。
【００４９】
請求項８に記載の半導体装置は、絶縁基板を有するＳＯＩ基板のＳＯＩ層に、前記絶縁基板に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、前記絶縁基板に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出されることを特徴としている。
【００５０】
当該記半導体装置も、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。
【００５１】
また、当該半導体装置では、絶縁基板を有するＳＯＩ基板が用いられている。このため、上記電位の偏りの主要因となる、絶縁基板へのサージ電流の流入がない。従って、各ＭＯＳトランジスタは絶縁基板の電位の影響を受けないため、上記電位の偏りは極めて少なくなるので、サージに対する耐圧が改善される。
【００５２】
以上のようにして、当該半導体装置も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００５３】
請求項９に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、前記埋め込み酸化膜を挟んで前記ＳＯＩ層と反対側にある、前記ＳＯＩ基板の支持基板が、シリコン以外の抵抗体材料からなることを特徴としている。
【００５４】
当該記半導体装置も、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。
【００５５】
また、当該半導体装置の形成に用いられるＳＯＩ基板は、シリコン以外の抵抗体材料からなる支持基板を有している。
【００５６】
支持基板として高抵抗（低不純物濃度）のシリコン（Ｓｉ）を用いた場合には、材料自体の比抵抗は高いものの、トランジスタ素子を形成して動作させると、トランジスタ素子の各部に印加される高電位により、支持基板表面に反転層が形成され、実質的に抵抗が下がってしまう。このように、たとえノンドープのシリコンからなる支持基板を有したＳＯＩ基板であっても、反転層が形成された場合には、ｄＶ／ｄｔサージに対する耐量は改善できない。当該半導体装置のＳＯＩ基板は、シリコン以外の抵抗体材料からなる支持基板を有するため、上記したシリコンからなる支持基板のような反転層の形成がない。このため、この支持基板は、絶縁体ではないものの、常に一定の抵抗値を確保することができ、サージ電流の流れ込みを抑制することができる。従って、各トランジスタ素子は支持基板の電位の影響を受け難いため、上記電位の偏りは少なくなり、サージに対する耐圧が改善される。
【００５７】
以上のようにして、当該半導体装置も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００５８】
シミュレーション結果によれば、請求項１０に記載のように、隣接する２個の前記ＭＯＳトランジスタ間における前記支持基板の抵抗値は、１００ｋΩ以上であることが好ましい。
【００５９】
請求項１１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、前記埋め込み酸化膜の比誘電率が、３．９より小さいことを特徴としている。
【００６０】
当該記半導体装置も、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。
【００６１】
また、当該半導体装置の形成に用いられるＳＯＩ基板の埋め込み酸化膜の比誘電率は、一般的な酸化シリコン（ＳｉＯ２）の比誘電率３．９より小さい値となっている。このため、埋め込み酸化膜が比誘電率３．９の一般的なＳｉＯ２からなる場合に較べて、支持基板側とのカップリングが弱く、出力側で発生したｄＶ／ｄｔサージ電流の支持基板への流入が抑制される。従って、各ＭＯＳトランジスタは支持基板の電位の影響を受け難いため、ｄＶ／ｄｔサージによる電位の偏りは小さくなるので、サージに対する耐圧が改善される。
【００６２】
以上のようにして、当該半導体装置も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００６３】
シミュレーション結果によれば、請求項１２に記載のように、前記埋め込み酸化膜の比誘電率が、２以下であることが好ましい。これにより、当該埋め込み酸化膜を真空（比誘電率１）とした場合と同程度のカップリング抑制効果を得ることができ、ｄＶ／ｄｔサージによる電位の偏りを最小化することができる。
【００６４】
比誘電率が３．９より小さい前記埋め込み酸化膜は、例えば請求項１３に記載のように、ナノ結晶化酸化シリコン、炭素含有酸化シリコン（ＳｉＯＣ）またはフッ素含有酸化シリコン（ＳｉＯＦ）のいずれかで形成することができる。また、請求項１４に記載のように、前記埋め込み酸化膜を多孔質とすることによっても、比誘電率を低減することができる。
【００６５】
尚、上記半導体装置においては、請求項１５に記載のように、最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記電源電位に固定されてなることが好ましい。
【００６６】
これによって、出力側からｄＶ／ｄｔサージが入力した場合において、各段のＭＯＳトランジスタに印加されるｄＶ／ｄｔサージ電圧に較べて、出力抵抗に偏ってｄＶ／ｄｔサージ電圧が大きく印加されるのを抑制することができる。
【００６７】
請求項１６に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより取り囲まれて、絶縁分離されたＭＯＳトランジスタが形成され、前記埋め込み酸化膜に達する第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、前記ｎ重の第２絶縁分離トレンチにより囲まれた、ｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが、それぞれ一個ずつ配置され、前記ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、前記ｎ重の第２絶縁分離トレンチの外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されてなり、前記第１段ＭＯＳトランジスタにおけるゲート端子を入力端子とし、前記第ｎ段ＭＯＳトランジスタと前記電源電位の間に出力抵抗が接続され、前記第ｎ段ＭＯＳトランジスタの電源電位側の端子と前記出力抵抗の間から、出力が取り出される半導体装置であって、最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記電源電位に固定されてなり、前記フィールド領域直下の埋め込み酸化膜の比誘電率が、周りの埋め込み酸化膜の比誘電率に較べて、低く形成されてなることを特徴としている。
【００６８】
当該記半導体装置も、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子により分割され、第１段から第ｎ段の各トランジスタ素子が、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子に要求されるＤＣ耐圧を低減することができる。
【００６９】
また、当該半導体装置の形成に用いられるＳＯＩ基板の埋め込み酸化膜は、電源電位に固定されてなる、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域直下の埋め込み酸化膜の比誘電率が、周りの埋め込み酸化膜の比誘電率に較べて、低く形成されている。このため、出力側で発生したｄＶ／ｄｔサージ電流が支持基板へ流入する際に最も影響の大きい上記電源電位に固定されたフィールド領域直下の埋め込み酸化膜での支持基板側とのカップリングが、周りに較べて弱められている。このように、前述した埋め込み酸化膜の比誘電率を全体的に小さくするだけでなく、影響の大きな部分のみ埋め込み酸化膜の比誘電率を周りに較べて低くすることによっても、出力側で発生したｄＶ／ｄｔサージ電流の支持基板への流入を抑制することができる。従って、各ＭＯＳトランジスタは支持基板の電位の影響を受け難いため、ｄＶ／ｄｔサージによる電位の偏りは小さくなるので、サージに対する耐圧が改善される。
【００７０】
以上のようにして、当該半導体装置も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００７１】
前記周りの埋め込み酸化膜が、一般的な酸化シリコンである場合には、請求項１７に記載のように、前記フィールド領域直下の埋め込み酸化膜を、ナノ結晶化二酸化シリコン、炭素含有酸化シリコンまたはフッ素含有酸化シリコンのいずれかとすることで、周りに較べて誘電率を低く形成することができる。また、請求項１８に記載のように、前記フィールド領域直下の埋め込み酸化膜を多孔質とすることによっても、周りに較べて誘電率を低く形成することができる。
【００７２】
尚、請求項１９に記載のように、上記半導体装置においても、最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記ＧＮＤ電位に固定されてなることが好ましい。
【００７３】
請求項２０に記載のように、上記半導体装置においては、前記ｎ個のＭＯＳトランジスタが、同じ耐圧を有してなることが好ましい。
【００７４】
これにより、ＧＮＤ電位と所定電位の間に挿入される各ＭＯＳトランジスタの分担する電圧（耐圧）を均等にして、最小化することができる。
【００７５】
請求項２１に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、前記所定の電源電位を浮遊電位として、前記レベルシフト回路に好適である。
【００７６】
前記高電圧ＩＣは、例えば、請求項２２に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項２３に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。
【発明を実施するための最良の形態】
【００７７】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００７８】
図１は、本発明の半導体装置の一例で、半導体装置１２の構成を示す図である。図２は、図１に示す半導体装置１２の特性のシミュレーションに用いた等価回路図である。図３は、シミュレーション結果で、サージ入力による半導体装置１２の各点における電位の経時変化を示した図である。
【００７９】
図１に示す半導体装置１２は、図３５に示す半導体装置１１とほぼ同様の構成となっている。
【００８０】
すなわち、図１に示す半導体装置１２には、図３５に示す半導体装置１１と同様に、埋め込み酸化膜を有するＳＯＩ基板が用いられており、６個の横型ＭＯＳトランジスタ（ＬＤＭＯＳ）１１ｔが、埋め込み酸化膜上のＳＯＩ層に形成されている。各ＬＤＭＯＳ１１ｔは、ドレインＤ、ゲートＧおよびソースＳが図に示すように同心円状に配置されたパターンとなっている。また、各ＬＤＭＯＳ１１ｔは、図中に太い実線の円で示した、埋め込み酸化膜に達する第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。
【００８１】
図１に示す半導体装置１２では、図３５に示す半導体装置１１と同様に、同じく埋め込み酸化膜に達する図中に太い実線の四角で示した第２絶縁分離トレンチＺ２が、多重に形成されている。第１絶縁分離トレンチＺ１により絶縁分離された各ＬＤＭＯＳ１１ｔは、多重の第２絶縁分離トレンチＺ２により囲まれた各フィールド領域Ｆ１〜Ｆ６に、それぞれ一個ずつ配置されている。尚、フィールド領域Ｆ６の内側にあるフィールド領域Ｆｈは、高電圧（ＨＶ）回路および電源パッドや出力パッド等が形成されている領域であり、フィールド領域Ｆ１の外側にあるフィールド領域Ｆｇは、接地（ＧＮＤ）パッドや入力パッド等が形成されている領域である。
【００８２】
尚、図１に示す半導体装置１２の内部構造は、図３４に示した半導体装置１０の内部構造と同様である。すなわち、図１に示す半導体装置１２では、図３４に示すＳＯＩ基板１と同様の、基板の貼り合わせによって形成された埋め込み酸化膜を有するＳＯＩ基板が用いられている。また、図１に示す半導体装置１２の第１絶縁分離トレンチＺ１は、図３４に示した半導体装置１０の絶縁分離トレンチ４に対応しており、図１に示す半導体装置１２の第２絶縁分離トレンチＺ２は、図３４に示した半導体装置１０の絶縁分離トレンチＴ１〜Ｔｎに対応している。
【００８３】
また、図１に示す半導体装置１２では、図３５に示す半導体装置１１と同様に、６個のＬＤＭＯＳ１１ｔが、グランド（ＧＮＤ）電位と所定の電源電位との間で、６重の第２絶縁分離トレンチＺ２の外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第６段として、順次直列接続されている。尚、符号Ｒｉｎは入力抵抗であり、符号Ｒｏｕｔは出力抵抗である。半導体装置１２では、第１段ＬＤＭＯＳ１１ｔにおけるゲート端子を入力端子としている。また、第６段ＬＤＭＯＳ１１ｔと電源パッドの間に出力抵抗Ｒｏｕｔが接続され、第６段ＬＤＭＯＳ１１ｔの電源電位側の端子と出力抵抗Ｒｏｕｔの間から、出力が取り出される。半導体装置１２では、並列に接続された抵抗素子Ｒと容量素子Ｃの組み合わせが多段に直列接続されて、ＧＮＤ電位と電源電位が分割され、２段目以降のＬＤＭＯＳ１１ｔのゲートが、上記直列接続の各分岐点に接続されている。
【００８４】
図１に示す半導体装置１２では、ＧＮＤ電位と電源電位の間の電圧が６個のＬＤＭＯＳ１１ｔにより分割され、第１段から第６段の各ＬＤＭＯＳ１１ｔが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と電源電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各ＬＤＭＯＳ１１ｔに要求されるＤＣ耐圧を低減することができる。
【００８５】
尚、図１に示す半導体装置１２においては、６個のＬＤＭＯＳ１１ｔが、同じ耐圧を有してなることが好ましい。これにより、ＧＮＤ電位と電源電位の間に挿入されるＬＤＭＯＳ１１ｔの分担する電圧（耐圧）を均等にして、最小化することができる。
【００８６】
以上が、図１に示す半導体装置１２が、図３５に示す半導体装置１１と同じ部分である。
【００８７】
一方、図１に示す半導体装置１２は、図３５に示す半導体装置１１と以下の点で異なっている。すなわち、図３５に示す半導体装置１１では、第２絶縁分離トレンチＺ２により囲まれた各フィールド領域Ｆ１〜Ｆ６の電位は、固定されておらず、浮遊電位となっていた。これに対して、図１に示す半導体装置１２では、最内周の６段目の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆ６が、電源パッドのラインに接続されて、フィールド領域Ｆ６の電位が、電源電位に固定されている。
【００８８】
図２の等価回路に示すように、ｄＶ／ｄｔサージ印加時の半導体装置１２のシミュレーションにおいては、図３６に示す半導体装置１１のシミュレーションの等価回路と同様に、ＳＯＩ基板に発生する寄生容量等を考慮して、抵抗素子Ｒと容量素子Ｃからなるゲート接続ライン、ＬＤＭＯＳ１１ｔのソース・ドレインライン、ＳＯＩ層ラインおよび支持基板ラインで等価回路を構成している。一方、図２の半導体装置１２の等価回路では、図３６に示す半導体装置１１の等価回路と異なり、最内周の６段目の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆ６の電位を電源電位に固定するのに合わせて、ＳＯＩ層ラインが、第６段ＬＤＭＯＳ１１ｔの電源電位側で、電源パッドのラインと接続されている。
【００８９】
図３は、１００ｋＶ／μｓｅｃのｄＶ／ｄｔサージが入った場合における、半導体装置１２のシミュレーション結果である。図３では、出力パッド、各段のＬＤＭＯＳ１１ｔのドレインＤおよび入力抵抗Ｒｉｎの電源側における電位の経時変化グラフが示されている。出力パッド電位の経時変化は、入力ｄＶ／ｄｔサージの経時変化と同じものである。尚、図３７でも説明したように、図３においては５段目と６段目のドレインＤが同電位となっており、６段目のＬＤＭＯＳ１１ｔの両端には電圧が印加されないが、これは図２に示した回路構成によるものであり、本質的な問題ではない。
【００９０】
図３に示すように、半導体装置１２では最内周の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆ６の電位が電源電位に固定されている。このため、図３７に示す半導体装置１１のシミュレーション結果に較べて、出力パッドと６段目のＬＤＭＯＳ１１ｔのドレインＤとの間で発生する電位差が小さくなっている。すなわち、図３７に示した、出力側からｄＶ／ｄｔサージが入力した場合において、各段のＬＤＭＯＳ１１ｔに印加されるｄＶ／ｄｔサージ電圧に較べて、出力抵抗Ｒｏｕｔに偏ってｄＶ／ｄｔサージ電圧が大きく印加されるのを抑制することができる。このように、出力抵抗Ｒｏｕｔに印加されるｄＶ／ｄｔサージによる電圧が抑制されるため、半導体装置１２では、出力抵抗Ｒｏｕｔの破壊を防止することができる。
【００９１】
以上のようにして、図１に示す半導体装置１２は、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【００９２】
尚、図１に示す半導体装置１２では、最内周の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆ６だけが、電源電位に固定されていた。しかしながら、図１に示す半導体装置１２においては、最外周の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆ１の電位を、ＧＮＤ電位に固定することが好ましい。これによって、出力側からｄＶ／ｄｔサージが入力した場合において、各段のＬＤＭＯＳ１１ｔに印加されるｄＶ／ｄｔサージ電圧、および出力抵抗Ｒｏｕｔに印加されるｄＶ／ｄｔサージ電圧を、さらに均等にすることができる。
【００９３】
また、図１に示す半導体装置１２では、第２絶縁分離トレンチＺ２が６重に形成されていたが、本発明の半導体装置は６重に限らず、第２絶縁分離トレンチＺ２は、任意のｎ重（ｎ≧２）に形成されていてよい。さらに、図１に示す半導体装置１２では、ＬＤＭＯＳ１１ｔが各フィールド領域Ｆ１〜Ｆ６にそれぞれ一個ずつ配置されていたが、本発明の半導体装置はＬＤＭＯＳに限らず、任意のＭＯＳトランジスタが、各フィールド領域にそれぞれ一個ずつ配置されていてよい。
【００９４】
次に、図３に示す半導体装置１２の特性をさらに改善するために、ｄＶ／ｄｔサージが入力した場合の電位差の偏り発生原因を考察する。
【００９５】
すなわち、ｄＶ／ｄｔサージは、図２に示す寄生容量を介して、図３４の埋め込み酸化膜３下にある支持基板２に電流を流し込み、それによってゲート接続ラインを通過する電流が減少する。実デバイスにおいては、ＭＯＳトランジスタ１１ｔやゲート間の直列抵抗素子Ｒ（および容量素子Ｃ）等のサイズが大きくなり、支持基板２との寄生容量が無視できなくなるため、ｄＶ／ｄｔサージが急峻になるにつれて、サージをブロックしきれなくなる。図３４の埋込み酸化膜３上に形成された高濃度不純物層１ｂの不純物濃度を高くすることで、ある程度ｄＶ／ｄｔサージの影響を低減することは可能であるが、サージが急峻な場合には十分でない。その結果、支持基板の電位が変動し、各ＭＯＳトランジスタが配置されているフィールドの電位は、ゲート間の抵抗素子Ｒ（および容量素子Ｃ）による分圧のみで決まらなくなる。これが、上記偏りの要因となっていると考えられる。
【００９６】
このように、ｄＶ／ｄｔサージが入った場合において、各段のＭＯＳトランジスタ１１ｔに関する電位の偏りの発生原因は、主として、埋め込み酸化膜３を介して支持基板２側に流れ込むサージ電流にある。このサージ電流により、再び、支持基板２側から埋め込み酸化膜３を介して各フィールド領域Ｆ１〜Ｆ６へ電位が不均一に伝達し、各段のＭＯＳトランジスタ１１ｔに関する電位の偏りが発生する。
【００９７】
図４（ａ）〜（ｄ）は、上記したｄＶ／ｄｔサージによる支持基板への電流の流れ込みを防止することのできる本発明における別の半導体装置の例で、それぞれ、半導体装置１３〜１６の模式的な断面を示す図である。尚、図４（ａ）〜（ｄ）の半導体装置１３〜１６において、図３４に示す半導体装置１０および図１に示す半導体装置１２と同様の部分については、同じ符号を付した。また、図４（ａ）〜（ｄ）では、簡略化するために、各フィールド領域Ｆ１〜Ｆｎに配置されるＬＤＭＯＳ１１ｔ等の図示を省略している。
【００９８】
図４（ａ）に示す半導体装置１３では、埋め込み酸化膜３を挟んでＳＯＩ層１ａと反対側にある、ＳＯＩ基板の支持基板２に、埋め込み酸化膜３に達する空隙部ｈ１が形成され、ｎ個のＳＯＩ層１ａからなる各フィールド領域Ｆ１〜Ｆｎが、ＳＯＩ基板の面内において、空隙部ｈ１に囲まれている。
【００９９】
これにより、上記電位の偏りの主要因と考えられる、支持基板２へのサージ電流の流入を防止することができる。従って、各フィールド領域Ｆ１〜Ｆｎに形成されるＭＯＳトランジスタは支持基板２の電位の影響を受けにくくなり、上記電位の偏りは少なくなるので、サージに対する耐圧が改善される。
【０１００】
図４（ｂ）に示す半導体装置１４では、支持基板２に埋め込み酸化膜３に達する空隙部ｈ２が形成され、ｎ個のＳＯＩ層からなる各フィールド領域Ｆ１〜Ｆｎが、ＳＯＩ基板の面内において、空隙部ｈ２に覆われている。
【０１０１】
この半導体装置１４においては、ｎ個のＳＯＩ層からなる各フィールド領域Ｆ１〜Ｆｎの下方が、全て空隙部ｈ２となる。このため、各フィールド領域Ｆ１〜Ｆｎに形成されるＭＯＳトランジスタは支持基板２の電位の影響をさらに受けにくくなり、上記電位の偏りは極めて少なくなるので、サージに対する耐圧がさらに改善される。
【０１０２】
図５（ａ），（ｂ）は、それぞれ、図３５に示す半導体装置１１および図１に示す半導体装置１２について、各フィールド領域Ｆ１〜Ｆ６の下を空洞ｈ２とした場合のシミュレーション結果である。
【０１０３】
図５（ａ）は、各フィールド領域Ｆ１〜Ｆ６の下を空洞ｈ２とし、フィールド領域Ｆ６を電位固定しない場合のシミュレーション結果であるが、図３７に示した半導体装置１１のシミュレーション結果に較べて、出力側で発生したｄＶ／ｄｔサージによる電位の偏りが、格段に抑制されている。
【０１０４】
図５（ｂ）は、各フィールド領域Ｆ１〜Ｆ６の下を空洞ｈ２とし、さらにフィールド領域Ｆ６を電源電位に固定した場合のシミュレーション結果である。図３に示した半導体装置１２のシミュレーション結果に較べて、出力側で発生したｄＶ／ｄｔサージによる電位の偏りが格段に抑制されると共に、フィールド領域Ｆ６を電位固定しない図５（ａ）のシミュレーション結果に較べても、さらに偏りが抑制されている。
【０１０５】
尚、図４（ａ），（ｂ）の半導体装置１３，１４において、空隙部ｈ１，ｈ２の加工方法は、例えば、裏面からのエッチングによっておこなうことができる。また、図４（ａ）の半導体装置１３の空隙部ｈ１は、図４（ｂ）の半導体装置１４の空隙部ｈ２より小さいため、図４（ａ）の半導体装置１３のほうが、図４（ｂ）の半導体装置１４に較べて、強度的に優れている。
【０１０６】
一方、図４（ｃ）に示す半導体装置１５では、埋め込み酸化膜３を挟んでＳＯＩ層１ａと反対側にある、ＳＯＩ基板の支持基板２に、埋め込み酸化膜３に達する第３絶縁分離トレンチＺ３が形成され、ｎ個のＳＯＩ層１ａからなる各フィールド領域Ｆ１〜Ｆｎが、ＳＯＩ基板の面内において、第３絶縁分離トレンチＺ３に囲まれている。
【０１０７】
従って、図４（ｃ）のす半導体装置１５においても、上記電位の偏りの主要因となる、支持基板２へのサージ電流の流入を防止することができる。このため、各フィールド領域Ｆ１〜Ｆｎに形成されるＭＯＳトランジスタは支持基板２の電位の影響を受けにくくなり、上記電位の偏りは少なくなるので、サージに対する耐圧が改善される。
【０１０８】
さらに、半導体装置１５では、第３絶縁分離トレンチＺ３が、第２絶縁分離トレンチＺ２と同じパターンに形成され、第３絶縁分離トレンチＺ３が、ＳＯＩ基板の面内において、第２絶縁分離トレンチＺ２の直下に配置されている。
【０１０９】
この場合には、支持基板２側についても、ｎ個のＳＯＩ層１ａからなる各フィールド領域Ｆ１〜Ｆｎと同様のパターンで、絶縁分離領域が形成される。このため、各フィールド領域Ｆ１〜Ｆｎに形成されるＭＯＳトランジスタは支持基板の電位の影響をより受けにくくなり、上記電位の偏りはより少なくなるので、サージに対する耐圧がより改善される。
【０１１０】
図４（ａ）〜（ｃ）に示す半導体装置１３〜１５では、埋め込み酸化膜３を有するＳＯＩ基板が用いられている。これに対して、図４（ｄ）に示す半導体装置１６では、絶縁基板２ａを有するＳＯＩ基板が用いられている。絶縁基板２ａの材質は、酸化シリコン（ＳｉＯ２）やガラス等の任意の絶縁体であってよい。
【０１１１】
図４（ｄ）の半導体装置１６では、上記電位の偏りの主要因となる、絶縁基板２ａへのサージ電流の流入がない。従って、各フィールド領域Ｆ１〜Ｆｎに形成されるＭＯＳトランジスタは絶縁基板２ａの電位の影響を受けないため、上記電位の偏りは極めて少なくなるので、サージに対する耐圧が改善される。
【０１１２】
図６は、図１に示す半導体装置１２について、ＳｉＯ２絶縁基板２ａを有するＳＯＩ基板を用いた場合のシミュレーション結果である。
【０１１３】
図５（ｂ）に示した各フィールド領域Ｆ１〜Ｆ６の下を空洞ｈ２とした場合のシミュレーション結果と同様に、図６のシミュレーション結果も、出力側で発生したｄＶ／ｄｔサージによる電位の偏りが格段に抑制されている。
【０１１４】
以上のようにして、図４（ａ）〜（ｄ）に示す半導体装置１３〜１６も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【０１１５】
図７は、ｄＶ／ｄｔサージによる支持基板への電流の流れ込みを抑制できる別の半導体装置の例で、図３３の高電圧ＩＣ１００（半導体装置１０）と同様の平面構造を有する、高電圧ＩＣ１０１（半導体装置１７）の断面図である。尚、図７の高電圧ＩＣ１０１（半導体装置１７）において、図３４に示した高電圧ＩＣ１００（半導体装置１０）の断面の各部と同様の部分については、同じ符号を付した。
【０１１６】
図３３の半導体装置１０の形成に用いられたＳＯＩ基板１が、シリコンからなる支持基板２を有していたのに対し、図７の半導体装置１７の形成に用いられているＳＯＩ基板１Ｘは、シリコン以外の抵抗体材料からなる支持基板２ｂを有している。
【０１１７】
図３４の半導体装置１０のように、支持基板２として高抵抗（低不純物濃度）のシリコン（Ｓｉ）を用いた場合には、材料自体の比抵抗は高いものの、半導体装置１０を形成してトランジスタ素子Ｔｒ１〜Ｔｒｎを動作させると、トランジスタ素子Ｔｒ１〜Ｔｒｎの各部に印加される高電位により、支持基板２表面に反転層が形成され、実質的に抵抗が下がってしまう。このように、たとえノンドープのシリコンからなる支持基板２を有したＳＯＩ基板１であっても、反転層が形成された場合には、ｄＶ／ｄｔサージに対する耐量は改善できない。
【０１１８】
一方、図７の半導体装置１７のＳＯＩ基板１Ｘは、シリコン以外の抵抗体材料からなる支持基板２ｂを有するため、上述した図３４のシリコンからなる支持基板２のような反転層の形成がない。このため、図７の半導体装置１７の形成に用いられている支持基板２ｂは、図４（ｄ）の半導体装置１６で用いられている支持基板２ａのように絶縁体ではないものの、常に一定の抵抗値を確保することができ、サージ電流の流れ込みを抑制することができる。従って、各トランジスタ素子Ｔｒ１〜Ｔｒｎは、支持基板２ｂの電位の影響を受け難いため、電位の偏りは少なくなり、サージに対する耐圧が改善される。
【０１１９】
次に、図３５と同じ構成の半導体装置で、上記抵抗体材料からなる支持基板２ｂを有するＳＯＩ基板１Ｘに形成した半導体装置１８について、ｄＶ／ｄｔサージに対するシミュレートした結果を説明する。
【０１２０】
図８は、上記シミュレーションに用いた半導体装置１８の等価回路図である。図９は、上記シミュレーションで用いた回路定数である。また、図１０〜図１３は、シミュレーション結果で、図３５と同様の構成で、図９に示す支持基板の抵抗値（Ｒ＿ｓｕｂ）がそれぞれ異なる図８の半導体装置１８について、サージ入力による半導体装置１８の各点における電位の経時変化を示した図である。
【０１２１】
図９に示す支持基板の抵抗値（Ｒ＿ｓｕｂ）パラメータは、隣接する２個のＬＤＭＯＳ１１ｔ間における支持基板の抵抗値で、図３５におけるＬＤＭＯＳ１１ｔの各フィールド領域Ｆ１〜Ｆ６の面積における支持基板の抵抗成分を、接続方向で計算したものである。例えば、支持基板の比抵抗１０Ω・ｃｍ、支持基板の厚さ５００μｍのフィールド領域が２００μｍ×１０００μｍであるとき、Ｒ＿ｓｕｂは４０Ωと見積もられる。但し、図３５に示す半導体装置１１のように、支持基板がシリコンからなる場合には、電源電位により各フィールド領域Ｆ１〜Ｆ６下の支持基板表面が反転してしまう。このため、表面キャリアにより抵抗値が低下して、例えば実質的な抵抗値が０.０１Ω以下になってしまう。
【０１２２】
図１０（ａ）は、支持基板の抵抗値（Ｒ＿ｓｕｂ）を０．０１Ωとしてシミュレートした結果である。この支持基板の抵抗値は、シリコンからなる支持基板において前述したトランジスタ素子の動作による表面に反転層が形成された状態の抵抗値に相当する。図１０（ｂ）は、支持基板の抵抗値（Ｒ＿ｓｕｂ）を４０Ωとしてシミュレートした結果である。この支持基板の抵抗値は、支持基板の比抵抗を１０Ω・ｃｍとし、支持基板の厚さを５００μｍとし、フィールド領域の長さ（Ｌ）と幅（Ｗ）の比（Ｌ／Ｗ）を０．２としたときの抵抗値に相当する。
【０１２３】
図１０（ａ），（ｂ）に示すように、Ｒ＿ｓｕｂが４０Ω以下の半導体装置１８では、出力抵抗Ｒｏｕｔに、全体の５/１２の電位差が発生する。
【０１２４】
図１１（ａ），（ｂ）、図１２（ａ），（ｂ）および図１３（ａ），（ｂ）は、支持基板の抵抗値（Ｒ＿ｓｕｂ）を、それぞれ、１ｋΩ，１０ｋΩ，１００ｋΩ，１ＭΩ，１０ＭΩ，１ＴΩとしてシミュレートした結果である。図１３（ｂ）の支持基板の抵抗値は、絶縁体材料からなる支持基板の抵抗値に相当する。
【０１２５】
図１４は、図１０〜図１３のシミュレーション結果をまとめた図で、支持基板の抵抗値（Ｒ＿ｓｕｂ）に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。図１４からわかるように、支持基板の抵抗値（Ｒ＿ｓｕｂ）が１００ｋΩ以上になると、各点における電位の分布が均等分布に近づく。
【０１２６】
このように、シミュレーション結果によれば、図１４の半導体装置１８における支持基板の抵抗値は、１００ｋΩ以上であることが好ましい。上記寸法例から換算したこの場合の支持基板の比抵抗は、２５ｋΩ・ｃｍとなる。このように、支持基板は、完全な絶縁体でなくとも、サージ入力による半導体装置１８の各点における電位をほぼ均等にすることができる。尚、上記比抵抗の値は、支持基板の厚さ、フィールド領域の寸法、トランジスタ素子の段数、ｄＶ／ｄｔ勾配等により異なるが、同様の計算を行うことにより、各製品に対して最適な比抵抗を見積もることが可能であり、これにあっ支持基板の材料を適宜選択すればよい。
【０１２７】
以上のようにして、図７と図８に示す半導体装置１７，１８も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【０１２８】
次に、図４（ｄ）と図７に示す半導体装置１６，１７の製造方法について、簡単に説明する。
【０１２９】
図４（ｄ）に示した半導体装置１６は、支持基板２ａが絶縁材料からなり、ＳｉＯ２絶縁基板が用いられている。他にも、支持基板２ａが絶縁材料からなるＳＯＩ基板として、例えば、ＳＯＳ（Silicon On Sapphire）基板を選択することができる。ＳＯＳ基板は、ＳＯＩ層での結晶欠陥や汚染が比較的問題とならず、大口径ウエハを必要としない半導体装置に好適である。
【０１３０】
また、図４（ｄ）と図７の半導体装置１６，１７は、図３４に示した半導体装置１０と同様に、シリコン基板の貼り合わせ技術やＳＩＭＯＸ（Separation by IMplantation of OXygen）等により形成したＳＯＩ基板１を用いてもよい。この場合には、最初に埋め込み酸化膜３上の内部構造や配線層を形成し、シリコンからなる支持基板２を除去した後、絶縁材料や抵抗材料からなる別の支持基板２ａ，２ｂを貼り合わせる。尚、配線工程等比較的低温で処理可能な工程は、別の支持基板２ａ，２ｂを貼り合わせた後に行うことも可能である。
【０１３１】
上記製造方法によれば、絶縁材料からなる別の支持基板２ａとして、例えば、プラスチック類（ポリエチレン、ポリテトラフロロエチレン等）、酸化アルミニウム、セラミックス等を用いることができる。尚、別の支持基板２ａ，２ｂは、耐久性能上、常温付近での熱膨張係数が低いかシリコンに近いものが望ましい。
【０１３２】
上記シリコンからなる支持基板２の除去は、図３４に示したＳＯＩ基板１の表面を適当な保護材、例えばＴＥＯＳ膜等によりコーティングした後、裏面側をエッチング処理し、支持基板２全体を除去する。コーティング材は、次の裏面側のエッチングにより剥離や割れがないようにする必要があり、また、ＳＯＩ層を保護して十分固定できるだけの強度が必要であり、１００μｍ以上の厚さが望ましい。裏面側のエッチングは、ＣＭＰ（Chemical Mechanical Polishing）等の機械的研削処理によるか、あるいはＮａＯＨ、ＫＯＨ等によりシリコンをケミカルエッチングしてもよい。いずれの場合も、図３４の埋め込み酸化膜３をエッチングストッパとする。エッチングプロセスが適切であれば、エッチングの面内バラツキは、埋め込み酸化膜３の膜厚以下で、１μｍ程度にすることができる。ウエットエッチングでは、シリコンとのエッチング比が１：数百になるようにエッチング溶液を調整する。
【０１３３】
別の支持基板２ａ，２ｂの貼り合わせに用いる接着剤は、使用環境温度に耐えるならば、化学接着剤等であってよい。接着剤の厚さは薄いほうが望ましいが、ＳＯＩ層の裏面側の埋め込み酸化膜３と支持基板２ａ，２ｂの平行性（貼り合わせ後の基板表面の水平性）が保持できれば、多少の厚みがあってもよい。貼り合わせ後の基板表面の水平度は、外観検査、電機特性測定、チップダイシング等に対応できる程度であればよい。接着強度についは、冷熱サイクルや経時変動により、剥離等の異常が発生しないことが必要である。これらの要求に答える材料として、例えばシリコン系の接着剤を使うことができる。
【０１３４】
また、別の支持基板２ａ，２ｂの貼り合わせではなく、エピタキシャル成長や膜のデポジションを用いて、埋め込み酸化膜３の下方に絶縁材料や抵抗材料を形成することも可能である。また、最初に形成する膜を、ｄＶ／ｄｔサージを流さない最低限度の膜厚（数μｍ以上）とし、その後、レートの早い膜をデポジションするか、基板を接着するようにしてもよい。
【０１３５】
図１５も、ｄＶ／ｄｔサージによる支持基板への電流の流れ込みを抑制できる別の半導体装置の例で、図３３の高電圧ＩＣ１００（半導体装置１０）と同様の平面構造を有する、高電圧ＩＣ１０２（半導体装置１９）の断面図である。尚、図１５の高電圧ＩＣ１０２（半導体装置１９）において、図３４に示した高電圧ＩＣ１００（半導体装置１０）の断面の各部と同様の部分については、同じ符号を付した。
【０１３６】
例えば図３３に示すＳＯＩ基板１のように、基板の貼り合わせによって形成される一般的なＳＯＩ基板１では、埋め込み酸化膜３として、比誘電率が約３．９の酸化シリコン（ＳｉＯ２）が用いられる。これに対して、図１５に示す高電圧ＩＣ１０２（半導体装置１９）の特徴は、ＳＯＩ基板１Ｙが、比誘電率３．９より小さい埋め込み酸化膜３ａを有している点にある。
【０１３７】
図１５に示す半導体装置１９も、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求されるＤＣ耐圧を低減することができる。
【０１３８】
また、半導体装置１９の形成に用いられるＳＯＩ基板１Ｙの埋め込み酸化膜３ａの比誘電率は、一般的な酸化シリコン（ＳｉＯ２）の比誘電率３．９より小さい値となっている。このため、埋め込み酸化膜が比誘電率３．９の一般的なＳｉＯ２からなる場合に較べて、支持基板２側とのカップリングが弱く、出力側で発生したｄＶ／ｄｔサージ電流の支持基板２への流入が抑制される。従って、各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎは支持基板２の電位の影響を受け難いため、ｄＶ／ｄｔサージによる電位の偏りは小さくなるので、サージに対する耐圧が改善される。
【０１３９】
以上のようにして、図１５に示す半導体装置１９も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【０１４０】
尚、図１５に示す半導体装置１９においては、後述するように、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位が電源電位に固定されてなることが好ましい。これによって、出力側からｄＶ／ｄｔサージが入力した場合において、各段のＭＯＳトランジスタに印加されるｄＶ／ｄｔサージ電圧に較べて、出力抵抗に偏ってｄＶ／ｄｔサージ電圧が大きく印加されるのを抑制することができる。
【０１４１】
次に、比誘電率が３．９より小さい埋め込み酸化膜３ａを有するＳＯＩ基板１Ｙに形成された半導体装置１９の上記効果について、シミュレーションによる一連の検証結果を説明する。
【０１４２】
最初に、図８に示す半導体装置１８の等価回路図を用いて、ＳｉＯ２（比誘電率３．９）からなる埋め込み酸化膜３の膜厚を変化させ、ｄＶ／ｄｔサージ入力時の半導体装置１８の各点における電位の経時変化を調べた。図１６は、当該シミュレーションにおける埋め込み酸化膜３の各膜厚に対応した容量部分の回路定数をまとめた表で、図８にあるその他の回路定数は、図９の表にある値を用いている。尚、基板抵抗Ｒ＿ｓｕｂは、シリコン基板の一般的な抵抗レベルを想定して、１Ωとしている。
【０１４３】
図１７〜図１９は、シミュレーション結果で、図３５と同様の構成で、図１６に示す埋め込み酸化膜３の膜厚がそれぞれ異なる図８の半導体装置１８について、サージ入力による半導体装置１８の各点における電位の経時変化を示した図である。図１７（ａ），（ｂ），図１８（ａ），（ｂ），図１９（ａ），（ｂ）は、それぞれ、埋め込み酸化膜３の膜厚が、３μｍ，５μｍ，１０μｍ，１２μｍ，２０μｍ，５０μｍに対応している。また、図２０は、図１７〜図１９のシミュレーション結果をまとめた図で、埋め込み酸化膜３の膜厚に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。
【０１４４】
図２０からわかるように、ＳｉＯ２（比誘電率３．９）からなる埋め込み酸化膜３の膜厚が大きくなるほど、各点における電位の分布が均等分布に近づいていく。しかしながら、ＳｉＯ２からなる埋め込み酸化膜３を用いたＳＯＩ基板では、反り等の関係で実質的な上限膜厚である５μｍを越えた膜厚（５０μｍ）においても、均等分布には到達していない。
【０１４５】
次に、上記ＳｉＯ２からなる埋め込み酸化膜３の膜厚を変化させたシミュレーションにおいて、最内周の６段目の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆ６の電位を電源電位に固定した場合について、図１および図２と同様にフィールド領域Ｆ６を電源電位に接続して調べた。
【０１４６】
図２１〜図２３は、シミュレーション結果で、サージ入力時の各点における電位の経時変化を示した図である。図２１（ａ），（ｂ），図２２（ａ），（ｂ），図２３（ａ），（ｂ）は、それぞれ、埋め込み酸化膜３の膜厚が、３μｍ，５μｍ，１０μｍ，１２μｍ，２０μｍ，５０μｍに対応している。また、図２４は、図２１〜図２３のシミュレーション結果をまとめた図で、埋め込み酸化膜３の膜厚に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。
【０１４７】
図２１〜図２３に示す各埋め込み酸化膜厚のグラフにおいては、図１７〜図１９と比較してわかるように、６段目のフィールド領域Ｆ６の電位が電源電位に固定されたことで、各点における電位の分布が均等分布に近づいている。また、図２４に示すように、各点における電位の分布が均等分布に近づいて最大電位差の発生する位置が移動するため、最大電位差と均等分布値（２００Ｖ）の比は埋め込み酸化膜の膜厚に対して、１０〜２０μｍの範囲で極小値をとるようになる。
【０１４８】
一方、前述したように、埋め込み酸化膜の膜厚は、反り等の関係で実質的な上限膜厚が５μｍであり、上記最大電位差と均等分布値の比において極小値をとる１０〜２０μｍの膜厚範囲も現実的でない。そこで、図１６に示すように埋め込み酸化膜厚を大きくすると各膜厚に対応した容量が小さくなることから、埋め込み酸化膜の膜厚を５μｍとし、埋め込み酸化膜の材料（比誘電率）を変えて、容量を小さくすることにした。これにより、埋め込み酸化膜を等価的に厚くしたのと同様の効果が得られる。
【０１４９】
図２５は、埋め込み酸化膜厚が５μｍの場合において、埋め込み酸化膜の材料（比誘電率）を変えた場合について、最大電位差と均等分布値（２００Ｖ）の比をグラフ化したものである。尚、図２５の横軸は、埋め込み酸化膜のＳｉＯ２（比誘電率３．９）に対する誘電率比として表しており、横軸の数値１．０が比誘電率３．９に対応し、横軸の数値約０．２６が真空の比誘電率１．０に対応する。従って、横軸の数値が０．２６より小さな値に対応した材料は、存在しない。
【０１５０】
図２５に示すように、横軸の数値が１．０から小さくなるほど均等分布値に近づき、横軸の数値が０．２６から０．５３の範囲、すなわち比誘電率が１以上、２以下の範囲で、最大電位差と均等分布値（２００Ｖ）の比が極小値をとるようになる。
【０１５１】
以上のようにして、図１５に示す比誘電率が３．９より小さい埋め込み酸化膜３ａを有するＳＯＩ基板１Ｙに形成された半導体装置１９の効果について、シミュレーションによる検証がなされた。尚、図２５に示すシミュレーション結果によれば、図１５の半導体装置１９において、埋め込み酸化膜３ａの比誘電率は、２以下であることが好ましい。これにより、埋め込み酸化膜３ａを真空（比誘電率１）とした場合と同程度のカップリング抑制効果を得ることができ、ｄＶ／ｄｔサージによる電位の偏りを最小化することができる。
【０１５２】
比誘電率が３．９より小さい埋め込み酸化膜３ａは、例えば、ナノ結晶化酸化シリコン、炭素含有酸化シリコン（ＳｉＯＣ）またはフッ素含有酸化シリコン（ＳｉＯＦ）のいずれかで形成することができる。また、埋め込み酸化膜３ａを多孔質とすることによっても、比誘電率を低減することができる。広範な材料において、多孔質膜の比誘電率は、酸化シリコン膜の数十％程度とすることができる。比誘電率が３．９より小さい埋め込み酸化膜３ａは、シリコンからなるＳＯＩ層１ａ，１ｂや支持基板２に対しての密着性や絶縁性の機能から、ＳｉＯ２または組成がこれと同等なものであることが望ましいが、絶縁性・強度等含めた性能に問題ない限りにおいて、任意に選択可能である。
【０１５３】
図２６は、別の半導体装置の例で、高電圧ＩＣ１０３（半導体装置２０）の断面図である。尚、図２６の高電圧ＩＣ１０３（半導体装置２０）において、図１５の高電圧ＩＣ１０２（半導体装置１９）の断面の各部と同様の部分については、同じ符号を付した。
【０１５４】
図１５の高電圧ＩＣ１０２（半導体装置１９）では、ＳＯＩ基板１Ｙが、比誘電率３．９より小さい一体的な埋め込み酸化膜３ａを有していた。これに対して、図２６の高電圧ＩＣ１０３（半導体装置２０）では、ＳＯＩ基板１Ｚの埋め込み酸化膜３ｂが、比誘電率の異なる領域３ｂｍ，３ｂｎを有している。より詳細に説明すると、図２６の高電圧ＩＣ１０３（半導体装置２０）では、図１および図２と同様にして、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位が電源電位に固定されると共に、この電源電位に固定されたフィールド領域直下の埋め込み酸化膜（領域３ｂｍ）の比誘電率が、周り（領域３ｂｎ）の埋め込み酸化膜の比誘電率に較べて低く形成されている。
【０１５５】
尚、例えば周り（領域３ｂｎ）の埋め込み酸化膜を比誘電率が３．９のＳｉＯ２とした場合、前述したように、比誘電率が３．９より小さい電源電位に固定されたフィールド領域直下の埋め込み酸化膜（領域３ｂｍ）は、ナノ結晶化酸化シリコン、炭素含有酸化シリコン（ＳｉＯＣ）またはフッ素含有酸化シリコン（ＳｉＯＦ）のいずれかで形成することができる。また、埋め込み酸化膜３ａを多孔質とすることによっても、比誘電率を低減することができる。
【０１５６】
図２６の高電圧ＩＣ１０３（半導体装置２０）は、例えば、以下のようにして製造することができる。ＳＯＩ形成工程において、シリコンからなる支持基板２の表面を熱酸化した後に、電源電位に固定されるフィールド領域直下の埋め込み酸化膜（領域３ｂｍ）の部分のみをエッチング除去した後、多孔質の酸化膜を埋込み、平坦化する。その後、トランジスタ素子の形成領域（ＳＯＩ層１ａ，１ｂ）となるもう一枚のシリコン基板を貼り合わせて、ＳＯＩ構造を構成する。
【０１５７】
トランジスタ素子形成のためには、上記支持基板２側に形成した領域３ｂｍと電源電位に固定されるフィールド領域とを一致させる必要があるが、これは、例えば前記領域３ｂｍのエッチング工程直後にシリコン裏面にフォトリソグラフィ工程での位置合わせができるようなマークを入れる方法がある。あるいは、あらかじめ裏面のフォトリソグラフィ用マークを加工しておき、それに合わせて、ＳＯＩ形成時の埋め込み酸化膜エッチングを行ってもよい。このマークは、トランジスタ素子形成時の第１マスクレイヤのみ（例えば位置決め用マスク）に対してのみ使えばよく、以降はウエハ工程によって消滅する程度の形状であればよいため、最終的なトランジスタ素子性能への悪影響は与えない。
【０１５８】
図２６に示す半導体装置２０も、ＧＮＤ電位と所定電位の間の電圧がｎ個のトランジスタ素子Ｔｒ１〜Ｔｒｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ１〜Ｔｒｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ１〜Ｔｒｎに要求されるＤＣ耐圧を低減することができる。
【０１５９】
また、図２６の半導体装置２０の形成に用いられるＳＯＩ基板１Ｚの埋め込み酸化膜３ｂは、電源電位に固定されてなる、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域直下の埋め込み酸化膜（領域３ｂｍ）の比誘電率が、例えば一般的な酸化シリコンからなる周り（領域３ｂｎ）の埋め込み酸化膜の比誘電率に較べて、低く形成されている。このため、出力側で発生したｄＶ／ｄｔサージ電流が支持基板へ流入する際に最も影響の大きい上記電源電位に固定されたフィールド領域直下の埋め込み酸化膜（領域３ｂｍ）での支持基板２側とのカップリングが、周りに較べて弱められている。このように、前述した埋め込み酸化膜の比誘電率を全体的に小さくするだけでなく、影響の大きな部分のみ埋め込み酸化膜の比誘電率を周りに較べて低くすることによっても、出力側で発生したｄＶ／ｄｔサージ電流の支持基板２への流入を抑制することができる。従って、各ＭＯＳトランジスタ素子Ｔｒ１〜Ｔｒｎは支持基板２の電位の影響を受け難いため、ｄＶ／ｄｔサージによる電位の偏りは小さくなるので、サージに対する耐圧が改善される。
【０１６０】
以上のようにして、図２６に示す半導体装置２０も、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置とすることができる。
【０１６１】
次に、図２６の半導体装置２０における上記効果について、上記と同様のシミュレーションによる検証結果を説明する。
【０１６２】
図２７〜図２９は、シミュレーション結果で、サージ入力時の各点における電位の経時変化を示した図である。図２７（ａ），（ｂ），図２８（ａ），（ｂ），図２９（ａ），（ｂ）は、それぞれ、電源電位に固定されたフィールド領域直下の埋め込み酸化膜（図２６の領域３ｂｍ）の比誘電率が、周り（図２６の領域３ｂｎ）のＳｉＯ２（比誘電率３．９）に対する誘電率比として、×１．０，×０．８，×０．６，×０．５，×０．２５，×０．１に対応している。また、図３０は、図２７〜図２９のシミュレーション結果をまとめた図で、領域３ｂｍの誘電率比に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。尚、図２７〜図２９のシミュレーションでは、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位が電源電位に固定されるだけでなく、最外周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位がＧＮＤ電位に固定されている。
【０１６３】
図３０においても、図２５と同様に、横軸の数値が１．０から小さくなるほど均等分布値に近づき、横軸の数値が０．４付近、すなわち比誘電率が１．６付近で、最大電位差と均等分布値（２００Ｖ）の比が極小値をとるようになる。
【０１６４】
以上のようにして、図２６に示す、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位が電源電位に固定されると共に、この電源電位に固定されたフィールド領域直下の埋め込み酸化膜（領域３ｂｍ）の比誘電率が、周り（領域３ｂｎ）の埋め込み酸化膜の比誘電率に較べて低く形成されてなる半導体装置２０の効果についても、シミュレーションによる検証がなされた。
【０１６５】
以上説明したように、上記半導体装置１２〜２０は、必要とする任意のＤＣ耐圧を確保することができると共に、出力側で発生したｄＶ／ｄｔサージによる電位の偏りを抑制し、サージが入った場合においても回路破壊することのない半導体装置となっている。
【０１６６】
上記半導体装置１２〜２０は、例えば、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、およびＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、所定の電源電位を浮遊電位とする、前記レベルシフト回路に好適である。前記高電圧ＩＣは、例えば、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。
【図面の簡単な説明】
【０１６７】
【図１】本発明の半導体装置の一例で、半導体装置１２の構成を示す図である。
【図２】半導体装置１２の特性のシミュレーションに用いた等価回路図である。
【図３】シミュレーション結果で、サージ入力による半導体装置１２の各点における電位の経時変化を示した図である。
【図４】（ａ）〜（ｄ）は、本発明における別の半導体装置の例で、それぞれ、半導体装置１３〜１６の模式的な断面を示す図である。
【図５】（ａ），（ｂ）は、それぞれ、図３５に示す半導体装置１１および図１に示す半導体装置１２について、各フィールド領域Ｆ１〜Ｆ６の下を空洞ｈ２とした場合のシミュレーション結果である。
【図６】図１に示す半導体装置１２について、ＳｉＯ２絶縁基板２ａを有するＳＯＩ基板を用いた場合のシミュレーション結果である。
【図７】ｄＶ／ｄｔサージによる支持基板への電流の流れ込みを抑制できる別の半導体装置の例で、図３３の高電圧ＩＣ１００（半導体装置１０）と同様の平面構造を有する、高電圧ＩＣ１０１（半導体装置１７）の断面図である。
【図８】シミュレーションに用いた図３５と同じ構成の半導体装置で、抵抗体材料からなる支持基板を有するＳＯＩ基板に形成した、半導体装置１８の等価回路図である。
【図９】図８のシミュレーションで用いた回路定数である。
【図１０】（ａ），（ｂ）は、シミュレーション結果で、支持基板の抵抗値（Ｒ＿ｓｕｂ）がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の経時変化を示した図である。
【図１１】（ａ），（ｂ）は、シミュレーション結果で、支持基板の抵抗値（Ｒ＿ｓｕｂ）がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の経時変化を示した図である。
【図１２】（ａ），（ｂ）は、シミュレーション結果で、支持基板の抵抗値（Ｒ＿ｓｕｂ）がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の経時変化を示した図である。
【図１３】（ａ），（ｂ）は、シミュレーション結果で、支持基板の抵抗値（Ｒ＿ｓｕｂ）がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の経時変化を示した図である。
【図１４】図１０〜図１３のシミュレーション結果をまとめた図で、支持基板の抵抗値（Ｒ＿ｓｕｂ）に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。
【図１５】別の半導体装置の例で、高電圧ＩＣ１０２（半導体装置１９）の断面図である。
【図１６】シミュレーションにおける埋め込み酸化膜３の各膜厚に対応した容量部分の回路定数をまとめた表である。
【図１７】（ａ），（ｂ）は、シミュレーション結果で、埋め込み酸化膜３の膜厚がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の経時変化を示した図である。
【図１８】（ａ），（ｂ）は、シミュレーション結果で、埋め込み酸化膜３の膜厚がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の経時変化を示した図である。
【図１９】（ａ），（ｂ）は、シミュレーション結果で、埋め込み酸化膜３の膜厚がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の経時変化を示した図である。
【図２０】図１７〜図１９のシミュレーション結果をまとめた図で、埋め込み酸化膜３の膜厚に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。
【図２１】フィールド領域Ｆ６を電源電位に接続した場合のシミュレーション結果で、（ａ），（ｂ）は、埋め込み酸化膜３の膜厚がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の各点における電位の経時変化を示した図である。
【図２２】フィールド領域Ｆ６を電源電位に接続した場合のシミュレーション結果で、（ａ），（ｂ）は、埋め込み酸化膜３の膜厚がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の各点における電位の経時変化を示した図である。
【図２３】フィールド領域Ｆ６を電源電位に接続した場合のシミュレーション結果で、（ａ），（ｂ）は、埋め込み酸化膜３の膜厚がそれぞれ異なる半導体装置１８の各点における電位について、サージ入力時の各点における電位の経時変化を示した図である。
【図２４】図２１〜図２３のシミュレーション結果をまとめた図で、埋め込み酸化膜３の膜厚に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。
【図２５】埋め込み酸化膜厚が５μｍの場合において、埋め込み酸化膜の材料（比誘電率）を変えた場合について、最大電位差と均等分布値（２００Ｖ）の比をグラフ化したものである。
【図２６】別の半導体装置の例で、高電圧ＩＣ１０３（半導体装置２０）の断面図である。
【図２７】（ａ），（ｂ）は、シミュレーション結果で、サージ入力時の各点における電位の経時変化を示した図である。
【図２８】（ａ），（ｂ）は、シミュレーション結果で、サージ入力時の各点における電位の経時変化を示した図である。
【図２９】（ａ），（ｂ）は、シミュレーション結果で、サージ入力時の各点における電位の経時変化を示した図である。
【図３０】図２７〜図２９のシミュレーション結果をまとめた図で、領域３ｂｍの誘電率比に対して、各図の最大電位差と均等分布値（２００Ｖ）の比をとってグラフ化したものである。
【図３１】ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図である。
【図３２】新規な半導体装置１０の基本的な等価回路図である。
【図３３】高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された図３２の半導体装置１０の各回路素子の配置を示す図である。
【図３４】図３３の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。
【図３５】図３３に示す半導体装置１０を簡略化した、半導体装置１１の構成を示す図である。
【図３６】シミュレーションに用いた半導体装置１１の等価回路図である。
【図３７】シミュレーション結果で、サージ入力による半導体装置１１の各点における電位の経時変化を示した図である。
【符号の説明】
【０１６８】
１０〜２０  半導体装置
１１ｔ  ＭＯＳトランジスタ（ＬＤＭＯＳ）１１ｔ
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
Ｚ１  第１絶縁分離トレンチ
Ｚ２  第２絶縁分離トレンチ
Ｆ１〜Ｆ６  フィールド領域
Ｒｉｎ  入力抵抗
Ｒｏｕｔ  出力抵抗
Ｒ  抵抗素子
Ｃ  容量素子
１，１Ｘ〜１Ｚ  ＳＯＩ基板
１ａ  ＳＯＩ層
２  支持基板
２ａ  絶縁基板（支持基板）
２ｂ  抵抗体材料からなる支持基板
３，３ａ，３ｂ  埋め込み酸化膜
３ｂｍ  領域（電源電位に固定されたフィールド領域直下の埋め込み酸化膜）
３ｂｎ  領域（電源電位に固定されたフィールド領域直下の埋め込み酸化膜の周り）
ｈ１，ｈ２  空隙部
Ｚ３  第３絶縁分離トレンチ
９０，１００〜１０３  高電圧ＩＣ
【図１】
2007266561.tif 000003
【図２】
2007266561.tif 000004
【図３】
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【図４】
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【図５】
2007266561.tif 000007
【図６】
2007266561.tif 000008
【図７】
2007266561.tif 000009
【図８】
2007266561.tif 000010
【図９】
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【図１０】
2007266561.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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