(57)【要約】【課題】  本発明は、耐熱性に優れた半導体装置およびその製造方法を提供することを目的とする。【解決手段】  第１の発明の半導体装置は、第１導電型の半導体層と、第１導電型の半導体層上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、Ruからなる第１の金属の結晶粒および第１の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第２の金属を有する第１のゲート電極と、第１のゲート絶縁膜をゲート長方向に挟む第１導電型の半導体層に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。【選択図】  図１
2007005721.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記第１導電型の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、Ruからなる第１の金属の結晶粒および前記第１の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第２の金属を有する第１のゲート電極と、
前記第１のゲート絶縁膜をゲート長方向に挟む前記第１導電型の半導体層に形成された第１のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体層と、
前記第１導電型の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、Ptからなる第１の金属の結晶粒および前記第１の金属の結晶粒の粒界に偏析したW、Re、Rh、Pd、IrおよびRuからなる群から選ばれる第２の金属を有する第１のゲート電極と、
前記第１のゲート絶縁膜をゲート長方向に挟む前記第１導電型の半導体層に形成された第１のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体層と、
前記第１導電型の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、Irからなる第１の金属の結晶粒および前記第１の金属の結晶粒の粒界に偏析したRe、Rh、Ni、Pd、PtおよびRuからなる群から選ばれる第２の金属を有する第１のゲート電極と、
前記第１のゲート絶縁膜をゲート長方向に挟む前記第１導電型の半導体層に形成された第１のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項４】
第１導電型の半導体層と、
前記第１導電型の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、Reからなる第１の金属の結晶粒および前記第１の金属の結晶粒の粒界に偏析したRh、Ni、Pd、Ir、PtおよびRuからなる群から選ばれる第２の金属を有する第１のゲート電極と、
前記第１のゲート絶縁膜をゲート長方向に挟む前記第１導電型の半導体層に形成された第１のソース・ドレイン領域と、
を備えることを特徴とする半導体装置。
【請求項５】
前記第１のゲート電極は、前記第１の金属の結晶粒および前記第１の金属の結晶粒の粒界に偏析した前記第２の金属を含む第一層と、前記第一層上に形成された前記第２の金属を含む第二層と、を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のゲート絶縁膜上に、第２の金属が備わることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第一層の厚さは、１ｎｍ以上２５ｎｍ以下であることを特徴とする請求項５乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のゲート絶縁膜および前記第１のソース・ドレイン領域下の前記第１導電型の半導体層下に、絶縁層を備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
第２導電型の半導体層と、
前記第２導電型の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート絶縁膜をゲート長方向に挟む前記第２導電型の半導体層に形成された第２のソース・ドレイン領域と、
前記第１導電型の半導体層および前記第２導電型の半導体層下に形成された半導体基板と、
を備えることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
第１導電型の半導体層上に、第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、Ruからなる第１の金属の結晶粒を含む層およびW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第２の金属を含む層を有する第１のゲート電極を形成する工程と、
前記第２の金属を前記第１の金属の結晶粒の粒界に偏析させる熱処理工程と、
前記第１のゲート電極をゲート長方向に挟む前記第１導電型の半導体層上面に第１のソース・ドレイン領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２の金属は、Wであり、
半導体基板上に前記第１導電型の半導体層を形成する工程と、前記半導体基板上に第２導電型の半導体層を形成する工程とを備え、
前記第１のゲート絶縁膜形成工程にて、前記第２導電型の半導体層上に第２のゲート絶縁膜を形成する工程も一括して行い、
前記第２のゲート絶縁膜上にWを含む層および半導体層を有する第２のゲート電極を形成する工程を備え、
前記熱処理工程にて、前記Wを含む層および前記半導体層のシリサイド化も行い、
前記第１のソース・ドレイン領域形成工程にて、前記第２導電型の半導体層上面に第２のソース・ドレイン領域を形成する工程も一括して行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor  Field  Effect  Transistor），CMOSFET（Complementaly  MOSFET）等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、半導体化合物を用いたゲート電極について、素子動作速度の増加に伴うゲート寄生抵抗の顕在化、絶縁膜界面におけるキャリア空乏化による実効的絶縁膜容量低下、添加不純物のチャネル領域への突き抜けによるしきい値電圧のばらつきなどの問題が指摘されている。これらの問題を解決するために、メタルゲート材料が提案されている。
【０００４】
特に、Ru、Ir、PtおよびReは、耐熱性が高く、実効仕事関数がp+poly-Si互換となるSi価電子帯上端近傍の値（4.8〜5.2eV）に調節できることから、1000℃の耐熱性が要求される現行のプロセスとの整合性が高く、pチャネルMOSFET用メタルゲート電極候補として有望視されている。
【０００５】
しかしながら、例えば、Ruを単層で用いた場合、高温熱処理時にRu層を通って酸素が拡散し、ゲート絶縁膜（SiO2）を増膜させてしまうという問題が報告されている。例えば、SiO2膜厚は、熱処理前では3nmであるが、900℃、30secの熱処理後では3.8nmに増膜する（非特許文献１  Fig.7(a)参照。）。この熱処理による増膜は0.8nmであるのに対し、今後の世代のMOSFETでは、ゲート絶縁膜厚は1nm以下程度の極薄膜であり、増膜の影響は大である。また、HfO2上でも、400℃、30minの熱処理後にHfO2/Si界面の界面SiO2層が増加する（非特許文献２参照。）。
【０００６】
したがって、Ru等をゲート電極に用いた場合、耐熱性に優れたMOSFETを作製することができなかった。
【非特許文献１】Z. Chen et al.,「Stability of Ru- and Ta-based metal gate electrodes in contact with dielectrics for Si-CMOS」phys. stat. sol. (b)241, No.10, 2004 p.2253
【非特許文献２】R.Jha et al., 「Evaluation of Fermi Level Pinning in Low, Midgap and High Workfunction Metal Gate Electrodes on ALD and MOCVD HfO2 under High Temperature Exposure」, IEDM Tech. Dig., 2004, p.295
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を鑑みて為されたものであり、耐熱性に優れた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明の半導体装置は、第１導電型の半導体層と、第１導電型の半導体層上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、Ruからなる第１の金属の結晶粒および第１の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第２の金属を有する第１のゲート電極と、第１のゲート絶縁膜をゲート長方向に挟む第１導電型の半導体層に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。
【０００９】
第２の発明の半導体装置は、第１導電型の半導体層と、第１導電型の半導体層上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、Ptからなる第１の金属の結晶粒および第１の金属の結晶粒の粒界に偏析したW、Re、Rh、Pd、IrおよびRuからなる群から選ばれる第２の金属を有する第１のゲート電極と、第１のゲート絶縁膜をゲート長方向に挟む第１導電型の半導体層に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。
【００１０】
第３の発明の半導体装置は、第１導電型の半導体層と、第１導電型の半導体層上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、Irからなる第１の金属の結晶粒および第１の金属の結晶粒の粒界に偏析したRe、Rh、Ni、Pd、PtおよびRuからなる群から選ばれる第２の金属を有する第１のゲート電極と、第１のゲート絶縁膜をゲート長方向に挟む第１導電型の半導体層に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。
【００１１】
第４の発明の半導体装置は、第１導電型の半導体層と、第１導電型の半導体層上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、Reからなる第１の金属の結晶粒および第１の金属の結晶粒の粒界に偏析したRh、Ni、Pd、Ir、PtおよびRuからなる群から選ばれる第２の金属を有する第１のゲート電極と、第１のゲート絶縁膜をゲート長方向に挟む第１導電型の半導体層に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。
【００１２】
第５の発明の半導体装置の製造方法は、第１導電型の半導体層上に、第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に、Ruからなる第１の金属の結晶粒を含む層およびW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第２の金属を含む層を有する第１のゲート電極を形成する工程と、第２の金属を第１の金属の結晶粒の粒界に偏析させる熱処理工程と、第１のゲート電極をゲート長方向に挟む第１導電型の半導体層上面に第１のソース・ドレイン領域を形成する工程と、
を備えることを特徴とする。
【発明の効果】
【００１３】
本発明は、極薄の絶縁膜を有する半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
なお、各実施の形態においては、ゲート絶縁膜に酸化物を用いたCMOSFETについて説明するが、無論、ｐ-MOSFETのみについても適用できる。また、ゲート絶縁膜は酸化物に限られず、窒化物、フッ化物等のその他の絶縁体を用いたMISFETについても、同様に各実施の形態を適用できる。
【００１６】
また、EPROM（Erasable Programmable Read Only Memory）、EEPROM（Electrically EPROM）、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。
【００１７】
さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等も本発明の範囲内である。
【００１８】
（第１の実施の形態）
第１の実施の形態に係わるＣＭＯＳＦＥＴの一例について、図１を参照して説明する。
【００１９】
図１は、第１の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図である。
【００２０】
図１に示すように、半導体基板１上にｐ型半導体層２およびｎ型半導体層３が形成されている。ｐ型半導体層２にはｎ−ＭＯＳＦＥＴが形成され、ｎ型半導体層３にはｐ−ＭＯＳＦＥＴが形成され、両者の間には素子分離４が形成されている。ｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴは、互いに相補的に働き、CMOSFETを構成する。
【００２１】
ｎ−ＭＯＳＦＥＴについて説明する。ｐ型半導体層２上面にはゲート絶縁膜５が形成され、ゲート絶縁膜５上にはゲート電極を為すWSiｘ層6が形成されている。ゲート絶縁膜５およびWSiｘ層6を、ゲート長方向に挟むようにゲート側壁１５が形成されている。ゲート絶縁膜５直下のｐ型半導体層２上面のチャネル領域をゲート長方向に挟むように第１のソース・ドレイン領域９が形成されている。第１のソース・ドレイン領域９は、チャネル領域をゲート長方向に挟むエクステンション領域およびエクステンション領域をゲート長方向に挟みエクステンション領域より深く形成された拡散層からなる。第１のソース・ドレイン領域９上には、NiSiｘからなるコンタクト電極１０が形成されている。
【００２２】
ｐ−ＭＯＳＦＥＴについて説明する。ｎ型半導体層３上面にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、Ru結晶粒およびRuの結晶粒界に偏析したWを有する層（第一層）７が形成され、第一層７上には、W層（第二層）８が形成されている。ゲート絶縁膜５、第一層７および第二層８を、ゲート長方向に挟むようにゲート側壁１５が形成されている。その他、ｎ−ＭＯＳＦＥＴと同様に、ｐ−ＭＯＳＦＥＴについても、第２のソース・ドレイン領域１１およびコンタクト電極１０が形成されている。
【００２３】
次に、第１の実施の形態に係るCMOSFETの各構成について、詳細に説明する。
【００２４】
ゲート絶縁膜５は、各世代のトランジスタで必要な材料を適宜選択して用いればよい。具体的には、シリコン酸化膜またはシリコン酸化膜よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）を用いる。高誘電体絶縁膜としては、例えば、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等が挙げられる。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでもよい。
【００２５】
ゲート絶縁膜５の厚さは制限を受けるものではなく、ワンモノレイヤー以上あればよいが、ゲート容量低下をなるべく低減するためには極力薄膜化することが必要であり、具体的にはSiO2換算膜厚で2 nm以下が望ましい。
【００２６】
ゲート電極の高さは、ゲート電極長とのアスペクト比が関係するシート抵抗をなるべく低減することを考慮すると、あまり高くならないことが必要である。したがって、例えばゲート電極長が30nm以下となる世代では、各々のゲート電極の高さは50nm以下が望ましい。
【００２７】
ソース／ドレイン領域９、１１は、高濃度不純物拡散層として浅い接合および深い接合を組み合わせたものの他、シリサイド層等、各世代のトランジスタで必要な構造を適宜選択して用いればよい。以下の実施例でも、特に断らない限り、それぞれ必要な構造に置き換えることは無論有効である。
【００２８】
コンタクト電極１０としては、NiSiｘの他、金属的な電気伝導特性を示す、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er等の種々のシリサイドが挙げられる。
【００２９】
ｎ-MOSFETのゲート電極材料としては、抵抗率が低く(50μΩ・cm以下)かつソース／ドレイン不純物活性化熱処理(1000℃程度)に耐えうる耐熱性を有する材料が好ましい。具体的には、WSix（仕事関数4.3eV）等である。なお、金属材料の仕事関数は結晶面により変化することが知られており、一般的に同一物質においても、原子密度が低い結晶面ほど低い仕事関数値を示すことが知られている。例えば、Wの(113)面、(116)面の仕事関数はそれぞれ4.18eV、4.3eVである。
【００３０】
ｐ−ＭＯＳＦＥＴのゲート電極第一層７について、図２を参照してさらに詳細に説明する。
【００３１】
図２は、第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極の部分拡大断面模式図である。
【００３２】
図２に示すように、第一層７は、Ruの多結晶層からなり、Ru結晶粒７ａの粒界にW７ｂが偏析している。第二層８は、単結晶、多結晶もしくは非晶質のWの層である。
【００３３】
これは、後述する熱処理において、第二層８のWが粒界を通って拡散し、ゲート絶縁膜５界面まで到達したためと考えられる。次に示す測定結果から、Ru結晶粒界に偏析したWが、酸素の透過を阻止し、ゲート絶縁膜の増膜を抑制すると思われる。
【００３４】
次に、第１の実施の形態に係るｐ−ＭＯＳＦＥＴの各種測定結果について、図３乃至図５を参照して説明する。
【００３５】
図３は、第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極に熱処理を施した後の断面TEM図である。
【００３６】
図３（ａ）は450℃の熱処理、図３（ｂ）は1000℃の熱処理を施した後の断面TEM図である。図３（ａ）および（ｂ）に示すように、下から順に、p-Si（100）基板、SiO2、Ru、WおよびWOｘが積層されている。図３（ａ）、（ｂ）にしめすように、450℃、1000℃熱処理後ともにRu結晶粒界付近のSiO2の増膜は見られず、また、450℃、1000℃熱処理後のSiO2膜厚は、いずれも10nmであり膜厚に変化がないことがわかる。したがって、1000℃の熱処理を施した後でも、SiO2の増膜は起こっていないことがわかる。
【００３７】
図４は、第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極に1000℃の熱処理を施した後の断面TEM図およびEDX分析による図中各点における組成比を示した図である。なお、これらの組成比は、第１の金属（Ru）と第２の金属（W）との比からのみ導出しているものであり、特に絶縁膜に接する点１０の組成比に関しては絶縁膜（SiO2）の成分は省いてある。
【００３８】
図４の測定条件は、以下のとおりである。
【００３９】
透過型電子顕微鏡(TEM)装置：日立製作所製 HF-2000
加速電圧：200kV
ビーム径：約1nmΦ
元素分析（EDX）装置：NORAN製 VOYAGER III M3100
エネルギー分解能：137eV
測定時間：30秒
図４に示すように、第二層８を測定した点４の組成は、Wのみであった。また、第一層７においては、Ru結晶粒内を測定した点５および点６に対し、Ru結晶粒の界面を測定した点８、点９および点１０のWの組成比は、大であった。特に、第一層７とゲート絶縁膜５の界面を測定した点１０のW組成比が大であった。
【００４０】
この結果から、まず、第二層中のWは第一層へ拡散しているが、第一層中のRuは第二層へ拡散しないことがわかる。次に、Wの拡散経路は、主にRuの結晶粒界であることがわかる。さらに、ゲート絶縁膜界面にもWが存在することから、拡散したWはゲート絶縁膜界面まで到達すると考えられる。
【００４１】
なお、RuとWとでは少なくとも1600℃までは安定な化合物を作らないことが知られており、今回も両者の化合物の形成は見られない。このため、第一層では、金属Ruの結晶粒の粒界に金属Wが偏析していると考えられる。
【００４２】
図５（ａ）は、第１の実施の形態に係るＭＯＳＦＥＴのゲート電極に施す熱処理温度の違いによるＣ−Ｖ曲線の振るまいを示した図である。絶縁膜としては、膜厚4nmのSiO2を用いた。また、450℃、800℃および1000℃の熱処理工程を行った後の仕事関数を示した。
【００４３】
図５（ａ）に示すように、いずれの熱処理の場合でも、最大容量値は変化しないことがわかる。これは、SiO2膜厚が変化しなかったことを示す。
【００４４】
図５（ｂ）は、第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極の仕事関数を示す図である。絶縁膜としては、SiO2およびHfSiON/ SiO2スタック（ゲート電極との界面はHfSiON）を用いた。また、450℃、800℃および1000℃の熱処理工程を行った後の仕事関数を示した。
【００４５】
図５（ｂ）に示すように、SiO2上、HfSiON/ SiO2スタック上、双方ともにおおよそ同じ仕事関数である。また、1000℃までの熱処理に起因して、仕事関数は影響されないことがわかる。また、その全ての値がp+poly-Si互換（4.8〜5.2eV）であり、ｐ−ＭＯＳＦＥＴのゲート電極に適している。
【００４６】
第１の実施の形態によれば、ゲート絶縁膜が熱処理により増膜しないため、耐熱性に優れたCMOSFETを提供できる。これは、Ru結晶粒界にWが偏析したことにより、酸素の拡散経路を封じることができたためであると考えられる。
【００４７】
また、この耐熱性は、ソース／ドレイン不純物活性化熱処理温度（通常1000℃）まで確認できている。このため、第１の実施の形態のMOSFETの製造方法は、現行の製造プロセスとの整合性が高い。
【００４８】
これまでの説明では、第一層中の結晶粒を為す金属としてRu、第二層の構成元素であり、Ruの結晶粒界に偏析する金属としてWを例に説明したが、これ以外の組合せについても類似のことが言える。以後、第一層中の結晶粒を為す金属を「第１の金属」、第二層の構成元素であり、第１の金属の結晶粒界に偏析する金属を「第２の金属」と称して説明する。
【００４９】
まず、第１の金属の物性値について、表１を参照し比較する。
【表１】
2007005721.tif 000003
【００５０】
表１に示すように、低抵抗化の観点からIrが好ましく、絶縁膜中での拡散係数の小ささからPtが好ましい。さらに、現行のプロセスに使用されるCVDを用いた成膜容易性の観点からRuが好ましい
第１の金属をRuとしたときの、第２の金属について、表２を参照し説明する。
【表２】
2007005721.tif 000004
【００５１】
第１のゲート電極の低抵抗化の観点から、Rh、Ir、WおよびMoが好ましい。
【００５２】
Ru中での拡散を速やかさにし、第２の金属の拡散のための熱処理工程の熱予算を減少させる観点から、Ni、IrおよびPtが好ましい。
【００５３】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいWおよびMoが好ましい。なお、この場合、ゲート絶縁膜上にWおよびMoが備わるとさらに好ましい。
【００５４】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、また、後述するように、CMOSFET製造プロセスの容易性から、Wが好ましい。
【００５５】
これらを勘案すると、Ruに対する第２の金属としては、Wが最も好ましく、Moが次いで好ましい。
【００５６】
第１の金属をPtとしたときの、第２の金属について、表３を参照し説明する。
【表３】
2007005721.tif 000005
【００５７】
まず、Ruと異なり、PtはMoおよびNiと低温で化合物を生成する。このためMoおよびNiを第２の金属として用いるのは不適である。
【００５８】
第１のゲート電極の低抵抗化の観点から、Rh、IrおよびWが好ましい。
【００５９】
Pt中での拡散を速やかさにし、第２の金属の拡散のための熱処理工程の熱予算を減少させる観点から、IrおよびRuが好ましい。
【００６０】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいWが好ましい。なお、この場合、ゲート絶縁膜上にWが備わるとさらに好ましい。
【００６１】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、RuおよびWが好ましい。
【００６２】
また、後述するようにCMOSFET製造プロセスの容易性から、Wが好ましい。
【００６３】
これらを勘案すると、Ptに対する第２の金属としては、Wが最も好ましく、Ruが次いで好ましい。
【００６４】
第１の金属をIrとしたときの、第２の金属について、表４を参照し説明する。
【表４】
2007005721.tif 000006
【００６５】
まず、Ruと異なり、IrはWおよびMoと低温で化合物を生成する。このためWおよびMoを第２の金属として用いるのは不適である。
【００６６】
第１のゲート電極の低抵抗化の観点から、Rhが好ましい。
【００６７】
Ir中での拡散を速やかさにし、第２の金属の拡散のための熱処理工程の熱予算を減少させる観点から、Ni、PtおよびRuが好ましい。
【００６８】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいPtが好ましい。なお、この場合、ゲート絶縁膜上にPtが備わるとさらに好ましい。
【００６９】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、Ruが好ましい。
【００７０】
これらを勘案すると、Irに対する第２の金属としては、Ruが最も好ましく、Ptが次いで好ましい。
【００７１】
第１の金属をReとしたときの、第２の金属について、表５を参照し説明する。
【表５】
2007005721.tif 000007
【００７２】
まず、Ruと異なり、ReはWおよびMoと低温で化合物を生成する。このためWおよびMoを第２の金属として用いるのは不適である。
【００７３】
第１のゲート電極の低抵抗化の観点から、Rhが好ましい。
【００７４】
Re中での拡散を速やかさにし、第２の金属の拡散のための熱処理工程の熱予算を減少させる観点から、Ni、Ir、PtおよびRuが好ましい。
【００７５】
Ruの絶縁膜中への拡散を抑制する観点から、絶縁膜へ拡散しがたいPtが好ましい。なお、この場合、ゲート絶縁膜上にPtが備わるとさらに好ましい。
【００７６】
現行のプロセスに使用されるCVDを用いた成膜容易性の観点から、Ruが好ましい。
【００７７】
これらを勘案すると、Reに対する第２の金属としては、Ruが最も好ましく、Ptが次いで好ましい。
【００７８】
次に、第１の実施の形態に係るCMOSFETのより好ましい態様について説明する。
【００７９】
第一層の厚さは、1ｎｍ以上50ｎｍ以下が好ましい。1ｎｍ以上であると、ゲート絶縁膜厚の増加防止効果が高まる。50ｎｍ以下であると、第２の金属が絶縁膜界面まで到達しやすい。より好ましい厚さは、25ｎｍ以下であり、さらに好ましくは、5ｎｍ以下である。
【００８０】
第１の金属の結晶粒の大きさは、1ｎｍ以上25ｎｍ以下が好ましい。
【００８１】
1ｎｍ以上であると、成膜性の高い第一層を形成できる。25ｎｍ以下であると、今後の世代のゲート長長さに対して、少なくとも２つ結晶粒を備えることが容易となる。ゲート長方向に少なくとも２つの結晶粒が備わると、膜厚方向の粒界を増加でき、第２の金属をより均一に絶縁膜上に備えることが容易になる。すなわち、膜厚方向の粒界を確保する観点から、第１の金属の結晶粒は、小であることが好ましい。具体的には、25ｎｍ以下がより好ましく、5ｎｍ以下がさらに好ましい。
【００８２】
第１の金属の結晶粒界における第２の金属の組成比は、20at.％以上50at.％以下が好ましい。20at.％以上であると、酸素の拡散の低減効果が高まる。50at.％を超えると、第２の金属が単層の場合の性質が顕著になり、酸素の拡散を抑制する効果が弱まる。
【００８３】
さらに、絶縁膜に接する第１の金属の結晶粒界においては、第２の金属の組成比は、0 at.％より大であることが好ましく、20at.％以上80at.％以下がより好ましい。第２の金属が大であると、酸素の絶縁膜への拡散をより確実に抑制することができるためである。さらに好ましい第２の金属の組成比は、50at.％以上80at.％以下である。
【００８４】
一方、第１の金属の結晶粒内における第２の金属の組成比は、0at.％以上20at.％以下が好ましい。
【００８５】
なお、これらの組成比は、第１の金属と第２の金属との比からのみ導出しているものであり、特に絶縁膜に接する箇所の組成比に関しては絶縁膜の成分は省いた値を想定している。
【００８６】
また、第１の金属と第２の金属との組成比の測定方法は、図４の説明の際に説明した装置を用いることを想定している。しかしながら、これは、特に組成比の測定方法を限定するものではない。
【００８７】
ゲート絶縁膜５は、単結晶もしくは非晶質であるものが好ましい。第１のゲート電極中の金属元素の拡散を抑制するためである。非晶質状態を保持する能力に優れた材料としては、ＨｆＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＬａＡｌＯｘ等が挙げられる。
【００８８】
以下、第１の実施の形態に係るＣＭＯＳＦＥＴの製造方法の一例について、図６を参照して説明する。
【００８９】
まず、半導体基板１上に、素子分離４を選択的に形成する。なお、素子分離４は、STI（Shallow Trench Isolation）法、LOCOS（Local Oxidation of Silicon）法等を用いて形成する。
【００９０】
次に、イオン注入によりp型半導体層（p型ウェル）２及びn型半導体層（n型ウェル）３を形成する。p型半導体層２、n型半導体層３及び素子分離４表面に、2nmのゲート絶縁膜（シリコン熱酸化膜）５を形成する。その後、スパッタ法によりRu層１２を堆積する。Ru層１２の堆積は、スパッタ法の他、Ru(C5H5)2、Ru(dpm)3、Ru3(CO)12、Ru(C5H4C2H5)2等のガスを用いたCVD（Chemical Vapor Deposition）法を用いることができる。なお、以下の工程では、スパッタ法を用いてRu、W、Si等の堆積を行っているが、特に断らない限りCVD法を用いても構わない。SiO2へのダメージはCVD法を用いた方が小さくなる。その後、リソグラフィーによるパターニングを行い、異方性エッチングによりp型半導体層２上のＲｕ層１２を切削し、n型半導体層３上にのみRu層１２を残し、図６（ａ）の構造を得る。
【００９１】
次に、図６（ｂ）に示すように、スパッタ法を用いて、W層８を堆積させる。W層の堆積については、例えばW(CO)6などのガスを用いたCVD法によって行ってもよい。
【００９２】
さらに、SiC、SiO2、Si3N4などのハードマスク１３でn型半導体層３上のみを覆い、Si層１４をスパッタ法で堆積させることによって、p型半導体層２上にのみＳｉ層１４を残し、図６（ｃ）の構造を得る。なお、Si層１４をp型半導体層２上にのみ残す方法としては、Si層１４を堆積させた後、CMP（Chemical Mechanical Polishing）等の平坦化処理を用いて、n型半導体層３上にW層８が表出するまでSi層１４を除去する方法を用いてもよい。
【００９３】
次に、パターニングを行い、異方性エッチングによりゲート部を加工する。次に、上記積層ゲートをマスクとして砒素とボロンのイオン注入により自己整合的にn型及びp型MISトランジスタのソース／ドレイン領域における浅い不純物拡散層となる部位を形成する。その後、積層ゲートの側壁にゲート側壁１５を酸化シリコン等の絶縁材料で形成し、このゲート側壁１５をマスクとしてイオン注入により同様にソース／ドレイン領域９、１１の深い不純物拡散層となる部位を形成し、図６（ｄ）の構造を得る。
【００９４】
次に、800℃の熱処理を行う。この熱処理により、p-MOSFETでは、W層８中のWがRu層１２中の結晶粒界へと拡散し、Ruの結晶粒界にWが存在する第一層７が形成される。一方、n-MOSFETでは、Si層１４のSiがW層８へ拡散し、シリサイド化が起こることでWSix層６が形成される。その後に行う1000℃の熱処理の前に、この800℃の熱処理で形成することで、p-MOSFETについては、酸素の絶縁膜への拡散をより確実に防ぐことができ、かつ、n-MOSFETについては、WSixの抵抗値を低下できる。
【００９５】
その後、1000℃程度の熱処理によって、不純物を活性化させ、ソース／ドレイン領域９、１１を形成する。この時、n-MOSFET 、p-MOSFETの夫々のゲート電極は、1000℃の耐熱性を有しているため特性劣化を招くような変化は起こらない。
【００９６】
次に、Ni(20nm)をスパッタ蒸着し400℃で熱処理を行い、未反応の金属を選択エッチングする。これによりソース／ドレイン領域９、１１上のみに自己整合的にNiSiコンタクト電極１０が形成される。こうして、図１の構造が得られる。
【００９７】
一般的に、メタルゲート電極を用いる場合に、その耐熱性の問題からReplacementやダマシンプロセスが必須となり、それに伴うダミーゲート形成やCMP工程が必要である。しかし、本実施の形態の製造方法によれば、W、Ru及びSiともにソース／ドレイン活性化熱処理に耐え得る高温安定な材料であることから、多結晶Siゲート電極を用いた場合と同様のプロセスでCMOSFETを製造できる。すなわち、ゲート電極を先に形成加工し、その後にソース／ドレイン拡散領域を形成する従来の簡便な手順で形成できる。よって、煩雑化及び高コストを抑制できる。また、ダマシンプロセスでのトランジスタのチャネル領域及びゲート絶縁膜の最表面への最露出の問題が回避できるため、そのようなプロセスを用いた場合のデバイス性能自体の性能及び信頼性の劣化に関しても付随的に回避することができる。
【００９８】
（変形例）
第１の実施の形態の変形例に係わるＣＭＯＳＦＥＴについて、図７を参照し、第１の実施の形態と異なる箇所について説明する。
【００９９】
図７に示すように、n-MOSFETのゲート電極は、下から順に、ゲート絶縁膜５に接する1nm以下のW薄層１６、Ru-Ta合金層１７およびW層８の積層構造から成っている。
【０１００】
n-MOSFETのゲート電極では、Ru-Ta合金層１７の実効仕事関数は、W薄層１６に生成した界面双極子の変調効果により、小さくなる方向に変調され、低閾値電圧型トランジスタに必要とされる4.3eV以下の実効仕事関数が実現されている。
【０１０１】
以下、第１の実施の形態の変形例に係るＣＭＯＳＦＥＴの製造方法について、図８を参照して説明する。
【０１０２】
まず、半導体基板１上に、STI（Shallow Trench Isolation）法を用いて素子分離４を選択的に形成する。
【０１０３】
次に、イオン注入によりp型半導体層（p型ウェル）２及びn型半導体層（n型ウェル）３を形成する。p型半導体層２、n型半導体層３及び素子分離４表面に、2nmのゲート絶縁膜（シリコン熱酸化膜）５を形成する。その後、スパッタ法によりTa層１８を堆積し、リソグラフィーによるパターニングによりn型半導体層３上のTa層１８を除去する。続いて、スパッタ法によりRu層１２及びW層８を堆積し、図８（ａ）の構造を得る。
【０１０４】
各金属膜の堆積法については、ゲート絶縁膜へのダメージが少ないCVD法を用いてもよい。
【０１０５】
その後、800℃以上の熱処理を行う。この熱処理により、p-MOSFETでは、W層８中のWがRu層１２中の結晶粒界へと拡散し、Ruの結晶粒界にWが存在する第一層７が形成される。一方、n-MOSFETでは、Ta層１８とRu層１２の界面固相反応によりRu-Ta合金層１７が形成し、同時に最上層のW層８のWが微量にRu-Ta合金層１７の結晶粒界を拡散しゲート絶縁膜界面まで到達し、W薄層１６が形成する(図８（ｂ）。
【０１０６】
これは、W/Ta積層構造では、Ta膜中をWは拡散せできず界面にWは導入できないが、Ta-Ru合金ではRuが膜中に含まれることで、Wの結晶粒界拡散が促進されゲート絶縁膜界面までWが拡散することを利用したものである。また、Ru-Ta合金を形成する際、一般にTa層が下層の場合にはゲート絶縁膜界面においてTaシリサイドが形成してしまうが、本発明では界面に拡散したW薄層１６によりその反応が抑制され、Ru-Ta合金層１７の耐熱性が改善される。
【０１０７】
その後パターニングを行い、異方性エッチングによりゲート部を加工する(図８（ｃ）。
【０１０８】
次に、上記積層ゲートをマスクとして砒素とボロンのイオン注入により自己整合的にn型及びp型MISトランジスタのソース／ドレイン領域における浅い不純物拡散層となる部位を形成する。その後、積層ゲートの側壁にゲート側壁１５を酸化シリコン等の絶縁材料で形成し、このゲート側壁１５をマスクとしてイオン注入により同様にソース／ドレイン領域９、１１の深い不純物拡散層となる部位を形成する。その後、Ni(20nm)をスパッタ蒸着し400℃で熱処理を行い、未反応の金属を選択エッチングする。これによりソース／ドレイン領域９、１１上のみに自己整合的にNiSiコンタクト電極１０が形成される。こうして、図７の構造が得られる。
【０１０９】
W、Ru及びTaともにソース・ドレイン活性化熱処理に耐え得る高温安定な材料であることから、第１の実施の形態と同様の効果がある。
【０１１０】
（第２の実施の形態）
第２の実施の形態に係わるＣＭＯＳＦＥＴについて、図９を参照し、第１の実施の形態と異なる箇所について説明する。
【０１１１】
図９は、第２の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図である。
【０１１２】
図９に示すように、ｐ−ＭＯＳＦＥＴのゲート電極について、ゲート絶縁膜５上には、W層（第二層）８が形成され、第二層８上には、Ru結晶粒およびRuの結晶粒界に偏析したWを有する層（第一層）７が形成されている他は、図１と同様である。
【０１１３】
一般に、ゲート電極の仕事関数は、ゲート絶縁膜との界面に位置する材料の仕事関数で決まる。したがって、第２の実施の形態のｐ−ＭＯＳＦＥＴのゲート電極の仕事関数は、W単層での値となる。第１の実施の形態と同様に、仕事関数について、SiO2上およびHfSiON/ SiO2スタック上において、450℃、800℃および1000℃の熱処理工程を行った後の仕事関数を調査した。結果、双方ともにp+poly-Si互換の値（4.8〜5.2eV）の仕事関数であった。具体的には、SiO2上の場合、450℃で5.10eV、800℃で5.10eV、1000℃で4.90eVであった。HfSiON/ SiO2スタック上の場合、450℃で5.00eV、1000℃で5.20eVであった。
【０１１４】
また、Wよりも絶縁膜中への拡散が起こりやすいRu（例えばSiO2中での拡散係数は、Wが10−20cm2/sec以下に対しRuは10−13cm2/sec）が絶縁膜との界面に存在しないことから、拡散した金属元素に起因するゲート絶縁膜５の絶縁性の変化、長期信頼性の劣化に対してより安定になると考えられる。
【０１１５】
ここで、第二層８の高さは、仕事関数をその材料の値とするには数モノレイヤー以上あれば良いが、プロセスばらつきにより平坦な層を形成することが困難なことを考えると1nm以上が望ましい。加えて、第１の実施の形態にて上述した、第一層７は1nm以上の高さが望ましいということを考慮すると、第二層８の高さは、1nm以上ゲート電極高さ−1nm以下であることが望ましい。
【０１１６】
第２の実施の形態によれば、第１の実施形態と同様に、絶縁膜が熱処理により増膜しないため、極薄の絶縁膜を有するCMOSFETを提供できる。これは、Ru結晶粒界にWが偏析したことにより、酸素の拡散経路を封じることができたためであると考えられる。
【０１１７】
なお、第一層７上に、さらにW層が積層した構造でも同じ効果が期待される。この場合、加工性、耐酸化性が高いため、現行の製造プロセスへの適合性が高い点で好ましい。
【０１１８】
以下、第２の実施の形態に係るＣＭＯＳＦＥＴの製造方法の一例について、図１０を参照して説明する。
【０１１９】
まず、半導体基板１上に、素子分離４を選択的に形成する。なお、素子分離４は、STI（Shallow Trench Isolation）法、LOCOS（Local Oxidation of Silicon）法等を用いて形成する。
【０１２０】
次に、イオン注入によりp型半導体層（p型ウェル）２及びn型半導体層（n型ウェル）３を形成する。p型半導体層２、n型半導体層３及び素子分離４表面に、2nmのゲート絶縁膜（シリコン熱酸化膜）５を形成する。その後、スパッタ法によりW層８を堆積し、図１０（ａ）の構造を得る。
【０１２１】
その後、ハードマスク１３でｐ型半導体層２上のみを覆い、Ru層１２をスパッタ法で堆積させることによって、ｎ型半導体層２上にのみRu層１２を残し、図１０（ｂ）の構造を得る。
【０１２２】
さらに、同様にして、ハードマスク１３でn型半導体層３上のみを覆い、Si層１４をスパッタ法で堆積させることによって、p型半導体層２上にのみＳｉ層１４を残し、図１０（ｃ）の構造を得る。
【０１２３】
次に、パターニングを行い、異方性エッチングによりゲート部を加工する。次に、上記積層ゲートをマスクとして砒素とボロンのイオン注入により自己整合的にn型及びp型MISトランジスタのソース／ドレイン領域における浅い不純物拡散層となる部位を形成する。その後、積層ゲートの側壁にゲート側壁１５を酸化シリコン等の絶縁材料で形成し、このゲート側壁１５をマスクとしてイオン注入により同様にソース／ドレイン領域９、１１の深い不純物拡散層となる部位を形成し、図１０（ｄ）の構造を得る。
【０１２４】
次に、800℃の熱処理を行う。この熱処理により、p-MOSFETでは、W層８中のWがRu層１２中の結晶粒界へと拡散し、Ruの結晶粒界にWが存在する第一層７が形成される。一方、n-MOSFETでは、Si層１４のSiがW層８へ拡散し、シリサイド化が起こることでWSix層６が形成される。
【０１２５】
その後、1000℃程度の熱処理によって、不純物を活性化させ、ソース／ドレイン領域９、１１を形成する。この時、n-MOSFET 、p-MOSFETの夫々のゲート電極は、1000℃の耐熱性を有しているため特性劣化を招くような変化は起こらない。
【０１２６】
次に、Ni(20nm)をスパッタ蒸着し400℃で熱処理を行い、未反応の金属を選択エッチングする。これによりソース／ドレイン領域９、１１上のみに自己整合的にNiSiコンタクト電極１０が形成される。こうして、図９の構造が得られる。
【０１２７】
（第３の実施の形態）
第３の実施の形態に係わるＣＭＯＳＦＥＴについて、図１１を参照し、第１の実施の形態と異なる箇所について説明する。以下、第１の実施の形態に対応したゲート積層構造について説明するが、無論、第２の実施の形態に対応したゲート積層構造も可能である。
【０１２８】
図１１に示すように、第３の実施の形態に係わるＣＭＯＳＦＥＴは、絶縁層（SiO2）１９を有するSOI（Silicon On Insulator）基板を備えることが特徴である。第３の実施の形態に係わるＣＭＯＳＦＥＴのチャネル部は全て空乏化しており、いわゆる完全空乏型SOI-CMISトランジスタである。
【０１２９】
p型半導体層２およびn型半導体層３の不純物濃度としては、1e17cm-3以下が望ましい。活性領域となる絶縁体上の単結晶シリコン層は5nm以下が望ましい。
【０１３０】
一般に、45nm技術世代以降の完全空乏型SOIデバイスにおいて、HP（High Performance）用デバイスのゲート電極で必要とされる閾値0.15eVを得るための仕事関数は、単結晶シリコン層膜厚に依存する。ここで、単結晶シリコン層が5nm以下になると、単結晶シリコン層薄膜化による量子効果により反転層電子が高い準位を占有する様になることから、完全空乏型デバイスにおいても、n型及びp型でバルクSi基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。
【０１３１】
したがって、活性Si単結晶層が薄膜化され量子効果が顕在化する5nm以下の領域では、図１１の構成を用いることで、n-MOSFETおよびp-MOSFETともに適正な閾値に制御することが可能となる。特にSOI−Si膜厚について、p-MOSFETに対しては1.5nm以上3nm以下、n-MOSFETについては、0.5nm以上1 nm以下が好ましい。
【０１３２】
一方、45nm技術世代以降の完全空乏型SOIデバイスにおいて、LSTP（Low Standby Power）用デバイスのゲート電極に求められる仕事関数は、上述したものと異なり、n-MOSFETのゲート電極に対しては4.7〜5.1eV、p-MOSFETのゲート電極に対しては4.2〜4.4eVが要求される。
【０１３３】
したがって、n-MOSFETのゲート電極には第一層７および第二層８の積層構造、p-MOSFETのゲート電極にはWSix６を用いる。すなわち、ゲート電極について、図１１のn-MOSFETとp-MOSFETとを逆に用いることで、それぞれ適正な閾値に制御することが可能となる。
【０１３４】
なお、第３の実施の形態では、SOI構造を例に採ったが、SON（Silicon On Nothing）構造を用いることもできる。
【０１３５】
SOI構造の製造方法については、張り合わせ法、SIMOX（Separation by Implanted Oxygen）やEpitaxial Layer Transferなどの方法が挙げられる。
【０１３６】
（第４の実施の形態）
第４の実施の形態に係わるＣＭＯＳＦＥＴについて、図１２を参照し、第１の実施の形態と異なる箇所について説明する。以下、第１の実施の形態に対応したゲート積層構造について説明するが、無論、第２の実施の形態に対応したゲート積層構造も可能である。
【０１３７】
図１２に示すように、第４の実施の形態に係わるＣＭＯＳＦＥＴは、Fin構造を為すことが特徴である。
【０１３８】
半導体基板１上には絶縁層（SiO2）１９が形成され、その上にトランジスタのソース／ドレインを成すFin構造が形成されている。図１２では、このFin構造は、Si層１７もしくはSi層１８とSiN層１９との積層構造からなっているが、SiN層１９は、SiN以外の絶縁膜でもよく、また、なくともよい。
【０１３９】
このFin構造と交差するように、ゲート電極が形成されており、その接触界面にはゲート絶縁膜（SiO2）５が形成されている。
【０１４０】
ゲート電極は、n-MOSFETについては、WSix層６、p-MOSFETについては、ゲート絶縁膜５層に近い側から順に、第一層７、第二層８が積層した構造から成っている。
【０１４１】
便宜上、図示しないが、ソース／ドレイン部に関しては、チャネル領域を挟むように、p型のFinにはn型高濃度不純物領域のソース領域とドレイン領域が形成され、一方、n型のFinにはp型高濃度不純物領域のソース領域とドレイン領域が形成されている。
【０１４２】
この構造は、Fin部の両方の側面部分にチャネル部を有するMOSFETが形成されている、いわゆるダブルゲートMISトランジスタである。Fin部にSiN層１９なしのSi単層を用いた場合には、Finの上部もチャネル領域となり、トライゲートMISトランジスタとなる。
【０１４３】
また、第４の実施の形態のような3次元構造のデバイス素子では、高さ方向へ不純物濃度を均一にすることがきわめて難しい。よって、ソース／ドレイン領域について、高濃度不純物領域に代えてNiシリサイド等に置き換える、いわゆるショットキー・ソース／ドレイン構造をとってもよい。
【０１４４】
この様な構造をとった場合も、第３の実施の形態と同様に、完全空乏型デバイスとなる。このため、チャネル部Finの厚さが5nm以下になると、量子効果によりn型及びp型でバルクSi基板を用いた場合と同様の仕事関数を有する金属ゲート電極が必要となる。また、3次元構造デバイスの場合、不純物poly-Si電極へのイオン注入が極めて困難なため、WSix層６、第一層７および第二層８等のゲート電極のみを用いた閾値制御は特に有効である。
【０１４５】
第4の実施の形態では、Fin構造のダブルゲートMOSFETを例にとったが、平面型ダブルゲートMOSFET、縦型ダブルゲートMOSFET等、その他の3次元構造のデバイス素子を用いることもできる。
【０１４６】
（第５の実施の形態）
第５の実施の形態に係わるＣＭＯＳＦＥＴについて、図１３を参照し、第１の実施の形態と異なる箇所について説明する。以下、第１の実施の形態に対応したゲート積層構造について説明するが、無論、第２の実施の形態に対応したゲート積層構造も可能である。
【０１４７】
図１３に示すように、第５の実施の形態に係わるＣＭＯＳＦＥＴは、偏析ショットキー構造を為すことが特徴である。
【０１４８】
n-MOSFETは、第１の不純物偏析ソース・ドレイン領域（CoSi2）２３を有し、ｐ-MOSFETは、第２の不純物偏析ソース・ドレイン領域（CoSi2）２４を有する。
【０１４９】
ｐ型半導体層２において、第１の不純物偏析ソース・ドレイン領域２３の界面では、非常に急峻な濃度プロファイル（浅い領域に高濃度にドーピングされた状態）を有するAs等のｎ型不純物領域が存在する。この結果、As+イオンによる界面電界の大きな上昇が、鏡像効果による障壁低下とトンネル電流の増加をもたらし、ショットキー接合の障壁を下げている。
【０１５０】
一方、第２の不純物偏析ソース・ドレイン領域２４において、ｎ型半導体層３との界面の極めて薄い領域では、B等のｐ型不純物が多く偏析している。この結果、界面のBが、CoSi2の仕事関数を変調し、ショットキー接合の障壁を下げている。
【０１５１】
第５の実施の形態の製造方法の特徴を説明する。
【０１５２】
シリサイデーションする前に不純物をイオンインプランテーションし、活性化させる。これによってSi中に浅い不純物領域が形成される。次に、作られた不純物領域をすべて消費するようにシリサイデーションを行う。このとき、不純物は雪かきをされるかのようにCoSi2/Si界面に押し出される。このようにして図１３のショットキー接合が形成される。
【０１５３】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１５４】
【図１】第１の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図
【図２】第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極の部分拡大断面模式図
【図３】第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極に熱処理を施した後の断面TEM図
【図４】第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極に1000℃の熱処理を施した後の断面TEM図およびEDX分析による図中各点における組成比を示す図
【図５】（ａ）  第１の実施形態のMOSFETのゲート電極に施す 熱処理温度の違いによるC-V曲線の振舞いを示す図  （ｂ）  第１の実施の形態に係るｐ−ＭＯＳＦＥＴのゲート電極の仕事関数を示す図
【図６】第１の実施の形態に係るＣＭＯＳＦＥＴの製造方法の一例を説明するためのゲート長方向の断面模式図
【図７】第１の実施の形態の変形例に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図
【図８】第１の実施の形態の変形例に係るＣＭＯＳＦＥＴの製造方法の一例を説明するためのゲート長方向の断面模式図
【図９】第２の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図
【図１０】第２の実施の形態に係るＣＭＯＳＦＥＴの製造方法の一例を説明するためのゲート長方向の断面模式図
【図１１】第３の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図
【図１２】第４の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図
【図１３】第５の実施の形態に係るＣＭＯＳＦＥＴの一例のゲート長方向の断面模式図
【符号の説明】
【０１５５】
１  半導体基板
２  ｐ型半導体層
３  ｎ型半導体層
４  素子分離
５  ゲート絶縁膜
６  WSiｘ層
７  Ru結晶粒およびRuの結晶粒界に偏析したWを有する層（第一層）
７ａ  Ru結晶粒
７ｂ  W
８  W層（第二層）
９  第１のソース／ドレイン領域
１０  コンタクト電極
１１  第２のソース／ドレイン領域
１２  Ru層
１３  ハードマスク
１４  Si層
１５  ゲート側壁
１６  W薄層
１７  Ru−Ta合金層
１８  Ta層
１９  絶縁層
２０、２１  Si層
２２  SiN層
２３  第１の不純物偏析ソース・ドレイン領域
２４  第２の不純物偏析ソース・ドレイン領域
【図１】
2007005721.tif 000008
【図２】
2007005721.tif 000009
【図５】
2007005721.tif 000010
【図６】
2007005721.tif 000011
【図７】
2007005721.tif 000012
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図３】
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【図４】
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