(57)【要約】【課題】不良メモリセルの救済効率を向上出来る半導体記憶装置を提供すること。【解決手段】複数のメモリセルアレイ０〜ｊと、ビット線ＢＬと、前記ビット線を選択するカラムゲート２０と、前記読み出されたデータの誤り訂正を行う誤り訂正回路１６とを具備し、前記メモリセルアレイは、半導体基板４０内に周期的に繰り返して形成された第１素子分離領域ＳＴＩと、隣接する前記素子分離領域ＳＴＩ間の素子領域ＡＡ上に形成された前記メモリセルＭＣとを含み、前記ワード線方向に沿って複数配置された第１領域ＡＡＧと、前記第１領域ＡＡＧに隣接して設けられ、幅が前記第１素子分離領域ＳＴＩよりも大きい第２素子分離領域ＳＴＩを含む第２領域ＳＡ１とを備え、前記第１領域ＡＡＧ内において、前記第２領域ＳＡ１に隣接するビット線のアドレスが、前記メモリセルアレイ間で異なる。【選択図】図２３
2007102977.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配置された複数のメモリセルアレイと、
前記メモリセルアレイ内において、同一行の前記メモリセルのゲートを共通接続するワード線と、
前記メモリセルアレイ内において、同一列の前記メモリセルのドレインを共通接続するビット線と、
前記メモリセルアレイ毎に設けられ、各メモリセルアレイにおける前記ビット線を選択するカラムゲートと、
前記メモリセルアレイ毎に設けられ、前記カラムゲートによって選択された前記ビット線に前記メモリセルから読み出されたデータを増幅するセンスアンプと、
前記読み出されたデータの誤り訂正を行う誤り訂正回路と
を具備し、前記メモリセルアレイは、前記ビット線に沿ったストライプ形状を有し且つ半導体基板内に周期的に繰り返して形成された第１素子分離領域と、隣接する前記素子分離領域間の素子領域上に形成された前記メモリセルとを含み、前記ワード線方向に沿って複数配置された第１領域と、
前記ワード線に沿った方向で前記第１領域に隣接して設けられ、前記ワード線方向に沿った幅が前記第１素子分離領域よりも大きい第２素子分離領域を含む第２領域とを備え、
前記第１領域内において、前記第２領域に隣接するビット線のアドレスが、前記メモリセルアレイ間で異なる
ことを特徴とする半導体記憶装置。
【請求項２】
メモリセルがマトリクス状に配置された複数のメモリセルアレイと、
前記メモリセルアレイ内において、同一行の前記メモリセルのゲートを共通接続するワード線と、
前記メモリセルアレイ内において、同一列の前記メモリセルのドレインを共通接続するビット線と、
前記メモリセルアレイ毎に設けられ、各メモリセルアレイにおける前記ビット線を選択するカラムゲートと、
前記メモリセルアレイ毎に設けられ、前記カラムゲートによって選択された前記ビット線に前記メモリセルから読み出されたデータを増幅するセンスアンプと、
前記読み出されたデータの誤り訂正を行う誤り訂正回路と
を具備し、前記メモリセルアレイは、前記ビット線に沿ったストライプ形状を有し且つ半導体基板内に周期的に繰り返して形成された第１素子分離領域と、隣接する前記素子分離領域間の素子領域上に形成された前記メモリセルとを含み、前記ワード線方向に沿って複数配置された第１領域と、
前記ワード線に沿った方向で前記第１領域に隣接して設けられ、前記ワード線方向に沿った幅が前記第１素子分離領域よりも大きい第２素子分離領域を含む第２領域とを備え、
前記カラムゲートは、前記ビット線毎に設けられ且つ電流経路の一端が対応する前記ビット線に接続されたＭＯＳトランジスタを含み、
前記ＭＯＳトランジスタは前記カラムゲート内において行列状に配置され、同一行の前記ＭＯＳトランジスタのゲートは共通接続され、前記第２領域に隣接するビット線に接続される前記ＭＯＳトランジスタは前記メモリセルアレイ間で互いに異なる行に配置される
ことを特徴とする半導体記憶装置。
【請求項３】
前記ワード線に沿った方向で前記メモリセルアレイに隣接するように設けられ、前記ワード線を選択するロウデコーダを更に備え、
前記第２領域は、前記第１領域の配列の端部に隣接し、且つ前記ロウデコーダに隣接する
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記第２領域上に設けられ、前記半導体基板に接続されたコンタクトプラグを更に備える
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記メモリセルのソースを共通接続するソース線と、
前記第２領域上に設けられた、前記ワード線のシャント領域とを更に備える
ことを特徴とする請求項１または２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体メモリに関する。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献参照、以下２Ｔｒフラッシュメモリと呼ぶ）。２Ｔｒフラッシュメモリのメモリセルは、２つのＭＯＳトランジスタを備えている。一方のＭＯＳトランジスタは不揮発性記憶部として機能する。そして、コントロールゲートとフローティングゲートとを備え、ビット線に接続されている。他方のＭＯＳトランジスタはソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
またフラッシュメモリでは、ワード線やソース線に高速に電位を与えるために、シャント配線が多用されている。シャント配線は、メモリセルアレイ内に設けられた専用の領域（シャント領域）において、ワード線やソース線と接続される。従ってシャント領域では、メモリセルアレイ内におけるメモリセルの配列の規則性が崩れる。またメモリセルアレイ端部においても規則性が崩される。そのため、メモリセルアレイ端部やシャント領域に隣接するワード線、ビット線には不良が非常に起こりやすく、ＥＣＣ（Error Checking and Correcting）回路を用いたとしてもメモリセルの救済が困難であるという問題があった。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、上記事情に鑑みてなされたもので、その目的は、不良メモリセルの救済効率を向上出来る半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、メモリセルがマトリクス状に配置された複数のメモリセルアレイと、前記メモリセルアレイ内において、同一行の前記メモリセルのゲートを共通接続するワード線と、前記メモリセルアレイ内において、同一列の前記メモリセルのドレインを共通接続するビット線と、前記メモリセルアレイ毎に設けられ、各メモリセルアレイにおける前記ビット線を選択するカラムゲートと、前記メモリセルアレイ毎に設けられ、前記カラムゲートによって選択された前記ビット線に前記メモリセルから読み出されたデータを増幅するセンスアンプと、前記読み出されたデータの誤り訂正を行う誤り訂正回路とを具備し、前記メモリセルアレイは、前記ビット線に沿ったストライプ形状を有し且つ半導体基板内に周期的に繰り返して形成された第１素子分離領域と、隣接する前記素子分離領域間の素子領域上に形成された前記メモリセルとを含み、前記ワード線方向に沿って複数配置された第１領域と、前記ワード線に沿った方向で前記第１領域に隣接して設けられ、前記ワード線方向に沿った幅が前記第１素子分離領域よりも大きい第２素子分離領域を含む第２領域とを備え、前記第１領域内において、前記第２領域に隣接するビット線のアドレスが、前記メモリセルアレイ間で異なる。
【発明の効果】
【０００７】
この発明によれば、不良メモリセルの救済効率を向上できる半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
この発明の第１の実施形態に係る半導体記憶装置について、図１を用いて説明する。図１は、本実施形態に係る２Ｔｒフラッシュメモリのブロック図である。
【００１０】
図示するようにフラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１、ソース線ドライバ１２、カラム選択部１３、データ増幅部１４、データ保持部１５、ＥＣＣ回路１６、入出力バッファ１７、制御回路１８、及び電圧生成回路１９を備えている。
【００１１】
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルを備えている。ロウデコーダ１１は、メモリセルアレイ１０のロウを選択する。ソース線ドライバ１２は、メモリセルアレイ１０のソース線に電圧を与える。カラム選択部１３は、メモリセルアレイ１０のカラムを選択する。データ増幅部１４は、メモリセルから読み出したデータを増幅する。データ保持部１５は、データを一時的にラッチする。ＥＣＣ回路１６は、データにエラーがあるか否かを検出し、エラーがあった場合、当該データを訂正する。入出力バッファ１７は、外部信号の取り込みや読み出しデータの外部への出力を行う。制御回路１８は、外部から与えられる命令に従って、各回路ブロックの動作を制御する。電圧生成回路１９は、上記回路ブロックが動作するのに必要な電圧を生成する。
【００１２】
図２は、メモリセルアレイ１０、カラム選択部１１、データ増幅部１４、及びデータ保持部１５のブロック図である。図示するように、メモリセルアレイ１０は複数のセルアレイ０〜ｊ（ｊ：１以上の自然数）及びＥＣＣセルアレイ０〜ｋ（ｋ：１以上の自然数）を備えている。セルアレイ０〜ｊ及びＥＣＣセルアレイ０〜ｋは複数のメモリセルを備えている。カラム選択部１１は、セルアレイ０〜ｋ及びＥＣＣセルアレイ０〜ｋの各々に対応して設けられたカラムゲート２０を備えている。カラムゲート２０は、対応するセルアレイ０〜ｊまたはＥＣＣセルアレイ０〜ｋの各々において、いずれか１つのカラムを選択する。データ増幅部１４は、各カラムゲート２０について設けられたセンスアンプ２１を備えている。センスアンプ２１は、カラムゲート２０によって選択されたカラムにメモリセルから読み出されたデータを、アナログ値からディジタル値に変換する。データ保持部１５は、センスアンプ２１毎に設けられたラッチ回路２２を備えている。ラッチ回路３２は、対応するセンスアンプ２１から読み出されたデータ、または対応するカラムに書き込むべきデータをラッチする。
【００１３】
図３はセルアレイ０〜ｊの回路図である。図３ではセルアレイ０、１のみ示す。図示するようにセルアレイ０〜ｊの各々は、マトリクス状に配置された複数個（例えば２５６×２５６個、但しこの数に限らない）のメモリセルＭＣを有している。メモリセルＭＣは２Ｔｒフラッシュセルである。すなわちメモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１４】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ２５５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧ２５５のいずれかに共通接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬ２５５のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ＭＯＳトランジスタ２３の電流経路を介して接地電位に接続されている。ＭＯＳトランジスタ２３のゲートはソース線ドライバ１２によって制御される。
【００１５】
なおＥＣＣセルアレイ０〜ｋも、上記セルアレイ０〜ｊと同様の構成を有している。そしてワード線及びセレクトゲート線は、複数のセルアレイ０〜ｊ間及びＥＣＣセルアレイ０〜ｋ間で共通に接続され、ロウデコーダ１１によって選択される。
【００１６】
図４はセルアレイ０及びセルアレイ０に対応したカラムゲート２０の回路図である。セルアレイ１〜ｊ及びＥＣＣセルアレイ０〜ｋに関しても同様である。
【００１７】
図示するように、セルアレイ０は２５６本のビット線ＢＬ０〜ＢＬ２５５を備えている。そしてセルアレイには、例えばビット線６４本毎にシャント領域ＳＡ１が設けられている。シャント領域ＳＡ１は、セレクトゲート線と、セレクトゲート線のシャント配線とを接続するために使用される領域であり、この点のついては後に詳細に説明する。
【００１８】
カラムゲート２０は、複数の第１カラムゲート２４、及び第２カラムゲート２５を備えている。第１カラムゲート２４の各々は、複数（ｎ本：ｎは２以上の自然数）のビット線のひとまとまり毎に１個設けられ、個々のビット線毎に設けられたＭＯＳトランジスタ２６を備えている。各々の第１カラムゲート２４において、ＭＯＳトランジスタ２６の電流経路の一端は対応するビット線に接続され、他端は他のＭＯＳトランジスタ２６と共通接続されている（この共通接続ノードを以下ノードＮ１０と呼ぶ）。またＭＯＳトランジスタ２６のゲートは、ｎ本の第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ（ｎ−１）のいずれかに接続されている。なお、個々の第１カラムゲート２４において、ｎ個のＭＯＳトランジスタ２６のゲートは互いに異なる第１カラム選択線に接続される。従って、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ（ｎ−１）の各々は、各第１カラムゲート２４内につき１個のＭＯＳトランジスタ２６のゲートを共通接続する。
【００１９】
第２カラムゲート２５は、第１カラムゲート２４毎に設けられたＭＯＳトランジスタ２７を備えている。ＭＯＳトランジスタ２７の電流経路の一端はいずれかのノードＮ１０に接続され、他端は他のＭＯＳトランジスタ２７と共通接続されている（この共通接続ノードを以下ノードＮ１１と呼ぶ）。各ＭＯＳトランジスタ２７のゲートは、互いに異なる第２カラム選択線ＣＳＬＢ０〜ＣＳＬＢ（ｍ−１）に接続される。但しｍは２以上の自然数であり、第１カラムゲート２４の数に等しい。
【００２０】
第１、第２カラム選択線ＣＳＬＡ、ＣＳＬＢは、カラムアドレスに応じて制御回路１８によって選択される。そしてノードＮ１１はセンスアンプ２１に接続される。従って、データの読み出し時において、複数のセルアレイから同時にデータを読み出すことが出来るが、各セルアレイにつき１度にセンスアンプ２１に読み出せるデータは１本のビット線についてのみである。
【００２１】
図５はＥＣＣ回路１６及び入出力バッファ１７の回路図である。図示するように入出力バッファ１７は出力バッファ３７及び入力バッファ３８を備えている。出力バッファ３７はＥＣＣ回路１７より出力された読み出しデータを保持し、入力バッファ３８は外部から入力される書き込みデータを保持する。
【００２２】
ＥＣＣ回路１６は、切替回路３０、３１、誤り訂正回路３２、誤り検出回路３３、出力切替回路３４、ＥＣＣ発生回路３５、及び入力切替回路３６を備えている。なお以下ではセルアレイ０〜ｊから読み出されるデータ及び書き込むデータをＩ／Ｏデータと呼び、ＥＣＣセルアレイ０〜ｋから読み出されるデータ及び書き込むデータをＥＣＣデータと呼ぶことにする。
【００２３】
切替回路３０は、Ｉ／Ｏデータの誤り訂正回路３２への出力とラッチ回路２２への出力とを切り替える。切替回路３１は、ＥＣＣデータの誤り検出回路３３への出力とラッチ回路２２への出力とを切り替える。誤り検出回路３３は、ＥＣＣデータに基づいてデータに誤りがあるか否かを検出する。誤り訂正回路３２は、誤り検出回路３３における検出結果に基づいてＩ／Ｏデータの誤りを訂正する。出力切替回路３４は、Ｉ／Ｏデータ、ＥＣＣデータ、または誤り訂正回路３２の出力のいずれかを出力バッファ３７へ出力する。ＥＣＣ発生回路３５は、入力バッファ３８から出力されるＩ／Ｏデータに基づいてＥＣＣデータを生成する。入力切替回路３６は、Ｉ／ＯデータまたはＥＣＣ発生回路３５の出力を切替回路３１へ出力する。
【００２４】
上記構成のＥＣＣ回路１６の動作について簡単に説明する。前述の通り、メモリセルアレイ１０からの読み出しデータは、最大で（ｊ＋１）ビットのＩ／Ｏデータ列と、（ｋ＋１）ビットのＥＣＣデータ列として読み出される。Ｉ／Ｏデータ列の各ビットは、それぞれセルアレイ０〜ｊから読み出され（各ビットをＩ／Ｏ０〜Ｉ／Ｏｊと呼ぶ）、ＥＣＣデータ列の各ビットは、それぞれＥＣＣセルアレイ０〜ｋから読み出される（各ビットをＥＣＣ０〜ＥＣＣｋ）と呼ぶ。ＥＣＣ回路１６は、（ｋ＋１）ビットのＥＣＣデータ列に基づいて、（ｊ＋１）ビットのＩ／Ｏデータ列のうちのｈビット（ｈは１以上の自然数）を訂正する。
【００２５】
セルアレイ０〜ｊから読み出された個々のＩ／Ｏデータは、それぞれセンスアンプ２１で増幅されラッチ回路２２でラッチされた後、Ｉ／Ｏデータバスを介して（ｊ＋１）ビットのＩ／Ｏデータ列としてＥＣＣ回路１６に入力される。またＥＣＣセルアレイ０〜ｋから読み出された個々のＥＣＣデータは、それぞれセンスアンプ２１で増幅されラッチ回路２２でラッチされた後、ＥＣＣデータバスを介して（ｋ＋１）ビットのＥＣＣデータ列としてＥＣＣ回路１６に入力される。
【００２６】
メモリセルアレイ１０からデータを読み出す場合、ＥＣＣ回路１６では、切替回路３０がＩ／Ｏデータバスに読み出されたＩ／Ｏデータを誤り訂正回路３２へ送る。また切替回路３１は、ＥＣＣデータバスに読み出されたＥＣＣデータを誤り検出回路３３へ送る。誤り検出回路３３は、切替回路３１から送られたＥＣＣデータに基づき、誤りの有無を判定する。そして誤りが無いと判定された場合には、誤り検出回路３３は誤り訂正を行わない場合のデータ列を誤り訂正回路３２へ出力する。誤りがあると判定され、且つその誤りが訂正可能な場合には、誤り検出回路３３はデータ訂正の為のデータ列（シンドロームデータ）を誤り訂正回路３２へ出力する。訂正不可能な場合には、誤り検出回路３３は、訂正されずに誤りが存在する旨の情報を、制御回路１８へ出力する。誤りが無い場合、及び誤りを訂正しない場合には、誤り訂正回路３２はＩ／Ｏデータをそのまま出力切替回路３４に出力する。誤りを訂正する場合には、誤り訂正回路３２は誤り検出回路３３から与えられたシンドロームデータを用いて誤りを訂正し、訂正したＩ／Ｏデータを出力切替回路３４へ出力する。そして出力切替回路３４は、誤り訂正回路３２から送られたデータを出力バッファ３７へ出力する。なお図５において、誤り訂正回路３２及び誤り検出回路３３をバイパスするパスは、ＥＣＣ回路１６が適正に動作しているかを確認するためのテスト用のパスである。
【００２７】
メモリセルアレイ１０にデータを書き込む場合、（ｊ＋１）ビットのＩ／Ｏデータ（書き込みデータ）が入力バッファ３８からＥＣＣ回路１６に入力される。すると、ＥＣＣ発生回路３５はＩ／Ｏデータを用いて（ｋ＋１）ビットのＥＣＣデータを生成する。そして、入力切替回路３６がＥＣＣデータを切替回路３１に出力し、切替回路３１はＥＣＣデータバスを介してＥＣＣデータを、ＥＣＣセルアレイ０〜ｋに対応したラッチ回路２２へ出力する。また切替回路３０は、入力バッファから与えられたＩ／Ｏデータを、Ｉ／Ｏバスを介して、セルアレイ０〜ｊに対応したラッチ回路２２へ出力する。なお、入力切替回路３６は、ＥＣＣ回路動作をテストするため、外部から直接入力されたＥＣＣデータを選択出来る。  
なお以下では訂正可能ビットが１ビット（ｈ＝１）の場合を例に挙げて説明することにする。
【００２８】
次に、２Ｔｒフラッシュメモリ１の備えるセルアレイ０〜ｊの平面構造について、図６乃至図９を用いて説明する。図６はメモリセルアレイ１０の一部領域の平面図であり、特にビット線ＢＬ６４〜ＢＬ１２８を含む領域について示している。また図７乃至図９は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第３層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図６に対応している。
【００２９】
図６乃至図９に示すように、半導体基板（ｐ型ウェル領域）４０中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ２５５及びセレクトゲート線ＳＧ０〜ＳＧ２５５が形成されている。そして、ワード線ＷＬ０〜ＷＬ２５５と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成されている。他方、セレクトゲート線ＳＧ０〜ＳＧ２５５と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。
【００３０】
メモリセルトランジスタＭＴは、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）を有している。選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタＭＴと異なり、選択トランジスタＳＴのフローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。なお、隣接するメモリセル同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。
【００３１】
以降、セルアレイ内において、６４本のビット線ＢＬのひとかたまりが形成された領域を素子領域群ＡＡＧと呼ぶことにする。すなわち、２５５本のビット線を有するセルアレイ０〜ｊの各々は、（２５６／６４）＝４個の素子領域群ＡＡＧを備えており、各素子領域群ＡＡＧ内にはビット線ＢＬ０〜ＢＬ６３、ビット線ＢＬ６４〜ＢＬ１２７、ビット線ＢＬ１２８〜ＢＬ１９１、ビット線ＢＬ１９２〜ＢＬ２５５が含まれる。すなわち、１つの素子領域群ＡＡＧ内には６４本の素子領域ＡＡが存在し、これらは等間隔に配置されている。また、隣接する素子領域群ＡＡＧ間にはシャント領域ＳＡ１が形成されている。本実施形態では、シャント領域ＳＡ１内には素子領域ＡＡは形成されない。なお、シャント領域ＳＡ１上にもワード線及びセレクトゲート線は形成されている。しかし、シャント領域ＳＡ１内に存在するワード線及びセレクトゲート線は、実質的にメモリセルを構成するものではない。また、シャント領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧ２５５は、その一部が幅広に形成されている。このセレクトゲート線について幅広に形成された領域をシャント部ＳＡ２と呼ぶことにする。シャント部ＳＡ２は、セレクトゲート線ＳＧ０〜ＳＧ２５５に関して、第２方向に沿って交互に設けられている。すなわち、あるシャント領域ＳＡ１においては、セレクトゲート線ＳＧ０、ＳＧ２、ＳＧ４、…ＳＧ２５４のシャント部ＳＡ２が形成され、当該シャント領域ＳＡ１に隣接する別のシャント領域ＳＡ１においては、セレクトゲート線ＳＧ１、ＳＧ３、ＳＧ５、…ＳＧ２５５のシャント部ＳＡ２が形成されている。そして、シャント部ＳＡ２が形成されないセレクトゲート線は、当該シャント領域ＳＡ１において、その一部が除去されている。またシャント部ＳＡ２は、隣接するセレクトゲート線側に凸となるように形成されている。
【００３２】
次に、図６及び図７を用いて、ワード線ＷＬ０〜ＷＬ２５５、及びセレクトゲート線ＳＧ０〜ＳＧ２５５の上に存在する１層目の金属配線層のパターンについて説明する。なお図７においては斜線を付した領域が、１層目の金属配線層である。
【００３３】
図示するように、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層４１が形成されている。金属配線層４１はソース線ＳＬとして機能するものである。金属配線層４１の長手方向（第２方向）は、シャント領域ＳＡ１で分離されている。すなわち、素子領域群ＡＡＧ毎に独立した形状を有している。そして金属配線層４１は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。また、メモリセルトランジスタＭＴのドレイン領域上には、島状のパターンの金属配線層４２が形成されている。各金属配線層４２は互いに分離されており、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層４２群と、第２方向に沿ったストライプ形状の金属配線層４１とが、第１方向に沿って交互に配置された格好となっている。更に、シャント部ＳＡ２上には、島状のパターンの金属配線層４３が形成されている。そして、対応するセレクトゲート線ＳＧのシャント部ＳＡ２と、コンタクトプラグＣＰ３により接続されている。金属配線層４３は、第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から、隣接するセレクトゲート線ＳＧの除去された領域の上部にかけて延設されている。
【００３４】
次に、図６及び図８を用いて、１層目の金属配線層４１〜４３の上に存在する２層目の金属配線層のパターンについて説明する。なお図８においては斜線を付した領域が、２層目の金属配線層である。
【００３５】
図示するように、素子領域群ＡＡＧ内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層４４が形成されている。金属配線層４４はビット線ＬＢＬ０〜ＬＢＬ３として機能するものであり、コンタクトプラグＣＰ４によって、第１層目の金属配線層４２と接続されている。従って、素子領域群ＡＡＧの各々は、各６４本の金属配線層４４を備えている。また金属配線層４４に隣接して、複数の金属配線層４５が設けられている。金属配線層４５はダミービット線ＤＢＬとして形成されたものであり、素子領域群ＡＡＧ内においてシャント領域ＳＡ１に隣接する領域に２本ずつ設けられている。金属配線層４５は第１方向に沿ったストライプ形状を有しており、金属配線層４４と同一の平面パターンを有する。なおダミービット線ＤＢＬの本数は２本に限らず、何本でも構わない。また、シャント領域ＳＡ１においては、島状のパターンの金属配線層４６が形成されている。金属配線層４６は、第１層目の金属配線層４３に対応して形成されている。そして、その形状は、金属配線層４３よりも、隣接するワード線側に延設され、一部領域はワード線上に存在している。また、金属配線層４７はコンタクトプラグＣＰ５によって金属配線層４３と接続されている。なお図６及び図８では、コンタクトプラグＣＰ５はシャント部ＳＡ２の直上に位置しているが、金属配線層４３と４６とを接続できる位置で有れば限定されるものではない。
【００３６】
次に、図６及び図９を用いて、２層目の金属配線層４４〜４６の上に存在する３層目の金属配線層のパターンについて説明する。なお図９においては斜線を付した領域が３層目の金属配線層である。
【００３７】
図示するように、第２方向に沿ったストライプ形状の金属配線層４７が形成されている。金属配線層４７は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層４６と、コンタクトプラグＣＰ６によって接続されている。すなわち、各金属配線層４６は、セレクトゲート線ＳＧ０〜ＳＧ２５５のシャント配線として機能する。また金属配線層４７は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層４７は、第１方向に沿った互いの間隔が等間隔となるよう配置されている。
【００３８】
上記構成において、ワード線ＷＬ０〜ＷＬ２５５、セレクトゲート線ＳＧ０〜ＳＧ２５５及びシャント配線４７は、セルアレイ０〜ｊ及びＥＣＣセルアレイ０〜ｋ間で共通に接続されている。
【００３９】
上記のように、メモリセルアレイ１０の素子領域群ＡＡＧ内においては、ビット線方向に沿ったストライプ形状の素子領域ＡＡが半導体基板内に周期的に繰り返して形成されている。この素子領域上にメモリセルが形成されている。そして、隣接する素子領域群ＡＡＧ間にシャント領域ＳＡ１が設けられている。シャント領域ＳＡ１には素子分離領域が形成されており、その幅は、素子領域群ＡＡＧにおいて隣接する素子領域ＡＡ間の幅よりも大きい。
【００４０】
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、素子領域群ＡＡＧの断面構造について、図１０乃至図１４を用いて説明する。図１０乃至図１３はそれぞれ、図６におけるＸ１−Ｘ１’線方向、Ｘ２−Ｘ２’線方向、Ｘ３−Ｘ３’線方向、及びＸ４−Ｘ４’線方向に沿った断面図であり、図１４は図６におけるＹ１−Ｙ１’線に沿った断面図である。
【００４１】
図示するように、ｐ型半導体基板４０の表面領域内にｎ型ウェル領域５０が形成され、ｎ型ウェル領域５０の表面領域内にｐ型ウェル領域５１が形成されている。ｐ型ウェル領域５１中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域５１の素子領域ＡＡ上にはゲート絶縁膜５２が形成され、ゲート絶縁膜５２上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜５２上に形成された多結晶シリコン層５３、多結晶シリコン層５３上に形成されたゲート間絶縁膜５４、及びゲート間絶縁膜５４上に形成された多結晶シリコン層５５を有している。ゲート間絶縁膜５４は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００４２】
メモリセルトランジスタＭＴにおいては、図１０に示すように、多結晶シリコン層５３は第２方向で隣接するもの同士で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層５５は第２方向で隣接するもの同士で共通接続されており、コントロールゲート（ワード線ＷＬ）として機能する。
【００４３】
選択トランジスタＳＴにおいては、図１１、図１２に示すように、多結晶シリコン層５３、５５は第２方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層５３、５５が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは多結晶シリコン層５３のみである（詳細は後述する）。
【００４４】
そして、第１方向で隣接するゲート電極間に位置するｐ型ウェル領域５１表面内には、ｎ＋型不純物拡散層５６が形成されている（図１３、図１４参照）。不純物拡散層５６は、隣接するトランジスタ同士で共用されており、ソースまたはドレインとして機能する。
【００４５】
メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層５６を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）５６を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）５６を中心にして、対称に配置されている。
【００４６】
そしてｐ型ウェル領域５１上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜５７が形成されている。層間絶縁膜５７中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）５６に達するコンタクトプラグＣＰ１が形成されている（図１３、図１４参照）。そして層間絶縁膜５７上には、コンタクトプラグＣＰ１に接続される金属配線層４１が形成されている。金属配線層４１はソース線ＳＬとして機能する。また層間絶縁膜５７中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）５６に達するコンタクトプラグＣＰ２が形成されている（図１４参照）。また層間絶縁膜５７上には、コンタクトプラグＣＰ２に接続される金属配線層４２が形成されている。
【００４７】
層間絶縁膜５７上には、金属配線層４１、４２を被覆するようにして、層間絶縁膜５８が形成されている。そして層間絶縁膜５８中には、金属配線層４２に達するコンタクトプラグＣＰ４が形成されている（図１４参照）。そして、層間絶縁膜５８上には、複数のコンタクトプラグＣＰ５に共通に接続された金属配線層４４が形成されている。金属配線層４４はビット線ＢＬとして機能する。更に層間絶縁膜５８上には、ダミービット線ＤＢＬとなる金属配線層４５が形成されている。なお本実施形態では、ダミービット線ＤＢＬが形成されている領域に素子領域ＡＡは設けられていないが、勿論、素子領域ＡＡを形成しても良い。
【００４８】
層間絶縁膜５８上には、金属配線層４４、４５を被覆するようにして層間絶縁膜５９が形成されている。そして、層間絶縁膜５９上には金属配線層４７が形成されている。金属配線層４７は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして層間絶縁膜５９上には、金属配線層４７を被覆するようにして層間絶縁膜６０が形成されている。
【００４９】
次にシャント領域ＳＡ１の断面構造について、図１０乃至図１３及び図１５を用いて説明する。図１５は図６におけるＹ２−Ｙ２’線に沿った断面図である。
【００５０】
図示するように、ｐ型ウェル領域５１中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、メモリセルトランジスタＭＴのフローティングゲート５３及びコントロールゲート５５が形成されている。また、当該シャント領域ＳＡ１においてシャント部ＳＡ２を有しないセレクトゲート線は、多結晶シリコン層５３、５５が除去されている（図１１、図１５参照）。すなわち、シャント領域ＳＡ１を挟んでセレクトゲート線が分割されている。シャント部ＳＡ２を有するセレクトゲート線は、当該シャント領域ＳＡ１内においても、多結晶シリコン層５３、５５を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている（図１５参照）。
【００５１】
図１３及び図１５に示すように、シャント部ＳＡ２においては、多結晶シリコン層５５及びゲート間絶縁膜５４が除去されて、多結晶シリコン層５３が露出されている。そして、当該領域における多結晶シリコン層５３上に接するようにして、コンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３と多結晶シリコン層５４との間は、絶縁膜６１によって電気的に分離されている。コンタクトプラグＣＰ３は、層間絶縁膜５７表面から、多結晶シリコン層５３に達するようにして形成される。
【００５２】
層間絶縁膜５７上には金属配線層４３が形成されている。金属配線層４３は、コンタクトプラグＣＰ３によって、対応するセレクトゲート線（多結晶シリコン層５３）に接続されている。層間絶縁膜５７上には、金属配線層４３を被覆するようにして層間絶縁膜５８が形成されている。層間絶縁膜５８中には、金属配線層４３に達するコンタクトプラグＣＰ５が形成され、層間絶縁膜５８上にはコンタクトプラグＣＰ５と接続される金属配線層４６が形成されている。金属配線層４６は、対応する選択トランジスタＳＴのゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている（図１５参照）。層間絶縁膜５８上には層間絶縁膜５９が形成され、層間絶縁膜５９中には金属配線層４６に達するコンタクトプラグＣＰ６が形成されている。図１５に示すように、コンタクトプラグＣＰ６はメモリセルの中央部に位置している。換言すれば、メモリセルトランジスタＭＴの積層ゲートの中央部と、選択トランジスタＳＴのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜５９上には、コンタクトプラグＣＰ６と接続された金属配線層４７が形成されている。図１５に示されるように、複数の金属配線層４７は、層間絶縁膜５９上に等間隔に配置されている。そして、層間絶縁膜５９上に、金属配線層４７を被覆するようにして層間絶縁膜６０が形成されている。
【００５３】
図１６は、シャント部ＳＡ２の斜視図である。図示するように、ワード線及びセレクトゲート線を形成する積層ゲート構造が、一部幅広に形成されている。そして、シャント部ＳＡ２では、幅広に形成された領域の一部における多結晶シリコン層５５及びゲート間絶縁膜５４が除去されて、多結晶シリコン層５３が露出されている。この露出された多結晶シリコン層５３に接触するようにして、コンタクトプラグＣＰ３が形成されている。更に、コンタクトプラグＣＰ３は、多結晶シリコン層５５と電気的に分離されている。すなわち、多結晶シリコン層５５は、シャント配線４７とは電気的に分離されている。
【００５４】
図１７は、セルアレイ０のメモリセルアレイ端部を含む領域の平面図である。図示するように、メモリセルアレイ１０端部では、シャント領域ＳＡ１と同様にダミービット線ＤＢＬが設けられている。ダミービット線ＤＢＬの本数は例えば５本であるが、これは一例に過ぎない。従って、メモリセルアレイ１０端部に位置するビット線ＢＬ０（またはＢＬ２５５）は、複数のダミービット線ＤＢＬを介在して、ロウデコーダ１１またはソース線ドライバ１２と隣接している。
【００５５】
図１８は、セルアレイ０〜ｊにおける、シャント領域ＳＡ１とダミービット線ＤＢＬ（ダミーパターン）の配置について示している。前述の通り、シャント領域ＳＡ１はビット線６４本毎に配置されているので、セルアレイ１個あたりシャント領域は３箇所設けられている。そしてシャント領域の両側にはダミービット線ＤＢＬが設けられている。またメモリセルアレイ１０端部に位置する領域においてもダミービット線ＤＢＬが設けられている。従って、メモリセルアレイ１０は、ダミーパターンに挟まれたシャント領域ＳＡ１とが、ビット線６４本おきに周期的に繰り返されたパターンを有している。そしてメモリセルとシャント領域ＳＡ１とが繰り返されたひとかたまりが、メモリセルアレイ１０端部のダミーパターンによって挟まれている。なお図６乃至図１８は、ＥＣＣセルアレイ０〜ｊについても同様である。
【００５６】
次に、上記構成の２Ｔｒフラッシュメモリにおける、ビット線ＢＬ０〜ＢＬ２５５に対するカラムアドレスの割り当て方について説明する。なお以下では、説明の簡単化のためにｊ＝３（セルアレイ数が４）であり、且つビット線４本毎に第１カラムゲート２４が設けられている場合を例に挙げて説明する。図１９乃至図２２は、それぞれセルアレイ０〜セルアレイ３と第１カラムゲート２４について示している。なお２５５本のビット線に割り当てられる２５５個のカラムアドレスをＣ０〜Ｃ２５５と呼び、そのうちの下位２ビットをＣＡ０〜ＣＡ３と呼ぶことにする。
【００５７】
まず図１９を用いてセルアレイ０について説明する。図示するように、セルアレイ０においてはビット線ＢＬ０〜ＢＬ２５５に対して順番にカラムアドレスＣ０〜Ｃ２５５が割り当てられている。すなわち、４本のビット線毎に、カラムアドレスの下位２ビットＣＡ０〜ＣＡ４が繰り返されている。従って、メモリセルアレイ端部に隣接するビット線ＢＬ０、及びシャント領域ＳＡ１に隣接するビット線ＢＬ６３、ＢＬ６４、ＢＬ１２７、ＢＬ１２８、ＢＬ１９１、ＢＬ１９２、ＢＬ２５５のカラムアドレスはそれぞれＣ０、Ｃ６３、Ｃ６４、Ｃ１２７、Ｃ１２８、Ｃ１９１、Ｃ１９２、Ｃ２５５であり、これらのカラムアドレスの下位ビットはＣＡ０またはＣＡ３のいずれかである。
【００５８】
次に図２０を用いてセルアレイ１について説明する。セルアレイ１では、シャント領域ＳＡ１に隣接するビット線のカラムアドレスが、セルアレイ０においてシャント領域ＳＡ１及びメモリセルアレイ端に隣接するビット線のカラムアドレスと異なるように割り当てられている。より具体的には、シャント領域に隣接するビット線ＢＬ０、ＢＬ６３、ＢＬ６４、ＢＬ１２７、ＢＬ１２８、ＢＬ１９１、ＢＬ１９２、ＢＬ２５５のカラムアドレスはそれぞれＣ３、Ｃ６２、Ｃ６７、Ｃ１２６、Ｃ１３１、Ｃ１９０、ＣＡ１９５、ＣＡ２５４であり、これらのカラムアドレスの下位ビットはＣＡ２またはＣＡ４のいずれかである。そのため、これらのビット線と同一の第１カラムゲート２４に接続されるビット線のカラムアドレスもセルアレイ０と異なっている。例えばビット線ＢＬ０〜ＢＬ３のカラムアドレスはそれぞれＣ３（ＣＡ３）、Ｃ０（ＣＡ０）、Ｃ１（ＣＡ１）、Ｃ２（ＣＡ２）である。すなわち、シャント領域に隣接する４本のビット線に割り当てられたカラムアドレスの下位２ビットは、ビット線順にＣＡ３、ＣＡ０、ＣＡ１、ＣＡ２となっている。その他のビット線についてはセルアレイ０と同じである。
【００５９】
次に図２１を用いてセルアレイ２について説明する。セルアレイ２では、シャント領域ＳＡ１に隣接するビット線のカラムアドレスが、セルアレイ０においてシャント領域ＳＡ１及びメモリセルアレイ端に隣接するビット線のカラムアドレスと異なり、且つセルアレイ１においてシャント領域ＳＡ１に隣接するビット線のカラムアドレスと異なるように割り当てられている。より具体的には、シャント領域に隣接するビット線ＢＬ０、ＢＬ６３、ＢＬ６４、ＢＬ１２７、ＢＬ１２８、ＢＬ１９１、ＢＬ１９２、ＢＬ２５５のカラムアドレスはそれぞれＣ２、Ｃ６１、Ｃ６６、Ｃ１２５、Ｃ１３０、Ｃ１８９、ＣＡ１９４、ＣＡ２５３であり、これらのカラムアドレスの下位ビットはＣＡ１またはＣＡ２のいずれかである。そのため、これらのビット線と同一の第１カラムゲート２４に接続されるビット線のカラムアドレスもセルアレイ０及びセルアレイ１と異なっている。例えばビット線ＢＬ０〜ＢＬ３のカラムアドレスはそれぞれＣ２（ＣＡ２）、Ｃ３（ＣＡ３）、Ｃ０（ＣＡ０）、Ｃ１（ＣＡ１）である。すなわち、シャント領域に隣接する４本のビット線に割り当てられたカラムアドレスの下位２ビットは、ビット線順にＣＡ２、ＣＡ３、ＣＡ０、ＣＡ１となっている。その他のビット線についてはセルアレイ０及びセルアレイ１と同じである。
【００６０】
次に図２２を用いてセルアレイ３について説明する。セルアレイ３では、シャント領域ＳＡ１に隣接するビット線のカラムアドレスが、セルアレイ０においてシャント領域ＳＡ１及びメモリセルアレイ端に隣接するビット線のカラムアドレスと異なり、且つセルアレイ１及びセルアレイ２においてシャント領域ＳＡ１に隣接するビット線のカラムアドレスと異なるように割り当てられている。より具体的には、シャント領域に隣接するビット線ＢＬ０、ＢＬ６３、ＢＬ６４、ＢＬ１２７、ＢＬ１２８、ＢＬ１９１、ＢＬ１９２、ＢＬ２５５のカラムアドレスはそれぞれＣ１、Ｃ６０、Ｃ６５、Ｃ１２４、Ｃ１２９、Ｃ１８８、ＣＡ１９３、ＣＡ２５２であり、これらのカラムアドレスの下位ビットはＣＡ０またはＣＡ１のいずれかである。そのため、これらのビット線と同一の第１カラムゲート２４に接続されるビット線のカラムアドレスもセルアレイ０乃至セルアレイ２と異なっている。例えばビット線ＢＬ０〜ＢＬ３のカラムアドレスはそれぞれＣ１（ＣＡ１）、Ｃ２（ＣＡ２）、Ｃ３（ＣＡ３）、Ｃ０（ＣＡ０）である。すなわち、シャント領域に隣接する４本のビット線に割り当てられたカラムアドレスの下位２ビットは、ビット線順にＣＡ１、ＣＡ２、ＣＡ３、ＣＡ０となっている。その他のビット線についてはセルアレイ０乃至セルアレイ２と同じである。
【００６１】
図２３は、ビット線に対して割り当てられるカラムアドレスの下位２ビットを、各セルアレイ０〜３について示したものである。各セルアレイ０〜３は、図２３に示すようなパターンで各ビット線にカラムアドレスが割り当てられる。すると、メモリセルアレイ端部及びシャント領域に隣接するビット線のカラムアドレスは、セルアレイ０〜３間で全て異なることになる。例えば、図２３において左側のシャント領域（またはメモリセルアレイ端部）に隣接するビット線に割り当てられるカラムアドレスの下位２ビットは、セルアレイ０ではＣＡ０、セルアレイ１ではＣＡ１、セルアレイ２ではＣＡ２、セルアレイ３ではＣＡ３である。また右側のシャント領域に隣接するビット線に割り当てられるカラムアドレスの下位２ビットは、セルアレイ０ではＣＡ３、セルアレイ１ではＣＡ２、セルアレイ２ではＣＡ１、セルアレイ３ではＣＡ０である。従って、いずれかのセルアレイでシャント領域またはメモリセルアレイ端部に隣接するビット線が選択された場合には、他のセルアレイではシャント領域及びメモリセルアレイ端部に隣接しないビット線が選択されることになる。
【００６２】
次に、上記構成の２Ｔｒフラッシュメモリ３の動作について説明する。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。
【００６３】
＜書き込み動作＞
まず書き込み動作について説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。
【００６４】
書き込み動作にあたって電圧発生回路１９は負電位ＶＢＢ１（−７Ｖ）及び正電位ＶＰＰ（１２Ｖ）を発生する。そして、選択ビット線に書き込み電圧として負電位ＶＢＢ１が与えられ、非選択ビット線に書き込み禁止電圧ＶＰＩとして０Ｖが与えられる。
【００６５】
そしてロウデコーダ１１が、いずれかのワード線を選択して、選択ワード線に正電圧ＶＰＰを印加する。またロウデコーダ１１は、メモリセルが形成されている基板（ｐ型ウェル領域５１に負電位ＶＢＢ１を印加する。
【００６６】
その結果、選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
【００６７】
また非選択ワード線及び非選択ビット線に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ−ＶＰＩ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。  
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【００６８】
＜読み出し動作＞
次に読み出し動作について説明する。データの読み出しにあたって、電圧発生回路１９は正電位Ｖcc２（３Ｖ）を発生する。またカラムゲート２０がいずれかのビット線を選択し、選択ビット線は例えば１Ｖ程度にプリチャージされる。
【００６９】
選択ビット線がプリチャージレベルに達した後、ロウデコーダ１１はいずれかのセレクトゲート線を選択して、選択セレクトゲート線にＶcc２を印加し、その他の非選択セレクトゲート線及び全ワード線に０Ｖを印加する。更にロウデコーダ１１は、ｐ型ウェル領域５１の電位を０Ｖとする。またソース線ドライバ１２は、ＭＯＳトランジスタ２３をオン状態とする。従って、ソース線の電位は０Ｖとなる。
【００７０】
すると、選択セレクトゲート線に接続された選択トランジスタＳＴがオン状態となる。また、“１”データを保持するメモリセルのメモリセルトランジスタＭＴの閾値電圧Ｖthは０Ｖ以下であるのでオン状態となり、メモリセルに電流が流れる。他方、“０”データを保持するメモリセルのメモリセルトランジスタＭＴの閾値電圧Ｖthは正の値であるのでオフ状態となり、メモリセルに電流は流れない。
【００７１】
そして、メモリセルＭＣに電流が流れることによる読み出し用グローバルビット線の電位変化を、センスアンプ６４が増幅する。すなわち、メモリセルの保持するデータが、セル電流が流れるか否かによってディジタルデータに変換される。  
以上のようにして、データの読み出し動作が行われる。
【００７２】
＜消去動作＞
次に消去動作について説明する。データの消去は、ｐ型ウェル領域５１を共通とする全てのメモリセルＭＣから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
【００７３】
消去動作にあたって電圧発生回路１９は負電位ＶＢＢ２（−８Ｖ）及び正電位ＶＰＰ（１２Ｖ）を発生する。そしてロウデコーダ１１は、全ワード線に負電圧ＶＢＢ２を印加する。更に、ｐ型ウェル領域５１に正電位ＶＰＰを印加する。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより全メモリセルＭＣのデータが消去され、その結果メモリセルトランジスタＭＴの閾値電圧が負となる。  
以上のようにして、一括してデータが消去される。
【００７４】
上記のように、この発明の第１の実施形態に係る半導体記憶装置によれば、下記（１）の効果を得ることが出来る。  
（１）メモリセルのＥＣＣによる救済効率を向上出来る。  
本実施形態に係る２Ｔｒフラッシュメモリであると、図２３で説明したように、メモリセルアレイ端部及びシャント領域に隣接するビット線のカラムアドレスが、メモリセルアレイ１０内に含まれる全てのセルアレイ間で異なるように、割り当てられている。従って、同一カラムアドレスについて複数の不良が発生することを抑制し、ＥＣＣによるメモリセル救済効率を向上出来る。この点につき、下記詳細に説明する。
【００７５】
例えば、メモリセルアレイ中に４個のセルアレイ０〜３が含まれ、各セルアレイ中のビット線の本数が２５６本であるとする。この場合、カラムアドレスはビット線ＢＬ０〜ＢＬ２５５の順に割り当てられるのが一般的である。すなわち、全セルアレイ０〜４のカラムアドレスは、上記実施形態で説明した図１９のように割り当てられる。
【００７６】
また、各セルアレイ０〜４におけるビット線は、その繰り返しパターンが同じになるように配置されるのが一般的である。例えば上記実施形態で説明したように、６４本のビット線毎にシャント領域ＳＡ１が設けられる。このように配置することで、セルアレイ０〜４の全てにおいて、ビット線は６４本ずつの繰り返しパターンとなり、その結果リソグラフィ工程の信頼性の向上に寄与する。
【００７７】
以上のように、カラムアドレスをビット線ＢＬ０〜ＢＬ２５５の順に割り当て、且つ各セルアレイにおいてビット線６４本毎にシャント領域ＳＡ１を設けたとすると、各セルアレイにおけるカラムアドレスの割り当ては図２４に示すようになる。すなわち、ビット線ＢＬ０〜ＢＬ２５５のカラムアドレスはセルアレイ０〜４間で同一となり、且つ、メモリセルアレイ端部及びシャント領域ＳＡ１に隣接するビット線のカラムアドレスも、セルアレイ０〜４間で同一となる。より具体的に言えば、セルアレイ０〜４の全てにおいて、セルアレイ端部またはシャント領域ＳＡ１に隣接するビット線は、ビット線ＢＬ０、ＢＬ６３、ＢＬ６４、ＢＬ１２７、ＢＬ１２８、ＢＬ１９１、ＢＬ１９２、ＢＬ２５５であり、そのカラムアドレスはそれぞれＣ０、Ｃ６３、Ｃ６４、Ｃ１２７、Ｃ１２８、Ｃ１９１、Ｃ１９２、Ｃ２５５である。そしてそれらのカラムアドレスの下位２ビットはＣＡ０またはＣＡ３である。
【００７８】
ところが、背景技術でも説明したようにメモリセルアレイ端部やシャント領域は配線パターンの規則性が崩れる領域でもある。このような領域ではリソグラフィ技術や加工技術の観点からパターン寸法がずれやすく、形状異常が発生しやすい。そして形状異常は不良の原因ともなる。そこで、メモリセルアレイ端部やシャント領域に隣接してダミーのビット線が設けることによって、不良発生を抑制しようとするのが通常である。しかし、ダミーのビット線本数を多くすると面積的に不利になる。またプロセスばらつきが大きく発生した場合には、例えダミービット線を設けていても不良が生じることがある。更には、形状的には異常の程度は低くとも、信頼性には余裕のないビット線が潜む可能性も高く、後に不良となる可能性も高い。このような不良を救済するためにＥＣＣ回路等が使用されるが、不良が多数発生した場合にはＥＣＣ回路をもってしても、不良の救済は困難となる。なぜなら、ＥＣＣ回路は行列を解くことにより誤りを訂正するため、訂正可能なビット数が増えると、それに必要な回路構成が指数関数的に増加するからである。従って、現実的に搭載出来るＥＣＣ回路の訂正ビット数は１ビットまたは２ビットが一般的である。
【００７９】
以上の観点から、図２４のアドレス配置であると、同一カラムアドレスにおいて複数ビットの不良が発生し易く、ＥＣＣ回路による救済効率が低下する。この点について図２５及び図２６を用いて説明する。図２５は、一般的なアドレス割り当てによるセルアレイ０〜３のビット線とシャント領域ＳＡ１について示している。また図２６は選択カラムと不良との関係について示す表である。なお図２５においてダミービット線の図示は省略している。
【００８０】
前述の通り、ビット線ＢＬ０〜ＢＬ２５５にはそれぞれカラムアドレスＣ０〜Ｃ２５５が割り当てられ、シャント領域ＳＡ１はビット線６４本毎に設けられている。ここで、ビット線ＢＬ０、ＢＬ３２、ＢＬ６４が選択される場合を、それぞれＣＡＳＥ１、ＣＡＳＥ２、ＣＡＳＥ３として説明する。  
＜ＣＡＳＥ１＞
ＣＡＳＥ１ではカラムアドレスＣ０に対応するビット線が選択される。すなわち、セルアレイ０〜３においてビット線ＢＬ０が選択される。すると、セルアレイ０〜３の全てにおいてビット線ＢＬ０はメモリセルアレイ端部またはシャント領域ＳＡ１に隣接する。すなわち、選択された４本のビット線ＢＬ０は、その全てが不良の発生しやすい箇所に配置されている。従って図２６に示すように、全てのビット線ＢＬ０が不良となる可能性があり、その場合には１ビット訂正ＥＣＣ回路では不良の救済が出来ない。
【００８１】
＜ＣＡＳＥ２＞
ＣＡＳＥ２ではカラムアドレスＣ３２に対応するビット線が選択される。すなわち、セルアレイ０〜３においてビット線ＢＬ３２が選択される。すると、セルアレイ０〜３の全てにおいてビット線ＢＬ３２はメモリセルアレイ端部またはシャント領域ＳＡ１に隣接しない。従って不良は発生し難く、図２６に示すように１ビット訂正ＥＣＣ回路でも救済可能な可能性が高い。
【００８２】
＜ＣＡＳＥ３＞
ＣＡＳＥ３ではカラムアドレスＣ６４に対応するビット線が選択される。すなわち、セルアレイ０〜３においてビット線ＢＬ６４が選択される。すると、セルアレイ０〜３の全てにおいてビット線ＢＬ６４はシャント領域ＳＡ１に隣接する。すなわちＣＡＳＥ１と同様に、選択された４本のビット線ＢＬ６４は、その全てが不良の発生しやすい箇所に配置されている。従って図２６に示すように、２ビット以上の不良が発生する可能性が高く、１ビット訂正ＥＣＣ回路では不良の救済が出来ない。
【００８３】
しかしながら本実施形態に係る構成であると、図１９乃至図２３を用いて説明したように、メモリセルアレイ端部及びシャント領域に隣接するビット線のアドレスがセルアレイ０〜３間で異なるように、カラムアドレスが割り当てられている。従って、いずれかのセルアレイで、メモリセルアレイ端部またはシャント領域に隣接するビット線が選択された場合、その他のセルアレイではメモリセルアレイ端部またはシャント領域に隣接するビット線は選択されない。そのため、複数の不良ビット線が選択される可能性を低減できる。この点を、本実施形態における上記ＣＡＳＥ１〜ＣＡＳＥ３について説明する。図２７乃至図３０はそれぞれセルアレイ０〜セルアレイ３のビット線とシャント領域ＳＡ１について示している。また図３１は選択カラムと不良との関係について示す表である。図２７乃至図３０においてダミービット線の図示は省略している。なお、シャント領域ＳＡ１はビット線６４本毎に設けられていると仮定する。
【００８４】
＜ＣＡＳＥ１＞
ＣＡＳＥ１ではカラムアドレスＣ０に対応するビット線が選択される。すると、図２７乃至図３０に示すようにセルアレイ０ではビット線ＢＬ０が選択され、セルアレイ１ではビット線ＢＬ１が選択され、セルアレイ２ではビット線ＢＬ２が選択され、セルアレイ３ではビット線ＢＬ３が選択される。セルアレイ０のビット線ＢＬ０はメモリセルアレイ端部に隣接するが、セルアレイ１〜３のビット線ＢＬ１〜ＢＬ３はメモリセルアレイ端部に隣接しない。すなわち、セルアレイ０において選択されたビット線ＢＬ０のみが、不良の発生しやすい箇所に配置されている。従って図３１に示すように、セルアレイ０で選択されたビット線ＢＬ０以外は不良である可能性が低く、１ビット訂正ＥＣＣ回路による不良の救済が可能となる。
【００８５】
＜ＣＡＳＥ２＞
ＣＡＳＥ２ではカラムアドレスＣ３２に対応するビット線が選択される。すなわち、セルアレイ０〜３においてビット線ＢＬ３２が選択される。この場合は、全てのセルアレイ０〜３のビット線ＢＬ０〜ＢＬ２５５について、カラムアドレスＣ０〜Ｃ２５５を順番に割り当てた場合と同様である。
【００８６】
＜ＣＡＳＥ３＞
ＣＡＳＥ３ではカラムアドレスＣ６４に対応するビット線が選択される。すると、図２７乃至図３０に示すようにセルアレイ０ではビット線ＢＬ６４が選択され、セルアレイ１ではビット線ＢＬ６５が選択され、セルアレイ２ではビット線ＢＬ６６が選択され、セルアレイ３ではビット線ＢＬ６７が選択される。セルアレイ０のビット線ＢＬ６４はシャント領域ＳＡ１に隣接するが、セルアレイ１〜３のビット線ＢＬ６５〜ＢＬ６７はメモリセルアレイ端部にもシャント領域にも隣接しない。すなわち、セルアレイ０において選択されたビット線ＢＬ６４のみが、不良の発生しやすい箇所に配置されている。従って図３１に示すように、セルアレイ０で選択されたビット線ＢＬ６４以外は不良である可能性が低く、１ビット訂正ＥＣＣ回路による不良の救済が可能となる。
【００８７】
以上のように、複数の不良ビット線の同時選択を効果的に避けることが出来るため、ＥＣＣ回路１６による不良ビット線の救済効率を向上出来る。なお上記ではビット線ＢＬ０〜ＢＬ２５５に対してカラムアドレスＣ０〜Ｃ２５５を順番に割り当てる例を挙げて説明した。しかし、ビット線ＢＬ０〜ＢＬ２５５にカラムアドレスＣ２５５〜Ｃ０を割り当てる場合や、偶数セルアレイではカラムアドレスＣ０〜Ｃ２５５の順番で割り当て奇数セルアレイではカラムアドレスＣ２５５〜Ｃ０の順番で割り当てる場合、またその逆の方法で割り当てる場合でも同様であり、これらの場合もメモリセルアレイ端部やシャント領域に隣接するビット線のアドレスは複数のセルアレイ間で同じになる。
【００８８】
（２）２Ｔｒフラッシュメモリの信頼性を向上出来る。  
上記（１）で説明した効果は、特に２Ｔｒフラッシュメモリにおいて顕著に得られる。この点について図３２乃至図３４を用いて、ＮＡＮＤ型フラッシュメモリと対比しつつ説明する。図３２はＮＡＮＤセルの回路図、図３３はＮＡＮＤセルの平面図、図３４は２Ｔｒフラッシュメモリのメモリセル（以下２Ｔｒフラッシュセルと呼ぶ）の平面図である。
【００８９】
ＮＡＮＤ型フラッシュメモリは複数のＮＡＮＤセルをメモリセルアレイ内に有している。ＮＡＮＤセルは、選択トランジスタＳＴ１、ＳＴ２と、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続された複数のメモリセルトランジスタＭＴを備えている。図３２、図３３ではメモリセルトランジスタＭＴが８個の場合を示しているが、勿論この数に限られず、１６個や３２個等であっても良い。メモリセルトランジスタＭＴは、フローティングゲートと制御ゲートを含む積層ゲートを有しており、制御ゲートがワード線として機能する。また選択トランジスタＳＴ１、ＳＴ２のゲートがそれぞれセレクトゲート線ＳＧＤ、ＳＧＳとして機能する。そして、選択トランジスタＳＴ１のドレインがビット線ＢＬに接続され、選択トランジスタＳＴ２のソースがソース線に接続される。
【００９０】
ＮＡＮＤセルのワード線、セレクトゲート線、及び隣接するゲート間の寸法は、例えば図３３に示すとおりである。すなわち、ワード線幅は０．０９μｍ、セレクトゲート線幅は０．１０μｍ、隣接するワード線間隔は０．０９μｍ、セレクトゲート線間隔は０．２０μｍ、隣接するワード線とセレクトゲート線との間隔は０．１３μｍである。
【００９１】
これに対して２Ｔｒフラッシュセルのワード線、セレクトゲート線、及び隣接するゲート間の寸法は、例えば図３４に示すとおりである。すなわち、ワード線幅は０．１８５μｍ、セレクトゲート線幅は０．２１５μｍ、ワード線間隔は０．５３０μｍ、セレクトゲート線間隔は０．５２０μｍ、隣接するワード線とセレクトゲート線との間隔は０．１５０μｍである。
【００９２】
なお上記の数値は一例に過ぎないが、ＮＡＮＤセルと２Ｔｒフラッシュセルのサイズの大小関係は上記の通りとなる。  
図３３及び図３４に示すように、ＮＡＮＤセルでは複数のワード線を含んでおり、２Ｔｒフラッシュよりも配線パターンの規則性が高い。換言すれば、ＮＡＮＤセルでは同一パターンの繰り返しとなる領域の占める割合が、２Ｔｒフラッシュセルに比べて高い。繰り返しパターンとなるのはワード線が形成されている領域である。そして、繰り返しパターンではリソグラフィ精度を高くできるため、ワード線幅とワード線間隔は小さく出来る。規則性が崩れるのはセレクトゲート線の部分であるので、セレクトゲート線幅とセレクトゲート線間隔は、ワード線幅やワード線間隔に比べて大きくしなければならない。しかし、セレクトゲート線とワード線の本数は、例えば２：８や２：１６、２：３２の比率である。従って、例えセレクトゲート線周辺のサイズが大きくなったとしても、それがメモリセルアレイ全体の面積に与える影響は小さい。よって、セレクトゲート線周辺の寸法は、比較的余裕を持って設計できる。
【００９３】
これに対して２Ｔｒフラッシュセルにおいては、セレクトゲート線とワード線が１：１で設けられている。従って、ビット線方向について見ると、殆ど繰り返しパターンになっていない。そのため、リソグラフィずれを考慮して、特にセレクトゲート線幅とセレクトゲート線間隔のサイズに余裕を持たせる必要がある。しかし、ＮＡＮＤセルと違って１つのメモリセルトランジスタ毎に１つの選択トランジスタが設けられているから、セレクトゲート線周辺のサイズの大型化は、メモリセルアレイの大型化に直接に影響する。従って、セルサイズの観点から、セレクトゲート線周辺のサイズに余裕を取りすぎるわけにはいかない。その結果、セレクトゲート線周辺のサイズは非常にシビアになる。
【００９４】
以上のように、２ＴｒフラッシュセルはＮＡＮＤセルに比べてそのセルサイズが形状異常の発生に対して余裕が無く、その結果ＮＡＮＤセルに比べて不良の発生し易い構造となっている。従って、メモリセルアレイ端部やシャント領域近辺において頻繁に不良が発生する虞がある。しかし本実施形態に係るアドレスの割り当て方法を適用すれば、例え不良が多く発生したとしてもＥＣＣ回路により効果的に不良を救済できる。
【００９５】
次にこの発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態におけるカラムアドレスの割り当て方法を実現するためのカラムゲートの構成に係るものである。従って、カラムゲート以外の構成は上記第１の実施形態と同様であるので、その説明は省略する。以下、セルアレイ数が４、第１カラムゲート２４がビット線４本毎に１つ設けられている場合について説明する。図３５乃至図３８は、メモリセルアレイ０〜３及びカラムゲート２０の回路図である。
【００９６】
図示するように、カラムゲート２０は４本のビット線毎に設けられた第１カラムゲート２４と、１つの第２カラムゲート２５を備えている。第１カラムゲート２４の各々は、４つのＭＯＳトランジスタ２６−０〜２６−３を有している。ＭＯＳトランジスタ２６−０〜２６−３の電流経路の一端はそれぞれ、ビット線ＢＬ（４ｉ）、ＢＬ（４ｉ＋１）、ＢＬ（４ｉ＋２）、ＢＬ（４ｉ＋３）に接続され、他端は同一第１カラムゲート２４内における他のＭＯＳトランジスタ２６の電流経路の他端と共通接続されている。但しｉは０以上の自然数である。ＭＯＳトランジスタ２６−０〜２６−３のゲートは、４本の第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３のいずれかに接続されている。第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３は、それぞれカラムアドレスの下位ビットがＣＡ０〜ＣＡ３である際に選択される。
【００９７】
セルアレイ０では、ＭＯＳトランジスタ２６−０〜２６−３のゲートは、それぞれ第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３に接続されている。  
セルアレイ１では、シャント領域ＳＡ１に隣接する第１カラムゲート２４内のＭＯＳトランジスタ２６−０〜２６−３のゲートが、それぞれ第１カラム選択線ＣＳＬＡ３、ＣＳＬＡ０、ＣＳＬＡ１、ＣＳＬＡ２に接続される。その他のＭＯＳトランジスタ２６−０〜２６−３のゲートはそれぞれ第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３に接続される。  
セルアレイ２では、シャント領域ＳＡ１に隣接する第１カラムゲート２４内のＭＯＳトランジスタ２６−０〜２６−３のゲートが、それぞれ第１カラム選択線ＣＳＬＡ２、ＣＳＬＡ３、ＣＳＬＡ０、ＣＳＬＡ１に接続される。その他のＭＯＳトランジスタ２６−０〜２６−３のゲートはそれぞれ第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３に接続される。  
セルアレイ３では、シャント領域ＳＡ１に隣接する第１カラムゲート２４内のＭＯＳトランジスタ２６−０〜２６−３のゲートが、それぞれ第１カラム選択線ＣＳＬＡ１、ＣＳＬＡ２、ＣＳＬＡ３、ＣＳＬＡ０に接続される。その他のＭＯＳトランジスタ２６−０〜２６−３のゲートは、それぞれ第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３に接続される。
【００９８】
第２カラムゲート２５は、第１カラムゲート２４毎に設けられたＭＯＳトランジスタ２７を備えている。ＭＯＳトランジスタ２７の電流経路の一端は、対応する第１カラムゲート２４内におけるノードＮ１０に接続され、他端は共通接続されてセンスアンプに接続される。ＭＯＳトランジスタ２７のゲートは、それぞれ第２カラム選択線ＣＳＬＢ０〜ＣＳＬＢ（ｍ−１）に接続される。ｍは第１カラムゲート２４の数であり、ビット線数が２５６本で、第１カラムゲート２４がビット線４本毎に設けられているとすれば、ｍ＝６４である。第２カラム選択線ＣＳＬＢ０〜ＣＳＬＢ（ｍ−１）は、それぞれカラムアドレスの上位ビットがＣＢ０〜ＣＢ（ｍ−１）である際に選択される。
【００９９】
次に、上記カラムゲート２０の平面構成について図３９乃至図４２を用いて説明する。図３９乃至図４２は、セルアレイ０〜セルアレイ３に対応する第１カラムゲート２４と、第２カラムゲート２５の平面図である。
【０１００】
図示するように、カラムゲート内には複数の素子領域ＡＡが（５×ｍ）のマトリクス状に設けられている。各素子領域ＡＡはＭＯＳトランジスタ２６−０〜２６−３、２７のいずれかを形成するために使用される。すなわち、素子領域ＡＡ内には互いに離隔した不純物拡散層（ソース領域またはドレイン領域）が形成され、隣接する不純物拡散層間の素子領域ＡＡ上にゲート電極７０が形成されている。上記（５×ｍ）のマトリクス状に設けられた素子領域ＡＡのうち、メモリセルアレイ１０に近い（４×ｍ）個の素子領域ＡＡ上に第１カラムゲート２４、すなわちＭＯＳトランジスタ２６−０〜２６−３が形成される。そして、メモリセルアレイ１０に遠い残りの（１×ｍ）個の素子領域ＡＡ上に第２カラムゲート２５、すなわちＭＯＳトランジスタ２７が形成される。
【０１０１】
まず第２カラムゲート２５の構成について説明する。ｍ個のＭＯＳトランジスタ２７のソースとドレインのいずれか一方は、それぞれ第１層目の金属配線層７１及びコンタクトプラグＣＰ１０を介在して、第２層目の金属配線層７２に共通接続されている。金属配線層７２は、センスアンプに接続される。また各ＭＯＳトランジスタ２７のゲート電極７０は互いに電気的に分離されている。そして各ゲート電極７０は、それぞれコンタクトプラグＣＰ１１、第１層目の金属配線層７３及びコンタクトプラグＣＰ１２を介在して、互いに分離された第２層目の金属配線層７４に接続される。金属配線層７４は、第２カラム選択線ＣＳＬＢ０〜ＣＳＬＢ（ｍ−１）として機能する。また、各ＭＯＳトランジスタ２７のソースとドレインのいずれか他方は、コンタクトプラグＣＰ１３を介在して、第１層目の金属配線層７４に接続される。金属配線層７４はノードＮ１０となる。
【０１０２】
次に第１カラムゲート２４の構成について説明する。同一列にある４個の素子領域ＡＡには、同一の第１カラムゲートに属するＭＯＳトランジスタ２６−０〜２６−３のいずれかが形成される。同一行にある素子領域ＡＡ上のゲート電極７０は互いに共通接続されており、４行のゲート電極７０はそれぞれ第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３として機能する。また、同一列にあるＭＯＳトランジスタ２６−０〜２６−３のソースとドレインのいずれか一方は、コンタクトプラグＣＰ１４、金属配線層７４、及びコンタクトプラグＣＰ１３を介在して、同一列にあるＭＯＳトランジスタ２７のソースとドレインのいずれか他方に接続される。更にＭＯＳトランジスタ２６−０〜２６−３のソースとドレインのいずれか他方は、コンタクトプラグＣＰ１５を介在して、ビット線ＢＬ０〜ＢＬ２５５のいずれかに接続される。そして、同一列にある４個のＭＯＳトランジスタ２６−０〜２６−３が、同一の第１カラムゲート２４に属する。そして、各列のＭＯＳトランジスタ２６−０〜２６−３が、ビット線ＢＬ（４ｉ）、ＢＬ（４ｉ＋１）、ＢＬ（４ｉ＋２）、ＢＬ（４ｉ＋３）にそれぞれ接続されている。
【０１０３】
セルアレイ０においては、図３９に示すように、全ての第１カラムゲート２４において、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上に、それぞれＭＯＳトランジスタ２６−０〜２６−３が形成される。すなわち、ＭＯＳトランジスタ２６−０〜２６−３は、それぞれ同一行にある素子領域ＡＡ上に形成される。従って、ビット線ＢＬ（４ｉ）〜ＢＬ（４ｉ＋３）の配線パターンは、各第１カラムゲート２４間で同一となる。
【０１０４】
次にセルアレイ１について説明する。図４０に示すように、シャント領域ＳＡ１（すなわちダミービット線）に隣接する第１カラムゲート２４以外の全ての第１カラムゲート２４においては、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上に、それぞれＭＯＳトランジスタ２６−０〜２６−３が形成される。すなわち、セルアレイ０と同じである。他方、シャント領域ＳＡ１に隣接する第１カラムゲート２４においては、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上に、それぞれＭＯＳトランジスタ２６−１〜２６−３、２６−０が形成される。従って、ビット線ＢＬ（４ｉ）〜ＢＬ（４ｉ＋３）の配線パターンは、シャント領域ＳＡ１に隣接する第１カラムゲート２４と隣接しない第１カラムゲート２４とで異なっている。より具体的には、シャント領域ＳＡ１に隣接しない第１カラムゲート２４における４本のビット線を、上位ビットへ１本ずらしたパターンとなっている。
【０１０５】
次にセルアレイ２について説明する。図４１に示すように、シャント領域ＳＡ１に隣接する第１カラムゲート２４以外の全ての第１カラムゲート２４においては、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上に、それぞれＭＯＳトランジスタ２６−０〜２６−３が形成される。すなわち、セルアレイ０及びセルアレイ１と同じである。他方、シャント領域ＳＡ１に隣接する第１カラムゲート２４においては、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上に、それぞれＭＯＳトランジスタ２６−２、２６−３、２６−０、２６−１が形成される。従って、ビット線ＢＬ（４ｉ）〜ＢＬ（４ｉ＋３）の配線パターンは、シャント領域ＳＡ１に隣接する第１カラムゲート２４と隣接しない第１カラムゲート２４とで異なっている。より具体的には、シャント領域ＳＡ１に隣接しない第１カラムゲート２４における４本のビット線を、上位ビットへ２本ずらしたパターンとなっている。
【０１０６】
次にセルアレイ３について説明する。図４２に示すように、シャント領域ＳＡ１に隣接する第１カラムゲート２４以外の全ての第１カラムゲート２４においては、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上に、それぞれＭＯＳトランジスタ２６−０〜２６−３が形成される。すなわち、セルアレイ０乃至セルアレイ２と同じである。他方、シャント領域ＳＡ１に隣接する第１カラムゲート２４においては、第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上に、それぞれＭＯＳトランジスタ２６−３、２６−０、２６−１、２６−２が形成される。従って、ビット線ＢＬ（４ｉ）〜ＢＬ（４ｉ＋３）の配線パターンは、シャント領域ＳＡ１に隣接する第１カラムゲート２４と隣接しない第１カラムゲート２４とで異なっている。より具体的には、シャント領域ＳＡ１に隣接しない第１カラムゲート２４における４本のビット線を、上位ビットへ３本ずらしたパターンとなっている。
【０１０７】
上記構成において、各セルアレイにおけるビット線本数が２５６であるとすると、カラムアドレスの下位２ビットＣＡ０〜ＣＡ３によっていずれかの第１カラム選択線ＣＳＬＡ０〜ＣＳＬＡ３が選択される。更に、カラムアドレスの上位６ビットＣＢ０〜ＣＢ６３によって第２カラム選択線ＣＳＬＢ０〜ＣＳＬＢ６３のいずれかが選択される。その結果、ビット線ＢＬ０〜ＢＬ２５５のうちのいずれか１本がセンスアンプに接続される。
【０１０８】
上記カラムセレクタ２０の動作について、カラムアドレスＣ０が入力された場合を例に挙げて、図３５乃至図３８を用いて説明する。カラムアドレスＣ０の下位２ビットはＣＡ０であるから、第１カラム選択線ＣＳＬＡ０が“Ｈ”レベルとなり、その他の第１カラム選択線ＣＳＬＡ１〜ＣＳＬＡ３は“Ｌ”レベルとなる。また上位６ビットはＣＢ０であるから、第２カラム選択線ＣＳＬＢ０が“Ｈ”レベルとなり、その他の第２カラム選択線ＣＳＬＢ１〜ＣＳＬＢ６３が“Ｈ”レベルとなる。
【０１０９】
するとセルアレイ０では、全ての第１カラムゲート２４においてＭＯＳトランジスタ２６−０がオン状態となる。また第２カラムゲートにおいては、メモリセルアレイ端部に最も近いＭＯＳトランジスタ２７がオン状態となる。従って、メモリセルアレイ端部に隣接するビット線ＢＬ０のみが選択されてセンスアンプに接続される。
【０１１０】
セルアレイ１では、シャント領域ＳＡ１に隣接しない全ての第１カラムゲート２４においてＭＯＳトランジスタ２６−０がオン状態となる。シャント領域ＳＡ１に隣接する第１カラムゲート２４ではＭＯＳトランジスタ２６−０はオフ状態となり、その代わりにＭＯＳトランジスタ２６−１がオン状態となる。また第２カラムゲートにおいては、メモリセルアレイ端部に最も近いＭＯＳトランジスタ２７がオン状態となる。従って、シャント領域に隣接するビット線ＢＬ０は非選択となり、隣接しないビット線ＢＬ１のみが選択されてセンスアンプに接続される。
【０１１１】
セルアレイ２では、シャント領域ＳＡ１に隣接しない全ての第１カラムゲート２４においてＭＯＳトランジスタ２６−０がオン状態となる。シャント領域ＳＡ１に隣接する第１カラムゲート２４ではＭＯＳトランジスタ２６−０はオフ状態となり、その代わりにＭＯＳトランジスタ２６−２がオン状態となる。また第２カラムゲートにおいては、メモリセルアレイ端部に最も近いＭＯＳトランジスタ２７がオン状態となる。従って、シャント領域に隣接するビット線ＢＬ０は非選択となり、隣接しないビット線ＢＬ２のみが選択されてセンスアンプに接続される。
【０１１２】
セルアレイ３では、シャント領域ＳＡ１に隣接しない全ての第１カラムゲート２４においてＭＯＳトランジスタ２６−０がオン状態となる。シャント領域ＳＡ１に隣接する第１カラムゲート２４ではＭＯＳトランジスタ２６−０はオフ状態となり、その代わりにＭＯＳトランジスタ２６−３がオン状態となる。また第２カラムゲートにおいては、メモリセルアレイ端部に最も近いＭＯＳトランジスタ２７がオン状態となる。従って、シャント領域に隣接するビット線ＢＬ０は非選択となり、隣接しないビット線ＢＬ３のみが選択されてセンスアンプに接続される。
【０１１３】
上記のように、本実施形態に係る構成によれば、カラムゲート２０とビット線との接続関係をセルアレイ０〜３間で変えることにより、上記第１の実施形態で説明したカラムアドレスの割り当て方法を実現できる。従って、第１の実施形態における（１）、（２）の効果が得られる。更に下記（３）の効果を併せて得られる。
【０１１４】
（３）製造プロセスの複雑化を招くことなく第１の実施形態が実現できる。  
本実施形態に係る構成によれば、全てのセルアレイに関して配線パターンは同一であり、従来構造に対する設計変更の必要がない。また図３９乃至図４２に示すように、カラムゲート２０内のＭＯＳトランジスタの配置も従来と同じで良く、一部の第２カラムゲートについて、ＭＯＳトランジスタ２６−０〜２６−３とビット線ＢＬとのコンタクト位置を変更すれば良い。すなわち、ビット線となる金属配線層４４及び金属配線層７４のパターンを一部変更するだけで良く、製造プロセスの変更を最小限に抑えることが出来る。
【０１１５】
次にこの発明の第３の実施形態に係る半導体記憶装置について説明する。上記第１、第２の実施形態ではメモリセルアレイ端部及びシャント領域に隣接するビット線のカラムアドレスのみを入れ換えていたのに対し、本実施形態はセルアレイの全ビット線のカラムアドレスを入れ換えるものである。以下、セルアレイ数が４、第１カラムゲート２４がビット線４本毎に１つ設けられている場合について説明する。図４３は、メモリセルアレイ端部またはシャント領域ＳＡ１で挟まれた領域のビット線に割り当てられたカラムアドレスの下位２ビットを、各セルアレイ０〜３について示したものである。
【０１１６】
図示するように、セルアレイ０では４本のビット線毎に、下位２ビットがＣＡ０〜ＣＡ３になるようにカラムアドレスが割り当てられている。これは上記第１、第２の実施形態と同様である。
【０１１７】
セルアレイ１では、シャント領域ＳＡ１に隣接する４本のビット線だけでなく、セルアレイ１の全ビットに対して、下位２ビットがＣＡ３、ＣＡ０、ＣＡ１、ＣＡ２となるようにカラムアドレスが割り当てられている。すなわち、ビット線に割り当てられたカラムアドレスの下位２ビットは、セルアレイ１の全領域において、ＣＡ３、ＣＡ０、ＣＡ１、ＣＡ２の繰り返しとなっている。更に換言すれば、全てのビット線ＢＬ（４ｉ）、ＢＬ（４ｉ＋１）、ＢＬ（４ｉ＋２）、ＢＬ（４ｉ＋３）のカラムアドレスの下位２ビットは、それぞれＣＡ３、ＣＡ０、ＣＡ１、ＣＡ２である。
【０１１８】
セルアレイ２においても、シャント領域ＳＡ１に隣接する４本のビット線だけでなく、セルアレイ２の全ビットに対して、下位２ビットがＣＡ２、ＣＡ３、ＣＡ０、ＣＡ１となるようにカラムアドレスが割り当てられている。すなわち、ビット線に割り当てられたカラムアドレスの下位２ビットは、セルアレイ２の全領域において、ＣＡ２、ＣＡ３、ＣＡ０、ＣＡ１の繰り返しとなっている。更に換言すれば、全てのビット線ＢＬ（４ｉ）、ＢＬ（４ｉ＋１）、ＢＬ（４ｉ＋２）、ＢＬ（４ｉ＋３）のカラムアドレスの下位２ビットは、それぞれＣＡ２、ＣＡ３、ＣＡ０、ＣＡ１である。
【０１１９】
セルアレイ３においても、シャント領域ＳＡ１に隣接する４本のビット線だけでなく、セルアレイ３の全ビットに対して、下位２ビットがＣＡ１、ＣＡ２、ＣＡ３、ＣＡ０となるようにカラムアドレスが割り当てられている。すなわち、ビット線に割り当てられたカラムアドレスの下位２ビットは、セルアレイ３の全領域において、ＣＡ１、ＣＡ２、ＣＡ３、ＣＡ０の繰り返しとなっている。更に換言すれば、全てのビット線ＢＬ（４ｉ）、ＢＬ（４ｉ＋１）、ＢＬ（４ｉ＋２）、ＢＬ（４ｉ＋３）のカラムアドレスの下位２ビットは、それぞれＣＡ１、ＣＡ２、ＣＡ３、ＣＡ０である。
【０１２０】
図４４乃至図４６は、セルアレイ１〜３及びカラムゲート２０の平面図である。セルアレイ０に関しては、上記第２の実施形態で説明した図３９と同様である。セルアレイ１〜３に関しては、上記第２の実施形態で説明したシャント領域に隣接する第１カラムゲート２４の配線パターンが、全第１カラムゲート２４について適用される。すなわち、セルアレイ１に関しては、第１カラム選択線ＣＳＬＡ０となるゲート電極７０が形成される素子領域ＡＡ上にはＭＯＳトランジスタ２６−１が形成される。第１カラム選択線ＣＳＬＡ１となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−２が形成される。第１カラム選択線ＣＳＬＡ２となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−３が形成される。第１カラム選択線ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−０が形成される。そしてＭＯＳトランジスタ２６−０〜２６−３のそれぞれは、同一行の素子領域ＡＡ上に形成される。
【０１２１】
セルアレイ２に関しては、第１カラム選択線ＣＳＬＡ０となるゲート電極７０が形成される素子領域ＡＡ上にはＭＯＳトランジスタ２６−２が形成される。第１カラム選択線ＣＳＬＡ１となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−３が形成される。第１カラム選択線ＣＳＬＡ２となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−０が形成される。そして第１カラム選択線ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−１が形成される。そしてＭＯＳトランジスタ２６−０〜２６−３のそれぞれは、同一行の素子領域ＡＡ上に形成される。
【０１２２】
セルアレイ３に関しては、第１カラム選択線ＣＳＬＡ０となるゲート電極７０が形成される素子領域ＡＡ上にはＭＯＳトランジスタ２６−３が形成される。第１カラム選択線ＣＳＬＡ１となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−０が形成される。第１カラム選択線ＣＳＬＡ２となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−１が形成される。そして第１カラム選択線ＣＳＬＡ３となるゲート電極７０が形成される素子領域ＡＡ上には、ＭＯＳトランジスタ２６−２が形成される。そしてＭＯＳトランジスタ２６−０〜２６−３のそれぞれは、同一行の素子領域ＡＡ上に形成される。
【０１２３】
上記のように、本実施形態に係る構成であると、第１の実施形態で説明した（１）、（２）の効果に加えて、下記（４）の効果が得られる。  
（４）製造プロセスの複雑化を招くことなく（１）、（２）の効果が得られる。  
本実施形態によれば、上記第２の実施形態と異なり、第１カラムゲート２４の配線パターンが、各セルアレイに関して同一である。すなわち、同一セルアレイに対応する第１カラムゲート２４のみに着目すると、その配線パターンは全領域に渡って同一パターンの繰り返しである。従って、製造プロセスの複雑化を招くことがなく、且つパターニング工程の信頼性を向上出来る。
【０１２４】
次にこの発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明したカラムアドレスの割り当て方法を、第２の実施形態とは異なる方法で実現するものである。以下、セルアレイ数が４、第１カラムゲート２４がビット線４本毎に１つ設けられている場合について説明する。図４７は、メモリセルアレイ端部またはシャント領域ＳＡ１で挟まれた領域のビット線に割り当てられたカラムアドレスの下位２ビットを、各セルアレイ０〜３について示したものである。
【０１２５】
図示するように、セルアレイ０〜３において、各ビット線には、下位２ビットがＣＡ０〜ＣＡ３の繰り返しとなるようにカラムアドレスが割り当てられている。そして、メモリセルアレイ端部またはシャント領域ＳＡ１と、ビット線との位置関係が、セルアレイ０〜３間で異なっている。すなわち、セルアレイ０では下位２ビットがＣＡ０であるビット線とＣＡ３であるビット線との間にシャント領域ＳＡ１が設けられる。セルアレイ１では下位２ビットがＣＡ０であるビット線とＣＡ１であるビット線との間にシャント領域ＳＡ１が設けられる。セルアレイ２では下位２ビットがＣＡ１であるビット線とＣＡ２であるビット線との間にシャント領域ＳＡ１が設けられる。セルアレイ３では下位２ビットがＣＡ２であるビット線とＣＡ３であるビット線との間にシャント領域ＳＡ１が設けられる。
【０１２６】
シャント領域ＳＡ１とビット線との関係について、図４８を用いて詳細に説明する。図４８は、セルアレイ０〜３における、シャント領域ＳＡ１とダミービット線ＤＢＬ（ダミーパターン）の配置について示している。
【０１２７】
図示するように、各セルアレイ０〜３において、ビット線ＢＬ０〜ＢＬ２５５にはそれぞれカラムアドレスＣ０〜Ｃ２５５が割り当てられている。従って、全セルアレイ０〜３において、ビット線ＢＬ（４ｉ）、ＢＬ（４ｉ＋１）、ＢＬ（４ｉ＋２）、ＢＬ（４ｉ＋３）のカラムアドレスの下位２ビットはそれぞれＣＡ０〜ＣＡ３であり、ＣＡ０〜ＣＡ３が４本のビット線毎に繰り返されている。
【０１２８】
セルアレイ０において、シャント領域ＳＡ１は、６４本のビット線毎に配置されている。従って、メモリセルアレイ端部及びシャント領域ＳＡ１に隣接するビット線は、ビット線ＢＬ０、ＢＬ６３、ＢＬ６４、ＢＬ１２７、ＢＬ１２８、ＢＬ１９１、ＢＬ１９２、ＢＬ２５５である。
【０１２９】
セルアレイ１におけるシャント配線ＳＡ１は、セルアレイ０に比べてビット線１本分だけ上位ビット側にずれて設けられる。すなわち、セルアレイ１における下位ビット側ではシャント領域ＳＡ１間にビット線が６５本設けられ、上位ビット側では６３本設けられ、これらの間の領域では、ビット線６４本毎にシャント領域ＳＡ１が設けられる。従って、シャント領域ＳＡ１に隣接するビット線は、ビット線ＢＬ０、ＢＬ６４、ＢＬ６５、ＢＬ１２８、ＢＬ１２９、ＢＬ１９２、ＢＬ１９３、ＢＬ２５５である。
【０１３０】
セルアレイ２におけるシャント配線ＳＡ１は、セルアレイ１に比べて更にビット線１本分だけ上位ビット側にずれて設けられる。すなわち、セルアレイ２における下位ビット側ではシャント領域ＳＡ１間にビット線が６６本設けられ、上位ビット側では６２本設けられ、これらの間の領域では、ビット線６４本毎にシャント領域ＳＡ１が設けられる。従ってシャント領域ＳＡ１に隣接するビット線は、ビット線ＢＬ０、ＢＬ６５、ＢＬ６６、ＢＬ１２９、ＢＬ１３０、ＢＬ１９３、ＢＬ１９４、ＢＬ２５５である。
【０１３１】
セルアレイ３におけるシャント配線ＳＡ１は、セルアレイ２に比べて更にビット線１本分だけ上位ビット側にずれて設けられる。すなわち、セルアレイ３における下位ビット側ではシャント領域ＳＡ１間にビット線が６７本設けられ、上位ビット側では６１本設けられ、これらの間の領域では、ビット線６４本毎にシャント領域ＳＡ１が設けられる。従ってシャント領域ＳＡ１に隣接するビット線は、ビット線ＢＬ０、ＢＬ６６、ＢＬ６７、ＢＬ１３０、ＢＬ１３１、ＢＬ１９４、ＢＬ１９５、ＢＬ２５５である。
【０１３２】
すなわち、セルアレイ０〜セルアレイｊにおいて、隣接するシャント領域間、またはメモリセルアレイ端部とシャント領域間のビット線本数は、最も下位ビット側で（６４＋ｊ）本、最も上位ビット側で（６４−ｊ）本である。
【０１３３】
次に、本実施形態におけるビット線の選択時の様子について、図４９を用いて説明する。図４９は、カラムアドレスＣ６３が入力された際のセルアレイ０〜セルアレイ３の様子について示している。
【０１３４】
図示するように、カラムアドレスＣ６３が入力されたことによって、セルアレイ０〜セルアレイ３の全てにおいて、ビット線ＢＬ６３が選択される。すると、セルアレイ０のビット線ＢＬ６３はシャント領域ＳＡ１に接しているが、セルアレイ１〜セルアレイ３のビット線ＢＬ６３はシャント領域ＳＡ１に接していない。セルアレイ１〜セルアレイ３において、シャント領域ＳＡ１に接しているのは、それぞれビット線ＢＬ６４、ＢＬ６５、ＢＬ６６だからである。  
上記のように、本実施形態に係る構成であっても、第１の実施形態で説明した（１）、（２）の効果が得られる。
【０１３５】
次にこの発明の第５の実施形態に係る半導体記憶装置について図５０を用いて説明する。図５０は、本実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイ１０、カラム選択部１３、データ増幅部１４、及びデータ保持部１５のブロック図である。上記第１の実施形態は、メモリセルアレイ端部またはシャント領域ＳＡ１に隣接する複数のビット線が同時選択されないための構成であったのに対し、本実施形態はメモリセルアレイ端部に隣接する複数のワード線（またはセレクトゲート線）が同時選択されないための構成に係る。図中のセルアレイ０〜ｊ及びＥＣＣセルアレイ０〜ｋにおいて斜線を付した領域が、あるロウアドレスが入力された際に選択されるワード線を示す。すなわち、あるセルアレイまたはＥＣＣセルアレイにおいて、メモリセルアレイ端部に位置するワード線が選択された場合には、その他のセルアレイまたはＥＣＣセルアレイでは、メモリセルアレイ端部に位置しないワード線が選択される。
【０１３６】
図５１は、ワード線に対して割り当てられるロウアドレスの下位２ビットを、各セルアレイ０〜３について示したものである。各セルアレイ０〜３は、図５１に示すようなパターンで各ワード線にロウアドレスが割り当てられる。すると、メモリセルアレイ端部に隣接するワード線のロウアドレスは、セルアレイ０〜３間で全て異なることになる。例えば、図５１において左側のメモリセルアレイ端部に隣接するワード線に割り当てられるロウアドレスの下位２ビットは、セルアレイ０ではＲＡ０、セルアレイ１ではＲＡ１、セルアレイ２ではＲＡ２、セルアレイ３ではＲＡ３である。従って、いずれかのセルアレイでメモリセルアレイ端部に隣接するワード線が選択された場合には、他のセルアレイではシャント領域に隣接しないワード線が選択されることになる。
【０１３７】
次に各セルアレイ間におけるワード線の接続関係について、図５２を用いて説明する。図５２は、４つのセルアレイ０〜３と４つのＥＣＣセルアレイ０〜３を含むメモリセルアレイ１０の模式図である。８個のアレイ間で、メモリセルアレイ端部に隣接するワード線の重複選択を避けるには、８本のワード線ＷＬ０〜ＷＬ７についてロウアドレスを入れ換える必要がある。図示するように、セルアレイ０においてメモリセルアレイ端部に隣接するワード線ＷＬ０は、セルアレイ１〜３及びＥＣＣセルアレイ０〜３におけるワード線ＷＬ７〜ＷＬ１に共通に接続される。またセルアレイ１におけるワード線ＷＬ１は、セルアレイ１〜３及びＥＣＣセルアレイ０〜３におけるそれぞれワード線ＷＬ０、ＷＬ７〜ＷＬ２と共通に接続される。更にセルアレイ１におけるワード線ＷＬ２は、セルアレイ１〜３及びＥＣＣセルアレイ０〜３におけるそれぞれワード線ＷＬ１、ＷＬ０、ＷＬ７〜ＷＬ３と共通に接続される。更にセルアレイ１におけるワード線ＷＬ３は、セルアレイ１〜３及びＥＣＣセルアレイ０〜３におけるそれぞれワード線ＷＬ２〜ＷＬ０、ＷＬ７〜ＷＬ４と共通に接続される。更にセルアレイ１におけるワード線ＷＬ４は、セルアレイ１〜３及びＥＣＣセルアレイ０〜３におけるそれぞれワード線ＷＬ３〜ＷＬ０、ＷＬ７〜ＷＬ３と共通に接続される。以下、図示する通りである。
【０１３８】
本実施形態に係る構成であると、上記第１の実施形態で説明した（１）の効果が得られる。カラム方向だけでなくロウ方向でも、メモリセルアレイ端ではワード線またはセレクトゲート線の寸法のばらつきが発生しやすい。従って、メモリセル内のＭＯＳトランジスタの特性がばらつき、特異なビットとして見える可能性が高い。その対策として、図５２に示すようにカラムの場合と同様にダミーワード線ＤＷＬ及びダミーセレクトゲート線ＤＳＧを設ける手法があるが、それでも十分な対策とならない場合も多い。その結果、訂正可能ビットが１ビットや２ビットであるＥＣＣ回路では、不良セルの救済効率が上がらないという問題が発生する。
【０１３９】
しかし本実施形態の構成であると、いずれかのセルアレイにおいてメモリセルアレイ端部に隣接するワード線が選択された場合、その他のセルアレイで選択されるワード線はメモリセルアレイ端部に隣接しないワード線である。従って、不良ワード線が複数選択される確率が非常に低くなり、ＥＣＣ回路による救済効率を効果的に向上出来る。
【０１４０】
次にこの発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第５の実施形態で説明した２Ｔｒフラッシュメモリにおいて、階層ビット線方式及びワード線シャント配線を適用し、更にロウデコーダ１１を書き込み用デコーダ及び読み出し用デコーダに分割したものである。その他の構成は第１の実施形態で説明したとおりであるので説明は省略する。
【０１４１】
まずセルアレイ０の構成について図５３を用いて説明する。図５３はセルアレイ０の回路図であり、その他のセルアレイ１〜ｊ及びＥＣＣセルアレイ０〜ｋも同様の構成を有している。
【０１４２】
図示するようにセルアレイ０は、（ｘ×ｙ、但しｘ、ｙは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。
【０１４３】
各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図５３では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。そして、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ２５５のいずれかに共通接続され、同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ２５５のいずれかに共通接続されている。
【０１４４】
次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ８１〜８４を備えている。ＭＯＳトランジスタ８１〜８４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ８１と８２の電流経路の他端が共通接続され、ＭＯＳトランジスタ８３と８４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ８１と８２の共通接続ノードをノードＮ２０、ＭＯＳトランジスタ８３と８４の共通接続ノードをＮ２１と以下では呼ぶこととする。ＭＯＳトランジスタ８１〜８４のゲートは、書き込み用カラム選択線ＷＣＳＬ０、ＷＣＳＬ１、…のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ８１、８３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ８２、８４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬは、書き込み時において、制御回路１８によって選択される。
【０１４５】
書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１、…のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ２０同士、またはノードＮ２１同士を共通接続する。
【０１４６】
次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ８５〜８８を備えている。ＭＯＳトランジスタ８５〜８８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ８５〜８８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ８５〜８８の共通接続ノードをノードＮ３０と以下では呼ぶこととする。ＭＯＳトランジスタ８５〜８８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０、ＲＣＳＬ１、…に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ８５〜８８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬに接続されている。読み出し用カラム選択線ＲＣＳＬは、読み出し時において制御回路１８によって選択される。
【０１４７】
読み出し用カラムセレクタＲＣＳ内のノードＮ３０は、読み出し用グローバルビット線ＲＧＢＬ０、ＲＧＢＬ１、…のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ３０同士を共通接続する。
【０１４８】
次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ８９〜９２を備えている。ＭＯＳトランジスタ８９〜９２の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ８９〜９２の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。書き込み禁止電圧ＶＰＩは電圧発生回路１９によって生成される。ＭＯＳトランジスタ８９〜９２のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０、ＩＣＳＬ１、…のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ８９、９１は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ９０、９２は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬは、書き込み時において制御回路１８によって選択される。
【０１４９】
本実施形態に係るセルアレイ０の構成は、次のようにも説明できる。すなわち、セルアレイ０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、同一のワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、同一のセレクトゲート線に共通接続されている。そして、同一列にある４つのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、セルアレイ０内のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ８１、８２を介して、同一の書き込み用グローバルビット線ＷＧＢＬに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ８３、８４を介して、同一の書き込み用グローバルビット線ＷＧＢＬに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ８５〜８８を介して、同一の読み出し用グローバルビット線ＲＧＢＬに共通接続されている。更にローカルビット線ＬＢＬ０〜ＬＢＬ３の各々は、ＭＯＳトランジスタ８９〜９２を介して書き込み禁止電圧ノードに接続される。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバ１２に接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。
【０１５０】
次に、本実施形態に係るロウデコーダ１１の構成について図５４を用いて説明する。図５４は、本実施形態に係るロウデコーダ１１及びメモリセルアレイ１０の回路図である。図示するように、ロウデコーダ１１は書き込み用デコーダ１００及びセレクトゲートデコーダ１１０を備えている。書き込み用デコーダ１００は、書き込み時においていずれかのワード線を選択し、選択ワード線に対して正電位ＶＰＰ（１２Ｖ）を印加する。またメモリセルアレイが形成されたｐ型ウェル領域及び全てのセレクトゲート線に負電位ＶＢＢ１（−７Ｖ）を印加する。更に消去時において、全ワード線に負電位ＶＢＢ２（−８Ｖ）を印加すると共に、メモリセルアレイが形成されたｐ型ウェル領域に正電圧ＶＰＰを印加する。セレクトゲートデコーダ１１０は、読み出し時においていずれかのセレクトゲート線を選択し、選択セレクトゲート線に正電位Ｖcc２を印加する。
【０１５１】
上記書き込み用デコーダ１００及びセレクトゲートデコーダ１１０の構成について説明する。まず、セレクトゲートデコーダ１１０の構成について説明する。セレクトゲートデコーダ１１０は、アドレスデコード部１１１及びスイッチ素子群１１２を備えている。アドレスデコード部１１１は、複数のロウアドレスデコード回路１１６を有している。ロウアドレスデコード回路１１６はセレクトゲート線毎に設けられ、電源電圧Ｖcc２で動作し、ロウアドレス信号をデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路１１６は、ＮＡＮＤ回路１１３及びインバータ１１４を有している。ＮＡＮＤ回路１１３は、ロウアドレス信号の各ビットのＮＡＮＤ演算を行う。そして、インバータ１１４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【０１５２】
スイッチ素子群１１２は、ｎチャネルＭＯＳトランジスタ１１５を有している。ｎチャネルＭＯＳトランジスタ１１５は、セレクトゲート線毎に設けられている。そして、インバータ１１４の出力が、ｎチャネルＭＯＳトランジスタ１１５の電流経路を介して、セレクトゲート線に与えられる。なお、ｎチャネルＭＯＳトランジスタ１１５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ１１５はオフ状態とされ、読み出し動作時にはオン状態とされる。
【０１５３】
次に、書き込み用デコーダ１００の構成について説明する。書き込み用デコーダ１００は、アドレスデコード部１０１及びスイッチ素子群１０２を備えている。アドレスデコード部１０１は、複数のロウアドレスデコード回路１０６を備えている。ロウアドレスデコード回路１０６はセレクトゲート線毎に設けられ、電源電圧Ｖcc２で動作し、ロウアドレス信号をデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路１０６は、ＮＡＮＤ回路１０３及びインバータ１０４を有している。ＮＡＮＤ回路１０３は、ロウアドレス信号の各ビットのＮＡＮＤ演算を行う。そして、インバータ１０４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【０１５４】
スイッチ素子群１０２は、ｎチャネルＭＯＳトランジスタ１０５を有している。ｎチャネルＭＯＳトランジスタ１０５は、セレクトゲート線毎に設けられている。そして、インバータ１０４の出力が、ｎチャネルＭＯＳトランジスタ１０５のゲートには、制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、書き込み動作には、ＭＯＳトランジスタ１０５はオン状態とされ、読み出し動作時にはオフ状態とされる。
【０１５５】
次に、本実施形態に係る２Ｔｒフラッシュメモリの平面構造について図５５及び図５６を用いて説明する。図５５及び図５６は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目及び第２層目の金属配線層の平面パターンを示した平面図である。以下では、上記第１の実施形態で説明した図６乃至図９と異なる点について説明する。なお、メモリセルアレイ端部及びシャント領域ＳＡ１に隣接して設けられるダミービット線については、図示を省略している。
【０１５６】
まず図５５に示すように、素子領域群ＡＡＧ内には、複数のビット線毎にソースコンタクト領域ＳＣＡが設けられている。ソースコンタクト領域ＳＣＡ内では、１列の素子領域ＡＡが形成されており、この素子領域ＡＡ上にはダミーのメモリセルが形成される。また、シャント領域ＳＡ１においては、セレクトゲート線だけでなくワード線も、その一部が幅広に形成されている。このワード線について幅広に形成された領域を以後シャント部ＳＡ３と呼ぶ。シャント部ＳＡ３は、ワード線ＷＬ０〜ＷＬ２５５に関して、第２方向に沿って交互に設けられている。すなわち、あるシャント領域ＳＡ１においては、ワード線ＷＬ０、ＷＬ２、ＷＬ４、…についてシャント部ＳＡ３が形成され、当該シャント領域ＳＡ１に隣接する別のシャント領域ＳＡ１においては、ワード線ＷＬ１、ＷＬ３、ＷＬ５、…についてシャント部ＳＡ３が形成されている。そしてシャント部ＳＡ３は、隣接するワード線側に凸となるように形成されている。
【０１５７】
次に、図５５を用いて１層目の金属配線層のパターンについて説明する。なお図５５においては斜線を付した領域が、１層目の金属配線層である。図示するように、第１の実施形態で説明した図７の構成において、更に金属配線層１２０が形成されている。金属配線層１２０は、ワード線ＷＬ０〜ＷＬ２５５のシャント配線として機能する。金属配線層１２０は、カラム方向で隣接する金属配線層４２と金属配線層４１との間に、金属配線層４１、４２と電気的に分離され且つ第２方向に沿ったストライプ形状に形成されている。金属配線層１２０は、素子領域群ＡＡＧ内においてはセレクトゲート線上に形成される。またシャント領域ＳＡ１内では、ワード線のシャント部ＳＡ３上を通過するように折れ曲がっている。すなわち金属配線層１２０は、シャント領域ＳＡ１において、隣接する金属配線層４１に相対する面の反対側に凸となるような平面パターンを有している。但し、当該シャント領域ＳＡ１においてシャント部ＳＡ３を持たないワード線に対応する金属配線層１２０も、シャント部ＳＡ３を持つワード線に対応する金属配線層１２０と同じように折れ曲がっている。従って、金属配線層４１に隣接する２本の金属配線層１２０は、金属配線層４１に対して線対称となるような平面パターンを有している。そして金属配線層１２０は、シャント領域ＳＡ１において、対応するワード線ＷＬのシャント部ＳＡ３とコンタクトプラグＣＰ２０により接続されている。
【０１５８】
次に図５６を用いて２層目の金属配線層のパターンについて説明する。なお図５６においては斜線を付した領域が２層目の金属配線層である。図示するように、上記第１の実施形態で説明した図８の構成において、更に金属配線層１３０が形成されている。金属配線層１３０は金属配線層４４と同様のパターンを有しており、その線幅は金属配線層４４と同一である。そして金属配線層１３０はソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ２１によって、第１層目の金属配線層４１と接続されている。すなわち、第１方向で分離されている複数の金属配線層４１が、金属配線層１３０によって共通接続されている。
【０１５９】
第３層目の金属配線層のパターンは図９と同様である。更に本実施形態に係る構成では、書き込み用グローバルビット線ＷＧＢＬ及び読み出し用グローバルビット線ＲＧＢＬが、第４層目に形成された金属配線層によって形成される。
【０１６０】
次に本実施形態に係る２Ｔｒフラッシュメモリの動作について、図５３及び図５４を用いて簡単に説明する。  
まず書き込み動作について説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。
【０１６１】
ローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルにデータを書き込む場合には、書き込み用カラム選択線ＣＳＬ０及び書き込み禁止カラム選択線ＩＣＳＬ１が選択される。その結果、ＭＯＳトランジスタ８１、９０がオン状態、ＭＯＳトランジスタ８２、８９がオフ状態となる。従って、選択ローカルビット線ＬＢＬ０、ＬＢＬ２には、書き込み用グローバルビット線ＷＧＢＬから、書き込みデータに応じた電圧が与えられる。他方、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には、ＭＯＳトランジスタ９０によって書き込み禁止電圧ＶＰＩが印加される。
【０１６２】
そして書き込み用デコーダ１００がいずれかワード線を選択して、選択ワード線に正電圧ＶＰＰを印加する。また信号ＷＳＧが“Ｈ”レベル（０Ｖ〜Ｖcc２）とされて分離用ＭＯＳトランジスタ１０５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線に負電位ＶＢＢ１が印加される。更に書き込み用デコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域）に負電位ＶＢＢ１が印加する。なお、書き込み時においては、信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ１１０のアドレスデコード部１１１は、セレクトゲート線から電気的に分離される。
【０１６３】
また、読み出し用カラム選択線ＲＣＳＬは非選択とされる。これにより全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ８５〜８８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離される。
【０１６４】
次に消去動作について説明する。消去動作にあたっては、ＭＯＳトランジスタ８１〜９２の全てがオフ状態とされる。従って、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み用グローバルビット線ＷＧＢＬ、読み出し用グローバルビット線ＲＧＢＬ、及びＶＰＩノードと電気的に分離されて、フローティングの状態となる。
【０１６５】
そして書き込み用デコーダ１００は、選択ブロック内における全てのワード線に負電圧ＶＢＢ２を印加する。更に書き込み用デコーダ１００は、メモリセルが形成されている基板に正電位ＶＰＰを印加する。なお消去時においては、信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされており、セレクトゲートデコーダ１１０のアドレスデコード部１１１は、セレクトゲート線から電気的に分離されている。
【０１６６】
なお、セレクトゲート線の電位はｐ型ウェル領域５１とのカップリングによって、約ＶＰＰまで上昇する。そのため選択トランジスタＳＴのゲート絶縁膜にはほとんど電圧ストレスがかからない。但し、書き込み用デコーダ１００において、ＶＳＧＰＷ＝ＶＰＰとし、更にＭＯＳトランジスタ１０５をオン状態とすることで、セレクトゲート線にＶＰＰを印加しても良い。
【０１６７】
次に読み出し動作について説明する。読み出し時には、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のいずれかが選択される。これにより、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかが、読み出し用グローバルビット線ＲＧＢＬに接続される。また書き込み用カラム選択線ＷＣＳＬ及び書き込み禁止カラム選択線ＩＣＳＬは全て非選択とされ、ローカルビット線ＬＢＬ０〜ＬＢＬ３は、書き込み用グローバルビット線ＷＧＢＬ及びＶＰＩノードと分離される。
【０１６８】
そして、信号ＺＩＳＯＧが“Ｈ”レベルとされ、分離用ＭＯＳトランジスタ１１５がオン状態とされる。セレクトゲートデコーダ１１０は、いずれかのセレクトゲート線を選択し、選択セレクトゲート線に“Ｈ”レベル（Ｖcc２＝３Ｖ）を印加する。また書き込み用デコーダ１００は全てのワード線を非選択（０Ｖ）とし、且つｐ型ウェル領域５１の電位ＶＰＷを０Ｖとする。更に、ソース線ドライバ１２はソース線の電位を０Ｖとする。なお、読み出し時において信号ＷＳＧは“Ｌ”レベルとされ、ＶＳＧＰＷノードとセレクトゲート線とは電気的に分離されている。
【０１６９】
上記のようにこの発明の第６の実施形態に係るフラッシュメモリによれば、上記（１）乃至（４）の効果に加えて、下記（５）乃至（８）の効果を得ることが出来る。  
（５）ロウデコーダの性能を向上出来る。  
本実施形態に係るフラッシュメモリであると、書き込み及び消去時には正負の高電圧ＶＰＰ、ＶＢＢ１、ＶＢＢ２を用い、読み出し時には比較的低電圧のＶcc２（３Ｖ）を用いている。この場合、ロウデコーダが書き込み及び消去、並びに読み出しの両方に対応するためには、高電圧ＶＰＰ１、ＶＢＢ１、ＶＢＢ２に耐えうる高耐圧のＭＯＳトランジスタでロウデコーダを形成する必要がある。しかし、このような高耐圧ＭＯＳトランジスタは、読み出し時に限って見れば無駄に耐圧が高いだけであり、読み出し速度を低下させる原因となる。
【０１７０】
この点、本実施形態に係る構成であると、ロウデコーダを書き込み及び消去用のデコーダ１００と、読み出し用のデコーダ１１０とに分離している。そして、分離用ＭＯＳトランジスタ１０５、１１５を設けることにより、読み出し時にはセレクトゲート線とアドレスデコード部１１１とを接続し、書き込み・消去時にはセレクトゲート線とアドレスデコード部１１１とを電気的に分離している。
【０１７１】
その結果、低電圧を用いる読み出し系のデコード回路１１１が、ＶＰＰ１やＶＢＢ１、ＶＢＢ２といった高電圧が印加されることから防止出来る。従って、アドレスデコード部１１１を低耐圧ＭＯＳトランジスタで形成することが出来る。よって、読み出し動作を高速化出来る。また、高耐圧ＭＯＳトランジスタは書き込み系のアドレスデコード回路１０１と分離用ＭＯＳトランジスタ１０５、１１５にのみ使用すれば良く、その数を必要最小限にすることが出来る。そのため、ロウデコーダのサイズを小型化出来る。このように、ロウデコーダの動作速度の向上及び小型化を実現出来、ロウデコーダの性能を向上出来る。
【０１７２】
（６）フラッシュメモリの動作速度を向上出来る。  
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。
【０１７３】
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、書き込み用カラムセレクタＷＣＳによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。よって、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。読み出し時おいても同様である。
【０１７４】
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
【０１７５】
（７）読み出し速度を向上できる。  
フラッシュメモリにおいては、書き込み時には、ＶＰＰ１、ＶＢＢ１等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。
【０１７６】
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、その間に存在する回路を全てゲート絶縁膜の薄いトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。
【０１７７】
（８）書き込み動作の信頼性を向上できる。  
上記（６）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
【０１７８】
次にこの発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態を３Ｔｒ−ＮＡＮＤ型フラッシュメモリに適用したものである。図５７はセルアレイ０の回路図である。
【０１７９】
図示するように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【０１８０】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ２５５のいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤ２５５のいずれかに共通接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳ２５５のいずれかに共通接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬ２５５のいずれかに共通接続されている。
【０１８１】
図５８はセルアレイ０のビット線方向に沿った断面図である。図示するように、ｐ型半導体基板４０の表面領域内にｎ型ウェル領域５０が形成され、ｎ型ウェル領域５０表面内にｐ型ウェル領域５１が形成されている。ｐ型ウェル領域上には、ゲート絶縁膜５２を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、第１の実施形態と同様にゲート絶縁膜５２上に形成された多結晶シリコン層５３、多結晶シリコン層５３上に形成されたゲート間絶縁膜５４、及びゲート間絶縁膜５４上に形成された多結晶シリコン層５５を有している。
【０１８２】
メモリセルトランジスタＭＴの構造は、第１の実施形態で説明した２ＴｒフラッシュメモリのメモリセルトランジスタＭＴと同様であり、選択トランジスタＳＴ１、ＳＴ２の構造は、２Ｔｒフラッシュメモリの選択トランジスタＳＴと同様である。
【０１８３】
メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層５６を共有している。
【０１８４】
そして、選択トランジスタＳＴ１のドレイン領域は、コンタクトプラグＣＰ２、ＣＰ４及び金属配線層４２を介在してビット線４４に接続される。また選択トランジスタＳＴ２のソース領域は、コンタクトプラグＣＰ１を介在してソース線４１に接続される。勿論、３Ｔｒ−ＮＡＮＤ型フラッシュメモリでも、ワード線のシャント配線１２０及びセレクトゲート線のシャント配線４７を設けても良い。
【０１８５】
上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリであっても、上記第１乃至第６の実施形態で説明した効果を得ることが出来る。
【０１８６】
次に、この発明の第８の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記実施形態で説明した２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤフラッシュメモリ、及びＮＡＮＤ型フラッシュメモリを同一のチップ上に混載したＬＳＩに係るものである。図５９は、本実施形態に係るシステムＬＳＩのブロック図である。
【０１８７】
図示するように、システムＬＳＩ２００は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ３００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０、２Ｔｒフラッシュメモリ３２０、ＭＣＵ４００、及びＩ／Ｏ回路５００を備えている。
【０１８８】
ＮＡＮＤ型フラッシュメモリ３００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリの構成は上記第１の実施形態で説明したとおりである。
【０１８９】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０は、ＬＳＩ２００へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０の構成は、上記第７の実施形態で説明したとおりである。
【０１９０】
２Ｔｒフラッシュメモリ３２０は、ＭＣＵ４００が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ５２０の構成は上記第１乃至第６の実施形態で説明した通りである。
【０１９１】
ＭＣＵ４００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ３２０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ４００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ３２０にアクセスする。ＭＣＵ４００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ３００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ４００は、ＮＡＮＤ型フラッシュメモリ３００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０から所定のデータを読み出す。そしてＭＣＵ４００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ３００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ３００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ３００内のデータへのアクセスが行われる。すなわち、ＭＣＵ４００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ３００へトリガをかけ、データの読み出し（書き込み）を行う。
【０１９２】
Ｉ／Ｏ回路５００は、ＬＳＩ２００と外部との信号の授受を制御する。
【０１９３】
本実施形態に係るシステムＬＳＩによれば、第１乃至第７の実施形態で説明した（１）乃至（８）の効果に加えて、更に以下の効果が得られる。  
（９）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。  
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ３００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０、及び２Ｔｒフラッシュメモリ３２０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成出来る。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
【０１９４】
（１０）システムＬＳＩを高性能化出来る。  
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５１０、及び２Ｔｒフラッシュメモリ５２０を有している。
【０１９５】
２Ｔｒフラッシュメモリ３２０は、ＮＡＮＤ型フラッシュメモリ３００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０と異なり、書き込み及び消去時に正電圧と負電圧を用いている。従って、２Ｔｒフラッシュメモリ３２０が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ３００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来、動作速度をＮＡＮＤ型フラッシュメモリ３００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０に比べて高速化出来る。
【０１９６】
また本実施形態では、上記２Ｔｒフラッシュメモリ３２０に、ＭＣＵ４００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能であるから、ＭＣＵ４００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ３２０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
【０１９７】
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０は、消去単位がＮＡＮＤ型フラッシュメモリ５００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３１０は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
【０１９８】
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ３００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ３２０に保持させ、ＭＣＵ４００によって上記制御を行わせれば良いからである。ＭＣＵ４００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ３００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ４００の能力と、本来ＭＣＵ４００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ３００の制御を行っても良い。
【０１９９】
上記のように、この発明の実施形態に係るフラッシュメモリによれば、メモリセルアレイ端部及びシャント領域に隣接するビット線が同時に複数選択されることの無いように、ビット線にカラムアドレスが割り当てられている。従ってＥＣＣによるメモリセル救済効率を向上出来る。なお上記実施形態ではシャント領域ＳＡ１を、ワード線またはセレクトゲート線とシャント配線とを接続する領域として説明した。しかしシャント領域ＳＡ１は、図６０に示すように、コンタクトプラグＣＰ３０等によって、ウェル領域５０、５１や半導体基板４０に電位を与えるための領域であっても良い。また本実施形態は、不良が発生しやすい領域であれば、シャント領域及びメモリセルアレイ端部以外の領域であっても適用出来る。
【０２００】
例えば、上記第５の実施形態で説明した構成において、ソースコンタクト領域ＳＣＡも、メモリセルのパターンの規則性が崩れる領域である。従って、上記実施形態におけるシャント領域ＳＡ１を、ソースコンタクト領域に置き換えてもよい。
【０２０１】
更に上記実施形態では、ＥＣＣ回路によって訂正可能なビット数が１ビットである場合を例に挙げて説明した。しかし訂正可能なビット数は２ビット以上であっても良く、その場合には、メモリセルアレイ端部またはシャント領域に隣接するビット線が、訂正可能ビット数だけ、同時に選択されても良い。図６１は、訂正可能ビット数が２ビットである場合について示している。図６１の構成であると、メモリセルアレイ端部またはシャント領域に隣接する２本のビット線が同時選択される場合がある。しかしＥＣＣ回路は２ビット訂正可能であるので、例えその２本のビット線に不良があっても救済可能である。
【０２０２】
また、ＥＣＣ回路における訂正可能ビット数より多い数の、メモリセルアレイ端部及びシャント領域に隣接するビット線が同時選択されても良い。すなわち、メモリセルアレイ端部及びシャント領域に隣接し、且つ同時選択されるビット線本数は、必ずしも訂正可能ビット数以下である必要はない。すなわち、セルアレイ内におけるメモリセルアレイ端部及びシャント領域のいずれか１箇所でも、上記実施形態で説明したアドレス割り当て方法を適用すれば、同時選択されるビット線本数は減少する。従って、従来に比べれば、同時選択されるビット線のうち、不良となりやすいビット線の数が減るので、訂正可能なビット数より多い数の不良が選択される確率は下がる。よってＥＣＣ回路による救済効率は向上する。
【０２０３】
なお、上記実施形態において、シャント領域ＳＡ１にも素子領域ＡＡが形成されても良い。すなわち、シャント領域ＳＡ１の構造は特に問題ではなく、シャント領域ＳＡ１は一例に過ぎず、不良の発生しやすい箇所があれば本実施形態が適用出来る。また上記実施形態は、２Ｔｒフラッシュメモリ及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリを例に説明したが、勿論、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＭＲＡＭ、Ferroelectric ＲＡＭ、またはＳＲＡＭなど様々なメモリに適用できる。
【０２０４】
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図６２にメモリカードの例を示した。図６２に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ１（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ１は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０２０５】
メモリカード９００に搭載されたフラッシュメモリ１に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０２０６】
図６３に別のメモリカードの例を示した。図６２に示したメモリカードと異なる点は、フラッシュメモリ１を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
【０２０７】
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０２０８】
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
【０２０９】
図６４は、別のアプリケーションを示す。図６４に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
【０２１０】
図６５に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１３００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１３００が搭載される。
【０２１１】
図６６に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０２１２】
別のアプリケーションを図６７、図６８に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
【０２１３】
すなわち、この発明の第１乃至第８の実施形態に係る半導体記憶装置は、  
１．メモリセルがマトリクス状に配置された複数のメモリセルアレイと、  
前記メモリセルアレイ内において、同一行の前記メモリセルのゲートを共通接続するワード線と、  
前記メモリセルアレイ内において、同一列の前記メモリセルのドレインを共通接続するビット線と、  
前記メモリセルアレイ毎に設けられ、各メモリセルアレイにおける前記ビット線を選択するカラムゲートと、  
前記メモリセルアレイ毎に設けられ、前記カラムゲートによって選択された前記ビット線に前記メモリセルから読み出されたデータを増幅するセンスアンプと、  
前記読み出されたデータの誤り訂正を行う誤り訂正回路とを具備し、前記メモリセルアレイは、前記ビット線に沿ったストライプ形状を有し且つ半導体基板内に周期的に繰り返して形成された第１素子分離領域と、隣接する前記素子分離領域間の素子領域上に形成された前記メモリセルとを含み、前記ワード線方向に沿って複数配置された第１領域と、  
前記ワード線に沿った方向で前記第１領域に隣接して設けられ、前記ワード線方向に沿った幅が前記第１素子分離領域よりも大きい第２素子分離領域を含む第２領域とを備え、
前記第１領域内において、前記第２領域に隣接するビット線のアドレスが、前記メモリセルアレイ間で異なる。  
２．メモリセルがマトリクス状に配置された複数のメモリセルアレイと、  
前記メモリセルアレイ内において、同一行の前記メモリセルのゲートを共通接続するワード線と、  
前記メモリセルアレイ内において、同一列の前記メモリセルのドレインを共通接続するビット線と、  
前記メモリセルアレイ毎に設けられ、各メモリセルアレイにおける前記ビット線を選択するカラムゲートと、  
前記メモリセルアレイ毎に設けられ、前記カラムゲートによって選択された前記ビット線に前記メモリセルから読み出されたデータを増幅するセンスアンプと、  
前記読み出されたデータの誤り訂正を行う誤り訂正回路とを具備し、前記メモリセルアレイは、前記ビット線に沿ったストライプ形状を有し且つ半導体基板内に周期的に繰り返して形成された第１素子分離領域と、隣接する前記素子分離領域間の素子領域上に形成された前記メモリセルとを含み、前記ワード線方向に沿って複数配置された第１領域と、  
前記ワード線に沿った方向で前記第１領域に隣接して設けられ、前記ワード線方向に沿った幅が前記第１素子分離領域よりも大きい第２素子分離領域を含む第２領域とを備え、
前記カラムゲートは、前記ビット線毎に設けられ且つ電流経路の一端が対応する前記ビット線に接続されたＭＯＳトランジスタを含み、  
前記ＭＯＳトランジスタは前記カラムゲート内において行列状に配置され、同一行の前記ＭＯＳトランジスタのゲートは共通接続され、前記第２領域に隣接するビット線に接続される前記ＭＯＳトランジスタは前記メモリセルアレイ間で互いに異なる行に配置される。  
３．上記１または２において、前記ワード線に沿った方向で前記メモリセルアレイに隣接するように設けられ、前記ワード線を選択するロウデコーダを更に備え、  
前記第２領域は、前記第１領域の配列の端部に隣接し、且つ前記ロウデコーダに隣接する。  
４．上記１または２において、前記第２領域上に設けられ、前記半導体基板に接続されたコンタクトプラグを更に備える。  
５．上記１または２において、前記メモリセルのソースを共通接続するソース線と、前記第２領域上に設けられた、前記ワード線のシャント領域とを更に備える。  
６．上記１乃至５いずれかにおいて、前記誤り訂正回路がｎビット（ｎ：１以上の自然数）の誤りを訂正可能な場合、前記第２領域に隣接する前記ビット線のうち、前記メモリセルアレイ間で同一カラムアドレスが割り当てられるビット線はｎ本以下である。  
７．上記１または２において、前記第２領域は、前記第１領域の配列の両端部に隣接して配置されたアレイ端領域と、前記ワード線のシャント領域が形成された複数のアレイ内領域とを含み、  
前記アレイ内領域間の前記第１領域内に設けられた前記ビット線の本数は、前記メモリセルアレイ間で互いに同一であり、  
前記アレイ端領域と該アレイ端領域に最近接の前記アレイ内領域との間の前記第１領域内に設けられた前記ビット線の本数は、前記メモリセルアレイ間で互いに異なる。  
８．前記メモリセルのソースを共通接続するソース線を更に備え、  
前記メモリセルは、フローティングゲートと制御ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備え、  
前記ワード線は、前記メモリセルアレイ内において同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続する制御ゲート線と、前記メモリセルアレイ内において同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線とを含み、  
前記ビット線は、前記メモリセルアレイ内において同一列にある前記第１ＭＯＳトランジスタのドレインを共通接続し、  
前記ソース線は、前記メモリセルアレイ内における前記第２ＭＯＳトランジスタのソースを共通接続する。  
９．メモリセルがマトリクス状に配置された複数のメモリセルアレイと、  
前記メモリセルアレイ内において、同一行の前記メモリセルのゲートまたは同一列の前記メモリセルのドレインを共通接続する第１配線と、  
前記第１配線に直交する方向における前記メモリセルアレイ端部に、前記第１配線と平行に設けられた、前記第１配線のダミー配線と、  
前記メモリセルアレイ毎に設けられ、各メモリセルアレイのカラム方向を選択するカラムゲートと、  
前記メモリセルアレイ毎に設けられ、前記カラムゲートによって選択された前記カラムに対応するメモリセルから読み出されたデータを増幅するセンスアンプと、  
前記読み出されたデータの誤り訂正を行う誤り訂正回路とを具備し、前記ダミー配線に隣接する前記第１配線には、前記メモリセルアレイ間で互いに異なるアドレスが割り当てられる。  
１０．上記９において、前記メモリセルのソースを共通接続するソース線を更に備え、  
前記メモリセルは、フローティングゲートと制御ゲートとを有する第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備え、  
前記第１配線は、前記メモリセルアレイ内において同一行にある前記第１ＭＯＳトランジスタの前記制御ゲート及び第２ＭＯＳトランジスタのゲート、または前記メモリセルアレイ内において同一列にある前記第１ＭＯＳトランジスタのドレインを共通接続し、  
前記ソース線は、前記メモリセルアレイ内における前記第２ＭＯＳトランジスタのソースを共通接続する。  
１１．上記１記載の半導体記憶装置を具備することを特徴とするメモリカード。  
１２．上記１１において、前記半導体記憶装置を制御する制御回路を更に備える。
【０２１４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０２１５】
【図１】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、カラム選択部、データ増幅部、及びデータ保持部のブロック図。
【図３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの回路図。
【図４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及びカラムゲートの回路図。
【図５】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるＥＣＣ回路及び入出力バッファのブロック図。
【図６】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの平面図。
【図７】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの平面図であり、第１層目の金属配線層を示す図。
【図８】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの平面図であり、第２層目の金属配線層を示す図。
【図９】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの平面図であり、第３層目の金属配線層を示す図。
【図１０】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの断面図であり、図６におけるＸ１−Ｘ１’線に沿った断面図。
【図１１】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの断面図であり、図６におけるＸ２−Ｘ２’線に沿った断面図。
【図１２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの断面図であり、図６におけるＸ３−Ｘ３’線に沿った断面図。
【図１３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの断面図であり、図６におけるＸ４−Ｘ４’線に沿った断面図。
【図１４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの断面図であり、図６におけるＹ１−Ｙ１’線に沿った断面図。
【図１５】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの断面図であり、図６におけるＹ２−Ｙ２’線に沿った断面図。
【図１６】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイにおけるシャント領域の斜視図。
【図１７】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの、メモリセルアレイ端部における平面図。
【図１８】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、セルアレイ中におけるシャント領域の配置を説明するための図。
【図１９】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及び第１カラムゲートの回路図。
【図２０】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及び第１カラムゲートの回路図。
【図２１】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及び第１カラムゲートの回路図。
【図２２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及び第１カラムゲートの回路図。
【図２３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図２４】フラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図２５】フラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図２６】フラッシュメモリの備えるセルアレイにおいて、選択カラムとＥＣＣ訂正の可否との関係を示すダイアグラム。
【図２７】この発明の第１の実施形態に係るフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図２８】この発明の第１の実施形態に係るフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図２９】この発明の第１の実施形態に係るフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図３０】この発明の第１の実施形態に係るフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図３１】この発明の第１の実施形態に係るフラッシュメモリの備えるセルアレイにおいて、選択カラムとＥＣＣ訂正の可否との関係を示すダイアグラム。
【図３２】ＮＡＮＤ型フラッシュメモリの備えるＮＡＮＤセルの回路図。
【図３３】ＮＡＮＤ型フラッシュメモリの備えるＮＡＮＤセルの平面図。
【図３４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルの平面図。
【図３５】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及びカラムゲートの回路図。
【図３６】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及びカラムゲートの回路図。
【図３７】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及びカラムゲートの回路図。
【図３８】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイ及びカラムゲートの回路図。
【図３９】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムゲートの平面図。
【図４０】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムゲートの平面図。
【図４１】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムゲートの平面図。
【図４２】この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムゲートの平面図。
【図４３】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図４４】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムゲートの平面図。
【図４５】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムゲートの平面図。
【図４６】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるカラムゲートの平面図。
【図４７】この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図４８】この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図あり、セルアレイ中におけるシャント領域の配置を説明するための図。
【図４９】この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの回路図。
【図５０】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、カラム選択部、データ増幅部、及びデータ保持部のブロック図。
【図５１】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図５２】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの回路図。
【図５３】この発明の第６の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの回路図。
【図５４】この発明の第６の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイとロウデコーダの回路図。
【図５５】この発明の第６の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの平面図であり、第１層目の金属配線層を示す図。
【図５６】この発明の第６の実施形態に係る２Ｔｒフラッシュメモリの備えるセルアレイの平面図であり、第２層目の金属配線層を示す図。
【図５７】この発明の第７の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるセルアレイの回路図。
【図５８】この発明の第７の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルの断面図。
【図５９】この発明の第８の実施形態に係るシステムＬＳＩのブロック図。
【図６０】この発明の第１乃至第８の実施形態の第１変形例に係るフラッシュメモリの備えるセルアレイの平面図であり、シャント領域の様子を示す図。
【図６１】この発明の第１乃至第８の実施形態の第２変形例に係るフラッシュメモリの備えるセルアレイと、そのカラムアドレスとの関係を示す概念図。
【図６２】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図６３】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図６４】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。
【図６５】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６６】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６７】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図６８】この発明の第１乃至第８の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【０２１６】
１、３００〜３２０…フラッシュメモリ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ソース線ドライバ、１３…カラム選択部、１４…データ増幅部、１５…データ保持部、１６…ＥＣＣ回路、１７…入出力バッファ、１８…制御回路、１９…電圧発生回路、２０…カラムゲート、２１…センスアンプ、２２…ラッチ回路、２３、２６、２６−０〜２６−３、２７、８１〜９０、１０５…ＭＯＳトランジスタ、２４…第１カラムゲート、２５…第２カラムゲート、３０、３１…切替回路、３２…誤り訂正回路、３３…誤り検出回路、３４…出力切替回路、３５…ＥＣＣ発生回路、３６…入力切替回路、３７…入力バッファ、３８…出力バッファ、４０…半導体基板、４１〜４７、７１〜７４、１２０…金属配線層、５０…ｎ型ウェル、５１…ｐ型ウェル、５２…ゲート絶縁膜、５３、５５…多結晶シリコン層、５４…ゲート間絶縁膜、５６…不純物拡散層、５７〜６０…層間絶縁膜、６１…絶縁膜、７０…ゲート絶縁膜、１００…書き込み用デコーダ、１０１、１１１…アドレスデコード部、１０２、１１２…スイッチ群、１０３、１１３…ＮＡＮＤゲート、１０４、１１４…インバータ、１１０…セレクトゲートデコーダ、２００…システムＬＳＩ、４００…ＭＣＵ、５００…Ｉ／Ｏ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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