(57)【要約】【課題】２系統の電源の高電源電圧系または低高電源電圧系の一方の系で電源供給の不足や動作不安定が生じても、システムＬＳＩ等の半導体集積回路の内部の種々の問題を回避すること。【解決手段】集積回路は、第１電源回路ＶＤＤ１＿Ｒｅｇから第１電源電圧ＶＤＤ１が供給される周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒと、第２電源回路ＶＤＤ２＿Ｒｅｇから第２電源電圧ＶＤＤ２が供給される内部コアＣｏｒｅ＿Ｃｉｒとを含む。電源監視回路Ｓｐｖｓ＿ＩＣの電圧検出回路Ｖｏｌｔ＿Ｄｅｔは、ＶＤＤ２のレベルが内部コアＣｏｒｅ＿Ｃｉｒの動作許可範囲であっても、ＶＤＤ１のレベルが周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒの動作禁止範囲に低下することを検出する。電源監視回路Ｓｐｖｓ＿ＩＣの制御回路Ｃｎｔｒｌｒの制御出力信号ＶＤＤＳｕｐ＿ＣＮＴはＶＤＤ２＿Ｒｅｇよりの第２の電源電圧ＶＤＤ２の回路ブロックへの供給電圧レベルＶＤＤ２＿Ｓｕｐを低下させる。【選択図】図１
2007171133.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の電源電圧の電源監視回路であって、
前記半導体集積回路の回路ブロックは、第１電源電圧供給回路から第１の電源電圧が供給される周辺回路と、第２電源電圧供給回路から第２の電源電圧が供給される内部コアとを含み、
前記電源監視回路は、前記第１の電源電圧を供給する前記第１電源電圧供給回路と、前記第２の電源電圧を供給する前記第２電源電圧供給回路とに接続可能であり、
前記電源監視回路は、前記第１の電源電圧のレベルと前記第２の電源電圧のレベルとを検出する電圧検出回路と、前記電圧検出回路の出力信号に応答する制御回路とを含み、
前記電源監視回路の前記電圧検出回路は、前記第２の電源電圧のレベルが前記内部コアの動作許可範囲であっても前記第１の電源電圧のレベルが前記周辺回路の動作許可範囲から動作禁止範囲に低下したことを検出してなり、前記電圧検出回路の検出結果に基づき、前記制御回路は前記第２電源電圧供給回路よりの前記第２の電源電圧の前記回路ブロックへの供給電圧レベルを前記第１の電源電圧のレベルの前記動作禁止範囲への低下の検出の以前よりも低減する制御出力信号を出力する電源監視回路。
【請求項２】
前記検出結果に基づき、前記制御回路は、前記第１の電源電圧のレベルが前記動作許可範囲から前記動作禁止範囲に低下した期間において前記回路ブロックに所定のレベルのリセット信号を供給してなり、
前記制御回路は、前記第１の電源電圧のレベルの前記動作許可範囲への復帰に応答して前記回路ブロックに前記所定のレベルと異なるレベルのリセット解除信号を供給する請求項１に記載の電源監視回路。
【請求項３】
前記半導体集積回路の前記回路ブロックは、前記周辺回路と前記内部コアとの間にインターフェース回路を更に含む請求項１に記載の電源監視回路。
【請求項４】
前記半導体集積回路の前記回路ブロックは、前記周辺回路と前記内部コアとの間にインターフェース回路を更に含む請求項２に記載の電源監視回路。
【請求項５】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項１に記載の電源監視回路。
【請求項６】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項２に記載の電源監視回路。
【請求項７】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項３に記載の電源監視回路。
【請求項８】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項４に記載の電源監視回路。
【請求項９】
前記電源監視回路と前記回路ブロックと前記スイッチ素子とは前記半導体集積回路の１つの半導体チップ内に形成されている請求項５乃至請求項８のいずれかに記載の電源監視回路。
【請求項１０】
半導体集積回路の電源電圧の電源監視回路であって、
前記半導体集積回路の回路ブロックは、第１電源電圧供給回路から第１の電源電圧が供給される周辺回路と、第２電源電圧供給回路から第２の電源電圧が供給される内部コアとを含み、
前記電源監視回路は、前記第１の電源電圧を供給する前記第１電源電圧供給回路と、前記第２の電源電圧を供給する前記第２電源電圧供給回路とに接続可能であり、
前記電源監視回路は、前記第１の電源電圧のレベルと前記第２の電源電圧のレベルとを検出する電圧検出回路と、前記電圧検出回路の出力信号に応答する制御回路とを含み、
前記電源監視回路の前記電圧検出回路は、前記第１の電源電圧のレベルが前記周辺回路の動作許可範囲であっても前記第２の電源電圧のレベルが前記内部コアの動作許可範囲から動作禁止範囲に低下したことを検出してなり、前記電圧検出回路の検出結果に基づき、前記制御回路は前記第１電源電圧供給回路よりの前記第１の電源電圧の前記回路ブロックへの供給電圧レベルを前記第２の電源電圧のレベルの前記動作禁止範囲への低下の検出の以前よりも低減する制御出力信号を出力する電源監視回路。
【請求項１１】
前記検出結果に基づき、前記制御回路は、前記第２の電源電圧のレベルが前記動作許可範囲から前記動作禁止範囲に低下した期間において前記回路ブロックに所定のレベルのリセット信号を供給してなり、
前記制御回路は、前記第２の電源電圧のレベルの前記動作許可範囲への復帰に応答して前記回路ブロックに前記所定のレベルと異なるレベルのリセット解除信号を供給する請求項１０に記載の電源監視回路。
【請求項１２】
前記半導体集積回路の前記回路ブロックは、前記周辺回路と前記内部コアとの間にインターフェース回路を更に含む請求項１０に記載の電源監視回路。
【請求項１３】
前記半導体集積回路の前記回路ブロックは、前記周辺回路と前記内部コアとの間にインターフェース回路を更に含む請求項１１に記載の電源監視回路。
【請求項１４】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項１０に記載の電源監視回路。
【請求項１５】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項１１に記載の電源監視回路。
【請求項１６】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項１２に記載の電源監視回路。
【請求項１７】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項１３に記載の電源監視回路。
【請求項１８】
前記電源監視回路と前記回路ブロックと前記スイッチ素子とは前記半導体集積回路の１つの半導体チップ内に形成されている請求項１４乃至請求項１７のいずれかに記載の電源監視回路。
【請求項１９】
半導体集積回路の電源電圧の電源監視回路であって、
前記半導体集積回路の回路ブロックは、第１電源電圧供給回路から第１の電源電圧が供給される周辺回路と、第２電源電圧供給回路から第２の電源電圧が供給される内部コアとを含み、
前記電源監視回路は、前記第１の電源電圧を供給する前記第１電源電圧供給回路と、前記第２の電源電圧を供給する前記第２電源電圧供給回路と接続可能であり、
前記電源監視回路は、前記第１の電源電圧のレベルと前記第２の電源電圧のレベルとを検出する電圧検出回路と、前記電圧検出回路の出力信号に応答する制御回路とを含み、
前記電源監視回路の前記電圧検出回路は、前記第２の電源電圧のレベルが前記内部コアの動作許可範囲であっても前記第１の電源電圧のレベルが前記周辺回路の動作許可範囲から動作禁止範囲に低下したことを検出してなり、前記電圧検出回路の前記第１の電源電圧の検出結果に基づき、前記制御回路は前記第２電源電圧供給回路よりの前記第２の電源電圧の前記回路ブロックへの供給電圧レベルを前記第１の電源電圧のレベルの前記動作禁止範囲への低下の検出の以前よりも低減する制御出力信号を出力してなり、
前記電源監視回路の前記電圧検出回路は、前記第１の電源電圧のレベルが前記周辺回路の動作許可範囲であっても前記第２の電源電圧のレベルが前記内部コアの動作許可範囲から動作禁止範囲に低下したことを検出してなり、前記電圧検出回路の前記第２の電源電圧の検出結果に基づき、前記制御回路は前記第１電源電圧供給回路よりの前記第１の電源電圧の前記回路ブロックへの供給電圧レベルを前記第２の電源電圧のレベルの前記動作禁止範囲への低下の検出の以前よりも低減する制御出力信号を出力する電源監視回路。
【請求項２０】
前記検出結果に基づき、前記制御回路は、前記第１の電源電圧のレベルが前記動作許可範囲から前記動作禁止範囲に低下した期間において前記回路ブロックに所定のレベルのリセット信号を供給してなり、前記制御回路は、前記第１の電源電圧のレベルの前記動作許可範囲への復帰に応答して前記回路ブロックに前記所定のレベルと異なるレベルのリセット解除信号を供給してなり、
前記検出結果に基づき、前記制御回路は、前記第２の電源電圧のレベルが前記動作許可範囲から前記動作禁止範囲に低下した期間において前記回路ブロックに所定のレベルのリセット信号を供給してなり、前記制御回路は、前記第２の電源電圧のレベルの前記動作許可範囲への復帰に応答して前記回路ブロックに前記所定のレベルと異なるレベルのリセット解除信号を供給する請求項１９に記載の電源監視回路。
【請求項２１】
前記半導体集積回路の前記回路ブロックは、前記周辺回路と前記内部コアとの間にインターフェース回路を更に含む請求項１９に記載の電源監視回路。
【請求項２２】
前記半導体集積回路の前記回路ブロックは、前記周辺回路と前記内部コアとの間にインターフェース回路を更に含む請求項２０に記載の電源監視回路。
【請求項２３】
前記電圧検出回路の前記第１の電源電圧の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御してなり、前記電圧検出回路の前記第２の電源電圧の前記検出結果に基づき、前記制御回路は前記第１電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続された他のスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項１９に記載の電源監視回路。
【請求項２４】
前記電圧検出回路の前記第１の電源電圧の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御してなり、前記電圧検出回路の前記第２の電源電圧の前記検出結果に基づき、前記制御回路は前記第１電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続された他のスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項２０に記載の電源監視回路。
【請求項２５】
前記電圧検出回路の前記第１の電源電圧の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御してなり、前記電圧検出回路の前記第２の電源電圧の前記検出結果に基づき、前記制御回路は前記第１電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続された他のスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項２１に記載の電源監視回路。
【請求項２６】
前記電圧検出回路の前記検出結果に基づき、前記制御回路は前記第２電源電圧供給回路からの前記第２の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続されたスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御してなり、前記電圧検出回路の前記第２の電源電圧の前記検出結果に基づき、前記制御回路は前記第１電源電圧供給回路からの前記第１の電源電圧の電圧出力と前記回路ブロックの電源電圧供給入力との間に接続された他のスイッチ素子を前記制御出力信号によりオン状態からオフ状態に制御する請求項２２に記載の電源監視回路。
【請求項２７】
前記電源監視回路と前記回路ブロックと前記スイッチ素子と前記他のスイッチ素子とは前記半導体集積回路の１つの半導体チップ内に形成されている請求項２３乃至請求項２６のいずれかに記載の電源監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電源電圧の電源監視回路に関し、特に、２系統の電源の一方の電源電圧系に不具合が生じても問題を回避するのに有益な技術に関する。
【背景技術】
【０００２】
マイクロプロセッサのようなシステムＬＳＩの電源の監視回路は、従来より電源投入時の確かなアドレスからプロセッサがスタートする一方、プロセッサの供給電源電圧が所定の電圧に到達した後にプロセッサをリセット状態から動作状態とするようにパワーオン・リセット機能を有している。
【０００３】
下記の非特許文献１に記載されているように、プロセッサの供給電源電圧がゼロボルトから３．３ボルトに上昇する際に所定の電圧に到達する前はプロセッサをリセット状態とし、所定の電圧に到達した後に所定遅延時間経過後にプロセッサに動作を許可している。
【０００４】
【非特許文献１】ＡＰＰＬＩＣＡＴＩＯＮ  ＮＯＴＥ  ３３２７  “Ｐｏｗｅｒ−Ｏｎ  Ｒｅｓｅｔ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｓｕｐｅｒｖｉｓｏｒｙ  Ｆｕｎｃｔｉｏｎｓ”，米国  Ｍａｘｉｍ社ｈｔｔｐ：／／ｐｄｆｓｅｒｖ．ｍａｘｉｍ−ｉｃ．ｃｏｍ／ｅｎ／ａｎ／ＡＮ３２２７．ｐｄｆ[平成１７年１２月１２日検索]
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明に先立って、本発明者等は前記の背景技術に関して、下記のような検討を行った。
【０００６】
前記非特許文献１で提案されている方法では、マイクロプロセッサのようなシステムＬＳＩが単一電源である場合には、電源投入時の確かなアドレスからプロセッサがスタートする一方、プロセッサの供給電源電圧が所定の電圧に到達した後にプロセッサをリセット状態から動作状態とするようにパワーオン・リセット機能のような電源の監視が可能である。
【０００７】
しかし、近年、マイクロプロセッサのようなシステムＬＳＩでは、大規模論理回路ブロックのような内部コアを微細化トランジスタで構成して集積密度と低消費電力を実現する一方、周辺回路やＩ／Ｏ回路等を高耐圧トランジスタで構成することでＬＳＩ外部の高耐圧デバイスと接続可能となっている。このようなシステムＬＳＩでは、内部コアに低い電源電圧が供給される一方、Ｉ／Ｏ回路や周辺回路等に高い電源電圧が供給されるデュアルボルテージの動作となる。システムＬＳＩのチップ上にオンチップレギュレータを含み、チップ外部から供給された高い電源電圧からこのオンチップレギュレータによって低い電源電圧を生成することも知られている。しかし、オンチップの内部レギュレータの消費電力が比較的大きいので、電力効率の良いオフチップの外部レギュレータにより高い電源電圧から低い電源電圧を生成することが超低消費電力のシステムを構築する際に有効となる。
【０００８】
９０ｎｍ製造プロセスによる大規模論理回路ブロックのような内部コアに１．８ボルトの低い電源電圧が使用され、Ｉ／Ｏ回路や周辺回路等に３．３ボルトの高い電源電圧が使用される。一方、システムのマザーボードには、５ボルトの更に高い電源電圧のＩＣや電子回路も搭載されることが多い。従って、１個目の外部レギュレータは５ボルトの更に高い電源電圧から３．３ボルトの高い電源電圧を生成する一方、２個目の外部レギュレータは５ボルトの更に高い電源電圧から１．８ボルトの低い電源電圧を生成する必要がある。
【０００９】
しかし、システムのマザーボード上には、種々の３．３ボルト系デバイスと１．８ボルト系デバイスとが搭載される。これらの種々のデバイスの動作条件が刻々変化して、５ボルトから３．３ボルトを生成する１個目の外部レギュレータが電源供給の不足が生じたり、５ボルトから１．８ボルトを生成する２個目の外部レギュレータが電源供給の不足が生じたりする。このように２個の外部レギュレータの電源供給の不足や動作不安定が生じると、上記従来の電源の監視および制御方法では下記のような問題が生じることが本発明者等の検討により、明らかとされた。
【００１０】
すなわち、上記従来の電源の監視および制御方法では、外部電源電圧が所定のリセット検出電圧より低下すると、監視回路はデバイスをリセットして、デバイスの誤動作を回避する。また、リセット検出電圧よりも高いリセット解除電圧以上に外部電源電圧が回復すると、監視回路はデバイスのリセットを解除する。このリセットの解除により、デバイスの動作が再開する。この上記従来の電源の監視および制御方法を、上記の２電源システムに採用するに際して、２個の外部レギュレータに２個の監視回路の検出入力を接続する一方、２個の監視回路のリセット検出出力でデバイスを制御する。従って、２系統の電源のいずれか一方で電源供給の不足や動作不安定が生じると、デバイスは確実にリセットされる。その後、電源電圧が回復すると、監視回路はデバイスのリセットを解除する。このリセットの解除により、デバイスの動作が再開する。
【００１１】
しかし、例えば、２系統の電源の高い電源電圧が遮断に近い電圧状態となると、デバイスはリセットされるだけで、デバイスに低い電源電圧が供給され続ける。従って、内部コアには、低い電源電圧が供給され続ける。しかし、この時、周辺回路やＩ／Ｏ回路等は動作を停止しているので、デバイスの全体としての動作も停止している。デバイスの全体としての動作も停止している状態で、内部コアに低い電源電圧が供給され続けるのはデバイスの全体動作の観点からは意味が無い。また、意味が無いばかりか、高い電源電圧が遮断に近い電圧状態が長時間続くと、内部コアを構成する微細化トランジスタに、サブスレッシュホールド・リーク電流やゲート・リーク電流が長時間にわたり流れる。内部コアの論理規模が膨大となると、内部コアのスタンバイ消費電力は無視できないレベルとなる。２系統の電源の両者がバッテリー搭載のシステムのバッテリーにより駆動される場合には、デバイスの内部コアの大きなスタンバイ消費電力はバッテリー寿命を短くする。
【００１２】
また、デバイスには、低い電源電圧が供給される内部コアと高い電源電圧が供給されるＩ／Ｏ回路や周辺回路等との間にはインターフェース回路が存在する。このインターフェース回路は、内部コアからの小振幅出力信号をレベルアップして大振幅信号に変換してＩ／Ｏ回路や周辺回路等へ供給するレベル変換回路を含んでいる。更に、このインターフェース回路は、Ｉ／Ｏ回路や周辺回路等からの大振幅出力信号をレベルダウンして内部コアへ供給するレベル変換回路も含む。これらのレベル変換回路は、レベルシフト回路とも呼ばれる。例えば、２系統の電源の高い電源電圧が遮断に近い電圧状態となると、デバイスはリセットされるだけで、デバイスに低い電源電圧が供給され続ける。インターフェース回路には遮断に近い電圧と低い電源電圧が供給される。通常、インターフェース回路には高い電源電圧と低い電源電圧が供給されるので、上記電源供給は通常と逆の電圧関係になっている。この通常と逆の電圧関係は、インターフェース回路のストレスによる信頼性の低下や、極端な場合にはインターフェース回路の素子破壊の問題を生じる。
【００１３】
一方、２系統の電源の低い電源電圧が遮断に近い電圧状態となると、デバイスはリセットされるだけで、デバイスに高い電源電圧が供給され続ける。従って、周辺回路やＩ／Ｏ回路には、高い電源電圧が供給され続ける。しかし、この時、内部コア等は動作を停止しているので、デバイスの全体としての動作も停止している。デバイスの全体としての動作も停止している状態で、周辺回路やＩ／Ｏ回路に高い電源電圧が供給され続けるのはデバイスの全体動作の観点からは意味が無い。また、意味が無いばかりか、低い電源電圧が遮断に近い電圧状態が長時間続くと、周辺回路やＩ／Ｏ回路を構成する高耐圧トランジスタに、高い電源電圧が供給され続ける。これは、周辺回路やＩ／Ｏ回路を構成する高耐圧トランジスタやインターフェース回路を構成する高耐圧トランジスタへのストレスとなる。このストレスは、システムＬＳＩの信頼性の低下や、極端な場合には、周辺回路やＩ／Ｏ回路とインターフェース回路の素子破壊の問題を生じる。
【００１４】
従って、本発明は、上記のような本発明者等による背景技術に関する検討結果を基にしてなされたものである。従って、本発明の目的とするところは、２系統の電源の高電源電圧系または低高電源電圧系の一方の系で電源供給の不足や動作不安定が生じても、システムＬＳＩ等の半導体集積回路の内部の種々の問題を回避することにある。また、本発明の具体的な目的は、内部コアのスタンバイ消費電力を低減することにある。さらに、本発明の他の具体的な目的は、周辺回路やＩ／Ｏ回路を構成する高耐圧トランジスタやインターフェース回路を構成する高耐圧トランジスタへのストレスを低減することにある。また、本発明のより具体的な目的は、インターフェース回路のストレスによる信頼性の低下や、極端な場合にはインターフェース回路の素子破壊を回避することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１７】
すなわち、本発明のひとつの形態は、集積回路の回路ブロックは、第１電源電圧供給回路（ＶＤＤ１＿Ｒｅｇ）から第１の電源電圧（ＶＤＤ１）が供給される周辺回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）と、第２電源電圧供給回路（ＶＤＤ２＿Ｒｅｇ）から第２の電源電圧（ＶＤＤ２）が供給される内部コア（Ｃｏｒｅ＿Ｃｉｒ）とを含む。電源監視回路（Ｓｐｖｓ＿ＩＣ）は、前記第１の電源電圧（ＶＤＤ１）を供給する前記第１電源電圧供給回路（ＶＤＤ１＿Ｒｅｇ）と、前記第２の電源電圧（ＶＤＤ２）を供給する前記第２電源電圧供給回路（ＶＤＤ２＿Ｒｅｇ）とに接続可能である。前記電源監視回路（Ｓｐｖｓ＿ＩＣ）は、前記第１の電源電圧（ＶＤＤ１）のレベルと前記第２の電源電圧（ＶＤＤ２）のレベルとを検出する電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）と、前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）の出力信号に応答する制御回路（Ｃｎｔｒｌｒ）とを含む。前記電源監視回路（Ｓｐｖｓ＿ＩＣ）の前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）は、前記第２の電源電圧（ＶＤＤ２）のレベルが前記内部コア（Ｃｏｒｅ＿Ｃｉｒ）の動作許可範囲（ＶＤＤ２＞Ｖｒｅｆ２）であっても、前記第１の電源電圧（ＶＤＤ１）のレベルが前記周辺回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）の動作許可範囲（ＶＤＤ１＞Ｖｒｅｆ１）から動作禁止範囲（ＶＤＤ１＜Ｖｒｅｆ１）に低下したことを検出する。前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）のこの検出結果に基づき、前記制御回路（Ｃｎｔｒｌｒ）は前記第２電源電圧供給回路（ＶＤＤ２＿Ｒｅｇ）よりの前記第２の電源電圧（ＶＤＤ２）の前記回路ブロックへの供給電圧レベル（ＶＤＤ２＿Ｓｕｐ）を前記第１の電源電圧（ＶＤＤ１）のレベルの前記周辺回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）の前記動作禁止範囲（ＶＤＤ１＜Ｖｒｅｆ１）への低下の検出の以前よりも低減する制御出力信号（ＶＤＤＳｕｐ＿ＣＮＴ）を出力する（図１、図３参照）。
【００１８】
また、本発明の他のひとつの形態は、集積回路の回路ブロックは、第１電源電圧供給回路（ＶＤＤ１＿Ｒｅｇ）から第１の電源電圧（ＶＤＤ１）が供給される周辺回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）と、第２電源電圧供給回路（ＶＤＤ２＿Ｒｅｇ）から第２の電源電圧（ＶＤＤ２）が供給される内部コア（Ｃｏｒｅ＿Ｃｉｒ）とを含む。電源監視回路（Ｓｐｖｓ＿ＩＣ）は、前記第１の電源電圧（ＶＤＤ１）を供給する前記第１電源電圧供給回路（ＶＤＤ１＿Ｒｅｇ）と、前記第２の電源電圧（ＶＤＤ２）を供給する前記第２電源電圧供給回路（ＶＤＤ２＿Ｒｅｇ）とに接続可能である。前記電源監視回路（Ｓｐｖｓ＿ＩＣ）は、前記第１の電源電圧（ＶＤＤ１）のレベルと前記第２の電源電圧（ＶＤＤ２）のレベルとを検出する電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）と、前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）の出力信号に応答する制御回路（Ｃｎｔｒｌｒ）とを含む。前記電源監視回路（Ｓｐｖｓ＿ＩＣ）の前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）は、前記第１の電源電圧（ＶＤＤ１）のレベルが前記周辺回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）の動作許可範囲（ＶＤＤ１＞Ｖｒｅｆ１）であっても前記第２の電源電圧（ＶＤＤ２）のレベルが前記内部コア（Ｃｏｒｅ＿Ｃｉｒ）の動作許可範囲から動作禁止範囲（ＶＤＤ２＜Ｖｒｅｆ２）に低下したことを検出する。前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）のこの検出結果に基づき、前記制御回路（Ｃｎｔｒｌｒ）は前記第１電源電圧供給回路（ＶＤＤ１＿Ｒｅｇ）よりの前記第１の電源電圧（ＶＤＤ１）の前記回路ブロックへの供給電圧レベル（ＶＤＤ１＿Ｓｕｐ）を前記第２の電源電圧（ＶＤＤ２）のレベルの前記内部コア（Ｃｏｒｅ＿Ｃｉｒ）の前記動作禁止範囲（ＶＤＤ２＜Ｖｒｅｆ２）への低下の検出の以前よりも低減する制御出力信号（ＶＤＤＳｕｐ＿ＣＮＴ）を出力する（図４、図５参照）。
【００１９】
本発明の前記ひとつの形態および他のひとつの形態による手段によれば、前記第１の電源電圧（ＶＤＤ１）と前記第２の電源電圧（ＶＤＤ２）の一方（ＶＤＤ１）が動作許可範囲から動作禁止範囲に低下することにより、前記第１の電源電圧（ＶＤＤ１）と前記第２の電源電圧（ＶＤＤ２）の他方（ＶＤＤ２）から前記回路ブロックへの供給電圧レベル（ＶＤＤ２＿Ｓｕｐ）が低減される。その結果、２系統の電源の高電源電圧系または低高電源電圧系の一方の系で電源供給の不足や動作不安定が生じても、システムＬＳＩ等の半導体集積回路の内部の種々の問題を回避することが可能となる。
【００２０】
本発明の前記ひとつの形態の手段によれば、例えば、２系統の電源の高い電源電圧（ＶＤＤ１）が遮断に近い電圧状態となると、前記第２電源電圧供給回路（ＶＤＤ２＿Ｒｅｇ）よりの前記第２の電源電圧（ＶＤＤ２）の前記回路ブロックへの供給電圧レベル（ＶＤＤ２＿Ｓｕｐ）が低減される。その結果、前記内部コアのスタンバイ消費電力を低減することが可能となる（図１、図３参照）。
【００２１】
本発明の前記他のひとつの形態の手段によれば、例えば、２系統の電源の低い電源電圧（ＶＤＤ２）が遮断に近い電圧状態となると、前記第１電源電圧供給回路（ＶＤＤ１＿Ｒｅｇ）よりの前記第１の電源電圧（ＶＤＤ１）の前記回路ブロックへの供給電圧レベル（ＶＤＤ１＿Ｓｕｐ）が低減される。その結果、周辺回路やＩ／Ｏ回路を構成する高耐圧トランジスタやインターフェース回路を構成する高耐圧トランジスタへのストレスを低減することが可能となる（図４、図５参照）。
【００２２】
本発明の具体的な形態では、前記電源監視回路（Ｓｐｖｓ＿ＩＣ）の前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）は、前記第２の電源電圧（ＶＤＤ２）のレベルが動作許可範囲であっても前記第１の電源電圧（ＶＤＤ１）のレベルが動作許可範囲から動作禁止範囲に低下したことを検出する。この検出結果に基づき、前記制御回路（Ｃｎｔｒｌｒ）は、前記第１の電源電圧（ＶＤＤ１）のレベルが前記動作許可範囲から動作禁止範囲に低下した期間において前記回路ブロックに所定のレベルのリセット信号（Ｒｅｓｅｔ）を供給する。また、前記制御回路（Ｃｎｔｒｌｒ）は、前記第１の電源電圧（ＶＤＤ１）のレベルの前記動作許可範囲への復帰に応答して前記回路ブロックに前記所定のレベルと異なるレベルのリセット解除信号（Ｒｅｓｅｔ）を供給する。
【００２３】
本発明の前記具体的な形態の手段によれば、前記内部コア（Ｃｏｒｅ＿Ｃｉｒ）に供給される前記第１の電源電圧（ＶＤＤ１）が低下から復帰した場合の前記回路ブロックの再起動動作が可能となる（図１、図３参照）。
【００２４】
本発明の他の具体的な形態では、前記電源監視回路（Ｓｐｖｓ＿ＩＣ）の前記電圧検出回路（Ｖｏｌｔ＿Ｄｅｔ）は、前記第１の電源電圧（ＶＤＤ１）のレベルが動作許可範囲であっても前記第２の電源電圧（ＶＤＤ２）のレベルが動作許可範囲から動作禁止範囲に低下したことを検出する。この検出結果に基づき、前記制御回路（Ｃｎｔｒｌｒ）は、前記第２の電源電圧（ＶＤＤ２）のレベルが前記動作許可範囲から動作禁止範囲に低下した期間において前記回路ブロックに所定のレベルのリセット信号（Ｒｅｓｅｔ）を供給する。また、前記制御回路（Ｃｎｔｒｌｒ）は、前記第２の電源電圧（ＶＤＤ２）のレベルの前記動作許可範囲への復帰に応答して前記回路ブロックに前記所定のレベルと異なるレベルのリセット解除信号（Ｒｅｓｅｔ）を供給する。
【００２５】
本発明の前記具体的な形態の手段によれば、前記内部コア（Ｃｏｒｅ＿Ｃｉｒ）に供給される前記第２の電源電圧（ＶＤＤ２）が低下から復帰した場合の前記回路ブロックの再起動動作が可能となる（図１、図３参照）。
【００２６】
本発明のより具体的な形態では、前記回路ブロックは、前記周辺回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）と前記内部コア（Ｃｏｒｅ＿Ｃｉｒ）との間にインターフェース回路（Ｉｎｔ＿Ｃｉｒ）を更に含む。
【００２７】
本発明の前記より具体的な形態の手段によれば、例えば、２系統の電源の一方の電源電圧（ＶＤＤ１）が遮断に近い電圧状態となると、スイッチ素子（Ｑｐ１、Ｑｐ２）は前期制御回路（Ｃｎｔｒｌｒ）によってオフ状態に制御される。従って、他方の電源電圧（ＶＤＤ２）から前記スイッチ素子（Ｑｐ１、Ｑｐ２）を介して前記回路ブロックに供給される電圧（ＶＤＤ２＿Ｓｕｐ）が低下する。従って、周辺回路やＩ／Ｏ回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）やインターフェース回路（Ｉｎｔ＿Ｃｉｒ）のストレスによる信頼性の低下や、極端な場合には周辺回路やＩ／Ｏ回路（Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ）やインターフェース回路（Ｉｎｔ＿Ｃｉｒ）の素子破壊を回避することが可能となる（図１、図３、図４、図５参照）。
【００２８】
本発明の最も具体的な形態では、前記電源監視回路（Ｓｐｖｓ＿Ｃｉｒ）と前記回路ブロック（Ｃｉｒ＿Ｂｌｋ、Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ、Ｃｏｒｅ＿Ｃｉｒ）とは前記半導体集積回路の１つの半導体チップ内に形成されている（図６参照）
【発明の効果】
【００２９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００３０】
すなわち、本発明によれば、２系統の電源の高電源電圧系または低高電源電圧系の一方の系で電源供給の不足や動作不安定が生じても、システムＬＳＩ等の半導体集積回路の内部の種々の問題を回避することができる。
【発明を実施するための最良の形態】
【００３１】
≪システムの回路構成≫
図１は、本発明のひとつの実施形態による電源監視回路だけでなく、二つの電源電圧供給回路と、半導体集積回路とスイッチ素子も含むトータルのシステムを示す回路図である。同図において、デバイスであるシステムＬＳＩの回路ブロックは、内部コアＣｏｒｅ＿Ｃｉｒと、周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒとを含む。大規模論理回路ブロックの内部コアＣｏｒｅ＿Ｃｉｒは微細化トランジスタで構成され、集積密度と低消費電力を実現している。周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒは高耐圧トランジスタを含むことで、ＬＳＩ外部の高耐圧デバイスと接続可能となっている。周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒには例えば略３．３ボルトの高い第１の電源電圧ＶＤＤ１が供給され、内部コアＣｏｒｅ＿Ｃｉｒには例えば略１．８ボルトの低い第２の電源電圧ＶＤＤ２が供給される。
【００３２】
尚、システムＬＳＩの回路ブロックには、略１．８ボルトの低い第２の電源電圧ＶＤＤ２が供給される内部コアＣｏｒｅ＿Ｃｉｒと略３．３ボルトの高い第１の電源電圧ＶＤＤ１が供給される周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒとの間にはインターフェース回路Ｉｎｔ＿Ｃｉｒが存在する。このインターフェース回路Ｉｎｔ＿Ｃｉｒは、内部コアＣｏｒｅ＿Ｃｉｒからの小振幅出力信号をレベルアップした大振幅入力信号を周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒへ供給するレベル変換回路を含む。更に、このインターフェース回路Ｉｎｔ＿Ｃｉｒは、周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒからの大振幅出力信号をレベルダウンした小振幅入力信号を内部コアＣｏｒｅ＿Ｃｉｒへ供給するレベル変換回路も含む。このインターフェース回路Ｉｎｔ＿Ｃｉｒには、略３．３ボルトの高い第１の電源電圧ＶＤＤ１と略１．８ボルトの低い第２の電源電圧ＶＤＤ２とが供給される。
【００３３】
同図に示すように、システムのマザーボードには、例えば略５ボルトの更に高い電源電圧から略３．３ボルトの高い第１の電源電圧ＶＤＤ１を生成する第１電源電圧供給回路としての第１の外部レギュレータＶＤＤ１＿Ｒｅｇと、略５ボルトの更に高い電源電圧から略１．８ボルトの低い第１の電源電圧ＶＤＤ２を生成する第２電源電圧供給回路としての第２の外部レギュレータＶＤＤ２＿Ｒｅｇとが搭載されている。また、このシステムのマザーボードには、第１と第２の外部レギュレータＶＤＤ１＿Ｒｅｇ、ＶＤＤ２＿ＲｅｇからデバイスであるシステムＬＳＩへ供給される第１と第２の電源電圧ＶＤＤ１、ＶＤＤ２を監視する監視回路としての電源電圧監視集積回路Ｓｐｖｓ＿ＩＣが、搭載されている。更に、このシステムのマザーボードでは、第２の外部レギュレータＶＤＤ２＿Ｒｅｇの電圧出力とデバイスであるシステムＬＳＩの回路ブロックの電源電圧供給入力ＶＤＤ２＿ｓｕｐとの間にスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタが接続されている。
【００３４】
電源電圧監視集積回路Ｓｐｖｓ＿ＩＣは、第１の電源電圧ＶＤＤ１のレベルと第２の電源電圧ＶＤＤ２のレベルとを検出する電圧検出回路Ｖｏｌｔ＿Ｄｅｔと、この電圧検出回路Ｖｏｌｔ＿Ｄｅｔの出力信号ＶＤＤ１＿Ｄｅｔ＿Ｏｕｔ、ＶＤＤ２＿Ｄｅｔ＿Ｏｕｔに応答する制御回路Ｃｎｔｒｌｒとを含む。尚、電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの制御回路Ｃｎｔｒｌｒには、マニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔも供給される。システムのユーザーが、マニュアル操作によりローレベルのマニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔを電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの制御回路Ｃｎｔｒｌｒに印加する。すると、制御回路Ｃｎｔｒｌｒからのリセット信号ＲｅｓｅｔによりデバイスであるシステムＬＳＩ全体はリセットされ、システムＬＳＩの暴走等の誤動作への対応処理を行うことが可能となる。
【００３５】
第１の電源電圧ＶＤＤ１の動作許可範囲は、第１の電源電圧ＶＤＤ１を監視する電源電圧監視集積回路Ｓｐｖｓ＿ＩＣによりシステムＬＳＩの周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒが動作することを許可される範囲である。図３の１番目に示すように第１の電源電圧ＶＤＤ１が時刻Ｔ２で動作許可開始電圧Ｖｒｅｆ１＋Ｖｈｙｓ１に上昇してから時刻Ｔ５で動作許可終了電圧Ｖｒｅｆ１に低下するまで、制御回路Ｃｎｔｒｌｒからのリセット信号Ｒｅｓｅｔにより周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒは原則的には動作が許可される。また、図３の１番目に示すように第１の電源電圧ＶＤＤ１が時刻Ｔ5で動作許可終了電圧Ｖｒｅｆ１に低下してから時刻Ｔ６で動作許可開始電圧Ｖｒｅｆ１＋Ｖｈｙｓ１に上昇するまで、制御回路Ｃｎｔｒｌｒからのリセット信号Ｒｅｓｅｔにより周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒは原則的には動作が禁止される。同様に、第２の電源電圧ＶＤＤ２の動作許可範囲は、第２の電源電圧ＶＤＤ２を監視する電源電圧監視集積回路Ｓｐｖｓ＿ＩＣによりシステムＬＳＩの内部コアＣｏｒｅ＿Ｃｉｒが動作することを許可される範囲である。図３の２番目に示すように第２の電源電圧ＶＤＤ２が時刻Ｔ１で動作許可開始電圧Ｖｒｅｆ２＋Ｖｈｙｓ２に上昇してから時刻Ｔ３で動作許可終了電圧Ｖｒｅｆ２に低下するまで、制御回路Ｃｎｔｒｌｒからのリセット信号Ｒｅｓｅｔにより内部コアＣｏｒｅ＿Ｃｉｒは原則的には動作が許可される。また、図３の２番目に示すように第２の電源電圧ＶＤＤ２が時刻Ｔ３で動作許可終了電圧Ｖｒｅｆ２に低下してから時刻Ｔ４で動作許可開始電圧Ｖｒｅｆ２＋Ｖｈｙｓ２に上昇するまで、制御回路Ｃｎｔｒｌｒからのリセット信号Ｒｅｓｅｔにより内部コアＣｏｒｅ＿Ｃｉｒは原則的には動作が禁止される。さらに、電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの電圧検出回路Ｖｏｌｔ＿Ｄｅｔは、図３の２番目に示すように時刻Ｔ５から時刻Ｔ６の間に第２の電源電圧ＶＤＤ２のレベルが動作許可範囲であっても、図３の１番目に示すように時刻Ｔ５から時刻Ｔ６の間に第１の電源電圧ＶＤＤ１のレベルが動作禁止範囲に低下していることを検出する。この検出結果に基づき、図３の９番目に示すように時刻Ｔ５から時刻Ｔ６の間に電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの制御回路Ｃｎｔｒｌｒからのリセット信号Ｒｅｓｅｔはハイレベルからローレベルとなる。すると、図３の１０番目に示すように時刻Ｔ５から時刻Ｔ６の間にスイッチ素子Ｑｐ２のオン・オフを制御する電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはローレベルからハイレベルとなる。その結果、図３の１２番目に示すように時刻Ｔ５から時刻Ｔ６の間に電圧検出回路Ｖｏｌｔ＿Ｄｅｔの検出結果に基づき、制御回路Ｃｎｔｒｌｒは第２電源電圧供給回路としての第２の外部レギュレータＶＤＤ２＿Ｒｅｇの電圧出力とデバイスであるシステムＬＳＩの回路ブロックの電源電圧供給入力ＶＤＤ２＿ｓｕｐとの間に接続されたスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタをオン状態からオフ状態に制御する。このようにして、内部コアＣｏｒｅ＿Ｃｉｒのスタンバイ消費電力を低減することが可能となる。また、インターフェース回路Ｉｎｔ＿Ｃｉｒのストレスによる信頼性の低下や、インター��ェース回路Ｉｎｔ＿Ｃｉｒの素子破壊を回避することが可能となる。
【００３６】
図２は、図１に示した電源電圧監視集積回路Ｓｐｖｓ＿ＩＣをより詳細に説明する回路図である。同図に示すように、電源電圧監視集積回路Ｓｐｖｓ＿ＩＣは、ＶＤＤ１、ＶＤＤ２、ＧＮＤの入力端子と、Ｒｅｓｅｔ、ＶＤＤＳｕｐ＿ＣＮＴの出力端子とを含む。入力端子ＶＤＤ１には第１の電源電圧ＶＤＤ１が供給され、入力端子ＶＤＤ２には第２の電源電圧ＶＤＤ２が供給され、入力端子ＧＮＤはシステムのマザーボードの接地電位ノードに接続される。入力端子ＶＤＤ１、ＶＤＤ２、ＧＮＤには、電圧検出回路Ｖｏｌｔ＿Ｄｅｔが接続される。電圧検出回路Ｖｏｌｔ＿Ｄｅｔは、第１と第２の電源電圧検出回路ＶＤＤ１＿Ｄｅｔ、ＶＤＤ２＿Ｄｅｔと、第１と第２の基準電圧発生回路Ｖｒｅｆ１、Ｖｒｅｆ２と、第１と第２のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ１、Ｈｙｓ＿Ｃｏｍｐ２とを含む。第１の電源電圧検出回路ＶＤＤ１＿Ｄｅｔは直列接続された抵抗やＭＯＳトランジスタ等からなる２つの分圧素子を含み、第１の電源電圧ＶＤＤ１の分圧電圧を出力する。第２の電源電圧検出回路ＶＤＤ２＿Ｄｅｔも直列接続された抵抗やＭＯＳトランジスタ等からなる２つの分圧素子を含み、第２の電源電圧ＶＤＤ２の分圧電圧を出力する。第１の基準電圧発生回路Ｖｒｅｆ１は第１の基準電圧Ｖｒｅｆ１を出力し、第２の基準電圧発生回路Ｖｒｅｆ２も第２の基準電圧Ｖｒｅｆ１を出力する。第１のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ１はヒステリシス幅Ｖｈｙｓ１を有し、第１の電源電圧ＶＤＤ１の上昇をＶｒｅｆ１＋Ｖｈｙｓ１の高参照レベルで検出し、第１の電源電圧ＶＤＤ１の低下をＶｒｅｆ１の低参照レベルで検出する。第２のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ２はヒステリシス幅Ｖｈｙｓ２を有し、第２の電源電圧ＶＤＤ２の上昇をＶｒｅｆ２＋Ｖｈｙｓ２の高参照レベルで検出し、第２の電源電圧ＶＤＤ２の低下をＶｒｅｆ２の低参照レベルで検出する。第１と第２のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ１、Ｈｙｓ＿Ｃｏｍｐ２の出力より、電圧検出回路Ｖｏｌｔ＿Ｄｅｔの出力信号ＶＤＤ１＿Ｄｅｔ＿Ｏｕｔ、ＶＤＤ２＿Ｄｅｔ＿Ｏｕｔが得られ、制御回路Ｃｎｔｒｌｒに印加される。制御回路Ｃｎｔｒｌｒは、ＡＮＤ回路ＡＮＤ＿１、第１のインバータＩｎｖ＿１、遅延回路Ｄｅｌａｙ＿１、第２のインバータＩｎｖ＿２、第１の出力回路ＯＵＴ＿１、第２の出力回路ＯＵＴ＿２などを含む。ＡＮＤ回路ＡＮＤ＿１の第１入力端子は抵抗Ｒ１を介して第１の電源電圧ＶＤＤ１が供給されるとともに、直接マニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔが供給される。ローレベルのマニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔが供給されなければ、ＡＮＤ回路ＡＮＤ＿１の第１入力端子は第１の電源電圧ＶＤＤ１によりハイレベルとされる。ＡＮＤ回路ＡＮＤ＿１の第２入力端子には、電圧検出回路Ｖｏｌｔ＿Ｄｅｔの出力信号ＶＤＤ１＿Ｄｅｔ＿Ｏｕｔが供給される。第２のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ２の出力ＶＤＤ２＿Ｄｅｔ＿Ｏｕｔは、ＮチャンネルＭＯＳトランジスタと抵抗Ｒ２とで構成された第１のインバータＩｎｖ＿１の入力に供給される。第１のインバータＩｎｖ＿１の出力は反転されて、ＡＮＤ回路ＡＮＤ＿１の第３入力端子に供給される。ＡＮＤ回路ＡＮＤ＿１の出力に接続された遅延回路Ｄｅｌａｙ＿１は、ＡＮＤ回路ＡＮＤ＿１の出力のローレベル（電源遮断状態）からハイレベル（電源復帰状態）への変化を遅延時間Ｔｄ分遅延して出力へ伝達する。この遅延時間Ｔｄは、システムＬＳＩの周辺回路や内部コアが電源遮断状態から電源復帰状態となった際に、安定動作に復帰するための時間よりも若干長く設定されている。しかし、遅延回路Ｄｅｌａｙ＿１は、ＡＮＤ回路ＡＮＤ＿１の出力のハイレベル（電源復帰状態）からローレベル（電源遮断状態）への変化を無視できる程小さい遅延時間分遅延して出力へ伝達する。この小さい遅延時間は、システムＬＳＩの周辺回路や内部コアの動作を短時間で停止させるために設定されている。ＡＮＤ回路ＡＮＤ＿１の出力に接続されたＮチャンネルＭＯＳトランジスタと抵抗Ｒ３とで構成された第２のインバータＩｎｖ＿２は、ＡＮＤ回路ＡＮＤ＿１の出力を反転する。第１の出力回路ＯＵＴ＿１は、遅延回路Ｄｅｌａｙ＿１の出力と同位相の出力をリセット信号Ｒｅｓｅｔとして出力する。このリセット信号Ｒｅｓｅｔのローレベルがリセット状態を示し、リセット信号Ｒｅｓｅｔのハイレベルがリセット解除状態を示す。第２の出力回路ＯＵＴ＿２は、第２のインバータＩｎｖ＿２の出力と同位相の出力を電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴとして出力する。
【００３７】
≪システムの回路動作≫
図３は、図１と図２に示した本発明のひとつの実施形態によるトータルのシステムの動作をより詳細に説明するための回路各部の波形図である。同図の１番目と２番目とに示すように時刻Ｔ１と時刻Ｔ２までに第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とがそれぞれ上昇する。同図の１番目でＶＤＤ１＿Ｎｏｒｍは、デバイスであるシステムＬＳＩの回路ブロックの周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒが正常に動作する第１の電源電圧ＶＤＤ１の範囲である。同図の１番目で低参照レベルのＶｒｅｆ１は、第１の電源電圧ＶＤＤ１の低下によるデバイスであるシステムＬＳＩの回路ブロックの周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒのリセット状態（動作禁止範囲）に移行に対応するレベルである。同図の１番目で高参照レベルのＶｒｅｆ１＋Ｖｈｙｓ１は、第１の電源電圧ＶＤＤ１の上昇によるデバイスであるシステムＬＳＩの回路ブロックの周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒのリセット解除状態（動作許可範囲）に移行に対応するレベルである。同図の２番目でＶＤＤ２＿Ｎｏｒｍは、デバイスであるシステムＬＳＩの回路ブロックの内部コアＣｏｒｅ＿Ｃｉｒが正常に動作する第２の電源電圧ＶＤＤ２の範囲である。同図の２番目で低参照レベルのＶｒｅｆ２は、第２の電源電圧ＶＤＤ２の低下によるデバイスであるシステムＬＳＩの回路ブロックの内部コアＣｏｒｅ＿Ｃｉｒのリセット状態に移行に対応するレベルである。同図の２番目で高参照レベルのＶｒｅｆ２＋Ｖｈｙｓ２は、第２の電源電圧ＶＤＤ２の上昇によるデバイスであるシステムＬＳＩの回路ブロックの内部コアＣｏｒｅ＿Ｃｉｒのリセット解除状態に移行に対応するレベルである。
【００３８】
図３の時刻Ｔ１で、第２の電源電圧ＶＤＤ２が内部コアＣｏｒｅ＿Ｃｉｒのリセット解除レベルＶｒｅｆ２＋Ｖｈｙｓ２に上昇する。すると、第２のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ２の出力ＶＤＤ２＿Ｄｅｔ＿Ｏｕｔは、ローレベルからハイレベルに変化する。さらに時刻Ｔ２で、第１の電源電圧ＶＤＤ１が周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒのリセット解除レベルＶｒｅｆ１＋Ｖｈｙｓ１に上昇する。すると、第１のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ１の出力ＶＤＤ１＿Ｄｅｔ＿Ｏｕｔは、ローレベルからハイレベルに変化する。この時、ローレベルのマニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔが印加されていなければ、ＡＮＤ回路ＡＮＤ＿１の出力もローレベルからハイレベルに変化する。ＡＮＤ回路ＡＮＤ＿１の出力のローレベルからハイレベルへの変化は、短時間で第２のインバータＩｎｖ＿２、第２の出力回路ＯＵＴ＿２を介して電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴに反映される。時刻Ｔ２では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはハイレベルからローレベルに変化する。時刻Ｔ２では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴにより制御されるスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタはオフ状態からオン状態に変化する。すると、電源電圧供給入力ＶＤＤ２＿ｓｕｐの電源電圧はローレベルからハイレベルに変化する。時刻Ｔ２でのＡＮＤ回路ＡＮＤ＿１の出力のローレベルからハイレベルへの変化は、遅延回路Ｄｅｌａｙ＿１の遅延時間Ｔｄの後にリセット信号Ｒｅｓｅｔに反映される。従って、時刻Ｔ２から遅延時間Ｔｄの後にリセット信号Ｒｅｓｅｔがローレベルからハイレベルに変化する。ハイレベルのリセット信号Ｒｅｓｅｔは、デバイスであるシステムＬＳＩの回路ブロックにリセット解除を指示して、この回路ブロックの通常動作が開始される。時刻Ｔ３で第２の電源電圧ＶＤＤ２が回路ブロックの内部コアＣｏｒｅ＿Ｃｉｒのリセット状態移行レベルＶｒｅｆ２に低下する。すると、第２のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ２の出力ＶＤＤ２＿Ｄｅｔ＿Ｏｕｔは、ハイレベルからローレベルに変化する。この時、ローレベルのマニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔが印加されていなければ、ＡＮＤ回路ＡＮＤ＿１の出力もハイレベルからローレベルに変化する。ＡＮＤ回路ＡＮＤ＿１の出力のハイレベルからローレベルへの変化は、短時間で第２のインバータＩｎｖ＿２、第２の出力回路ＯＵＴ＿２を介して電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴに反映される。時刻Ｔ３では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはローレベルからハイレベルに変化する。時刻Ｔ３では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴにより制御されるスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタはオン状態からオフ状態に変化する。すると、電源電圧供給入力ＶＤＤ２＿ｓｕｐの電源電圧はハイレベルからローレベルに変化する。時刻Ｔ４では、第２の電源電圧ＶＤＤ２が内部コアＣｏｒｅ＿Ｃｉｒのリセット解除レベルＶｒｅｆ２＋Ｖｈｙｓ２に上昇する。すると、第２のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ２の出力ＶＤＤ２＿Ｄｅｔ＿Ｏｕｔは、ローレベルからハイレベルに変化する。この時、ローレベルのマニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔが印加されていなければ、ＡＮＤ回路ＡＮＤ＿１の出力もローレベルからハイレベルに変化する。ＡＮＤ回路ＡＮＤ＿１の出力のローレベルからハイレベルへの変化は、短時間で第２のインバータＩｎｖ＿２、第２の出力回路ＯＵＴ＿２を介して電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴに反映される。時刻Ｔ４では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはハイレベルからローレベルに変化する。時刻Ｔ４では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴにより制御されるスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタはオフ状態からオン状態に変化する。すると、電源電圧供給入力ＶＤＤ２＿ｓｕｐの電源電圧はローレベルからハイレベルに変化する。時刻Ｔ４でのＡＮＤ回路ＡＮＤ＿１の出力のローレベルからハイレベルへの変化は、遅延回路Ｄｅｌａｙ＿１の遅延時間Ｔｄの後にリセット信号Ｒｅｓｅｔに反映される。従って、時刻Ｔ４から遅延時間Ｔｄの後にリセット信号Ｒｅｓｅｔがローレベルからハイレベルに変化する。ハイレベルのリセット信号Ｒｅｓｅｔは、デバイスであるシステムＬＳＩの回路ブロックにリセット解除を指示して、この回路ブロックの通常動作が開始される。時刻Ｔ５で第１の電源電圧ＶＤＤ１が回路ブロックの周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒのリセット状態移行レベルＶｒｅｆ１に低下する。すると、第１のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ１の出力ＶＤＤ１＿Ｄｅｔ＿Ｏｕｔは、ハイレベルからローレベルに変化する。この時、ローレベルのマニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔが印加されていなければ、ＡＮＤ回路ＡＮＤ＿１の出力もハイレベルからローレベルに変化する。ＡＮＤ回路ＡＮＤ＿１の出力のハイレベルからローレベルへの変化は、短時間で第２のインバータＩｎｖ＿２、第２の出力回路ＯＵＴ＿２を介して電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴに反映される。時刻Ｔ５では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはローレベルからハイレベルに変化する。時刻Ｔ５では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴにより制御されるスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタはオン状態からオフ状態に変化する。すると、電源電圧供給入力ＶＤＤ２＿ｓｕｐの電源電圧はハイレベルからローレベルに変化する。時刻Ｔ６では、第１の電源電圧ＶＤＤ１が周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒのリセット解除レベルＶｒｅｆ１＋Ｖｈｙｓ１に上昇する。すると、第１のヒステリシス・コンパレータＨｙｓ＿Ｃｏｍｐ１の出力ＶＤＤ１＿Ｄｅｔ＿Ｏｕｔは、ローレベルからハイレベルに変化する。この時、ローレベルのマニュアル・リセット信号Ｍａｎｕ＿Ｒｅｓｅｔが印加されていなければ、ＡＮＤ回路ＡＮＤ＿１の出力もローレベルからハイレベルに変化する。ＡＮＤ回路ＡＮＤ＿１の出力のローレベルからハイレベルへの変化は、短時間で第２のインバータＩｎｖ＿２、第２の出力回路ＯＵＴ＿２を介して電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴに反映される。時刻Ｔ６では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはハイレベルからローレベルに変化する。時刻Ｔ６では電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴにより制御されるスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタはオフ状態からオン状態に変化する。すると、電源電圧供給入力ＶＤＤ２＿ｓｕｐの電源電圧はローレベルからハイレベルに変化する。時刻Ｔ６でのＡＮＤ回路ＡＮＤ＿１の出力のローレベルからハイレベルへの変化は、遅延回路Ｄｅｌａｙ＿１の遅延時間Ｔｄの後にリセット信号Ｒｅｓｅｔに反映される。従って、時刻Ｔ６から遅延時間Ｔｄの後にリセット信号Ｒｅｓｅｔがローレベルからハイレベルに変化する。ハイレベルのリセット信号Ｒｅｓｅｔは、デバイスであるシステムＬＳＩの回路ブロックにリセット解除を指示して、この回路ブロックの通常動作が開始される。
【００３９】
以上詳細に説明したように、図１、図２、図３に示した本発明のひとつの実施形態では、電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの電圧検出回路Ｖｏｌｔ＿Ｄｅｔは、時刻Ｔ５から時刻Ｔ６の間に第２の電源電圧ＶＤＤ２のレベルが動作許可範囲であっても、時刻Ｔ５から時刻Ｔ６の間に第１の電源電圧ＶＤＤ１のレベルが動作禁止範囲に低下していることを検出する。この検出結果に基づき、時刻Ｔ５から時刻Ｔ６の間に電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの制御回路Ｃｎｔｒｌｒからのリセット信号Ｒｅｓｅｔはローレベルとなる。すると、時刻Ｔ５から時刻Ｔ６の間にスイッチ素子Ｑｐ２のオン・オフを制御する電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはハイレベルとなる。その結果、時刻Ｔ５から時刻Ｔ６の間に電圧検出回路Ｖｏｌｔ＿Ｄｅｔの検出結果に基づき、制御回路Ｃｎｔｒｌｒは第２電源電圧供給回路としての第２の外部レギュレータＶＤＤ２＿Ｒｅｇの電圧出力とデバイスであるシステムＬＳＩの回路ブロックの電源電圧供給入力ＶＤＤ２＿ｓｕｐとの間に接続されたスイッチ素子Ｑｐ２としてのＰチャンネルＭＯＳトランジスタをオン状態からオフ状態に制御する。このようにして、内部コアＣｏｒｅ＿Ｃｉｒのスタンバイ消費電力を低減することが可能となる。また、インターフェース回路Ｉｎｔ＿Ｃｉｒのストレスによる信頼性の低下や、インターフェース回路Ｉｎｔ＿Ｃｉｒの素子破壊を回避することが可能となる。
【００４０】
≪他のシステムの回路構成と回路動作≫
図４は、本発明の他のひとつの実施形態によるトータルのシステムを示す回路図である。同図が、図１、図２、図３に示した本発明のひとつの実施形態と異なる点を説明する。図４には、第1の外部レギュレータＶＤＤ１＿Ｒｅｇの電圧出力とデバイスであるシステムＬＳＩの回路ブロックの電源電圧供給入力ＶＤＤ１＿ｓｕｐとの間に接続された他のスイッチ素子Ｑｐ１としてのＰチャンネルＭＯＳトランジスタが追加されている。
【００４１】
図５は、図４に示した本発明の他のひとつの実施形態によるトータルのシステムの動作をより詳細に説明するための回路各部の波形図である。電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの電圧検出回路Ｖｏｌｔ＿Ｄｅｔは、時刻Ｔ３から時刻Ｔ４の間に第１の電源電圧ＶＤＤ１のレベルが動作許可範囲であっても、時刻Ｔ３から時刻Ｔ４の間に第２の電源電圧ＶＤＤ２のレベルが動作禁止範囲に低下していることを検出する。この検出結果に基づき、時刻Ｔ３から時刻Ｔ４の間にの間に電源電圧監視集積回路Ｓｐｖｓ＿ＩＣの制御回路Ｃｎｔｒｌｒからのリセット信号Ｒｅｓｅｔはローレベルとなる。すると、時刻Ｔ３から時刻Ｔ４の間にスイッチ素子Ｑｐ１のオン・オフを制御する電源電圧供給制御信号ＶＤＤＳｕｐ＿ＣＮＴはハイレベルとなる。その結果、時刻Ｔ３から時刻Ｔ４の間に電圧検出回路Ｖｏｌｔ＿Ｄｅｔの検出結果に基づき、制御回路Ｃｎｔｒｌｒは第１電源電圧供給回路としての第１の外部レギュレータＶＤＤ１＿Ｒｅｇの電圧出力とデバイスであるシステムＬＳＩの回路ブロックの電源電圧供給入力ＶＤＤ１＿ｓｕｐとの間に接続されたスイッチ素子Ｑｐ１としてのＰチャンネルＭＯＳトランジスタをオン状態からオフ状態に制御する。このようにして、周辺回路やＩ／Ｏ回路を構成する高耐圧トランジスタやインターフェース回路を構成する高耐圧トランジスタへのストレスを低減することが可能となる。
【００４２】
図６は、本発明のさらに他のひとつの実施形態によるトータルのシステムはひとつの半導体集積回路の１つのチップＬＳＩに搭載されている。図６でＬＳＩ化されたトータルのシステムの構成と動作とは、図４と略同様である。しかし、図６に示された１つのチップＬＳＩには、第１の内部レギュレータＶＤＤ１＿Ｒｅｇ、第２の内部レギュレータＶＤＤ２＿Ｒｅｇ、電源監視回路Ｓｐｖｓ＿Ｃｉｒ、スイッチ素子Ｑｐ１、Ｑｐ２、回路ブロックＣｉｒ＿Ｂｌｋが搭載されている。この回路ブロックＣｉｒ＿Ｂｌｋは、これまでの実施態様と同様に第１の内部レギュレータＶＤＤ１＿Ｒｅｇから第１の電源電圧ＶＤＤ１が供給される周辺回路Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒと、第２の内部レギュレータＶＤＤ２＿Ｒｅｇから第２の電源電圧ＶＤＤ２が供給される内部コアＣｏｒｅ＿Ｃｉｒとを含んでいる。
【００４３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４４】
例えば、スイッチ素子Ｑｐ１、Ｑｐ２はＰチャンネルＭＯＳトランジスタからＰＮＰ型バイポーラトランジスタに置換されることもできる。
【図面の簡単な説明】
【００４５】
【図１】図１は、本発明のひとつの実施形態によるトータルのシステムを示す回路図である。
【図２】図２は、図１に示した電源電圧監視集積回路Ｓｐｖｓ＿ＩＣをより詳細に説明する回路図である。
【図３】図３は、図１と図２に示した本発明のひとつの実施形態によるトータルのシステムの動作をより詳細に説明するための回路各部の波形図である。
【図４】図４は、本発明の他のひとつの実施形態によるトータルのシステムを示す回路図である。
【図５】図５は、図４に示した本発明の他のひとつの実施形態によるトータルのシステムの動作をより詳細に説明するための回路各部の波形図である。
【図６】図６は、本発明のさらに他のひとつの実施形態によりひとつの半導体集積回路の１つのチップに搭載されたトータルのシステムを示す回路図である。
【符号の説明】
【００４６】
ＶＤＤ１＿Ｒｅｇ  第１電源電圧供給回路
ＶＤＤ２＿Ｒｅｇ  第２電源電圧供給回路
ＶＤＤ１  第１の電源電圧
ＶＤＤ２  第２の電源電圧
Ｓｐｖｓ＿ＩＣ  電源監視回路
Ｖｏｌｔ＿Ｄｅｔ  電圧検出回路
Ｃｎｔｒｌｒ  制御回路
ＶＤＤＳｕｐ＿ＣＮＴ  制御出力信号
ＬＳＩ  回路ブロック
Ｉ／Ｏ＆Ｐｅｒ＿Ｃｉｒ  周辺回路
Ｃｏｒｅ＿Ｃｉｒ  内部コア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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