(57)【要約】【課題】ニッケルフルシリサイドゲート（Ｎｉ Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ Ｇａｔｅ、以下Ｎｉ−ＦＵＳＩゲート）を有するｎ型ＭＯＳトランジスタのしきい値電圧の制御を考えた場合に、Ｓｉの組成比が大きいＮｉ−ＦＵＳＩゲートが望ましい。また、一般に、Ｓｉの組成比が大きなニッケルシリサイド化には高温の熱処理が必要である。しかし、高温の熱処理を行うと、Ｓｉの組成比が大きなシリサイド層を均一に形成することができない。したがって、Ｓｉの組成比が大きいＮｉ−ＦＵＳＩゲートの形成が困難である。【解決手段】第１のゲート電極上部をコバルトシリサイド化する第１の工程と、前記第１のゲート電極、および第２のゲート電極をニッケルフルシリサイド化する第２の工程とを用いる。【選択図】図７
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【特許請求の範囲】
【請求項１】
ゲート電極をシリサイドで構成する半導体装置の製造方法であって、
第１のゲート電極上部をコバルトシリサイド化する第１の工程と、
前記第１のゲート電極、および第２のゲート電極をニッケルフルシリサイド化する第２の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
第１の絶縁膜、第１のゲート電極もしくは第２のゲート電極が形成されるポリシリコン層、およびマスク層がこの順に積層された積層体を、第２の絶縁膜で覆う第３の工程と、
前記第２の絶縁膜を、前記２の絶縁膜に対して所定のエッチング選択比を有する第３の絶縁膜で覆う第４の工程と、
平坦化法により、前記ポリシリコン層が露出しない位置まで、前記第３の絶縁膜、前記第２の絶縁膜、および前記マスク層の一部とを除去する第５の工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる第６の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記第２の絶縁膜の膜厚が、前記ポリシリコン層よりも厚いことを特徴とする半導体装置の製造方法。
【請求項４】
上部がコバルトシリサイドである第１のニッケルフルシリサイドゲート電極と、
ゲート電極全てがニッケルシリサイドである第２のニッケルフルシリサイドゲート電極と
を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１のニッケルフルシリサイドゲート電極がｎ型ＭＯＳのゲート電極であって、前記第２のニッケルフルシリサイドゲート電極がｐ型ＭＯＳのゲート電極であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、および高性能化には、ゲート絶縁膜の薄膜化が必須である。しかし、従来から適用されているゲート絶縁膜であるシリコン酸窒化膜の膜厚は、近年１ｎｍにせまり、物理的な限界が近づいている。そこで、物理的な膜厚を変化させずにゲート空乏化を改善し、ゲート電極の高性能化が期待できるメタルゲートの採用が提案されている。そして、このメタルゲートの１つであるニッケルフルシリサイドゲート（ＮｉＦｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ Ｇａｔｅ、以下Ｎｉ−ＦＵＳＩゲート）は、従来のシリコンプロセスとの整合性の良さから、次世代半導体装置に向けた技術として有望視されている。
【０００３】
また、近年のシリコンプロセスでは、一般に、ソース・ドレイン領域のシート抵抗、ゲート電極抵抗、およびコンタクト抵抗の低減化を目的として、シリサイド化が適用されている。このシリサイド化は、シリサイド層を形成するための金属を基板等の全面に堆積させた後に熱処理をすることで実現する。そして、近年注目されているＦＵＳＩゲートは、ゲート絶縁膜との界面までのゲート電極全体が、全てシリサイド化したものであり、金属そのものや金属窒化物等を用いてゲート電極を作成する技術（例えば、特許文献１を参照）と比較しても、材料面や半導体装置製造に使用される製造装置の汚染の観点から、従来のシリコンプロセスとの整合性が良い。
【０００４】
ところで、ＦＵＳＩゲートを含めシリサイドゲートの課題は、ＭＯＳトランジスタのしきい値電圧制御である。ゲート電極をシリサイド化するだけでは、トランジスタのしきい値電圧が、ゲート電極材料として現在用いられているポリシリコンのしきい値電圧とは大きく異なってしまい、実際のＬＳＩとして用いることができない。
【０００５】
ＦＵＳＩゲートを有するＭＯＳトランジスタのしきい値電圧の制御方法として現在提案されているのは、ゲートポリシリコンへの不純物の導入（例えば、非特許文献１を参照）と、ゲートニッケルシリサイドの組成変更との二点である。ゲートニッケルシリサイドの組成変更の観点からみると、例えば、ＮｉＳｉ２といったＳｉの組成比が大きなシリサイド層を形成するためには、６５０℃程度の高温の熱処理が必要である（例えば、非特許文献２を参照）。
【０００６】
また、ニッケルシリサイド化を行う前に、シリコン層とニッケル層との間にコバルト界面層を堆積させる工程を含む、（１００）面のＳｉ上のエピタキシャルニッケルシリサイド、またはアモルファスＳｉ上の安定したニッケルシリサイドを含むデバイス、および製造方法が知られている（例えば、特許文献２を参照）。
【特許文献１】特開２００４−２０７４８１号公報。
【特許文献２】特開２００２−３４３７４２号公報。
【非特許文献１】Ｊａｋｕｂ  Ｋｅｄｚｉｅｒｓｋｉ、  ｅｔ  ａｌ、“Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  ｉｎ  ＮｉＳｉ−Ｇａｔｅｄ  ＭＯＳＦＥＴｓ  Ｔｈｒｏｕｇｈ  ＳＩＩＳ”、ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、Ｖｏｌ．５２、Ｎｏ．１、ｐｐ３９−４６（２００５）
【非特許文献２】Ｋｅｎｓｕｋｅ  Ｔａｋａｈａｓｈｉ、  ｅｔ  ａｌ、“Ｄｕａｌ  Ｗｏｒｋｆｕｎｃｔｉｏｎ  Ｎｉ−Ｓｉｌｉｃｉｄｅ／ＨｆＳｉＯＮ  Ｇａｔｅ  Ｓｔａｃｋｓ  ｂｙ  Ｐｈａｓｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｆｕｌｌ−Ｓｉｌｉｃｉｄａｔｉｏｎ（ＰＣ−ＦＵＳＩ）Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ４５ｎｍ−ｎｏｄｅ  ＬＳＴＰ  ａｎｄ  ＬＯＰ  Ｄｅｖｉｃｅｓ”、Ｉｎｔ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、  ＩＥＤＭ２００４  Ｔｅｃｈ．  Ｄｉｇｅｓｔ、ｐｐ．９１−９４、Ｄｅｃ．２００４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、ニッケルフルシリサイドゲート（Ｎｉ Ｆｕｌｌｙ ＳｉｌｉｃｉｄｅｄＧａｔｅ 、以下Ｎｉ−ＦＵＳＩゲート）において、Ｓｉの組成比が大きなシリサイド層を均一に形成することが困難な点である。
【課題を解決するための手段】
【０００８】
本発明は、第１のゲート電極上部をコバルトシリサイド化する第１の工程と、前記第１のゲート電極、および第２のゲート電極をニッケルフルシリサイド化する第２の工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明により、Ｓｉ組成が多いＮｉ−ＦＵＳＩゲートを形成することが可能となる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明者による、ニッケルフルシリサイドゲート（Ｎｉ Ｆｕｌｌｙ Ｓｉｌｉｃｉｄｅｄ Ｇａｔｅ 、以下Ｎｉ−ＦＵＳＩゲート）を有するＭＯＳトランジスタのしきい値電圧シフトに関する研究によって得られた知見である。これらの実験データを説明することで、本発明の理解を容易になると考えられる。
【００１１】
図１に、ＮｉとＳｉとの同時スパッタによって、Ｎｉの含有率を変化させたＮｉシリサイドゲートのフラットバンド電圧の変化を示す。図１の横軸は、Ｎｉの含有率を示している。Ｎｉの含有率が５０％とは、ＮｉとＳｉとの組成比がＮｉ：Ｓｉ＝１：１であることを意味する。また、図１の縦軸は、フラットバンド電圧を示している。ここで、０．２ボルトがｐ型ポリシリコンのフラットバンド電圧であり、−０．８ボルトがｎ型ポリシリコンのフラットバンド電圧である。また、円が実験値であり、実験値に併せて示す線が実験値に対する近似曲線である。
【００１２】
図１より、フラットバンド電圧は、Ｎｉ含有率が多くなることで、ｐ型ポリシリコンのフラットバンド電圧側へシフトしていることがわかる。また、フラットバンド電圧は、Ｎｉ含有率が少なくなることで、ｎ型ポリシリコン側のフラットバンド電圧側へシフトすることがわかる。すなわち、しきい値電圧をシリサイドの組成によって制御する場合には、ｐ型ＭＯＳではＮｉの含有率が多い組成が適している。一方で、ｎ型ＭＯＳではＳｉの含有率が多い組成が適している。
【００１３】
ところで、一般に、Ｓｉの組成比が大きいシリサイド（例えば、ＮｉＳｉ２等）を形成するためには、高温の熱処理が必要とされている。
【００１４】
しかし、本発明者による実験によれば、例えば、膜厚が１００ｎｍのポリシリコン上に４０ｎｍの膜厚のＮｉを堆積して７００℃の高温熱処理をすると、前記ポリシリコンはシリサイド化している部分とポリシリコンの部分とに分かれてしまい、均一なＦＵＳＩゲートが形成されない。これは、７００℃程度の温度でＮｉの凝集が起こってしまい、不安定になることによる。すなわち、ｎ型ＭＯＳのゲート電極をニッケルフルシリサイド化することを考えたとき、高温の熱処理を用いることなく、Ｓｉの組成比が大きいＮｉ−ＦＵＳＩゲートを形成する方法が必要である。
【００１５】
ここから、本発明の実施形態を、ｎ型ＭＯＳ、およびｐ型ＭＯＳを備えた半導体装置の形成を例に、図２乃至７を用いて詳細に説明する。
【００１６】
図２に、ｎ型ＭＯＳ、およびｐ型ＭＯＳが形成される領域（以下、それぞれを「ｎＭＯＳ形成領域」、および「ｐＭＯＳ形成領域」とする。）と、シリコン基板１と、ゲート酸化膜２ａおよび２ｂと、ゲート電極３ａおよび３ｂと、窒化シリコンのハードマスク４ａおよび４ｂと、エクステンション領域５ａおよび５ｂと、サイドウォール６ａおよび６ｂと、ソース・ドレイン領域７ａおよび７ｂと、シリサイド化されたソース・ドレイン領域８ａおよび８ｂとを示す。
【００１７】
図２に示す構造を形成するための一例を説明する。はじめに、シリコン基板１の所定の領域に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて素子分離領域を形成して、シリコン基板１の表面を熱酸化する。次いで、熱酸化されたシリコン基板１の上に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いてポリシリコンを堆積する。次いで、このポリシリコンに、ｎ型ＭＯＳ用にはｎ型不純物を、ｐ型ＭＯＳにはｐ型の不純物を注入し、さらにその上に窒化シリコン（ＳｉＮ）膜を形成する。次いで、ｎ型ＭＯＳ、およびｐ型ＭＯＳのゲート電極部分を残して窒化シリコン膜と、ポリシリコンと、および熱酸化膜との３層をフォトリソグラフィ技術を用いてエッチングする。そして、これらの工程を経ることで、シリコン基板１上のｎＭＯＳ形成領域、およびｐＭＯＳ形成領域に、ゲート絶縁膜２ａおよび２ｂを介してポリシリコンからなるゲート電極３ａおよび３ｂと、ゲート電極３ａおよび３ｂ上の窒化シリコンのハードマスク４ａおよび４ｂとが形成される。なお、ゲート絶縁膜２ａおよび２ｂには、熱酸化膜のほか、ｈｉｇｈ−ｋ絶縁膜等を用いることも可能である。
【００１８】
次いで、ｎＭＯＳ形成領域とｐＭＯＳ形成領域とのうち、いずれか一方をレジスト等で覆う。例えば、ｐＭＯＳ形成領域をレジストで覆った場合には、ｎＭＯＳ形成領域に積層構造をマスクにして所定の条件でイオン注入を行う。一方、ｎＭＯＳ形成領域をレジスト等で覆い、ｐＭＯＳ形成領域に積層構造をマスクにして所定の条件でイオン注入を行う。その後、所定の条件でアニールを行う。これにより、ｎＭＯＳ形成領域、およびｐＭＯＳ形成領域にそれぞれエクステンション領域５ａおよび５ｂを形成する。
【００１９】
なお、本発明を実施するにあたり、エクステンション領域５ａおよび５ｂのどちらを先に形成してもよい。また、エクステンション領域５ａおよび５ｂの形成時には、イオン注入マスクとなる積層構造の側壁に薄いサイドウォールを形成しておいてから、イオン注入、およびアニールを行うようにしてもよい。また、エクステンション領域５ａおよび５ｂと共に、それらに隣接する所定導電型のポケット領域を形成するようにしてもよい。
【００２０】
次いで、ＣＶＤ法等を用いて素子形成領域全面に酸化シリコン膜を形成する。次いで、異方性エッチングを行い、ゲート絶縁膜２ａおよび２ｂと、ゲート電極３ａおよび３ｂと、ハードマスク４ａおよび４ｂとの側壁に、サイドウォール６ａおよび６ｂを形成する。
【００２１】
なお、サイドウォール６ａおよび６ｂの形成する際に、まず素子形成領域全面に薄く酸化シリコン膜を形成しておいてから、その酸化シリコン膜の上に厚く窒化シリコン膜を形成し、その後、異方性エッチングを行ってもよい。このとき、サイドウォール６ａおよび６ｂは、内側に酸化シリコンがあって、その外側に窒化シリコンが設けられた二重構造のサイドウォールとなる。
【００２２】
次いで、ｐＭＯＳ形成領域をレジスト等で覆い、ｎＭＯＳ形成領域に、ハードマスク４ａとサイドウォール６ａとをマスクにして、所定の条件でイオン注入を行う。次いで、ｎＭＯＳ形成領域をレジスト等で覆い、ｐＭＯＳ形成領域に、ハードマスク４ｂとサイドウォール６ｂとをマスクにして、所定の条件でイオン注入を行う。次いで、所定の条件でアニールを行う。これより、ｎＭＯＳ形成領域と、ｐＭＯＳ形成領域とにソース・ドレイン領域７ａおよび７ｂを形成する。なお、本発明を実施するにあたり、ソース・ドレイン領域７ａまたは７ｂのどちらを先に形成してもよい。
次いで、ソース・ドレイン領域７ａおよび７ｂにシリサイドを自己整合的に形成する。この形成方法は、ＣＶＤ法やスパッタリング法を用いて全面に、高温の熱処理に耐性のあるコバルト膜といった金属膜を堆積したあと、７００℃程度の熱処理を行うことによってソース・ドレイン領域をシリサイド化する。次いで、未反応の金属膜を、例えば硫酸過水等の薬液処理により選択的に除去する。これより、ソース・ドレイン領域７ａおよび７ｂには、自己整合的にシリサイド化されたソース・ドレイン領域８ａおよび８ｂが形成される。このとき、ゲート電極３ａおよび３ｂ上には窒化シリコンのハードマスク４ａおよび４ｂがあるので、ゲート電極３ａおよび３ｂ上部はシリサイド化されない。
【００２３】
図３に、図２の構成に加えて、ストッパー膜９ａおよび９ｂと、酸化シリコン膜１０ａおよび１０ｂとを示す。
【００２４】
図３に示す構造を形成するための一例を説明する。はじめに、図２の構造の形成に次いで、ＣＶＤ法等を用いて、素子形成領域全面に窒化シリコン膜９ａおよび９ｂと酸化シリコン膜１０ａおよび１０ｂとを成膜する。この窒化シリコン膜９ａおよび９ｂは、ゲート電極３ａおよび３ｂを形成するポリシリコン膜よりも厚く、ゲート電極３ａおよび３ｂを形成するポリシリコン膜と、窒化シリコンのハードマスク４ａおよび４ｂを形成する窒化シリコン膜との合計の厚さよりも薄いことが望ましい。これは、ゲート電極３ａおよび３ｂの頭出しプロセスにおいて、化学的機械的研磨方法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰとする。）の行う際に、ゲート電極３ａ、および３ｂのポリシリコンが露出することを防ぐためである。もし、ゲート電極３ａおよび３ｂのポリシリコンが露出した場合には、ゲート電極３ａおよび３ｂのポリシリコン膜厚が、シリコン基板１表面に垂直方向においてバラツキが大きくなることが懸念される。
【００２５】
図４に示す構造を形成するための一例を説明する。はじめに、図３の構造に次いで、窒化シリコン膜９ａおよび９ｂの平坦部をストップ位置とすることにより、ゲート電極３ａおよび３ｂの頭出しのためのＣＭＰを行う。このとき、ゲート電極３ａおよび３ｂ上には、ハードマスク４ａおよび４ｂの一部が残っている。次いで、リン酸等を用いてゲート電極のポリシリコン３ａおよび３ｂ上のハードマスク４ａおよび４ｂを除去する。
【００２６】
図５に、図４の構成に加えて、酸化シリコン膜１１と、コバルトシリサイド（以下ＣｏＳｉ２とする）層１２とを示す。
【００２７】
図５に示す構造を形成するための一例を説明する。はじめに、図４の構造に次いで、ＣＶＤ法により酸化シリコン膜１１を堆積してから、ｐＭＯＳ形成領域をレジストで覆い、フォトリソグラフィ技術によってｎＭＯＳ形成領域を露出させる。次いで、ゲート電極３ａの膜厚に対して、ゲート電極３ａの上部のみがシリサイド化する程度のコバルト（以下、Ｃｏとする）膜を、ＣＶＤ法やスパッタリング法を用いて堆積してから、７００℃程度の熱処理をする。次いで、未反応のＣｏを、硫酸等の薬液処理によって選択的に除去する。こうして、ｎＭＯＳ形成領域のゲート電極３ａ上部に、ＣｏＳｉ２層１２が形成される。
【００２８】
図６に示す構造は、図５の構造に次いで、カバー膜の酸化シリコン膜１１を除去した構造である。
【００２９】
図７に、図６の構成に加えて、Ｓｉの組成比が大きなＮｉ−ＦＵＳＩゲート電極１３と、Ｎｉ−ＦＵＳＩゲート電極１４とを示す。
【００３０】
図７に示す構造を形成するための一例を説明する。はじめに、図６の構造に次いで、ＣＶＤ法もしくはスパッタリング法によって素子形成領域全面にＮｉ膜を堆積し、４００℃から５００℃程度の熱処理をする。このとき、図６に示すゲート電極３ａには、ＣｏＳｉ２層１２の結晶性に引きずられて、Ｓｉの組成比が大きなＮｉＳｉ２が形成される。すなわち、図７に示すＳｉの組成比が大きなＮｉ−ＦＵＳＩゲート電極１３が形成される。一方、ｐＭＯＳ形成領域では、この温度帯で安定的に形成されるＮｉＳｉからなるＮｉ−ＦＵＳＩゲート電極１４が形成される。
【００３１】
図２乃至７用いて述べた、Ｎｉ−ＦＵＳＩゲート１３を有する構造は、Ｓｉ上にＣｏを堆積して熱処理した場合には、Ｓｉが拡散種となってＣｏ領域に拡散する原理と、Ｎｉを堆積して熱処理した場合には、Ｎｉが拡散種となってＳｉ領域に拡散する原理とによって形成される。
【００３２】
図７以降の本発明の実施形態としては、従来公知の方法に従って、層間絶縁膜、コンタクト、および配線等を形成し、半導体装置を完成していけばよい。
【産業上の利用可能性】
【００３３】
本発明は、シリサイドゲート電極を有する半導体集積回路に適用できる。
【００３４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３５】
（付記１）ゲート電極をシリサイドで構成する半導体装置の製造方法であって、
第１のゲート電極上部をコバルトシリサイド化する第１の工程と、
前記第１のゲート電極、および第２のゲート電極をニッケルフルシリサイド化する第２の工程と
を有することを特徴とする半導体装置の製造方法。（１）
（付記２）付記１に記載の半導体装置の製造方法であって、
第１の絶縁膜、前記第１のゲート電極もしくは前記第２のゲート電極が形成されるポリシリコン層、およびマスク層がこの順に積層された積層体を、第２の絶縁膜で覆う第３の工程と、
前記第２の絶縁膜を、前記第２の絶縁膜に対して所定のエッチング選択比を有する第３の絶縁膜で覆う第４の工程と、
平坦化法により、前記ポリシリコン層が露出しない位置まで、前記第３の絶縁膜、前記第２の絶縁膜、および前記マスク層の一部とを除去する第５の工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる第６の工程と
を有することを特徴とする半導体装置の製造方法。（２）
（付記３）付記２に記載の半導体装置の製造方法であって、
前記第２の絶縁膜の膜厚が、前記ポリシリコン層よりも厚いことを特徴とする半導体装置の製造方法。（３）
（付記４）上部がコバルトシリサイドである第１のニッケルフルシリサイドゲート電極と、
ゲート電極全てがニッケルシリサイドである第２のニッケルフルシリサイドゲート電極と
を有する半導体装置。（４）
（付記５）付記４に記載の半導体装置であって、
前記第１のニッケルフルシリサイドゲート電極がｎ型ＭＯＳのゲート電極であって、前記第２のニッケルフルシリサイドゲート電極がｐ型ＭＯＳのゲート電極であることを特徴とする半導体装置。（５）
（付記６）付記１に記載の半導体装置の製造方法であって、
前記第１のゲート電極がｎ型ＭＯＳのゲート電極であって、前記第２のゲート電極がｐ型ＭＯＳのゲート電極であることを特徴とする半導体装置の製造方法。
【００３６】
（付記７）付記２に記載の半導体装置の製造方法であって、
前記第３の工程に先立って、前記第１のゲート電極、および前記第２のゲート電極の側壁に接する部位にゲート側壁を形成する第７の工程と、
前記マスク層および前記ゲート側壁をマスクとして、ソース領域、およびドレイン領域に対応する部位を、それぞれシリサイド化する第８の工程と
を有することを特徴とする半導体装置の製造方法。
【００３７】
（付記８）付記７に記載の半導体装置の製造方法であって、
前記第８の工程のシリサイド化が、コバルトシリサイド化であることを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００３８】
【図１】ＮｉとＳｉとの同時スパッタによって、Ｎｉの含有率を変化させたＮｉシリサイドゲートのフラットバンド電圧の変化を示す図である。
【図２】本発明の実施例を示す図である。
【図３】本発明の実施例を示す図である。
【図４】本発明の実施例を示す図である。
【図５】本発明の実施例を示す図である。
【図６】本発明の実施例を示す図である。
【図７】本発明の実施例を示す図である。
【符号の説明】
【００３９】
１：シリコン基板
２ａ、２ｂ：ゲート酸化膜
３ａ、３ｂ：ポリシリコンゲート電極
４ａ、４ｂ：ハードマスク
５ａ、５ｂ：エクステンション領域
６ａ、６ｂ：サイドウォール
７ａ、７ｂ：ソース・ドレイン領域
８ａ、８ｂ：シリサイド化されたソース・ドレイン領域
９ａ、９ｂ：ストッパー膜
１０ａ、１０ｂ、１１：酸化シリコン膜
１２：コバルトシリサイド層
１３：シリコンの組成比が大きいニッケルフルシリサイドゲート電極
１４：シリコン：ニッケル＝１：１のニッケルフルシリサイドゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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