(57)【要約】【課題】ゲート駆動トランジスタのターンオンおよびターンオフのスイッチング時間を低減し、さらにトランジスタセルの駆動を均一にする半導体装置を提供する。【解決手段】実動作領域4aの外周に設けた第一のゲート引き出し電極1aと、第一のゲート引き出し電極1a上で電気的に接続した第一のゲート金属配線1bと、実動作領域4aと非動作領域4cとに形成したトレンチゲート電極3と、非動作領域4c内のトレンチゲート電極3上に形成した第二のゲート引き出し電極2aと、第二のゲート引き出し電極2a上で電気的に接続した第二のゲート配線電極2bとを備え、第二のゲート引き出し電極2aをトレンチゲート電極3上で電気的に接続し、第一のゲート引き出し電極1aと第二のゲート引き出し電極2bとを電気的に接続し、第一のゲート金属配線1bと第二のゲート金属配線2bとは第一の間隙5aにより空間的に分離し、第一のゲート金属配線1bを第二の間隙5bにより部分的かつ空間的に分離する。【選択図】図１
2007115888.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチップ領域に形成され、かつストライプ状のトレンチ構造をなすトレンチゲート電極を有するトランジスタセルを備え、
前記チップ領域内に、前記トランジスタセルが複数配置された実動作領域と、前記トランジスタセルが配置されていない非動作領域を有し、
前記実動作領域の内部に形成された前記非動作領域と、
前記実動作領域外周に形成された第一のゲート引き出し電極と、
前記第一のゲート引き出し電極上に形成され、前記第一のゲート引き出し電極と電気的に接続された第一のゲート金属配線と、
前記実動作領域と前記非動作領域をそれぞれ貫通し、さらに前記実動作領域および前記非動作領域とは酸化膜を介して電気的に絶縁された前記トレンチゲート電極と、
前記非動作領域の上に酸化膜を介して形成され、さらに前記トレンチゲート電極と交差し、前記トレンチゲート電極と電気的に接続された第二のゲート引き出し電極と、
前記第二のゲート引き出し電極上に形成され、前記第二のゲート引き出し電極と電気的に接続された第二のゲート金属配線とを備え、
前記第一のゲート引き出し電極と前記第二のゲート引き出し電極を電気的に接続し、
前記第一のゲート金属配線と前記第二のゲート金属配線とを空間的に分離して形成される第一の間隙を、前記第一のゲート金属配線と前記第二のゲート金属配線との間に１箇所以上設けたことを特徴とする半導体装置。
【請求項２】
前記トレンチゲート電極と、前記第一のゲート引き出し電極と、前記第二のゲート引き出し電極とは、それぞれポリシリコンを主体とする材料で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第二のゲート引き出し電極と前記第二のゲート金属配線は、前記チップ領域内に１本以上形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第一の間隙部分に形成されている前記第二のゲート引き出し電極のうち、前記第一の間隙の下部に形成される前記第二のゲート引き出し電極の抵抗値が１Ω以上となるように、前記第一の間隙が形成されていることを特徴とする請求項１〜３いずれか１項記載の半導体装置。
【請求項５】
前記第一のゲート金属配線は、閉曲線を形成せず、第二の間隙を設けて複数分割されるように形成され、
前記第二の間隙の下部に形成される前記第一のゲート引き出し電極の抵抗値が１Ω以上となるように、前記第二の間隙が形成されていることを特徴とする請求項１〜４いずれか１項記載の半導体装置。
【請求項６】
ソース電極は、前記実動作領域の上に形成され、かつ前記トレンチゲート電極と前記第二のゲート引き出し電極の上に絶縁膜を介して形成され、さらに空隙を設けることによって形成されたことを特徴とする請求項１〜５いずれか１項記載の半導体装置。
【請求項７】
前記ソース電極は、直線、曲線、円形の角または非円形の角の組み合わせからなる平面で形成され、前記円形の角または前記非円形の角を合計４つ以上有し、前記第二のゲート金属配線とは電気的に絶縁され、さらに前記第二のゲート引き出し電極または前記第二のゲート金属配線によって２つ以上の領域に分割されていることを特徴とする請求項１〜６いずれか１項記載の半導体装置。
【請求項８】
前記ソース電極は、直線、曲線、円形の角または非円形の角の組み合わせからなる平面で形成され、前記円形の角または前記非円形の角を合計４つ以上有し、前記第二のゲート金属配線とは電気的に絶縁され、さらに前記第二のゲート引き出し電極または前記第二のゲート金属配線によって２つ以上の領域に分割されていないことを特徴とする請求項１〜６いずれか１項記載の半導体装置。
【請求項９】
前記第二のゲート金属配線は、前記ソース電極によって２つ以上の領域に分割されて、前記第二のゲート引き出し電極の上に形成されることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
前記ソース電極は、前記第二の金属配線の上に絶縁膜を介して形成され、または空隙を設けることによって形成され、前記第二の金属配線と複数の階層をなしていることを特徴とする請求項７または８記載の半導体装置。
【請求項１１】
前記ソース電極において、前記第二のゲート金属配線上に一部形成されていない領域を設けたことを特徴とする請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にトレンチゲート電極を備えたトランジスタを具備する半導体装置に関するものである。
【背景技術】
【０００２】
トレンチゲート電極を有するトランジスタにおいて、数百キロヘルツ以上の高周波帯域で駆動させるトランジスタにおいては、スイッチング損失の低減が望まれる。スイッチング損失の低減のためには、トランジスタがオンした時におけるトランジスタ内部に寄生する抵抗、すなわちオン抵抗の低抵抗化、ゲート・ソース間およびゲート・ドレイン間に寄生する静電容量の低容量化、ゲート抵抗の低抵抗化などが求められる。
【０００３】
従来の半導体装置のうち、図１５，図１６に示したトレンチ型ｎチャネルＭＯＳＦＥＴを例に説明する。
【０００４】
図１５はトレンチ型ｎチャネルＭＯＳＦＥＴの半導体チップの平面図である。実動作領域４ａは、既知の技術を用いて形成された複数のトランジスタセル４ｂにより形成され、トレンチゲート電極３はストライプ状に形成される。ソース電極６は実動作領域４ａの上に形成され、トランジスタセル４ｂを構成するソース領域およびボディ領域と電気的に接続される。図１５ではトランジスタセル４ｂを構成するソース領域およびボディ領域は省略する。
【０００５】
トレンチゲート電極３と電気的に接続される第一のゲート引き出し電極１ａは、実動作領域４ａの外周に形成され、さらに、第一のゲート引き出し電極１ａの上に第一のゲート金属配線１ｂが形成される。
【０００６】
図１６は図１５に示されるトレンチ型ｎチャネルＭＯＳＦＥＴの半導体チップのＦ−Ｆ線断面図である。ｎ＋型シリコン基板１１上に、ｎ−型エピタキシャル層１２が形成され、これをドレイン領域とする。ｎ−型エピタキシャル層１２の上方にｐ―型領域１３がイオン注入などの技術を用いて形成される。ｐ―型領域１３を貫通し、ｎ−型エピタキシャル層１２の途中まで到達するようトレンチの溝が設けられ、熱処理などによって酸化膜１６が形成され、酸化膜１６の上にポリシリコン層が堆積されて、トレンチゲート電極３が形成される。トレンチゲート電極３に用いられるポリシリコン層に対して、高濃度のｎ型またはｐ型不純物を拡散させることによって、金属的な性質を持たせる。トレンチゲート電極３の上には絶縁層１７が形成される。
【０００７】
隣接するトレンチゲート電極３の間には、ソース領域となるｎ＋領域１４およびボディ／ソースコンタクト領域となるｐ＋／ｎ＋型領域１５が形成される。また、ｐ＋／ｎ＋型領域１５は表面に浅くソースコンタクト層ｎ＋領域が形成されている。ｎ＋領域１４およびｐ＋／ｎ＋型領域１５の組み合わせによりトランジスタセル４ｂが形成され、トランジスタセル４ｂが複数個集積されたものが、実動作領域４ａとなる。なお、ｐ＋／ｎ＋型領域１５はｐ＋型領域だけであってもよい。
【０００８】
トレンチゲート電極３は、第一のゲート引き出し電極と電気的に接続される。第一のゲート金属配線１ｂが第一のゲート引き出し電極１ａの上に形成される。第一のゲート金属配線１ｂとゲートパッド電極１ｃは電気的に接続される。ゲート駆動は、ゲートパッド電極１ｃに電圧を印加することにより行われ、これによってトランジスタが動作する。
【特許文献１】特開２００５−１１９６５号公報
【特許文献２】特開２００４−３１３８６号公報
【特許文献３】特開２００４−５５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のようにトレンチゲート電極３をストライプ状に形成した構造の場合、トレンチゲート電極３をメッシュ状に形成した構造（例えば、特許文献１参照）に比べて、ゲート・ソース間およびゲート・ドレイン間に寄生する静電容量を低減することができ、さらに単位ゲート長あたりのチャネル領域が大きいという利点がある。
【００１０】
しかしながら、低オン抵抗化を図った場合において、ストライプ状に形成したトレンチゲート電極３の１本分の長さが増大するため、トレンチゲート電極３の１本分のゲート抵抗Ｒｇは、この値に比例して大きくなる。巨視的に見たストライプ状に形成したトレンチゲート電極３のゲート抵抗Ｒｇが小さくても、微視的に見たゲートＲｇ、つまりトレンチゲート電極３の１本分あたりのゲート抵抗Ｒｇは大きいため、総合的なトランジスタのスイッチング時間は増大する。例えば、数百キロヘルツの帯域で動作する直流直流変換スイッチング回路に用いた場合には、出力電力を入力電力で除算したスイッチング効率が悪化してしまうという問題が生じる。
【００１１】
特に、プロセスがサブミクロンレベルまで微細化されると、トレンチゲート電極３の断面積は縮小されるため、より一層スイッチング効率が悪化する。
【００１２】
これを解決する技術として、例えば特許文献２に記載の構成のように、トレンチゲート電極３の上に第二のゲート引き出し電極を設けて、トレンチゲート電極３の１本分あたりのゲートＲｇを低減する技術があるが、第二のゲート引き出し電極の下に形成されている酸化膜への実動作領域内の不純物の取り込みが発生して、第二のゲート引き出し電極の下とそれ以外の領域におけるゲート閾値に偏りが生じ、均一なゲート駆動ができなくなる。
【００１３】
そこで、本発明は、ストライプ状に形成されたトレンチゲート電極の１本分のゲート抵抗Ｒｇを低減し、スイッチング速度を向上し、さらにゲート駆動に偏りを生じさせない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記目的を達成するため、本発明に係る半導体装置は、半導体基板のチップ領域に形成され、かつストライプ状のトレンチ構造をなすトレンチゲート電極を有するトランジスタセルを備え、前記チップ領域内に、前記トランジスタセルが複数配置された実動作領域と、前記トランジスタセルが配置されていない非動作領域を有し、前記実動作領域の内部に形成された前記非動作領域と、前記実動作領域外周に形成された第一のゲート引き出し電極と、前記第一のゲート引き出し電極上に形成され、前記第一のゲート引き出し電極と電気的に接続された第一のゲート金属配線と、前記実動作領域と前記非動作領域をそれぞれ貫通し、さらに前記実動作領域および前記非動作領域とは酸化膜を介して電気的に絶縁された前記トレンチゲート電極と、前記非動作領域の上に酸化膜を介して形成され、さらに前記トレンチゲート電極と交差し、前記トレンチゲート電極と電気的に接続された第二のゲート引き出し電極と、前記第二のゲート引き出し電極上に形成され、前記第二のゲート引き出し電極と電気的に接続された第二のゲート金属配線とを備え、前記第一のゲート引き出し電極と前記第二のゲート引き出し電極を電気的に接続し、前記第一のゲート金属配線と前記第二のゲート金属配線とを空間的に分離して形成される第一の間隙を、前記第一のゲート金属配線と前記第二のゲート金属配線との間に１箇所以上設けたことを特徴とする。
【発明の効果】
【００１５】
本発明は、ストライプ状に形成されたトレンチゲート電極の１本分のゲート抵抗Ｒｇを低減することにより、スイッチング速度を向上し、さらにゲート駆動に偏りを生じさせない半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら詳細に説明する。
【００１７】
（実施形態１）
図１は本発明の実施形態１における半導体装置を備えた半導体チップの平面図である。
【００１８】
図１において、実動作領域４ａの外周に、ポリシリコンを主体とする材料からなる第一のゲート引き出し電極１ａが形成される。第一のゲート引き出し電極１ａの上には、アルミニウムなどの金属材料からなる第一のゲート金属配線１ｂが形成される。
【００１９】
トレンチゲート電極３は、実動作領域４ａおよび実動作しない非動作領域４ｃを貫通するように形成され、トレンチゲート電極３の終端部は第一のゲート引き出し電極１ａと電気的に接続される。
【００２０】
第二のゲート引き出し電極２ａは、非動作領域４ｃの上に酸化膜を介して形成され、トレンチゲート電極３と電気的に接続されるごとくトレンチゲート電極３の上に形成される。第二のゲート引き出し電極２ａおよびトレンチゲート電極３は、第一のゲート引き出し電極１ａと同じ材料により形成される。
【００２１】
第一のゲート金属配線１ｂと第二のゲート金属配線２ｂが交わる領域のうち、ゲートパッド電極３に最も近い場所に第一の間隙５ａが設けられる。第一の間隙５ａの下に形成される第二のゲート引き出し電極２ａにおいて、第一の間隙５ａの下に限った領域における第二のゲート引き出し電極２ａの抵抗値が１Ω以上の値を持つように、第一の間隙５ａが設けられる。
【００２２】
トレンチゲート電極３の近傍に位置する第一のゲート金属配線１ｂであって、ゲートパッド電極１ｃに最も近い場所に第二の間隙５ｂが設けられる。第二の間隙５ｂの下に形成される第一のゲート引き出し電極１ａにおいて、第二の間隙５ｂの下に限った領域における第一のゲート引き出し電極１ａの抵抗値が１Ω以上の値を持つように、第二の間隙５ｂが設けられる。
【００２３】
第一の間隙５ａの下に限った領域における第二のゲート引き出し電極２ａの抵抗値と、第二の間隙５ｂの下に限った領域における第一のゲート引き出し電極１ａの抵抗値は、共に同じ値を持つように形成される。
【００２４】
ソース電極６は、実動作領域４ａの上に形成される。ソース電極６は、第二のゲート金属配線２ｂによって分割されて、複数分割されたソース電極６が形成される。
【００２５】
以上のように、トレンチゲート電極３の上に、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂが形成されるため、トレンチゲート電極３の１本分あたりのゲート抵抗Ｒｇが低減されるため、トランジスタのスイッチング時間は短縮される。さらに、第二のゲート金属配線２ｂによって、実動作領域４ａ内のどのトレンチゲート電極３もほぼ同じスイッチング時間となることから、ゲート駆動を均一にすることができ、スイッチング時間もさらに短縮することができる。
【００２６】
また、第一の間隙５ａおよび第二の間隙５ｂを設けたことにより、ゲートパッド電極１ｃにサージが入力された場合に、サージのトレンチゲート電極３への到達時間が第一の間隙５ａおよび第二の間隙５ｂで遅延されるだけでなく、全てのトレンチゲート電極３に均一にサージが到達されるため、トレンチゲート電極３へのサージの局所的な集中を防止することができる。特に、第二のゲート金属配線２ｂの直下に位置するトレンチゲート電極３へのサージの集中を防止することができる。
【００２７】
さらに、ソース領域６を複数分割することによって、ゲート・ソース間に寄生する静電容量を低減することができる。そのため、スイッチング時間が低減される。また、ソース電極６の下部には凹凸が形成されないため、ソース電極６を平坦に形成することができる。
【００２８】
図２は図１のＡ領域に対して正面左側から見た斜視図、図３は図１のＡ領域に対して正面右側から見た斜視図である。なお、図２および図３ではソース電極を省略している。
【００２９】
ｎ＋型シリコン基板１１上に、ｎ−型エピタキシャル層１２が形成され、これをドレイン領域とする。ｎ−型エピタキシャル層１２の上方にｐ―型領域１３が、イオン注入などにて形成される。ｐ―型領域１３を貫通し、ｎ−型エピタキシャル層１２の途中まで到達するようにトレンチ溝が設けられ、熱処理などによって酸化膜１６が形成され、この酸化膜１６の上にポリシリコン層が堆積されて、トレンチゲート電極３が形成される。
【００３０】
このとき、トレンチゲート電極３およびｐ―型領域１３の上に、第二のゲート引き出し電極２ａも同時に形成される。第二のゲート引き出し電極２ａとｐ―型領域１３の間には、酸化膜１６が形成され、第二のゲート引き出し電極２ａとｐ―型領域１３は電気的に絶縁される。
【００３１】
第二のゲート引き出し電極２ａおよびトレンチゲート電極３に用いられるポリシリコン層に対して、高濃度のｎ型またはｐ型不純物を拡散させることによって、金属的な性質を持たせる。トレンチゲート電極３の上には、絶縁層１７が形成される。隣接するトレンチゲート電極３の間には、ソース領域となるｎ＋領域１４およびボディ領域となるｐ＋型領域１５が形成される。ｎ＋領域１４およびｐ＋型領域１５の組み合わせによりトランジスタセル４ｂが形成され、トランジスタセル４ｂが複数個集積されたものが、実動作領域４ａとなる。第二のゲート引き出し電極２ａの上に、第二のゲート金属配線２ｂが形成される。
【００３２】
図４は図１のＢ−Ｂ線断面を示す模式図であって、第一の間隙５ａ周辺の一部領域に相当する。第一のゲート引き出し電極１ａと第二のゲート引き出し電極１ｂは電気的に接続され、第一のゲート金属配線１ｂと第二のゲート金属配線２ｂは電気的に絶縁される。
【００３３】
図５は図１のＣ−Ｃ線断面を示す模式図であって、トレンチゲート電極３は、第二のゲート引き出し電極２ａと電気的に接続される。第二のゲート引き出し電極２ａの上に第二のゲート金属配線２ｂが形成される。トレンチゲート電極３の上に絶縁層１７が形成され、ソース電極６は絶縁層１７の上に形成され、トレンチゲート電極３とソース電極６は電気的に絶縁される。
【００３４】
例えば、半導体チップ領域が１ｍｍ２で、ゲート・ソース間とゲート・ドレイン間に寄生する静電容量の和であるＣｉｓｓが５００ｐＦで、トレンチゲート１本分の長さが６００μｍであるトレンチ型ｎチャネルＭＯＳＦＥＴにおいて、従来技術におけるターンオン時間は１０ｎｓで、ターンオフ時間は９０ｎｓであった。
【００３５】
ここで、トレンチゲート１本分の長さが１５０μｍとなるように、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂを設けて本実施形態を実施した場合、ターンオン時間は６ｎｓで、ターンオフ時間は２０ｎｓであった。つまり、本実施形態を実施することでターンオン時間は約４割、ターンオフ時間は約８割短縮することができた。また、人体モデルによるサージ電圧をゲートパッド電極１ｃに印加しても、従来と同じ特性を有しており、サージ耐量を保持することができた。
【００３６】
以上、本発明の実施形態１に係る半導体装置について説明したが、本発明は、この実施形態に限定されるものではない。
【００３７】
例えば、実施形態１において、ソース領域となるｎ＋型領域１４とボディ領域となるｐ＋型領域１５は、トレンチゲート電極３の間に交互に形成したが、ｎ＋型領域１４をトレンチゲート電極３の両端に形成し、ｐ＋型領域１５を隣接するトレンチゲート電極３の中央に形成してもよい。
【００３８】
（実施形態２）
図６は本発明の実施形態２における半導体装置を備えた半導体チップの平面図である。なお、以下の実施形態２の説明において実施形態１にて説明したと同一要素には同一符号を付して、それらに関する詳しい説明は省略する。
【００３９】
図６において、ソース電極６が分割されることなく、すべて同一平面で形成されており、ソース電極６が跨がない第二のゲート引き出し電極２ａの上にのみ、第二のゲート金属配線２ｂが形成されている。
【００４０】
図７は図６のＤ−Ｄ線断面を示す模式図である。ソース電極６がトレンチゲート電極３および第二のゲート引き出し電極２ａを跨ぐ場合には、絶縁膜１７を形成し、トレンチゲート電極３および第二のゲート引き出し電極２ａと電気的に絶縁される。
【００４１】
実施形態２の半導体チップでは、ソース電極６は分割されず、一つの平面を形成しているので、半導体チップをパッケージのパッド電極に組み立てる場合において、ワイヤボンディングなどを任意のソース電極６の領域に行うことができる。そのため、組立工程におけるボンディング工程が簡略化される。
【００４２】
なお、前記実施形態では、第二のゲート引き出し電極２ａの上に絶縁膜１７を形成してソース電極６を形成しているが、第二のゲート引き出し電極２ａとソース電極６の間に空隙を設けてもよい。この場合、ゲート・ソース間に寄生する静電容量を低減することができる。そのためスイッチング時間が低減される。
【００４３】
さらに、第二のゲート金属配線２ｂは、絶縁膜１７の一部を覆うように形成されているが、ソース電極６と電気的に絶縁されていれば覆わなくてもよい。
【００４４】
（実施形態３）
図８は本発明の実施形態３における半導体装置を備えた半導体チップの平面図である。なお、以下の実施形態３の説明において実施形態１にて説明したと同一要素には同一符号を付して、それらに関する詳しい説明は省略する。
【００４５】
図８において、実施形態２の構成と同様に、ソース電極６が分割されることなく、すべて同一平面で形成されている。実施形態２と異なるのは、第二のゲート引き出し電極２ａの上に形成された第二のゲート金属配線２ｂが、第二のゲート引き出し電極２ａの上で分割されており、その分割された領域に位置する第二のゲート引き出し電極２ａの上には、絶縁膜を介してソース電極６が形成される点である。
【００４６】
実施形態３の半導体チップでは、ソース電極６の任意の場所にワイヤボンディングを行っても、ソース電極６の全ての領域からワイヤボンディングの位置２０までの間に寄生する抵抗値の増加を抑制することができる。例えば、実施形態２および実施形態３のソース電極６上に位置するワイヤボンディングの位置２０にワイヤボンディングを行った場合、ソース電極６を分布定数回路に置き換えると、実施形態３の方が実施形態２よりも抵抗値を小さくすることができる。
【００４７】
さらに、ゲートパッド電極１ｃの領域を除き、チップ中央に対して全体のトランジスタの構造が左右対称となっているため、実施の形態２よりもさらに均一にゲート駆動させることができる。
【００４８】
（実施形態４）
図９は本発明の実施形態４における半導体装置を備えた半導体チップの平面図である。なお、以下の実施形態４の説明において実施形態１にて説明したと同一要素には同一符号を付して、それらに関する詳しい説明は省略する。
【００４９】
図９において、ソース電極６が、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂの上に絶縁膜を介して形成されている。
【００５０】
図１０は図９のＥ−Ｅ線断面を示す模式図であって、第二のゲート配線金属２ｂの上に、絶縁膜１７を介してソース電極６が形成されている。
【００５１】
図１１は図９のＦ−Ｆ線断面を示す模式図であって、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂの上に、絶縁膜１７を介してソース電極６が形成される。
【００５２】
実施形態４の半導体チップでは、第二のゲート引き出し電極２ａの上に第二のゲート金属配線２ｂを必要な領域全てに形成することができる。また、ソース電極６に対してワイヤボンディングを行う場合に、第二のゲート金属配線２ｂと電気的に接触するリスクを低減することができる。そのため、組立工程におけるボンディング工程の管理が平易になる。
【００５３】
なお、前記実施形態では、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂの上に絶縁膜１７を形成してソース電極６を形成しているが、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂと、ソース電極６の間に空隙を設けてもよい。この場合、ゲート・ソース間に寄生する静電容量を低減することができる。そのため、スイッチング時間が低減される。
【００５４】
（実施形態５）
図１２は本発明の実施形態５における半導体装置を備えるた導体チップの平面図である。なお、以下の実施形態５の説明において実施形態１にて説明したと同一要素には同一符号を付して、それらに関する詳しい説明は省略する。
【００５５】
図１２において、ソース電極６が、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂの上に絶縁膜を介して形成されており、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂの一部に、ソース電極６を形成しない領域が設けられる。
【００５６】
図１３は図１２のＧ−Ｇ線断面を示す模式図であって、第二のゲート配線金属２ｂの上に、絶縁膜１７を介してソース電極６が形成され、一部にソース電極６を形成しない領域が設けられる。
【００５７】
実施形態５の半導体チップでは、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂの一部に空隙を設けて、ソース電極６を形成しない領域が設けられるため、その領域に形成されるゲート・ソース間に寄生する静電容量を低減することができる。そのため、スイッチング時間が低減される。
【００５８】
実施形態５は、実施形態４において、第二のゲート引き出し電極２ａおよび第二のゲート金属配線２ｂと、ソース電極６との間に、絶縁層１７の代わりに空隙を設けることができない場合において、ゲート・ソース間に寄生する静電容量を低減することができ有効である。
【００５９】
（実施形態６）
図１４は本発明の実施形態６における半導体装置を備えた半導体チップの平面図である。なお、以下の実施形態６の説明において実施形態１にて説明したと同一要素には同一符号を付して、それらに関する詳しい説明は省略する。
【００６０】
図１４において、第一のゲート引き出し電極１ａの上に形成された第一のゲート金属配線１ｂが閉曲線で形成されており、図１における第二の間隙５ｂが形成されない。この場合、図１４に示すように、第一の間隙５ａが第一のゲート金属配線１ａと第二のゲート金属配線２ａの交差する領域に設けられる。
【００６１】
実施形態６は、第一のゲート金属配線１ｂとトレンチゲート電極３の端部との間の抵抗値が、１Ω以上であれば実施することができる。この場合、全ての第二のゲート金属配線１ｂが、第一の間隙５ａを介して第一のゲート金属配線１ｂと電気的に絶縁される必要がある。これはゲートパッド電極１ｃにサージが入力された場合に、全てのトレンチゲート電極３に均一にサージが到達されるようにするためであり、トレンチゲート電極３へのサージの局所的な集中を防止することができる。
【００６２】
前記実施形態１〜６の構成の一部をそれぞれ組合わせて実施することが可能である。また、前記実施形態１〜６では、主にトレンチ型ｎチャネルＭＯＳＦＥＴを例として用いているが、その他のトランジスタおよび半導体素子にも適用される。
【産業上の利用可能性】
【００６３】
本発明は、トレンチゲート電極を備えたトランジスタを具備する半導体装置などに適用でき、特に、数百キロヘルツ以上の高周波で駆動させるトランジスタを有する半導体装置に有効であり、トレンチ型ｎチャネルＭＯＳＦＥＴ、あるいはｐチャネルＭＯＳＦＥＴ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの、スイッチング速度を向上させる必要があるトランジスタおよび半導体素子にも適用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施形態１における半導体装置を備えた半導体チップの平面図
【図２】図１のＡ領域における向かって正面左側から見た斜視図
【図３】図１のＡ領域における向かって正面右側から見た斜視図
【図４】図１のＢ−Ｂ線断面を示す模式図
【図５】図１のＣ−Ｃ線断面を示す模式図
【図６】本発明の実施形態２における半導体装置を備えた半導体チップの平面図
【図７】図６のＤ−Ｄ線断面を示す模式図
【図８】本発明の実施形態３における半導体装置を備えた半導体チップの平面図
【図９】本発明の実施形態４における半導体装置を備えた半導体チップの平面図
【図１０】図９のＥ−Ｅ線断面を示す模式図
【図１１】図９のＦ−Ｆ線断面を示す模式図
【図１２】本発明の実施形態５における半導体装置を備えるた導体チップの平面図
【図１３】図１２のＧ−Ｇ線断面を示す模式図
【図１４】本発明の実施形態６における半導体装置を備えた半導体チップの平面図
【図１５】従来のトレンチ型ｎチャネルＭＯＳＦＥＴの半導体チップの平面図
【図１６】図１５のトレンチ型ｎチャネルＭＯＳＦＥＴの半導体チップのＦ−Ｆ線断面図
【符号の説明】
【００６５】
１ａ  第一のゲート引き出し電極
１ｂ  第一のゲート金属配線
１ｃ  ゲートパッド電極
２ａ  第二のゲート引き出し電極
２ｂ  第二のゲート金属配線
３    トレンチゲート電極
４ａ  実動作領域
４ｂ  トランジスタセル
４ｃ  非動作領域
５ａ  第一の間隙（第一のゲート金属配線と第二のゲート金属配線との間）
５ｂ  第二の間隙（第一のゲート金属配線同士の間）
６    ソース電極
１１  ｎ＋型シリコン基板
１２  ｎ−型エピタキシャル層
１３  ｐ−型領域
１４  ｎ＋型領域
１５  ｐ＋型領域
１６  酸化膜
１７  絶縁層
２０  ワイヤボンディング位置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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