(57)【要約】【課題】従来は、１層のＡｌの金属電極層を素子領域にコンタクトさせ、当該金属電極層上にＡｕのボンディングワイヤを固着していた。この場合時間経過に伴いＡｕ／Ａｌ共晶層が形成され、素子領域に悪影響を及ぼす問題があった。【解決手段】金属電極層を、第１電極層、Ｔｉを含むバリアメタル層、第２電極層の３層の構造にする。バリアメタル層により、第１電極層、第２電極層の膜厚を従来と同等としてもＡｕ／Ａｌ共晶層が素子領域に到達することを防止できる。また３層の金属電極層は同一チャンバー内で連続して形成し、１つのマスクで一度のエッチング工程でパターンニングが可能である。抵抗の増大、素子領域への不均一な電圧印加、製造工程の増加や生産効率の悪化等の弊害を招くことなく、Ａｕ／Ａｌ共晶層による不良を回避できる。【選択図】    図１
2007266483.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けた素子領域と、
少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層と、
該第１電極層上の少なくとも一部に設けたバリアメタル層と、
該バリアメタル層上に設けた第２金属層と、
前記第２金属層に固着したボンディングワイヤと、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１電極層および第２電極層はアルミニウムを主材料とする金属層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ボンディングワイヤは、金を主材料とすることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記バリアメタル層は、チタンを含む金属層であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１電極層および第２電極層と、前記バリアメタル層は同一パターンを有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ボンディングワイヤの固着領域下方に前記素子領域が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板上に素子領域を形成する工程と、
少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層を形成する工程と、
前記第１電極層上の少なくとも一部にバリアメタル層を形成する工程と、
前記バリアメタル層上に第２電極層を形成する工程と、
前記第２電極層にボンディングワイヤを固着する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１電極層および第２電極層はアルミニウムを主材料とする金属層であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ボンディングワイヤは、金を主材料とすることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記バリアメタル層は、チタンを含む金属層であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第１電極層、前記バリアメタル層および前記第２電極層を連続でスパッタし、同一工程でパターンニングすることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特にＡｌ電極層とＡｕボンディングワイヤにおける共晶を抑制し、且つ装置の特性の劣化を防ぐ半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図９は従来の半導体装置を示す。図９（Ａ）は断面図であり、図９（Ｂ）は平面図である。図９（Ａ）は図９（Ｂ）のｂ−ｂ線断面図である。
【０００３】
図９（Ａ）の如く素子領域５１には、例えばトレンチ構造のＭＯＳＦＥＴ５２が設けられる。すなわちｎ＋型のシリコン半導体基板３１の上にｎ−型のエピタキシャル層３２を積層してドレイン領域とし、その表面にｐ型のチャネル層３４を設ける。チャネル層３４を貫通し、ｎ−型エピタキシャル層３２まで到達するトレンチ３７を形成する。トレンチ３７の内壁をゲート酸化膜４１で被膜し、トレンチ３７に充填されたポリシリコンよりなるゲート電極４３を設ける。トレンチ３７に隣接したチャネル層３４表面にはｎ＋型のソース領域４５が形成され、隣り合う２つのセルのソース領域４５間のチャネル層３４表面にはｐ＋型のボディ領域４４を設ける。ゲート電極４３上は層間絶縁膜４６で覆われる。表面には、素子領域５１と接続する金属電極層４７を設ける。
【０００４】
図９（Ｂ）のごとく、金属電極層４７は所定の形状にパターニングされ、素子領域５１全面を覆うソース電極４７ｓおよび、ゲートパッド電極４７ｇ等を形成する。ソース電極４７ｓは、ソース領域４５およびボディ領域４４にコンタクトする。また、ゲートパッド電極４７ｇは保護ダイオードＤを介するなどして、素子領域５１のゲート電極４３と接続する。
【０００５】
金属電極層４７上には、表面保護膜となる窒化膜５０が設けられ、窒化膜５０を開口してボンディングワイヤ６０を固着する（例えば特許文献１参照。）。
【０００６】
ボンディングワイヤ６０は、例えば素子領域５１を覆うソース電極４７ｓ上に４箇所、ゲートパッド電極４７ｇ上に１箇所固着される。
【特許文献１】特開２００２−３６８２１８号公報（第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＭＯＳＦＥＴ等、特に絶縁ゲート型の半導体装置においては、オン抵抗の低減が特性向上の重要なファクターとなっている。オン抵抗の低減には様々な手法が採用されるが、例えば素子領域の全面にコンタクトする金属電極層４７（ソース電極４７ｓ）の抵抗値を低減することが、比較的低コストで実施が容易である。具体的には、抵抗値の低い金属層としてアルミニウムからなる金属電極層４７が一般的に採用されている。
【０００８】
ところが、アルミニウムの金属電極層４７の場合、ボンディングワイヤに金（Ａｕ）細線を採用すると、例えばある期間が経過した後に不良が起こる問題がある。つまり、Ａｌ電極層４７にＡｕボールを直接固着すると、時間の経過に伴いその界面においてＡｕとＡｌが相互拡散し、Ａｕ／Ａｌ共晶層が形成される。Ａｕ／Ａｌ共晶は、体積膨張を引き起こし、共晶した部分の周り（横方向）へ応力が発生し、そのストレスが層間絶縁膜４６にプレッシャーを与える。層間絶縁膜４６にプレッシャーが加わるとクラックＣが発生し（図９（Ａ）参照）、ゲート−ソース間のリークを起こす問題がある。
【０００９】
特に生産効率の向上のため、金属電極層４７はオン抵抗などを考慮した上で最小限の膜厚に形成することが望ましい。しかし、Ａｕ／Ａｌ共晶層の厚みが金属電極層４７の膜厚以上になり、基板にまで達すると、ＭＯＳＦＥＴの動作領域で不具合が発生する問題もある。
【００１０】
Ａｕ／Ａｌ共晶層の基板への到達を防止するには、金属電極層４７の膜厚を厚くすればよい。しかし、金属電極層４７の厚膜化は生産効率の低下に加え、金属電極層４７の微細なパターンニングが困難になるなどの弊害があり、限界がある。
【００１１】
更に、金属電極層４７を２層構造とし、ワイヤボンド領域下方の金属電極層４７の間に絶縁膜を配置する方法も知られている。Ａｕ／Ａｌ共晶層の素子領域への到達は、絶縁膜によって回避することができるが、ＭＯＳＦＥＴの場合上には素子領域上に絶縁膜を介してワイヤボンドが固着されることになる。すなわち抵抗（オン抵抗）の増加や、素子領域に印加される電圧が不均一になるなどの問題がある。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板上に設けた素子領域と、少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層と、該第１電極層上の少なくとも一部に設けたバリアメタル層と、該バリアメタル層上に設けた第２金属層と、前記第２金属層に固着したボンディングワイヤと、を具備することにより解決するものである。
【００１３】
第２に、半導体基板上に素子領域を形成する工程と、少なくとも前記素子領域上を被覆し、該素子領域と接続する第１電極層を形成する工程と、前記第１電極層上の少なくとも一部にバリアメタル層を形成する工程と、前記バリアメタル層上に第２電極層を形成する工程と、前記第２電極層にボンディングワイヤを固着する工程と、を具備することにより解決するものである。
【発明の効果】
【００１４】
本発明に依れば、第１に、第１電極層と第２電極層間に配置したバリアメタル層により、Ａｕ／Ａｌ共晶層の素子領域への到達を回避できる。すなわち、ＴｉやＴｉＮ等のようなＡｕと反応しにくい金属をバリアメタル層として挿入することにより、ボンディングワイヤのＡｕと第１および第２電極層であるＡｌとの共晶は抑制される。つまり、バリアメタル層より下方への体積膨張は起こらないので、Ａｕ／Ａｌ共晶層が素子領域に及ぼす悪影響を防ぐことができる。
【００１５】
第２に、第１電極層と第２電極層を厚膜化することなく、Ａｕ／Ａｌ共晶層の素子領域への到達を回避できる。更には第１および第２電極層の微細なパターンニングも可能となる。また、第１電極層と第２電極層のトータル膜厚は、オン抵抗を考慮した必要最小限の膜厚でよく、コストの低減が図れる。
【００１６】
第３に、絶縁膜を金属電極層間に配置し、Ａｕ／Ａｌ共晶層の素子領域への到達を回避する場合と比較して、素子領域全体に均一に電圧を印加することができる。従って、素子領域の不均一動作を防止できる。また、絶縁膜は金属電極層との密着性にも問題があるが、本実施形態のバリアメタル層はＴｉを含む金属層であり、第１電極層および第２電極層との密着性も高めることができる。更に直列抵抗の増加も防止できる。
【００１７】
第４に、第１電極層、バリアメタル層、第２電極層は同一チャンバー内で連続スパッタにより形成できる。又、同一マスクを用いて同一工程でパターンニングが可能である。従って、特別な工程を付加すること無く、Ａｕ／Ａｌ共晶層による不良を回避することができる。第１電極層および第２電極層の膜厚は必要以上に厚くする必要がないので生産効率の劣化も防止できる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態を、図１から図８を参照して詳細に説明する。本実施形態では一例として素子領域にｎチャネル型ＭＯＳＦＥＴが形成される場合を説明する。
【００１９】
図１には、本実施形態の半導体装置の断面図を示す。
【００２０】
素子領域２０には、ＭＯＳＦＥＴ２５が構成されている。尚、本実施形態では、ＭＯＳＦＥＴ２５が配置されるチャネル層４の形成領域を素子領域２０とする。
【００２１】
素子領域２０上には第１電極層１７が設けられる。第１電極層１７はアルミニウム金属層であり素子領域２０と接続する。ＭＯＳＦＥＴ２５の場合、第１電極層１７は複数に分離され、これにより第１ソースパッド電極１７ｓおよび第１ゲートパッド電極１７ｇが形成される。
【００２２】
より具体的には、第１ソースパッド電極１７ｓは素子領域２０上の全面を覆って設けられ、ＭＯＳＦＥＴ２５のソース領域１５と接続する。また、第１ゲートパッド電極１７ｇは、素子領域２０外の例えばチップコーナー部の基板表面に設けられる。第１ゲートパッド電極１７ｇは、保護ダイオードＤを介する等してＭＯＳＦＥＴ２５のゲート電極１３と接続する。第１電極層１７（第１ソース電極１７ｓおよび第１ゲートパッド電極１７ｇ）
は、アルミニウム（例えばＰｕｒｅ−Ａｌ）金属層により形成され、その膜厚ｄ１はおよそ２μｍ程度である。
【００２３】
第１電極層１７の上にはバリアメタル層２１が配置される。バリアメタル層は金（Ａｕ）と反応しにくい金属層であり、例えばチタン（Ｔｉ）を含む金属層である。具体的にはＴｉ金属層、またはＴｉＮ（チタンナイトライド）、ＴｉＯＮ（酸化チタンナイトライド）、ＴｉＷ（チタンタングステン）等の金属層である。また、Ｔｉ／ＴｉＮの多層金属層でもよい。
【００２４】
Ｔｉを含むバリアメタル層２１は、温度が３００℃程度までであればＡｕと反応することはなく、また下層（第１電極層１７）との接着性が良好であり、好適である。
【００２５】
バリアメタル層２１によって、Ａｕ／Ａｌ共晶層が素子領域２０に到達することを防止できる。バリアメタル層２１の膜厚ｄ２は、Ａｕ／Ａｌ共晶層の素子領域２０への到達を防ぐためには５００Å以上あれば十分であり、例えば５００Å〜２０００Å程度とする。
【００２６】
第２電極層１８は、第１電極層１７およびバリアメタル層２１と重畳したパターンで、バリアメタル層２１上に設けられる。第２電極層１８もアルミニウム（例えばＰｕｒｅ−Ａｌ）金属層であり、複数に分離されて第１ソース電極１７ｓにコンタクトする第２ソース電極１８ｓと、第１ゲートパッド電極１７ｇにコンタクトする第２ゲートパッド電極１８ｇが形成される。これらの膜厚ｄ３は、例えば１μｍ程度である。尚、第１電極層１７の膜厚ｄ１および第２電極層１８の膜厚ｄ３は、一例であり、要求されるオン抵抗等、装置の特性に応じて適宜選択する。
【００２７】
第１ソースパッド電極１７ｓ、バリアメタル層２１、第２ソースパッド電極１８ｓにより、ソースパッド電極ＳＰが構成され、第１ゲートパッド電極１７ｇ、バリアメタル層２１、第２ゲートパッド電極１８ｇによりゲートパッド電極ＧＰが構成される。
【００２８】
第２ソースパッド電極１８ｓ、第２ゲートパッド電極１８ｇ上には、表面保護膜となる絶縁膜５０が設けられ、絶縁膜５０の所定の領域を開口してＡｕを主材料とするボンディングワイヤ２７が固着される。第２ソースパッド電極１８ｓに固着されるボンディングワイヤ２７の下方には、素子領域２０の一部が配置される。
【００２９】
ＭＯＳＦＥＴ２５の構造は以下の通りである。ｎ＋型シリコン半導体基板１上にｎ−型半導体層２を設けた基板１０をドレイン領域とし、その表面にｐ型のチャネル層４を設ける。ｎ−型半導体層２は、例えばエピタキシャル層である。チャネル層４外周には、チャネル層４よりも深く高濃度のｐ＋型領域３が形成され、チャネル層４終端における空乏層の曲率を緩和して電界集中を抑制している。
【００３０】
トレンチ８は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。トレンチ８内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００３１】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ８内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ８内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００３２】
ゲート電極１３は、トレンチ８に埋設された導電材料である。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るためにｎ型不純物が導入されている。このゲート電極１３はポリシリコンのパターニングにより形成される連結部（ここでは不図示）により、保護ダイオードＤと接続し、さらに第１ゲートパッド電極１７ｇに接続する。
【００３３】
ソース領域１５は、トレンチ８に隣接したチャネル層４表面にｎ＋型不純物を注入した拡散領域である。また、隣接するソース領域１５間のチャネル層４表面および素子領域２０外周のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。
【００３４】
ゲート電極１３上には、層間絶縁膜１６が設けられる。層間絶縁膜１６間のコンタクトホールを介して、第１ソースパッド電極１７ｓがソース領域１５およびボディ領域１４とコンタクトする。
【００３５】
第１ゲートパッド電極１７ｇは、脆弱なゲート酸化膜１１を過電圧等から保護する保護ダイオードＤ上に配置され、保護ダイオードＤの一端と接続する。保護ダイオードＤの一端は、ゲート電極１３と接続し、保護ダイオードＤの他端は、第１ソースパッド電極１７ｓと接続する。
【００３６】
図２は、本実施形態の半導体装置のチップ平面図であり、第１電極層１７およびバリアメタル層２１のパターンを示す図である。図２（Ａ）が図１の場合であり、図１は図２（Ａ）のａ−ａ線断面に相当する。また、図２（Ｂ）は他のパターンである。図２のいずれも第２電極層１８は省略している。
【００３７】
図２（Ａ）の如く、本実施形態ではバリアメタル層２１と第１電極層１７は完全に重畳し同じパターンで設けられる。つまり、第１ソースパッド電極１７ｓおよび第１ゲートパッド電極１７ｇは、それぞれ１つの連続した電極層であるので、その上のバリアメタル層２１もそれぞれ１つの連続した金属層である。また図示は省略しているが第２電極層１８もこれらと完全に重畳している。
【００３８】
一方、図２（Ｂ）の如く、バリアメタル層２１は、少なくともボンディングワイヤ２７の固着領域（ワイヤボンド領域２６：点線）と重畳していればよく、例えば第１ソースパッド電極１７ｓ上において複数のワイヤボンド領域２６がある場合には、それぞれに対応するようにバリアメタル層２１が島状にパターンニングされていても良い。また、図示は省略するが複数のワイヤボンド領域２６に連続し、島状にバリアメタル層２１を設けても良い。
【００３９】
後に詳述するが、完全に重畳したパターンで有れば、バリアメタル層２１を設けることによる工程数の増加を抑制できるので、本実施形態では図２（Ａ）のパターンを採用する。
【００４０】
バリアメタル層２１によって、ワイヤボンド時の不良を回避できる。アルミニウム金属層に対してＡｕワイヤをワイヤボンドする場合、Ａｕ／Ａｌ共晶層が形成される。ＭＯＳＦＥＴ２５の場合、素子領域２０上を覆って形成される電極層の抵抗がオン抵抗に大きく影響する。そこで、従来では金属電極層４７の膜厚ｄ６を例えば３μｍ程度としている（図９参照）。しかしＡｕ／Ａｌ共晶層により体積膨張が起こり、これが素子領域２０に達して悪影響を及ぼす。  
【００４１】
図３は、これらを回避するための既知の方法を示す概略図である。以下の図では素子領域２０の詳細は省略した。
【００４２】
図３（Ａ）は、金属電極層（アルミニウム金属層）４７’の膜厚ｄ４を厚く（例えば６μｍ）程度設けた場合である。この場合ワイヤボンド時の条件（温度、時間等）が同じで有れば、例えば図９の如く膜厚ｄ６が薄い場合より素子領域５１表面にＡｕ／Ａｌ共晶層Ｅが到達することを防止できる。しかし、例えば信頼性試験等の条件によってはＡｕ／Ａｌ共晶層Ｅが素子領域５１に影響を及ぼす場合もある。
【００４３】
又、金属電極層４７’の厚膜化にも限界がある。すなわち、低コストのウェットエッチングでアルミニウムのパターニングを行う場合、深さ方向のエッチング量と同等のサイドエッチングが起こるため、膜厚ｄ４を厚くすればするほど、隣り合うパターン（例えば図９ではゲートパッド電極４７ｇとソース電極４７ｓ）との離間距離を確保する必要がある。従って、素子領域５１や、ゲートパッド電極４７ｇとのパターン配置が必要以上に広がってしまい、チップサイズが増大してしまう問題がある。
【００４４】
一方、ドライエッチングであればサイドエッチングが起こらないが、エッチング装置が高価である。またエッチングマスクとなるレジスト膜とアルミニウムとのエッチング選択比の関係から、エッチング可能な膜厚にも限界がある。すなわち、アルミニウムのドライエッチャーはレジスト膜との選択比が低く、厚いアルミニウムをエッチングする間に残すべきレジスト膜もエッチングが進んでしまい、マスクパターンが正確に形成できない。レジスト膜を厚く形成すればよいが、その場合解像度が劣化するため、微細パターンには不向きである。
【００４５】
更には、金属電極層４７’の厚膜化により生産効率が低下したり、素子領域５１上の抵抗が高くなるなど弊害が多い。
【００４６】
図３（Ｂ）は、２層の金属電極層４７ａ、４７ｂ間に絶縁膜７０を配置する場合である。絶縁膜７０によって、Ａｕ／Ａｌ共晶層Ｅの素子領域５１への到達は回避することができる。つまり、金属電極層４７ａ、４７ｂのトータル膜厚ｄ５は、図３（Ａ）の場合より薄くでき（例えば従来技術（図９（Ａ））の膜厚ｄ６と同程度）、生産効率の低下や厚膜化によるオン抵抗の増加を招くことはない。しかし、素子領域５１上に絶縁膜７０を介してボンディングワイヤ６０が固着されることになるため、結局抵抗（オン抵抗）が増加してしまう。また素子領域５１には、絶縁膜７０を迂回するように（矢印参照）電圧が印加されるため、素子領域５１に印加される電圧が不均一となり動作に影響を及ぼす。
【００４７】
さらには、金属電極層４７ａ、４７ｂの導電性を確保するため絶縁膜７０は必要な領域（ワイヤボンド領域）に選択的に設ける必要がある。つまり、金属電極層４７ａの形成工程、絶縁膜７０の形成およびパターンニング工程、金属電極層４７ｂの形成工程を別工程で行わなければ成らず、工程数が増加する問題もある。
【００４８】
そこで、本実施形態では図１の如く第１電極層１７と第２電極層１８の間に、バリアメタル層２１を配置する。これにより、Ａｕ／Ａｌ共晶層が形成された場合でも、素子領域２０への到達を回避できる。
【００４９】
バリアメタル層２１は、チタン（Ｔｉ）を主材料とする金属層が好適である。チタン（Ｔｉ）は、例えばワイヤボンド時の温度（３００℃）程度では金（Ａｕ）と共晶することはなく、また第１金属層１７および第２金属層１８であるアルミニウムとの接着性も良好である。例えばバリアメタル層２１に銅（Ｃｕ）を主材料とする金属層を採用した場合、アルミニウムと同様に３００℃程度の温度で金（Ａｕ）と共晶を起こしてしまうため、望ましくない。
【００５０】
これにより、第１電極層１７と第２電極層１８のトータルの膜厚（ｄ１＋ｄ３）を必要最低限の膜厚（例えば３μｍ程度）に維持できる。またバリアメタル層２１は、チタン（Ｔｉ）を主材料としその膜厚ｄ２も５００Å〜２０００Å程度でよい。従って、バリアメタル層２１を設けた場合であっても、ボンディングワイヤ２７から素子領域２０までの直列抵抗の大幅な増加を防止できる。
【００５１】
また、ボンディングワイヤ２７を介して素子領域２０に印加される電圧も、従来同様ほぼ均一に分布させることができる。
【００５２】
更に、後述するが第１電極層１７、バリアメタル層２１、第２電極層１８を連続して同一チャンバー内で形成し、１つのマスクおよび１度のエッチング工程によりこれらをパターンニングできる。
【００５３】
従って、工数を増大させることなく、又装置の特性を劣化させることなくワイヤボンド時の不良を回避できる。
【００５４】
次に本発明の半導体装置の製造方法を、ｎチャネル型ＭＯＳＦＥＴを例に図４から図８に示す。
【００５５】
第１工程（図４）：半導体基板上に半導体素子領域を形成する工程。
【００５６】
ｎ＋型シリコン半導体基板１にｎ−型半導体層（例えばエピタキシャル層）２を積層した基板１０を準備し、ドレイン領域とする。チャネル層の形成領域の端部には高濃度のボロンを注入・拡散し、ｐ＋型領域３を形成する。表面に熱酸化膜（不図示）を形成した後、チャネル層の形成領域の熱酸化膜をエッチングする。全面に例えばドーズ量１．０×１０１３ｃｍ-２でボロンを注入した後、拡散してｐ型のチャネル層４を形成する。
【００５７】
全面にＣＶＤ法によりＮＳＧ（ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成する。その後、レジスト膜によるマスクを、トレンチの開口部分を除いてかける。ＣＶＤ酸化膜をドライエッチングして部分的に除去し、チャネル層４を露出させる。
【００５８】
その後、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してｎ−型半導体層２まで達するトレンチ８を形成する（図４（Ａ））。
【００５９】
ダミー酸化をしてトレンチ８内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜をエッチングにより除去する。
【００６０】
更に、全面を酸化してトレンチ８内壁にゲート酸化膜１１を駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。全面にポリシリコン層を堆積し、所望のパターンのマスクを設けてドライエッチングする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。
【００６１】
これにより、トレンチ８に埋設したゲート電極１３が形成される。また保護ダイオードとなるポリシリコン層Ｄおよび保護ダイオードとゲート電極１３との連結部（不図示）などもパターニングされる（図４（Ｂ））。
【００６２】
その後、基板の電位を安定化させるために、ボディ領域の形成領域が露出するレジスト膜（不図示）によるマスクを設けて、選択的にボロンを例えばドーズ量２．０×１０１５ｃｍ-２でイオン注入する。新たなレジスト膜（不図示）でソース領域の形成領域に、砒素を例えばドーズ量５．０×１０１５ｃｍ-２程度でイオン注入する。
【００６３】
全面にＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ（Ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層などをＣＶＤ法により堆積した絶縁膜１６’を形成する。このときの熱処理によりｎ＋型のソース領域１５とソース領域１５に隣接するチャネル層４表面にボディ領域１４を形成する。
【００６４】
フォトレジスト膜（不図示）により、少なくともＭＯＳＦＥＴのゲート電極１３上をマスクし、絶縁膜１６’にコンタクトホールを形成すると共に、層間絶縁膜１６を形成する。
【００６５】
これによりＭＯＳＦＥＴ２５が配置された素子領域２０が形成される（図４（Ｃ））。
【００６６】
尚、ソース領域１５とボディ領域１４の不純物の注入順を入れ替えてもよい。
【００６７】
第２工程（図５）：少なくとも素子領域上を被覆し、素子領域と接続する第１電極層を形成する工程。
【００６８】
アルミニウム（例えばＰｕｒｅ−Ａｌ）を全面にスパッタし、全面に第１電極層１７を形成する。第１電極層１７の膜厚ｄ１は、例えば２μｍ程度である。
【００６９】
尚、図示は省略するが第１電極層１７形成前に、他のバリアメタル層を形成してもよい。他のバリアメタル層は、チタン含有の金属層（例えば、Ｔｉ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ等）である。
【００７０】
第３工程（図６）：第１電極層上の少なくとも一部にバリアメタル層を形成する工程。
【００７１】
同一チャンバー内で例えばＴｉを基板１０上にスパッタし、第１電極層１７と重畳するバリアメタル層２１を全面に形成する。バリアメタル層２１の膜厚ｄ２は、例えば５００Å〜１０００Åである。
【００７２】
第４工程（図７）：バリアメタル層上に第２電極層を形成する工程。
【００７３】
引き続き同一チャンバー内で、例えばアルミニウム（例えばＰｕｒｅ−Ａｌ）を基板１０上にスパッタし、第１電極層１７およびバリアメタル層２１と重畳する第２金属層１８を形成する。第２金属層１８の膜厚ｄ３は例えば１μｍである。
【００７４】
第５工程（図８）：第２電極層にボンディングワイヤを固着する工程。
【００７５】
その後、所望のパターンを有するマスクを用いて第１金属層１７、バリアメタル層２１、第２金属層１８を同時にエッチングする（図２（Ａ）参照）。これにより、所定のパターンを有するソースパッド電極ＳＰ、ゲートパッド電極１７ＧＰが形成される。ソースパッド電極ＳＰは、第１ソースパッド１７ｓ、バリアメタル層２１、第２ソースパッド電極１８ｓからなり、ゲートパッド電極ＧＰは第１ゲートパッド電極１７ｇ、バリアメタル層２１、第２ゲートパッド電極１８ｇからなる。
【００７６】
このように、本実施形態によれば第１金属層１７、バリアメタル層２１、第２金属層１８を連続スパッタすることができる。そして１つのマスクを用いて同一工程にてパターン形成が可能である。更に、第１金属層１７および第２金属層１８のトータル膜厚（ｄ１＋ｄ３）は、従来の膜厚ｄ６と同程度を維持できる。つまり、製造工程を増加させず、また生産効率の大幅な低下を伴うことなくバリアメタル層２１を形成できる。
【００７７】
尚、第１電極層１７、バリアメタル層２１、第２電極層１８の膜厚は一例であり、オン抵抗など特性に応じて適宜選択する。
その後、表面保護膜となる例えば窒化膜５０を設け、所定のワイヤボンド領域２６の第２電極層１８が露出するようなエッチングを行いに、ボンディングワイヤ（Ａｕ細線）２７を固着し、図１に示す最終構造を得る。
【００７８】
ＡｕとＡｌは時間経過に伴って相互拡散し、Ａｕ／Ａｌ共晶層による体積膨張が起こる場合がある。しかし本実施形態ではＡｕ／Ａｌ共晶層が形成された場合であってもバリアメタル層２１によって、Ａｕ／Ａｌ共晶層の素子領域２０への進行を阻止することができる。
【００７９】
上述の如く、本発明の実施の形態では素子領域にｎチャネル型ＭＯＳＦＥＴが配置される場合を例に説明したが、これに限らない。例えば素子領域には、導電型を逆にしたＭＯＳトランジスタ、ｎ＋型半導体基板の下方にｐ型半導体基板を設けたＩＧＢＴ（Insulated Gate Bipolar Transistor）等の絶縁ゲート型半導体素子を配置してもよいし、ダイオードあるいはバイポーラトランジスタでも実施できる。
【図面の簡単な説明】
【００８０】
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置を説明する平面図である。
【図３】本発明の半導体装置を説明するための従来の断面図である。
【図４】本発明の半導体装置を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】従来の半導体装置を説明する（Ａ）断面図、（Ｂ）平面図である。
【符号の説明】
【００８１】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
３      ｐ＋型領域
４      チャネル層
８      トレンチ
１０    基板
１１  ゲート酸化膜
１３  ゲート電極
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    第１電極層
１７ｓ    第１ソースパッド電極
１７ｇ    第１ゲートパッド電極
１８    第２電極層
１８ｓ    第２ソースパッド電極
１８ｇ    第２ゲートパッド電極
２０    素子領域  
２１    バリアメタル層
２５    ＭＯＳＦＥＴ
２６    ワイヤボンド領域
２７    ボンディングワイヤ
３１    ｎ＋型シリコン半導体基板
３２    ドレイン領域
３３    ｐ＋型領域
３４    チャネル層
３７    トレンチ
４１    ゲート酸化膜
４３    ゲート電極
４４    ボディ領域
４５    ソース領域
４６    層間絶縁膜
４７、４７’、４７ｓ、４７ｇ、４７ａ、４７ｂ      金属電極層
５０    窒化膜
５１    素子領域
５２    ＭＯＳＯＦＥＴ
６０    ボンディングワイヤ
７０    絶縁膜
ＳＰ    ソースパッド電極
ＧＰ    ゲートパッド電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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