(57)【要約】【課題】  フローティングゲート電極からの電荷の漏れが抑制され、かつ、書込み効率が高い半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１００は、半導体基板１１０の主表面上にゲート絶縁膜１２０を介して複数形成され、半導体基板１１０に反転層を形成するアシストゲート電極ＡＧと、半導体基板１１０の主表面上における複数のアシストゲート電極ＡＧ間に位置する部分にゲート絶縁膜１２０を介して複数形成されたフローティングゲート電極ＦＧと、アシストゲート電極ＡＧ上からフローティングゲート電極ＦＧ上に形成されたコントロールゲート電極ＣＧと、半導体基板１１０における複数のフローティングゲート電極ＦＧ間に位置する部分に形成されたｎ＋不純物領域ＮＤとを備え、ゲート絶縁膜１２０は、互いにバリアハイトが異なるゲート絶縁膜１２１，１２２を有する。【選択図】        図２
2007067038.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上にゲート絶縁膜を介して複数形成され、前記半導体基板に反転層を形成することが可能なアシストゲート電極と、
前記半導体基板の主表面上における複数の前記アシストゲート電極間に位置する部分にゲート絶縁膜を介して複数形成された、電荷蓄積用のフローティングゲート電極と、
前記アシストゲート電極上から前記フローティングゲート電極上に絶縁膜を介して設けられたコントロールゲート電極と、
前記半導体基板における複数の前記フローティングゲート電極間に位置する部分に形成された不純物領域とを備え、
前記フローティングゲート電極下に位置する前記ゲート絶縁膜は、互いにバリアハイトが異なる第１と第２部分を有する、半導体装置。
【請求項２】
前記ゲート絶縁膜の前記第２部分は前記第１部分に対して前記不純物領域側に位置し、
前記第２部分のバリアハイトは前記第１部分のバリアハイトよりも高い、請求項１に記載の半導体装置。
【請求項３】
前記不純物領域上に形成された他の絶縁膜をさらに備え、
前記他の絶縁膜のバリアハイトは、前記第１部分のバリアハイトよりも高い、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の主表面に溝部が形成され、
前記溝部内から前記半導体基板の主表面上に前記アシストゲート電極が形成された、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
主表面に溝部が形成された半導体基板と、
前記半導体基板の主表面上における前記溝部の両側にゲート絶縁膜を介して形成された電荷蓄積用の第１ゲート電極と、
前記溝部内から前記半導体基板の主表面上にゲート絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極上から前記第２ゲート電極上に絶縁膜を介して設けられる第３ゲート電極とを備えた、半導体装置。
【請求項６】
半導体基板の主表面上に第１ゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜をパターニングする工程と、
パターニングされた前記第１導電膜の側壁上に第１絶縁膜を形成する工程と、
前記第１絶縁膜をマスクとして前記第１ゲート絶縁膜をパターニングする工程と、
前記第１絶縁膜の幅を減じて、パターニングされた前記第１ゲート絶縁膜を露出させる工程と、
前記半導体基板の主表面における前記第１ゲート絶縁膜が除去された部分に、該第１ゲート絶縁膜よりも高いバリアハイトを有する第２ゲート絶縁膜を形成する工程と、
前記第１と第２ゲート絶縁膜上から前記第１絶縁膜の側壁上に第２導電膜を形成する工程と、
前記半導体基板における前記第２導電膜に隣接する部分に不純物領域を形成する工程と、
前記第２導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた、半導体装置の製造方法。
【請求項７】
前記不純物領域上に第３絶縁膜を形成する工程をさらに備え、
前記第３絶縁膜のバリアハイトは、前記第１ゲート絶縁膜のバリアハイトよりも高い、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板の主表面に溝部を形成する工程をさらに備え、
前記溝部内から前記半導体基板の主表面上に前記第１導電膜を形成する、請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の主表面に溝部を形成する工程と、
前記溝部内から前記半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜をパターニングする工程と、
前記第１導電膜の側壁上に第１絶縁膜を形成する工程と、
前記半導体基板の主表面上から前記第１絶縁膜の側壁上に第２導電膜を形成する工程と、
前記第２導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電荷蓄積用のフローティングゲート電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリセルを有する半導体装置が従来から知られている。
たとえば、特開２００５−８５９０３号公報（特許文献１）においては、フローティングゲート電極およびコントロールゲート電極とともに、半導体基板に反転層を形成するためのアシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用の電極である。また、非特許文献１，２においても、上記と同様の構造を有する半導体装置が開示されている。
【特許文献１】特開２００５−８５９０３号公報
【特許文献２】特開２００４−１５８８１０号公報
【非特許文献１】Y.Sasago et.al.，“90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s”，IEDM Dig.Tech.Papers ，2003，p.823-826
【非特許文献２】H.Kurata et.al.，“Self-Boosted Charge Injection for 90-nm-Node 4-Gb Multilevel AG-AND Flash Memories Programmable at 16 MB/s”，2004 Symposium on VLSI Circuits Digest of Technical Papers ，2004，p.72-73
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のような不揮発性メモリセルにおいて、データ書込み速度を向上させることは重要である。これに対し、特開２００４−１５８８１０号公報（特許文献２）においては、フローティングゲート電極下に位置するトンネル絶縁膜として、シリコン酸化膜よりもバリアハイトの低いゲート絶縁膜を用いることにより書込み効率を向上させることが開示されている。しかしながら、トンネル絶縁膜のバリアハイトを低減することで、フローティングゲート電極からの電荷の漏れが生じやすくなるという問題がある。
【０００４】
また、上記とは異なる観点では、アシストゲート電極を微細化することに伴なって、アシストゲート電極下に形成される反転層の幅が縮小され、結果として、配線としての反転層の抵抗が増大するという問題がある。
【０００５】
本発明は、上記のような問題に鑑みてなされたものである。すなわち、本発明の１つの目的は、フローティングゲート電極からの電荷の漏れが抑制され、かつ、書込み効率が高い半導体装置およびその製造方法を提供することにある。また、本発明の他の目的は、アシストゲート電極下に形成される反転層の抵抗が抑制された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、１つの局面では、半導体基板と、半導体基板の主表面上にゲート絶縁膜を介して複数形成され、半導体基板に反転層を形成することが可能なアシストゲート電極と、半導体基板の主表面上における複数の前記アシストゲート電極間に位置する部分にゲート絶縁膜を介して複数形成された、電荷蓄積用のフローティングゲート電極と、アシストゲート電極上からフローティングゲート電極上に絶縁膜を介して設けられたコントロールゲート電極と、半導体基板における複数のフローティングゲート電極間に位置する部分に形成された不純物領域とを備え、フローティングゲート電極下に位置するゲート絶縁膜は、互いにバリアハイトが異なる第１と第２部分を有する。
【０００７】
本発明に係る半導体装置は、他の局面では、主表面に溝部が形成された半導体基板と、半導体基板の主表面上における溝部の両側にゲート絶縁膜を介して形成された電荷蓄積用の第１ゲート電極と、溝部内から半導体基板の主表面上にゲート絶縁膜を介して形成された第２ゲート電極と、第１ゲート電極上から第２ゲート電極上に絶縁膜を介して設けられる第３ゲート電極とを備える。
【０００８】
本発明に係る半導体装置の製造方法は、１つの局面では、半導体基板の主表面上に第１ゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜をパターニングする工程と、パターニングされた第１導電膜の側壁上に第１絶縁膜を形成する工程と、第１絶縁膜をマスクとして第１ゲート絶縁膜をパターニングする工程と、第１絶縁膜の幅を減じて、パターニングされた第１ゲート絶縁膜を露出させる工程と、半導体基板の主表面における第１ゲート絶縁膜が除去された部分に、該第１ゲート絶縁膜よりも高いバリアハイトを有する第２ゲート絶縁膜を形成する工程と、第１と第２ゲート絶縁膜上から第１絶縁膜の側壁上に第２導電膜を形成する工程と、半導体基板における第２導電膜に隣接する部分に不純物領域を形成する工程と、第２導電膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程とを備える。
【０００９】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面に溝部を形成する工程と、溝部内から半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、第１導電膜をパターニングする工程と、第１導電膜の側壁上に第１絶縁膜を形成する工程と、半導体基板の主表面上から第１絶縁膜の側壁上に第２導電膜を形成する工程と、第２導電膜上に第２絶縁膜を形成する工程と、第２絶縁膜上に第３導電膜を形成する工程と、第３導電膜をパターニングする工程とを備える。
【発明の効果】
【００１０】
本発明によれば、１つの局面では、半導体装置において、フローティングゲート電極からの電荷の漏れを抑制しながら書込み効率を向上させることができる。また、他の局面では、アシストゲート電極下に形成される反転層の抵抗を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１２】
（実施の形態１）
図１は、実施の形態１に係る半導体置の上面図である。図１を参照して、本実施の形態に係る半導体装置１００は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部を有するメモリセル領域（図１に示される領域）と、メモリセル領域の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極ＦＧ（第１ゲート電極）と、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極ＡＧ（第２ゲート電極）と、ワード線としてのコントロールゲート電極ＣＧ（第３ゲート電極）とを有する。アシストゲート電極ＡＧの両側には、ビット線としてのｎ＋不純物領域ＮＤが形成されている。すなわち、半導体装置１００においては、アシストゲート電極ＡＧによって形成される反転層と、ｎ＋不純物領域ＮＤとがビット線として利用される。コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に形成されている。そして、アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、互いに交差（ほぼ直交）するように形成されている。
【００１３】
アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、それぞれコンタクト部（図示せず）を介して上層配線（図示せず）と接続されている。アシストゲート電極ＡＧに電圧が印加されると、半導体基板上におけるアシストゲート電極ＡＧの直下にソース／ドレインとしての反転層（図示せず）が形成される。
【００１４】
図２，図３は、それぞれ、図１におけるＩＩ−ＩＩ断面図，ＩＩＩ−ＩＩＩ断面図である。図２を参照して、たとえばシリコンからなる半導体基板１１０上に、ゲート絶縁膜１２０を介してアシストゲート電極ＡＧおよびフローティングゲート電極ＦＧが形成されている。ゲート絶縁膜１２０は、ゲート絶縁膜１２１，１２２を含む。半導体基板１１０におけるフローティングゲート電極ＦＧに隣接する部分には、ｎ＋不純物領域ＮＤ（不純物拡散層）が形成されている。アシストゲート電極ＡＧ上、および、フローティングゲート電極ＦＧとアシストゲート電極ＡＧとの間には、たとえばＳｉＯ2膜などからなる絶縁膜１３０が形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である絶縁膜１４０が形成されている。絶縁膜１４０上に、ポリシリコン膜およびシリサイド膜を含み、矢印ＤＲ１方向（図１参照）に延在するコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜１６０が形成されている。図３を参照して、アシストゲート電極ＡＧの延在方向（矢印ＤＲ２方向）に並ぶ複数のコントロールゲート電極ＣＧの間には絶縁膜１７０が形成されている。そして、絶縁膜１６０，１７０を覆うように層間絶縁膜および上層配線（ともに図示せず）が形成されている。
【００１５】
ところで、後述するデータ書込み動作において、フローティングゲート電極ＦＧへのホットエレクトロン注入効率を向上させたいという要請がある。これに対し、本実施の形態においては、トンネル絶縁膜となるゲート絶縁膜１２１として、バリアハイトの低い絶縁膜を用いている。
【００１６】
一方で、フローティングゲート電極ＦＧに蓄積された電荷の漏れを抑制したいという要請がある。これに対し、本実施の形態においては、フローティングゲート電極ＦＧとｎ＋不純物領域ＮＤとの間に位置するゲート絶縁膜１２２として、バリアハイトの高い絶縁膜を用いている。
【００１７】
このように半導体装置１００においては、フローティングゲート電極ＦＧ下に位置するゲート絶縁膜１２１，１２２のバリアハイトは互いに異なり、ゲート絶縁膜１２２のバリアハイトは、ゲート絶縁膜１２１のバリアハイトよりも高い。さらに、ｎ＋不純物領域ＮＤ上の絶縁膜１５０のバリアハイトは、ゲート絶縁膜１２２のバリアハイトと同程度であり、ゲート絶縁膜１２１のバリアハイトよりも高い。
【００１８】
より具体的には、ゲート絶縁膜１２２および絶縁膜１５０は、たとえばＳｉＯ2膜により構成され、ゲート絶縁膜１２１は、ＳｉＯ2膜よりも低いバリアハイトを有する絶縁膜により構成される。ＳｉＯ2膜よりも低いバリアハイトを有する絶縁膜としては、たとえば、Ａｌ2Ｏ3、ＳｉＮ、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、Ｐｒ2Ｏ3、ＳｒＴｉＯ2、ＢａＳｒＴｉＯ3、ＴｉＯ2、ＡｌＮ、Ｔａ2Ｏ5、ＴａＮ、ＨｆＡｌＯ、ＺｒＡｌＯなどが挙げられる。たとえば、ＳｉＯ2膜に代えて同じ厚みのＡｌ2Ｏ3膜を用いた場合、バリアハイトは３．５（ｅＶ）から２．８（ｅＶ）に低減される。
【００１９】
上記のように、ゲート絶縁膜１２２および絶縁膜１５０のバリアハイトを相対的に高くすることで、フローティングゲート電極ＦＧとビット線であるｎ＋不純物領域ＮＤとの間の絶縁性を高く保つことができるので、フローティングゲート電極ＦＧからの電荷の漏れを抑制することができる。一方で、トンネル絶縁膜となるゲート絶縁膜１２１のバリアハイトを低くすることで、フローティングゲート電極ＦＧへの書込み効率を向上させることができる。
【００２０】
次に、フラッシュメモリである半導体装置１００の書込み、読み出しおよび消去の動作について、図１〜図３を参照しながら説明する。
【００２１】
データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２２】
データ書込み時には、選択メモリセルが接続されているコントロールゲート電極ＣＧに、たとえば１６Ｖ程度の電圧が印加される。そして、それ以外のコントロールゲートＣＧに、たとえば、−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるドレインとなるｎ＋不純物領域ＮＤに、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなるｎ＋不純物領域ＮＤ（たとえば、ドレインとなるｎ＋不純物領域ＮＤに隣接するｎ＋不純物領域ＮＤ）に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなるｎ＋不純物領域ＮＤに、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいては、ドレインからソースに向かって書込み用の電流が流れ、ソース側のｎ＋不純物領域ＮＤに蓄積された電荷がゲート絶縁膜１２１を介してフローティングゲート電極ＦＧに注入される（図２中の矢印）。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。したがって、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００２３】
ここで、選択メモリセルにおけるソース／ドレインとなるｎ＋不純物領域ＮＤの間に形成されたアシストゲート電極ＡＧには、たとえば０Ｖ〜１Ｖ程度の電圧が印加される。これにより、アシストゲートＡＧ下に位置する半導体基板１１０の主表面上に反転層（図示せず）が形成される。この反転層は、データの書込み動作の際に、ホットエレクトロンを効率的に生成し、選択メモリセルにおけるフローティングゲート電極ＦＧに低いチャネル電流で高速にデータを書き込むことを補助するものである。これにより、データ書込み動作に際して、アシストゲート電極ＡＧ下と、フローティングゲート電極ＦＧ下との間で大きなポテンシャルドロップが生じ、効率的にホットエレクトロンを生成することができる。そして、低いチャネル電流で高速書込みを行なうことができる。
【００２４】
データ読み出し動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２Ｖ〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるドレイン形成用のアシストゲート電極ＡＧに、たとえば４．５Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるドレインとなる反転層が形成される。一方、非選択メモリセルにおけるドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。さらに、選択メモリセルにおけるソースとなるｎ＋不純物拡散層ＮＤに、たとえば０Ｖ程度の電圧がされ、選択メモリセルにおけるドレインとなる反転層に、たとえば１Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるフローティングゲート電極ＦＧ内に蓄積された電荷量によって閾値電圧が変化するため、ｎ＋不純物領域ＮＤと反転層との間を流れる電流の状況から該メモリセルのデータを判別することができる。
【００２５】
なお、半導体装置１００においては、読み出し動作時にソースとなるビット線として、ｎ＋不純物領域ＮＤが用いられる。一般に、不純物拡散層の抵抗（たとえば、７００ｋΩ以上８００ｋΩ以下程度）は反転層の抵抗（たとえば、３〜４ＭΩ程度）よりも低いため、上記のようにすることで、読み出し動作時に、ソース配線の抵抗を低減することができる。この結果、選択メモリセルの位置によって閾値電圧が変動することが抑制される。そして、読み出し動作の信頼性が向上する。
【００２６】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１１０に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板１１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００２７】
次に、上記フラッシュメモリの製造方法について説明する。図４〜図１１は、それぞれ、本実施の形態に係る半導体装置の製造方法における第１〜第８工程を示した断面図である。
【００２８】
図４を参照して、半導体基板１１０上に、たとえばＡｌ2Ｏ3膜からなるゲート絶縁膜１２１（第１ゲート絶縁膜）が形成される。ゲート絶縁膜１２１は、データ書込み時／消去時に電荷を通過させるトンネル絶縁膜となる。そして、ゲート絶縁膜１２１上に、５０〜７０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０（第１導電膜）がＣＶＤ法などを用いて形成される。そして、図５に示すように、導電膜ＡＧ０がパターニングされて、アシストゲート電極ＡＧが形成される。
【００２９】
図６を参照して、アシストゲート電極ＡＧの上面および側壁を覆うように、たとえばＳｉＯ2膜からなる絶縁膜１３０（第１絶縁膜）が形成される。絶縁膜１３０は、たとえばＣＶＤ法によりＳｉＯ2膜を成膜した後、該ＳｉＯ2膜をパターニングすることにより形成される。次に、図７に示すように、絶縁膜１３０をマスクとして、ゲート絶縁膜１２１がパターニングされる。図７において、絶縁膜１３０およびゲート絶縁膜１２１は、幅Ｂ０を有している。
【００３０】
図８を参照して、たとえば絶縁膜１３０にウエットエッチングを施すことにより、該絶縁膜１３０の側壁をたとえば２０ｎｍ〜３０ｎｍ程度後退させ、その幅をＢ０からＢに減じる。これにより、パターニングされたゲート絶縁膜１２１が露出する。
【００３１】
図９を参照して、ゲート絶縁膜１２１が除去されて半導体基板１１０が露出した部分に、たとえばＳｉＯ2膜からなるゲート絶縁膜１２２（第２ゲート絶縁膜）が形成される。その後、ゲート絶縁膜１２１，１２２上から絶縁膜１３０上に、２０〜４０ｎｍ程度の厚みを有し、多結晶シリコンなどからなる導電膜ＦＧ０（第２導電膜）がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図１０に示すように、導電膜ＦＧ０がエッチバックされる。この際、絶縁膜１３０の側壁上に導電膜ＦＧ０が残存する。なお、導電膜ＦＧ０の側壁上に、後述する不純物注入時のオフセットスペーサとしての絶縁膜が形成されてもよい。
【００３２】
図１１を参照して、半導体基板１１０上に残存した複数の導電膜ＦＧ０の間から、たとえばリン（Ｐ）などのｎ型不純物が半導体基板１１０にイオン注入される。これにより、ビット線としてのｎ＋不純物領域ＮＤが形成される。該イオン注入は、たとえば、１０ＫｅＶ，１×１０14／ｃｍ-2の条件下で行なわれる。
【００３３】
再び、図２，図３を参照して、ｎ＋不純物領域ＮＤ上に、たとえばＳｉＯ2膜からなる絶縁膜１５０（第３絶縁膜）が形成される。そして、絶縁膜１３０，１５０および導電膜ＦＧ０を覆うように、絶縁膜１４０（第２絶縁膜）が形成される。絶縁膜１４０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。
【００３４】
絶縁膜１４０上に導電膜ＣＧ０（第３導電膜）が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜１６０が形成される。絶縁膜１６０が形成された後、導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。
【００３５】
そして、コントロールゲート電極ＣＧをマスクとして絶縁膜１４０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。その後、パターニングされたコントロールゲート電極ＣＧ間に絶縁膜１７０が埋め込まれる。
【００３６】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置１００は、図２に示すように、半導体基板１１０と、半導体基板１１０の主表面上にゲート絶縁膜１２０を介して複数形成され、半導体基板１１０に反転層を形成することが可能なアシストゲート電極ＡＧと、半導体基板１１０の主表面上における複数のアシストゲート電極ＡＧ間に位置する部分にゲート絶縁膜１２０を介して複数形成された、電荷蓄積用のフローティングゲート電極ＦＧと、アシストゲート電極ＡＧ上からフローティングゲート電極ＦＧ上に絶縁膜１４０を介して設けられるコントロールゲート電極ＣＧと、半導体基板１１０における複数のフローティングゲート電極ＦＧ間に位置する部分に形成されたｎ＋不純物領域ＮＤと、ｎ＋不純物領域ＮＤ上に形成された「他の絶縁膜」としての絶縁膜１５０とを備え、フローティングゲート電極ＦＧ下に位置するゲート絶縁膜１２０は、互いにバリアハイトが異なる「第１と第２部分」としてのゲート絶縁膜１２１，１２２を有している。より具体的には、ゲート絶縁膜１２２はゲート絶縁膜１２１に対してｎ＋不純物領域ＮＤ側に位置し、ゲート絶縁膜１２２のバリアハイトはゲート絶縁膜１２１のバリアハイトよりも高い。
【００３７】
上記構成によれば、フローティングゲート電極ＦＧからの電荷の漏れを抑制しながら、該フローティングゲート電極ＦＧへの書込み効率を向上させることができる。
【００３８】
また、半導体装置１００において、ｎ＋不純物領域ＮＤ上に形成された絶縁膜１５０のバリアハイトを、ゲート絶縁膜１２１のバリアハイトよりも高くすることにより、フローティングゲート電極ＦＧからの電荷の漏れを抑制する効果を高めるとともに、データ書込み時に、電荷が絶縁膜１５０を通過して、意図しないフローティングゲート電極ＦＧにデータ書込みが行なわれることを抑制することができる。
【００３９】
たとえば、ゲート絶縁膜１２１としてＡｌ2Ｏ3膜を用い、ゲート絶縁膜１２２としてＳｉＯ2膜を用いた場合は、データ書込み時にｎ＋不純物領域ＮＤに印加する電圧を、４．５Ｖ程度から３．３Ｖ程度に下げることも可能である。これにより、ｎ＋不純物領域ＮＤから半導体基板１１０への接合リークを低減することができる。
【００４０】
また、本実施の形態に係る半導体装置の製造方法は、半導体基板１１０の主表面上に「第１ゲート絶縁膜」としてのゲート絶縁膜１２１を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程（図４）と、導電膜ＡＧ０をパターニングする工程（図５）と、パターニングされた導電膜ＡＧ０の側壁上に「第１絶縁膜」としての絶縁膜１３０を形成する工程（図６）と、絶縁膜１３０をマスクとしてゲート絶縁膜１２１をパターニングする工程（図７）と、絶縁膜１３０の幅を減じてパターニングされたゲート絶縁膜１２１を露出させる工程と、半導体基板１１０の主表面におけるゲート絶縁膜１２１が除去された部分に、ゲート絶縁膜１２１よりも高いバリアハイトを有する「第２ゲート絶縁膜」としてのゲート絶縁膜１２２を形成する工程（以上、図８）と、ゲート絶縁膜１２１，１２２上から絶縁膜１３０の側壁上に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図９，図１０）と、半導体基板１１０における導電膜ＦＧ０に隣接する部分にｎ＋不純物領域ＮＤを形成する工程（図１１）と、ｎ＋不純物領域ＮＤ上に「第３絶縁膜」としての絶縁膜１５０を形成する工程と、導電膜ＦＧ０上に「第２絶縁膜」としての絶縁膜１４０を形成する工程と、絶縁膜１４０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程と、導電膜ＣＧ０をパターニングする工程（以上、図２，図３）とを備える。
【００４１】
（実施の形態２）
図１２は、実施の形態２に係る半導体置の上面図である。図１２を参照して、本実施の形態に係る半導体装置２００は、実施の形態１に係る半導体装置の変形例であって、フローティングゲート電極ＦＧの両側にアシストゲート電極ＡＧが形成される点を特徴とする。そして、半導体装置２００においては、アシストゲート電極ＡＧによって形成される反転層がビット線として利用される。
【００４２】
図１３，図１４は、それぞれ、図１２におけるＸＩＩＩ−ＸＩＩＩ断面図，ＸＩＶ−ＸＩＶ断面図である。図１３を参照して、たとえばシリコンからなる半導体基板２１０上に、ゲート絶縁膜２２０を介してアシストゲート電極ＡＧおよびフローティングゲート電極ＦＧが形成されている。ゲート絶縁膜２２０は、ゲート絶縁膜２２１，２２２を含む。アシストゲート電極ＡＧの側壁上には、絶縁膜２３０が形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜である絶縁膜２４０が形成されている。絶縁膜２４０上に、ポリシリコン膜およびシリサイド膜を含み、矢印ＤＲ１方向（図１２参照）に延在するコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜２６０が形成されている。図１４を参照して、アシストゲート電極ＡＧの延在方向（矢印ＤＲ２方向）に並ぶ複数のコントロールゲート電極ＣＧの間には絶縁膜２７０が形成されている。そして、絶縁膜２６０，２７０を覆うように層間絶縁膜および上層配線（ともに図示せず）が設けられる。
【００４３】
ところで、アシストゲート電極ＡＧ下に形成される反転層の抵抗を低減したいという要請がある。図２９，図３０は、反転層抵抗の増大を説明する図である。図２９，図３０に示す例では、半導体基板１０上に、ゲート絶縁膜２０を介してアシストゲート電極ＡＧが形成されている。一般に、アシストゲート電極ＡＧの幅方向端部において、反転層ＩＬが形成されない領域が存在する。したがって、図２９に示すように、アシストゲート電極ＡＧのゲート長がＡｇＷである場合、反転層ＩＬの幅は、ＡｇＷ−２Ｒとなる。反転層ＩＬが形成されない領域の幅（Ｒ）は、アシストゲート電極ＡＧのゲート長によらずほぼ一定である。したがって、図３０に示すように、スケーリングにより、アシストゲート電極ＡＧのゲート長をＡｇＷ／Ｓとした場合、反転層ＩＬの幅は、ＡｇＷ／Ｓ−２Ｒとなる。このように、半導体装置のスケーリングを行なうと、スケーリング比（Ｓ）以上に反転層ＩＬの抵抗が増大するという問題が生じる。これに対し、本実施の形態においては、図１３に示すように、半導体基板２１０に溝部２１１を形成し、該溝部２１１内にアシストゲート電極ＡＧを形成することで、アシストゲート電極ＡＧのゲート長が増大することを抑制しながら、反転層ＩＬの実効的な幅を拡大して、該反転層ＩＬの抵抗を低減している。したがって、半導体装置のスケーリングと反転層抵抗の増大の抑制とを両立させることができる。
【００４４】
アシストゲート電極ＡＧは、溝部２１１内から半導体基板２１０の主表面上に形成されている。すなわち、半導体基板２１０の主表面よりも上方に位置するアシストゲート電極ＡＧの幅は、溝部２１１の幅よりも広い。このようにすることで、単に溝部２１１内にアシストゲート電極ＡＧを形成する場合と比較して、半導体基板２１０の主表面近傍（図１３中のＡ部）にまで反転層ＩＬが形成されやすくなる。
【００４５】
なお、上記のようなアシストゲート電極ＡＧは、図１３，図１４に示すように、１つおきに形成されることが好ましい。このようにすることで、溝部２１１を形成したことによるパンチスルーの発生を抑制することができる。
【００４６】
次に、フラッシュメモリである半導体装置２００の書込み、読み出しおよび消去の動作について、図１２〜図１４を参照しながら説明する。
【００４７】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極ＡＧに、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極ＡＧ（たとえば、ソース形成用のアシストゲート電極ＡＧに隣接するアシストゲート電極ＡＧ）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極ＡＧに対向する半導体基板２１０の主表面上にソース／ドレインとなる反転層ＩＬが形成される。一方で、上記以外のアシストゲート電極ＡＧには、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極ＡＧに対向する半導体基板２１０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜２２２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。なお、フローティングゲート電極ＦＧは、実施の形態１と同様に、多値のデータを記憶することができる。
【００４８】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極ＦＧの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００４９】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板２１０に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板２１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００５０】
次に、上記フラッシュメモリの製造方法について説明する。図１５〜図２７は、それぞれ、本実施の形態に係る半導体装置の製造方法における第１〜第１３工程を示した断面図である。
【００５１】
図１５を参照して、半導体基板２１０上に、たとえば窒化シリコン膜からなる絶縁膜２１５が形成され、絶縁膜２１５上にレジストマスクＲＭが形成される。そして、レジストマスクＲＭをマスクとして、絶縁膜２１５および半導体基板２１０がエッチングされる。これにより、図１６に示すように、半導体基板２１０に溝部２１１が形成され、絶縁膜２１５に開口部２１６が形成される。
【００５２】
図１７を参照して、たとえば絶縁膜２１５にウエットエッチングを施すことにより、該絶縁膜２１５の側壁をたとえば５ｎｍ程度後退させる。次に、図１８に示すように、開口部２１６内に位置する半導体基板２１０に、たとえば二酸化シリコン換算膜厚で５ｎｍ程度の厚さになるように、ゲート絶縁膜２１１が形成される。ゲート絶縁膜２１１は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、溝部２１１内のゲート絶縁膜２１１上から絶縁膜２１５上に、多結晶シリコンなどからなる導電膜ＡＧ０（第１導電膜）がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。次に、導電膜ＡＧ０をエッチングした絶縁膜２１５を露出させ、続いて、絶縁膜２１５をエッチングにより除去する。これにより、図１９に示すように、導電膜ＡＧ０がパターニングされてアシストゲート電極ＡＧが形成される。
【００５３】
図２０を参照して、絶縁膜２１５が除去されて半導体基板２１０が露出した部分に、たとえば、厚みが１０ｎｍ程度のＳｉＯ2膜からなるゲート絶縁膜２２２が形成される。ゲート絶縁膜２２２は、データ書込み時／消去時に電荷を通過させるトンネル絶縁膜となる。
【００５４】
図２１を参照して、アシストゲート電極ＡＧの上面および側壁を覆うように、たとえばＳｉＯ2膜からなる絶縁膜２３０（第１絶縁膜）が形成される。
【００５５】
図２２を参照して、ゲート絶縁膜２２２上から絶縁膜２３０上に、多結晶シリコンなどからなる導電膜ＦＧ０（第２導電膜）がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図２３に示すように、導電膜ＦＧ０がエッチバックされる。
【００５６】
図２４を参照して、絶縁膜２３０から導電膜ＦＧ０を覆うように、絶縁膜２４０（第２絶縁膜）が形成される。絶縁膜２４０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。そして、複数の導電膜ＦＧ０の間に位置する領域に、絶縁膜２４０が無くゲート絶縁膜２２２が露出する部分を形成する。
【００５７】
図２５を参照して、ゲート絶縁膜２２２が露出する部分に、たとえば多結晶シリコンからなるアシストゲート電極ＡＧ、および、たとえば窒化シリコン膜からなる絶縁膜２５０を形成する。
【００５８】
再び、図１３を参照して、絶縁膜２４０上にポリシリコン膜およびシリサイド膜を含む導電膜ＣＧ０（第３導電膜）が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜２６０が形成される。絶縁膜２６０が形成された後、導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。図２６，図２７を参照して、パターニングされたコントロールゲート電極ＣＧをマスクとして、絶縁膜２４０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。その後、パターニングされたコントロールゲート電極ＣＧ間に絶縁膜２７０が埋め込まれる。
【００５９】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置２００は、図１３に示すように、主表面に溝部２１１が形成された半導体基板２１０と、半導体基板２１０の主表面上における溝部２１１の両側にゲート絶縁膜２２２を介して形成された電荷蓄積用の「第１ゲート電極」としてのフローティングゲート電極ＦＧと、溝部２１１内から半導体基板２１０の主表面上にゲート絶縁膜２２１を介して形成された「第２ゲート電極」としてのアシストゲート電極ＡＧと、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に絶縁膜２４０を介して設けられる「第３ゲート電極」としてのコントロールゲート電極ＣＧとを備える。
【００６０】
上記構成によれば、アシストゲート電極ＡＧ下に形成される反転層ＩＬの抵抗を抑制することができる。
【００６１】
また、本実施の形態に係る半導体装置の製造方法は、半導体基板２１０の主表面に溝部２１１を形成する工程（図１５，図１６）と、溝部２１１内から半導体基板２１０の主表面上にゲート絶縁膜２２１を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程（図１７，図１８）と、導電膜ＡＧ０をパターニングする工程（図１９）と、導電膜ＡＧ０の側壁上に「第１絶縁膜」としての絶縁膜２３０を形成する工程（図２０，図２１）と、半導体基板２１０の主表面上から絶縁膜２３０の側壁上に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図２２，図２３）と、導電膜ＦＧ０上に「第２絶縁膜」としての絶縁膜２４０を形成する工程（図２４）と、絶縁膜２４０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程と、導電膜ＣＧ０をパターニングする工程（以上、図１３，図１４）とを備える。
【００６２】
（実施の形態３）
図２８は、実施の形態３に係る半導体装置の断面図である。図２８を参照して、本実施の形態に係る半導体装置３００は、実施の形態１，２に係る半導体装置１００，２００の特徴部分を組合わせたものである。すなわち、半導体装置３００は、主表面に溝部３１１が形成された半導体基板３１０と、半導体基板３１０の主表面上にゲート絶縁膜３２０を介して複数形成され、半導体基板３１０に反転層を形成することが可能なアシストゲート電極ＡＧと、半導体基板３１０の主表面上における複数のアシストゲート電極ＡＧ間に位置する部分にゲート絶縁膜３２０を介して複数形成された、電荷蓄積用のフローティングゲート電極ＦＧと、半導体基板３１０における複数のフローティングゲート電極ＦＧ間に位置する部分に形成されたｎ＋不純物領域ＮＤと、ｎ＋不純物領域ＮＤ上に形成された絶縁膜３５０と、アシストゲート電極ＡＧ上からフローティングゲート電極ＦＧ上に絶縁膜３４０を介して設けられるコントロールゲート電極ＣＧとを備え、フローティングゲート電極ＦＧ下に位置するゲート絶縁膜３２０は、互いにバリアハイトが異なる第１と第２部分３２１，３２２を有している。より具体的には、ゲート絶縁膜３２０の第２部分３２２は第１部分３２１に対してｎ＋不純物領域ＮＤ側に位置し、第２部分３２２のバリアハイトは第１部分３２１のバリアハイトよりも高い。
【００６３】
上記構成によれば、実施の形態１，２に係る半導体装置１００，２００の双方の効果を得ることができる。すなわち、本実施の形態によれば、半導体装置３００において、フローティングゲート電極ＦＧからの電荷の漏れを抑制しながら該フローティングゲート電極ＦＧへの書込み効率を向上させ、かつ、アシストゲート電極ＡＧ下に形成される反転層ＩＬの抵抗を抑制することができる。
【００６４】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１に係る半導体装置の上面図である。
【図２】図１におけるＩＩ−ＩＩ断面図である。
【図３】図１におけるＩＩＩ−ＩＩＩ断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法における第１工程を示した断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法における第２工程を示した断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法における第３工程を示した断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法における第６工程を示した断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法における第７工程を示した断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法における第８工程を示した断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の上面図である。
【図１３】図１２におけるＸＩＩＩ−ＸＩＩＩ断面図である。
【図１４】図１２におけるＸＩＶ−ＸＩＶ断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法における第１工程を示した断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法における第３工程を示した断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法における第４工程を示した断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法における第５工程を示した断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法における第６工程を示した断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法における第７工程を示した断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造方法における第８工程を示した断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造方法における第９工程を示した断面図である。
【図２４】本発明の実施の形態２に係る半導体装置の製造方法における第１０工程を示した断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の製造方法における第１１工程を示した断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造方法における第１２工程を示した断面図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造方法における第１３工程を示した断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の断面図である。
【図２９】反転層抵抗の増大を説明する図（その１）である。
【図３０】反転層抵抗の増大を説明する図（その２）である。
【符号の説明】
【００６６】
１００，２００，３００  半導体装置、１１０，２１０，３１０  半導体基板、１２０，１２１，１２２，２２０，２２１，２２２，３２０，３２１，３２２  ゲート絶縁膜、１３０，１４０，１５０，１６０，１７０，２１５，２３０，２４０，２５０，２６０，２７０，３３０，３４０，３５０，３６０  絶縁膜、２１１，３１１  溝部、２１６  開口部、ＡＧ  アシストゲート電極、ＣＧ  コントロールゲート電極、ＦＧ  フローティングゲート電極、ＡＧ０，ＣＧ０，ＦＧ０  導電膜、ＩＬ  反転層、ＤＮ  ｎ＋不純物領域。
【図１】
2007067038.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007067038.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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