(57)【要約】【課題】  補助ゲート電極構成を持つフラッシュメモリを有する半導体装置の信頼性を向上させる。【解決手段】  半導体基板１の主面上にゲート絶縁膜２を介して形成された複数の補助ゲート電極ＡＧと、補助ゲート電極ＡＧの側壁に形成された側壁絶縁膜４により補助ゲート電極ＡＧとは電気的に絶縁された状態で形成され、ゲート絶縁膜２を介して形成された浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧを覆うように形成された層間絶縁膜５上に形成された複数の制御ゲート電極ＣＧとを有している。この層間絶縁膜５の表面形状が凹凸状である。【選択図】  図３
2007067223.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上にゲート絶縁膜を介して形成され、前記半導体基板の主面に沿って第１方向に延在した状態で形成された複数の第１ゲート電極と、
前記第１ゲート電極上に形成されたキャップ絶縁膜と、
前記第１ゲート電極の側壁に形成された側壁絶縁膜と、
前記複数の第１ゲート電極の隣接間において、前記側壁絶縁膜により前記第１ゲート電極とは電気的に絶縁された状態で形成され、前記半導体基板の主面上に前記ゲート絶縁膜を介して形成された第２ゲート電極と、
前記キャップ絶縁膜および前記第２ゲート電極を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に、前記第１方向に対して交差する第２方向に延在した状態で形成された複数の第３ゲート電極とを有し、
前記半導体基板の主面から前記第２ゲート電極の上面までの高さが、前記半導体基板の主面から前記第１ゲート電極の上面までの高さよりも高く、
前記層間絶縁膜の表面形状が、凹凸状であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ゲート電極の表面形状が、凹凸状であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２方向に沿って隣接する前記第２ゲート電極の隣接間隔は、９０ｎｍ程度以下であることを特徴とする半導体装置。
【請求項４】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に、後に第１ゲート電極となる第１導体層を堆積する工程、
（ｄ）前記第１導体層上に第１絶縁膜を堆積する工程、
（ｅ）前記第１絶縁膜上に第２絶縁膜を堆積する工程、
（ｆ）前記第１導体層、前記第１絶縁膜および前記第２絶縁膜をパターニングすることにより、第１方向に延在する複数の前記第１ゲート電極、前記第１絶縁膜および前記第２絶縁膜のパターンを形成する工程、
（ｇ）前記複数の第１ゲート電極、前記第１絶縁膜および前記第２絶縁膜のパターンの側面に側壁絶縁膜を形成する工程、
（ｈ）前記複数の第１ゲート電極、前記第１絶縁膜および前記第２絶縁膜のパターンの隣接間であって前記ゲート絶縁膜上に、前記第１方向に延在し、後に第２ゲート電極となる複数の第２導体層を形成する工程、
（ｉ）前記複数の第２導体層を表面側から除去し、前記半導体基板の主面から前記複数の第２導体層の上面までの高さを前記半導体基板の主面から前記第１ゲート電極の上面までの高さよりも高くする工程、
（ｊ）前記第２絶縁膜、および前記側壁絶縁膜の一部を除去する工程、
（ｋ）前記複数の第２導体層の表面形状を凹凸状にする工程、
（ｌ）前記第１絶縁膜および前記複数の第２導体層の表面を覆うように層間絶縁膜を堆積する工程、
（ｍ）前記層間絶縁膜上に、後に第３ゲート電極となる第３導体層を堆積する工程、
（ｎ）前記第３導体層、前記層間絶縁膜および前記複数の第２導体層をパターニングすることにより、前記第１方向の分離がなされた複数の前記第２ゲート電極と、前記第１方向に対して交差する第２方向に延在する複数の前記第３ゲート電極を形成する工程。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記工程（ｎ）では、前記第２方向に沿って隣接する前記第２ゲート電極の隣接間隔が、９０ｎｍ程度以下となるように、前記複数の第２導体層をパターニングすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、補助ゲート電極構成を持つフラッシュメモリおよびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＡＮＤ型のフラッシュメモリは、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、ポータブル音楽プレーヤ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistants）または携帯電話等のような各種の携帯機器、情報機器または通信機器の記憶媒体として使用される。
【０００３】
非特許文献１では、補助ゲート電極（ＡＧ：Assist Gate）を有するＡＮＤ型フラッシュメモリに関する技術が開示されている。
【０００４】
非特許文献２では、ＤＲＡＭ（Dynamic Random Access Memory）の多結晶シリコン電極の表面状態に関する技術が開示されている。
【非特許文献１】Y.Sasago, et al.;“90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10MB/s”; 2003IEEE
【非特許文献２】M.Yoshimaru, et al.; “RUGGED SURFACE POLY-Si ELECTRODE AND TEMPERATURE DEPOSITED Si3N4 FOR 64MBIT AND BEYOND STC DRAM CELL”;1990IEEE
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、補助ゲート電極（ＡＧ：Assist Gate）を有するＡＮＤ型フラッシュメモリ（以下、単に「フラッシュメモリ」という）の研究・開発を行っている。例えば０．１３μｍプロセスの採用によって１Ｇｂ（ギガビット）のフラッシュメモリを形成することができる。なお、１Ｇｂのフラッシュメモリの書込み速度は例えば１０Ｍｂ／ｓ程度である。
【０００６】
また、より大容量の４Ｇｂのフラッシュメモリは、微細化の進んだ９０ｎｍプロセスによって形成することができる。ここで、本発明者らが検討した９０ｎｍプロセスによって形成された４Ｇｂのフラッシュメモリを図１４〜図１５により説明する。図１４は、本発明者らが検討したフラッシュメモリのメモリセル領域Ｍ２を模式的に示す要部平面図である。図１５（ａ）および（ｂ）は、それぞれ図１４のＸ１−Ｘ１線およびＹ１−Ｙ１線の断面図である。なお、図１４の符号Ｙは第１方向でローカルデータ線の延在方向、符号Ｘは第１方向に直交する第２方向でワード線ＷＬの延在方向を示している。
【０００７】
このフラッシュメモリのメモリセル領域Ｍ２の半導体基板１上には、Ｙ方向に延在する複数の補助ゲート電極ＡＧが互いに隣接した状態で配置されている。各補助ゲート電極ＡＧ上には、例えば窒化シリコンにより形成されたキャップ絶縁膜３が形成されている。この複数の補助ゲート電極ＡＧの上層には、補助ゲート電極ＡＧの延在方向に対して直交するＸ方向に延在する複数のワード線ＷＬが互いに隣接した状態で配置されている。そして、上記複数の補助ゲート電極ＡＧの隣接間であって、上記ワード線ＷＬの各々と半導体基板１との間には、浮遊ゲート電極ＦＧが他の部材とは電気的に分離された状態で配置されている。なお、符号２はゲート絶縁膜、符号４は側壁絶縁膜、符号５は層間絶縁膜および符号６、７、８は絶縁膜を示している。
【０００８】
この４Ｇｂのフラッシュメモリが１Ｇｂのフラッシュメモリと同程度の書込み速度（例えば１０Ｍｂ／ｓ程度）を実現するにあたり、浮遊ゲート電極ＦＧは、その上面の高さ（厚さ）が補助ゲート電極ＡＧの上面の高さ（厚さ）よりも高くなるように形成されている。なお、４Ｇｂのフラッシュメモリでは、１Ｇｂのフラッシュメモリの浮遊ゲートの高さが例えば５０〜７０ｎｍ程度であるのに対し、浮遊ゲートの高さが例えば３００ｎｍ程度と高い構造となっている。
【０００９】
ところが、上記補助ゲート電極を有するＡＮＤ型フラッシュメモリにおいては、以下の課題があることを本発明者は見出した。
【００１０】
隣接ビット間に寄生する容量により、メモリセルのしきい値電圧（Ｖｔｈ）が変動してしまう結果、メモリセルに記憶されている情報（“０”または“１”）が化けてしまう問題（Ｖｔｈボケの問題）である。特に、０．１３μｍプロセス世代までは、隣接ビット間が広いため隣接ビット間に寄生する容量が小さく問題が顕在化されていないが、微細化が進んだ９０ｎｍプロセス世代では、しきい値電圧の変動が顕在化し、大きな問題となる。この問題は、４Ｇｂのフラッシュメモリでは、浮遊ゲート電極が１Ｇｂのフラッシュメモリと比較して高くなること、また、より微細加工の９０ｎｍプロセスにより隣接する浮遊ゲート電極間の距離が近づくことにより、隣接する浮遊ゲート電極間の容量が大きくなり浮遊ゲート電極間のカップリング起因による読み出し動作不良（Ｖｔｈボケ）が増えることが要因の１つと考えられる。
【００１１】
ここで、浮遊ゲート電極間のカップリング起因の読み出し動作不良は、選択された浮遊ゲート電極（選択ビット）に隣接する浮遊ゲート電極（非選択ビット）の書込みレベルによって、選択ビットを読み出した時のしきい値電圧が変化してしまうことである。つまり、選択ビットの読み出し時のしきい値電圧が隣接する非選択ビットに蓄積されている電荷に影響されて変化してしまう。これは、選択ビットと隣接する非選択ビットの浮遊ゲート電極間の容量に影響される。
【００１２】
そこで、浮遊ゲート電極間の容量を低減し、隣接する浮遊ゲート電極の電荷の影響を減らすことにより、上記読み出し不良を軽減することができると考えられる。しかしながら、この浮遊ゲート電極間の容量の低減は、書込み速度に影響を及ぼす浮遊ゲート電極上に形成される絶縁膜の容量と浮遊ゲート電極下に形成される絶縁膜の容量とのカップリング比の向上に対して、トレードオフの関係となっている。
【００１３】
本発明の目的は、フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明による半導体装置は、浮遊ゲート電極上に形成された層間絶縁膜の表面形状が凹凸状である。
【００１７】
また、本発明による半導体装置の製造方法は、後に浮遊ゲート電極となる導体層の表面形状を凹凸状にするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
浮遊ゲート電極上に形成された層間絶縁膜の表面形状を凹凸状にし、実質的な表面積を増大することにより、隣接する浮遊ゲート電極間の容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、フラッシュメモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
本実施の形態の半導体装置は、例えば４Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。図１は本発明の実施の形態の半導体装置のメモリセル領域Ｍ１の模式的な要部回路図である。なお、矢印Ｙは第１方向、この第１方向Ｙに直交する矢印Ｘは第２方向を示している。
【００２２】
メモリセル領域Ｍ１には、第１方向Ｙに延在する複数の補助ゲート配線（第１ゲート電極）ＡＧＬが第２方向Ｘに沿って並んで配置されている。また、メモリセル領域Ｍ１には、第２方向Ｘに延在する複数のワード線ＷＬが第１方向Ｙに沿って並んで配置されている。さらに、メモリセル領域Ｍ１において、上記複数の補助ゲート配線ＡＧＬと上記複数のワード線ＷＬとの各々の交点近傍には不揮発性メモリセル（以下、メモリセルという）ＭＣが配置されている。
【００２３】
各メモリセルＭＣは、互いに隣接するローカルデータ線ＢＬ（ドレイン線ＤＬとソース線ＳＬ）の間に並列に接続されている。ただし、ドレイン線ＤＬおよびソース線ＳＬは、最初から半導体基板（以下、基板という）に形成されているものではなく、情報の書き込みや読み出しの際に、補助ゲート配線ＡＧＬに所望の電圧を印加することで、補助ゲート配線ＡＧＬに対向する基板部分に生じる反転層により形成されるようになっている。
【００２４】
各メモリセルＭＣは、情報の記憶に寄与するメモリ用ＭＩＳＦＥＴＱｍを有している。メモリ用ＭＩＳＦＥＴＱｍは、浮遊ゲート電極（第２ゲート電極）と制御ゲート電極（第３ゲート電極）とを有している。メモリ用ＭＩＳＦＥＴＱｍの浮遊ゲート電極は、情報の記憶に寄与する電荷が蓄積される電極である。メモリ用ＭＩＳＦＥＴＱｍの制御ゲート電極は、ワード線ＷＬの一部で形成されている。各ワード線ＷＬには、第２方向Ｘに沿って配置された複数のメモリ用ＭＩＳＦＥＴＱｍの制御ゲート電極が電気的に接続されている。ワード線ＷＬの幅（短方向寸法、第１方向Ｙ寸法）は、例えば９０ｎｍである。
【００２５】
次に、図２は図１のメモリセル領域Ｍ１の要部平面図、図３（ａ）および（ｂ）はそれぞれ図２のＸ１−Ｘ１線の断面図およびＹ１−Ｙ１線の断面図である。なお、図２においては図面を見易くするため一部の部材は省略している。
【００２６】
本実施の形態のフラッシュメモリのメモリセル領域Ｍ１は、メモリセルＭＣ毎にコンタクトホールを持たない、いわゆるコンタクトレス型アレイとされている。基板１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。符号のＤＮＷはｎ型埋込領域、符号のＰＷＬはｐウェルを示している。ｐウェルＰＷＬは、その下層のｎ型埋込領域ＤＮＷに取り囲まれている。この基板１の主面上には、例えば酸化シリコン（ＳｉＯ２等、誘電率は、例えば３．８）からなるゲート絶縁膜２を介して、図２の第１方向Ｙに延在する帯状の複数の補助ゲート配線ＡＧＬ（補助ゲート電極ＡＧ）が、互いに沿うように第２方向Ｘに向かって並んで配置されている。各補助ゲート配線ＡＧＬは、例えば低抵抗多結晶シリコンからなり、その各々の上面には、キャップ絶縁膜３が形成されている。キャップ絶縁膜３は、例えば窒化シリコン（Ｓｉ３Ｎ４等、誘電率は、例えば７〜８）により形成されており、その厚さは、例えば５０ｎｍ程度である。また、各補助ゲート配線ＡＧＬおよびキャップ絶縁膜３の側面には、例えば酸化シリコンからなるサイドウォール（側壁絶縁膜）４が形成されている。
【００２７】
基板１にはドレイン線ＤＬ用およびソース線ＳＬ用のｎ型の半導体領域は形成されていない。フラッシュメモリの書き込みおよび読み出し動作時に補助ゲート配線ＡＧＬに所望の電圧を印加することにより、その補助ゲート配線ＡＧＬが対向する基板１の主面部分（ｐウェルＰＷＬ）にｎ型の反転層を形成し、これにより上記ドレイン線ＤＬ（ドレイン領域）およびソース線ＳＬ（ソース領域）を形成するようになっている。すなわち、反転層をローカルデータ線ＢＬとして用いるため、メモリアレイ内に拡散層が不要であり、データ線ピッチの縮小を可能にしている。また、メモリアレイにはトレンチアイソレーション部が形成されていないので、メモリアレイの面積を縮小させることができる。さらに、隣接するメモリセルＭＣのドレイン線ＤＬおよびソース線ＳＬを共有した構成になるので、メモリアレイの占有面積を縮小させることができる。
【００２８】
補助ゲート配線ＡＧＬの上方には、上記キャップ絶縁膜３および層間用の絶縁膜（層間絶縁膜）５を介して、図２の第２方向Ｘに延在する帯状の複数のワード線ＷＬが、互いに平行に沿うように図２の第１方向Ｙに向かって並んで配置されている。絶縁膜５は、例えば酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４等）膜および酸化シリコン膜が下層から順に堆積された積層膜で形成されている。この絶縁膜５の表面形状は凹凸状をしている。後述するが、浮遊ゲート電極ＦＧの表面形状が凹凸状であって、この浮遊ゲート電極ＦＧ上に例えばＩＳＳＧ酸化による酸化シリコン膜、ＣＶＤ法による窒化シリコン膜、さらにＩＳＳＧ酸化によるによる酸化シリコン膜が堆積されることによって、絶縁膜５の表面形状が凹凸状となっている。
【００２９】
各ワード線ＷＬは、例えば低抵抗多結晶シリコンとその上のタングステンシリサイド（ＷＳｉｘ）との積層膜で形成されており、ワード線ＷＬの一部が上記制御ゲート電極ＣＧとなっている。各ワード線ＷＬ上には、例えば酸化シリコンからなる絶縁膜６が形成されている。
【００３０】
上記補助ゲート配線ＡＧＬの隣接間であって、ワード線ＷＬが平面的に重なる位置、すなわち、制御ゲート電極ＣＧと基板１との対向面間には、上記メモリ用ＭＩＳＦＥＴＱｍの上記浮遊ゲート電極ＦＧが他の部分と絶縁された状態で形成されている。浮遊ゲート電極ＦＧは、例えば低抵抗多結晶シリコンからなり、基板１の主面上に、例えば酸化シリコン膜からなるゲート絶縁膜２を介して形成されている。
【００３１】
また、浮遊ゲート電極ＦＧは、上記サイドウォール４により補助ゲート配線ＡＧＬとの絶縁分離がなされ、上記絶縁膜５によりワード線ＷＬとの絶縁分離がなされている。浮遊ゲート電極ＦＧは、基板１の主面から浮遊ゲート電極ＦＧの上面までの高さが、基板１の主面から補助ゲート配線ＡＧＬの上面までの高さよりも高い位置になるように形成されている。すなわち、浮遊ゲート電極ＦＧは、断面凸状に形成されている。第２方向Ｘに沿って隣接する浮遊ゲート電極ＦＧの隣接間隔は、例えば９０ｎｍ程度である。
【００３２】
また、浮遊ゲート電極ＦＧの表面形状は凹凸状となっている。後述するが、半導体基板１の主面に高濃度リンを吹き付けて、例えば５６０℃〜５７０℃程度で熱処理を行うことにより、露出している多結晶シリコンからなる浮遊ゲート電極ＦＧの表面形状を凹凸状にしている。
【００３３】
このような基板１の主面上には、例えば酸化シリコンからなる絶縁膜７、８が下方から順に堆積されている。この絶縁膜７は、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧ間に埋め込まれており、この絶縁膜７により、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧ間が絶縁分離されている。
【００３４】
ここで、例えば１Ｇｂのフラッシュメモリのように、補助ゲート配線ＡＧＬの隣接間に断面凹状の浮遊ゲート電極を形成する構成の場合には、メモリセルＭＣが縮小されると補助ゲート配線ＡＧＬの隣接間隔も狭くなるので、浮遊ゲート電極ＦＧを形成するための導体膜の厚さを薄くしなければならず、浮遊ゲート電極ＦＧの加工が難しくなる。これに対して、本実施の形態で示すように、浮遊ゲート電極ＦＧを断面凸状とする場合は、メモリセルＭＣを縮小しても、浮遊ゲート電極ＦＧの加工を容易にすることができるため、メモリセルＭＣの微細化を推進できる。
【００３５】
また、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの容量は、浮遊ゲート電極ＦＧの凸状側壁面および凸状上面に形成されるので、最小加工寸法がさらに縮小されても、浮遊ゲート電極ＦＧの高さを増すことで浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの対向面積を増大させることができる。さらに、隣接する浮遊ゲート電極ＦＧ間の容量は、浮遊ゲート電極ＦＧ上に形成された層間絶縁膜５の表面形状が凹凸状であることにより、実行的な表面積を増大させることができる。すなわち、メモリセルＭＣの占有面積を増大させることなく容量を増大させることができるので、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとのカップリング比および隣接する浮遊ゲート電極ＦＧ間のカップリング比を向上させることができる。
【００３６】
このため、制御ゲート電極ＣＧによる浮遊ゲート電極ＦＧの電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書き込みおよび消去の速度を向上させることができ、フラッシュメモリの動作電圧を低電圧化することができる。また、隣接するメモリセルＭＣ（浮遊ゲート電極ＦＧ）間に寄生する容量を低減できるので、メモリセルＭＣ（メモリ用ＭＩＳＦＥＴＱｍ）のしきい値電圧の変動を抑制または防止することができる。したがって、フラッシュメモリの信頼性を向上させることができる。
【００３７】
次に、本実施の形態のフラッシュメモリのデータ読み出し動作の一例を図１〜図３により説明する。
【００３８】
データ読み出し動作では、選択するメモリセルＭＣのメモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）の制御ゲート電極が接続されるワード線ＷＬに、例えば２〜５Ｖ程度を印加して選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のしきい値を判定する。また、それ以外のワード線ＷＬに、例えば０Ｖまたは−２Ｖ程度の負電圧を印加して非選択メモリ用ＭＩＳＦＥＴＱｍをオフ状態にする。
【００３９】
また、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のソースおよびドレイン形成用の補助ゲート配線ＡＧＬに、例えば５Ｖ程度を印加することにより、補助ゲート配線ＡＧＬに対向する基板１の主面部分にそれぞれソース線ＳＬおよびドレイン線ＤＬ用のｎ型の反転層を形成する。また、それ以外の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬが対向する基板１の主面部分に反転層が形成されないようにして、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）と非選択メモリ用ＭＩＳＦＥＴＱｍとのアイソレーションを行う。
【００４０】
この状態で、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のソース線ＳＬ用のｎ型の反転層が接続されるグローバルデータ線に、例えば１Ｖ程度を印加する一方、他のグローバルデータ線に、例えば０Ｖを印加する。この状態で、共通ドレイン配線に印加された０Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層を通じて選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のドレインに供給する。このようにすることで、グローバルデータ線から共通ドレイン配線に向かって読み出しの電流ＩＲを流すようにして選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のデータ読み出しを行う。
【００４１】
この時、浮遊ゲート電極ＦＧの蓄積電荷の状態で、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のしきい値電圧が変わるので、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のソースおよびドレイン間に流れる電流の状況で、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のデータを判断できる。
【００４２】
本実施の形態によれば、浮遊ゲート電極ＦＧ上の絶縁膜５の表面形状を凹凸状にすることにより、隣接するビット（メモリセルＭＣ）間に寄生する容量を低減できるので、メモリセルＭＣ（メモリ用ＭＩＳＦＥＴＱｍ）のしきい値電圧の変動を抑制または防止することができる。したがって、フラッシュメモリの信頼性を向上させることができる。
【００４３】
次に、本実施の形態のフラッシュメモリのデータ読み出し動作の一例を図１〜図３により説明する。なお、データ書き込みは、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。
【００４４】
データ書き込み動作では、選択メモリセルＭＣのメモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）の制御ゲート電極ＣＧが接続されるワード線ＷＬに、例えば１３Ｖ〜１５Ｖ程度、それ以外のワード線ＷＬ等に、例えば０Ｖを印加する。
【００４５】
また、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のソース形成用の補助ゲート配線ＡＧＬに、例えば２Ｖ程度を印加し、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のドレイン形成用の補助ゲート配線ＡＧＬに、例えば７Ｖ程度を印加することにより、補助ゲート配線ＡＧＬに対向する基板１の主面部分にソース形成用のｎ型の反転層を形成し、補助ゲート配線ＡＧＬに対向する基板１の主面部分にドレイン形成用のｎ型の反転層を形成する。他の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬに対向する基板１の主面部分に反転層が形成されないようにし、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）と非選択メモリ用ＭＩＳＦＥＴＱｍとの間のアイソレーションを行う。
【００４６】
この状態で、共通ドレイン配線に印加された４Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層を通じて選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のドレインに供給する。また、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）のソース線ＳＬ用のｎ型の反転層が接続されるグローバルデータ線に、例えば０Ｖを印加する。また、ｐウェルＰＷＬを、例えば０Ｖに保持する。
【００４７】
この時、選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）にはドレインからソースに向かって書き込みの電流Ｉｗが流れ、この時にソース側のｎ型の反転層に蓄積した電荷を、ある一定のチャネル電流としてゲート絶縁膜２を介して浮遊ゲート電極ＦＧに効率的に注入する（定電荷注入方式）。これにより選択メモリ用ＭＩＳＦＥＴＱｍ（Ｑｍ０）にデータを高速で書き込む。一方、上記非選択メモリ用ＭＩＳＦＥＴＱｍのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。
【００４８】
また、個々のメモリセルＭＣ（メモリ用ＭＩＳＦＥＴＱｍ）には多値のデータを記憶することが可能となっている。この多値記憶は、例えばワード線ＷＬの書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極ＦＧへ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００４９】
次に、本実施の形態のフラッシュメモリのデータ消去動作の一例を図１〜図３により説明する。データの消去動作時では、選択対象のワード線ＷＬに負電圧を印加することにより、浮遊ゲート電極ＦＧから基板１へのＦ−Ｎ（Fowler Nordheim）トンネル放出により行う。すなわち、選択対象のワード線ＷＬに、例えば−１６Ｖ程度を印加する一方、基板１に正の電圧を印加する。補助ゲート配線ＡＧＬには、例えば０Ｖを印加し、ｎ型の反転層を形成しない。これにより、浮遊ゲート電極ＦＧに蓄積されたデータ用の電荷を、ゲート絶縁膜２を介して基板１に放出し、複数のメモリセルＭＣのデータを一括消去する。
【００５０】
次に、本実施の形態のフラッシュメモリの製造方法を図４〜図１３により説明する。なお、図４〜図１３の（ａ）および（ｂ）は、それぞれ図２のＸ１−Ｘ１線およびＹ１−Ｙ１線に相当する箇所の断面図を示している。
【００５１】
まず、図４に示すように、ｐ型のシリコン（Ｓｉ）単結晶からなる基板１（この段階では半導体ウェハと称する平面略円形状の半導体板）を用意し、この基板１にｎ型埋込領域ＤＮＷおよびｐウェルＰＷＬを順に形成する。次いで、基板１のｐウェルＰＷＬ上に、例えば酸化シリコン等からなる厚さ１０ｎｍ程度のゲート絶縁膜２を、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００５２】
続いて、基板１の主面上に、例えばリン（Ｐ）をドープした低抵抗多結晶シリコンからなる導体膜（第１導体層）１０を堆積し、その上に、例えば窒化シリコンからなるキャップ絶縁膜（第１絶縁膜）３を堆積し、さらにその上に、例えば酸化シリコンからなるダミー絶縁膜（第２絶縁膜）１１を堆積する。導体膜１０、キャップ絶縁膜３およびダミー絶縁膜１１は、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積する。
【００５３】
続いて、図５に示すように、ダミー絶縁膜１１、キャップ絶縁膜３および導体膜１０を、エッチングマスクを用いたドライエッチング処理によりパターニングすることにより、導体膜１０による補助ゲート配線ＡＧＬを形成する。この段階のダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬは、上記第１方向Ｙに延在する帯状のパターンとされ、ストライプ状に配置されている。
【００５４】
続いて、図６に示すように、基板１（半導体ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施し、補助ゲート配線ＡＧＬ等の側面に例えば酸化シリコンからなる良質な絶縁膜を形成した後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜４Ａを、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたＣＶＤ法により堆積する。絶縁膜４Ａは、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間を完全に埋め込んでしまわないように堆積する。
【００５５】
続いて、図７に示すように、絶縁膜４Ａをエッチバックすることにより、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターンの側面にサイドウォール（側壁絶縁膜）４を形成する。次いで、基板１（半導体ウエハ）の主面上に、例えば低抵抗多結晶シリコンからなる浮遊ゲート電極形成用の導体膜（第２導体層）１２を、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間が完全に埋まるようにＣＶＤ法等により堆積する。
【００５６】
続いて、図８に示すように、基板１の主面上の導体膜１２に対して、異方性のドライエッチング法によるエッチバック処理またはＣＭＰ（化学機械研磨）処理を施すことにより、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間に浮遊ゲート電極形成用の導体パターン１２ａ（第２導体層）を形成する。
【００５７】
続いて、図９に示すように、ダミー絶縁膜１１およびサイドウォール４を、ドライエッチング法またはウエットエッチング法等によりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように、酸化シリコンと、シリコンおよび窒化シリコンとのエッチング選択比を大きくとる。これにより、窒化シリコンからなるキャップ絶縁膜３をエッチングストッパとして機能させる。また、酸化シリコンからなるダミー絶縁膜１１は全て除去されるが、酸化シリコンからなるサイドウォール４はその上部が除去され、補助ゲート配線ＡＧＬの側面に残される。
【００５８】
続いて、図１０に示すように、基板１（半導体ウェハ）の主面に高濃度リンを吹き付けて、例えば５６０℃〜５７０℃程度で熱処理を行うことにより、露出している多結晶シリコンからなる導体パターン１２ａの表面形状を凹凸状にする。言い換えると、導体パターン１２ａの表面には、凹凸部１２ｂが形成されることとなる。
【００５９】
続いて、図１１に示すように、浮遊ゲート電極と制御ゲート電極とを電気的に絶縁する層間用の絶縁膜（層間絶縁膜）５を基板１（半導体ウェハ）の主面上に形成する。この層間膜用の絶縁膜５には、例えば酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜（ＯＮＯ（Oxide Nitride Oxide）膜）を用いることができる。これら酸化シリコン膜は例えばＩＳＳＧ酸化法によって形成され、窒化シリコン膜は例えばＣＶＤ法によって形成される。この絶縁膜５は、表面形状が凹凸状の導体パターン１２ａ上に形成されるため、絶縁膜５の表面形状も凹凸状となる。言い換えると、導体パターン１２ａの表面に形成された多結晶シリコンからなる種（凹凸部）１２ｂを核として、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜からなる絶縁膜５が形成され、その絶縁膜５の表面形状が、凹凸状となる。
【００６０】
続いて、基板１（半導体ウエハ）の主面内の絶縁膜５上に、ワード線形成用の導体膜（第３導体層）１３を堆積する。導体膜１３は、例えば低抵抗多結晶シリコン膜およびタングステンシリサイド膜をＣＶＤ法等により下層から順に堆積することで形成されている。次いで、基板１（半導体ウエハ）の主面内の導体膜１３上に、例えば酸化シリコンからなる絶縁膜６を、例えばオゾン（Ｏ３）ガスとＴＥＯＳガスとの混合ガスを用いたＣＶＤ法により堆積する。次いで、基板１（半導体ウエハ）の主面内の絶縁膜６上に、例えば多結晶シリコンからなるキャップ膜（マスキング層）１５をＣＶＤ法等によって堆積する。
【００６１】
続いて、図１２に示すように、ホトリソグラフィおよびエッチング法によって、キャップ膜１５からキャップパターン１５ａを形成する。メモリセル領域には、ワード線形成用の複数のキャップパターン１５ａが形成されている。キャップパターン１５ａは図１２の紙面に対して垂直な方向に延びる平面帯状のパターンとされている。このキャップパターン１５ａの隣接間からは絶縁膜６の表面一部が露出されている。
【００６２】
続いて、図１３に示すように、キャップパターン１５ａをエッチングマスクとして、そこから露出する絶縁膜６および導体膜１３をドライエッチング処理によりエッチング除去することにより、導体膜１３からなるワード線ＷＬを形成する。なお、導体膜１３をエッチング除去する際にキャップパターン１５ａも除去される。
【００６３】
続いて、残された絶縁膜６のパターンをエッチングマスクとして、そこから露出する絶縁膜５および導体パターン１２ａをドライエッチング法によって除去する。これにより、メモリ領域（メモリセル領域Ｍ１およびメモリセル周辺領域）に、導体パターン１２ａからなる複数の浮遊ゲート電極ＦＧを形成する。
【００６４】
続いて、基板１（半導体ウエハ）の主面上に、上記絶縁膜７（図３参照）をＣＶＤ法等により堆積する。これにより、ワード線ＷＬの隣接間、浮遊ゲート電極ＦＧの隣接間および補助ゲート配線ＡＧＬの隣接間等に絶縁膜７が埋め込まれる。続いて、基板１（半導体ウエハ）の主面上に、上記絶縁膜８（図３参照）をＣＶＤ法等により堆積した後、その上面を、例えばＣＭＰ法等により平坦にする。その後、基板１（半導体ウエハ）の主面上に、金属膜を堆積した後、これをパターニングして配線を形成する。このようにして、メモリセルＭＣを持つフラッシュメモリを製造した（図３参照）。
【００６５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
例えば、前記実施の形態では、主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリの製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば同一基板にフラッシュメモリとマイクロプロセッサ等のようなロジック回路とを持つ半導体装置の製造方法にも適用できる。
【産業上の利用可能性】
【００６７】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態の半導体装置のメモリセル領域の模式的な要部回路図である。
【図２】図１のメモリセル領域の要部平面図である。
【図３】（ａ）および（ｂ）はそれぞれ図２のＸ１−Ｘ１線およびＹ１−Ｙ１線の断面図である。
【図４】本発明の実施の形態の製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図５】図４に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図８】図７に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図９】図８に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図１０】図９に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図１３】図１２に続く製造工程中の半導体装置のメモリ領域を模式的に示す要部断面図である。
【図１４】本発明者らが検討したフラッシュメモリのメモリ領域を模式的に示す要部平面図である。
【図１５】（ａ）および（ｂ）は、それぞれ図１４のＸ１−Ｘ１線およびＹ１−Ｙ１線の断面図である。
【符号の説明】
【００６９】
１      半導体基板
２      ゲート絶縁膜
３      キャップ絶縁膜（第１絶縁膜）
４      サイドウォール（側壁絶縁膜）
４Ａ    絶縁膜
５      絶縁膜（層間絶縁膜）
６、７、８  絶縁膜
１０  導体膜（第１導体層）
１１  ダミー絶縁膜（第２絶縁膜）
１２  導体膜（第２導体層）
１２ａ  導体パターン
１２ｂ  凹凸部（種）
１３  導体膜（第３導体層）
１５  キャップ膜
１５ａ  キャップパターン
ＡＧ    補助ゲート電極（第１ゲート電極）
ＡＧＬ  補助ゲート配線
ＢＬ    ローカルデータ線
ＣＧ    制御ゲート電極（第３ゲート電極）
ＤＬ    ドレイン線
ＤＮＷ  ｎ型埋込領域
ＦＧ    浮遊ゲート電極（第２ゲート電極）
Ｍ１、Ｍ２  メモリセル領域
ＭＣ    メモリセル
ＰＷＬ  ｐウェル
Ｑｍ    メモリ用ＭＩＳＦＥＴ
ＳＬ    ソース線
ＷＬ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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