(57)【要約】【課題】  入力端子を固定電位端子へ容易に接続することができるＩＯセルおよび配線方法を提供する。【解決手段】  ＩＯセル１Ａは、セルの端部に配置された信号入力用端子１１と、信号入力用端子１１からの信号が入力される回路部１２と、セル幅に渡って敷設されたＶＤＤライン１３と、セル幅に渡って敷設されたＶＳＳライン１４と、ＶＤＤライン１３に接続され、信号入力用端子１１が配置されたセル端部と同じセル端部に配置されたＶＤＤ電位端子１５と、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
内部回路と入出力部とが異なる電源電圧で動作する多電源半導体装置で用いられるＩＯセルであって、
セルの端部に配置された信号入力用端子と、
前記信号用入力端子が接続される回路部と、
前記回路部用の電源ラインと、
前記電源ラインに接続され、前記端部に配置された固定電位端子と
を有することを特徴とする多電源半導体装置のＩＯセル。
【請求項２】
前記電源ラインが、電源電圧ラインもしくは接地ラインのいずれかであることを特徴とする請求項１に記載の多電源半導体装置のＩＯセル。
【請求項３】
前記電源ラインが、電源電圧ラインおよび接地ラインであることを特徴とする請求項１に記載の多電源半導体装置のＩＯセル。
【請求項４】
セルの端部に配置された信号入力用端子と、前記信号用入力端子が接続される回路部と、
前記回路部用の電源ラインと、前記電源ラインに接続され、前記端部に配置された固定電位端子とを有するＩＯセルがチップ周辺部に配置された多電源半導体装置の配線方法であって、
前記信号用入力端子へ入力する信号の信号レベルを固定電位とするときは、前記固定電位端子と前記信号用入力端子とを結ぶ配線を行うことを特徴とする多電源半導体装置の配線方法。
【請求項５】
前記ＩＯセルがそれぞれ異なる電位の複数の固定電位端子を有するときは、前記信号用入力端子への入力が要求される固定電位に合致する電位の固定電位端子と前記信号用入力端子とを結ぶ配線を行うことを特徴とする請求項４に記載の多電源半導体装置の配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多電源半導体装置のＩＯセルおよびそのＩＯセルを使用する多電源半導体装置の配線方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化の進展に伴い、低消費電力化のために半導体装置は低電圧化される傾向にある。しかし、外部装置とのインターフェースのために、半導体装置の入出力部だけは、従来の高電圧で動作させなければならないときがある。そこで、内部回路は低電圧で動作させ、高電圧動作の必要な入出力部のＩＯセルのみを高電圧で動作させる多電源半導体装置が実用化されている。このような多電源半導体装置などのチップレイアウトを行う場合、内部回路のレイアウトを先に行い、その後、ＩＯセルのレイアウトを行なう方法が用いられる（例えば、特許文献１参照。）。
【０００３】
このようなレイアウトを実行した後に、製品仕様の変更などにより、ＩＯセルの機能変更が必要になることがある。このとき、ＩＯセルの一部回路の入力を電源レベルに固定することにより機能変更を行なうことがある。このような場合、ＩＯセルの再レイアウトを行うことなく、その入力への配線の変更のみをレイアウトツールを用いた手作業で行なうことが多い。
【０００４】
しかし、手作業を行った場合、作業ミスにより、誤った配線をする可能性がある。例えば、高電圧で動作するＩＯセルの入力を論理レベル‘１’に固定したい場合、正しくは、高電圧電源端子へ接続する必要がある。しかし、これを誤って内部回路の論理レベル‘１’である低電圧電源端子へ接続すると、ＩＯセルは、この入力を論理レベル‘１’と認識せず、ＩＯセルが誤動作するという問題が発生する。
【０００５】
また、そのほかに、上述のようなＩＯセルと高電圧電源端子を結ぶ配線を行おうとしたときに、そのＩＯセルと高電圧電源端子のチップ上の配置位置が遠く離れていた場合、既存の配線の間隙を縫って配線する必要があり、配線作業が非常に困難で時間が掛かる、という問題が発生する可能性があった。
【特許文献１】特開平８−２１３４６７号公報  （第４ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、入力端子を固定電位端子へ容易に接続することができるＩＯセルおよび配線方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、内部回路と入出力部とが異なる電源電圧で動作する多電源半導体装置で用いられるＩＯセルであって、セルの端部に配置された信号入力用端子と、前記信号用入力端子が接続される回路部と、前記回路部用の電源ラインと、前記電源ラインに接続され、前記端部に配置された固定電位端子とを有することを特徴とする多電源半導体装置のＩＯセルが提供される。
【０００８】
また、本発明の一態様によれば、セルの端部に配置された信号入力用端子と、前記信号用入力端子が接続される回路部と、前記回路部用の電源ラインと、前記電源ラインに接続され、前記端部に配置された固定電位端子とを有するＩＯセルがチップ周辺部に配置された多電源半導体装置の配線方法であって、前記信号用入力端子へ入力する信号の信号レベルを固定電位とするときは、前記固定電位端子と前記信号用入力端子とを結ぶ配線を行うことを特徴とする多電源半導体装置の配線方法が提供される。
【発明の効果】
【０００９】
本発明によれば、ＩＯセルの入力端子と固定電位端子との配線を短時間で確実に行うことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係るＩＯセルの構成の１つの例を示すシンボリックなレイアウト図である。本実施例のＩＯセルは、多電源半導体装置の周辺部に配置され、高電圧で動作する多電源半導体装置の外部装置と低電圧で動作する多電源半導体装置の内部回路との間のインターフェースを行なうものである。ここでは、高電圧電源電位をＶＤＤと表し、低電圧電源電位をＶＤＤ２と表すものとする。また、それぞれの電源電位に対応する接地電位をＶＳＳ、ＶＳＳ２と表すものとする。
【００１２】
図１に示すＩＯセル１Ａは、セルの端部に配置された信号入力用端子１１と、信号入力用端子１１からの信号が入力され、パッド５０に接続された入出力バッファなどの回路を含む回路部１２と、セル幅に渡って敷設されたＶＤＤライン１３と、セル幅に渡って敷設されたＶＳＳライン１４と、信号入力用端子１１が配置されたセル端部と同じセル端部に配置され、ＶＤＤライン１３から引き出された配線が接続されるＶＤＤ電位端子１５と、を有する。
【００１３】
回路部１２は、ＶＤＤ電源電位で動作する回路であり、パッド５０を介して、外部とＶＤＤレベルの信号のインターフェースを行なう。
【００１４】
また、回路部１２は、レベルシフタ部３０を介して多電源半導体装置の内部回路とのインターフェースを行なう。
【００１５】
レベルシフタ部３０は、ＶＤＤレベルで入力された信号をＶＤＤ２レベルに変換して出力するレベルシフタ、および、ＶＤＤ２レベルで入力された信号をＶＤＤレベルに変換して出力するレベルシフタを有し、入力された信号に応じて、その信号レベルをＶＤＤからＶＤＤ２へ、あるいはその逆に、ＶＤＤ２からＶＤＤへ変換する動作を行なう。
【００１６】
ＶＤＤ電位端子１５は、ＩＯセル１Ａの内部でＶＤＤライン１３と接続される。そのため、ＶＤＤ電位端子１５は、ＶＤＤラインと同一の電位を有する。なお、ＶＤＤ電位端子１５は、信号入力用端子１１にできるだけ近接して配置することが好ましい。
【００１７】
図２は、図１に示したＩＯセル１Ａを用いる多電源半導体装置の構成の例を示す模式的レイアウト図である。
【００１８】
図２に示す多電源半導体装置１００は、低電圧電源電位ＶＤＤ２で動作する内部回路１１０と、高電圧電源電位ＶＤＤで動作する周辺部１２０と、で構成される。
【００１９】
周辺部１２０の各辺には、高電圧電源に接続されるＶＤＤ用セルおよびＶＳＳ用セル、低電圧電源に接続されるＶＤＤ２用セルおよびＶＳＳ２用セルが配置され、また、信号の入力用または出力用、あるいは入出力用のＩＯセルが配置される。そのＩＯセルの１つとして、図１に示したＩＯセル１Ａが用いられているものとする。
【００２０】
このＩＯセル１Ａの信号入力用端子１１へは、当初の設計では、内部回路１１０からの信号が入力されていたものとする。そのため、多電源半導体装置１００のレイアウト工程において、ＩＯセル１Ａの信号入力用端子１１は、内部回路１１０側のレベルシフタ（図示せず）の出力へ接続されていたものとする。
【００２１】
しかし、その後、仕様の変更等により、ＩＯセル１Ａの信号入力用端子１１へ内部回路１１０からの信号を入力せず、その代わり、信号入力用端子１１の信号レベルを論理レベル‘１’に固定する設計変更があったものとする。このとき、ＩＯセル１Ａの回路部１２はＶＤＤ電位で動作する回路であるので、信号入力用端子１１へ与える論理レベル‘１’の電位はＶＤＤ電位でなければならない。
【００２２】
そこで、このような場合、多電源半導体装置１００では、次のような方法で、ＩＯセル１Ａの信号入力用端子１１をＶＤＤ電位に固定する。
【００２３】
本実施例のＩＯセル１Ａの信号入力用端子１１の入力を、従来の信号からＶＤＤ電位に変更するときは、多電源半導体装置１００のレイアウトにおいて、先ず、従来の信号の配線を削除する。
【００２４】
次に、ＩＯセル１Ａの信号入力用端子１１とＶＤＤ電位端子１５とを結ぶ配線を行なう。このとき、信号入力用端子１１とＶＤＤ電位端子１５は、ごく近接して配置されているので、信号入力用端子１１とＶＤＤ電位端子１５とを結ぶ配線はごく短くて済む。
【００２５】
例えば、従来の多電源半導体装置において同様の配線をしようとした場合、ＩＯセルの信号入力用端子とＶＤＤセルとの間を配線する必要があり、その配置位置が離れている場合、図２に点線で示すような遠距離の配線が必要であった。それに比べると、本実施例のＩＯセル１Ａの信号入力用端子１１とＶＤＤ電位端子１５とを結ぶ配線は非常に短くて済む。
【００２６】
そのため、本実施例において、ＩＯセル１Ａの信号入力用端子１１とＶＤＤ電位端子１５とを結ぶ配線作業はごく短時間で済む。
【００２７】
また、信号入力用端子１１とＶＤＤ電位端子１５は、ごく近接して配置されているので、配線ミスを起こす可能性が非常に低い。
【００２８】
図３は、本発明の実施例１に係るＩＯセルの構成の別の例を示すシンボリックなレイアウト図である。
【００２９】
図３に示すＩＯセル１Ｂが図1に示したＩＯセル１Ａと異なる点は、セルの端部に、ＶＤＤ電位端子１５の代わりにＶＳＳ電位端子１６が配置される点である。
【００３０】
ＶＳＳ電位端子１６は、ＩＯセル１Ｂの内部でＶＳＳライン１４と接続される。そのため、ＶＳＳ電位端子１６はＶＳＳラインと同一の電位を有する。このＶＳＳ電位端子１６も、信号入力用端子１１にできるだけ近接して配置することが好ましい。
【００３１】
図４は、図３に示したＩＯセル１Ｂを多電源半導体装置１００に配置した例を示す模式的レイアウト図である。
【００３２】
この図４に示した多電源半導体装置１００において、当初、内部回路１１０からの信号が入力されていたＩＯセル１Ｂの信号入力用端子１１を、レイアウトの配線工程終了後、ＶＳＳ電位に固定する修正を行なう場合、次に示す方法で行なう。
【００３３】
本実施例のＩＯセル１Ｂの信号入力用端子１１の入力を、従来の信号からＶＳＳ電位に変更するときは、多電源半導体装置１００のレイアウトにおいて、先ず、従来の信号の配線を削除する。
【００３４】
次に、ＩＯセル１Ｂの信号入力用端子１１とＶＳＳ電位端子１６とを結ぶ配線を行なう。このとき、信号入力用端子１１とＶＳＳ電位端子１６は、ごく近接して配置されているので、信号入力用端子１１とＶＳＳ電位端子１６とを結ぶ配線はごく短くて済む。
【００３５】
例えば、従来の多電源半導体装置において同様の配線をしようとした場合、ＩＯセルの信号入力用端子とＶＳＳセルとの間を配線する必要があり、その配置位置が離れている場合、図４に点線で示すような遠距離の配線が必要であった。それに比べると、本実施例のＩＯセル１Ｂの信号入力用端子１１とＶＳＳ電位端子１６とを結ぶ配線は非常に短くて済む。
【００３６】
図５は、本発明の実施例１に係るＩＯセルの構成のさらに別の例を示すシンボリックなレイアウト図である。
【００３７】
図５に示すＩＯセル１Ｃが図1に示したＩＯセル１Ａと異なる点は、セルの端部に、ＶＤＤ電位端子１５のほかにＶＳＳ電位端子１６が配置される点である。
【００３８】
ＶＳＳ電位端子１６は、図３に示したＩＯセル１Ｂと同様、ＩＯセル１Ｃの内部でＶＳＳライン１４と接続される。
【００３９】
ＶＤＤ電位端子１５およびＶＳＳ電位端子１６は、セル端部の信号入力用端子１１の近傍に配置する。
【００４０】
このＩＯセル１Ｃを用いると、信号入力用端子１１をＶＤＤ電位にもＶＳＳ電位にも容易に固定することができる。すなわち、信号入力用端子１１をＶＤＤ電位に固定したいときは、信号入力用端子１１をＶＤＤ電位端子１５に接続すればよく、信号入力用端子１１をＶＳＳ電位に固定したいときは、信号入力用端子１１をＶＳＳ電位端子１６に接続すればよい。いずれに接続する場合でも、非常に短い配線で済む。
【００４１】
このような本実施例によれば、多電源半導体装置で使用されるＩＯセルの入力信号端子を、ＩＯセルが使用する電位へ固定することを容易に行うことができる。すなわち、多電源半導体装置のチップレイアウトにおいて、ＩＯセルの入力信号端子と固定電位端子との接続をごく短い配線で行うことができる。そのため、配線作業をごく短時間で行うことができる。また、ＩＯセルの端部に入力信号端子と固定電位端子とを近接して配置しているため、入力信号端子と固定電位端子との接続を誤ることなく行うことができる。
【実施例２】
【００４２】
本実施例のＩＯセルは、実施例１と同様のＶＤＤ電位で動作する回路を含むＶＤＤ領域に、内部回路の電源電位であるＶＤＤ２電位で動作する回路を含むＶＤＤ２領域を追加したものである。そこで、本実施例の説明において、実施例１と同様の構成要素には、実施例１と同様の符号を付し、ここではその詳細な説明を省略する。
【００４３】
図６は、本発明の実施例２に係るＩＯセルの構成の１つの例を示すシンボリックなレイアウト図である。
【００４４】
図６に示すＩＯセル２Ａは、セルの端部に配置された信号入力用端子１１および１１Ａと、パッド５０に接続された回路部１２Ａと、回路部１２Ａに接続されたレベルシフタ部３０と、ＶＤＤライン１３と、ＶＳＳライン１４と、ＶＤＤ電位端子１５と、ＶＳＳ電位端子１６と、を備え、さらに、セルの端部に配置された信号入力用端子２１と、信号入力用端子２１からの信号が入力される回路部２２と、セル幅に渡って敷設されたＶＤＤ２ライン２３と、セル幅に渡って敷設されたＶＳＳ２ライン２４と、ＶＤＤ２ライン２３と接続され、信号入力用端子２１が配置されたセル端部と同じセル端部に配置されたＶＤＤ２電位端子２５と、を有する。
【００４５】
回路部２２は、ＶＤＤ２ライン２３およびＶＳＳ２ライン２４によりＶＤＤ２電源に接続される。
【００４６】
ＶＤＤ２電位端子２５は、ＩＯセル２Ａの内部でＶＤＤライン２３と接続される。そのため、ＶＤＤ２電位端子２５は、ＶＤＤ２ラインと同一の電位を有する。なお、ＶＤＤ２電位端子２５は、信号入力用端子２１にできるだけ近接して配置することが好ましい。
【００４７】
図７は、図６に示したＩＯセル２Ａを用いる多電源半導体装置の構成の例を示す模式的レイアウト図である。
【００４８】
図７に示す多電源半導体装置２００は、低電圧電源電位ＶＤＤ２で動作する内部回路２１０と、高電圧電源電位ＶＤＤで動作する周辺部２２０と、で構成される。
【００４９】
周辺部２２０の各辺には、高電圧電源に接続されるＶＤＤ用セルおよびＶＳＳ用セル、低電圧電源に接続されるＶＤＤ２用セルおよびＶＳＳ２用セルが配置され、また、信号の入力用または出力用、あるいは入出力用のＩＯセルが配置される。そのＩＯセルの１つとして、図６に示したＩＯセル２Ａが用いられているものとする。
【００５０】
このＩＯセル２Ａの信号入力用端子１１、１１Ａ、２１へは、当初の設計では、内部回路２１０からの信号が入力されていたものとする。そのため、多電源半導体装置２００のレイアウト工程において、ＩＯセル２Ａの信号入力用端子１１、１１Ａは、内部回路２１０側のレベルシフタ（図示せず）の出力に接続されていたものとする。また、信号入力用端子２１は、内部回路２１０の出力と、直接、接続されていたものとする。
【００５１】
しかし、その後、仕様の変更等により、ＩＯセル１Ａの信号入力用端子１１、１１Ａ、２１へ内部回路２１０からの信号を入力せず、その代わり、信号入力用端子１１、２１は、信号レベルを論理レベル‘１’に固定し、信号入力用端子１１Ａは、信号レベルを論理レベル‘０’に固定する設計変更があったものとする。このとき、ＩＯセル２Ａの回路部１２ＡはＶＤＤ電位で動作する回路であるので、信号入力用端子１１へ与える論理レベル‘１’の電位はＶＤＤ電位でなければならない。また、回路部２２はＶＤＤ２電位で動作する回路であるので、信号入力用端子２１へ与える論理レベル‘１’の電位はＶＤＤ２電位でなければならない。なお、信号入力用端子１１Ａは、ＶＳＳ電位に固定する必要がある。
【００５２】
そこで、このような場合、多電源半導体装置２００では、次のような方法で、ＩＯセル２Ａの信号入力用端子１１をＶＤＤ電位に、信号入力用端子２１をＶＤＤ２電位に、信号入力用端子１１ＡをＶＳＳ電位に固定する。
【００５３】
先ず、従来のＩＯセル２Ａの信号入力用端子１１、信号入力用端子２１、信号入力用端子１１Ａへの、内部回路２１０からの配線を削除する。
【００５４】
次に、ＩＯセル２Ａの信号入力用端子１１とＶＤＤ電位端子１５とを結ぶ配線、信号入力用端子２１とＶＤＤ２電位端子２５とを結ぶ配線、および信号入力用端子１１ＡとＶＳＳ電位端子１６とを結ぶ配線を行なう。このとき、信号入力用端子１１とＶＤＤ電位端子１５、信号入力用端子２１とＶＤＤ２電位端子２５、および信号入力用端子１１ＡとＶＳＳ電位端子１６は、それぞれ、ごく近接して配置されているので、それぞれを結ぶ配線は、いずれも、ごく短くて済む。
【００５５】
例えば、従来の多電源半導体装置において同様の配線をしようとした場合、ＩＯセルの信号入力用端子とＶＤＤセル、ＶＤＤ２セルおよびＶＳＳセルとの間を配線する必要があり、その配置位置が離れている場合、図７に点線で示すような遠距離の配線が必要であった。それに比べると、本実施例のＩＯセル２Ａの信号入力用端子１１とＶＤＤ電位端子１５とを結ぶ配線、信号入力用端子２１とＶＤＤ２電位端子２５とを結ぶ配線、および信号入力用端子１１ＡとＶＳＳ電位端子１６とを結ぶ配線は、非常に短くて済む。
【００５６】
したがって、本実施例において、これらの配線を行う作業はごく短時間で済む。
【００５７】
また、信号入力用端子１１とＶＤＤ電位端子１５、信号入力用端子２１とＶＤＤ２電位端子２５、および信号入力用端子１１ＡとＶＳＳ電位端子１６は、それぞれ、ごく近接して配置されているので、配線ミスを起こす可能性が非常に低い。
【００５８】
図８は、本発明の実施例２に係るＩＯセルの構成の別の例を示すシンボリックなレイアウト図である。
【００５９】
図８に示すＩＯセル２Ｂが図６に示したＩＯセル１Ｂと異なる点は、セルの端部に、ＶＤＤ２電位端子２５の代わりにＶＳＳ２電位端子２６が配置される点である。
【００６０】
ＶＳＳ２電位端子２６は、ＩＯセル２Ｂの内部でＶＳＳ２ライン２４と接続される。そのため、ＶＳＳ２電位端子２６はＶＳＳ２ラインと同一の電位を有する。このＶＳＳ２電位端子２６も、信号入力用端子２１にできるだけ近接して配置することが好ましい。
【００６１】
このＩＯセル２Ｂを用いると、信号入力用端子２１をＶＳＳ２電位に容易に固定することができる。すなわち、信号入力用端子２１とＶＳＳ２電位端子２６とを結ぶ配線を行なうことにより、信号入力用端子２１をＶＳＳ２電位に固定することができる。
【００６２】
このとき、信号入力用端子２１とＶＳＳ２電位端子２６は、ごく近接して配置されているので、信号入力用端子２１とＶＳＳ２電位端子２６とを結ぶ配線はごく短くて済む。
【００６３】
図９は、本発明の実施例２に係るＩＯセルの構成のさらに別の例を示すシンボリックなレイアウト図である。
【００６４】
図９に示すＩＯセル２Ｃが図６に示したＩＯセル２Ａと異なる点は、セルの端部に、ＶＤＤ２電位端子２５のほかにＶＳＳ２電位端子２６が配置される点である。
【００６５】
ＶＳＳ２電位端子２６は、図８に示したＩＯセル２Ｂと同様、ＩＯセル２Ｃの内部でＶＳＳ２ライン２４と接続される。
【００６６】
ＶＤＤ２電位端子２５およびＶＳＳ２電位端子２６は、セル端部の信号入力用端子２１の近傍に配置する。
【００６７】
このＩＯセル２Ｃを用いると、信号入力用端子２１をＶＤＤ２電位にもＶＳＳ２電位にも容易に固定することができる。すなわち、信号入力用端子２１をＶＤＤ２電位に固定したいときは、信号入力用端子２１をＶＤＤ電位端子２５に接続すればよく、信号入力用端子２１をＶＳＳ２電位に固定したいときは、信号入力用端子２１をＶＳＳ２電位端子２６に接続すればよい。いずれに接続する場合でも、非常に短い配線で済む。
【００６８】
このような本実施例によれば、多電源半導体装置で使用されるＩＯセルが異なる電位で動作する回路を含んでいても、それぞれの回路の入力信号端子を、それぞれの回路が使用する電位へ容易に固定することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係るＩＯセルの構成の例を示すシンボリックなレイアウト図。
【図２】図１に示したＩＯセルを用いる多電源半導体装置における配線の例を示す模式的レイアウト図。
【図３】本発明の実施例１に係るＩＯセルの構成の別の例を示すシンボリックなレイアウト図。
【図４】図３に示したＩＯセルを用いる多電源半導体装置における配線の例を示す模式的レイアウト図。
【図５】本発明の実施例１に係るＩＯセルの構成のさらに別の例を示すシンボリックなレイアウト図。
【図６】本発明の実施例２に係るＩＯセルの構成の例を示すシンボリックなレイアウト図。
【図７】図６に示したＩＯセルを用いる多電源半導体装置における配線の例を示す模式的レイアウト図。
【図８】本発明の実施例２に係るＩＯセルの構成の別の例を示すシンボリックなレイアウト図。
【図９】本発明の実施例２に係るＩＯセルの構成のさらに別の例を示すシンボリックなレイアウト図。
【符号の説明】
【００７０】
１Ａ〜１Ｃ、２Ａ〜２Ｃ  ＩＯセル
１１、１１Ａ、２１  信号入力用端子
１２、１２Ａ、２２  回路部
１３  ＶＤＤライン
１４  ＶＳＳライン
１５  ＶＤＤ電位端子
１６  ＶＳＳ電位端子
２３  ＶＤＤ２ライン
２４  ＶＳＳ２ライン
２５  ＶＤＤ２電位端子
２６  ＶＳＳ２電位端子
【図１】
2007287797.tif 000003
【図２】
2007287797.tif 000004
【図３】
2007287797.tif 000005
【図４】
2007287797.tif 000006
【図５】
2007287797.tif 000007
【図６】
2007287797.tif 000008
【図７】
2007287797.tif 000009
【図８】
2007287797.tif 000010
【図９】
2007287797.tif 000011