(57)【要約】【課題】本発明の目的は、静電気に対する保護の向上を図り、設計の効率化を図ることができるバルクマスタ基板を提供することにある。【解決手段】バルクマスタ基板は、マスタスライス方式が適用される配線層形成前のバルクマスタ基板であって、チップ周縁に沿って配列される複数のセル１４０を有し、複数のセル１４０は、少なくとも１つの電源分離セル１６０を有し、電源分離セル１６０には、双方向ダイオードとして機能する少なくとも１つの静電保護素子３００，４００が設けられている。【選択図】図１
2007134383.tif 000002
【特許請求の範囲】
【請求項１】
マスタスライス方式が適用される配線層形成前のバルクマスタ基板であって、
チップ周縁に沿って配列される複数のセルを有し、
前記複数のセルは、少なくとも１つの電源分離セルを有し、
前記電源分離セルには、双方向ダイオードとして機能する少なくとも１つの静電保護素子が設けられているバルクマスタ基板。
【請求項２】
請求項１記載のバルクマスタ基板において、
複数の前記電源分離セルは、チップ周縁の四隅の少なくとも一部に配置されているバルクマスタ基板。
【請求項３】
請求項１又は請求項２記載のバルクマスタ基板において、
複数の前記電源分離セルは、チップ周縁のいずれかの辺に沿って配列される複数のセルを所定数ごとに分ける位置に配置されているバルクマスタ基板。
【請求項４】
請求項１から請求項３のいずれかに記載のバルクマスタ基板において、
前記静電保護素子は、
第１の導電型の基板と、
前記基板に形成された第１の導電型の第１のウェルと、
前記基板に形成された第２の導電型の第２のウェルと、
前記第１のウェルに形成された第２の導電型の第１の不純物領域と、
前記第１のウェルに前記第１の不純物領域と分離して形成された第１の導電型の第２の不純物領域と、
前記第２のウェルに形成された第１の導電型の第３の不純物領域と、
前記第２のウェルに前記第３の不純物領域と分離して形成された第２の導電型の第４の不純物領域と、
を含むバルクマスタ基板。
【請求項５】
請求項１から請求項４のいずれかに記載のバルクマスタ基板において、
前記複数のセルは、複数のＩ／Ｏセルを有し、
それぞれの前記Ｉ／Ｏセルごとに他の静電保護素子が配置されているバルクマスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バルクマスタ基板に関する。
【背景技術】
【０００２】
半導体装置においては、静電気による内部回路の破壊を防止するため、静電保護素子を設けることが知られている。例えば、複数の電源系を共通接続する共通ラインが設けられる場合、静電保護素子は、共通ラインから電源ラインの方向を順方向とするダイオードとして機能し、これにより静電気の吸収経路を確保することができる。しかしながら、静電気が印加される形態は様々であり、例えば複数の電源系にわたって印加される静電気の吸収経路も確保する必要がある。また、各種の半導体装置ごとに静電保護素子のレイアウトを変更することが考えられるが、静電保護素子のレイアウトの変更に起因して他の回路のレイアウトを変更することが要求される場合があり、設計の非効率化や開発期間の長期化などの弊害を招くことが考えられる。
【特許文献１】特開２００２−８３９３１号公報
【特許文献２】特開平９−１９９６７０号公報
【特許文献３】特開平８−３２１５８６号公報
【発明の開示】
【課題を解決するための手段】
【０００３】
（１）本発明に係るバルクマスタ基板は、
マスタスライス方式が適用される配線層形成前のバルクマスタ基板であって、
チップ周縁に沿って配列される複数のセルを有し、
前記複数のセルは、少なくとも１つの電源分離セルを有し、
前記電源分離セルには、双方向ダイオードとして機能する少なくとも１つの静電保護素子が設けられている。
【０００４】
本発明によれば、静電保護素子がいわゆる空きセルである電源分離セルに設けられているので、静電保護素子のレイアウトの変更による影響を最小限に留めることができる。さらに、静電保護素子は、双方向ダイオードとして機能するので、ダイオードの向きにとらわれず、配線層の設計自由度の向上を図ることができる。また、あらかじめ電源分離セルの配置領域を決めておくことにより、各種の半導体装置、例えば共通ラインの有る無しに共通化したバルクマスタ基板を提供することができる。
【０００５】
なお、このような静電保護素子は、相互に電源分離された第１及び第２の電源系の間に接続することができる。これにより、第１及び第２の電源系にわたって印加される静電気の吸収経路を確保することができる。
【０００６】
（２）このバルクマスタ基板において、
複数の前記電源分離セルは、チップ周縁の四隅の少なくとも一部に配置されていてもよい。
【０００７】
（３）このバルクマスタ基板において、
複数の前記電源分離セルは、チップ周縁のいずれかの辺に沿って配列される複数のセルを所定数ごとに分ける位置に配置されていてもよい。
【０００８】
（４）このバルクマスタ基板において、
前記静電保護素子は、
第１の導電型の基板と、
前記基板に形成された第１の導電型の第１のウェルと、
前記基板に形成された第２の導電型の第２のウェルと、
前記第１のウェルに形成された第２の導電型の第１の不純物領域と、
前記第１のウェルに前記第１の不純物領域と分離して形成された第１の導電型の第２の不純物領域と、
前記第２のウェルに形成された第１の導電型の第３の不純物領域と、
前記第２のウェルに前記第３の不純物領域と分離して形成された第２の導電型の第４の不純物領域と、
を含んでもよい。
【０００９】
（５）このバルクマスタ基板において、
前記複数のセルは、複数のＩ／Ｏセルを有し、
それぞれの前記Ｉ／Ｏセルごとに他の静電保護素子が配置されていてもよい。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
１．第１の実施の形態
図１は、本発明の実施の形態における半導体装置の回路図である。また、図２は、この半導体装置のレイアウトを示す図であり、図３は、図２の一点鎖線により囲まれた範囲の拡大図である。
【００１２】
１−１．半導体装置の回路構成
半導体装置（集積回路装置）１０００は、半導体チップ（集積回路チップ）１００を含む。また、半導体チップ１００は、バルクマスタ基板１０２と、バルクマスタ基板１０２上に形成される配線層と、を含む。バルクマスタ基板１０２とは、配線層形成前（例えば配線層が全く形成されていないもの又は配線層が未完成のものを含む）の集積回路素子基板をいう。半導体チップ１００は、集積回路素子が作り込まれたバルクマスタ基板１０２を使用し、配線層の形成工程を別途行う、マスタスライス方式を適用して形成することができる。
【００１３】
半導体チップ１００の内部においては、多電源のシステムが適用され、詳しくは複数の電源系（図１では第１及び第２の電源系１１０，１１２）が相互に電源分離されている。図１に示す例では、第１の電源系１１０は、電源ラインＶＤＤ１及び電源ラインＶＳＳ１を含み、第２の電源系１１２は、電源ラインＶＤＤ２及び電源ラインＶＳＳ２を含む。第１及び第２の電源系１１０，１１２の電源ラインＶＳＳ１，ＶＳＳ２を相互に分離して設けることにより、一方が他方から受けるノイズの影響を少なくすることができる。なお、本発明は、１つの電源系に３種類以上の電源ラインが設けられるものにも適用可能である。
【００１４】
電源ラインＶＤＤ１，ＶＤＤ２には、それぞれ同一レベルの電圧が供給されてもよいし、あるいは異なるレベルの電圧が供給されてもよい。言い換えれば、同一レベルの電圧が供給されるもの同士を電源分離してもよいし、異なるレベルの電圧が供給されるもの同士を電源分離してもよい。供給される電圧の大きさ、及び電源分離の個数等は、半導体チップ１００に組み込まれる内部回路の種類、個数等に応じて適宜決定される。
【００１５】
電源ラインＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２のそれぞれは、第１の静電保護素子１２０，１２２，１２４，１２６を介して共通ライン２００により共通接続されている。言い換えれば、第１の静電保護素子１２０は、電源ラインＶＤＤ１と共通ライン２００の間に接続され、第１の静電保護素子１２２は、電源ラインＶＳＳ１と共通ライン２００の間に接続され、第１の静電保護素子１２４は、電源ラインＶＤＤ２と共通ライン２００の間に接続され、第１の静電保護素子１２６は、電源ラインＶＳＳ２と共通ライン２００の間に接続されている。第１の静電保護素子１２０−１２６は、それぞれ、共通ライン２００から各電源ラインの方向を順方向とするダイオードとして機能する。これにより、各電源ラインの方向に静電気の吸収経路を確保することができる。なお、第１の静電保護素子１２０−１２６は、すでに知られている構造を適用することができ、例えば寄生的にダイオードが形成されるサイリスタ（ＳＣＲ；Silicon Controlled Rectifier）の構造を適用することができる。
【００１６】
共通ライン２００は、複数の電源系に共通接続されており、例えば、図２に示すように半導体チップ１００の周縁に沿って環状に形成されている。図２に示す例では、半導体チップ１００の中央部に複数の内部回路（図示しない）を有する内部回路配置領域１３１が設けられ、その外側に複数のセル１４０が配置され、さらにその外側に複数のパッド１７０が配置されている。そして、共通ライン２００は、複数のセル１４０の配置領域と、複数のパッド１７０の配置領域の間に配置されている。なお、内部回路の機能は限定されるものではなく、例えば、ＰＬＬ，ＯＳＣ，ＲＡＭ，ＵＳＢ，ＬＶＤＳ，ＤＡＣ等を挙げることができる。また、セル１４０、パッド１７０の配列形態は限定されるものではない。例えば、複数のパッド１７０が半導体チップ１００の主面の全体にエリアアレイ状に設けられていてもよい。
【００１７】
図１に示すように、第１の電源系１１０は、ドライバ回路１８０を含む。ドライバ回路は、入力ドライバ、出力ドライバ、又は入出力ドライバのいずれかを含む。具体的には、ドライバ回路１８０は、電界効果トランジスタ（ＭＯＳトランジスタ）により構成され、詳しくはＮ型トランジスタ（第１の電界効果トランジスタ）１８２及びＰ型トランジスタ１８４を含む。Ｎ型トランジスタ１８２及びＰ型トランジスタ１８４は、相補型トランジスタを構成し、Ｎ型トランジスタ１８２のソースに電源ラインＶＳＳ１が接続され、Ｐ型トランジスタ１８４のドレインに電源ラインＶＤＤ１が接続されている。
【００１８】
また、第２の電源系１１２は、ドライバ回路１９０を含み、具体的には、ドライバ回路１９０は、電界効果トランジスタ（ＭＯＳトランジスタ）により構成され、詳しくはＮ型トランジスタ（第２の電界効果トランジスタ）１９２及びＰ型トランジスタ１９４を含む。また、Ｎ型トランジスタ１９２及びＰ型トランジスタ１９４は、相補型トランジスタを構成するように接続され、Ｎ型トランジスタ１９２のソースに電源ラインＶＳＳ２が接続され、Ｐ型トランジスタ１９４のドレインに電源ラインＶＤＤ２が接続されている。
【００１９】
本実施の形態では、半導体装置１０００は、第２の静電保護素子３００，４００をさらに含む。第２の静電保護素子３００は、第１の電源系１１０の電源ラインＶＳＳ１と共通ライン２００の間に接続され、双方向ダイオードとして機能する。この場合、第２の静電保護素子３００は、電源ラインＶＳＳ１から共通ライン２００の方向を順方向とするダイオード３０２と、共通ライン２００から電源ラインＶＳＳ１の方向を順方向とするダイオード３０４とを含み、両方のダイオード３０２，３０４が並列接続されて構成されている。
【００２０】
また、第２の静電保護素子４００は、第２の電源系１１２の電源ラインＶＳＳ２と共通ライン２００の間に接続され、双方向ダイオードとして機能する。この場合、第２の静電保護素子４００は、電源ラインＶＳＳ２から共通ライン２００の方向を順方向とするダイオード４０２と、共通ライン２００から電源ラインＶＳＳ２の方向を順方向とするダイオード４０４とを含み、両方のダイオード４０２，４０４が並列接続されて構成されている。
【００２１】
１−２．静電気保護の動作
次に、図１を参照して、本実施の形態における静電気保護の動作について説明する。
【００２２】
ここでは、電源ラインＶＤＤ１，ＶＤＤ２の間に静電気が印加された場合を考える。例えば、静電気の印加を想定して、電源ラインＶＤＤ１にマイナス極性のパルスを与え、かつ電源ラインＶＤＤ２を接地させる。ここで、電源ラインＶＳＳ１，ＶＳＳ２が未接続であれば（例えば接地されていなければ）、静電気は、図１の矢印に示すように、電源ラインＶＤＤ２、第１の静電保護素子１２４、共通ライン２００、第１の静電保護素子１２０、電源ラインＶＤＤ１の順番に伝播する。このとき、共通ライン２００は、静電気の伝播に起因して、図１に示す波形のように電位が変動する。
【００２３】
ここで、共通ライン２００は、電源ラインＶＳＳ１，ＶＳＳ２にも接続されているので、共通ライン２００の電位の変動により、電源ラインＶＳＳ１，ＶＳＳ２の電位も変動し得る。具体的には、第１の電源系１１０で考えると、仮に電源ラインＶＳＳ１の電位が上昇すると、この電位は第１の静電保護素子１２２のブレークダウン電圧あたりで長時間保持される。すなわち、電源ラインＶＳＳ１に接続されているＮ型トランジスタ１８２のソースに長時間高電位が保持され、この結果、Ｎ型トランジスタ１８２に高電界が加えられ、Ｎ型トランジスタ１８２の破壊を招くおそれがある。このことは、第２の電源系１１２（電源ラインＶＳＳ２）においても同様であり、静電気の印加により、Ｎ型トランジスタ１９２の破壊を招くおそれがある。
【００２４】
これに対して、本実施の形態では、共通ライン２００への方向を順方向とするダイオードとして機能する第２の静電保護素子３００，４００が設けられており、電源ラインＶＳＳ１，ＶＳＳ２から共通ライン２００の方向に静電気の吸収経路を確保することができる。すなわち、本実施の形態によれば、電源ラインＶＳＳ１，ＶＳＳ２に長時間高電位が保持されることがない。したがって、上述した静電気が印加されても、電源ラインＶＳＳ１，ＶＳＳ２に接続されている電界効果トランジスタ（例えばＮ型トランジスタ１８２，１９２）の破壊を防止することができ、静電気に対する保護の向上を図ることができる。
【００２５】
なお、第２の静電保護素子３００，４００が双方向ダイオードとして機能すれば、電源ラインＶＳＳ１（又は電源ラインＶＳＳ２）と共通ライン２００の間に接続されている第１の静電保護素子１２２（又は第１の静電保護素子１２６）の動作を補完することができる。例えば、第１の静電保護素子１２２（又は第１の静電保護素子１２６）を省略することも可能である。
【００２６】
３．静電保護素子の配置領域
次に、第２の静電保護素子３００，４００の配置領域について説明する。
【００２７】
図２に示すように、バルクマスタ基板１０２には、複数のセル１４０が設けられている。複数のセル１４０は、チップ周縁に沿って配列されている。複数のセル１４０は、複数のＩ／Ｏ（Ｉ／Ｏ；Input-output）セル１５０と、少なくとも１つの電源分離セル１６０と、を含む。ここで、Ｉ／Ｏセルとは、入力処理、出力処理、又は入出力処理を行うセルをいう。Ｉ／Ｏセル１５０は、例えば電源ラインＶＳＳ１の場合、ドライバ回路１８０、インターフェース回路（図示しない）、及び第１の静電保護素子１２２を含む（図３参照）。上述した第１の静電保護素子は、Ｉ／Ｏセル１５０ごとに配置されている。
【００２８】
複数のＩ／Ｏセル１５０は、電源分離されたそれぞれの電源系ごとに分けることができる。この場合、同一電源系に属する複数のＩ／Ｏセル１５０は連続して配置されることが多い。そして、複数の内部回路のそれぞれに、いずれかの電源系に属する複数のＩ／Ｏセル１５０が対応する。また、隣同士の電源系の間には、両者を分離する電源分離セル１６０が設けられる。
【００２９】
例えば、図３に示すように、第１の電源系１１０に属する複数の第１のＩ／Ｏセル１５２と、第２の電源系１１２に属する複数の第２のＩ／Ｏセル１５４とが設けられている場合、それらの間には少なくとも１つの電源分離セル１６０が設けられている。電源分離セル１６０は、いわゆる空きセルであってもよい。すなわち、電源分離セル１６０には、他のＩ／Ｏセル１５０に形成されるようなドライバ回路等は形成されず、さらには電気的なストッパとなる高濃度不純物領域（例えばＰ型基板であればＰ＋ストッパ領域）も避けて形成されている。なお、電源分離セル１６０は、複数の第１及び第２のＩ／Ｏセル１５２，１５４のそれぞれと同一面積を有していてもよい。
【００３０】
そして、第２の静電保護素子３００，４００の少なくとも一方は、この電源分離セル１６０に配置されている。第２の静電保護素子３００，４００の両方が１つの電源分離セル１６０に配置されていてもよいし、いずれか一方が１つの電源分離セル１６０に配置されていてもよい。前者の場合、１つの電源分離セル１６０において、第１の電源系１１０側（第１のＩ／Ｏセル１５２側）に第２の静電保護素子３００を配置し、第２の電源系１１２側（第２のＩ／Ｏセル１５４側）に第２の静電保護素子４００を配置してもよい。これによれば、もともと電源分離のための空きセルに第２の静電保護素子３００，４００を配置するので、改めてスペースを設ける必要がなく、レイアウトのコンパクト化を図ることができる。また、Ｉ／Ｏセル１５０と同等の面積を有する電源分離セル１６０であれば、スペースに余裕があるので、第２の静電保護素子３００，４００を自由な形状又は大きさにより形成することができ、形状又は大きさの最適化を容易に図ることができる。
【００３１】
電源分離セル１６０は、チップ周縁の四隅の少なくとも一部（全部又は一部）に配置されていてもよい。詳しくは、バルクマスタ基板１０２が例えば矩形のチップ状をなしている場合、電源分離セル１６０は、各辺の端部に位置する８つのセル１４０の少なくとも１つであってもよい。また、電源分離セル１６０は、チップ周縁のいずれかの辺に沿って配列される複数のセル１４０を所定数毎、例えばほぼ均等に分ける位置に配置されていてもよい。例えば、電源分離セル１６０は、チップ周縁の１辺のほぼ中央に配置されていてもよい。これらによれば、内部回路配置領域１３１のあらゆる位置に配置される内部回路に対して、設計の効率化を維持しつつ、かつ内部回路と電源分離セル１６０の間の配線層の長さをできるだけ短くすることができる。
【００３２】
１−４．静電保護素子のデバイス構造
次に、図４及び図５を参照して、第２の静電保護素子３００，４００のデバイス構造について説明する。
【００３３】
図４は、第２の静電保護素子のレイアウト平面図であり、図５は、図４のＶ−Ｖ線断面図である。図４に示す例では、１つの電源分離セル１６０に第２の静電保護素子３００，４００の両方が配置されている。第２の静電保護素子３００，４００は、それぞれ面対称の構造を有する。以下に、第２の静電保護素子３００を例に説明する。
【００３４】
第２の静電保護素子３００は、Ｐ型の基板（例えばシリコン基板）３１０と、基板３１０にそれぞれ形成されたＰ型ウェル（第１のウェル）３２０及びＮ型ウェル（第２のウェル）３３０と、Ｐ型ウェル３２０にそれぞれ分離して形成されたＮ型不純物領域（第１の不純物領域）３２２及びＰ型不純物領域（第２の不純物領域）３２４と、Ｎ型ウェルにそれぞれ分離して形成されたＰ型不純物領域（第３の不純物領域）３３２及びＮ型不純物領域（第４の不純物領域３３４）と、を含む。上述した各不純物領域の間には、例えばＳＴＩ法(Shallow Trench Isolation)や選択酸化法により、素子分離領域３４０が形成されている。
【００３５】
図４に示す例では、Ｐ型ウェル３２０において、Ｎ型不純物領域３２２は素子分離領域３４０を介してＰ型不純物領域３２４により囲まれている。また、Ｎ型ウェル３３０において、Ｐ型不純物領域３３２は素子分離領域３４０を介してＮ型不純物領域３３４により囲まれている。
【００３６】
また、Ｐ型ウェル３２０に形成されるＮ型不純物領域３２２、及びＮ型ウェル３３０に形成されるＰ型不純物領域３３２は、共通ライン２００に接続されている。また、Ｐ型ウェル３２０に形成されるＰ型不純物領域３２４、及びＮ型ウェル３３０に形成されるＮ型不純物領域３３４は、電源ラインＶＳＳ１に接続されている。
【００３７】
こうして、Ｐ型ウェル３２０におけるＰＮ接合により、電源ラインＶＳＳ１から共通ライン２００の方向を順方向とするダイオード３０２が構成され、Ｎ型ウェル３３０におけるＰＮ接合により、共通ライン２００から電源ラインＶＳＳ１の方向を順方向とするダイオード３０４が構成される。
【００３８】
以上の構成は、第２の静電保護素子４００においても同様である。なお、上述の構成において、Ｐ型及びＮ型をそれぞれ入れ替えて適用してもよい。また、ダイオードの構成は上述した例に限定されるものではない。
【００３９】
以上のように、本実施の形態によれば、第２の静電保護素子３００，４００がいわゆる空きセルである電源分離セル１６０に設けられているので、第２の静電保護素子３００，４００のレイアウトの変更による影響を最小限に留めることができる。さらに、第２の静電保護素子３００，４００は、双方向ダイオードとして機能するので、ダイオードの向きにとらわれず、配線層の設計自由度の向上を図ることができる。また、あらかじめ電源分離セル１６０の配置領域を決めておくことにより、各種の半導体装置に共通化したバルクマスタ基板１０２を提供することができる。
【００４０】
２．第２の実施の形態
図６は、本実施の形態に係る半導体装置の回路図である。また、図７は、この半導体装置の電源分離を説明する図である。また、図８は、静電保護素子の部分断面図である。本実施の形態では、第１の実施形態と同じバルクマスタ基板１０２を用いながら、配線を変えることで、共通ラインが存在しない半導体装置を提供する点が上述した実施の形態と異なっている。
【００４１】
図６に示すように、第１及び第２の電源系５００，５０２の間に第２の静電保護素子６００が設けられている。第１の電源系５００は電源ラインＶＤＤ１，ＶＤＤ２を有し、第２の電源系５０２は電源ラインＶＤＤ２，ＶＳＳ２を有する。また、電源ラインＶＤＤ１は第１の静電保護素子５２０を介して電源ラインＶＳＳ１と接続され、電源ラインＶＤＤ２は第１の静電保護素子５２２を介して電源ラインＶＳＳ２と接続されている。また、第１の電源系５００は、Ｎ型トランジスタ５３２及びＰ型トランジスタ５３４を含むドライバ回路５３０を有し、第２の電源系５０２は、Ｎ型トランジスタ５４２及びＰ型トランジスタ５４４を含むドライバ回路５４０を有する。さらに、第１の電源系５００においては、Ｎ型トランジスタ５３２のソースに電源ラインＶＳＳ１が接続され、Ｐ型トランジスタ５３４のドレインに電源ラインＶＤＤ１が接続されている。同様に、第２の電源系５０２においては、Ｎ型トランジスタ５４２のソースに電源ラインＶＳＳ１が接続され、Ｐ型トランジスタ５４４のドレインに電源ラインＶＤＤ１が接続されている。なお、これらの各電源ライン、第１の静電保護素子、ドライバ回路等の詳細は上述した通りである。
【００４２】
第２の静電保護素子６００は、第１の電源系５００の電源ラインＶＳＳ１，ＶＳＳ２の間に接続され、双方向ダイオードとして機能する。詳しくは、第２の静電保護素子６００は、電源ラインＶＳＳ２から電源ラインＶＳＳ１の方向を順方向とするダイオード６０２と、電源ラインＶＳＳ１から電源ラインＶＳＳ２の方向を順方向とするダイオード６０８とを含み、両方のダイオード６０２，６０４が並列接続されて構成されている。また、各ダイオード６０２，６０８は、それぞれ複数（例えば２つ）が直列接続されていてもよい。これにより、直列接続する個数分に応じてノイズの伝播を防止することができる。図６に示す例では、一方向のダイオード６０２は、ダイオード６０４，６０６を有し、他方向のダイオード６０８は、ダイオード６１０，６１２を有する。
【００４３】
このような回路構成において、電源ラインＶＤＤ１，ＶＤＤ２の間に静電気が印加された場合を考える。例えば、静電気の印加を想定して、電源ラインＶＤＤ１にマイナス極性のパルスを与え、かつ電源ラインＶＤＤ２を接地させると、静電気は、図６の矢印に示すように、電源ラインＶＤＤ２、第１の静電保護素子５２２、第２の静電保護素子６００のダイオード６０２、第１の静電保護素子５２０、電源ラインＶＤＤ１の順番に伝播する。他方、逆極性の静電気が印加された場合、すなわち静電気の印加を想定して、電源ラインＶＤＤ１を接地させ、かつ電源ラインＶＤＤ２にマイナス極性のパルスを与えた場合であっても、第２の静電保護素子６００のダイオード６０４を通過して、図６の矢印とは反対方向に静電気が伝播する。したがって、いずれの方向からも静電気の吸収経路を確保することができ、内部回路等の半導体装置の破壊を効果的に防止することができる。
【００４４】
第２の静電保護素子６００は、隣同士の電源系の間に設けることができる。例えば、図７に示すように、バルクマスタ基板１０４が複数に電源分離されている場合、例えば第１から第４の電源系５００，５０２，５０４，５０６に電源分離されている場合、それぞれ、図７の矢印に示す隣同士の電源系の間（実際には隣同士の電源系の間に位置する電源分離セル）に第２の静電保護素子６００を設けることができる。なお、電源分離セルの詳細は上述した通りである。
【００４５】
次に、第２の静電保護素子６００のデバイス構造について説明する。図８は、第２の静電保護素子６００におけるダイオード６０２（ダイオード６０４，６０６を含む）を構成する部分の断面図である。
【００４６】
図８に示す例では、バルクマスタ基板１０４にＰ型の基板６２０にＮ型ウェル６３０，６３２が形成され、それぞれのＮ型ウェル６３０，６３２にＮ型不純物領域６５０及びＰ型不純物領域６５２が形成されている。また、各不純物領域の間には、必要に応じて素子分離領域６４０が形成されている。さらに、第２の静電保護素子６００は、電気的なストッパとなる高濃度不純物領域（例えばＰ型基板であればＰ＋ストッパ領域）により囲まれている。なお、図８に示すバルクマスタ基板１０４上のＮ型ウェル６３０，６３２は、図５に示すバルクマスタ基板１０２上のＮ型ウェル３３０と同一構造とすることができる。こうすれば、図５のバルクマスタ基板１０２または図８のバルクマスタ基板１０４の一方を共用して、配線によって使い分けることで図５または図８の静電保護素子を形成できる。この点については後述する。
【００４７】
また、Ｎ型ウェル６３０におけるＰＮ接合により、電源ラインＶＳＳ２から電源ラインＶＳＳ１の方向を順方向とするダイオード６０４が構成され、Ｎ型ウェル６３２におけるＰＮ接合により、電源ラインＶＳＳ２から電源ラインＶＳＳ１の方向を順方向とするダイオード６０６が構成されている。また、各ダイオードの構成は限定されるものではないが、図７に示すようにＭＯＳトランジスタの構成を採用することができる。なお、第２の静電保護素子６００の他方のダイオード６０８（ダイオード６１０，６１２を含む）を構成する部分の内容は、図８に示すデバイス構造においてＰ型及びＮ型をそれぞれ入れ替えて適用することができる。
【００４８】
つまり、第２の実施の形態でも、図５と同様にＮ型ウェルとＰ型ウェルの双方を用いて静電保護素子が形成される。ここで、図５に示すＮ型ウェル３３０と、図８に示すＮ型ウェル６３０，６３２の構造を同じにすれば、同一のバルクマスタ基板に対する配線を変更することで、図５のＮ型ウェル３３０を用いた静電保護素子と、図８に示すＮ型ウェル３３０，３３２を用いた静電保護素子のいずれか一方を選択して形成することができる。Ｐ型ウェルについても全く同様である。
【００４９】
本実施の形態においても、第１の実施の形態で説明したように、静電気に対する保護の向上を図り、設計の効率化を図ることができるバルクマスタ基板を提供することができる。
【００５０】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５１】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の回路構成を示す図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置のレイアウトを示す図である。
【図３】図３は、図２の部分拡大図である。
【図４】図４は、本発明の第１の実施の形態に係る静電保護素子のレイアウトを示す図である。
【図５】図５は、図４のＶ−Ｖ線断面図である。
【図６】図６は、本発明の第２の実施の形態に係る半導体装置の回路構成を示す図である。
【図７】図７は、本発明の第２の実施の形態に係る半導体装置の電源分離を説明する図である。
【図８】図８は、本発明の第２の実施の形態に係る静電保護素子の部分断面図である。
【符号の説明】
【００５２】
１００…半導体チップ  １０２，１０４…バルクマスタ基板
１１０…第１の電源系  １１２…第２の電源系
１２０，１２２，１２４，１２６…第１の静電保護素子
１４０…セル  １５０…Ｉ／Ｏセル  １５２…第１のＩ／Ｏセル
１５４…第２のＩ／Ｏセル  １６０…電源分離セル
３００，６００…第２の静電保護素子
３１０…基板  ３２０…Ｐ型ウェル（第１のウェル）
３２２…Ｎ型不純物領域（第１の不純物領域）
３２４…Ｐ型不純物領域（第２の不純物領域）
３３０…Ｎ型ウェル（第２のウェル）
３３２…Ｐ型不純物領域（第３の不純物領域）
３３４…Ｎ型不純物領域（第４の不純物領域）
３４０…素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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