(57)【要約】【課題】製造工程の簡素化及び製造コストの低減が図れる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１からなる活性領域上にゲート絶縁膜１３ａ、１３ｂを介してゲート電極１４ａ、１４ｂを形成する。その後、ゲート電極１４ａ、１４ｂの側面上にサイドウォール１６ａ、１６ｂを形成する。そして、半導体基板１１上の全面に、絶縁膜１７を形成した後、絶縁膜１７にソース・ドレイン形成領域に到達するコンタクトホール１８ａ、１８ｂ、１８ｃを形成する。その後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにして、Ｎ型不純物のイオン注入を行い、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。そして、コンタクトホール１８ａ、１８ｂ、１８ｃ内にコンタクトプラグ２０ａ、２０ｂ、２０ｃを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域と、
前記活性領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側方下に位置する前記活性領域に形成されたソース・ドレイン領域と、
前記半導体基板上に形成された絶縁膜と、
前記ソース・ドレイン領域に到達するように、前記絶縁膜に形成されたコンタクトホールとを備え、
前記コンタクトホールのゲート幅方向の幅は、前記活性領域のゲート幅方向の幅と同等以上の幅を有していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ソース・ドレイン領域は、前記コンタクトホールに対して自己整合的に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記コンタクトホール内の前記絶縁膜の側面上にサイドウォールが形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記コンタクトホール内に前記ソース・ドレイン領域に接続されたコンタクトプラグが形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記ソース・ドレイン領域は、ゲート長方向に位置する前記素子分離領域から離間していることを特徴とする半導体装置。
【請求項６】
半導体基板上に素子分離領域を形成する工程（ａ）と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上に絶縁膜を形成する工程（ｃ）と、
前記絶縁膜に前記活性領域に到達するコンタクトホールを形成する工程（ｄ）と、
前記コンタクトホール内に露出する前記活性領域にソース・ドレイン領域を形成する工程（ｅ）とを備え、
前記工程（ｄ）では、前記コンタクトホールのゲート幅方向の幅を、前記活性領域のゲート幅方向の幅と同等以上の幅で形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記工程（ｄ）の後で前記工程（ｅ）の前に、前記コンタクトホール内の前記絶縁膜の側面上にサイドウォールを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記絶縁膜をマスクにして、前記コンタクトホール内に露出する前記活性領域に不純物をイオン注入することにより前記ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記コンタクトホール内にコンタクトプラグを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６又は７記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記コンタクトホール内に不純物を含むコンタクトプラグを形成した後、前記コンタクトプラグ中の前記不純物を前記活性領域に熱拡散させることにより前記ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にコンタクトホールに対して自己整合的に形成されたソース・ドレイン領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、システムＬＳＩの更なる高性能化、低消費電力化には、微細ＣＭＯＳプロセスのトランジスタ特性及びライブラリーとの互換性を持ち、かつ大容量メモリが1チップ内に搭載可能なＤＲＡＭ混載プロセスを用いる技術が提案されている（例えば、特許文献１参照）。
【０００３】
ＤＲＡＭ混載の半導体装置は、ＡＳＩＣと外付けメモリ・チップ間のＩ／Ｏ信号が不要になるため、データ転送速度を大幅に改善できる。しかしながら、ＤＲＡＭを混載するために必要な追加プロセス・ステップがコスト高を招くという短所を有している。
【０００４】
以下、従来のＤＲＡＭ混載の半導体装置の製造方法について、図面を参照しながら説明する。図６（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【０００５】
まず、図６（ａ）に示すように、半導体基板１０１に溝型素子分離領域１０２を形成した後、半導体基板１０１にＰウエルからなるＰ型半導体領域（図示せず）を形成する。その後、溝型素子分離領域１０２によって囲まれた半導体基板１０１からなる活性領域上にゲート絶縁膜１０３ａ、１０３ｂを介してゲート電極１０４ａ、１０４ｂを形成する。その後、ゲート電極１０４ａ、１０４ｂの側面上に絶縁性のサイドウォール１０５ａ、１０５ｂを形成する。
【０００６】
次に、図６（ｂ）に示すように、半導体基板１０１上に、メモリトランジスタを形成するメモリ形成領域の活性領域上に開口を有し、ロジックトランジスタなどを形成する非メモリ形成領域上を覆うレジスト１０６を形成する。その後、ゲート電極１０４ａ、１０４ｂ、サイドウォール１０５ａ、１０５ｂ及びレジスト１０６をマスクにして、メモリ形成領域の活性領域にＮ型不純物のイオン注入を行って、Ｎ型ソース領域１０７ａ、１０７ｃ及びＮ型ドレイン領域１０７ｂを形成する。その後、レジスト１０６を除去する。
【０００７】
次に、図６（ｃ）に示すように、半導体基板１０１上の全面に、絶縁膜１０８を形成した後、ＣＭＰ法によって表面の平坦化を行う。その後、絶縁膜１０８に、Ｎ型ソース領域１０７ａ、１０７ｃ及びドレイン領域１０７ｂに到達するコンタクトホール１０９ａ、１０９ｂ、１０９ｃを形成する。
【０００８】
次に、図６（ｄ）に示すように、半導体基板１０１上の全面にポリシリコン膜を形成する。その後、ＣＭＰ法を用いて絶縁膜１０８上のポリシリコン膜を研磨除去することにより、コンタクトホール１０９ａ、１０９ｂ、１０９ｃ内にコンタクトプラグ１１０ａ、１１０ｂ、１１０ｃを形成する。
【０００９】
その後、コンタクトプラグ１１０ａ、１１０ｂ、１１０ｃが形成された絶縁膜１０８上に層間絶縁膜を形成した後、層間絶縁膜にコンタクトプラグ１１０ａ、１１０ｃに到達するキャパシタ形成用溝を形成する。その後、キャパシタ形成用溝内に下部電極と容量絶縁膜と上部電極からなるキャパシタを形成する。
【００１０】
以上の構成により、コンタクトプラグ１１０ａ、１１０ｃを介してソース領域１０７ａ、１０７ｃに接続されたキャパシタを有するＤＲＡＭ混載の半導体装置を製造することができる。
【特許文献１】特開２００１−５３２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のようなＤＲＡＭ混載プロセスでは、製造工程が多くなり、製造コストが高くなってしまうという課題があった。
【００１２】
すなわち、従来の製造方法では、ロジックトランジスタの形成プロセスとは別に、メモリトランジスタのソース・ドレイン領域を形成するための工程、キャパシタとソース・ドレイン領域を接続するコンタクトプラグを形成するための工程、キャパシタを形成するための工程などが必要となる。そのため、ＤＲＡＭ混載プロセスでは、製造工程を簡素化し、製造コストの低減を図ることが重要になってきている。
【００１３】
本発明の目的は、製造工程の簡素化及び製造コストの低減が図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体基板上に形成された素子分離領域と、素子分離領域に囲まれた半導体基板からなる活性領域と、活性領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側方下に位置する活性領域に形成されたソース・ドレイン領域と、半導体基板上に形成された絶縁膜と、ソース・ドレイン領域に到達するように、絶縁膜に形成されたコンタクトホールを備え、コンタクトホールのゲート幅方向の幅は、活性領域のゲート幅方向の幅と同等以上の幅を有している。
【００１５】
上記半導体装置において、ソース・ドレイン領域は、コンタクトホールに対して自己整合的に形成されている。
【００１６】
上記半導体装置において、コンタクトホール内の絶縁膜の側面上にサイドウォールが形成されている。
【００１７】
上記半導体装置において、コンタクトホール内にソース・ドレイン領域に接続されたコンタクトプラグが形成されている。
【００１８】
上記半導体装置において、ソース・ドレイン領域は、ゲート長方向に位置する素子分離領域から離間している。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成する工程（ａ）と、素子分離領域に囲まれた半導体基板からなる活性領域上にゲート絶縁膜を介してゲート電極を形成する工程（ｂ）と、工程（ｂ）の後に、半導体基板上に絶縁膜を形成する工程（ｃ）と、絶縁膜に活性領域に到達するコンタクトホールを形成する工程（ｄ）と、コンタクトホール内に露出する活性領域にソース・ドレイン領域を形成する工程（ｅ）とを備え、工程（ｄ）では、コンタクトホールのゲート幅方向の幅を、活性領域のゲート幅方向の幅と同等以上の幅で形成する。
【００２０】
上記半導体装置の製造方法において、工程（ｄ）の後で工程（ｅ）の前に、コンタクトホール内の絶縁膜の側面上にサイドウォールを形成する工程を有する。
【００２１】
上記半導体装置の製造方法において、工程（ｅ）では、絶縁膜をマスクにして、コンタクトホール内に露出する活性領域に不純物をイオン注入することによりソース・ドレイン領域を形成する。
【００２２】
上記半導体装置の製造方法において、工程（ｅ）の後に、コンタクトホール内にコンタクトプラグを形成する工程を有する。
【００２３】
上記半導体装置の製造方法において、工程（ｅ）では、コンタクトホール内に不純物を含むコンタクトプラグを形成した後、コンタクトプラグ中の不純物を活性領域に熱拡散させることによりソース・ドレイン領域を形成する。
【発明の効果】
【００２４】
本発明に係る半導体装置及びその製造方法によれば、コンタクトホール形成後にソース・ドレイン領域を形成することができる。これにより、ソース・ドレイン領域を形成するための注入マスク形成工程を削減することができ、製造工程の簡素化及び製造コストの低減を図ることができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下、本発明の第１の実施形態に係るＤＲＡＭ混載の半導体装置の製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２６】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１１に溝型素子分離領域１２を形成した後、半導体基板１１にＰウエルからなるＰ型半導体領域（図示せず）を形成する。その後、溝型素子分離領域１２によって囲まれた半導体基板１１からなる活性領域上にゲート絶縁膜１３ａ、１３ｂを介してゲート電極１４ａ、１４ｂを形成する。ここで、活性領域上には、ゲート絶縁膜１３ａ及びゲート電極１４ａからなる第１のゲート部１５ａと、ゲート絶縁膜１３ｂ及びゲート電極１４ｂからなる第２のゲート部１５ｂが形成される。その後、ゲート電極１４ａ、１４ｂの側面上に絶縁性の厚さ１０ｎｍのサイドウォール１６ａ、１６ｂを形成する。
【００２７】
次に、図１（ｂ）に示すように、半導体基板１１上の全面に、ＢＰＳＧ膜のような酸化膜からなる絶縁膜１７を形成した後、ＣＭＰ法によって表面の平坦化を行う。その後、絶縁膜１７に、ソース・ドレイン形成領域に到達するコンタクトホール１８ａ、１８ｂ、１８ｃを形成する。このとき、図２（ａ）の平面図に示すように、コンタクトホール１８ａ、１８ｂ、１８ｃのゲート幅方向の開口幅Ａは、半導体基板１１からなる活性領域のゲート幅方向の幅Ｂよりも広く、活性領域の両側の溝型素子分離領域１２の一部に跨るように形成されている。また、コンタクトホール１８ａ、１８ｃは、ゲート長方向の開口幅Ｃ１、Ｃ３が、溝型素子分離領域１２の端部１２Ａとサイドウォール１６ａ、１６ｂの端部との間に位置する活性領域のゲート長方向の幅Ｄ１、Ｄ３よりも狭く、サイドウォール１６ａ、１６ｂの端部が露出するように形成されている。また、コンタクトホール１８ｂは、ゲート長方向の開口幅Ｃ２が、サイドウォール１６ａとサイドウォール１６ｂとの間に位置する活性領域のゲート長方向の幅Ｄ２と同等以上であり、サイドウォール１６ａ、１６ｂの端部が露出するように形成されている。従って、第１のゲート電極１４ａ上には、ゲート電極１４ａと両側のサイドウォール１６ａの合計幅よりもパターン幅の狭い絶縁膜１７が形成され、ゲート電極１４ｂ上には、ゲート電極１４ｂと両側のサイドウォール１６ｂの合計幅よりもパターン幅の狭い絶縁膜１７が形成される。その後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにして、Ｎ型不純物であるリン（Ｐ）をドーズ量２×１０13ｉｏｎｓ／ｃｍ2、注入エネルギー２０ｋｅＶのイオン注入を行い、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。このとき、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂは、コンタクトホール１８ａ、１８ｂ、１８ｃに対して自己整合的に形成される。
【００２８】
次に、図１（ｃ）に示すように、半導体基板１１上の全面にＮ型ドープドポリシリコン膜を形成する。その後、ＣＭＰ法を用いて絶縁膜１７上のＮ型ドープドポリシリコン膜を研磨除去することにより、コンタクトホール１８ａ、１８ｂ、１８ｃ内にコンタクトプラグ２０ａ、２０ｂ、２０ｃを形成する。このとき、図２（ｂ）の平面図に示すように、コンタクトプラグ２０ａ、２０ｂ、２０ｃは、ゲート幅方向において、活性領域及び活性領域の両側の溝型素子分離領域１２の端部１２Ａ近傍に跨るように形成される。
【００２９】
次に、図１（ｄ）に示すように、コンタクトプラグ２０ａ、２０ｂ、２０ｃが形成された絶縁膜１７上に層間絶縁膜２１を形成した後、層間絶縁膜２１にコンタクトプラグ２０ａ、２０ｃに到達するキャパシタ形成用溝２１ａを形成する。その後、キャパシタ形成用溝２１ａ内に表面が粗面化された下部電極２２と容量絶縁膜２３と上部電極２４からなるキャパシタ２５を形成する。
【００３０】
なお、本実施形態におけるＮ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂの不純物は、コンタクトプラグ２０ａ、２０ｂ、２０ｃ形成工程におけるアニール、又は、キャパシタ２５形成工程におけるアニールによって活性化することが望ましい。
【００３１】
本実施形態によれば、絶縁膜１７にコンタクトホール１８ａ、１８ｂ、１８ｃを形成した後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにしてコンタクトホール１８ａ、１８ｂ、１８ｃ内に露出する半導体基板１１にＮ型不純物をイオン注入することによって、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。従って、従来のようなソース・ドレイン領域を形成するためのイオン注入マスクが不要となるため、注入マスク形成工程を簡略化することができ、製造コストの低減を図ることができる。
【００３２】
（第１の実施形態の変形例）
第１の実施形態では、図１（ｂ）に示すように、コンタクトホール１８ａ、１８ｂ、１８ｃを形成した後、イオン注入によってＮ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成している。これに対して、本変形例では、コンタクトプラグから不純物を熱拡散することによりソース領域及びドレイン領域を形成することを特徴とするものである。
【００３３】
以下、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図である。
【００３４】
まず、図３（ａ）に示すように、図１（ａ）及び図１（ｂ）と同様な工程によって、絶縁膜１７に半導体基板１１のソース・ドレイン形成領域に到達するコンタクトホール１８ａ、１８ｂ、１８ｃを形成する。
【００３５】
次に、図３（ｂ）に示すように、半導体基板１１上の全面に、Ｎ型ドープドポリシリコン膜を形成する。このとき、Ｎ型ドープドポリシリコン膜の不純物濃度は、４×１０23／ｃｍ3程度にする。その後、ＣＭＰ法を用いて絶縁膜１７上のＮ型ドープドポリシリコン膜を研磨除去することにより、コンタクトホール１８ａ、１８ｂ、１８ｃ内にコンタクトプラグ２０ａ、２０ｂ、２０ｃを形成する。このとき、図２（ｂ）の平面図に示すように、コンタクトプラグ２０ａ、２０ｂ、２０ｃは、ゲート幅方向において、活性領域及び活性領域の両側の溝型素子分離領域１２の端部１２Ａ近傍に跨るように形成される。
【００３６】
次に、図３（ｃ）に示すように、コンタクトプラグ２０ａ、２０ｂ、２０ｃが形成された半導体基板１１に対して熱処理（例えば、９００℃程度）を行い、コンタクトプラグ２０ａ、２０ｂ、２０ｃから半導体基板１１中にＮ型不純物を熱拡散させることにより、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。
【００３７】
その後は、図１（ｄ）と同様な工程によって、コンタクトプラグ２０ａ、２０ｃに接続するキャパシタ２５を形成する。
【００３８】
この変形例では、第１の実施形態と同様な効果を得ることができる。さらに、コンタクトプラグ２０ａ、２０ｂ、２０ｃから半導体基板１１中にＮ型不純物を熱拡散させることによりＮ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成するため、高濃度で接合深さの浅いＮ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成することができる。
【００３９】
（第２の実施形態）
以下、本発明の第２の実施形態に係るＤＲＡＭ混載の半導体装置の製造方法について、図面を参照しながら説明する。図４（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４０】
まず、図４（ａ）に示すように、シリコンからなる半導体基板１１に溝型素子分離領域１２を形成した後、半導体基板１１にＰウエルからなるＰ型半導体領域（図示せず）を形成する。その後、溝型素子分離領域１２によって囲まれた半導体基板１１からなる活性領域上にゲート絶縁膜１３ａ、１３ｂを介してゲート電極１４ａ、１４ｂを形成する。ここで、活性領域上には、ゲート絶縁膜１３ａ及びゲート電極１４ａからなる第１のゲート部１５ａと、ゲート絶縁膜１３ｂ及びゲート電極１４ｂからなる第２のゲート部１５ｂが形成される。その後、ゲート電極１４ａ、１４ｂの側面上に絶縁性の厚さ１０ｎｍのサイドウォール１６ａ、１６ｂを形成する。
【００４１】
次に、図４（ｂ）に示すように、半導体基板１１上の全面に、ＢＰＳＧ膜のような酸化膜からなる絶縁膜１７を形成した後、ＣＭＰ法によって表面の平坦化を行う。その後、絶縁膜１７に、半導体基板１１のソース・ドレイン形成領域に到達するコンタクトホール２６ａ、２６ｂ、２６ｃを形成する。その後、半導体基板１１上の全面に、酸化膜を形成した後、酸化膜をエッチバックしてコンタクトホール２６ａ、２６ｂ、２６ｃ内の絶縁膜１７の側面上にサイドウォール２７ａ、２７ｂ、２７ｃを形成する。このとき、図５（ａ）の平面図に示すように、コンタクトホール２６ａ、２６ｂ、２６ｃのゲート幅方向の開口幅Ａは、後工程で形成するサイドウォール２７ａ、２７ｂ、２７ｃが活性領域上にオーバーラップするように、半導体基板１１からなる活性領域のゲート幅方向の幅と同等程度に形成する。また、コンタクトホール２６ａ、２６ｃは、ゲート長方向の開口幅Ｃ１、Ｃ３が、溝型素子分離領域１２の端部１２Ａとサイドウォール１６ａ、１６ｂの端部との間に位置する活性領域のゲート長方向の幅Ｄ１、Ｄ３よりも狭く、サイドウォール１６ａ、１６ｂの端部が露出するように形成されている。また、コンタクトホール２６ｂは、ゲート長方向の開口幅Ｃ２が、サイドウォール１６ａとサイドウォール１６ｂとの間に位置する活性領域のゲート長方向の幅Ｄ２と同等以上であり、サイドウォール１６ａ、１６ｂの端部が露出するように形成されている。
【００４２】
次に、図４（ｃ）に示すように、絶縁膜１７及びサイドウォール２７ａ、２７ｂ、２７ｃをマスクにして、Ｎ型不純物であるリン（Ｐ）をドーズ量２×１０13ｉｏｎｓ／ｃｍ2、注入エネルギー２０ｋｅＶのイオン注入を行い、Ｎ型ソース領域２８ａ、２８ｃ及びＮ型ドレイン領域２８ｂを形成する。その後、半導体基板１１上の全面にＮ型ドープドポリシリコン膜を形成した後、ＣＭＰ法を用いて絶縁膜１７上のＮ型ドープドポリシリコン膜を研磨除去することにより、コンタクトホール２６ａ、２６ｂ、２６ｃ内にコンタクトプラグ２９ａ、２９ｂ、２９ｃを形成する。このとき、図５（ｂ）の平面図に示すように、コンタクトプラグ２９ａ、２９ｂ、２９ｃは、活性領域上のみに形成される。
【００４３】
次に、図４（ｄ）に示すように、コンタクトプラグ２９ａ、２９ｂ、２９ｃが形成された絶縁膜１７上に層間絶縁膜２１を形成した後、層間絶縁膜２１にコンタクトプラグ２９ａ、２９ｃに到達するキャパシタ形成用溝２１ａを形成する。その後、キャパシタ形成用溝２１ａ内に表面が粗面化された下部電極２２と容量絶縁膜２３と上部電極２４からなるキャパシタ２５を形成する。
【００４４】
本実施形態におけるＮ型ソース領域２８ａ、２８ｃ及びＮ型ドレイン領域２８ｂの不純物は、コンタクトプラグ２９ａ、２９ｂ、２９ｃ形成工程におけるアニール、又は、キャパシタ２５形成工程におけるアニールによって活性化することが望ましい。
【００４５】
本実施形態によれば、絶縁膜１７にコンタクトホール２６ａ、２６ｂ、２６ｃ及びサイドウォール２７ａ、２７ｂ、２７ｃを形成した後、絶縁膜１７及びサイドウォール２７ａ、２７ｂ、２７ｃをマスクにしてコンタクトホール２６ａ、２６ｂ、２６ｃ内に露出する半導体基板１１にＮ型不純物をイオン注入することによって、Ｎ型ソース領域２８ａ、２８ｃ及びＮ型ドレイン領域２８ｂを形成する。従って、従来のようなソース・ドレイン領域を形成するためのイオン注入マスクが不要となるため、注入マスク形成工程を簡略化することができ、製造コストの低減を図ることができる。さらに、溝型素子分離領域１２に隣接する活性領域の端部上にはサイドウォール２７ａ、２７ｂ、２７ｃが形成されており、コンタクトプラグ２９ａ、２９ｂ、２９ｃは活性領域上のみに形成されるため、溝型素子分離領域１２との境界近傍で生じるリーク電流の低減を図ることができる。
【００４６】
なお、本実施形態では、Ｎ型ソース領域２８ａ、２８ｃ及びＮ型ドレイン領域２８ｂの形成にイオン注入を用いて説明したが、第１の実施形態の変形例と同様に、コンタクトプラグ２９ａ、２９ｂ、２９ｃからの熱拡散によって形成しても良い。
【００４７】
さらに、本実施形態では、ゲート電極１４ａ、１４ｂの側面上にサイドウォール１６ａ、１６ｂを形成した構成で説明したが、必ずしもサイドウォール１６ａ、１６ｂを形成する必要はなく、サイドウォール２７ａ、２７ｂ、２７ｃだけであってもよい。
【産業上の利用可能性】
【００４８】
本発明は、ソース・ドレイン領域上にコンタクトプラグを有する半導体装置の製造等に有用である。
【図面の簡単な説明】
【００４９】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）は図１（ｂ）に示す工程における平面図、（ｂ）は図１（ｃ）に示す工程における平面図
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図５】（ａ）は図４（ｂ）に示す工程における平面図、（ｂ）は図４（ｃ）に示す工程における平面図
【図６】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００５０】
１１  半導体基板
１２  溝型素子分離領域
１２Ａ  端部
１３ａ、１３ｂ  ゲート絶縁膜
１４ａ、１４ｂ  ゲート電極
１５ａ  第１のゲート部
１５ｂ  第２のゲート部
１６ａ、１６ｂ  サイドウォール
１７  絶縁膜
１８ａ、１８ｂ、１８ｃ  コンタクトホール
１９ａ、１９ｃ  Ｎ型ソース領域
１９ｂ  Ｎ型ドレイン領域
２０ａ、２０ｂ、２０ｃ  コンタクトプラグ
２１  層間絶縁膜
２１ａ  キャパシタ形成用溝
２２  下部電極
２３  容量絶縁膜
２４  上部電極
２５  キャパシタ
２６ａ、２６ｂ、２６ｃ  コンタクトホール
２７ａ、２７ｂ、２７ｃ  サイドウォール
２８ａ、２８ｃ  Ｎ型ソース領域
２８ｂ  Ｎ型ドレイン領域
２９ａ、２９ｂ、２９ｃ  コンタクトプラグ
【図１】
2007005578.tif 000003
【図２】
2007005578.tif 000004
【図３】
2007005578.tif 000005
【図４】
2007005578.tif 000006
【図５】
2007005578.tif 000007
【図６】
2007005578.tif 000008