(57)【要約】【課題】各変換ステップにおける増幅ゲインの誤差に起因した単調性の劣化を抑制できるパイプライン方式のＡ／Ｄ変換回路を提供する。【解決手段】前段からの入力アナログ信号Ａ１とこれをサンプルホールド部１１において遅延させた遅延アナログ信号Ａ２とがＡ／Ｄ変換部１２においてデジタル信号（ＤＵ，ＤＬ）に変換され、このデジタル信号（ＤＵ，ＤＬ）がＤ／Ａ変換部１３においてアナログ信号（ＡＵ，ＡＬ）に変換され、更に、このアナログ信号（ＡＵ，ＡＬ）と遅延アナログ信号Ａ２との差が残差増幅部１４，１５において増幅され、当該増幅結果（残差信号）が次段の変換ブロックに供給される。Ａ／Ｄ変換部１２では、入力アナログ信号Ａ１に応じて上位桁のデジタルコードＤＵが決定され、この上位桁のデジタルコードＤＵと遅延アナログ信号Ａ２とに応じて下位桁のデジタルコードＤＬが決定される。【選択図】図１
2007295378.tif 000002
【特許請求の範囲】
【請求項１】
粗いデジタル値から微細なデジタル値へ段階的にアナログ／デジタル変換を行う複数の縦続接続された変換ブロックを備えるアナログ／デジタル変換回路であって、
前記変換ブロックは、
入力されるアナログ信号を遅延させる第１サンプルホールド部と、
アナログ／デジタル変換を行うアナログ／デジタル変換部と、
前記アナログ／デジタル変換部から出力されるデジタル信号をアナログ信号に変換するデジタル／アナログ変換部と、
前記第１サンプルホールド部から出力される遅延アナログ信号と、前記デジタル／アナログ変換部から出力されるアナログ信号との差を増幅して次段の変換ブロックに供給する第２サンプルホールド部と
を有し、
前記アナログ／デジタル変換部は、前記入力アナログ信号に応じて上位桁のデジタルコードを決定し、当該上位桁のデジタルコードと前記遅延アナログ信号とに応じて下位桁のデジタルコードを決定する、
アナログ／デジタル変換回路。
【請求項２】
前記デジタル／アナログ変換部は、前記上位桁のデジタルコードに応じた上位アナログ信号と、前記下位桁のデジタルコードに応じた下位アナログ信号とを生成し、
前記第２サンプルホールド部は、
前記遅延アナログ信号と前記上位アナログ信号との差を増幅する上位サンプルホールド部と、
前記上位サンプルホールド部において増幅された信号と前記下位アナログ信号との差を増幅する下位サンプルホールド部と
を含む、
請求項１に記載のアナログ／デジタル変換回路。
【請求項３】
前記アナログ／デジタル変換部は、
複数の参照電圧を発生する参照電圧発生部と、
前記上位桁のデジタルコードを決定するための１つ又は複数の参照電圧を前記参照電圧発生部から入力し、当該参照電圧それぞれと前記入力アナログ信号とを比較する上位桁比較部と、
前記上位桁比較部の比較結果に応じて前記上位桁のデジタルコードを生成する上位桁生成部と、
前記参照電圧発生部において発生する複数の参照電圧の中から、前記生成された上位桁のデジタルコードに対応する下位桁のデジタルコードを決定するための１つ又は複数の参照電圧を選択する選択部と、
前記選択部において選択された参照電圧それぞれと前記遅延アナログ信号とを比較する下位桁比較部と、
前記下位桁比較部の比較結果に応じて前記下位桁のデジタルコードを生成する下位桁生成部と
を有する、
請求項１に記載のアナログ／デジタル変換回路。
【請求項４】
前記選択部は、前記生成された上位桁のデジタルコードに対応する下位桁のデジタルコードの範囲より拡張された範囲に含まれるデジタルコードを判定するための参照電圧を更に選択し、
前記下位桁生成部は、前記下位桁比較部の比較結果に応じて、前記下位桁のデジタルコードが前記拡張範囲に含まれるか否かを示す補正信号を生成し、
前記アナログ／デジタル変換部は、前記上位桁生成部により生成された上位桁のデジタルコードを前記補正信号に応じて補正する上位桁補正部を含む、
請求項３に記載のアナログ／デジタル変換回路。
【請求項５】
前記変換ブロックは、前記入力アナログ信号をデジタル信号に変換する動作の段階として４つのフェーズと有しており、
第１フェーズにおいて、
前記第１サンプルホールド部及び前記アナログ／デジタル変換部は、前記入力アナログ信号をサンプリングし、
第２フェーズにおいて、
前記第１サンプルホールド部は、前記第１フェーズのサンプリング結果を遅延アナログ信号として出力し、
前記アナログ／デジタル変換部は、前記第１フェーズでサンプリングした前記入力アナログ信号のアナログ／デジタル変換を行うとともに、前記第１サンプルホールド部から出力される遅延アナログ信号をサンプリングし、
前記上位サンプルホールド部は、前記第１サンプルホールド部から出力される遅延アナログ信号をサンプリングし、
第３フェーズにおいて、
前記アナログ／デジタル変換部は、前記第２フェーズのアナログ／デジタル変換によって取得した前記上位桁のデジタルコードに対応する範囲において、前記遅延アナログ信号のアナログ／デジタル変換を行い、
前記デジタル／アナログ変換部は、前記上位桁のアナログ／デジタル変換結果をアナログ信号に変換し、
前記上位サンプルホールド部は、前記第２フェーズでサンプリングした前記遅延アナログ信号と前記デジタル／アナログ変換部によって変換された前記上位桁のアナログ信号との差を増幅して出力し、
前記下位サンプルホールド部は、前記上位サンプルホールド部の出力信号をサンプリングし、
第４フェーズにおいて、
前記デジタル／アナログ変換部は、前記下位桁のアナログ／デジタル変換結果をアナログ信号に変換し、
前記下位サンプルホールド部は、前記第３フェーズでサンプリングされた前記上位サンプルホールド部の出力信号と前記デジタル／アナログ変換部によって変換された前記下位桁のアナログ信号との差を増幅して出力する、
請求項２に記載のアナログ／デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のステップで一変換動作を実行するアナログ／デジタル変換回路に係り、特にパイプライン方式のアナログ／デジタル変換回路に関するものである。
【背景技術】
【０００２】
高速で分解能の高いパイプライン方式のアナログ／デジタル変換（以下、Ａ／Ｄ変換と記す）回路は、例えば映像機器や通信装置などの様々なデジタル機器のアナログフロントエンド部に広く用いられている。
【０００３】
図５は、一般的なパイプラインＡ／Ｄ変換回路の構成の一例を示す図である。
パイプラインＡ／Ｄ変換回路は、例えば図５に示すように、入力されるアナログ信号Ａｉｎをサンプリングするサンプルホールド部ＳＨと、このサンプリング結果を上位ビット側から段階的にＡ／Ｄ変換する複数段の変換ブロック１００−１，１００−２，１００−３，…と、各変換ブロックのＡ／Ｄ変換結果を加算することによってアナログ信号Ａｉｎに対応するデジタル信号Ｄｏｕｔを生成するデジタル補正回路１０３とを有する。
【０００４】
変換ブロック１００−ｎ（ｎ＝１，２，…）は、ＡＤ／ＤＡ変換部１０２−ｎと残差増幅部１０１−ｎを有する。
ＡＤ／ＤＡ変換部１０２−ｎは、前段より入力されるアナログ信号を比較的低い分解能でＡ／Ｄ変換し、その変換結果を再びデジタル／アナログ変換（以下、Ｄ／Ａ変換と記す）してアナログ信号に戻す。
残差増幅部１０１−ｎは、ＡＤ／ＤＡ変換部１０２−ｎにより再生されたアナログ信号と元のアナログ信号との差分を増幅する。ＡＤ／ＤＡ変換部１０２−ｎの分解能を「ａ」とすると、残差増幅部１０１−ｎは例えば「２（ａ−１）」のゲインを有する。
【０００５】
図６は、図５に示すパイプラインＡ／Ｄ変換回路の動作タイミングを説明するための図である。
パイプラインＡ／Ｄ変換回路は、基本的にスイッチトキャパシタ回路として構成されており、各構成要素はクロック信号に同期して動作する。図６の例では、クロック信号の各半周期（ハイレベル又はローレベルの期間）を順番にフェーズφ０，φ１，φ２，…と表している。
各フェーズでは、次のような動作が実行される。
【０００６】
先ずフェーズφ０において、入力段のサンプルホールド部ＳＨは、アナログ信号Ａｉｎをサンプリングする。
フェーズφ１において、サンプルホールド部ＳＨは、フェーズφ０でサンプリングしたアナログ信号Ａｉｎを例えば１倍のゲインで増幅して出力する。残差増幅部１０１−１は、サンプルホールド部ＳＨの出力信号をサンプリングする。ＡＤ／ＤＡ変換部１０２−１は、サンプルホールド部ＳＨの出力信号をＡ／Ｄ変換する。
フェーズφ２において、ＡＤ／ＤＡ変換部１０２−１は、フェーズφ１でＡ／Ｄ変換したサンプルホールド部ＳＨの出力信号をＤ／Ａ変換してアナログ信号を再生する。残差増幅部１０１−１は、ＡＤ／ＤＡ変換部１０２−１により再生されたアナログ信号とフェーズφ１でサンプリングしたサンプルホールド部ＳＨの出力信号との差を、例えば２（ａ−１）倍（ａ：ＡＤ／ＤＡ変換部１０２−１の分解能）のゲインで増幅して出力する。次段の変換ブロック１００−２では、残差増幅部１０１−２が残差増幅部１０１−１の出力信号をサンプリングし、ＡＤ／ＤＡ変換部１０２−２が残差増幅部１０１−１の出力信号をＡ／Ｄ変換する。
以下、フェーズφ３，φ４，…において同様な動作が繰り返されることにより、フェーズφ１でサンプリングされたアナログ信号Ａｉｎは上位ビット側から段階的にＡ／Ｄ変換される。デジタル補正回路１０３は、フェーズφ１，φ２，φ３，…における変換ブロック１００−１，１００−２，１００−３，…のＡ／Ｄ変換結果を順次取得して加算し、アナログ信号Ａｉｎに対応したデジタル信号Ｄｏｕｔを生成する。
【０００７】
図５に示すパイプラインＡ／Ｄ変換回路において最もクリティカルな動作タイミングは、ＡＤ／ＤＡ変換部１０２−ｎの変換動作である。図６に示すように、ＡＤ／ＤＡ変換部１０２−ｎが変換結果のデジタル信号を確定してそのデジタルデータに相当するアナログ信号を再生するまでに、クロック信号の半周期の時間しか割り当てられていない。図５に示すパイプラインＡ／Ｄ変換回路では、このようなＡＤ／ＤＡ変換部１０２−ｎの変換時間がネックとなって、クロック信号の周波数をあまり高めることができないため、変換レートを高速化できないという不利益がある。
【０００８】
上記のような課題を解決するものとして、各変換ブロックにおけるＡ／Ｄ変換動作にクロック信号の１周期の時間を割り当てることが可能なアナログ２重サンプル方式のパイプラインＡ／Ｄ変換回路が知られている（例えば特許文献１を参照）。
【０００９】
図７は、アナログ２重サンプリング方式のパイプラインＡ／Ｄ変換回路の構成例を示す図である。
図７に示すＡ／Ｄ変換回路は、図５に示すＡ／Ｄ変換回路における変換ブロック１００−１，１００−２，１００−３，…をそれぞれ変換ブロック１００Ａ−１，１００Ａ−２，１００Ａ−３，…に置き換えたものである。
変換ブロック１００Ａ−ｎは、変換ブロック１００−ｎと同様の構成に加えて、残差増幅部１０１−ｎに入力されるアナログ信号に遅延を与えるためのサンプルホールド部１０３−ｎを有する。
【００１０】
図８は、図７に示すパイプラインＡ／Ｄ変換回路の動作タイミングを説明するための図である。
【００１１】
先ずフェーズφ０において、入力段のサンプルホールド部ＳＨは、アナログ信号Ａｉｎをサンプリングする。
フェーズφ１において、入力段のサンプルホールド部ＳＨは、フェーズφ０でサンプリングしたアナログ信号Ａｉｎを例えば１倍のゲインで増幅して出力する。サンプルホールド部１０３−１は、入力段のサンプルホールド部ＳＨの出力信号をサンプリングする。ＡＤ／ＤＡ変換部１０２−１は、サンプルホールド部ＳＨの出力信号のＡ／Ｄ変換を開始する。
フェーズφ２において、ＡＤ／ＤＡ変換部１０２−１は、フェーズφ１で開始したＡ／Ｄ変換結果を確定する。サンプルホールド部１０３−１は、フェーズφ１でサンプリングしたアナログ信号を例えば１倍のゲインで増幅して出力する。残差増幅部１０１−１は、サンプルホールド部１０３−１の出力信号をサンプリングする。
フェーズφ３において、ＡＤ／ＤＡ変換部１０２−１は、フェーズφ２で確定したＡ／Ｄ変換結果のデジタル信号をアナログ信号に変換する。残差増幅部１０１−１は、フェーズφ２でサンプリングしたサンプルホールド部１０３−１の出力信号とＡＤ／ＤＡ変換部１０２−１により再生されたアナログ信号との差を、例えば２（ａ−１）倍（ａ：ＡＤ／ＤＡ変換部１０２−１の分解能）のゲインで増幅して出力する。次段の変換ブロック１００−２において、サンプルホールド部１０３−２は残差増幅部１０１−１の出力信号をサンプリングし、ＡＤ／ＤＡ変換部１０２−２は残差増幅部１０１−１の出力信号のＡ／Ｄ変換を開始する。
以下、フェーズφ４，φ５，…において同様な動作が繰り返されることにより、フェーズφ１でサンプリングされたアナログ信号Ａｉｎは上位ビット側から段階的にＡ／Ｄ変換される。
【００１２】
図７に示すアナログ２重サンプリング方式のパイプラインＡ／Ｄ変換回路によれば、サンプルホールド部１０３−ｎを設けることによってＡＤ／ＤＡ変換部１０２−１のＡ／Ｄ変換動作にクロック信号の１周期分の時間を確保することが可能となり、図５に示すＡ／Ｄ変換回路のような厳しい動作タイミングの制約を緩和できる。これにより、クロック信号の周波数を高めて変換レートの高速化を図ることが可能になる。また、同じ変換レートで比較した場合、各要素回路に要求される動作速度が緩和されるため、全体の消費電流を減らして低電力化を図ることが可能になる。
【特許文献１】特開平０５−１４１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図７に示すようにアナログ信号の遅延用のサンプルホールド部１０３−ｎを設けると、サンプルホールド部１０３−ｎの僅かなゲイン誤差によってＡ／Ｄ変換の単調性が大きく劣化するという不利益がある。
【００１４】
図９は、サンプルホールド部１０３−ｎのゲイン誤差と単調性の劣化との関係について説明するための図である。
図９（Ａ），（Ｂ）の上段は、変換ブロックに入力されるアナログ信号（入力アナログ信号）と、ＡＤ／ＤＡ変換部１０２−ｎにより再生されるアナログ信号（再生アナログ信号）と、サンプルホールド部１０３−ｎにより遅延されるアナログ信号（遅延アナログ信号）との関係を示す図である。横軸は入力アナログ信号のレベルを示し、縦軸は各アナログ信号のレベルを示す。
図９（Ａ），（Ｂ）の下段は、入力アナログ信号と残差増幅部１０１−ｎの出力信号（残差信号）との関係を示す図である。横軸は入力アナログ信号のレベルを示し、縦軸は各アナログ信号のレベルを示す。
【００１５】
サンプルホールド部１０３−ｎのゲインが「１」の場合、図９（Ａ）の上段に示すように、遅延アナログ信号はほぼ入力アナログ信号と同じレベルを有する。他方、入力アナログ信号と再生アナログ信号との関係は、ＡＤ／ＤＡ変換部１０２−ｎの入出力特性に対応しており、入力アナログ信号が単調に増加すると、再生アナログ信号はこれに追従して階段状に増加する。ＡＤ／ＤＡ変換部１０２−ｎは、入力アナログ信号を一定のステップで量子化することにより階段状の再生アナログ信号を生成するため、入力アナログ信号から再生アナログ信号を減算した結果は一定のレベル範囲に含まれる。したがって、遅延アナログ信号から再生アナログ信号を減算して増幅した結果である残差信号も、図９（Ａ）の下段に示すように、一定のレベル範囲に含まれる。このレベル範囲は、次段の変換ブロックにおける入力アナログ信号のフルスケール範囲に対応する。
【００１６】
ところが、サンプルホールド部１０３−ｎのゲインが「１」より小さくなると、図９（Ｂ）の上段に示すように、遅延アナログ信号と入力アナログ信号のレベルに差異が生じる。そのため、図９（Ｂ）の下段に示すように、残差信号が次段のフルスケール範囲から逸脱してしまい、Ａ／Ｄ変換の単調性が劣化してしまう。
【００１７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、複数のステップで一変換動作を実行し、その各ステップにおけるＡ／Ｄ変換のタイミングの制約を緩和できるとともに、各ステップにおける増幅ゲインの誤差に起因した単調性の劣化を抑制できるＡ／Ｄ変換回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明に係るデジタル／アナログ変換回路は、粗いデジタル値から微細なデジタル値へ段階的にアナログ／デジタル変換を行う複数の縦続接続された変換ブロックを備える。変換ブロックは、入力されるアナログ信号を遅延させる第１サンプルホールド部と、アナログ／デジタル変換を行うアナログ／デジタル変換部と、アナログ／デジタル変換部から出力されるデジタル信号をアナログ信号に変換するデジタル／アナログ変換部と、第１サンプルホールド部から出力される遅延アナログ信号と前記デジタル／アナログ変換部から出力されるアナログ信号との差を増幅して次段の変換ブロックに供給する第２サンプルホールド部とを有する。そして、アナログ／デジタル変換部は、前記入力アナログ信号に応じて上位桁のデジタルコードを決定し、当該上位桁のデジタルコードと前記遅延アナログ信号とに応じて下位桁のデジタルコードを決定する。
【００１９】
本発明に係るデジタル／アナログ変換回路によれば、縦続接続された複数の変換ブロックに入力されるアナログ信号が、粗いデジタル値から微細なデジタル値へ段階的にデジタル信号に変換される。各変換ブロックでは、前段からの入力アナログ信号が第１サンプルホールド部より遅延アナログ信号として出力され、前記入力アナログ信号と前記遅延アナログ信号とがアナログ／デジタル変換部においてデジタル信号に変換され、当該デジタル信号がデジタル／アナログ変換部においてアナログ信号に変換され、当該アナログ信号と前記遅延アナログ信号との差が第２サンプルホールド部において増幅され、この増幅結果が次段の変換ブロックに供給される。そして、アナログ／デジタル変換部においては、前記入力アナログ信号に応じて上位桁のデジタルコードが決定され、この上位桁のデジタルコードと前記遅延アナログ信号とに応じて下位桁のデジタルコードが決定される。
【００２０】
好適には、デジタル／アナログ変換部は、前記上位桁のデジタルコードに応じた上位アナログ信号と、前記下位桁のデジタルコードに応じた下位アナログ信号とを生成し、第２サンプルホールド部は、前記遅延アナログ信号と前記上位アナログ信号との差を増幅する上位サンプルホールド部と、上位サンプルホールド部において増幅された信号と前記下位アナログ信号との差を増幅する下位サンプルホールド部とを含む。
【発明の効果】
【００２１】
本発明によれば、段階的にＡ／Ｄ変換を行う縦続接続された変換ブロックの各々において、前段から入力されるアナログ信号に応じて上位桁のデジタルコードが決定され、当該入力アナログ信号の遅延信号に応じて下位桁のデジタルコードが決定されるため、各変換ブロックにおけるＡ／Ｄ変換のタイミングの制約を緩和できるとともに、変換ブロックにおける増幅ゲインの誤差に起因した単調性の劣化を抑制できる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の実施形態に係るＡ／Ｄ変換回路の構成の一例を示す図である。
図１に示すＡ／Ｄ変換回路は、入力段のサンプルホールド部ＳＨ１と、その後段に縦続接続された変換ブロック１−１，１−２，１−３，…と、各変換ブロックのＡ／Ｄ変換結果に基づいてデジタル信号Ｄｏｕｔを生成するデジタル補正回路２とを有する。
【００２３】
サンプルホールド部ＳＨ１は、入力されるアナログ信号Ａｉｎを不図示のクロック信号に同期してサンプリングし、変換ブロック１−１に出力する。
【００２４】
変換ブロック１−ｎ（ｎは１以上の整数を示す。）は、前段から入力されるアナログ信号をＡ／Ｄ変換して、その変換結果のデジタル信号をデジタル補正回路２へ出力するとともに、当該デジタル信号を更にＤ／Ａ変換し、その変換結果のアナログ信号と前段からのアナログ信号との差に応じた残差信号を生成し、これをＡ／Ｄ変換すべきアナログ信号として次段に出力する。このＡ／Ｄ変換動作、Ｄ／Ａ変換動作、残差信号の生成動作は、それぞれクロック信号に同期して行われる。
【００２５】
デジタル補正回路２は、変換ブロック１−１，１−２，１−３，…からそれぞれ出力されるデジタル信号に基づいて、例えば各変換ブロックのデジタル信号を加算することにより、アナログ信号ＡｉｎのＡ／Ｄ変換結果としてのデジタル信号Ｄｏｕｔを生成する。
【００２６】
図１の例において、変換ブロック１−ｎは、サンプルホールド部１１と、Ａ／Ｄ変換部１２と、Ｄ／Ａ変換部１３と、残差増幅部１４と、残差増幅部１５とを有する。
サンプルホールド部１１は、本発明の第１サンプルホールド部の一実施形態である。
Ａ／Ｄ変換部１２は、本発明のアナログ／デジタル変換部の一実施形態である。
Ｄ／Ａ変換部１３は、本発明のデジタル／アナログ変換部の一実施形態である。
残差増幅部１４及び１５を含む回路は、本発明の第２サンプルホールド部の一実施形態である。
残差増幅部１４は、本発明の上位サンプルホールド部の一実施形態である。
残差増幅部１５は、本発明の下位サンプルホールド部の一実施形態である。
【００２７】
サンプルホールド部１１は、前段から入力されるアナログ信号Ａ１（入力アナログ信号Ａ１）を遅延させる。すなわち、不図示のクロック信号に同期して入力アナログ信号Ａ１をサンプリングする。
【００２８】
サンプルホールド部１１は、例えば図１に示すように、クロック信号に同期してオンオフするスイッチＳＷ１と、スイッチＳＷ１を介して入力アナログ信号Ａ１が印加されるキャパシタＣ１と、キャパシタＣ１の電圧に応じた信号を出力するバッファ増幅器Ｕ１とを有する。
サンプリング期間において、スイッチＳＷ１がオンし、入力アナログ信号Ａ１の電圧がキャパシタＣ１にサンプリングされる。ホールド期間においては、スイッチＳＷ１がオフし、サンプリングされた入力アナログ信号Ａ１の電圧がキャパシタＣ１に保持され、その電圧値に応じた信号がバッファ増幅器Ｕ１から出力される。
バッファ増幅器Ｕ１は、例えば１倍のゲインを有しており、キャパシタＣ１とほぼ同じ電圧を有する信号を出力する。
【００２９】
Ａ／Ｄ変換部１２は、入力アナログ信号Ａ１及び遅延アナログ信号Ａ２のＡ／Ｄ変換を行う。変換結果として出力するデジタル信号において、上位桁のデジタルコードＤＵについては入力アナログ信号Ａ１に応じて決定し、下位桁のデジタルコードＤＬについてはデジタルコードＤＵと遅延アナログ信号Ａ２とに応じて決定する。Ａ／Ｄ変換部１２は、例えば後述する図２に示すように、上位桁と下位桁に分けてＡ／Ｄ変換を行う。
【００３０】
Ｄ／Ａ変換部１３は、Ａ／Ｄ変換部１２から出力されるデジタル信号（ＤＵ，ＤＬ）をアナログ信号（ＡＵ，ＡＬ）に変換する。すなわち、上位桁のデジタルコードＤＵを上位アナログ信号ＡＵに変換し、下位桁のデジタルコードＤＬを下位アナログ信号ＡＬに変換する。
【００３１】
残差増幅部１４，１５は、サンプルホールド部１１から出力される遅延アナログ信号Ａ２とＤ／Ａ変換部１３から出力されるアナログ信号（ＡＵ，ＡＬ）との差を増幅し、残差信号として次段の変換ブロックに供給する。図１の例において、残差増幅部１４は、遅延アナログ信号Ａ２と上位アナログ信号ＡＵとの差を増幅する。また残差増幅部１５は、残差増幅部１４において増幅された信号と下位アナログ信号ＡＬとの差を増幅する。
【００３２】
残差増幅部１４，１５のゲインは、例えばＡ／Ｄ変換部１２から出力されるデジタルコードＤＵ，ＤＬのビット数に応じて設定される。すなわち、上位桁のデジタルコードＤＵのビット数が「ＮＵ」の場合、残差増幅部１４のゲインは「２ＮＵ」に設定される。また、下位桁のデジタルコードＤＬのビット数が「ＮＬ」の場合、残差増幅部１５のゲインは「２ＮＬ」に設定される。
【００３３】
残差増幅部１４は、例えば図１に示すように、スイッチＳＷ２，ＳＷ３，ＳＷ４と、キャパシタＣ２，Ｃ３と、反転増幅器Ｕ２とを有する。
スイッチＳＷ２は、サンプルホールド部１１の出力端子とキャパシタＣ２の一方の端子との間に接続される。スイッチＳＷ３は、Ｄ／Ａ変換部１３の上位アナログ信号ＡＵの出力端子とキャパシタＣ２の一方の端子との間に接続される。キャパシタＣ２の一方の端子はスイッチＳＷ２及びＳＷ３に接続され、他方の端子は反転増幅器Ｕ２の入力に接続される。スイッチＳＷ４とキャパシタＣ３は、反転増幅器Ｕ２の入出力間に並列に接続される。反転増幅器Ｕ２は、入力電圧と基準電圧との差を増幅する。
残差増幅動作は、例えば以下の手順で行われる。
まずサンプル期間において、スイッチＳＷ２，ＳＷ４がオンに設定される。スイッチＳＷ４がオンすると、反転増幅器Ｕ２の入力と出力は同電位になる。反転増幅器Ｕ２のゲインが十分大きい場合、反転増幅器Ｕ２の入力電圧は基準電圧とほぼ等しくなるように負帰還制御されるため、反転増幅器Ｕ２の入力と出力は基準電圧とほぼ等しくなる。他方、スイッチＳＷ２がオンすることにより、キャパシタＣ２には遅延アナログ信号Ａ２がサンプリングされる。
次に増幅期間において、スイッチＳＷ２，ＳＷ４がオフし、スイッチＳＷ３がオンする。このとき、キャパシタＣ２には上位アナログ信号ＡＵが入力されるが、反転増幅器Ｕ２の入力電圧は引き続き基準電圧と等しくなるように負帰還制御される。そのため、キャパシタＣ２には、上位アナログ信号ＡＵと遅延アナログ信号Ａ２との差電圧に応じた電荷が充電又は放電され、これと同量の電荷がキャパシタＣ３に蓄積される。したがって、キャパシタＣ２の静電容量をキャパシタＣ３の静電容量のｋ倍に設定すれば、上位アナログ信号ＡＵと遅延アナログ信号Ａ２との差電圧に対してｋ倍の電圧がキャパシタＣ３に発生する。
以上は残差増幅部１４の構成例であるが、残差増幅部１５においても上記と同様なスイッチトキャパシタ方式の回路構成によって残差増幅を行うことが可能である。
【００３４】
次に、Ａ／Ｄ変換部１２及びＤ／Ａ変換部１３の構成例について、図２を参照して説明する。図２の例では、Ａ／Ｄ変換部１２、Ｄ／Ａ変換部１３においてそれぞれ４ビット（上位桁２ビット、下位桁２ビット）の変換が行われる。
【００３５】
Ａ／Ｄ変換部１２は、例えば図２に示すように、参照電圧発生部１２１と、上位桁比較部１２２と、上位桁生成部１２３と、選択部１２４と、下位桁比較部１２５と、下位桁生成部１２６と、上位桁補正部１２７とを有する。
参照電圧発生部１２１は、本発明の参照電圧発生部の一実施形態である。
上位桁比較部１２２は、本発明の上位桁比較部の一実施形態である。
上位桁生成部１２３は、本発明の上位桁生成部の一実施形態である。
下位桁比較部１２５は、本発明の下位桁比較部の一実施形態である。
下位桁生成部１２６は、本発明の下位桁生成部の一実施形態である。
上位桁補正部１２７は、本発明の上位桁補正部の一実施形態である。
【００３６】
参照電圧発生部１２１は、４ビットのＡ／Ｄ変換を行うために必要な参照電圧ＶＲ０〜ＶＲ１６を生成する。
例えば参照電圧発生部１２１は、基準電圧ＶＲＢとＶＲＴ（ＶＲＴ＞ＶＲＢ）との間に直列接続された抵抗Ｒ１〜Ｒ１６を有する。抵抗Ｒ１〜Ｒ１６は、ほぼ等しい抵抗値を有しており、各抵抗同士の接続点には電圧範囲「ＶＲＢ」〜「ＶＲＴ」を１６等分する参照電圧ＶＲ１〜ＶＲ１５が発生する。すなわち抵抗Ｒｍ（１≦ｍ≦１５）と抵抗Ｒ（ｍ＋１）との接続点に参照電圧ＶＲｍが発生する。なお、図２の例において、参照電圧ＶＲ０は基準電圧ＶＲＢと等しく、参照電圧ＶＲ１６は基準電圧ＶＲＴと等しい。
【００３７】
上位桁比較部１２２は、上位桁のデジタルコードを決定するための参照電圧ＶＲ４，ＶＲ８，ＶＲ１２を参照電圧発生部１２１から入力し、この参照電圧それぞれと入力アナログ信号Ａ１とを比較する。図２の例において、上位桁比較部１２２は、参照電圧ＶＲ４，ＶＲ８，ＶＲ１２と入力アナログ信号Ａ１とを比較する３つの比較器ＣＰ１１，ＣＰ１２，ＣＰ１３を有する。
【００３８】
上位桁生成部１２３は、上位桁比較部１２２の比較結果として出力される３ビットの信号に応じて、上位桁のデジタルコードＤＵを生成する。すなわち、上位桁比較部１２２から入力される３ビットの信号を２ビットの２進コードにエンコードし、これをデジタルコードＤＵとして出力する。
【００３９】
選択部１２４は、参照電圧発生部１２１において発生する参照電圧ＶＲ０〜ＶＲ１６の中から、上位桁のデジタルコードＤＵに対応する下位桁のデジタルコードＤＬを決定するための３つの参照電圧を選択する。
例えば、入力アナログ信号Ａ１が電圧範囲「ＶＲ４」〜「ＶＲ８」に含まれること示すデジタルコードＤＵが生成された場合、選択部１２４は、この電圧範囲を４等分する３つの参照電圧ＶＲ５，ＶＲ６，ＶＲ７を選択する。
【００４０】
また選択部１２４は、上位桁のデジタルコードＤＵに対応する下位桁のデジタルコードＤＬの範囲より拡張された範囲に含まれるデジタルコードを判定するための参照電圧を、上述した３つの参照電圧に加えて更に選択する。
例えば後述の図３に示すように、入力アナログ信号Ａ１が電圧範囲「ＶＲ４」〜「ＶＲ８」に含まれることを示す上位桁のデジタルコードＤＵ（＝「０１」）が生成された場合、選択部１２４は、このデジタルコードＤＵに対応する範囲（Ａ１）より「＋２」だけ拡張された範囲（Ａ２）に含まれる下位桁のデジタルコードＤＬを判定するために用いられる２つの参照電圧「ＶＲ８」，「ＶＲ９」を選択するとともに、デジタルコードＤＵに対応する範囲（Ａ１）より「−２」だけ拡張された範囲（Ａ３）に含まれる下位桁のデジタルコードＤＬを判定するために用いられる２つの参照電圧「ＶＲ３」，「ＶＲ４」を選択する。
【００４１】
下位桁比較部１２５は、選択部１２４において選択された参照電圧それぞれと遅延アナログ信号Ａ２とを比較する。図２の例に示す下位桁比較部１２５は、選択部１２４が選択した７つの参照電圧と遅延アナログ信号Ａ２とを比較する７つの比較器ＣＰ２１，ＣＰ２２，…，ＣＰ２７を有する。
【００４２】
下位桁生成部１２６は、下位桁比較部１２５の比較結果として出力される７ビットの信号に応じて下位桁のデジタルコードＤＬを生成するとともに、このデジタルコードＤＬが上述の拡張範囲に含まれるか否かを示す補正信号を生成する。
【００４３】
上位桁補正部１２７は、下位桁生成部１２６から出力される補正信号に応じて、上位桁生成部１２３により生成された上位桁のデジタルコードＤＵを補正する。
【００４４】
図３は、上位桁のデジタルコードＤＵの補正方法を説明するための図である。
図２に示すＡ／Ｄ変換部１２では、上位桁のデジタルコードＤＵを判定するための上位桁比較部１２２と、下位桁のデジタルコードＤＵを判定するための下位桁比較部１２５とが独立して設けられているため、上位桁のデジタルコードＤＵの値が変化する境界付近において大きな誤差を生じやすい。例えば、正しい値が「１０００」のときに（図３の黒塗りの範囲）、上位桁のデジタルコードＤＵが微小な誤差の影響で「０１」と判定されしまうと、もしこれに何の補正も行わなければ「０１００」が変換結果として出力されることになり（図３の斜線の範囲）、５０％の誤差が生じてしまう。
このような場合、下位桁比較部１２５の比較結果は図３に示すような通常範囲Ａ１に含まれておらず、正側の拡張範囲Ａ２に含まれている。そのため、下位桁生成部１２６は下位桁のデジタルコードＤＬとして「００」を出力するとともに、このデジタルコードＤＬが拡張範囲Ａ２に属することを示す補正信号を上位桁補正部１２７に出力する。上位桁補正部１２７は、この補正信号を受けて、上位桁のデジタルコードＤＵに「０１」を加算し、その値を「０１」から「１０」へ補正する。すなわち、下位桁比較部１２５における拡張範囲の比較結果に応じて、上位桁のデジタルコードＤＵを補正する。
上記のような補正処理を行うことにより、上位桁のデジタルコードＤＵの値が変化する境界付近において大きな誤差が生じることを防止して連続性を保つことができる。
【００４５】
Ｄ／Ａ変換部１３は、例えば図２に示すように下位用Ｄ／Ａ変換部１３１と上位用Ｄ／Ａ変換部１３２を有する。
下位用Ｄ／Ａ変換部１３１は、下位桁生成部１２６において生成されるデジタルコードＤＬ（下位２ビット：Ｄ０，Ｄ１）をＤ／Ａ変換し、下位アナログ信号ＡＬとして出力する。
上位用Ｄ／Ａ変換部１３２は、上位桁補正部１２７により補正されたデジタルコードＤＵ（上位２ビット：Ｄ２，Ｄ３）をＤ／Ａ変換し、上位アナログ信号ＡＵとして出力する。
【００４６】
ここで、上述した構成を有する本実施形態に係るＡ／Ｄ変換回路の動作について、図４を参照して説明する。
【００４７】
図４は、サンプルホールド部ＳＨ１においてサンプリングされたアナログ信号Ａｉｎが変換ブロック１−１においてＡ／Ｄ変換される際の一連の動作（フェーズφ０〜φ４）を説明するための図である。各フェーズは、例えば図４に示すように、クロック信号の半周期（ハイレベル又はローレベルの期間）に相当する。
【００４８】
［フェーズφ０］
サンプルホールド部ＳＨ１は、アナログ信号Ａｉｎをサンプリングする。
【００４９】
［フェーズφ１］
サンプルホールド部ＳＨ１は、フェーズφ０においてサンプリングしたアナログ信号Ａｉｎを１倍のゲインで増幅し出力する。また、サンプルホールド部１１とＡ／Ｄ変換部１２の上位桁比較部１２２は、入力アナログ信号Ａ１をサンプリングする。
【００５０】
［フェーズφ２］
サンプルホールド部１１は、フェーズφ１においてサンプリングした入力アナログ信号Ａ１の電圧を１倍のゲインで増幅し、これを遅延アナログ信号Ａ２として出力する。これにより、遅延アナログ信号Ａ２は入力アナログ信号Ａ１に対してクロック信号の半周期分遅延した信号となる。
Ａ／Ｄ変換部１２は、フェーズφ１でサンプリングした入力アナログ信号Ａ１のＡ／Ｄ変換を行う。すなわち、上位桁比較部１２２が、フェーズφ１でサンプリングした入力アナログ信号Ａ１と参照信号（ＶＲ４，ＶＲ８，ＶＲ１２）との比較を行い、上位桁生成部１２３が、この比較結果に応じた上位桁のデジタルコードＤＵを生成する。
Ａ／Ｄ変換部１２の下位桁比較部１２５と残差増幅部１４は、遅延アナログ信号Ａ２のサンプリングを行う。
【００５１】
［フェーズφ３］
Ａ／Ｄ変換部１２は、入力アナログ信号Ａ１のＡ／Ｄ変換結果として取得された上位桁のデジタルコードＤＵに対応する範囲（とその拡張範囲）において、遅延アナログ信号Ａ２のＡ／Ｄ変換を行う。すなわち、上位桁のデジタルコードＤＵに対応する範囲とこれに隣接する拡張範囲のデジタルコードＤＬを判定するために用いられる参照電圧を選択部１２４が選択し、下位桁比較部１２５に入力する。下位桁比較部１２５は、選択部１２４において選択された参照電圧それぞれと遅延アナログ信号Ａ２とを比較する。下位桁生成部１２６は、その比較結果に応じて、下位桁のデジタルコードＤＬと上位桁の補正信号を生成する。下位桁生成部１２６が補正信号を生成することによって、上位桁補正部１２７の補正内容が決まり、上位桁のデジタルコードＤＵが確定する。
Ｄ／Ａ変換部１３は、この上位桁のデジタルコードＤＵを上位アナログ信号ＡＵに変換する。
残差増幅部１４は、フェーズφ２でサンプリングした遅延アナログ信号Ａ２とＤ／Ａ変換部１３から出力される上位アナログ信号ＡＵとの差を増幅して出力する。
残差増幅部１５は、残差増幅部１４の出力信号をサンプリングする。
【００５２】
［フェーズφ４］
Ｄ／Ａ変換部１３は、遅延アナログ信号Ａ２のＡ／Ｄ変換結果として取得された下位桁のデジタルコードＤＬを下位アナログ信号ＡＬに変換する。
残差増幅部１５は、フェーズφ３でサンプリングされた残差増幅部１４の出力信号とＤ／Ａ変換部１３から出力される下位アナログ信号ＡＬとの差を増幅して出力する。
【００５３】
変換ブロック１−１は、上述したフェーズφ１〜φ４の動作を順次に実行することにより、サンプルホールド部ＳＨ１のサンプリング結果をＡ／Ｄ変換する。後段の各変換ブロック（１−２，１−３，１−４，…）も、上記と同様な動作によって、前段の変換ブロックから供給される残差信号のＡ／Ｄ変換を行う。デジタル補正回路２は、変換ブロック１−１，１−２，１−３，…の各変換結果に基づいて、例えばこれらのデジタル値を加算することにより、デジタル信号Ｄｏｕｔを生成する。
【００５４】
以上説明したように、本実施形態に係るＡ／Ｄ変換回路によれば、縦続接続された変換ブロック１−１，１−２，１−３，…において、粗いデジタル値から微細なデジタル値へ段階的にＡ／Ｄ変換が行われる。各変換ブロック１−ｎにおいては、前段からの入力アナログ信号Ａ１とこれをサンプルホールド部１１（第１サンプルホールド部）において遅延させた遅延アナログ信号Ａ２とがＡ／Ｄ変換部１２においてデジタル信号（ＤＵ，ＤＬ）に変換され、このデジタル信号（ＤＵ，ＤＬ）がＤ／Ａ変換部１３においてアナログ信号（ＡＵ，ＡＬ）に変換され、更に、このアナログ信号（ＡＵ，ＡＬ）と遅延アナログ信号Ａ２との差が残差増幅部１４，１５（第２サンプルホールド部）において増幅され、当該増幅結果（残差信号）が次段の変換ブロックに供給される。そして、Ａ／Ｄ変換部１２では、入力アナログ信号Ａ１に応じて上位桁のデジタルコードＤＵが決定され、この上位桁のデジタルコードＤＵと遅延アナログ信号Ａ２とに応じて下位桁のデジタルコードＤＬが決定される。
このように、入力アナログ信号Ａ１をサンプルホールド部１１において遅延させ、その遅延アナログ信号Ａ２をＡ／Ｄ変換部１２においてＡ／Ｄ変換することから、サンプルホールド部１１の遅延時間分だけＡ／Ｄ変換部１２の変換時間に余裕を持たせることができるため、Ａ／Ｄ変換部１２における変換のタイミングの制約を緩和できる。その結果、より周波数の高いクロック信号でも動作可能になり、変換レートを向上できる。また、タイミングの制約を満足できる範囲であれば、Ａ／Ｄ変換やＤ／Ａ変換に関わる回路の消費電流を減らしてその動作速度を落とすこともできるため、消費電力を削減できる。
【００５５】
更に、下位桁のデジタルコードＤＬが遅延アナログ信号Ａ２に応じて決定されることから、Ｄ／Ａ変換部１３の出力信号においてデジタルコードＤＬに応じた下位桁の成分（下位アナログ信号ＡＬ）も、遅延アナログ信号Ａ２に応じて決定される。遅延アナログ信号Ａ２と下位アナログ信号ＡＬとの差は、専らＡ／Ｄ変換部１２とＤ／Ａ変換部１３の入出力特性に依存し、サンプルホールド部１１のゲイン誤差には依存しない。そのため、Ｄ／Ａ変換部１３の出力信号と遅延アナログ信号Ａ２との差を増幅した結果である残差信号においても、デジタルコードＤＬに応じた下位桁の成分については、サンプルホールド部１１のゲイン誤差に依存しない。このように、残差信号に対するサンプルホールド部１１のゲイン誤差の影響を低減できるため、サンプルホールド部１１のゲイン誤差に起因した単調性の劣化を効果的に抑制することができる。
【００５６】
また、本実施形態によれば、Ｄ／Ａ変換部１３において、上位桁のデジタルコードＤＵに応じた上位アナログ信号ＡＵと、下位桁のデジタルコードＤＬに応じた下位アナログ信号ＡＬとがそれぞれ生成される。そして、残差増幅部１４において、遅延アナログ信号Ａ２と上位アナログ信号ＡＵとの差が増幅され、残差増幅部１５において、残差増幅部１４の出力信号と下位アナログ信号ＡＬとの差が増幅され、その増幅結果が残差信号として次段の変換ブロックに供給される。
このように、残差信号の増幅動作を２段に分けて行うことにより、各段のゲインをあまり高くすることなく、全体として高いゲインを得ることができる。
【００５７】
例えば、文献「Ｗｅｎｈｕａ（Ｗｉｌｌ）Ｙａｎｇ  他４名、“Ａ  ３−Ｖ  ３４０−ｍＷ  １４−ｂ  ７５−Ｍｓａｍｐｌｅ／ｓ  ＣＭＯＳ  ＡＤＣ  ｗｉｔｈ  ８５−ｄＢ  ＳＦＤＲ  ａｔ  Ｎｙｑｕｉｓｔ  Ｉｎｐｕｔ”、“ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ”、（米国）、２００１年１２月、ＶＯＬ．３６、Ｎｏ．１２、ｐ．１９３１−１９３６」によれば、パイプラインＡ／Ｄ変換回路において初段の変換ブロックのビット数を多くすることにより、全体的なＡ／Ｄ変換の直線性を向上できることが知られている。
ビット数を増やすと、残差増幅のゲインもそれに応じて大きくしなくてはならない。ところが、一般的なスイッチトキャパシタ型増幅器では、キャパシタのサイズ比に応じてゲインを設定することから、１段の増幅器で得られるゲインには限界がある。例えば、初段の変換ブロックのビット数を６ビットとすると６４倍の残差増幅を行わなくてはならないが、一般的なスイッチトキャパシタ型増幅器では回路サイズが極めて大きくなる等の問題から、１段のみでこのゲインを実現するのは非常に困難である。本実施形態によれば、増幅動作を上位３ビットと下位３ビットの２段に分けて行うため、各段のゲインは８倍で良く、一般的なスイッチトキャパシタ型増幅器でも十分実現可能である。
したがって、本実施形態によれば、初段の変換ブロックのビット数を大きくすることが可能であり、それによりＡ／Ｄ変換の直線性を向上することができる。
【００５８】
また、本実施形態によれば、Ａ／Ｄ変換部１２において、上位桁のデジタルコードＤＵを決定するための参照電圧（ＶＲ４，ＶＲ８，ＶＲ１２）それぞれと入力アナログ信号ＡＵとが上位桁比較部１２２において比較され、この比較結果に応じた上位桁のデジタルコードＤＵが上位桁生成部１２３において生成される。上位桁のデジタルコードＤＵが生成されると、選択部１２４では、参照電圧発生部１２１が発生する複数の参照電圧の中から、上位桁のデジタルコードＤＵに対応する下位桁のデジタルコードＤＬを決定するための複数の参照電圧が選択される。そして、この選択された参照電圧それぞれと遅延アナログ信号Ａ２とが下位桁比較部１２５において比較され、この比較結果に応じた下位桁のデジタルコードＤＬが下位桁生成部１２６において生成される。
このように、上位桁と下位桁の２段階に分けてＡ／Ｄ変換を行うことにより、全桁の変換を同時に行う場合に比べて比較器の数を大幅に減らすことが可能となり、回路サイズの小型化と低電力化を図ることができる。
【００５９】
しかも、本実施形態によれば、上位桁のデジタルコードＤＵに対応する下位桁のデジタルコードＤＬの範囲より拡張された範囲に含まれるデジタルコードを判定するための参照電圧が選択部１２４において更に選択され、下位桁比較部１２５において遅延アナログ信号Ａ２と比較される。そして、下位桁生成部１２６では、この下位桁比較部１２５の比較結果に応じて、下位桁のデジタルコードＤＬが上述した拡張範囲に含まれるか否かを示す補正信号が生成され、この補正信号に応じて、上位桁生成部１２３により生成された上位桁のデジタルコードＤＵが上位桁補正部１２７において補正される。
このように、下位桁のＡ／Ｄ変換結果に応じて上位桁のＡ／Ｄ変換結果を補正することにより、上位桁と下位桁の２段階に分けてＡ／Ｄ変換を行う場合であっても、変換結果のデジタル値に不連続な誤差が生じることを有効に防止できる。
また、下位桁のＡ／Ｄ変換結果（デジタルコードＤＬ）は遅延アナログ信号Ａ２に応じて決定されるため、先述の通り、サンプルホールド部１１のゲイン誤差に起因した単調性の劣化を生じない。したがって、この下位桁のＡ／Ｄ変換結果（デジタルコードＤＬ）に合わせて上位桁のＡ／Ｄ変換結果を補正することにより、サンプルホールド部１１のゲイン誤差に起因した単調性の劣化をより効果的に抑制することができる。
【００６０】
なお、本発明は上述した実施形態にのみ限定されるものではなく、種々の変形例を含んでいる。
【００６１】
上述した実施形態における変換ブロックの分解能（ビット数）や段数など、説明中に挙げた数値は任意であり、本発明はこれらの数値に限定されない。
また、図１に示すサンプルホールド部や残差増幅部の回路構成、図２に示すＡ／Ｄ変換部１２の回路構成などは任意であり、同等な機能を持つ他の回路に変更可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態に係るＡ／Ｄ変換回路の構成の一例を示す図である。
【図２】Ａ／Ｄ変換部及びＤ／Ａ変換部の構成例を示す図である。
【図３】上位桁のデジタルコードの補正方法を説明するための図である。
【図４】サンプルホールド部においてサンプリングされたアナログ信号Ａｉｎが初段の変換ブロックにおいてＡ／Ｄ変換される際の一連の動作を説明するための図である。
【図５】一般的なパイプラインＡ／Ｄ変換回路の構成の一例を示す図である。
【図６】図５に示すパイプラインＡ／Ｄ変換回路の動作タイミングを説明するための図である。
【図７】アナログ２重サンプリング方式のパイプラインＡ／Ｄ変換回路の構成例を示す図である。
【図８】図７に示すパイプラインＡ／Ｄ変換回路の動作タイミングを説明するための図である。
【図９】変換ブロック内に設けたサンプルホールド部のゲイン誤差と単調性の劣化との関係について説明するための図である。
【符号の説明】
【００６３】
１−１，１−２，１−３…変換ブロック、２…デジタル補正回路、ＳＨ１，１１…サンプルホールド部、１２…Ａ／Ｄ変換部、１３…Ｄ／Ａ変換部、１４，１５…残差増幅部、１２１…基準電圧発生部、１２２…上位桁比較部、１２３…上位桁生成部、１２４…選択部、１２５…下位桁比較部、１２６…下位桁生成部、１２７…上位桁補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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