(57)【要約】【課題】  トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のゲート絶縁膜特性を向上させて、半導体装置の信頼性や性能を改善する。【解決手段】  トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のゲート電極用の複数の第１の溝３ａの終端部を第２の溝３ｂで連結する。第１の溝３ａと第２の溝３ｂ内にはゲート絶縁膜とゲート部１７とが形成されている。ゲート引き出し用の導体膜４とゲート部１７とは、同じ導体膜１６により一体的に形成されて電気的に接続されているが、第１の溝３ａと第２の溝３ｂとの連結部４０上にはゲート引き出し用の導体膜４が形成されていない。【選択図】  図１８
2007067249.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート型の電界効果トランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板の主面に形成された、ゲート電極用の複数の第１の溝と、
前記複数の第１の溝内に形成されたゲート絶縁膜と、
前記複数の第１の溝内の、前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の主面に形成され、前記複数の第１の溝の終端部を連結する第２の溝と、
前記半導体基板の主面上に形成され、前記ゲート電極と電気的に接続された第１導体膜と、
を有し、
前記第１導体膜の一部が前記第１の溝上に位置して前記ゲート電極と電気的に接続され、
前記第１の溝と前記第２の溝との連結部上には前記第１導体膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記複数の第１の溝と前記第２の溝は、同一工程で形成された溝であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第１導体膜と前記ゲート電極とは、同一工程で形成された導体膜からなることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記第２の溝内にも、前記第１導体膜および前記ゲート電極と同一工程で形成された前記導体膜が埋め込まれていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１導体膜の前記第１の溝上に位置する部分が、前記第１の溝内の前記ゲート電極と一体的に連結されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記第２の溝は、前記第２の溝に連結された前記複数の第１の溝と直交する方向に延在していることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記半導体基板上に前記第１導体膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された配線と、
前記第１導体膜上の前記層間絶縁膜に形成された開口部と、
前記開口部内に埋め込まれた導体部と、
を更に有し、
前記第１導体膜は、前記導体部を介して前記配線に電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記第１導体膜は、前記複数の第１の溝上を交差するように延在する第１部分と、前記第１および第２の溝から離間する第２部分と、前記第１部分および前記第２部分間を連結する第３部分とを一体的に有していることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第１部分の前記第１の溝上に位置する部分が、前記第１の溝内の前記ゲート電極と一体的に連結されていることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置であって、
前記第１の溝の間に前記第３部分が配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第３部分の下に前記第２の溝が存在しないことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置であって、
前記第１の溝の前記終端部近傍で、隣接する前記第１の溝の間隔が異なる領域があることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記第３部分の下に、前記第２の溝が存在しないことを特徴とする半導体装置。
【請求項１４】
トレンチゲート型の電界効果トランジスタを有する半導体装置であって、
ゲート電極引き出し部となるトレンチ終端部を他のトレンチで接続し、
前記トレンチ終端部上にゲート電極引き出し用の導体膜が形成されていないことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
隣接トレンチ間にゲート電極引き出し用導体膜が通されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置であって、
前記隣接トレンチ間に通したゲート電極引き出し用導体膜と交差するトレンチを間引いたことを特徴とする半導体装置。
【請求項１７】
トレンチゲート型の電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に、ゲート電極用の複数の第１の溝と、前記複数の第１の溝の終端部を連結する第２の溝とを形成する工程、
（ｃ）前記複数の第１の溝内にゲート絶縁膜を形成する工程、
（ｄ）前記半導体基板の主面上に、前記複数の第１の溝および前記第２の溝内を埋めるように、ゲート電極形成用の導体膜を形成する工程、
（ｅ）前記導体膜上にレジストパターンを形成する工程、
（ｆ）前記レジストパターンをエッチングマスクとして前記導体膜をエッチングし、前記複数の第１の溝および前記第２の溝内と、前記レジストパターンの下に前記導体膜を残し、それ以外の前記導体膜を除去する工程、
を有し、
前記（ｅ）工程では、前記レジストパターンの一部が前記第１の溝上に存在し、前記第１の溝と前記第２の溝との連結部上には前記レジストパターンが存在しないように前記レジストパターンが形成され、
前記（ｆ）工程では、前記複数の第１の溝内に残存する前記導体膜によりゲート電極が形成され、前記レジストパターンの下に残存する前記導体膜によりゲート電極引き出し用の第１導体膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記第１導体膜の一部が前記第１の溝上に位置して前記ゲート電極と一体的に連結され、
前記第１の溝と前記第２の溝との前記連結部上には前記第１導体膜が形成されないことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法であって、
前記（ｆ）工程の後に、
（ｇ）前記半導体基板上に前記導体膜を覆うように層間絶縁膜を形成する工程、
（ｈ）前記第１導体膜上の前記層間絶縁膜に開口部を形成する工程、
（ｉ）前記層間絶縁膜上に配線を形成する工程、
を更に有し、
前記第１導体膜は前記配線に電気的に接続されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法であって、
前記（ｆ）工程で形成された前記第１導体膜は、前記複数の第１の溝上を交差するように延在する第１部分と、前記第１および第２の溝から離間する第２部分と、前記第１部分および前記第２部分間を連結する第３部分とを一体的に有していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
トレンチゲート型のＭＩＳＦＥＴは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造を有している。
【０００３】
特開平１０−２１４９６８号公報（特許文献１）には、トレンチゲート構造のＦＥＴを有する半導体装置において、トレンチゲートの終端部に電界緩和部を設ける技術が記載されている。
【０００４】
特開２００２−３７３９８８号公報（特許文献２）には、半導体層に凹溝が形成され、その凹溝内にゲート酸化膜が形成され、その凹溝内にゲート電極が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列され、金属膜からなるゲート配線とコンタクトするため、ゲート電極と連続してゲートパッド部が設けられるが、そのゲートパッド部が凹溝と同時に設けられる凹部内に形成されている技術が記載されている。
【０００５】
特開２００１−３５８３３８号公報（特許文献３）には、トレンチ内にＭＯＳ構造のゲートが設けられたトレンチゲート型半導体装置において、トレンチの終端部のゲート酸化膜の厚さを、他のゲート酸化膜部分より厚くし、トレンチの終端部をトレンチより深さの深いｐ終端領域で囲む技術が記載されている。
【特許文献１】特開平１０−２１４９６８号公報
【特許文献２】特開２００２−３７３９８８号公報
【特許文献３】特開２００１−３５８３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
トレンチゲート型のＭＩＳＦＥＴは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造を有し、半導体基板の主面の表層部にソース領域を設ける一方、半導体基板の主面と反対側の裏面にドレイン領域を設けている。このソース領域とドレイン領域との間であって、溝内に設けられたゲート電極の側面に対向する半導体領域にはチャネルが形成される。これにより、チャネルを介したソース領域とドレイン領域の間に電流が流れる。つまり、トレンチゲート型のＭＩＳＦＥＴでは、縦方向（半導体基板の厚さ方向）に電流が流れるように構成されている。
【０００８】
このトレンチゲート型のＭＩＳＦＥＴのゲート電極は、溝内に埋め込まれた構造を有しているため、ゲート電極を上層配線に電気的に接続するためには、まず、ゲート電極と同工程で一体的に形成された導体膜を半導体基板の主面上に引き出した構造とし、この引き出した導体膜（ゲート引き出し用の導体膜）を上層配線に電気的に接続する。
【０００９】
ゲート電極用の溝の終端部が独立していると、その溝の終端部の底部に３次元的な角部(３つの平面により形成された鋭角の角部)が生じ、ゲート電極に電圧を印加したときに、この角部に電界が集中しやすく、ゲート絶縁膜の耐圧などを低下させる可能性がある。
【００１０】
一方、ゲート電極用の溝を複数設け、複数の溝の終端部同士を他の溝で連結することも考えられる。これにより、溝の終端部がＴ字状のパターンとなるので、溝の底部に３次元的な角部が生じなくなる。これは、溝の底部でのゲート絶縁膜の耐圧を向上させるように作用する。
【００１１】
しかしながら、ゲート電極用の複数の溝の終端部同士を他の溝で連結した場合、溝のＴ字状の連結部において、溝開口部（溝上部）に角部が生じ、ゲート電極に電圧を印加したときに、この角部に電界が集中しやすく、溝の開口部側でのゲート絶縁膜の耐圧などを低下させる可能性がある。
【００１２】
半導体装置の信頼性や性能を向上させるには、ゲート絶縁膜の耐圧などを向上することが求められる。
【００１３】
本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
【００１４】
本発明の他の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、トレンチゲート型の電界効果トランジスタを有する半導体装置のゲート電極用の複数の第１の溝の終端部を第２の溝で連結し、一部が第１の溝上に位置して第１の溝内のゲート電極と電気的に接続された導体膜を半導体基板の主面上に設けるが、第１の溝と第２の溝との連結部上には前記導体膜が形成されていないようにしたものである。
【００１８】
また、本発明は、トレンチゲート型の電界効果トランジスタを有する半導体装置のゲート電極引き出し部となるトレンチ終端部を他のトレンチで接続し、前記トレンチ終端部上にゲート電極引き出し用の導体膜が形成されていないようにしたものである。
【００１９】
また、本発明は、トレンチゲート型の電界効果トランジスタを有する半導体装置を製造する際に、半導体基板の主面にゲート電極用の複数の第１の溝と前記複数の第１の溝の終端部を連結する第２の溝とを形成し、前記複数の第１の溝内にゲート絶縁膜を形成し、前記半導体基板の主面上に前記複数の第１の溝および前記第２の溝内を埋めるようにゲート電極形成用の導体膜を形成し、レジストパターンの一部が第１の溝上に存在しかつ前記第１の溝と前記第２の溝との連結部上には前記レジストパターンが存在しないように前記導体膜上に前記レジストパターンを形成し、前記レジストパターンをエッチングマスクとして前記導体膜をエッチングして前記複数の第１の溝および前記第２の溝内と前記レジストパターンの下に前記導体膜を残し、それ以外の前記導体膜を除去するものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
半導体装置の信頼性を向上させることができる。
【００２２】
また、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２６】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。本実施の形態の半導体装置１は、トレンチゲート型の電界効果トランジスタ、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する（含む）半導体装置である。
【００２７】
図１および図２は、本発明の一実施の形態である半導体装置（半導体チップ）１の平面図（全体平面図）である。図１では、半導体基板１１の主面に形成された溝（トレンチ）３とゲート引き出し用の導体膜４の平面レイアウトが示されている。図２では、半導体装置１の表面保護膜が透視され、ソース配線５およびゲート配線６の平面レイアウトが示されている。図１および図２では、それら以外の構成要素は、図面を見易くするために図示を省略している。また、図１は平面図であるが、図面を見易くするために、ゲート引き出し用の導体膜４にハッチングを付してある。また、図２も平面図であるが、図面を見易くするために、ソース配線５およびゲート配線６にハッチングを付してある。
【００２８】
図１に示されるように、半導体装置１においては、半導体基板１１の主面のセル領域（トレンチゲート型のＭＩＳＦＥＴが形成された領域）２に溝（トレンチ）３が形成されており、溝３内にゲート電極用の導電体膜（後述する導体膜１６）が埋め込まれている。また、半導体基板１１の主面に形成され、溝３内のゲート電極と電気的に接続されたゲート引き出し（取り出し、引き上げ）用の導体膜４（第１導体膜）がセル領域２の外周を囲むように形成されている。なお、図１においては、理解を簡単にするために、ゲート引き出し用の導体膜４の後述する開口部４１は図示を省略している。
【００２９】
また、図２に示されるように、半導体装置１においては、セル領域２の上部にソース配線５が形成されており、ソース配線５の一部が表面保護膜(ここでは図示しないが、後述する絶縁膜３５に対応)の開口部から露出してソースパッド（ソース用端子）ＳＰが形成されている。また、導体膜４の上部に、ソース配線５の外周を囲むように、ゲート配線６が形成されており、ゲート配線６の一部が表面保護膜（後述する絶縁膜３５に対応）の開口部から露出してゲートパッド（ゲート用端子）ＧＰが形成されている。ソースパッドＳＰおよびゲートパッドＧＰは、それぞれ、半導体装置１の外部接続端子として機能し、例えば、ボンディングワイヤなどが接続されるようになっている。
【００３０】
ここでは図示しないけれども、ソース配線５は、セル領域２の各ソース領域（後述するｎ型半導体領域１８に対応）と、ソース配線５の下の絶縁膜（後述する絶縁膜２１に対応）に形成されたコンタクトホール（後述するコンタクトホール２２に対応）内の導電性プラグ（後述するプラグ３１に対応する）を介して電気的に接続されている。また、ゲート配線６とゲートの引き出し用の導体膜４とは、それらの間の絶縁膜（後述する絶縁膜２１に対応）に形成されたスルーホール（後述するスルーホール２３に対応）内の導電性プラグ（後述するプラグ３１に対応する）を介して電気的に接続されている。また、半導体装置１の裏面には、裏面電極（後述する裏面電極３８に対応する）が形成されている。
【００３１】
次に、本実施の形態の半導体装置１の製造工程を図３〜図１０を参照して説明する。
【００３２】
半導体装置１を製造するには、まず、図３に示されるように、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１ａの主面上に、ｎ−型単結晶シリコンからなるエピタキシャル層１１ｂを成長させて、半導体基板（半導体ウエハ、いわゆるエピタキシャルウエハ）１１を形成する。なお、半導体基板１１ａは、例えば２ｍΩｃｍ程度の抵抗率を有する。また、エピタキシャル層１１ｂは、不純物に例えばリン（Ｐ）を用い、数Ωｃｍ程度の抵抗率と１０μｍ程度の厚みを有する。なお、図３〜図１０には、半導体基板１１のセル領域１０Ａとゲート引き出し領域１０Ｂの断面が示されている。セル領域１０Ａは、上記セル領域２に対応する領域であり、ゲート引き出し領域１０Ｂは、上記ゲートの引き出し用の導体膜４を形成する領域に対応する。
【００３３】
次に、半導体基板１１の主面に絶縁膜（酸化シリコン膜）を形成した後、この絶縁膜をパターン化するなどして、絶縁膜１２（ＳｉＯ２プレート）を形成する。
【００３４】
次に、図４に示されるように、半導体基板１１の主面にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、半導体基板１１（エピタキシャル層１１ｂ）の表層部分にｐ型半導体領域１３を形成する。例えば、イオン注入エネルギーを５０ｋｅＶ程度とし、注入量を５×１０１３イオン／ｃｍ２程度とした条件でホウ素（Ｂ）をイオン注入し、その後、約１０００℃で１８０分程度の熱処理（熱拡散処理）を行うことで、ｐ型半導体領域１３を形成することができる。
【００３５】
次に、図４に示されるように、半導体基板１１の主面にトレンチゲート（ゲート電極）形成用の溝（トレンチ、ゲート用トレンチ、ゲート電極用の溝）３を形成する。溝３を形成するには、例えば、半導体基板１１上に３００ｎｍ程度の酸化シリコン膜（図示せず）を形成し、フォトリソグラフィ法を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて酸化シリコン膜をドライエッチングした後、フォトレジストパターンを除去し、残った酸化シリコン膜をエッチングマスク（ハードマスク）として用いて半導体基板１１をドライエッチング（選択的に除去）する。その後、高温（例えば１０００℃以上）の酸化（ドライ酸化）や、８００℃程度のウェット酸化などを行うことにより、溝３の開口部上部の角部や底部の形状を丸めることもできる。溝３の深さはｐ型半導体領域１３よりも深く、かつエピタキシャル層１１ｂの底部よりは浅くなる寸法である。
【００３６】
次に、必要に応じて不要な酸化シリコン膜などを除去した後、図５に示されるように、例えば熱酸化法などを用いて、溝３の内壁面（側面および底面）上などに比較的薄いゲート絶縁膜（酸化シリコン膜）１５を形成する。ゲート絶縁膜１５は、例えば酸化シリコン膜からなり、例えば、９００℃程度の熱酸化により、１００ｎｍ程度の膜厚のゲート絶縁膜を形成することができる。
【００３７】
次に、半導体基板１１の主面上に、溝３内を埋めるように、例えば低抵抗の多結晶シリコン膜などからなる導体膜（ゲート電極材料膜）１６を形成する。導体膜１６は、ゲート電極（ゲート部１７)およびゲート引き出し用導体膜４形成用の導体膜である。導体膜１６の堆積膜厚は、少なくとも溝３内が導体膜１６で埋まるだけの厚さが必要であり、例えば１μｍ程度とすることができる。
【００３８】
次に、ゲート引き出し用の導体膜４形成予定領域を覆いかつそれ以外の領域を露出するようなレジストパターン（フォトレジストパターン）ＲＰ１を、フォトリソグラフィ法などを用いて導体膜１６上に形成する。
【００３９】
次に、図６に示されるように、レジストパターンＲＰ１をエッチングマスクとして用いて、導体膜１６をエッチバック（エッチング、異方性エッチング）することにより、溝３内とレジストパターンＲＰ１の下に導体膜１６を残し、それ以外の導体膜１６を除去する。これにより、溝３内に埋め込まれた導体膜１６からなるゲート部（ゲート電極、ゲート電極部）１７と、ゲート部１７と一体的に形成されたゲート引き出し用の導体膜（ゲート配線部、ゲート引き出し部）４とを形成する。
【００４０】
この導体膜１６のエッチバック工程においては、レジストパターンＲＰ１で覆われていない領域では、導体膜１６の上面が、半導体基板１１（エピタキシャル層１１ｂ）の上面と同じか、あるいはそれよりも低くなるまで導体膜１６がエッチバックされて、溝３外部の導体膜１６は除去され、溝３内に残存する導体膜１６がゲート部１７となる。ゲート部１７の上面は、半導体基板１１（エピタキシャル層１１ｂ）の上面と同じか、あるいはそれよりも若干低くなる。また、この導体膜１６のエッチバック工程においては、レジストパターンＲＰ１で覆われた領域では、導体膜１６はエッチングされずに残存し、このエッチングされずにレジストパターンＲＰ１の下に残存する導体膜１６がゲート引き出し用の導体膜４となる。従って、ゲート引き出し用の導体膜４のパターン形状（平面形状）は、レジストパターンＲＰ１のパターン形状（平面形状）に対応するものとなる。ゲート引き出し用の導体膜４は、半導体基板１１の主面上に形成された状態となっており、その上面は、半導体基板１１（ｐ型半導体領域１３を含むエピタキシャル層１１ｂ）の主面（表面、上面）よりも高い位置にある。
【００４１】
このように、ゲート部１７とゲート引き出し用の導体膜４とは、同一工程で形成された導体膜１６からなり、詳細は後述するが、互いに独立に分離されたものではなく、少なくとも一部で一体的に連結（接続）され、電気的に接続されている。
【００４２】
次に、図７に示されるように、半導体基板１１の主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、半導体基板１１（エピタキシャル層１１ｂ）の表層部分に選択的にｎ型半導体領域（ソース領域）１８を形成する。例えば、イオン注入エネルギーを５０ｋｅＶ程度とし、注入量を５×１０１５イオン／ｃｍ２程度とした条件でヒ素（Ａｓ）をイオン注入し、その後、約９００℃で６０分程度の熱処理（熱拡散処理）を行うことで、ｎ型半導体領域１８を形成することができる。
【００４３】
次に、半導体基板１１の主面上に、ゲート引き出し用の導体膜４を覆うように、絶縁膜（層間絶縁膜）２１を形成する。絶縁膜２１は、層間絶縁膜として機能し、例えば酸化シリコン膜などからなり、その厚みは、例えば５００ｎｍ程度とすることができる。
【００４４】
次に、図８に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜２１に、半導体基板１１の主面を露出するコンタクトホール（開口部、孔）２２と、ゲート引き出し用の導体膜４の一部を露出するスルーホール（開口部、孔）２３とを形成する。コンタクトホール２２は、隣り合う溝３間の領域上の絶縁膜２１に形成され、スルーホール２３は、ゲート引き出し用の導体膜４上の絶縁膜２１に形成される。
【００４５】
次に、絶縁膜２１をエッチングマスクとして用い、コンタクトホール２２から露出する半導体基板１１をエッチングしてコンタクトホール２２の底部がｎ型半導体領域１８を貫通してｐ型半導体領域１３に到達するようにする。それから、コンタクトホール２２から露出する半導体基板１１（ｐ型半導体領域１３）に、例えばｐ型の不純物（例えばホウ素（Ｂ））をイオン注入するによって、ｐ＋型半導体領域２６を形成する。例えば、イオン注入エネルギーを５０ｋｅＶ程度とし、注入量を５×１０１５イオン／ｃｍ２程度とした条件でホウ素（Ｂ）をイオン注入することなどで、ｐ＋型半導体領域２６を形成することができる。また、この際、スルーホール２３から露出するゲート引き出し用の導体膜４にもｐ型の不純物（例えばホウ素（Ｂ））をイオン注入してもよい。
【００４６】
次に、図９に示されるように、コンタクトホール２２およびスルーホール２３の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部、導電性接続部）３１を埋め込む。プラグ３１を形成するには、例えば、まず、コンタクトホール２２およびスルーホール２３の内部（底部および側壁上）を含む絶縁膜２１上にバリア膜（例えば窒化チタン膜など）を形成した後、主導体膜としてのタングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール２２およびスルーホール２３を埋めるように形成する。それから、絶縁膜２１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトホール２２およびスルーホール２３内に、接続用の導体部としてのプラグ３１を形成することができる。
【００４７】
次に、プラグ３１が埋め込まれた絶縁膜２１上に導電体膜としてアルミニウム膜（またはアルミニウム合金膜）３２をスパッタリング法などによって形成し、アルミニウム膜３２をフォトリソグラフィ技術およびエッチング技術を用いてパターン化する。パターニングされたアルミニウム膜３２により、ソース配線（ソース用電極、ソース取り出し配線）５およびゲート配線（ゲート用電極、ゲート取り出し配線）６が形成される。なお、ソース配線５およびゲート配線６をプラグ３１とは別に形成した場合について説明したが、他の形態として、プラグ部（ここではプラグ３１）と配線部（ここではソース配線５および／またはゲート配線６）とを一体的に形成することもできる。
【００４８】
ゲート配線６は、スルーホール２３内に埋め込まれたプラグ３１を介して、ゲート引き出し用の導体膜４と電気的に接続されている。ソース配線５は、コンタクトホール２２内に埋め込まれたプラグ３１を介して、ソース領域としてのｎ型半導体領域１８と電気的に接続されている。なお、ソース配線５は、ソース領域としてのｎ型半導体領域１８だけでなく、チャネルとなるｐ型半導体領域１３にも電気的に接続されており、これにより、ベース電位を一定とすることができる。従って、ゲート配線６は、トレンチゲート型の縦型のパワーＭＩＳＦＥＴのゲート（ゲート部１７またはその引き出し用の導体膜４）に電気的に接続されたアルミニウム膜３２からなり、ソース配線５は、トレンチゲート型の縦型のパワーＭＩＳＦＥＴのソース（ｎ型半導体領域１８）に電気的に接続されたアルミニウム膜３２からなる。
【００４９】
次に、図１０に示されるように、半導体基板１１の主面上に、例えばポリイミド系の樹脂またはガラスコート膜などからなる表面保護のための絶縁膜（保護膜、表面保護膜）３５を形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜３５をパターン化し、ゲート配線６およびソース配線５の一部が露出するような開口部（図示せず）を形成してボンディングパッドを形成する。絶縁膜３５の開口部から露出するソース配線５が、半導体装置１の上記ソースパッドＳＰとなり、絶縁膜３５の開口部から露出するゲート配線６が、半導体装置１の上記ゲートパッドＧＰとなる。
【００５０】
次に、半導体基板１１の裏面（エピタキシャル層１１ｂを形成した側とは逆側の主面）を研削または研磨して薄くする。その後、半導体基板１１の裏面に、例えばニッケル、チタン、ニッケルおよび金を蒸着法などによって被着することにより、裏面電極（ドレイン電極）３８を形成する。裏面電極３８は、トレンチゲート型の縦型のパワーＭＩＳＦＥＴのドレインに電気的に接続されており、ドレイン電極（ドレイン用裏面電極）として機能することができる。
【００５１】
このようにして、トレンチゲート型の縦型のパワーＭＩＳＦＥＴ（電界効果トランジスタ）が半導体基板１１に形成される。トレンチゲート型のＭＩＳＦＥＴ（電界効果トランジスタ）は、半導体基板の主面に設けた溝部（ここでは溝３）にゲート絶縁膜を介してゲート電極となる導体膜（ここでは導体膜１６）を形成し、半導体基板の主面の深層部をドレイン領域とし、半導体基板の主面の表層部をソース領域とし、ドレイン領域とソース領域との間の半導体層をチャネル領域とするものである。ここでは、ｎ型半導体領域１８がソース領域として機能し、エピタキシャル層１１ｂ（の一部）がドレイン領域として機能し、ｐ型半導体領域１３のうち、ゲート絶縁膜１５を介してゲート部１７に隣接する領域、すなわち、ｎ型半導体領域１８とエピタキシャル層１１ｂ（半導体基板１１）との間で溝３に沿った領域が、チャネル形成領域（チャネル層）となる。
【００５２】
その後、半導体基板１１は、ダイシングソーなどを用いて切断またはダイシングされて、個片化された半導体装置１に分離される。このようにして、トレンチゲート型の（すなわちトレンチ型ゲート構造を有する）縦型のパワーＭＩＳＦＥＴ（電界効果トランジスタ）を有する半導体装置１が製造される。また、ソースパッドＳＰおよびゲートパッドＧＰ上に、例えば金（Ａｕ）バンプのようなバンプ電極を形成することもできる。なお、縦型ＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。
【００５３】
トレンチゲート型のＭＩＳＦＥＴでは、ゲート電極としてのゲート部１７にＶｔｈ（チャネルの反転電圧、しきい値）以上の電圧を印加することで、溝３に隣接するチャネル層がｎ型に反転し、ソース・ドレイン間に縦方向に電流が流れる。すなわち、ゲートパッドＧＰから、ゲート配線６、プラグ３１およびゲート引き出し用の導体膜４を介してゲート部１７にＶｔｈ以上の電圧を印加することで、ソースパッドＳＰと、裏面電極３８との間に、ソース配線５、ソース領域（ｎ型半導体領域１８）、チャネル層、エピタキシャル層１１ｂおよび半導体基板１１ａを介して、電流を流すことができる。このようなトレンチゲート型のＭＩＳＦＥＴは、大電流、高電圧用途などに使用されている。
【００５４】
次に、本実施の形態の半導体装置１の構造を、より詳細に説明する。
【００５５】
図１１は、本実施の形態の半導体装置１の要部平面図である。なお、図１０のセル領域１０Ａは、図１１のＡ１−Ａ１線の断面にほぼ対応し、図１０のゲート引き出し領域１０Ｂは、図１１のＡ２−Ａ２線の断面にほぼ対応するものである。
【００５６】
図１１は、半導体装置１のゲート引き出し用の導体膜４近傍領域、例えば図１の点線で囲まれた領域８を拡大した部分拡大平面図に対応する。図１１には、溝３、ゲート引き出し用の導体膜４、ソース配線５、ゲート配線６、ソース領域としてのｎ型半導体領域１８、コンタクトホール２２およびスルーホール２３が示され、それ以外については、図示を省略している。また、図１１では、ソース配線５およびゲート配線６は透視した状態が示されている。また、図１１は平面図であるが、図面を見易くするために、ゲート引き出し用の導体膜４およびｎ型半導体領域１８にハッチングを付してある。
【００５７】
本実施の形態では、半導体基板１１の主面に形成された溝（ゲート用トレンチ）３は、ゲート部（ゲート電極）１７用の複数の第１の溝（トレンチ）３ａと、複数の第１の溝３ａの終端部（端部）を連結する第２の溝（トレンチ）３ｂとを有している。
【００５８】
第１の溝３ａは、ゲート部１７（ゲート電極）を形成するための溝（トレンチ）であり、図１０にも示されるように、第１の溝３ａ内（第１の溝３ａの内壁面上）にはゲート絶縁膜１５が形成され、第１の溝３ａ内のゲート絶縁膜１５上にゲート電極としてのゲート部１７が形成されている。ゲート部１７は、第１の溝３ａの内部に埋め込まれた導体膜１６により形成されている。第１の溝３ａは、半導体基板１１の主面のセル領域（トレンチゲート型のＭＩＳＦＥＴが形成される領域）２において、平面的に格子状に配置されたメッシュ状に配置されている（メッシュ構造を有している）が、図１１の横方向に延在する第１の溝３ａ間に位置する縦方向の第１の溝３ａは、交互に位置を変えて（ずらして）配置されている。
【００５９】
第２の溝３ｂは、半導体装置１の外周部に沿って、セル領域（トレンチゲート型のＭＩＳＦＥＴが形成される領域）２を囲むように配置され、複数の第１の溝３ａの終端部（端部）を連結するように一体的に形成されている。第２の溝３ｂの内壁面（側面および底面）上にもゲート絶縁膜１５（と同層の絶縁膜）が形成され、第２の溝３ｂ内のゲート絶縁膜１５上にも導体膜１６が埋め込まれている。従って、第２の溝３ｂ内に埋め込まれた部分の導体膜１６は、ゲート部１７と一体的に形成されて電気的に接続されている。第２の溝３ｂは、第１の溝３ａと同じ工程（すなわち上記溝３形成工程）で形成されている。また、第２の溝３ｂは、第２の溝３ｂに連結された第１の溝３ａと直交する方向に延在している。
【００６０】
ソース領域（ｎ型半導体領域１８）は、セル領域（トレンチゲート型のＭＩＳＦＥＴが形成された領域）２に形成され、セル領域２の外周部（外部）には形成されていない。セル領域２に形成されたソース領域（ｎ型半導体領域１８）は、コンタクトホール２２内に埋め込まれたプラグ３１を介してソース配線５に電気的に接続されている。第１の溝３ａの終端部と第２の溝３ｂは、セル領域２の外周部（外部）、すなわちソース領域（ｎ型半導体領域１８）が形成されていない領域に設けられ、そのセル領域２の外周部（外部）で、第１の溝３ａの終端部が第２の溝３ｂによって連結されている。従って、溝３に埋め込まれた導体膜１６のうち、ソース領域（ｎ型半導体領域１８）が形成されたセル領域２に位置する第１の溝３ａ内に埋め込まれた導体膜１６（ゲート部１７）がゲート電極として機能する。一方、溝３に埋め込まれた導体膜１６のうち、ソース領域が形成されていないセル領域２の外周部に位置する第１の溝３ａの終端部近傍部分および第２の溝３ｂに埋め込まれた導体膜１６は、ソース領域がないことからゲート電極自身としては機能しないが、ゲート電極（ゲート部１７）と一体的に形成されて電気的に接続されているので、ゲート電極（ゲート部１７）の一部とみなすこともできる。
【００６１】
図１２〜図１４は、本実施の形態の半導体装置１の製造工程中の要部平面図であり、図１１のゲート引き出し領域９に対応する領域が示されている。図１２は、上記図４の工程段階に対応し、図１３は上記図５の工程段階に対応し、図１４は、上記図６およびそれ以降の工程段階に対応する。
【００６２】
上記図４を参照して説明した溝３を形成する工程では、図１３に示されるように、第１の溝３ａと第２の溝３ｂが同一工程で形成される。第２の溝３ｂは、複数の第１の溝３ａの終端部を連結するように形成される。
【００６３】
それから、上記図５を参照して説明した導体膜１６の形成工程では、図１３に示されるように、導体膜１６は、半導体基板１１の主面上に、第１の溝３ａおよび第２の溝３ｂ内を埋めるように形成され、レジストパターンＲＰ１が導体膜１６上に形成される。レジストパターンＲＰは、開口部ＲＰ１ａを有しており、レジストパターンＲＰの一部が第１の溝３ａ上に存在するが、第１の溝３ａと第２の溝３ｂとの連結部（後述する連結部４０に対応）は開口部ＲＰ１内に位置するようにし、第１の溝３ａと第２の溝３ｂとの連結部上にはレジストパターンＲＰ１が存在しないようなパターンとされている。
【００６４】
その後、上記図６を参照して説明した導体膜１６のエッチバック工程により、第１の溝３ａおよび第２の溝３内に導体膜１６を残してゲート部１７を形成するとともに、レジストパターンＲＰ１の下に残存する導体膜１６からなるゲート引き出し用の導体膜４が形成される。更に、図７〜図１０を参照して説明したような種々の工程を行って半導体装置１が製造されるが、この工程では、第１の溝３ａおよび第２の溝３ｂ内の導体膜１６（ゲート部１７）やゲート引き出し用の導体膜４はパターニングされないので、図１４の第１の溝３ａ、第２の溝３ｂ、ゲート部１７およびゲート引き出し用の導体膜４の平面レイアウトは、最終的な半導体装置１におけるそれらの平面レイアウトに対応することになる。従って、図１４は、絶縁膜２１およびそれよりも上の構造を透視（省略）したときの、半導体装置１のゲート引き出し領域９の要部平面図である。なお、図１４は平面図であるが、図面を見易くするために、溝３または溝３を埋め込むゲート部１７とゲート引き出し用の導体膜４にはハッチングを付してある。
【００６５】
図１５〜図１７は、本実施の形態の半導体装置１の要部断面図であり、図１４のＢ−Ｂ線の断面、Ｃ−Ｃ線の断面およびＤ−Ｄ線の断面にそれぞれ対応するものである。なお、図１５〜図１７では、簡略化のために、絶縁膜２１よりも上の構造は、図示を省略している。また、図１８は、図１４の部分拡大平面図であり、複数の第１の溝３ａと第２の溝３ｂとの連結部近傍領域が示されている。なお、図１０のゲート引き出し領域１０Ｂの断面図は、図１８のＨ−Ｈ線の断面にほぼ対応するものである。
【００６６】
図１４〜図１８に示されるように、本実施の形態では、複数の第１の溝３ａ（の終端部）と第２の溝３ｂとが連結する（または交わる）部分である連結部（交わり部、Ｔ字部、交点部、交差部）４０上には、ゲート引き出し用の導体膜４が形成されていない。すなわち、第１の溝３ａと第２の溝３ｂとの連結部４０上にゲート引き出し用の導体膜４が平面的に重ならないようにしている。本実施の形態では、ゲート引き出し用の導体膜４に開口部４１を設け、開口部４１内（開口部４１の下）に第１の溝３ａと第２の溝３ｂとの連結部４０が位置するようにし、連結部４０でも溝３内に導体膜１６が埋め込まれているが、連結部４０の直上には、ゲート引き出し用の導体膜４が存在しないようにしている。ゲート引き出し用の導体膜４のパターン形状は、導体膜１６を加工する際に用いた上記レジストパターンＲＰ１のパターン形状に対応しているので、レジストパターンＲＰ１に開口部４１に対応する開口ＲＰ１ａ部を設けることにより、連結部４０上を含む領域に開口部４１を有するゲート引き出し用の導体膜４のパターンを形成することができる。
【００６７】
ゲート引き出し用の導体膜４は、半導体基板１の主面上に位置する導体膜１６により形成されており、ゲート引き出し用の導体膜４の一部が、第１の溝３ａと平面的に重なって、第１の溝３ａの上部に位置している。ゲート引き出し用の導体膜４とゲート部１７とは同じ導体膜１６により形成され、溝３内に埋め込まれた導体膜１６によりゲート部１７が形成され、溝３の外部に位置して、半導体基板１の主面上に延在する導体膜１６により、ゲート引き出し用の導体膜４が形成されている。従って、ゲート引き出し用の導体膜４と溝３内に埋め込まれた導体膜１６（ゲート部１７）とは、互いに独立に分離されたものではなく、両者が平面的に重なる領域で上下（上側がゲート引き出し用の導体膜４で下側が第１の溝３ａ内に埋め込まれた導体膜１６）に一体的に連結（接続）されて、電気的に接続されている。
【００６８】
ゲート引き出し用の導体膜４は、上記図１０に示されるように、スルーホール２３内に埋め込まれたプラグ３１を介してゲート配線６に電気的に接続されている。従って、ゲート引き出し用の導体膜４は、溝３内に埋め込まれたゲート部１７（ゲート電極、導体膜１６）を半導体基板１１の主面上に引き出し（取り出し、引き上げ）て、ゲート引き出し用の導体膜４を介してゲート部１７（ゲート電極）をゲート配線６に電気的に接続するための導体膜である。このため、ゲート引き出し用の導体膜４は、半導体基板１１の主面上に形成され、その一部が溝３内に埋め込まれた導体膜１６（ゲート部１７）と平面的に重なって電気的に接続された導体膜である。本実施の形態では、ゲート引き出し用の導体膜４の一部が第１の溝３ａ上に位置しており、この第１の溝３ａ上に位置する部分が第１の溝３ａ内のゲート部１７と一体的に連結されて電気的に接続されている。
【００６９】
また、ゲート引き出し用の導体膜４は、複数の第１の溝３ａ上を交差するように延在する第１部分５１と、第１および第２の溝３ａ，３ｂから離間する第２部分５２と、第１部分５１と第２部分５１との間を連結する第３部分５３とを一体的に有している。本実施の形態１では、第３部分５３に相当する部分を第１の溝３ａ間に配置せずに複数の第１の溝３ａの配列の両端側に配置して、第２の溝３ａ上にゲート引き出し用の導体膜４が存在しないようにしている。第１部分５１と第１の溝３ａとが交差する領域で、第１部分５１と第１の溝３ａに埋め込まれた導体膜１６（ゲート部１７）とが上下に一体的に連結されて電気的に接続されている。すなわち、第１部分５１の第１の溝３ａ上に位置する部分が、第１の溝３ａ内のゲート部１７と一体的に連結されて電気的に接続されている。また、第２部分５２上にスルーホール２３およびそれを埋めるプラグ３１が形成され、そのプラグ３１を介して第２部分５２がゲート配線６に電気的に接続されている。そして、第１部分５１は、第３部分５３を介して第２部分５２に一体的に連結されているので、ゲート電流は、第３部分５３を介して第１部分５１と第２部分５２の間を流れることができる。
【００７０】
図１９および図２０は、第１の比較例の半導体装置１０１の製造工程中の要部平面図であり、それぞれ本実施の形態の図１２および図１４に対応する。図２１は、第１の比較例の半導体装置１０１の要部断面図であり、図２０のＥ−Ｅ線の断面にほぼ対応するものである。
【００７１】
図１９〜図２１に示されるように、第１の比較例の半導体装置１０１では、本実施の形態とは異なり、ゲート用トレンチを構成する複数の溝１０３（本実施の形態の溝３に対応するもの）は、終端部１０３ａが連結されておらず、溝１０３の終端部１０３ａが独立して平行に並んだ構造となっている。そして、溝１０３内に埋め込まれた導体膜１６と一体的に形成されたゲート引き出し用の導体膜１０４（本実施の形態のゲート引き出し用の導体膜４に対応するもの）が、溝１０３の終端部近傍領域と平面的に重なるように形成され、それによって、溝１０３内に埋め込まれた導体膜１６からなるゲート部１７がゲート引き出し用の導体膜１０４に引き出されて電気的に接続されている。
【００７２】
図２２は、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のセル領域とゲート引き出し部を模式的に示す要部断面図である。なお、上記半導体基板１１、ｐ型半導体領域１３およびｎ型半導体領域１８は、いずれもシリコン（不純物を導入した単結晶シリコン）からなるので、図２２では、合わせてシリコン領域２０として示してある。
【００７３】
トレンチゲート型のＭＩＳＦＥＴはゲート用トレンチ１４（溝３，１０３，１１３に対応するもの）内にゲート絶縁膜１５（ゲート酸化膜）を形成する構造のため、図２２に示されるトレンチ間口部１４ａおよびトレンチ底部１４ｂでは、トレンチ側壁１４ｃに比べて電界集中が起こりやすく、ゲート絶縁膜耐量（耐圧）が低くなる。従って、トレンチ開口部１４ａおよびトレンチ底部１４ｂでゲート絶縁膜耐量（耐圧）が決定する。これにより、以下のようなゲート絶縁膜特性となる。
【００７４】
図２３および図２４は、第１の比較例の半導体装置１０１のゲート絶縁膜の電流−電圧特性を示すグラフである。図２３および図２４の横軸は、ゲートに印加する電圧に対応し、図２３および図２４の縦軸は、ゲート−ドレイン間とゲート−ソース間を流れる総電流に対応する。図２５および図２６は、第１の比較例の半導体装置１０１のＴＤＤＢ（TimeDependence on Dielectric Breakdown）試験結果を示すグラフである。図２３〜図２６のうち、図２３と図２５は、ゲート（＋）バイアスの場合、すなわちゲート電極に正電位を印加した場合に対応し、図２４と図２６は、ゲート（−）バイアスの場合、すなわちゲート電極に負電位を印加した場合に対応する。
【００７５】
第１の比較例の半導体装置１０１では、図２４に示されるように、ゲート（−）バイアス側、すなわちゲート電極に負電位を印加した側で、ゲート絶縁膜破壊耐量が非常に低く（図２４ではゲート電極にマイナス四十数Ｖの電圧を印加したときに、ゲート絶縁膜の破壊が生じている）、また、図２６に示されるＴＤＤＢ試験結果(ワイブルプロット)からも、ゲート絶縁膜寿命が非常に短い問題があることが分かる。これは、ゲート（−）バイアス側（ゲート電極に負電位を印加した場合）は、ゲート用トレンチ１４のトレンチ底部１４ｂでの電界集中によってゲート絶縁膜破壊耐量が決まることに依存している。第１の比較例の半導体装置１０１の溝１０３のパターンでは、溝１０３の終端部１０３ａにおけるトレンチ底部１４ｂが３次元的な丸みを持ち、他のライン部（終端部１０３ａ以外の溝１０３の直線部）のトレンチ底部１４ｂ（ここは２次元的な丸みを有している）に比べて電界集中が強くなる。従って、電界集中する溝１０３の終端部１０３ａのトレンチ底部１４ｂでゲート絶縁膜破壊耐量が決まるため、破壊耐量が低くなる。
【００７６】
図２７および図２８は、第２の比較例の半導体装置２０１の製造工程中の要部平面図であり、それぞれ本実施の形態の図１２および図１４に対応する。図２９および図３０は、第２の比較例の半導体装置２０１の要部断面図であり、それぞれ図２８のＦ−Ｆ線およびＧ−Ｇ線の断面にほぼ対応するものである。
【００７７】
図２７〜図３０に示されるように、第２の比較例の半導体装置２０１では、本実施の形態と同様に、ゲート用トレンチを構成する複数の溝２０３ａ（本実施の形態の第１の溝３ａに対応するもの）の終端部が溝２０３ｂ（本実施の形態の第２の溝３ｂに対応するもの）で連結された構造となっている。しかしながら、第２の比較例の半導体装置２０１では、本実施の形態とは異なり、溝２０３ａ，２０３ｂ内に埋め込まれた導体膜１６（ゲート部１７）と一体的に形成されたゲート引き出し用の導体膜２０４（本実施の形態のゲート引き出し用の導体膜４に対応するもの）が、溝２０３ａと溝２０３ｂとが連結する連結部（本実施の形態の連結部４０に対応するもの）上にも形成されている。すなわち、溝２０３ａと溝２０３ｂとの連結部上にゲート引き出し用の導体膜２０４が平面的に重なっており、それによって、溝２０３ａ内に埋め込まれた導体膜１６からなるゲート部１７がゲート引き出し用の導体膜２０４に引き出されて電気的に接続されている。
【００７８】
図３１および図３２は、第２の比較例の半導体装置２０１のゲート絶縁膜の電流−電圧特性を示すグラフであり、図３３および図３４は、第２の比較例の半導体装置２０１のＴＤＤＢ試験結果を示すグラフであり、それぞれ、上記図２３〜図２６に対応するものである。このうち、図３１と図３３は、ゲート（＋）バイアスの場合、すなわちゲート電極に正電位を印加した場合に対応し、図３２と図３４は、ゲート（−）バイアスの場合、すなわちゲート電極に負電位を印加した場合に対応する。
【００７９】
第２の比較例の半導体装置２０１は、ゲート（＋）バイアス側、すなわちゲート電極に正電位を印加した側の特性が、上記第１の比較例の半導体装置１０１よりも劣っている。すなわち、ゲート（＋）バイアス側（ゲート電極に正電位を印加した側）では、図３１に示されるように、電流リークの開始電圧が第１の比較例の半導体装置１０１の場合（図２３）に比べて低く、また、ゲート絶縁膜破壊耐量も第１の比較例の半導体装置１０１の場合（図２３）に比べて低い。また、図３３に示されるように、第２の比較例の半導体装置２０１のＴＤＤＢ試験のワイブルプロットの傾き(形状パラメータ)も、第１の比較例の半導体装置１０１の場合（図２５）よりも低く改善を必要とする。
【００８０】
これは、ゲート（＋）バイアス側（ゲート電極に正電位を印加した場合）は、図２２のトレンチ開口部１４ａの電界集中でゲート絶縁膜耐量が決まることに依存している。第２の比較例の半導体装置２０１の場合、溝２０３ａの終端部を溝２０３ｂで連結したことにより、溝２０３ａ終端部にＴ字路パターン部が存在しており、この領域はゲート開口部の断面の電界集中に加えてＴ字路の平面的な電界集中が合わせて起こる。従って、第１の比較例の半導体装置１０１のようにＴ字路がないものと比較すると、ゲート（＋）バイアス側のゲート絶縁膜特性は劣化する。但し、ゲート（−）バイアス側は、第１の比較例の半導体装置１０１よりも改善しており、ゲート絶縁膜破壊耐量が強くなっている。これは、溝２０３ａの終端部を溝２０３ｂで連結することで、第１の比較例の半導体装置１０１でのウイークポイントであった溝１０３終端部の１０３ａのトレンチ底部１４ｂの３次元的な丸みが、第２の比較例の半導体装置２０１では２次元的な丸みに緩和され、ウイークポイントが溝２０３ａ，２０３ｂ全領域のトレンチ底部１４ｂに拡大したためである。
【００８１】
以上のように、第１および第２の比較例の半導体装置１０１，２０１では、第１の比較例の半導体装置１０１を適用した場合はゲート（−）バイアス側の特性が悪く、第２の比較例の半導体装置２０１を適用した場合はゲート（＋）バイアス側の特性が悪いという、どちらかの特性が犠牲にされるという問題があった。
【００８２】
それに対して、本実施形態では、第２の比較例の半導体装置２０１と同様に、第１の溝３ａの終端部（端部）を第２の溝３ｂで連結することで、ゲート（−）バイアス側の特性を向上させ、更に、第１および第２の比較例の半導体装置１０１，２０１とは異なり、第１の溝３ａと第２の溝３ｂとの連結部４０上にゲート引き出し用の導体膜４が形成されていないようにすることで、ゲート（＋）バイアス側の特性を向上させている。
【００８３】
すなわち、本実施の形態では、トレンチゲート型トランジスタにおいて、ゲート電極引き出し（引き上げ）部となるトレンチ終端部（トレンチゲートの終端部）を他のトレンチ（トレンチゲート）で接続し、かつそのトレンチ終端部の上部のゲート引き出し用の導体膜４（ゲート電極パターン）を窓あけする。そして、トレンチゲート型トランジスタのゲート引き出し構造部を、トレンチ終端部上（トレンチ終端部の接続用のトレンチ上）のゲート電極パターンを窓あけすることで、トレンチ終端部上にはゲート引き出し用の導体膜４（ゲート電極）を形成しない構造にしている。これにより、ゲート（＋）バイアス側とゲート（−）バイアス側のどちらの特性も良好なゲート絶縁膜特性を得ることができ、ゲート（＋）バイアス側とゲート（−）バイアス側ともに良好なゲート絶縁膜特性が得られるトレンチゲート型トランジスタの製作が可能になる。
【００８４】
図１４〜図１８に示されるように、本実施の形態では、ゲート引き出し用の導体膜４において、第１の溝３ａと第２の溝３ｂとの連結部４０を含む領域上を開口（窓あけ）して開口部４１を設け、第１の溝３ａの終端部、すなわち第１の溝３ａと第２の溝３ｂとの連結部４０上には、ゲート引き出し用の導体膜４が形成されておらず、連結部４０における導体膜１６の上面の高さが半導体基板１１の主面と同じかそれよりも低い状態とされている。これにより、次の第１および第２の効果が得られる。
【００８５】
第１の効果として、上記第２の比較例で問題であったトレンチＴ字路パターン部（連結部４０）での電界集中の発生をなくすことができる。これは、本実施の形態では、連結部４０での断面が、図１５や図１６のようになり、トレンチ開口部１４ａの角部４０ｂに電界が集中しないため、ゲート（＋）バイアス側のゲート絶縁膜特性を上記第１の比較例の半導体装置１０１と同等以上に向上させることができる。
【００８６】
特に、第２の比較例の半導体装置２０１の場合は、ゲート（＋）バイアス側では、図１８に示される第１の溝３ａと第２の溝３ｂとの連結部４０の角部４０ａに相当する部分で最も電界集中が起こり易く、これがゲート絶縁膜破壊耐量を低下させていた。本実施の形態の半導体装置１では、連結部４０上のゲート引き出し用の導体膜４を無くしたことにより、第１の溝３ａと第２の溝３ｂとの連結部４０の角部４０ａに接するゲート引き出し用の導体膜４が存在しなくなるので、第１の溝３ａと第２の溝３ｂとの連結部４０の角部４０ａでの電界集中を抑制または防止することができ、ゲート（＋）バイアス側のゲート絶縁膜特性を向上させることができる。
【００８７】
第２の効果として、第１の溝３ａの終端部を第２の溝３ｂでつないでいるので、上記第２の比較例の半導体装置２０１のゲート（−）バイアス側の良好な特性はそのまま引き継がれるため、ゲート（−）バイアス側のゲー絶縁膜特性を第２の比較例の半導体装置２０１と同等以上に向上させることができる。
【００８８】
従って、第１の効果および第２の効果により、ゲート（＋）バイアス側とゲート（−）バイアス側のどちらも良好なゲート絶縁膜特性を得ることができ、トレンチゲート型の電界効果トランジスタ（ＭＩＳＦＥＴ）を有する半導体装置の信頼性や性能を向上させることができる。
【００８９】
図３５および図３６は、本実施の形態の半導体装置１のゲート絶縁膜の電流−電圧特性を示すグラフであり、図３７および図３８は、本実施の形態の半導体装置１のＴＤＤＢ試験結果を示すグラフであり、それぞれ、上記図２３〜図２６に対応するものである。このうち、図３５と図３７は、ゲート（＋）バイアスの場合、すなわちゲート電極に正電位を印加した場合に対応し、図３６と図３８は、ゲート（−）バイアスの場合、すなわちゲート電極に負電位を印加した場合に対応する。
【００９０】
本実施の形態の半導体装置１では、図３５に示されるように、ゲート（＋）バイアス側では、リーク電流の開始電圧およびゲート絶縁膜破壊耐量ともに、第２の比較例の半導体装置２０１の場合（図３１）よりも大きく改善し、また、第１の比較例の半導体装置１０１の場合（図２３）よりも改善する効果も得られる。また、図３６に示されるように、ゲート（−）バイアス側では、破壊耐量は第１の比較例の半導体装置１０１の場合（図２４）よりも大きく改善され、第２の比較例の半導体装置２０１の場合（図３２）と同等の特性を得ることができる。また、本実施の形態の半導体装置１では、図３７および図３８に示されるように、ＴＤＤＢ試験結果（ワイブルプロット）も改善される。
【００９１】
また、ゲート引き出し用の導体膜４のパターン形状は、導体膜１６を加工する際に用いるレジストパターンＲＰ１のパターン形状に対応しており、レジストパターンＲＰ１形成用のフォトマスクを調整することにより、ゲート引き出し用の導体膜４を所望のパターン形状に形成することができる。このため、製造工程数や製造コストの増大を防止することができる。
【００９２】
従って、本実施の形態では、製造工程数や製造コストを増大させることなく、ゲート絶縁膜特性（例えば耐圧や寿命）を向上でき、半導体装置の信頼性や性能を向上させることができる。
【００９３】
なお、本実施の形態では、トレンチゲート型のＭＩＳＦＥＴについてｎチャネル型のＭＩＳＦＥＴとした場合について説明したが、ｎ型とｐ型の導電型を逆にするなどして、ｐチャネル型のＭＩＳＦＥＴとすることもでき、この場合も上記ゲート（−）バイアス側の特性とゲート（＋）バイアス側の特性はｎチャネル型の場合と同様の傾向である。また記載しているゲート特性は1例であり、記載している特性と大きく異なる特性のものもある。これは、以下の実施の形態２〜１１についても同様である。
【００９４】
（実施の形態２）
図３９は、本実施の形態の半導体装置１ａの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【００９５】
本実施の形態の半導体装置１ａでは、第１の溝３ａと第２の溝３ｂとの連結部(４０)において、第１の溝３ａと第２の溝３ｂとの交差点の角部を丸め、角落としを行っている。本実施の形態の半導体装置１ａの他の構成は、上記実施の形態１の半導体装置１と同様であるので、ここではその説明は省略する。
【００９６】
本実施の形態でも、上記実施の形態１とほぼ同様の効果を得ることができる。更に、本実施の形態では、第１の溝３ａと第２の溝３ｂとの連結部（４０）において、角部を丸めた構造をとることにより、連結部（Ｔ字路）での電界集中がより緩和される。特にトレンチ底部の電界が緩和されるので、ゲート（−）バイアス側の特性をより向上させることができる。
【００９７】
（実施の形態３）
図４０は、本実施の形態の半導体装置１ｂの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【００９８】
本実施の形態の半導体装置１ｂでは、上記実施の形態２のように第１の溝３ａと第２の溝３ｂとの連結部（４０）において、第１の溝３ａと第２の溝３ｂとの交点の角部を丸めて角落としを行い、更に、第１の溝３ａの終端部の角部を丸めて、角落としを行っている。本実施の形態の半導体装置１ｂの他の構成は、上記実施の形態１の半導体装置１と同様であるので、ここではその説明は省略する。
【００９９】
本実施の形態でも、上記実施の形態１，２とほぼ同様の効果を得ることができるとともに、上記実施の形態２より更に電界集中を緩和させることができる。
【０１００】
（実施の形態４）
図４１は、本実施の形態の半導体装置１ｃの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１０１】
本実施の形態の半導体装置１ｃは、ゲート引き出し用の導体膜４のパターン形状以外は、上記実施の形態１の半導体装置１と同様の構成を有しているので、半導体装置１ｃのゲート引き出し用の導体膜４のパターン形状以外については、ここではその説明を省略する。
【０１０２】
上記実施の形態１〜３では、ゲート引き出し用の導体膜４は開口部４１を有し、開口部４１内に第２の溝３ｂが位置しており、第１の溝３ａと第２の溝３ｂとの連結部４０上にゲート引き出し用の導体膜４が存在しないとともに、第２の溝３ｂ上にもゲート引き出し用の導体膜４が存在しないようになっていた。このような構造の場合、上記セル領域２の寸法が大きいと、ゲート電流が大きく迂回する経路をとるため、ゲート抵抗の上昇が起きる可能性がある。
【０１０３】
本実施の形態においても、ゲート引き出し用の導体膜４は、複数の第１の溝３ａ上を交差するように延在する第１部分５１と、第１および第２の溝３ａ，３ｂから離間する第２部分５２と、第１部分５１と第２部分５１との間を連結する第３部分５３とを一体的に有している。上記実施の形態１では、第３部分５３に相当する部分を第１の溝３ａ間に配置せずに複数の第１の溝３ａの配列の両端側に配置して、第２の溝３ａ上にゲート引き出し用の導体膜４が存在しないようにしていたが、本実施の形態では、第１の溝３ａの間に第３部分５３を配置し、第２の溝３ｂ上を交差するように延在させている。すなわち、隣接トレンチ（隣接する第２の溝３ａ）間に、ゲート引き出し用の導体膜４（の第３部分５３）が通された構造となっている。
【０１０４】
第１部分５１と第１の溝３ａとが交差する領域で、第１部分５１と第１の溝３ａに埋め込まれた導体膜１６（ゲート部１７）とが上下に一体的に連結されて電気的に接続されている。すなわち、第１部分５１の第１の溝３ａ上に位置する部分が、第１の溝３ａ内のゲート部１７と一体的に連結されて電気的に接続されている。また、第２部分５２上にスルーホール２３およびそれを埋めるプラグ３１が形成され、そのプラグ３１を介して第２部分５２がゲート配線６に電気的に接続されている。そして、第１部分５１は、上記実施の形態１よりも多くの第３部分５３を介して第２部分５２に一体的に連結されている。このため、ゲート電流の経路を短くすることができるので、ゲート抵抗の上昇を抑えることができ、ゲート抵抗を低減することができる。
【０１０５】
但し、本実施の形態においても、上記実施の形態１と同様に、ゲート引き出し用の導体膜４の開口部４１内（開口部４１の下）に第１の溝３ａと第２の溝３ｂとの連結部４０が位置するようにし、複数の第１の溝３ａの終端部と第２の溝３ｂとの連結部（４０）上には、ゲート引き出し用の導体膜４が形成されていないようにする。このため、本実施の形態では、第３部分５３を第１の溝３ａ間に配置し、第２の溝３ｂ上を交差するように延在させている。これにより、上記実施の形態１と同様に、上記第１の効果および第２の効果を得ることができ、ゲート（＋）バイアス側とゲート（−）バイアス側のどちらも良好なゲート絶縁膜特性を得ることができ、半導体装置の信頼性や性能を向上させることができる。
【０１０６】
（実施の形態５）
図４２は、本実施の形態の半導体装置１ｄの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１０７】
上記実施の形態４では、ゲート引き出し用の導体膜４の第３部分５３を第１の溝３ａ間に配置し、第２の溝３ｂ上を交差するように延在させている。しかしながら、第１の溝３ａ間の寸法（間隔）が狭く、第１の溝３ａ間にゲート引き出し用の導体膜４の第３部分５３を通しにくい場合、すなわち、フォトリソグラフィ技術（写真製版技術）や加工技術上で上記実施の形態４の構造がとれない場合、図４２に示される本実施の形態のように、第１の溝３ａの終端部近傍において、第１の溝３ａを間引きし、その間引いた箇所（領域）に第３部分５３を通した構造とすることができる。従って、第１の溝３ａの終端部近傍で、隣接する第１の溝３ａの間隔が異なる領域がある状態となっている。本実施の形態の半導体装置１ｄの他の構成は、上記実施の形態４の半導体装置１ｃとほぼ同様の構成を有しているので、ここではその説明を省略する。
【０１０８】
上記実施の形態４のように、本実施の形態においても、ゲート電流の経路を短くすることができるので、ゲート抵抗の上昇を抑えることができ、ゲート抵抗を低減することができる。また、図４２では、第１の溝３ａを４本につき１本間引きしているが、これに限定されず、第１の溝３ａを間引く割合を変えることもでき、間引く割合が変わってもほぼ同等の効果が得られる。
【０１０９】
また、本実施の形態においても、上記実施の形態１と同様に、ゲート引き出し用の導体膜４の開口部４１内（開口部４１の下）に第１の溝３ａと第２の溝３ｂとの連結部４０が位置するようにし、複数の第１の溝３ａの終端部と第２の溝３ｂとの連結部（４０）上には、ゲート引き出し用の導体膜４が形成されていないようにする。このため、本実施の形態では、第３部分５３を第１の溝３ａ間で、第１の溝３ａを間引いた箇所に配置し、第２の溝３ｂ上を交差するように延在させている。これにより、上記実施の形態１と同様に、上記第１の効果および第２の効果を得ることができ、ゲート（＋）バイアス側とゲート（−）バイアス側のどちらも良好なゲート絶縁膜特性を得ることができ、半導体装置の信頼性や性能を向上させることができる。
【０１１０】
（実施の形態６）
図４３は、本実施の形態の半導体装置１ｅの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１１１】
本実施の形態の半導体装置１ｅは、上記実施の形態５において、第２の溝３ｂのパターンうち、ゲート引き出し用の導体膜４の第３部分５３の下に位置する部分（第３部分５３と交差する部分）をなくした（間引いた）ものである。すなわち、隣接トレンチ（隣接する第２の溝３ａ）間に通したゲート引き出し用の導体膜４（の第３部分５３）と交差するトレンチ（第２の溝）を間引いた（なくした）構造となっている。従って、ゲート引き出し用の導体膜４の第３部分５３の下に第２の溝３ｂは存在しない。このため、第２の溝３ｂ上にはゲート引き出し用の導体膜４が形成されていない。本実施の形態の半導体装置１ｅの他の構成は、上記実施の形態５の半導体装置１ｄと同様であるので、ここではその説明は省略する。
【０１１２】
本実施の形態では、上記実施の形態５とほぼ同様の効果を得ることができ、更に、第３部分５３の下に第２の溝３ｂが存在せず、第２の溝３ｂ上にはゲート引き出し用の導体膜４が形成されていない状態とすることで、第２の溝３ｂのトレンチ開口部上にゲート引き出し用の導体膜４が形成されている領域が減少またはなくすことができ、ゲート（＋）バイアス側のゲート絶縁膜特性をより向上させることができる。
【０１１３】
（実施の形態７）
図４４は、本実施の形態の半導体装置１ｆの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１１４】
上記実施の形態４では、ゲート引き出し用の導体膜４の第３部分５３を第１の溝３ａ間に配置し、第２の溝３ｂ上を交差するように延在させている。しかしながら、第１の溝３ａ間の寸法（間隔）が狭く、第１の溝３ａ間にゲート引き出し用の導体膜４の第３部分５３を通しにくい場合、すなわち、フォトリソグラフィ技術（写真製版技術）や加工技術上で上記実施の形態４の構造がとれない場合、図４４に示される本実施の形態のように、第１の溝３ａの終端部近傍における第１の溝３ａの間隔をセル領域２の間隔と変える（広くする）ことで、間隔を広げた第１の溝３ａ間に第３部分５３を通した構造とすることができる。本実施の形態の半導体装置１ｆの他の構成は、上記実施の形態４の半導体装置１ｃとほぼ同様の構成を有しているので、ここではその説明を省略する。
【０１１５】
上記実施の形態４のように、本実施の形態においても、ゲート電流の経路を短くすることができるので、ゲート抵抗の上昇を抑えることができ、ゲート抵抗を低減することができる。
【０１１６】
また、本実施の形態においても、上記実施の形態１と同様に、ゲート引き出し用の導体膜４の開口部４１内（開口部４１の下）に第１の溝３ａと第２の溝３ｂとの連結部４０が位置するようにし、複数の第１の溝３ａの終端部と第２の溝３ｂとの連結部（４０）上には、ゲート引き出し用の導体膜４が形成されていないようにする。このため、本実施の形態では、第３部分５３を、間隔を広げた第１の溝３ａ間に配置し、第２の溝３ｂ上を交差するように延在させている。これにより、上記実施の形態１と同様に、上記第１の効果および第２の効果を得ることができ、ゲート（＋）バイアス側とゲート（−）バイアス側のどちらも良好なゲート絶縁膜特性を得ることができ、半導体装置の信頼性や性能を向上させることができる。
【０１１７】
（実施の形態８）
図４５は、本実施の形態の半導体装置１ｇの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１１８】
上記実施の形態７では、セル領域２での第１の溝３ａの間隔よりも、第１の溝３ａの終端部近傍での第１の溝３ａの間隔を広げているが、本実施の形態では、この間隔を広げた第１の溝３ａの終端部近傍において、第１の溝３ａを間引きし、その間引いた箇所（領域）に第３部分５３を通した構造としている。従って、第１の溝３ａの終端部近傍で、隣接する第１の溝３ａの間隔が異なる領域がある状態となっている。本実施の形態の半導体装置１ｇの他の構成は、上記実施の形態７の半導体装置１ｆとほぼ同様の構成を有しているので、ここではその説明を省略する。
【０１１９】
上記実施の形態７のように、本実施の形態においても、ゲート電流の経路を短くすることができるので、ゲート抵抗の上昇を抑えることができ、ゲート抵抗を低減することができる。また、図４５では、間隔を広げた第１の溝３ａの終端部近傍において、第１の溝３ａを４本につき１本間引きしているが、これに限定されず、第１の溝３ａを間引く割合を変えることもでき、間引く割合が変わってもほぼ同等の効果が得られる。
【０１２０】
本実施の形態は、例えば、上記実施の形態４の様にセル領域２と同じトレンチ（第１の溝３ａ）−トレンチ（第１の溝３ａ）間隔での間引きでは、どうしても寸法的に無駄が多くなる等のときに適用すれば、より有効である。
【０１２１】
また、本実施の形態においても、上記実施の形態１と同様に、ゲート引き出し用の導体膜４の開口部４１内（開口部４１の下）に第１の溝３ａと第２の溝３ｂとの連結部４０が位置するようにし、複数の第１の溝３ａの終端部と第２の溝３ｂとの連結部（４０）上には、ゲート引き出し用の導体膜４が形成されていないようにする。このため、本実施の形態では、第３部分５３を、間隔を広げた第１の溝３ａ間で、第１の溝３ａを間引いた箇所に配置し、第２の溝３ｂ上を交差するように延在させている。これにより、上記実施の形態１と同様に、上記第１の効果および第２の効果を得ることができ、ゲート（＋）バイアス側とゲート（−）バイアス側のどちらも良好なゲート絶縁膜特性を得ることができ、半導体装置の信頼性や性能を向上させることができる。
【０１２２】
（実施の形態９）
図４６は、本実施の形態の半導体装置１ｈの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１２３】
本実施の形態の半導体装置１ｈは、上記実施の形態８において、第２の溝３ｂのパターンうち、ゲート引き出し用の導体膜４の第３部分５３の下に位置する部分（第３部分５３と交差する部分）をなくした（間引いた）ものである。従って、ゲート引き出し用の導体膜４の第３部分５３の下に第２の溝３ｂは存在しない。このため、第２の溝３ｂ上にはゲート引き出し用の導体膜４が形成されていない。本実施の形態の半導体装置１ｈの他の構成は、上記実施の形態８の半導体装置１ｇと同様であるので、ここではその説明は省略する。
【０１２４】
本実施の形態では、上記実施の形態８とほぼ同様の効果を得ることができ、更に、第３部分５３の下に第２の溝３ｂが存在せず、第２の溝３ｂ上にはゲート引き出し用の導体膜４が形成されていない状態とすることで、第２の溝３ｂのトレンチ開口部上にゲート引き出し用の導体膜４が形成されている領域が減少またはなくすことができ、ゲート（＋）バイアス側のゲート絶縁膜特性をより向上させることができる。
【０１２５】
（実施の形態１０）
図４７は、本実施の形態の半導体装置１ｊの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１２６】
本実施の形態は、上記実施の形態６の半導体装置１ｅにおいて、ゲート引き出し領域９で、第１の溝３ａのパターンを、メッシュパターンとし、かつ第１の溝３ａの間引き部分の終端部に段差があるパターンとしたものである。本実施の形態の半導体装置１ｊの他の構成は、上記実施の形態６の半導体装置１ｅと同様であるので、ここではその説明は省略する。
【０１２７】
本実施の形態においても、上記実施の形態６と同様の効果を得ることができ、第１の溝３ａのパターンに関係せず効果が期待できる。また、上記実施の形態１〜９において、本実施の形態のようにゲート引き出し領域９で第１の溝３ａのパターンを、メッシュパターンとし、かつ第１の溝３ａの間引き部分の終端部に段差があるパターンとすることもでき、この場合も、上記実施の形態１〜９と同様の効果を得ることができる。
【０１２８】
（実施の形態１１）
図４８は、本実施の形態の半導体装置１ｋの要部平面図であり、上記実施の形態１の図１４に対応するものである。
【０１２９】
本実施の形態は、上記実施の形態６の半導体装置１ｅにおいて、第１の溝３ａの終端部に段差がある構造であり、第２の溝３ｂが直線ではなく階段状にずれた構造を有している。本実施の形態の半導体装置１ｋの他の構成は、上記実施の形態６の半導体装置１ｅと同様であるので、ここではその説明は省略する。
【０１３０】
本実施の形態においても、上記実施の形態６とほぼ同様の効果を得ることができ、第１の溝３ａの終端部のパターンが直線パターンでなくても同様の効果が期待できる。また、上記実施の形態１〜１０において、本実施の形態のように第１の溝３ａの終端部に段差があり、第２の溝３ｂが直線ではなく階段状にずれた構造とすることもでき、この場合も、上記実施の形態１〜１０とほぼ同様の効果を得ることができる。但し、ゲート（−）バイアス側のゲート絶縁膜特性をより向上させるには、上記実施の形態１〜１０のように、第１の溝３ａの終端部に段差がない方が、有利である。
【０１３１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３２】
本発明は、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置およびその製造方法に適用して好適なものである。
【図面の簡単な説明】
【０１３３】
【図１】本発明の実施の形態１の半導体装置の平面図である。
【図２】本発明の実施の形態１の半導体装置の平面図である。
【図３】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の実施の形態１の半導体装置の要部平面図である。
【図１２】本発明の実施の形態１の半導体装置の製造工程中の要部平面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部平面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部平面図である。
【図１５】本発明の実施の形態１の半導体装置の要部断面図である。
【図１６】本発明の実施の形態１の半導体装置の要部断面図である。
【図１７】本発明の実施の形態１の半導体装置の要部断面図である。
【図１８】本発明の実施の形態１の半導体装置の要部平面図である。
【図１９】第１の比較例の半導体装置の製造工程中の要部平面図である。
【図２０】図１９に続く第１の比較例の半導体装置の製造工程中の要部平面図である。
【図２１】第１の比較例の半導体装置の要部断面図である。
【図２２】図２２は、トレンチゲート型のＭＩＳＦＥＴを有する半導体装置のセル領域とゲート引き出し部を模式的に示す要部断面図である。
【図２３】第１の比較例の半導体装置のゲート絶縁膜の電流−電圧特性を示すグラフである。
【図２４】第１の比較例の半導体装置のゲート絶縁膜の電流−電圧特性を示すグラフである。
【図２５】第１の比較例の半導体装置のＴＤＤＢ試験結果を示すグラフである。
【図２６】第１の比較例の半導体装置のＴＤＤＢ試験結果を示すグラフである。
【図２７】第２の比較例の半導体装置の製造工程中の要部平面図である。
【図２８】図２７に続く第２の比較例の半導体装置の製造工程中の要部平面図である。
【図２９】第２の比較例の半導体装置の要部断面図である。
【図３０】第２の比較例の半導体装置の要部断面図である。
【図３１】第２の比較例の半導体装置のゲート絶縁膜の電流−電圧特性を示すグラフである。
【図３２】第２の比較例の半導体装置のゲート絶縁膜の電流−電圧特性を示すグラフである。
【図３３】第２の比較例の半導体装置のＴＤＤＢ試験結果を示すグラフである。
【図３４】第２の比較例の半導体装置のＴＤＤＢ試験結果を示すグラフである。
【図３５】本発明の実施の形態１の半導体装置のゲート絶縁膜の電流−電圧特性を示すグラフである。
【図３６】本発明の実施の形態１の半導体装置のゲート絶縁膜の電流−電圧特性を示すグラフである。
【図３７】本発明の実施の形態１の半導体装置のＴＤＤＢ試験結果を示すグラフである。
【図３８】本発明の実施の形態１の半導体装置のＴＤＤＢ試験結果を示すグラフである。
【図３９】本発明の実施の形態２の半導体装置の要部平面図である。
【図４０】本発明の実施の形態３の半導体装置の要部平面図である。
【図４１】本発明の実施の形態４の半導体装置の要部平面図である。
【図４２】本発明の実施の形態５の半導体装置の要部平面図である。
【図４３】本発明の実施の形態６の半導体装置の要部平面図である。
【図４４】本発明の実施の形態７の半導体装置の要部平面図である。
【図４５】本発明の実施の形態８の半導体装置の要部平面図である。
【図４６】本発明の実施の形態９の半導体装置の要部平面図である。
【図４７】本発明の実施の形態１０の半導体装置の要部平面図である。
【図４８】本発明の実施の形態１１の半導体装置の要部平面図である。
【符号の説明】
【０１３４】
１  半導体装置
２  セル領域
３  溝
３ａ  第１の溝
３ｂ  第２の溝
４  導体膜
５  ソース配線
６  ゲート配線
８  領域
９  ゲート引き出し領域
１０Ａ  セル領域
１０Ｂ  ゲート引き出し領域
１１  半導体基板
１１ａ  半導体基板
１１ｂ  エピタキシャル層
１２  絶縁膜
１３  ｐ型半導体領域
１４  ゲート用トレンチ
１４ａ  トレンチ間口部
１４ｂ  トレンチ底部
１４ｃ  トレンチ側壁
１５  ゲート絶縁膜
１６  導体膜
１７  ゲート部
１８  ｎ型半導体領域
２０  シリコン領域
２１  絶縁膜
２２  コンタクトホール
２３  スルーホール
３１  プラグ
３２  アルミニウム膜
３５  絶縁膜
３８  裏面電極
４０  連結部
４０ａ  角部
４０ｂ  角部
４１  開口部
５１  第１部分
５２  第２部分
５３  第３部分
１０１  半導体装置
１０３  溝
１０３ａ  終端部
１０４  導体膜
２０１  半導体装置
２０３ａ，２０３ｂ  溝
２０４  導体膜
ＧＰ  ゲートパッド
ＲＰ１  レジストパターン
ＲＰ１ａ  開口部
ＳＰ  ソースパッド
【図１】
2007067249.tif 000003
【図２】
2007067249.tif 000004
【図３】
2007067249.tif 000005
【図４】
2007067249.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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