(57)【要約】【課題】  半導体基板の不純物拡散領域上に形成されるキャパシタ誘電体膜の耐圧が低下するのを防ぐことができる半導体装置の製造方法を提供すること。【解決手段】  シリコン基板１のキャパシタ形成領域IIIに、ビーム電流が１μA以上３mA未満の条件で砒素をイオン注入し、n型不純物拡散領域２４を形成する工程と、シリコン基板１のキャパシタ形成領域III上にキャパシタ誘電体膜２５を形成する工程と、キャパシタ誘電体膜２５上にキャパシタ上部電極３０ｂを形成する工程と、を有する半導体装置の製造方法による。【選択図】  図７
2007067068.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のキャパシタ形成領域に、ビーム電流が１μA以上３mA未満の条件で不純物をイオン注入し、不純物拡散領域を形成する工程と、
前記半導体基板の前記不純物拡散領域上にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物をイオン注入する工程において、該不純物として砒素を使用することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物をイオン注入する工程において、該不純物としてフッ化硼素を使用することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物をイオン注入する工程において、注入エネルギを５０keV以上７０keV以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタ誘電体膜を形成する工程は、前記不純物拡散領域を形成した後に、前記不純物拡散領域における前記半導体基板の表面を熱酸化して熱酸化膜を形成し、該熱酸化膜を前記キャパシタ誘電体膜とすることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記キャパシタ上部電極を形成する工程において、前記キャパシタ形成領域のコンタクト領域を除く領域に前記キャパシタ上部電極を形成し、
前記キャパシタ上部電極を形成した後、前記コンタクト領域における前記キャパシタ誘電体膜を除去し、前記コンタクト領域の前記半導体基板の表面を露出させる工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記コンタクト領域の前記半導体基板の表面を露出させた後、前記キャパシタ上部電極と前記コンタクト領域とを覆う層間絶縁膜を形成する工程と、
前記コンタクト領域と前記キャパシタ上部電極のそれぞれの上の前記層間絶縁膜にホールを形成する工程と、
前記コンタクト領域と前記キャパシタ上部電極のそれぞれと電気的に接続される導電性プラグを前記ホール内に形成する工程とを有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタ誘電体膜を形成する工程において、前記半導体基板のトランジスタ形成領域上に、前記キャパシタ誘電体膜と同じ絶縁膜よりなるゲート絶縁膜を形成し、
前記キャパシタ上部電極を形成する工程において、該キャパシタ上部電極と同じ導電膜よりなるゲート電極を前記ゲート絶縁膜上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記キャパシタ誘電体膜を形成する工程の前に、素子分離絶縁膜を前記半導体基板に形成する工程を有すると共に、
前記キャパシタ上部電極を形成する工程において、該キャパシタ上部電極と同じ導電膜よりなる抵抗パターンを前記素子分離絶縁膜上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板としてシリコン基板を使用することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置では、MOSトランジスタの他に、演算処理や情報の記憶等の目的で半導体基板にキャパシタが形成される。キャパシタの構造としては様々なタイプがあるが、なかでも半導体基板の不純物拡散領域を下部電極にするものは、MOSトランジスタのゲート絶縁膜と同じ熱酸化膜でキャパシタ誘電体膜を構成でき、且つゲート電極と同じ導電膜で上部電極を構成できるので、キャパシタの製造プロセスとMOSトランジスタのそれとが容易に両立され得るという利点がある。
【０００３】
この種のキャパシタでは、特許文献１に記載されているように、下部電極となる不純物拡散領域の不純物濃度が低いと、キャパシタへの印加電圧が低いときにシリコン基板の表面が空乏化し、キャパシタ容量が変動するという問題がある。このようなキャパシタ容量の印加電圧依存性を低減するため、この種のキャパシタにおいては、上記の不純物拡散領域の不純物濃度をなるべく高くするのが好ましい。
【０００４】
不純物濃度は、イオン注入装置のビーム電流と注入時間との積（ドーズ量）によって定まる。そのため、従来は、１０〜２０mA程度の高いビーム電流を発生することが可能な高電流イオン注入装置を用いて上記の不純物拡散領域を形成することで、該不純物拡散領域の不純物濃度を高めている。
【０００５】
しかし、このように不純物濃度を高めるべく不純物拡散領域へのイオン注入量を増やすと、そのイオン注入によって半導体基板の表層に非晶質層が形成され、キャパシタ誘電体膜となる熱酸化膜の耐圧がこの非晶質層によって低下する。こうなると、キャパシタの電極間耐圧が低くなってその信頼性が低下するという新たな問題が発生する。
【０００６】
なお、本発明に関連する技術が特許文献２にも開示されている。
【特許文献１】特開平１１−３３０３７３号公報
【特許文献２】特開平６−４５５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、半導体基板の不純物拡散領域上に形成されるキャパシタ誘電体膜の耐圧が低下するのを防ぐことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板のキャパシタ形成領域に、ビーム電流が１μA以上３mA未満の条件で不純物をイオン注入し、不純物拡散領域を形成する工程と、前記半導体基板の前記不純物拡散領域上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程と、を有する半導体装置の製造方法が提供される。
【０００９】
本発明によれば、キャパシタの下部電極として機能する不純物拡散領域をイオン注入で形成するとき、ビーム電流を１μA以上３mA未満にする。このような範囲のビーム電流を採用することで、イオン注入のダメージにより半導体基板の表層に形成される非晶質層を薄くできる。その結果、不純物拡散領域の上に形成されるキャパシタ誘電体膜の耐圧が非晶質層の影響で低くなるのを抑制でき、キャパシタの電極間耐圧を向上させることが可能となる。
【００１０】
上記のキャパシタ誘電体膜としては、例えば、上記の不純物拡散領域における半導体基板の表面を熱酸化して得られた熱酸化膜を採用し得る。その場合、上記の非晶質層は、熱酸化時の熱によってある程度結晶化される。
【００１１】
また、キャパシタ誘電体膜を形成する工程において、半導体基板のトランジスタ形成領域上に、キャパシタ誘電体膜と同じ絶縁膜よりなるゲート絶縁膜を形成すると共に、キャパシタ上部電極を形成する工程において、該キャパシタ上部電極と同じ導電膜よりなるゲート電極をゲート絶縁膜上に形成してもよい。
【００１２】
このようにすると、上記のゲート絶縁膜とゲート電極とを備えたMOSトランジスタの製造プロセスと、キャパシタの製造プロセスとが容易に両立され得る。
【発明の効果】
【００１３】
本発明によれば、イオン注入により半導体基板に不純物拡散領域を形成するとき、ビーム電流を１μA以上３mA未満とするので、不純物拡散領域上のキャパシタ誘電体膜の耐圧を高めることができ、高品位なキャパシタを形成することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１〜図１６は、本発明の実施の形態に係る半導体装置の製造途中の断面図である。
【００１５】
なお、半導体装置の種類は特に限定されないが、以下ではロジックICと共に使用されるアナログデバイスを例にして説明する。
【００１６】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００１７】
まず、HClと酸素とを含む雰囲気中において、基板温度を９００℃とする条件でp型シリコン（半導体）基板１の表面を熱酸化して厚さ約１０nmの熱酸化膜２を形成した後、更にその上に減圧CVD法により窒化シリコン膜３を厚さ約１５０nmに形成する。
【００１８】
そのシリコン基板１は、低電圧MOSトランジスタ形成領域I、高電圧MOSトランジスタ形成領域II、キャパシタ形成領域III、及び抵抗形成領域IVを有する。そして、これらの領域のうち、低電圧MOSトランジスタ形成領域Iはn型低電圧MOSトランジスタ形成領域Inとp型低電圧MOSトランジスタ形成領域Ipとに細分される。また、高電圧MOSトランジスタ形成領域IIは、n型高電圧MOSトランジスタ形成領域IIn、p型高電圧MOSトランジスタ形成領域IIp、及び入出力用n型高電圧MOSトランジスタ形成領域IIn(I/O)に細分される。
【００１９】
次いで、窒化シリコン膜３の上にフォトレジストを塗布し、それを露光、現像することにより、各領域I〜IIIの上に図示のように島状の第１レジストパターン４を形成する。
【００２０】
次に、図１（ｂ）に示すように、第１レジストパターン４をマスクにしながら、フッ素系のガスをエッチングガスとするRIE(Reactive Ion Etching)により窒化シリコン膜３と熱酸化膜２とをエッチングし、これらの膜に開口３ａを形成する。
【００２１】
その後に、図２（ａ）に示すように、第１レジストパターン４を除去する。
【００２２】
続いて、図２（ｂ）に示すように、塩素系のガスをエッチングガスにするRIEを採用して、上記の開口３ａを通じてシリコン基板１をエッチングすることにより、深さが約４００nmの素子分離溝１ａを形成する。
【００２３】
次に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
【００２４】
まず、RIEで素子分離溝１ａの内面が受けたダメージを回復させるため、素子分離溝１ａ内に熱酸化膜（不図示）を約１０nmの厚さに形成する。その後、シランを反応ガスとするHDPCVD(High Density Plasma CVD)法により窒化シリコン膜３上に酸化シリコン膜を形成し、その酸化シリコン膜で素子分離溝１ａを完全に埋め込む。次に、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜３上の余分な酸化シリコン膜を研磨して除去し、酸化シリコン膜を素子分離溝１ａ内に素子分離絶縁膜６として残す。そのような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。
【００２５】
なお、窒化シリコン膜３は、上記のCMPの際の研磨ストッパとして機能するが、研磨によってその厚さが若干薄くなる。
【００２６】
次に、図３（ｂ）に示すように、燐酸により窒化シリコン膜３をウエットエッチングして除去し、熱酸化膜２を露出させる。
【００２７】
次いで、図４（ａ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、n型高電圧MOSトランジスタ形成領域IInに窓を備えた第２レジストパターン８を形成する。そして、この第２レジストパターン８の窓を通じてリン等のn型不純物をイオン注入することにより、n型高電圧MOSトランジスタ形成領域IInのシリコン基板に第１nウェル９を形成する。なお、第１nウェル９上の熱酸化膜２は、このイオン注入におけるスルー膜として機能する。
【００２８】
その後に、第２レジストパターン８は除去される。
【００２９】
次に、図４（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、p型低電圧MOSトランジスタ形成領域Ipとp型高電圧MOSトランジスタ形成領域IIpとを覆う第３レジストパターン１０を形成する。そして、この第３レジストパターン１０をマスクにし、且つ熱酸化膜２をスルー膜にしながら、シリコン基板１にボロン等のp型不純物をイオン注入し、各領域In、IIn、IIn(I/O)、III、IVにおけるシリコン基板１にpウェル１１を形成する。
【００３０】
その後に、第３レジストパターン１０は除去される。
【００３１】
続いて、図５（ａ）に示すように、p型低電圧MOSトランジスタ形成領域Ipとp型高電圧MOSトランジスタ形成領域IIpの上に窓を備えた第４レジストパターン１２をシリコン基板１の上に形成する。そして、熱酸化膜２をスルー膜として使用しながら、第４レジストパターン１２の窓を通じてリン等のn型不純物をシリコン基板１にイオン注入し、各領域Ip、IIpにおけるシリコン基板１に第２nウェル１３を形成する。
【００３２】
このイオン注入の後に、第４レジストパターン１２は除去される。
【００３３】
次に、図５（ｂ）に示すように、n型低電圧MOSトランジスタ形成領域Inの上に窓を備えた第５レジストパターン１５をシリコン基板１上に形成する。そして、この第５レジストパターン１５の窓を通じてボロン等のp型不純物をシリコン基板１にイオン注入することにより、n型低電圧MOSトランジスタの閾値電圧を調節するための第１の閾値電圧調整用n型不純物拡散領域１６を形成する。
【００３４】
その後、この第５レジストパターン１５は除去される。
【００３５】
次いで、図６（ａ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、p型低電圧MOSトランジスタ形成領域Ipの上に窓を備えた第６レジストパターン１７を形成する。続いて、この第６レジストパターン１７の窓を通じて砒素等のn型不純物をシリコン基板１にイオン注入し、p型低電圧MOSトランジスタの閾値電圧を調節する第１の閾値電圧調整用p型不純物拡散領域１８を形成する。このイオン注入を終了後、第６レジストパターン１７は除去される。
【００３６】
次に、図６（ｂ）に示すように、n型高電圧MOSトランジスタ形成領域IIn、入出力用n型高電圧MOSトランジスタ形成領域IIn(I/O)、及びキャパシタ形成領域IIIの上に窓を備えた第７レジストパターン１９をシリコン基板１上に形成する。
【００３７】
そして、その第７レジストパターン１９の窓を通じてn型不純物をシリコン基板１にイオン注入して、n型低電圧MOSトランジスタの閾値電圧を調節する第２の閾値電圧調整用n型不純物拡散領域２０を形成する。
【００３８】
その後に、第７レジストパターン１９は除去される。
【００３９】
続いて、図７（ａ）に示すように、シリコン基板１の上に第８レジストパターン２１を形成し、その第８レジストパターン２１の窓を通じてシリコン基板１にボロン等のp型不純物をイオン注入する。これにより、シリコン基板１のp型高電圧MOSトランジスタ形成領域IIpに、p型低電圧MOSトランジスタの閾値電圧を調節するための第２の閾値電圧調整用p型不純物拡散領域２２が形成されたことになる。
【００４０】
その後、この第８レジストパターン２１を除去する。
【００４１】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【００４２】
まず、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ形成領域IIIの上に窓を備えた第９レジストパターン２３を形成する。次に、注入エネルギを５０keV以上７０keV以下、より好ましくは６０keVにし、ドーズ量を１×１０15cm-2とする条件で、熱酸化膜２をスルー膜として使用しながら、第９レジストパターン２３の窓を通じて砒素等のn型不純物をイオン注入する。これにより、キャパシタ形成領域IIIのシリコン基板１には、キャパシタの下部電極を兼ねるn型不純物拡散領域２４が形成される。また、熱酸化膜２をスルー膜にしてイオン注入を行うことで、キャパシタ形成領域IIIにおけるシリコン基板１の表面が荒れるのを防止できる。
【００４３】
ところで、そのイオン注入では、キャパシタ形成領域IIIにおけるシリコン基板１が砒素によってダメージを受ける。そのため、同図の点線円内に示されるように、シリコン基板１の表層部分が非晶質化し、この部分にアモルファス層１ｂが形成されることになる。
【００４４】
このイオン注入を終了後、第９レジストパターン２３は除去される。
【００４５】
第９レジストパターン２３を除去した後に、上記のアモルファス層１ｂを再結晶化させる目的で、窒素雰囲気中でシリコン基板１に対してRTA(Rapid Thermal Anneal)を行っても良い。そのRTAの条件としては、例えば、基板温度１０００℃、処理時間１０秒が採用される。
【００４６】
また、この例では、n型不純物拡散領域２４に注入されるn型不純物として熱拡散し難い砒素を使用したが、この砒素に代えてリンを使用してもよい。リンは、砒素よりも熱拡散し易いが、後述の活性化アニール等の熱処理として処理時間の短いRTAを行うことで、n型不純物拡散領域２４の不純物濃度プロファイルが熱拡散で崩れるのを最小限に留めることができる。
【００４７】
次いで、図８（ａ）に示すように、上記したそれぞれのイオン注入によってダメージを受けた熱酸化膜２をフッ酸溶液でウエットエッチングして除去し、シリコン基板１の清浄面を露出させる。
【００４８】
そして、図８（ｂ）に示すように、水蒸気雰囲気中で基板温度を約８００℃とする熱酸化法により、トランジスタ形成領域I、IIにおけるシリコン基板１の表面に厚さが約５nmの熱酸化膜を形成してそれを第１ゲート絶縁膜２６とすると共に、n型不純物拡散領域２４を形成する際に生じた非晶質層１ｂ（図７（ｂ）参照）をこの熱酸化時の熱によりある程度結晶化させる。
【００４９】
その熱酸化法では、キャパシタ形成領域IIIにおけるシリコン基板１の表面にも熱酸化膜が形成される。但し、キャパシタ形成領域IIIには、キャパシタの下部電極を兼ねるn型不純物拡散領域２４が形成されており、該n型不純物拡散領域２４の砒素によってシリコン基板１が増速酸化されるので、その熱酸化膜はトランジスタ形成領域I、IIにおけるよりも厚く、例えば８nm程度の厚さとなる。本実施形態では、このように厚い熱酸化膜をキャパシタ誘電体膜２５として使用する。n型不純物拡散領域２４には、上記した増速酸化によってキャパシタ誘電体膜２５の膜厚を厚くしてその耐圧を高める役割もある。
【００５０】
その後に、n型低電圧MOSトランジスタ形成領域Inとp型低電圧MOSトランジスタ形成領域Ipとが露出する第１０レジストパターン２７をシリコン基板１の上に形成する。
【００５１】
次に、図９（ａ）に示すように、フッ酸溶液をエッチング液とするウエットエッチングにより、第１０レジストパターン２７で覆われていない部分の第１ゲート絶縁膜２６をエッチングして除去し、各領域In、Ipにおけるシリコン基板１の清浄面を露出させる。
【００５２】
その後に、図９（ｂ）に示すように、第１０レジストパターン２７を除去する。
【００５３】
次に、図１０（ａ）に示すように、水蒸気雰囲気中でシリコン基板１を約７５０℃に加熱することで、n型低電圧MOSトランジスタ形成領域Inとp型低電圧MOSトランジスタ形成領域Ipにおけるシリコン基板１を再度熱酸化して熱酸化膜を厚さ約１．８nmに形成し、その熱酸化膜を第２ゲート絶縁膜２８とする。
【００５４】
この熱酸化では、第１ゲート絶縁膜２６とキャパシタ誘電体膜２５のそれぞれの下のシリコン基板１も酸化され、元々５nm程度の厚さであった第１ゲート絶縁膜２６とキャパシタ誘電体膜２５が約９nm程度に厚くなる。その結果、シリコン基板１上には、厚さの異なる二種類のゲート絶縁膜２６、２８が形成される。
【００５５】
続いて、図１０（ｂ）に示すように、シランを反応ガスとする減圧CVD法を用いて、第１、第２ゲート絶縁膜２６、２８上とキャパシタ誘電体膜２５上とにポリシリコン膜を厚さ約１８０nmに形成し、それを導電膜３０とする。
【００５６】
次いで、図１１（ａ）に示すように、上記の導電膜３０の上に第１１レジストパターン３１を形成する。そして、その第１１レジストパターン３１をマスクにして導電膜３０をドライエッチングし、第１１レジストパターン３１の下でエッチングされずに残った導電膜３０をゲート電極３０ａ、キャパシタ上部電極３０ｂ、及び抵抗パターン３０ｃとする。これらのうち、キャパシタ上部電極３０ｂは、キャパシタ形成領域IIIにおいてコンタクト領域CRを除く領域に形成される。
【００５７】
その後に、第１１レジストパターン３１は除去される。
【００５８】
次に、図１１（ｂ）に示すように、シリコン基板１の上に第１２レジストパターン３２を形成する。そして、その第１２レジストパターン３２の窓を通じてリン等のn型不純物をシリコン基板１にイオン注入することにより、n型高電圧MOSトランジスタ形成領域IInと入出力用n型高電圧MOSトランジスタ形成領域IIn(I/O)のそれぞれに第１n型ソース／ドレインエクステンション３３を形成する。
【００５９】
また、このイオン注入では、キャパシタ上部電極３０ｂで覆われていないコンタクト領域CRにおけるシリコン基板１にも上記のn型不純物が注入され、そのコンタクト領域CRにコンタクト用低濃度n型不純物拡散領域３４が形成される。
【００６０】
この後に、マスクとして使用した第１２レジストパターン３２は除去される。
【００６１】
そして、上記の第１n型ソース／ドレインエクステンション３３とコンタクト用低濃度n型不純物拡散領域３４が後の熱工程において拡散してその濃度分布が広がるのを防止するため、この時点でシリコン基板１に対してアニールを行い、１n型ソース／ドレインエクステンション３３とコンタクト用低濃度n型不純物拡散領域３４を予めある程度拡散させておいてもよい。そのアニールは、窒素雰囲気中で基板温度を約７００〜８００℃として約１２０分間行われる。
【００６２】
続いて、図１２（ａ）に示すように、シリコン基板１の上に形成された第１３レジストパターン３６をマスクにし、p型高電圧MOSトランジスタ形成領域IIpにおけるシリコン基板１にフッ化硼素等のp型不純物をイオン注入して、第１p型ソース／ドレインエクステンション３７を形成する。
【００６３】
その後、第１３レジストパターン３６は除去される。
【００６４】
次に、図１２（ｂ）に示すように、抵抗パターン３０ｃが露出する窓を備えた第１４レジストパターン３８をシリコン基板１上に形成する。そして、その第１４レジストパターン３８の窓を通じてボロン等の不純物を抵抗パターン３０ｃにイオン注入することで、その抵抗パターン３０ｃを低抵抗化させる。
【００６５】
このイオン注入を終了した後に、第１４レジストパターン３８は除去される。
【００６６】
続いて、図１３（ａ）に示すように、n型低電圧MOSトランジスタ形成領域Inと入出力用n型高電圧MOSトランジスタ形成領域IIn(I/O)の一部とが露出する窓を備えた第１５レジストパターン４０をシリコン基板１上に形成する。なお、領域IIn(I/O)におけるゲート電極３０ａとその周囲は、島状の第１５レジストパターン４０によって覆われる。
【００６７】
そして、第１５レジストパターン４０をマスクにして砒素等のn型不純物をシリコン基板１にイオン注入することにより、n型低電圧MOSトランジスタ形成領域Inに第２n型ソース／ドレインエクステンション４１を形成すると共に、領域IIn(I/O)に二つの高濃度n型不純物拡散領域４２を形成する。それらの高濃度n型不純物拡散領域４２は、領域IIn(I/O)における島状の第１５レジストパターン４０をマスクにしたことで、互いの間隔が広まり、それらの間の耐圧が高められる。
【００６８】
その後、第１５レジストパターン４０は除去される。
【００６９】
次に、図１３（ｂ）に示すように、シリコン基板１上に形成された第１６レジストパターン４４をマスクにして、ボロン等のp型不純物をシリコン基板１にイオン注入することにより、p型低電圧MOSトランジスタ形成領域Ipに第２p型ソース／ドレインエクステンション４５を形成する。
【００７０】
その後に、第１６レジストパターン４４は除去される。
【００７１】
次いで、図１４（ａ）に示すように、シリコン基板１の上側全面にCVD法により酸化シリコン膜を形成し、その酸化シリコン膜をサイドウォール用絶縁膜４６とする。
【００７２】
そして、このサイドウォール用絶縁膜４６上にフォトレジストを塗布し、それを露光、現像することにより、入出力用n型高電圧MOSトランジスタ形成領域IIn(I/O)と抵抗形成領域IVに第１７レジストパターン４７を形成する。
【００７３】
続いて、図１４（ｂ）に示すように、この第１７レジストパターン４７をマスクにしてサイドウォール用絶縁膜４６をエッチバックして、ゲート電極３０ａ、キャパシタ上部電極３０ｂ、及び抵抗パターン３０ｃのそれぞれの横にサイドウォール用絶縁膜４６を絶縁性サイドウォール４６ａとして残す。このエッチバックでは、絶縁性サイドウォール４６ａの横の第１、第２ゲート電極２６、２８とキャパシタ誘電体膜２５もエッチングされて除去される。その結果、キャパシタ形成領域IIIでは、キャパシタ上部電極３０ｂの横のコンタクト領域CRにおけるシリコン基板１が露出することになる。
【００７４】
また、第１７レジストパターン４７の下のサイドウォール用絶縁膜４６は、各領域IIn(I/O)、IVにおいてシリサイドブロック４６ｂ、４６ｃとして残される。
【００７５】
この後に、第１７レジストパターン４７は除去される。
【００７６】
次に、図１５（ａ）に示すように、シリコン基板１上に形成された第１８レジストパターン５０をマスクにして、ボロン等のp型不純物をシリコン基板１にイオン注入し、各領域Ip、IIpにおけるゲート電極３０ａの横のシリコン基板１にp型ソース／ドレイン領域５１を形成する。また、このイオン注入では、シリサイドブロック４６ｃで覆われていない部分の抵抗パターン３０ｃにもp型不純物がイオン注入され、その部分の抵抗パターン３０ｃが低抵抗化される。
【００７７】
このイオン注入を終了した後に、第１８レジストパターン５０は除去される。
【００７８】
次いで、図１５（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより第１９レジストパターン５２を形成する。そして、この第１９レジストパターン５２の窓を通じてリン等のn型不純物をシリコン基板にイオン注入する。これにより、各領域In、IIn、IIn(I/O)におけるゲート電極３０ａの横のシリコン基板１にn型ソース／ドレイン領域５３が形成される。また、キャパシタ形成領域IIIでは、キャパシタ上部電極３０ｂの横のコンタクト領域CRに、コンタクト用高濃度n型不純物拡散領域５４が形成される。
【００７９】
この後に、第１９レジストパターン５２は除去される。
【００８０】
次に、図１６（ａ）に示す断面構造を得るまでの工程について説明する。
【００８１】
まず、各ソース／ドレイン領域５１、５３内の不純物を活性化させる活性化アニールとして、窒素雰囲気中で基板温度を１０００℃、処理時間を１０秒とするRTAを行う。その活性化アニールにより、シリコン基板１に形成された非晶質層１ｂ（図７（ｂ）参照）は再び結晶化する。
【００８２】
次いで、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成する。そして、シリコン基板１を加熱することにより、高融点金属層とシリコンとを反応させ、シリコン基板１とゲート電極３０ａのそれぞれの上に高融点金属シリサイド層５５を形成する。その後に、素子分離絶縁膜６の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００８３】
ここまでの工程により、シリコン基板１には、アナログ回路を構成するn型MOSトランジスタTR(low)n、TR(high)n、TR(I/O)n、p型MOSトランジスタTR(low)p、TR(high)p、キャパシタQ、及び抵抗Rが図示のように形成されたことになる。
【００８４】
これらのうち、トランジスタTR(high)n、TR(high)p、TR(I/O)nは、２度の熱酸化によって厚さが９nmと厚くされた第１ゲート絶縁膜２６によって高電圧での駆動が可能であり、例えば３．３Ｖ程度の高電圧で駆動される。一方、トランジスタTR(low)n、TR(low)pは、厚さが約５nm程度と薄い第２ゲート絶縁膜２８を有し、その駆動電圧は１．２Vと低電圧である。
【００８５】
そして、キャパシタQは、下部電極として機能するn型不純物拡散領域２４、キャパシタ誘電体膜２５、及びキャパシタ上部電極３０ｂによって構成され、印加電圧を電荷量に変換することで、印加電圧（情報）の加法と減法を電荷量の和と差に置き換えて実行する機能を有する。
【００８６】
続いて、図１６（ｂ）に示すように、厚さ約２０nmの酸化シリコン膜と厚さ約７０nmの窒化シリコン膜とをこの順にプラズマCVD法により全面に形成し、それらをカバー絶縁膜５７とする。更に、そのカバー絶縁膜５７の上にHDPCVD法により層間絶縁膜５８として酸化シリコン膜を厚さ約１０００nmに形成する。その後に、層間絶縁膜５８の上面をCMP法により研磨して平坦化し、シリコン基板１の平坦面上での層間絶縁膜５８の厚さを約７００nmとする。
【００８７】
次に、フォトリソグラフィにより層間絶縁膜５８とカバー絶縁膜５７とをパターニングし、p型ソース／ドレイン領域５１とn型ソース／ドレイン領域５３のそれぞれの上にホール５８ａを形成する。また、このパターニングでは、キャパシタ形成領域IIIのコンタクト領域CR、キャパシタ上部電極３０ｂ、及び抵抗パターン３０ｃのそれぞれの上にもホール５８ａが形成される。
【００８８】
そして、これらのホール５８ａの内面と層間絶縁膜５８の上とに、スパッタ法により厚さ約２０〜５０nmのチタン膜と厚さ約５０nmの窒化チタン膜とをこの順に形成する。更に、この窒化チタン膜の上に、六フッ化タングステンを反応ガスとするCVD法によりタングステン膜を形成し、このタングステン膜で上記のホール５８ａを完全に埋める。その後に、層間絶縁膜５８上の余分なチタン膜、窒化チタン膜、及びタングステン膜をCMP法による研磨で除去し、これらの膜をホール５８ａ内に導電性プラグ６０として残す。
【００８９】
キャパシタ形成領域IIIに形成された二つの導電性プラグ６０は、コンタクト領域CRにおけるコンタクト用高濃度n型不純物拡散領域５４と、キャパシタ上部電極３０ｂとにそれぞれ電気的に接続され、キャパシタQに電圧を印加するように機能する。
【００９０】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００９１】
この半導体装置の製造方法によれば、トランジスタ形成領域I、IIに形成される各MOSトランジスタの製造工程に加え、図７（ｂ）で説明したn型不純物拡散領域２４に対するイオン注入工程を追加するだけで、n型不純物拡散領域２４を下部電極とするキャパシタQを形成することができるので、キャパシタQとMOSトランジスタとが混載された半導体装置を容易に製造することができる。
【００９２】
ところで、そのn型不純物拡散領域２４の不純物濃度を高めれば、該領域２４におけるシリコン基板１の表面の空乏化を抑止でき、空乏化に伴うキャパシタQの容量の変動を抑えることができる。
【００９３】
しかし、n型不純物拡散領域２４の不純物濃度を高めるべく、砒素のイオン注入におけるビーム電流を大きくすると、イオン注入時にシリコン基板１が受けるダメージが大きくなる。これにより、そのダメージによって形成される非晶質層１ｂ（図７（ｂ）参照）が、熱酸化によってキャパシタ誘電体膜２５を形成するときの熱によって十分に結晶化されず、結晶化されない非晶質層１ｂの影響でキャパシタ誘電体膜２５の膜質が劣化し、該誘電体膜２５の耐圧が低下する恐れがある。
【００９４】
このような不都合を回避するために、n型不純物拡散領域２４のイオン注入時の電流量の上限を求め、その上限を超えないような電流量で砒素をシリコン基板１にイオン注入する必要がる。そこで、本願発明者は、このようなビーム電流の上限を求めるべく、以下のような調査を行った。
【００９５】
図１７は、図７（ｂ）の工程において、厚さ１０nmの熱酸化膜２を通じてシリコン基板１に砒素をイオン注入した場合における、ビーム電流と非晶質層１ｂの厚さとの関係を調査して得られたグラフである。なお、非晶質層１ｂの厚さはエリプソメトリ法で測定した。
【００９６】
また、この調査は、砒素の注入エネルギが５０keV、６０keV、７０keVの三つの場合について行われた。
【００９７】
図１７に示されるように、どの注入エネルギにおいても、ビーム電流が１２mAから３mAに減少すると非晶質層１ｂの厚さが緩やかに減少する。しかし、ビーム電流が３mAよりも小さくなると、非晶質層１ｂの厚さの減少の度合いが急になる。
【００９８】
また、図１８は、熱酸化膜２を形成せずに、シリコン基板１に砒素を直接イオン注入した場合における、ビーム電流と非晶質層１ｂの厚さとの関係を調査して得られたグラフである。
【００９９】
図１８に示されるように、熱酸化膜２を形成しない場合でも、図１７と同様に、ビーム電流を３mAよりも小さくすることで非晶質層１ｂの厚さが大きく低減する。
【０１００】
図１７、図１８の結果から、ビーム電流を３mA未満とすることで、非晶質層１ｂに起因するキャパシタ誘電体膜２５の耐圧を高めることができると予測される。この点を確かめるため、本願発明者は次のような実験を行った。
【０１０１】
その実験では、シリコン基板１を三枚用意し、その各々に別々の電流量（１mA、３mA、１２mA）で砒素をイオン注入することによりn型不純物拡散領域２４を形成した。そして、これら三枚のシリコン基板１のそれぞれにキャパシタQを複数形成した後、各キャパシタQを徐々に充電していくことにより、キャパシタ誘電体膜２５がブレークダウンして不良となったキャパシタQの個数をウエハ毎に求めた。
【０１０２】
図１９にその結果を示す。なお、図１９の横軸は、キャパシタQに蓄積された単位面積あたりの電荷量（QBD(C/cm2)）の対数であり、縦軸は、不良となったキャパシタQの累積度数である。
【０１０３】
図１９に示されるように、ビーム電流が１２mAの場合では、電荷量QBDの対数が１０-5以下の領域でも不良となるキャパシタQが存在する。このことから、大きなビーム電流によってキャパシタ誘電体膜２５の耐圧が実際に低下することが確かめられた。
【０１０４】
一方、ビーム電流が３mAの場合では、電荷量の対数が１０-3より小さいときには不良となるキャパシタQが存在しない。
【０１０５】
そして、ビーム電流を１mAと最も小さくした場合では、電荷量の対数が１０-2と１０-1との間で全てのキャパシタQがほぼ同時に不良となっており、キャパシタ誘電体膜２５の耐圧が高められることが理解される。
【０１０６】
この結果から、キャパシタ誘電体膜２５の耐圧を高めてキャパシタQの電極間耐圧を向上させるには、n型不純物拡散領域２４をイオン注入で形成する際のビーム電流を３mA未満とすればよいことが明らかとなった。
【０１０７】
このように低いビーム電流は、１０〜２０mA程度の高いビーム電流を発生させるために来用いられていた高電流イオン注入装置では実現不可能なので、１０mA未満の低ビーム電流に対応したイオン注入装置で上記のn型不純物拡散領域２４を形成するのが好ましい。
【０１０８】
一方、ビーム電流の下限については、このイオン注入装置で発生可能なビーム電流の最小値である１μAとする。
【０１０９】
但し、イオン注入工程ではビーム電流と注入時間との積がドーズ量となるので、ビーム電流が小さいと所望のドーズ量を得るのに必要な注入時間が長くなる。そのため、実際の製造ラインにおいては、１μA以上３mAの範囲において、イオン注入工程のスループットとの兼ね合いでビーム電流を決めるのが好ましい。
【０１１０】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記に限定されない。例えば、上記では、pウェル１１にn型不純物拡散領域２４を形成したが、nウェル上にp型不純物拡散領域を形成し、該領域をキャパシタQの下部電極としてもよい。その場合、p型不純物拡散領域をイオン注入で形成する際のイオン種としてはBF2（フッ化硼素）が採用される。
【０１１１】
以下に、本発明の特徴を付記する。
【０１１２】
（付記１）  半導体基板のキャパシタ形成領域に、ビーム電流が１μA以上３mA未満の条件で不純物をイオン注入し、不純物拡散領域を形成する工程と、
前記半導体基板の前記不純物拡散領域上にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１１３】
（付記２）  前記不純物をイオン注入する工程において、該不純物として砒素を使用することを特徴とする付記１に記載の半導体装置の製造方法。
【０１１４】
（付記３）  前記不純物をイオン注入する工程において、該不純物としてフッ化硼素を使用することを特徴とする付記１に記載の半導体装置の製造方法。
【０１１５】
（付記４）  前記不純物をイオン注入する工程において、注入エネルギを５０keV以上７０keV以下とすることを特徴とする付記１に記載の半導体装置の製造方法。
【０１１６】
（付記５）  前記キャパシタ誘電体膜を形成する工程は、前記不純物拡散領域を形成した後に、前記不純物拡散領域における前記半導体基板の表面を熱酸化して熱酸化膜を形成し、該熱酸化膜を前記キャパシタ誘電体膜とすることにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１１７】
（付記６）  前記キャパシタ上部電極を形成する工程において、前記キャパシタ形成領域のコンタクト領域を除く領域に前記キャパシタ上部電極を形成し、
前記キャパシタ上部電極を形成した後、前記コンタクト領域における前記キャパシタ誘電体膜を除去し、前記コンタクト領域の前記半導体基板の表面を露出させる工程を有することを特徴とする付記５に記載の半導体装置の製造方法。
【０１１８】
（付記７）  前記コンタクト領域の前記半導体基板の表面を露出させた後、前記キャパシタ上部電極と前記コンタクト領域とを覆う層間絶縁膜を形成する工程と、
前記コンタクト領域と前記キャパシタ上部電極のそれぞれの上の前記層間絶縁膜にホールを形成する工程と、
前記コンタクト領域と前記キャパシタ上部電極のそれぞれと電気的に接続される導電性プラグを前記ホール内に形成する工程とを有することを特徴とする付記６に記載の半導体装置の製造方法。
【０１１９】
（付記８）  前記キャパシタ誘電体膜を形成する工程において、前記半導体基板のトランジスタ形成領域上に、前記キャパシタ誘電体膜と同じ絶縁膜よりなるゲート絶縁膜を形成し、
前記キャパシタ上部電極を形成する工程において、該キャパシタ上部電極と同じ導電膜よりなるゲート電極を前記ゲート絶縁膜上に形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１２０】
（付記９）  前記キャパシタ誘電体膜を形成する工程の前に、素子分離絶縁膜を前記半導体基板に形成する工程を有すると共に、
前記キャパシタ上部電極を形成する工程において、該キャパシタ上部電極と同じ導電膜よりなる抵抗パターンを前記素子分離絶縁膜上に形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１２１】
（付記１０）  前記導電膜としてポリシリコン膜を形成することを特徴とする付記８又は付記９に記載の半導体装置の製造方法。
【０１２２】
（付記１１）  前記半導体基板としてシリコン基板を使用することを特徴とする付記１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１２３】
【図１】図１（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１４】図１４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１５）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１６）である。
【図１７】図１７は、厚さ１０nmの熱酸化膜を通じてシリコン基板に砒素をイオン注入した場合における、ビーム電流と非晶質層の厚さとの関係を調査して得られたグラフである。
【図１８】図１８は、シリコン基板上に熱酸化膜を形成せずに、シリコン基板に砒素を直接イオン注入した場合における、ビーム電流と非晶質層の厚さとの関係を調査して得られたグラフである。
【図１９】図１９は、キャパシタに充電された単位面積あたりの電荷量と、不良となったキャパシタの累積度数との関係を調査して得られたグラフである。
【符号の説明】
【０１２４】
１…シリコン基板、１ａ…素子分離溝、２…熱酸化膜、３…窒化シリコン膜、３ａ…開口、４…第１レジストパターン、６…素子分離絶縁膜、８…第２レジストパターン、９…第１nウェル、１０…第３レジストパターン、１１…pウェル、１２…第４レジストパターン、１３…第２nウェル、１５…第５レジストパターン、１６…第１の閾値電圧調整用n型不純物拡散領域、１７…第６レジストパターン、１８…第１の閾値電圧調整用p型不純物拡散領域、１９…第７レジストパターン、２０…第２の閾値電圧調整用n型不純物拡散領域、２１…第８レジストパターン、２２…第２の閾値電圧調整用p型不純物拡散領域、２３…第９レジストパターン、２４…n型不純物拡散領域、２５…キャパシタ誘電体膜、２６…第１ゲート絶縁膜、２７…第１０レジストパターン、２８…第２ゲート絶縁膜、３０…導電膜、３０ａ…ゲート電極、３０ｂ…キャパシタ上部電極、３０ｃ…抵抗パターン、３１…第１１レジストパターン、３２…第１２レジストパターン、３３…第１n型ソース／ドレインエクステンション、３４…コンタクト用低濃度n型不純物拡散領域、３６…第１３レジストパターン、３７…第１p型ソース／ドレインエクステンション、３８…第１４レジストパターン、４０…第１５レジストパターン、４１…第２n型ソース／ドレインエクステンション、４２…高濃度n型不純物拡散領域、４４…第１６レジストパターン、４５…第２p型ソース／ドレインエクステンション、４６…サイドウォール用絶縁膜、４６ａ…絶縁性サイドウォール、４６ｂ、４６ｃ…シリサイドブロック、４７…第１７レジストパターン、５０…第１８レジストパターン、５１…p型ソース／ドレイン領域、５２…第１９レジストパターン、５３…n型ソース／ドレイン領域、５４…コンタクト用高濃度n型不純物拡散領域、５５…高融点金属シリサイド層、５７…カバー絶縁膜、５８…層間絶縁膜、５８ａ…ホール、６０…導電性プラグ。
【図１】
2007067068.tif 000003
【図２】
2007067068.tif 000004
【図３】
2007067068.tif 000005
【図４】
2007067068.tif 000006
【図５】
2007067068.tif 000007
【図６】
2007067068.tif 000008
【図７】
2007067068.tif 000009
【図８】
2007067068.tif 000010
【図９】
2007067068.tif 000011
【図１０】
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【図１１】
2007067068.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2007067068.tif 000018
【図１７】
2007067068.tif 000019
【図１８】
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【図１９】
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