(57)【要約】【課題】直列入／出力インターフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、チップの内部動作モードを決定するモードレジスタのセットを規定すること。正常動作モードの際にフレーム単位のプロトコル方式で情報を処理する直列接続モードと、ＤＲＡＭコアテストモードの際に並列接続モードとに進入するモードレジスタのセットを規定すること。【解決方法】本発明のマルチポートメモリ素子、外部装置及び直列入／出力インターフェースを支援する複数のポートと、該ポートと並列に情報送受信を行う複数のバンクと、モードレジスタイネーブル信号に応答して並列に入力される入力信号を伝送して前記グローバルデータバスに伝達する複数の入力信号伝送部と、前記入力信号に応じて正常動作モード又はテスト動作モードへの進入を決定するモードレジスタのセット部とを備える。【選択図】図９
2007287306.tif 000002
【特許請求の範囲】
【請求項１】
外部装置及び直列入／出力インターフェースを支援する複数のポートと、
該ポートと並列に情報送受信を行う複数のバンクと、
モードレジスタイネーブル信号に応答して並列に入力される入力信号を伝送して前記グローバルデータバスに伝達する複数の入力信号伝送部と、
前記モードレジスタイネーブル信号に応答して前記グローバルデータバスを介して入力される前記入力信号に応じて正常動作モード又はテスト動作モードへの進入を決定するモードレジスタのセット部と
を備えることを特徴とするマルチポートメモリ素子。
【請求項２】
前記複数のポート及び前記複数の入力信号伝送部が、伝送パッドと接続されており、１つのポート及び１つの入力信号伝送部が、１つの伝送パッドを共有することを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項３】
前記テスト動作モードの際に前記モードレジスタのセット部から出力されるテストイネーブル信号に応答して複数のテストパッドを介して入力される入力情報信号を前記グローバルデータバスに伝達するテスト入／出力制御部をさらに備えることを特徴とする請求項２に記載のマルチポートメモリ素子。
【請求項４】
前記テスト入／出力制御部が、前記テスト動作モードの際に前記テストイネーブル信号に応答して前記バンクから出力され、前記グローバルデータバスを介して入力される出力情報信号を受信して前記複数のテストパッドに伝達されることを特徴とする請求項３に記載のマルチポートメモリ素子。
【請求項５】
前記モードレジスタのセット部が、前記入力信号の最下位のビットの状態に応じて前記正常動作モードと前記テスト動作モードとのうち、いずれか１つに進入させることを特徴とする請求項３に記載のマルチポートメモリ素子。
【請求項６】
前記入力信号の最下位のビットが論理ハイレベルの場合、前記テスト動作モードに進入することを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項７】
前記入力信号の最下位のビットが論理ハイレベルの場合、前記正常動作モードに進入することを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項８】
前記ポートが、前記テスト動作モードの際に前記モードレジスタイネーブル信号に応答して前記複数の伝送パッドで入力される入力信号を受信しないように構成されることを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項９】
前記入力信号の最下位のビットが論理ローレベルの場合、前記正常動作モードに進入することを特徴とする請求項４に記載のマルチポートメモリ素子。
【請求項１０】
前記グローバルデータバスが、
前記伝送パッドから入力される入力信号を受信して伝達する第１データバスと、
前記バンクから出力される出力信号を受信して伝達する第２データバスと
を備えることを特徴とする請求項２に記載のマルチポートメモリ素子。
【請求項１１】
前記テスト動作モードの際に前記入力信号伝送部から入力される入力信号が、前記第１データバスを介して前記モードレジスタのセット部に伝達されることを特徴とする請求項１０に記載のマルチポートメモリ素子。
【請求項１２】
前記正常動作モードの際に、前記ポートから入力される入力信号が、前記第１データバスを介して前記バンクに伝達されることを特徴とする請求項１０に記載のマルチポートメモリ素子。
【請求項１３】
前記正常動作モードの際に前記バンクから出力される出力信号が、前記第２データバスを介して前記ポートに伝達されることを特徴とする請求項１０に記載のマルチポートメモリ素子。
【請求項１４】
前記モードレジスタのセット部が、前記テスト動作モードの際に複数の第３パッドからバンク情報信号を受信して前記バンクのうち、いずれか１つを選択するバンク選択信号を生成することを特徴とする請求項１に記載のマルチポートメモリ素子。
【請求項１５】
前記テスト動作モードの際に前記バンクが、前記バンク選択信号に応答して前記グローバルデータバスを介して伝達されたテスト信号及び前記入力情報信号を受信して処理することを特徴とする請求項１４に記載のマルチポートメモリ素子。
【請求項１６】
直列入／出力インターフェース及び並列入／出力インターフェースで外部装置との情報通信を行うようにマルチインターフェースを支援するマルチポートメモリ素子の動作モード制御方法において、
モードレジスタイネーブル信号に応答して前記並列入／出力インターフェースで入力信号を受信し、前記入力信号に応じて正常動作モードとテスト動作モードとのうち、いずれか１つの動作モードへの進入を決定することを特徴とするマルチポートメモリ素子の動作モード制御方法。
【請求項１７】
前記正常動作モードの際には前記直列入／出力インターフェースに切り換えて前記外部装置との情報通信を行うように制御することを特徴とする請求項１６に記載のマルチメモリ素子の動作モード制御方法。
【請求項１８】
前記テスト動作モードの際には前記並列入／出力インターフェースに切り換えて前記外部装置と情報通信を行うように制御することを特徴とする請求項１６に記載のマルチポートメモリ素子の動作モード制御方法。
【請求項１９】
前記入力信号の最下位のビットの状態に応じて前記正常動作モードと前記テスト動作モードとのうち、いずれか１つの動作モードが決定されるように制御することを特徴とする請求項１６に記載のマルチポートメモリ素子の動作モード制御方法。
【請求項２０】
前記入力信号のビットのうち、最下位のビットが論理ハイレベル状態の場合、前記テスト動作モードに進入するように制御することを特徴とする請求項１９に記載のマルチポートメモリ素子の動作モード制御方法。
【請求項２１】
前記入力信号のビットのうち、最下位のビットが論理ハイレベル状態の場合、前記正常動作モードに進入するように制御することを特徴とする請求項１９に記載のマルチポートメモリ素子の動作モード制御方法。
【請求項２２】
直列入／出力インターフェース及び並列入／出力インターフェースで外部装置との情報通信を行うようにマルチインターフェースを支援するマルチポートメモリ素子の動作モード制御方法において、
モードレジスタイネーブル信号に応答して前記並列入／出力インターフェースで入力信号を受信するステップと、
前記入力信号に応じて正常動作モードとテスト動作モードとのうち、いずれか１つの動作モードへの進入を決定するステップと、
前記テスト動作モードに進入する場合、前記並列入／出力インターフェースで前記テスト動作を行い、前記正常動作モードに進入する場合、前記直列入／出力インターフェースに切り換えて正常動作を行うステップと
を含むことを特徴とするマルチポートメモリ素子の動作モード制御方法。
【請求項２３】
前記テスト動作を行った後、前記モードレジスタイネーブル信号に応答して前記正常動作モードに進入するのかを決定するステップをさらに含むことを特徴とする請求項２２に記載のマルチポートメモリ素子の動作モード制御方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、外部装置及び複数の併行（ｍｕｌｔｉｐｌｅ  ｃｏｎｃｕｒｒｅｎｔ）処理のため、直列入／出力インターフェースを有するマルチポートメモリ素子のチップの内部動作モード（正常動作及びテストモード）を決定するモードレジスタのセットに関する。
【背景技術】
【０００２】
通常、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）をはじめとするほとんどのメモリ素子は、１つのポート（１つのポートに複数の入／出力ピンセットが存在する）を備える。すなわち、外部チップセットとの情報（ｄａｔａ）交換のために１つのポートのみを備えている。このような単一ポートを有するメモリ素子は、複数の入／出力ピンに接続された信号線を介して同時に複数のビット（ｂｉｔ）情報を伝送する並列入／出力インターフェースを用いている。すなわち、複数の入／出力ピンを介して外部装置と情報とを並列的に交換する。
【０００３】
上述の入／出力インターフェースは、互いに異なる機能を有する単位素子を信号線で互いに接続して送／受信情報が正確に相手に伝送されるようにする電気的、機械的取扱方法であって、後述の入／出力インターフェースも、これと同じ意味に解析するべきである。また、信号線は、通常、アドレス信号、情報信号、及び制御信号などのような信号を伝送するバス（ｂｕｓ）をいい、後述の信号線は、説明の便宜上、通称バスと命名する。
【０００４】
並列入／出力インターフェースは、複数のバスを介して、複数のビットの情報を同時に伝送することができるため情報処理効率（速度）に優れ、このため、主に高速を要する短距離伝送に利用される。しかし、並列入／出力インターフェースは、入／出力情報を伝送するバスが増加するため、その距離が長くなれば製品のコストが高くなる。また、マルチメディアシステムのハードウェアの側面からみると、単一ポートという制約のため、様々なマルチメディア機能を支援するためには、複数のメモリ素子を独立的に構成したり、１つの機能に対する動作を行う際に他の機能の動作を同時に行うことができないという短所がある。
【０００５】
上述のような並列入／出力インターフェースの短所を考慮して並列入／出力インターフェースを有するメモリ素子を、直列入／出力インターフェースに転換しようとする努力が続いており、また、他の直列入／出力インターフェースを有する装置との互換性の拡張などを考慮して半導体メモリ素子の入出力環境が直列入／出力インターフェースに転換することが要求されている。それだけでなく、表示装置、例えば、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  ＴｅｌｅＶｉｓｉｏｎ）及びＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ＴＶのような表示装置には、オーディオやビデオなどのような応用素子が内蔵されており、このような応用素子は、独立的な情報処理が要求されるため、複数のポートを介して直列入／出力インターフェースを有するマルチポートメモリ素子の開発に対する要求が非常に強まっている状況である。
【０００６】
このため、本発明の出願人は、２００５年９月２９日付で特許出願された大韓民国特許出願第２００５−９０９３６号を先出願として２００６年４月１１日付で優先権主張出願された大韓民国特許出願第２００６−００３２９４８号に開示されたように直列入／出力インターフェースを有するマルチ−ポートメモリ素子の構造を提案した。
【０００７】
図１は、大韓民国特許出願第２００６−００３２９４８号に係るマルチポートメモリ素子の構造を説明するために示す概念図である。ここでは、説明の便宜上、４つのポートＰＯＲＴ０〜ＰＯＲＴ３及び８つのバンクＢＡＮＫ０〜ＢＡＮＫ７を備え、１６ビットの情報のフレームを有し、６４ビットのプリフェッチ（ｐｒｅ−ｆｅｔｃｈ）動作を行うメモリ素子を例として説明する。
【０００８】
同図に示すように、提案されたマルチポートメモリ素子は、コア領域の中央部に行（ｒｏｗ）方向（図面では左右方向）に配置され、それぞれ互いに異なる目標（ｔａｒｇｅｔ）外部装置と独立的に直列情報通信を行う複数のポートＰＯＲＴ０〜ＰＯＲＴ３、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を境界として上部及び下部にそれぞれ一定個数分、行方向に配置された複数のバンクＢＡＮＫ０〜ＢＡＮＫ３及びバンクＢＡＮＫ４〜ＢＡＮＫ７、コア領域の上に配置された複数のバンクＢＡＮＫ０〜ＢＡＮＫ３とポートＰＯＲＴ０〜ＰＯＲＴ３との間に行方向に配置され、並列情報伝送を行う第１グローバルデータバスＧＩＯ＿ＯＵＴ、コア領域の下に配置された複数のバンクＢＡＮＫ４〜ＢＡＮＫ７とポートＰＯＲＴ０〜ＰＯＲＴ３と間に行方向に配置され、並列情報伝送を行う第２グローバルデータバスＧＩＯ＿ＩＮ、並びに、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮと複数のバンクＢＡＮＫ０〜ＢＡＮＫ７との間で信号伝送を制御するバンク制御部ＢＣ０〜ＢＣ７とを備える。
【０００９】
図１に示すマルチポートメモリ素子の各構成要素を具体的に説明すると、次の通りである。
【００１０】
８つの各バンクＢＡＮＫ０〜ＢＡＮＫ７は、図２に示すように、Ｎ×Ｍ（Ｎ、Ｍは自然数）個のメモリセルＭＣが行列状に配置されたメモリセルアレイ１０、行／列ライン別にメモリセルを選択する行デコーダ１１及び列デコーダ１２を備え、各バンク内には通常のＤＲＡＭコア領域において必須となっている情報バス感知増幅器１４（Ｄａｔａ  Ｂｕｓ  ＳｅｎｓｅＡｍｐｌｉｆｉｅｒ，ＤＢＳＡ）、等化器（ｅｑｕａｌｉｚｅｒ、図示せず）及び書き込みドライバー１３（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ，Ｗ／Ｄ）を備える。このような構成を備えたバンクＢＡＮＫ０〜ＢＡＮＫ７は、複数のポートＰＯＲＴ０〜ＰＯＲＴ３を境界としてコア領域を二分して互いに対称的に、上部に４つのバンクＢＡＮＫ０〜ＢＡＮＫ３が行方向に配置され、下部には、残り４つのバンクＢＡＮＫ４〜ＢＡＮＫ７が配置される。一方、上記において、情報バスはビットラインであって列ラインに該当する。
【００１１】
４つの各ポートＰＯＲＴ０〜ＰＯＲＴ３は、コア領域の中央部に配置され、全てのバンクＢＡＮＫ０〜ＢＡＮＫ７に独立的にアクセスすることができるように第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮと接続される。また、図３に示すように、受信パッドＲｘを介して外部装置（応用素子）から入力される入力信号及び第１グローバルデータバスＧＩＯ＿ＯＵＴを介してバンクＢＡＮＫ０〜ＢＡＮＫ７から出力される出力信号が同時に伝達されるように受信パッドＲｘから前記入力信号を受信する受信部４１及び、前記出力信号を伝送パッドＴｘを介して外部装置に送信する送信部４２を独立的に備える。
【００１２】
受信部４１は、外部装置から受信パッドＲｘを介して直列に入力される２０ビットのフレームの入力信号を並列化してＤＲＡＭ動作に有効な２６ビットの有効信号に変換して出力する。ここで、２６ビットの有効信号は、８ビットのポート／バンク選択（ｐｏｒｔ／ｂａｎｋ  ｓｅｌｅｃｔ）信号Ｐｉ＿ＢＫ<０：７>（ここで、「ｉ」は、ポート数に対応する自然数であって、「０〜３」となる）と、１８ビットの入力有効情報信号Ｐｉ＿ＲＸ<０：１７>（ここで、「ｉ」は「０〜３」）とで構成される。また、１８ビットの入力有効情報信号Ｐｉ＿ＲＸ<０：１７>は、１つの命令フラグ信号、１つのＲＡＳ／ＤＭ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ／Ｄａｔａ  Ｍａｓｋ）及び、１６ビットの命令／アドレス／情報信号で構成される。このとき、１６ビットの命令／アドレス／情報信号は、１６ビットの信号が命令と認識されることもあり、アドレスと認識されることもあり、情報と認識されることもあることを意味する。
【００１３】
一方、信号伝送のためのプロトコル状として入力信号のフレーム状態を図４Ａ〜図４Ｆで示している。図４Ａは、基本フレーム状態であり、図４Ｂは、書き込み命令のフレーム状態であり、図４Ｃは、書き込み情報のフレーム状態であり、図４Ｄは、読み出し命令のフレーム状態であり、図４Ｅは、読み出し情報のフレーム状態であり、図４Ｆは、命令のフレーム状態である。
【００１４】
一例として図４Ｂ及び図４Ｃに示す書き込み命令／情報のフレームを説明すると、次の通りである。
【００１５】
図４Ｂに示すように、書き込み命令のフレーム状態は、２０ビット単位の直列化された信号であって外部装置から入力され、各ビットのうち１９及び１８番目のビットＰＨＹは、物理的リンクコーディング（ｐｈｙｓｉｃａｌ  ｌｉｎｋ  ｃｏｄｉｎｇ）ビットに該当し、それから、１７番目のビットＣＭＤ、１６〜１４番目のビットは、それぞれＡＣＴ（ａｃｔｉｖｅ），ＷＴ（ｗｒｉｔｅ），ＰＣＧ（ｐｒｅｃｈａｒｇｅ）に該当する信号であって、ＡＣＴは、内部アクティブ信号、ＷＴは、内部書き込み命令信号、及びＰＣＧは内部非アクティブ信号を示す。例えば、正常な書き込み動作の際には、１７〜１４番目のビットが「１０１０」となり、自動−プリーチャージ（ａｕｔｏ−ｐｒｅｃｈａｒｇｅ）を有する書き込み動作の際には「１０１１」となる。また、１３〜１０番目のビットＵＤＭは、４クロックかけて印加される書き込み情報の上位バイト書き込み情報マスク（ｕｐｐｅｒ−ｂｙｔｅ  ｗｒｉｔｅ  ｄａｔａ  ｍａｓｋ）信号として用いられる。また、９〜６番目のビットＢＡＮＫは、書き込み動作の際に用いられるバンク情報を示しており、５〜０番目のビットＣＯＬＵＭＮ  ＡＤＤＲＥＳＳは、列アドレスを示す。
【００１６】
一方、図４Ｃに示す書き込み情報のフレームは、図４Ｂに示した書き込み命令のフレームが入力された後、１６ビット書き込み情報が４クロックにかけて入力される。書き込み情報のフレーム状態において、１７番目のビットＣＭＤは、論理ローレベル（ＬＯＷ、「０」）にならなければならず、１６番目のビットＬＤＭは、入力される情報の下位バイト書き込み情報マスク（ｌｏｗｅｒ−ｂｙｔｅ  ｗｒｉｔｅ  ｄａｔａ  ｍａｓｋ）信号であり、１５〜８番目のビットＵＰＰＥＲ  ＢＹＴＥ及び７〜０番目のビットＬＯＷＥＲ  ＢＹＴＥは、それぞれ書き込み情報の上位バイト及び下位バイトを示す。
【００１７】
上記の動作を実現するための一例として受信部４１の構成を説明すると、次の通りである。
【００１８】
図３に示すように、受信部４１は、並列化部４１１、命令生成部４１２、バンクアドレス生成部４１３、バンクアドレス出力部４１４、及び入力有効情報出力部４１５を備える。
【００１９】
並列化部４１１は、外部装置から受信パッドＲｘを介して直列信号として入力される２０ビット（１フレーム）の入力信号を受信して２０ビットの並列信号に変換して出力する。
【００２０】
命令生成部４１２は、並列化部４１１から出力される２０ビットのフレームの入力信号のビットのうち、１７番目のビット（命令フラグビット）を利用して入力信号がどのような動作を行う信号であるかを判断する。すなわち、図４Ｂに示したフレームにおいて、１７番目のビットが「０」の場合、書き込み動作を行う信号と判断し、「１」の場合、読み出し動作を行う信号と判断する。また、命令生成部４１２は、入力信号のビットのうち、バンク情報として活用されるビット（ここでは、８つのバンクであることから３ビットが用いられ、図４Ａにおいて、フレームペイロードに含まれるビットに含まれる）を出力する。
【００２１】
バンクアドレス生成部４１３は、命令生成部４１２からバンクＢＡＮＫ０〜ＢＡＮＫ７のうち、当該バンクを選択する選択情報として活用されるビット（ここでは、３ビット）を受信して、８ビットのバンクアドレスを生成して出力する。このため、バンクアドレス生成部４１３は、３ビットの入力信号を受信して８ビットの出力信号を出力する３×８デコーダ（ｄｅｃｏｄｅｒ）で構成される。
【００２２】
バンクアドレス出力部４１４は、バンクアドレス生成部４１３からバンクアドレスを受信し、バンクアドレスに対応する８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>を第２グローバルデータバスＧＩＯ＿ＩＮを介して伝達する。このため、バンクアドレス出力部４１４は、複数の出力ドライバー（ｄｒｉｖｅｒ）で構成され、出力ドライバーは、公知の全ての出力ドライバーを含む。
【００２３】
入力有効情報出力部４１５は、並列化部４１１を介して入力される１８ビットの有効情報信号Ｐｉ＿ＲＸ<０：１７>を第２グローバルデータバスＧＩＯ＿ＩＮを介して伝達する。このため、入力有効情報出力部４１５は、バンクアドレス出力部４１４同様、複数の出力ドライバーで構成される。
【００２４】
送信部４２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介してバンクＢＡＮＫ０〜ＢＡＮＫ７から並列に入力される出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>（ここで、ｉは０〜３）を直列化して送信パッドＴｘに出力する。
【００２５】
このため、送信部４２は、直列化部４２１及び出力有効情報入力部４２２を備える。
【００２６】
出力有効情報入力部４２２は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介してバンクＢＡＮＫ０〜ＢＡＮＫ７から１６ビットの出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を並列に受信し、命令生成部４１２の制御（書き込み又は読み出し動作に応じる情報信号入出力制御）に応答して１６ビットの出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を伝送プロトコルに適合するようにパケット化した後、２０ビットのフレームを有する出力信号を生成して出力する。このため、出力有効情報入力部４２２は、複数の入力ドライバーで構成される。
【００２７】
直列化部４２１は、出力有効情報入力部４２２から並列に入力される２０ビットの出力信号を直列化し、直列化された２０ビットの出力信号を順次送信パッドＴｘに出力する。
【００２８】
一方、第１グローバルデータバスＧＩＯ＿ＯＵＴは、各バンクＢＡＮＫ０〜ＢＡＮＫ７から入力される出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を並列で各ポートＰＯＲＴ０〜ＰＯＲＴ３に独立的に伝達するために合計６４ビット（１６（情報ビット数）×４（ポート数）ビット）のバスで構成される。
【００２９】
第２グローバルデータバスＧＩＯ＿ＩＮは、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの信号（１８ビットの入力有効情報信号及び８ビットのバンク選択信号を含む）を並列で各バンクＢＡＮＫ０〜ＢＡＮＫ７に独立的に伝達するために合計１０４個（２６（情報ビット数）×４（ポート数）個）のバスで構成される。
【００３０】
このような第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮは、各バンク制御部ＢＣ０〜ＢＣ７又は各ポートＰＯＲＴ０〜ＰＯＲＴ３との信号伝送のためにローカルデータバスと接続される。ローカルデータバスは、第１グローバルデータバスＧＩＯ＿ＯＵＴ及び第２グローバルデータバスＧＩＯ＿ＩＮを、各バンク制御部ＢＣ０〜ＢＣ７及び各ポートＰＯＲＴ０〜ＰＯＲＴ３と接続させる。ここでは、説明の便宜上、接続させる対象によって第１〜第４ローカルデータバスに区分して説明する。
図５は、図１に示したバンク制御部の構成を示す構成図である。各バンク制御部ＢＣ０〜ＢＣ７は、各バンクＢＡＮＫ０〜ＢＡＮＫ７を担当するために各バンクごとに１つずつ設置され、当該バンク（担当バンク）と各ポートＰＯＲＴ０〜ＰＯＲＴ３との間の信号伝送を担当する。
【００３１】
同図に示すように各バンク制御部ＢＣ０〜ＢＣ７は、並列化部６１、直列化部６２、ステートマシン６３、入力信号状態判別部６４、バンク選択部６５、及びポート選択部６６を備える。
【００３２】
まず、バンク選択部６５は、ポート／バンク選択信号に応答して複数のポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ独立的に入力される入力有効情報信号Ｐｉ＿ＲＸ<０：１７>のうち、担当する当該バンクに入力されるべき信号のみを選択して当該バンクに伝達する機能を行う。このような動作を行う理由は、全てのポートＰＯＲＴ０〜ＰＯＲＴ３から第２グローバルデータバスＧＩＯ＿ＩＮを介して同時に入力有効情報信号Ｐｉ＿ＲＸ<０：１７>が入力され得るからである。このとき、ポート／バンク選択信号は、図３に示したバンクＢＡＮＫ０〜ＢＡＮＫ３のバンクアドレス出力部４１４のバンク選択信号Ｐｉ＿ＢＫ<０：７>を含む。このようなバンク選択部６５は、第２グローバルデータバスＧＩＯ＿ＩＮを介してポートＰＯＲＴ０〜ＰＯＲＴ３からそれぞれ入力される１８ビットの入力有効情報信号Ｐｉ＿ＲＸ<０：１７>、及びバンクを選択するポート／バンク選択信号Ｐｉ＿ＢＫ<０：７>を含み、合計２６ビットの信号を受信して１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>を出力する。
【００３３】
バンク選択部６５から出力される１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>のうち、１６ビットは、情報、アドレス又はバンクの状態決定信号（命令信号）として用いられ、１ビットの信号は、アクティブフラグ信号として用いられ、残りの１ビットの信号は、１６ビットの信号が情報信号であるか否か（アドレス又は命令信号）を判別する命令フラグ信号として用いられる。ここでは、一例としてＢＯ＿ＲＸ<１７>を命令フラグ信号として用いて、ＢＯ＿ＲＸ<１６>をアクティブフラグ信号として用いる。ここで、命令フラグ信号ＢＯ＿ＲＸ<１７>は、ステートマシン６３のイネーブル信号として用いられ、アクティブフラグ信号は、ＤＲＡＭ素子において動作信号として用いられるＲＡＳ／ＤＭ信号として用いられる。参考に、「ＲＡＳ」は、ＤＲＡＭ全体を制御するチップイネーブル信号であって、ＤＲＡＭ動作の初期信号である。
【００３４】
入力信号状態判別部６４は、バンク選択部６５から１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>を受信し、受信した１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>が情報、アドレス又は命令信号であるかを判別する。具体的には、入力信号状態判別部６４は、１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>のうち、最上位ビットの命令フラグ信号ＢＯ＿ＲＸ<１７>の状態（「０」又は「１」）を判別し、１７番目のビットＢＯ＿ＲＸ<１６>を除く残り１６ビットの信号ＢＯ＿ＲＸ<０：１５>が情報、アドレス又は命令信号であるか判別する。このとき、命令フラグ信号ＢＯ＿ＲＸ<１７>の状態に応じて残り１６ビットの信号ＢＯ＿ＲＸ<０：１５>が情報信号ではないと判別されれば、１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>をステートマシン６３に出力する。また、情報信号の場合であれば、１６ビットの信号ＢＯ＿ＲＸ<０：１５>を並列化部６１に出力する。
【００３５】
ステートマシン６３は、入力信号状態判別部６４から伝送された１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>を受信し、この信号を利用してＤＲＡＭの動作を制御するアドレス／命令信号ＡＤＤ／ＣＯＮを出力する。ここで、アドレス／命令信号ＡＤＤ／ＣＯＮは、内部アクティブ命令信号ＡＣＴ、内部非アクティブ命令信号ＰＣＧ、内部読み出し命令信号ＲＥＡＤ、内部書き込み命令信号ＷＲＩＴＥなどの内部命令信号、及び行アドレス、列アドレスなどの内部アドレス信号、入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４、制御信号ＤＲＶＥＮ＿Ｐ<０：３>、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号ＰＯＵＴ<０：３>などの内部制御信号を生成して出力する。
【００３６】
図６は、図５に示したステートマシン６３の構成を示す構成図である。
【００３７】
同図に示すように、ステートマシン６３は、命令生成部６３１、入力情報ストローブ生成部６３２、行アドレス生成部６３３、列アドレス生成部６３４、読み出し情報パイプ制御部６３５、及び情報出力制御部６３６を備える。
【００３８】
命令生成部６３１は、１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>のうち、最上位ビットのＢＯ＿ＲＸ<１７>に応答してイネーブルされ、他のビットＢＯ＿ＲＸ<０：１５>をデコードして内部アクティブ命令信号ＡＣＴ、内部非アクティブ命令信号ＰＣＧ、内部読み出し命令信号ＲＥＡＤ、内部書き込み命令信号ＷＲＩＴＥなどの内部命令信号を生成する。このような命令生成部６３１は、「ｎ」（自然数）個のデジタル信号を受信して２ｎ個のデジタル信号を生成するデコーダで構成される。
【００３９】
入力情報ストローブ生成部６３２は、１８ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１７>のうち、最上位ビットのＢＯ＿ＲＸ<１７>及び内部書き込み命令信号ＷＲＩＴＥに応答して入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４を生成する。ここで、入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>，ＤＳＴＲＯＢＥ６４は、並列化部６１の動作を制御する制御信号として用いられる。
【００４０】
行アドレス生成部６３３は、内部アクティブ命令信号ＡＣＴに応答（同期）してバンク有効情報信号ＢＯ＿ＲＸ<０：ｍ>（ここで、ｍは自然数）を行アドレスＸＡＤＤ<０：ｍ>として生成して出力する。
【００４１】
列アドレス生成部６３４は、内部書き込み命令信号ＷＲＩＴＥ及び内部読み出し命令信号ＲＥＡＤに応答してバンク有効情報信号ＢＯ＿ＲＸ<０：ｎ>（ここで、ｎは自然数）を列アドレスＹＡＤＤ<０：ｎ>として生成して出力する。
【００４２】
読み出し情報パイプ制御部６３５は、内部読み出し命令信号ＲＥＡＤに応答してパイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ、及びパイプ出力制御信号ＰＯＵＴ<０：３>を生成して出力する。
【００４３】
情報出力制御部６３６は、内部読み出し命令信号ＲＥＡＤに応答してバンク選択信号Ｐｉ＿ＢＫ<０：７>（同図面では一例としてバンクＢＡＮＫ０を選択する信号として特定しでＢＲＸ＿Ｐ<０：３>と示す）を利用して制御信号ＤＲＶＥＮ＿Ｐ<０：３>を生成して出力する。ここで、制御信号ＤＲＶＥＮ＿Ｐ<０：３>は、ポート選択部６６の動作を制御する制御信号として用いられる。
【００４４】
一方、並列化部６１は、入力信号状態判別部６４から伝送された１６ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１５>を並列化して６４ビットの並列化された信号を出力する。すなわち、入力信号状態判別部６４から伝送された信号ＢＯ＿ＲＸ<０：１５>は、既に並列化された信号状態で入力されるが、バンクＢＡＮＫ０〜ＢＡＮＫ７のメモリセル領域で、６４ビットで情報を処理（書き込み又は読み出し動作を行う）するため、１６ビットの情報を６４ビットの情報に変換する必要がある
【００４５】
直列化部６２は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号ＰＯＵＴ<０：３>に応答してバンクの情報バスと接続された６４ビットの情報バス感知増幅器（ＤＢＳＡ）１４から出力される６４ビットの情報信号を１６ビットの情報信号ＤＯ<０：１５>＿Ｂ０に直列化して出力する。
【００４６】
一方、図５に示すように、ポート選択部６６は、直列化部６２から１６ビットずつ出力される情報信号ＤＯ<０：１５>＿Ｂ０を順次受信し、ポート／バンク選択信号によって選択されたポートに出力有効情報信号Ｐｉ＿ＤＡＴＡ<０：１５>を出力する。
【００４７】
このようなポート選択部６６は、デマルチプレクサで構成され、各デマルチプレクサは、全てのポートＰＯＲＴ０〜ＰＯＲＴ３と独立的に信号伝送を行うことができるように各ポートＰＯＲＴ０〜ＰＯＲＴ３に割り当てられている。また、各デマルチプレクサは、１６ビットの情報信号ＤＯ<０：１５>＿Ｂ０を処理するために１６個のドライバーで構成される。
【００４８】
各バンクＢＡＮＫ０〜ＢＡＮＫ７からポートＰＯＲＴ０〜ＰＯＲＴ３に出力される信号は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して全てのバンクＢＡＮＫ０〜ＢＡＮＫ７が共有するようになっていることから、各ドライバーは、他のバンクに影響を与えないようにするため、トライステートバッファ（ｔｒｉ−ｓｔａｔｅ  ｂｕｆｆｅｒ）で構成されることが望ましい。
【００４９】
以下、上記のように構成された本発明の実施形態に係るマルチポートメモリ素子の動作を説明する。
【００５０】
図７は、ポートＰＯＲＴ０〜ＰＯＲＴ３からバンクＢＡＮＫ０〜ＢＡＮＫ７への信号Ｐｉ＿ＢＫ<０：７>，Ｐｉ＿Ｒｘ<０：１７>経路を説明するために示す図であり、図８は、バンクＢＡＮＫ０〜ＢＡＮＫ７からポートＰＯＲＴ０〜ＰＯＲＴ３への信号Ｐｉ＿ＤＡＴＡ<０：１５>経路を説明するために示す図である。一方、図７において、「ＢＫｊ＿Ｐ<０：３>」（ここで、ｊは０〜７）は、バンク選択信号「Ｐｉ＿ＢＫ<０：７>」と同じ信号であって、説明の便宜上、その表示を別にした。
【００５１】
まず、ポートＰＯＲＴ０からバンクＢＡＮＫ１への入力信号経路を説明する。
【００５２】
図７に示すように、外部装置から受信パッドＲｘを介してポートＰＯＲＴ０に１８ビットの入力信号（物理的リンクコーディングビットを除く）が直列に入力されると、ポートＰＯＲＴ０は、１８ビットの入力信号を２６ビットの有効な信号に変換して第２グローバルデータバスＧＩＯ＿ＩＮを介して伝送する。このとき、第２グローバルデータバスＧＩＯ＿ＩＮは、第２ローカルデータバスＬＩＯ＿ＢＩＮ（図１参照）を介してバンクＢＡＮＫ１だけでなく、残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７と接続された状態であるため、２６ビットの有効信号は、第２ローカルデータバスＬＩＯ＿ＢＩＮを介して全てのバンクＢＡＮＫ０〜ＢＡＮＫ７のバンク選択部６５（図５参照）に伝達される。
【００５３】
ポートＰＯＲＴ０から伝達される２６ビットの有効信号、特に、入力有効情報信号Ｐ０＿ＲＸ<０：１７>は、バンクＢＡＮＫ１にのみ伝達されるべき信号であることから、バンクＢＡＮＫ１を除く残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７への伝達を遮断する必要がある。このように、バンクＢＡＮＫ１を除く残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７に入力有効情報信号Ｐ０＿ＲＸ<０：１７>が伝達されることを遮断する信号としてバンク選択信号Ｐ０＿ＢＫ<０：７>が用いられる。
【００５４】
バンク選択信号Ｐ０＿ＢＫ<０：７>は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>と共にポートＰＯＲＴ０から提供される２６ビットの有効信号を構成する。このようなバンク選択信号Ｐ０＿ＢＫ<０：７>は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>と共に第２グローバルデータバスＧＩＯ＿ＩＮを介してバンクＢＡＮＫ１のバンク選択部６５、例えば、マルチプレクサに入力されて動作を制御する。
【００５５】
バンクＢＡＮＫ１の入力信号の伝送を担当するバンク選択部６５は、バンク選択信号Ｐ０＿ＢＫ<０：７>、すなわち「ＢＫ１＿Ｐ<０：３>」によって動作（イネーブル）され、第２グローバルデータバスＧＩＯ＿ＩＮを介して入力される入力有効情報信号Ｐ０＿ＲＸ<０：１７>を受信してバンクＢＡＮＫ１に伝達する。このとき、残りのバンク選択信号ＢＫ０＿Ｐ<０：３>，ＢＫ２＿Ｐ<０：３>〜ＢＫ７＿Ｐ<０：３>は、非アクティブ（論理ハイレベル又は論理ローレベル状態）となることから、残りのバンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７のバンク選択部６５は、動作（イネーブル）されなくなり、入力有効情報信号Ｐ０＿ＲＸ<０：１７>は、バンクＢＡＮＫ０，ＢＡＮＫ２〜ＢＡＮＫ７に伝達されなくなる。
【００５６】
続いて、バンクＢＡＮＫ１からポートＰＯＲＴ０への出力信号の経路を説明する。
【００５７】
図８に示すように、バンクＢＡＮＫ１から出力される６４ビットの情報信号は、バンク制御部ＢＣ１の直列化部６２を介して１６ビットの情報信号ＤＯ<０：１５>＿Ｂ０で直列化され、ポート選択部６６、例えば、デマルチプレクサに出力される。デマルチプレクサは、制御信号ＤＲＶＥＮ＿Ｐ<０：３>のうち、アクティブになった制御信号「ＤＲＶＥＮ＿Ｐ<０>」に応答して１６ビットの情報信号ＤＯ<０：１５>＿Ｂ０を出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>にして第１グローバルデータバスＧＩＯ＿ＯＵＴを介して伝達する。
【００５８】
第１グローバルデータバスＧＩＯ＿ＯＵＴに伝達された出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>は、第３ローカルデータバスＬＩＯ＿Ｐ１を介してポートＰＯＲＴ０に伝達される。
【００５９】
続いて、マルチポートメモリ素子の正常な読み出し動作を説明する。ここで、正常な読み出し動作は、当該バンクの特定アドレスから情報を持ち運ぶ動作である。
【００６０】
図１に示すように、受信パッドＲｘを介して読み出し動作に該当する入力信号（図４Ｄ及び図４Ｅ参照）が直列にポートＰＯＲＴ０に入力されると、ポートＰＯＲＴ０は、直列に入力される入力信号を並列化部４１１を介して並列化した後、２６ビットの有効信号に変換して出力する。
【００６１】
ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介して、バンクＢＡＮＫ１を担当するバンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮ及び第２ローカルデータバスＬＩＯ＿ＢＩＮを介して接続されているため、ポートＰＯＲＴ０を含む残りのポートＰＯＲＴ１〜ＰＯＲＴ３からも信号を受信する。
【００６２】
これに伴い、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号にはバンクを選択するために８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、このバンク選択信号Ｐｉ＿ＢＫ<０：７>を利用して当該バンクを選択する。ここでは、バンク選択信号のみアクティブになっているため、バンクＢＡＮＫ１のバンク制御部ＢＣ１では残りのポートＰＯＲＴ１〜ＰＯＲＴ３から伝達された２６ビットの各信号（有効信号ではない）は受信せず、ポートＰＯＲＴ０から入力される入力有効情報信号Ｐ０＿ＲＸ<０：１７>のみを受信する。
バンク制御部ＢＣ１のステートマシン６３は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>を利用して内部アクティブ信号ＡＣＴ及び内部読み出し命令信号ＲＥＡＤをアクティブにして、アクティブになった内部アクティブ信号ＡＣＴ及び内部読み出し命令信号ＲＥＡＤを利用して、行アドレス生成部６３３及び列アドレス生成部６３４を介してバンクＢＡＮＫ１の行アドレス及び列アドレスを生成し、読み出し情報パイプ制御部６３５を介してパイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号をアクティブにして、情報出力制御部６３６を介して制御信号をアクティブにして出力する。
【００６３】
バンク制御部ＢＣ１から入力される内部読み出し命令信号ＲＥＡＤに応答して、当該列アドレスに応じてバンクＢＡＮＫ１から６４ビットの情報が、情報ラインを介して情報バス感知増幅器（ＤＢＳＡ）１４（ここでは６４個）を介してそれぞれ増幅されて直列化部６２に出力される。
【００６４】
直列化部６２に入力された６４ビットの出力信号は、パイプ入力ストローブ信号ＰＩＮＳＴＲＯＢＥ及びパイプ出力制御信号に応答して１６ビットで直列化され、出力される。すなわち、直列化部６２は、６４ビットの出力信号が入力されると、この信号を１６ビットずつ、４単位の直列化された信号に変換及び一時的に格納した後、１６ビットずつポート選択部６６に順次出力する。
【００６５】
ポート選択部６６は、直列化部６２から入力された１６ビットの情報信号ＤＯ<０：１５>＿Ｂ０を制御信号ＤＲＶＥＮ＿Ｐ<０：３>（図５に示すように制御信号ＤＲＶＥＮ＿Ｐ<０：３>は、バンク選択信号ＢＫ０＿Ｐ<０：３>に対応する信号）に応答して第１グローバルデータバスＧＩＯ＿ＯＵＴを介して選択されたポートＰＯＲＴ０に１６ビットずつ出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>を順次出力する。
【００６６】
図３に示すように、ポートＰＯＲＴ０は、第１グローバルデータバスＧＩＯ＿ＯＵＴを介して１６ビットずつ順次出力された出力有効情報信号Ｐ０＿ＤＡＴＡ<０：１５>を並列に受信した後、直列化部４２１を介して直列化して送信パッドＴｘを介して当該外部装置に送信する。
【００６７】
続いて、マルチポートメモリ素子の正常な書き込み動作を説明する。ここで、正常な書き込み動作は、行ごとに、バンクの特定アドレスから情報を持ち運ぶ動作であって、受信パッドＲｘから４フレームの入力信号を受信する。このとき、最初のフレームは、命令信号（以下、命令のフレームとする）（図４Ｂ参照）に該当し、残りの３つのフレームは、情報信号（以下、情報のフレームとする）（図４Ｃ参照）に該当するものであって、それぞれ１６ビットずつ、合計６４ビットとなる。
【００６８】
図１に示すように、受信パッドＲｘを介して書き込み動作に該当する命令のフレーム及び情報のフレームが連続的にポートＰＯＲＴ０に入力されると、ポートＰＯＲＴ０は、直列に入力される各フレーム信号を並列化部４１１を介して並列化した後、２６ビットの有効信号に変換して出力する。
【００６９】
ポートＰＯＲＴ０から出力される２６ビットの有効信号は、第２グローバルデータバスＧＩＯ＿ＩＮを介してバンクＢＡＮＫ１を担当するバンク制御部ＢＣ１のバンク選択部６５に入力される。このとき、バンク制御部ＢＣ１のバンク選択部６５は、全ての第２グローバルデータバスＧＩＯ＿ＩＮ及び第２ローカルデータバスＬＩＯ＿ＢＩＮを介して接続されているため、ポートＰＯＲＴ０を含む残りのポートＰＯＲＴ１〜ＰＯＲＴ３からも信号を受信する。
【００７０】
このため、各ポートＰＯＲＴ０〜ＰＯＲＴ３から入力される２６ビットの有効信号には、バンクを選択するために８ビットのバンク選択信号Ｐｉ＿ＢＫ<０：７>が含まれており、このバンク選択信号Ｐｉ＿ＢＫ<０：７>を利用して当該バンクを選択する。ここでは、バンク選択信号（Ｐ０＿ＢＫ<１>）のみアクティブになっているため、バンクＢＡＮＫ１のバンク制御部ＢＣ１では、残りのポートＰＯＲＴ１〜ＰＯＲＴ３から伝達された２６ビットの各信号（有効信号ではない）は受信せず、ポートＰＯＲＴ０から入力される入力有効情報信号Ｐ０＿ＲＸ<０：１７>のみを受信する。
【００７１】
バンク制御部ＢＣ１のステートマシン６３は、入力有効情報信号Ｐ０＿ＲＸ<０：１７>（命令のフレーム信号に該当）を利用して内部アクティブ信号ＡＣＴ及び内部書き込み命令信号ＷＲＩＴＥをアクティブにし、バンク有効情報信号ＢＯ＿ＲＸ<１７>に応答してアクティブになった内部アクティブ信号ＡＣＴ及び内部書き込み命令信号ＷＲＩＴＥを利用して行アドレス生成部６３３及び列アドレス生成部６３４を介してバンクＢＡＮＫ１の行アドレス及び列アドレスを生成し、入力情報ストローブ生成部６３２を介して入力情報ストローブ信号ＤＳＴＲＯＢＥ１６<０：３>をアクティブにして出力する。
【００７２】
このような状態で、連続的に入力される残りの情報のフレーム（３つのフレーム）信号の入力有効情報信号Ｐ０＿ＲＸ<０：１７>のうち、有効情報信号に該当する１６ビットのバンク有効情報信号ＢＯ＿ＲＸ<０：１５>は、並列化部６１（図５参照）を介して６４ビット（１６×４）に並列化された後、同時に書き込みドライバーを介してバンクＢＡＮＫ１のメモリセルアレイ１０に書き込まれる。
【００７３】
上述のように、書き込み動作の際に１つのバンクに４つのフレーム（命令のフレーム及び情報のフレームを含む）の信号が連続的に入力さると、６４ビットの情報が同時にメモリセルに書き込まれるが、４つのフレームが全て入力される前に他の命令が行われると（割込み（ｉｎｔｅｒｒｕｐｔ）動作）、その時までに入力された情報のみをメモリセルに書き込む。
【００７４】
しかし、このような構造を有するマルチポートメモリ素子は、外部装置と直列入／出力インターフェース方式で情報通信を行うため、通常の汎用ＤＲＡＭでのように命令ピン及びアドレスピンを介して並列に入力される命令信号とアドレス信号との結合によって内部のＣＡＳレイテンシ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ  ｌａｔｅｎｃｙ）やバースト長 （ｂｕｒｓｔ  ｌｅｎｇｔｈ）のようなチップ内のレジスタ（ｒｅｇｉｓｔｅｒ）をセットしてチップの動作モードを決定するモードレジスタのセットを処理する規定は提案されていない。
【特許文献１】特開Ｈ１１−８６５５１
【発明の開示】
【発明が解決しようとする課題】
【００７５】
したがって、本発明は、上記のような従来技術の問題点を解決するためになされたものであって、その目的は次の通りである。
【００７６】
第１に、本発明の目的は、直列入／出力インターフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、チップの内部動作モードを決定するモードレジスタのセットを規定することにある。
【００７７】
第２に、本発明の他の目的は、正常動作モードの際にフレーム単位のプロトコル方式で情報を処理する直列接続モード（ｓｅｒｉａｌ  ａｃｃｅｓｓ  ｍｏｄｅ）と、ＤＲＡＭコアテストモードの際に並列接続モード（ｐａｒａｌｌｅｌ  ａｃｃｅｓｓ  ｍｏｄｅ）とに進入するモードレジスタのセットを規定することにある。
【課題を解決するための手段】
【００７８】
第１の発明は、外部装置及び直列入／出力インターフェースを支援する複数のポートと、該ポートと並列に情報送受信を行う複数のバンクと、モードレジスタイネーブル信号に応答して並列に入力される入力信号を伝送して前記グローバルデータバスに伝達する複数の入力信号伝送部と、前記モードレジスタイネーブル信号に応答して前記グローバルデータバスを介して入力される前記入力信号に応じて正常動作モード又はテスト動作モードへの進入を決定するモードレジスタのセット部とを備えることを特徴とするマルチポートメモリ素子を提供する。
【００７９】
第２の発明は、第１の発明に係り、前記複数のポート及び前記複数の入力信号伝送部が、伝送パッドと接続されており、１つのポート及び１つの入力信号伝送部が、１つの伝送パッドを共有することを特徴とするマルチポートメモリ素子を提供する。
【００８０】
第３の発明は、第２の発明に係り、前記テスト動作モードの際に前記モードレジスタのセット部から出力されるテストイネーブル信号に応答して複数のテストパッドを介して入力される入力情報信号を前記グローバルデータバスに伝達するテスト入／出力制御部をさらに備えることを特徴とするマルチポートメモリ素子を提供する。
【００８１】
第４の発明は、第３の発明に係り、前記テスト入／出力制御部が、前記テスト動作モードの際に前記テストイネーブル信号に応答して前記バンクから出力され、前記グローバルデータバスを介して入力される出力情報信号を受信して前記複数のテストパッドに伝達されることを特徴とするマルチポートメモリ素子を提供する。
【００８２】
第５の発明は、第３の発明に係り、前記モードレジスタのセット部が、前記入力信号の最下位のビットの状態に応じて前記正常動作モードと前記テスト動作モードとのうち、いずれか１つに進入させることを特徴とするマルチポートメモリ素子を提供する。
【００８３】
第６の発明は、第４の発明に係り、前記入力信号の最下位のビットが論理ハイレベルの場合、前記テスト動作モードに進入することを特徴とするマルチポートメモリ素子を提供する。
【００８４】
第７の発明は、第４の発明に係り、前記入力信号の最下位のビットが論理ハイレベルの場合、前記正常動作モードに進入することを特徴とするマルチポートメモリ素子を提供する。
【００８５】
第８の発明は、第１の発明に係り、前記ポートが、前記テスト動作モードの際に前記モードレジスタイネーブル信号に応答して前記複数の伝送パッドで入力される入力信号を受信しないように構成されることを特徴とするマルチポートメモリ素子を提供する。
【００８６】
第９の発明は、第４の発明に係り、前記入力信号の最下位のビットが論理ローレベルの場合、前記正常動作モードに進入することを特徴とするマルチポートメモリ素子を提供する。
【００８７】
第１０の発明は、第２の発明に係り、前記グローバルデータバスが、前記伝送パッドから入力される入力信号を受信して伝達する第１データバスと、前記バンクから出力される出力信号を受信して伝達する第２データバスとを備えることを特徴とするマルチポートメモリ素子を提供する。
【００８８】
第１１の発明は、第１０の発明に係り、前記テスト動作モードの際に前記入力信号伝送部から入力される入力信号が、前記第１データバスを介して前記モードレジスタのセット部に伝達されることを特徴とするマルチポートメモリ素子を提供する。
【００８９】
第１２の発明は、第１０の発明に係り、前記正常動作モードの際に、前記ポートから入力される入力信号が、前記第１データバスを介して前記バンクに伝達されることを特徴とするマルチポートメモリ素子を提供する。
【００９０】
第１３の発明は、第１０の発明に係り、前記正常動作モードの際に前記バンクから出力される出力信号が、前記第２データバスを介して前記ポートに伝達されることを特徴とするマルチポートメモリ素子を提供する。
【００９１】
第１４の発明は、第１の発明に係り、前記モードレジスタのセット部が、前記テスト動作モードの際に複数の第３パッドからバンク情報信号を受信して前記バンクのうち、いずれか１つを選択するバンク選択信号を生成することを特徴とするマルチポートメモリ素子を提供する。
【００９２】
第１５の発明は、第１４の発明に係り、前記テスト動作モードの際に前記バンクが、前記バンク選択信号に応答して前記グローバルデータバスを介して伝達されたテスト信号及び前記入力情報信号を受信して処理することを特徴とするマルチポートメモリ素子を提供する。
【００９３】
第１６の発明は、直列入／出力インターフェース及び並列入／出力インターフェースで外部装置との情報通信を行うようにマルチインターフェースを支援するマルチポートメモリ素子の動作モード制御方法において、モードレジスタイネーブル信号に応答して前記並列入／出力インターフェースで入力信号を受信し、前記入力信号に応じて正常動作モードとテスト動作モードとのうち、いずれか１つの動作モードへの進入を決定することを特徴とするマルチポートメモリ素子の動作モード制御方法を提供する。
【００９４】
第１７の発明は、第１６の発明に係り、前記正常動作モードの際には前記直列入／出力インターフェースに切り換えて前記外部装置との情報通信を行うように制御することを特徴とするマルチメモリ素子の動作モード制御方法を提供する。
【００９５】
第１８の発明は、第１６の発明に係り、前記テスト動作モードの際には前記並列入／出力インターフェースに切り換えて前記外部装置と情報通信を行うように制御することを特徴とするマルチポートメモリ素子の動作モード制御方法を提供する。
【００９６】
第１９の発明は、第１６の発明に係り、前記入力信号の最下位のビットの状態に応じて前記正常動作モードと前記テスト動作モードとのうち、いずれか１つの動作モードが決定されるように制御することを特徴とするマルチポートメモリ素子の動作モード制御方法を提供する。
【００９７】
第２０の発明は、第１９の発明に係り、前記入力信号のビットのうち、最下位のビットが論理ハイレベル状態の場合、前記テスト動作モードに進入するように制御することを特徴とするマルチポートメモリ素子の動作モード制御方法を提供する。
【００９８】
第２１の発明は、第１９の発明に係り、前記入力信号のビットのうち、最下位のビットが論理ハイレベル状態の場合、前記正常動作モードに進入するように制御することを特徴とするマルチポートメモリ素子の動作モード制御方法を提供する。
【００９９】
第２２の発明は、直列入／出力インターフェース及び並列入／出力インターフェースで外部装置との情報通信を行うようにマルチインターフェースを支援するマルチポートメモリ素子の動作モード制御方法において、モードレジスタイネーブル信号に応答して前記並列入／出力インターフェースで入力信号を受信するステップと、前記入力信号に応じて正常動作モードとテスト動作モードとのうち、いずれか１つの動作モードへの進入を決定するステップと、前記テスト動作モードに進入する場合、前記並列入／出力インターフェースで前記テスト動作を行い、前記正常動作モードに進入する場合、前記直列入／出力インターフェースに切り換えて正常動作を行うステップとを含むことを特徴とするマルチポートメモリ素子の動作モード制御方法を提供する。
【０１００】
第２３の発明は、第２２の発明に係り、前記テスト動作を行った後、前記モードレジスタイネーブル信号に応答して前記正常動作モードに進入するのかを決定するステップをさらに含むことを特徴とするマルチポートメモリ素子の動作モード制御方法を提供する。
本発明は、図１〜図８に示すように、正常動作モードの際にポートを利用して直列入／出力インターフェース方式で外部装置と情報通信を行うように設計されたマルチポートメモリ素子において、内部動作モードを決定するモードレジスタのセットの際には、並列入／出力インターフェース方式で情報を受信して内部動作モードを決定するように設計する。
【発明を実施するための最良の形態】
【０１０１】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
<実施形態>
【０１０２】
図９は、本発明の実施形態に係るマルチポートメモリ素子の構造を説明するために示す構成図である。ここでは、４つのポート及び８つのバンクを備えたマルチメモリ素子を一例として説明することにする。但し、ポート数とバンク数は適切に変更され得る。
【０１０３】
同図に示すように、本発明の実施形態に係るマルチポートメモリ素子は、モードレジスタイネーブル信号ＭＲＥｂに応答してそれぞれ１ビットずつ並列に送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３（正常動作モードの際に直列入／出力インターフェース方式を提供する外部パッド）を介してポートＰＯＲＴ０〜ＰＯＲＴ３にそれぞれ入力される入力信号（内部動作モードを決定する信号）をバイパス（ｂｙｐａｓｓ）させて第１グローバルデータバスＧＩＯ＿ｉｎに伝達する入力信号伝送部９１〜９４、及びモードレジスタイネーブル信号ＭＲＥｂに応答して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達される入力信号を利用して内部動作モードを設定するモードレジスタのセット部ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）を備える。
【０１０４】
入力信号伝送部９１〜９４は、モードレジスタイネーブル信号ＭＲＥｂに応答してＤＲＡＭ素子が直列入／出力インターフェース方式から並列入／出力インターフェース方式に切り換えると、各送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３にそれぞれ１ビットずつ入力される入力信号をバイパスさせて第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達する。このとき、入力信号伝送部９１〜９４は、第１グローバルデータバスＧＩＯ＿ｉｎのうち、ポートＰＯＲＴ０に割り当てられたバス（図面には、第１グローバルデータバスＧＩＯ＿ｉｎのうち最初のバスに当該）を介して伝達する。
【０１０５】
一方、入力信号伝送部９１〜９４は、同図面に示すように、各ポートＰＯＲＴ０〜ＰＯＲＴ当り１つずつ、合計４つが設置され、それぞれ４ビットずつテスト信号を第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達するように構成されているが、これは一例として１つのみ設置されて各送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３で入力される入力信号を受信して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達することができる。このような動作を実現する各入力信号伝送部９１〜９４は、送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３から入力信号を受信する入力ドライバー（図示せず）と、前記入力ドライバーを介して入力された入力信号を第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達する出力ドライバー（図示せず）で構成することができ、前記入力ドライバーと前記出力ドライバーとの間にバッファをさらに備えることもできる。
【０１０６】
モードレジスタのセット部ＭＲＳは、モードレジスタイネーブル信号ＭＲＥｂに応じて現在ＤＲＡＭ素子が直列入／出力インターフェース方式モードに進入するのか、又は、並列入／出力インターフェース方式モードに進入するのかを決定する。例えば、モードレジスタのセット部ＭＲＳは、モードレジスタイネーブル信号ＭＲＥｂが論理ローレベル状態で入力される場合、ＤＲＡＭ素子を、直列入／出力インターフェースから並列入／出力インターフェース方式に転換させる。
【０１０７】
また、モードレジスタのセット部ＭＲＳは、モードレジスタイネーブル信号ＭＲＥｂに応答して入力信号伝送部９１〜９４からバイパスされて、第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達された入力信号を受信し、受信した入力信号に応じて正常動作モードのためにＤＲＡＭ素子を直列接続モードに進入させるのか、又は、ＤＲＡＭコアテストモードのために並列接続モードに進入させるのかを決定する。
【０１０８】
図１０は、入力信号の並列フレームを示す図である。
【０１０９】
以下、同図を参照してモードレジスタのセット部ＭＲＳが動作モードを設定する一例を説明する。
【０１１０】
同図に示すように、モードレジスタのセット部ＭＲＳは、モードレジスタイネーブル信号ＭＲＥｂが論理ローレベル状態で入力されると、第１グローバルデータバスＧＩＯ＿ｉｎから受信した入力信号を有効化（入力信号を、内部動作モードを決定する命令信号として用いる）する。
【０１１１】
入力信号の各ビットは、下記の表１〜表３のように各動作モードを定義するために用いる。
【表１】
2007287306.tif 000003
【表２】
2007287306.tif 000004
【表３】
2007287306.tif 000005
【０１１２】
前記表１に示すように、モードレジスタのセット部ＭＲＳは、入力信号の最下位のビット「Ａ０」の状態に応じてＤＲＡＭ素子を直列接続モードに進入させるのか、直接ＤＲＡＭコアテストモードのために並列接続モードに進入させるのかを決定する。
【０１１３】
例えば、上記表１に示すようにモードレジスタのセット部ＭＲＳは、「Ａ０」が論理ハイレベルならば、並列接続モードに進入させ、論理ローレベルならば、直列接続モードに進入させる。
【０１１４】
一方、前記表２において、入力信号のビットのうち、「Ａ４」は、ＣＡＳレイテンシ（メモリセルから有効な情報が出力される時間を待つための遅延時間）に該当するビットであって、論理ローレベルＬの場合、４−クロックの遅延を意味し、論理ハイレベルＨの場合、３−クロックの遅延を意味する。また、上記表３において、入力信号のビットのうち、「Ａ５」、「Ａ６」は、情報伝送形態（Ｄａｔａ  Ｔｒａｎｓｆｅｒ  Ｔｙｐｅ，ＤＴＴ）（ＱＤＲ０，ＱＤＲ１，ＤＤＲ，ＳＤＲ）を決定するビットである。ここで、情報伝送形態（ＤＴＴ）は、ＤＲＡＭコアテストモードの際に情報入出力パッドＤＱ０〜ＤＱ３を介して入出力される情報の伝送に関するものであって、２つの内部クロックの立ち上がりエッジ及び／又は立ち下がりエッジのうち、いずれか１つに同期させて情報を入出力する。
【０１１５】
その外、入力信号ビットのうち、「Ａ２」、「Ａ３」は、ＤＲＡＭコアテストモードの際に２つのモニターのうち、いずれか１つを選択するビットであって、論理ハイレベルのときに当該モニターが選択される。「Ａ１」は、ロジック検査のためのビットであって、論理ハイレベルのときにイネーブルされる。
【０１１６】
一方、図１０において、「Ｍ０〜Ｍ２」は、送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３を除く別途のパッドを介して入力される。「Ｍ０〜Ｍ２」は、バンク情報信号であって、ＤＲＡＭコアテストモードの際にバンクＢＡＮＫ０〜ＢＡＮＫ７を選択する信号として用いられるため、モードレジスタのセット部ＭＲＳは、「Ｍ０〜Ｍ２」を４×８デコーダを介してデコードすることによって８つのバンク選択信号を生成する。
【０１１７】
また、「Ｍ０〜Ｍ２」は、ＤＲＡＭコアテストモードにおけるモードレジスタのセット及び正常動作モードにおけるＥＭＲＳ（Ｅｘｔｅｎｄｅｄ  ＭＲＳ）などを決定する信号として用いられる。例えば、「Ｍ０〜Ｍ２」が全て論理ローレベル（Ｌ，Ｌ，Ｌ）であれば、ＤＲＡＭコアテストモードにおけるモードレジスタのセットに該当し、その他の場合は、正常動作モードにおけるＥＭＲＳに該当する。
【０１１８】
図１１は、ＥＭＲＳを設定する信号のフォーマットを示す図である。
【０１１９】
同図に示すように、ＥＭＲＳは、一例としてＥＭＲＳ１，ＥＭＲＳ２，ＥＭＲＳ３に分類され、これらは、「Ｍ０〜Ｍ２」によって選択される。ＥＭＲＳ１は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｏｐ  Ｌｏｃｋ）ＥＭＲＳに該当するものであって、「Ｍ０〜Ｍ２」が論理ローレベル／ローレベル／ハイレベル（Ｌ，Ｌ，Ｈ）であれば設定される。ＥＭＲＳ２は、ＳｅｒＤｅｓ（Ｓｅｒｉａｌ  Ｄｅｓｅｒｉａｌ）（図３に示したポートの直列化部及び並列化部を含む）ＥＭＲＳに該当するものであって、「Ｍ０〜Ｍ２」が論理ローレベル／ハイレベル／ローレベル（Ｌ，Ｈ，Ｌ）であれば設定される。ＥＭＲＳ３は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｏｐ  Ｌｏｃｋ）ＥＭＲＳに該当するものであって、「Ｍ０〜Ｍ２」が論理ローレベル／ハイレベル／ハイレベル（Ｌ，Ｈ，Ｈ）であれば設定される。このようなＥＭＲＳセットアップは、並列アクセスモードの直接ＤＲＡＭコアテストモードでは実際には必要な部分ではない。しかし、実際、直接ＤＲＡＭコアテストモードの際にＥＭＲＳセットアップをするとしても、実際に直接ＤＲＡＭコアテストモードの際には影響しない。
【０１２０】
一方、上述のように、モードレジスタのセット部ＭＲＳは、図１０に示す入力信号の最下位のビット「Ａ０」の状態に応じてＤＲＡＭ素子を直列接続モードに進入させるのか、又は、ＤＲＡＭコアテストモードのために並列接続モードに進入させるのかを決定する。
【０１２１】
例えば、「Ｍ０〜Ｍ２」が全て論理ローレベルの状態で入力信号の「ＡＣ１０」が論理ローレベル、「ＡＣ１１」が論理ハイレベル、「ＡＣ１２，ＡＣ１３，Ｃ１４，Ｃ１５」が全て論理ローレベルであれば、ＤＲＡＭコアテストモードに進入するためのＤＴＭイネーブル信号ＤＴＭＥＮは、「Ａ０」の状態に応じて決定される。一例として、「Ａ０」が論理ハイレベルであれば、ＤＴＭイネーブル信号ＤＴＭＥＮは、イネーブルされる。それに対して、正常動作モードの際の情報処理のためには、「Ａ４」を除く全てのビットが論理ローレベルにセットされなければならない。ここで、「ＡＣ」は、アドレス又は命令信号として認識されるが、そのうち、「Ｃ」は、必ず命令信号と認識され、「Ａ」は、アドレス信号としてのみ認識される。
【０１２２】
ＤＲＡＭコアテストモードの際にＤＲＡＭコアをテストするためには、図９に示すように、テスト情報を入出力するテスト入／出力制御部９５がさらに要求される。
テ  スト入／出力制御部９５は、モードレジスタのセット部ＭＲＳから出力されるＤＴＭイネーブル信号ＤＴＭＥＮに応答して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達された入力信号をデコードして内部命令信号、例えば、テストモードの際に書き込み命令信号又は読み出し命令信号を生成する。また、テスト入／出力制御部９５は、内部命令デコーダから書き込み命令信号が生成されると、テストパッドＤＱ０〜ＤＱ３から入力されるテスト入力情報信号を第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達し、読み出し命令信号が生成されると、テスト信号の読み出し命令信号に応答して第２グローバルデータバスＧＩＯ＿ｏｕｔに伝達されたテスト出力情報信号をテストパッドＤＱ０〜ＤＱ３に出力する。
【０１２３】
以下、図１２及び図１３を参照して本発明の実施形態に係るマルチポートメモリ素子のパワーアップ、初期化シーケンス及び、モードレジスタのセット過程を説明する。ここで、図１２はフローチャートであり、図１３はタイミングチャートである。
【０１２４】
図１２及び図１３に示すように、まず、モードレジスタイネーブル信号ＭＲＥｂが論理ローレベル状態で入力され、初期ＤＲＡＭ素子は、並列入／出力インターフェース方式に切り換わる。
【０１２５】
このような状態で、パワーランプアップして電源電圧を供給し、クロックＣＬＫを供給して安定化させる（Ｓ１３１，Ｓ１３２）。このとき、電源電圧及びクロックＣＬＫの安定化時間は、およそ２００μｓである。そして、送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３で入力される入力情報Ａ，ＡＣ，Ｃ<０：１５>及びバンク情報信号Ｍ０〜Ｍ２は、全て論理ローレベル状態に維持される。
【０１２６】
その後、モードレジスタのセットが行われる（Ｓ１３３）。モードレジスタのセットは、まず送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３を介して入力される入力情報及びバンク情報信号Ｍ０〜Ｍ２を利用してＥＭＲＳ命令を設定（必要な場合）した後、ＭＲＳ命令を設定する過程で構成される。
【０１２７】
その後、ＤＲＡＭコアテストモードＤＴＭに進入するのか、または、直列入／出力インターフェース方式に切り換えるかを決定する（Ｓ１３４）。例えば、図１０に示すように、入力情報の最下位のビット「Ａ０」ビットが論理ハイレベルの場合、ＤＲＡＭコアテストモードＤＴＭに進入し、論理ローレベルの場合、直列入／出力インターフェース方式に切り換わる。
【０１２８】
ステップＳ１３４で入力情報の「Ａ０」が論理ハイレベルの場合、ＤＴＭイネーブル信号ＤＴＭＥＮがイネーブルされ、ＤＲＡＭ素子は、ＤＲＡＭコアテストモードＤＴＭに進入する（Ｓ１３５）。
【０１２９】
ＤＴＭイネーブル信号ＤＴＭＥＮがイネーブルされた後、およそ６−クロックの間待機し、全てのバンクＢＡＮＫ０〜ＢＡＮＫ７に対してプリチャージを行うためにプリチャージ命令ＰＣＧＡを生成した後、およそ２０ｎｓ後、全てのバンクに対して２又はそれ以上の自動リフレッシュ（ａｕｔｏ  ｒｅｆｒｅｓｈ）を行うために自動リフレッシュ命令ＡＲＥＦを生成する（Ｓ１３６，Ｓ１３７）。
【０１３０】
その後、およそ１００ｎｓ後、実際に直接ＤＲＡＭコアテストモードＤＴＭに進入してテスト対象バンクのコアに対するテストを行う（Ｓ１３８）。
その後、テストが完了した全てのバンクＢＡＮＫ０〜ＢＡＮＫ７に対してプリチャージを行う（Ｓ１３９）。
【０１３１】
その後、正常動作モードの直列アクセスモードに進入するのかを判断する（Ｓ１４０）。このとき、直列アクセスモードに進入するのか否かはモードレジスタイネーブル信号ＭＲＥｂの状態によって決定される。例えば、モードレジスタイネーブル信号ＭＲＥｂが論理ローレベルから論理ハイレベルに遷移する場合、ＤＲＡＭ素子は、ＤＲＡＭコアテストモードから抜け出して直列アクセスモードに進入する。直列アクセスモードに進入する場合、ＤＲＡＭ素子は、受信パッドＲｘ０〜ＲＸ３を介して外部装置から直列に情報を受信するように切り換える。
【０１３２】
一方、ステップＳ１３４において、入力情報の「Ａ０」が論理ローレベル状態の場合、ＤＲＡＭコアテストモードに進入せず、直列インターフェース方式を切り換えて正常動作モードに進入してＤＲＡＭ素子の正常動作を行う（Ｓ１４１，Ｓ１４２）。正常動作モードの際は、上述のように外部装置及び直列入／出力インターフェース方式で情報通信を行う。
以下、上述のように構成された本発明の実施形態に係るマルチポートメモリ素子のＤＲＡＭコアテストモードの際の書き込み動作及び読み出し動作を図９を参照して具体的に説明する。
【０１３３】
まず、書き込み動作を説明すると、次の通りである。
【０１３４】
ＤＴＭモードの際にモードレジスタイネーブル信号ＭＲＥｂは、論理ローレベル（「０」）状態に維持されなければならない。このように、モードレジスタイネーブル信号ＭＲＥｂが論理ローレベル状態で入力されると、モードレジスタのセット部ＭＲＳによってＤＲＡＭ素子は、ＤＲＡＭコアテストモードの際に進入する。
【０１３５】
モードレジスタのセット部ＭＲＳによってＤＲＡＭコアテストモードに進入すれば、送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３及びダミーパッドＳ１からそれぞれ１ビットずつ並列に入力された信号（以下、テスト信号とする）は、入力情報伝送部９１〜９４を介して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達する。このとき、ポートＰＯＲＴ０〜ＰＯＲＴ３は、ＤＲＡＭコアテストモードに進入する場合、非動作（テスト信号を受信していない状態）するように設計されており、正常動作モードではモードレジスタイネーブル信号ＭＲＥｂが論理ハイレベル（「１」）状態の場合、動作（テスト信号を受信する状態）となるように設計されている。
【０１３６】
一方、モードレジスタのセット部ＭＲＳは、入力信号伝送部９１〜９４を介して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達されたテスト信号を受信して、テスト信号の特定ビットの状態に応じてＤＴＭイネーブル信号ＤＴＭＥＮを論理ローレベルにアクティブにして出力する。また、モードレジスタのセット部ＭＲＳは、バンク情報信号Ｍ０〜Ｍ２をデコードしてバンク選択信号Ｔ＿ＢＫＥＮ<０：７>を生成する。ここで、バンク選択信号Ｔ＿ＢＫＥＮ<０：７>は、バンクＢＡＮＫ０〜ＢＡＮＫ７のバンク制御部ＢＣ０〜ＢＣ７に入力されてバンクを選択する信号として用いられる。
【０１３７】
一方、バンク選択信号Ｔ＿ＢＫＥＮ<０：７>は、第１グローバルデータバスＧＩＯ＿ｉｎ及び第２グローバルデータバスＧＩＯ＿ｏｕｔとは別途に設置されたデータバスを介してバンク制御部ＢＣ０〜ＢＣ７に伝達される。
【０１３８】
テスト入／出力制御部９５は、ＤＴＭイネーブル信号ＤＴＭＥＮに応答して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達されたテスト信号を受信してデコードして内部書き込み命令信号を生成し、生成された書き込み命令信号に応答してテストパッドＤＱ０〜ＤＱ３に入力される入力情報信号を第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達する。
【０１３９】
バンク制御部ＢＣ０〜ＢＣ７は、各バンク選択信号Ｔ＿ＢＫＥＮ<０：７>を受信して、バンク選択信号Ｔ＿ＢＫＥＮ<０：７>に応じて第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達されたテスト信号及びテスト入力情報信号を自体が担当するバンク信号であるのかを判断する。
【０１４０】
例えば、現在、第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達されたテスト信号及び入力情報信号がバンクＢＡＮＫ０に該当する信号の場合、バンク選択信号Ｔ＿ＢＫＥＮ<０：７>のうち、「Ｔ＿ＢＫＥＮ<０>」のみ論理ハイレベルになってバンク制御部ＢＣ０のみ動作してテスト信号と入力情報信号をバンクＢＡＮＫ０に伝達する。このとき、バンク制御部ＢＣ０は、テスト信号をデコードして書き込み命令信号を生成し、生成された書き込み命令信号及びアドレス信号（コア領域のメモリセルアレイの行アドレス及び列アドレスに該当する）に応答して入力情報信号をバンクＢＡＮＫ０に伝達する。
【０１４１】
バンクＢＡＮＫ０は、バンク制御部ＢＣ０から伝達された書き込み命令信号に応答して書き込みドライバー（Ｗ／Ｄ）を介して入力情報信号を、当該コア領域のメモリセルに書き込む。
【０１４２】
続いて、読み出し動作を説明すると、次の通りである。
【０１４３】
ＤＴＭモードの際、読み出し動作は、書き込み動作と類似した動作で構成される。ただし、読み出し動作の際には、送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３から読み出し命令信号に該当するテスト信号を受信し、テストパッドＤＱ０〜ＤＱ３には出力情報信号を出力する。
【０１４４】
書き込み動作と同様に、モードレジスタイネーブル信号ＭＲＥｂは、論理ローレベル状態に維持される。これに応じて、送受信パッドＴＸ０〜ＴＸ３，ＲＸ０〜ＲＸ３及びダミーパッドＳ１からそれぞれ１ビットずつ並列に入力されたテスト信号は、入力信号伝送部９１〜９４を介して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達される。そして、テスト入／出力制御部９５は、ＤＴＭイネーブル信号ＤＴＭＥＮに応答して第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達されたテスト信号を受信してデコードして内部読み出し命令信号を生成し、生成された読み出し命令信号によってテストパッドＤＱ０〜ＤＱ３に入力されるテスト入力情報信号は、これ以上第１グローバルデータバスＧＩＯ＿ｉｎに伝達されずに遮断される。
【０１４５】
バンク制御部ＢＣ０〜ＢＣ７は、それぞれバンク選択信号Ｔ＿ＢＫＥＮ<０：７>を受信し、バンク選択信号Ｔ＿ＢＫＥＮ<０：７>に応じて第１グローバルデータバスＧＩＯ＿ｉｎを介して伝達されたテスト信号を自体が担当するバンク信号であるのかを判断し、判断の結果、現在入力されたテスト信号が自体が担当するバンク信号の場合、入力されるテスト信号をデコードして読み出し命令信号を生成してバンクに出力する。当該バンクは、バンク制御部から入力される読み出し命令信号及びアドレス信号に応答して当該情報バス感知増幅器（ＤＢＳＡ）１４を介して当該コア領域のメモリセルから出力情報信号を読み出して第２グローバルデータバスＧＩＯ＿ｏｕｔに出力する。
【０１４６】
テスト入／出力制御部９５は、当該バンクから第２グローバルデータバスＧＩＯ＿ｏｕｔを介して伝達された出力情報信号を受信し、受信した出力情報信号を、テスト信号をデコードして生成された読み出し命令信号に応答してテストパッドＤＱ０〜ＤＱ３に出力する。
【０１４７】
上述のように、本発明の実施形態に係るマルチポートメモリ素子は、４つのポート、８つのバンク、１６ビットのフレーム構造を有するメモリ素子を例に上げたものであり、このような説明が本発明の範囲を限定することはない。図１に示すように、ポート及びバンクが配置された位置においても、制限があるわけではなく、正常動作モードの際に外部装置とポートとの間には、直列に情報伝送を行い、バンクとポートとの間には、並列に情報伝送を行う構造を有する全てのマルチポートメモリ素子に全て適用することができる。
【０１４８】
上述のように、本発明によれば、直列入／出力インターフェース方式によって外部装置と情報通信を行うマルチポートメモリ素子において、初期は、並列入／出力インターフェース方式でレジスタ動作を行った後、モードレジスタのセット過程において、並列アクセスモード（ＤＲＡＭコアテストモード）と直列アクセスモード（正常動作モード）とのうち、いずれか１つを選択して安定的なメモリ素子の性能を評価することができる効果がある。
【０１４９】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１５０】
【図１】既出願のマルチポートメモリ素子の構造を示す概念図である。
【図２】図１に示したバンクの内部構成を示す構成図である。
【図３】図１に示したポートの内部構成を示す構成図である。
【図４】図１に示したポートに入力される入力信号のフレーム状態を示す図である。
【図５】図１に示したバンク制御部の構成を示す構成図である。
【図６】図５に示したステートマシンの構成を示す構成図である。
【図７】ポートからバンクへの入力信号の伝送経路を説明するために示す図である。
【図８】バンクからポートへの出力信号の伝送経路を説明するために示す図である。
【図９】本発明の実施形態に係るマルチポートメモリ素子の構造を示す構成図である。
【図１０】ＭＲＳ（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）を設定する入力信号のフォーマットを示す図である。
【図１１】ＥＭＲＳ（Ｅｘｔｅｎｄｅｄ  ＭＲＳ）を設定する信号のフォーマットを示す図である。
【図１２】図９に示したマルチポートメモリ素子の動作モードの制御方法を説明するために示すフローチャートである。
【図１３】図１２に示したマルチポートメモリ素子の動作モードの制御方法を説明するために示す動作タイミングチャートである。
【符号の説明】
【０１５１】
ＢＡＮＫ０〜ＢＡＮＫ７      バンク
ＰＯＲＴ０〜ＰＯＲＴ３      ポート
ＢＣ０〜ＢＣ７      バンク制御部
ＧＩＯ＿ＯＵＴ，ＧＩＯ＿ＩＮ      グローバルデータバス
ＬＩＯ＿ＢＯＵＴ，ＬＩＯ＿ＢＩＮ，ＬＩＯ＿Ｐ１，ＬＩＯ＿Ｐ２      ローカルデータバス
Ｔｘ      伝送パッド
Ｒｘ      受信パッド
ＤＱ０，ＤＱ１      テストパッド
１０      メモリセルアレイ
１１      行デコーダ
１２      列デコーダ
１３      書き込みドライバー（Ｗ／Ｄ）
１４      情報バス感知増幅器（ＤＢＳＡ）
４１      受信部
４２      送信部
６１，４１１      並列化部
４１２，６３１      命令生成部
４１３      バンクアドレス生成部
４１４      バンクアドレス出力部
４１５      入力有効情報出力部
６２，４２１      直列化部
４２２      出力有効情報入力部
６３      ステートマシン
６４      入力信号状態判別部
６５      バンク選択部
６６      ポート選択部
６３２      入力情報ストローブ生成部
６３３      行アドレス生成部
６３４      列アドレス生成部
６３５      読み出し情報パイプ制御部
６３６      情報出力制御部
９５      テスト入／出力制御部
【図１】
2007287306.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007287306.tif 000012
【図８】
2007287306.tif 000013
【図９】
2007287306.tif 000014
【図１０】
2007287306.tif 000015
【図１１】
2007287306.tif 000016
【図１２】
2007287306.tif 000017
【図１３】
2007287306.tif 000018