(57)【要約】【課題】補助センシング機能を行う半導体メモリ装置を提供する。【解決手段】半導体メモリ装置は、ビットライン対をプリチャージ電圧にプリチャージさせるための等化トランジスタ部と、ビットライン対間の電圧差をセンシングするセンス増幅器と、ビットライン対と入出力ライン対との間にそれぞれ連結されたカラム選択ゲート対と、第１入力端にビットライン対のうち第１ビットラインの電圧が入力され、第２入力端に基準電圧が入力され、入出力ライン対を介してデータ信号を出力する第１差動増幅器とを備える。【選択図】図３
2007134037.tif 000002
【特許請求の範囲】
【請求項１】
ビットライン対をプリチャージ電圧にプリチャージするための等化トランジスタ部と、
前記ビットライン対間の電圧差をセンシングするセンス増幅器と、
前記ビットライン対と入出力ライン対との間にそれぞれ連結されたカラム選択ゲート対と、
第１入力端に前記ビットライン対のうち第１ビットラインの電圧が入力され、第２入力端に基準電圧が入力され、前記入出力ライン対を介してデータ信号を出力する第１差動増幅器と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１差動増幅器は、
前記第１ビットラインの電圧と前記基準電圧とのレベル差が感知電圧以上である場合に、論理ハイまたは論理ローデータ信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記感知電圧は、
前記第１差動増幅器の入力端に入力される両電圧レベルの電圧差を感知できる最小電圧差を含む値であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記感知電圧は、
前記第１差動増幅器のオフセット電圧値をさらに含む値であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
第１入力端に前記ビットライン対のうち第２ビットラインの電圧が入力され、第２入力端に基準電圧が入力され、前記入出力ライン対を介してデータ信号を出力する第２差動増幅器をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第１差動増幅器は、第１イネーブル信号によって制御され、前記第２差動増幅器は、第２イネーブル信号によって制御されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記プリチャージ電圧は、
前記基準電圧と前記感知電圧との和に相当する電圧であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記メモリセルに連結されたワードラインを活性化させるためのワードライン電圧は、前記センス増幅器のプルアップ電圧と同じ大きさの電源電圧であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項９】
前記メモリセルに連結されたワードラインを活性化させるためのワードライン電圧は、前記センス増幅器のプルアップ電圧より大きい電源電圧であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１０】
読み出し動作の間、前記イネーブル信号のうちいずれか一つのイネーブル信号を活性化させ、他の一つのイネーブル信号を非活性化させるイネーブル信号発生部をさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
前記半導体メモリ装置は、ＤＲＡＭであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
ビットラインをプリチャージ電圧にプリチャージする段階と、
メモリセルと前記ビットラインとの間で電荷が移動する段階と、
前記ビットラインに連結されるセンス増幅器を活性化させる段階と、
前記ビットラインの電圧と基準電圧とを比較する段階と、
前記比較結果によってデータ入出力ラインを駆動する段階と、を含むことを特徴とする半導体メモリ装置の読み出し方法。
【請求項１３】
前記電荷移動段階は、
前記メモリセルに連結されたワードラインを活性化させる段階を含むことを特徴とする請求項１２に記載の半導体メモリ装置の読み出し方法。
【請求項１４】
前記メモリセルに連結されたワードラインを活性化させるためのワードライン電圧は、センス増幅器のプルアップ電圧と同じ大きさの電源電圧であることを特徴とする請求項１３に記載の半導体メモリ装置の読み出し方法。
【請求項１５】
前記入出力ラインを駆動する段階は、
前記ビットラインの電圧と前記基準電圧とのレベル差が感知電圧以上である場合、論理ハイまたは論理ローデータ信号を出力することを特徴とする請求項１２に記載の半導体メモリ装置の読み出し方法。
【請求項１６】
前記メモリセルに対してライトバック動作を行う段階をさらに含むことを特徴とする請求項１２に記載の半導体メモリ装置の読み出し方法。
【請求項１７】
読み出し動作の間、前記センス増幅器は、前記ビットラインと前記基準電圧との比較動作前に、活性化されることを特徴とする請求項１２に記載の半導体メモリ装置の読み出し方法。
【請求項１８】
メモリセルに保存されたデータの読み出しのためのビットラインと、
前記ビットラインに連結されるセンス増幅器と、
読み出し動作の間、前記ビットラインの電圧に対応してデータ入出力ラインを駆動するために、前記ビットラインに連結される補助センシング部と、を備えることを特徴とする半導体メモリ装置。
【請求項１９】
前記補助センシング部は、
第１入力端に前記ビットラインの電圧が入力され、第２入力端に基準電圧が入力され、前記データ入出力ラインを介してデータ信号を出力する差動増幅器を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記補助センシング部は、
前記ビットラインの電圧を基準電圧と比較するための手段を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、電力消耗を減少させ、かつリフレッシュ周期を延長することができる半導体メモリ装置に関する。
【背景技術】
【０００２】
ＤＲＡＭなどのメモリ装置では、一般的に、メモリセルデータを読み出す際に、ビットラインのキャパシタンス成分とメモリセルキャパシタとの電荷共有(charge sharing)原理を利用する。電荷共有によってビットライン対の間に発生する電圧差をセンシング増幅することによって、前記メモリセルのデータを読み出すことができる。
【０００３】
図１は、従来のセンスアンプ構造を有する半導体メモリ装置を示す回路図である。図１に示すように、半導体メモリ装置は、メモリセルアレイ１０、センス増幅器２０、等化トランジスタ３０、及びカラム選択ゲート対４０を備える。
【０００４】
メモリセルアレイ１０は、複数個のメモリセル(図示せず)を備え、各メモリセルは、ゲートに提供されるワードライン電圧によって制御されるトランジスタ及びデータを保存するためのセルキャパシタを備える。一例として、書き込み／読み出しのためのメモリセルが第１ビットラインＢＬ１に連結された場合、半導体メモリ装置の書き込み／読み出し動作を説明する。
【０００５】
まず、プリチャージ制御信号ＰＥＱによって等化トランジスタ３０がターンオンされて、ビットライン対ＢＬ１、ＢＬ２がプリチャージ電圧ＶＢＬにプリチャージされる。
【０００６】
その後、データを読み出すべきメモリセルのワードラインが活性化されて、前記メモリセルに備えられるセルキャパシタと第１ビットラインＢＬ１との間に電荷共有が生じる。これにより、ビットライン対ＢＬ１、ＢＬ２の間に電圧差が発生する。また、プルアップトランジスタＭＰ１及びプルダウントランジスタＭＮ１がそれぞれの制御信号ＬＡＰＧ、ＬＡＮＧによってターンオンされる。メモリセルに論理ハイのデータが保存された場合、このようなセンス増幅器２０の動作によって、第１ビットラインＢＬ１はプルアップ電圧Ｖｉｎｔとなり、第２ビットラインはプルダウン電圧Ｖｓｓとなる。プルダウン電圧Ｖｓｓは、一般的に接地電圧である。
【０００７】
カラム選択ゲート対４０の第１カラムゲートは、活性化される第１カラム選択信号ＣＳＬ１によってターンオンされて、第１ビットラインＢＬ１の電圧信号を第１入出力ラインＩＯ１を介して伝える。同様に、第２カラムゲートは、活性化される第２カラム選択信号ＣＳＬ２によってターンオンされて、第２ビットラインＢＬ２の電圧信号を第２入出力ラインＩＯ２を介して伝える。
【０００８】
一方、半導体メモリ装置の書き込み動作も、言及された読み出し動作と同様の方式でなされる。入出力ライン対ＩＯ１、ＩＯ２から提供されるデータ信号が、カラム選択ゲート対４０を経て、メモリセルアレイ１０の第１ビットラインＢＬ１を介して伝えられる。
【０００９】
論理ハイのデータをメモリセルに書き込む場合には、第１入出力ラインＩＯ１を介してプルアップ電圧Ｖｉｎｔに相当する電圧を有する信号が伝えられ、第２入出力ラインＩＯ２を介してプルダウン電圧Ｖｓｓに相当する電圧を有する信号が伝えられる。
【００１０】
半導体メモリ装置の書き込み動作を図２を参照して説明する。
【００１１】
図２は、一般的なメモリセルを示す回路図である。図２に示すように、メモリセルは、トランジスタＴ１とセルキャパシタＣ１とを備える。トランジスタＴ１は、そのゲート電極が第１ワードラインＷＬ１に連結される。また、トランジスタＴ１の第１電極は、第１ビットラインＢＬ１に連結され、トランジスタＴ１の第２電極は、セルキャパシタＣ１に連結される。また、セルキャパシタＣ１は、トランジスタＴ１の第２電極とプルダウン電圧Ｖｓｓとの間に連結される。
【００１２】
前述したように、メモリセルに論理ハイのデータを書き込む場合、トランジスタＴ１の第１電極には、プルアップ電圧Ｖｉｎｔが印加される。また、第１ワードラインＷＬ１に入力される所定のワードライン電圧によって、トランジスタＴ１がターンオンされ、プルアップ電圧Ｖｉｎｔは、キャパシタＣ１の一電極に印加される。これによって、キャパシタＣ１は、論理ハイのデータを保存するようになる。
【００１３】
一方、メモリセルにデータを書き込む際に、第１ワードラインＷＬ１に提供される電源電圧Ｖｐｐは、プルアップ電圧Ｖｉｎｔより一定電圧以上大きい電圧を有する。これは、ワードライン電圧がプルアップ電圧Ｖｉｎｔとほぼ同じ電圧であると、トランジスタＴ１のしきい電圧によって、キャパシタＣ１の一方の電極に印加される電圧Ｖｃがプルアップ電圧Ｖｉｎｔより小さくなるためである。
【００１４】
従来の半導体メモリ装置の構造では、前記ワードラインに高い電圧を印加しなければならないため、その分だけ電力消耗が多くなる問題が発生する。
【００１５】
また、メモリセルに書き込まれたデータは、漏れ電流などの原因による破壊を防止するために、周期的にリフレッシュを行わなければならない。特に、論理ハイデータを保存する場合、論理ローデータを保存する場合に比べて漏れ電流の観点において破壊に対してより脆弱である。
【００１６】
前述したように、論理ハイのデータを保存するために、セルキャパシタにプルアップ電圧Ｖｉｎｔに相当する高い電圧を印加する場合、データ維持時間は短くなり、これによって、リフレッシュ周期も短くなる。リフレッシュ周期が短くなるにつれて、データ維持に消耗される電力が増加する問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、前記問題点を解決するためのものであって、データセンシング方式を改善し、補助センシング機能を行わせることによって、データ維持特性を向上させ、かつ電力消耗を減少させることができる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、本発明の一つの実施の形態による半導体メモリ装置は、ビットライン対をプリチャージ電圧にプリチャージするための等化トランジスタ部と、前記ビットライン対間の電圧差をセンシングするセンス増幅器と、前記ビットライン対と入出力ライン対との間にそれぞれ連結されたカラム選択ゲート対と、第１入力端に前記ビットライン対のうち第１ビットラインの電圧が入力され、第２入力端に基準電圧が入力され、前記入出力ライン対を介してデータ信号を出力する第１差動増幅器とを備えることを特徴とする。
【００１９】
また、前記第１差動増幅器は、前記第１ビットラインの電圧と前記基準電圧とのレベル差が感知電圧以上である場合に、論理ハイまたは論理ローデータ信号を出力することを特徴とする。
【００２０】
一方、前記感知電圧は、前記第１差動増幅器の入力端に入力される両電圧レベルの電圧差を感知できる最小電圧差を含みうる。
【００２１】
また、前記感知電圧は、前記第１差動増幅器のオフセット電圧値をさらに含む値でありうる。
【００２２】
一方、前記半導体メモリ装置は、第１入力端に前記ビットライン対のうち第２ビットラインの電圧が入力され、第２入力端に基準電圧が入力され、前記入出力ライン対を介してデータ信号を出力する第２差動増幅器をさらに備えることを特徴とする。
【００２３】
望ましくは、前記第１差動増幅器は、第１イネーブル信号によって制御され、前記第２差動増幅器は、第２イネーブル信号によって制御されうる。
【００２４】
また、望ましくは、前記プリチャージ電圧は、前記基準電圧と前記感知電圧との和に相当する電圧であることを特徴とする。
【００２５】
一方、前記半導体メモリ装置は、読み出し動作の間、前記イネーブル信号のうちいずれか一つのイネーブル信号を活性化させ、他の一つのイネーブル信号を非活性化させるイネーブル信号発生部をさらに備え得る。
【００２６】
一方、本発明の一実施の形態による半導体メモリ装置の読み出し方法は、ビットラインをプリチャージ電圧にプリチャージする段階と、メモリセルと前記ビットラインとの間で電荷が移動する段階と、前記ビットラインに連結されるセンス増幅器を活性化させる段階と、前記ビットラインの電圧と基準電圧とを比較する段階と、前記比較結果によってデータ入出力ラインを駆動する段階とを含むことを特徴とする。
【００２７】
一方、本発明の他の実施の形態による半導体メモリ装置は、メモリセルに保存されたデータの読み出しのためのビットラインと、前記ビットラインに連結されるセンス増幅器と、読み出し動作の間、前記ビットラインの電圧に対応してデータ入出力ラインを駆動するために、前記ビットラインに連結される補助センシング部とを備えることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、低い電圧でワードラインを駆動し、セルキャパシタのデータ損失が一定量発生しても、正確なデータセンシングが可能なので、電力消耗を減少させ、かつデータ維持特性を向上させることができる。
【発明を実施するための最良の形態】
【００２９】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容が参照されなければならない。
【００３０】
以下、添付した図面を参照して本発明の望ましい実施の形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同一構成要素を示す。
【００３１】
図３は、本発明の一つの実施の形態による半導体メモリ装置を示す回路図である。図３に示すように、半導体メモリ装置は、メモリセルアレイ１１０と、等化トランジスタ部１２０と、センス増幅器１３０と、カラム選択ゲート対１５０と、補助センシング部を備える。本実施の形態では、補助センシング部として差動増幅部１４０が示される。
【００３２】
メモリセルアレイ１１０は、複数個のメモリセルを備え、図３には、その一部としてビットライン対ＢＬ１、ＢＬ２にそれぞれ連結された第１メモリセル１１１と第２メモリセル１１２とを示す。前記メモリセルのそれぞれは、トランジスタ及びセルキャパシタを備え、前記セルキャパシタの一電極に印加される電圧はＶｃである。第１メモリセル１１１に備えられるトランジスタのゲート電極は、第１ワードラインＷＬ１と連結され、第２メモリセル１１２に備えられるトランジスタのゲート電極は、第２ワードラインＷＬ２と連結される。
【００３３】
等化トランジスタ部１２０は、ビットライン対ＢＬ１、ＢＬ２に連結され、ビットライン対ＢＬ１、ＢＬ２を所定の電圧にプリチャージする。等化トランジスタ部１２０は、プリチャージ動作を行う際に、プリチャージ制御信号ＰＥＱによって制御される。また、図３には、プリチャージ電圧として基準電圧Ｖｒｅｆと感知電圧ΔＶとの和に相当するプリチャージ電圧が示されている。
【００３４】
また、センス増幅器１３０は、ビットライン対ＢＬ１、ＢＬ２の間に連結され、ビットライン対ＢＬ１、ＢＬ２間の電圧差をセンシングする動作をする。センス増幅器１３０は、ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部を備える。ＰＭＯＳトランジスタ部は、プルアップトランジスタＴ１１に連結され、プルアップトランジスタＴ１１は、ゲートに提供されるプルアップ制御信号ＬＡＰＧによって制御される。これと同様に、ＮＭＯＳトランジスタ部は、プルダウントランジスタＴ１２に連結され、プルダウントランジスタＴ１２は、ゲートに提供されるプルダウン制御信号ＬＡＮＧによって制御される。
【００３５】
差動増幅部１４０は、第１差動増幅器１４１及び第２差動増幅器１４２を備える。第１差動増幅器１４１の一つの入力端は、第１ビットラインＢＬ１に連結され、他の入力端は、基準電圧Ｖｒｅｆに連結される。また、第１差動増幅器１４１の出力端は、入出力ライン対ＩＯ１、ＩＯ２と連結され、差動増幅動作による信号を入出力ライン対ＩＯ１、ＩＯ２のそれぞれに出力する。
【００３６】
また、第２差動増幅器１４２の一つの入力端は、第２ビットラインＢＬ２に連結され、他の入力端は、基準電圧Ｖｒｅｆに連結される。第２差動増幅器１４２の出力端も入出力ライン対ＩＯ１、ＩＯ２と連結され、差動増幅動作による信号を入出力ライン対ＩＯ１、ＩＯ２のそれぞれに出力する。
【００３７】
第１差動増幅器１４１は、第１ビットラインＢＬ１の電圧が基準電圧Ｖｒｅｆより感知電圧ΔＶ以上大きい場合に、論理ハイのデータ信号を入出力ライン対ＩＯ１、ＩＯ２を介して出力する。すなわち、メモリセル１１１に保存されたデータが論理ハイである場合に、第１入出力ラインＩＯ１を介してＶｉｎｔ電圧を有する信号を出力し、第２入出力ラインＩＯ２を介してＶｓｓ電圧を有する信号を出力する。
【００３８】
第２差動増幅器１４２も第１差動増幅器１４１と同様に、第２ビットラインＢＬ２の電圧が基準電圧Ｖｒｅｆより感知電圧ΔＶ以上大きい場合に、論理ハイのデータ信号を入出力ライン対ＩＯ１、ＩＯ２を介して出力する。すなわち、メモリセル１１２に保存されたデータが論理ハイである場合に、第１入出力ラインＩＯ１を介してＶｓｓ電圧を有する信号を出力し、第２入出力ラインＩＯ２を介してＶｉｎｔ電圧を有する信号を出力する。
【００３９】
第１差動増幅器１４１の動作を制御する第１イネーブル信号ＲＣＳＬ１は、第１差動増幅器１４１に提供される。第２差動増幅器１４２の動作を制御する第２イネーブル信号ＲＣＳＬ２は、第２差動増幅器１４２に提供される。
【００４０】
また、カラム選択ゲート対１５０は、ビットライン対ＢＬ１、ＢＬ２と入出力ライン対ＩＯ１、ＩＯ２との間にそれぞれ連結される。一例として、第１ビットラインＢＬ１と第１入出力ラインＩＯ１との間に第１カラムゲートＴ１３が連結され、第２ビットラインＢＬ２と第２入出力ラインＩＯ２との間に第２カラムゲートＴ１４が連結されうる。
【００４１】
前記のように構成される本発明の一つの実施の形態による半導体メモリ装置の詳細な動作を図４を参照して説明する。
【００４２】
図４は、図３に示された半導体メモリ装置のデータ読み出し動作を示すタイミング図、特に、第１ビットラインＢＬ１に連結されたメモリセル１１１のデータを読み出す場合のタイミング図である。
【００４３】
図４に示すように、まず、プリチャージ制御信号ＰＥＱが活性化されて、等化トランジスタ部１２０のトランジスタがターンオンする。これにより、ビットライン対ＢＬ１、ＢＬ２は、所定のプリチャージ電圧にプリチャージされる。プリチャージ電圧は、基準電圧Ｖｒｅｆと感知電圧ΔＶとの和に相当する電圧となる。
【００４４】
感知電圧ΔＶは、差動増幅部１４０に備えられる差動増幅器が電圧差を感知できる最小電圧差に相当する電圧であることが望ましい。また、この最小電圧差は、差動増幅器１４０のオフセット電圧を含む値に相当する電圧であることが望ましい。例えば、差動増幅器１４０が理想的な動作下で電圧差を感知できる最小電圧が１００ｍＶであり、差動増幅器１４０のオフセット電圧が３０ｍＶである場合、感知電圧ΔＶは１３０ｍＶとすることが望ましい。この場合、プリチャージ電圧は、基準電圧Ｖｒｅｆ＋１３０ｍＶとなる。
【００４５】
前記のようなプリチャージ電圧によってビットライン対ＢＬ１、ＢＬ２のプリチャージ動作が完了すれば、プリチャージ制御信号ＰＥＱは非活性化される。その後、第１メモリセル１１１のデータを読み出すために第１ワードラインＷＬ１が活性化される。この場合、第１メモリセル１１１に備えられるトランジスタがターンオンされるので、第１メモリセル１１１のセルキャパシタと第１ビットラインＢＬ１のキャパシタンス成分との間にチャージシェアリングが起こる。
【００４６】
一方、第１メモリセル１１１が論理ハイのデータを有するためには、セルキャパシタに保存された電圧Ｖｃは、基準電圧Ｖｒｅｆ＋感知電圧ΔＶ以上の電圧を有しさえすればよい。これは、第１差動増幅器１４１の一つの入力端に入力される第１ビットライン電圧が基準電圧Ｖｒｅｆより感知電圧ΔＶ以上大きい場合には、第１差動増幅器１４１が両入力信号を差動増幅して論理ハイのデータ信号を出力するためである。
【００４７】
その後、プルアップ制御信号ＬＡＰＧ及びプルダウン制御信号ＬＡＮＧが活性化されて、センス増幅器１３０がイネーブルされる。この時、第１メモリセル１１１のセルキャパシタに保存された電圧ＶｃがＶｒｅｆ＋ΔＶである場合には、第１ビットライン電圧と前記セルキャパシタに保存された電圧とがほぼ同一なので、チャージシェアリング後にも前記第１ビットライン電圧は、約Ｖｒｅｆ＋ΔＶのレベルを維持するようになる。
【００４８】
その後、第１イネーブル信号ＲＣＳＬ１が活性化されて、差動増幅部１４０の第１差動増幅器１４１がイネーブルされる。また、第１カラム選択信号及び第２カラム選択信号ＷＣＳＬ１、ＷＳＣＬ２が活性化されて、カラム選択ゲート対１５０の第１カラム選択ゲートＴ１３及び第２カラム選択ゲートＴ１４がそれぞれターンオンする。
【００４９】
前述したように、第１差動増幅器１４１は、(＋)入力端子に第１ビットライン電圧が提供され、(−)入力端子に基準電圧Ｖｒｅｆが提供される。また、第１差動増幅器１４１は、前記第１ビットライン電圧が基準電圧Ｖｒｅｆより所定の電圧ΔＶ以上大きい場合に、論理ハイのデータ信号を入出力ライン対ＩＯ１、ＩＯ２を介して出力する。
【００５０】
これにより、前記第１ビットラインの電圧がＶｒｅｆ＋ΔＶのレベルを有するか、それ以上である場合には、第１差動増幅器１４１は、両入力端に入力される電圧(第１ビットライン電圧、基準電圧)を増幅して、論理ハイのデータ信号を入出力ライン対ＩＯ１、ＩＯ２を介して出力する。第１差動増幅器１４１の出力端は、入出力ライン対ＩＯ１、ＩＯ２と連結され、論理ハイのデータ信号を出力する際に、第１入出力ラインＩＯ１を介してＶｉｎｔの電圧信号を出力し、第２入出力ラインＩＯ２を介してＶｓｓの電圧信号を出力することができる。
【００５１】
前記のような動作によって、第１メモリセル１１１に論理ハイのデータを保存するために、第１メモリセル１１１のセルキャパシタがＶｉｎｔの電圧にチャージされた後、漏れ電流などによるデータ損失が発生しても、セルキャパシタがＶｒｅｆ＋ΔＶの電圧レベル以上の値を有する限り、半導体メモリ装置は、第１メモリセル１１１に保存されたデータが論理ハイであることを感知できる。すなわち、漏れ電流などの原因によって、セルキャパシタのデータ損失が一定量発生しても、データを正確に感知でき、これにより、データを保存するためのリフレッシュ周期を長くすることができる。基準電圧Ｖｒｅｆのレベルを下げるほど、セルキャパシタのデータ損失が多く発生してもデータを正確に感知することが可能になる。
【００５２】
また、セルキャパシタのデータ損失が一定量発生してもデータを正確に感知できるので、メモリセルと連結されるワードラインの電圧を下げることができる。一例として、第１メモリセル１１１に備えられるトランジスタのゲートに入力される第１ワードラインＷＬ１電圧として、従来に適用された電源電圧Ｖｐｐより低いプルアップ電圧Ｖｉｎｔを入力できる。トランジスタのしきい電圧などによって、セルキャパシタの一つの電極に印加される電圧が低くなってもメモリセルのデータ感知が可能であるためである。
【００５３】
一方、カラム選択ゲート対１５０の第１カラム選択ゲートＴ１３及び第２カラム選択ゲートＴ１４をそれぞれターンオンさせることによって、入出力ライン対ＩＯ１、ＩＯ２を介して出力される電圧信号が第１メモリセル１１１に伝達される。これは、ライトバック動作であって、これによって、第１メモリセル１１１のデータが読み出し動作後に直ちに損失されることを防止できる。
【００５４】
第１メモリセル１１１に論理ローデータが保存された場合にも、前記のような動作を通じてデータを読み出すことができる。論理ローデータの読み出しの際、第１メモリセル１１１のセルキャパシタと第１ビットラインＢＬ１とのチャージシェアリングが起こり、第１ビットラインＢＬ１の電圧レベルは下降する。
【００５５】
図４では、論理ローデータ(データ“０”)の読み出しの際、チャージシェアリングによってビットライン対ＢＬ１、ＢＬ２間に十分な電圧レベル差が発生し、これにより、センス増幅器１３０による増幅動作が発生することを示す。増幅動作によって、第１差動増幅器１４１の一入力端に入力される第１ビットライン電圧は、基準電圧Ｖｒｅｆより感知電圧ΔＶ以上低くなり、この場合、第１差動増幅器１４１は、論理ローデータ信号を入出力ライン対ＩＯ１、ＩＯ２を介して出力する。図４に示すように、論理ローデータの読み出しの際、第１ビットライン電圧が基準電圧Ｖｒｅｆより感知電圧ΔＶ以上低くなった後に、第１イネーブル信号ＲＣＳＬ１が活性化されて、第１差動増幅器１４１をイネーブルさせることが望ましい。
【００５６】
前述した内容は、図３に示す第１メモリセル１１１の動作と関連した事項であり、前記の動作特性は、第２メモリセル１１２及び図示されていないその他のメモリセルに同様に適用されて、同じ効果を得ることができる。
【００５７】
一方、前記半導体メモリ装置のデータ書き込み動作について図５を参照して説明する。一例として、第１メモリセル１１１にデータを書き込む場合を説明する。
【００５８】
図５は、図３に示された半導体メモリ装置のデータ書き込み動作を示すタイミング図である。図５に示すように、プリチャージ動作終了後、第１ワードラインＷＬ１が活性化され、第１カラム選択信号ＷＣＳＬ１及び第２カラム選択信号ＷＣＳＬ２が活性化される。これにより、カラム選択ゲート対１４０がターンオンされる。
【００５９】
入出力ライン対ＩＯ１、ＩＯ２を介して入力されるデータ信号は、カラム選択ゲート対１４０を経てビットライン対ＢＬ１、ＢＬ２に入力される。また、前記データ信号によって、ビットライン対ＢＬ１、ＢＬ２間には電圧差が発生する。
【００６０】
その後、プルアップ制御信号ＬＡＰＧ及びプルダウン制御信号ＬＡＮＧが活性化されて、プルアップトランジスタＴ１１及びプルダウントランジスタＴ１２がそれぞれターンオンして、増幅されたビットライン対ＢＬ１、ＢＬ２の電圧レベルを利用して、メモリセル１１１にデータを保存する。データ書き込み動作区間の間、第１イネーブル信号ＲＣＳＬ１及び第２イネーブル信号ＲＣＳＬ２は、それぞれ非活性化されて、差動増幅部１４０は動作しない。
【００６１】
図６は、本発明の半導体メモリ装置に適用されるイネーブル信号生成部を示すブロック図である。イネーブル信号生成部２００は、第１差動増幅器１４１に第１イネーブル信号ＲＣＳＬ１を出力し、第２差動増幅器１４２に第２イネーブル信号ＲＣＳＬ２を出力する。第１差動増幅器１４１は、差動増幅動作による信号ＤＩＯ１、ＤＩＯ２を生成して、入出力ライン対ＩＯ１、ＩＯ２を介してそれぞれ出力する。第２差動増幅器１４２も入出力ライン対を介して差動増幅動作によって信号ＤＩＯ１、ＤＩＯ２を出力する。
【００６２】
イネーブル信号生成部２００は、第１メモリセル１１１の読み出し動作時に、活性化された第１イネーブル信号ＲＣＳＬ１を出力し、非活性化された第２イネーブル信号ＲＣＳＬ２を出力する。これにより、第１差動増幅器１４１はイネーブルされ、第２差動増幅器１４２はディセーブルされる。
【００６３】
また、イネーブル信号生成部２００は、第２メモリセル１１２の読み出し動作時には、非活性化された第１イネーブル信号ＲＣＳＬ１を出力し、活性化された第２イネーブル信号ＲＣＳＬ２を出力する。これにより、前記第１差動増幅器１４１はディセーブルされ、前記第２差動増幅器１４２はイネーブルされる。
【００６４】
一方、イネーブル信号生成部２００は、第１メモリセル１１１及び第２メモリセル１１２の書き込み動作時には、非活性化された第１イネーブル信号ＲＣＳＬ１及び第２イネーブル信号ＲＣＳＬ２を出力する。これにより、第１差動増幅器１４１及び前記第２差動増幅器１４２は、ディセーブルされる。
【００６５】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００６６】
本発明は、半導体メモリ装置関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６７】
【図１】従来のセンスアンプ構造を有する半導体メモリ装置を示す回路図である。
【図２】一般的なメモリセルを示す回路図である。
【図３】本発明の一つの実施の形態による半導体メモリ装置を示す回路図である。
【図４】図３に示された半導体メモリ装置のデータ読み出し動作を示すタイミング図である。
【図５】図３に示された半導体メモリ装置のデータ書き込み動作を示すタイミング図である。
【図６】本発明の半導体メモリ装置に適用されるイネーブル信号生成部を示すブロック図である。
【符号の説明】
【００６８】
１１０  メモリセルアレイ
１１１  第１メモリセル
１１２  第２メモリセル
１２０  等化トランジスタ部
１３０  センス増幅器
１４０  差動増幅部
１４１  第１差動増幅器
１４２  第２差動増幅器
１５０  カラム選択ゲート対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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