(57)【要約】      （修正有）【課題】比較的低い低電圧動作でも読出マージンがあり、かつ、構成素子特性のばらつきにも対応した高精度な差動増幅部の提供。【解決手段】電圧供給ユニット９０の電圧供給ノードＮ０には、電源電圧Ｖｃｃよりも高電圧の電源電圧Ｖｄｄを供給。これにより、（ＶGS−ＶT）の値が大きくなり、電流誤差ΔＩの値を小さくする。また、ＶｃｃをＶｄｄに変更することによりトランジスタＱＰ１ａのＶGSの値が大きくなるが、トランジスタＱＰ１ａはダイオード接続されているため単なる抵抗と考えることができるので、ＶGSの値を大きくすることは、抵抗の両端の電圧を大きくすることになり、電流を一定とみなせば高抵抗化することに等しい。従って、トランジスタＱＰ１ａに流れる電流の変化に対するノードＮ１の電圧変化（振幅）をトランジスタのしきい値電圧のばらつきに比べて大きくし、トランジスタの特性ばらつきに基づく電流誤差の影響を最小にすることができる。【選択図】図６
2007172703.tif 000002
【特許請求の範囲】
【請求項１】
各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
第１および第２のデータ線と、
前記第１および第２のデータ線の通過電流差に応じたデータ読出を実行するための差動増幅部と、
前記データ読出時に、前記複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を前記第１および第２のデータ線のいずれか一方に生成する基準電流供給部とを備え、
前記データ読出時において、前記第１および第２のデータ線の一方は、前記選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第１および第２のデータ線の他方は、前記基準電流供給部と電気的に接続され、
前記差動増幅部は、
各々の一方導通端子が、前記第１および第２のデータ線とそれぞれ電気的に結合され、ゲートが共に第１の基準電位に接続される一対の第１のトランジスタと、
前記一対の第１のトランジスタの各々の他方導通端子と第２の電圧との間に接続され、前記一対の第１のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第２のトランジスタと、
前記一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第１のソース接地型差動入力増幅回路と、
前記第１のソース接地型差動入力増幅回路と対を成し、かつ前記一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して前記第１のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第２のソース接地型差動入力増幅回路とを含み、
前記第１のソース接地型差動入力増幅回路は、各々が、前記一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第３の電圧とが接続される、一対の第３のトランジスタと、前記一対の第３のトランジスタの各々の他方導通端子と接続される第１の負荷回路とを含み、
前記第２のソース接地型差動入力回路は、各々が、前記一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と前記第３の電圧と接続される、一対の第４のトランジスタと、前記一対の第４のトランジスタの各々の他方導通端子と接続される第２の負荷回路とを含み、
前記一対の第２のトランジスタのゲートと前記第２の電圧との間の電圧差は、前記第１および第２のソース接地型差動入力増幅回路において、前記一対の第３および第４のトランジスタのゲートと前記第３の電圧との間の電圧差よりも大きい、不揮発性記憶装置。
【請求項２】
前記データ読出時に前記複数のメモリセルに対してアクセスするために用いる周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、低耐圧のトランジスタで設計され、
前記差動増幅部において、前記一対の第２のトランジスタは、高耐圧のトランジスタで設計される、請求項１記載の不揮発性記憶装置。
【請求項３】
前記差動増幅部は、
前記一対の第１のトランジスタの各々の他方導通端子と電気的に接続され、前記一対の第１のトランジスタの各々の他方導通端子の電圧が前記第１のトランジスタの耐圧電圧以下となるように設定する一対のクランプ回路を含む、請求項２記載の不揮発性記憶装置。
【請求項４】
前記一対のクランプ回路の各々は、前記一対の第１のトランジスタの各々の他方導通端子と前記第１の電圧との間に接続される、第５のトランジスタを含み、
前記第５のトランジスタのゲートは、前記第２の電圧よりも低い所定電圧が与えられる、請求項３記載の不揮発性記憶装置。
【請求項５】
前記第１の電圧よりも前記第２および第３の電圧は高い電圧であり、前記第２の電圧は、前記第３の電圧よりも高い電圧である、請求項１記載の不揮発性記憶装置。
【請求項６】
前記データ読出時に前記複数のメモリセルに対してアクセスするために用いる周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、低耐圧のトランジスタで設計され、
前記差動増幅部において、前記一対の第３および第４のトランジスタは、高耐圧のトランジスタで設計される、請求項１記載の不揮発性記憶装置。
【請求項７】
前記データ読出時に前記複数のメモリセルに対してアクセスするために用いる周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、低耐圧のトランジスタで設計され、
前記差動増幅部において、前記一対の第１のトランジスタは、高耐圧のトランジスタで設計される、請求項１記載の不揮発性記憶装置。
【請求項８】
各々の一方導通端子が、２本のデータ線とそれぞれ電気的に結合され、ゲートが共に第１の基準電位に接続される一対の第１のトランジスタと、
前記一対の第１のトランジスタの各々の他方導通端子と第２の電圧との間に接続され、前記一対の第１のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第２のトランジスタと、
前記一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第１のソース接地型差動入力増幅回路と、
前記第１のソース接地型差動入力増幅回路と対を成し、かつ前記一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して前記第１のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第２のソース接地型差動入力増幅回路とを含み、
前記第１のソース接地型差動入力増幅回路は、各々が、前記一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第３の電圧とが接続される、一対の第３のトランジスタと、前記一対の第３のトランジスタの各々の他方導通端子と接続される第１の負荷回路とを含み、
前記第２のソース接地型差動入力回路は、各々が、前記一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と前記第３の電圧と接続される、一対の第４のトランジスタと、前記一対の第４のトランジスタの各々の他方導通端子と接続される第２の負荷回路とを含み、
前記一対の第２のトランジスタのゲートと前記第２の電圧との間の電圧差は、前記第１および第２のソース接地型差動入力増幅回路において、前記一対の第３および第４のトランジスタのゲートと前記第３の電圧との間の電圧差よりも大きい、差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路および不揮発性記憶装置に関し、特にメモリセルの記憶データを増幅する差動増幅回路（センスアンプ）の回路構成に関する。
【背景技術】
【０００２】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Magnetic Random Access Memory）デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ovonic Unified Memories)デバイス等が特に注目されている。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である。当該データ読出においては、通過電流量を増大させて、読出マージンを確保することが要求されるが、過大な電圧を印加してしまうと、データ読出を実行することができなくなるおそれがある。
【０００４】
たとえば、ＭＲＡＭデバイスの記憶素子であるトンネル磁気抵抗素子（以下、ＴＭＲ素子とも称する）に高い電圧を印加した場合には、ＴＭＲ素子を構成する絶縁膜が薄膜であるために当該絶縁膜が破壊されてしまうという問題が生じる。
【０００５】
また、ＯＵＭデバイスの記憶素子として用いられるカルコゲナイド層においても、高い電圧を印加した場合には、素子の形状が変化してしまい記憶データを壊してしまうという問題が生じる。
【０００６】
さらには、閾値電圧のレベルに応じてデータ記憶を実行するフラッシュメモリにおいては、フラッシュメモリを通過する通過電流量をあまりに増加させた場合、誤書込を生じさせてしまい記憶データを破壊してしまうという問題が生じる。したがって、上述したメモリセルに対しては、メモリセルに印加する印加電圧を十分に制御する必要がある。
【０００７】
特開２００４−１６４７６６号公報（特許文献１）においては、過大な電圧を掛けることなく比較的低い動作電圧においてもメモリセルを流れる通過電流を用いて読出マージンを確保することが可能なセンスアンプを有する不揮発性記憶装置が開示されている。
【０００８】
また、特開２００３−２２８９７４号公報（特許文献２）においても、メモリセルの通過電流を差動増幅部の動作電流として用いた電流検出型のセンスアンプが開示されている。
【特許文献１】特開２００４−１６４７６６号公報
【特許文献２】特開２００３−２２８９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１あるいは特許文献２に記載される構成においては、低電圧動作可能なセンスアンプが示されているが、特に低電圧動作の場合には比較対象となる電流量も小さくなるため精度の高い読出マージンを確保するためには、プロセス等で生じるセンスアンプを構成する素子特性のばらつきの影響も十分に抑制することが必要である。
【００１０】
本発明は、比較的低い低電圧動作でも読出マージンを確保するとともに、構成する素子特性のばらつきにも対応した高精度な差動増幅回路および当該差動増幅回路を備える不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、第１および第２のデータ線と、第１および第２のデータ線の通過電流差に応じたデータ読出を実行するための差動増幅部と、データ読出時に、複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を第１および第２のデータ線のいずれか一方に生成する基準電流供給部とを備える。データ読出時において、第１および第２のデータ線の一方は、選択メモリセルを介して第１の電圧と電気的に接続されるとともに、第１および第２のデータ線の他方は、基準電流供給部と電気的に接続され、差動増幅部は、各々の一方導通端子が、第１および第２のデータ線とそれぞれ電気的に結合され、ゲートが共に第１の基準電位に接続される一対の第１のトランジスタと、一対の第１のトランジスタの各々の他方導通端子と第２の電圧との間に接続され、一対の第１のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第２のトランジスタと、一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第１のソース接地型差動入力増幅回路と、第１のソース接地型差動入力増幅回路と対を成し、かつ一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して第１のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第２のソース接地型差動入力増幅回路とを含む。第１のソース接地型差動入力増幅回路は、各々が、一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第３の電圧とが接続される、一対の第３のトランジスタと、一対の第３のトランジスタの各々の他方導通端子と接続される第１の負荷回路とを含む。第２のソース接地型差動入力回路は、各々が、一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第３の電圧と接続される、一対の第４のトランジスタと、一対の第４のトランジスタの各々の他方導通端子と接続される第２の負荷回路とを含む。一対の第２のトランジスタのゲートと第２の電圧との間の電圧差は、第１および第２のソース接地型差動入力増幅回路において、一対の第３および第４のトランジスタのゲートと第３の電圧との間の電圧差よりも大きい。
【００１２】
本発明に係る差動増幅部は、各々の一方導通端子が、２本のデータ線とそれぞれ電気的に結合され、ゲートが共に第１の基準電位に接続される一対の第１のトランジスタと、一対の第１のトランジスタの各々の他方導通端子と第２の電圧との間に接続され、一対の第１のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第２のトランジスタと、一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第１のソース接地型差動入力増幅回路と、第１のソース接地型差動入力増幅回路と対を成し、かつ一対の第２のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して第１のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第２のソース接地型差動入力増幅回路とを含む。第１のソース接地型差動入力増幅回路は、各々が、一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第３の電圧とが接続される、一対の第３のトランジスタと、一対の第３のトランジスタの各々の他方導通端子と接続される第１の負荷回路とを含む。第２のソース接地型差動入力回路は、各々が、一対の第１のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第３の電圧と接続される、一対の第４のトランジスタと、一対の第４のトランジスタの各々の他方導通端子と接続される第２の負荷回路とを含む。一対の第２のトランジスタのゲートと第２の電圧との間の電圧差は、第１および第２のソース接地型差動入力増幅回路において、一対の第３および第４のトランジスタのゲートと第３の電圧との間の電圧差よりも大きい。
【発明の効果】
【００１３】
本発明に係る差動増幅回路および不揮発性記憶装置は、一対の第２のトランジスタのゲートと第２の電圧との間の電圧差は、第１および第２のソース接地型差動入力増幅回路において、一対の第３および第４のトランジスタのゲートと第３の電圧との間の電圧差よりも大きい。当該構成により、第２のトランジスタのゲート−ソース間電圧は、第３および第４のゲート−ソース間電圧よりも大きくなるが、結果として第２および第３のトランジスタに流れる電流の電流誤差が低減される。そして、ダイオード接続されているため単なる抵抗と考えることができる。そうすると、ゲート−ソース間電圧（ＶGS）の値を大きくすることは、抵抗の両端の電圧を大きくすることになり、電流が一定であると考えるならば高抵抗化することに等しい。これにより、第２のトランジスタに流れる電流の変化に対する電圧変化（振幅）をトランジスタの閾値電圧のばらつきに比べて大きくし、トランジスタの特性ばらつきに基づく電流誤差の影響を最小にすることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１６】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１７】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイＭＡとを備える。
【００１８】
ここで、メモリアレイＭＡの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１９】
また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイＭＡにおける行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイＭＡの列選択を実行する。
【００２０】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。
【００２１】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２２】
図２は、メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。
【００２３】
図２を参照して、ここでは、入出力制御回路３０に含まれるメモリアレイＭＡに対応して設けられたデータ読出動作のための回路群が示される。
【００２４】
メモリアレイＭＡは、行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。また、メモリアレイＭＡは、２つの隣接するメモリセル列に対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは、メモリセル列に対応して設けられるＢＬおよび相補のビット線／ＢＬを含む。また、複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。図２においては、ｊ番目のビット線対ＢＬｊのうちビット線ＢＬｊに対応して設けられたメモリセルＭＣとビット線／ＢＬｊに対応して設けられたダミーメモリセルＤＭＣとが１個ずつ代表的に示されている。
【００２５】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【００２６】
また、メモリセル行にそれぞれ対応して複数のワード線ＲＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線ＲＷＬｉ（ｉ：自然数）と、ダミーメモリセルＤＭＣに対応して設けられたワード線ＲＷＬ（ｒ：自然数）とが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線（図示しない）が設けられる。
【００２７】
また、ビット線対ＢＬＰにそれぞれ対応して設けられ、列デコーダ２５からの列選択指示が伝達される複数の列選択線がさらに設けられる。
【００２８】
図２においては、メモリアレイＭＡにおいて、ｊ番目のビット線対ＢＬＰｊに対応して設けられた列選択線ＣＳＬｊが示されている。
【００２９】
ここで、メモリセルＭＣの回路構成について説明する。
図３は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００３０】
図３を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００３１】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＲＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００３２】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
図４は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００３３】
図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３４】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３５】
データ書込時においては、ワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３６】
図５は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３７】
図５を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３８】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３９】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図５に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００４０】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化閾値を下げることができる。図５に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００４１】
図５に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００４２】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４３】
なお、図２のメモリアレイＭＡに配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた電気抵抗ＲｍａｘおよびＲｍｉｎの中間の電気抵抗値に固定的に設定される。また、本発明においては、主にデータ読出動作について説明するためデータ書込動作に用いられるデジット線ＤＬ等は図示しないものとする。
【００４４】
再び図２を参照して、入出力制御回路３０は、メモリアレイＭＡに設けられた、ローカル入出力線対ＬＩＯＰおよびローカル入出力線対ＬＩＯＰとビット線対ＢＬＰ間の電気的な接続を制御するゲート回路ＩＯＧを含む。ローカル入出力線対ＬＩＯＰは、ローカル入出力線ＬＩＯ，／ＬＩＯを有する。
【００４５】
ゲート回路ＩＯＧは、ローカル入出力線対ＬＩＯＰとビット線対ＢＬＰとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧａ，ＣＳＧｂを含む。ゲートトランジスタＣＳＧａは、ビット線対ＢＬＰにそれぞれ対応して設けられた列選択線ＣＳＬの活性化に応答して、ビット線ＢＬとローカル入出力線ＬＩＯとの間を電気的に接続する。ゲートトランジスタＣＳＧｂは、列選択線ＣＳＬの活性化に応答して相補のビット線／ＢＬとローカル入出力線／ＬＩＯとの間を電気的に接続する。
【００４６】
また、入出力制御回路３０は、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた読出データを検知するセンスアンプＳＡおよびセンスアンプＳＡで検知された選択メモリセルの記憶データをさらに増幅するプリアンプＰＡをさらに含む。
【００４７】
入出力制御回路３０は、各メモリアレイＭＡに対応して共通に設けられたグローバル入出力線対ＧＩＯＰと、グローバル入出力線対ＧＩＯＰと接続され記憶データをラッチするラッチ回路ＬＴと、ラッチ回路ＬＴでラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦとを含む。グローバル入出力線対ＧＩＯＰは、グローバル入出力線ＧＩＯおよび／ＧＩＯを含む。
【００４８】
ゲート回路ＩＯＧは、ビット線ＢＬｊおよび／ＢＬｊをイコライズするイコライズ回路ＥＱをさらに含む。イコライズ回路ＥＱは、行デコーダ２０によって生成される制御信号ＢＬＥＱの入力に応答してビット線ＢＬｊおよび／ＢＬｊを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００４９】
また、同様のイコライズ回路ＥＱが、ローカル入出力線ＬＩＯ，／ＬＩＯとの間に設けられ、制御信号ＢＬＥＱの入力に応答してローカル入出力線ＬＩＯ，／ＬＩＯを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００５０】
これにより、データ読出前は制御信号ＢＬＥＱの入力に応答して、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊは、接地電圧ＧＮＤと電気的に結合されてプリチャージされるためメモリセルＭＣに高電圧を印加することなく、メモリセルＭＣの動作信頼性を確保することができる。
【００５１】
図６は、本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
図６を参照して、センスアンプＳＡは、電源供給ノードＮ０に通常の電源電圧Ｖｃｃよりも高い電圧である電源電圧Ｖｄｄを供給するための電圧供給ユニット９０と、内部ノードＮ０（以下、単にノードとも称する）と内部ノードＮ１との間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ１ａと、電源電圧Ｖｃｃの供給を受ける内部ノードＮ３と内部ノードＮ４との間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ２ａと、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートが内部ノードＮ１と電気的に結合されるトランジスタＱＰ３ａと、内部ノードＮ０と内部ノードＮ２との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ５ａと、内部ノードＮ３と内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ６ａと、内部ノードＮ３とセンスノードＳＮ（出力ノード）との間に配置され、そのゲートが内部ノードＮ２と電気的に結合されるトランジスタＱＰ７ａと、内部ノードＮ４と内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ１と、センスノードＳＮと内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ４と電気的に結合されるトランジスタＱＮ２と、センスノード／ＳＮと内部ノードＮ５との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ３と、内部ノードＮ５と内部ノードＮ６との間に配置され、そのゲートが内部ノードＮ６と電気的に結合されるトランジスタＱＮ４と、内部ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１とを含む。
【００５２】
また、センスアンプＳＡは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートはＶｒｅｆ発生回路４０によって生成される基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートは基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。言い換えればトランジスタＱＶ１の一方導通端子は、ローカル入出力線ＬＩＯと接続され、他方導通端子は、ノードＮ１と接続され、ゲートには基準電圧Ｖｒｅｆの供給を受ける。また、トランジスタＱＶ１の一方導通端子は、ローカル入出力線／ＬＩＯと接続され、他方導通端子は、ノードＮ２と接続され、ゲートには基準電圧Ｖｒｅｆの供給を受ける。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下の所定電圧に維持する。
【００５３】
電圧供給ユニット９０は、通常の電源電圧Ｖｃｃよりも高い電圧である電源電圧ＶｄｄとノードＮ０との間に配置されたトランジスタＱＰＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。また、電圧供給ユニット９１は、接地電圧ＧＮＤとノードＮ５との間に配置されたトランジスタＱＮＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡが活性化される。なお、ここでは、行デコーダ２０から制御信号ＳＡＥおよび／ＳＡＥが出力される構成について説明したが、これに限られず例えばコントロール回路５から出力するようにすることも可能である。
【００５４】
ここで、トランジスタＱＰ１ａ〜ＱＰ７ａ，およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＱＰ１ａ〜ＱＰ７ａの各トランジスタサイズは等しいものとする。また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは等しいものとする。
【００５５】
本例においては、各トランジスタサイズは等しいものとして説明するが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、トランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。
【００５６】
上記で説明した、ゲートに基準電圧Ｖｒｅｆを受けるトランジスタＱＶ１およびＱＶ２によりローカル入出力線ＬＩＯ，／ＬＩＯは基準電圧以下の所定電圧に維持され、この所定電圧に従う通過電流がノードＮ１，Ｎ２に流れる。
【００５７】
トランジスタＱＰ１ａは、ゲートとドレインが電気的に結合され、ノードＮ１に流れる通過電流を電圧信号に変換する。また、トランジスタＱＰ５ａは、ゲートとドレインが電気的に結合され、ノードＮ２に流れる通過電流を電圧信号に変換する。
【００５８】
トランジスタＱＰ２ａ，ＱＰ３ａ，ＱＰ６ａ，ＱＰ７ａ，ＱＮ１〜ＱＮ４は、トランジスタＱＰ１ａ，ＱＰ５ａにおいて変換した電圧信号を一対の入力として受けて、ノードＮ１，Ｎ２を流れる通過電流に応じた信号を増幅してセンスノードＳＮ，／ＳＮに出力する増幅ユニットを構成する。増幅ユニットは、センスノードＳＮ，／ＳＮに対応して設けられる２つの差動入力増幅回路を含む。具体的には、第１の差動入力増幅回路は、センスノードＳＮに対応して設けられたトランジスタＱＰ２ａ，ＱＰ７ａ，ＱＮ１，ＱＮ２を含み、トランジスタＱＰ１ａ，ＱＰ５ａにおいて変換した電圧信号が一対の入力信号としてトランジスタＱＰ２ａおよびＱＰ７ａのゲートに入力されて、その差を検知増幅するソース型接地差動入力増幅回路に相当する。また、第２の差動入力増幅回路は、センスノード／ＳＮに対応して設けられたランジスタＱＰ６ａ，ＱＰ３ａ，ＱＮ３，ＱＮ４を含み、トランジスタＱＰ１ａ，ＱＰ５ａにおいて変換した電圧信号が一対の入力信号としてトランジスタＱＰ３ａ，ＱＰ６ａのゲートに入力されて、その差を検知増幅するソース接地型差動入力増幅回路に相当する。
【００５９】
本発明の実施の形態１に従うセンスアンプＳＡは、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持するとともにローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。
【００６０】
ここで、このセンスアンプＳＡのセンス動作について説明する。
一例として、ローカル入出力線ＬＩＯ，／ＬＩＯにそれぞれ通過電流ＩａおよびＩｂが流れた場合について説明する。そうすると、上述したようにトランジスタＱＰ１ａは、通過電流Ｉａに応じた電圧信号を入力信号として増幅ユニットに伝達する。また、同様にトランジスタＱＰ５ａは、通過電流Ｉｂに応じた電圧信号を入力信号として増幅ユニットに伝達する。
【００６１】
これに伴い、第１の差動入力増幅回路のセンスノードＳＮからは、トランジスタＱＰ２ａ，ＱＰ７ａのゲートに与えられた一対の入力信号としてノードＮ１およびＮ２の電圧信号の電圧差に基づく信号が増幅されて出力される。
【００６２】
また、同様に第２の差動入力増幅回路のセンスノード／ＳＮからは、トランジスタＱＰ３ａ，ＱＰ６ａのゲートに与えられた一対の入力信号としてノードＮ１およびＮ２の電圧信号の電圧差に基づく信号が増幅されて出力される。
【００６３】
すなわち、センスアンプＳＡは、増幅ユニットにより、ローカル入出力線ＬＩＯ，／ＬＩＯを通過する通過電流の電流差を電圧差に変換してセンスノードＳＮ，／ＳＮに出力する。たとえば動作電流Ｉａ＞Ｉｂの場合には、ノードＮ１の方がノードＮ２の電圧レベルよりも高く設定される。そうすると、増幅ユニットの第１の差動入力増幅回路において、トランジスタＱＰ２ａおよびＱＰ７ａのゲートは、それぞれ高電位および低電位に設定されるため、差動増幅によりセンスノードＳＮは、接地電圧ＧＮＤ側（「Ｌ」レベル側）に引っ張られることになる。
【００６４】
一方、増幅ユニットの第２の差動入力増幅回路において、トランジスタＱＰ３ａおよびＱＰ６ａのゲートは、それぞれ高電位および低電位に設定されるため、差動増幅によりセンスノード／ＳＮは、電源電圧Ｖｃｃ側（「Ｈ」レベル側）に引っ張られることになる。すなわち、センスノードＳＮ，／ＳＮからはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの電圧信号として出力される。一方、動作電流Ｉｂ＞Ｉａの場合には、センスノードＳＮ，／ＳＮからは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルの電圧信号として出力される。
【００６５】
次に、プリアンプＰＡの回路構成について説明する。
図７は、本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
【００６６】
図７を参照して、本発明の実施の形態１に従うプリアンプＰＡは、センスノードＳＮ，／ＳＮに生成された電圧差をさらに増幅して、内部ノードＰＡＯおよび／ＰＡＯに増幅された電圧信号を生成する増幅信号生成回路ＡＭＰと、内部ノードＰＡＯおよび／ＰＡＯに生成された電圧信号に応答して、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧レベルを調整する電圧調整ユニットＳＣＴとを含む。
【００６７】
増幅信号生成回路ＡＭＰは、ノードＮＮ０と電源電圧Ｖｃｃとの間に配置され、行デコーダ２０からの制御信号／ＰＡＥに応答してノードＮＮ０に電源電圧Ｖｃｃを供給するトランジスタＴＰＳと、ノードＮＮ０とノードＮＮ１との間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ１と、ノードＮＮ０と内部ノード／ＰＡＯとの間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ２と、ノードＮＮ０と内部ノードＰＡＯとの間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ３と、ノードＮＮ０とノードＮＮ２との間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ４と、ノードＮＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ１と、内部ノードＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ２と、内部ノード／ＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ３と、ノードＮＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ４とを含む。
【００６８】
ここで、トランジスタＴＰ１〜ＴＰ４，ＴＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＴＮ１〜ＴＮ４は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＰ１〜ＴＰ４の各トランジスタサイズは等しいものとする。また、トランジスタＴＮ１〜ＴＮ４の各トランジスタサイズは等しいものとする。
【００６９】
一例として、センスノードＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルの場合、トランジスタＴＮ２がオンして内部ノードＰＡＯは接地電圧ＧＮＤと電気的に接続されて「Ｌ」レベルに設定される。一方、内部ノード／ＰＡＯについては、トランジスタＴＰ１と同一の動作電流がトランジスタＴＰ２より供給されようとするがセンスノード／ＳＮは、「Ｌ」レベルであるので、トランジスタＴＮ３からはほとんど電流が流れない。したがって、内部ノード／ＰＡＯの電圧レベルは、「Ｈ」レベルに設定される。
【００７０】
上記のセンスアンプＳＡにおいても、センスノードＳＮ，／ＳＮにおいて、選択メモリセルの記憶データに応じた電圧差が生成されるがより安定的なデータ読出を実行するために増幅信号生成回路ＡＭＰによりさらに電圧差を増幅する動作が実行される。
【００７１】
電圧調整ユニットＳＣＴは、内部ノードＰＡＯ，／ＰＡＯに生成された電圧レベルを安定的に出力するバッファ６０および６１と、グローバル入出力線ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６０の出力信号の入力を受けるトランジスタＴＮ０と、グローバル入出力線／ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６１の出力信号の入力を受けるトランジスタＴＮ５とを含む。なお、トランジスタＴＮ０およびＴＮ５は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００７２】
グローバル入出力線ＧＩＯ，／ＧＩＯは、データ読出前において、所定のプリチャ−ジ動作により、所定の電圧レベルにプリチャージされている。
【００７３】
この内部ノードＰＡＯ，／ＰＡＯに生成される電圧信号に応じてグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方が接地電圧ＧＮＤと電気的に結合される。これに伴い、グローバル入出力線ＧＩＯ，／ＧＩＯの論理レベルの一方は、「Ｈ」レベル、他方は「Ｌ」レベルに設定される。
【００７４】
したがって、メモリセルの記憶データに対応して、グローバル入出力線ＧＩＯ，／ＧＩＯを固定的な電源電圧Ｖｃｃおよび接地電圧ＧＮＤの論理レベルに設定することができるため安定的なデータ読出を実行することができる。
【００７５】
図８は、本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
図８を参照して、ラッチ回路ＬＴは、グローバル入出力線ＧＩＯ，／ＧＩＯをイコライズするイコライズユニットＥＱＣと、ＮＡＮＤ回路ＮＤ０とＮＤ１とを含む。
【００７６】
イコライズユニットＥＱＣは、トランジスタ７０〜７２を含む。トランジスタ７０および７１は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に直列に接続され、そのゲートは行デコーダ２０からの制御信号ＩＯＥＱの入力を受ける。また、トランジスタ７０および７１の接続ノードは電源電圧Ｖｃｃと電気的に結合される。トランジスタ７２は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に配置され、そのゲートは制御信号ＩＯＥＱの入力を受ける。すなわち、データ読出前に「Ｌ」レベルである制御信号ＩＯＥＱが入力された場合には電源電圧Ｖｃｃ（「Ｈ」レベル）がグローバル入出力線ＧＩＯおよび／ＧＩＯと電気的に結合されて、プリチャージされる。なお、トランジスタ７０〜７２は、一例としてＰチャンネルＭＯＳトランジスタとする。
【００７７】
ＮＡＮＤ回路ＮＤ１は、グローバル入出力線ＧＩＯおよび出力ノードＮｆからの入力を受けてそのＮＡＮＤ論理演算結果をＮＤ０の入力ノードに出力する。ＮＡＮＤ回路ＮＤ０は、グローバル入出力線／ＧＩＯおよびＮＡＮＤ回路ＮＤ１の出力信号の入力を受けてそのＮＡＮＤ論理演算結果を出力ノードＮｆに出力する。このラッチ回路ＬＴは、出力ノードＮｆに生成された電圧レベルを読出データＲＤＴとして出力バッファＯＢＦに出力する。
【００７８】
たとえば、出力ノードＮｆは初期状態において「Ｌ」レベルに設定されているものとする。ここで、グローバル入出力線対ＧＩＯＰがプリチャージされてからグローバル入出力線ＧＩＯが「Ｌ」レベルに設定された場合には、ＮＡＮＤ回路ＮＤ０およびＮＤ１の論理動作により出力ノードＮｆの電圧レベルは「Ｌ」レベルにラッチされる。一方、グローバル入出力線／ＧＩＯが「Ｌ」レベルに設定された場合、当該論理動作により出力ノードＮｆの電圧レベルは「Ｈ」レベルにラッチされる。このラッチされた電圧信号に対応する読出データＲＤＴが出力バッファＯＢＦに出力される。なお、本例に示したラッチ回路ＬＴおよび出力バッファＯＢＦは、出力データを生成するデータ生成回路を構成する。
【００７９】
次に、図９のタイミングチャート図を用いて本発明の実施の形態１に従うデータ読出動作について概略的に説明する。ここでは、メモリアレイＭＡのデータ読出動作について説明する。
【００８０】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡが選択され、時刻ｔ２において、選択されたメモリアレイＭＡに対応するセンスアンプＳＡを活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡが活性化され、制御信号ＳＡＥに応答して、ローカル入出力線対ＬＩＯＰが充電され始めるとともにセンスアンプＳＡのセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡにおける増幅動作の準備動作が実行される。
【００８１】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬｊの活性化に応答して、選択列のビット線対ＢＬＰｊとローカル入出力線対ＬＩＯＰとが電気的に結合される。具体的には、ゲートトランジスタＣＳＧａおよびＣＳＧｂのターンオンに応答して、ビット線ＢＬｊとローカル入出力線ＬＩＯとが電気的に結合され、ビット線／ＢＬｊとローカル入出力線／ＬＩＯとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＲＷＬｒの活性化に応答して、ローカル入出力線／ＬＩＯは、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡと選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成され、センスアンプＳＡにおいて所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ、列デコーダ２５および列選択線ＣＳＬは、アドレス選択部を構成する。
【００８２】
具体的には、センスアンプＳＡは、ローカル入出力線ＬＩＯ，／ＬＩＯのそれぞれに同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルＭＣおよびダミーメモリセルＤＭＣ間には電気抵抗差ΔＲが存在するので、時刻ｔ３において、両者の通過電流には電流差が生じようとする。すなわちこの電気抵抗差ΔＲがトランジスタＱＰ１およびＱＰ５の通過電流差に変換される。このトランジスタＱＰ１およびＱＰ５の通過電流差が上述した増幅動作により電圧差としてセンスノードＳＮ，／ＳＮ間に生じることとなる。
【００８３】
そして、電圧差が十分に増幅された時刻ｔ４において、制御信号ＰＡＥの反転信号であり、プリアンプＰＡを活性化させる制御信号／ＰＡＥ（「Ｌ」レベル）が入力される。これに伴い、プリアンプＰＡにおいてセンスノードＳＮ，／ＳＮから入力された電圧差がさらに増幅され、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの電圧レベルに増幅される。これに従い、内部ノードＰＡＯ，／ＰＡＯの増幅動作により生成された電圧レベルがグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方をプリチャージされていた所定の電圧レベルから接地電圧ＧＮＤ（「Ｌ」レベル）へプルダウンする。ラッチ回路ＬＴは、グローバル入出力線対ＧＩＯＰに伝達された所定の論理レベルに応じて選択メモリセルから読出された記憶データをラッチし、出力バッファＯＢＦに読出データＲＤＴとして出力する。出力バッファＯＢＦはラッチ回路ＬＴから伝達された読出データＲＤＴに基づいて時刻ｔ５において出力データＤＯＵＴとして外部に出力する。これにより入力されたアドレスＡＤＤに対応する選択メモリセルのデータ読出動作を実行することができる。
【００８４】
一方、充電が完了したビット線ＢＬｊ，／ＢＬｊ間、ならびにローカル入出力線ＬＩＯ，／ＬＩＯ間には電圧差が生じず、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈは、トランジスタＱＶ１およびＱＶ２の閾値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣで生じる電圧降下に相当する。Ｖｒｅｆ発生回路４０で生成される基準電圧Ｖｒｅｆは、トンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえば４００ｍＶ程度となるように設定される。
【００８５】
したがって、トランジスタＱＶ１およびＱＶ２を設けて、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧を“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”の基準電圧以下に設定することにより、過電圧印加によるメモリセル破壊を回避して動作信頼性を向上することができる。なお、基準電圧Ｖｒｅｆを調整することによりビット線の電圧を調整することが可能である。
【００８６】
本発明の実施の形態１に従うセンスアンプＳＡにおいて、動作させる動作電流はメモリセルの記憶データに応じたメモリセル電流に相当するためセンスアンプＳＡの増幅動作に伴う動作電流は極めて小さいものとなる。これにより消費電力を低減したセンスアンプＳＡを実現することが可能となる。
【００８７】
また、センスアンプＳＡを駆動する動作電流が小さいため電源電圧Ｖｃｃが低電圧である場合においても、容易に動作電流を確保することが可能であり、かかる場合においてもデータ読出マージンを十分に確保することができる。
【００８８】
上記のタイミングチャート図は、センスアンプの構成素子にばらつきがない理想的なデータ読出動作を実行した場合を概略的に説明しているが、以下においては、センスアンプの構成素子の特性にばらつきがある場合について考える。
【００８９】
図１０は、従来のセンスアンプの回路構成図である。
図１０を参照して、従来のセンスアンプは、図６で説明した本発明の実施の形態に従うセンスアンプＳＡと比較して、電圧供給ユニット９０が電圧供給ユニット９０ａである点が異なる。すなわち、電圧供給ノードＮ０には、本発明の実施の形態１に従う構成においては、通常の電源電圧Ｖｃｃよりも高い高電圧である電源電圧Ｖｄｄが供給されるが、従来構成においては、通常の電源電圧Ｖｃｃが供給される。
【００９０】
ここで、プロセス等によりセンスアンプを構成するトランジスタの素子特性にばらつきがある場合を考える。
【００９１】
図１０に示されるトランジスタＱＰ１およびＱＰ２は、カレントミラー回路を形成しているが、このカレントミラー回路の電流誤差ΔＩは次式の如く示される。なお、この式については、「ＣＭＯＳアナログ回路入門」（ｐ１５３，１５４：ＣＱ出版株式会社  谷口  研二著）にも同様の記載がなされている。
【００９２】
【数１】
2007172703.tif 000003
【００９３】
なお、ここで、上付きの横棒は平均値を表している。また、ΔＶTは、閾値電圧差を表している。また、Δβ（＝｜β１−β２｜）は、ベータ値のばらつきを表している。
β１，β２は、トランジスタＱＰ１，ＱＰ２のそれぞれのベータ値を表している。
【００９４】
この式において、ΔＶTおよびΔβを小さくするようにトランジスタのゲート面積を大きくすることも有効ではあるが、設計ルールを変更することになるためゲート面積を変更する方式とは異なる方式で電流誤差ΔＩを小さくする方式について以下に説明する。
【００９５】
上式（１）の右辺の√記号の第１項に着目すると、（ＶGS−ＶT）を大きくすると第１項の影響は小さくなる。
【００９６】
したがって、本実施の形態１においては、図６に示されるようにトランジスタＱＰ１ａのゲート−ソース間電圧（ＶGS）の値を大きくするためにノードＮ０に通常の電源電圧Ｖｃｃではなく、高電圧の電源電圧Ｖｄｄを供給する構成としている。
【００９７】
当該構成により、上式（１）の右辺の√記号の第１項の分母（ＶGS−ＶT）の値が大きくなり結果として電流誤差ΔＩの値を小さくすることができる。
【００９８】
上記方式すなわち電源電圧Ｖｃｃを電源電圧Ｖｄｄに変更することにより、トランジスタＱＰ１ａのゲート−ソース間電圧（ＶGS）の値が大きくなるが、トランジスタＱＰ１ａは、ダイオード接続されているため単なる抵抗と考えることができる。そうすると、ゲート−ソース間電圧（ＶGS）の値を大きくすることは、抵抗の両端の電圧を大きくすることになり、電流が一定であると考えるならば高抵抗化することに等しい。
【００９９】
これにより、トランジスタＱＰ１ａに流れる電流の変化に対するノードＮ１の電圧変化（振幅）をトランジスタの閾値電圧のばらつきに比べて大きくし、トランジスタの特性ばらつきに基づく電流誤差の影響を最小にすることができる。
【０１００】
なお、ここでは、トランジスタＱＰ１ａ，ＱＰ２ａについて、特にトランジスタＱＰ１ａのゲート−ソース間電圧（ＶGS）を高くする方式について説明したが、トランジスタＱＰ５ａ，ＱＰ６ａの関係においても同様である。
【０１０１】
したがって、本願実施の形態１のセンスアンプＳＡのトランジスタＱＰ１ａ，ＱＰ５ａについて、ゲート−ソース間電圧（ＶGS）を高くするために電源供給ノードＮ０に通常の電源電圧Ｖｃｃよりも高い電圧である電源電圧Ｖｄｄを供給することにより、トランジスタの特性ばらつきに従う電流誤差を低減した高精度なセンスアンプを実現することができる。
【０１０２】
次に、さらに、本発明の実施の形態１に従うセンスアンプの精度を向上させる方式について説明する。
【０１０３】
具体的には、本発明の実施の形態１の従うセンスアンプに含まれる増幅ユニットが有する２つの差動入力増幅回路について、トランジスタの素子特性にばらつきがある場合にオフセット電圧を低減する方式について説明する。
【０１０４】
図１０に示されるトランジスタＱＰ２およびＱＰ７は、差動入力増幅回路にトランジスタＱＮ１，ＱＮ２で構成されるカレントミラー回路を付加した構成となっているが、当該差動入力増幅回路のオフセット電圧ＶOSTは次式の如く示される。なお、この式については、「ＣＭＯＳアナログ回路入門」（ｐ１５３，１５４：ＣＱ出版株式会社  谷口  研二著）にも同様の記載がなされている。
【０１０５】
【数２】
2007172703.tif 000004
【０１０６】
なお、ここで、ＶGS1，ＶGS2は、それぞれトランジスタＱＰ２，ＱＰ７のゲート−ソース間電圧を表している。この式において、ΔＶTおよびΔβを小さくするようにトランジスタのゲート面積を大きくすることも有効ではあるが、設計ルールを変更することになるためゲート面積を変更する方式とは異なる方式でオフセット電圧ＶOSTを小さくする方式について以下に説明する。
【０１０７】
上式（２）の右辺の第２項に着目すると、（（／ＶGS）−ＶT）を小さくすると第２項のΔβの影響を小さくすることができる。なお、ここで、（／）の記号は、式（２）において上付きの横棒を示しており、トランジスタＱＰ２，ＱＰ７のゲート−ソース間電圧の平均値を表している。
【０１０８】
この式において、本実施の形態１においては、図１０に示されるトランジスタＱＰ２，ＱＰ７を閾値電圧の高い高耐圧のトランジスタＱＰ２ａ，ＱＰ７ａに置換する。これに伴い、トランジスタＱＰ２ａ，ＱＰ７ａの閾値電圧（ＶT）が高くなるため、（（／ＶGS）−ＶT）の値を小さくして、Δβの影響を小さくすることができる。
【０１０９】
これにより、トランジスタＱＰ２ａ，ＱＰ７ａで構成される差動入力増幅回路のトランジスタの特性ばらつきに基づくオフセット電圧の影響を最小にすることができる。
【０１１０】
また、同様にして、図１０に示されるトランジスタＱＰ３，ＱＰ６を閾値電圧の高い高耐圧のトランジスタＱＰ３ａ，ＱＰ６ａに置換した構成とすることにより、差動入力増幅回路のトランジスタの特性ばらつきに基づくオフセット電圧の影響を最小にすることができる。なお、ここでは、トランジスタＱＰ２ａ，ＱＰ７ａ等のトランジスタについては、高耐圧のトランジスタを用いることについて説明したが、他のトランジスタについては、閾値電圧の低い電源電圧Ｖｃｃに対応して用いられる低耐圧のトランジスタが用いられるものとする。たとえば、図２で説明したようにメモリセルをアクセスするために動作するゲート回路ＩＯＧを構成するゲートトランジスタＣＳＧａ，ＣＳＧｂについても同様に低耐圧の閾値電圧の低いトランジスタが用いられているものとする。
【０１１１】
なお、高耐圧のトランジスタは、ゲート酸化膜厚を通常の低耐圧のトランジスタよりも厚く設計することにより形成することが可能である。あるいは、チャネルドープ量を低耐圧のトランジスタよりも多くすることにより形成することが可能である。なお、低耐圧トランジスタの閾値電圧としては、たとえば０．１Ｖ程度、高耐圧トランジスタの閾値電圧としては、たとえば、０．３Ｖ程度とすることが可能である。
【０１１２】
本発明の実施の形態１の構成により、例えばトランジスタＱＰ１ａ，ＱＰ２ａあるいはトランジスタＱＰ５ａ，ＱＰ６ａに対して、トランジスタの特性ばらつきに基づく電流誤差を低減し、また、例えばトランジスタＱＰ２ａ，ＱＰ７ａあるいはＱＰ３ａ，ＱＰ６ａで構成される差動入力増幅回路のオフセット電圧の影響を緩和することができるため、素子のばらつきに対応した高精度なセンスアンプを実現することができる。
【０１１３】
一方、素子の特性ばらつきに起因してセンスアンプを流れる電流誤差およびオフセット電圧の影響が大きい場合には、データ読出動作において、十分な読出マージンを確保することが難しくなることや、あるいは正確なデータレベルが確定するまでにかなりの時間を要することも予想されるが、本願の実施の形態１に従う高精度のセンスアンプにより、電流誤差およびオフセット電圧の影響を小さくできるため読出マージンを十分に確保することが可能となり、また、データレベルが確定するまでの時間も短期間で可能となるため、センスアンプを構成する素子特性のばらつきにも対応した高速かつ高精度なデータ読出動作を実行することができる。
【０１１４】
なお、本例においては、メモリセルＭＣの比較対象として用いられるダミーメモリセルのトンネル磁気抵抗素子の抵抗値は正規のメモリセルが有する抵抗値ＲｍａｘおよびＲｍｉｎの中間抵抗値に固定的に設定する場合について説明したが、これに限られず、トンネル磁気抵抗素子の抵抗値をＲｍｉｎに設定し、アクセストランジスタのトランジスタサイズを調整することにより、ダミーメモリセルの電気抵抗値を中間抵抗値に設定することも可能である。もしくは、アクセストランジスタで調整するのではなく、ダミーメモリセルＤＭＣを通過する電流経路の所定領域に合成抵抗が中間抵抗値となるような抵抗を図示しないが設けることも可能である。
【０１１５】
なお、図示しないが一般的に、通常の電源電圧Ｖｃｃとは別に高電圧である電源電圧Ｖｄｄを内部で供給する構成が設けられているため当該構成を汎用して用いることにより、簡易な方式で特に新たな特別な装置無しにセンスアンプを実現することができる。
【０１１６】
（実施の形態１の変形例１）
上記の実施の形態１においては、図６のセンスアンプのノードＮ０を通常の電源電圧Ｖｃｃよりも高い電源電圧Ｖｄｄに設定して、高速かつ高精度なデータ読出動作を実行可能なセンスアンプについて説明したが、電源電圧Ｖｄｄのレベルが電源電圧Ｖｃｃと比較してかなり高い場合には、トランジスタＱＰ１ａあるいはＱＰ５ａに係る電圧負荷が高くなりすぎて低耐圧のトランジスタの場合、トランジスタが破壊されてしまう可能性がある。
【０１１７】
たとえば、電源電圧Ｖｃｃが１．１Ｖ程度の場合に、電源電圧Ｖｄｄが３．３Ｖ程度の場合を考えることができる。このように電源電圧Ｖｃｃと電源電圧Ｖｄｄとの電圧レベルの差が大きい場合、すなわち、電源電圧Ｖｄｄの電圧レベルが電源電圧Ｖｃｃと比較してかなり高い場合には、トランジスタが破壊されないようにトランジスタＱＰ１ａあるいはＱＰ５ａについても閾値電圧の高い高耐圧トランジスタを用いることが可能である。
【０１１８】
図１１は、本発明の実施の形態１の変形例１に従う別のセンスアンプＳＡ＃の回路構成図である。
【０１１９】
図１１を参照して、本発明の実施の形態１のセンスアンプＳＡ＃は、図６のセンスアンプＳＡと比較して、トランジスタＱＰ１ａ，ＱＰ５ａを高耐圧のトランジスタとするとともに、さらにクランプ回路ＣＬＰａ，ＣＬＰｂをさらに設けた構成としている。その他の点については同様であるのでその詳細な説明は繰り返さない。
【０１２０】
この場合、トランジスタＱＰ１ａあるいはＱＰ５ａについて高耐圧トランジスタを用いることにより、電源電圧Ｖｄｄの電圧レベルが高い場合であっても上述したようにトランジスタＱＰ１ａ，ＱＰ５ａが破壊されるのを防止することができる。
【０１２１】
なお、この場合には、トランジスタの閾値電圧ＶTも上がることになり、上式（１）の第１項の分母（ＶGS−ＶT）が小さくなることも予想されるが、この場合においては、上式（１）の第１項の分母（ＶGS−ＶT）が大きくなるように高電圧の電源電圧Ｖｄｄの電圧レベルが調整されるものとする。
【０１２２】
そして、電源電圧Ｖｄｄの電圧レベルが高い場合には、トランジスタＱＶ１，ＱＶ２に対しても電圧負荷が高くなることになる。
【０１２３】
そこで、本発明の実施の形態１の変形例１に従う構成においては、クランプ回路ＣＬＰａ，ＣＬＰｂを設けて、トランジスタＱＶ１，ＱＶ２に掛かる電圧負荷が高くなりすぎないようにすなわち、トランジスタＱＶ１，ＱＶ２の耐圧電圧以下に調整している。
【０１２４】
具体的には、クランプ回路ＣＬＰａは、ノードＮ１と接地電圧ＧＮＤとの間に設けられ、ゲートに電源電圧Ｖｃｃの供給を受けるトランジスタＱＰ８を含む。
【０１２５】
クランプ回路ＣＬＰｂは、ノードＮ２と接地電圧ＧＮＤとの間に設けられ、ゲートに電源電圧Ｖｃｃの供給を受けるトランジスタＱＰ９を含む。なお、トランジスタＱＰ８，ＱＰ９は、ＰチャネルＭＯＳトランジスタとする。
【０１２６】
クランプ回路ＣＬＰａは、ノードＮ１の電圧レベルが電源電圧Ｖｃｃを越える電圧となる場合にはクランプ動作によりトランジスタＱＰ８が導通して電流が流れ電源電圧Ｖｃｃ以下となるように制御する。
【０１２７】
クランプ回路ＣＬＰｂは、ノードＮ２の電圧レベルが電源電圧Ｖｃｃを越える電圧となる場合にはクランプ動作によりトランジスタＱＰ９が導通して電流が流れ電源電圧Ｖｃｃ以下となるように制御する。
【０１２８】
当該構成により、クランプ回路ＣＬＰａ，ＣＬＰｂを用いてトランジスタＱＶ１，ＱＶ２に掛かる電圧負荷を制御することが可能であるため、ノードＮ０に通常の電源電圧Ｖｃｃよりも高い電源電圧Ｖｄｄが供給された場合であってもトランジスタＱＶ１，ＱＶ２が破壊されてしまうことを防止することができる。
【０１２９】
したがって、高電圧の電源電圧Ｖｄｄが供給される場合にトランジスタＱＶ１，ＱＶ２に掛かる電圧負荷が高い場合であってもクランプ回路ＣＬＰａ，ＣＬＰｂを用いることにより、トランジスタＱＶ１，ＱＶ２を高耐圧のトランジスタに変更することなく、通常の電源電圧Ｖｃｃに対応する低耐圧トランジスタのままでセンスアンプを構成する素子特性のばらつきにも対応した高速かつ高精度なデータ読出動作を実行するセンスアンプを実現することが可能である。
【０１３０】
図１２は、本発明の実施の形態１に従うさらに別のセンスアンプＳＡ＃ａの回路構成図である。
【０１３１】
図１２を参照して、本発明の実施の形態１のセンスアンプＳＡ＃ａは、図１１のセンスアンプＳＡと比較して、クランプ回路ＣＬＰａ，ＣＬＰｂを削除して、トランジスタＱＶ１，ＱＶ２をトランジスタＱＶ１ａ，ＱＶ２ａに置換した点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。
【０１３２】
ここでは、トランジスタＱＶ１，ＱＶ２を高耐圧のトランジスタＱＶ１ａ，ＱＶ２ａに置換した構成が示されている。当該構成により、高電圧の電源電圧Ｖｄｄが供給される場合にクランプ回路ＣＬＰａ，ＣＬＰｂを用いることなくセンスアンプを構成する素子特性のばらつきにも対応した高速かつ高精度なデータ読出動作を実行するセンスアンプを実現することが可能である。
【０１３３】
なお、高耐圧のトランジスタＱＶ１ａ，ＱＶ２ａを用いた場合、閾値電圧が高くなるためローカル入出力線ＬＩＯ，／ＬＩＯの電圧レベルが閾値電圧が高くなることにより低下するが、基準電圧Ｖｒｅｆの電圧レベルを調整するたとえば基準電圧の電圧レベルを上昇させてローカル入出力線ＬＩＯ，／ＬＩＯの電圧レベルを所望の電圧レベルに調整するものとする。
【０１３４】
（実施の形態１の変形例２）
本発明の実施１の変形例２においては、メモリセルＭＣがアクセストランジスタＡＴＲを介して接続される固定先が接地電圧ＧＮＤではなく電源電圧Ｖｄｄである場合のデータ読出系回路の構成について説明する。
【０１３５】
図１３は、本発明の実施１の変形例２に従うデータ読出系回路の概念図である。
図１３を参照して、本発明の実施１の変形例２に従うデータ読出系回路は、図２に示されるデータ読出系回路の構成と比較して、センスアンプＳＡをセンスアンプＳＡＱに置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。本例においては、メモリアレイＭＡに対応して設けられたセンスアンプＳＡＱが示される。
【０１３６】
図１４は、本発明の実施１の変形例２に従うセンスアンプＳＡＱの回路構成図である。
図１４を参照して、本発明の実施１の変形例２に従うセンスアンプＳＡＱは、ノードＮ０に接地電圧ＧＮＤを供給するための電圧供給ユニット９２と、トランジスタＴＱＮ１０を介してノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ１と、接地電圧ＧＮＤの供給を受けるノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ３と、トランジスタＴＱＮ１１を介してノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ５と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ６と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ７と、ノードＮ４とノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ１と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ２と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ３と、ノードＮ５とノードＮ６との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ４と、ノードＮ５に電源電圧Ｖｃｃを供給するための電圧供給ユニット９３とを含む。
【０１３７】
また、センスアンプＳＡＱは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートはＶｒｅｆ発生回路４０が生成する基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートが基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持する。
【０１３８】
電圧供給ユニット９２は、接地電圧ＧＮＤとノードＮ０との間に配置されたトランジスタＴＱＮＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。また、電圧供給ユニット９３は、電源電圧ＶｃｃとノードＮ５との間に配置されたトランジスタＴＱＰＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡＱが活性化される。
【０１３９】
ここで、トランジスタＴＱＰ１〜ＴＱＰ４，ＴＱＰＳ，ＴＱＶ１およびＴＱＶ２は、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＴＱＮ１〜ＴＱＮ７およびＴＱＮＳは、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＱＰ１〜ＴＱＰ４の各トランジスタは、各々同じトランジスタサイズとする。また、トランジスタＴＱＮ１〜ＴＱＮ７の各トランジスタは、各々同じトランジスタサイズとする。
【０１４０】
本回路構成は、上記の実施の形態１で説明した図６に示されるセンスアンプＳＡのＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタをそれぞれ置換した構成であり、かつ電源電圧Ｖｄｄと接地電圧ＧＮＤをそれぞれ置換した構成である。
【０１４１】
本構成は、増幅動作に伴う動作電流の流れる方向が反転する点が異なり、他の点は図６で説明したのと同様の動作を実行する。具体的には、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差が電圧差に変換されてセンスノードＳＮ，／ＳＮに生じる。当該構成においても実施の形態１と同様の効果を得ることができる。
【０１４２】
（実施の形態２）
上記の実施の形態１においては、選択されたメモリアレイＭＡに対応するセンスアンプＳＡを用いて１ビットのデータ読出を実行するデータ読出系回路の構成について説明してきた。
【０１４３】
本発明の実施の形態２においては、複数ビットの並列的なデータ読出を実行可能なデータ読出系回路の構成について説明する。
【０１４４】
図１５は、本発明の実施の形態２に従うデータ読出系回路の概念図である。
図１５を参照して、本発明の実施の形態２に従うデータ読出系回路は、メモリアレイＭＡと置換されたメモリアレイＭＡ＃０を含む。
【０１４５】
ここでは、本発明の実施の形態２に従う入出力制御回路に含まれるメモリアレイＭＡ＃０に対応して設けられたデータ読出動作のための回路群が示される。一例として、メモリアレイＭＡ＃０についてのみ説明する。他のメモリアレイについても同様であるのでその説明は繰り返さない。
【０１４６】
メモリアレイＭＡ＃０は、行列状に配置された複数のメモリセルＭＣおよびダミーメモリセルＤＭＣを有する。メモリアレイＭＡ＃０においては、ダミーメモリセルは、メモリセル行を共有するように１個ずつ配置される。
【０１４７】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【０１４８】
また、メモリアレイＭＡ＃０は、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと、メモリセル行にそれぞれ対応して設けられる複数のワード線ＲＷＬとを含む。図１５においては、メモリセル列に対応して設けられたビット線ＢＬ０およびビット線ＢＬ１と、ダミーメモリセル列に対応して設けられたビット線ＢＬｄが代表的に示される。また、メモリセルＭＣ０およびＭＣ１ならびにダミーメモリセルＤＭＣを有するメモリセル行に対応して設けられたワード線ＲＷＬｉが代表的に示される。
【０１４９】
また、本実施の形態２に従う入出力制御回路においては、隣接する２個のメモリセル列に対応する２本のビット線にそれぞれ対応して複数の列選択線ＣＳＬが設けられる。本例においては、たとえばビット線ＢＬ０，ＢＬ１に対応して列選択線ＣＳＬ０が設けられる。また、ダミーメモリセル列に対応して列選択線ＣＳＬｄが設けられる。
【０１５０】
また、本実施の形態２に従う入出力制御回路は、ローカル入出力線ＬＩＯ０，ＬＩＯ１およびＬＩＯｄと、ビット線とローカル入出力線ＬＩＯとの接続を制御するゲート回路ＩＯＧ＃０とを含む。
【０１５１】
ゲート回路ＩＯＧ＃０は、ローカル入出力線ＬＩＯ０と偶数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ａと、ローカル入出力線ＬＩＯ１と奇数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ｂと、ローカル入出力線ＬＩＯｄとビット線ＢＬｄとを列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧｒとを含む。図１３においては、列選択線ＣＳＬ０とゲートトランジスタＣＳＧ＃ａおよびＣＳＧ＃ｂのゲートが接続され、列選択線ＣＳＬｄとゲートトランジスタＣＳＧｒのゲートとが接続されるものとする。
【０１５２】
また、本発明の実施の形態２に従う入出力制御回路には、ローカル入出力線ＬＩＯ１およびＬＩＯ２にそれぞれ対応して設けられ、対応するローカル入出力線ＬＩＯの通過電流に基づく読出データを検知するセンスアンプＳＡ＃０およびＳＡ＃１が設けられる。また、ローカル入出力線ＬＩＯｄに対応して設けられ、ダミーメモリセルを通過する通過電流に基づいて基準電圧ＶＤｒｅｆを生成するＶＤｒｅｆ発生回路４５が設けられる。
【０１５３】
また、本発明の実施の形態２に従う入出力制御回路は、センスアンプＳＡ♯０で検知された記憶データをさらに増幅するプリアンプＰＡ０ａと、センスアンプＳＡ♯１で検知された記憶データをさらに増幅するプリアンプＰＡ０ｂとを含む。
【０１５４】
本発明の実施の形態２に従う入出力制御回路は、さらに図示しない他の各メモリアレイに対応して共通に設けられ、プリアンプＰＡ０ａに対応して設けられるグローバル入出力線対ＧＩＯＰ０と、プリアンプＰＡ０ｂに対応して設けられるＧＩＯＰ１と、グローバル入出力線対ＧＩＯＰ０およびＧＩＯＰ１とそれぞれ接続され記憶データをラッチするラッチ回路ＬＴ０およびＬＴ１と、ラッチ回路ＬＴ０およびＬＴ１でそれぞれラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦ＃とを含む。
【０１５５】
グローバル入出力線対ＧＩＯＰ０は、グローバル入出力線ＧＩＯ０，／ＧＩＯ０とを含む。グローバル入出力線対ＧＩＯＰ１は、グローバル入出力線ＧＩＯ１と、／ＧＩＯ１とを含む。
【０１５６】
次に本発明の実施の形態２に従うセンスアンプＳＡ♯０の構成について説明する。
図１６は、本発明の実施の形態２に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【０１５７】
図１６を参照して、図６で説明したセンスアンプＳＡと比較して、トランジスタＱＰ５ａと、トランジスタＱＶ２とを取除いた点が異なる。また、トランジスタＱＰ６ａはＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受ける点が異なる。また、電圧供給ユニット９０は、各センスアンプＳＡ＃０およびＳＡ＃１ならびにＶＤｒｅｆ発生回路４５で共有されている点が異なる。その他の点は実施の形態１で説明した図６のセンスアンプＳＡと同様の構成であるのでその説明は繰り返さない。
【０１５８】
図１７は、ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。
図１７を参照して、ＶＤｒｅｆ発生回路４５は、トランジスタ８０ａ，８１を含む。トランジスタ８０ａは、電圧供給ユニット９０とノードＮｒとの間に配置され、そのゲートはノードＮｒと電気的に結合される。トランジスタ８１は、ノードＮｒとローカル入出力線ＬＩＯｄとの間に配置され、そのゲートはＶｒｅｆ発生回路４０からの基準電圧Ｖｒｅｆの入力を受ける。電圧供給ユニット９０は、行デコーダ２０からの制御信号／ＳＡＥに応答して電源電圧Ｖｄｄを供給する。なお、一例としてトランジスタ８０ａは、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ８１は、ＮチャンネルＭＯＳトランジスタとする。なお、上述したようにトランジスタ８０ａは、電源電圧Ｖｄｄの電圧レベルが高い場合には、高耐圧のトランジスタを用いることが可能である。
【０１５９】
このＶＤｒｅｆ発生回路４５は、電圧供給ユニット９０からの動作電圧Ｖｃｃの供給を受けてローカル入出力線ＬＩＯｄと接続されたダミーメモリセルＤＭＣとの間で電流経路を形成する。すなわち、ダミーメモリセルの抵抗値に応じた所定の通過電流がトランジスタ８０ａから供給される。また、当該所定の通過電流に応じた基準電圧ＶＤｒｅｆがノードＮｒに生成される。
【０１６０】
ＶＤｒｅｆ発生回路４５は、生成した基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃０およびＳＡ＃１に供給する。具体的には、センスアンプＳＡ＃０のＱＰ６ａおよびＱＰ７ａに供給され、上述した２つの差動入力増幅回路の入力信号として用いられる。すなわち、このＶＤｒｅｆ発生回路４５は、実施の形態１の図６で示したトランジスタＱＰ５ａおよびＱＶ２で構成される回路と等価な回路に相当する。
【０１６１】
したがって、実施の形態１で説明したのと同様の増幅動作を各センスアンプＳＡ＃０およびＳＡ＃１で実行することが可能である。具体的には、ローカル入出力線ＬＩＯ０とＬＩＯｄとの間に生じる通過電流差が増幅されてセンスノードＳＮ，／ＳＮに電圧差として変換される。
【０１６２】
センスアンプＳＡ♯１についてもセンスアンプＳＡ♯０と同様の構成であり、ＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受けて、ローカル入出力線ＬＩＯ１とローカル入出力線ＬＩＯｄとの通過電流差に応じた増幅動作が実行される。
【０１６３】
プリアンプＰＡ０ａ，ＰＡ０ｂは、実施の形態１で説明した図７に示されるプリアンプＰＡと同様の構成であるのでその説明は繰り返さない。また、ラッチ回路ＬＴ０，ＬＴ１は、実施の形態１で説明した図８に示されるラッチ回路ＬＴと同様の構成であるのでその説明は繰返さない。
【０１６４】
データ読出動作については、図９で説明したのとほぼ同様であるので、図９を用いて本発明の実施の形態２に従うメモリアレイＭＡ＃０のデータ読出動作について説明する。まず、メモリアレイＭＡ＃０のビット線ＢＬ０に対応する選択メモリセルの１ビットのデータ読出について説明する。
【０１６５】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡ＃０が選択され、時刻ｔ２において、選択されたメモリアレイＭＡに対応するセンスアンプＳＡを活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡ＃０が活性化され、センスアンプＳＡ＃０のセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡ＃０における増幅動作の準備動作が実行される。
【０１６６】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬ０およびＣＳＬｄ，ワード線ＲＷＬｉが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬ０およびＣＳＬｄの活性化に応答して、選択列のビット線ＢＬ０とローカル入出力線ＬＩＯ０とが電気的に結合される。また、ビット線ＢＬｄとローカル入出力線ＬＩＯｄとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯ０は、ビット線ＢＬ０および選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯｄは、ビット線ＢＬｄおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡ＃０およびＶＤｒｅｆ発生回路と選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間にそれぞれ電流経路が形成され、センスアンプＳＡ＃０において上述したのと同様の所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ＃，ＣＳＧｒ、列選択線ＣＳＬ０，ＣＳＬｄおよび列デコーダ２５でアドレス選択部を構成する。
【０１６７】
そして、時刻ｔ３以降の動作については、実施の形態１の図９で説明したのと同様であるのでその説明は繰り返さない。また、同様のタイミングでビット線ＢＬ１に対応して設けられる選択メモリセルＭＣ１についても、列選択線ＣＳＬ０の活性化に応答してセンスアンプＳＡ♯１において、上記と同様の増幅動作が実行され、記憶データが出力バッファＯＢＦ＃から出力データＤＯＵＴとして出力される。すなわち、本発明の実施の形態２の構成により１回のデータ読出動作において、２ビットの出力データＤＯＵＴを外部へ出力することが可能となる。
【０１６８】
本発明の実施の形態２の構成においても実施の形態１で説明したのと同様に電圧供給ユニット９０から通常の電源電圧Ｖｃｃよりも高い電圧である電源電圧Ｖｄｄを供給して、トランジスタＱＰ１ａのゲート−ソース間電圧を高く設定することにより、さらに、トランジスタＱＰ２ａ，ＱＰ３ａ，ＱＰ６ａ，Ｑｐ７ａを高耐圧トランジスタとすることにより、実施の形態１と同様の効果を得ることができる。
【０１６９】
また、ここでは、２ビットのデータ読出動作について説明したが１回のデータ読出動作において、２ビット以上の複数ビットのデータ読出を実行することも可能である。
【０１７０】
具体的には、複数のビット線ＢＬを複数のグループに分割して、その複数のグループにそれぞれ対応してアクセスするための列選択線を設ける。また、各グループに属するビット線の本数に応じてローカル入出力線ＬＩＯ、センスアンプ、プリアンプ、グローバル入出力線対、ラッチ回路等を設けることにより本実施の形態で説明したのと同様のデータ読出動作を実現することが可能である。
【０１７１】
本実施の形態２に従うデータ読出系回路の構成により、列選択線ＣＳＬの本数を削減するとともに並列なデータ読出によりデータ読出動作を高速化することが可能となる。
【０１７２】
また、選択メモリセルとの比較対象として用いられるダミーメモリセルに対応して設けられるビット線ＢＬｄを１本にすることによりメモリアレイのサイズを縮小することが可能となる。
【０１７３】
さらには、電圧供給ユニット９０を共有化することにより、回路の部品点数を削減することができる。また、基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃に供給することにより、各センスアンプＳＡ＃の部品点数を削減することができる。
【０１７４】
（実施の形態３）
本発明の実施の形態３は、選択メモリセルとの比較対象として用いられるダミーメモリセルをメモリアレイ内に設けることなくデータ読出を実行する構成について説明する。
【０１７５】
図１８は、本発明の実施の形態３に従う、センスアンプＳＡＰの回路構成図である。
図１８を参照して本発明の実施の形態３に従うセンスアンプＳＡＰは、実施の形態１で説明した図６で示されるセンスアンプＳＡと比較して、トランジスタＱＶ２を、定電流源ＣＩと電気的に結合する点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。定電流源ＣＩは、基準電流Ｉｒｅｆを定常的に供給する。本構成とすることにより、ダミーメモリセルＤＭＣを用いることなく基準電流ＩｒｅｆをトランジスタＱＰ５ａに供給することが可能となり、ダミーメモリセルＤＭＣを用いることなく簡易にデータ読出動作を実行することが可能となる。
【０１７６】
なお、本発明の実施の形態３においては、定電流源ＣＩ側は寄生容量が小さいためメモリセルＭＣと接続されるローカル入出力線ＬＩＯ等に対してのみ寄生容量が付加されることとなる。
【０１７７】
そこで、本発明の実施の形態３の構成においては、制御信号／ＳＡＥを制御信号ＳＡＥよりも先に活性化させることにより対処することが可能である。
【０１７８】
これに伴い、ローカル入出力線ＬＩＯおよび定電流源ＣＩ側の間の通過電流差が生じるのと同様のタイミングでセンスアンプＳＡＰ内の動作電流が供給され、増幅動作が実行される。
【０１７９】
仮に、同じタイミングで制御信号ＳＡＥおよび／ＳＡＥを活性化させた場合には、ローカル入出力線ＬＩＯ側に大きな寄生容量が付加されるため過渡的に過大な電流経路が形成される。このため、センスノードＳＮ，／ＳＮに対して記憶データと逆の電圧差が過渡的に生じる場合があり、高速な増幅動作の妨げとなる。
【０１８０】
したがって、このように制御信号を活性化させるタイミングを異なるタイミングで活性化させることにより、過渡的に過大な電流経路が形成されることを抑制し、高速な増幅動作を実現することができる。
【０１８１】
（実施の形態４）
上記の実施の形態においては、不揮発性記憶素子であるトンネル磁気抵抗素子を用いた不揮発性記憶装置について説明してきた。本実施の形態においては、他の不揮発性記憶素子を用いた本願構成の適用について説明する。
【０１８２】
図１９は、メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
図１９（ａ）は、メモリセルＭＣ＃として不揮発性記憶素子であるフラッシュメモリを用いた概念図である。
【０１８３】
図１９（ａ）に示されるように、メモリセルＭＣ＃は、ビット線ＢＬと接地電圧ＧＮＤとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【０１８４】
データ書込は、ワード線ＷＬおよびビット線ＢＬを高電圧にして、ホットエレクトロンをフラッシュメモリが有するフローティングゲートに注入する。これにより、フラッシュメモリの閾値電圧Ｖｔｈが上昇する。この閾値電圧Ｖｔｈの高低に基づいて２値的な記憶データを格納する。一方、データ読出は、メモリセルＭＣ＃を通過する閾値電圧Ｖｔｈに応じた通過電流を検知して、その電流量に基づいてデータ読出を実行することができる。
【０１８５】
図１９（ｂ）および（ｃ）は、データ書込が実行された場合のメモリセルＭＣ＃の概念図である。
【０１８６】
図１９（ｂ）に示されるように、電子注入により、閾値電圧Ｖｔｈが上昇し、それに基づいて通過電流が小さくなる。
【０１８７】
図１９（ｃ）に示されるように、電子が注入されない場合には、閾値電圧Ｖｔｈは、低く設定されているためそれに基づいて通過電流が大きくなる。
【０１８８】
したがって、このメモリセルＭＣ＃を通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡにより増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１８９】
（実施の形態４の変形例）
上記の実施の形態４においては、フラッシュメモリの本願発明の適用について説明した。本発明の実施の形態４の変形例においては、ＯＵＭの本願発明の適用について説明する。
【０１９０】
図２０は、メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
図２０（ａ）は、メモリセルＭＣａとして不揮発性記憶素子であるＯＵＭを用いた概念図である。
【０１９１】
図２０（ａ）に示されるように、メモリセルＭＣａは、ビット線ＢＬおよび接地電圧ＧＮＤの間に直列に接続された、相変化素子であるカルコゲナイド層２１０と、スイッチングトランジスタ２２０とを有する。また、カルコゲナイド層２１０と、スイッチングトランジスタ２２０との間には、通過電流によって発熱する加熱素子２３０が設けられる。また、スイッチングトランジスタ２２０のゲートは、ワード線ＷＬと接続される。
【０１９２】
データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０１９３】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０１９４】
図２０（ｂ）は、カルコゲナイド層２１０が結晶状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が小さいため通過電流は大きくなる。
【０１９５】
図２０（ｃ）は、カルコゲナイド層２１０がアモルファス状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が大きいため通過電流は小さくなる。
【０１９６】
したがって、このメモリセルＭＣａを通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡにより増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１９７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１９８】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図である。
【図３】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図４】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図５】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図６】本発明の実施の形態１に従うセンスアンプＳＡの回路構成図である。
【図７】本発明の実施の形態１に従うプリアンプＰＡの回路構成図である。
【図８】本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
【図９】本発明の実施の形態１に従うデータ読出動作について概略的に説明するタイミングチャート図である。
【図１０】従来のセンスアンプの回路構成図である。
【図１１】本発明の実施の形態１に従う別のセンスアンプＳＡ＃の回路構成図である。
【図１２】本発明の実施の形態１に従うさらに別のセンスアンプＳＡ＃ａの回路構成図である。
【図１３】本発明の実施１の変形例に従うデータ読出系回路の概念図である。
【図１４】本発明の実施１の変形例に従うセンスアンプＳＡＱの回路構成図である。
【図１５】本発明の実施の形態２に従うデータ読出系回路の概念図である。
【図１６】本発明の実施の形態２に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【図１７】ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。
【図１８】本発明の実施の形態３に従う、センスアンプＳＡＰの回路構成図である。
【図１９】メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
【図２０】メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
【符号の説明】
【０１９９】
１  ＭＲＡＭデバイス、５  コントロール回路、２０  行デコーダ、２５  列デコーダ、３０  入出力制御回路、４０  Ｖｒｅｆ発生回路  ＳＡ，ＳＡ＃，ＳＡ＃ａ，ＳＡＰ，ＳＡＱ  センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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