(57)【要約】【課題】  高速動作が可能で、小面積でもって低消費電力を実現した、強誘電体を搭載した半導体記憶装置を提供する。【解決手段】  行列状に配列された複数のメモリセルＭＣと、行方向に並ぶ複数のビット線ＢＬおよび複数のプレート線電位供給線ＳＣＰと、列方向に並ぶ複数のワード線ＷＬおよび複数のプレート線ＣＰと、複数のビット線の各々と電気的に接続され、列方向に並ぶ複数のセンスアンプ回路ＳＡと、列方向に並ぶ、該プレート線電位供給線ＳＣＰを駆動する複数のプレート線電位供給回路ＣＰＤと、プレート電位供給線ＳＣＰと複数のプレート線ＣＰとを電気的に接続する手段とを備え、複数のプレート電位供給線ＳＣＰの各々を、同一プレート線ＣＰ上の異なる箇所で、該プレート線ＣＰに電気的に接続した。【選択図】  図１
2007053321.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリセルと、
行方向に延びる複数のビット線および複数のプレート電位供給線と、
列方向に延びる複数のワード線および複数のプレート線と、
前記複数のビット線の各々と電気的に接続し、列方向に並ぶ複数のセンスアンプ回路と、
列方向に並ぶ複数のプレート線電位供給回路と、
前記複数のプレート電位供給線の各々と、前記複数のプレート線の各々とを電気的に接続する手段と、
前記複数のプレート電位供給線の各々と、前記複数のプレート線電位供給回路の各々とを電気的に接続する手段とを備え、
前記複数のビット線の各々は、同一行に並ぶ前記複数のメモリセルの各々に共通に接続され、
前記複数のワード線、および前記複数のプレート線の各々は、同一列に並ぶ前記複数のメモリセルの各々に共通に接続され、
前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続されたキャパシタを有しており、
前記複数のプレート電位供給線の各々は、同一プレート線上の相互に異なる箇所で該プレート線に電気的に接続されている、
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記キャパシタは、強誘電体キャパシタ、もしくは高誘電体キャパシタである、
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記ビット線と同層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記ビット線と異なる層で形成されている、
ことを特徴とする半導体記憶装置。
【請求項５】
請求項３または４に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記各ビット線とほぼ同一の形状で、または隣接するビット線との間隔が、隣接する２つのビット線の間隔とほぼ同一間隔で配置されている、
ことを特徴とする半導体記憶装置。
【請求項６】
請求項３または４に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記各ビット線と異なる形状に形成されている、
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記複数のメモリセルは、列方向において少なくとも２つのメモリセル群に分割されており、
同一列に並び、異なる前記メモリセル群にそれぞれ属する複数のメモリセルは、異なる前記プレート線にそれぞれ接続されている、
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１または７に記載の半導体記憶装置において、
前記複数のプレート線電位供給回路の各々は、該各プレート線電位供給回路と、前記各プレート電位供給線とを選択的に電気的に接続する手段によって、選択的に動作する、
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１、７、または８に記載の半導体記憶装置において、
前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、選択回路である、
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１、７、８、または９に記載の半導体記憶装置において、
前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、少なくとも１つ以上のトランジスタを含む選択回路である、
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
前記選択回路に含まれるトランジスタのうち、少なくとも１つのトランジスタのゲートは、前記ワード線に接続されている、
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１０に記載の半導体記憶装置において、
前記選択回路に含まれるトランジスタのうち、少なくとも１つのトランジスタのゲートは、プレート線駆動信号線に接続されている、
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１に記載の半導体記憶装置において、
前記プレート線電位供給回路は、列方向に並ぶ前記複数のセンスアンプ回路のうちの２つの間に配置されている、
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１に記載の半導体記憶装置において、
前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、導電性部材であり、前記各プレート電位供給線と、前記複数のプレート線の各々とが、直接電気的に接続されている、
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１，８，９，及び１３のいずれかに記載の半導体記憶装置において、
前記各プレート線電位供給回路は、電源配線である、
ことを特徴とする半導体記憶装置。
【請求項１６】
複数のメモリセルと、
行方向に延びるビット線およびプレート電位供給線と、
列方向に延びるワード線およびプレート線と、
前記ビット線と電気的に接続したセンスアンプ回路と、
前記プレート電位供給線にプレート線電位を供給するプレート線電位供給回路とを備え、
前記メモリセルは、少なくとも、行方向、あるいは列方向に複数配列され、
同一行のメモリセルは、同一のビット線によりデータがアクセスされ、
同一列のメモリセルは、同一のワード線により選択され、かつ同一のプレート線によりプレート線電位が供給され、
前記プレート電位供給線とプレート線とは、その交差部で電気的に接続される、
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６に記載の半導体記憶装置において、
前記プレート電位供給線と、前記プレート線とは、導電性部材により直接電気的に接続されている、
ことを特徴とする半導体記憶装置。
【請求項１８】
請求項１６に記載の半導体記憶装置において、
前記プレート線電位供給回路は、電源配線である、
ことを特徴とする半導体記憶装置。
【請求項１９】
請求項１６に記載の半導体記憶装置において、
前記複数のメモリセルは、列方向に一列だけ配列され、
前記行方向に延びるビット線およびプレート電位供給線は、それぞれ複数配列され、
前記センスアンプ回路は、列方向に複数配列され、各センスアンプ回路は、対応するビット線と電気的に接続され、
前記プレート線電位供給回路は、列方向に複数配列され、各プレート線電位供給回路は、対応するプレート電位供給線と電気的に接続され、
前記列方向に延びるワード線およびプレート線は、前記一列に配列された複数のメモリセルに共通接続され、
前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続された強誘電体キャパシタを有し、
前記複数のプレート電位供給線は、同一プレート線上の少なくとも１箇所以上で電気的に該プレート線に接続される、
ことを特徴とする半導体記憶装置。
【請求項２０】
請求項１６に記載の半導体記憶装置において、
前記複数のメモリセルは、行方向に一列だけ配列され、
前記列方向に延びるワード線およびプレート線は、それぞれ複数配列され、
前記センスアンプ回路は、前記複数のメモリセルに対して１つ設けられ、前記ビット線と電気的に接続され、
前記プレート線電位供給回路は、前記複数のメモリセルに対して１つ設けられ、前記プレート電位供給線と電気的に接続され、
前記行方向に延びるビット線およびプレート電位供給線は、前記一列に配列された複数のメモリセルに共通接続され、
前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続された強誘電体キャパシタを有し、
前記１つのプレート線電位供給回路に接続されたプレート電位供給線は、前記複数のプレート線と電気的に接続される、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に強誘電体を搭載した半導体記憶装置に適用した場合に有効な技術に関するものである。
【背景技術】
【０００２】
近年、強誘電体膜をキャパシタの絶縁膜として用いることによりデータの記憶を不揮発性にする半導体記憶装置が知られている。
【０００３】
強誘電体の分極状態の遷移はヒステリシス特性を示し、強誘電体にかかる電圧が０になった際にも強誘電体には残留分極が残り、これを利用してデータの不揮発性記憶を行うものである。
【０００４】
この不揮発性データを強誘電体キャパシタから読み出すためには強誘電体キャパシタに電圧を印加する必要があり、一般に強誘電体キャパシタの電極を構成するプレート線を駆動して読み出しを行なっている。
【０００５】
プレート線は、ワード線方向に並ぶ複数のメモリセルを駆動しているが、プレート線が駆動する強誘電体キャパシタの容量は、通常ダイナミック方式の半導体記憶装置で用いられるシリコン酸化膜で形成されるキャパシタに比べて極めて大きく、プレート線につながる負荷容量が過大になる。また、プレート線は、構成材料としてＩｒやＩｒＯが使用されているため、抵抗が大きい。
【０００６】
このようなプレート線につながる負荷容量の過大、また、プレート線の高抵抗は、記憶装置のアクセス時間が著しく大きくなるという課題につながる。
【０００７】
一方、プレート線を適切な速度で駆動するためには、駆動能力の大きなＭＯＳトランジスタを用いる必要があり、消費電力、レイアウト面積が増大するという問題がある。
【０００８】
そこで、上記従来の課題であるプレート線の負荷容量の過大、また、レイアウト面積の増大を改善する方法として、プレート線分割方式、プレート線電位固定方式などの回路方式、回路動作が、提案されている。
【０００９】
以下、従来の強誘電体を搭載した半導体記憶装置について説明する。
まず、第１の従来方式では、プレート線駆動方式では上記課題を回避できないとして、プレート線を駆動しないで、プレート線の電位を固定した状態で動作する半導体回路を開示している（例えば、特許文献１参照）。この方式によれば、プレート線を駆動しないために、プレート線駆動時間を省略し、アクセス時間の増大を防止することができる。
【００１０】
また、第２の従来方式であるプレート線分割方式では、１つのワード線に対して複数のプレート線を設ける半導体回路を開示している（例えば、特許文献２参照）。この方式によれば、１つのワード線に対して複数のプレート線を設けることで、必要なメモリセルのみを動作可能であり、プレート線につながる負荷容量の増大を防ぎ、アクセス時間の増大を防止することができる。
【特許文献１】特開平１０−１６２５８７号公報
【特許文献２】特開平１０−１６２５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のような従来技術では、以下のような課題が考えられる。ここでは、特許文献１、２のいずれにおいても、特にレイアウトは指定していないため、一般的に考えられるレイアウトを仮定して説明する。
【００１２】
まず、特許文献１における方式では、通常、図１１に示すようなレイアウトが考えられる。以下に、このレイアウトに関して図１１を参照しながら説明する。
【００１３】
図１１は、第１の従来方式の半導体記憶装置を説明する平面図である。ここで、半導体記憶装置は、列方向ＤＷＬに延びるワード線ＷＬを複数配列し、行方向ＤＢＬに延びるビット線ＢＬを複数配列し、メモリアレイＭＡ程度の大きさの１つのプレート線ＣＰを配置し、メモリアレイＭＡの行方向ＤＢＬにおいてメモリアレイＭＡに隣接するようにセンスアンプ回路ＳＡを、メモリアレイＭＡの列方向ＤＷＬにおいてメモリアレイＭＡに隣接するようにプレート線電位供給回路ＣＰＤを配列しており、ビット線ＢＬはセンスアンプ回路ＳＡと接続されており、プレート線ＣＰはプレート線電位供給回路ＣＰＤと接続されている。
【００１４】
この回路方式では、プレート線ＣＰの電位を固定した動作方式を用いるが、通常、プレート線への電位の供給は、メモリセルアレイＭＡの端で行われる。しかしながら、メモリセルアレイの周囲でのみプレート線の電位を供給する場合、特定のメモリセルが動作する時に、この動作したメモリセルの周囲に配置された、動作していないメモリセルでは、プレート線の抵抗が高いことによって、このプレート線の電位が一時的に局所的にアンダーシュート、あるいはオーバーシュートを起こしやすく、メモリセルのデータ保持の劣化につながるという課題が発生することが本件発明者の解析で明らかとなった。
【００１５】
例えば、図１１内のＰｏｓ１のメモリセルを動作させた場合に、Ｐｏｓ１の付近のプレート線電位が変動し、動作させていないＰｏｓ２の付近のプレート線電位は、メモリセルアレイの周囲からプレート線の電位を供給しているが、プレート線の抵抗が高いために電位供給不足が起こり、Ｐｏｓ１のプレート線電位変動にあわせて、Ｐｏｓ２の付近のプレート線電位も変動してしまい、ひいてはＰｏｓ２付近のメモリセルの簡易的な書込み動作が行われてしまい、メモリセルのデータ保持の劣化につながるということである。
【００１６】
また、この課題に対して、メモリセルアレイを小規模化しようとすると、さらに多くのプレート線電位発生回路ＣＰＤを設ける必要があり、半導体記憶装置の大面積化につながる。
【００１７】
次に、特許文献２における方式では、通常、図１２に示すようなレイアウトが考えられる。
以下に、このレイアウトに関して図１２を参照しながら説明する。
図１２は、第２の従来方式の半導体記憶装置を説明する平面図である。ここで、半導体記憶装置は、列方向ＤＷＬに延びるプレート線ＣＰと、ワード線ＷＬを配列し（ここでは、１つのワード線ＷＬに対して２つのプレート線ＣＰを配列している）、行方向ＤＢＬに延びるビット線ＢＬを配列し、メモリアレイＭＡの行方向ＤＢＬにおいてメモリアレイＭＡに隣接するようにセンスアンプ回路ＳＡを、メモリアレイＭＡの列方向ＤＷＬにおいてメモリアレイＭＡに隣接するようにプレート線電位供給回路ＣＰＤを配列しており、ビット線ＢＬはセンスアンプ回路ＳＡと接続されており、プレート線ＣＰはプレート線電位供給回路ＣＰＤと接続されている。
【００１８】
この方式では、強誘電体を搭載した半導体記憶装置の微細化、高集積化が進むと、プレート線ＣＰの負荷容量、抵抗が無視できないレベルとなり、更なる高速化を進めるうえでの課題となる。
【００１９】
また、この課題に対して、プレート線ＣＰを駆動する能力を上げようとすると、プレート線電位発生回路ＣＰＤに駆動能力の大きなトランジスタを用いなければならず、プレート線電位発生回路ＣＰＤの大面積化につながる。
【００２０】
また、この課題に対して、更なるプレート線ＣＰの分割を行なって対応しようとすると、複数のプレート線電位発生回路ＣＰＤを設ける必要があり、強誘電体記憶装置の大面積化につながる。
【００２１】
本発明は、上記課題に鑑み、プレート線への電位供給のレイアウトを工夫することで、高速動作可能であり、小面積で、かつ低消費電力を実現可能である強誘電体を搭載した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記の課題を解決するために、本発明は、半導体記憶装置において、ワード線と同方向に配置されたプレート線に電位を供給するプレート電位供給線を、ビット線と同方向に、単数あるいは複数、配置したものである。
【００２３】
本発明の半導体記憶装置は、行列状に配列された複数のメモリセルと、行方向に並ぶ複数のビット線および複数のプレート電位供給線と、列方向に並ぶ複数のワード線および複数のプレート線と、前記複数のビット線の各々と電気的に接続し、列方向に並ぶ複数のセンスアンプ回路と、列方向に並ぶ複数のプレート線電位供給回路と、前記複数のプレート電位供給線の各々と、前記複数のプレート線の各々とを電気的に接続する手段と、前記複数のプレート電位供給線の各々と、前記複数のプレート線電位供給回路の各々とを電気的に接続する手段とを備え、前記複数のビット線の各々は、同一行に並ぶ前記複数のメモリセルの各々に共通に接続され、前記複数のワード線、および前記複数のプレート線の各々は、同一列に並ぶ前記複数のメモリセルの各々に共通に接続され、前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続するキャパシタを有しており、前記複数のプレート電位供給線の各々は、同一プレート線上の相互に異なる箇所で該プレート線に電気的に接続されている、ものである。
【００２４】
この発明によれば、１つのプレート線の電位を複数のプレート線電位供給線から供給することが可能となり、プレート線駆動の遅延を防止でき、プレート線電位の安定化、プレート線の駆動の高速化が可能となる効果があり、また各々のプレート線電位供給回路を小面積化できるという効果がある。
【００２５】
また、プレート線電位供給回路は、列方向に延びる複数のプレート線に対して最低１つ配置されればよいため、プレート線電位供給回路を小面積化できるという効果がある。
【００２６】
また、列方向に配置された複数のメモリセル列において、メモリセル列間にプレート線電位供給回路が配置されないことにより、メモリセルの配列の周期性を高めることが可能となり、メモリセルの形状形成において形状安定性が増し、ひいては、メモリセルの特性のばらつきを低減できるという効果がある。
【００２７】
本発明の半導体記憶装置において、前記キャパシタは、強誘電体キャパシタもしくは高誘電体キャパシタである、ことが好ましい。
【００２８】
また、本発明の半導体記憶装置において、前記プレート電位供給線は、前記ビット線と同層で形成されていることが好ましい。
【００２９】
この構成によれば、新たに配線層を設けることなくプレート電位供給線を設けることが可能となるため、プロセス工程の増加を招くことがなく、プレート電位供給線を容易に製造することが可能となる。
【００３０】
またこの構成によれば、プレート電位供給線は、高速動作が可能なビット線の抵抗特性、負荷容量を用いるために、ビット線と同等、もしくはビット線より幅広な配線を用いることで、ビット線の駆動時間より更に高速な動作が可能となり、プレート線の駆動の高速化、ひいては、強誘電体記憶装置の高速動作が可能となる。
【００３１】
また、本発明の半導体記憶装置において、前記プレート電位供給線は、前記ビット線と異なる層で形成されている、ようにしてもよい。
【００３２】
この構成によれば、前記プレート電位供給線が、前記ビット線と同層で形成されている場合よりも、プレート電位供給線の幅を太くでき、このため、記憶装置の動作を高速化することが可能となる。
【００３３】
また、本発明の半導体記憶装置において、前記プレート電位供給線は、前記複数のビット線の各々とほぼ同一の形状で、または隣接するビット線との間隔が、隣接する２つのビット線の間隔とほぼ同一間隔で配置されている、ことが好ましい。
【００３４】
この構成によれば、プレート電位供給線と、ビット線は、周期的に配置されていることにより、集積化を高めることができ、強誘電体記憶装置を小面積化できる効果がある。また、形状の安定化と平坦化性を高めることができ、ひいては、プレート電位供給線と、ビット線の、抵抗特性と、負荷容量のばらつきを低減することができる。
【００３５】
また、本発明の半導体記憶装置において、前記各プレート電位供給線は、前記複数のビット線の各々と異なる形状に形成されていてもよい。
【００３６】
この構成によれば、プレート電位供給線の幅を、ビット線の幅より太くでき、このため、記憶装置の動作を高速化することが可能となる。
【００３７】
また、本発明の半導体記憶装置において、前記複数のメモリセルは列方向において少なくとも２つのメモリセル群に分割されており、同一列に並び、異なる前記メモリセル群に属するメモリセルは、異なる前記プレート線に接続されていることが好ましい。
【００３８】
この構成によれば、１つのワード線に対するプレート線が分割されているので、該分割された１つのプレート線の負荷容量を小さくできる。このため、プレート線電位を安定化することができ、またプレート線の駆動をさらに高速化でき、またそれぞれのプレート線電位供給回路をさらに小面積化できるという効果が得られる。
【００３９】
また、本発明の半導体記憶装置において、前記複数のプレート線電位供給回路の各々は、該各プレート線電位供給回路と、前記各プレート電位供給線とを選択的に電気的に接続する手段によって、選択的に動作することが好ましい。
【００４０】
この構成によれば、複数のプレート線電位供給回路の各々を選択的に動作させることが可能であるために、低消費電力化できるという効果が得られる。
【００４１】
また、本発明の半導体記憶装置において、前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段は、選択回路である、ことが好ましい。
【００４２】
この構成によれば、１つのプレート電位供給線で、複数のプレート線のうち必要な数のプレート線を、選択的に駆動できるため、小面積化・低消費電力化が可能となる。
【００４３】
また、本発明の半導体記憶装置において、前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、少なくとも１つ以上のトランジスタを含む選択回路である、ことが好ましい。
【００４４】
この構成によれば、上記と同様に、１つのプレート電位供給線で複数のプレート線のうち必要な数のプレート線を選択的に駆動できるため、小面積化・低消費電力化が可能となる。
【００４５】
また、本発明の半導体記憶装置において、前記選択回路に含まれるトランジスタのうち、少なくとも１つのトランジスタのゲートは、前記ワード線に接続されていることが好ましい。
【００４６】
この構成によれば、プレート線は、ワード線と同期して駆動することが可能となるため、半導体記憶装置の回路構成・動作方式が容易となるという効果が得られる。また、ワード線と、該トランジスタのゲートを、共用の配線で構成できるため、さらにメモリセルの小面積化が可能となる。
【００４７】
また、本発明の半導体記憶装置において、前記選択回路に含まれるトランジスタのうち、少なくとも１つのトランジスタのゲートは、プレート線駆動信号線に接続されていることが好ましい。
【００４８】
この構成によれば、プレート線は、ワード線と非同期に駆動することが可能となるため、プレート線電位供給線の電位を固定しておくことが可能となり、回路の高速化が可能となる。また、ひいては、プレート線電位供給線の電位を固定することは、プレート線電位供給線の駆動を必要としないため、プレート線電位供給回路の回路規模を縮小でき、またプレート線電位供給回路の消費電力を低減でき、さらに、プレート線電位供給回路の小面積化が可能となる。
【００４９】
また、本発明の半導体記憶装置において、前記各プレート線電位供給回路は、列方向に並ぶ前記複数のセンスアンプ回路のうちの２つの間に配置されていることが好ましい。
【００５０】
この構成によれば、センスアンプ回路と、プレート線電位供給回路が、同じ列方向に配列されることにより、回路の配列の周期性を高めることが可能となり、回路パターンの形状形成において形状安定性が増し、ひいては、センスアンプ回路とプレート線電位供給回路の特性のばらつきを低減できるという効果がある。
【００５１】
また、本発明の半導体記憶装置において、前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、導電性部材であり、前記各プレート電位供給線と、前記複数のプレート線の各々とが、直接電気的に接続されていることが好ましい。
【００５２】
この構成によれば、プレート線の電位を固定した動作方式を、容易に得ることができるという効果がある。特に、従来はメモリセルアレイの周縁部でしかプレート線の電位供給を行っていなかったために、動作時に動作したメモリセルの周囲に配置されたメモリセルでは、プレート線の抵抗が高く、プレート線の電位が局所的にアンダーシュート、オーバーシュートを起こしやすく、ひいては、メモリセルのデータ保持の劣化につながるという課題があったが、この構成によれば、プレート線に対して行方向においても列方向においても複数の箇所で電位を供給することが可能となるため、さらにプレート線の電位を安定化することが可能となる。
【００５３】
また、本発明の半導体記憶装置において、前記各プレート線電位供給回路は、電源配線である、ことが好ましい。
【００５４】
この構成によれば、プレート線に電位を供給する回路構成は、簡単で、占有面積の小さいものとなるため、半導体記憶装置は設計し易いものとなる。また、プレート線に電位を供給する能力は、十分なものとできる。
【００５５】
本発明に係る半導体記憶装置は、複数のメモリセルと、行方向に延びるビット線およびプレート電位供給線と、列方向に延びるワード線およびプレート線と、前記ビット線と電気的に接続したセンスアンプ回路と、前記プレート電位供給線にプレート線電位を供給するプレート線電位供給回路とを備え、前記メモリセルは、少なくとも、行方向、あるいは列方向に複数配列され、同一行のメモリセルは、同一のビット線によりデータがアクセスされ、同一列のメモリセルは、同一のワード線により選択され、かつ同一のプレート線によりプレート線電位が供給され、前記プレート電位供給線とプレート線とは、その交差部で電気的に接続される、ものである。
【００５６】
この構成によれば、１つのプレート線に複数のプレート電位供給線からプレート電位を供給することにより、プレート線の駆動の高速化を図ることができ、また、プレート線電位供給回路の数を１つとして、プレート線電位供給回路の占有面積を縮小することができる。
【００５７】
また、本発明の半導体記憶装置において、前記プレート電位供給線と前記複数のプレート線とを電気的に接続する手段が導電性部材であり、前記プレート電位供給線と前記複数のプレート線とが直接電気的に接続されていることが好ましい。
【００５８】
この構成によれば、プレート線の電位を固定した動作方式を容易に得ることができるという効果がある。
【００５９】
また、本発明の半導体記憶装置において、前記プレート線電位供給回路は電源配線である、ことが好ましい。
【００６０】
この構成によれば、プレート線に電位を供給する回路構成は、簡単で、占有面積の小さいものとなるため、半導体記憶装置は設計し易いものとなる。また、プレート線に電位を供給する能力は十分なものとできる。
【００６１】
本発明の半導体記憶装置において、前記複数のメモリセルは、列方向に一列だけ配列され、前記行方向に延びるビット線およびプレート電位供給線は、それぞれ複数配列され、前記センスアンプ回路は、列方向に複数配列され、各センスアンプ回路は、対応するビット線と電気的に接続され、前記プレート線電位供給回路は、列方向に複数配列され、各プレート線電位供給回路は、対応するプレート電位供給線と電気的に接続され、前記列方向に延びるワード線およびプレート線は、前記一列に配列された複数のメモリセルに共通接続され、前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続された強誘電体キャパシタを有し、前記複数のプレート電位供給線は、同一プレート線上の少なくとも１箇所以上で電気的に該プレート線に接続される、ことが好ましい。
【００６２】
この構成によれば、１つのプレート線に複数のプレート電位供給線からプレート電位を供給することができ、プレート線の駆動の高速化を図ることができる。
【００６３】
本発明の半導体記憶装置において、前記複数のメモリセルは、行方向に一列だけ配列され、前記列方向に延びるワード線およびプレート線は、それぞれ複数配列され、前記センスアンプ回路は、前記複数のメモリセルに対して１つ設けられ、前記ビット線と電気的に接続され、前記プレート線電位供給回路は、前記複数のメモリセルに対して１つ設けられ、前記プレート電位供給線と電気的に接続され、前記行方向に延びるビット線およびプレート電位供給線は、前記一列に配列された複数のメモリセルに共通接続され、前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続された強誘電体キャパシタを有し、前記１つのプレート線電位供給回路に接続されたプレート電位供給線は、前記複数のプレート線と電気的に接続される、ことが好ましい。
【００６４】
この構成によれば、１つのプレート電位供給線により複数のプレート線にプレート電位を供給することができる。このため、複数のプレート線毎にプレート線電位供給回路を設ける必要がなく、プレート線電位供給回路の占有面積を縮小することができる。
【発明の効果】
【００６５】
以上のように、本発明の半導体記憶装置によれば、ワード線と同方向に配置されたプレート線に電位を供給するプレート電位供給線を、ビット線と同方向に配置することにより、プレート線の駆動の高速化と、プレート線電位供給回路の高集積化が可能な半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明の実施の形態について図を参照して説明する。
（実施の形態１）
図１は本発明の実施の形態１による半導体記憶装置を概念的に示す第１の平面図である。
また、図５（ａ）は本発明の実施の形態１による半導体記憶装置を説明する第２の平面図であり、図１を部分的に拡大してメモリセルアレイの詳細を記した図である。図５（ｂ）は図５（ａ）のＡ１−Ａ１’断面図である。図５（ｃ）は図５（ａ）のＡ２−Ａ２’断面図である。図５（ｄ）は図５（ａ）のＢ１−Ｂ１’断面図である。図５（ｅ）は、図５（ａ）のメモリセルアレイの回路模式図である。
【００６７】
図１に示されるように、本実施の形態１による半導体記憶装置１０１は、ともに列方向ＤＷＬに延びるプレート線ＣＰと、ワード線ＷＬを、それぞれ複数配列し、ともに行方向ＤＢＬに延びるビット線ＢＬと、プレート線電位供給線ＳＣＰを、それぞれ複数配列したものである。また、メモリセルアレイＭＡの行方向ＤＢＬの一辺に隣接するように、センスアンプ回路ＳＡと、プレート線電位供給回路ＣＰＤを、列方向ＤＷＬに配列している。
【００６８】
対をなす２つのビット線ＢＬ、および反転ビット線／ＢＬは、同じセンスアンプ回路ＳＡと接続されており、プレート線電位供給線ＳＣＰは、プレート線電位供給回路ＣＰＤと，配線あるいはプラグなどの導電性部材により直接接続されている。
【００６９】
ここで、プレート線電位供給線ＳＣＰは、ビット線（反転ビット線を含む）６本おきに配置され、前記プレート線電位供給回路ＣＰＤは、センスアンプ回路ＳＡ３個おきに配置されている。このプレート線電位供給回路ＣＰＤは、複数の回路素子を含み、メモリセルに対してデータアクセスが行われたときに、プレート線電位供給線ＳＣＰを一定電位に駆動するものである。
【００７０】
また、図５（ａ）〜図５（ｅ）に示されるように、本実施の形態１の半導体記憶装置１０１においては、半導体基板に形成された拡散層ＯＤと、半導体基板上に形成されたワード線ＷＬとによってメモリトランジスタＴｒが構成されている。ここで拡散層ＯＤは、ビット線コンタクトＣＢによって、プレート線ＣＰより上方に形成されたビット線ＢＬに、またキャパシタコンタクトＣＳによってストレージノードＳＳに電気的に接続されている。ストレージノードＳＳの上方には、順にキャパシタ強誘電体膜ＦＥとプレート線ＣＰが形成され、キャパシタＣＡＰが構成されている。プレート線ＣＰは、プレート線電位供給コンタクトＣＳＰ、ストレージノードＳＳ、キャパシタコンタクトＣＳ、およびトランジスタを介して拡散層ＯＤと接続されており、拡散層ＯＤはトランジスタによってプレート線電位供給線ＳＣＰに接続されており、トランジスタのゲートはワード線ＷＬを構成する。
【００７１】
また、プレート線電位供給線ＳＣＰは、ビット線コンタクトＣＢによって拡散層ＯＤに接続されている。そして、プレート線ＣＰは、拡散層ＯＤ上に形成されたトランジスタＴｒによってプレート線電位供給線ＳＣＰに接続されており、該トランジスタＴｒのゲートはワード線ＷＬを構成している。
【００７２】
ここで、プレート線電位供給線ＳＣＰは、ビット線ＢＬと同じ層で形成されている。前記プレート電位供給線ＳＣＰは、前記複数のビット線ＢＬとほぼ同一の形状としており、該プレート電位供給線ＳＣＰと、これに隣接するビット線ＢＬとの間隔は、隣接する２つのビット線ＢＬの間隔とほぼ同一間隔としている。
【００７３】
なお、図５（ｂ）〜図５（ｄ）中、ＩＲは、半導体基板上に形成された分離絶縁膜で、拡散層ＯＤは、この分離絶縁膜ＩＲにより、隣接する拡散層と電気的に分離されている。また、図５（ｅ）中、ＭＣはメモリセルで、各メモリセルＭＣは、前記トランジスタＴｒ及びキャパシタＣＡＰにより構成されている。
【００７４】
次に作用、効果について説明する。
以上のように、本実施の形態１の半導体記憶装置１０１によれば、１つのプレート線ＣＰに対しその複数の箇所にプレート線電位を同時に供給する構成としたので、プレート線での駆動電圧信号の遅延を防止でき、プレート線電位を安定化できるとともに、プレート線の駆動を高速化することができる。また、この際、プレート線電位供給線ＳＣＰを、ビット線ＢＬと同じ層で形成しており、プロセス工程の増加を必要とせず、これを簡易に製造することができる。
【００７５】
また、１つのプレート線ＣＰに、複数のプレート線電位供給回路ＣＰＤからプレート線電位を供給しており、各プレート線電位供給回路ＣＰＤに大きな出力能力を必要とせず、プレート線電位供給回路のレイアウトを小面積化することができる。実際には、メモリセルアレイＭＡと、プレート線電位供給回路ＣＰＤと、センスアンプ回路ＳＡとを、レイアウト設計した結果では、本実施の形態１の装置のレイアウト面積は、従来装置のレイアウト面積の約７０％程度の面積とすることが可能であった。
【００７６】
すなわち、本実施の形態１では、複数のビット線ＢＬと、プレート線電位供給線ＳＣＰをほぼ同等の形状とし、これらをほぼ同等の配置間隔で配置し、また、プレート線電位供給コンタクトＣＳＰの配置されたストレージノードＳＳと、プレート線電位供給コンタクトＣＳＰの配置されていないストレージノードＳＳとを、ほぼ同等の形状とし、これらをほぼ同等の配置間隔で配置し、また、プレート線ＣＰに電気的に接続されるキャパシタコンタクトＣＳと、プレート線ＣＰに電気的に接続されないキャパシタコンタクトＣＳとを、同等の形状とし、これらをほぼ同等の配置間隔で配置し、また、プレート線ＣＰに電気的に接続される拡散層ＯＤと、プレート線ＣＰに電気的に接続されない拡散層ＯＤとを、同等の形状とし、これらをほぼ同等の配置間隔で配置し、また、ビット線ＢＬと、プレート線電位供給線ＳＣＰとを、周期性をもって配置し、さらに、ストレージノードＳＳ、キャパシタコンタクトＣＳ、及び拡散層ＯＤを、周期性をもって配置している。
【００７７】
このように、同一形状、同一間隔の配置を多くすることにより、形状の安定化、平坦化性等を高めて、製造プロセスの安定性を高めるとともに、集積度をも高めることができ、これらにより、キャパシタ特性等、素子特性のばらつきを低減して、高精度の半導体記憶装置を得ることができる。
【００７８】
また、プレート線電位供給回路ＣＰＤと、センスアンプ回路ＳＡとは、周期性をもってほぼ同じ列に配置しており、これにより、上記と同様に、形状の安定化、平坦化性等により、製造プロセスの安定化、高集積度化を得られ、かつ、素子特性のばらつきの低減によって、高精度の半導体記憶装置を得ることができる。
【００７９】
すなわち、列方向に配置された複数のメモリセル列において、メモリセル列間にプレート線電位供給回路が配置されないことにより、メモリセルの配列の周期性を高めることが可能となり、メモリセルの形状形成において形状安定性が増し、ひいては、メモリセルの特性のばらつきを低減できるという効果がある。
【００８０】
また、プレート線電位供給線ＳＣＰと、プレート線ＣＰの間に、これらを電気的に接続するトランジスタＴｒを設けており、プレート線電位供給線ＳＣＰに電気的に接続可能な複数のプレート線ＣＰを選択的に駆動可能となっている。
【００８１】
また、プレート線電位供給線ＳＣＰと、プレート線ＣＰとの間に設けたトランジスタＴｒのゲートをワード線ＷＬとしており、選択されたワード線ＷＬにつながるメモリセルＭＣのプレート線ＣＰを自動で選択可能であり、従って、プレート線の選択に、プレート線を選択する信号を新たに設ける必要がなく、プレート線ＣＰを選択する回路構成を含めて、本半導体記憶装置の回路構成を、簡易に実現できる。
【００８２】
また、１つのプレート線電位供給線ＳＣＰを、１つのプレート線電位供給回路ＣＰＤに接続しており、各プレート線電位供給線に異なる電位を供給することができる。このような、１つのプレート線電位供給回路ＣＰＤに１つのプレート線電位供給線ＳＣＰを接続した回路構成は、主にプレート線を駆動するタイプのメモリセルアレイで用いられるが、このように、プレート線電位供給線毎に供給する電位を可変できることによって、低消費電力化を実現することが可能である。
【００８３】
なお、メモリアレイにおけるプレート線電位供給線ＳＣＰ、ストレージノードＳＳ、キャパシタコンタクトＣＳ、拡散層ＯＤなどの形状及びレイアウトは、上記実施の形態１のものに限るものではない。
【００８４】
例えば、ビット線ＢＬとプレート線電位供給線ＳＣＰは、その形状、また隣接するビット線との配置間隔が異なっていてもよい。また、プレート線電位供給コンタクトＣＳＰの配置されたストレージノードＳＳと、プレート線電位供給コンタクトＣＳＰの配置されていないストレージノードＳＳとは、その形状、また隣接するストレージノードとの配置間隔が異なるものであってもよい。また、プレート線ＣＰに電気的に接続されるキャパシタコンタクトＣＳと、プレート線ＣＰに電気的に接続されないキャパシタコンタクトＣＳとは、その形状、また隣接するコンタクトとの配置間隔が異なるものであってもよい。また、プレート線ＣＰに電気的に接続される拡散層ＯＤと、プレート線ＣＰに電気的に接続されない拡散層ＯＤとは、その形状や、隣接する拡散層との配置間隔などが異なるものであってもよい。また、プレート線電位供給回路は、列方向に延びる複数のプレート線に対して最低１つ配置されるものであればよく、これにより、プレート線電位供給回路を小面積化できる。
【００８５】
このように、プレート線電位供給線ＳＣＰ、ストレージノードＳＳ、キャパシタコンタクトＣＳ、拡散層ＯＤなどの形状、及びレイアウトが、上記実施の形態１と異なるものである場合にも、その構成の如何によって、例えば、プレート線電位供給線ＳＣＰの駆動の高速化、プレート線電位供給コンタクトＣＳＰや、プレート線ＣＰに電気的に接続されるキャパシタコンタクトＣＳの低抵抗化等の効果を得られる場合があり得るものである。
【００８６】
なお、ここではプレート線電位供給線ＳＣＰは、ビット線（反転ビット線を含む）６本おきに配置され、プレート線電位供給回路ＣＰＤは、センスアンプ回路ＳＡ３個おきに配置されているが、隣接するプレート線電位供給線ＳＣＰの間に配置されたビット線の本数や、隣接するプレート線電位供給回路ＣＰＤの間に配置されたセンスアンプ回路の個数は、ここに示した数に限るものではなく、メモリアレイの構成に応じて適宜変更することが可能である。
【００８７】
（実施の形態２）
以下、本発明の実施の形態２について、図２と図６を参照しながら説明する。
図２は本発明の実施の形態２による半導体記憶装置を概念的に示す第１の平面図である。
また、図６（ａ）は本発明の実施の形態２による半導体記憶装置を説明する第２の平面図であり、図２を部分的に拡大してメモリセルアレイの詳細を記した図である。図６（ｂ）は図６（ａ）のＡ１−Ａ１’断面図である。図６（ｃ）は図６（ａ）のＡ２−Ａ２’断面図である。図６（ｄ）は図６（ａ）のＢ１−Ｂ１’断面図である。図６（ｅ）は図６（ａ）のメモリセルアレイの回路模式図である。
【００８８】
本実施の形態２による半導体記憶装置は、上記実施の形態１では、ビット線ＢＬと、プレート線電位供給線ＳＣＰとを、プレート線ＣＰより上方に形成していたのを、図２、及び図６に示すように、該ビット線ＢＬと、プレート線電位供給線ＳＣＰを、プレート線ＣＰより下方に形成したものである。
【００８９】
かかる構成の本実施の形態２の半導体記憶装置においては、ビット線コンタクトＣＢが、プレート線ＣＰ、ストレージノードＳＳより下方にあることにより、隣接するキャパシタ間のビット線コンタクトの配置スペースが不要となり、上記実施の形態１よりさらに、プレート線ＣＰ、ストレージノードＳＳに関して高集積化が可能となり、強誘電体記憶装置のより一層の小面積化を実現できる効果がある。
【００９０】
また、プレート線ＣＰ、ストレージノードＳＳについての高集積化は、メモリセルアレイの基板占有面積の縮小化によってさらに製造プロセスでの処理の均一化につなげることができるものであり、上記実施の形態１に比しさらに、形状の安定化、平坦化性等により、さらに高精度の半導体記憶装置を得ることができる。
【００９１】
また、プレート線電位供給線ＳＣＰと接続されるトランジスタのゲートがワード線に接続されているため、プレート線をワード線と同期して駆動することが可能となり、回路の動作方式が容易になるとともに、ワード線とトランジスタのゲートを共用の配線で構成できるため、メモリセルの小面積化が可能となる半導体記憶装置を得ることができる。
【００９２】
（実施の形態３）
以下、本発明の実施の形態３について、図３と図７を参照しながら説明する。
図３は本発明の実施の形態３による半導体記憶装置を概念的に示す第１の平面図である。
また、図７（ａ）は本発明の実施の形態３による半導体記憶装置を説明する第２の平面図であり、図３を部分的に拡大してメモリセルアレイの詳細を記した図である。図７（ｂ）は図７（ａ）のＡ１−Ａ１’断面図である。図７（ｃ）は図７（ａ）のＡ２−Ａ２’断面図である。図７（ｄ）は図７（ａ）のＢ１−Ｂ１’断面図である。図７（ｅ）は図７（ａ）のメモリセルアレイの回路模式図である。
【００９３】
以下、本実施の形態３の、主に実施の形態２との相違点について、図２と図３を用いて説明する。
本実施の形態３による半導体記憶装置は、図２、及び図３に示すように、実施の形態２と同様に、列方向ＤＷＬに延びるプレート線ＣＰと、ワード線ＷＬを、複数配列している。しかしながら、実施の形態２では、ワード線ＷＬに関わるメモリセル数と、プレート線ＣＰに関わるメモリセル数とを同一としているが、本実施の形態３は、プレート線ＣＰに関わるメモリセル数を、ワード線ＷＬに関わるメモリセル数より少ない構成としたものである。
【００９４】
かかる構成の本実施の形態３においては、まず、プレート線ＣＰを分割して配置しているために、１つのプレート線ＣＰの負荷容量を小さくでき、これにより、プレート線ＣＰの駆動の遅延をさらに抑制して、プレート線ＣＰの駆動をさらに高速化することができ、またこのプレート線ＣＰの電位を安定化できて、それぞれのプレート線電位供給回路をさらに小面積化できるという効果が得られるものである。
【００９５】
また、この構成によれば、複数のプレート線電位供給回路を選択的に動作させることが可能であり、これにより、さらに低消費電力化を行うことができる、という効果が得られる。
【００９６】
（実施の形態４）
以下、本発明の実施の形態４について、図４と図８を参照しながら説明する。
図４は本発明の実施の形態４による半導体記憶装置を概念的に示す第１の平面図である。
また、図８（ａ）は本発明の実施の形態４による半導体記憶装置を説明する第２の平面図であり、図４を部分的に拡大してメモリセルアレイの詳細を記した図である。図８（ｂ）は図８（ａ）のＡ１−Ａ１’断面図である。図８（ｃ）は図８（ａ）のＡ２−Ａ２’断面図である。図８（ｄ）は図８（ａ）のＢ１−Ｂ１’断面図である。図８（ｅ）は、図８（ａ）のメモリセルアレイの回路模式図である。
【００９７】
以下、本実施の形態４の、主に実施の形態２との相違点について、図２と図４、図６と図８を用いて説明する。
【００９８】
前記実施の形態２では、図２と図６に示されるように、列方向ＤＷＬに延びるプレート線ＣＰとワード線ＷＬとを配列しているが、本実施の形態４においては、図４と図８に示されるように、前記実施の形態２のプレート線ＣＰ、及びワード線ＷＬに加えて、列方向ＤＷＬに延びるプレート線駆動信号線ＣＣＰを、配列しているものである。
【００９９】
また、図８（ｃ）に示されるように、プレート線駆動信号線ＣＣＰは、ワード線ＷＬと同層で形成しており、また、プレート線電位供給線ＳＣＰと接続されるトランジスタのゲートを、プレート線駆動信号線ＣＣＰとしているものである。
【０１００】
かかる構成の本実施の形態４では、まず、プレート線電位供給線ＳＣＰと接続されるトランジスタのゲートが、ワード線ＷＬではなく、プレート線駆動信号線ＣＣＰで構成されているため、プレート線ＣＰを、ワード線ＷＬと非同期に駆動することが可能となり、あるいは、プレート線電位供給線ＳＣＰの電位を固定しておくことが可能となり、回路の高速化を実現することが可能となる。
【０１０１】
また、上記のように、プレート線電位供給線ＳＣＰの電位を固定することは、プレート線電位供給線ＳＣＰを駆動することを必要としないため、プレート線電位供給回路ＣＰＤの回路規模を縮小することができ、かつ、該プレート線電位供給回路ＣＰＤの消費電力を低減することができ、さらには、該プレート線電位供給回路ＣＰＤを小面積化することが可能となる。
【０１０２】
（実施の形態５）
以下、本発明の実施の形態５について、図９と図１０を参照しながら説明する。
図９は本発明の実施の形態５による半導体記憶装置を概念的に示す第１の平面図である。
また、図１０（ａ）は本実施の形態５による半導体記憶装置を説明する第２の平面図であり、図９を部分的に拡大してメモリセルアレイの詳細を記した図である。図１０（ｂ）は図１０（ａ）のＡ１−Ａ１’断面図である。図１０（ｃ）は図１０（ａ）のＡ２−Ａ２’断面図である。図１０（ｄ）は図１０（ａ）のＢ１−Ｂ１’断面図である。図１０（ｅ）は、図１０（ａ）のメモリセルアレイの回路模式図である。
【０１０３】
以下、本実施の形態５の、実施の形態２との相違点について、図２と図９を用いて、さらに、図６と図１０を用いて、説明する。
実施の形態２では、図２に示されるように、列方向ＤＷＬに延びる複数のワード線ＷＬに対して、これらのワード線ＷＬと、同数のプレート線ＣＰを配列しているが、本実施の形態５では、図９に示されるように、列方向ＤＷＬに延びる複数のワード線ＷＬに対して、１つのプレート線ＣＰを配置している。
【０１０４】
また、実施の形態２では、図６に示されるように、プレート線電位供給線ＳＣＰは、ビット線コンタクトＣＢ、ワード線ＷＬをゲートとするトランジスタＴｒ、およびキャパシタコンタクトＣＳを介して、プレート線ＣＰに接続しているが、本実施の形態５では、図１０（ｃ）に示されるように、プレート線電位供給線ＳＣＰは、トランジスタを介することなく、直接、キャパシタコンタクトＣＳによりプレート線ＣＰに接続しているものである。
【０１０５】
さらに、本実施の形態５では、プレート線ＣＰは、列方向ＤＷＬに隣接する複数のストレージノートＳＳと、行方向ＤＢＬ方向に隣接する複数のストレージノートＳＳとを覆うように配置している。
【０１０６】
かかる構成の本実施の形態５の半導体記憶装置においては、プレート線ＣＰの電位を固定した動作方式を容易に実現することができるという効果が得られる。
【０１０７】
特に、複数のワード線ＷＬに対して１つのプレート線ＣＰを配置するレイアウトは、特定のメモリセルが動作する時に、この動作したメモリセルの周囲に配置された動作していないメモリセルでは、プレート線の抵抗が高いために一時的に選択的にプレート線ＣＰの電位の供給不足が発生し、プレート線の電位が局所的にアンダーシュート、オーバーシュートを起こしやすく、ひいてはメモリセルのデータ保持の劣化につながるものであったが、本実施の形態５の構成によれば、複数のワード線ＷＬに対して配置した１つのプレート線には行方向においても列方向においても複数の箇所で電位を供給することが可能となり、このため、このプレート線の電位を安定化することが可能となる。
【０１０８】
また、本実施の形態５においては、動作時にプレート線ＣＰの電位を駆動する必要がないため、さらに強誘電体記憶装置の動作の高速化を達成できるという効果が得られる。
【０１０９】
さらに、本実施の形態５においては、動作時にプレート線ＣＰの電位を駆動する必要がなく、プレート線電位供給線ＳＣＰの電位を固定すればよいということは、プレート線電位供給線ＳＣＰの駆動が不要となる、ということであるので、プレート線電位供給線ＳＣＰの電位を固定することにより、プレート線電位供給回路ＣＰＤの回路規模を縮小でき、プレート線電位供給回路ＣＰＤの消費電力を低減でき、また、プレート線電位供給回路ＣＰＤの小面積化を実現することが可能となる。
【０１１０】
なお、上記各実施の形態１〜５では、半導体記憶装置は、メモリセルを構成するキャパシタに強誘電体キャパシタを用いた強誘電体メモリであるものとしたが、上記半導体記憶装置は、メモリセルキャパシタに高誘電体キャパシタを用いたダイナミック方式のものであってもよい。この場合も、各実施の形態１〜５と同様、プレート線駆動の高速化と、プレート線電位供給回路の高集積化を実現することができる。
【０１１１】
また、上記実施の形態１〜５では、プレート線電位供給線ＳＣＰはビット線ＢＬと同層で形成したが、このプレート線電位供給線ＳＣＰはビット線ＢＬとは異なる層で形成してもよい。
【０１１２】
（実施の形態６）
図１３（ａ）〜（ｄ）は、本発明の実施の形態６による半導体記憶装置を示す。
ここで、図１３（ａ）は、メモリセルアレイを示す平面図、図１３（ｂ）は図１３（ａ）のＡ１−Ａ１’断面図、図１３（ｃ）は図１３（ａ）のＡ２−Ａ２’断面図、図１３（ｄ）は図１３（ａ）のＢ１−Ｂ１’断面図である。また、図１３（ｅ）は図１３（ａ）のメモリセルアレイの回路模式図である。
【０１１３】
本実施の形態６による半導体記憶装置は、図１３（ａ）〜（ｄ）に示すように、プレート線電位供給線ＳＣＰを、キャパシタＣＡＰを構成する層より上方の層で形成し、ビット線ＢＬを、キャパシタＣＡＰを構成する層より下方の層で形成したものである。
【０１１４】
かかる構成の本実施の形態６においては、ビット線ＢＬは、実施の形態１と同様、ビット線コンタクトＣＢにより拡散層ＯＤに接続されるが、プレート線電位供給線ＳＣＰは、実施の形態１とは異なり、ビット線コンタクトＣＢとは別の配線コンタクトＣＳＣにより拡散層ＯＤに接続される。
【０１１５】
本実施の形態６では、このようにプレート線電位供給線ＳＣＰを、キャパシタＣＡＰを構成する層より上方の層で形成し、ビット線ＢＬを、キャパシタＣＡＰを構成する層より下方の層で形成しているので、これらが同層で形成されている場合に比べて、プレート線電位供給線ＳＣＰの配線幅を太くすることができ、これにより、メモリセルに対するデータアクセスの高速化を達成することができる。
【０１１６】
なお、上記実施の形態６では、プレート線電位供給線ＳＣＰを、キャパシタＣＡＰを構成する層より上方の層で形成し、ビット線ＢＬを、キャパシタＣＡＰを構成する層より下方の層で形成した場合を示したが、ビット線ＢＬとの上下の関係は、図１３（ａ）〜図１３（ｄ）に示す関係とは逆にしたもの、つまり、プレート線電位供給線ＳＣＰを、キャパシタＣＡＰを構成する層より下方の層で形成し、ビット線ＢＬを、キャパシタＣＡＰを構成する層より上方の層で形成したものでもよい。
【０１１７】
この場合も、上記と同様に、プレート線電位供給線ＳＣＰとビット線ＢＬとが同層で形成されている場合に比べて、プレート線電位供給線ＳＣＰの配線幅を太くでき、メモリセルに対するデータアクセスの高速化を達成することができる。
【０１１８】
（実施の形態７）
図１４（ａ）〜（ｄ）は、本発明の実施の形態７による半導体記憶装置を示すものである。
ここで、図１４（ａ）は、メモリセルアレイの詳細を示す平面図、図１４（ｂ）は図１４（ａ）のＡ１−Ａ１’断面図、図１４（ｃ）は図１４（ａ）のＡ２−Ａ２’断面図、図１４（ｄ）は図１４（ａ）のＢ１−Ｂ１’断面図である。また、図１４（ｅ）は図１４（ａ）のメモリセルアレイの回路模式図である。
【０１１９】
本実施の形態７による半導体記憶装置は、実施の形態２では、プレート線電位供給線ＳＣＰと、ビット線ＢＬとを、それぞれキャパシタＣＡＰを構成する層より下方の同じ層で形成していたものを、図１４（ａ）〜図１４（ｄ）に示すように、プレート線電位供給線ＳＣＰと、ビット線ＢＬとを、それぞれキャパシタＣＡＰを構成する層より下方の別々の層で形成したものである。
【０１２０】
かかる構成の本実施の形態７においては、ビット線ＢＬは、実施の形態２と同様、ビット線コンタクトＣＢにより拡散層ＯＤに接続されるが、ビット線ＢＬより上側のプレート線電位供給線ＳＣＰは、実施の形態２とは異なり、ビット線コンタクトＣＢとは別の配線コンタクトＣＳＣにより拡散層ＯＤに接続される。なお、図１４に示す例では、プレート線電位供給線ＳＣＰの平面パターンは、格子状パターンとしている。
【０１２１】
本実施の形態７では、このように、プレート線電位供給線ＳＣＰと、ビット線ＢＬとを、それぞれキャパシタＣＡＰを構成する層より下方の別々の層で形成しているので、これらをキャパシタＣＡＰを構成する層より下方の同層で形成している場合に比べて、プレート線電位供給線ＳＣＰの配線幅を太くすることができ、これにより、メモリセルに対するデータのアクセス動作を高速化することができる。
【０１２２】
（実施の形態８）
図１５は、本発明の実施の形態８による半導体記憶装置を示す。
本実施の形態８による半導体記憶装置は、実施の形態１〜５では、プレート線電位供給線ＳＣＰを、ビット線ＢＬと同層で形成し、かつその形状もビット線ＢＬと同じ形状に形成していたものを、このプレート線電位供給線ＳＣＰを、ビット線ＢＬと同層にて形成するが、その形状はビット線ＢＬとは異なる形状に形成したものである。
【０１２３】
すなわち、本実施の形態８による半導体記憶装置１０１ａは、図１５に示すように、メモリセルアレイＭＡのプレート線電位供給線ＳＣＰを、実施の形態１におけるプレート線電位供給線ＳＣＰより配線幅の太いものとしたものである。
【０１２４】
かかる構成の本実施の形態８では、プレート線電位供給線ＳＣＰは、実施の形態１のものと比べて、より抵抗の小さいものとなり、メモリセルに対するデータのアクセス動作の高速化を達成することが可能となる。
【０１２５】
（実施の形態９）
図１６は、本発明の実施の形態９による半導体記憶装置を示すものである。
本実施の形態９による半導体記憶装置１０１ｂは、実施の形態１〜８では、各プレート線電位供給回路を、複数のセンスアンプ回路を列方向に配列してなる列上において、各所要位置における２つのセンスアンプ回路の間に配置していたものを、該プレート線電位供給回路ＣＤＰを、複数のセンスアンプ回路のみを列方向に配列してなる列の外側にて、列方向に複数、配列して形成してなるものである。
【０１２６】
かかる構成の本実施の形態９の半導体記憶装置においては、各プレート線電位供給回路ＣＤＰの配置自由度を大きくでき、そのレイアウト設計を容易とすることができるという効果が得られる。
【０１２７】
（実施の形態１０）
図１７（ａ）及び（ｂ）は、本発明の実施の形態１０による半導体記憶装置の例を示すものである。
本実施の形態１０による半導体記憶装置は、実施の形態１〜９では、各プレート線電位供給回路にはプレート線電位供給線を１つだけ接続しており、たとえば、図１７（ｃ）に示すように、プレート線電位供給回路ＣＰＤ１にはプレート線電位供給線ＳＣＰ１を、プレート線電位供給回路ＣＰＤ２にはプレート線電位供給線ＳＣＰ２を接続していたものを、１つのプレート線電位供給回路ＣＰＤに、複数のプレート線電位供給線ＳＣＰを接続したものである。すなわち、図１７（ａ）に示す例では、１つのプレート線電位供給回路ＣＰＤに、４つのプレート線電位供給線ＣＰ１，ＳＣＰ２，ＳＣＰ３，ＳＣＰ４を接続しており、図１７（ｂ）に示す例では、各プレート線電位供給回路ＣＰＤ１、ＣＰＤ２に、各々２つのプレート線電位供給線ＳＣＰ１とＳＣＰ２、ＳＣＰ３とＳＣＰ４を接続している。
【０１２８】
このような構成になる本実施の形態１０では、複数のプレート線電位供給線に１つのプレート線電位供給回路よりプレート線電位を供給することにより、複数のプレート線電位供給線に同じ電位を供給することができ、プレート線電位供給線およびプレート線の電位の安定化を達成できる。そして、このようなプレート線電位供給回路とプレート線電位供給線との間の接続構成は、特に、プレート線電位供給線の電位を固定する動作方式で用いた場合、回路設計を簡易化でき、かつ回路面積の小面積化、またプレート線電位供給線やプレート線の電位安定化を実現可能である。
【０１２９】
（実施の形態１１）
図１８（ａ）〜（ｃ）は、本発明の実施の形態１１による半導体記憶装置を示すものである。
本実施の形態１１による半導体記憶装置は、実施の形態１〜１０では、図１７（ｃ）に示すように、プレート線電位供給回路ＣＰＤに、配線あるいはプラグなどの導電性部材により、直接プレート線電位供給線ＳＣＰを接続することにより、プレート線の電位を供給するようにしていたものを、図１８（ａ）,（ｂ）,あるいは（ｃ）に示すように、プレート線電位供給回路ＣＰＤに、プレート線電位供給線ＳＣＰを、選択手段（選択回路）を介して接続するようにしたものである。
【０１３０】
この選択手段の具体的な回路例としては、例えば、プレート線電位供給回路ＣＰＤと、プレート線電位供給線ＳＣＰとの間に、スイッチ回路を設ける例が挙げられる。
【０１３１】
図１８（ａ）は、各プレート線電位供給回路ＣＰＤ１，ＣＰＤ２に、各プレート線電位供給線ＳＣＰ１，ＳＣＰ２を、それぞれ選択回路ＳＬ１，ＳＬ２を介して接続した例を示している。この接続例では、プレート線電位供給線の駆動を、プレート線電位供給回路の制御ではなく、上記選択手段である選択回路のオンオフ制御を行うことにより、高速に行うことが可能である。
【０１３２】
図１８（ｂ）は、１つのプレート線電位供給回路ＣＰＤに、それぞれ選択回路ＳＬ（ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４）を介して、４つのプレート線電位供給線ＳＣＰ（ＳＣＰ１，ＳＣＰ２，ＳＣＰ３，ＳＣＰ４）を接続した例を示している。
【０１３３】
また、図１８（ｃ）は、各１つのプレート線電位供給回路ＣＰＤ（ＣＰＤ１、ＣＰＤ２）に、それぞれ選択回路ＳＬ（ＳＬ１とＳＬ２、及びＳＬ３とＳＬ４）を介して、各２つのプレート線電位供給線ＳＣＰ（ＳＣＰ１とＳＣＰ２、ＳＣＰ３とＳＣＰ４）を接続した例を示している。
【０１３４】
このような構成の本実施の形態１１においては、複数のプレート線電位供給線のうちの、選択手段により選択したプレート線電位供給線のみを動作させることができ、低消費電力動作を実現することが可能である。
【０１３５】
（実施の形態１２）
図１９は、本発明の実施の形態１２による半導体記憶装置を示すものである。
本発明の実施の形態１２による半導体記憶装置は、図１８（ａ）〜（ｃ）に示す上記実施の形態１１では、各選択手段は、それぞれ１つのプレート線電位供給線を、プレート線電位供給回路に接続するものとしたが、この選択手段を、複数のプレート線電位供給線のうちから１つを選択する選択回路よりなるものとし、各選択回路の出力を、共通のプレート線電位供給回路に、接続するようにしたものである。
【０１３６】
すなわち、図１９に示されるように、本実施の形態１２においては、１つのプレート線電位供給回路ＣＰＤに、２つの選択回路ＳＬ（ＳＬａ、及びＳＬｂ）を接続し、各選択回路に、各々２つのプレート線電位供給線ＳＣＰａとＳＣＰｂ、及びＳＣＰｃとＳＣＰｄを接続しているものである。
【０１３７】
かかる構成の本実施の形態１２においては、複数のプレート線電位供給線を、選択回路により選択的に駆動することができ、低消費電力化が可能であり、しかも、１つのメモリセルアレイに配置するプレート線電位供給回路を１つとすることができ、選択回路の回路構成によっては、かなりの小面積化を実現することが可能である。
【０１３８】
（実施の形態１３）
図２０（ａ）及び（ｂ）は、本実施の形態１３による半導体記憶装置を示すものである。
本実施の形態１３による半導体記憶装置は、実施の形態１〜１２では、前記プレート線電位供給回路は、メモリセルに対しデータアクセスを行う際にはプレート線電位供給線を一定電位となるよう駆動したが、このプレート線電位供給回路を電源配線からなるものとし、プレート線電位供給線は、電源配線にその電位を固定するようにしたものである。
【０１３９】
例えば、図２０（ａ）に示すように、プレート線電位供給線ＳＣＰを、ＶＤＤ電源配線からなるプレート線電位供給回路ＬＶにより、電源電位に固定するようにしてもよく、また、図２０（ｂ）に示すように、プレート線電位供給線ＳＣＰを、ＧＮＤ電源配線からなるプレート線電位供給回路ＬＧにより、接地電位に固定するようにしてもよい。
【０１４０】
かかる構成の本実施の形態１３の半導体記憶装置では、プレート線に電位を供給する回路構成が簡単で、占有面積の小さいものとなるため、半導体記憶装置は設計し易いものとでき、またプレート線に電位を供給する能力を十分なものとすることができる。
【０１４１】
（実施の形態１４）
図２１（ａ）は、本発明の実施の形態１４による半導体記憶装置を示すものである。
本実施の形態１４による半導体記憶装置１００ｃは、上記実施の形態１〜１３では、メモリセルアレイは、複数のメモリセルを行方向、及び列方向に配列したものであったが、図２１（ａ）に示されるように、該メモリセルアレイを列方向に一列のみ配列したものである。
【０１４２】
すなわち、ここで行方向に延びるビット線ＢＬ、およびプレート電位供給線ＳＣＰは、それぞれ複数配列され、センスアンプ回路ＳＡは列方向に複数配列され、各センスアンプ回路は対応するビット線ＢＬと電気的に接続されている。また、プレート線電位供給回路ＣＰＤは、前記センスアンプ回路ＳＡが列方向に複数配列されたその列上に、その所定位置の２つのセンスアンプ回路ＳＡ間に配置されてその複数個が設けられ、各プレート線電位供給回路ＣＰＤは、対応するプレート電位供給線ＳＣＰと電気的に接続されている。列方向に延びるワード線ＷＬ、およびプレート線ＣＰは、ともに、前記一列に配列された複数のメモリセルの各々に接続され、このようにして、複数のプレート電位供給線ＳＣＰは、１つのプレート線ＣＰ上の複数箇所で、該プレート線ＣＰに電気的に接続されている。
【０１４３】
このような構成になる本実施の形態１４の半導体記憶装置１００ｃでは、列方向に延びるプレート線ＣＰの複数箇所で、行方向に延びる複数のプレート線電位供給線ＳＣＰの各々を、該プレート線と電気的に接続し、該複数のプレート線電位供給線ＳＣＰの各々には、各１つのプレート線電位供給回路からプレート線電位を供給するようにしたので、プレート線駆動の高速化を達成できる効果が得られる。
【０１４４】
（実施の形態１５）
図２１（ｂ）は、本発明の実施の形態１５による半導体記憶装置を示すものである。
本実施の形態１５による半導体記憶装置１００ｄは、上記実施の形態１〜１３では、メモリセルアレイは、複数のメモリセルを行方向、及び列方向に配列したものであったが、図２１（ｂ）に示されるように、該メモリセルアレイを行方向に一列のみ配列したものである。
【０１４５】
すなわち、ここで列方向に延びるワード線ＷＬ、およびプレートＣＰ線は、それぞれ複数配列され、センスアンプ回路ＳＡは複数のメモリセルに対して１つ設けられ、ビット線ＢＬと電気的に接続されている。プレート線電位供給回路ＣＰＤは、複数のメモリセルに対して１つ設けられ、１つのプレート電位供給線ＳＣＰと電気的に接続されている。行方向に延びるビット線ＢＬ、およびプレート電位供給線ＳＣＰは、ともに、行方向に一列に配列された複数のメモリセルの各々に接続され、１つのプレート線電位供給回路ＣＰＤに接続された１つのプレート電位供給線ＳＣＰは、上記複数のプレート線ＣＰの各々と電気的に接続されている。
【０１４６】
このような構成になる本実施の形態１５の半導体記憶装置１０１ｄでは、列方向に延びる複数のプレート線ＣＰと、行方向に延びる１つのプレート線電位供給線ＳＣＰとが配置され、この１つのプレート電位供給線ＳＣＰを複数のプレート線ＣＰの各々に接続してなるものであり、これにより、プレート線毎にプレート線電位供給回路ＣＰＤを設ける必要はなく、プレート線電位供給回路の占有面積を縮小でき、装置全体の小面積化を達成できる効果が得られる。
【産業上の利用可能性】
【０１４７】
本発明にかかる半導体記憶装置は、高速動作が可能で、小面積でもって、低消費電力を実現することのできる、強誘電体を搭載した半導体記憶装置を提供するものであり、特に、プレート線を有する強誘電体を搭載した半導体記憶装置において上記の効果を有するものを提供でき、有用である。
【図面の簡単な説明】
【０１４８】
【図１】本発明の実施の形態１による半導体記憶装置を説明する平面図
【図２】本発明の実施の形態２による半導体記憶装置を説明する平面図
【図３】本発明の実施の形態３による半導体記憶装置を説明する平面図
【図４】本発明の実施の形態４による半導体記憶装置を説明する平面図
【図５（ａ）】実施の形態１の半導体記憶装置におけるメモリセルアレイを示す平面図
【図５（ｂ）】図５（ａ）のＡ１−Ａ１’断面図
【図５（ｃ）】図５（ａ）のＡ２−Ａ２’断面図
【図５（ｄ）】図５（ａ）のＢ１−Ｂ１’断面図
【図５（ｅ）】図５（ａ）のメモリセルアレイの回路模式図
【図６（ａ）】実施の形態２の半導体記憶装置におけるメモリセルアレイを示す平面図
【図６（ｂ）】図６（ａ）のＡ１−Ａ１’断面図
【図６（ｃ）】図６（ａ）のＡ２−Ａ２’断面図
【図６（ｄ）】図６（ａ）のＢ１−Ｂ１’断面図
【図６（ｅ）】図６（ａ）のメモリセルアレイの回路模式図
【図７（ａ）】実施の形態３の半導体記憶装置におけるメモリセルアレイを示す平面図
【図７（ｂ）】図７（ａ）のＡ１−Ａ１’断面図
【図７（ｃ）】図７（ａ）のＡ２−Ａ２’断面図
【図７（ｄ）】図７（ａ）のＢ１−Ｂ１’断面図
【図７（ｅ）】図７（ａ）のメモリセルアレイの回路模式図
【図８（ａ）】実施の形態４の半導体記憶装置におけるメモリセルアレイを示す平面図
【図８（ｂ）】図８（ａ）のＡ１−Ａ１’断面図
【図８（ｃ）】図８（ａ）のＡ２−Ａ２’断面図
【図８（ｄ）】図８（ａ）のＢ１−Ｂ１’断面図
【図８（ｅ）】図８（ａ）のメモリセルアレイの回路模式図
【図９】本発明の実施の形態５による半導体記憶装置を説明する平面図
【図１０（ａ）】実施の形態５の半導体記憶装置におけるメモリアレイを示す平面図
【図１０（ｂ）】図１０（ａ）のＡ１−Ａ１’断面図
【図１０（ｃ）】図１０（ａ）のＡ２−Ａ２’断面図
【図１０（ｄ）】図１０（ａ）のＢ１−Ｂ１’断面図
【図１０（ｅ）】図１０（ａ）のメモリセルアレイの回路模式図
【図１１】文献１開示の従来の半導体記憶装置を説明する平面図
【図１２】文献２開示の従来の半導体記憶装置を説明する平面図
【図１３（ａ）】本発明の実施の形態６の半導体記憶装置における、ビット線とプレート線電位供給線とを異なる層で形成した例を説明する平面図
【図１３（ｂ）】図１３（ａ）のＡ１−Ａ１’断面図
【図１３（ｃ）】図１３（ａ）のＡ２−Ａ２’断面図
【図１３（ｄ）】図１３（ａ）のＢ１−Ｂ１’断面図
【図１３（ｅ）】図１３（ａ）のメモリセルアレイの回路模式図
【図１４（ａ）】本発明の実施の形態７の半導体記憶装置における、ビット線とプレート線電位供給線とを異なる層で形成した他の例を説明する平面図
【図１４（ｂ）】図１４（ａ）のＡ１−Ａ１’断面図
【図１４（ｃ）】図１４（ａ）のＡ２−Ａ２’断面図
【図１４（ｄ）】図１４（ａ）のＢ１−Ｂ１’断面図
【図１４（ｅ）】図１４（ａ）のメモリセルアレイの回路模式図
【図１５】本発明の実施の形態８の半導体記憶装置における、前記実施の形態１のプレート線電位供給線の幅をビット線の幅より太くした例を示す平面図
【図１６】本発明の実施の形態９の半導体記憶装置における、前記実施の形態１のプレート線電位供給回路を、列方向に並ぶ複数のセンスアンプ回路の間以外に配置した例を示す平面図
【図１７（ａ）】本発明の実施の形態１０の半導体記憶装置における、１つのプレート線電位供給回路に４つのプレート線電位供給線を接続した例を示す図
【図１７（ｂ）】本発明の実施の形態１０の半導体記憶装置における、１つのプレート線電位供給回路に２つのプレート線電位供給線を接続した例を示す図
【図１７（ｃ）】前記実施の形態１のプレート線電位供給回路とプレート線電位供給線との接続を示す図
【図１８（ａ）】本発明の実施の形態１１の半導体記憶装置における、前記実施の形態１のプレート線電位供給線を選択手段を介してプレート線電位供給回路に接続した例を示す図
【図１８（ｂ）】４つのプレート線電位供給線を、それぞれ選択手段を介して１つのプレート線電位供給回路に接続した例を示す図
【図１８（ｃ）】２つのプレート線電位供給線を、それぞれ選択手段を介して１つのプレート線電位供給回路に接続した例を示す図
【図１９】本発明の実施の形態１２の半導体記憶装置における、図１８（ｃ）に示すプレート線電位供給線と選択手段との接続の変形例を示す図
【図２０（ａ）】本発明の実施の形態１３の半導体記憶装置における、前記実施の形態１のプレート線電位供給線に、電源配線により電位を供給する例を示す図
【図２０（ｂ）】本発明の実施の形態１３の半導体記憶装置における、前記実施の形態１のプレート線電位供給線の電位を、グランド電源配線により固定した例を示す図
【図２１（ａ）】本発明の実施の形態１４の半導体記憶装置における、前記実施の形態１のメモリセルアレイにおけるメモリセルの配列を列方向のみの配列とした例を示す平面図
【図２１（ｂ）】本発明の実施の形態１５の半導体記憶装置における、前記実施の形態１のメモリセルアレイにおけるメモリセルの配列を行方向のみの配列とした例を示す平面図
【符号の説明】
【０１４９】
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０２〜１０５  半導体記憶装置
ＯＤ    拡散層
ＢＬ    ビット線
ＳＳ    ストレージノード
ＦＥ    キャパシタ強誘電体膜
ＣＰ    プレート線
ＳＣＰ  プレート線電位供給線
ＷＬ    ワード線
ＣＳ    ストレージノードコンタクト
ＣＢ    ビット線コンタクト
ＣＰＣ  配線コンタクト
ＣＳＰ  プレート線電位供給コンタクト
ＳＡ    センスアンプ回路
ＣＰＤ  プレート線電位供給回路
ＣＣＰ  プレート線駆動信号線
ＣＡＰ  キャパシタ
ＭＣ    メモリセル
ＭＡ    メモリセルアレイ
ＤＷＬ  列方向
ＤＢＬ  行方向
ＴＲ    トランジスタ
ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬａ、ＳＬｂ    選択手段
【図１】
2007053321.tif 000003
【図２】
2007053321.tif 000004
【図３】
2007053321.tif 000005
【図４】
2007053321.tif 000006
【図５（ａ）】
2007053321.tif 000007
【図５（ｂ）】
2007053321.tif 000008
【図５（ｃ）】
2007053321.tif 000009
【図５（ｄ）】
2007053321.tif 000010
【図５（ｅ）】
2007053321.tif 000011
【図６（ａ）】
2007053321.tif 000012
【図６（ｂ）】
2007053321.tif 000013
【図６（ｃ）】
2007053321.tif 000014
【図６（ｄ）】
2007053321.tif 000015
【図６（ｅ）】
2007053321.tif 000016
【図７（ａ）】
2007053321.tif 000017
【図７（ｂ）】
2007053321.tif 000018
【図７（ｃ）】
2007053321.tif 000019
【図７（ｄ）】
2007053321.tif 000020
【図７（ｅ）】
2007053321.tif 000021
【図８（ａ）】
2007053321.tif 000022
【図８（ｂ）】
2007053321.tif 000023
【図８（ｃ）】
2007053321.tif 000024
【図８（ｄ）】
2007053321.tif 000025
【図８（ｅ）】
2007053321.tif 000026
【図９】
2007053321.tif 000027
【図１０（ａ）】
2007053321.tif 000028
【図１０（ｂ）】
2007053321.tif 000029
【図１０（ｃ）】
2007053321.tif 000030
【図１０（ｄ）】
2007053321.tif 000031
【図１０（ｅ）】
2007053321.tif 000032
【図１１】
2007053321.tif 000033
【図１２】
2007053321.tif 000034
【図１３（ａ）】
2007053321.tif 000035
【図１３（ｂ）】
2007053321.tif 000036
【図１３（ｃ）】
2007053321.tif 000037
【図１３（ｄ）】
2007053321.tif 000038
【図１３（ｅ）】
2007053321.tif 000039
【図１４（ａ）】
2007053321.tif 000040
【図１４（ｂ）】
2007053321.tif 000041
【図１４（ｃ）】
2007053321.tif 000042
【図１４（ｄ）】
2007053321.tif 000043
【図１４（ｅ）】
2007053321.tif 000044
【図１５】
2007053321.tif 000045
【図１６】
2007053321.tif 000046
【図１７（ａ）】
2007053321.tif 000047
【図１７（ｂ）】
2007053321.tif 000048
【図１７（ｃ）】
2007053321.tif 000049
【図１８（ａ）】
2007053321.tif 000050
【図１８（ｂ）】
2007053321.tif 000051
【図１８（ｃ）】
2007053321.tif 000052
【図１９】
2007053321.tif 000053
【図２０（ａ）】
2007053321.tif 000054
【図２０（ｂ）】
2007053321.tif 000055
【図２１（ａ）】
2007053321.tif 000056
【図２１（ｂ）】
2007053321.tif 000057