(57)【要約】【課題】サンプリング周波数の異なる複数の入力データがある場合、複数のFIR演算回路を共有化して回路面積を削減すること、入力周波数と出力周波数の倍率が整数比でない場合のリサンプリングによる信号の劣化の課題を解決する。【解決手段】オーバサンプリング手段３１〜３７では、入力データD1(Fs1)に対するオーバサンプリングを行い、出力データD1'(Fs')を出力する。入力タイミングタイマ４１は、入力タイミング信号CK1に基づき、入力／入力時間を算出する。出力タイミングタイマ４２及び乗算器４３は、出力タイミング信号CK'と入力タイミング信号CK1とに基づき、入力／出力時間を算出し、この入力／出力時間とオーバサンプリング倍数Wとを乗算して乗算結果を求める。除算器４４は、乗算結果を入力／入力時間で除算してサンプリング位置を求める。係数生成器３４は、サンプリング位置に基づき、フィルタ係数を生成して乗算器３５に与える。【選択図】図１
2007067646.tif 000002
【特許請求の範囲】
【請求項１】
入力データとこれに同期した入力タイミング信号の内の前記入力データをメモリに格納し、前記メモリに格納されたデータとフィルタ係数とを乗算して第１の乗算結果を求め、前記第１の乗算結果を累積加算して累積加算結果を求め、前記累積加算結果を再び前記メモリに格納すると共に、前記入力データの周波数がオーバサンプリングされた前記累積加算結果を出力データとして外部へ出力するオーバサンプリング処理と、
前記入力タイミング信号に基づき、前記入力タイミング信号の間隔である入力／入力時間を算出する入力／入力時間算出処理と、
前記出力データに対する出力タイミング信号と前記入力タイミング信号とに基づき、前記入力タイミング信号の入力から前記出力タイミング信号の出力までの入力／出力時間を算出し、前記入力／出力時間とオーバサンプリング倍数とを乗算して第２の乗算結果を求める乗算結果算出処理と、
前記第２の乗算結果を前記入力／入力時間で除算してサンプリング位置を求める除算処理と、
前記サンプリング位置に基づき、前記フィルタ係数を生成して前記オーバサンプリング処理に与える係数生成処理と、
を行うことを特徴とするサンプリングレート変換方法。
【請求項２】
前記入力／入力時間算出処理では、前記入力タイミング信号を入力タイミングタイマにより計時して前記入力タイミング信号の間隔である前記入力／入力時間を求め、
前記乗算結果算出処理では、出力タイミングタイマにより前記入力／出力時間を計時し、乗算器により前記第２の乗算結果を求めることを特徴とする請求項１記載のサンプリングレート変換方法。
【請求項３】
前記入力／入力時間算出処理では、
前記入力タイミング信号を入力タイミングタイマにより計時して前記入力タイミング信号の間隔である前記入力／入力時間を求め、
前記乗算結果算出処理では、
前記入力タイミング信号によりリセットされる累算器と、前記累算器の累算結果と前記オーバサンプリング倍数とを加算して前記第２の乗算結果を求める加算器と、第１のセレクタとを用い、
前記第２の乗算結果が前記入力／入力時間よりも大きいときには、前記第１のセレクタにより第１の減算結果を選択して前記累算器に累算させ、前記第２の乗算結果が前記入力／入力時間よりも小さいときには、前記第１のセレクタにより前記第２の乗算結果を選択して前記累算器に累算させ、
前記除算処理では、
第１の減算器により、前記第２の乗算結果から前記入力／入力時間を減算して前記第１の減算結果を求め、
前記出力タイミング信号によりリセットされるカウンタにより、前記第２の乗算結果が前記入力／入力時間よりも大きいときには、前記第１の減算器による減算回数を計数して計数値を求め、
前記出力タイミング信号に基づき、前記計数値を保持して前記サンプリング位置を出力することを特徴とする請求項１記載のサンプリングレート変換方法。
【請求項４】
請求項３に記載されたサンプリングレート変換方法において、
第２の減算器により、前記第１の減算結果から前記入力／入力時間を減算して第２の減算結果を求めると共に、この減算回数を前記カウンタに計数させる処理と、
前記第１の減算結果が前記入力／入力時間よりも大きいときには、第２のセレクタにより前記第２の減算結果を選択して前記累算器に累算させ、前記第１の減算結果が前記入力／入力時間よりも小さいときには、前記第２のセレクタにより前記第１のセレクタの出力データを選択して前記累算器に累算させる処理と、
を追加したことを特徴とするサンプリングレート変換方法。
【請求項５】
複数の前記入力データとこれに同期した複数の前記入力タイミング信号とが入力されるときには、時分割でサンプリングレート変換処理を行うことを特徴とする請求項１〜４のいずれか１項に記載のサンプリングレート変換方法。
【請求項６】
入力データとこれに同期した入力タイミング信号の内の前記入力データをメモリに格納し、前記メモリに格納されたデータとフィルタ係数とを乗算して第１の乗算結果を求め、前記第１の乗算結果を累積加算して累積加算結果を求め、前記累積加算結果を再び前記メモリに格納すると共に、前記入力データの周波数がオーバサンプリングされた前記累積加算結果を出力データとして外部へ出力するオーバサンプリング手段と、
前記入力タイミング信号に基づき、前記入力タイミング信号の間隔である入力／入力時間を算出する入力／入力時間算出手段と、
前記出力データに対する出力タイミング信号と前記入力タイミング信号とに基づき、前記入力タイミング信号の入力から前記出力タイミング信号の出力までの入力／出力時間を算出し、前記入力／出力時間とオーバサンプリング倍数とを乗算して第２の乗算結果を求める乗算結果算出手段と、
前記第２の乗算結果を前記入力／入力時間で除算してサンプリング位置を求める除算手段と、
前記サンプリング位置に基づき、前記フィルタ係数を生成して前記オーバサンプリング手段に与える係数生成手段と、
を備えたことを特徴とするサンプリングレート変換回路。
【請求項７】
前記入力／入力時間算出手段は、前記入力タイミング信号を計時して前記入力タイミング信号の間隔である前記入力／入力時間を求める入力タイミングタイマにより構成され、
前記乗算結果算出手段は、前記入力／出力時間を計時する出力タイミングタイマと、前記第２の乗算結果を求める乗算器と、により構成されていることを特徴とする請求項６記載のサンプリングレート変換回路。
【請求項８】
前記入力／入力時間算出手段は、
前記入力タイミング信号を計時して前記入力タイミング信号の間隔である前記入力／入力時間を求める入力タイミングタイマと、
前記入力タイミング信号に基づき、前記入力／入力時間を保持する第１のレジスタとにより構成され、
前記乗算結果算出手段は、
前記入力タイミング信号によりリセットされる累算器と、
前記累算器の累算結果と前記オーバサンプリング倍数とを加算して前記第２の乗算結果を求める加算器と、
前記第２の乗算結果が前記入力／入力時間よりも大きいときには、第１の減算結果を選択して前記累算器に累算させ、前記第２の乗算結果が前記入力／入力時間よりも小さいときには、前記第２の乗算結果を選択して前記累算器に累算させる第１のセレクタとにより構成され、
前記除算手段は、
前記第２の乗算結果から前記入力／入力時間を減算して前記第１の減算結果を求める第１の減算器と、
前記出力タイミング信号によりリセットされ、前記第２の乗算結果が前記入力／入力時間よりも大きいときには、前記第１の減算器による減算回数を計数して計数値を求めるカウンタと、
前記出力タイミング信号に基づき、前記計数値を保持して前記サンプリング位置を出力する第２のレジスタと、により構成されていることを特徴とする請求項６記載のサンプリングレート変換回路。
【請求項９】
請求項８に記載されたサンプリングレート変換回路には、
前記第１の減算結果から前記入力／入力時間を減算して第２の減算結果を求めると共に、この減算回数を前記カウンタに計数させる第２の減算器と、
前記第１の減算結果が前記入力／入力時間よりも大きいときには、前記第２の減算結果を選択して前記累算器に累算させ、前記第１の減算結果が前記入力／入力時間よりも小さいときには、前記第１のセレクタの出力データを選択して前記累算器に累算させる第２のセレクタと、
を設けたことを特徴とするサンプリングレート変換回路。
【請求項１０】
複数の前記入力データとこれに同期した複数の前記入力タイミング信号とが入力されるときには、時分割でサンプリングレート変換処理を行う構成にしたことを特徴とする請求項６〜９のいずれか１項に記載のサンプリングレート変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれの伝送用のクロック信号（以下単に「クロック」という。）が非同期である複数の同期シリアル回路に入力された異なるサンプリングレートのデータを同一のサンプリングレートに変換するサンプリングレート変換方法及びその回路に関するものである。
【背景技術】
【０００２】
例えば、衛星放送（Broadcasting Satellite;BS)における異なるサンプリングレート４８KHz，３２KHzの２つの入力ディジタルオーディオ（音声）信号を、１つのサンプリングレート４４．１KHzの出力ディジタルオーディオ信号に変換して光ディスク媒体（Compact Disc;CD)に記録する場合、その２つの入力ディジタルオーディオ信号（サンプリングレート４８KHz，３２KHz）を１つの出力ディジタルオーディオ信号（サンプリングレート４４．１KHz）に変換するためのサンプリングレート変換回路が必要になる。
【０００３】
従来、このようなサンプリングレート変換方法又はその回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００４】
【特許文献１】特開平５−３２７４０９号公報
【特許文献２】特開平８−１２５４９３号公報
【０００５】
一般に、ディジタルオーディオ信号等の３線シリアルデータ通信は、クロックclk、チャネル信号ch、ディジタルオーディオ信号であるデータD(Fs)の３信号にて送られており、タイミング信号CK（クロックclk及びチャネル信号ch）は、送信側のマスタ動作の回路（マスタ回路）が出力し、受信側のスレーブ動作の回路（スレーブ回路）は、そのクロックclkに同期してデータD(Fs)を入力処理及びデータD’(Fs’)を出力処理する必要がある。そのため、スレーブ回路側に設けられるサンプリングレート変換回路では、マスタ回路から送られてくる基準の信号（クロックclkもしくはチャネル信号chである入力タイミング信号CK）にて同期を行い、必要に応じてフェーズロックループ（Phase-Locked Loop;PLLにて逓倍し、マスタ回路の動作クロックclkに演算部分が従属的に動作する回路構成になっている。
【０００６】
図１０は、従来のサンプリングレート変換回路を示す概略の構成図である。
このサンプリングレート変換回路は、シリアル（直列）データをパラレル（並列）データに変換するシリアル／パラレル変換回路１、有限インパルス応答（Finite Impulse Response;FIR)フィルタ処理を行うFIR演算回路１０、及びリサンプリング回路１９により構成されている。
【０００７】
マスタ回路から送られてくる或るサンプリング周波数Fs1のディジタルオーディオ信号である入力データD1(Fs1)及び入力タイミング信号CK1の内の入力データD1(Fs1)は、シリアル／パラレル変換回路１によりパラレルデータに変換された後、このパラレルデータが、FIR演算回路１０によりフィルタ処理（オーバサンプリング）される。オーバサンプリングされたデータは、リサンプリング回路１９により、出力タイミング信号CK'に基づきリサンプリングされ、ディジタルオーディオ信号である出力データD1'(Fs')として出力される。
【０００８】
特許文献１の段落００１４、００１６〜００１８、及び図１には、オーバサンプリングを行うFIR型ディジタルフィルタおいて、サンプリングレート変換前のディジタルオーディオ信号である入力データに同期した第１のクロックP21の周期を４等分する時点t1〜ｔ４の内、サンプリングレート変換後のディジタルオーディオ信号である出力データに同期した第２のクロックP27に基づいて、時点t3及びt4におけるFIR演算を行い、そのFIR型ディジタルフィルタに与える乗算係数を削減する技術が記載されている。
【０００９】
又、特許文献２の請求項１、段落００４５、００４６には、第１のサンプリング周波数f1でサンプリングされた入力信号を第２のサンプリング周波数f2のサンプリング周波数で出力するサンプリングレートコンバータにおいて、f1/k及びf2/kがいずれも整数になるような所定の整数をkとするとき、第１のサンプリングデータをf2/k倍オーバサンプリングし、このオーバサンプリングの結果からf1/k個毎にデータを取り出すことにより、信号レベルの誤差が大きくならず、出力データを高い精度で得ることができ、又、回路構成を簡略化できる技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の図１０のようなサンプリングレート変換回路又はその方法では、送信側のマスタ回路から送られてくるこのマスタ回路の動作クロックclkに依存して、入力データD1(Fs1)の入力及び出力データD1'(Fs')の出力制御を行う必要があるため、FIR演算回路１０が、そのクロックclkを基準に動作しなければならない。そのため、次の（Ａ）、（Ｂ）のような課題があった。
【００１１】
（Ａ） サンプリング周波数の異なる複数の入力データがある場合
図１１は、図１０のような従来手法を用いてサンプリング周波数の異なる複数の入力データに対するミキシングを行う場合の概略の構成図である。
【００１２】
スレーブ回路から送られてくるサンプリング周波数の異なる複数(Ｎ個)の入力データ[サンプリング周波数Fs1（例えば、４８KHz)の入力データD1(Fs1)、サンプリング周波数Fs2（例えば、３２KHz)の入力データD2(Fs2)、・・・、サンプリング周波数FsNの入力データDN] を処理する場合、通常は、図１０のようなサンプリングレート変換回路をＮ個設けることが考えられる。Ｎ個のサンプリングレート変換回路は、入力データD1(Fs1),D2(Fs2),・・・，DN(FsN)及び入力タイミング信号CK1,CK2,・・・，CKNを入力するシリアル／パラレル変換回路１−１，１−２，・・,１−Ｎと、FIR演算回路１０−１〜１０−Ｎと、共通の出力タイミング信号CK'に基づき出力データD1'(Fs'),D2'(Fs'),・・・,DN'(Fs')を出力するリサンプリング回路１９−１〜１９−Ｎとにより構成される。
【００１３】
各サンプリングレート変換回路内に設けられる各FIR演算回路１０−１〜１０−Ｎでは、非同期に入力される複数の入力データD1(Fs1),D2(Fs2),・・・,DN(FsN)に関して演算［即ち、サンプリング周波数Fs1,Fs2,・・・,FsNが互いに異なる各入力データD1(Fs1),D2(Fs2),・・・,DN(FsN)に関してオーバサンプリングの演算]を行わなければならないので、各入力データD1(Fs1),D2(Fs2),・・・,DN(FsN)の間で、各々に関するFIR演算の所要時間が異なってしまう。そのため、複数のFIR演算回路１０−１〜１０−Ｎに代えて単一の共通FIR演算回路１０を設け、各入力データD1(Fs1),D2(Fs2),・・・,DN(FsN)に対して時分割に演算処理することが困難であり、その結果、複数のFIR演算回路１０−１〜１０−Ｎを単一化（共有化）して回路面積を削減することが困難であった。
【００１４】
（Ｂ）  入力周波数と出力周波数の倍率が整数比でない場合
図１２は、図１０のサンプリングレート変換回路における従来のオーバサンプリング手法の一例を示す図である。この図１２では、例えば図１０のFIR演算回路１０を用いて、サンプリング周波数Fs（変換前）を２(n＋1)倍にする構成例が示されている。オーバサンプリングするためのFIR演算回路１０は、高次のFIRフィルタと、n段からなる低次のFIRフィルタ[もしくは無限インパルス応答（Infinite Impulse Response;IIR)フィルタ]群とにより構成されている。このFIR演算回路１０では、入力データX1,X2,X3,・・・のサンプリング周波数Fsをオーバサンプリングして、サンプリング周波数(2-(n＋1))Fsのデータを出力する。このデータは、リサンプリング回路１９により、出力タイミング信号CK'（サンプリング周波数Fs')に基づきリサンプリングされ、出力データY1,Y2,・・・が出力される。
【００１５】
図１３は、図１２の従来手法によるオーバサンプリング後のリサンプリングの一例を示す図である。この図１３では、横軸に時間、縦軸に振幅が取られ、入力データX1,X2,X3の波形に対する×２,×４,×８の各オーバサンプリングの波形と出力データY1,Y2の波形が示されている。
【００１６】
図１４（ａ）、（ｂ）は、入力周波数とFIR位置（サンプリング位置）との関係を示す図であり、同図（ａ）は入力周波数に対し出力周波数が高い場合の図、及び同図（ｂ）は入力周波数に対し出力周波数が低い場合の図である。
【００１７】
入力周波数と出力周波数の倍率が整数比でない場合には、下記のような理由により、リサンプリングによる信号の劣化の課題が生じる。
【００１８】
図１２に示すように、サンプリングレート変換は、入力データX1,X2,X3,・・・のサンプリング周波数Fsを、オーバサンプリングにより数倍(2-(n＋1))Fsに上げた後に、出力サンプリング周波数Fs'にてリサンプリングすることにより実現されている。しかし、この手法では、整数比のサンプリング周波数変換では問題ないが、整数比でないものやクロック源が異なるものにおいては、周波数ずれが生じ、折り返し雑音となってしまう。そのため、高倍率のオーバサンプリングを行う必要がある。
【００１９】
従来の図１２の回路構成では、オーバサンプリングのフィルタ部分（１０）を複数のフィルタの組み合わせにする等の工夫がされているが、これだと図１３の×８オーバサンプリング波形に示すように、全ての点を演算する必要があるため、演算数が増加して高倍率にするには限度があり、リサンプリングによる信号劣化の課題を解決できない。
【課題を解決するための手段】
【００２０】
本発明のサンプリングレート変換方法（又は回路）では、オーバサンプリング処理（又は手段）と、入力／入力時間算出処理（又は手段）と、乗算結果算出処理（又は手段）と、除算処理（又は手段）と、係数生成処理（又は手段）とを備えている。
【００２１】
前記オーバサンプリング処理（又は手段）は、入力データとこれに同期した入力タイミング信号の内の前記入力データをメモリに格納し、前記メモリに格納されたデータとフィルタ係数とを乗算して第１の乗算結果を求め、前記第１の乗算結果を累積加算して累積加算結果を求め、前記累積加算結果を再び前記メモリに格納すると共に、前記入力データの周波数がオーバサンプリングされた前記累積加算結果を出力データとして外部へ出力する。
【００２２】
前記入力／入力時間算出処理（又は手段）は、前記入力タイミング信号に基づき、前記入力タイミング信号の間隔である入力／入力時間を算出する。前記乗算結果算出処理（又は手段）は、前記出力データに対する出力タイミング信号と前記入力タイミング信号とに基づき、前記入力タイミング信号の入力から前記出力タイミング信号の出力までの入力／出力時間を算出し、前記入力／出力時間とオーバサンプリング倍数とを乗算して第２の乗算結果を求める。前記除算処理（又は手段）は、前記第２の乗算結果を前記入力／入力時間で除算してサンプリング位置を求める。更に、前記係数生成処理（又は手段）は、前記サンプリング位置に基づき、前記フィルタ係数を生成して前記オーバサンプリング処理（又は手段）に与える。
【００２３】
本発明の他のサンプリングレート変換方法（又は回路）では、複数の前記入力データとこれに同期した複数の前記入力タイミング信号とが入力されるときには、時分割でサンプリングレート変換処理を行う。
【発明の効果】
【００２４】
請求項１（又は６）に係る発明によれば、内部クロックと係数生成処理（又は手段）を増やすことにより、オーバサンプリングの倍率を容易に増加させることができ、例えば、FIRによる０補間により演算処理を増加させずに、S/N比等のフィルタ性能を向上できる。又、フィルタ演算処理の演算精度においても、内部クロックを高速化することにより、例えば、FIRによる０補間による演算の簡略化手法を容易に適用することができ、時間軸での分解能を向上することができ、フィルタ性能も十分に確保できる。内部クロックの高速化に伴い、フィルタ演算のオーバサンプリングの倍率が上がり、フィルタ係数が増大するが、係数生成処理（又は手段）を例えばROM等のテーブルで実現できるため、多数の同期シリアル信号を１つの回路でリサンプリングを実現できる効果の方が回路面積的にも有効である。
【００２５】
請求項２（又は７）に係る発明によれば、入力データの入力タイミング信号を、入力タイミングタイマ及び出力タイミングタイマにて時間を測り、出力タイミング信号との比率を演算にて算出しているため、入力周波数（入力タイミング信号の間隔）に依存しないフィルタ演算処理となっているため、任意の入力周波数のデータ信号を、特定の出力周波数の信号に容易にリサンプリングを行うことができる。
【００２６】
請求項３（又は８）に係る発明によれば、乗算結果算出処理（又は手段）を、累算器と加算器と第１のセレクタとにより実行し、除算処理（又は手段）を、減算器とカウンタとにより実行するので、回路規模を縮小することができる。
【００２７】
請求項４（又は９）に係る発明によれば、第２の減算器の処理と、第２のセレクタの処理とを追加したので、ダウンサンプリングにも用いることができる。
【００２８】
請求項５（又は１０）に係る発明によれば、出力タイミング信号に依存して処理されるため、各入力データに関するフィルタ演算を一定（同じ）にすることができ、時分割処理が容易に行える。従って、単一のフィルタ演算回路で構成できる。
【発明を実施するための最良の形態】
【００２９】
本発明の最良の実施形態のサンプリングレート変換回路では、オーバサンプリング手段と、入力／入力時間算出手段と、乗算結果算出手段と、除算手段と、係数生成手段とを備えている。前記オーバサンプリング手段は、入力データとこれに同期した入力タイミング信号の内の前記入力データをメモリに格納し、前記メモリに格納されたデータとフィルタ係数とを乗算して第１の乗算結果を求め、前記第１の乗算結果を累積加算して累積加算結果を求め、前記累積加算結果を再び前記メモリに格納すると共に、前記入力データの周波数がオーバサンプリングされた前記累積加算結果を出力データとして外部へ出力する。
【００３０】
前記入力／入力時間算出手段は、前記入力タイミング信号に基づき、前記入力タイミング信号の間隔である入力／入力時間を算出する。前記乗算結果算出手段は、前記出力データに対する出力タイミング信号と前記入力タイミング信号とに基づき、前記入力タイミング信号の入力から前記出力タイミング信号の出力までの入力／出力時間を算出し、前記入力／出力時間とオーバサンプリング倍数とを乗算して第２の乗算結果を求める。前記除算手段は、前記第２の乗算結果を前記入力／入力時間で除算してサンプリング位置を求める。更に、前記係数生成手段は、前記サンプリング位置に基づき、前記フィルタ係数を生成して前記オーバサンプリング手段に与える。
【００３１】
例えば、前記入力／入力時間算出手段は、前記入力タイミング信号を計時して前記入力タイミング信号の間隔である前記入力／入力時間を求める入力タイミングタイマにより構成されている。前記乗算結果算出手段は、前記入力／出力時間を計時する出力タイミングタイマと、前記第２の乗算結果を求める乗算器とにより構成されている。
【実施例１】
【００３２】
（基本構成）
図２は、本発明のサンプリングレート変換回路の概要を示す基本構成図である。
このサンプリングレート変換回路は、受信側のスレーブ回路に設けられる回路であり、送信側のマスタ回路から送られてくるシリアルな入力データD1(Fs1)及び入力タイミング信号CK1の内のシリアルな入力データD1(Fs1)をパラレルデータに変換するシリアル／パラレル変換回路２０と、そのパラレルデータに基づきフィルタ演算処理を行って出力データD1'(Fs')を出力するFIR演算回路３０とにより構成されている。FIR演算回路３０内には、出力タイミング信号CK'に基づきリサンプリング動作を行うリサンプリング手段３０ａが設けられている。
【００３３】
例えば、図２の入力データD1(Fs1)は、マスタ回路から送られてくる或るサンプリング周波数Fs1のディジタルオーディオ信号（周波数変換前）である。入力タイミング信号CK1は、入力データD1(Fs1)に同期してマスタ回路から送られてくるクロックclkもしくはチャネル信号chである。出力データD1'(Fs')は、変換後のリサンプリング周波数Fs'のディジタルオーディオ信号である。出力タイミング信号CK'は、出力データD1'(Fs')に同期するクロック（即ち、スレーブ回路における動作クロック）である。
【００３４】
図１０に示す従来のサンプリングレート変換回路では、同期シリアル伝送に用いられる入力タイミング信号CK1を基準としてFIR演算回路１０でフィルタ演算を行っている。これに対し、本発明のサンプリングレート変換回路では、マスタ回路から送られてくるシリアルな入力データD1(Fs1)及び入力タイミング信号CK1の内のシリアルな入力データD1(Fs1)をシリアル／パラレル変換回路２０でパラレルデータに変換し、このシリアル／パラレル変換後のオーバサンプリングからリサンプリングの部分を、１つのFIR演算回路３０として構成し、リサンプリング手段３０ａによるリサンプリング後の出力周波数を内部クロックCK1'基準（内部周波数基準）として、FIR演算回路３０でフィルタ演算処理を行うようにしている。
【００３５】
このように、フィルタ演算処理をリサンプリング後の出力周波数を基準として演算を行うことにより、例えば、多数のデータ入力を単一のフィルタ回路により実現することができ、更に、ミキシングやディジタルアンプ等の処理も容易に同一回路により構成できる等の効果がある。
【００３６】
（実施例１の参考例）
図３は、本発明のサンプリングレート変換回路を実現するための実施例１の参考例を示すサンプリングレート変換回路の構成図である。
【００３７】
この図３のサンプリングレート変換回路は、実施例１の特徴を明確にするために、例えば、従来の図１０の構成例を示す参考例である。
【００３８】
この参考例では、図１０のFIR演算回路１０を次のように構成している。即ち、FIR演算回路１０は、シリアル／パラレル変換回路１の出力信号を入力する外部入力回路１１と、この外部入力回路１１の出力信号から制御用の各種の内部タイミング信号を生成するタイミング生成回路１２と、内部タイミング信号及び外部入力回路１１の出力等に基づきメモリ１４を制御するメモリ制御回路１３と、データ格納用の前記メモリ１４と、タイミング生成回路１２から出力される一定の等差数列の信号に基づき乗算係数であるフィルタ係数を生成する係数生成器１５と、そのフィルタ係数をメモリ１４の出力データに乗算する乗算器１６と、内部タイミング信号に基づき乗算器１６の乗算結果を累積加算する累積加算器１７と、この累積加算器１７の累積加算結果をリサンプリング回路１９へ出力する外部出力回路１８とにより構成されている。
【００３９】
このような構成において、送信側のマスタ回路から受信側のスレーブ回路に送られてくるシリアルな入力データD1(Fs1)は、シリアル／パラレル変換回路１にてパラレルデータに変換されてデータと入力タイミング信号CK1となり、外部入力回路１１によりFIR演算回路１０に入力される。入力タイミング信号CK1はタイミング生成回路１２に入力され、このタイミング生成回路１２にて、演算のタイミング制御を行うための各種の内部タイミング信号が生成される。外部入力回路１１から入力されたデータは、メモリ制御回路１３を介して、フィルタ演算用の回路構成であるメモリ１４、乗算器１６、及び累積加算器１７にて積和演算が行われ、オーバサンプリング等のフィルタ処理が行われる。
【００４０】
フィルタ処理後のデータに対してミキシングや多段のフィルタ処理等を行う場合は、再びメモリ制御回路１３に戻し、外部に出力する場合は、演算ビット数の整形等を外部出力回路１８にて行い、リサンプリング回路１９に対して出力される。リサンプリング回路１９では、外部タイミング信号CK'に基づき、外部出力回路１８の出力データに対してリサンプリングを行い、出力データD1'(Fs')を出力する。
【００４１】
（実施例１の構成）
図１は、図２の基本構成を具体化した本発明の実施例１を示すサンプリングレート変換回路の構成図である。
【００４２】
本実施例１のサンプリングレート変換回路は、受信側のスレーブ回路に設けられ、送信側のマスタ回路から送られてくるシリアルな入力データD1(Fs1)及び入力タイミング信号CK1の内のシリアルな入力データD1(Fs1)をパラレルデータに変換するシリアル／パラレル変換回路２０と、この出力側に接続されるFIR演算回路３０とにより構成されている。本実施例１が図３の参考例と異なる点は、参考例のFIR演算回路１０及びリサンプリング回路１９に代えて、FIR演算回路３０を設けた点であり、特に、このFIR演算回路３０内に、参考例のリサンプリング回路１９及びタイミング生成回路１２に対応するタイミング生成回路４０を設けたことである。タイミング生成回路４０は、図２のリサンプリング手段３０ａに相当し、乗算用のフィルタ係数を生成するための算出部分である。
【００４３】
即ち、本実施例１のFIR演算回路３０は、一般的なフィルタ演算に用いる外部入力回路３１、メモリ制御回路３２、メモリ３３、読み出し専用メモリ（以下「ROM」という。）等のテーブルからなる係数生成手段（例えば、係数生成器）３４、乗算器３５、累積加算器３６、及び外部出力回路３７からなるオーバサンプリング手段であるフィルタ本体と、本実施例１の特徴であるタイミング生成回路４０とから構成されている。
【００４４】
フィルタ本体において、シリアル／パラレル変換回路２０から出力されるパラレルデータと入力タイミング信号CK1を外部入力回路３１にて受け取り、そのパラレルデータをメモリ制御回路３２を介してメモリ３３に書き込む構成になっている。メモリ３３から出力される乗数と、係数生成器３４から出力されるフィルタ係数の被乗数とは、乗算器３５に入力されて乗算され、この乗算結果が累積加算器３６に入力されて累積加算される。累積加算結果は、再び演算に使用するためにメモリ制御回路３２に帰還入力されると共に、ビット幅等の出力整形のために外部出力回路３７に入力される。外部出力回路３７は、累積加算結果を整形して出力データD1'(Fs')を外部のモジュールへ出力する構成になっている。
【００４５】
タイミング生成回路４０は、入力／入力時間算出手段（例えば、入力タイミングタイマ）４１、乗算結果算出手段（例えば、出力タイミングタイマ４２と乗算器４３）、及び除算手段（例えば、除算器）４４により構成されている。外部入力回路３１からの入力タイミング信号CK1は、入力タイミングタイマ４１及び出力タイミングタイマ４２に入力されると共に、外部からの出力タイミング信号CK'が出力タイミングタイマ４２に入力される構成になっている。入力タイミングタイマ４１は、外部入力回路３１からの入力タイミング信号をカウント（計数）して入力／入力時間を出力する回路であり、この出力側に除算器４４が接続されている。出力タイミングタイマ４２は、外部入力回路３１からの入力タイミング信号CK1と、出力タイミング信号CK'とに基づき、カウント動作をして入力／出力時間を出力する回路であり、この出力側に乗算器４３が接続されている。
【００４６】
乗算器４３は、出力タイミングタイマ４２からの入力／出力時間を被乗数とし、オーバサンプリング倍数を乗数Wとして乗算を行い、この乗算結果を除算器４４に与える回路である。除算器４４は、乗算結果を被除数とし、入力タイミングタイマ４１からの入力／入力時間を除数として除算を行い、こ除算結果をFIR位置として係数生成器３４に与える回路である。係数生成器３４は、入力されるFIR位置に基づき乗算係数であるフィルタ係数を生成し、これを乗算器３５に与える回路である。
【００４７】
（実施例１のサンプリングレート変換方法）
図１のサンプリングレート変換方法を説明すると、送信側のマスタ回路から受信側のスレーブ回路に入力されるシリアルな入力データD1(Fs1)及び入力タイミング信号CK1の内、シリアルな入力データD1(Fs1)は、シリアル／パラレル変換回路２０にてパラレルデータに変換されて、データと入力タイミング信号CK1となり、外部入力回路３１によりFIR演算回路３０内に入力される。入力されたデータは、フィルタ本体を構成するメモリ制御回路３２を介して、メモリ３３、乗算器３５、及び累積加算器３６にて積和演算が行われ、フィルタ処理される。フィルタ処理後のデータは、これに対してミキシングや多段のフィルタ処理等を行う場合は、再びメモリ制御回路３２に戻し、外部に出力する場合は、演算ビット数の整形等を外部出力回路３７にて行い、この出力データD1'(Fs')が後段の回路に対して出力される。このような演算のタイミング制御もタイミング生成回路４０にて行うが、図３の参考例の手法と同様である。
【００４８】
本実施例１の特徴は、外部に接続された回路からの出力要求のための出力タイミング信号CK'をタイミング生成回路４０に入力し、外部入力回路３１からの入力タイミング信号CK1を用いることにより、入力から出力までの入力／出力時間を出力タイミングタイマ４２により算出する。入力タイミング信号CK1の間隔である入力／入力時間を入力タイミングタイマ４１にて算出し、その入力／出力時間及び入力／入力時間の値を乗算器４３及び除算器４４にて乗算・除算計算を行い、従来手法にてリサンプリングに必要となる値のみを、FIR演算を行うためにFIRの位置を算出する。この概要の模式図を図４に示す。
【００４９】
図４は、８倍オーバサンプリングを行う場合の例を示す概要の模式図である。図４中の入力タイミング信号CK1の間隔は、入力／入力時間であり、例えば、入力タイミング信号CK1の周期に相当する。Y1,Y2は、変換後のレートに従ったサンプリング（位置）の出力データを示す。なお、実際にオーバサンプリングを行う場合、信号対雑音比（S/N比）等の性能を得るためには、高倍率で行う必要がある。
【００５０】
入力データD1(Fs1)がシリアル／パラレル変換回路２０によりパラレルデータX1,X2,・・・に変換され、外部入力回路３１からFIR演算回路３０内に入力された場合、オーバサンプリングにより、１つのデータX1,・・・に対して８倍のデータ（白丸）を求める必要がある。しかし、後段にて全ての演算結果を使用する必要がなければ（この例では、出力データY1,Y2のように、出力周波数が８倍未満である場合）、必要なタイミングのみ（出力データY1,Y2の点のみ）の計算を行うことにより演算を簡略化できる。なお、従来手法での演算では、図１３のように、入力波形を倍々に順に上げていく方法が良く用いられる。
【００５１】
本実施例１において、FIR演算が必要な位置を求めるには、下記の計算が必要である。
(FIR位置)＝
(入力／入力時間)÷[(入力／出力時間)×(オーバサンプリング倍数W)] 
【００５２】
図４において、１番目の入力／出力時間、２番目の入力／出力時間、・・・の各々に関してFIR位置が複数計算され、それらに基づいて係数生成器３４にてフィルタ係数であるオーバサンプリング係数が算出される。
【００５３】
フィルタ係数算出部分であるタイミング生成回路４０において、FIRフィルタでオーバサンプリングを行う際に、入力信号のサンプリング周波数とフィルタのカットオフ周波数を一定の条件でのオーバサンプリングの倍率のみを変化させた例を、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）に示す。
【００５４】
図５（ａ）〜（ｃ）は、オーバサンプリング倍数Wに対するフィルタ係数を示す図であり、同図（ａ）は倍率が１倍、同図（ｂ）は倍率が２倍、同図（ｃ）は倍率が４倍の例を示す。図６（ａ）〜（ｃ）は、図５（ａ）〜（ｃ）に対応し、オーバサンプリング倍数Ｗに対するフィルタ係数と演算ポイントを示す図であり、図６（ａ）は倍率が１倍、図６（ｂ）は倍率が２倍、図６（ｃ）は倍率が４倍の例を示す。
【００５５】
図５（ａ）〜（ｃ）のように、同条件とした場合、フィルタ係数の軌跡は同様であり、倍率によって演算数（○がついている部分の数）が増減する。しかし、入力データのサンプリング周波数が一定の場合は、オーバサンプリング倍数Wに合わせて、入力データに０の値を補間し、フィルタ係数と乗算するので、乗算結果が０であるため、演算の必要がない。
【００５６】
そのため実際の演算は、図６（ａ）〜（ｃ）において、
図６（ａ）の１倍の場合は、「Ａ」のところ、
図６（ｂ）の２倍の場合は、「Ａ」もしくは「Ｃ」のどちらか、
図６（ｃ）の４倍の場合は、「Ａ」「Ｂ」「Ｃ」「Ｄ」のうちの１種類、
の乗算後の総和の演算を行うのみで、１サンプル分のFIR演算が行える。このことにより、演算数はオーバサンプリングの倍率には依存せず一定である。そこで、タイミング生成回路４０においての分解能であるクロック周波数を上げることにより、係数生成器３４を構成するフィルタ係数のテーブルの増加にて、オーバサンプリングの倍率を上げることができ、演算数を一定のままでフィルタ性能を向上できる。
【００５７】
（実施例１の効果）
本実施例１では、次の（１）〜（３）のような効果がある。
【００５８】
（１）  図１、図２では、１系統のシリアル同期通信を例に説明したが、複数のシリアル同期通信からの実現手法を図７に示す。
【００５９】
図７は、本実施例１の手法を用いた複数の入力のミキシングを示す構成図である。
この構成では、複数の入力データD1(Fs1），D2(Fs2),・・・，DN(FsN)及び入力タイミング信号CK1,CK2,・・・,CKNをそれぞれ入力する複数のシリアル／パラレル変換回路２０−１〜２０−Ｎと、これらの出力側にそれぞれ接続されて出力データD1'(Fs'),D2'(Fs'),・・・,DN'(Fs')をそれぞれ出力する複数のFIR演算回路３０−１〜３０−Ｎと、これらの出力側にそれぞれ接続されて出力データD1'(Fs'),D2'(Fs'),・・・,DN'(Fs')をそれぞれディジタル的に増幅する複数のディジタルアンプ５０−１〜５０−Ｎと、これらのディジタルアンプ５０−１〜５０−Ｎの出力データを加算してミキシングされた出力データを出力する加算器５１とにより構成されている。図４に示すオーバサンプリングにおいて、入力タイミング信号の間隔（即ち、入力／入力時間）は、FIR演算回路１０−１に入力される入力タイミング信号CK1の周期に相当するが、他のFIR演算回路１０−２，・・・,１０−Ｎにも、図４のような入力タイミング信号CK2,・・・,CKNが入力される。
【００６０】
図７の複数のFIR演算回路３０−１〜３０−Ｎは、１個の単一のFIR演算回路で構成されており、１個の単一のFIR演算回路で入力データD1,D2,・・・,DNのFIR演算を時分割に行う、という意味で複数のFIR演算回路３０−１〜３０−Ｎが図示されている。変換後のレートに従ったサンプリングのために必要なFIR位置のみを算出するので、入力データD1,D2,・・・,DNの各々に関するFIR演算に掛かる時間は一定（同じ）となる。従って、同一の出力タイミング信号CK'によりFIR演算回路３０−１〜３０−Ｎを時分割にて単一回路化が可能、つまり、１個の単一のFIR演算回路によって時分割にFIR演算が可能となる。又、単一のFIR演算回路（各FIR演算回路３０−１〜３０−Ｎ）の乗算器４３及び除算器４４にて、複数のディジタルアンプ５０−１〜５０−Ｎとミキシングを実現可能であり、この際、加算器５１は不要である。
【００６１】
このように、シリアル／パラレル変換回路２０−１〜２０−Ｎは、各入力データD1,D2,・・・,DNに対して必要であるが、後段のFIR演算回路３０−１〜３０−Ｎにて演算される部分は、外部への出力タイミング信号CK'に依存して処理されるため、各入力データD1,D2,・・・,DNに関するFIR演算を一定（同じ）にすることができる。従って、時分割処理が容易に行え、単一のFIR演算回路で構成できる。このような単一回路化は、従来の図１１の回路ではできなかった。又、出力データD1'(Fs'),D2'(Fs'),・・・,DN'(Fs')が同一のサンプリング周波数Fs'であるため、ディジタルアンプ５０−１〜５０−Ｎやミキサのための乗算器や加算器も、単一のFIR演算回路にて、時分割処理を行うことが可能である。
【００６２】
（２）  内部クロックCK1'と係数生成器３４を増やすことにより、オーバサンプリングの倍率を容易に増加させることができ、FIRによる０補間により演算処理を増加させずに、S/N比等のフィルタ性能を向上できる。
【００６３】
又、フィルタ処理の演算精度においても、内部クロックCK1',・・・を高速化することにより、FIRによる０補間による演算の簡略化手法を容易に適用することができ、時間軸での分解能を向上することができ、フィルタ性能も十分に確保できる。内部クロックCK1',・・・の高速化に伴い、FIR演算のオーバサンプリングの倍率が上がり、フィルタ係数が増大するが、ROM等のテーブルで実現できるため、多数の同期シリアル信号を１つの回路でリサンプリングを実現できる効果の方が回路面積的にも有効である。
【００６４】
（３）  外部からの入力データD1,D2,・・・,DNの入力タイミング信号CK1,CK2,・・・,CKNを、内部クロックCK1',・・・で動作するタイマ４１，４２にて時間を測り、出力タイミング信号CK'との比率を演算にて算出しているため、入力周波数（入力タイミング信号CK1,CK2,・・・の間隔）に依存しないフィルタ演算処理となっているため、任意の入力周波数のデータ信号を、特定の出力周波数の信号に容易にリサンプリングを行うことができる。
【実施例２】
【００６５】
（実施例２の構成）
図８は、本発明の実施例２を示すタイミング生成回路の構成図である。この図８では、図１のタイミング生成回路４０の他の構成例（加減算による手法）が示されている。
【００６６】
このタイミング生成回路４０Ａは、入力タイミング信号CK1をカウントする図１の入力タイミングタイマ４１と、図１の乗算器４３に相当する回路（累算器であるアキュムレータ４３ａ、加算器４３ｂ及び第１のセレクタ４３ｃ）と、図１の除算器４４に相当する回路（第１の減算器４４ａ及びカウンタ４４ｂ）と、第１のレジスタ４５と、第２のレジスタ４６とにより構成されている。
【００６７】
アキュムレータ４３ａは、入力タイミング信号CK1によりリセット（RESET)され、セレクタ４３ｃの出力値を累算するものであって、この出力側に加算器４３ｂが接続されている。加算器４３ｂは、アキュムレータ４３ａの出力値とオーバサンプリング倍数Wとを加算するものであって、この出力側にセレクタ４３ｃ及び減算器４４ａが接続されている。入力タイミングタイマ４１の出力側には、出力タイミング信号CK'によりセット（SET)されるレジスタ４５が接続され、このレジスタ４５の出力側が減算器４４ａに接続されている。
【００６８】
減算器４４ａは、加算器４３ｂの出力値からレジスタ４５の出力値を減算するものであって、この出力側にセレクタ４３ｃ及びカウンタ４４ｂが接続されている。セレクタ４３ｃは、減算器４４ａの出力値の符号ビット（最上位ビットMSB)により、加算器４３ｂの出力値又は減算器４４ａの出力値のいずれか一方を選択してアキュムレータ４３ａに与える回路である。カウンタ４４ｂは、出力タイミング信号CK'によりリセットされ、減算器４４ａの出力値の符号ビット（MSB)をカウントするものであり、この出力側にレジスタ４６が接続されている。レジスタ４６は、出力タイミング信号CK'によりセットされ、カウンタ４４ｂの出力値を保持し、計算するFIR位置を出力するものである。
【００６９】
このタイミング生成回路４０Ａは、タイマ４１による値を基に演算しているため、乗算器と除算器を用いなくとも、加算器４３ｂと減算器４４ａにより構成することができる。減算器４４ａによる減算が可能であったかどうかの符号ビット(MSB)により、セレクタ４３ｃとカウンタ４４ｂを動作させ、商を得て出力タイミング信号CK'にてレジスタ４６を用いて保持することにより、計算するFIR位置（タイミング）を得る。
【００７０】
（実施例２のサンプリングレート変換方法）
入力タイミング信号CK1の間隔を基準のクロックにより入力タイミングタイマ４１にてカウントして、レジスタ４５により保持することにより、図１の入力タイミングタイマ４１の出力値に相当する入力／入力時間を得る。入力／出力時間（図１の出力タイミングタイマ４２の出力値に相当）に、オーバサンプリング倍数Wを乗算した値（図１の乗算器４３の乗算結果に相当する値）は、入力／出力時間の毎クロックごとにオーバサンプリング倍数Wを、アキュムレータ４３ａ及び加算器４３ｂで累積加算することにより得られる。即ち、入力タイミング信号CK1がアキュムレータ４３ａに入力されてから、出力タイミング信号CK'がレジスタ４６に入力されるまでの間に、セレクタ４３ｃの出力に対して加算器４３ｂでオーバサンプリング倍数Wを加算することによって、図１の乗算器４３の出力値に相当する値が生成される。
【００７１】
図１の除算器４４に相当する除算は、入力／入力時間を毎クロックごとに累積加算の結果から減算器４４ａで減算を行い、減算が可能（結果がプラス、MSB=0）である場合は、その減算結果をアキュムレータ４３ａに戻し、商を計算するカウンタ４４ｂを＋１加算する。減算が不可能（結果がマイナス、MSB=1）である場合は、その減算前の累積加算をそのままアキュムレータ４３ａに戻す。この動作を出力タイミングまで行うことにより、乗除算されたFIR位置を求めることができる。
【００７２】
（実施例２の効果）
本実施例２のタイミング生成回路４０Ａによれば、図１の乗算器４３と除算器４４の代わりに、加算器４３ｂ、減算器４４ａ、セレクタ４３ｃ、及びカウンタ４４ｂを組み合わせることにより、回路規模を縮小することができる。
【実施例３】
【００７３】
（実施例３の構成）
図９は、本発明の実施例３を示すタイミング生成回路の構成図である。この図９では、図１のタイミング生成回路４０の他の構成例（ダウンサンプリング対応の加減算による手法）が示されている。
【００７４】
このタイミング生成回路４０Ｂでは、図８のタイミング生成回路４０Ａに対して、回路４７が追加されている。回路４７は、第１の減算器４４ａの出力値から第１のレジスタ４５の出力値を減算する第２の減算器４７ａと、この減算器４７ａの出力値に基づき、第１のセレクタ４３ｃの出力値又は減算器４７ａの出力値のいずれか一方を選択してアキュムレータ４３ａに与える第２のセレクタ４７ｂとにより構成されている。
【００７５】
（実施例３のサンプリングレート変換方法・効果）
図８のタイミング生成回路４０Ａでは、オーバサンプリング倍数W（加算される数）が入力／入力時間（減算される数）を超える場合（ダウンサンプリング時）に正確な演算が行えない。これを解消するために、本実施例３のタイミング生成回路４０Ｂでは、回路４７を追加することにより、１／２倍まで対応することができる。同様の構成を増やすことにより、１／数倍まで行えるため、ダウンサンプリングにも用いることができる。
【実施例４】
【００７６】
本発明では、上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。この変形や利用形態を示す実施例４としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００７７】
（ａ）  実施例１〜３では、複数の同期シリアル伝送を例として上げているが、同期もしくは非同期のパラレル伝送においても図７の手法にてFIR演算回路部の共用を行うことができ、シリアル伝送とパラレル伝送の混在の環境においても同様の手法を用いることができる。
【００７８】
（ｂ）  或る一定のサンプリング周波数（例えば、４４．１KHz）から、或る別のサンプリング周波数（例えば、４８．０KHz）にレート変換する場合においてだけでなく、入力データのサンプリング周波数がジッタのような揺れを伴う（例えば、４４．１KHz±１％のように、入力データのサンプリング周波数が変化する）場合においても、逐次、入力／入力時間の値を更新することにより、任意の入力周波数を一定の出力周波数にリサンプリングすることができる。これは、乗除算にてオーバサンプリング後のリサンプリングためのFIR位置を算出しているため、入力周波数に依存した処理になっていないためである。
【００７９】
（ｃ）  図１、図８、図９では、FIR演算の位置を乗除算器４３，４４もしくはタイマ４１と加減算回路４３ｂ，４４ａにて、演算を行っている例を示しているが、フィルタ本体に乗算器３５及び累積加算器３６があるため、その部分を時分割にて使用することにより実現することもできる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施例１を示すサンプリングレート変換回路の構成図である。
【図２】本発明のサンプリングレート変換回路の概要を示す基本構成図である。
【図３】本発明のサンプリングレート変換回路を実現するための実施例１の参考例を示すサンプリングレート変換回路の構成図である。
【図４】８倍オーバサンプリングを行う場合の例を示す概要の模式図である。
【図５】オーバサンプリング倍数Wに対するフィルタ係数を示す図である。
【図６】オーバサンプリング倍数Ｗに対するフィルタ係数と演算ポイントを示す図である。
【図７】本実施例１の手法を用いた複数の入力のミキシングを示す構成図である。
【図８】本発明の実施例２を示すタイミング生成回路の構成図である。
【図９】本発明の実施例３を示すタイミング生成回路の構成図である。
【図１０】従来のサンプリングレート変換回路を示す概略の構成図である。
【図１１】図１０のような従来手法を用いてサンプリング周波数の異なる複数の入力データに対するミキシングを行う場合の概略の構成図である。
【図１２】図１０のサンプリングレート変換回路における従来のオーバサンプリング手法の一例を示す図である。
【図１３】図１２の従来手法によるオーバサンプリング後のリサンプリングの一例を示す図である。
【図１４】入力周波数とFIR位置（サンプリング位置）との関係を示す図である。
【符号の説明】
【００８１】
２０，２０−１〜２０−Ｎ      シリアル／パラレル変換回路
３０，３０−１〜３０−Ｎ      ＦＩＲ演算回路
３３      メモリ
３４      係数生成器
３５，４３      乗算器
３６      累積加算器
４０，４０Ａ，４０Ｂ      タイミング生成回路
４１      入力タイミングタイマ
４２      出力タイミングタイマ
４３ａ      アキュムレータ
４３ｂ      加算器
４３ｃ，４７ｂ      セレクタ
４４      除算器
４４ａ，４７ａ      減算器
４４ｂ      カウンタ
４５，４６      レジスタ
【図１】
2007067646.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2007067646.tif 000014
【図１３】
2007067646.tif 000015
【図１４】
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