(57)【要約】      （修正有）【課題】  書き込み・消去時の電荷トラップを制御し、且つ電荷保持状態でのデトラップによるしきい値電圧変動を抑制し、メモリセルの信頼性の向上をはかる。【解決手段】  第１導電型の半導体基板１０の主面上にトンネル絶縁膜１１を介して選択的に形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に高誘電体材料からなる電極間絶縁膜１３を介して形成された制御ゲート電極１４と、基板１０の主面に形成された第２導電型のソース・ドレイン領域１６とを備えた不揮発性半導体メモリ装置であって、制御ゲート電極１４の少なくとも電極間絶縁膜１３との界面及び浮遊ゲート電極１２の少なくとも電極間絶縁膜１３との界面の一方はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成され、他方はｎ型Ｓｉ又は金属系の導電性材料で形成されている。【選択図】      図７
2007053171.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面上にトンネル絶縁膜を介して選択的に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に高誘電体材料からなる電極間絶縁膜を介して形成された制御ゲート電極と、前記基板の主面に形成された第２導電型のソース・ドレイン領域とを具備し、
前記制御ゲート電極の少なくとも前記電極間絶縁膜との界面及び前記浮遊ゲート電極の少なくとも前記電極間絶縁膜との界面の一方はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成され、他方はｎ型Ｓｉ又は金属系の導電性材料で形成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記電極間絶縁膜と前記制御ゲート電極及び前記浮遊ゲート電極とのそれぞれの界面の一方にＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層が挿入され、他方にｎ型Ｓｉ層又は金属系の導電性材料層が挿入されていることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項３】
前記制御ゲート電極及び前記浮遊ゲート電極の一方はＳｉ及びＧｅの少なくとも一方を含む半導体層で形成され、他方はｎ型Ｓｉ層又は金属系の導電性材料層で形成されていることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項４】
前記制御ゲート電極及び前記浮遊ゲート電極の一方はｐ型の多結晶Ｓｉ層で形成され、他方はｎ型の多結晶Ｓｉ層で形成されていることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項５】
前記金属系導電性材料は、Ａｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる１つ以上の元素を含む金属単体若しくは金属化合物、又はこれらの珪化物、ホウ化物、窒化物、若しくは炭化物であることを特徴とする請求項１〜３の何れかに記載の不揮発性半導体メモリ装置。
【請求項６】
前記電極間絶縁膜を構成する高誘電体材料は、Ａｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｓｉ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物、又は酸窒化物であることを特徴とする請求項１〜５の何れかに記載の不揮発性半導体メモリ装置。
【請求項７】
前記ｐ型の半導体層又はｐ型の多結晶Ｓｉ層と前記電極間絶縁膜との界面に、前記電極間絶縁膜よりも大きいバリアハイトを有し且つ非対称なバンドオフセットを有する絶縁体材料層が挿入されていることを特徴とする請求項１〜６の何れかに記載の不揮発性半導体メモリ装置。
【請求項８】
第１導電型の半導体基板の主面上に高誘電体材料からなるトンネル絶縁膜を介して選択的に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極と、前記基板の主面に形成された第２導電型のソース・ドレイン領域とを具備し、
前記半導体基板がｐ型で前記ソース・ドレイン領域がｎ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成され、
前記半導体基板がｎ型で前記ソース・ドレイン領域がｐ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はｎ型Ｓｉ又は金属系の導電性材料で形成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項９】
第１導電型の半導体基板の主面上に高誘電体材料からなるトンネル絶縁膜を介して選択的に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に高誘電体材料からなる電極間絶縁膜を介して形成された制御ゲート電極と、前記基板の主面に形成された第２導電型のソース・ドレイン領域とを具備し、
前記半導体基板がｐ型で前記ソース・ドレイン領域がｎ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成され、前記制御ゲート電極の少なくとも前記トンネル絶縁膜との界面はｎ型Ｓｉ又は金属系の導電性材料で形成され、
前記半導体基板がｎ型で前記ソース・ドレイン領域がｐ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はｎ型Ｓｉ又は金属系の導電性材料で形成され、前記制御ゲート電極の少なくとも前記トンネル絶縁膜との界面はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成されていることを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置に係わり、特に浮遊ゲート電極と制御ゲート電極を積層したスタックゲート構成において、ゲート部分の構造の改良をはかった不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ装置のメモリセルは、半導体基板上にトンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極が順次積層されたスタックゲート構成になっている。このメモリセルの書き込み／消去は、制御ゲートと基板間に高電圧を印加することでＦＮ（Fow1er-Nordheim）トンネル電流を流し、トンネル絶縁膜と浮遊ゲート電極間で電荷の出し入れをすることによって行われる。つまり、浮遊ゲート電極内の電荷の有無でしきい値電圧を制御することによって、データを記憶させる。そのため、電極間絶縁膜としては電気的容量が大きくカップリング比を低下させないこと、書き込み／消去後の記憶保持状態においてしきい値電圧を変動させないことが重要となる。
【０００３】
従来、電極間絶縁膜として、シリコン酸化膜に比べて誘電率の高いＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 膜（以下、ＯＮＯ膜と略す）が用いられてきた。また最近では、ＯＮＯ膜よりも更に誘電率の高い材料（以下、高誘電体材料と称す）の導入が検討されている。特に、ハフニウム酸化膜、アルミニウム酸化膜等の高誘電体酸化膜、又はそれらの混合物は熱的安定性が高く、半導体素子の製造工程との整合性が良いことから、次世代の電極間絶縁膜材料の候補として期待されている（例えば、特許文献１参照）。
【０００４】
しかし、このような高誘電体絶縁膜を用いると、電界印加時において電極間絶縁膜中に電荷がトラップされ、さらには一旦トラップされた電荷がデトラップされるという時間変化に伴うしきい値電圧の変動が起きてしまう。このため、メモリセルの書き込み／消去、読み出し、及び記憶保持において十分な性能を発揮できないという問題があった。
【特許文献１】特開２００３−７８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、電極間絶縁膜に高誘電体膜を用いた場合、デバイス仕様から要求される書き込み、消去或いは電荷保持におけるしきい値電圧変動の基準を満たせないという問題があった。また、トンネル絶縁膜として高誘電体絶縁膜を用いることも検討されているが、この場合も同様な問題を招くことになる。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、書き込み・消去時の電荷トラップを制御し、且つ電荷保持状態でのデトラップによるしきい値電圧変動を抑制させることができ、メモリセルの信頼性の向上をはかり得る不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、第１導電型の半導体基板の主面上にトンネル絶縁膜を介して選択的に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に高誘電体材料からなる電極間絶縁膜を介して形成された制御ゲート電極と、前記基板の主面に形成された第２導電型のソース・ドレイン領域とを具備した不揮発性半導体メモリ装置であって、前記制御ゲート電極の少なくとも前記電極間絶縁膜との界面及び前記浮遊ゲート電極の少なくとも前記電極間絶縁膜との界面の一方はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成され、他方はｎ型Ｓｉ又は金属系の導電性材料で形成されていることを特徴とする。
【０００９】
また、本発明の別の一態様は、第１導電型の半導体基板の主面上に高誘電体材料からなるトンネル絶縁膜を介して選択的に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極と、前記基板の主面に形成された第２導電型のソース・ドレイン領域とを具備た不揮発性半導体メモリ装置であって、前記半導体基板がｐ型で前記ソース・ドレイン領域がｎ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成され、前記半導体基板がｎ型で前記ソース・ドレイン領域がｐ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はｎ型Ｓｉ又は金属系の導電性材料で形成されていることを特徴とする。
【００１０】
また、本発明の別の一態様は、第１導電型の半導体基板の主面上に高誘電体材料からなるトンネル絶縁膜を介して選択的に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に高誘電体材料からなる電極間絶縁膜を介して形成された制御ゲート電極と、前記基板の主面に形成された第２導電型のソース・ドレイン領域とを具備た不揮発性半導体メモリ装置であって、前記半導体基板がｐ型で前記ソース・ドレイン領域がｎ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成され、前記制御ゲート電極の少なくとも前記トンネル絶縁膜との界面はｎ型Ｓｉ又は金属系の導電性材料で形成され、前記半導体基板がｎ型で前記ソース・ドレイン領域がｐ型である場合、前記浮遊ゲート電極の少なくとも前記トンネル絶縁膜との界面はｎ型Ｓｉ又は金属系の導電性材料で形成され、前記制御ゲート電極の少なくとも前記トンネル絶縁膜との界面はＳｉ及びＧｅの少なくとも一方を含むｐ型の半導体層で形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、電極間絶縁膜やトンネル絶縁膜として使用する高誘電体絶縁膜を、ｐ電極（ｐ型Ｓｉ，ＳｉＧｅ，Ｇｅなど）及びｎ電極（ｎ型Ｓｉ又はメタル）で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。従って、メモリセルのしきい値の変動を抑制することができ、メモリセルの性能向上、ひいては信頼性の向上をはかることができる。
【発明を実施するための最良の形態】
【００１２】
実施形態を説明する前に、本発明の基本原理について説明する。
【００１３】
不揮発性半導体メモリ装置では、浮遊ゲート電極への電荷注入によってしきい値を変動させ、データの記憶を行う。そのため、メモリセルのしきい値電圧には制約があり、書き込み／消去後に変動したしきい値を記憶保持状態において変動させない必要がある。従来から電極間絶縁膜として用いられてきたＯＮＯ膜では、窒化膜を挟む酸化膜の膜厚によってリーク電流及び膜中トラップによるしきい値上昇を制御してきた。
【００１４】
しかし、電極間絶縁膜としてハフニウム酸化膜やアルミニウム酸化膜等のＯＮＯ膜よりも更に誘電率の高い高誘電体材料を用いた場合には、絶縁膜中の欠陥に起因した電荷トラップ／デトラップが多いことから、書き込み／消去動作後のしきい値電圧のシフトが大きな問題となっている。現在のデバイス仕様から定められるしきい値シフトの基準として、１０年保証でしきい値電圧シフト（Ｖfbシフト）は０．１Ｖ付近とされている。
【００１５】
本発明者らは、電極間絶縁膜の候補材料としてハフニウムアルミネート（ＨｆＡｌＯｘ）が望ましいと考えており、最初にＨｆＡｌＯｘ単体ＭＯＳキャパシタによる要素実験を行った。その結果、以下の事実が見出された。まず始めに、従来のメモリセル構造において電極間絶縁膜に高誘電体膜を用いた場合に想定されるｎ+ 型多結晶Ｓｉ／ＨｆＡｌＯｘ／ｎ型基板構造でのＶfbシフト量の時間変化を調べた。ｎ型Ｓｉ基板上に膜厚約２０ｎｍのＨｆＡｌＯｘ膜をＡＬＤ（atomic layer deposition）法で堆積し、ｎ+ 型多結晶Ｓｉゲート電極材料を用いてＭＯＳキャパシタを作製した。そして、その試料を用いて、ストレス印加後のＶfbシフトの変動を調査した。
【００１６】
Ｖfbシフトの時間依存性評価方法として、まずイニシャルＣＶ測定を行った後、プラス極性の書き込み相当ストレスとして１５ＭＶ／ｃｍ2 の電界を１秒間、ゲート側から印加した。そして、ストレス印加直後のＣＶ測定結果から得られたＶfbを基準として、ストレス除去後、記録保持程度の低電界（３．５ＭＶ／ｃｍ2 ）をかけた状態で、Ｖfbシフト量（ΔＶfb）の時間変化を調べた。なお、イニシャルＣＶとストレス印加直後のＣＶにおけるＶfb差をトラップ量、ストレス印加直後のＣＶと一定時間放置後のＣＶにおけるＶfb差をデトラップ量と定義する。
【００１７】
その結果、図１に示すようにストレス印加によって、イニシャルＣＶは正方向に大きくシフトし、さらにストレス除去後、一定低電界下においてＣＶカーブは負方向にシフトした。これは、一旦ストレス印加により生じたエレクトロントラップがストレス除去によってＨｆＡｌＯｘ膜からデトラップされたためと考えられる。
【００１８】
図２は、上記ＣＶカーブ（図１）から得られたＶfbシフト量の時間変化を示したものである。この結果から、ｎ+ 型多結晶Ｓｉ／ＨｆＡｌＯｘ／ｎ型基板という構造では、しきい値変動が０．１Ｖ付近というスペックを全く満たせないことが分かる。
【００１９】
一方、ｐ型Ｓｉ基板上に膜厚２０ｎｍのＨｆＡｌＯｘ膜をＡＬＤ法で堆積し、様々なゲート電極材料のＭＯＳキャパシタを作製した。そして、マイナス極性のゲート電圧を印加して上記したＶfbシフトの時間依存性評価方法によって、ＣＶカーブ及びそれから得られたＶfbシフト量の時間変化を調べた。
【００２０】
図３及び図４は各種のゲート電極材料を用いた場合のＣＶカーブを示している。デトラップ側の複数の曲線は、図１と同様に６０ｓ，１２０ｓ，６００ｓ，１２００ｓに相当するものである。図３（ａ）はＡｕ電極（仕事関数約５．１ｅＶ）、図３（ｂ）はＭｏ電極（仕事関数約４．７ｅＶ）を用いた場合である。さらに、図４（ｃ）はＡｌ電極（仕事関数約４．１ｅＶ）、図４（ｄ）はｎ+ 型多結晶Ｓｉ（仕事関数約３．９５ｅＶ））を用いた場合である。実験の結果、電極の材料に拘わらずどの膜でもデトラップによるＣＶシフトは殆ど見られなかった。一方トラップ量は、仕事関数が小さくなるほど低減されており、トラップ量の電極依存性が確認された。
【００２１】
次に、上記ＣＶカーブ（図３及び図４）から得られた結果と、従来構造で用いられているｎ+ 型多結晶Ｓｉ／ＨｆＡｌＯｘ／ｎ型基板構造から得られたＶfbシフト量の時間変化（図２）を合わせて、図５に示す。この結果から、ｎ+ 型多結晶Ｓｉ又は金属電極／ＨｆＡｌＯｘ／ｐ型基板の組み合わせにすることで、従来構造と比べて最大２桁程度もデトラップ特性が改善されることが分かった。
【００２２】
これは、トラップ量と電極の仕事関数に相関が見られることから、ｐ+ 型電極を用いることによる正孔注入とｎ+ 型電極による電子注入によって正と負の電荷が補償され、トラップ／デトラップに寄与する正味の電荷量が減少したためと考えられる。つまり、正孔と電子の同時注入によって、トラップ／デトラップ起因となるＶfbシフトの抑制が可能であることが明らかになった。
【００２３】
以上の実験結果から、高誘電体絶縁膜をｎ+ 電極とｐ+ 電極で挟んだ組み合わせを用いることによって従来のｎ+ 電極を用いた場合に比べてトラップ／デトラップによるＶfbシフトが大きく低減されることが分かった。
【００２４】
なお、電極間絶縁膜としては、比誘電率が適度に高いものが望ましい。その理由は、高誘電体絶縁膜の比誘電率は低すぎるとリーク電流低減の効果が得られず、また、比誘電率が高すぎるとメモリセル間干渉を引き起こす。従って、比誘電率が１５〜３０程度の材料が適当であるが、そのような誘電率を発現する材料としてはＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｓｉから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物、酸窒化物を用いることが可能である。特に、Ｈｆ或いはＬａ元素を母材とする材料は比誘電率が適度に高く、バリアハイトも大きく、また熱的安定性が高く、界面との反応性が低いために望ましい。具体的には、本発明者らは、ＨｆＡｌＯｘ，ＨｆＡｌＯＮ，ＬａＡｌＯｘ，ＬａＡｌＯＮなどが電極間絶縁膜として最適な材料と考えている。
【００２５】
以上のようにして高誘電体絶縁膜をｐ+ 電極とｎ+ 電極で挟むことによって高誘電体絶縁膜のトラップ／デトラップ量を低減することができる。但しこの時、ｎ+ 電極側から注入される電子とｐ+ 電極側から注入される正孔の量がバランスするようにそれぞれを独立に制御する必要がある。
【００２６】
一つの方法はｐ+ 電極にＳｉＧｅを用いることである。ＳｉＧｅはＧｅ濃度によりバンドギャップが変化する。特に、Ｇｅ濃度は価電子帯のエネルギー準位に影響し、Ｇｅ濃度が大きいほど正孔からみた障壁高さは増加する。従って、ＳｉＧｅの組成比を変化させることによって正孔注入量を制御することができる。
【００２７】
また、ｐ+ 電極と高誘電体絶縁膜間に、高誘電体絶縁膜よりも大きいバリアハイトを有し、かつバンドオフセットの非対称性を持つ絶縁体材料を挿入することによって、電子／正孔注入量を制御することができる。ここで重要なことは、挿入層がバンドオフセットの非対称性を持つことにより、電子と正孔の注入量を容易に制御できる点にある。また、この挿入層の膜厚を変化させることによっても電子／正孔注入量を制御することができる。
【００２８】
またｎ+ 電極の仕事関数を変化させることにより電子注入量を制御することもできる。仕事関数は大きいほど、高誘電体絶縁膜を流れるリーク電流低減にも効果があり好ましいが、トラップ／デトラップ低減は正孔との兼ね合いにより決定するためｎ+ 電極との金属系導電性材料は広い範囲で用いることができる。例えば、Ａｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる１つ以上の元素を含む金属単体若しくは金属化合物、又はこれらの珪化物、ホウ化物、窒化物、若しくは炭化物でもよい。
【００２９】
さらに望ましくは、浮遊ゲート電極に金属系導電性材料を用いる場合のことを考慮して、金属系導電性材料の仕事関数は４．８ｅＶ以下のものを用いるとよい。その定量的根拠は、次の通りである。図６はｐ+ 型多結晶Ｓｉ／ＨｆＡｌＯｘ（誘電率２０；膜厚２５ｎｍ）／金属系導電性材料／ＳｉＯ2 （誘電率３．９；膜厚７．５ｎｍ）／ｐ型基板という、カップリング比が０．６の典型的なスタックセル構造で書き込み／消去特性のシミュレーションを行った結果を表している。書き込み／消去時の速度を確保するために初期のトンネル絶縁膜電流密度を１０Ａ／ｃｍ2 と設定した。その条件下で書き込み／消去に必要となる制御ゲート電極の印加電圧を、金属系導電性材料の仕事関数を変化させて計算した。図６の結果から分かるように、浮遊ゲート電極の仕事関数が４．８ｅＶよりも大きくなると、消去時の制御ゲート電極印加電圧の絶対値が書き込み時の印加電圧を上回るようになる。消去動作だけのために高い電源電圧を準備することはコスト・パフォーマンスの観点から不利なので、浮遊ゲート電極として用いる金属系導電性材料の仕事関数は４．８ｅＶ以下にすることが望ましい。具体的には、ＴｉＮ（４．６ｅＶ），Ｗ（４．２〜４．８ｅＶ），ＷＳｉ（４．３ｅＶ），ＴａＮ（４．４ｅＶ），ＷＮ（４．８ｅＶ），ＴａＳｉＮ（４．２５ｅＶ）などの材料を用いるとよい（Y.-S. Suh et al., VLSI Symp. 2001, p47.）。
【００３０】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３１】
（第１の実施形態）
図７は、本発明の第１の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。これは、例えばＮＡＮＤ型不揮発性半導体メモリ装置の一つのセル部分を示している。
【００３２】
ｐ型Ｓｉ基板１０上に、熱酸窒化膜（ＳｉＯＮ膜）からなるトンネル絶縁膜１１を介して、ｎ+ 型多結晶Ｓｉ層からなる浮遊ゲート電極１２が形成されている。浮遊ゲート電極１２上に、ＨｆＡｌＯｘから成る電極間絶縁膜１３が形成されている。そして、電極間絶縁膜１３上にｐ+ 型多結晶Ｓｉからなる下層制御ゲート電極１４が形成され、その上にＷシリサイドからなる上層制御ゲート電極１５が形成されている。なお、ｐ型Ｓｉ基板１０は、必ずしもバルク基板に限るものではなく、例えばｎ型Ｓｉ基板上に形成されたｐ型ウェルであっても良いのは勿論のことである。
【００３３】
トンネル絶縁膜１１の膜厚は７ｎｍから８ｎｍ程度、また浮遊ゲート電極１２としてのｎ+ 型多結晶Ｓｉ層と制御ゲート電極１４としてのｐ+ 型多結晶Ｓｉ層の膜厚は、共に約３０ｎｍから６０ｎｍ程度である。電極間絶縁膜１３であるＨｆＡｌＯｘの膜厚は１０ｎｍから３０ｎｍ程度である。それぞれの仕事関数はｎ+ 型多結晶Ｓｉが約４ｅＶ、ｐ+ 型多結晶Ｓｉは約５ｅＶ程度であることが知られている。また、Ｗシリサイドの抵抗率はｐ+ 型多結晶Ｓｉの抵抗率よりも小さい。
【００３４】
本実施形態では浮遊ゲート電極１２をｎ+ 型多結晶Ｓｉで形成したが、それ以外にＡｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる一種類以上の元素を含む金属単体又は金属化合物を用いることができる。さらに、これらの珪化物、ホウ化物、窒化物、又は炭化物などの金属系導電材料を用いることができる。
【００３５】
また本実施形態では、制御ゲート電極１４としてｐ+ 型多結晶Ｓｉを用いたが、それ以外にＧｅ単層或いはＳｉにＧｅを添加したｐ+ 型半導体材料を用いることができる。
【００３６】
また本実施形態では、制御ゲート電極として、ｐ+ 型多結晶Ｓｉと積層する層１５にＷシリサイドを用いたが、それ以外にＮｉシリサイドやＣｏシリサイドといった低抵抗のフルシリサイド又は金属系導電材料を広く用いることができる。
【００３７】
また本実施形態では、高誘電率の電極間絶縁膜１３としてＨｆＡｌＯｘを用いたが、電極間絶縁膜の材料としてＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｓｉ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物或いは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことができる。さらに、これらの高誘電体絶縁膜とＳｉ酸化膜、Ｓｉ酸窒化膜或いは窒化膜を組み合わせた積層物を用いてもよい。
【００３８】
また本実施形態では、浮遊ゲート電極１２及び制御ゲート電極１４をそれぞれ多結晶Ｓｉで形成しているが、電極間絶縁膜１３がｐ+ 電極及びｎ+ 電極で挟まれた構成になればよいことから、次のようにしても良い。即ち、浮遊ゲート電極１２自体をｎ+ 型多結晶Ｓｉで形成するのではなく、浮遊ゲート電極１２を金属材料で形成し、電極間絶縁膜１３と浮遊ゲート電極１２との界面にｎ+ 型多結晶Ｓｉ層を挿入するようにしても良い。同様に、制御ゲート電極１４自体をｐ+ 型多結晶Ｓｉで形成するのではなく、制御ゲート電極１４を金属材料で形成し、電極間絶縁膜１３と浮遊ゲート電極１４との界面にｐ+ 型多結晶Ｓｉ層を挿入するようにしても良い。
【００３９】
また、図８はＮＡＮＤ型不揮発性半導体メモリセルの断面図であり、図中の２０１はＳｉ基板、２０２は浮遊ゲート、２０３は制御ゲート、２０４は選択ゲート、２０５は拡散層、２０７はビット線を示している。本実施形態をＮＡＮＤ型不揮発性半導体メモリ装置に適用した場合、選択ゲート２０４には制御ゲート或いは制御ゲートと電極間絶縁膜の界面に挿入する層と同じものを用いて単層化すると良い。その理由は、下記に示す通常の不揮発性半導体メモリセル作製工程では、制御ゲートと浮遊ゲートが異なる場合、選択ゲートではｐ+ Ｓｉ電極とｎ+ Ｓｉ電極が直接接合する構造になるため、電極内に空乏層が発生して所望の電圧を印加できない問題が発生するためである。
【００４０】
図９及び図１０は、本実施形態の製造工程を示す断面図である。図９及び図１０の（ａ）〜（ｅ）の左側と右側の図面は互いに直交する断面を示している。
【００４１】
まず、図９（ａ）に示すように、所望の不純物をドーピングしたｐ型Ｓｉ基板１０１（１０）の表面に、トンネル絶縁膜とすべき厚さ約７ｎｍから８ｎｍのＳｉＯＮ膜１０２（１１）を熱酸化法で形成後、浮遊ゲート電極となる厚さ６０ｎｍのリンドープのｎ+ 型多結晶Ｓｉ層１０３（１２）をＣＶＤ（chemical vapor deposition）法で堆積した。このときの温度は６２０℃とした。続いて、素子分離加工のためのマスク材１０４をＣＶＤ法で堆積した。
【００４２】
その後、レジストマスク（図示せず）を用いたＲＩＥ（reactive ion etching）法により、マスク材１０４、多結晶Ｓｉ層１０３、ＳｉＯＮ膜１０２を順次エッチング加工し、さらにＳｉ基板１０１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝１０６を形成した。
【００４３】
次いで、図９（ｂ）に示すように、全面に素子分離用のシリコン酸化膜１０７を堆積して、素子分離溝１０６を完全に埋め込んだ。その後、表面部分のシリコン酸化膜１０７をＣＭＰ（chemical mechanical polishing）法で除去して、表面を平坦化した。このとき、マスク材１０４の上面が露出する。
【００４４】
次いで、図９（ｃ）に示すように、露出したマスク材１０４を選択的にエッチング除去した後、シリコン酸化膜１０７の露出表面を希フッ酸溶液でエッチング除去し、多結晶Ｓｉ層１０３の側壁面１０８を露出させた。その後、全面に電極間絶縁膜となる厚さ１５ｎｍのハフニウムアルミネート（ＨｆＡｌＯｘ）膜１０９（１３）を形成した。このＨｆＡｌＯｘ膜１０９の形成は、Ａｌ（ＣＨ3 )3 ，Ｈｆ［Ｎ（ＣＨ3 )2 ]4 とＨ2 Ｏを原料とするＡＬＤ法を用いて２５０℃の工程で行い、引き続いて１０００℃，Ｎ2 ，１気圧の雰囲気でアニールを行った。
【００４５】
次いで、図１０（ｄ）に示すように、制御ゲート電極としてＣＶＤ法でボロンドープのｐ+ 型多結晶Ｓｉ層１１０（１４）を６２０℃で堆積して形成し、その上にＷＳｉ層１１１（１５）を形成することにより、ＷＳｉ層／多結晶Ｓｉ層からなる２層構造の厚さ１００ｎｍの導電層を形成した。ここで、ＷＳｉ層１１１は、Ｗ（ＣＯ）6 を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成した。
【００４６】
なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ，ＣＶＤ法以外の例えばスパッタ法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００４７】
その後、レジストマスク（図示せず）を用いたＲＩＥ法により、ＷＳｉ層１１１，多結晶Ｓｉ層１１０，ＨｆＡｌＯｘ膜１０９、多結晶Ｓｉ層１０３、ＳｉＯＮ膜１０２を順次エッチング加工して、ワード線方向のスリット部１１２を形成した。これにより、浮遊ゲート電極及び制御ゲート電極の形状が確定する。
【００４８】
最後に、図１０（ｅ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜１１５を熱酸化法で形成後、イオン注入法を用いてｎ+ 型のソース／ドレイン拡散層１１６（１６）を形成した。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜１１７をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。
【００４９】
このように本実施形態によれば、電極間絶縁膜１３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極１２としてのｎ+ 型多結晶Ｓｉ層と制御ゲート電極１４としてのｐ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。このため、メモリセルのしきい値の変動を抑制することができ、メモリセルの性能向上及び信頼性の向上をはかることができる。また、上記構成は浮遊ゲート電極１２及び制御ゲート電極１４の多結晶Ｓｉの導電型を選択するのみで実現できる利点がある。
【００５０】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。なお、図１１中の２０〜２５は図７中の１０〜１５に相当している。但し、２２，２４は１２，１４とは導電型が逆になっている。
【００５１】
本実施形態が先に説明した第１の実施形態と異なるのは、浮遊ゲート電極と制御ゲート電極の導電型にある。即ち本実施形態では、浮遊ゲート電極２２がｐ+ 型多結晶Ｓｉで形成され、制御ゲート電極２４がｎ+ 型多結晶Ｓｉで形成されている。製造方法も実質的に第１の実施形態と同様であり、浮遊ゲート電極２２を形成する際にボロンドープの多結晶Ｓｉ層をＣＶＤ法で堆積し、制御ゲート電極２４を形成する際にリンドープの多結晶Ｓｉ層をＣＶＤ法で堆積すればよい。
【００５２】
このような構成であっても、電極間絶縁膜２３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極２２としてのｐ+ 型多結晶Ｓｉ層と制御ゲート電極２４としてのｎ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。従って、先の第１の実施形態と同様の効果が得られる。
【００５３】
（第３の実施形態）
図１２は、本発明の第３の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。なお、図１２中の３０〜３５は図７中の１０〜１５に相当している。但し、３４は１４とは異なりＳｉＧｅ層となっている。
【００５４】
本実施形態が先に説明した第１の実施形態と異なるのは、制御ゲート電極３４を構成する材料として、ｐ+ 型多結晶Ｓｉ層の代わりにｐ+ 型ＳｉＧｅ層を用いた点にある。制御ゲート３４を形成するＳｉＧｅ層は多結晶でも良いし単結晶でも良い。製造方法は第１の実施形態と実質的に同じであり、ＳｉＧｅ層の形成の際には、Ｓｉ2 Ｈ6 とＧｅＨ4 を原料ガスとするＣＶＤ法を用いればよい。さらに、各部の膜厚も第１の実施形態と同様にすればよい。
【００５５】
ＨｆＡｌＯｘを挟む半導体層の仕事関数は、ｎ+ 型多結晶Ｓｉが約４ｅＶであり、ｐ+ 型ＳｉＧｅはＧｅ濃度によって仕事関数が約４．６ｅＶから５．２ｅＶ程度まで変化することが知られている。また、ＳｉＧｅは活性化率が高く、多結晶Ｓｉに比べて空乏化も抑制できることから望ましい。
【００５６】
このような構成であっても、電極間絶縁膜３３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極３２としてのｎ+ 型多結晶Ｓｉ層と制御ゲート電極３４としてのｐ+ 型ＳｉＧｅ層３４で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となり、先の第１の実施形態と同様の効果が得られる。しかも、本実施形態では、制御ゲート電極３４としてｐ+ 型ＳｉＧｅ層を用いているので、Ｇｅ濃度の選択により正孔注入量を最適に制御することができ、これにより電圧印加後の電荷トラップ／デトラップの更なる低減をはかることが可能となる。
【００５７】
（第４の実施形態）
図１３は、本発明の第４の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。なお、図１３中の４０〜４５は図７中の１０〜１５に相当している。但し、４２は１２とは異なりＳｉＧｅ層となっている。
【００５８】
本実施形態が先に説明した第１の実施形態と異なるのは、浮遊ゲート電極４２を構成する材料として、ｐ+ 型多結晶Ｓｉ層の代わりにｐ+ 型ＳｉＧｅ層を用いた点にある。即ち、第３の実施形態に対し、浮遊ゲート電極４２と制御ゲート電極４４の導電型を逆にしたものとなっている。
【００５９】
浮遊ゲート４２を形成するＳｉＧｅ層は多結晶でも良いし単結晶でも良い。製造方法は第１の実施形態と実質的に同じであり、ＳｉＧｅ層の形成の際には、Ｓｉ2 Ｈ6 とＧｅＨ4 を原料ガスとするＣＶＤ法を用いればよい。さらに、各部の膜厚も第１の実施形態と同様にすればよい。
【００６０】
このような構成であっても、電極間絶縁膜４３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極４２としてのｐ+ 型ＳｉＧｅ層と制御ゲート電極４４としてのｎ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となり、先の第１の実施形態と同様の効果が得られる。しかも、本実施形態では、浮遊ゲート電極４２としてｐ+ 型ＳｉＧｅ層を用いているので、Ｇｅ濃度の選択により正孔注入量を最適に制御することができ、これにより電圧印加後の電荷トラップ／デトラップの更なる低減をはかることが可能となる。
【００６１】
（第５の実施形態）
図１４は、本発明の第５の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。なお、図１４中の５０〜４５は図７中の１０〜１５に相当している。
【００６２】
本実施形態が先に説明した第１の実施形態と異なるのは、電極間絶縁膜５３としてのＨｆＡｌＯｘ膜と、浮遊ゲート電極５２としてのｎ+ 型多結晶Ｓｉ層及び制御ゲート電極５４としてのｐ+ 型多結晶Ｓｉ層との間にそれぞれ、ＳｉＮ膜５７，５８を挿入したことにある。ＳｉＮ層５７，５８の膜厚は１ｎｍから４ｎｍ程度である。
【００６３】
ＳｉＮ層５７，５８の形成には、ＤＣＳ（ジクロロシラン）とＮＨ3 を原料とするＬＰＣＶＤ法を用いればよい。また、ＳｉＮの別の形成方法としてＮＨ3 窒化或いはラジカル窒化により多結晶Ｓｉ層をＳｉＮ層に変換させてもよいし、ＤＣＳとＮＨ3 を原料とするＡＬＤ法を用いてもよい。
【００６４】
本実施形態では電極間絶縁膜５３とｐ+ 型多結晶Ｓｉ及びｎ+ 型多結晶Ｓｉとの界面に挿入する層としてＳｉＮ層を用いたが、それ以外にＳｉＯ2 やＡｌ2 Ｏ3 といった電極間絶縁膜に用いる高誘電体膜よりもバイアハイトが大きく、かつバンドオフセットの非対称性を有する絶縁膜材料を広く用いることができる。また、この絶縁膜材料は電子／正孔注入量を制御するものであり、特にｐ+ 電極側に配置するのが有効である。従って本実施形態では、ＳｉＮ層５８が特に有効であり、ＳｉＮ層５７は無くても良い。
【００６５】
このように本実施形態によれば、電極間絶縁膜５３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極５２としてのｎ+ 型多結晶Ｓｉ層と制御ゲート電極５４としてのｐ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することができ、第１の実施形態と同様の効果が得られる。
【００６６】
また本実施形態では、電極間絶縁膜５３と制御ゲート電極５４としてのｐ+ 型多結晶Ｓｉ層との間に、高誘電体膜よりも大きいバリアハイトを有し、かつバンドオフセットの非対称性を持つＳｉＮ層５８を挿入することによって、電子／正孔注入量を制御することができる。従って、電圧印加後の電荷トラップ／デトラップの更なる低減をはかることが可能となる。
【００６７】
（第６の実施形態）
図１５は、本発明の第６の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。なお、図１５中の６０〜６５は図７中の１０〜１５に相当している。
【００６８】
本実施形態が先に説明した第１の実施形態と異なるのは、電極間絶縁膜６３としてのＨｆＡｌＯｘ膜と、浮遊ゲート電極６２としてのｐ+ 型多結晶Ｓｉ層との間に、ＳｉＯ2 膜６７を挿入したことにある。即ち、本実施形態は、第５の実施形態に対し、浮遊ゲート電極６２と制御ゲート電極６４の導電型を逆にしたものであり、ＳｉＮの代わりにＳｉＯ2 を用いた構造となっている。
【００６９】
ここで、ＳｉＯ2 層６７の膜厚は１ｎｍから４ｎｍ程度である。ＳｉＯ2 層６７の形成には、多結晶Ｓｉの酸化或いはラジカル酸化を用いればよい。また、ＳｉＯ2 の別の形成方法として、ＴＤＭＡＳ（Trisdimethyl amino silane）とオゾンを原料とするＡＬＤ法を用いてもよい。
【００７０】
このように本実施形態によれば、電極間絶縁膜６３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極６２としてのｐ+ 型多結晶Ｓｉ層と制御ゲート電極６４としてのｎ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することができ、第１の実施形態と同様の効果が得られる。
【００７１】
また本実施形態では、電極間絶縁膜６３と浮遊ゲート電極６２としてのｐ+ 型多結晶Ｓｉ層との間に、高誘電体膜よりも大きいバリアハイトを有し、かつバンドオフセットの非対称性を持つＳｉＯ2 層５８を挿入することによって、電子／正孔注入量を制御することができる。従って、第５の実施形態と同様の効果も得られる。
【００７２】
（第７の実施形態）
図１６は、本発明の第７の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。なお、図１６中の７０〜６５は図７中の１０〜１５に相当している。
【００７３】
ｐ+ 型Ｓｉ基板７０上に、ＨｆＡｌＯｘから成るトンネル絶縁膜７１を介して、ｐ+ 型多結晶Ｓｉ層からなる浮遊ゲート電極７２が形成されている。浮遊ゲート電極７２上に、トンネル絶縁膜７１のＨｆＡｌＯｘよりもＨｆ濃度が高いＨｆＡｌＯｘから成る電極間絶縁膜７３が形成されている。そして、電極間絶縁膜７３上にｎ+ 型多結晶Ｓｉからなる下層制御ゲート電極７４が形成され、その上にＷシリサイドからなる上層制御ゲート電極７５が形成されている。
【００７４】
トンネル絶縁膜７１であるＨｆＡｌＯｘの膜厚は１０ｎｍから３０ｎｍ程度、またｎ+ 型多結晶Ｓｉ層とｐ+ 型多結晶Ｓｉ層の膜厚は約３０ｎｍから６０ｎｍ程度である。電極間絶縁膜７３であるＨｆＡｌＯｘの膜厚は１０ｎｍから３０ｎｍ程度である。それぞれの仕事関数はｎ+ 型多結晶Ｓｉが約４ｅＶ、ｐ+ 型多結晶Ｓｉは約５ｅＶ程度であることが知られている。また、Ｗシリサイドの抵抗率はｎ+ 型多結晶Ｓｉの抵抗率よりも小さい。
【００７５】
本実施形態では制御ゲート電極７４をｎ+ 型多結晶Ｓｉで形成したが、それ以外にＡｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる一種類以上の元素を含む金属単体又は金属化合物を用いることができる。さらに、これらの珪化物、ホウ化物、窒化物、又は炭化物などの金属系導電材料を用いることができる。
【００７６】
また本実施形態では、浮遊ゲート電極７２としてｐ+ 型多結晶Ｓｉを用いたが、それ以外にＧｅ単層或いはＳｉにＧｅを添加したｐ+ 型半導体材料を用いることができる。
【００７７】
また本実施形態では、制御ゲート電極として、ｎ+ 型多結晶Ｓｉと積層する層７５にＷシリサイドを用いたが、それ以外にＮｉシリサイドやＣｏシリサイドといった低抵抗のフルシリサイド又は金属系導電材料を広く用いることができる。
【００７８】
また本実施形態では、高誘電率のトンネル絶縁膜７１及び電極間絶縁膜７３としてＨｆＡｌＯｘを用いたが、これらの材料としてＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｓｉ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物或いは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことができる。さらに、これらの高誘電体絶縁膜とシリコン酸化膜、シリコン酸窒化膜或いは窒化膜を組み合わせた積層物を用いてもよい。また、高誘電体絶縁膜と制御ゲート電極及び浮遊ゲート電極の界面に、極薄絶縁膜からなる界面層を導入してもよい。
【００７９】
本実施形態の不揮発性半導体メモリ装置の製造工程は第１の実施形態と基本的に同様であるので、そこからの相違点について説明する。
【００８０】
トンネル絶縁膜７１のＨｆＡｌＯｘ形成は、Ａｌ（ＣＨ3 )3 ，Ｈｆ［Ｎ（ＣＨ3 )2 ]4 とＨ2 Ｏを原料とするＡＬＤ法を用いて２５０℃の工程で行い、引き続いて１０００℃，Ｎ2 ，１気圧の雰囲気でアニールを行った。浮遊ゲート電極７２の形成は第１の実施形態と同様であり、ＣＶＤ法でボロンドープ多結晶Ｓｉを６２０℃で堆積することによって形成した。
【００８１】
電極間絶縁膜７３のＨｆＡｌＯｘ形成は第１の実施形態と同様であり、Ａｌ（ＣＨ3）3，Ｈｆ［Ｎ（ＣＨ3 )2 ]4 とＨ2Ｏを原料とするＡＬＤ法を用いて２５０℃の工程で行い、引き続いて１０００℃，Ｎ2，１気圧の雰囲気でアニールを行った。
【００８２】
制御ゲート電極７４は、ＣＶＤ法でリンドープ多結晶Ｓｉを６２０℃で堆積することによって形成した。さらに、制御ゲート電極７５のＷＳｉは、Ｗ（ＣＯ）6を原料ガスとするＣＶＤ法を用いてＷを形成し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換した。
【００８３】
なおこれらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＡＬＤ、ＣＶＤ法以外の例えばスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。
【００８４】
このように本実施形態によれば、トンネル絶縁膜７１に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、ｐ型Ｓｉ基板７１上のｎ+ 型ソース・ドレイン領域７６と浮遊ゲート電極７２としてのｐ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。さらに、電極間絶縁膜７３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極７２としてのｐ+ 型多結晶Ｓｉ層と制御ゲート電極７４としてのｎ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。
【００８５】
即ち、トンネル絶縁膜７１及び電極間絶縁膜７４の両方に対して、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。このため、第１〜第６の実施形態よりも更にメモリセルのしきい値の変動を抑制することができ、メモリセルの更なる性能向上及び信頼性の向上をはかることができる。
【００８６】
（第８の実施形態）
図１７は、本発明の第８の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図である。なお、図１７中の８０〜８５は図１６中の７０〜７５に相当している。
【００８７】
本実施形態は、先の第７の実施形態において、基板及び各層の導電型を逆にしたものである。即ち、ｎ型Ｓｉ基板８０上に、ＨｆＡｌＯｘから成るトンネル絶縁膜８１を介して、ｎ+ 型多結晶Ｓｉ層からなる浮遊ゲート電極８２が形成され、その上にトンネル絶縁膜８１のＨｆＡｌＯｘに比べてＨｆ濃度が高いＨｆＡｌＯｘから成る電極間絶縁膜８３が形成されている。そして、電極間絶縁膜８３上に、ｐ+ 型多結晶Ｓｉ層８４及びＷシリサイド層８４からなる制御ゲート電極が形成されている。
【００８８】
このように、導電型が異なるだけで、基本的な構成は第７の実施形態と同様である。また、各層の厚さも第７の実施形態と同様であり、製造方法も第７の実施形態と基本的に同様である。
【００８９】
本実施形態では浮遊ゲート電極８２をｎ+ 型多結晶Ｓｉで形成したが、それ以外にＡｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる一種類以上の元素を含む金属単体又は金属化合物を用いることができる。さらに、これらの珪化物、ホウ化物、窒化物、又は炭化物などの金属系導電材料を用いることができる。
【００９０】
また本実施形態では、制御ゲート電極８４としてｐ+ 型多結晶Ｓｉを用いたが、それ以外にＧｅ単層或いはＳｉにＧｅを添加したｐ+ 型半導体材料を用いることができる。
【００９１】
また本実施形態では、制御ゲート電極として、ｐ+ 型多結晶Ｓｉと積層する層８５にＷシリサイドを用いたが、それ以外にＮｉシリサイドやＣｏシリサイドといった低抵抗のフルシリサイド又は金属系導電材料を広く用いることができる。
【００９２】
また本実施形態では、高誘電率のトンネル絶縁膜８１及び電極間絶縁膜８３としてＨｆＡｌＯｘを用いたが、これらの材料としてＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｓｉ，Ｔａから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物或いは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことができる。さらに、これらの高誘電体絶縁膜とシリコン酸化膜、シリコン酸窒化膜或いは窒化膜を組み合わせた積層物を用いてもよい。また、高誘電体絶縁膜と制御ゲート電極及び浮遊ゲート電極の界面に、極薄絶縁膜からなる界面層を導入してもよい。
【００９３】
このように本実施形態によれば、トンネル絶縁膜８１に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、ｎ型Ｓｉ基板８１上のｐ+ 型ソース・ドレイン領域８６と浮遊ゲート電極８２としてのｎ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。さらに、電極間絶縁膜８３に用いる高誘電体絶縁膜としてのＨｆＡｌＯｘを、浮遊ゲート電極８２としてのｎ+ 型多結晶Ｓｉ層と制御ゲート電極８４としてのｐ+ 型多結晶Ｓｉ層で挟むことによって、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。
【００９４】
即ち、トンネル絶縁膜８１及び電極間絶縁膜８４の両方に対して、電圧印加後の電荷トラップ／デトラップを低減することが可能となる。従って、第７の実施形態と同様の効果が得られる。
【図面の簡単な説明】
【００９５】
【図１】ｎ+ 型多結晶Ｓｉ／ＨｆＡｌＯｘ／ｎ型Ｓｉ基板構造（ＭＯＳキャパシタ）の、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。
【図２】ｎ+ 型多結晶Ｓｉ／ＨｆＡｌＯｘ／ｎ型Ｓｉ基板構造（ＭＯＳキャパシタ）の、Ｖfbシフトの時間変化を示す特性図。
【図３】ゲート電極の仕事関数を変えた場合の、電極／ＨｆＡｌＯｘ／ｐ型Ｓｉ基板構造の、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。
【図４】ゲート電極の仕事関数を変えた場合の、電極／ＨｆＡｌＯｘ／ｐ型Ｓｉ基板構造の、ストレス印加前後におけるトラップ／デトラップ変化を示すＣＶ特性図。
【図５】ゲート電極の仕事関数を変えた場合の、電極／ＨｆＡｌＯｘ／ｐ型Ｓｉ基板という構造のＭＯＳキャパシタの、Ｖfbシフトの時間変化を示す特性図。
【図６】典型的なスタックセル構造で書き込み／消去特性のシミュレーションを行った結果を示す特性図。
【図７】第１の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【図８】ＮＡＮＤ型不揮発性半導体メモリセルの素子構造を示す断面図。
【図９】第１の実施形態係わる不揮発性半導体メモリセルの製造工程を示す断面図。
【図１０】第１の実施形態係わる不揮発性半導体メモリセルの製造工程を示す断面図。
【図１１】第２の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【図１２】第３の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【図１３】第４の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【図１４】第５の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【図１５】第６の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【図１６】第７の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【図１７】第８の実施形態に係わる不揮発性半導体メモリセルの概略構成を示す断面図。
【符号の説明】
【００９６】
１０，２０，３０，４０，５０，６０，７０…ｐ型Ｓｉ基板
１１，２１，３１，４１，５１，６１…ＳｉＯＮ膜（トンネル絶縁膜）
１２，３２，５２，８２…ｎ+ 型多結晶Ｓｉ層（浮遊ゲート電極）
１３，２３，３３，４３，５３，６３，７３，８３…ＨｆＡｌＯｘ膜（電極間絶縁膜）
１４，５４，８４…ｐ+ 型多結晶Ｓｉ層（下層制御ゲート電極）
１５，２５，３５，４５，５５，６５，７５，８５…Ｗシリサイド層（上層制御ゲート電極）
１６，２６，３６，４６，５６，６６，７６…ｎ+ 型ソース・ドレイン拡散層
２２，６２，７２…ｐ+ 型多結晶Ｓｉ層（浮遊ゲート電極）
２４，４４，６４，７４…ｎ+ 型多結晶Ｓｉ層（下層制御ゲート電極）
３４，４２…ｐ+ 型ＳｉＧｅ層（浮遊ゲート電極）
５７，５８…ＳｉＮ膜
６７…ＳｉＯ2 膜
７１，８１…ＨｆＡｌＯｘ膜（トンネル絶縁膜）
８０…ｎ型Ｓｉ基板
８６…ｐ+ 型ソース・ドレイン拡散層
【図１】
2007053171.tif 000003
【図２】
2007053171.tif 000004
【図３】
2007053171.tif 000005
【図４】
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【図５】
2007053171.tif 000007
【図６】
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【図７】
2007053171.tif 000009
【図８】
2007053171.tif 000010
【図９】
2007053171.tif 000011
【図１０】
2007053171.tif 000012
【図１１】
2007053171.tif 000013
【図１２】
2007053171.tif 000014
【図１３】
2007053171.tif 000015
【図１４】
2007053171.tif 000016
【図１５】
2007053171.tif 000017
【図１６】
2007053171.tif 000018
【図１７】
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