(57)【要約】【課題】フラッシュメモリのデータ消去動作時間を短縮する。【解決手段】複数のメモリセルを含むブロックが配置されたメモリセルアレイに対してブロック単位でデータを一括して消去するフラッシュメモリにおいて、ブロック内のメモリセルに対して消去電圧を印加することにより一括消去を行う第１のステップと、ブロック内のメモリセルに対して、第１の電圧ＥＶより閾値が高いメモリセルが存在しないか否か確認する第２のステップと、この結果、ＥＶより閾値が高いメモリセルが存在する場合、消去電圧を初期値から最大値までの間で少なくとも１回変化させて一括消去を行い、ＥＶより閾値が高いメモリセルが存在しないか否か確認する第３のステップと、この結果、ＥＶより閾値が高いメモリセルが存在する場合、消去電圧が最大値になった後は消去電圧が最大値のまま一括消去を行い、ＥＶより閾値が高いメモリセルが存在しないか否か確認する第４のステップとを具備する。【選択図】    図４
2007102923.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含む少なくとも１個のブロックが配置されたメモリセルアレイと、
前記メモリセルアレイ内の選択ブロック内に含まれる複数のメモリセルに対して書き込みを行うと共に前記選択ブロック内に含まれる複数のメモリセルに対して一括して消去を行う書き込み消去回路と、
前記書き込み消去回路における書き込み動作および消去動作を制御する制御回路とを具備し、
前記制御回路は、前記複数のメモリセルに対して、第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する手段と、
前記選択ブロック内に含まれる複数のメモリセルのうち、前記第１の所定電圧より閾値が高いメモリセルが存在する場合、一括消去を１回または複数回行う毎に、消去電圧消去電圧を初期値から最大値になるまで段階的に上げて一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する手段と、
消去電圧が最大値になった後において前記選択ブロック内に含まれる複数のメモリセルのうち前記第１の所定電圧より閾値が高いメモリセルが存在する場合、消去電圧が最大値のまま一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する手段とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、
前記選択ブロック内に含まれる複数のメモリセルのうち、前記第１の所定電圧より低い第２の所定電圧よりさらに低い閾値を持つメモリセルの各々に、通常のデータ書き込み時より低い電圧を印加して弱い書き込みを行い、メモリセルの閾値が前記第２の所定電圧以上になるまで前記弱い書き込みを繰り返す手段と、
前記複数のメモリセルに対して、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認し、前記第１の所定電圧より閾値が高いメモリセルが存在する場合、前記複数のメモリセルの閾値を前記第１の所定電圧以下に設定する手段に戻る手段
とをさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数のメモリセルを含む少なくとも１個のブロックが配置されたメモリセルアレイに対して、少なくとも１個のブロックを選択し、選択ブロック内に含まれる複数のメモリセルに保持されたデータを一括して消去する不揮発性半導体記憶装置のデータ消去方法において、
前記選択ブロック内に含まれる複数のメモリセルに対して消去電圧を印加することにより一括消去を行う第１のステップと、
前記選択ブロック内に含まれる複数のメモリセルに対して、第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する第２のステップと、
前記選択ブロック内に含まれる複数のメモリセルのうち前記第１の所定電圧より閾値が高いメモリセルが存在する場合、消去電圧を初期値から最大値までの間で少なくとも１回変化させて一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する第３のステップと、
消去電圧が最大値になった後において前記選択ブロック内に含まれる複数のメモリセルのうち前記第１の所定電圧より閾値が高いメモリセルが存在する場合、消去電圧が最大値のまま一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する第４のステップ
とを具備することを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【請求項４】
前記第３のステップは、一括消去を１回または複数回行う毎に消去電圧を初期値から最大値になるまで段階的に上げて一括消去を行うことを特徴とする請求項３記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項５】
前記選択ブロック内に含まれる複数のメモリセルのうち、前記第１の所定電圧より低い第２の所定電圧よりさらに低い閾値を持つメモリセルの各々に、通常のデータ書き込み時より低い電圧を印加して弱い書き込みを行い、メモリセルの閾値が前記第２の所定電圧以上になるまで前記弱い書き込みを繰り返す第５のステップと、
前記選択ブロック内に含まれる複数のメモリセルに対して、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認し、前記第１の所定電圧より閾値が高いメモリセルが存在する場合、前記選択ブロック内に含まれる複数のメモリセルの閾値を前記第１の所定電圧以下に設定する第３のステップに戻る第６のステップ
とをさらに具備することを特徴とする請求項３または４に記載の不揮発性半導体記憶装置のデータ消去方法。
【請求項６】
前記メモリセルは、制御ゲート、浮遊ゲート、ソース、およびドレインを有する電界効果トランジスタにより構成され、前記一括消去時の消去電圧を段階的に行う際、前記電界効果トランジスタのウェル領域に印加する正電圧を段階的に設定値の最大値まで上げる、および／または、ワード線に印加する負電圧を段階的に設定値の最小値まで下げることを特徴とする請求項３乃至５のいずれか１つに記載の不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびそのデータ消去方法に係り、特に複数のメモリセルを有するブロック単位で消去を行う一括消去動作時の消去電圧制御回路に関するもので、例えばＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリに使用されるものである。
【背景技術】
【０００２】
例えば複数のメモリセルを有するブロック単位で消去を行うＮＯＲ型フラッシュメモリにおいては、データ書き込み動作（メモリセルに電子を注入する動作）に際して、ビット線およびワード線を指定して電圧を印加することにより、１ビット単位で書き込むメモリセルを指定することができる。実際の製品では、書き込みを高速化するために、複数ビットを同時に書き込むこともある。これに対して、データ消去動作（メモリセルから注入電子を除去する動作）は、ワード線とウェル領域にバイアスを印加することにより、ウェル領域を共通にしている全メモリセル（通常はブロック単位）を一括して消去する。
【０００３】
ＮＯＲ型フラッシュメモリにおけるデータ消去動作は、まず、消去前書き込み(Pre-Program)を行った後、一括消去を行い、全メモリセルが閾値電圧ＥＶ(Erase Verify Level)以下になっているか否かの判定（ベリファイ動作）を行う。この一括消去およびベリファイ動作は、全メモリセルが閾値電圧ＥＶ以下になるまで繰り返し行う。通常は、一括消去およびベリファイ動作を複数回繰り返すように一括消去での電圧印加時間を設定する。
【０００４】
このように一括消去を繰り返して行う際、従来は、ワード線およびウェル領域に印加する電圧は一定である。この時、各メモリセルは、実際には各種寸法や膜厚などがばらついており、前記一括消去の動作が終わった時点で、消え過ぎたメモリセル（過消去セル）が発生する。この過消去セルは、リーク電流が多いので、読み出し不良や書き込み不良の原因となる。
【０００５】
そこで、閾値電圧ＯＥＶ(Over Erase Verify Level)より消え過ぎたメモリセルに対して、弱い書き込み(Weak Program)動作を行う。この弱い書き込み動作に際して、ブロック内の１つのメモリセル毎に、閾値電圧がＯＥＶ以上であるか否かを判定し、ＯＥＶより低い時（即ち、消え過ぎている時）には、そのメモリセルに弱い書き込みを行う。弱い書き込みとは、“０”状態に書き込むような高い電圧を印加するのではなく、それより低い電圧をドレインおよびゲートに印加して行う書き込みを意味する。
【０００６】
このように、メモリセルに弱い書き込みを行った後、再びベリファイ動作を行う。ここでも、メモリセルの閾値がＯＥＶより低ければ、再度、弱い書き込みを行う。このように、メモリセルの閾値がＯＥＶ以上になるまで、ベリファイと弱い書き込みとを繰り返す。そして、メモリセルの閾値が電圧ＯＥＶ以上になれば、次のメモリセルに移る。
【０００７】
ブロック内の全てのメモリセルに対して弱い書き込みが終了した後は、全てのメモリセルの閾値が閾値電圧ＥＶを越えていないかを確認し、ＥＶを越えたセルが無ければ、ここで全ての消去動作は終了する。もし、ＥＶを越えたセルが存在していれば、前述した一括消去以降の処理を再び行うことになる。
【０００８】
しかし、上記したような従来の一連の動作では、以下のような問題が存在する。まず、消去動作は、消去前書き込み、一括消去、弱い書き込みの大きくわけて３つのステップがあるので、消去時間が長くなる。消去時間を短くするためには、上記３つのステップのいずれかを削除する必要があるが、一括消去は消去動作そのものであるので、削除できない。また、弱い書き込みも、メモリセルのばらつきを補填するものであるので、削除できない。消去前書き込みを削除した場合、メモリセルの状態として“１”状態と“０”状態が混在している状態からの一括消去となる。したがって、“０”状態のメモリセルが閾値電圧ＥＶ以下になる間に、“１”状態のメモリセルの閾値も全体的に下がり、一括消去終了後には、消去前書き込みを行った場合と比べてメモリセルの分布が閾値の低い側に大きくなる。その結果、閾値電圧ＯＥＶ以下になるメモリセルが多くなり、消去時間の増大もしくは消去動作が規定時間以内に終了せず異常終了する原因となる。
【０００９】
なお、特許文献１には、全メモリセルトランジスタの一括消去後に、複数のディジット線それぞれに対し過消去状態のメモリセルトランジスタが存在するか否かを判定し、過消去状態のメモリセルトランジスタが存在すると判定されたときには、この過消去状態のメモリセルトランジスタを特定してこの過消去状態のメモリセルトランジスタに対してのみ浅い書き込みを行う技術が開示されている。
【特許文献１】特開平８−２５５４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記した従来の問題点を解決すべくなされたもので、データ消去動作時間を短縮することができる不揮発性半導体記憶装置およびそのデータ消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体記憶装置は、複数のメモリセルを含む少なくとも１個のブロックが配置されたメモリセルアレイと、前記メモリセルアレイ内の選択ブロック内に含まれる複数のメモリセルに対して書き込みを行うと共に前記選択ブロック内に含まれる複数のメモリセルに対して一括して消去を行う書き込み消去回路と、前記書き込み消去回路における書き込み動作および消去動作を制御する制御回路とを具備し、前記制御回路は、前記複数のメモリセルに対して、第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する手段と、前記選択ブロック内に含まれる複数のメモリセルのうち、前記第１の所定電圧より閾値が高いメモリセルが存在する場合、一括消去を１回または複数回行う毎に、消去電圧消去電圧を初期値から最大値になるまで段階的に上げて一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する手段と、消去電圧が最大値になった後において前記選択ブロック内に含まれる複数のメモリセルのうち前記第１の所定電圧より閾値が高いメモリセルが存在する場合、消去電圧が最大値のまま一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する手段とを具備する。
【００１２】
本発明の不揮発性半導体記憶装置のデータ消去方法は、複数のメモリセルを含む少なくとも１個のブロックが配置されたメモリセルアレイに対して、少なくとも１個のブロックを選択し、選択ブロック内に含まれる複数のメモリセルに保持されたデータを一括して消去する不揮発性半導体記憶装置のデータ消去方法において、前記選択ブロック内に含まれる複数のメモリセルに対して消去電圧を印加することにより一括消去を行う第１のステップと、前記選択ブロック内に含まれる複数のメモリセルに対して、第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する第２のステップと、前記選択ブロック内に含まれる複数のメモリセルのうち前記第１の所定電圧より閾値が高いメモリセルが存在する場合、消去電圧を初期値から最大値までの間で少なくとも１回変化させて一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する第３のステップと、消去電圧が最大値になった後において前記選択ブロック内に含まれる複数のメモリセルのうち前記第１の所定電圧より閾値が高いメモリセルが存在する場合、消去電圧が最大値のまま一括消去を行い、前記第１の所定電圧より閾値が高いメモリセルが存在しないか否か確認する第４のステップとを具備する。
【発明の効果】
【００１３】
本発明の不揮発性半導体装置およびそのデータ消去方法によれば、データ消去動作時に、消去前書き込みを行うことなく一連の消去動作を行うことができ、データ消去動作時間を短縮することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１５】
＜第１の実施形態＞
図１は、本発明の不揮発性半導体記憶装置の第１の実施形態に係るフラッシュメモリを示すブロック図である。このフラッシュメモリは、コマンド・ユーザ・インターフェース（CUI;Command User Interface）１１、中央処理装置（CPU;Central Processing Unit）１２、読み出し専用メモリ（ROM;Read-Only Memory）１３、入出力回路（I/O）１４、デコーダ（Decoder）１５、センスアンプ（S/A）１６、メモリセルアレイ（Main Cell）１７、および書き込み／消去回路（Prog/Erase Circuit）１８を備えている。
【００１６】
ＣＵＩ１１は、外部から入力されるチップイネーブル信号(CE)、ライトイネーブル信号(WE)などの信号、アドレス信号(Address)、データ(Data)を受け取り、これらを処理し、ＣＰＵ１２に出力する。ＣＰＵ１２は、このフラッシュメモリにおける書き込み、消去、および読み出しなどの動作全体を制御する。ＲＯＭ１３は、ＣＰＵ１２により使用される制御プログラムなどを格納するメモリである。例えば、ＣＰＵ１２は電源供給を受けた際に、ＲＯＭ１３の中に格納されているファームウェア（制御プログラム）をロードして所定の処理を実行することにより、各種のテーブルを作成したり、ＣＵＩ１１から書き込みコマンド，読み出しコマンド，消去コマンドを受けてメモリセルアレイ１７上の該当領域に対するアクセスを実行する。
【００１７】
入出力回路１４は、外部との間でデータの入出力を行う。デコーダ１５は、アドレス信号に応じて、メモリセルアレイ１７内のメモリセルに接続されたワード線を選択する。センスアンプ１６は、メモリセルに記憶された信号を読み出して保持回路へ出力する。書き込み／消去回路１８は、メモリセルへのデータの書き込み、またはメモリセルに記憶されたデータの消去を行う。メモリセルアレイ１７は、少なくとも１個（本例では複数個）のブロックからなり、各ブロックはそれぞれ複数のメモリセルを有している。
【００１８】
図２は、図１中のメモリセルアレイ１７の一例として、ＮＯＲ型フラッシュメモリのメモリセルアレイのレイアウトを示す平面図である。図２に示すように、制御ゲート線（ワード線）ＣＧ９、ＣＧ１０、ＣＧ１１、ＣＧ１２、ＣＧ１３が行方向に形成されており、これに平行するように、ソース線ＳＬ１０，ＳＬ１１、ＳＬ１２が形成されている。また、これら制御ゲート線に直交するように、アクティブ領域が形成されている。そして、制御ゲート線とアクティブ領域とが交差する領域に、メモリセルＭ１１（１）、Ｍ１１（２）、…、Ｍ１１(６)、メモリセルＭ１２（１）、Ｍ１２（２）、…、Ｍ１２（６）、およびその他のメモリセルが形成されている。さらに、制御ゲート線ＣＧ１０とＣＧ１１との間、および制御ゲート線ＣＧ１２とＣＧ１３との間のドレイン領域上には、ビット線コンタクトプラグＢＣが行方向に配列されて形成されている。
【００１９】
図３は、図２中のメモリセルアレイ１７における一部の領域Ｔを示す回路図である。
【００２０】
メモリセルＭ１１（１）、Ｍ１１（２）、Ｍ１２（１）、Ｍ１２（２）は、それぞれフローティングゲートを持つ電界効果トランジスタによって構成されている。メモリセルＭ１１（１）、Ｍ１１（２）のゲートには、制御ゲート線ＣＧ１０が接続されている。同様に、メモリセルＭ１２（１）、Ｍ１２（２）のゲートには、制御ゲート線ＣＧ１１が接続されている。メモリセルＭ１１（１）の電流通路の一端（ドレイン）と、メモリセルＭ１２（１）の電流通路の一端（ドレイン）とが接続され、この接続点にはビット線ＢＬ１０が接続されている。同様に、メモリセルＭ１１（２）の電流通路の一端（ドレイン）と、メモリセルＭ１２（２）の電流通路の一端（ドレイン）とが接続され、この接続点にはビット線ＢＬ１１が接続されている。さらに、メモリセルＭ１１（１）の電流通路の他端（ソース）と、メモリセルＭ１１（２）の電流通路の他端（ソース）には、ソース線ＳＬ１０が接続されている。同様に、メモリセルＭ１２（１）の電流通路の他端（ソース）と、メモリセルＭ１２（２）の電流通路の他端（ソース）には、ソース線ＳＬ１１が接続されている。
【００２１】
図２に示したＮＯＲ型フラッシュメモリにおいて、各メモリセルに１ビットのデータを記憶させる。メモリセルに対して電子の注入（書き込み）または除去（消去）を行うことによりメモリセルの閾値を変え、“０”データまたは“１”データを記憶させることが可能である。なお、１つのメモリセルに１ビットのデータより多い情報、例えば２ビットのデータを記憶する多値のメモリセルの場合は、メモリセルの閾値を変え、４つの状態を形成する。消去動作を制御するための制御プログラムはＲＯＭ１３に格納されている。ＣＰＵ１２は、ＲＯＭ１３から消去動作を制御するための制御プログラムを読み出し、消去動作を実行する。この際、複数のブロックのうちの一部または全部に対して同時または順次に消去動作が実施される。
【００２２】
図４は、本実施形態のＮＯＲ型フラッシュメモリにおける一連の消去動作の第１実施例を示すフローチャートである。図５（ａ）および図５（ｂ）は一括消去時における消去電圧の変化の二例を示す。図６（ａ）乃至（ｄ）は、図２に示したＮＯＲ型フラッシュメモリにおけるメモリセルの消去／書き込みによる閾値（データ）分布の変化状態を示す。
【００２３】
次に、図４、図５（ａ）および図６（ａ）乃至（ｄ）を参照して、本実施形態のＮＯＲ型フラッシュメモリにおける消去動作の第１の実施例を説明する。メモリセルアレイ１７において選択されたブロック内には、例えば図６（ａ）に示すように、“１”状態（消去状態）、“０”状態（書き込み状態）のメモリセルがランダムに存在している場合を想定する。まず、この選択ブロック内の全てのメモリセルについて、消去前書き込み(Pre-Program) を行うことなく一括消去を一回行う（ステップＳ１）。ウェル領域に印加する電圧は設定値の最大値より低い電圧とする。この時のメモリセルの閾値分布は、図６（ｂ）に示すように、“０”状態のメモリセルの閾値は全体的に低下するが、“１”状態のメモリセルの閾値は殆んど変動しない。
【００２４】
次に、全メモリセルの閾値が消去ベリファイ電圧ＥＶ(Erase Verify Level)以下になっているか否か判定（ベリファイ）動作を行う（ステップＳ２）。通常は、一括消去およびベリファイ動作を複数回繰り返すように一括消去での電圧印加時間を設定するので、２回目の一括消去動作に入る。一括消去とベリファイ動作を繰り返し行う際、消去電圧（＝ウェル領域に印加する正電圧−ワード線に印加する負電圧）は、例えば図５（ａ）に示すように段階的に高くする。即ち、図５（ａ）に示すように、２回目の一括消去でウェル領域に印加する電圧は、一回目の電圧より高く、また設定値の最大値より低い電圧とする。２回目の一括消去後は、同様に全メモリセルの閾値がＥＶ以下になっているか否か判定する。全メモリセルの閾値がＥＶ以下になるまで、一括消去とベリファイ動作を繰り返し行う。この際、図５（ａ）に示すように、一括消去の回数とともにウェル領域に印加する電圧を段階的に高くしていき、設定値の最大値に到達したら、それ以降の一括消去時にウェル領域に印加する電圧は最大値のまま行う。
【００２５】
この際、消去電圧を段階的に高くする方法として、ウェル領域に印加する電圧ではなく、ワード線に印加する負電圧を段階的に低くして消去電圧を段階的に高くする場合、もしくウェル領域に印加する電圧を段階的に高くしていき、かつ、ワード線に印加する負電圧を段階的に低くして消去電圧を段階的に高くする場合もある。
【００２６】
図６（ｃ）は、全メモリセルの閾値がＥＶ以下になった状態のメモリセルの閾値分布を示す。図６（ｃ）から分かるように、一括消去の動作が終わった時点で、各メモリセルは各種寸法や膜厚などがばらつきにより、消え過ぎたメモリセル（即ち、閾値が低下し過ぎた過消去セル）が発生する。この過消去セルは、リーク電流が多いので、読み出し不良や書き込み不良の原因となる。そこで、閾値が過消去電圧ＯＥＶ(Over Erase Verify Level)より低下したメモリセルに対して、弱い書き込み(Weak Program)を行う。この弱い書き込みの動作は以下の通りである。ブロック内の１つのメモリセル毎に、閾値がＯＥＶ以上であるか否かを判定する（ステップＳ３）。メモリセルの閾値がＯＥＶより低い時、即ち、消え過ぎていれば、そのメモリセルに弱い書き込みを行う（ステップＳ４）。
【００２７】
このように、メモリセルに弱い書き込みを行った後、再びベリファイ動作を行う（ステップＳ３）。ここでも、メモリセルの閾値がＯＥＶより低ければ、再度、弱い書き込みを行う（ステップＳ４）。このように、メモリセルの閾値がＯＥＶ以上になるまで、ベリファイと弱い書き込みとを繰り返す。そして、メモリセルの閾値がＯＥＶ以上になれば、次のメモリセルに移る。
【００２８】
ブロック内の全てのメモリセルに対して弱い書き込みが終了した後は（ステップＳ５）、全てのメモリセルの閾値がＥＶを越えていないかを確認する（ステップＳ６）。閾値がＥＶを越えたメモリセルが無ければ、ここで、全ての消去動作は終了する。もし、閾値がＥＶを越えたメモリセルが存在していれば、再度、ステップＳ１へ戻り、一括消去以降の処理を再び行うことになる。図６（ｄ）は、全メモリセルの閾値がＥＶ以下、ＯＥＶ以上になった状態のメモリセルの閾値分布を示す。
【００２９】
上記したように第１の実施形態によれば、一連のデータ消去動作に際して、消去前書き込みを行うことなく一括消去動作時の消去電圧を段階的に高くすることにより、データ消去動作時間を短縮することができる。
【００３０】
次に、図４、図５（ｂ）および図６（ａ）乃至（ｄ）を参照して、本実施形態のＮＯＲ型フラッシュメモリにおける消去動作の第２の実施例を説明する。メモリセルアレイ１７において選択されたブロック内には、例えば図６（ａ）に示すように、“１”状態（消去状態）、“０”状態（書き込み状態）のメモリセルがランダムに存在している場合を想定する。まず、この選択ブロック内の全てのメモリセルについて、消去前書き込み(Pre-Program) を行うことなく一括消去を一回行う（ステップＳ１）。ウェル領域に印加する電圧は設定値の最大値より低い電圧とする。この時のメモリセルの閾値分布は、図６（ｂ）に示すように、“０”状態のメモリセルの閾値は全体的に低下するが、“１”状態のメモリセルの閾値は殆んど変動しない。
【００３１】
次に、全メモリセルの閾値が消去ベリファイ電圧ＥＶ以下になっているか否か判定（ベリファイ）動作を行う（ステップＳ２）。通常は、一括消去およびベリファイ動作を複数回繰り返すように一括消去での電圧印加時間を設定するので、２回目の一括消去動作に入り、２回目の一括消去後は、前回と同様に全メモリセルの閾値がＥＶ以下になっているか否か判定する。全メモリセルの閾値がＥＶ以下になるまで、一括消去とベリファイ動作を繰り返し行う。
【００３２】
このように一括消去とベリファイ動作を繰り返し行う際、消去電圧（＝ウェル領域に印加する正電圧−ワード線に印加する負電圧）を、例えば図５（ｂ）に示すように、一括消去の回数が複数回（本例では２回）繰り返される毎に段階的に高くしていき、設定値の最大値に到達したら、それ以降の一括消去時にウェル領域に印加する電圧は最大値のまま行う。この際、消去電圧を段階的に高くする方法として、ウェル領域に印加する電圧ではなく、ワード線に印加する負電圧を段階的に低くして消去電圧を段階的に高くする場合、もしくウェル領域に印加する電圧を段階的に高くしていき、かつ、ワード線に印加する負電圧を段階的に低くして消去電圧を段階的に高くする場合もある。
【００３３】
図６（ｃ）は、全メモリセルの閾値がＥＶ以下なった状態のメモリセルの閾値分布である。一括消去の動作が終わった時点で、各メモリセルは各種寸法や膜厚などがばらつきにより、消え過ぎたメモリセル（過消去セル）、即ち、閾値が低下し過ぎたメモリセルが発生する。この過消去セルは、リーク電流が多いので、読み出し不良や書き込み不良の原因となる。そこで、閾値がＯＥＶより低下したメモリセルに対して、弱い書き込みを行う。この弱い書き込みの動作は以下の通りである。ブロック内の１つのメモリセル毎に、閾値がＯＥＶ以上であるか否かを判定する（ステップＳ３）。メモリセルの閾値がＯＥＶより低い時、即ち、消え過ぎていれば、そのメモリセルに弱い書き込みを行う（ステップＳ４）。
【００３４】
このように、メモリセルに弱い書き込みを行った後、再びベリファイ動作を行う（ステップＳ３）。ここでも、メモリセルの閾値がＯＥＶより低ければ、再度、弱い書き込みを行う（ステップＳ４）。このように、メモリセルの閾値がＯＥＶ以上になるまで、ベリファイと弱い書き込みとを繰り返す。そして、メモリセルの閾値がＯＥＶ以上になれば、次のメモリセルに移る。
【００３５】
ブロック内の全てのメモリセルに対して弱い書き込みが終了した後は（ステップＳ５）、全てのメモリセルの閾値が電圧ＥＶを越えていないかを確認する（ステップＳ６）。電圧ＥＶを越えたセルが無ければ、ここで、全ての消去動作は終了する。もし、閾値がＥＶを越えたセルが存在していれば、再度、ステップＳ１へ戻り、一括消去以降の処理を再び行うことになる。図６（ｄ）は、全メモリセルの閾値がＥＶ以下、ＯＥＶ以上になった状態のメモリセルの閾値分布を示す。
【００３６】
上記したように第２の実施形態によれば、消去電圧を段階的に高くすることにより、消去前書き込み動作を行うことなく一連の消去動作を行うことができ、データ消去動作時間の短縮を行うことができる。この際、第１実施例と第２実施例のどちらを実際に採用するか、また、消去電圧の初期値および段階的にあげる電圧値については、メモリセルの特性により最適な方を選択することができる。場合によっては、製品テスト工程で、オプションROM 等を用いて選択することができるようにすることも可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】図１中のメモリセルアレイの一例としてＮＯＲ型フラッシュメモリのメモリセルアレイのレイアウトを示す平面図。
【図３】図２中のメモリセルアレイにおける一部の領域の等価回路図。
【図４】図１のフラッシュメモリの消去動作の第１実施例を示すフローチャート。
【図５】図１のフラッシュメモリの消去動作における一括消去時の消去電圧の変化の二例を示す図。
【図６】図１のフラッシュメモリの消去動作におけるメモリセルの閾値分布の変化を示す図。
【符号の説明】
【００３８】
１１…コマンド・ユーザ・インターフェース、１２…中央処理装置、１３…読み出し専用メモリ、１４…入出力回路、１５…デコーダ、１６…センスアンプ、１７…メモリセルアレイ、１８…書き込み／消去回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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