(57)【要約】【課題】微細化しても素子分離領域形成のためのリソグラフィが容易となり、かつ製造工程及び製造コストの増加を抑制することが可能な半導体装置及びその製造方法を提供する。【課題手段】トレンチキャパシタが形成されるトレンチＴＩの内壁にカラー絶縁膜５が形成される。このトレンチＴＩ内に斜め方向の一方向から不純物をイオン注入してカラー絶縁膜５の一部にイオンを導入する。イオンが導入されたカラー絶縁膜５の一部５’を、エッチングレートの差を利用してエッチングして除去する。【選択図】図５
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【特許請求の範囲】
【請求項１】
セルトランジスタと共にＤＲＡＭセルを構成するため半導体基板に形成されるトレンチキャパシタを有する半導体装置の製造方法において、
トレンチを半導体基板に形成する工程と、
前記トレンチの側壁に前記半導体基板の表面まで延びるカラー絶縁膜を形成する工程と、
前記トレンチ内にトレンチキャパシタを形成する工程と、
斜め方向の一方向から不純物をイオン注入して前記カラー絶縁膜の一部にイオンを導入する工程と、
イオンが導入された前記カラー絶縁膜の一部を、前記カラー絶縁膜の他の部分に対するエッチングレートの差を利用してエッチングして除去する工程と、
前記トレンチキャパシタの上部のトレンチ内に埋め込みストラップを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
１つのＤＲＡＭセルを構成する前記トレンチキャパシタと前記セルトランジスタとが並ぶ第１方向に沿って連続的に延びるレジストパターンを形成する工程と、
このレジストパターンをマスクとして複数のＤＲＡＭセルを互いに絶縁分離する絶縁分離膜を形成するための素子分離溝を形成する工程と
この素子分離溝に絶縁膜を埋め込んで前記絶縁分離膜を形成する工程と
を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記カラー絶縁膜に重ねて更に追加絶縁膜を形成する工程を更に備え、
前記イオンを導入する工程は、この重ねて形成された追加絶縁膜を介して前記カラー絶縁膜に対して行われ、そのイオン注入エネルギは、前記カラー絶縁膜をイオンが突き抜けない程度に設定されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板の表面に形成される拡散領域により構成されるセルトランジスタと、
前記セルトランジスタと共にＤＲＡＭセルを構成するため前記半導体基板に形成されるトレンチキャパシタと、
前記拡散領域と前記トレンチキャパシタとを接続するため前記半導体基板に埋め込み形成される埋め込みストラップと、
前記埋め込みストラップの側部に形成されるカラー絶縁膜と
を備え、
前記埋め込みストラップは、前記セルトランジスタと反対側において前記半導体基板の表面まで延びる前記カラー絶縁膜により前記半導体基板と絶縁されている
ことを特徴とする半導体装置。
【請求項５】
前記埋め込みストラップは、前記セルトランジスタと対向する側においてシリコン窒化膜により前記半導体基板と絶縁されており、その頂部に接続される表面ストラップにより前記拡散領域と接続されるように構成された請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とその製造方法に係り、特にトレンチキャパシタとセルトランジスタにより構成されるＤＲＡＭセルを持つ半導体装置とその製造方法に関する。
【背景技術】
【０００２】
１トランジスタ／１キャパシタにより構成されるメモリセルを用いたＤＲＡＭでは、高集積化のため、セル面積の縮小が図られている。セル面積を縮小するためには、基本的に、構成要素であるトランジスタとキャパシタの占有面積をそれぞれ低減する必要がある。キャパシタに関しては、小さいセル占有面積のなかで如何に必要とするキャパシタ容量を確保するかが問題であり、キャパシタ絶縁膜の高誘電率化や実効キャパシタ面積増大のための構造等が開発されている。また、キャパシタを基板垂直方向に延びたトレンチキャパシタ構造としたＤＲＡＭも広く用いられている。このトレンチキャパシタ構造の場合、トレンチキャパシタのストレージノード電極と、セルトランジスタのソース／ドレイン拡散層との接続部をどのような構造にするかが重要になる。
【０００３】
その１つとして埋め込みストラップ構造（Buried Strap）が知られている。この埋め込みストラップは、トレンチキャパシタのストレージノード電極とセルトランジスタのソース／ドレイン拡散層とを接続するため、ポリシリコン等の材料をトレンチに埋め込んで形成されるものである。このような埋め込みストラップを含む半導体装置の製造方法は、例えば特許文献１等により知られている。この特許文献１の製造方法では、トレンチキャパシタ上において左右両側のトランジスタ形成領域に接する埋め込みストラップを形成した後、格子状に多数形成されたトレンチキャパシタ毎に、素子分離溝（ＳＴＩ）形成用の島状のレジストパターンを形成する。その後、この島状のレジストパターンをマスクとして埋め込みストラップの片側をエッチングし、このエッチングにより形成された素子分離溝に素子分離絶縁膜を埋め込むことにより、１つのセルトランジスタと１つトレンチキャパシタを接続する埋め込みストラップが形成される。しかし、この特許文献１のような島状のレジストパターンは、素子の微細化が進展するのに従って形成が困難になってきている。
【０００４】
この問題を解決するため、レジストパターンをとびとびの島状に形成することなく所謂ライン・アンド・スペース状のレジストパターンのみにより形成可能な埋め込みストラップを有する半導体装置の製造方法が、非特許文献１により提案されている。この文献の製造方法では、トレンチキャパシタ上において左右両側のトランジスタ形成領域に接する埋め込みストラップを形成した後、トレンチキャパシタのトレンチ内も含めてシリコン窒化膜とアモルファスシリコン膜を全面に堆積する。その後、このアモルファスシリコン膜に対し、斜めイオン注入によりホウ素（Ｂ）等を注入することにより、イオン注入の陰となる部分を除いてアモルファスシリコン膜にＢを導入する。その後、アルカリ系のウエットエッチングにより、Ｂが導入されていない部分のアモルファスシリコン膜をエッチングし、アモルファスシリコン膜が除去された部分のシリコン窒化膜をウエットエッチングによって除去する。その後、残ったアモルファスシリコン膜と、埋め込みストラップとを、シリコン窒化膜をマスクとして除去する。こうして形成された素子分離溝に素子分離絶縁膜を埋め込むことにより、トランジスタ形成領域の片側とのみコンタクトする埋め込みコンタクトが形成される。この非特許文献１の製造方法では、島状に分離されたレジストパターンを形成する必要が無く、微細化が進展した場合にも対応可能であるが、最終的に素子の構成要素とならないアモルファスシリコン膜を形成する分、製造工程数が増え、製造コストが増加するという問題がある。
【特許文献１】特開２００１−１９６５５５号公報、段落［００４４］〜［００４５］
【非特許文献１】J.Amon et al., A highly manufacturable deep trench based DRAM cell layout with a planar array device in a 70nm technology, IEDM Tech. Dig, pg.73, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、微細化しても素子分離領域形成のためのリソグラフィが容易となり、かつ製造工程及び製造コストの増加を抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置の製造方法は、セルトランジスタと共にＤＲＡＭセルを構成するため半導体基板に形成されるトレンチキャパシタを有する半導体装置の製造方法において、トレンチを半導体基板に形成する工程と、前記トレンチの側壁に前記半導体基板の表面まで延びるカラー絶縁膜を形成する工程と、前記トレンチ内にトレンチキャパシタを形成する工程と、斜め方向の一方向から不純物をイオン注入して前記カラー絶縁膜の一部にイオンを導入する工程と、イオンが導入された前記カラー絶縁膜の一部を、前記カラー絶縁膜の他の部分に対するエッチングレートの差を利用してエッチングして除去する工程と、前記トレンチキャパシタの上部のトレンチ内に埋め込みストラップを形成する工程とを備えたことを特徴とする。
【０００７】
本発明の一態様に係る半導体装置は、半導体基板の表面に形成される拡散領域により構成されるセルトランジスタと、前記セルトランジスタと共にＤＲＡＭセルを構成するため前記半導体基板に形成されるトレンチキャパシタと、前記拡散領域と前記トレンチキャパシタとを接続するため前記半導体基板に埋め込み形成される埋め込みストラップと、前記埋め込みストラップの側部に形成されるカラー絶縁膜とを備え、前記埋め込みストラップは、前記セルトランジスタと反対側において前記半導体基板の表面まで延びる前記カラー絶縁膜により前記半導体基板と絶縁されていることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、微細化しても素子分離領域形成のためのリソグラフィが容易となり、かつ製造工程及び製造コストの増加を抑制することが可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
［第１の実施の形態］  図１は、本発明の第１の実施の形態による半導体装置の断面図を示している。この半導体装置は、この半導体基板１に、セルトランジスタと共にＤＲＡＭセルの一部を構成するトレンチキャパシタを備えている。
【００１１】
トレンチキャパシタは、半導体基板１中に形成されたプレート拡散層２と、ノード絶縁膜３と、ストレージノード電極４とから構成される。プレート拡散層２は、トレンチキャパシタ形成のために半導体基板１に形成されたトレンチから砒素（Ａｓ）又はリン（Ｐ）を半導体基板１中にイオン注入した後熱拡散することにより形成される。ノード絶縁膜３は、このトレンチ側壁をにＮＯ膜又はＡｌ２Ｏ３等の高誘電体膜を堆積させることにより形成される。
【００１２】
ストレージノード電極４は、ノード絶縁膜３の形成後、例えばポリシリコンをトレンチ内部に、プレート拡散層２の上面に僅かに達する程度にまで埋め込むことにより形成される。また、トレンチ側壁には、例えばシリコン酸化膜からなるカラー絶縁膜５が形成されている。このカラー絶縁膜５は、前述のプレート拡散層２とセルトランジスタの拡散層とを絶縁分離する機能を有する。
【００１３】
カラー絶縁膜５は、その形成の当所においては、円筒状のトレンチ側壁の全周に亘って形成される。しかしその後の工程では、後述する工程によりセルトランジスタに面する側が一部エッチング除去されて、図１に示すような形状（上部から見た場合、半円弧形状）に形成される。
【００１４】
埋め込みストラップ４Ａは、例えばストレージノード電極４の上部のトレンチ内に、カラー絶縁膜５が除去された部分においてセルトランジスタと接続されるように埋め込まれている。換言すれば、埋め込みストラップ４Ａは、セルトランジスタと反対側において半導体基板１の表面まで延びるカラー絶縁膜５により半導体基板１と絶縁されている。
【００１５】
この埋め込みストラップ４Ａと接する半導体基板１の表面即ちベース領域８に、トレンチキャパシタと共にＤＲＡＭセルを構成するＭＯＳトランジスタが形成される。このトランジスタは、ベース領域８表面に形成されたソース／ドレイン拡散領域９と、このソース／ドレイン拡散領域９の間にゲート絶縁膜１０を介して形成されたゲート電極１１とにより構成される。ゲート電極１１の上面には、ＤＲＡＭのワード線として機能するＷＳｉ層１２が形成される。また、ソース／ドレイン拡散層９の一方は、ビット線となるトランジスタ配線１３に接続される。なお、トランジスタ配線１３やＷＳｉ層１２等を互いに絶縁分離するための層間絶縁膜１４及び１５が形成されている。
【００１６】
このように、本実施の形態の半導体装置では、埋め込みストラップ４Ａのセルトランジスタと反対の側が、分離絶縁溝に埋め込まれた素子分離絶縁膜ではなく、カラー絶縁膜５により分離されるため、後述するように製造工程を簡略化することが出来ると共に、素子の微細化への対応も容易になる。
【００１７】
次に、この第１の実施の形態の半導体装置の製造工程の一例を、図２〜１１を参照して説明する。まず図２に示すように、半導体基板１上に形成したシリコン酸化膜２３とシリコン窒化膜２４をマスクとしてエッチングを行って多数のトレンチＴＩを所定間隔で形成する。このトレンチＴＩの側面上方も含めた半導体基板１の表面全体に、カラー絶縁膜５を例えば２０ｎｍの厚さに形成した後、トレンチＴＩ内にＡｓ又はＰをイオン注入し熱拡散させることにより、プレート拡散層２を形成する。
【００１８】
次に、図３に示すように、トレンチＴＩ内のカラー絶縁膜５が形成されていない部分に、ＮＯ膜又はＡｌ２Ｏ３膜等の高誘電体膜からなるノード絶縁膜３を形成する。続いて、図４に示すように、このトレンチＴＩ内も含めて、ストレージノード電極４の材料となるポリシリコンを堆積させてからドライエッチング法によりエッチバックすることで、ストレージノード電極４を形成する。続いて、図５に示すように、トレンチＴＩに向けて一方向から、具体的にはセルトランジスタと埋め込みストラップ４Ａとがコンタクトする側に向かう方向から、例えばボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、シリコン（Ｓｉ）、又はゲルマニウム（Ｇｅ）等のいずれかをカラー絶縁膜５に対しイオン注入する。一方向のみからイオン注入がなされるため、カラー絶縁膜５の一部５’のみにイオン注入がなされ、イオン注入の陰となるその他の部分にはイオン注入がなされない。なお、Ｂ、Ｐ、Ａｓ、Ｓｂ等を用いた場合には、８００℃程度の短時間の熱処理の工程を追加してもよい。
【００１９】
続いて、カラー絶縁膜５に対しフッ化水素（ＨＦ）を含む薬液又はＨＦベイパー等を用いてウエットエッチングを施す。このとき、イオン注入がされた部分５’は、イオン注入がされない他の部分に対して高いエッチングレートを有していることにより、図６に示すように、部分５’のみがエッチングされ、カラー絶縁膜５の他の部分即ちイオン注入の陰となりイオン注入がされなかった部分は残存する。
【００２０】
この後、トレンチＴＩ内のストレージノード電極４上も含めた全面に、Ａｓ又はＰ等の不純物が添加されたポリシリコンを堆積させた後エッチバックすることにより、図７に示すような埋め込みコンタクト４Ａが形成される。埋め込みコンタクト４Ａは、セルトランジスタが形成される側のベース領域８と接触するように形成される。
【００２１】
このときのトレンチＴＩを上方から見た平面図を図８に示す。円筒状に形成された多数のトレンチＴＩが、半導体基板１上に格子状に配列され、ここにトレンチキャパシタが形成されると共に、このトレンチキャパシタに隣接して図示しないセルトランジスタが形成されＤＲＡＭセルを構成している。図１は、この図８のＡ−Ａ’断面図である。図８に示すように、イオン注入がされずウエットエッチングにより除去されなかったカラー絶縁膜５が、図８中トレンチＴＩの左側側面、即ちセルトランジスタと反対側の側面に沿って半円弧状に形成されている。これにより、埋め込みストラップ４Ａは、接続されるべきセルトランジスタが形成される側においてのみベース領域８と接し、反対側においてはカラー絶縁膜５によりベース領域８とは絶縁分離されている。
【００２２】
このように形成された各ＤＲＡＭセルをＢ−Ｂ’方向において絶縁分離する素子分離溝を形成するため、図９、及び図９のＡ−Ａ’、Ｂ−Ｂ’方向の断面図である図１０に示すように、ライン・アンド・スペース状のレジストパターンＭ１を形成する。そして図１１に示すように、このレジストパターンＭ１をマスクとしてエッチングを行い、Ａ−Ａ’方向を長手方向とするトレンチＴＪを形成する。このエッチングにより、マスクＭ１で覆われていない埋め込みキャパシタ４Ａ及びカラー絶縁膜５の端部（図９のハッチングの掛かっていない部分）も同時にエッチング除去される。このトレンチＴＪにシリコン酸化膜をＣＶＤ法により堆積させ、シリコン窒化膜２４をストッパとしてＣＭＰ法により平坦化することにより、トレンチＴＪに素子分離絶縁膜（図示は省略）が形成される。トレンチＴＪに埋め込まれたこのような素子分離絶縁膜により各ＤＲＡＭセルをＢ−Ｂ’方向で絶縁分離することができる。
【００２３】
ここで、従来技術である特許文献１の製造方法を図１２を参照して簡単に説明する。この方法では、埋め込みストラップ４Ａをトレンチ全体に亘って埋め込んだ後、図１２に示すように、このトレンチを部分的に覆うレジストパターンＭ１’を形成し、これをマスクとして埋め込みストラップ４Ａの片側のみ（セルトランジスタと反対側のみ）に絶縁分離用のトレンチを形成する。このように、レジストパターンＭ１’として、トレンチキャパシタ毎に分断された島状のパターンを形成する必要があるため、微細化への対応が困難である。この点、本実施の形態の製造方法では、マスクパターンＭ１は、トレンチキャパシタとセルトランジスタとが並ぶ方向に沿って連続的に延びる、所謂ライン・アンド・スペースのレジストパターンとすることができる。従って、微細化への対応も容易である。
【００２４】
［第２の実施の形態］  次に、本発明の第２の実施の形態に係る半導体装置の製造工程を、図１３〜１５を参照して説明する。この実施の形態の半導体装置の製造工程は、図１〜図４の工程までは第１の実施の形態と同様に実行される。ただしその後、図１３に示すように、カラー絶縁膜５の上に更に追加絶縁膜としてシリコン酸化膜５Ａを全面に堆積させる点で、第１の実施の形態と異なっている。そして、シリコン酸化膜５Ａに対し、図１４に示すように、斜め方向の一方向からイオン注入を行って、シリコン酸化膜５Ａの一部５Ａ’、及びその一部５Ａ’の裏面に存在するカラー絶縁膜５の表面側（裏面までは達しない）に、イオンを導入する。注入するイオンは、第１の実施の形態と同様に、例えばボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）のいずれかから選択され得る。Ｂ、Ｐ、Ａｓ、Ｓｂ等を用いた場合には、８００℃程度の短時間の熱処理の工程を追加してもよい。ここでは、イオン注入エネルギを適切に選択することで、注入されたイオンがカラー絶縁膜５の途中、表面側の途中で止まり、裏面側には達せず、即ちカラー絶縁膜５の裏面側に突き抜けないようにする。これにより、注入されるイオンがベース領域８にまで達し、メモリセルトランジスタの特性を悪化させたり、ベース領域８における結晶欠陥が発生したりすることを防止することができる。
【００２５】
次に、フッ化水素（ＨＦ）を含む薬液又はＨＦべーパ等を用いてエッチングを行う。シリコン酸化膜５Ａ及びカラー絶縁膜５のうち、イオン注入がされた部分はエッチングレートが高く、イオン注入の陰になってイオン注入がされなかった部分はエッチングレートが低い。このため、イオン注入がされた部分５Ａ’が先にエッチング除去され、陰になった部分、及び部分５Ａ’の裏面側のカラー絶縁膜５は、部分５Ａ’の除去後も残存される。その後エッチングを続行することにより、トレンチＴＩ内のシリコン酸化膜５Ａ、及び部分５Ａ’の裏面に残存されていたカラー絶縁膜５（イオン注入がなされた側のカラー絶縁膜５）が除去され、図１５に示すように、第１の実施の形態の図６と同じ状態が得られる。ただし、上述のように、メモリセルトランジスタの特性を悪化させたり、ベース領域８における結晶欠陥が発生したりすることを防止することができる分、第２の実施の形態の方が第１の実施の形態に比べ有利である。図１５の形態が得られた後は、図７〜図１１で説明したのと同様の手順により、図１に示すような半導体装置を得ることができる。
【００２６】
［第３の実施の形態］  次に、本発明の第３の実施の形態に係る半導体装置及びその製造工程を、図１６〜２２を参照して説明する。この実施の形態は、埋め込みストラップ４Ａが直接セルトランジスタの拡散領域９と接触するのではなく、その表面に形成された表面ストラップを介して拡散領域９と接触するような半導体装置及びその製造方法である点で、上記の実施の形態と異なっている。
【００２７】
図６又は図１５までの製造工程は、上記の実施の形態と同様である。ただし、図１６に示すように、カラー絶縁膜５のエッチング後に露出したベース領域８も含めて、トレンチＴＩの内壁にシリコン窒化膜１６を形成する点で、上記の実施の形態と異なっている。シリコン窒化膜１６は、トレンチＴ１内も含めた全面にＣＶＤ法により堆積された後ドライエッチングによりエッチバックすることで、トレンチＴ１内の側壁のみに残存させられる。また、このシリコン窒化膜１６の膜厚は、カラー絶縁膜５の膜厚に比べて十分薄くされる。一例として、カラー絶縁膜５の膜厚が２０ｎｍである場合、シリコン窒化膜１６の膜厚は、５ｎｍ程度とされる。その後、Ａｓ又はＰ等の不純物が添加されたポリシリコンをトレンチＴＩ内も含めて堆積させてエッチバックすることにより、埋め込みストラップ４Ａを形成する（図１７）。続いて、ウエットエッチングにより側壁に露出しているシリコン窒化膜１６を除去する（図１８）。
【００２８】
続いて、周知のＭＯＳＦＥＴ工程を実行して図１９のように拡散領域９やゲート構造（１１、１２）を形成する。なお、図１９中、２５はゲート構造を形成するためのレジストパターンである。その後、レジストパターン２５をアッシングにより除去し、層間絶縁膜１４をＣＶＤ法により全面に堆積した後、トランジスタ配線１３を形成するためのスペースを形成すべくドライエッチングを行い、そのスペースに更にＢＰＳＧ絶縁膜１５を埋め込んで、図２０の構造を得る。
【００２９】
更に、リソグラフィ及びドライエッチングを用いて、埋め込みストラップ４Ａの図２１中右上に達するトレンチをシリコン窒化膜１４及びＢＰＳＧ絶縁膜１５に形成し、このトレンチにＡｓ又はＰが添加されたポリシリコンを埋め込み、エッチバックすることにより表面ストラップ４Ｂを形成する。この表面ストラップ４Ｂと、埋め込みストラップ４Ａとにより、トレンチキャパシタとセルトランジスタの拡散領域９とが接続される。この上にＢＰＳＧ絶縁膜１５’を更に堆積させた後、トランジスタ配線１３を周知の方法により形成して、図２２に示すような本実施の形態の半導体装置が完成する。
【００３０】
この実施の形態では、セルトランジスタの拡散領域９と対向する側においても、埋め込みストラップ４Ａとベース領域８との間にシリコン窒化膜１６が介在されているため、ストレージノード電極４や埋め込みストラップ４ＡからＡｓ、Ｐなどの不純物がベース領域８に拡散してセルトランジスタの特性を悪化させる等の問題が生じない。また、シリコン窒化膜１６はカラー絶縁膜５に比べ膜厚を小さくすることができるので、表面ストラップ４Ｂと埋め込みストラップ４Ａとのリソグラフィ時の位置合わせマージンを十分に確保することが可能である。
【００３１】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態による半導体装置の断面図を示している。
【図２】第１の実施の形態による半導体装置の製造工程を示している。
【図３】第１の実施の形態による半導体装置の製造工程を示している。
【図４】第１の実施の形態による半導体装置の製造工程を示している。
【図５】第１の実施の形態による半導体装置の製造工程を示している。
【図６】第１の実施の形態による半導体装置の製造工程を示している。
【図７】第１の実施の形態による半導体装置の製造工程を示している。
【図８】第１の実施の形態による半導体装置の製造工程を示している。
【図９】第１の実施の形態による半導体装置の製造工程を示している。
【図１０】第１の実施の形態による半導体装置の製造工程を示している。
【図１１】第１の実施の形態による半導体装置の製造工程を示している。
【図１２】従来のトレンチキャパシタ構造の半導体装置の製造工程を示している。
【図１３】本発明の第２の実施の形態による半導体装置の製造工程を示している。
【図１４】本発明の第２の実施の形態による半導体装置の製造工程を示している。
【図１５】本発明の第２の実施の形態による半導体装置の製造工程を示している。
【図１６】本発明の第３の実施の形態による半導体装置の製造工程を示している。
【図１７】本発明の第３の実施の形態による半導体装置の製造工程を示している。
【図１８】本発明の第３の実施の形態による半導体装置の製造工程を示している。
【図１９】本発明の第３の実施の形態による半導体装置の製造工程を示している。
【図２０】本発明の第３の実施の形態による半導体装置の製造工程を示している。
【図２１】本発明の第３の実施の形態による半導体装置の製造工程を示している。
【図２２】本発明の第３の実施の形態による半導体装置の断面図を示している。
【符号の説明】
【００３３】
１・・・半導体基板、  ２・・・プレート拡散層、  ３・・・ノード絶縁膜、  ４・・・ストレージノード電極、  ４Ａ・・・埋め込みストラップ、  ４Ｂ・・・表面ストラップ、  ５・・・カラー絶縁膜、  ５Ａ・・・シリコン酸化膜、  ８・・・ベース領域、  ９・・・ソース／ドレイン拡散層、  １０・・・ゲート絶縁膜、  １１・・・ゲート電極、  １２・・・ＷＳｉ層、  １３・・・トランジスタ配線、  １４・・・層間絶縁膜、  １５・・・層間絶縁膜、  １６・・・シリコン窒化膜、  ２３・・・シリコン酸化膜、  ２４・・・シリコン窒化膜、  Ｍ１、Ｍ１’・・・フォトレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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