(57)【要約】【課題】パワートランジスタを有する半導体装置の小型化を推進することができる。【解決手段】半導体基板１の主面上のエピタキシャル層２の主面にはパワーＭＯＳＦＥＴＱが形成されている。このパワーＭＯＳＦＥＴＱのソース用のｎ＋型ソース領域拡散層１１はプラグ２３ｂを通じてソース電極２４Ｓに電気的に接続されている。このソース電極２４Ｓは、金属で形成されたリーチスルー層プラグＰＬに電気的に接続されている。このリーチスルー層プラグＰＬは、絶縁膜２０，１４、ゲート絶縁膜４およびエピタキシャル層２を貫通して半導体基板１の主面に達するリーチスルー溝１５内に形成されており、そのリーチスルー溝１５の底部の半導体基板１に形成されたｐ＋型拡散層１６に電気的に接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面上に形成され、前記半導体基板よりも不純物濃度が低い第１導電型の半導体層と、
前記半導体層上に形成された集積回路素子と、
前記半導体層上に、前記集積回路素子を覆うように形成された絶縁膜と、
前記絶縁膜の上面から前記半導体層を貫通し前記半導体基板に達するように掘られた溝と、
前記溝の内部に埋め込まれた状態で形成され、前記半導体層の上層に形成された配線を通じて前記集積回路素子に電気的に接続された金属プラグと、
前記半導体基板において、前記溝の底部の前記金属プラグとの接触領域に形成され、前記金属プラグに電気的に接続される第１導電型の半導体領域とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板は、シリコンからなり、前記金属プラグの少なくとも前記半導体基板に接触する部分は、シリサイド化反応することが可能な材料からなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項４】
厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面上に形成され、前記半導体基板よりも不純物濃度が低い第１導電型の半導体層と、
前記半導体層上に形成された集積回路素子と、
前記半導体層上に、前記集積回路素子を覆うように形成された第１絶縁膜と、
前記第１絶縁膜の上面から前記半導体層を貫通し前記半導体基板に達するように掘られた溝と、
前記溝の内部に埋め込まれた状態で形成され、前記半導体層の上層に形成された配線を通じて前記集積回路素子に電気的に接続された金属プラグと、
前記半導体基板において、前記溝の底部の前記金属プラグとの接触領域に形成され、前記金属プラグに電気的に接続される第１導電型の半導体領域とを有し、
前記集積回路素子は、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層において、前記ゲート電極の一方の片側に形成され、前記第１導電型とは反対の第２導電型のソース用の半導体領域と、
前記半導体層において、前記ゲート電極の他方の片側に形成された第２導電型のドレイン用の半導体領域とを備え、
前記ソース用の半導体領域は、
前記ゲート電極の一方の片側の端部から前記半導体層の主面に沿って、前記ゲート電極から離間する方向に延びる第２導電型の第１半導体領域と、
前記第１半導体領域に電気的に接続された領域であって、前記ゲート電極側の端部が、前記第１半導体領域のゲート電極側の端部よりも、前記ゲート電極から離れた位置になるように形成され、前記第１半導体領域よりも不純物濃度が高くなるように形成された第２導電型の第２半導体領域とを有しており、
前記ドレイン用の半導体領域は、
前記ゲート電極の他方の片側の端部から前記半導体層の主面に沿って、前記ゲート電極から離間する方向に延びる第２導電型の第３半導体領域と、
前記第３半導体領域に電気的に接続された領域であって、前記ゲート電極側の端部が、前記第３半導体領域のゲート電極側の端部よりも、前記ゲート電極から離れた位置になるように形成され、前記第３半導体領域よりも不純物濃度が高くなるように形成された第２導電型の第４半導体領域とを有しており、
前記ソース用の半導体領域の前記第２半導体領域は、前記配線を通じて前記金属プラグに電気的に接続され、前記金属プラグを通じて前記第１導電型の半導体領域に電気的に接続され、前記第１導電型の半導体領域を通じて前記半導体基板の前記第２主面のソース電極に電気的に接続されていることを特徴とする半導体装置。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）厚さ方向に互いに反対側に位置する第１主面および第２主面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記半導体基板の第１主面上に第１導電型の半導体層を形成する工程、
（ｃ）前記半導体層上に集積回路素子を形成する工程、
（ｄ）前記集積回路素子を覆うように前記半導体層上に絶縁膜を形成する工程、
（ｅ）前記絶縁膜の上面から前記半導体層を貫通して前記半導体基板に達する溝を形成する工程、
（ｆ）前記溝の底部に所望の不純物を導入することにより第１導電型の半導体領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記溝内に金属プラグを形成する工程、
（ｈ）前記金属プラグと前記集積回路素子とを電気的に接続する配線を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パワートランジスタを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明者が検討したパワートランジスタは、例えばパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、以下のような構成を有している。
【０００３】
パワーＭＯＳ・ＦＥＴが形成された半導体チップは、半導体基板と、その主面上に形成されたエピタキシャル層とを有している。半導体基板およびエピタキシャル層は、共に、例えばｐ型のシリコンからなるが、エピタキシャル層の不純物濃度の方が、半導体基板の不純物濃度よりも低く設定されている。
【０００４】
このエピタキシャル層の主面上には、ゲート絶縁膜を介してゲート電極が形成されている。また、エピタキシャル層の主面において、ゲート電極の一方の片側には、ドレイン用の半導体領域が形成され、ゲート電極の他方の片側には、ソース用の半導体領域が形成されている。
【０００５】
ドレイン用の半導体領域は、ｎ−型の半導体領域と、これに電気的に接続されたｎ＋型の半導体領域とを有している。このドレイン側のｎ＋型の半導体領域の端部は、ゲート電極の一方の片側の端部からｎ−型の半導体領域の分だけ離れた位置に設けられている（オフセットゲート構成）。これにより、ドレイン耐圧を確保することが可能となっている。
【０００６】
ソース用の半導体領域は、ｎ−型の半導体領域と、これに電気的に接続されたｎ＋型の半導体領域とを有している。このソース側のｎ＋型の半導体領域の端部も、ゲート電極の他方の片側の端部からｎ−型の半導体領域の分だけ離れた位置に設けられているが、ｎ−型の半導体領域の長さが、上記ドレイン側のｎ−型の半導体領域よりも短い。
【０００７】
このソース用の半導体領域は、プラグを通じてエピタキシャル層上の配線に引き出され、さらにその配線を通じて、エピタキシャル層に形成されたリーチスルー領域に電気的に接続されている。このリーチスルー領域は、例えばｐ＋型の半導体領域またはｐ＋型の多結晶シリコンによって形成されており、エピタキシャル層の主面から半導体基板に達するように設けられている。すなわち、パワーＭＯＳ・ＦＥＴのソース用の半導体領域は、リーチスルー領域を通じて半導体基板と電気的に接続されている。これにより、半導体基板は、ソース電極として機能するようになっている。その結果、ソースインダクタンスの低減および動作領域の安全性を確保することが可能となっている。
【０００８】
リーチスルー領域をｐ＋型の半導体領域により形成するには、例えば以下のようにする。すなわち、エピタキシャル層に、ｐ型の不純物であるホウ素（Ｂ）をイオン注入した後、例えば１１００℃相当の熱拡散処理を施すことにより、その不純物で形成されるｐ＋型の半導体領域が半導体基板に接続するまで引き延ばす、というものである。
【０００９】
また、リーチスルー領域をｐ＋型の多結晶シリコンにより形成するには、例えば以下のようにする。すなわち、まず、エピタキシャル層に、その主面から半導体基板に達するような溝を形成した後、その溝内にホウ素を含有する多結晶シリコンを化学気相成長法（Chemical Vapor Deposition：ＣＶＤ）によって埋め込む。続いて、上記溝の外部の多結晶シリコンをエッチングすることにより、溝内に多結晶シリコンのプラグを形成する。その後、熱処理を施すことにより多結晶シリコンのプラグを活性化する。
【００１０】
このようなリーチスルー領域をｐ型の多結晶シリコンで形成する技術については、例えば特開２００５−３２７８２７号公報（特許文献１参照）に開示がある。
【特許文献１】特開２００５−３２７８２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、本発明者は、上記構成のパワートランジスタを有する半導体装置においては、以下の課題あることを見出した。
【００１２】
すなわち、リーチスルー領域をｐ＋型の半導体領域により形成する場合、ｐ＋型の半導体領域と半導体基板との接続のために熱拡散処理を用いているため、不純物が横方向（半導体基板の主面に沿う方向）にも拡散してしまうため、レイアウトの縮小に対して課題がある。
【００１３】
また、リーチスルー領域をｐ＋型の多結晶シリコンにより形成する場合、リーチスルー領域形成用の多結晶シリコンの活性化のための熱処理は、リーチスルー領域をｐ＋型の半導体領域により形成する際の熱拡散処理に比べて、低温で短い時間で充分である。しかし、エピタキシャル層の主面に、ＳＴＩ（Shallow Trench Isolation）と称する溝型の分離部を形成する際の熱処理の影響を受けるため、リーチスルー領域形成用の多結晶シリコン中の不純物が横方向（半導体基板の主面に沿う方向）に拡散する課題を避けることができない。
【００１４】
そこで、本発明の目的は、パワートランジスタを有する半導体装置の小型化を推進することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、本発明は、半導体基板の主面上の半導体層上の配線と、半導体基板の裏面の電極とを電気的に接続するために、半導体層の主面から半導体層を貫通して半導体基板に達するように設けられた接続領域を金属で形成するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
すなわち、半導体基板の主面上の半導体層上の配線と、半導体基板の裏面の電極とを電気的に接続するために、半導体層の主面から半導体層を貫通して半導体基板に達するように設けられた接続領域を金属で形成することにより、接続領域からの不純物拡散を無くせるので、パワートランジスタを有する半導体装置の小型化を推進することができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（実施の形態１）
本実施の形態１の半導体装置は、例えば携帯電話等のような移動体通信装置を構成する高周波（Radio Frequency：ＲＦ）パワーモジュールに使用されるものである。
【００２２】
図１は本実施の形態１の半導体装置の要部平面図、図２は図１のＸ−Ｘ線の断面図を示している。
【００２３】
半導体基板１は、例えば比抵抗が５ｍΩｃｍ程度のｐ型単結晶シリコンからなり、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。
【００２４】
この半導体基板１の主面には、エピタキシャル層（半導体層）２が形成されている。エピタキシャル層２は、例えば比抵抗が２０Ωｃｍ程度、膜厚が２μｍ程度のｐ型単結晶シリコンからなる。このエピタキシャル層２の不純物濃度は、半導体基板１の不純物濃度よりも低くなっている。
【００２５】
このエピタキシャル層２の主面には、素子分離用のフィールド絶縁膜ＦＬが形成されている。フィールド絶縁膜ＦＬは、例えば酸化シリコン（ＳｉＯ２等）によって形成されている。このフィールド絶縁膜ＦＬで規定された活性領域内にパワーＭＯＳＦＥＴ（集積回路素子）Ｑが形成されている。
【００２６】
また、エピタキシャル層２の主面の一部にはｐ型ウエル３が形成されている。このｐ型ウエル３はパワーＭＯＳＦＥＴＱのドレインからソースへの空乏層の伸びを抑えるパンチスルーストッパとしての機能を有している。
【００２７】
ｐ型ウエル３の主面上には、例えば酸化シリコンからなるゲート絶縁膜４を介してパワーＭＯＳＦＥＴＱのゲート電極５が形成されている。このゲート電極５は、例えばｎ型の多結晶シリコン膜とタングステンシリサイド（ＷＳｉＸ）膜とを下層から順に積み重ねることで形成されている。ゲート電極５上には、例えば酸化シリコンからなるキャップ絶縁膜６が形成されている。ゲート電極５の下部のｐ型ウエル３はパワーＭＯＳＦＥＴＱのチャネルが形成される領域（チャネル形成領域）となる。
【００２８】
エピタキシャル層２の内部のチャネル形成領域を挟んで互いに離間する領域にはパワーＭＯＳＦＥＴＱのソース（ソース用の半導体領域）、ドレイン（ドレイン用の半導体領域）が形成されている。すなわち、パワーＭＯＳＦＥＴＱは、エピタキシャル層２の主面において、ゲート電極５の一方の片側に形成されたソースと、ゲート電極５の他方の片側に形成されたドレインと、これらの間に形成されるチャネル形成領域とを有している。
【００２９】
ドレインは、上記チャネル形成領域に接するｎ−型オフセットドレイン領域拡散層（第３半導体領域）７と、このｎ−型オフセットドレイン領域拡散層７に接しチャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域拡散層（第４半導体領域）１０とを有している。ｎ−型オフセットドレイン領域拡散層７は、ゲート電極５の他方の片側の端部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。また、ｎ＋型ドレイン領域拡散層１０は、ｎ−型オフセットドレイン領域拡散層７に電気的に接続され、そのｎ−型オフセットドレイン領域拡散層７との接続部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。また、ドレイン領域の不純物濃度は、ｎ−型オフセットドレイン領域拡散層７の方が、ｎ＋型ドレイン領域拡散層１０に比べて低いものである。また、ｎ＋型ドレイン領域拡散層１０は、ｎ−型オフセットドレイン領域拡散層７に内包されている。
【００３０】
このオフセットドレイン構造により、ゲート電極５とドレインとの間に空乏層が広がるようになる結果、ゲート電極５とその近傍のｎ−型オフセットドレイン領域拡散層７との間に形成される帰還容量（Ｃｇｄ）は小さくなる。
【００３１】
一方、パワーＭＯＳＦＥＴＱのソースは、ｎ−型ソース領域拡散層（第１半導体領域）８と、このｎ−型ソース領域拡散層８に接しチャネル形成領域から離間して形成されたｎ＋型ソース領域拡散層（第２半導体領域）１１とを有している。ｎ−型ソース領域拡散層８は、ゲート電極５の一方の片側の端部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。また、ｎ＋型ソース領域拡散層１１は、ｎ−型ソース領域拡散層８に電気的に接続され、ｎ−型ソース領域拡散層８との接続部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。また、ソース領域の不純物濃度は、ｎ−型ソース領域拡散層８の方が、ｎ＋型ソース領域拡散層１１に比べて低いものである。また、ｎ＋型ソース領域拡散層１１は、ｎ−型ソース領域拡散層８に内包されている。
【００３２】
また、ｎ−型ソース領域拡散層８の下部にはソースからチャネル領域への不純物広がりを抑制し、さらに短チャネル効果を抑制するためのｐ型ハロー形成拡散層１２が形成されている。
【００３３】
エピタキシャル層２の主面上には、上記パワーＭＯＳＦＥＴＱを覆うように、例えば酸化シリコンからなる絶縁膜９が堆積されている。さらに、この絶縁膜９上には、例えば酸化シリコンからなる絶縁膜１４が堆積されている。
【００３４】
本実施の形態１の半導体装置では、上記絶縁膜１４の上面からエピタキシャル層２を貫通し半導体基板１に達するようにリーチスルー溝１５が掘られており、そのリーチスルー溝１５内にリーチスルー層プラグ（金属プラグ）ＰＬが埋め込まれている。
【００３５】
リーチスルー層プラグＰＬは、平面的には、ｎ＋型ソース領域拡散層１１の端部（ｎ−型ソース領域拡散層８と接する側と反対側の端部、ゲート電極５側とは反対側の端部）側に配置されている。このリーチスルー層プラグＰＬは、バリアメタル１７と、バリアメタル１７に全体的に囲まれるようにリーチスルー溝１５内に埋め込まれた埋め込み金属１８とを有している。
【００３６】
バリアメタル１７は、後述のように、例えばチタン（Ｔｉ）とその上に堆積された窒化チタン（ＴｉＮ）との積層膜で形成されているが、そのチタンと半導体基板１との接触部においては、チタンとシリコンとが反応してチタンシリサイド層が形成されている。これにより、リーチスルー層プラグＰＬと半導体基板１との接触部はオーミック接触となっている。このため、リーチスルー層プラグＰＬと半導体基板１との接触抵抗を低減することが可能になっている。
【００３７】
また、埋め込み金属１８は、例えばタングステンのような高融点金属からなり、バリアメタル１７よりも厚く形成されている。なお、本明細書中において高融点金属とは、例えばアルミニウム（Ａｌ）の融点よりも高い融点を持つ金属、あるいはバリアメタル１７とシリコンとを反応させてシリサイド化する時の温度よりも高い融点を持つ金属を言う。
【００３８】
このようなリーチスルー層プラグＰＬの側面に接するエピタキシャル層２中には、ｐ型ウエル３との接触抵抗を下げるためのｐ＋型拡散層１３が形成されている。
【００３９】
また、リーチスルー溝１５の底部から露出される半導体基板１の部分において、リーチスルー溝１５内のリーチスルー層プラグＰＬが接触する部分には、リーチスルー層プラグＰＬに電気的に接続されるｐ＋型拡散層１６が形成されている。
【００４０】
このｐ＋型拡散層１６が無いと、リーチスルー層プラグＰＬと半導体基板１との接触部分に上記シリサイド層を形成しようとしたときに半導体基板１中の不純物の吸い上げ現象が生じ、リーチスルー層プラグＰＬと半導体基板１との接触抵抗が増大する問題がある。この不純物の吸い上げ現象は、半導体基板１の不純物濃度自体を高くすれば生じないが、半導体基板１の不純物濃度を高くすると、半導体基板１の主面上にエピタキシャル層２を上手く形成することができなくなるという他の問題が生じてしまう。
【００４１】
そこで、本実施の形態１では、リーチスルー溝１５の底部から露出される半導体基板１の部分において、リーチスルー溝１５内のリーチスルー層プラグＰＬが接触する部分にｐ＋型拡散層１６を設けた。これにより、エピタキシャル層２の形成を阻害することなく、リーチスルー層プラグＰＬと半導体基板１とをオーミック接触にすることができるので、リーチスルー層プラグＰＬと半導体基板１との接触抵抗を下げることができる。すなわち、リーチスルー層プラグＰＬと半導体基板１とを低抵抗な状態で電気的に接続することができる。
【００４２】
このようなリーチスルー層プラグＰＬの上面および絶縁膜１４の上面上には、リーチスルー上部電極１９が設けられている。また、絶縁膜１４の上面上には、上記リーチスルー上部電極１９の表面を覆うように、例えば酸化シリコンからなる絶縁膜２０が堆積されている。絶縁膜２０には、上記リーチスルー上部電極１９に達するコンタクトホール２１が形成されている。リーチスルー上部電極１９は、コンタクトホール２１内のプラグ（配線）２３ａに電気的に接続されている。
【００４３】
プラグ２３ａは、上記リーチスルー層プラグＰＬと同様の構成とされている。すなわち、プラグ２３ａは、バリアメタル１７と、バリアメタル１７に全体的に囲まれるようにコンタクトホール２１内に埋め込まれた埋め込み金属１８とを有している。バリアメタル１７および埋め込み金属１８の構成（材料や厚さ）も上記したのと同じである。
【００４４】
このようにリーチスルー上部電極１９には、プラグ２３ａのバリアメタル１７が接触するので、バリアメタル１７の材料との間で反応し難い材料を使用することが好ましい。ここでは、リーチスルー上部電極１９の材料として、例えば窒化チタン（ＴｉＮ）膜等のような高融点金属膜が使用されている。これにより、プラグ２３ａのバリアメタル１７とリーチスルー上部電極１９との間での反応を抑制または防止できるので、プラグ２３ａとリーチスルー上部電極１９との接触抵抗の増大を抑制または防止できる。
【００４５】
また、絶縁膜１４，２０には、上記パワーＭＯＳＦＥＴＱのソース（ｎ＋型ソース領域拡散層１１）とドレイン（ｎ＋型ドレイン領域拡散層１０）との上部に達するコンタクトホール２２が形成されている。上記パワーＭＯＳＦＥＴＱのソース（ｎ＋型ソース領域拡散層１１）とドレイン（ｎ＋型ドレイン領域拡散層１０）とは、それぞれコンタクトホール２２内のプラグ（配線）２３ｂに電気的に接続されている。
【００４６】
プラグ２３ｂも、上記リーチスルー層プラグＰＬと同様の構成とされており、バリアメタル１７と、バリアメタル１７に全体的に囲まれるようにコンタクトホール２２内に埋め込まれた埋め込み金属１８とを有している。バリアメタル１７および埋め込み金属１８の構成（材料や厚さ）も上記したのと同じである。プラグ２３ｂと、ｎ＋型ソース領域拡散層１１およびｎ＋型ドレイン領域拡散層１０との接触部にはチタンシリサイド層が形成されており、オーミック接触となっている。
【００４７】
上記リーチスルー上部電極１９に電気的に接続されたプラグ２３ａおよびｎ＋型ソース領域拡散層１１に電気的に接続されたプラグ２３ｂの上面は、ソース電極（配線）２４Ｓに直接接触されている。すなわち、パワーＭＯＳＦＥＴＱのソース（ｎ＋型ソース領域拡散層１１）は、プラグ２３ｂを通じてソース電極２４Ｓに電気的に接続され、このソース電極２４Ｓおよびプラグ２３ａを通じてリーチスルー上部電極１９およびリーチスルー層プラグＰＬに電気的に接続され、さらにリーチスルー層プラグＰＬを通じて半導体基板１に電気的に接続されている。これにより、半導体基板１は、ソース電極として機能するようになっている。その結果、ソースインダクタンスの低減および動作領域の安全性を確保することが可能となっている。
【００４８】
一方、ｎ＋型ドレイン領域拡散層１０に電気的に接続されたプラグ２３ｂの上面は、ドレン電極２４Ｄに直接接触されている。すなわち、パワーＭＯＳＦＥＴＱのドレイン（ｎ＋型ドレイン領域拡散層１０）は、プラグ２３ｂを通じてドレイン電極２４Ｄに電気的に接続されている。ソース電極２４Ｓ及びドレイン電極２４Ｄは、例えばアルミニウム（Ａｌ）合金膜を主体とする導電膜で構成されている。
【００４９】
絶縁膜２０上には、上記ドレイン電極２４Ｄおよびソース電極２４Ｓの表面を覆うように、例えば酸化シリコンからなる絶縁膜２６が堆積されている。この絶縁膜２６には、上記ドレイン電極２４Ｄおよびソース電極２４Ｓに達するスルーホール２７が形成されている。
【００５０】
ドレイン電極２４Ｄおよびソース電極２４Ｓのそれぞれは、上記スルーホール２７を介して配線２８に電気的に接続されている。配線２８は、例えばアルミニウム（Ａｌ）合金膜を主体とする導電膜で構成されている。
【００５１】
また、絶縁膜２６上には、配線２８の表面を覆うように、表面保護膜２９が堆積されている。この表面保護膜２９は、最上層の絶縁膜であり、例えば酸化シリコン膜と窒化シリコン膜とを下層から順に積み重ねることで形成されている。一方、半導体基板１の裏面（第２主面）には、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、Ｎｉ膜および金（Ａｕ）膜の積層膜からなるソース裏面電極３０が形成されている。
【００５２】
次に、本実施の形態１の半導体装置の製造方法の一例を図３〜図１７により工程順に説明する。なお、図３〜図１７は、本実施の形態１の半導体装置の製造工程中における半導体基板１の要部断面図を示している。
【００５３】
まず、図３に示すように、厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を持つ半導体基板１を用意する。この段階の半導体基板１は、半導体ウエハと称する平面略円形状の半導体薄板であり、例えばｐ型単結晶シリコンによって形成されている。
【００５４】
続いて、この半導体基板１の主面上に、周知のエピタキシャル成長法を用いて、ｐ型単結晶シリコンからなるエピタキシャル層２を形成する。その後、半導体基板１に対して熱処理を施すことにより、エピタキシャル層２の主面上に、例えば酸化シリコンからなる絶縁膜３１を約２３ｎｍ程度の厚さで形成する。
【００５５】
その後、周知のリソグラフィ技術を用いてフォトレジスト膜３２をパターニングし、これをマスクとして、例えばホウ素（Ｂ）をエピタキシャル層２にイオン注入することでパンチスルーストッパ用のｐ型ウエル３を形成する。このときのイオン注入条件は、例えば第１回目が加速エネルギー２００ｋｅＶ、ドーズ量２．０×１０１３／ｃｍ２、第２回目が加速エネルギー５０ｋｅＶ、ドーズ量５．０×１０１２／ｃｍ２である。
【００５６】
次いで、フォトレジスト膜３２を除去する。続いて、エピタキシャル層２の主面をフッ酸等により洗浄した後、例えば約８００℃で熱処理することによって、図４に示すように、エピタキシャル層２の主面に、例えば膜厚１１ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜４を形成する。
【００５７】
このゲート絶縁膜４は、熱酸化膜に代えて、窒素を含む酸化シリコン膜いわゆる酸窒化膜を適用しても良い。また、ゲート絶縁膜４は、上部にＣＶＤ法で酸化シリコン膜を堆積した２層酸化膜で形成しても良い。
【００５８】
その後、ゲート絶縁膜４の上部にゲート電極５を形成する。例えばこのゲート電極５は、次のように形成する。まず、例えば膜厚１００ｎｍ程度のｎ型多結晶シリコン膜をゲート絶縁膜４上にＣＶＤ法によって堆積した後、その上に、例えば膜厚１５０ｎｍ程度のタングステンシリサイド（ＷＳｉＸ）膜をＣＶＤ法で堆積する。続いて、その上に膜厚１５０ｎｍの酸化シリコン膜からなるキャップ絶縁膜６をＣＶＤ法によって堆積した後、さらにフォトレジスト膜をマスクにしてキャップ絶縁膜６、ゲート電極５をドライエッチング加工によりパターニングする。このゲート電極５のゲート長は、例えば０．３０μｍ程度である。
【００５９】
次に、図５に示すように、ゲート電極５をマスクとして、例えばリン（Ｐ）をエピタキシャル層２にイオン注入することで、ｎ−型オフセットドレイン領域拡散層７と、ｎ−型ソース領域拡散層８を形成する。
【００６０】
ｎ−型ソース領域拡散層８は、ゲート電極５の一方の片側に形成されており、ゲート電極５の一方の片側の端部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。一方、ｎ−型オフセットドレイン領域拡散層７は、ゲート電極５の他方の片側に形成されており、ゲート電極５の他方の片側の端部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。
【００６１】
このようなｎ−型オフセットドレイン領域拡散層７およびｎ−型ソース領域拡散層８の形成のためのイオン注入条件は、例えば加速エネルギー５０ｋｅＶ、ドーズ量１．０×１０１３／ｃｍ２である。このようにｎ−型オフセットドレイン領域拡散層７の不純物濃度を下げることにより、ゲート電極５とドレインとの間に空乏層が広がるようになるので、両者間に形成される帰還容量（Ｃｇｄ）を低減することができる。
【００６２】
続いて、図６に示すように、エピタキシャル層２の主面上に、ゲート電極５およびキャップ絶縁膜６の表面をも覆うように、例えば膜厚１５ｎｍ程度の酸化シリコンからなる絶縁膜９をＣＶＤ法等によって堆積する。この絶縁膜９は、イオン注入時の透過膜であり、ゲート電極５の端部におけるイオン注入時のダメージを緩和できる効果をもつものである。
【００６３】
次いで、図７に示すように、絶縁膜９上に、ｎ−型オフセットドレイン領域拡散層７の一部（ｎ＋型ドレイン領域拡散層形成領域）上方と、ｎ−型ソース領域拡散層８の一部（ｎ＋型ソース領域拡散層形成領域）上方とが開口され、それ以外が覆われるようなフォトレジスト膜３３を周知のリソグラフィ技術により形成する。
【００６４】
続いて、そのフォトレジスト膜３３をマスクにして、例えば砒素（Ａｓ）をエピタキシャル層２にイオン注入することにより、ｎ＋型ドレイン領域拡散層１０およびｎ＋型ソース領域拡散層１１を形成する。
【００６５】
ｎ＋型ソース領域拡散層１１は、上記ｎ−型ソース領域拡散層８に内包されており、ｎ−型ソース領域拡散層８に電気的に接続されている。ｎ＋型ソース領域拡散層１１のゲート電極５側の端部は、上記ｎ−型ソース領域拡散層８のゲート電極５側の端部よりも、ゲート電極５から離れた位置に形成されている。ｎ＋型ソース領域拡散層１１は、ゲート電極５側の端部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。
【００６６】
ｎ＋型ドレイン領域拡散層１０は、上記ｎ−型オフセットドレイン領域拡散層７に内包されており、ｎ−型オフセットドレイン領域拡散層７に電気的に接続されている。ｎ＋型ドレイン領域拡散層１０のゲート電極５側の端部は、上記ｎ−型オフセットドレイン領域拡散層７のゲート電極５側の端部よりも、ゲート電極５から離れた位置に形成されている。ｎ＋型ドレイン領域拡散層１０は、ゲート電極５側の端部からエピタキシャル層２の主面に沿って、ゲート電極５から離間する方向に延びている。
【００６７】
また、ゲート電極５の側面から上記ｎ＋型ドレイン領域拡散層１０のゲート電極５側の端部までの距離は、上記ゲート電極５の側面から上記ｎ＋型ソース領域拡散層１１のゲート電極５側の端部までの距離よりも長い。すなわち、ゲート電極５の側面とｎ＋型ドレイン領域拡散層１０のゲート電極５側の端部との間のｎ−型オフセットドレイン領域拡散層７の長さ（エピタキシャル層２の主面に沿う方向の長さ）は、ゲート電極５の側面とｎ＋型ソース領域拡散層１１のゲート電極５側の端部との間のｎ−型ソース領域拡散層８の長さ（エピタキシャル層２の主面に沿う方向の長さ）よりも長い。
【００６８】
このようなｎ＋型ドレイン領域拡散層１０およびｎ＋型ソース領域拡散層１１の形成のためのイオン注入条件は、例えば加速エネルギー１００ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２である。
【００６９】
次いで、図８に示すように、上記フォトレジスト膜３３をマスクとして、例えばホウ素（Ｂ）をエピタキシャル層２にイオン注入することによって、ｐ型ハロー形成拡散層１２を形成する。このとき、半導体基板１（エピタキシャル層２）の主面に対して、例えば３０度斜め方向から不純物をイオン注入する、いわゆる斜めイオン注入法を用い、例えば加速エネルギー３０ｋｅＶ、ドーズ量７．５×１０１２／ｃｍ２で不純物をイオン注入した後、半導体基板１を９０度回転する、という操作を４回繰り返す。このｐ型ハロー形成拡散層１２の形成により、ソースからチャネル領域への不純物広がりを抑制することができ、短チャネル効果を抑制することができる。
【００７０】
次いで、上記フォトレジスト膜３３を除去した後、図９に示すように、絶縁膜９上に、ｎ−型ソース領域拡散層８の一部（ｐ＋型拡散層形成領域）上方が開口され、それ以外が覆われるようなフォトレジスト膜３４を周知のリソグラフィ技術により形成する。
【００７１】
続いて、そのフォトレジスト膜３４をマスクにして、ｎ−型ソース領域拡散層８の表面（ｐ型ウエル３の表面）に、例えばフッ化ホウ素（ＢＦ２）をイオン注入することにより、ｐ＋型拡散層１３を形成する。このイオン注入条件は、例えば加速エネルギー７０ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２である。
【００７２】
その後、フォトレジスト膜３４を除去した後、図１０に示すように、例えば膜厚６００ｎｍ程度の酸化シリコン膜からなる絶縁膜１４をＣＶＤ法等により堆積する。続いて、化学的機械研磨（Chemical Mechanical Polishing）法を用いて絶縁膜１４を平坦化した後、絶縁膜１４上に、ｐ＋型拡散層１３の一部（リーチスルー溝形成領域）の上方が開口され、それ以外が覆われるようなフォトレジスト膜３５をリソグラフィ技術によって形成する。その後、そのフォトレジスト膜３５をマスクとして、そこから露出する絶縁膜１４，９およびゲート絶縁膜４をドライエッチ加工し、フォトレジスト膜３５を除去する。
【００７３】
次いで、絶縁膜１４をマスクとして、そこから露出するエピタキシャル層２をドライエッチ加工し、リーチスルー溝（溝）１５を形成する。ここでは、例えば深さ２．２μｍ程度のシリコンエッチング量とすることで、リーチスルー溝１５の深さを半導体基板１に達する程度の深さにする。リーチスルー溝１５の幅は、例えば０．８〜１μｍ程度である。
【００７４】
続いて、図１１に示すように、例えばフッ化ホウ素（ＢＦ２）をリーチスルー溝１５を通じて半導体基板１の主面にイオン注入することにより、リーチスルー溝１５の底部（リーチスルー溝１５の底面部分と半導体基板１に掘られたリーチスルー溝１５の側面部分）に選択的にｐ＋型拡散層１６を形成する。このイオン注入条件は、例えば加速エネルギー５０ｋｅＶ、ドーズ量２．０×１０１６／ｃｍ２である。このｐ＋型拡散層１６は半導体基板１より濃い濃度の不純物をイオン注入することでシリサイド形成時の不純物の吸い上げを抑制でき、接触抵抗の低減を図ることができる。
【００７５】
続いて、Ｒ．Ｔ．Ａ．（Rapid Thermal Anneal）による短時間高温処理により、ｐ＋型拡散層１６の活性化を図る。その後、図１２に示すように、バリアメタル１７の成膜を行なう。例えばこのバリアメタルはスパッタリング法でチタン（Ｔｉ）膜を６０ｎｍ堆積した後、スパッタリング法もしくはＣＶＤ法による窒化チタン（ＴｉＮ）膜を１２０ｎｍ堆積させた積層膜からなる。このバリアメタル中のチタン（Ｔｉ）膜はシリサイド形成による接触抵抗低減効果を図るものであり、また窒化チタン（ＴｉＮ）膜はプラグ形成時のエンクローチメント防止と埋め込み金属材料と酸化シリコン膜との接着性確保を目的としたものである。その後、Ｒ．Ｔ．Ａ．による短時間高温処理により、シリサイド層の形成を行なう。
【００７６】
続いて、埋め込み金属１８の成膜を行なう。この埋め込み金属１８として、例えば膜厚７００ｎｍ程度のタングステン（Ｗ）膜をＣＶＤ法等により堆積する。その後、埋め込み金属１８およびバリアメタル１７をＣＭＰ法により研磨することにより、リーチスルー溝１５内にリーチスルー層プラグＰＬを形成する。また、このリーチスルー層プラグＰＬ形成にはドライエッチによるエッチバック法を用いても良い。
【００７７】
その後、図１３に示すように、このリーチスルー層プラグＰＬの上部に高融点金属膜からなるリーチスルー上部電極１９を形成する。このリーチスルー上部電極１９は、例えばスパッタリング法で１２０ｎｍ堆積した窒化チタン（ＴｉＮ）膜を、ドライエッチング加工を用いパターニングすることで形成したものである。
【００７８】
ここで、リーチスルー層プラグＰＬをゲート絶縁膜４の形成前に形成することも考えられるが、そのようにすると、リーチスルー層プラグＰＬ形成用の金属によりエピタキシャル層２の主面が汚染される問題がある。そこで、本実施の形態１では、エピタキシャル層２の主面上にゲート絶縁膜４およびゲート電極５を形成した後、ゲート電極５およびキャップ絶縁膜６を覆う絶縁膜１４を形成した後にリーチスルー層プラグＰＬを形成することにより、エピタキシャル層２の上面がリーチスルー層プラグＰＬ形成用の金属で汚染されるのを抑制または防止することができる。
【００７９】
また、リーチスルー層プラグＰＬと、上記プラグ２３ａ，２３ｂとを同時に形成しない理由は下記のとおりである。
【００８０】
リーチスルー層プラグＰＬではリーチスルー溝１５のアスペクト比が大きくなると、プラグ埋め込みに関しての加工難易度が難しくなる。個別プラグ形成とし、リーチスルー部には中間配線となるリーチスルー上部電極１９を設けることで、リーチスルー溝１５のアスペクト比を小さくすることが可能となる。
【００８１】
また、ＭＯＳＦＥＴの微細化に伴い、ドレイン（ｎ＋型ドレイン領域拡散層１０）とソース（ｎ＋型ソース領域拡散層１１）のシャロー化も合せて行なわれ、シリサイド膜厚も接合耐圧確保の観点から薄くする必要がある（すなわち、プラグ２３ｂのバリア用のチタン（Ｔｉ）は薄膜要求がある）。しかしながら、リーチスルー層プラグＰＬ下のｐ＋型拡散層１６では、高アスペクト比に対する成膜のためバリアメタル１７（バリア用のチタン（Ｔｉ））は必要以上に薄く成膜されやすいため、実効膜厚をあわせこむには厚く成膜する必要がある。
【００８２】
このため、リーチスルー層プラグＰＬに合わせてプラグ２３ａ，２３ｂを形成すると、リーチスルー溝１５よりも浅いコンタクトホール２１，２２内のプラグ２３ａ，２３ｂ側のバリア用のチタンが厚くなりすぎて接合耐圧が低くなってしまう。
【００８３】
一方、プラグ２３ａ，２３ｂに合わせてリーチスルー層プラグＰＬを形成すると、プラグ２３ａ，２３ｂが形成されるコンタクトホー２１，２２よりも深いリーチスルー層プラグＰＬ側のバリア用のチタンが薄くなり過ぎて半導体基板１との接触抵抗が増大してしまう。
【００８４】
このようにバリアメタル１７に対する要求がリーチスルー層プラグＰＬとプラグ２３ａ，２３ｂとで各々異なるため、プラグ２３ａ，２３ｂとリーチスルー層プラグＰＬとを個別に形成することが望ましい。
【００８５】
ただし、拡散層（ｎ＋型ドレイン領域拡散層１０、ｎ＋型ソース領域拡散層１１）の接合深さ、リーチスルー溝１５の深さによっては、プラグ２３ａ，２３ｂとリーチスルー層プラグＰＬとを必ずしも別々に形成しないで良い場合もある。
【００８６】
次いで、図１４に示すように、絶縁膜１４上に、上記リーチスルー上部電極１９の表面を覆うように、例えば膜厚３００ｎｍ程度の酸化シリコン膜からなる絶縁膜２０をＣＶＤ法により堆積した後、リーチスルー上部電極１９の一部（コンタクトホール形成領域）の上方が開口され、それ以外が覆われるようなフォトレジスト膜３６をリソグラフィ技術によって形成する。
【００８７】
続いて、そのフォトレジスト膜３６をマスクとして、絶縁膜２０をドライエッチングすることでリーチスルー上部電極１９の一部が露出するようなコンタクトホール２１を形成する。
【００８８】
次いで、フォトレジスト膜３６を除去した後、図１５に示すように、ｎ＋型ドレイン領域拡散層１０およびｎ＋型ソース領域拡散層１１の一部（コンタクトホール形成領域）の上方が開口され、それ以外が覆われるようなフォトレジスト膜３７をリソグラフィ技術によって形成する。
【００８９】
続いて、フォトレジスト膜３７をマスクとして、絶縁膜１４，２０をドライエッチングすることでドレイン（ｎ＋型ドレイン領域拡散層１０）とソース（ｎ＋型ソース領域拡散層１１）のそれぞれ上面が露出されるコンタクトホール２２を形成する。
【００９０】
ここで、コンタクトホール２１とコンタクトホール２２とを同時にパターニングした場合、コンタクトホール２１が開口した際に露出するリーチスルー上部電極１９からの高融点金属による汚染を受ける場合がある。そこで、本実施の形態１では、コンタクトホール２２，２１をそれぞれ別々に形成している。これにより、リーチスルー上部電極１９からの高融点金属による汚染を防止することができる。
【００９１】
その後、フォトレジスト膜３７を除去した後、上記リーチスルー層プラグＰＬの形成工程と同様に、バリアメタル１７の成膜工程、Ｒ．Ｔ．Ａ処理によるシリサイド層の形成工程および埋め込み金属１８の成膜工程を経た後、埋め込み金属１８およびバリアメタル１７をＣＭＰ法により研磨することにより、コンタクトホール２１，２２の外部の導体膜を除去する。これにより、図１６に示すように、コンタクトホール２１，２２内にプラグ２３ａ，２３ｂを形成する。
【００９２】
次いで、絶縁膜２０上に、例えばアルミニウム（Ａｌ）合金膜を主体とする導体膜をスパッタリング法等により堆積した後、これをエッチング法によりパターニングすることによりドレイン電極２４Ｄとソース電極２４Ｓとを形成する。
【００９３】
続いて、図１７に示すように、絶縁膜２０上に、上記ドレイン電極２４Ｄおよびソース電極２４Ｓの表面を覆うように、例えば膜厚９００ｎｍ程度の酸化シリコン膜からなる絶縁膜２６をＣＶＤ法等により堆積した後、その絶縁膜２６の一部をエッチングしてスルーホール２７を形成する。
【００９４】
その後、絶縁膜２６上およびスルーホール２７内に、例えばアルミニウム（Ａｌ）合金膜を主体とする導体膜をスパッタリング法等により堆積した後、これをエッチング法によりパターニングすることにより配線２８を形成する。配線２８は、スルーホール２７を通じてドレイン電極２４Ｄやソース電極２４Ｓと電気的に接続されている。
【００９５】
次いで、絶縁膜２６上に、配線２８の表面を覆うように、例えば膜厚６００ｎｍ程度の酸化シリコン膜と膜厚５００ｎｍ程度の窒化シリコン膜をＣＶＤ法等により下層から順に堆積することで、表面保護膜２９を形成する。
【００９６】
続いて、表面保護膜２９の一部を選択的に除去して配線２８の一部（図示しないパッド部）を露出した後、半導体基板１の裏面を２８０ｎｍ程度研磨し、続いて半導体基板１の裏面にソース裏面電極３０を形成する。ソース裏面電極３０は、例えば膜厚０．１μｍ程度のニッケル（Ｎｉ）膜、膜厚０．１５μｍ程度のチタン（Ｔｉ）膜、膜厚０．１μｍ程度のニッケル（Ｎｉ）膜及び膜厚１．３μｍ程度の金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成する。
【００９７】
これ以降は、半導体装置の通常の検査工程、組立工程を経て図１および図２に示した半導体装置を製造する。
【００９８】
次に、本実施の形態１の半導体装置の効果について説明する。
【００９９】
リーチスルー層プラグＰＬの主導体材料（埋め込み金属１８）にタングステン（Ｗ）を用いる場合、タングステンと酸化シリコン膜との接着性が小さいこと、タングステン膜をＣＶＤ法によって堆積する際、タングステン生成ガスである六フッ化タングステン（ＷＦ６）ガスと半導体基板１のシリコン（Ｓｉ）との反応によるエンクローチメントが生じること、等の問題がある。このため、タングステン膜からなる埋め込み金属１８の外周にバリアメタル１７を設ける必要がある。
【０１００】
ここで問題となるのが、バリアメタル１７と半導体基板１との接触抵抗である。リーチスルー層プラグＰＬと半導体基板１との接触部に不純物拡散層（ｐ＋型拡散層１６）が無い場合のリーチスルー層プラグＰＬの電流−電圧（Ｉ−Ｖ）波形を図１８に示す。この場合、高不純物濃度の半導体基板１中のホウ素（Ｂ）の吸い上げが生じ、オーミックが取れない。このため、接触抵抗Ｒに大きな変動が見られる。
【０１０１】
そこで、本実施の形態１では、上記吸い上げによる不純物濃度の低下を補填するため、リーチスルー層プラグＰＬと半導体基板１との接触部に不純物拡散層（ｐ＋型拡散層１６）を設けた。この構造で上記と同様の評価を行ったときの電流−電圧（Ｉ−Ｖ）波形を図１９に示す。接触抵抗Ｒがほぼ一定になっていることが分かる。すなわち、本実施の形態１の半導体装置においては、上記した接触抵抗の問題を回避できることが分かる。
【０１０２】
また、リーチスルー層プラグＰＬに接触されるｐ＋型拡散層１６の最適化検証を行なうため、ｐ＋型拡散層１６形成時のイオン注入ドーズ量とリーチスルー層抵抗との相関を調査した。図２０は、その結果を示すグラフ図であり、イオン注入ドーズ量が１×１０１６／ｃｍ２以上で抵抗が安定することが分かる。
【０１０３】
また、図２１は、ホウ素の横広がりおよびリーチスルー層抵抗（接触面積Ｓ＝１０μｍ×１０μｍ換算）を、本実施の形態１の場合と、ホウ素をドープした多結晶シリコン埋込プラグ法の場合と、ホウ素拡散法（イオン注入引き延ばし拡散法）の場合とで比較して示した説明図である。本実施の形態１によりタングステンプラグをリーチスルー層プラグＰＬに用いることができるので、多結晶シリコン埋込プラグ法やイオン注入引き延ばし拡散法で問題となった半導体装置製造過程での熱処理によるホウ素の横広がりを回避することができる。この結果、半導体装置の小型化を推進することができる。
【０１０４】
（実施の形態２）
本実施の形態２において、前記実施の形態１と比較して異なる構成はパワーＭＯＳＦＥＴのソースにおけるリーチスルー層領域の点であり、ここではこの点について述べる。
【０１０５】
図２２は、本実施の形態２の半導体装置の要部断面図を示している。なお、本実施の形態２の半導体装置の要部平面図は図１と同じである。
【０１０６】
本実施の形態２においても、前記実施の形態１と同様に、ｎ＋型ソース領域拡散層１１の端部（ｎ−型ソース領域拡散層８と接する側と反対側の端部、または、ゲート電極５側とは反対側の端部）に、リーチスルー層プラグＰＬが形成されている。
【０１０７】
本実施の形態２では、絶縁膜２０の上面から絶縁膜２０，１４，９、ゲート絶縁膜４およびエピタキシャル層２を貫通して半導体基板１の主面に達するリーチスルー溝１５が形成されており、そのリーチスルー溝１５内にリーチスルー層プラグＰＬが埋め込まれた状態で形成されている。リーチスルー層プラグＰＬは、前記実施の形態１と同様に、バリアメタル１７および埋め込み金属１８を有している。
【０１０８】
このリーチスルー層プラグＰＬの側面におけるエピタキシャル層２には、前記実施の形態１と同様に、ｐ型ウエル３との接触抵抗を下げるためのｐ＋型拡散層１３が形成されている。これにより、リーチスルー層プラグＰＬはｐ＋型拡散層１３に電気的に接続されている。
【０１０９】
また、リーチスルー層プラグＰＬの底部（半導体基板１と接する領域）には、前記実施の形態１と同様に、半導体基板１との接触抵抗を下げるためのｐ＋型拡散層１６が形成されている。これにより、リーチスルー層プラグＰＬはｐ＋型拡散層１６に電気的に接続されている。
【０１１０】
ただし、本実施の形態２においては、前記実施の形態１と異なり、リーチスルー層プラグＰＬの上面には、前記実施の形態１の図２等で示したリーチスルー上部電極１９およびプラグ２３ａが設けられていない。すなわち、本実施の形態２においては、リーチスルー層プラグＰＬの上面はソース電極２４Ｓに直接接触されている。
【０１１１】
また、本実施の形態２においては、前記実施の形態１と同様に、パワーＭＯＳＦＥＴＱのソース（ｎ＋型ソース領域拡散層１１）とドレイン（ｎ＋型ドレイン領域拡散層１０）との上部には、絶縁膜１４、２０およびゲート絶縁膜４に形成されたコンタクトホール２２内のプラグ２３ｂが電気的に接続されている。プラグ２３ｂの構成（材料や膜厚等）は前記実施の形態１で説明したのと同じである。
【０１１２】
ｎ＋型ソース領域拡散層１１に電気的に接続されたプラグ２３ｂの上面は、前記実施の形態１と同様に、ソース電極２４Ｓに直接接触されている。すなわち、パワーＭＯＳＦＥＴＱのソース（ｎ＋型ソース領域拡散層１１）は、プラグ２３ｂを通じてソース電極２４Ｓに電気的に接続され、このソース電極２４Ｓを通じてリーチスルー層プラグＰＬに電気的に接続され、さらにリーチスルー層プラグＰＬを通じて半導体基板１に電気的に接続されている。
【０１１３】
また、ｎ＋型ドレイン領域拡散層１０に電気的に接続されたプラグ２３ｂの上面は、前記実施の形態１と同様に、ドレイン電極２４Ｄに直接接触されている。すなわち、パワーＭＯＳＦＥＴＱのドレイン（ｎ＋型ドレイン領域拡散層１０）は、プラグ２３ｂを通じてドレイン電極２４Ｄに電気的に接続されている。
【０１１４】
次に、本実施の形態２の半導体装置の製造方法の一例を図２３〜図２６により工程順に説明する。なお、図２３〜図２６は、本実施の形態２の半導体装置の製造工程中における半導体基板１の要部断面図を示している。
【０１１５】
まず、前記実施の形態１の図３〜図９で説明したのと同様の工程を経た後、図９に示したフォトレジスト膜３４を除去し、図２３に示すように、例えば膜厚６００ｎｍ程度の酸化シリコン膜からなる絶縁膜１４をＣＶＤ法等により堆積する。
【０１１６】
続いて、絶縁膜１４の上面をＣＭＰ法等により研磨して平坦化した後、その上に、例えば膜厚３００ｎｍ程度の酸化シリコン膜からなる絶縁膜２０をＣＶＤ法等により堆積する。この絶縁膜２０はＣＭＰ欠陥を覆い欠陥緩和を図るものである。これにＰＳＧ（Phosphorus Silicate Glass）膜を用いると、欠陥緩和の他にナトリウム（Ｎａ）イオン等の不純物ゲッター効果を併せ持つことも可能となる。
【０１１７】
次いで、絶縁膜２０上に、プラグ形成領域が開口され、それ以外が覆われるようなフォトレジスト膜３８をリソグラフィ技術により形成する。続いて、フォトレジスト膜３８をマスクとして絶縁膜１４，２０およびゲート絶縁膜４をドライエッチングすることでドレイン（ｎ＋型ドレイン領域拡散層１０）とソース（ｎ＋型ソース領域拡散層１１）のそれぞれ上面にコンタクトホール２２を形成する。
【０１１８】
次いで、フォトレジスト膜３８を除去した後、図２４に示すように、半導体基板１上に、ｐ＋型拡散層１３の一部（リーチスルー溝形成領域）の上方が開口され、それ以外が覆われるようなフォトレジスト膜３９をリソグラフィ技術によって形成する。
【０１１９】
続いて、そのフォトレジスト膜３９をマスクとして絶縁膜２０，１４、ゲート絶縁膜４、エピタキシャル層２をドライエッチ加工し、半導体基板１に達するリーチスルー溝１５を形成する。ここでは、例えば深さ２．２μｍ程度のシリコンエッチング量とすることで、リーチスルー溝１５の深さを半導体基板１に達する程度の深さにする。リーチスルー溝１５の幅は、例えば０．８〜１μｍ程度である。
【０１２０】
その後、このフォトレジスト膜３９をマスクとして、フッ化ホウ素（ＢＦ２）を半導体基板１にイオン注入することでリーチスルー溝１５の底部（底面および側面）にｐ＋型拡散層１６を形成する。このイオン注入条件は、例えば加速エネルギー５０ｋｅＶ、ドーズ量２．０×１０１６／ｃｍ２である。このｐ＋型拡散層１６は、半導体基板１より濃い濃度の不純物をイオン注入する。これにより、シリサイド形成時の不純物の吸い上げを抑制でき、接触抵抗の低減を図ることができる。その後、Ｒ．Ｔ．Ａ．（Rapid Thermal Anneal）による短時間高温処理により、ｐ＋型拡散層１６の活性化を図る。
【０１２１】
次いで、フォトレジスト膜３９を除去した後、図２５に示すように、前記実施の形態１と同様に、バリアメタル１７の堆積工程、Ｒ．Ｔ．Ａ．処理によるシリサイド層の形成工程および埋め込み金属１８の堆積工程を経て、埋め込み金属１８およびバリアメタル１７をＣＭＰ法により研磨（除去）することにより、コンタクトホール２２内にプラグ２３ｂを形成し、リーチスルー溝１５内にリーチスルー層プラグＰＬを形成する。また、このプラグ２３ａおよびリーチスルー層プラグＰＬ形成にはドライエッチによるエッチバック法を用いても良い。
【０１２２】
このように、本実施の形態２においては、前記したプラグ２３ａおよびリーチスルー上部電極１９の形成工程を削減でき、また、プラグ２３ｂとリーチスルー層プラグＰＬとを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。このため、半導体装置のコストを低減できる。
【０１２３】
続いて、図２６に示すように、絶縁膜２０上に、前記実施の形態１と同様に、ドレイン電極２４Ｄおよびソース電極２４Ｓを形成した後、前記実施の形態１の図１７以降で説明したのと同様にして、図２２に示した半導体装置を製造する。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【０１２５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話等のような移動体通信装置を構成するＲＦパワーモジュールに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば携帯電話等のような移動体通信システムの基地局装置の送受信信号を所望のレベルに増幅するための増幅回路にも適用できる。
【産業上の利用可能性】
【０１２６】
本発明は、パワートランジスタを有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１２７】
【図１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２】図１のＸ−Ｘ線の断面図である。
【図３】図１および図２の半導体装置の製造工程中の半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１８】リーチスルー層プラグと半導体基板との接触部に不純物拡散層が無い場合のリーチスルー層プラグの電流−電圧（Ｉ−Ｖ）波形のグラフ図である。
【図１９】リーチスルー層プラグと半導体基板との接触部に不純物拡散層を設けた場合のリーチスルー層プラグの電流−電圧（Ｉ−Ｖ）波形のグラフ図である。
【図２０】リーチスルー層プラグが接続される不純物拡散層形成時のイオン注入ドーズ量とリーチスルー層抵抗との相関を示すグラフ図である。
【図２１】ホウ素の横広がりおよびリーチスルー層抵抗を、本実施の形態の場合と、ホウ素をドープした多結晶シリコン埋込プラグ法の場合と、イオン注入引き延ばし拡散法の場合とで比較して示した説明図である。
【図２２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２３】図２２の半導体装置の製造工程中の半導体基板の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【符号の説明】
【０１２８】
１  半導体基板
２  エピタキシャル層
３  ｐ型ウエル
４  ゲート絶縁膜
５  ゲート電極
６  キャップ絶縁膜
７  ｎ−型オフセットドレイン領域拡散層（第３半導体領域）
８  ｎ−型ソース領域拡散層（第１半導体領域）
９  絶縁膜
１０  ｎ＋型ドレイン領域拡散層（第４半導体領域）
１１  ｎ＋型ソース領域拡散層（第２半導体領域）
１２  ｐ型ハロー形成拡散層
１３  ｐ＋型拡散層
１４  絶縁膜
１５  リーチスルー溝（溝）
１６  ｐ＋型拡散層（半導体領域）
１７  バリアメタル
１８  埋め込み金属
１９  リーチスルー上部電極
２０  絶縁膜
２１  コンタクトホール
２２  コンタクトホール
２３ａ，２３ｂ  プラグ（配線）
２４Ｓ  ソース電極（配線）
２４Ｄ  ドレイン電極（配線）
２６  絶縁膜
２７  スルーホール
２８  配線
２９  表面保護膜
３０  ソース裏面電極
３２〜３９  フォトレジスト膜
ＦＬ  フィールド絶縁膜
Ｑ  パワーＭＯＳＦＥＴ
ＰＬ  リーチスルー層プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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