(57)【要約】【課題】半導体装置の製造歩留まりを向上することのできる技術を提供する。【解決手段】ゲート電極４ａの側壁にサイドウォール６ａが形成され、ゲート電極４ｂの側壁にサイドウォール６ｂが形成されている。これらゲート電極４ａ、４ｂを覆うように基板１の主面上に酸化膜を堆積する。次いで、基板１の表面が露出するまで異方性エッチングを用いた後、等方性エッチングを用いて、ゲート電極４ｂ上の一部に前記酸化膜からなるキャップ膜８ｃを形成すると共に、ゲート電極４ａの側壁に前記酸化膜からなるサイドウォール８ａおよびゲート電極４ｂの側壁に前記酸化膜からなるサイドウォール８ｂを形成する。【選択図】図７
2007287773.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の主面上に形成されたゲート電極と、
前記ゲート電極をマスクとしたイオン注入によって前記シリコン基板の主面に形成された第１半導体領域と、
前記ゲート電極の側壁に形成された第１サイドウォールと、
前記第１サイドウォールおよび前記ゲート電極をマスクとしたイオン注入によって前記シリコン基板の主面に形成され、かつ前記第１半導体領域より不純物濃度の高い第２半導体領域と、
前記ゲート電極の側壁に前記第１サイドウォールを介して形成された第２サイドウォールと、
サリサイド技術によって前記ゲート電極および前記第２半導体領域上に形成されたシリサイド膜とを有する半導体装置であって、
前記シリサイド膜は、前記第１半導体領域に形成されていないことを特徴とする半導体装置。
【請求項２】
（ａ）シリコン基板の主面上に多結晶シリコンを含んでなる第１および第２電極を形成する工程、
（ｂ）前記第１および第２電極をマスクとしたイオン注入によって前記シリコン基板の主面に第１半導体領域を形成する工程、
（ｃ）前記工程（ｂ）の後、前記第１および第２電極を覆うように前記シリコン基板の主面上に第１酸化膜を堆積する工程、
（ｄ）前記第１および第２電極の側壁に前記第１酸化膜からなる第１サイドウォールを形成する工程、
（ｅ）前記第１サイドウォールをマスクとしたイオン注入によって前記シリコン基板の主面に前記第１半導体領域より不純物濃度の高い第２半導体領域を形成する工程、
（ｆ）前記工程（ｅ）の後、前記第１および第２電極を覆うように前記シリコン基板の主面上に第２酸化膜を堆積する工程、
（ｇ）前記第２電極上の一部に前記第２酸化膜からなるキャップ膜を形成する工程、
（ｈ）前記第１および第２電極の側壁に前記第２酸化膜からなる第２サイドウォールを形成する工程、
（ｉ）前記工程（ｇ）および前記工程（ｈ）の後、前記第１および第２電極を覆うように前記シリコン基板の主面上に金属膜を堆積する工程、
（ｊ）前記第１電極と前記金属膜との接触部、前記第２電極と前記金属膜との接触部、および前記第２半導体領域と前記金属膜との接触部をシリサイド化する工程、
（ｋ）前記工程（ｊ）の後、未反応の前記金属膜を除去する工程、
を含む半導体装置の製造方法であって、
前記工程（ｄ）では異方性エッチングが用いられ、
前記工程（ｈ）では前記第２半導体領域の表面が露出するまで異方性エッチングを用いた後、等方性エッチングを用いることを特徴とする半導体装置の製造方法。
【請求項３】
前記工程（ｈ）では、前記第１サイドウォール側とは反対の側面がテーパー形状となるように前記第２サイドウォールを形成し、
（ｌ）前記第１および第２電極を覆うように前記シリコン基板の主面上に層間絶縁膜を堆積する工程、
を更に含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｇ）と前記工程（ｈ）は同時に行われることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記工程（ｄ）において前記シリコン基板の主面に形成されたエッチング削れを覆うように、前記工程（ｆ）において前記第２酸化膜を堆積することを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、サリサイド（Self-Aligned Silicide）技術を用いたシリサイド膜を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ＭＰＵ（Micro Processing Unit）とＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）とを内蔵したマイコンでは、サリサイド技術が適用されている。具体的には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：以下、「ＭＩＳトランジスタ」という）のゲート電極およびソース・ドレイン領域（半導体領域）のシリコン表面をコンタクトとして低抵抗化するために、サリサイド技術が適用され、そのシリコン表面にシリサイド膜が形成される。
【０００３】
特開２００２−１９８５２３号公報（特許文献１）には、ソース・ドレイン領域の端部とシリサイド膜（シリサイド層）の端部との距離を確保するために、ゲート電極の側壁に、第１のサイドウォールおよび第１のサイドウォールより外側の第２のサイドウォールを設けるダブルサイドウォール構造が開示されている。
【特許文献１】特開２００２−１９８５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らは、サリサイド（Self-Aligned Silicide）技術を用いたシリサイド膜を有する半導体装置に関する技術について検討を行っている。
【０００５】
図１６は、本発明者らが検討した半導体装置の要部を模式的に示す断面図である。図１６に示すように、この半導体装置は、半導体基板（以下、単に「基板」という）１の主面のウエル２に設けられた素子Ｑ５ａおよび素子Ｑ５ｂを備えている。この素子Ｑ５ａおよび素子Ｑ５ｂは、共にＭＩＳトランジスタである。
【０００６】
素子Ｑ５ａは、基板１の主面上に設けられたゲート電極４ａと、ゲート電極４ａをマスクとしたイオン注入によってウエル２に形成された低濃度半導体領域（エクステンション領域）５と、ゲート電極４ａおよびサイドウォール６ａをマスクとしたイオン注入によってウエル２に形成された高濃度半導体領域（ソース・ドレイン領域）７を有している。
【０００７】
同様に、素子Ｑ５ａは、基板１の主面上に設けられたゲート電極４ｂと、ゲート電極４ｂをマスクとしたイオン注入によってウエル２に形成された低濃度半導体領域（エクステンション領域）５と、ゲート電極４ｂおよびサイドウォール６ｂをマスクとしたイオン注入によってウエル２に形成された高濃度半導体領域（ソース・ドレイン領域）７を有している。
【０００８】
また、これら素子Ｑ５ａ、Ｑ５ｂは、ゲート電極４ａ、ゲート電極４ｂの一部上にシリサイド膜１１０および高濃度半導体領域７上にシリサイド膜１１１を有している。さらに、これら素子Ｑ５ａ、Ｑ５ｂとの間を埋め込む層間絶縁膜１１３が窒化膜１２を介して設けられている。
【０００９】
次に、本発明者らが検討した半導体装置の製造方法について概略する。まず、基板１の主面上に多結晶シリコンを含んでなるゲート電極４ａ、４ｂを形成する。次いで、ゲート電極４ａ、４ｂをマスクとしたイオン注入によって基板１の主面に低濃度半導体領域５を形成する。次いで、ゲート電極４ａ、４ｂを覆うように基板１の主面上に酸化シリコン膜を堆積した後、ゲート電極４ａ、４ｂの側壁に前記酸化シリコン膜からなるサイドウォール６ａ、６ｂを形成する。
【００１０】
続いて、サイドウォール６ａ、６ｂをマスクとしたイオン注入によって基板１の主面に低濃度半導体領域５より不純物濃度の高い高濃度半導体領域７を形成する。次いで、ゲート電極４ｂ上の一部に酸化シリコン膜からなるキャップ膜８ｃを形成する。
【００１１】
続いて、ゲート電極４ａ、４ｂを覆うように基板１の主面上にコバルト膜からなる金属膜を堆積し、ゲート電極４ａと金属膜との接触部、ゲート電極４ｂと金属膜との接触部、および高濃度半導体領域７と金属膜との接触部をシリサイド化する。次いで、未反応の金属膜を除去することによって、素子Ｑ５ａ、Ｑ５ｂが形成される。この後、素子Ｑ５ａ、Ｑ５ｂ上に、層間絶縁膜１１３を介し第１層配線を含む多層配線が形成されるが、これらの製造工程およびその構成については省略する。
【００１２】
しかしながら、本発明者らが検討した半導体装置には、ゲート電極４ａ、４ｂ上のシリサイド膜１１０が十分に形成されないこと、シリサイド膜１１１とウエル２との間で接合リークが発生すること、および、層間絶縁膜１１３に鬆１１５が発生することの問題が生じた。これらは、半導体装置の特性を低下させ、また、半導体装置の製造歩留まりを低下させる原因となる。
【００１３】
本発明の目的は、半導体装置の特性を向上することのできる技術を提供することにある。
【００１４】
また、本発明の他の目的は、半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、サリサイド技術によって形成されたソース・ドレイン領域上のシリサイド膜がエクステンション領域に形成されていないものである。
【００１８】
また、本発明は、ダブルサイドウォール構造の内側のサイドウォールを、第１酸化膜を異方性エッチングすることによって形成し、外側のサイドウォールを、第２酸化膜を異方性エッチングした後、等方性エッチングすることによって形成するものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
本発明によれば、半導体装置の特性を向上することができ、また、半導体装置の製造歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本発明の実施の形態１に係る半導体装置の製造技術について図面を参照して説明する。図１〜図９は、本発明の実施の形態１における製造工程中の半導体装置の要部を模式的に示す断面図である。
【００２３】
まず、図１に示すように、半導体基板（以下、単に「基板」という）１を準備する。次いで、基板１の主面（素子形成面）にｐ型のウエル２を形成する。次いで、基板１の主面上に順にゲート絶縁膜（図示せず）を形成した後、そのゲート絶縁膜上に多結晶シリコン膜４を堆積する。また、多結晶シリコン膜４上に、キャップ絶縁膜として酸化シリコン膜１４を堆積する。
【００２４】
基板１は、例えば１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる。また、ｐ型のウエル２は、基板１に例えばｐ型不純物（例えば、ボロン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって形成される。
【００２５】
ゲート絶縁膜は、フッ酸系の洗浄液を用いて基板１（ウエル２）の表面をウェット洗浄した後、約８００℃の熱酸化することによって形成された膜厚３ｎｍ程度の清浄な酸化シリコン膜である。また、多結晶シリコン膜４は、ＣＶＤ法によって膜厚２５０ｎｍ程度で堆積された低抵抗の多結晶シリコン膜である。
【００２６】
続いて、図２に示すように、多結晶シリコン膜４からなるゲート電極４ａおよびゲート電極４ｂを形成した後、ゲート電極４ａおよびゲート電極４ｂをマスクとしたイオン注入によって基板１（ウエル２）の主面にｎ型の低濃度半導体領域５を形成する。
【００２７】
ゲート電極４ａ、４ｂは、フォトレジスト膜（図示せず）をマスクとして多結晶シリコン膜４をドライエッチングすることによって基板１の主面上に形成される。なお、ゲート長方向におけるゲート電極４ａおよびゲート電極４ｂの寸法（幅）は、それぞれ０．１８μｍ程度および１０μｍである。
【００２８】
低濃度半導体領域５は、基板１の主面側からｎ型不純物（例えば、リン）を注入することによって形成されたｎ−型の半導体領域であり、ＬＤＤ（Lightly Doped Drain）構造を構成するエクステンション領域となる。
【００２９】
なお、ゲート電極４ａ、４ｂの両側からｐ型不純物（例えば、ボロン）を斜めイオン打ち込みすることによって、ポケットイオン領域を低濃度半導体領域５下に形成しても良い。
【００３０】
続いて、図３に示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）法によってゲート電極４ａ、４ｂを覆うように基板１の主面上に例えば１００ｎｍ程度の酸化シリコン膜６を堆積する。
【００３１】
続いて、図４に示すように、ゲート電極４ａおよびゲート電極４ｂの側壁、および酸化シリコン膜１４上に酸化シリコン膜６からなるサイドウォール６ａ、６ｂを形成する。次いで、サイドウォール６ａ、６ｂをマスクとしたイオン注入によって基板１（ウエル２）の主面に高濃度半導体領域７を形成する。
【００３２】
このサイドウォール６ａ、６ｂは、酸化シリコン膜６を異方性エッチング（例えば、ドライエッチング）することによって形成される。なお、この異方性エッチングの際、ゲート電極４ａ、４ｂ上には酸化シリコン膜６が残ってしまう場合があるので、本実施の形態では、酸化シリコン膜６または酸化シリコン膜１４の残膜を残膜６ｘとして示している。
【００３３】
また、この異方性エッチングでは、できるだけ残膜６ｘを残存させないようにオーバーエッチングするため、基板１の表面に基板削れ（図示せず）が発生してしまう。
【００３４】
高濃度半導体領域７は、基板１の主面側からｎ型不純物（例えば、リンまたはヒ素）を注入することによって形成されたｎ＋型の半導体領域であり、ＬＤＤ構造を構成するソース・ドレイン領域となる。この高濃度半導体領域７の接合深さは、５０〜１５０ｎｍ程度である。ここで、高濃度半導体領域（ソース・ドレイン領域）７の接合深さとは、シリコン基板１の表面からその導電型がｐ型に変わるまでの距離をいう。
【００３５】
なお、図示しないが、ｐ型のウエル２にｎ型不純物（例えば、リンまたはヒ素）をイオン注入することによってｎ−型の半導体領域が形成される。このｎ−型の半導体領域は、接合深さがｎ＋型の高濃度半導体領域７の接合深さより浅く、その不純物濃度がｎ＋型の高濃度半導体領域７の不純物濃度より低いものである。
【００３６】
続いて、図５に示すように、例えば、プラズマＣＶＤ法によってゲート電極４ａ、４ｂを覆うように、基板１の主面上に例えば５５ｎｍ程度の酸化シリコン膜８を堆積する。なお、サイドウォール６ａ、６ｂを形成する異方性エッチングの際に、基板１の表面に基板削れが発生した場合であっても、基板１が削れた箇所を覆うように、酸化シリコン膜８が堆積される。
【００３７】
このプラズマＣＶＤ法は、低圧下に保持されたガスに高電界を印加することにより発生したプラズマ中で、気層中の反応活性種を反応させることにより固体物質（本実施の形態１では、酸化シリコン膜８）を堆積させる方法である。このため、プラズマにより反応活性種の生成が促進され、また、反応も促進されるため、一般的なＣＶＤ（熱ＣＶＤ）と比較して、低温で良質な膜が得られる。この酸化シリコン膜８の成膜温度は、３００℃〜５００℃である。
【００３８】
この酸化シリコン膜８は、前述した本発明者らが検討した半導体装置では、ゲート電極上でシリサイド膜を形成する領域と、形成しない領域とを分ける場合に、キャップ膜を形成するためだけのものである。本実施の形態１では、更に、酸化シリコン膜８は、第２のサイドウォールを形成するものでもある。
【００３９】
以下に、第２のサイドウォールを形成する工程を説明する。図６に示すように、酸化シリコン膜８上にパターニングされたフォトレジスト膜２０を形成した後、ゲート電極４ｂ上の一部に酸化シリコン膜８からなるキャップ膜８ｃを形成する。また、ゲート電極４ａの側壁にサイドウォール６ａを介して酸化シリコン膜８からなるサイドウォール８ａを形成する。同様に、ゲート電極４ｂの側壁にサイドウォール６ｂを介して酸化シリコン膜８からなるサイドウォール８ｂを形成する。
【００４０】
これらサイドウォール８ａ、サイドウォール８ｂおよびキャップ膜８ｃは、酸化シリコン膜８を異方性エッチング（例えば、ドライエッチング）することによって同時に形成される。キャップ膜８ｃは、後の工程でゲート電極４ｂ上に形成するシリサイド膜を切り分けるために用いられるものである。なお、この異方性エッチングは選択比が小さいため基板１の表面に基板削れが発生しないように、すなわちオーバーエッチングしないように酸化シリコン膜８をエッチングするものであり、仮に不要な酸化シリコン膜８が残存した場合、後の工程の等方性エッチングで不要な酸化シリコン膜８は取り除かれる。このため、基板削れおよびダメージが発生することはない。
【００４１】
サイドウォール８ａ、８ｂの膜厚（サイドウォール下端のゲート長方向の寸法（幅））は、後の工程で形成するシリサイド膜が、接合面（ウエル２／高濃度半導体領域７）から十分離れるように厚くする必要がある。具体的には、サイドウォール８ａ、８ｂの膜厚は２０ｎｍ以上であることが望ましい。
【００４２】
このように、第２のサイドウォール８ａ、８ｂは、ゲート電極４ｂ上でシリサイド膜を形成する領域と、形成しない領域とを分けるキャップ膜形成の工程と共に形成することができる。このため、工程数を増加させずに済む。
【００４３】
続いて、図７に示すように、例えばアッシングによってフォトレジスト膜２０を除去した後、ゲート電極４ａ上の残膜６ｘおよびゲート電極４ｂ上のキャップ膜８ｃが形成されていない残膜６ｘを除去する。
【００４４】
この残膜６ｘは、等方性エッチング（例えば、ウエットエッチング）することによって除去される。前述の異方性エッチングでは、ゲート電極４ａ、４ｂ上にオーバーエッチングで取りきれない不要な残膜６ｘ（スペーサ形成前にゲート上に存在するキャップ絶縁膜の残膜）が残ってしまう。そこで、本実施の形態１では、等方性エッチングによって、残膜６ｘを除去している。
【００４５】
この等方性エッチングは、後述の金属膜（例えば、コバルト膜）をスパッタで形成する前洗浄の工程のエッチング時間を調整することによって同一工程で行うことができるので、工程数を増加させずに行うことができる。なお、この前洗浄によって、基板１の表面の不純物や自然酸化膜も除去することができる。
【００４６】
続いて、図８に示すように、ゲート電極４ａ、４ｂを覆うように基板１の主面上に金属膜９を堆積する。この金属膜９は、スパッタ法によって形成された例えばコバルト膜である。
【００４７】
続いて、図９に示すように、ゲート電極４ａ、４ｂと金属膜９の接触部にシリサイド膜１０および高濃度半導体領域７と金属膜９の接触部にシリサイド膜１１を形成する。
【００４８】
シリサイド膜１０、１１の形成は、まず、５００から５４０℃で１分間の熱処理を施すことにより、多結晶シリコン膜からなるゲート電極４ａ、４ｂとコバルト膜からなる金属膜９との接触部およびシリコンからなる基板１（高濃度半導体領域７）とコバルト膜からなる金属膜９との接触部においてシリサイド化反応を起こさせて、ＣｏＳｉ膜を形成する。その後、未反応の金属膜９をエッチングにより除去し、７００から８００℃で、１分間程度の熱処理を施し、ＣｏＳｉ膜からＣｏＳｉ２膜へ変態させて、シリサイド膜１０、１１を形成する。なお、このシリサイド膜１０、１１の膜厚は、２０〜４０ｎｍ程度、シート抵抗は、５〜１２Ω／□程度である。
【００４９】
このように、本実施の形態１の半導体装置は、ゲート電極４ａの側壁の第１のサイドウォール６ａおよびその外側の第２のサイドウォール８ａからなるダブルサイドウォール構造を有し、また、ゲート電極４ｂ側壁の第１のサイドウォール６ｂおよびその外側の第２のサイドウォール８ｂからなるダブルサイドウォール構造を有している。
【００５０】
このサイドウォール８ａ、８ｂをマスクに、シリサイド膜１１を形成したので、ソース・ドレイン領域（高濃度半導体領域７）の接合端部とシリサイド膜の端部との距離を確保することができる。
【００５１】
すなわち、第２のサイドウォール８ａ、８ｂを形成しない場合は、ソース・ドレイン領域（高濃度半導体領域７）を形成する際のマスクである第１のサイドウォール膜６ａ、６ｂをマスクとしてシリサイド化反応が起こるため、図１６に示したように、シリサイド膜１１の端部において、シリサイド膜１１が、ソース・ドレイン領域（高濃度半導体領域７）の接合面を超えて、基板１（ウエル２）まで到達するような現象が起こり得る。
【００５２】
これに対して、本実施の形態１においては、第２のサイドウォール８ａ、８ｂをマスクに、シリサイド膜１１を形成したので、ソース・ドレイン領域（高濃度半導体領域７）の接合端部とシリサイド膜１１の端部との間を確保することができる。すなわち、第２のサイドウォール８ａ、８ｂの膜厚（ｄ１）分の距離以上を確保することができる。このため、シリサイド膜１１がエクステンション領域（低濃度半導体領域５）に形成されず、リーク電流を低減することができる。
【００５３】
また、本実施の形態１においては、プラズマＣＶＤにより形成された酸化シリコン膜８を用いて第２のサイドウォール膜８ａ、８ｂを形成したので、ソース・ドレイン領域（高濃度半導体領域）形成後に、基板１に加えられる温度を３００℃〜５００℃程度に抑えられることができる。このため、基板１が高温にさらされることにより起こるソース・ドレイン領域（高濃度半導体領域７）の伸びを抑えることができる。例えば、一般的な熱ＣＶＤにより形成された酸化シリコン膜を用いて第２のサイドウォール膜を形成した場合には、基板１が約７００℃〜８００℃の高温にさらされることとなり、ソース・ドレイン領域（高濃度半導体領域）中の不純物がさらに拡散し、ソース・ドレイン領域が伸びてしまう。その結果、パンチスルー現象を引き起こし、ＭＩＳトランジスタ特性の劣化を招いてしまう。
【００５４】
しかしながら、本実施の形態１においては、ソース・ドレイン領域（高濃度半導体領域７）形成後に、基板１に加えられる温度を３００℃〜５００℃程度に抑えられることができ、前述のＭＩＳトランジスタの特性の劣化を回避することができる。
【００５５】
なお、本実施の形態１においては、第１のサイドウォール６ａ、６ｂを、一般的なＣＶＤ（熱ＣＶＤ）により形成しているため、低濃度半導体領域５の伸びが憂慮されるが、低濃度半導体領域５は不純物濃度が低いため、ＭＩＳトランジスタ特性に大きな影響は与えない。もちろん、第１のサイドウォール６ａ、６ｂを、プラズマＣＶＤにより形成してもよいが、熱ＣＶＤにより形成した膜の方が、カバレッジが良く、また、基板に対するダメージも小さいことから、第１のサイドウォールは、熱ＣＶＤにより形成し、第２のサイドウォールは、プラズマＣＶＤにより形成するといった組み合わせがより好ましいと思われる。
【００５６】
また、本実施の形態１においては、プラズマＣＶＤにより形成された酸化シリコン膜８を用いて第２のサイドウォール８ａ、８ｂを形成したが、プラズマＣＶＤにより形成された窒化シリコン膜を用いて第２のサイドウォールを形成してもよい。
【００５７】
また、ゲート電極４ａ、４ｂ上のシリサイド膜１０は、ゲート電極４ａ、４ｂの抵抗を低くする役割も有している。例えば、シリサイド膜１０が薄い場合、ゲート電極４ａ、４ｂが高抵抗化し、動作速度が小さくなってしまう。その結果、メモリセルとしての動作を所定の時間内に行うことができず、半導体装置は不良となってしまう。しかしながら、本実施の形態１では、残膜６ｘを取り除いた後、多結晶シリコンからなるゲート電極４ａ、４ｂ上に金属膜９を堆積して、シリサイド化反応によって、シリサイド膜１０を形成しているので、所望の厚さを得ることができる。
【００５８】
また、残膜６ｘがない状態でゲート電極４ａ、４ｂ上のシリサイド膜１０が形成されるので、シリサイド膜１０の膜厚をある程度確保することができ、シリサイド膜１０の断線を防止しつつ、リーク電流を防止することができる。
【００５９】
このように、酸化シリコン膜８を異方性エッチングおよび等方性エッチングすることによってサイドウォール８ａ、８ｂを形成した後、サリサイド技術によってシリサイド膜１０、１１を形成することによって、半導体装置の特性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。
【００６０】
ここまでの工程で、素子Ｑ１ａ、Ｑ１ｂが完成する。この素子Ｑ１ａおよび素子Ｑ１ｂは、共にＭＩＳトランジスタである。この後、素子Ｑ１ａ、Ｑ１ｂ上に、層間絶縁膜を介し第１層配線を含む多層配線が形成されるが、これらの製造工程およびその構成については省略する。
【００６１】
次に、本発明によるＭＩＳトランジスタ（図９参照）および本発明者らが検討した技術によるＭＩＳトランジスタ（図１６）の特性比較を図１０および図１１を参照して説明する。
【００６２】
図１０は、サイドウォール膜厚の変動量に対するリーク電流不良率特性を示す説明図である。ここで、サイドウォール膜厚とは、前述したように、ゲート長方向におけるサイドウォールの下端の寸法（幅）である。また、リーク電流不良率とは、製品がスタンバイ状態に在るときのトータル電流が規定以上になるチップの割合である。
【００６３】
また、サイドウォール膜厚の変動量とは、形成された直後における第１のサイドウォールの外側を基準（０ｎｍ）とし、ゲート電極側にサイドウォールが後退する方向を「負の方向」とし、サイドウォールが増加する方向を「正の方向」とする。例えば、第１のサイドウォールの外側に第２のサイドウォールが形成された場合、その第２のサイドウォール膜の分だけ、横軸の変動量が「正の方向」に変動することとなる。一方、第１のサイドウォールがエッチングによって後退する場合は、その後退分だけ、横軸の変動量が「負の方向」に変動することとなる。
【００６４】
図１０に示すように、第１のサイドウォールのエッチングの完了時からシリサイド膜形成までのサイドウォールの後退量が大きくなるにつれて、リーク電流不良率が増加する傾向となる。具体的には、検討技術では不良率が６０％以上であるが、本発明では不良率が安定かつ低い。
【００６５】
すなわち、検討技術では、第１のサイドウォールのみ形成されており、第１のサイドウォールが後退するにつれて、リーク電流不良率が増加する。しかしながら、本発明では、第１のサイドウォールの外側にさらに第２のサイドウォールを設けるダブルサイドウォール構造を採用し、また第２のサイドウォールを形成するためのエッチングを異方性エッチングおよび等方性エッチングの２段階で行うため、基準値（０ｎｍ）から「負の方向」に変動するのを防止するため、リーク電流不良率を低く抑えることができる。
【００６６】
図１１は、スタンバイ電流特性を示す説明図である。ここで、スタンバイ電流とは、製品がスタンバイ状態にあるときのトータル電流のことである。
【００６７】
図１１に示すように、検討技術に対し本発明は、２５℃、９５℃共にスタンバイ電流が低下している。このようにスタンバイ電流が低下していることからも、図１０に示したように、リーク電流不良率を低減できるものと考えられる。
【００６８】
（実施の形態２）
本発明の実施の形態２では、前記実施の形態１で示した第１のサイドウォールに沿った第２のサイドウォールの形状を順テーパー形状としたダブルサイドウォール構造を備えた半導体装置について説明する。なお、本実施の形態２で示す半導体装置の構造、製造方法において、前記実施の形態１と重複する説明は省略する。また、順テーパー形状については後述する。
【００６９】
図１２は、本発明の実施の形態２における半導体装置の要部を模式的に示す断面図である。図１２に示すように、本実施の形態２で示す半導体装置は、素子Ｑ２ａおよび素子Ｑ２ｂを備えている。この素子Ｑ２ａおよび素子Ｑ２ｂは、共にＭＩＳトランジスタである。この素子Ｑ２ａは、ゲート電極４ａ側壁に第１のサイドウォール６ａと、その外側に第２のサイドウォール８ｄとからなるダブルサイドウォール構造を備えている。同様に、素子Ｑ２ｂは、ゲート電極４ｂの側壁に第１のサイドウォール６ｂと、その外側に第２のサイドウォール８ｅとからなるダブルサイドウォール構造を備えている。
【００７０】
このサイドウォール８ｄは、ゲート長方向における下端の幅が上端より長く、裾が広がるような断面形状、言い換えると順テーパー形状となっている。同様に、サイドウォール８ｅは、ゲート長方向における下端の幅が上端より長く、裾が広がるような断面形状、言い換えると順テーパー形状となっている。
【００７１】
ここで、順テーパー形状について説明する。図１３は、順テーパー形状のサイドウォールを説明するための図である。図１３に示すように、基板１の主面と交差する方向において、ゲート上部（シリサイド膜１０を含むゲート電極４ａの上部）から基板１までの高さを「ａ」とする。また、基板１の主面と交差する方向と第２のサイドウォール８ｂの側面の接線方向との角度θが５°以下になるところから基板１までの高さを「ｂ」とする。そこでｂ／ａが１／５以下になるような形状を、本願では「順テーパー形状」という。
【００７２】
本発明者らが検討した技術では、図１６に示したように、隣接したゲート電極間のスペース（距離）に対するゲート電極の高さからなるアスペクト比が高くなるに従い、素子間を埋め込む層間絶縁膜中に鬆が発生する場合がある。この層間絶縁膜に発生した鬆は、異電位ショート（例えば、メモリアレイ内の同一ワード線に沿って発生した鬆に複数の異電位のコンタクトホール（ドレインコントなど）が形成された場合、コンタクトホール形成の際に鬆もＣＶＤ膜に一部埋め込まれるため、異電位のコンタクトホールが鬆を介してショートする）などの要因となる。
【００７３】
しかしながら、本発明では、アスペクト比が高い場合であっても、第１のサイドウォールに沿った第２のサイドウォールの形状を順テーパー形状にすることによって層間絶縁膜の埋込み性を向上することができる。図１２を用いて説明すると、素子Ｑ２ａの第２のサイドウォール８ｄおよび素子Ｑ２ｂの第２のサイドウォール８ｅの形状を順テーパー形状とすることによって、素子Ｑ２ａと素子Ｑ２ｂとの間を埋め込む層間絶縁膜中に鬆が発生することを防止することができ、さらに異電位ショートなどの不具合の発生を防止することができる。
【００７４】
このように、前記実施の形態１で説明したように接合リークを防止することができることの他に、本実施の形態２では、さらに、異電位ショートを防止することができる。したがって、半導体装置の製造歩留まりをより向上することができる。
【００７５】
（実施の形態３）
前記実施の形態１では２つの素子が共に第２のサイドウォールを有する半導体装置について説明したが、本実施の形態３では２つの素子のうち一方が第２のサイドウォールを有せず、他方が第２のサイドウォールを有する半導体装置について説明する。なお、本実施の形態３で示す半導体装置の構造、製造方法において、前記実施の形態１と重複する説明は省略する。
【００７６】
図１４は、本発明の実施の形態３における半導体装置の要部を模式的に示す断面図である。図１４に示すように、本実施の形態３で示す半導体装置は、素子Ｑ３ａおよび素子Ｑ３ｂを備えている。この素子Ｑ３ａおよび素子Ｑ３ｂは、共にＭＩＳトランジスタである。この素子Ｑ３ａは、ゲート電極４ａの側壁に第１のサイドウォール６ａのみからなるサイドウォール構造を備えている。一方、素子Ｑ３ｂは、ゲート電極４ｂの側壁に第１のサイドウォール６ｂと、その外側に第２のサイドウォール８ｆとからなるダブルサイドウォール構造を備えている。
【００７７】
本実施の形態３で示す半導体装置は、十分にサイドウォールを確保したい素子集団の素子Ｑ３ｂと、サイドウォール後退による接合リークよりもシリサイド膜オフセットによる問題（ソース、ドレインにおける抵抗増加による電流低下など）がある素子集団の素子３Ｑａが混在する場合に有効である。
【００７８】
本実施の形態３で示す半導体装置は、素子Ｑ３ａの形成時に素子Ｑ３ｂを例えばフォトレジスト膜などのマスクで覆い、素子Ｑ３ｂの形成時に素子Ｑ３ａを例えばフォトレジスト膜などのマスクで覆うことにより実現することができる。
【００７９】
（実施の形態４）
前記実施の形態１では２つの素子が共に第２のサイドウォールを有する半導体装置において、それら第２のサイドウォールを同一工程で形成する場合について説明したが、本実施の形態４では２つの素子のそれぞれの第２のサイドウォールの形状を異ならせて形成する場合について説明する。なお、本実施の形態４で示す半導体装置の構造、製造方法において、前記実施の形態１と重複する説明は省略する。
【００８０】
図１５は、本発明の実施の形態４における半導体装置の要部を模式的に示す断面図である。図１５に示すように、本実施の形態４で示す半導体装置は、素子Ｑ４ａおよび素子Ｑ４ｂを備えている。この素子Ｑ４ａおよび素子Ｑ４ｂは、共にＭＩＳトランジスタである。この素子Ｑ４ａは、ゲート電極４ａ側壁に第１のサイドウォール６ａと、その外側に第２のサイドウォール８ｇとからなるダブルサイドウォール構造を備えている。同様に、素子Ｑ４ｂは、ゲート電極４ｂの側壁に第１のサイドウォール６ｂと、その外側に第２のサイドウォール８ｈとからなるダブルサイドウォール構造を備えている。
【００８１】
本実施の形態４で示す半導体装置は、十分にサイドウォールを確保したい素子集団の素子Ｑ４ｂと、サイドウォール後退による接合リークよりもシリサイド膜オフセットによる問題（ソース、ドレインにおける抵抗増加による電流低下など）がある素子集団の素子４Ｑａが混在する場合に有効である。
【００８２】
本実施の形態４で示す半導体装置は、素子Ｑ４ａの形成時に素子Ｑ４ｂを例えばフォトレジスト膜などのマスクで覆い、素子Ｑ４ｂの形成時に素子Ｑ４ａを例えばフォトレジスト膜などのマスクで覆うことにより実現することができる。
【００８３】
例えば、前記実施の形態１で示した第２のサイドウォールを形成するためのエッチングのうち、異方性エッチング工程まで同様に行い、その後の等方性エッチングの処理時間において素子Ｑ４ａと素子Ｑ４ｂとで相違させて、サイドウォール８ｇ、８ｈの膜厚（基板１の表面に沿った方向における下端の距離）を素子別に作り分けることができる（例えば、Ｄ２＜Ｄ１）。具体的には、素子４Ｑｂの素子集団のマスク時に等方性エッチングを実施した後、そのマスクを除去して基板１の全面で等方性エッチングを実施する。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８５】
例えば、前記実施の形態では、素子として、ＭＩＳトランジスタを適用した場合について説明したが、サイドウォール構造を有する抵抗素子および不揮発性メモリ素子などにも適用することができる。
【産業上の利用可能性】
【００８６】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施の形態１における製造工程中の半導体装置の要部を模式的に示す断面図である。
【図２】図１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図３】図２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図４】図３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図５】図４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】サイドウォール膜厚の変動量に対するリーク電流不良率特性を示す説明図である。
【図１１】スタンバイ電流特性を示す説明図である。
【図１２】本発明の実施の形態２における半導体装置の要部を模式的に示す断面図である。
【図１３】順テーパー形状のサイドウォールを説明するための図である。
【図１４】本発明の実施の形態３における半導体装置の要部を模式的に示す断面図である。
【図１５】本発明の実施の形態４における半導体装置の要部を模式的に示す断面図である。
【図１６】本発明者らが検討した半導体装置の要部を模式的に示す断面図である。
【符号の説明】
【００８８】
１      半導体基板（基板）
２      ウエル
４      多結晶シリコン膜
４ａ、４ｂ  ゲート電極
５      低濃度半導体領域（エクステンション領域）
６      酸化シリコン膜
６ａ、６ｂ  サイドウォール
６ｘ    残膜
７      高濃度半導体領域（ソース・ドレイン領域）
８      酸化シリコン膜
８ａ、８ｂ  サイドウォール
８ｃ    キャップ膜
８ｄ、８ｅ、８ｆ、８ｇ、８ｈ  サイドウォール
９      金属膜
１０、１１  シリサイド膜
１２    窒化膜
１３    層間絶縁膜
１４    酸化シリコン膜
２０    フォトレジスト膜
１１０、１１１  シリサイド膜
１１３  層間絶縁膜
１１５  鬆
Ｑ１ａ、Ｑ１ｂ  素子
Ｑ２ａ、Ｑ２ｂ  素子
Ｑ３ａ、Ｑ３ｂ  素子
Ｑ４ａ、Ｑ４ｂ  素子
Ｑ５ａ、Ｑ５ｂ  素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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