(57)【要約】【課題】共通の半導体基板の上に複数の半導体素子を形成すると寄生トランジスタが形成される。【解決手段】寄生トランジスタの動作を抑制することができる複合半導体装置は、ｐ型の第１の半導体領域７の上にｎ型の第２の半導体領域８と環状に形成された第３、第４及び第５の半導体領域９，１１，１２を有する。最も内側に配置されたｎ+型の第５の半導体領域１２の内側に抵抗膜３が配置されている。この抵抗膜３はドレイン電極１８と接続導体３０との間に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子を形成するための複数の半導体領域を含み且つ一方の主面とこの一方の主面に対向する他方の主面とを有する半導体基体と、
前記半導体基体の前記一方の主面上に設けられた第１及び第２の電極と、
前記第１及び第２の電極間を流れる電流を制御するために前記半導体基体の前記一方の主面上に配置された制御手段と、
前記半導体基体の前記一方の主面上に形成された絶縁層と、
前記絶縁層の上に形成され且つ前記第２の電極に電気的に接続され且つ所定の抵抗値を有している抵抗膜と、
前記抵抗膜上に形成された接続導体と
を備えていることを特徴とする半導体装置。
【請求項２】
前記半導体基体は、前記他方の主面に露出するように配置され且つ第１導電型を有している第１の半導体領域と、第１の半導体素子を形成するために前記第１の半導体領域の一部の上に配置され且つ前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、前記第２の半導体領域の中に形成され且つ第１導電型を有している第３の半導体領域と、前記第３の半導体領域の中に形成され且つ第２の導電型を有している第４の半導体領域と、第２の半導体素子を形成するために前記第１の半導体領域の上に配置され且つ第２導電型を有している第２の半導体素子用半導体領域と、前記第２の半導体領域と前記第２の半導体素子用半導体領域とを電気的に分離するためにこれ等の間に配置された第１導電型の分離用半導体領域又はトレンチから成る分離領域とを備え、
前記第１の電極は前記第４の半導体領域に接続され、
前記第２の電極は前記第２の半導体領域に接続され、
前記制御手段は前記第３の半導体領域の上に配置され、
前記絶縁層は前記第２の半導体領域の表面上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体素子を形成するための複数の半導体領域を含み且つ一方の主面とこの一方の主面に対向する他方の主面とを有する半導体基体と、
前記半導体基体の前記一方の主面上に設けられた第１及び第２の電極と、
前記第１及び第２の電極間を流れる電流を制御するために前記半導体基体の前記一方の主面上に配置された制御手段と、
前記半導体基体の前記一方の主面上に形成された絶縁層と、
前記絶縁層の上に形成され且つ第１導電型半導体領域と第２導電型半導体領域を有している半導体膜から成り且つ前記第２導電型半導体領域が前記第２の電極に電気的に接続され且つ前記第１及び第２の電極間を電流が流れることを許す極性を有しているダイオードと、
前記第１導電型半導体領域上に形成された接続導体とを備え、
前記半導体基体は、前記他方の主面に露出するように配置され且つ第１導電型を有している第１の半導体領域と、第１の半導体素子を形成するために前記第１の半導体領域の一部の上に配置され且つ前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、前記第２の半導体領域の中に形成され且つ第１導電型を有している第３の半導体領域と、前記第３の半導体領域の中に形成され且つ第２の導電型を有している第４の半導体領域と、第２の半導体素子を形成するために前記第１の半導体領域の上に配置され且つ第２導電型を有している第２の半導体素子用半導体領域と、前記第２の半導体領域と前記第２の半導体素子用半導体領域とを電気的に分離するためにこれ等の間に配置された第１導電型の分離用半導体領域又はトレンチから成る分離領域とを備え、
前記第１の電極は前記第４の半導体領域に接続され、
前記第２の電極は前記第２の半導体領域に接続され、
前記制御手段は前記第３の半導体領域の上に配置され、
前記絶縁層は前記第２の半導体領域の表面上に形成されていることを特徴とする半導体装置。
【請求項４】
前記第２の電極は、前記第２の半導体領域の中央部分を囲むように環状に形成され、
前記抵抗膜又はダイオードは前記第２の半導体領域の前記中央部分の上に前記絶縁層を介して配置されていることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記抵抗膜又はダイオードは、前記第１、第２及び第５の半導体領域に基づく寄生トランジスタの形成を抑制するものであることを特徴とする請求項２又は３又は４記載の半導体装置。
【請求項６】
更に、前記第２の半導体領域の中に形成され且つ第２導電型を有し且つ前記第２の半導体領域よりも高い不純物濃度を有している第５の半導体領域を有し、
前記第２の電極は前記第５の半導体領域に接続されていることを特徴とする請求項２乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１の半導体素子は、絶縁ゲート型電界効果トランジスタであり、
前記第２の半導体領域はドレイン領域であり、
前記第３の半導体領域はボディ領域（チャネル形成領域）であり、
前記第４の半導体領域はソース領域であり、
前記第１の電極はソース電極であり、
前記第２の電極はドレイン電極であり、
前記制御手段は、前記ソース電極と前記ドレイン電極との間において前記第３の半導体領域の表面上にゲート絶縁膜を介して配置されたゲート電極であることを特徴とする請求項２乃至６のいずれか１つに記載の半導体装置。
【請求項８】
更に、前記ゲート電極又はソース電極と前記ドレイン電極との間に耐圧を向上させるためのフィールドプレート手段を有していることを特徴とする請求項７記載の半導体装置。
【請求項９】
更に、前記第３の半導体領域と前記第２の電極との間において、前記半導体基体の前記一方の主面と前記第２の半導体領域との間に配置されたリサーフ領域を有していることを特徴とする請求項２乃至７のいずれか１つに記載の半導体装置。
【請求項１０】
半導体素子を形成するための複数の半導体領域を含み且つ一方の主面とこの一方の主面に対向する他方の主面とを有する半導体基体と、
前記半導体基体の前記一方の主面上に設けられた第１及び第２の電極と、
前記第１及び第２の電極間を流れる電流を制御するために前記半導体基体の前記一方の主面上に配置された制御手段とを備え、
前記半導体基体は、前記他方の主面に露出するように配置され且つ第１導電型を有している第１の半導体領域と、第１の半導体素子を形成するために前記第１の半導体領域の一部の上に配置され且つ前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、前記第２の半導体領域の中に形成され且つ第１導電型を有している第３の半導体領域と、前記第３の半導体領域の中に形成され且つ第２の導電型を有している第４の半導体領域と、第２の半導体素子を形成するために前記第１の半導体領域の上に配置され且つ第２導電型を有している第２の半導体素子用半導体領域と、前記第２の半導体領域と前記第２の半導体素子用半導体領域との間に配置され且つ第２導電型を有している寄生トランジスタ抑制半導体領域と、前記寄生トランジスタ抑制半導体領域と前記第２の半導体素子用半導体領域とを電気的に分離するためにこれ等の間に配置された第１導電型の分離用半導体領域又はトレンチから成る第１の分離領域と、寄生トランジスタ抑制半導体領域と前記第１の半導体領域とを電気的に分離するためにこれ等の間に配置された第１導電型の分離用半導体領域又はトレンチから成る第２の分離領域とを備え、
前記第１の電極は前記第４の半導体領域に接続され、
前記第２の電極は前記第２の半導体領域に接続され、
前記制御手段は前記第３の半導体領域の上に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子を含む複合半導体装置等の半導体装置に関し、更に詳細には寄生トランジスタの抑制又は電流の制限等が可能な半導体装置に関する。
【背景技術】
【０００２】
複合半導体装置又は集積回路（ＩＣ）において、複数の半導体素子間を電気的に分離するためのｐｎ接合分離方法及びｐｎ接合分離とトレンチとを組み合せた分離方法は、例えば特開２００１−１３５７１９号公報（特許文献１）等で周知である。ｐｎ接合分離又はｐｎ接合分離とトレンチ分離との組み合わせによって電気的に分離された複数の半導体素子は共通の半導体基板上に形成され、且つプレーナー（ｐｌａｎａｒ）構造に形成される。
【０００３】
例えばＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET）構造の第１及び第２のＦＥＴ（電界効果トランジスタ）を含む複合半導体装置は、ｐ型半導体基板とこのｐ型半導体基板上に配置された第１及び第２のＦＥＴのｎ型ドレイン領域と、第１及び第２のＦＥＴのｐ型ボディ領域（チャネル形成領域）と、第１及び第２のＦＥＴのｎ型ソース領域と、第１及び第２のＦＥＴのｎ型ドレイン領域の相互間を分離するためのｐｎ分離領域又は分離用トレンチとを有する。
【０００４】
第１及び第２のＦＥＴは、分離領域によって電気的に分離されているので、通常の状態では相互に干渉しない。しかし、第１及び第２のＦＥＴは共通のｐ型半導体基板上に形成されているので、第１のＦＥＴのｎ型ドレイン領域とｐ型半導体基板と第２のＦＥＴのｎ型ドレイン領域とによってｎｐｎ型の寄生トランジスタが形成され、これが動作することがある。例えば、第１のＦＥＴのｎ型ドレイン領域に電気的に接続されたドレイン端子がノイズ等によって負電位になり、ｐ型半導体基板の電位よりもドレイン端子の電位が低くなると、上記の寄生トランジスタに電流が流れ、複合半導体装置が誤動作する恐れがある。この種の問題は、第１及び第２のＦＥＴの代りに第１及び第２のバイポーラトランジスタを形成する場合にも生じる。
【０００５】
上記特許文献１には、寄生トランジスタの動作を抑制するためにｐ型半導体基板の不純物濃度を高め、且つコレクタ領域のｎ+型埋め込み層とｐ型半導体基板との間にｎ+型埋め込み層よりも不純物濃度の低いｎ-型半導体層を設けることが開示されている。しかし、上記方法ではｎ-型半導体層を設けるための工程が増加する。
【０００６】
ＬＤＭＯＳＦＥＴの寄生トランジスタの動作を防止するための寄生トランジスタ動作防止回路を設けることが、特開平９−６５５７１号公報（特許文献２）に開示されている。しかし、寄生トランジスタ動作防止回路を個別に形成すると、複合半導体装置の部品点数の増加、実装面積の増加を招く。
【０００７】
ＬＤＭＯＳＦＥＴの用途の１つにＳＭＰＳ（Switching Mode Power Supply）即ちスイッチング電源装置がある。このスイッチング電源装置は、例えば直流電源と、ここにトランスの１次巻線を介して接続された主スイッチと、トランスの２次巻線に接続された出力整流平滑回路と、スイッチをオン・オフ制御するための制御回路と、トランスの３次巻線に接続された制御回路電源用整流平滑回路と、主スイッチの起動時に直流電源から制御回路に電力を供給する起動回路とから成る。上記起動回路は、スイッチング電源装置の起動時の突入電流を制限するための起動抵抗とこの起動抵抗に直列に接続されたＬＤＭＯＳＦＥＴとから成る。従来のスイッチング電源装置では、起動抵抗とＬＤＭＯＳＦＥＴとが個別に形成されていたので、スイッチング電源装置の小型化及び低コスト化が阻害された。
【特許文献１】特開２００１−１３５７１９号公報
【特許文献２】特開平９−６５５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、半導体素子の性能を向上させるため又は所定の電気回路（例えば起動回路又は電流検出回路）を形成するための回路素子を半導体素子と別に形成すると、部品点数及び実装面積の増大を招くことである。
従って、本発明の目的は、半導体素子の性能を向上させるため又は所定の電気回路を形成するための抵抗（回路素子）を伴なっている半導体装置の小型化及び低コスト化を図ることである。また本発明の別な目的は、寄生トランジスタを抑制することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明は、
半導体素子を形成するための複数の半導体領域を含み且つ一方の主面とこの一方の主面に対向する他方の主面とを有する半導体基体と、
前記半導体基体の前記一方の主面上に設けられた第１及び第２の電極と、
前記第１及び第２の電極間を流れる電流を制御するために前記半導体基体の前記一方の主面上に配置された制御手段と、
前記半導体基体の前記一方の主面上に形成された絶縁層と、
前記絶縁層の上に形成され且つ前記第２の電極に電気的に接続され且つ所定の抵抗値を有している抵抗膜と、
前記抵抗膜上に形成された接続導体と
を備えていることを特徴とする半導体装置に係わるものである。
【００１０】
なお、請求項２に示すように、前記半導体基体は、前記他方の主面に露出するように配置され且つ第１導電型を有している第１の半導体領域と、第１の半導体素子を形成するために前記第１の半導体領域の一部の上に配置され且つ前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、前記第２の半導体領域の中に形成され且つ第１導電型を有している第３の半導体領域と、前記第３の半導体領域の中に形成され且つ第２の導電型を有している第４の半導体領域と、第２の半導体素子を形成するために前記第１の半導体領域の上に配置され且つ第２導電型を有している第２の半導体素子用半導体領域と、前記第２の半導体領域と前記第２の半導体素子用半導体領域とを電気的に分離するためにこれ等の間に配置された第１導電型の半導体領域又はトレンチから成る分離領域とを備え、前記第１の電極は前記第４の半導体領域に接続され、前記第２の電極は前記第２の半導体領域に接続され、前記制御手段は前記第３の半導体領域の上に配置され、前記絶縁層は前記第２の半導体領域の表面上に形成されていることが望ましい。
また、請求項３に示すように、前記抵抗膜の代わりに、前記絶縁層の上に形成され且つ第１導電型半導体領域と第２導電型半導体領域を有している半導体膜から成り且つ前記第２導電型半導体領域が前記第２の電極に電気的に接続され且つ前記第１及び第２の電極間を電流が流れることを許す極性を有しているダイオードを設けることができる。
また、請求項４に示すように、前記第２の電極は、前記第２の半導体領域の中央部分を囲むように環状に形成され、前記抵抗膜又はダイオードは前記第２の半導体領域の前記中央部分の上に前記絶縁層を介して配置されていることが望ましい。これにより、前記抵抗膜又はダイオードを設けることによる半導体基体の表面積の増大を抑えることができる。
また、請求項５に示すように、前記抵抗膜又はダイオードは、前記第１、第２及び第５の半導体領域に基づく寄生トランジスタの形成を抑制することができるものであることが望ましい。
また、前記抵抗膜は、前記第１及び第２の電極間を流れる電流を所定値に制限するための抵抗値を有していることが望ましい。
また、前記抵抗膜は、前記第１、第２及び第５の半導体領域に基づく寄生トランジスタの形成を抑制し且つ前記第１及び第２の電極間を流れる電流を所定値に制限するための抵抗値を有していることが望ましい。
また、請求項６に示すように、更に、前記第２の半導体領域の中に形成され且つ第２導電型を有し且つ前記第２の半導体領域よりも高い不純物濃度を有している第５の半導体領域を有し、前記第２の電極は前記第５の半導体領域に接続されていることが望ましい。
また、請求項７に示すように、前記第１の半導体素子は、絶縁ゲート型電界効果トランジスタであり、前記第２の半導体領域はドレイン領域であり、前記第３の半導体領域はボディ領域（チャネル形成領域）であり、前記第４の半導体領域はソース領域であり、前記第１の電極はソース電極であり、前記第２の電極はドレイン電極であり、前記制御手段は、前記ソース電極と前記ドレイン電極との間において前記第３の半導体領域の表面上にゲート絶縁膜を介して配置されたゲート電極であることが望ましい。
また、請求項８に示すように、更に、前記ゲート電極と前記ドレイン電極との間に耐圧を向上させるためのフィールドプレート手段を有していることが望ましい。
また、請求項９に示すように、更に、前記第３の半導体領域と前記第２の電極との間において、前記半導体基体の前記一方の主面と前記第２の半導体領域との間に配置されたリサーフ領域を有していることが望ましい。
また、請求項１０に示すように、寄生トランジスタを抑制するための半導体装置は、半導体素子を形成するための複数の半導体領域を含み且つ一方の主面とこの一方の主面に対向する他方の主面とを有する半導体基体と、前記半導体基体の前記一方の主面上に設けられた第１及び第２の電極と、前記第１及び第２の電極間を流れる電流を制御するために前記半導体基体の前記一方の主面上に配置された制御手段とを備え、
前記半導体基体は、前記他方の主面に露出するように配置され且つ第１導電型を有している第１の半導体領域と、第１の半導体素子を形成するために前記第１の半導体領域の一部の上に配置され且つ前記一方の主面に露出する部分を有し且つ前記第１導電型と反対の第２導電型を有している第２の半導体領域と、前記第２の半導体領域の中に形成され且つ第１導電型を有している第３の半導体領域と、前記第３の半導体領域の中に形成され且つ第２の導電型を有している第４の半導体領域と、第２の半導体素子を形成するために前記第１の半導体領域の上に配置され且つ第２導電型を有している第２の半導体素子用半導体領域と、前記第２の半導体領域と前記第２の半導体素子用半導体領域との間に配置され且つ第２導電型を有している寄生トランジスタ抑制半導体領域と、前記寄生トランジスタ抑制半導体領域と前記第２の半導体素子用半導体領域とを電気的に分離するためにこれ等の間に配置された第１導電型の分離用半導体領域又はトレンチから成る第１の分離領域と、寄生トランジスタ抑制半導体領域と前記第１の半導体領域とを電気的に分離するためにこれ等の間に配置された第１導電型の分離用半導体領域又はトレンチから成る第２の分離領域とを備え、
前記第１の電極は前記第４の半導体領域に接続され、
前記第２の電極は前記第２の半導体領域に接続され、
前記制御手段は前記第３の半導体領域の上に配置されていることが望ましい。
【発明の効果】
【００１１】
本発明の請求項１〜９の発明の抵抗膜又はダイオードは、第２の電極に接続されているので、第１及び第２の電極間を流れる電流を制限する。従って、もし第１の電極とグランドとの間にコンデンサが接続されている場合において抵抗膜又はダイオードに電圧が印加されると、抵抗膜又はダイオードによってコンデンサの突入電流が制限される。
また、共通の半導体基板の上に分離領域を介して複数の半導体素子が形成されている場合には、本発明に従う抵抗膜又はダイオードが寄生トランジスタ動作を抑制する。
また、抵抗膜又はダイオードは第１及び第２の電極間の電流通路に対して直列に接続されているので、電流検出抵抗として使用することもできる。
上記機能を有する抵抗膜又はダイオードは、半導体基体の一方の主面上に絶縁層を介して配置されている。従って、個別に抵抗又はダイオードを形成して半導体素子に接続する場合に比べて抵抗又はダイオードを伴なった半導体装置の部品点数を削減することが可能になり、半導体装置の小型化及び実装面積の低減及びコストの低減を図ることができる。
本発明の請求項１０の発明の前記寄生トランジスタ抑制半導体領域は、第２導電型を有しているので、前記第２の半導体素子用半導体領域と同様に寄生トランジスタの形成に関与する。しかし、前記寄生トランジスタ抑制半導体領域は前記第２の半導体領域に対して前記第２の半導体素子用半導体領域よりも近い位置に配置されているので、もしノイズ等によって寄生トランジスタをオンにする極性の電圧が前記第２の電極に印加された時に、前記寄生トランジスタ抑制半導体領域に基づく第２の寄生トランジスタが先ずオン状態になり、前記第２の半導体素子用半導体領域に基づく第１の寄生トランジスタがオン状態になることを阻止する。これにより、寄生トランジスタに基づく第２の半導体素子の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して本発明の実施形態を説明する。
【実施例１】
【００１３】
図１に示す実施例１の複合半導体装置は、大別して第１の半導体素子１と、第２の半導体素子２と、本発明に従う抵抗膜３とを有している。第１の半導体素子１は高耐圧を有するＬＤＭＯＳＦＥＴから成る。第２の半導体素子２は第１の半導体素子１よりも低い耐圧と低い電力容量のＬＤＭＯＳＦＥＴから成る。抵抗膜３は第１の半導体素子１に直列に接続されている。
【００１４】
第１及び第２の半導体素子１，２を一体に構成するためのシリコンから成る半導体基体４は、一方の主面５と他方の主面６とを有する板状体である。半導体基体４におけるｐ型半導体基板としての第１の半導体領域７は、この上に半導体をエピタキシャル成長させるための半導体基板として使用された部分であって、半導体基体４の他方の主面６に露出するように配置されている。
【００１５】
第１の半導体領域７の上に配置されたｎ型の第２の半導体領域８は、第１の半導体領域７の上にエピタキシャル成長された層であって、半導体基体４の一方の主面５に露出するように配置され、主として第１の半導体素子１のｎ型ドレイン領域として機能する。このｎ型の第２の半導体領域８とｐ型の第１の半導体領域７及びｐ型分離用半導体領域１０との間のｐｎ接合は、第１及び第２の半導体素子１，２間の電気的分離に寄与する。
【００１６】
ｎ型の第２の半導体領域８の中に形成されたｐ型の第３の半導体領域９は、第１の半導体素子１のボディ領域と呼ぶことができるものであって、図２の平面図から明らかなようにｎ型の第２の半導体領域８を環状に囲む平面パターンを有する。平面的に見て図２の第３の半導体領域９は円形パターンであるが、この代りに楕円形又は四角形又はその他の多角形のパターンとすることもできる。
この実施例では、ｐ型の第３の半導体領域９の中にｐ+型半導体領域６２が設けられ、この上に電極６１が設けられ、この電極６１から一般にバックゲートと呼ばれている端子Ｇｂが導出されている。端子Ｇｂは、例えば一定の電圧源に接続され、ｐ型の第３の半導体領域９の電位の安定化に使用される。また、端子Ｇｂをソース端子Ｓに接続することもある。
なお、この実施例の第３の半導体領域９は、ｐ型の第１の半導体領域７に達しないようにｐ型不純物を拡散することによって形成されているが、この代わり点線で示すようにｐ型の第１の半導体領域７に達するように第３の半導体領域９を形成することもできる。
ｐ型分離用半導体領域１０は、半導体基体４の一方の主面５からｐ型の第１の半導体領域７に達するように形成されている。
第１の半導体素子１を接続する回路によっては、第３の半導体領域９をｐ型分離用半導体領域１０に隣接させても差し支えないことがある。この場合には、半導体基体４の一方の主面５からｐ型の第１の半導体領域７に達するようにｐ型不純物拡散を拡散し、その１部を第３の半導体領域９として利用し、その残部をｐ型分離用半導体領域１０として利用する。
【００１７】
ｐ型の第３の半導体領域９の中に形成されたｎ+型の第４の半導体領域１１は、第１の半導体素子１のソース領域であって、ｎ型不純物の拡散によって形成され、ｎ型の第２の半導体領域８よりも高い不純物濃度を有する。このｎ+型の第４の半導体領域１１の平面パターンは図２に示すようにｐ型の第３の半導体領域９と同様に環状である。従って、ｎ型の第２の半導体領域８とｎ+型の第４の半導体領域１１との間にｐ型の第３の半導体領域９が環状に露出している。
【００１８】
ｎ型の第２の半導体領域８の中に不純物拡散によって形成されたｎ+型の第５の半導体領域１２は、第１の半導体素子１のｎ+型ドレイン領域であって、ｎ型の第２の半導体領域８よりも高い不純物濃度を有する。このｎ+型の第５の半導体領域１２は、図２から明らかなようにｐ型の第３の半導体領域９よりも内側に配置され且つ環状の平面パターンを有する。ｎ型の第２の半導体領域８が比較的高い不純物濃度を有する場合には、ｎ+型の第５の半導体領域１２を省くこともできる。
半導体基体の一方の主面５の電荷バランスを均一化すためのｐ-型半導体領域から成るリサーフ領域９ａが形成されている。このリサーフ領域９ａは、半導体基体の一方の主面５に露出するようにｐ型の第３の半導体領域９とｎ+型の第５の半導体領域１２との間に配置され、且つｎ型の第２の半導体領域８の中にｐ型不純物を拡散することによって形成され、且つｐ型の第３の半導体領域９よりも浅く形成され、周知のリサーフ即ちＲＥＳＵＲＦ（Reduced  Surface  Field）効果を発揮する。
なお、リサーフ構造は、米国特許第４２９２６４２号、特開２００５−６４４７２号公報、ＷＯ２００３／０７５３５３等で公知であり、本願のリサーフ構造にリサーフ領域９ａ以外の周知のリサーフ構造を適用することもできる。
【００１９】
第２の半導体素子２を形成するための半導体領域として、第１の半導体領域７の上にｎ型の第６の半導体領域１３が配置されている。このｎ型の第６の半導体領域１３はｎ型の第２の半導体領域８と同時にエピタキシャル成長された層の一部であり、第２の半導体素子２のｎ型ドレイン領域として機能する。
【００２０】
第２の半導体素子２のｎ型の第６の半導体領域１３の中にボディ領域として機能するｐ型の第７の半導体領域１４が形成されている。また、ｐ型の第７の半導体領域１４の中に第２の半導体素子２のソース領域として機能する第８の半導体領域１５が形成されている。また、ｎ型の第６の半導体領域１３の中に第２の半導体素子２のｎ+型ドレイン領域として機能する第９の半導体領域１６が形成されている。
【００２１】
第１の半導体素子１の第４の半導体領域１１に第１の電極としての金属製のソース電極１７が接続されている。このソース電極１７は第４の半導体領域１１と同様に環状の平面パターンを有する。なお、ソース電極１７を第４の半導体領域１１よりも外周側においてｐ型の第３の半導体領域９にも接続することができる。
【００２２】
ｎ+型の第５の半導体領域１２に第２の電極としての金属製のドレイン電極１８が接続されている。このドレイン電極１８の平面パターンは第５の半導体領域１２と同様に環状である。
【００２３】
ｐ型の第３の半導体領域９の電流を制御するための制御手段としてＳｉＯ2から成る絶縁膜１９とを介して導電性を有するポリシリコンから成るゲート電極２０とが設けられている。このゲート電極２０は、ｎ+型の第４の半導体領域１１とｎ型の第２の半導体領域８との間においてｐ型の第３の半導体領域９の表面に絶縁膜１９を介して対向している。ゲート電極２０に第１の半導体素子１をオンにする制御信号が印加された時にｐ型の第３の半導体領域９の表面近傍にｎチャネル（電流通路）が形成される。
【００２４】
第１の半導体素子１の高耐圧化を図るためにゲート電極２０とドレイン電極１８との間においてｎ型の第２の半導体領域８の表面上にフィールドプレート手段２１が設けられている。図１のフィールドプレート手段２１は容量性プレート構造であって、ｎ型の第２の半導体領域８の表面即ち半導体基体４の一方の主面５上に絶縁膜１９と介して配置された第１、第２及び第３のフィールドプレート導体層２２，２３，２４と、第１及び第２のフィールドプレート導体層２２，２３を相互に容量結合させるためにＳｉＯ2から成る誘電体層（絶縁層）２７を介して第１及び第２のフィールドプレート導体層２２，２３に対向している第４のフィールドプレート導体層２５と、第２及び第３のフィールドプレート導体層２３，２４を相互に容量結合させるために誘電体層２７を介して第２及び第３のフィールドプレート導体層２３，２４に対向している第５のフィールドプレート導体層２６とから成る。第１〜第５のフィールドプレート導体層２２〜２６はゲート電極２０と同様に導電性を有するポリシコンで形成されている。また、第１、第２及び第３のフィールドプレート導体層２２，２３，２４は、ゲート電極２０と同一の工程で形成されている。なお、図１では図示を簡単にするために第１〜第５のフィールドプレート導体層２２〜２６のみが示されているが、実際には、第１〜第５のフィールドプレート導体層２２〜２６よりも多い数のフィールドプレート導体層が設けられている。
【００２５】
ドレイン電極１８に最も近い第３のフィールドプレート導体層２４はドレイン電極１８に接続されている。ゲート電極２０に最も近いフィールドプレート導体層２２は、グランドに接続されている。従って、第１の半導体スイッチ１のオフ期間において、ドレイン電極１８の電位が第１及び第３の半導体領域７、９の電位よりも高い時には、ｐ型の第１及び第３の半導体領域７、９とｎ型の第２の半導体領域８との間のｐｎ接合が逆バイアス状態となり、空乏層が生じると共に、この空乏層の広がりがフィールドプレート手段２１によって調整され、電界集中が緩和される。
なお、フィールドプレート手段２１を設けなくても半導体装置の所望の耐圧が得られる時には、勿論フィールドプレート手段２１を省くことができる。また、フィールドプレート手段２１を周知の別な形態に変形することもできる。
【００２６】
第２の半導体素子２のｎ+型の第８の半導体領域１５にはソース電極２７が接続され、ｎ+型の第９の半導体領域１６にはドレイン電極２８が接続されている。ｐ型の第７の半導体領域１４の表面上に絶縁膜１９を介してゲート電極２９が配置されている。ゲート電極２９は導電性を有するポリシリコンから成る。
【００２７】
抵抗膜３はｎ+型の第５の半導体領域１２よりも内側においてｎ型の第２の半導体領域８の上に絶縁膜１９を介して配置され、且つドレイン電極１８と接続導体３０との間に接続されている。この抵抗膜３は種々の抵抗材料から任意に選択されたもので形成することが可能であるが、本実施例ではポリシリコン（多結晶シリコン）の薄膜で形成されている。
【００２８】
抵抗膜３は、図２から明らかなように平面的に見て略４角形に形成され、ｎ+型の第５の半導体領域１２の内側に配置されている。ドレイン電極１８は図３から明らかなように略４角形の内周縁を有し、抵抗膜３の一端部３２に接続されている。略４角形の接続導体３０は、図３から明らかなように抵抗膜３の他端部３３に接続されている。抵抗膜３は比較的大電流が流れるために比較的大面積に形成され、抵抗膜３の大部分を覆うように接続導体３０が配置されている。
なお、ドレイン電極１８と接続導体３０との間に抵抗膜３の複数の部分を配置することもできる。また、ドレイン電極１８と接続導体３０との間の全部に抵抗膜３を配置することもできる。
【００２９】
この実施例において、抵抗膜３によって与えられる抵抗値は、後述する寄生トランジスタの動作を抑制することができる値であり且つ後述するスイッチング電源装置の起動回路の起動抵抗の機能を得ることができる値に決定される。例えば、第１の半導体素子１の正常動作時におけるドレイン電流によって１０Ｖの電圧降下が抵抗膜３において生じるように抵抗膜３に基づく抵抗値が決定される。
【００３０】
接続導体３０は、ワイヤ等の外部接続部材を接続するボンディングパッドとして機能するように金属で形成され、且つｎ+型の第５の半導体領域１２の内側に配置されている。
【００３１】
半導体基体４の一方の主面５の上の絶縁膜１９の上にＳｉＯ2から成る保護用絶縁層３１が設けられている。
【００３２】
図１において点線で示すｎｐｎ型の寄生トランジスタＱｐが生じる。この寄生トランジスタＱｐにおいて、エミッタはｎ型の第２の半導体領域８及びｎ+型の第５の半導体領域１２であり、ベースはｐ型の第１の半導体領域７であり、コレクタは第２の半導体素子２のｎ型の第６の半導体領域１３及びｎ+型の第９の半導体領域１６である。この寄生トランジスタＱｐは、正常状態では動作しない。もし本発明に従う抵抗膜３が設けられていない状態で例えばノイズ等の負電圧がドレイン電極１８又はドレイン電極１８の延長上の回路に印加され、ドレイン電極１８の電位が第１の半導体領域７よりも低い負になると、寄生トランジスタＱｐのベース電流が流れて寄生トランジスタＱｐがオン状態になり、複合半導体装置が誤作動する恐れがある。これに対して、本発明に従う抵抗膜３が設けられている場合には、接続導体３０又はこの延長回路にノイズ等の負電圧が印加されても、抵抗膜３で電圧降下が生じ、寄生トランジスタＱｐのベース電流が制限され、寄生トランジスタＱｐのオン動作が抑制され、複合半導体装置の寄生トランジスタによる誤動作が防止される。
【００３３】
抵抗膜３は、ソース電極１７ドレイン電極１８との間の電流通路に対しても直列に接続されている。従って、第１の半導体素子１のドレイン電流は、接続導体３０、抵抗膜３、ドレイン電極１８、ｎ+型の第５の半導体領域１２、ｎ型の第２の半導体領域８、ｐ型の第３の半導体領域９のチャネル、ｎ+型の第４の半導体領域１１及びソース電極１７の経路で流れる。このため、第１の半導体素子１を通って流れる電流が抵抗膜３によって制限される。もし、図４に示すように第１の半導体素子１にコンデンサＣ１が接続されている場合には、コンデンサＣ１に突入電流が流れることが抑制される。
【００３４】
抵抗膜３に流れる電流は、第１の半導体素子１のドレイン・ソース間電流と同一であるので、抵抗膜３の両端子間電圧即ちドレイン電極１８と接続導体３０との間の電圧は、ドレイン・ソース間電流に比例する。従って、抵抗膜３を第１の半導体素子１の電流検出用抵抗として使用することもできる。
【００３５】
図４は抵膜３を伴なった第１の半導体素子１が使用されているスイッチング電源装置を示す。このスイッチング電源装置は、対の交流入力端子４１，４２に接続された整流平滑回路４３と、この整流平滑回路４３の対の直流出力端子４４，４５間に接続されたトランス４６の１次巻線Ｎ１と主スイッチＱ１との直列回路と、トランス４６の２次巻線Ｎ２に接続された出力整流平滑回路４７と、主スイッチＱ１の制御端子（ゲート）に接続されたスイッチ制御回路４８と、トランス４６の３次巻線Ｎ３に接続された制御電源用整流平滑回路４９と、正の整流出力端子４４とスイッチ制御回路４８の電源端子５１との間に接続された起動回路５０とから成る。
【００３６】
出力整流平滑回路４７はダイオードＤｏと平滑コンデンサＣｏとから成る。制御電源用整流平滑回路４９はダイオードＤ１とこのダイオードＤ１を介して３次巻線Ｎ３に並列接続されたコンデンサＣ１とから成る。コンデンサＣ１はスイッチ制御回路４８の対の電源端子５１，５２間に接続されているので、スイッチ制御回路４８の電源として機能する。
【００３７】
起動回路５０は、図１に示した第１の半導体素子１と抵抗膜３とから成る。第１の半導体素子１のドレインは抵抗膜３を介して整流平滑回路４３の正の直流出力端子４４に接続され、ソースはスイッチ制御回路４８の電源端子５１に接続されていると共にコンデンサＣ１に接続され、ゲートはスイッチ制御回路４８の起動制御端子５３に接続され、且つ抵抗膜３よりも十分に高い抵抗値を有する抵抗５５を介して直流出力端子４４に接続されている。
【００３８】
スイッチ制御回路４８は、主スイッチＱ１をオン・オフ制御する信号を出力端子５４を介して主スイッチＱ１の制御端子に供給する機能の他に、スイッチング電源装置の起動期間の終了後に第１の半導体素子１をオフにするための信号（グランドレベル信号）を起動制御端子５３に出力する機能を有する。なお、スイッチ制御回路４８と起動回路５０とによって１つのＩＣ（集積回路）５６が形成されている。また、図１の第２の半導体素子２はスイッチ制御回路４８の一部として使用されている。
【００３９】
コンデンサＣ１の電圧が零の状態で、交流電源端子４１，４２に交流電力を供給すると、第１の半導体スイッチ１がオンになり、コンデンサＣ１に充電電流が流れる。この時、抵抗膜３はコンデンサＣ１の突入電流を制限する。コンデンサＣ１が所定電圧値に充電されると、スイッチ制御回路４８から主スイッチＱ１のオン・オフ制御信号が発生し、出力整流平滑回路４７から所定の直流電圧が得られる。また、３次巻線Ｎ３の出力によるコンデンサＣ１の充電が開始し、起動期間が終了する。スイッチ制御回路４８は起動期間の終了を検出する回路を含み、起動期間が終了した時に起動制御端子５３をグランド電位にする。これにより、第１の半導体素子１がオフになり、抵抗膜３を通る電流が遮断され、ここでの電力損失が発生しなくなる。なお、起動回路５０がオフする期間に高い抵抗値を有する抵抗５５を介して僅かな電流が流れるが、これによる電力損失は無視できるほど小さい。
【００４０】
本実施例は次の効果を有する。
（１）もし、接続導体３０又はこの延長回路がノイズ等によって負電位になっても、抵抗膜３において電圧降下が生じるので、寄生トランジスタＱｐのエミッタの電位が負になることが防止され、寄生トランジスタＱｐのオン動作が抑制される。従って、寄生トランジスタＱｐによる複合半導体装置の誤動作を抑制することができる。
（２）抵抗膜３は第１の半導体素子１に対して直列に接続されているので、第１の半導体素子のオン時の電圧を抵抗膜３における電圧降下分だけ減少させることができる。従って、第１の半導体素子の耐圧を低くすることができる。
（３）抵抗膜３は第１の半導体素子１に対して直列に接続されているので、図４に例示するようにスイッチング電源装置の起動回路５０の一構成要素に使用することができる。抵抗膜３を起動回路５０に使用すると、従来の起動回路の抵抗を独立に設ける場合に比べて部品点数が減少し、起動回路の小型化、実装面面積の低減、低コスト化を図ることができる。
（４）抵抗膜３が第１の半導体素子１を構成している半導体基体４上に配置されているので、抵抗を個別に形成する場合に比べて部品点数を低減することができ、抵抗を伴なった半導体装置のコストの低減及び小型化を図ることができる。
（５）環状に形成されたｎ+型の第５の半導体領域１２の内側に抵抗膜３が配置されているので、半導体基体４の表面積の増大を伴なわないで、抵抗膜３を半導体素子１に一体的に形成することができる。
（６）図４の回路の場合は、ワイヤ等の外部接続を接続する接続導体３０及び起動電流が流れる抵抗膜３を比較的大面積に形成することが必要になるが、比較的大面積の抵抗膜３の大部分の上に接続導体３０を配置するので、抵抗膜３及び接続導体３０を容易に形成でき且つ実装面積の増大を防ぐことができる。
（７）抵抗膜３は第１〜第３のフィールドプレート導体層２２〜２４と同様に絶縁膜１９の上に配置され且つポリシリコンから成るので、同一の製造工程で形成することができ、この製造が容易である。
（８）フィールドプレート手段２１及びリサーフ領域９ａを有するので高耐圧半導体装置を提供できる。また、抵抗膜３は環状に形成されたｎ+型の第５の半導体領域１２の内側に配置され、フィールドプレート手段２１及びリサーフ領域９ａはｎ+型の第５の半導体領域１２の外側に配置されているので、高耐圧化を妨害しないで且つ半導体基体４の表面積の増大を伴なわないで、寄生トランジスタＱｐの動作を抑制することができる。
【実施例２】
【００４１】
次に、図５を参照して実施例２の複合半導体装置を説明する。但し、図５において図１と実質的に同一の部分には同一の符号を付してその説明を省略する。また、図５において図示が省略されているゲート電極２０よりも右側即ち内周側部分は図１と同一に構成されている。従って、必要に応じて図１も参照する。
【００４２】
図５の実施例２の複合半導体装置は、図１のｐ型分離領域１０の代りにトレンチ（溝）１０ａを設け、このトレンチ１０ａの中に絶縁物６０を充填し、この他は図１と実質的に同一に形成したものである。
【００４３】
トレンチ１０ａは半導体基体４ａ中のｎ型の第２の半導体領域８とｎ型の第６の半導体領域１３との間において半導体基体４ａの一方の主面５からｐ型の第１の半導体領域７に至るように形成されている。これにより第１の半導体素子１ａと第２の半導体素子２とが電気的に分離される。なお、トレンチ１０ａをボディ領域としてのｐ型の第３の半導体領域８に隣接して設けることもできる。
【００４４】
電極６１から導出された端子Ｇｂは、例えば必要に応じてソース端子Ｓに接続される。
【００４５】
図５の実施例２においても図１の寄生トランジスタＱｐが生じるが、図５においても図１の抵抗膜３と同様なものが設けられているので、実施例１と同様な効果を得ることができる。
【実施例３】
【００４６】
図６の実施例３の複合半導体装置は、図１のＦＥＴから成る第１及び第２の半導体素子１，２の代りにバイポーラトランジスタから成る第１及び第２の半導体素子１ｂ，２ａを設け、この他は図１と同一に形成したものである。
【００４７】
半導体基体４ｂにおいて第１の半導体素子１ｂを形成するために、ｎ型コレクタ領域としての第２の半導体領域８ａと、ｐ型ベース領域としての第３の半導体領域９ｂと、ｎ+型エミッタ領域としての第４の半導体領域１１ａと、ｎ+型コレクタ領域としての第５の半導体領域１２ａと、ｎ+型埋め込み層７０とが設けられている。ｐ型の第３の半導体領域９ｂはｎ型の第２の半導体領域８ａの中に島状又はウェル状に形成されている。ｎ+型の第４の半導体領域１１ａはｐ型の第３の半導体領域９ｂの中に島状に形成されている。ｎ+型の第５の半導体領域１２ａは半導体基体４ｂの一方の主面５からｎ+型の埋め込み層７０に至るように形成されている。ｎ+型の埋め込み層７０はｐ型の第１の半導体領域７とｎ型の第２の半導体領域８ａとの境界に配置されている。
【００４８】
ｎ+型の第４の半導体領域１１ａにエミッタ電極（第１の電極）１７ｂが接続され、ｎ+型の第５の半導体領域１２ａにコレクタ電極（第２の電極）１８ａが接続され、ｐ型の第３の半導体領域９ａに制御電極としてのベース電極２０ａが接続されている。
【００４９】
第２の半導体素子２ａを構成するために、ｎ型コレクタ領域としての第６の半導体領域１３ａと、ｐ型ベース領域としての第７の半導体領域１４ａと、ｎ+型エミッタ領域としての第８の半導体領域１５ａと、ｎ+型コレクタ領域としての第９の半導体領域１６ａと、ｎ+型埋め込み層７１とが設けられている。ｐ型の第７の半導体領域１４ａはｎ型の第６の半導体領域１３ａの中に島状に形成され、ｎ+型の第８の半導体領域１５ａは第７の半導体領域１４ａの中に島状に形成され、ｎ+型の第９の半導体領域１６ａは半導体基体８ａの一方の主面５から埋め込み層７１に至るように形成されている。ｎ+型埋め込み層７１はｐ型の第１の半導体領域７とｎ型の第６の半導体領域１３ａとの境界に形成されている。
【００５０】
ｎ+型の第８の半導体領域１５ａにはエミッタ電極２７ａが接続され、ｎ+型の第９の半導体領域１６ａにはコレクタ電極２８ａが接続され、ｐ型の第７の半導体領域１４ａにはベース電極２９ａが接続されている。
【００５１】
ｐ型分離用半導体領域１０ｂは第１の半導体素子１ｂのｎ型の第２の半導体領域８ａと第２の半導体素子２ａのｎ型の第６の半導体素子１３ａとの間に配置され且つ半導体基体４ｂの一方の主面５からｐ型の第１の半導体領域７に至る深さに形成されている。
【００５２】
図６の複合半導体装置においてもｎｐｎ型の寄生トランジスタＱｐが点線で示すように形成される。しかし、図１と同一構成の抵抗膜３がコレクタ電極１８ａと接続導体３０との間に接続されているので、寄生トランジスタの動作が抑制される。従って、図６の実施例３においても図１の実施例１と同一の効果を得ることができる。
【実施例４】
【００５３】
図７に示す実施例７の複合半導体装置は、図１の抵抗膜３をダイオード３´に置き換え、この他は図１の実施例１と同一に構成したものである。従って、図７において図１と実質的に同一部分には同一の符号を付してその説明を省略する。
【００５４】
図７のダイオード３´は図１の抵抗膜３と同様にポリシリコン膜で形成され、図１の抵抗膜３と同一位置に配置されている。このダイオード３´はｐ型半導体領域３ａとここに隣接するｎ型半導体領域３ｂとを有している。接続導体３０はｐ型半導体領域３ａにオーミック接続され、ドレイン電極１８はｎ型半導体領域３ｂにオーミック接続されている。従って、ドレイン電極１８と接続導体３０とは、ｐ型半導体領域３ａとｎ型半応対領域３ｂとの間のｐｎ接合を介して接続されている。
【００５５】
接続導体３０とドレイン電極１８との間に接続されたダイオード３´は、第１の半導体素子１がオンしている時にドレイン電流を流すことを許す方向性を有する。しかし、寄生トランジスタＱｐに対して逆の方向性を有するので、接続導体３０がノイズ等で負電位になった時にダイオード３´はオフ状態に保たれ、寄生トランジスタＱｐがオン動作することが防止される。これにより、寄生トランジスタＱｐによる第２の半導体素子２の誤動作を防止することができる。
【００５６】
ダイオード３´は所定の順方向電圧及び抵抗を有する。従って、図１の抵抗膜３と同様に第１の半導体素子１のドレイン電流を制限する機能を有する。また、ダイオード３´はフィールドプレート導体層２２、２３、２４と同様にポリシリコンから成り、このポリシリコンにｐ型不純物を導入することによってｐ型半導体領域３ａが形成され、ｎ型不純物を導入することによってｎ型半導体領域３ｂが形成されている。従って、図１の抵抗膜３と同様に容易に形成することができる。また、図７の実施例４は、図１の実施例１と同様な効果も有する。
なお、図７のダイオード３´を図５及び図６の実施例２及び３にも適用できる。また、接続導体３０とドレイン電極１８との間にダイオード３´と同様な構成の複数のダイオードを直列に接続したものを配置することができる。
【実施例５】
【００５７】
図８に示す実施例５の複合半導体装置は、図１の第１及び第２の半導体素子１、２の分離部分を変形した他は、図１と同一に構成いたものである。従って、図８において第１の半導体素子１の一部及びその内周部の抵抗膜３等の図示が省略されている。なお、図８において省略されている部分は図１を参照する。また、図８の実施例５において図１の実施例１と実質的に同一の部分には同一の符号を付してその説明を省略する。
【００５８】
図８の複合半導体装置は図１の分離用半導体領域１０に相当する第１の分離用半導体領域１０ｃを有する他に、第１の分離用半導体領域１０ｃよりも内周側に第２の分離用半導体領域１０ｄを有する。第１及び第２の分離用半導体領域１０ｃ、１０ｄはｐ型半導体であって、半導体基体４の一方の主面５からｐ型の第１の半導体領域７に達するように形成され、且つｎ型の第２の半導体領域８を環状に囲むパターンを有する。
【００５９】
第１及び第２の分離用半導体領域１０ｃ、１０ｄ間にｎ+型半導体から成る寄生トランジスタ抑制半導体領域６３が配置されている。この寄生トランジスタ抑制半導体領域６３は半導体基体４の一方の主面５からｐ型の第１の半導体領域７に至る深さを有し、ｐ型の第１の半導体領域７にｐｎ接触している。この寄生トランジスタ抑制半導体領域６３の上に電極６４が形成され、この電極６４とグランドとの間にバイアス電源６５が接続されている。
【００６０】
図８の複合半導体装置においては、図１と同様にｎ+型の第５半導体領域１２とｎ型の第２の半導体領域８とｐ型の第１の半導体領域７と第２の半導体素子２におけるｎ型の第６の半導体領域１３及びｎ+型の第９の半導体領域１６でｎｐｎ型の第１の寄生トランジスタＱｐが形成され、更に、ｎ+型の第５の半導体領域１２とｎ型の第２の半導体領域８とｐ型の第１の半導体領域７とｎ+型の寄生トランジスタ抑制半導体領域６３とでｎｐｎ型の第２の寄生トランジスタＱｐ´が形成される。図１の接続導体３０又はドレイン電極１８がノイズ等によって負電位になると、ドレイン電極１８に対してｎ型の第６の半導体領域１３よりも近い位置に配置されたｎ+型の寄生トランジスタ抑制半導体領域６３をエミッタとして含む第２の寄生トランジスタＱｐ´がオン状態になる。これにより、ｐ型の第１の半導体領域７の電位が上昇し、第１の寄生トランジスタＱｐのオンが抑制される。
【００６１】
本実施例５では、抵抗膜３による第１の寄生トランジスタＱｐのオン動作の抑制とｎ+型の寄生トランジスタ抑制半導体領域６３による第１の寄生トランジスタＱｐのオン動作の抑制との両方が生じるので、第１の寄生トランジスタＱｐのオン動作の阻止を実施例１よりも良好に達成することができる。
【００６２】
なお、ｎ+型の寄生トランジスタ抑制半導体領域６３のみによって第１の寄生トランジスタＱｐのオン動作を阻止することができる時には、抵抗膜３を省くことができる。
また、図８の実施例５のｎ+型の寄生トランジスタ抑制半導体領域６３を含む分離部分の構造を図６及び図７の実施例３及び４にも適用することができる。
【実施例６】
【００６３】
図９の実施例６の複合半導体装置は、図１のｐ型の第３の半導体領域９をｐ型の第１のチャネル領域（ボデイ領域）９１とｐ型の第２のチャネル領域（ボデイ領域）９２とに分け、第１及び第２のチャネル領域９１、９２の中にｎ+型の第１及び第２のソース領域111、112を設け、第１及び第２のソース領域111、112の相互間にゲート電極２０を配置し、この他は図１と同一に構成したものである。従って、図９において図１と共通する部分には同一の符号を付してその説明を省略する。また、図９で図示が省略されている部分は図１と同一に構成されているので、実施例６の説明において必要に応じて図１を参照する。
【００６４】
図９においては、ゲート電極２０が絶縁膜１９を介して第１のチャネル領域９１の外周側に対向し、第２のチャネル領域９２の内周側に対向しているので、この対向部分にｎ型チャネルが形成される。この実施例６では、第１のチャネル領域９１よりも内周側にゲート電極が設けられていないので、ｐ-型のリサーフ領域９ａがｐ型の第１のチャネル領域９１に連続して形成されている。
なお、図１のｐ型の第３の半導体領域９と同様に機能する第１及び第２のチャネル領域91、９２の中にｐ+型半導体領域６２が形成され、この上に電極６１が形成されている。
【００６５】
図９の実施例６の第１及び第２のチャネル領域91、９２は図１のｐ型の第３の半導体領域９と同様に機能し、ｎ+型の第１及び第２のソース領域111、112は図１のｎ+型の第４の半導体領域１１と同様に機能するので、図９の実施例６によって図１の実施例１と同一の効果を得ることができる。
なお、図９の構成を図５、図６、図７及び図８の実施例２、３、４、５にも適用することができる。
【００６６】
本発明は上述の実施例に限定されているでなく、例えば次の変形が可能なものである。
（１）  図１、図５，図７、及び図８の第２の半導体素子２を図６の第２の半導体素子２ａと同様にバイポーラトランジスタに変形することができる。
（２）  図６の第２の半導体素子２ａを図１の第２の半導体素子２と同様にＦＥＴに変形することができる。
（３）  図６のｐ型分離用半導体領域１０ｂの代わりにトレンチを設けることができる。
（４）  図１の容量フィールドプレート手段２１の代りに周知の抵抗性フィールドプレートを設けることができる。
（５）  抵抗膜３を電流検出抵抗として使用することができる。この場合には図１のドレイン電極１８と接続導体３０との間の電圧、又は図６のコレクタ電極１８ａと接続導体３０との間の電圧を電流検出信号として使用する。
（６）  第２の半導体素子２，２ａをダイオード等の半導体素子に変形することができる。
（７）  ｎ+型の第５の半導体領域１２よりも内周側のｎ型の第２の半導体領域８の中に小信号の半導体素子を形成することができる。
（８）  各実施例の複合半導体装置をステッピングモータ等の電動機駆動回路にも使用することができる。
（９）図１、図５〜図９の半導体基体４、４ａ，４ｂの各半導体領域の導電型を逆にすることができる。
（１０）ｐ+型半導体領域６２及び電極６１を省くことができる。
（１１）ｐ+型半導体領域６２及び電極６１を省き、且つゲート電極２０から離れた位置でソース電極１７の一部を、ｐ型の第３の半導体領域９、又は第１及び第２のチャネル領域91、９２に接続することができる。
【図面の簡単な説明】
【００６７】
【図１】実施例１の複合半導体装置の一部を示す縦断面図である。
【図２】図１の半導体基体の表面を示す平面図である。
【図３】図１のドレイン電極及び接続導体及び抵抗値の関係を示す平面図である。
【図４】図１の複合半導体装置が使用されたスイッチ電源装置を示す回路図である。
【図５】実施例２の複合半導体装置の一部を示す縦断面図である。
【図６】実施例３の複合半導体装置の一部を図１と同様に示す縦断面図である。
【図７】実施例４の複合半導体装置の一部を図１と同様に示す縦断面図である。
【図８】実施例５の複合半導体装置の一部を図１と同様に示す縦断面図である。
【図９】実施例６の複合半導体装置の一部を図１と同様に示す縦断面図である。
【符号の説明】
【００６８】
１  第１の半導体素子
２  第２の半導体素子
３  抵抗膜
４，４ａ，４ｂ  半導体基体
７  第１の半導体領域
８，８ａ  第２の半導体領域
９，９ａ，９ｂ  第３の半導体領域
１０，１０ｂ  ｐ型分離用半導体領域
１０ａ  トレンチ
１１，１１ａ  第４の半導体領域
１２，１２ａ  第５の半導体領域
１３，１３ａ  第６の半導体領域
１７    ソース電極
１８    ドレイン電極
１９    ゲート絶縁膜
２０    ゲート電極
２１    フィールドプレート手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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