(57)【要約】【課題】ゲートとソース・ドレイン拡散層との間にオフセット距離を設けつつ、ソース・ドレイン拡散層とチャネル反転層との離間に起因する寄生容量の増大を回避し得る半導体装置の製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置の製造方法は、素子分離された半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜を介して半導体基板上にゲート下部層材を堆積し、ゲート下部層材上に、ゲート下部層材と異なる材料からなるゲート上部層材を堆積し、ゲート上部層材及びゲート下部層材を選択的に加工することによりゲート上部層及びゲート下部層からなるゲートを形成し、ゲート上部層及びゲート下部層のうちゲート上部層の方が反応速度が大きい化学反応加工処理を行って、半導体基板に対して水平方向におけるゲート上部層の寸法を増加させ、ゲート上部層をマスクとして半導体基板にイオン注入を行って不純物注入領域を形成し、熱拡散処理を行って不純物注入領域からソース・ドレイン拡散層を形成することを含む。【選択図】図３
2007134413.tif 000002
【特許請求の範囲】
【請求項１】
素子分離された半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記半導体基板上にゲート下部層材を堆積し、
前記ゲート下部層材上に、前記ゲート下部層材と異なる材料からなるゲート上部層材を堆積し、
前記ゲート上部層材及び前記ゲート下部層材を選択的に加工することによりゲート上部層及びゲート下部層からなるゲートを形成し、
前記ゲート上部層及び前記ゲート下部層のうち前記ゲート上部層の方が反応速度が大きい化学反応加工処理を行って、前記半導体基板に対して水平方向における前記ゲート上部層の寸法を増加させ、
前記ゲート上部層をマスクとして前記半導体基板にイオン注入を行って不純物注入領域を形成し、
熱拡散処理を行って前記不純物注入領域からソース・ドレイン拡散層を形成する、
ことを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記化学反応加工処理における前記ゲート上部層の反応速度は、前記半導体基板の反応速度よりも大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記化学反応加工処理は、酸化反応加工処理であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記酸化反応加工処理は、４００乃至６００℃の温度条件を設定して酸化雰囲気中において行われる熱酸化処理であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板及び前記ゲート下部層はシリコンからなり、前記ゲート上部層はタングステンからなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、ＭＯＳＦＥＴのゲート構造を利用したソース・ドレイン拡散層の形成方法に関する。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴの製造技術において、ゲートとソース・ドレイン拡散層との間にオフセット距離を設けるために、ゲートに側壁を形成し、その側壁に対し自己整合的にイオン注入を行ってソース・ドレイン拡散層を形成する技術が用いられている。
【０００３】
ここでゲート側壁は、不純物注入領域であるソース・ドレイン拡散層とゲート下のチャネル領域（チャネル反転層）との間に、基板表面に対して水平方向にオフセット距離を設けて、ショートチャネル効果を低減する目的で使用されている。
【０００４】
しかし、ゲート側壁を形成する異方性エッチングの際には、基板の後退、即ち、基板表面に対して垂直方向下方への基板のオーバーエッチングが発生する。後退した基板表面部に形成された不純物拡散層であるソース・ドレイン拡散層と、後退が発生していないゲート下の基板表面部に形成されたチャネル反転層とは、基板表面に対して垂直方向に基板後退量の分だけ離間するため、寄生抵抗が発生する。
【０００５】
ソース・ドレイン拡散層とチャネル反転層との距離は、基板後退量が大きいほど大きくなる。ソース・ドレイン拡散層とチャネル反転層との間の経路は、素子動作時には寄生容量として働くため、ソース・ドレイン拡散層とチャネル反転層との距離が大きくなると、結果としてトランジスタの駆動電流が減少するという問題が発生する。
【０００６】
尚、ゲート側壁を用いて自己整合的にソース・ドレイン拡散層を形成するＭＯＳＦＥＴの製造方法の改善策がこれまでに提案され、公知となっている（例えば、特許文献１参照）。
【０００７】
但し、特許文献１に開示されたＭＯＳＦＥＴの製造方法は、専ら製造工程の短縮をその目的及び効果とするものであって、上記問題を解決するものではない。
【特許文献１】特開平１１−２６１０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ゲートとソース・ドレイン拡散層との間にオフセット距離を設けつつ、ソース・ドレイン拡散層とチャネル反転層との離間に起因する寄生容量の増大を回避し得る半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、素子分離された半導体基板上にゲート絶縁膜を形成し、上記ゲート絶縁膜を介して上記半導体基板上にゲート下部層材を堆積し、上記ゲート下部層材上に、上記ゲート下部層材と異なる材料からなるゲート上部層材を堆積し、上記ゲート上部層材及び上記ゲート下部層材を選択的に加工することによりゲート上部層及びゲート下部層からなるゲートを形成し、上記ゲート上部層及び上記ゲート下部層のうち上記ゲート上部層の方が反応速度が大きい化学反応加工処理を行って、上記半導体基板に対して水平方向における上記ゲート上部層の寸法を増加させ、上記ゲート上部層をマスクとして上記半導体基板にイオン注入を行って不純物注入領域を形成し、熱拡散処理を行って上記不純物注入領域からソース・ドレイン拡散層を形成することを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の一態様は、上記構成により、ゲートとソース・ドレイン拡散層との間にオフセット距離を設けつつ、ソース・ドレイン拡散層とチャネル反転層との離間に起因する寄生容量の増大を回避し得る半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の一形態においては、シリコン層の上に、シリコンよりも低い温度で酸化され得る材料、例えばタングステン（Ｗ）からなる上部層を堆積した積層構造によりゲートを形成する。その後、シリコンの熱酸化処理温度よりも低い温度、例えば４００乃至６００℃の温度条件を設定して酸化雰囲気中において熱酸化処理を行うことにより、シリコン層をほとんど酸化させることなく、ゲート上部層のみを酸化させることができる。
【００１２】
一例としてのタングステン（Ｗ）からなるゲート上部層は、酸化により体積が増加するので、上述のような積層構造のゲートを採用して熱処理工程を行うことにより、ゲート上部層の幅がゲート下部シリコン層の幅よりも大きいゲート構造を形成することができる。上部層のみ幅が拡張されたゲート構造を利用して自己整合的にイオン注入を行うことにより、ゲート上部層の幅とゲート下部シリコン層の幅との差の分だけ、チャネル領域とソース・ドレイン拡散層との間に、従来の技術と同様の十分なオフセット距離を設けることができる。
【００１３】
一方、本発明の実施の一形態においては、ゲート側壁を用いる従来の技術とは異なり、ソース・ドレイン拡散層形成領域における基板の後退を伴わない。
【００１４】
従って、従来の技術と比較して、ソース・ドレイン拡散層とチャネル反転層との間の寄生容量を低減することができる。
【００１５】
以下、本発明に係る半導体装置の製造方法の実施の一形態につき、具体例を挙げて、図面を参照しながら詳細に説明する。
【００１６】
図１乃至図５は、本発明の実施の一形態に係る半導体装置の製造方法の一製造工程における断面構造を示す断面図である。尚、図３乃至図５は、素子分離領域を省略し、ゲート周辺の構造のみ示している。
【００１７】
図１に示すように、先ず、シリコン基板１の表面部に選択的に素子分離領域２を形成し、素子分離領域２によって画定された素子領域内の所定の深さにウェル拡散層３を形成し、さらに、シリコン基板１の表面にゲート絶縁膜４を形成する。
【００１８】
ゲート絶縁膜４を形成後、ゲート下部層材９として、ポリシリコンを例えば厚さ１００ｎｍに堆積し、ゲート下部層材９上に、ゲート上部層材１０として、ここではタングステン（Ｗ）を例えば厚さ３０ｎｍに堆積する。
【００１９】
そして、リソグラフィ技術を用いてゲート下部層材９及びゲート上部層材１０に選択的にエッチングを行うことにより、図２に示すように、ゲート下部層９ａ及びゲート上部層１０ａの二層構造からなるゲート１１を形成する。このとき同時に、ゲート１１の形成領域以外の部分のゲート絶縁膜４も除去する。尚、上述の材料から明らかなように、ここでは、ゲート下部層９ａはポリシリコン、ゲート上部層１０ａはタングステンにより形成されている。
【００２０】
その後、ゲート下部層９ａの材料、ここではシリコンの熱酸化処理温度よりも低い温度、例えば４００乃至６００℃の温度条件を設定して酸化雰囲気中においてアニールを行うことにより、シリコン基板１及びゲート下部層９ａをほとんど酸化させることなく、タングステンからなるゲート上部層１０ａのみを十分に酸化させて、酸化タングステンからなるゲート上部層１０ｂを形成することができる。換言すると、この工程では、シリコン基板１及びゲート下部層９ａよりもゲート上部層１０ａの方が反応速度が大きい化学反応加工処理を行う。
【００２１】
タングステンは、酸化されて酸化タングステンとなることによって約３倍に体積が増加する。即ち、酸化タングステンからなるゲート上部層１０ｂは、元のタングステンからなるゲート上部層１０ａに比較して約３倍の体積を有することとなる。
【００２２】
一方、ポリシリコンからなるゲート下部層９ａはほとんど酸化されないので、体積もほとんど変化しない。また、このとき、シリコン基板１の表面もほとんど酸化されない。
【００２３】
従って、図３に示すように、ゲート上部層１０ｂの寸法Ｌ’は、ゲート下部層９ａの寸法、即ち、ゲート長Ｌよりも大きくなり、不等式Ｌ’＞Ｌが成立する関係となる。例えば、ゲート長Ｌが約３０ｎｍの場合、酸化タングステンからなるゲート上部層１０ｂの寸法は約４３ｎｍとなる。
【００２４】
結果として、ゲート下部層９ａと、ゲート下部層９ａよりも寸法の大きいゲート上部層１０ｂとからなるゲート１１ａが形成される。
【００２５】
上部層のみ寸法の大きいゲート構造を得た後、図４に示すように、ゲート上部層１０ｂをマスクとして自己整合的にイオン注入を行う。このとき、ゲート上部層１０ｂがゲート下部層９ａに対して水平方向に突出している部分に対応するシリコン基板１上の領域には、イオン注入は行われない。即ち、イオン注入が行われる領域は、ゲート上部層１０ｂの突出部の寸法に相当する距離Ｄだけゲート下部層９ａから離間した位置より外側の領域となる。ゲート長Ｌが約３０ｎｍ、ゲート上部層１０ｂの寸法が約４３ｎｍの場合、距離Ｄの値は、Ｄ＝（Ｌ’−Ｌ）／２＝６．５ｎｍ程度となる。
【００２６】
以上のように、本発明の実施の一形態においては、ゲート上部層１０ｂをマスクとして自己整合的にイオン注入を行うことによって、イオン注入領域をゲート下部層９ａから距離Ｄだけ離間した領域とすることができる。従って、ソース・ドレイン拡散層とゲート下のチャネル領域（チャネル反転層）との間に、基板表面に対して水平方向にオフセット距離を設けて、ショートチャネル効果を低減することができる。
【００２７】
しかし、本発明の実施の一形態においては、従来の製造方法のようにゲート側壁を形成しないため、ゲート側壁加工に伴う基板の後退、即ち、基板表面に対して垂直方向下方への基板のオーバーエッチングの発生という問題は生じない。従って、ソース・ドレイン拡散層とチャネル反転層とは、基板表面に対して垂直方向に離間することがないので、ソース・ドレイン拡散層とチャネル反転層との間の寄生容量の増大を回避することができ、従来の技術と比較すると、上記寄生容量を低減できていることになる。
【００２８】
イオン注入後、熱拡散処理を行うことにより、図５に示すように、イオン注入が行われた不純物注入領域を活性化してソース・ドレイン拡散層７ａを形成する。ゲート側壁加工を行う場合のような基板の後退が生じていないので、ソース・ドレイン拡散層の最大濃度部とチャネル反転層との距離は拡大することなく、ソース・ドレイン拡散層の最大濃度部の深さに応じた最短距離となっていることが分かる。
【００２９】
ソース・ドレイン拡散層の最大濃度部とチャネル反転層との距離は、素子動作時における寄生抵抗の大きさに反映されるので、本発明の実施の一形態の構成によって寄生抵抗が抑制され、結果として、従来よりもトランジスタの駆動電流が増大する。
【００３０】
以上の例では、ゲート下部層９ａの材料をポリシリコン（poly−Ｓｉ）、ゲート上部層１０ａの材料をタングステン（Ｗ）としており、酸化タングステンからなるゲート上部層１０ｂを熱酸化によって得ることとしているが、基板表面に対して水平方向におけるゲート上部層の寸法をゲート下部層よりも拡大することができるのであれば、ゲート上部層及びゲート下部層の材料の組み合わせは任意であり、ゲート上部層の寸法を拡大させるための処理及び化学反応の種類も任意である。例えば、ゲート上部層及びゲート下部層の材料が共に金属であってもよいし、ゲート上部層に対して酸化反応ではなく窒化反応を適用してもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の一形態に係る半導体装置の製造方法の一製造工程における断面構造を示す断面図。
【図２】本発明の実施の一形態に係る半導体装置の製造方法の一製造工程における断面構造を示す断面図。
【図３】本発明の実施の一形態に係る半導体装置の製造方法の一製造工程における断面構造を示す断面図。
【図４】本発明の実施の一形態に係る半導体装置の製造方法の一製造工程における断面構造を示す断面図。
【図５】本発明の実施の一形態に係る半導体装置の製造方法の一製造工程における断面構造を示す断面図。
【符号の説明】
【００３２】
１  シリコン基板
２  素子分離領域
３  ウェル拡散層
４  ゲート絶縁膜
７  イオン注入領域（不純物注入領域）
７ａ  ソース・ドレイン拡散層
９  ゲート下部層材
９ａ  ゲート下部層
１０  ゲート上部層材
１０ａ  ゲート上部層
１０ｂ  酸化後のゲート上部層
１１  ゲート
１１ａ  上部層酸化後のゲート
Ｌ  ゲート長（ゲート下部層９ａの寸法）
Ｌ’ゲート上部層１０ｂの寸法
Ｄ  イオン注入領域とゲート下部層９ａとの距離
【図１】
2007134413.tif 000003
【図２】
2007134413.tif 000004
【図３】
2007134413.tif 000005
【図４】
2007134413.tif 000006
【図５】
2007134413.tif 000007