(57)【要約】【課題】読み込みアクセス時間ｔＡＣがクロック周期ｔＣＫを越えないことを確実にするために、読み込み出力を駆動する遅延されたクロック信号を生成する回路技術を提供する。【解決手段】本発明の回路及び方法は、半導体メモリ装置において、読み込みアクセス時間がクロックの周期時間を越えないことを確実にするために、入力クロック信号から読み込みクロック信号を生成する。上記クロック信号の周波数に応じて、複数の遅延量の１つが、上記入力クロック信号に課されるために選択される。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体メモリ装置に供給されるクロック信号から上記半導体メモリ装置における読み込みクロック信号を生成する方法であって、
読み込みアクセス時間が上記クロック信号の１周期より短くなることを確実にするために、上記クロック信号の周波数に応じた遅延量だけ上記クロック信号を遅延させるステップを有することを特徴とする方法。
【請求項２】
上記半導体メモリ装置のプロセス状態と、温度状態と、電圧状態とに基づいて上記遅延量を調節するステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項３】
上記クロック信号の上記周波数に基づいて複数の可能な遅延量から上記遅延量を選択するデータを用いて、上記半導体メモリ装置をプログラムするステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項４】
上記遅延させるステップでは、第１の部分及び第２の部分を有する上記遅延量だけ上記クロック信号を遅延させ、
上記第１の部分は、上記クロック信号の上記周波数に応じて０と０ではない値との間を選択可能な値であり、
上記第２の部分は、上記クロック信号の上記周波数と関係が無い値であり、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であることを特徴とする請求項３に記載の方法。
【請求項５】
上記クロック信号の上記周波数が、上記クロック信号の１周期が上記遅延量の上記第２の部分より長くなるような低い周波数であるときに、上記遅延量の上記第１の部分は０に選択され、
上記遅延させるステップでは、上記クロック信号を、上記クロック信号の現在のサイクルにおけるエッジから上記遅延量だけ遅延させることを特徴とする請求項４に記載の方法。
【請求項６】
上記クロック信号の上記周波数が、上記クロック信号の１周期が上記遅延量の上記第２の部分以下であるような周波数であるときに、上記遅延量の上記第１の部分は、０ではない値に選択され、
上記遅延させるステップでは、上記クロック信号を、上記クロック信号の１つ前のサイクルにおけるエッジから上記遅延量だけ遅延させることを特徴とする請求項４に記載の方法。
【請求項７】
上記半導体メモリ装置の温度をモニタするステップと、上記半導体メモリ装置の上記温度に基づいて上記遅延量の上記第１の部分の値を選択するステップとをさらに有することを特徴とする請求項４に記載の方法。
【請求項８】
上記半導体メモリ装置のプロセスの変化を補償するために、上記遅延量の上記第１の部分をトリミングするステップをさらに有することを特徴とする請求項４に記載の方法。
【請求項９】
上記トリミングするステップでは、上記半導体メモリ装置に組み込まれたヒューズを焼くことを特徴とする請求項８に記載の方法。
【請求項１０】
半導体メモリ装置に供給されるクロック信号から上記半導体メモリ装置における読み込みクロック信号を生成する回路であって、
入力として上記クロック信号を受信し、対応する０である、或いは０ではない遅延量だけ遅延された上記クロック信号を含む複数の出力を生成する第１の遅延回路と、
読み込みアクセス時間が上記クロック信号の１周期より短いような上記読み込みクロック信号を生成するために、上記クロック信号の周波数に応じて上記第１の遅延回路の上記複数の出力の１つを選択するマルチプレクサと含むことを特徴とする回路。
【請求項１１】
複数の状態の１つを表すビットパターンを格納するレジスタであって、各々の状態は上記クロック信号の対応する周波数に割り当てられ、上記状態は、上記クロック信号の上記周波数に対応する値を用いてプログラムされるレジスタと、
上記レジスタに接続され、上記レジスタの上記状態に基づいて上記複数の出力の１つを選択するために上記マルチプレクサに選択信号を出力するデコーダとをさらに有することを特徴とする請求項１０に記載の回路。
【請求項１２】
上記マルチプレクサの出力に結合された第２の遅延回路であって、
上記クロック信号の上記周波数と関係がなく、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であるさらに別の遅延量だけ上記マルチプレクサの信号出力を遅延する第２の遅延回路をさらに有することを特徴とする請求項１１に記載の回路。
【請求項１３】
上記レジスタは、上記クロック信号の１周期が上記第２の遅延回路により生成される上記さらに別の遅延量より長いような周波数に対応する値を用いてプログラムされ、
上記デコーダは、０である遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の１つを選択することを特徴とする請求項１２に記載の回路。
【請求項１４】
上記レジスタは、上記クロック信号の１周期が上記第２の遅延回路により生成される上記さらに別の遅延量より短いような高い周波数に対応する値を用いてプログラムされ、
上記デコーダは、０ではない遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の１つを選択することを特徴とする請求項１２に記載の回路。
【請求項１５】
半導体メモリ装置に供給されるクロック信号から上記半導体メモリ装置における読み込みクロック信号を生成する回路であって、
複数の遅延信号を生成するために上記クロック信号を複数の遅延量のそれぞれで遅延する第１の遅延手段と、
上記第１の遅延手段に結合され、読み込みアクセス時間が上記クロック信号の１周期より短くなるような上記読み込みクロック信号を生成するために、上記クロック信号の周波数に応じて上記複数の遅延信号の１つを選択するマルチプレクサ手段とを有することを特徴とする回路。
【請求項１６】
上記マルチプレクサ手段の出力に結合され、
上記クロック信号の上記周波数と関係が無く、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であるさらに別の遅延量だけ上記マルチプレクサ手段の信号出力を遅延する第２の遅延手段をさらに有することを特徴とする請求項１５に記載の回路。
【請求項１７】
複数の状態の１つを表すビットパターンを格納する手段であって、各々の状態は、上記クロック信号の対応する周波数に割り当てられる手段と、
上記格納する手段に接続され、上記格納する手段の上記状態に基づいて上記第１の遅延手段の上記複数の出力の１つを選択するために、上記マルチプレクサ手段に選択信号を出力するデコーダ手段とをさらに有することを特徴とする請求項１５に記載の回路。
【請求項１８】
プロセスの変化を補償するために、上記第１の遅延手段により生成される遅延を調節するトリミング手段をさらに有することを特徴とする請求項１５に記載の回路。
【請求項１９】
クロック信号を受信するクロック入力部と、
上記メモリ装置内のメモリセルから取り出されたデータが配置されるデータバスと、
上記クロック信号から読み取りクロック信号を生成する回路とを有し、
上記回路は、
入力として上記クロック信号を受信し、対応する０である、或いは０ではない遅延量だけ遅延された上記クロック信号を含む複数の出力を生成する第１の遅延回路と、
読み込みアクセス時間が上記クロック信号の１周期より短くなるような上記読み込みクロック信号を生成するために、上記クロック信号の周波数に応じて上記第１の遅延回路の上記複数の出力の１つを選択するマルチプレクサとを有することを特徴とする半導体メモリ装置。
【請求項２０】
複数の状態の１つを表すビットパターンを格納するレジスタであって、各々の状態は、上記クロック信号の対応する周波数に割り当てられ、上記状態は、上記クロック信号の上記周波数に対応する値を用いてプログラムされるレジスタと、
上記レジスタに接続され、上記レジスタの上記状態に基づいて上記複数の出力の１つを選択するために、上記マルチプレクサに選択信号を出力するデコーダとをさらに有することを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
上記マルチプレクサの出力に結合された第２の遅延回路であって、
上記クロック信号の上記周波数と関係が無く、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であるさらに別の遅延量だけ上記マルチプレクサの信号出力を遅延する第２の遅延回路をさらに有することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
上記レジスタは、上記クロック信号の１周期が上記第２の遅延回路により生成される上記さらに別の遅延量より長いような低い周波数に対応する値を用いてプログラムされ、
上記デコーダは、０である遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の１つを選択することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
上記レジスタは、上記クロック信号の１周期が上記第２の遅延回路により生成される上記さらに別の遅延量より短いような高い周波数に対応する値を用いてプログラムされ、
上記デコーダは、０ではない遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の１つを選択することを特徴とする請求項２０に記載の半導体メモリ装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
[発明の背景]
本発明は、半導体装置に関するものであり、特に半導体メモリ装置のクロック回路に関するものである。
【０００２】
図１は、低電力シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）における典型的なメモリインターフェースである。データバス（ＤＱ  ｂｕｓ）１０は、ＬＰ−ＤＤＲメモリチップ２０と制御装置３０との間をインターフェースで接続する。制御装置３０は、メモリチップ２０のＣＬＫ入力に接続されるメモリクロック（ＭｅｍＣＬＫ）信号を生成する。低電力シングルデータレート（ＬＰ−ＳＤＲ）或いは低電力ダブルデータレート（ＬＰ−ＤＤＲ）のＳＤＲＡＭ装置のような低電力の半導体装置では、データバス１０へ有効データをロードするための読み込みアクセスは、上記ＭｅｍＣＬＫ信号のクロックエッジにより駆動される。
【０００３】
図２Ａ及び図２Ｂを参照すると、メインクロック信号（ＣＬＫ）に関して示されるような固有の遅延パスから生じる読み込みアクセス時間（ｔＡＣ）が存在する。ｔＡＣを著しく改善する事は非常に困難である。制御装置３０は、ｔＡＣがセットアップ時間を満足するように十分短い場合に、データストリームを標本化し、再同期化することが可能である。しかしながら、クロック信号周波数が、半導体技術が向上すると共により速くなるので、クロック周期（ｔＣＫ）は非常に小さくなり、ｔＡＣがｔＣＫを超えるかもしれない。
【０００４】
対照的に、電力にセンシティブでないアプリケーションのための汎用ＤＤＲ  ＳＤＲＡＭの商品は、データバス（ＤＱ）のアクセスをクロックエッジに並べるために遅延同期ループ（ＤＬＬ）回路を用いる。図３に示されるように、ＤＱのスイッチングは、０ナノ秒に近づくようにクロックエッジに並べられる、いわゆる“エッジアライン（edge-aligned）”である。その上、これは、チップ上のＤＬＬ回路が、データ出力をクロックエッジに並べるために早いクロック周期を生成するので可能である。ＤＬＬ回路は、クロックが動作していれば、ホストデバイスが待機モードであっても、数ミリアンペア（ｍＡ）を消費し得る。ＤＬＬ回路は、上記ＤＬＬ回路の電力消費が待機モードでさえシステムの電池を急速に使い果すので、低電力アプリケーションの半導体装置ではめったに用いられない。
【０００５】
本回路は、読み込みアクセス時間ｔＡＣがクロック周期ｔＣＫを越えないことを確実にするために、読み込み出力を駆動する遅延されたクロック信号を生成する回路技術を提供する。
【０００６】
[発明の概要]
本発明の回路及び方法は、半導体メモリ装置において、読み込みアクセス時間がクロック周期を越えないことを確実にする入力クロック信号から、読み込みクロック信号を生成する。上記読み込みクロック信号を生成するときに、上記入力クロック信号の周波数に応じて複数の遅延量の一つが選択されて、上記入力クロック信号に課される。従って、入力クロック信号の周波数が、そのままでは読み込みアクセス時間がクロック周期を越えてしまうような高い周波数であるような状況に対して、補償を行うことが可能である。
【０００７】
[発明の詳細]
図４を参照すると、制御回路は、参照番号１００で示される。制御回路１００は、制御装置のチップ（図１）により供給されるいわゆるメインクロック信号（ＣＬＫ）を入力として受信し、また、読み込みアクセス時間ｔＡＣが、上記ＣＬＫの１サイクルの期間（即ちＣＬＫ周期）であるｔＣＫを超えないことを確実にするために必要な遅延量に応じた（０である、或いは０ではない）量だけＣＬＫが遅延された信号である、読み込みクロック信号（ＲＤ＿ＣｌＫ）を生成するように構成されている。従って、半導体技術の向上によりクロック周波数が増加しても、入力クロック信号の立ち上がりエッジは、ｔＡＣがｔＣＫを超えないように十分短く保たれて遅延される。当業者に周知であるように、上記読み込みクロック信号は、メモリ装置への読み込みアクセス命令がある場合に生成される。
【０００８】
制御回路１００は、複数の遅延信号を生成するために、複数の遅延量のそれぞれでＣＬＫを遅延する遅延パス回路１１０（第１の遅延回路）を含んでいる。各々の遅延信号は、それぞれ異なる（０である、或いは０ではない）量だけＣＬＫを遅延することにより生成される。例えば、図４に示されるように、遅延量の１つは０であり、従ってバイパス信号出力と呼ばれ、１つは３ナノ秒の遅延を有し、１つは２ナノ秒の遅延を有し、１つは１ナノ秒の遅延を有する。その上、制御回路１００は、電圧、温度、及びプロセス（ＰＶＴ）の変化に対して、一定或いはほぼ一定の遅延を生成するために設計される固有の遅延パスｔＦＩＸを課すＰＶＴ補償遅延回路１２０（第２の遅延回路）を含んでいる。モードレジスタ１３０は、ＣＬＫに必要な遅延であるＲＤ＿ＣｌＫを生成することを決定させる値を格納する。
【０００９】
デコーダ１４０は、モードレジスタ１３０と、マルチプレクサ（ＭＵＸ）１５０と、ＭＵＸ１６０とに接続されている。デコーダ１４０の入力は、ＭＵＸ１５０が遅延パス回路１１０から出力される複数の遅延信号のいずれをＭＵＸ１６０への出力に選択するかを決定するために、モードレジスタ１３０に接続されている。上記ＲＤ＿ＣｌＫ信号は、ＭＵＸ１６０の出力により制御されるＡＮＤゲート１６２を介してＰＶＴ補償遅延回路１２０に結合されている。ＭＵＸ１６０は待ち時間（レイテンシー）ゲートとして動作し、レジスタ１３０のプログラム状態が初期状態００である場合には、内部遅延パス（τＤＬＹ）にバイパスが選択されるとともに、レイテンシー値（ＣＬ）はデータ出力を駆動するのに用いられて、ＲＤ＿ＣｌＫ信号を生成するために、現在のサイクルにおけるＣＬＫ信号の立ち上がりエッジからの遅延を開始させる。これに対して、上記レジスタのプログラム状態が初期状態００以外の値の場合にはいずれにおいても、１少ないレイテンシー値（ＣＬ−１）が、ＲＤ＿ＣｌＫ信号を生成するために、１つ前のクロックサイクルにおけるＣＬＫ信号の立ち上がりエッジからの遅延を開始させるために用いられる。
【００１０】
チップ上の温度センサ（ＯＣＴＳ）１７０は、メモリ装置の温度を検出し、上記装置の温度変化を調節するために、遅延パス回路１１０及び１２０に温度調節信号を生成する。その上、遅延回路１１０に関連付けられたヒューズ１７２と、遅延回路１２０に関連付けられたヒューズ１７４とがある。これらのヒューズは、プロセスの変化に合わせてこれらの回路の（Ｖdelayによる）遅延量のトリミングを行うために用いられる。
【００１１】
制御装置３０（図１）は、ｔＣＫの値、すなわちＣＬＫ信号の周波数に従いモードレジスタ１３０をプログラムする。図５に示されるように、レジスタ１３０は、複数の状態の１つを表すビットパターンを用いてプログラムされる。レジスタ１３０の状態は、上記ＣＬＫ信号の対応する周波数に割り当てられる。例えば、初期値に対応するビットパターン或いは状態“００”は、ｔＣＫが、上記ＣＬＫ信号の周波数が比較的低いがゆえに遅延補償が必要ないような、十分長い（例えば５ナノ秒或いはより長い）ものである場合にレジスタ１３０に書き込まれる。ｔＣＫがより短い（クロック周波数がより高い）場合には、調節は、ｔＣＫの長さに依存して増加される。例えば、レジスタ１３０の状態“０１”は、４ナノ秒のｔＣＫに対応し、状態“１０”は、３．５ナノ秒のｔＣＫに対応し、状態“１１”は、３ナノ秒のｔＣＫに対応する。遅延パス回路１１０により上記ＣＬＫ信号に適用される遅延は、ＲＤ＿ＣｌＫを生成するのに必要な上記ＣＬＫ信号に対して上記遅延を選択するための、モードレジスタ１３０のプログラム状態により選択可能である。上記ＲＤ＿ＣｌＫ信号は、回路１００からチップ上のドライバ１９０への出力であり、ＤＱ１９２上の出力のために、ＤＱバスからデータを読み込むことに関して、同様に上記信号を用いる。
【００１２】
図６及び図７を参照して、制御回路１００の、ｔＡＣ及びｔＣＫに関する典型的な値に関してさらに詳細に述べる。図６及び図７に示す例では、固有の遅延パスは、４ナノ秒であり、ｔＣＫと、電圧と、温度とに関係なく一定である。プロセスの変化は、製造中或いは製造後に上記遅延をテストすること、及び必要ならばヒューズの選択によるトリミングによって補償される。
【００１３】
遅延補償に関する基礎となる原則は、式：ｔＡＣ＝τＤＬＹ＋τＦＩＸ−ｔＣＫにより表される。
【００１４】
事例１：ｔＣＫが５ナノ秒である場合、ｔＡＣが４ナノ秒（ｔＣＫの５ナノ秒より短い）となるように、選択される内部遅延τＤＬＹは０である。
【００１５】
事例２：ｔＣＫが４ナノ秒である場合、ｔＡＣが３ナノ秒（ｔＣＫの４ナノ秒より短い）となるように、選択される内部遅延τＤＬＹは３ナノ秒である。
【００１６】
事例３：ｔＣＫが３．５ナノ秒である場合、ｔＡＣが２．５ナノ秒（ｔＣＫの３．５ナノ秒より短い）となるように、τＤＬＹは２ナノ秒である。
【００１７】
事例４：ｔＣＫが３ナノ秒である場合、ｔＡＣが２ナノ秒（ｔＣＫの３ナノ秒より短い）となるように、τＤＬＹは１ナノ秒である。
【００１８】
図６に示されるように、事例１では、現在のクロックサイクルのクロックエッジが、課せられる遅延の開始点に用いられる。事例２から事例４では、１つ前のクロックサイクルの立ち上がりクロックエッジが、遅延補償を始めるために用いられる。図７に示される一覧表によると、τＤＬＹの値は、（τＤＬＹ＋τＦＩＸ−ｔＣＫ）の結果がｔＣＫを超え、２ｔＣＫを超えないように選ばれる。
【００１９】
図８は、Ｖdelayと温度との関係、及びτＤＬＹと温度との関係を示す。この図に示されるように、Ｖdelayは温度の増加に伴い増加するが、τＤＬＹは温度の増加に対して比較的一定である。
【００２０】
図９は、図４に示される実施形態の変形例である本発明の他の実施形態を示す。この実施形態は、可変内部遅延τＤＬＹｖを生成する唯一の制御される遅延パスである遅延パス回路１１０を含んでいる。遅延パス回路１１０は、固有の遅延パスτＶＡＲでのタイミングの変化を補償するために、ＰＶＴに対して調節される。遅延パス回路１１０は、プロセスの変化（Ｖdelay１）に対してヒューズ１７２によりトリミングが可能であるが、固有の遅延パスτＶＡＲは、ＰＶＴの変化に対してトリミングされない。遅延パス回路１１０は、固有の遅延パスτＶＡＲでのタイミングの変化を補償するために、プロセスと、電圧と、温度とに対して、より積極的な遅延調節を行うことができる。
【００２１】
図４に示される制御回路のように、制御回路１００’は、遅延パス回路１１０と、モードレジスタ１３０と、デコーダ１４０と、ＭＵＸ１５０と、ＭＵＸ１６０と、ＡＮＤゲート１６２とを含んでいる。その上、制御回路１００’は、信号に後段の回路を駆動するために十分な強さを得させて、信号の電圧レベルを上記後段の回路で使用可能にするバッファ１６５を含んでいる。固有の遅延パスτＶＡＲは制御されるものではなく、ＣＬＫ信号の様々な周波数に対して補償を行うために遅延回路１１０によって適切に変化させた遅延量を課すことができるように、試験および実験を通して決定された、ＲＤ＿ＣｌＫ信号に課される遅延の長さである。
【００２２】
図９に関連する図１０〜図１２を参照すると、制御装置は、結果として生ずるｔＡＣを調節するためのτＤＬＹｖの適切な値を選択するためにモードレジスタ１３０をプログラムする。例えば、図１１に示される一覧表では、各々のｔＣＫの値に対して、τＤＬＹｖ及びτＶＡＲの一対の値が対応しており、上記一対の値の１つが、メモリ装置の温度が相対的に“熱い”か、或いは相対的に“冷たい”かに従い選択される。“熱い”状態は、閾値より上の温度とすることができ、“冷たい”状態は、閾値より下の温度とすることができる。例えば、ｔＣＫが５ナノ秒（比較的遅いクロック周波数）である場合、τＤＬＹｖは、メモリチップの温度状態とは関係なく０である。製造中或いは製造後に行われる試験及び測定を通して、例えば、τＶＡＲは、熱い状態では４ナノ秒であり、冷たい状態では２ナノ秒であると決定される。対応するｔＡＣは、メモリチップが熱い場合は４ナノ秒であり、メモリチップが冷たい場合は２ナノ秒であり、いずれの場合にも、遅延パス回路１１０によりさらに別の遅延を課す必要が無い場合にｔＡＣはｔＣＫより短い。他のｔＣＫの場合に関するτＤＬＹｖとτＶＡＲとの値は、図１１に一覧表で示される。制御装置３０は、図５に示されるようなクロック周波数のモードレジスタ１３０をプログラムする。遅延回路１１０は、ＯＣＴＳ１７０により供給される情報によって、適切な１つの熱い、或いは冷たい場合のτＤＬＹｖの値を決定する。Ｖdelay１は、温度の変化とプロセスの変化とを補償するために遅延回路１１０により課せられる遅延を調整するために用いられる。図１２に示されるように、Ｖdelay１は、温度の増加に伴い増加するが、τＤＬＹｖは、温度の増加に伴い減少する。
【００２３】
図９に示される実施形態のメリットは、プロセスの変化を補償するためにトリミングを必要とする回路或いはブロックが１つしかないという点である。従って、図４に示される実施形態では、トリミングに２つのヒューズを必要とするが、図９に示される実施形態では、たった１つのヒューズしか必要としない。
【００２４】
図１３で述べられる実施形態では、遅延パス回路１１０及び１２０は、一連のゲートインバータにより実施されている。例えば、遅延パス回路１１０はインバータ１１２の連鎖を含んでおり、要求される遅延量と、遅延出力信号間の要求される順序とに応じた連鎖の接続点が、出力として引き出される。それに代えて、上記遅延パス回路は、上記回路の生成する遅延量を調節するために抵抗および／またはコンデンサが選択される抵抗−コンデンサ（Ｒ−Ｃ）遅延回路により実施されても良い。
【００２５】
図１４は、上述の実施形態で行われる動作を表すフローチャートを示す。図４及び図９も参照される。ステップ２００は、メモリ装置により供給されるクロック信号の周波数（従ってｔＣＫの値）に応じたビットパターンを用いてモードレジスタをプログラミングすることを表している。次に、ステップ２１０では、デコーダ１４０が、モードレジスタ１３０のプログラム状態に基づいて、遅延パス回路１１０により生成される複数の遅延クロック信号の中の対応する一つを選択するために、ＭＵＸ１５０に選択信号を供給する。次に、ステップ２２０では、ＰＶＴ補償遅延回路１２０により、読み込みクロック信号を生成するために、一定の遅延がクロック信号に課せられる。図９の実施形態の場合では、上記一定の遅延はプロセス状態に合わせた調整によっては行われず、回路の固有遅延から生ずる。ステップ２３０では、上記読み込みクロック信号がＯＣＤへ出力され、データバスからのデータの読み込みに用いられる。メモリチップの温度状態は、ステップ２５０において、ステップ２１０及びステップ２２０でクロック信号にそれぞれ供給された可変遅延及び上記一定の遅延に供給される温度補償調節値を生成するために、ステップ２４０でチップ上のセンサ１７０によりモニタされても良い。さらに、半導体メモリ装置の製造中および／または製造後に行われる試験に基づき、ステップ２６０において、ステップ２１０（及びステップ２２０）で課せられる遅延量をトリミングする値が、プロセスの変化に合わせた調節を行うためのヒューズ選択技術を用いて供給されるようにしても良い。
【００２６】
ここに述べられる回路と方法とのメリットは豊富である。これらの技術を実行するために必要な回路構成は非常に単純であり、従って、チップ上に少しの面積しか必要としない。その上、ＤＬＬと異なり、上記回路構成は、最小限の量の電力しか消費しない。従って、低電力の半導体装置に容易に配置することができる解決策である。その上、これらの技術は、半導体組立て部品及びコンピュータシステム技術において改良点となるホストデバイスで生成されるクロック信号の周波数増加を調節することができる。
【００２７】
ここに述べられるシステム及び方法は、精神あるいはそこに不可欠な特徴を変更することなく他の具体的な形態で表現されても良い。上述の実施形態は、実例となる全ての点で検討されることであるので、制限されてはならない。
【図面の簡単な説明】
【００２８】
【図１】低電力コンピュータアプリケーションに関する従来技術のメモリインターフェースのブロック図である。
【図２】（Ａ）および（Ｂ）は、図１に示す従来技術のメモリインターフェースにおけるクロック信号及びデータバス信号に関連付けられるタイミング図である。
【図３】遅延同期ループ（ＤＬＬ）に関連付けられる非可動性コンピュータアプリケーションにおいて達成可能であるクロック信号及びデータバス信号のエッジの整列を示すタイミング図である。
【図４】本発明の一実施形態のブロック図である。
【図５】本発明によるモードコントローラレジスタに関する典型的な状態の割当てを示す。
【図６】タイミングが図４に示される実施形態により達成されるクロック信号、読み込みクロック信号及びデータバス信号のタイミング図である。
【図７】図６に示される信号の一部に関する典型的な期間をリストアップする一覧表である。
【図８】図４の実施形態に関連付けられる遅延時間対温度に関するグラフである。
【図９】本発明の他の実施形態のブロック図である。
【図１０】タイミングが図９に示される実施形態により達成されるクロック信号、読み込みクロック信号及びデータバス信号のタイミング図である。
【図１１】図１０に示される信号の一部に関する典型的な期間をリストアップする一覧表である。
【図１２】図９の実施形態に関連付けられる遅延時間対温度に関するグラフである。
【図１３】本発明の実施形態に有用な遅延回路の回路図である。
【図１４】図４及び図９の実施形態による方法を示すフローチャートである。
【符号の説明】
【００２９】
１０  データバス
２０  ＬＰ−ＤＤＲメモリチップ
３０  制御装置
１００、１００’  制御回路
１１０  遅延パス回路
１１２  インバータ
１２０  ＰＶＴ補償遅延回路
１３０  モードレジスタ
１４０  デコーダ
１５０、１６０  ＭＵＸ
１６２  ＡＮＤゲート
１６５  バッファ
１７０  ＯＣＴＳ
１７２、１７４  ヒューズ
１９０  ドライバ
２００〜２６０  ステップ
ｔＡＣ  読み込みアクセス時間
ｔＣＫ  クロック周期
ｔＦＩＸ  遅延パス
ｔＤＬＹ  内部遅延パス
ｔＤＬＹｖ  可変内部遅延
ｔＶＡＲ  遅延パス
【図１】
2007134029.tif 000003
【図２】
2007134029.tif 000004
【図３】
2007134029.tif 000005
【図４】
2007134029.tif 000006
【図５】
2007134029.tif 000007
【図６】
2007134029.tif 000008
【図７】
2007134029.tif 000009
【図８】
2007134029.tif 000010
【図９】
2007134029.tif 000011
【図１０】
2007134029.tif 000012
【図１１】
2007134029.tif 000013
【図１２】
2007134029.tif 000014
【図１３】
2007134029.tif 000015
【図１４】
2007134029.tif 000016
【外国語明細書】
2007134029000001.pdf