(57)【要約】【課題】ＳＲＡＭを備えた半導体記憶装置において、ビット線に接続されるコンタクトの寄生容量を低減する。【解決手段】ＳＲＡＭにおけるワード線（ＷＬ）とビット線（ＢＬ）とに接続されたＭＯＳトランジスタ（１１）のゲート電極（２ａ）は、ＭＯＳトランジスタ（１１）のドレイン領域とビット線（ＢＬ）とを電気的に接続するコンタクト（１１ａ）から離れる向きに突出する凸部（３ａ）を備えている。ゲート電極（２ａ）とワード線（ＷＬ）とを電気的に接続するコンタクト（１１ｂ）は、ゲート電極（２ａ）の凸部（３ａ）に設けられている。【選択図】図１
2007287959.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭを備えた半導体記憶装置であって、
前記ＳＲＡＭにおけるワード線とビット線とに接続されたＭＯＳトランジスタのゲート電極は、前記ＭＯＳトランジスタのドレイン領域と前記ビット線とを電気的に接続するコンタクトから離れる向きに突出する凸部を有しており、
前記ゲート電極と前記ワード線とを電気的に接続するコンタクトは、前記凸部に設けられている
ことを特徴とする半導体記憶装置。
【請求項２】
ＳＲＡＭを備えた半導体記憶装置であって、
前記ＳＲＡＭにおけるワード線とビット線とに接続されたＭＯＳトランジスタのゲート電極に接し、かつ、前記ＭＯＳトランジスタのドレイン領域と前記ビット線とを電気的に接続するコンタクトから離れる向きに突出する電導性の凸部と、
前記凸部と前記ワード線とを電気的に接続するコンタクトとを備えた
ことを特徴とする半導体記憶装置。
【請求項３】
ＳＲＡＭを備えた半導体記憶装置であって、
前記ＳＲＡＭにおける共通のワード線に接続され、かつ、共通のゲート電極を有する第１及び第２のＭＯＳトランジスタの前記ゲート電極と前記ワード線とを電気的に接続するコンタクトは、前記第１のＭＯＳトランジスタのドレイン領域及びソース領域のそれぞれに接続されたコンタクト、及び、前記第２のＭＯＳトランジスタのドレイン領域及びソース領域のそれぞれに接続されたコンタクトによって囲まれる領域外に設けられている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記ＳＲＡＭにおけるビット線とその論理を反転させた反転ビット線とは撚り合わされている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１、２及び３のいずれか１項に記載の半導体記憶装置において、
ＤＲＡＭを備え、
前記ＳＲＡＭ及び前記ＤＲＡＭのそれぞれにおけるビット線は、共通の配線層に形成されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記ＤＲＡＭは、スタック型キャパシタを有するものであり、
前記ビット線は、前記キャパシタよりも上層に設けられている
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＳＲＡＭを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭのメモリセルはＣＭＯＳトランジスタのみで構成されているため、ロジック回路と同一プロセスで製造することが可能である。特に、６個のトランジスタで構成されるＳＲＡＭメモリセルは、動作範囲及び消費電力において優位性があり、よく用いられている（例えば、特許文献１参照）。
【０００３】
また、ＳＲＡＭの配線層をＤＲＡＭの配線層と共通にすることで、高速動作が可能なＳＲＡＭと、大容量化が可能なＤＲＡＭとを同一チップに混載することができる。これにより、システムＬＳＩなどの性能を向上させることが可能となる。
【特許文献１】特開２００２−２１７３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＲＡＭにおいて、ワード線を活性化させることにより、メモリセルがビット線に電気的に接続され、ビット線の電位が変動することでデータが読み出される。ビット線の電位の変動速度は、ビット線に流れる電流及びビット線の容量に左右される。仮に電流が一定であるとすると、ビット線の容量が増加することによって、ビット線の電位の変動は遅くなってしまう。
【０００５】
ビット線の容量は、配線層の寄生容量及び配線層に接続されるコンタクトの寄生容量に左右される。したがって、コンタクトの寄生容量が大きいと、それだけデータ読み出しが遅くなってしまう。コンタクトの寄生容量は、ビット線に接続されたコンタクトと、ワード線に接続されたコンタクトとが近接している程大きくなる。
【０００６】
スタック型キャパシタを有するＤＲＡＭとＳＲＡＭとを混載した半導体記憶装置において、ビット線はスタック型キャパシタの上層に設けられる。このため、ビット線とトランジスタの電極との間隔が大きくなり、これらを接続するコンタクト長は長くなる。このため、ビット線に接続されたコンタクトの寄生容量は、より大きくなってしまう。その結果、ＳＲＡＭとＤＲＡＭとを混載した半導体記憶装置では、ＳＲＡＭからのデータの読み出しが大幅に遅くなってしまうおそれがある。
【０００７】
上記問題に鑑み、本発明は、ＳＲＡＭを備えた半導体記憶装置、特にＳＲＡＭとスタック型キャパシタを有するＤＲＡＭとを混載した半導体記憶装置において、ビット線に接続されたコンタクトの寄生容量を低減することを課題とする。
【課題を解決するための手段】
【０００８】
上記問題を解決するために本発明が講じた手段は、ＳＲＡＭを備えた半導体記憶装置として、前記ＳＲＡＭにおけるワード線とビット線とに接続されたＭＯＳトランジスタのゲート電極は、前記ＭＯＳトランジスタのドレイン領域と前記ビット線とを電気的に接続するコンタクトから離れる向きに突出する凸部を有しており、前記ゲート電極と前記ワード線とを電気的に接続するコンタクトは、前記凸部に設けられているものとする。
【０００９】
これによると、ゲート電極とワード線とを接続するコンタクトと、ドレイン領域とビット線とを接続するコンタクトとの距離を長くすることができる。したがって、ビット線に接続されるコンタクトの寄生容量を低減することができる。
【００１０】
また、上記問題を解決するために本発明が講じた手段は、ＳＲＡＭを備えた半導体記憶装置として、前記ＳＲＡＭにおけるワード線とビット線とに接続されたＭＯＳトランジスタのゲート電極に接し、かつ、前記ＭＯＳトランジスタのドレイン領域と前記ビット線とを電気的に接続するコンタクトから離れる向きに突出する電導性の凸部と、前記凸部と前記ワード線とを電気的に接続するコンタクトとを備えたものとする。
【００１１】
これによると、凸部を介してゲート電極とワード線とを接続するコンタクトと、ドレイン領域とビット線とを接続するコンタクトとの距離を長くすることができる。したがって、ビット線に接続されるコンタクトの寄生容量を低減することができる。
【００１２】
また、上記問題を解決するために本発明が講じた手段は、ＳＲＡＭを備えた半導体記憶装置として、前記ＳＲＡＭにおける共通のワード線に接続され、かつ、共通のゲート電極を有する第１及び第２のＭＯＳトランジスタの前記ゲート電極と前記ワード線とを電気的に接続するコンタクトは、前記第１のＭＯＳトランジスタのドレイン領域及びソース領域のそれぞれに接続されたコンタクト、及び、前記第２のＭＯＳトランジスタのドレイン領域及びソース領域のそれぞれに接続されたコンタクトによって囲まれる領域外に設けられているものとする。
【００１３】
これによると、ビット線に接続されるコンタクトのうち少なくとも１つと、ゲート電極とワード線とを接続するコンタクトとの距離を長くすることができる。したがって、ビット線に接続されるコンタクトのうち少なくとも１つの寄生容量を大幅に低減することができる。
【００１４】
好ましくは、前記ＳＲＡＭにおけるビット線とその論理を反転させた反転ビット線とは撚り合わされているものとする。
【００１５】
これによると、ビット線及び反転ビット線のビット線の容量を均一化することができる。
【００１６】
具体的には、前記ＳＲＡＭを備えた半導体記憶装置は、ＤＲＡＭを備えたものとする。ここで、前記ＳＲＡＭ及び前記ＤＲＡＭのそれぞれにおけるビット線は共通の配線層に形成されているものとする。
【００１７】
より具体的には、前記ＤＲＡＭは、スタック型のキャパシタを有するものであり、前記ビット線は、前記キャパシタよりも上層に設けられているものとする。
【発明の効果】
【００１８】
以上のように、本発明によると、ＳＲＡＭを備えた半導体記憶装置、特にＳＲＡＭとスタック型キャパシタを有するＤＲＡＭとを混載した半導体記憶装置において、ビット線に接続されたコンタクトの寄生容量を低減することができ、ＳＲＡＭからのデータの読み出し速度の高速化が可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２０】
（第１の実施形態）
図１は、第１の実施形態に係るＳＲＡＭメモリセルのレイアウトを示す。ＳＲＡＭメモリセル（以下、単に、メモリセルとも称する）１は、図左側のｐウエル領域４ａに形成されたｎ型拡散領域１０ａをソース領域及びドレイン領域とするｎＭＯＳトランジスタ１１、１２と、図中央のｎウエル領域４ｂに形成されたｐ型拡散領域２０ａ、２０ｂのそれぞれをソース領域及びドレイン領域とするｐＭＯＳトランジスタ１５、１６と、図右側のｐウエル領域４ｃに形成されたｎ型拡散領域１０ｂをソース領域及びドレイン領域とするｎＭＯＳトランジスタ１３、１４を備えている。
【００２１】
共通のゲート電極２ｂを有するｎＭＯＳトランジスタ１２及びｐＭＯＳトランジスタ１５、並びに、共通のゲート電極２ｄを有するｎＭＯＳトランジスタ１３及びｐＭＯＳトランジスタ１６は、それぞれインバータを形成する。これら２つのインバータの一方の出力が他方の入力に接続されて、インバータリングが形成されている。このインバータリングに、メモリセル１の情報が記憶される。
【００２２】
ｎＭＯＳトランジスタ１１、１４のドレイン領域は、それぞれ、コンタクト１１ａ、１４ａによってビット線ＢＬ及びこれの論理反転であるビット線／ＢＬに接続される。ｎＭＯＳトランジスタ１１、１４のソース領域は、それぞれ、コンタクト１１ｃ、１４ｃによってインバータリングに接続されている。ｎＭＯＳトランジスタ１１、１４のゲート電極２ａ、２ｃは、それぞれ、コンタクト１１ｂ、１４ｂによって共通のワード線ＷＬに接続されており、上位配線で互いに接続されている。なお、メモリセル１には、上述した他にも、図示していない配線及びコンタクトが複数存在するが、本発明に特に関係がないため説明を省略する。
【００２３】
ゲート電極２ａは、コンタクト１１ａから離れる向き、すなわち図下向きに突出する凸部３ａを有している。コンタクト１１ｂは、ゲート電極２ａの凸部３ａに設けられている。このようにすることで、コンタクト１１ａとコンタクト１１ｂとの距離を長くすることができ、コンタクト１１ａ、１１ｂが隣接することによって生じる、コンタクト１１ａの寄生容量を低減することが可能となる。
【００２４】
コンタクト１１ａとコンタクト１１ｂとの距離は、できるだけ遠ざけることが好ましい。具体的には、凸部３ａの先端を可能な限り図下向きに延ばして、コンタクト１１ｂを凸部３ａの先端に設けるとよい。これにより、より効果的にコンタクト１１ａの寄生容量を低減することができる。
【００２５】
一方、コンタクト１１ｂとコンタクト１１ｃとの距離は短くなり、コンタクト１１ｂ及び１１ｃのそれぞれの寄生容量は大きくなる。しかし、コンタクト１１ｂに接続されたワード線ＷＬは、駆動能力の大きいワードドライバによって駆動されるため、寄生容量が増加しても、動作速度にほとんど影響を与えることがない。また、コンタクト１１ｃはインバータリングに接続されているため、寄生容量の増加により、インバータリングの記憶容量もまた増加する。これは、データ安定性の観点から好ましいことである。例えば、コンタクト１１ｂとコンタクト１１ｃとの距離が短くなることで、ソフトエラー耐性を高め、メモリデータの破壊を抑制する等の効果が期待できる。
【００２６】
なお、ゲート電極２ｃ及びコンタクト１４ａ〜１４ｃについては、ゲート電極２ａ及びコンタクト１１ａ〜１１ｃと同じ構成であるため、説明を省略する。
【００２７】
以上のように、第１の実施形態によると、ビット線に接続されたコンタクトの寄生容量を低減しつつ、ソフトエラー耐性を高めることができる。このため、読み出し速度の高速化及びデータ安定性の向上が可能となる。また、ビット線に接続されたコンタクトの寄生容量を低減することで、データ書き込み時の充放電電流が低減し、消費電力を低減することができる。
【００２８】
なお、コンタクト１１ａを図右側に移動して、コンタクト１１ｂからより遠ざけて配置してもよい。また、コンタクト１１ａ、コンタクト１１ｂまたはコンタクト１１ｃの径を小さくして、コンタクト１１ａとコンタクト１１ｂとの距離またはコンタクト１１ａとコンタクト１１ｃとの距離を長くしてもよい。これらにより、コンタクト１１ａの寄生容量をより低減することができる。
【００２９】
また、コンタクト１１ｃを図左側に移動して、コンタクト１１ｂにより近づけて配置してもよい。これにより、コンタクト１１ｃの寄生容量をより大きくすることができる。
【００３０】
（第２の実施形態）
図２は、第２の実施形態に係るＳＲＡＭメモリセルのレイアウトを示す。メモリセル１Ａは、ｎＭＯＳトランジスタ１１、１２、１３、１４と、ｐＭＯＳトランジスタ１５、１６とを備えている。ｎＭＯＳトランジスタ１１、１４のゲート電極２ａ’、２ｃ’は、それぞれ直線形状を有しており、電導性の凸部３ａ’、３ｂ’を介して、ワード線ＷＬと接続されている。凸部３ａ’、３ｂ’は、それぞれ、コンタクト１１ａ、１４ａから離れる向きに形成されている。具体的には、凸部３ａ’は図下向きに、凸部３ｂ’は図上向きにそれぞれ形成されている。その他の構成は、図１に示したメモリセル１と同じであるため、同一の符号を付して、説明を省略する。
【００３１】
図３は、図２のII−II'断面図を示す。図３に示すように、凸部３ａ’は、ゲート電極２ａ’の上面及び側面と接するようにすることが好ましい。これにより、凸部３ａ’とゲート電極２ａ’との接触面積が広くなり、凸部３ａ’とゲート電極２ａ’との接続抵抗を低減することができる。なお、凸部３ａ’が設けられた、ゲート２ａ’の図右側の領域は、素子分離領域ＳＴＩであり、漏電等の電気的問題は生じない。また、凸部３ｂ’は、凸部３ａ’と同様の構成である。
【００３２】
以上のように、第２の実施形態によると、ゲート電極２ａ’、２ｃ’の形状が、従来と同様に直線形状でよいため、マスクパターンを特に変更することなく、ビット線に接続されたコンタクトの寄生容量を低減することができる。また、製造時のゲートの形状ばらつきを抑制することができる。
【００３３】
（第３の実施形態）
図４は、第３の実施形態に係るＳＲＡＭメモリセルのレイアウトを示す。メモリセル１Ｂは、ｎＭＯＳトランジスタ１１、１２、１３，１４と、ｐＭＯＳトランジスタ１５、１６とを備えている。メモリセル１Ｂの図左側には、メモリセル１Ｂと同じ構成であって、メモリセル１Ｂの上下を反転させたメモリセル１Ｂ’が隣接している。なお、図示していないが、メモリセル１Ｂの図右側もメモリセル１Ｂ’と同様のメモリセルが隣接している。
【００３４】
ｎＭＯＳトランジスタ１１のゲート電極２ａ''は、メモリセル１Ｂ’の有するｎＭＯＳトランジスタ１４’によって共有されている。ゲート電極２ａ''は、コンタクト１１ｂによってワード線ＷＬに接続されている。コンタクト１１ｂは、ゲート電極２ａ''を共有する２つのｎＭＯＳトランジスタ１１、１４’のソース領域及びドレイン領域に接続されたコンタクト１１ａ、１１ｃ、１４ａ’、１４ｃ’によって囲まれる領域外に設けられている。具体的には、コンタクト１１ｂは、ｎ型拡散領域１０ａの図右側に設けられている。その他の構成は、図１に示したメモリセル１と同じであるため、同一の符号を付して、説明を省略する。
【００３５】
これにより、コンタクト１４ａ’とコンタクト１１ｂとの距離を長くすることができ、コンタクト１４ａ’の寄生容量を大幅に低減することが可能となる。なお、コンタクト１１ｂを配置するためのスペースが確保できない場合は、ｎ型拡散領域１０ａを左側に移動してもよい。
【００３６】
ところで、ミラー反転構造による回路の対称性から、コンタクト１４ａの寄生容量は、上述したコンタクト１４ａ’と同様に大幅に減少するため、コンタクト１１ａとコンタクト１４ａとの寄生容量に不均衡が生じてしまう。この場合、メモリセル１Ｂからのデータの読み出し速度は、寄生容量が大きいコンタクト１１ａに接続されたビット線ＢＬのデータの読み出し速度に律速されてしまう。したがって、好ましくは、ビット線ＢＬ及び／ＢＬを撚り合わせたツイスト構造とする。これにより、ビット線ＢＬ及び／ＢＬの容量を均一化することが可能となる。
【００３７】
以上のように、第３の実施形態によると、ビット線／ＢＬに接続されるコンタクトの寄生容量を大幅に低減することができるため、メモリセル全体として、データの読み出し速度の高速化が可能となる。
【００３８】
なお、第１〜３の実施形態に示したＳＲＡＭメモリセルの構成は、特にコンタクトの寄生容量が大きくなりがちなスタック型キャパシタを有するＤＲＡＭを混載した半導体記憶装置において効果的である。
【産業上の利用可能性】
【００３９】
本発明に係る半導体記憶装置は、ビット線に接続されたコンタクトの寄生容量を低減することが可能となるため、特にスタック型キャパシタを有するＤＲＡＭとＳＲＡＭとを混載した半導体記憶装置に有用である。
【図面の簡単な説明】
【００４０】
【図１】第１の実施形態に係るＳＲＡＭメモリセルのレイアウトを示す図である。
【図２】第２の実施形態に係るＳＲＡＭメモリセルのレイアウトを示す図である。
【図３】図２におけるII−II'断面図である。
【図４】第３の実施形態に係るＳＲＡＭメモリセルのレイアウトを示す図である。
【符号の説明】
【００４１】
２ａ、２ｂ、２ｃ、２ｄ  ゲート電極
３ａ、３ｂ  凸部
１１、１２、１３、１４  ｎＭＯＳトランジスタ
１５、１６  ｐＭＯＳトランジスタ
１１ａ、１１ｂ、１１ｃ、１４ａ、１４ｂ、１４ｃ  コンタクト
ＢＬ、／ＢＬ  ビット線
ＷＬ  ワード線
【図１】
2007287959.tif 000003
【図２】
2007287959.tif 000004
【図３】
2007287959.tif 000005
【図４】
2007287959.tif 000006