(57)【要約】【課題】高誘電率を有する誘電体層を使用して、高蓄積キャパシタンスを有するダイナミックランダムアクセスメモリの形成方法を提供する。【解決手段】少なくともドレイン領域と該ドレイン領域に電気的に結合される底部電極とを備える基板を準備する工程と、前記底部電極上に第１のバリア層を形成する工程と、高誘電率を有する誘電体層を形成する工程と、前記誘電体層上に第２のバリア層を形成する工程と、最上部電極を形成する工程と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくともドレイン領域と該ドレイン領域に電気的に結合される底部電極とを備える基板を準備する工程と、前記底部電極上に第１のバリア層を形成する工程と、高誘電率を有する誘電体層を形成する工程と、前記誘電体層上に第２のバリア層を形成する工程と、最上部電極を形成する工程と、を備えたダイナミックランダムアクセスメモリの形成方法。
【請求項２】
前記底部電極がポリシリコン層を備える請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項３】
前記第１のバリア層が前記底部電極上で実施される窒化物形成処理により形成される請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項４】
前記第１のバリア層が窒化物層を含む請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項５】
前記誘電体層が酸化タンタル層を含む請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項６】
前記第２のバリア層を形成する方法が、前記誘電体層上で熱処理を実施する工程と、前記誘電体層の内部及び表面上のダングリングボンドを終端するために酸化して、酸素を前記誘電体層の表面に分布させる工程と、前記最上部電極を形成する気体源を準備して前記最上部電極を形成する前に第２のバリア層を形成する工程と、を備えた請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項７】
前記第２のバリア層が約１０Åの厚さを有する請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項８】
前記底部電極が窒化チタン層を含む請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項９】
前記第２のバリア層が酸素含有窒化チタン層を含む請求項８に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項１０】
ダングリングボンドを終端する前記酸化工程が酸素プラズマ処理を含む請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項１１】
ダングリングボンドを終端する前記酸化工程が深紫外線オゾン処理を含む請求項１に記載のダイナミックランダムアクセスメモリの形成方法。 
【請求項１２】
底部電極と、該底部電極上に形成された第１のバリア層と、前記第１のバリア層上に形成された高誘電率を有する誘電体層と、前記誘電体層上に形成された第２のバリア層と、最上部電極と、を備えたダイナミックランダムアクセスメモリ内に形成されたキャパシタ。 
【請求項１３】
前記ダイナミックランダムアクセスメモリが前記底部電極に電気的に接続されたドレイン領域を有する金属−酸化物−半導体をさらに備えた請求項１２に記載のキャパシタ。 
【請求項１４】
前記底部電極がポリシリコン層を備えた請求項１２に記載のキャパシタ。 
【請求項１５】
前記第１のバリア層が窒化物層を備えた請求項１２に記載のキャパシタ。 
【請求項１６】
前記誘電体層が酸化タンタル層を備えた請求項１２に記載のキャパシタ。 
【請求項１７】
前記最上部電極が窒化チタン層を備えた請求項１２に記載のキャパシタ。 
【請求項１８】
前記第２のバリア層が酸素含有窒化チタン層を備えた請求項１７に記載のキャパシタ。
【請求項１９】
前記第１のバリア層が約１０Å−２０Åの厚さを有する請求項１２に記載のキャパシタ。 
【請求項２０】
前記第２のバリア層が約１０Åの厚さを有する請求項１２に記載のキャパシタ。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して誘電体層の形成方法に関するものである。特に、この発明は高いキャパシタンスを有するキャパシタの形成方法に関するものである。
【背景技術】
【０００２】
集積回路におけるメモリ形成プロセスにおける最近の傾向に、単一チップ上の記憶密度及びデータ蓄積量の増加がある。高密度化によって、より小型化されたストレージを有するメモリを提供することが可能になった。さらに、データを単一チップに蓄積すれば、等価な量のデータをマルチチップに蓄積するのと比較してさらに小型化される。集積回路密度は、構造の縮小、例えば、導線あるいはトランジスタゲートや構造間のスペースの縮小を介して増加する。集積回路の形成においては、回路構造の縮小は設計基準の縮小として扱われうる。 
【０００３】
設計基準の縮小は基板表面領域の縮小につながり、そのため、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の蓄積キャパシタの形成可能領域が制限されることになる。このことがＤＲＡＭ蓄積キャパシタを制限している。蓄積キャパシタンスの限界は、機械的劣化や漏れ電流あるいは大きめの誘電感受率に起因するポテンシャル損失のような種々の問題につながる。さらには、より大きな誘電感受率に起因する貯蔵電荷損失のため、より高頻度のリフレッシュサイクルが必要になるだろう。リフレッシュの間、読み書き操作のようなデータアクセスは行うことができない。従って、頻繁なリフレッシュサイクルは、より複雑なデータアクセススキームあるいはより高感度の電荷センサー増幅器が必要になる。キャパシタのキャパシタンスを増加するため、あるいは上記の問題を解決するため、３次元キャパシタが開発された。しかしながら、高歩留まり及び高処理能力を達成することを考えると、この種のキャパシタ構造では複雑で形成が困難である。 
【発明の開示】
【発明が解決しようとする課題】
【０００４】
３次元キャパシタの他に、誘電体層の厚さを最小にすることを含みかつ高誘電率を有する誘電体層を使用する方法は、キャパシタンスを増加するという目的をも達成するかもしれない。しかしながら、薄い誘電体層を形成する方法は、均一性及び信頼性が問題となっていて現在開発途上である。それに対して、高誘電率を有する誘電体層を使用した応用については多くのアプローチが試みられてきた。例えば、窒化シリコンより３倍大きな誘電率を有する酸化タンタル（Ｔａ2Ｏ5）が幅広く試されてきた。酸化タンタルを使用する際の主な問題のひとつは、漏れ電流が非常に大きいことである。この問題を解決するために、様々な方法、例えば、米国特許第5,444,006号明細書、同第5,508,221号明細書及び同第5,786,248号明細書に記載されている方法が開示されてきた。これらの従来技術においては、酸化タンタルと底部電極との間の相互作用によって誘起される漏れ電流に対して注意が払われてきた。そこで、酸化層あるいは窒化層を形成して、漏れ電流の発生を抑制するためその相互作用を遮断する。誘電体層は底部電極と最上部電極との間に薄膜として形成されることが知られている。そのため、誘電体層は、底部電極との相互作用の他に最上部電極とも相互作用する。従って、従来法を使用した場合には漏れ電流の低減に限界がある。さらに進んだ技術による非常に高い精度で形成された半導体装置においては、漏れ電流の許容量の要求に応えることは極めて困難であろう。 
【課題を解決するための手段】
【０００５】
本発明は、誘電体層を形成する方法を提供する。伝導層を準備する。伝導層上に窒化物を形成する。高誘電率の誘電体層を形成し、熱処理及びプラズマ処理あるいは紫外線オゾン処理を誘電体層上で行う。それによって、誘電体層内及び層上のダングリングボンドが終端されうる。さらに、誘電体層上のダングリングボンドを終端することによって酸素が誘電体層の表面上に分散される。その結果、最上部電極の形成前に、非常に薄い酸素含有窒化膜が、プラズマ中の酸素量に依存した膜厚を有する誘電体層上に形成される。 
【０００６】
バリア効果を持たせるために、薄い窒化物層が底部電極上に窒化物形成工程によって形成される。それによって、伝導層と誘電体層との間の相互作用が遮断される。そして、この２つの層の間に生ずる漏れ電流の抑制が可能となる。 
【０００７】
熱処理が行われる間、結晶化工程も同時に行うことができる。結晶性の構造は高めの誘電率を有しており、蓄積キャパシタンスの増加に好都合である。しかしながら、結晶性の構造内に本来的に存在する粒界は、漏れ電流の別な経路になってしまう。従って、結晶化工程を行うか否かは、形成されるキャパシタンスの要求規格で決まる。さらに、結晶化には高めの温度が必要となり、熱収支（thermal budget）は起きないかもしれない。 
【０００８】
プラズマ処理は、直接プラズマ処理、遠隔プラズマ処理、下流（downstream）プラズマ処理を含む。これらの処理の間の主な相違は、プラズマの導入方法である。プラズマ処理あるいは紫外線オゾン処理の初期段階には、酸素含有窒化物層が、他の伝導層を形成するために使用される気体源と誘電体層との間の反応に対するバリアとして形成される。そうして、誘電体層は劣化から保護されている。 
【０００９】
本発明はさらに、キャパシタを形成する方法を提供する。底部電極を準備する。その底部電極上に窒化物を形成する。誘電体層が熱処理を施した底部電極上に形成し、その誘電体層の原子構造が再配列させる。プラズマ処理あるいは紫外線オゾン処理を誘電体層上に対して施して、そして最上部電極を形成する。 
【００１０】
本発明では、高誘電率を有する誘電体層を使用して、高蓄積キャパシタンスを得る。窒化物形成、熱処理、プラズマ処理あるいは紫外線処理の際に誘電体層の誘電特性は十分に維持され、信頼性が高いものとなっている。 
【００１１】
これまでの記載及びこれ以後の記載は単に例示的で説明のためのものであり、クレームされた本発明を制限するものではない。 
【特許文献１】米国特許第5,444,006号明細書
【特許文献２】米国特許第5,508,221号明細書
【特許文献３】米国特許第5,786,248号明細書
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の実施形態によるキャパシタを形成するための工程流れ図である；図２から図５までは、本発明の実施形態によるキャパシタを形成するための工程を図示する断面図である；図６は、プラズマ処理あるいは紫外線オゾン処理後の誘電体層の表面構造を図示するものである；図７は、５３０℃の温度で形成された最上部電極を有するキャパシタにおける漏れ電流と印加電圧との関係を示したグラフである；図８は、５８０℃の温度で形成された最上部電極を有するキャパシタにおける漏れ電流と印加電圧との関係を示したグラフである。 
【００１３】
本発明は、キャパシタ内のキャパシタ誘電体層として使用されうる誘電体層を形成する方法を提供する。この形成方法について、図１及び図２から図５を参照することができる。 
【００１４】
図１及び図２に示すように、伝導層１１４を準備する。この伝導層１１４は基板１１０上の底部電極として形成されるときには、例えば、伝導プラグ１０８を介して金属−酸化物−半導体のドレイン領域１０４を使って、基板１１０に電気的に接続される。例えば、金属−酸化物−半導体（ＭＯＳ）のドレイン領域１０４が絶縁層１１２によって被覆され、一方、伝導プラグ１０８は誘電体層１１２を貫通してドレイン領域１０４に結合する。さらに基板１００は、電界酸化物層のような分離構造と、伝導線あるいはゲート１０６と、ＭＯＳの図示しないソース領域とを備えている。絶縁層１１２を形成して、基板１００の伝導部と隣接する底部電極１１４との間にいかなる不要な接続が形成されることをも回避する。底部電極１１４の材料には、ポリシリコンも含まれる。図１の第２工程で示されているように、窒化物形成工程は伝導層１１４上で行う。そして、１０−２０Å程度の厚さの窒化物層１１６を伝導層１１４上に形成する。伝導層１１４を形成するのにポリシリコンを使用するので、窒化物層１１６は窒化シリコン層（Ｓｉ3Ｎ4）を含むことになる。窒化物層の代わりに、酸化物層のような他の薄い絶縁層を使用してもよい。窒化物層を形成することによって、伝導層１１４とその後に形成される誘電体層との間の相互作用を遮断する。しかしながら、低誘電率を有する材料から絶縁層１１６を形成すると、誘電体層の誘電特性を低下させる。従って、他の特性が誘電特性よりも支配的でない限りは、大抵の場合に窒化物層の方が酸化物層より好ましい。 
【００１５】
図１及び図３を参照すると、高誘電率の誘電体層１１８を窒化物層１１６を含む伝導層１１４上に形成する。例えば、２２から２５の間の誘電率を有する酸化タンタル層を化学的気相蒸着（ＣＶＤ）工程によって形成する。従来技術においては、酸化タンタル層を底部電極１１４に直接形成するので、相互作用によって酸化シリコンを形成して製品特性を低下させてしまう。高集積回路では、特に形成技術が深（deep）サブミクロ段階に近づくため、誘電率１１８の厚さは、実質的には非常に薄い。また、誘電体層１１８が底部電極１１４と相互作用を起こすと、誘電特性がかなり低下する。さらに、酸化シリコンが比較的低い誘電率を有するので、キャパシタンスはかなり低下することになる。本発明においては、窒化物形成工程は誘電体層の形成前に実施して、窒化物層１１６が形成する。窒化物層は酸化物層より高い誘電率を有するが、酸化タンタルの３分の１にすぎない。従って、相互作用を効果的に遮断することと誘電体層の全体にわたる誘電率を維持することとは両立しない。本発明において、窒化物層１１６の好適な厚さは１０Åから２０Å程度である。 
【００１６】
図１及び図４を参照すると、図１の第４工程においては、結晶化工程と熱処理（例えばアニーリング）工程とが行われる。アニーリング工程の実施により、誘電特性の改良のために誘電体層１１８の構造を再配列する。結晶構造は通常アモルファス構造よりも誘電率が高い。従って、キャパシタンスは結晶化によって増加しうる。しかしながら、結晶構造の固有の特徴は、漏れ電流の別の経路につながる粒界が形成されていることである。さらに、結晶化を行うのに要する温度は、熱収支（thermal budget）にほとんど合致できない約７００℃である。こうして、結晶化工程を行うか否か、あるいは誘電体層が要求される結晶レベルがどの程度であるかは、製品の特定の使用によって決まる。 
【００１７】
図１及び図５に示すように、第５工程を実施する。すなわち、酸素プラズマ処理あるいは深紫外線オゾン処理を行う。プラズマ処理には、直接プラズマ処理、遠隔プラズマ処理、下流（downstream）プラズマ処理が含まれる。これらのプラズマ処理間の主な相違は、プラズマの導入方法を含む。例として遠隔プラズマ処理を取り上げると、処理条件には、約１５秒間から９００秒間の処理時間の間、流量が約１ｓｃｃｍから１０ｓｃｃｍであることと、運転温度が約４５０℃から８００℃であることと、運転圧力が約１ｔｏｒｒから５ｔｏｒｒであることと、電力で約２０００Ｗａｔｔから４０００Ｗａｔｔであることとを含む。そうすると、内部と表面とを含めて誘電体層１１８（すなわち、この例では酸化タンタル層）内のダングリングボンドが酸素で終端される。その結果、酸素が図６で示したような誘電体層１１８の表面上に分散する。 
【００１８】
プラズマ処理の代わりに深紫外線オゾン処理を行ってもよい。目的はプラズマ処理と同様である。活性酸素を、誘電体層１１８のダングリングボンドを終端するために供給する。オゾンを照射するために紫外線を使用するため、オゾン分子をオゾン分子とオゾン原子とに分解するための温度はプラズマ処理ほど高くはない。酸素原子は化学的に活性であるので、誘電体層１１８を酸化する。結果として、誘電体層の安定性が向上するとともに酸素が表面上に分散する。 
【００１９】
図１及び図５を参照すると、伝導層１２２を誘電体層１１８上に形成する。この実施形態においては、この伝導層１２２は、気体源としてアンモニア（ＮＨ3）と塩化チタン（ＴｉＣｌ4）とを使って化学的気相蒸着によって形成された窒化チタンから成る最上部電極である。伝導層１２２の形成の初期段階において、気体源は誘電体層の表面上に分散された酸素と反応するため、酸素含有窒化物層１２０が形成される。伝導層１２２が窒化チタンから成るときは、酸素含有窒化物層には酸素含有窒化チタン層が含まれる。この実施形態においては、層の厚さは約１０Åであることが好ましい。酸素含有窒化物層１２０の厚さは、誘電体層１１８の表面上の酸素含有量に依存する。酸素が完全に反応してしまうと、厚さはそれ以上増加しない。従って、本発明では、表面上の酸素が十分に反応して層の厚さがある値に達するとそれ以上は成長しないから、酸素含有窒化物層の厚さを制御する方法を心配するあるいは考慮する必要はない。すなわち、酸素含有窒化物層が厚くなりすぎることによる問題は生じない。酸素含有窒化物層１２０を形成した後、伝導層１２２を酸素含有窒化物層１２０上に蒸着する。 
【００２０】
伝導層１２２を形成する間、誘電体層１１８が伝導層１２２の形成用の気体源に直接曝されていると、誘電体層１１８が気体源と直接反応して、誘電特性の性質が悪化して漏れ電流が増加するかもしれない。本発明においては、酸素プラズマ処理あるいは深紫外線オゾン処理によって、酸素が誘電体層の表面上に分散して酸素含有窒化物層１２０と反応し、誘電体層１１８上に保護層あるいはバリア層を形成する。こうして、酸素含有窒化物層１２０は誘電体層と気体源との間の保護及びバリアとしてはたらく。さらに、伝導層１２２を形成するとき、伝導層１２２と誘電体層１８０との相互作用も酸素含有窒化物層の形成によって遮断される。 
【００２１】
最上部電極を形成する例として窒化チタンを使用すると、処理温度は通常は約５００℃から７００℃の範囲であり、好ましくは約５８０℃から６８０℃の範囲である。図７は漏れ電流と印加電圧との関係曲線を示している。この例においては、最上部電極は５３０℃の温度で形成される。図に示されているように、印加電圧が＋１Ｖのときは、遠隔プラズマ酸化処理（ＲＰＯ）を施したキャパシタは約０．７９×１０-8［Ａ／cm2］の漏れ電流があり、一方、ＲＰＯがない場合のキャパシタは約１．７９×１０-8［Ａ／cm2］の漏れ電流がある。また、印加電圧が−１Ｖのときは、遠隔プラズマ酸化処理（ＲＰＯ）を施したキャパシタは約０．２１×１０-8［Ａ／cm2］の漏れ電流があり、一方、ＲＰＯがない場合のキャパシタは約０．４２×１０-8［Ａ／cm2］の漏れ電流がある。図８は、最上部電極を形成する操作温度が５８０℃のときの漏れ電流と印加電圧との関係曲線を示したグラフである。印加電圧が＋１Ｖのときは、遠隔プラズマ酸化処理（ＲＰＯ）を施したキャパシタは約０．８７×１０-8［Ａ／cm2］の漏れ電流があり、一方、ＲＰＯがない場合のキャパシタは約４４．８６×１０-8［Ａ／cm2］の漏れ電流がある。印加電圧が−１Ｖのときは、遠隔プラズマ酸化処理（ＲＰＯ）を施したキャパシタは約０．２４×１０-8［Ａ／cm2］の漏れ電流があり、一方、ＲＰＯがない場合のキャパシタは約１２５．５２×１０-8［Ａ／cm2］の漏れ電流がある。 
【００２２】
上述より、本発明は、漏れ電流の増加と共に増加する蓄積キャパシタンスを有するＤＲＡＭのキャパシタにおいて使用される誘電体層を形成する方法を提供する。 
【００２３】
本発明の他の実施形態は、開示した本発明の特定及び実施を考慮することによって当業者には明らかであろう。特定及び実例とは例示としてのみ理解されることが意図され、本発明の真の範囲及び精神は以下のクレームに示されている。 
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態によるキャパシタを形成するための工程流れ図である。
【図２】本発明の実施形態によるキャパシタを形成するための工程の第一の段階を図示する断面図である。
【図３】本発明の実施形態によるキャパシタを形成するための工程の第二の段階を図示する断面図である。
【図４】本発明の実施形態によるキャパシタを形成するための工程の第三の段階を図示する断面図である。
【図５】本発明の実施形態によるキャパシタを形成するための工程の第四の段階を図示する断面図である。
【図６】プラズマ処理あるいは紫外線オゾン処理後の誘電体層の表面構造を図示するものである。
【図７】５３０℃の温度で形成された最上部電極を有するキャパシタにおける漏れ電流と印加電圧との関係を示したグラフである。
【図８】５８０℃の温度で形成された最上部電極を有するキャパシタにおける漏れ電流と印加電圧との関係を示したグラフである。
【符号の説明】
【００２５】
１００ 基板
１０４ ドレイン領域
１０６ ゲート
１０８ 伝導プラグ
１１０ 基板
１１２ 絶縁層
１１４ 伝導層
１１６ 窒化物層
１１８ 誘電体層
１２０ 酸素含有窒化物層
１２２ 伝導層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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