(57)【要約】【課題】垂直ダイオードを有する集積回路素子が提供される。【解決手段】前記集積回路素子は集積回路基板及び前記集積回路基板上の絶縁膜を具備する。前記絶縁膜を貫通するコンタクトホールが設けられる。前記コンタクトホールの下部領域内に垂直ダイオードが設けられ、前記垂直ダイオード上の前記コンタクトホール内に下部電極が設けられる。前記下部電極の下部面は前記垂直ダイオードの上部面上に位置する。前記下部電極は前記垂直ダイオードと自己整合される。前記下部電極の上部面は前記コンタクトホールの水平断面積よりも小さい面積を有する。前記集積回路素子の製造方法も提供される。【選択図】図４Ａ
2007005785.tif 000002
【特許請求の範囲】
【請求項１】
集積回路基板と、
前記集積回路基板上に形成された絶縁膜と、
前記絶縁膜を貫通するコンタクトホールと、
前記コンタクトホールの下部領域内に設けられた垂直ダイオードと、
前記コンタクトホール内に設けられて前記垂直ダイオードの上部面上に下部表面を有する下部電極と、を含み、前記下部電極は前記垂直ダイオードと自己整合され、前記コンタクトホールの水平断面積よりも小さい面積を有する上部面を具備することを特徴とする集積回路素子。
【請求項２】
前記集積回路素子は、相変化記憶素子を含むことを特徴とする請求項１記載の集積回路素子。
【請求項３】
前記下部電極の上部面は、前記集積回路基板を基準として前記絶縁膜の上部面と実質的に同じ高さであることを特徴とする請求項２記載の集積回路素子。
【請求項４】
前記下部電極の側壁を囲む絶縁性スペーサをさらに含み、前記絶縁性スペーサの外側壁は前記コンタクトホールによって前記垂直ダイオードの側壁と自己整合されることを特徴とする請求項１記載の集積回路素子。
【請求項５】
前記絶縁膜及び前記絶縁性スペーサは、同一物質膜であることを特徴とする請求項４記載の集積回路素子。
【請求項６】
前記絶縁膜及び前記絶縁性スペーサは、シリコン酸化膜を含むことを特徴とする請求項５記載の集積回路素子。
【請求項７】
前記下部電極と前記垂直ダイオードとの間のダイオード電極をさらに含むことを特徴とする請求項１記載の集積回路素子。
【請求項８】
前記下部電極に電気的に接続されたメモリ保存要素と、
前記垂直ダイオードを介して前記下部電極に電気的に接続され、前記集積回路基板上に配置されてメモリセルを構成するワードラインと、
をさらに含むことを特徴とする請求項１記載の集積回路素子。
【請求項９】
前記メモリ保存要素は、前記下部電極上に設けられた相変化物質パターン及び前記相変化物質パターン上の上部電極を含むことを特徴とする請求項８記載の集積回路素子。
【請求項１０】
前記絶縁膜は前記集積回路基板上の第１絶縁膜及び前記第１絶縁膜上の第２絶縁膜を含み、前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択性を有する絶縁膜であることを特徴とする請求項１記載の集積回路素子。
【請求項１１】
集積回路基板上の絶縁膜と、
前記絶縁膜を貫通するセルコンタクトホールと、
前記セルコンタクトホールの下部領域内の垂直セルダイオードと、
前記垂直セルダイオード上の前記セルコンタクトホール内に設けられて前記垂直セルダイオードと自己整合的に形成された下部電極と、
前記下部電極上の相変化物質パターンと、
前記相変化物質パターン上の上部電極と、
を含むことを特徴とする相変化記憶セル。
【請求項１２】
前記下部電極の上部面は、前記絶縁膜の上部面と実質的に同じ高さであることを特徴とする請求項１１記載の相変化記憶セル。
【請求項１３】
前記下部電極の側壁を囲む絶縁性スペーサをさらに含み、前記絶縁性スペーサの外側壁は前記セルコンタクトホールによって前記垂直セルダイオードの側壁と自己整合されることを特徴とする請求項１１記載の相変化記憶セル。
【請求項１４】
前記下部電極の上部面は、前記セルコンタクトホールの水平断面積よりも小さい面積を有することを特徴とする請求項１３記載の相変化記憶セル。
【請求項１５】
前記絶縁膜は単一膜からなり、前記絶縁膜は前記絶縁性スペーサと同一物質膜であることを特徴とする請求項１３記載の相変化記憶セル。
【請求項１６】
前記絶縁膜は前記集積回路基板上の第１絶縁膜及び前記第１絶縁膜上の第２絶縁膜を含み、前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択性を有する絶縁膜であることを特徴とする請求項１３記載の相変化記憶セル。
【請求項１７】
前記第２絶縁膜は、前記絶縁性スペーサと同一物質膜であることを特徴とする請求項１６記載の相変化記憶セル。
【請求項１８】
前記下部電極と前記垂直セルダイオードとの間のセルダイオード電極をさらに含むことを特徴とする請求項１１記載の相変化記憶セル。
【請求項１９】
前記相変化物質パターンは、前記下部電極を覆うことを特徴とする請求項１１記載の相変化記憶セル。
【請求項２０】
前記相変化物質パターン及び前記上部電極を覆う上部絶縁膜と、
前記上部絶縁膜上に形成され、前記上部絶縁膜を貫通するビットラインコンタクトホールを介して前記上部電極に電気的に接続されたビットラインと、
をさらに含むことを特徴とする請求項１９記載の相変化記憶セル。
【請求項２１】
前記集積回路基板上に配置されたワードラインをさらに含み、前記セルコンタクトホールは前記ワードラインの一部を露出させ、前記絶縁膜は単一絶縁膜であることを特徴とする請求項１１記載の相変化記憶セル。
【請求項２２】
前記ワードラインは、ｎ型不純物領域であることを特徴とする請求項２１記載の相変化記憶セル。
【請求項２３】
前記絶縁膜は、シリコン酸化膜であることを特徴とする請求項２１記載の相変化記憶セル。
【請求項２４】
前記下部電極の側壁を囲むシリコン酸化膜スペーサをさらに含み、前記シリコン酸化膜スペーサの外側壁は前記セルコンタクトホールによって前記垂直セルダイオードの側壁と自己整合されることを特徴とする請求項２３記載の相変化記憶セル。
【請求項２５】
前記下部電極の上部面は、前記セルコンタクトホールの水平断面積よりも小さい面積を有することを特徴とする請求項２４記載の相変化記憶セル。
【請求項２６】
前記下部電極と前記垂直セルダイオードとの間のセルダイオード電極をさらに含むことを特徴とする請求項２１記載の相変化記憶セル。
【請求項２７】
前記相変化物質パターン及び前記上部電極を覆う上部絶縁膜と、
前記上部絶縁膜上に形成され、前記上部絶縁膜を貫通するビットラインコンタクトホールを介して前記上部電極に電気的に接続されたビットラインと、をさらに含み、前記ビットラインは前記ワードラインの上部を横断することを特徴とする請求項２１記載の相変化記憶セル。
【請求項２８】
前記集積回路基板上に配置されたワードラインをさらに含み、前記セルコンタクトホールは前記ワードラインの一部を露出させて前記絶縁膜は前記ワードラインを含む基板上の第１絶縁膜及び前記第１絶縁膜上の第２絶縁膜を含むことを特徴とする請求項１１記載の相変化記憶セル。
【請求項２９】
前記下部電極の上部面は、前記第２絶縁膜の上部面と実質的に同じ高さであることを特徴とする請求項２８記載の相変化記憶セル。
【請求項３０】
前記ワードラインは、ｎ型不純物領域であることを特徴とする請求項２９記載の相変化記憶セル。
【請求項３１】
前記第１絶縁膜はシリコン酸化膜であり、前記第２絶縁膜はシリコン酸窒化膜及び／またはシリコン窒化膜であることを特徴とする請求項２９記載の相変化記憶セル。
【請求項３２】
前記下部電極の側壁を囲む絶縁性スペーサをさらに含み、前記絶縁性スペーサの外側壁は前記セルコンタクトホールによって前記セル垂直ダイオードの側壁と自己整合され、前記絶縁性スペーサはシリコン酸窒化膜スペーサ及び／またはシリコン窒化膜スペーサであることを特徴とする請求項３１記載の相変化記憶セル。
【請求項３３】
前記下部電極の上部面は、前記セルコンタクトホールの水平断面積よりも小さい面積を有することを特徴とする請求項３２記載の相変化記憶セル。
【請求項３４】
前記下部電極と前記垂直セルダイオードとの間のセルダイオード電極をさらに含むことを特徴とする請求項２９記載の相変化記憶セル。
【請求項３５】
前記相変化物質パターン及び前記上部電極を覆う上部絶縁膜と、
前記上部絶縁膜上に配置され、前記上部絶縁膜を貫通するビットラインコンタクトホールを介して前記上部電極に電気的に接続されたビットラインと、をさらに含み、前記ビットラインは前記ワードラインの上部を横断することを特徴とする請求項３４記載の相変化記憶セル。
【請求項３６】
集積回路基板上に絶縁膜を形成する段階と、
前記絶縁膜上に犠牲膜を形成する段階と、
前記犠牲膜及び前記絶縁膜を貫通するセルコンタクトホールを形成する段階と、
前記セルコンタクトホールの下部領域内に垂直セルダイオードを形成する段階と、
前記セルコンタクトホールを埋め込む予備下部電極を形成する段階と、
前記犠牲膜を除去して前記予備下部電極の突出部を提供する段階と、
前記予備下部電極の前記突出部を平坦化させて前記セルコンタクトホール内に前記絶縁膜の上部面と実質的に同一レベルに位置する上部面を有する下部電極を形成する段階と、
を含むことを特徴とする集積回路素子の製造方法。
【請求項３７】
前記予備下部電極を形成する前に、前記垂直セルダイオード上の前記セルコンタクトホールの側壁上に絶縁性スペーサを形成することをさらに含み、前記絶縁性スペーサは前記犠牲膜を除去する間に残存させて前記絶縁性スペーサの突出部を提供し、前記絶縁性スペーサの前記突出部は前記予備下部電極の前記突出部と共に平坦化されることを特徴とする請求項３６記載の集積回路素子の製造方法。
【請求項３８】
前記絶縁膜を形成する前に、前記集積回路基板上にワードラインを形成することをさらに含み、前記セルコンタクトホールは前記ワードラインの一部を露出させるように形成されることを特徴とする請求項３７記載の集積回路素子の製造方法。
【請求項３９】
前記ワードラインは、ｎ型不純物領域で形成することを特徴とする請求項３８記載の集積回路素子の製造方法。
【請求項４０】
前記絶縁膜は単一絶縁膜で形成し、前記犠牲膜は前記単一絶縁膜に対してエッチング選択性を有する物質膜で形成することを特徴とする請求項３７記載の集積回路素子の製造方法。
【請求項４１】
前記単一絶縁膜はシリコン酸化膜であり、前記犠牲膜はシリコン窒化膜及び／またはシリコン酸窒化膜を含むことを特徴とする請求項４０記載の集積回路素子の製造方法。
【請求項４２】
前記絶縁性スペーサは、前記単一絶縁膜と同一物質膜で形成することを特徴とする請求項４０記載の集積回路素子の製造方法。
【請求項４３】
前記絶縁膜を形成することは、
前記集積回路基板上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に第２絶縁膜を形成する段階と、を含み、前記犠牲膜は前記第２絶縁膜に対してエッチング選択性を有する物質膜で形成することを特徴とする請求項３７記載の集積回路素子の製造方法。
【請求項４４】
前記第１絶縁膜及び前記犠牲膜はシリコン酸化膜で形成し、前記第２絶縁膜はシリコン酸窒化膜及び／またはシリコン窒化膜で形成することを特徴とする請求項４３記載の集積回路素子の製造方法。
【請求項４５】
前記絶縁性スペーサは、前記第２絶縁膜と同一物質膜で形成することを特徴とする請求項４３記載の集積回路素子の製造方法。
【請求項４６】
前記予備下部電極を形成する前に、前記垂直セルダイオードの表面上にセルダイオード電極を形成することをさらに含むことを特徴とする請求項３７記載の集積回路素子の製造方法。
【請求項４７】
前記セルダイオード電極は、金属シリサイド膜で形成することを特徴とする請求項４６記載の集積回路素子の製造方法。
【請求項４８】
前記予備下部電極は、チタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデン窒化膜（ＭｏＮ）、ニオブ窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデンアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタンタングステン膜（ＴｉＷ）、チタンアルミニウム膜（ＴｉＡｌ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、またはタンタル酸窒化膜（ＴａＯＮ）のいずれか一つで形成することを特徴とする請求項３７記載の集積回路素子の製造方法。
【請求項４９】
前記下部電極上に相変化物質パターンを形成する段階と、
前記相変化物質パターン上に上部電極を形成する段階と、
前記上部電極を有する基板上に上部絶縁膜を形成する段階と、
前記上部絶縁膜上に前記上部電極が電気的に接続されたビットラインを形成する段階と、
をさらに含むことを特徴とする請求項３７記載の集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶セル及びその製造方法に関し、特に、互いに自己整合的に形成されたセルダイオード及び下部電極を有する相変化記憶セル及びその製造方法（Ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｃｅｌｌｓ  ｈａｖｉｎｇ  ａ  ｃｅｌｌ  ｄｉｏｄｅ  ａｎｄ  ａ  ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ｗｉｔｈ  ｅａｃｈ  ｏｔｈｅｒ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
不揮発性記憶素子は電源が切れてもその素子内のデータは保存される特徴を有する。このような不揮発性記憶素子は積層ゲート構造（ｓｔａｃｋｅｄ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を有するフラッシュ記憶セルを主に採用している。前記積層ゲート構造はチャネル上に順に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）及び制御ゲート電極を含む。よって、前記フラッシュ記憶セルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化膜の膜質を改善させるべきであり、セルのカップリングの割合も増加すべきである。
【０００３】
近来、前記フラッシュ記憶素子の代わりに新たな（ｎｏｖｅｌ）不揮発性記憶素子、例えば相変化記憶素子（phase change memory device）が提案されている。前記相変化記憶素子の単位セルは、一つのセルスイッチング素子及び前記スイッチング素子に電気的に接続された相変化抵抗体を具備し、前記相変化抵抗体は上部電極及び下部電極と共に、前記上／下部電極間に介在された相変化物質膜を具備する。また、前記セルスイッチング素子はＭＯＳトランジスタのような能動素子とすることができる。この場合、前記相変化記憶セルをプログラムさせるためには、少なくとも数ｍＡの大きいプログラム電流（ｌａｒｇｅ  ｐｒｏｇｒａｍ  ｃｕｒｒｅｎｔ）が要求されており、前記プログラム電流は前記ＭＯＳトランジスタによって提供される。よって、前記ＭＯＳトランジスタが占める面積を低減させることには限界がある。すなわち、前記相変化記憶セルのスイッチング素子としてＭＯＳトランジスタが採用される場合には、前記相変化記憶素子の集積度を向上させるのに限界があり得る。
【０００４】
上述の問題点を解決するために前記ＭＯＳトランジスタの代わりに垂直ダイオード（ｖｅｒｔｉｃａｌ  ｄｉｏｄｅ）がセルスイッチング素子として採用されている。前記垂直ダイオードを採用する相変化記憶セルは、特許文献１に「プログラマブル素子のための変形されたコンタクト（ｍｏｄｉｆｉｅｄ  ｃｏｎｔａｃｔ  ｆｏｒｐｒｏｇｒａｍｍａｂｌｅ  ｄｅｖｉｃｅｓ）」という名称でハッゼンスら（Ｈｕｄｇｅｎｓ  ｅｔ  ａｌ．）によって開示されている。ハッゼンスらによれば、半導体基板の所定領域に素子分離膜を形成して活性領域を画定し、前記活性領域内にワードライン及び垂直セルダイオード（ｖｅｒｔｉｃａｌ  ｃｅｌｌ  ｄｉｏｄｅ）を形成することを含む。続いて、前記垂直セルダイオード上に金属シリサイド膜のようなコンタクトを形成し、前記コンタクトを有する基板上に絶縁膜を形成する。前記絶縁膜をパターニングして前記コンタクトを露出させる開口部（ｏｐｅｎｉｎｇ）を形成し、前記開口部内にスペーサ及び限られた（ｃｏｎｆｉｎｅｄ）プログラマブル物質膜（すなわち、限られた相変化物質膜）を形成する。
【０００５】
結局、前記開口部は前記垂直セルダイオードと誤整列（ｍｉｓ−ａｌｉｇｎｅｄ）となって、前記相変化物質膜は前記金属シリサイド膜と直接接触する。よって、前記相変化セルのサイズを低減するのに相変らず制約があり、前記金属シリサイド膜は後続の熱工程で前記相変化物質膜と反応して前記相変化物質膜の固有の特性を低下させる。
【特許文献１】米国特許第６、５１１、８６２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、集積度の改善に好適な相変化記憶セルを提供することにある。
本発明が解決しようとする他の技術的課題は、集積度を改善させることができる相変化記憶セルの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一様態によると、垂直ダイオードを有する集積回路素子が設けられる。前記集積回路素子は集積回路基板及び前記集積回路基板上に形成された絶縁膜を具備する。前記絶縁膜を貫通するコンタクトホールが形成される。前記コンタクトホールの下部領域内に垂直ダイオードが設けられ、前記垂直ダイオードの上部面上の前記コンタクトホール内に下部電極が設けられる。前記下部電極は前記垂直ダイオードと自己整合される。前記下部電極の上部面は前記コンタクトホールの水平断面積よりも小さい面積を有する。
本発明のいくつかの実施形態において、前記集積回路素子は相変化記憶素子とすることができる。
【０００８】
他の実施形態において、前記下部電極の上部面は前記集積回路基板を基準として前記絶縁膜の上部面と実質的に同じ高さであることができる。
さらに他の実施形態において、前記下部電極の側壁は絶縁性スペーサによって囲まれることができる。前記絶縁性スペーサの外側壁は前記コンタクトホールによって前記垂直ダイオードの側壁と自己整合される。前記絶縁膜及び前記絶縁性スペーサは同一物質膜とすることができる。前記絶縁膜及び前記絶縁性スペーサはシリコン酸化膜とすることができる。
【０００９】
さらに他の実施形態において、前記下部電極と前記垂直ダイオードとの間にダイオード電極が設けられる。
さらに他の実施形態において、前記下部電極に電気的に接続されたメモリ保存要素を提供することができる。また、前記垂直ダイオードを介して前記下部電極に電気的に接続されたワードラインを提供することができる。前記ワードラインは前記集積回路基板上に配置されてメモリセルを構成することができる。前記メモリ保存要素は前記下部電極上に設けられた相変化物質パターン及び前記相変化物質パターン上の上部電極を含むことができる。
【００１０】
さらに他の実施形態において、前記絶縁膜は前記集積回路基板上の第１絶縁膜及び前記第１絶縁膜上の第２絶縁膜を含むことができる。前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択性を有する物質膜とすることができる。
本発明の他の様態によると、相変化記憶セルが設けられる。前記相変化記憶セルは集積回路基板上に形成された絶縁膜を具備する。前記絶縁膜を貫通するセルコンタクトホールが設けられる。前記セルコンタクトホールの下部領域内に垂直セルダイオードが設けられ、前記垂直セルダイオード上の前記セルコンタクトホール内に下部電極が設けられる。前記下部電極は前記垂直セルダイオードと自己整合される。前記下部電極上に相変化物質パターンが配置され、前記相変化物質パターン上に上部電極が設けられる。
【００１１】
本発明のいくつかの実施形態において、前記下部電極の上部面は前記絶縁膜の上部面と実質的に同じ高さであることができる。
他の実施形態において、前記下部電極の側壁は絶縁性スペーサによって囲まれることができる。前記絶縁性スペーサの外側壁は前記セルコンタクトホールによって前記垂直セルダイオードの側壁と自己整合されることができる。前記下部電極の上部面は前記セルコンタクトホールの水平断面積よりも小さい面積を有することができる。前記絶縁膜は単一絶縁膜とすることができ、前記絶縁膜は前記絶縁性スペーサと同一物質膜とすることができる。前記絶縁膜は前記集積回路基板上の第１絶縁膜及び前記第１絶縁膜上の第２絶縁膜を含むことができる。前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択性を有する物質膜とすることができる。前記第２絶縁膜は前記絶縁性スペーサと同一物質膜とすることができる。
【００１２】
さらに他の実施形態において、前記下部電極と前記垂直セルダイオードとの間にセルダイオード電極を提供することができる。
さらに他の実施形態において、前記相変化物質パターン及び前記上部電極を覆う上部絶縁膜を提供することができる。前記上部絶縁膜上にビットラインを配置することができ、前記ビットラインは前記上部絶縁膜を貫通するビットラインコンタクトホールを介して前記上部電極に電気的に接続されることができる。
【００１３】
さらに他の実施形態において、前記集積回路基板上にワードラインを配置することができる。前記セルコンタクトホールは前記ワードラインの一部を露出させることができる。前記ワードラインはｎ型不純物領域とすることができる。前記絶縁膜はシリコン酸化膜とすることができる。前記下部電極の側壁はシリコン酸化膜スペーサによって囲まれることができ、前記シリコン酸化膜スペーサの外側壁は前記セルコンタクトホールによって前記垂直セルダイオードの側壁と自己整合されることができる。前記下部電極の上部面は前記セルコンタクトホールの水平断面積よりも小さい面積を有することができる。
【００１４】
本発明のさらに他の様態によると、垂直ダイオードを有する集積回路素子の製造方法を提供する。前記方法は集積回路基板上に絶縁膜を形成することを含む。前記絶縁膜上に犠牲膜を形成し、前記犠牲膜及び前記絶縁膜を貫通するセルコンタクトホールを形成する。前記セルコンタクトホールの下部領域内に垂直セルダイオードを形成し、前記セルコンタクトホールを埋め込む予備下部電極を形成する。前記犠牲膜を除去して前記予備下部電極の突出部を提供する。前記予備下部電極の前記突出部を平坦化させて前記セルコンタクトホール内に前記絶縁膜の上部面と実質的に同一レベルに位置する上部面を有する下部電極を形成する。
【００１５】
本発明のいくつかの実施形態において、前記予備下部電極を形成する前に、前記垂直セルダイオード上の前記セルコンタクトホールの側壁上に絶縁性スペーサを形成することができる。この場合、前記犠牲膜を除去すれば、前記絶縁性スペーサの突出部を提供することができる。絶縁性スペーサの前記突出部は前記予備下部電極の前記突出部とともに平坦化することができる。前記絶縁膜を形成する前に前記集積回路基板上にワードラインを形成することができる。この場合、前記セルコンタクトホールは前記ワードラインの一部を露出させるように形成することができる。前記ワードラインはｎ型不純物領域として形成することができる。
【００１６】
他の実施形態において、前記絶縁膜は単一絶縁膜として形成することができ、前記犠牲膜は前記単一絶縁膜に対してエッチング選択性を有する物質膜で形成することができる。前記単一絶縁膜はシリコン酸化膜で形成することができ、前記犠牲膜はシリコン酸窒化膜及び／またはシリコン窒化膜で形成することができる。前記絶縁性スペーサは前記単一絶縁膜と同一物質膜で形成することができる。
【００１７】
さらに他の実施形態において、前記絶縁膜は前記集積回路基板上に第１及び第２絶縁膜を順に積層させて形成することができる。前記犠牲膜は前記第２絶縁膜に対してエッチング選択性を有する物質膜で形成することができる。前記第１絶縁膜及び前記犠牲膜はシリコン酸化膜で形成することができ、前記第２絶縁膜はシリコン酸窒化膜及び／またはシリコン窒化膜で形成することができる。前記絶縁性スペーサは前記第２絶縁膜と同一物質膜で形成することができる。前記予備下部電極を形成する前に、前記垂直セルダイオードの表面上にセルダイオード電極を形成することができる。前記セルダイオード電極は金属シリサイド膜で形成することができる。
【００１８】
さらに他の実施形態において、前記予備下部電極は、チタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデン窒化膜（ＭｏＮ）、ニオブ窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデンアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタンタングステン膜（ＴｉＷ）、チタンアルミニウム膜（ＴｉＡｌ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、またはタンタル酸窒化膜（ＴａＯＮ）で形成することができる。
【００１９】
さらに他の実施形態において、前記下部電極上に相変化物質パターンを形成し、前記相変化物質パターン上に上部電極を形成することができる。さらに、前記上部電極を有する基板上に上部絶縁膜を形成し、前記上部絶縁膜上に前記上部電極が電気的に接続されたビットラインを形成することができる。
【発明の効果】
【００２０】
本発明の実施形態によれば、セルコンタクトホールの下部領域内に垂直セルダイオードが設けられ、前記垂直セルダイオード上に下部電極が設けられる。前記下部電極は前記セルコンタクトホールによって前記垂直セルダイオードと自己整合される。また、前記下部電極を形成するために追加の写真工程は要らない。よって、複雑な工程なしでも相変化記憶素子の集積度を増加させることができる。さらに、前記下部電極はシリコン窒化膜及びシリコン酸窒化膜よりも低い熱伝導度を有するシリコン酸化膜からなる絶縁性スペーサ及び下部絶縁膜で囲まれるように形成される。これによって、前記下部電極から発生されるジュール熱（ｊｏｕｌｅ  ｈｅａｔ）の損失を最小化させて前記下部電極と接触する相変化物質パターンのプログラム効率を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００２２】
図１は、本発明の実施形態に適用できる（ａｐｐｌｉｃａｂｌｅ）相変化記憶セルアレイ領域の一部を示す等価回路図（ｅｑｕｉｖａｌｅｎｔ  ｃｉｒｃｕｉｔ  ｄｉａｇｒａｍ）である。
図１を参照すると、前記相変化記憶セルアレイ領域はｎ個の（ｎ−ｎｕｍｂｅｒ  ｏｆ）ビットラインＢＬ１、ＢＬ２、…、ＢＬｎ及び前記ビットラインＢＬ１、ＢＬ２、…、ＢＬｎと交差するｍ個の（ｍ−ｎｕｍｂｅｒ  ｏｆ）ワードラインＷＬ１、ＷＬ２、…、ＷＬｍとを具備する。前記ビットラインＢＬ１、ＢＬ２、…、ＢＬｎと前記ワードラインＷＬ１、ＷＬ２、…、ＷＬｍとの交差点（ｃｒｏｓｓ  ｐｏｉｎｔｓ）にそれぞれ２次元的に配列された複数の相変化記憶セルＣｐが配置される。前記相変化記憶セルＣｐのそれぞれは電気的に直列に接続された相変化抵抗体（ｐｈａｓｅ  ｃｈａｎｇｅ  ｒｅｓｉｓｔｏｒ）Ｒｐ及び垂直セルダイオード（ｖｅｒｔｉｃａｌ  ｃｅｌｌ  ｄｉｏｄｅ）Ｄを含む。前記相変化抵抗体Ｒｐと前記垂直セルダイオードＤとの間のノード（ｎｏｄｅ）は前記相変化抵抗体Ｒｐの下部電極（ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ）ＢＥに相当する。また、前記垂直セルダイオードＤはｐ型半導体及びｎ型半導体を具備することができる。
【００２３】
前記セルダイオードＤのｐ型半導体は前記相変化抵抗体Ｒｐの一端に電気的に接続され、前記相変化抵抗体Ｒｐの他端は前記ビットラインＢＬ１、ＢＬ２、…、ＢＬｎのいずれか１つに電気的に接続される。また、前記セルダイオードＤのｎ型半導体は前記ワードラインＷＬ１、ＷＬ２、…、ＷＬｍのいずれか１つに電気的に接続される。
【００２４】
図１に示す前記相変化記憶セルのプログラム方法及び読み出し方法は、一般によく知られているので、これら駆動方法（ｏｐｅｒａｔｉｏｎ  ｍｅｔｈｏｄｓ）については説明を省略する。
【００２５】
図２は、図１の等価回路図に相応する相変化記憶セルアレイ領域の平面図である。また、図３Ａは本発明の実施形態に係る相変化記憶セルを説明するための図２のＩ−Ｉ’線の断面図であり、図３Ｂは本発明の実施形態に係る相変化記憶セルを説明するための図２のＩＩ−ＩＩ’線の断面図である。
【００２６】
図２、図３Ａ及び図３Ｂを参照すると、半導体基板１上に複数のワードライン、例えば第１及び第２の互いに平行なワードラインＷＬ１、ＷＬ２が設けられる。前記ワードラインＷＬ１、ＷＬ２はｎ型の不純物でドーピングされた活性領域とすることができる。前記ワードラインＷＬ１、ＷＬ２は素子分離膜３のような絶縁膜によって互いに電気的に絶縁することができる。
【００２７】
前記ワードラインＷＬ１、ＷＬ２を有する基板上に下部絶縁膜８が設けられる。前記下部絶縁膜８は順に積層された第１下部絶縁膜５及び第２下部絶縁膜７を含むことができる。前記第２下部絶縁膜７は前記第１下部絶縁膜５に対してエッチング選択性を有する絶縁膜とすることができる。例えば、前記第１下部絶縁膜５がシリコン酸化膜の場合に、前記第２下部絶縁膜７はシリコン酸窒化膜またはシリコン窒化膜とすることができる。
【００２８】
前記ワードラインＷＬ１、ＷＬ２の所定領域は前記下部絶縁膜８を貫通するセルコンタクトホール９ａによって露出される。前記セルコンタクトホール９ａの下部領域は垂直セルダイオード（ｖｅｒｔｉｃａｌ  ｃｅｌｌ  ｄｉｏｄｅ）Ｄで埋め込まれる。前記垂直セルダイオードＤのそれぞれは順に積層されたｎ型半導体１３ｎ及びｐ型半導体１３ｐを含むことができる。結果的に、前記垂直セルダイオードＤの上部面は前記下部絶縁膜８の上部面よりも低い。前記垂直セルダイオードＤの上部面上にセルダイオード電極１５が設けられることができる。前記セルダイオード電極１５はコバルトシリサイド膜、ニッケルシリサイド膜、またはチタンシリサイド膜のような金属シリサイド膜とすることができる。
【００２９】
前記垂直セルダイオードＤ上の前記セルコンタクトホール内に下部電極（図１及び図２のＢＥ）１９ａが設けられる。前記下部電極１９ａの上部面は前記下部絶縁膜８の上部面と実質的に同じ高さである。さらに、前記下部電極１９ａの側壁は絶縁性スペーサ１７によって囲まれることができる。この場合、前記絶縁性スペーサ１７の外側壁は前記セルコンタクトホール９ａによって前記垂直セルダイオードＤの側壁と自己整合され、前記下部電極１９ａも前記垂直セルダイオードＤと自己整合される。前記絶縁性スペーサ１７が設けられる際、前記下部電極１９ａの上部面は前記セルコンタクトホール９ａの水平断面積（ｈｏｒｉｚｏｎｔａｌ  ｓｅｃｔｉｏｎ  ａｒｅａｓ）よりも小さい面積を有することができる。前記下部電極１９ａは、チタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデン窒化膜（ＭｏＮ）、ニオブ窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデンアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタンタングステン膜（ＴｉＷ）、チタンアルミニウム膜（ＴｉＡｌ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）、またはタンタル酸窒化膜（ＴａＯＮ）のような導電膜とすることができ、前記絶縁性スペーサ１７は前記第２下部絶縁膜７と同一絶縁膜とすることができる。
【００３０】
前記絶縁性スペーサ１７が設けられる場合、前記下部電極１９ａの下部面も前記セルコンタクトホール９ａの水平断面積（ｈｏｒｉｚｏｎｔａｌ  ｓｅｃｔｉｏｎ  ａｒｅａｓ）よりも小さい面積を有することができる。この場合、前記下部電極１９ａが前記垂直セルダイオードＤのｐ型半導体１３ｐと直接接触すると、前記下部電極１９ａを通る（ｐａｓｓｉｎｇ  ｔｈｒｏｕｇｈ）電流は前記ｐ型半導体１３ｐの中心部を介して集中的に流れることができる。このような電流集中現象（ｃｕｒｒｅｎｔ  ｃｒｏｗｄｉｎｇ  ｅｆｆｅｃｔ）は前記垂直セルダイオードＤの電流駆動能力を低下させることができる。しかし、上述のように前記ｐ型半導体１３ｐの上部面上に前記セルダイオード電極１５が設けられる場合、前記下部電極１９ａを通る電流は前記セルダイオード電極１５の存在により前記垂直セルダイオードＤを介して均一に流れることができる。すなわち、前記セルダイオード電極１５は前記垂直セルダイオードＤの電流駆動能力を向上させることができる。
【００３１】
前記下部電極１９ａは、それぞれ相変化物質パターン（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍａｔｅｒｉａｌ  ｐａｔｔｅｒｎｓ）２１で覆われる。前記相変化物質パターン２１は図１及び図２に示す前記相変化抵抗体Ｒｐに相当する。前記相変化物質パターン２１はＧＳＴ合金膜（Ｇｅｒｍａｎｉｕｍ、Ｓｔｉｂｉｕｍ及びＴｅｌｌｕｒｉｕｍの合金膜）のようなカルコゲナイド膜（ｃｈａｌｃｏｇｅｎｉｄｅ  ｌａｙｅｒ）とすることができる。前記相変化物質パターン２１上に上部電極２３が設けられる。前記上部電極２３はチタン窒化膜のような導電膜とすることができる。
【００３２】
前記相変化物質パターン２１及び前記上部電極２３を有する基板上に上部絶縁膜２５が設けられる。前記上部絶縁膜２５上に複数のビットライン、例えば、第１及び第２の互いに平行なビットラインＢＬ１、ＢＬ２が設けられる。前記ビットラインＢＬ１、ＢＬ２は、前記ワードラインＷＬ１、ＷＬ２の上部を横切るように配置することができる。また、前記ビットラインＢＬ１、ＢＬ２は前記上部絶縁膜２５を貫通するビットラインコンタクトホールを介して前記上部電極２３に電気的に接続することができる。
【００３３】
図４Ａは、本発明の他の実施形態に係る相変化記憶セルを説明するための図２のＩ−Ｉ’線の断面図であり、図４Ｂは本発明の他の実施形態に係る相変化記憶セルを説明するための図２のＩＩ−ＩＩ’線の断面図である。
【００３４】
図４Ａ及び図４Ｂを参照すると、半導体基板５１上に複数のワードライン、例えば、第１及び第２ワードラインＷＬ１、ＷＬ２が設けられる。前記ワードラインＷＬ１、ＷＬ２は、図３Ａ及び図３Ｂを参照して説明したワードラインと同一形態を有することができる。また、前記ワードラインＷＬ１、ＷＬ２は、素子分離膜５３のような絶縁膜によって電気的に絶縁されることができる。
【００３５】
前記ワードラインＷＬ１、ＷＬ２を有する基板上に下部絶縁膜５５が設けられる。本実施形態によれば、前記下部絶縁膜５５は単一絶縁膜とすることができる。例えば、前記下部絶縁膜５５は単一シリコン酸化膜とすることができる。前記ワードラインＷＬ１、ＷＬ２の所定領域は、前記単一下部絶縁膜５５を貫通するセルコンタクトホール５７ａによって露出されることができる。前記セルコンタクトホール５７ａの下部領域内に垂直セルダイオードＤが設けられる。前記垂直セルダイオードＤのそれぞれは図３Ａ及び図３Ｂを参照して説明したように順に積層されたｎ型半導体６１ｎ及びｐ型半導体６１ｐを含むことができる。また、前記垂直セルダイオードＤの上部面上に図３Ａ及び図３Ｂに示す実施形態のようにセルダイオード電極６３が設けられることができ、前記垂直セルダイオードＤ上の前記セルコンタクトホール内に下部電極（図１及び図２のＢＥ）６７ａが設けられる。
【００３６】
前記下部電極６７ａの上部面も図３Ａ及び図３Ｂを参照して説明したように前記単一下部絶縁膜５５の上部面と実質的に同じ高さである。さらに、前記下部電極６７ａの側壁は絶縁性スペーサ６５によって囲まれることができる。前記絶縁性スペーサ６５及び前記下部電極６７ａも図３Ａ及び図３Ｂを参照して説明したように前記セルコンタクトホール５７ａによって前記垂直セルダイオードＤと自己整合される。すなわち、前記絶縁性スペーサ６５が設けられる際、前記下部電極６７ａの上部面は前記セルコンタクトホール５７ａの水平断面積（ｈｏｒｉｚｏｎｔａｌ  ｓｅｃｔｉｏｎ  ａｒｅａｓ）よりも小さい面積を有することができる。前記下部電極６７ａは、図３Ａ及び図３Ｂを参照して説明した前記下部電極１９ａと同一物質膜とすることができ、前記絶縁性スペーサ６５は前記単一下部絶縁膜５５と同一絶縁膜とすることができる。
【００３７】
前記下部電極６７ａは、図３Ａ及び図３Ｂに示す実施形態のように相変化物質パターン６９、すなわち相変化抵抗体Ｒｐで覆われ、前記相変化物質パターン６９上に上部電極７１が設けられる。前記相変化物質パターン６９及び上部電極７１は、それぞれ図３Ａ及び図３Ｂに示す前記相変化物質パターン２１及び上部電極２３と同一物質膜とすることができる。
【００３８】
前記相変化物質パターン６９及び上部電極７１を有する基板上に上部絶縁膜７３が設けられ、前記上部絶縁膜７３上に図３Ａ及び図３Ｂに示す実施形態のビットラインＢＬ１、ＢＬ２が設けられる。
【００３９】
図４Ａ及び図４Ｂに示す実施形態によれば、前記下部電極６７ａはシリコン酸化膜からなるスペーサ６５及びシリコン酸化膜からなる単一シリコン酸化膜で囲まれることができる。一般的に、シリコン酸化膜はシリコン酸窒化膜またはシリコン窒化膜よりも低い熱伝導度（ｔｈｅｒｍａｌ  ｃｏｎｄｕｃｔｉｖｉｔｙ）を示す。よって、前記下部電極６７ａを介してプログラム電流が流れる際、前記下部電極６７ａから発生されるジュール熱（ｊｏｕｌｅ  ｈｅａｔ）の損失（ｌｏｓｓ）が図３ａ及び図３Ｂに示す実施形態と比べて相対的に減少することができる。その結果、前記相変化物質パターン５５のプログラム効率が改善できる。
【００４０】
次に、本発明に係る相変化記憶セルの製造方法を説明する。
図５Ａないし図１１Ａは本発明の実施形態に係る相変化記憶セルの製造方法を説明するための図２のＩ−Ｉ’線の断面図であり、図５Ｂないし図１１Ｂは本発明の実施形態に係る相変化記憶セルの製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【００４１】
図５Ａ及び図５Ｂを参照すると、半導体基板１の所定領域に素子分離膜３を形成して複数の活性領域、例えば、第１及び第２平行な活性領域３ａ、３ｂを画定する。前記活性領域３ａ、３ｂ内に前記半導体基板１と異なる導電型の不純物イオンを注入して第１及び第２ワードラインＷＬ１、ＷＬ２を形成する。結果的に、前記ワードラインＷＬ１、ＷＬ２は前記半導体基板１と異なる導電型を有する不純物領域とすることができる。例えば、前記半導体基板１がｐ型半導体基板の場合、前記ワードラインＷＬ１、ＷＬ２はｎ型の不純物イオンを注入して形成することができる。
【００４２】
一方、前記ワードラインＷＬ１、ＷＬ２は多様な他の方法を用いて形成することもできる。例えば、前記ワードラインＷＬ１、ＷＬ２は前記半導体基板１上に複数の平行なエピタキシャル半導体パターンを形成し、前記エピタキシャル半導体パターン内に不純物イオンを注入することで形成することができる。
【００４３】
図６Ａ及び図６Ｂを参照すると、前記ワードラインＷＬ１、ＷＬ２を有する基板上に下部絶縁膜８及び犠牲膜９を順に形成する。前記下部絶縁膜８は第１下部絶縁膜５及び第２下部絶縁膜７を順に積層させて形成することができ、前記犠牲膜９は前記第２下部絶縁膜７に対してエッチング選択性を有する物質膜で形成することができる。また、前記第２下部絶縁膜７は前記第１下部絶縁膜５に対してエッチング選択性を有する絶縁膜で形成することができる。例えば、前記第１下部絶縁膜５及び前記犠牲膜はシリコン酸化膜で形成することができ、前記第２下部絶縁膜７はシリコン酸窒化膜またはシリコン窒化膜で形成することができる。続いて、前記犠牲膜９及び前記下部絶縁膜８をパターニングして前記ワードラインＷＬ１、ＷＬ２の所定領域を露出させるセルコンタクトホール９ａを形成する。
【００４４】
図７Ａ及び図７Ｂを参照すると、前記セルコンタクトホール９ａ内にシリコンパターン、ゲルマニウムパターン、またはシリコンゲルマニウムパターンのような半導体パターン１１を形成する。前記半導体パターン１１は多様な方法を用いて形成することができる。例えば、前記半導体パターン１１は前記露出されたワードラインＷＬ１、ＷＬ２をシード層として採用する選択的エピタキシャル成長技術（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｔｅｃｈｎｉｑｕｅ；ＳＥＧ  ｔｅｃｈｎｉｑｕｅ）を用いて形成することができる。一方、前記半導体パターン１１は前記セルコンタクトホール９ａを埋め込む半導体膜を形成し、前記犠牲膜９の上部面が露出されるまで前記半導体膜を平坦化させることで形成することができる。この場合、前記半導体膜は非晶質半導体膜または多結晶半導体膜で形成することができ、前記半導体膜の平坦化の前、または後に前記平坦化された半導体膜を、固相エピタキシャル技術を使って決定化することができる。前記選択的エピタキシャル成長技術、または前記固相エピタキシャル技術が適用される場合、前記ワードラインＷＬ１、ＷＬ２は単結晶半導体基板に形成された不純物領域とすることができる。
【００４５】
図８Ａ及び図８Ｂを参照すると、前記半導体パターン１１をエッチバックして前記セルコンタクトホール９ａの下部領域内にリセスされた半導体パターン１１ａを形成する。前記リセスされた半導体パターン１１ａは前記下部絶縁膜８の上部面（すなわち、前記第２下部絶縁膜７の上部面）よりも低い表面を有するように形成することが好ましい。結果的に、前記リセスされた半導体パターン１１ａ上に上部セルコンタクトホール９ｂが存在する。
【００４６】
続いて、前記リセスされた半導体パターン１１ａの下部領域内にｎ型の不純物イオンを注入して前記ワードラインＷＬ１、ＷＬ２と接触するｎ型半導体１３ｎ、すなわち、ｎ型不純物領域を形成し、前記リセスされた半導体パターン１１ａの上部領域内にｐ型の不純物イオンを注入して前記ｎ型半導体１３ｎ上にｐ型半導体１３ｐ、すなわち、ｎ型不純物領域を形成する。結果的に、前記セルコンタクトホール９ａの下部領域内に垂直セルダイオードＤが形成される。前記ｎ型半導体１３ｎを形成するためのイオン注入工程は前記ｐ型半導体１３ｐを形成した後実施することもできる。
【００４７】
前記垂直セルダイオードＤの上部面、すなわち、前記ｐ型半導体１３ｐの上部面上にセルダイオード電極１５を形成することができる。前記セルダイオード電極１５はコバルトシリサイド膜、ニッケルシリサイド膜、またはチタンシリサイド膜のような金属シリサイド膜で形成することができる。前記金属シリサイド膜は当業界において既知のサリサイド技術を用いて形成することができる。
【００４８】
図９Ａ及び図９Ｂを参照すると、前記上部セルコンタクトホール（図８Ａ及び図８Ｂの９ｂ）の側壁上に絶縁性スペーサ１７を形成することができる。前記絶縁性スペーサ１７は、前記犠牲膜９に対してエッチング選択性を有する絶縁膜で形成することができる。例えば、前記犠牲膜９がシリコン酸化膜で形成された場合、前記絶縁性スペーサ１７はシリコン酸窒化膜またはシリコン窒化膜で形成することができる。
【００４９】
本発明の他の実施形態において、前記セルダイオード電極１５を形成するためのシリサイド工程は、前記絶縁性スペーサ１７を形成した後に実施することもできる。この場合、前記絶縁性スペーサ１７は、前記セルダイオード１５の端と直接接触するので、前記セルダイオード電極１５は前記絶縁性スペーサ１７の形成後に露出する前記セルダイオードＤの中心部上に形成される。
【００５０】
前記セルダイオード電極１５及び前記絶縁性スペーサ１７を有する基板上に下部電極膜を形成する。前記下部電極膜はチタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデン窒化膜（ＭｏＮ）、ニオブ窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデンアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタンタングステン膜（ＴｉＷ）、チタンアルミニウム膜（ＴｉＡｌ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）またはタンタル酸窒化膜（ＴａＯＮ）のような導電膜で形成することができる。前記下部電極膜を平坦化させて前記犠牲膜９の上部面を露出させる。その結果、前記絶縁性スペーサ１７によって囲まれた領域内に予備下部電極１９が形成され、前記予備下部電極１９は前記セルダイオード電極１５の中心部と接触するように形成される。
【００５１】
図１０Ａ及び図１０Ｂを参照すると、前記犠牲膜（図９Ａ及び図９Ｂの９）を選択的に除去して前記第２下部絶縁膜７を露出させる。その結果、前記予備下部電極１９及び前記絶縁性スペーサ１７が相対的に突出される。続いて、前記第２下部絶縁膜７を研磨阻止膜として用いて前記突出された予備下部電極１９及び前記突出された絶縁性スペーサ１７を平坦化させる。これによって、前記垂直セルダイオードＤの上部に下部電極１９ａが形成され、前記下部電極１９ａの上部面は前記第２下部絶縁膜７の上部面と実質的に同じ高さであるように形成することができる。この場合、前記下部電極１９ａの上部面は前記セルコンタクトホール９ａの水平断面積よりも小さい面積を有することができる。また、前記下部電極１９ａは前記セルコンタクトホール９ａによって前記垂直セルダイオードＤと自己整合されることができる。
【００５２】
前記下部電極１９ａを有する基板上に相変化物質膜及び上部電極膜を順に形成する。前記相変化物質膜はＧＳＴ合金膜（Ｇｅｒｍａｎｉｕｍ、Ｓｔｉｂｉｕｍ及びＴｅｌｌｕｒｉｕｍの合金膜）のようなカルコゲナイド膜で形成することができ、前記上部電極膜はチタン窒化膜のような導電膜で形成することができる。また、前記相変化物質膜は不良な段差塗布性（ｐｏｏｒ  ｓｔｅｐ  ｃｏｖｅｒａｇｅ）を示すスパッタリング工程のような物理気相成長技術（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｔｅｃｈｎｉｑｕｅ）を用いて形成することができる。それにもかかわらず、前記相変化物質膜は前記半導体基板１の全体にかけて（ｔｈｒｏｕｇｈｏｕｔ）均一な厚さで形成することができる。これは前記下部電極１９ａを有する基板が平らな表面を有するからである。前記上部電極膜及び前記相変化物質膜を連続的にパターニングして前記下部電極１９ａを覆う複数の相変化物質パターン２１及び前記相変化物質パターン２１上の上部電極２３を形成する。
【００５３】
図１１Ａ及び図１１Ｂを参照すると、前記上部電極２３を有する基板上に上部絶縁膜２５を形成し、前記上部絶縁膜２５をパターニングして前記上部電極２３を露出させるビットラインコンタクトホールを形成する。前記ビットラインコンタクトホール内にビットラインコンタクトプラグ２７を形成し、前記ビットラインコンタクトプラグ２７を覆う複数のビットラインＢＬ１、ＢＬ２を形成する。前記ビットラインＢＬ１、ＢＬ２は前記ワードラインＷＬ１、ＷＬ２の上部を横切るように形成することができる。
【００５４】
図１２Ａないし図１５Ａは本発明の他の実施形態に係る相変化記憶セルの製造方法を説明するための図２のＩ−Ｉ’線の断面図であり、図１２Ｂないし図１５Ｂは本発明の他の実施形態に係る相変化記憶セルの製造方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【００５５】
図１２Ａ及び図１２Ｂを参照すると、半導体基板５１に図５ａ及び図５Ｂを参照して説明したことと同じ方法を用いて複数のワードラインＷＬ１、ＷＬ２及びこれらの間の絶縁膜５３を形成する。前記ワードラインＷＬ１、ＷＬ２を有する基板上に下部絶縁膜５５及び犠牲膜５７を順に形成する。本実施形態において、前記下部絶縁膜５５は単一下部絶縁膜で形成される。例えば、前記下部絶縁膜５５は単一シリコン酸化膜で形成することができる。前記犠牲膜５７は前記下部絶縁膜５５に対してエッチング選択性を有する物質膜で形成することができる。例えば、前記犠牲膜５７はシリコン酸窒化膜またはシリコン窒化膜で形成することができる。
【００５６】
図１３Ａ及び図１３Ｂを参照すると、前記犠牲膜５７及び前記下部絶縁膜５５をパターニングして前記ワードラインＷＬ１、ＷＬ２の所定領域を露出させるセルコンタクトホール５７ａを形成する。前記セルコンタクトホール５７ａの下部領域内に図７Ａ、図７Ｂ、図８Ａ及び図８Ｂを参照して説明した実施形態と同じ方法を用いてリセスされた半導体パターン５９ａを形成する。前記リセスされた半導体パターン５９ａは前記下部絶縁膜５５の上部面よりも低い表面を有するように形成されることが好ましい。結果的に、前記リセスされた半導体パターン５９ａ上に上部セルコンタクトホール５７ｂが残存する。
【００５７】
図１４Ａ及び図１４Ｂを参照すると、前記リセスされた半導体パターン５９ａ内に不純物イオンを注入して垂直セルダイオードＤを形成する。前記垂直セルダイオードＤは、図８Ａ及び図８Ｂを参照して説明したのと同じ方法を用いて形成することができる。結果的に、前記垂直セルダイオードＤのそれぞれはｎ型半導体６１ｎ及びｐ型半導体６１ｐを含むように形成される。前記垂直セルダイオードＤの上部面上にセルダイオード電極６３を形成することができる。前記セルダイオード電極６３も図８Ａ及び図８Ｂを参照して説明したのと同じ方法を用いて形成することができる。
【００５８】
前記上部セルコンタクトホール５７ｂの側壁上に当業界において既知の方法を用いて絶縁性スペーサ６５を形成することができる。前記絶縁性スペーサ６５は前記犠牲膜５７に対してエッチング選択性を有する絶縁膜として形成することができる。例えば、前記絶縁性スペーサ６５はシリコン酸化膜で形成することができる。前記セルダイオード電極６３は図９Ａ及び図９Ｂを参照して説明したように前記絶縁性スペーサ６５の形成の後に形成することもできる。
【００５９】
前記セルダイオード電極６３及び前記絶縁性スペーサ６５を有する基板上に下部電極膜を形成し、前記下部電極膜を平坦化させて前記犠牲膜５７の上部面を露出させる。その結果、前記絶縁性スペーサ６５によって囲まれた領域内に前記セルダイオード電極６３と接触する予備下部電極６７が形成される。前記下部電極膜はチタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデン窒化膜（ＭｏＮ）、ニオブ窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデンアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタンタングステン膜（ＴｉＷ）、チタンアルミニウム膜（ＴｉＡｌ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）またはタンタル酸窒化膜（ＴａＯＮ）のような導電膜で形成することができる。
【００６０】
図１５Ａ及び図１５Ｂを参照すると、前記犠牲膜５７を選択的に除去して予備下部電極６７及び前記絶縁性スペーサ６５を相対的に突出させる。前記下部絶縁膜５５を研磨阻止膜として用いて前記突出された予備下部電極６７及び前記突出された絶縁性スペーサ６５を平坦化させる。その結果、前記垂直セルダイオードＤの上部に下部電極６７ａが形成され、前記下部電極６７ａの上部面は前記下部絶縁膜５５の上部面と実質的に同じ高さであるように形成することができる。この場合、前記下部電極６７ａの上部面は前記垂直セルダイオードＤの水平断面積よりも小さい面積を有することができる。また、前記下部電極６７ａは前記垂直セルダイオードＤと自己整合される。
【００６１】
前記下部電極６７ａを有する基板上に図１０Ａ及び図１０Ｂを参照して説明したものと同じ方法を用いて相変化物質パターン６９及び上部電極７１を形成する。続いて、図示してないが、前記上部電極７１を有する基板上に図１１Ａ及び図１１Ｂを参照して説明したものと同じ方法を用いて上部絶縁膜及びビットラインを形成する。
【図面の簡単な説明】
【００６２】
【図１】本発明に適用できる相変化記憶セルアレイ領域の一部を示す等価回路図である。
【図２】図１の等価回路図に相応する平面図である。
【図３Ａ】本発明の実施形態に係る相変化記憶セルを説明するための図２のＩ−Ｉ’線の断面図である。
【図３Ｂ】本発明の実施形態に係る相変化記憶セルを説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図４Ａ】本発明の他の実施形態に係る相変化記憶セルを説明するための図２のＩ−Ｉ’線の断面図である。
【図４Ｂ】本発明の他の実施形態に係る相変化記憶セルを説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図５Ａ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図５Ｂ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図６Ａ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図６Ｂ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図７Ａ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図７Ｂ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図８Ａ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図８Ｂ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図９Ａ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図９Ｂ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図１０Ａ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図１０Ｂ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図１１Ａ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図１１Ｂ】本発明の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図１２Ａ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図１２Ｂ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図１３Ａ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図１３Ｂ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図１４Ａ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図１４Ｂ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【図１５Ａ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩ−Ｉ’線の断面図である。
【図１５Ｂ】本発明の他の実施形態に係る相変化記憶セルを製造する方法を説明するための図２のＩＩ−ＩＩ’線の断面図である。
【符号の説明】
【００６３】
１９ａ  下部電極
２１  相変化物質パターン
２３  上部電極
５１  半導体
５３  素子分離膜
５５  下部絶縁膜
５７ａ  セルコンタクトホール
６１ｎ  ｎ型半導体
６１ｐ  ｐ型半導体
６３  セルダイオード電極
６５  絶縁性スペーサ
６７ａ  下部電極
６９  相変化物質パターン
７１  上部電極
７３  上部絶縁膜
ＢＬ１、ＢＬ２  ビットライン
Ｄ  垂直セルダイオード
Ｒｐ  相変化抵抗体
ＷＬ１、ＷＬ２  第１及び第２ワードライン
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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