(57)【要約】【課題】  ゲートドレイン電流の低減をはかり、ホットキャリアに対する寿命の長い半導体装置を提供する。【解決手段】  半導体基板表面に形成されたゲート絶縁膜と、この上層に形成されたシリコン系導電性膜からなるゲート電極とを具備した半導体装置の製造方法であって、ゲート電極をマスクとして、ゲート電極端縁部の下までエッチングの回りこみが生じるような条件でゲート絶縁膜をエッチングする工程と、エッチングの回り込みのなされた領域で厚い酸化膜が形成されるように、表面酸化を行う酸化工程とを含み、ゲート電極の端縁に厚いゲート絶縁膜を形成する。【選択図】図１
2007005692.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成されたゲート絶縁膜と、この上層に形成されたシリコン系導電性膜からなるゲート電極とを具備した半導体装置であって、
前記ゲート絶縁膜が、前記ゲート電極の端縁で、前記ゲート電極の中心部よりも厚く形成されるとともに、
前記半導体基板表面のレベルは、前記ゲート電極の周囲と、前記ゲート電極の中心部とでほぼ一致している半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート絶縁膜は、前記ゲート電極の端縁において、
内側から外側にしだいに厚くなるようにバーズビーク形状をなしている半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記シリコン系導電性膜は、多結晶シリコン膜である半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記シリコン系導電性膜は、アモルファスシリコン膜である半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記ゲート絶縁膜は熱酸化膜であり、前記ゲート電極の端縁部では低温プラズマによるラジカル酸化で形成されたラジカル酸化膜を含む半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ゲート絶縁膜は、前記ゲート電極の端縁部では、低温プラズマによるラジカル酸化で形成されたラジカル酸化膜とＣＶＤ酸化膜との積層構造膜である半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置であって、
前記ゲート電極は、ＭＯＳＦＥＴのゲート電極である半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置であって、
前記半導体基板表面に、光電変換部と電荷転送部とを備えた固体撮像素子が配列されており、
前記半導体基板表面ほぼ全面にわたって表面レベルは、前記ゲート電極の中心部とほぼ一致している半導体装置。
【請求項９】
半導体基板表面に形成されたゲート絶縁膜と、この上層に形成されたシリコン系導電性膜からなるゲート電極とを具備した半導体装置の製造方法であって、
半導体基板表面にゲート絶縁膜となる絶縁膜を堆積する工程と、
前記絶縁膜上にシリコン系導電性膜を堆積する工程と、
フォトリソグラフィにより、前記シリコン系導電性膜をパターニングしゲート電極を形成する工程と、
前記ゲート電極端縁部の下までエッチングの回りこみが生じるような条件で前記ゲート絶縁膜をエッチングする工程と、
前記エッチングの回り込みのなされた領域で厚い酸化膜が形成されるように、表面酸化を行う酸化工程とを含む半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記酸化工程は、熱酸化工程を含む半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法であって、
前記酸化工程は、低温プラズマによるラジカル酸化工程を含む半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記酸化工程は、低温プラズマによるラジカル酸化工程と、ＣＶＤ法により酸化シリコン膜を形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法にかかり、特にそのホットキャリアに対する寿命の改善に関する。
【背景技術】
【０００２】
ＭＯＳＬＳＩなどの半導体装置の高集積化に伴い、ＭＯＳＦＥＴなどの半導体デバイスの微細化は進む一方である。ＭＯＳＦＥＴにおいてもゲート絶縁膜の薄膜化が進んでおり、ゲートドレイン間での電界が大きくなり、トンネリングが生じやすいという問題がある。ＭＯＳＦＥＴの動作において、チャネルに沿ったドレインからソースへの電界は、均一ではなくドレイン端で最大となる。特に飽和領域動作の場合は、チャネルがドレイン拡散層まで到達しないため、ドレイン側に空乏化した領域すなわちピンチオフ領域が形成される。ソース／ドレイン間の電圧の大部分をこの狭い領域で支えることになるため、非常な高電界となる。電界が１０５Ｖ／ｃｍ以上になると衝撃電離現象が観察される。
【０００３】
チャネル領域に注入された電子は、チャネル電界及びドレイン近傍のピンチオフ領域の高電界で加速され、衝撃電離を起こすのに十分な運動エネルギーを得て電子・正孔対を生成する。生成された電子の大部分はドレインに吸収されドレイン電流となるが、一部の熱い電子（高エネルギーを持った電子：ホットエレクトロン）は、ゲート絶縁膜に突入してゲート電流（ＩＧ）として観測される。また生成された正孔のほとんどすべてはシリコン基板に吸収され、基板電流となる。
【０００４】
このように飽和領域で動作中のＭＯＳＦＥＴは、衝突電離現象によってホットキャリアが発生し、種々の信頼性上の問題を引き起す。例えば、ゲート絶縁膜に注入された電子の一部はゲート絶縁膜中のトラップに捕獲されるため、ＭＯＳＦＥＴの閾値電圧や相互コンダクタンスを変化させ、ＭＯＳＬＳＩにおいては種々の電気的特性を変化させることになる。ゲート電極が外部に接続されていない浮遊ゲート型ＭＯＳメモリなどにおいては、注入された電子がゲート電極に蓄積され、いわゆるソフトライト故障が引き起される。また、正孔のごく一部がゲート絶縁膜中に注入されることによって種々の劣化の要因となることも報告されている。
【０００５】
このようにＭＯＳデバイスの微細化に伴い、ホットキャリアに対する寿命が深刻な問題となっている。そこで、ゲート／ドレイン間の電界を緩和し、ゲートからドレインへのリーク電流を抑制すべく、ゲート電極のパターニング後、ゲート絶縁膜とシリコン基板表面の一部とをドライエッチングし、この後熱酸化することにより、バーズビークを形成する方法が提案されている（特許文献１）
【０００６】
この方法は、例えば図５（ａ）乃至（ｆ）にその製造工程図を示すようにして実行される。まずシリコン基板１０１全面にゲート絶縁膜１０２を、例えば１５ｎｍの厚さに熱酸化で形成する（図５（ａ））。そして、ゲート絶縁膜１０２を形成後、多結晶シリコン層１０３を、例えば４００ｎｍの厚さとなるようにＣＶＤ法により堆積する（図５（ｂ））。次に、フォトレジストＲ１でマスクを作成する（図５（ｃ））。そして、フォトレジストＲ１をマスクとして、多結晶シリコン層１０３とゲート絶縁膜１０２の全部と、シリコン基板１０１の例えば１５ｎｍの深さまでドライエッチングを行う。これにより図５（ｄ）に示すゲート電極（１０３）が形成される。
【０００７】
次に、図５（ｅ）に示すように、フォトレジストＲ１を除去して、ゲート電極１０３を露出させる。更に、図５（ｆ）に示すように、熱酸化することにより、ゲートバーズビークおよび酸化シリコン膜を例えば１５ｎｍ厚で形成する。
【０００８】
【特許文献１】特開平１１−１６３３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、従来のＭＯＳＦＥＴでは、ゲート電極のパターニングの際に、シリコン基板までエッチングし、シリコン基板とゲート電極との両方から酸化することにより、短い酸化時間でゲートバーズビークを形成するという方法がとられている。しかしながら、この方法ではドライエッチングによってシリコン基板をエッチングするため、基板にダメージが入りトランジスタのリーク電流が増え特性を劣化させるという問題があった。
【００１０】
本発明は前記実情に鑑みてなされたもので、ゲートドレイン電流の低減をはかり、ホットキャリアに対する寿命の長い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
そこで本発明の半導体装置は、半導体基板表面に形成されたゲート絶縁膜と、この上層に形成されたシリコン系導電性膜からなるゲート電極とを具備した半導体装置であって、
前記ゲート絶縁膜が、前記ゲート電極の端縁で、前記ゲート電極の中心部よりも厚く形成されるとともに、前記半導体基板表面のレベルは、前記ゲート電極の周囲と、前記ゲート電極の中心部とでほぼ一致している。
【００１２】
この構成により、前記ゲート電極の端縁で、前記ゲート電極の中心部よりも厚く形成されるとともに、前記半導体基板表面を、エッチングすることなく形成できるため、基板にダメージが入りトランジスタのリーク電流が増えるなどの特性劣化を生じることなく、ゲート絶縁膜の端縁部を厚く形成することができ、ホットキャリア耐性の高い半導体装置を提供することが可能となる。
【００１３】
本発明の半導体装置は、前記ゲート絶縁膜が、前記ゲート電極の端縁において、内側から外側にしだいに厚くなるようにバーズビーク形状をなしているものを含む。
【００１４】
この構成により、ドレインとゲートとの距離が急峻に変化することなく、なだらかに変化しているため、電圧のエッジ集中を防止することができ、信頼性の高い半導体装置を得ることが可能となる。
【００１５】
本発明の半導体装置は、前記シリコン系導電性膜は、多結晶シリコン膜であるものを含む。
【００１６】
この構成により、酸化により容易に酸化シリコン膜を形成することができる。
【００１７】
本発明の半導体装置は、前記シリコン系導電性膜は、アモルファスシリコン膜であるものを含む。
【００１８】
この構成により、成膜が容易で酸化も容易である。
【００１９】
本発明の半導体装置は、前記ゲート絶縁膜は熱酸化膜であり、前記ゲート電極の端縁部では低温プラズマによるラジカル酸化で形成されたラジカル酸化膜を含むものを含む。
【００２０】
この構成により、低温形成が可能で、緻密で信頼性の高いゲート絶縁膜を用いているため、ホットキャリアに対する寿命の長い半導体装置を提供することが可能となる。
【００２１】
本発明の半導体装置は、前記ゲート絶縁膜は、前記ゲート電極の端縁部では、低温プラズマによるラジカル酸化で形成されたラジカル酸化膜とＣＶＤ酸化膜との積層構造膜であるものを含む。
【００２２】
この構成により、ラジカル酸化膜とＣＶＤ酸化膜との積層構造の絶縁膜を構成しているため、より高耐圧で信頼性の高い半導体装置を提供することが可能となる。
【００２３】
本発明の半導体装置は、前記ゲート電極が、ＭＯＳＦＥＴのゲート電極であるものを含む。
【００２４】
この構成により、周囲の基板表面をエッチングすることなく形成できるため、基板へのダメージを防止しつつ、ホットキャリア耐性の高い半導体装置を提供することができる。
【００２５】
本発明の半導体装置は、前記半導体基板表面に、光電変換部と電荷転送部とを備えた固体撮像素子が配列されており、前記半導体基板表面ほぼ全面にわたって表面レベルは、前記ゲート電極の中心部とほぼ一致しているものを含む。
【００２６】
この構成により、製造が容易で信頼性が高くかつ平坦な表面をもつ半導体装置を提供することが可能となる。
【００２７】
本発明の方法は、半導体基板表面に形成されたゲート絶縁膜と、この上層に形成されたシリコン系導電性膜からなるゲート電極とを具備した半導体装置の製造方法であって、半導体基板表面にゲート絶縁膜となる絶縁膜を堆積する工程と、前記絶縁膜上にシリコン系導電性膜を堆積する工程と、フォトリソグラフィにより、前記シリコン系導電性膜をパターニングしゲート電極を形成する工程と、前記ゲート電極端縁部の下までエッチングの回りこみが生じるような条件で前記ゲート絶縁膜をエッチングする工程と、前記エッチングの回り込みのなされた領域で厚い酸化膜が形成されるように、表面酸化を行う酸化工程とを含む。
【００２８】
この構成により、基板をエッチングすることなく、ゲート絶縁膜を等方性エッチングし、再度表面酸化をするのみで、相対向するゲート電極と半導体基板表面との両方から酸化が進行し、容易に短時間で、ゲート電極の端縁部で膜厚の大きなゲート絶縁膜（ゲート酸化膜）を容易に形成することができ、半導体装置の信頼性の向上をはかることができる。ここでゲート絶縁膜をエッチングする工程は、ゲート電極をマスクとして、エッチングを行う工程であるが、ゲート電極形成用のレジストを形成したままで行うこともある。
【００２９】
本発明の半導体装置の製造方法は、前記酸化工程が、熱酸化工程を含むものを含む。
【００３０】
この構成により、熱酸化により緻密で信頼性の高いゲート絶縁膜を形成することが可能となる。
【００３１】
本発明の半導体装置の製造方法は、前記酸化工程が、低温プラズマによるラジカル酸化工程を含むものを含む。
【００３２】
この構成により、低温で膜質の優れた半導体装置を提供することが可能となる。
【００３３】
本発明の半導体装置の製造方法は、前記酸化工程が、低温プラズマによるラジカル酸化工程と、ＣＶＤ法により酸化シリコン膜を形成する工程とを含むものを含む。
【００３４】
この構成により、短時間で緻密で絶縁性の高いゲート絶縁膜を形成することができるため、集積回路の形成に際しても、すでに形成された素子部への熱的影響を低減し信頼性の高い半導体集積回路装置を形成することが可能となる。
【発明の効果】
【００３５】
上記構成によれば、ホットキャリアに対する寿命を増大し、リーク電流の抑制された信頼性の高い半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下本発明の実施の形態について図面を参照しつ説明する。
（実施の形態１）
【００３７】
本実施の形態の半導体装置としてＭＯＳＦＥＴについて説明する。このＭＯＳＦＥＴは、図１に要部拡大図を示すように、シリコン基板１表面に、酸化シリコン膜で構成されたゲート絶縁膜２を介してドープト多結晶シリコン膜で構成されたゲート電極と、ゲート電極下に形成されるチャネルを介してソース拡散層５及びドレイン拡散層６が形成されてなるもので、ゲート絶縁膜２が、ゲート電極３の端縁で、ゲート電極の中心部よりも厚く形成されたことを特徴とするものである。ここで、シリコン基板１表面のレベルは、エッチングされることなく、ゲート電極３の周囲と、ゲート電極３の中心部とでほぼ同一レベルを維持するように形成されている。
【００３８】
ここでゲート絶縁膜２は、図２にゲート電極端縁部の拡大図を示すように、ゲート電極３の端縁で、外側に向かって次第に膜厚が大きくなる。バーズビーク状をなすように形成されている。ここでゲート電極３の端縁では、最初に形成したゲート絶縁膜２としての酸化シリコン膜に加えて、一旦等方性エッチングによって一部除去した領域に、再度熱酸化法により酸化シリコン膜が形成される。従って、ゲート電極３の端縁で膜厚ｔ２が中心部の膜厚ｔ１よりも厚く形成される（（ｔ１＜ｔ２））。
【００３９】
次にこのＭＯＳＦＥＴの製造方法について説明する。
まず、例えば不純物濃度１．０×１０１６ｃｍ−３程度のｎ型のシリコン基板１表面に、熱酸化法により膜厚２００ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜２を形成するとともに、この上層に減圧ＣＶＤ法により膜厚１０〜１００ｎｍのドープト多結晶シリコン膜３を形成する。成膜に際しては、Ｈ２とＳｉＨ３Ｃｌを反応性ガスとして用いた減圧ＣＶＤ法により、多結晶シリコン膜３を形成した後ドーピングを行う。このときの基板温度は７００〜７５０℃とする。そしてフォトリソグラフィによりゲート電極のパターニングのためのレジストパターンＲ１を形成する（図３（ａ））。
【００４０】
そして、このレジストパターンＲ１をマスクとして異方性エッチング（ＲＩＥ）を行い、ゲート電極３のパターンを形成する（図３（ｂ））。
【００４１】
この後、等方性エッチングであるウエットエッチングによりゲート絶縁膜をエッチング除去する（図３（ｃ））。このとき、等方性エッチングによるエッチングの回り込みによりゲート電極３とシリコン基板１との間には空隙Ｃが形成されている。
【００４２】
そして、レジストパターンＲ１を除去し（図３（ｄ））、９５０℃３０分程度の熱酸化を行い、ゲート電極の周りおよびシリコン基板１表面に酸化シリコン４を形成する（図３（ｅ））。このとき、エッチングの回り込みによりゲート電極３とシリコン基板１との間に形成された空隙Ｃには、シリコン基板１とゲート電極３との両方から酸化が進み、短時間でゲートバーズビークが形成される。
【００４３】
こののち、ゲート電極をマスクとしてｐ型不純物をイオン注入し、アニールすることによりソースおよびドレイン領域５，６を形成し図１に示したＭＯＳＦＥＴが得られる。
【００４４】
このようにして、ゲート絶縁膜２が、ゲート電極３の端縁（ｔ２）で、ゲート電極３の中心部ｔ１よりも厚く（ｔ２＞ｔ１）形成される。このとき、半導体基板１表面を、エッチングすることなくこの形状を得ることができるため、基板へのダメージを低減することができる。基板にダメージが入りトランジスタのリーク電流が増えるなどの特性劣化を生じることなく、ゲート絶縁膜の端縁部を厚く形成することができ、ホットキャリア耐性の高い半導体装置を提供することが可能となる。
【００４５】
ゲート絶縁膜が、ゲート電極の端縁において、内側から外側にしだいに厚くなるようにバーズビーク形状をなしており、ドレインとゲートとの距離が急峻に変化することなく、なだらかに変化しているため、電圧のエッジ集中を防止することができ、信頼性の高い半導体装置を得ることが可能となる。
【００４６】
なお、前記実施の形態では電極として多結晶シリコン膜を用いたが、これに代えてアモルファスシリコン膜を用いるようにしてもよい。成膜に際しては、Ｈ２とＳｉＨ３Ｃｌに代えてＰＨ３とＮ２とを添加したＳｉＨ４を反応性ガスとして用いた減圧ＣＶＤ法により、リンドープのドープトアモルファスシリコン膜３を形成する。このときの基板温度は６００〜７００℃とする。
【００４７】
（実施の形態２）
次に本発明の実施の形態２について説明する。
前記実施の形態では、等方性エッチング後に、熱酸化を行うことによってゲート電極の端縁下およびゲート電極及び基板表面に酸化シリコン膜４を形成したが本実施の形態では、図４に示すように、ゲート電極の端縁部では低温プラズマによるラジカル酸化で形成されたラジカル酸化膜４ａと、ＣＶＤ酸化膜４ｂとの２層膜で構成されたことを特徴とする。
【００４８】
この構造は特に半導体集積回路例えば、固体撮像素子のアンプ回路に形成するＭＯＳＦＥＴのように、他の素子領域に対して熱工程を低減する必要があるときにも極めて有効であり、低温形成が可能で、緻密で膜質の優れた信頼性の高いゲート絶縁膜２（４ａ、４ｂ）を得ることができる。ゲート電極下では基板とゲート電極の両方からラジカル酸化が進行するため、その上層に形成されるＣＶＤ酸化膜とともに実質的に３層構造となっているため、極めて絶縁耐性の高い膜となっており、ホットキャリアに対する寿命のより長い半導体装置を提供することが可能となる。
【００４９】
製造に際しては前記実施の形態１で説明した図３（ｅ）の工程で、低温プラズマを用いたラジカル酸化を行い膜厚１０ｎｍ程度の酸化シリコン膜４ａを形成するとともに、８００℃程度のＣＶＤ工程で膜厚１０ｎｍ程度の酸化シリコン膜４ｂを形成する点を除いては実施の形態１で説明した工程と同様である。
【００５０】
なお、ＣＶＤ酸化膜に代えてＣＶＤ法により窒化シリコン膜を形成することも可能であり、これにより、より高耐圧化をはかることができる。
【００５１】
なお前記実施の形態では、ＭＯＳＦＥＴについて説明したが、ＭＯＳＦＥＴをスイッチングトランジスタとして用いたＤＲＡＭなどのメモリのほか、浮遊ゲート型ＭＯＳメモリなどのメモリデバイスなど種々の半導体装置に対して適用可能である。
【産業上の利用可能性】
【００５２】
この構成によれば、ホットキャリアに対する寿命の長いＭＯＳデバイスを形成することができることから、固体撮像素子のアンプ回路をはじめ種々のＭＯＳＬＳＩに適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態１のＭＯＳＦＥＴを示す図
【図２】本発明の実施の形態１のＭＯＳＦＥＴの要部説明図
【図３】本発明の実施の形態１のＭＯＳＦＥＴの製造工程を示す図
【図４】本発明の実施の形態２のＭＯＳＦＥＴを示す図
【図５】従来例のＭＯＳＦＥＴの製造工程を示す図
【符号の説明】
【００５４】
１  シリコン基板
２  ゲート絶縁膜
３  ゲート電極
４  酸化シリコン膜
５  ソース領域
６  ドレイン領域
【図１】
2007005692.tif 000003
【図２】
2007005692.tif 000004
【図３】
2007005692.tif 000005
【図４】
2007005692.tif 000006
【図５】
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