(57)【要約】【課題】  ゲート電極の形成工程を短縮することができるＬＤＤ構造の半導体装置の製造方法を実現する。【解決手段】  ゲート電極１２ｄが基板面１０ａ側の周囲が内側に凹んでいる形状に形成されるため、ゲート電極１２ｄをマスクにして、凹部１２ｃを通じて半導体基板１０に不純物イオンを注入し、低濃度不純物層２１を凹部１２ｃの開口部より内側の下方まで入り込んで形成することができる。また、ゲート電極１２ｄが高濃度不純物層形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さに形成されるため、同じゲート電極１２ｄをマスクにして半導体基板１０に不純物イオンを注入し、高濃度不純物層２２を形成することができる。つまり、ゲート電極１２ｄの形状を低濃度不純物層２１と高濃度不純物層２２の形成工程で変更する必要がないので、電極形成工程を短縮することができる。【選択図】  図１
2007067322.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の基板面に絶縁膜を介して形成される電極を形成する電極形成工程と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が低濃度に設定された第１半導体層を形成する第１半導体層形成工程と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が高濃度に設定された第２半導体層を形成する第２半導体層形成工程と、
を備えたＬＤＤ構造の半導体装置の製造方法において、
前記電極形成工程は、前記第２半導体層形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さを有しており、かつ、前記基板面側の周囲の少なくとも一部が内側に凹んでいる電極を形成し、
前記第１半導体層形成工程は、前記電極をマスクにして、前記凹んでいる部分を通じて前記半導体基板に不純物イオンを注入し、前記第１半導体層を形成することを特徴とするＬＤＤ構造の半導体装置の製造方法。
【請求項２】
前記電極形成工程は、前記絶縁膜上にシリコンを主成分とする薄膜を形成し、この薄膜上にレジストパターンを形成した後に、異方性エッチングにより前記薄膜の厚さ方向の途中まで前記基板面に垂直方向にエッチングを行い、エッチングにより前記薄膜の垂直方向に形成された側面部にエッチングを防止するエッチングストッパ層を形成した後に、等方性エッチングを行うことにより前記凹んでいる部分を形成することを特徴とする請求項１に記載のＬＤＤ構造の半導体装置の製造方法。
【請求項３】
前記電極形成工程は、前記絶縁膜上に、シリコンを主成分とする薄膜の上にシリサイドを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより前記凹んでいる部分を形成することを特徴とする請求項１に記載のＬＤＤ構造の半導体装置の製造方法。
【請求項４】
前記シリサイドは、チタンシリサイドであることを特徴とする請求項３に記載のＬＤＤ構造の半導体装置の製造方法。
【請求項５】
前記電極形成工程は、前記絶縁膜上に、不純物イオンがイオン注入されたシリコンを主成分とする薄膜の上にシリコンを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより前記凹んでいる部分を形成することを特徴とする請求項１に記載のＬＤＤ構造の半導体装置の製造方法。
【請求項６】
前記電極形成工程において、前記電極の前記基板面側の周囲が全周にわたって内側に凹んでいる距離が、０．１μｍ以上、かつ、０．４μｍ以下であることを特徴とする請求項１ないし請求項５のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法。
【請求項７】
前記第１半導体層形成工程は、前記凹んでいる部分を通じて前記基板面に対して斜め方向から前記半導体基板に不純物イオンを注入して、前記第１半導体層を形成し、
前記第２半導体層形成工程は、前記基板面に対して垂直方向から前記半導体基板に不純物イオンを注入して、前記第２半導体層を形成することを特徴とする請求項１ないし請求項６のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法。
【請求項８】
請求項１ないし請求項７のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法により製造されることを特徴とするＬＤＤ構造の半導体装置。
【請求項９】
半導体基板の基板面に絶縁膜を介して形成された電極と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が低濃度に設定された第１半導体層と、
前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が高濃度に設定された第２半導体層と、
を備えたＬＤＤ構造の半導体装置において、
前記電極は、前記第２半導体層を形成するため不純物イオンを注入するときに不純物イオンの透過を妨げる厚さを有しており、かつ、前記基板面側の周囲の少なくとも一部が内側に凹んでいることを特徴とするＬＤＤ構造の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＤＤ構造の半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、ＣＭＯＳ半導体装置などＬＤＤ構造の半導体装置の製造方法として、半導体基板に、ゲート電極をマスクに用いて不純物イオンを注入し、低濃度不純物層及び高濃度不純物層を形成する方法が用いられている。例えば、下記特許文献１には、断面を逆メサ状に形成したゲート電極をマスクにして、不純物イオンをゲート電極側壁とほぼ同一の傾きでイオン注入し、低濃度不純物層及び高濃度不純物層を形成する技術が開示されている。
図６は、逆メサ状に形成したゲート電極を用いたＬＤＤ構造の半導体装置の製造方法を示す断面説明図である。図６（Ａ）は、低濃度不純物層の形成工程、図６（Ｂ）は、多結晶シリコン膜の形成工程、図６（Ｃ）は、ゲート電極の形成工程、図６（Ｄ）は、高濃度不純物層の形成工程を示す断面説明図である。
【０００３】
半導体基板５１の基板面５１ａには、多結晶シリコン膜からエッチングにより形成された逆メサ状のゲート電極５３が、絶縁膜５２を介して設けられている。
まず、図６（Ａ）に示すように、ゲート電極５３をマスクにしてゲート電極５３の側壁５３ａに平行にイオン注入Ｎ１を行い、低濃度不純物層５４を側壁５３ａの下端より内側まで潜り込むように形成する。
次に、図６（Ｂ）に示すように、ゲート電極５３及び絶縁膜５２を覆って多結晶シリコン膜５５を形成する。
続いて、図６（Ｃ）に示すように、異方性エッチングにより半導体基板５１の基板面５１ａに対して垂直方向にエッチングを行い、縦断面が長方形状のゲート電極５６を形成する。
そして、図６（Ｄ）に示すように、ゲート電極５６をマスクにして半導体基板５１の基板面に対して垂直方向にイオン注入Ｎ２を行い、高濃度不純物層５７を形成する。
【特許文献１】特開平３−８３７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の方法では、マスクとして用いるゲート電極の形状を、逆メサ状のゲート電極５３から縦断面が長方形状のゲート電極５６に変更するために、図６（Ｂ）に示す多結晶シリコン膜５５の形成工程と図６（Ｃ）に示すエッチング工程とが必要となり、コストの低減及び工程の短縮という観点からは有利ではないという問題があった。
【０００５】
そこで、この発明は、ゲート電極の形成工程を短縮することができるＬＤＤ構造の半導体装置の製造方法を実現することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、上記目的を達成するため、請求項１に記載の発明では、半導体基板の基板面に絶縁膜を介して形成される電極を形成する電極形成工程と、前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が低濃度に設定された第１半導体層を形成する第１半導体層形成工程と、前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が高濃度に設定された第２半導体層を形成する第２半導体層形成工程と、を備えたＬＤＤ構造の半導体装置の製造方法において、前記電極形成工程は、前記第２半導体層形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さを有しており、かつ、前記基板面側の周囲の少なくとも一部が内側に凹んでいる電極を形成し、前記第１半導体層形成工程は、前記電極をマスクにして、前記凹んでいる部分を通じて前記半導体基板に不純物イオンを注入し、前記第１半導体層を形成する、という技術的手段を用いる。
【０００７】
請求項２に記載の発明では、請求項１に記載のＬＤＤ構造の半導体装置の製造方法において、前記電極形成工程は、前記絶縁膜上にシリコンを主成分とする薄膜を形成し、この薄膜上にレジストパターンを形成した後に、異方性エッチングにより前記薄膜の厚さ方向の途中まで前記基板面に垂直方向にエッチングを行い、エッチングにより前記薄膜の垂直方向に形成された側面部にエッチングを防止するエッチングストッパ層を形成した後に、等方性エッチングを行うことにより前記凹んでいる部分を形成する、という技術的手段を用いる。
【０００８】
請求項３に記載の発明では、請求項１に記載のＬＤＤ構造の半導体装置の製造方法において、前記電極形成工程は、前記絶縁膜上に、シリコンを主成分とする薄膜の上にシリサイドを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより前記凹んでいる部分を形成する、という技術的手段を用いる。
【０００９】
請求項４に記載の発明では、請求項３に記載のＬＤＤ構造の半導体装置の製造方法において、前記シリサイドは、チタンシリサイドである、という技術的手段を用いる。
【００１０】
請求項５に記載の発明では、請求項１に記載のＬＤＤ構造の半導体装置の製造方法において、前記電極形成工程は、前記絶縁膜上に、不純物イオンがイオン注入されたシリコンを主成分とする薄膜の上にシリコンを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより前記凹んでいる部分を形成する、という技術的手段を用いる。
【００１１】
請求項６に記載の発明では、請求項１ないし請求項５のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法において、前記電極形成工程において、前記電極の前記基板面側の周囲が全周にわたって内側に凹んでいる距離が、０．１μｍ以上、かつ、０．４μｍ以下である、という技術的手段を用いる。
【００１２】
請求項７に記載の発明では、請求項１ないし請求項６のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法において、前記第１半導体層形成工程は、前記凹んでいる部分を通じて前記基板面に対して斜め方向から前記半導体基板に不純物イオンを注入して、前記第１半導体層を形成し、前記第２半導体層形成工程は、前記基板面に対して垂直方向から前記半導体基板に不純物イオンを注入して、前記第２半導体層を形成する、という技術的手段を用いる。
【００１３】
請求項８に記載の発明では、ＬＤＤ構造の半導体装置が、請求項１ないし請求項７のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法により製造される、という技術的手段を用いる。
【００１４】
請求項９に記載の発明では、半導体基板の基板面に絶縁膜を介して形成された電極と、前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が低濃度に設定された第１半導体層と、前記基板面から前記半導体基板に不純物イオンを注入し、不純物濃度が高濃度に設定された第２半導体層と、を備えたＬＤＤ構造の半導体装置において、前記電極は、前記第２半導体層を形成するため不純物イオンを注入するときに不純物イオンの透過を妨げる厚さを有しており、かつ、前記基板面側の周囲の少なくとも一部が内側に凹んでいる、という技術的手段を用いる。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、電極形成工程において、電極が半導体基板の基板面側の周囲が全周にわたって内側に凹んでいる形状に形成されるため、第１半導体層形成工程において、この電極をマスクにして、凹んでいる部分を通じて半導体基板に不純物イオンを注入し、第１半導体層を、凹んでいる部分の開口部より内側の下方まで入り込んで形成することができる。また、電極は前記第２半導体層形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さに形成されるため、第２半導体層形成工程において、同じ電極をマスクにして、半導体基板に不純物イオンを注入し、第２半導体層を形成することができる。
つまり、半導体基板に不純物イオンを注入するときにマスクとして作用する電極の形状を、第１半導体層形成工程と第２半導体層形成工程とで変更する必要がないので、電極形成工程を短縮することができるＬＤＤ構造の半導体装置の製造方法を実現することができる。
【００１６】
請求項２に記載の発明によれば、電極形成工程は、絶縁膜上にシリコンを主成分とする薄膜を形成し、この薄膜上にレジストパターンを形成した後に、異方性エッチングにより薄膜の厚さ方向の途中まで基板面に垂直方向にエッチングを行い、エッチングにより薄膜の垂直方向に形成された側面部にエッチングストッパ層を形成した後に、等方性エッチングを行うことにより、この薄膜の絶縁膜上に形成された部分のみをエッチングすることができるので、前記凹んでいる部分を形成するため、シリコンを主成分とする薄膜を形成した後にエッチングを行うだけで電極を形成することができる。
【００１７】
請求項３に記載の発明によれば、電極形成工程は、絶縁膜上に、シリコンを主成分とする薄膜の上にシリサイドを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより凹んでいる部分を形成するため、等方性エッチングを１回行うだけで、電極を形成することができ、異方性エッチング及びエッチングストッパ層を形成する工程が不要となるので、電極形成工程を更に短縮することができる。
また、電極の一部がシリサイドで形成されるため、電極のシリサイド部分の比抵抗が小さくなるので、電極の寄生抵抗を低減することができる。
【００１８】
特に、請求項４に記載の発明によれば、シリサイドを主成分とする薄膜としてシリサイドの中でも比抵抗が小さいチタンシリサイドを用いるため、より一層電極の寄生抵抗を低減することができる。
【００１９】
請求項５に記載の発明によれば、電極形成工程は、絶縁膜上に、不純物イオンがイオン注入されたシリコンを主成分とする薄膜の上にシリコンを主成分とする薄膜を積層した積層膜を形成し、この積層膜上にレジストパターンを形成した後に、等方性エッチングすることにより凹んでいる部分を形成するため、等方性エッチングを１回行うだけで、電極を形成することができ、異方性エッチング及びエッチングストッパ層を形成する工程が不要となるので、電極形成工程を更に短縮することができる。
【００２０】
請求項６に記載の発明によれば、電極形成工程において、電極の基板面側の周囲が全周にわたって内側に凹んでいる距離が、０．１μｍ以上、かつ、０．４μｍ以下であるため、第１半導体層形成工程においてのみ、不純物イオンが半導体基板に注入される部分の幅を最大でも０．４μｍとなるようにに制御することができる。
【００２１】
請求項７に記載の発明によれば、第１半導体層形成工程は、凹んでいる部分を通じて基板面に対して斜め方向から半導体基板に不純物イオンを注入して、第１半導体層を形成し、第２半導体層形成工程は、基板面に対して垂直方向から半導体基板に不純物イオンを注入して、第２半導体層を形成するため、第１半導体層が絶縁層と接する電極の直下を起点とし、外側に向かって形成され、第２半導体層が凹んだ部分の開口部よりも外側に形成されたＬＤＤ構造を形成することができる。
【００２２】
請求項８に記載するように、請求項１ないし請求項７のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法により製造されたＬＤＤ構造の半導体装置は、請求項９に記載するように、電極が、第２半導体層を形成するため不純物イオンを注入するときに不純物イオンの透過を妨げる厚さを有しており、かつ、基板面側の周囲が全周にわたって内側に凹んでいるため、そのような構造を有するものは、請求項１ないし請求項７のいずれか１つに記載のＬＤＤ構造の半導体装置の製造方法により製造されたものであることが推定することができる。
【発明を実施するための最良の形態】
【００２３】
〈第１実施形態〉
この発明に係るＬＤＤ構造のＣＭＯＳ半導体装置の製造方法の第１実施形態について、図を参照して説明する。図１は、ゲート電極を形成するための電極形成工程を示す断面説明図である。図１（Ａ）は、多結晶シリコン膜及びレジストパターンを形成する工程、図１（Ｂ）は、異方性エッチングを行う工程、図１（Ｃ）は、エッチングストッパ層を形成する工程、図１（Ｄ）は、等方性エッチングを行う工程、図１（Ｅ）は、酸化膜を成膜する工程を示す断面説明図である。図２は、半導体基板に不純物イオンを注入し、低濃度不純物層及び高濃度不純物層を形成するイオン注入工程を示す断面説明図である。図２（Ａ）は、低濃度不純物層を形成する工程、図２（Ｂ）は、高濃度不純物層を形成する工程を示す断面説明図である。
なお、いずれの図においても、説明のために一部を拡大して誇張して示している。
【００２４】
（電極形成工程）
まず、図１（Ａ）に示すように、基板面１０ａに絶縁膜１１が形成された半導体基板１０を用意し、絶縁膜１１上に多結晶シリコン膜１２を形成する。多結晶シリコン膜１２の厚さは、後述する不純物イオンの注入時に不純物イオンの透過を妨げる厚さ、例えば厚さ４μｍ、に形成される。続いて、多結晶シリコン膜１２表面に公知のフォトリソグラフィ技術によりフォトレジスト塗布後、ゲート電極を形成する領域に相当するパターン、例えば左右方向の幅１μｍのパターンを有したレジストパターン１３を形成する。
【００２５】
次に、図１（Ｂ）に示すように、多結晶シリコン膜１２を異方性エッチングにより厚さ方向に所定の厚さ、例えば２μｍだけ基板面１０ａに対して垂直方向にエッチングしたエッチング部１２ａを形成する。
ここで、異方性エッチングは、例えばドライエッチングにて、ガス組成、圧力、出力などの条件を適宜調整することにより行う。
【００２６】
続いて、図１（Ｃ）に示すように、エッチングにより基板面１０ａに対して垂直方向に形成された側面部１２ｂに、次工程の等方性エッチングによりエッチングされることを防止するための、例えば、酸化膜のようなエッチングストッパ層１４を形成する。
【００２７】
続いて、図１（Ｄ）に示すように、多結晶シリコン膜１２に等方性エッチングを行うことにより、レジストパターン１３及びエッチングストッパ層１４が形成されていない部分だけがエッチングされる。等方性エッチングは、例えば、弗酸、硝酸、酢酸を３：５：３の比で混合したエッチング液に半導体基板１０を浸漬することにより行われる。これにより、絶縁膜１１と、多結晶シリコン膜１２のエッチングされた部分とにより凹部１２ｃが形成され、半導体基板１０の基板面１０ａ側の周囲が内側に凹んでいるゲート電極１２ｄが形成される。ここで、凹部１２ｃの幅Ａは、例えば０．４μｍに形成される。つまり、ゲート電極１２ｄは、絶縁膜１１上に縦断面が略長方形状に形成された部分の上部に、その部分よりも左右に幅が広い縦断面が略長方形状の部分が設けられた形状に形成される。
ここで、この構造を有するゲート電極１２ｄは、上記の工程により形成されたものと推定できる。
【００２８】
そして、図１（Ｅ）に示すように、レジストパターン１３及びエッチングストッパ層１４を除去した後に、ゲート電極１２ｄの表面に、熱酸化、化学気相成長法、スパッタ法、蒸着法等により酸化膜１５を成膜し、ゲート電極１２ｄを被覆する。
【００２９】
（イオン注入工程）
上述の電極形成工程により作製されたゲート電極１２ｄをマスクにして、半導体基板１０にイオン注入を行い、低濃度不純物層及び高濃度不純物層を形成する工程について説明する。ここでは、Ｎチャネル型を例にして説明する。
まず、図２（Ａ）に示すように、半導体基板１０の基板面に対して斜め方向から不純物イオンとしてリンイオンを低濃度で注入するイオン注入Ｎ１を行う。ゲート電極１２ｄには、凹部１２ｃが形成されているため、凹部１２ｃ直下の半導体基板１０の内部までリンイオンが注入される。これにより、低濃度不純物層２１が、絶縁膜１１と接するゲート電極１２ｄの下端より内側を起点とし、外側に向かって形成される。
ここで、イオン注入Ｎ１は、半導体基板１０を左右に所定の角度だけ傾斜させ、片側ずつ行っても良いし、半導体基板１０をイオン注入方向に対して傾斜させた状態で回転させながら行ってもよい。
また、半導体基板１０に対してイオン注入する角度によって、低濃度不純物層２１がゲート電極１２ｄの下部に入り込む領域を制御することができる。
【００３０】
次に、図２（Ｂ）に示すように、半導体基板１０の基板面に対して垂直方向から不純物イオンとしてヒ素またはリンイオンを高濃度で注入するイオン注入Ｎ２を行う。このとき、ゲート電極１２ｄがマスクとして作用するため、高濃度不純物層２２は、半導体基板１０を上から見たときに絶縁膜１１が見える領域、つまり、凹部１２ｃの開口部よりも外側の領域に形成される。
また、高濃度不純物層２２は、低濃度不純物層２１に比べて、半導体基板１０の厚さ方向に深い位置まで形成される。
そして、イオン注入Ｎ１及びＮ２後に熱処理により低濃度不純物層２１及び高濃度不純物層２２において不純物イオンを拡散させた後、電極などが配線され、ＬＤＤ構造を有する半導体装置が製造される。
【００３１】
このＬＤＤ構造において、低濃度不純物層２１のうち、高濃度不純物層２２と重なっていない領域２１ａの幅を幅Ｂとする。凹部１２ｃの幅Ａが短すぎると幅Ｂも短くなり、ホットキャリア耐圧が低下する。逆に、幅Ａが長すぎると幅Ｂも長くなり、ソース・ドレイン耐圧の低下が発生してしまう。そのため、凹部１２ｃの幅Ａを０．１μｍ以上０．４μｍ以下にすることが好ましい。
【００３２】
以上のように、本実施形態によれば、同一形状のゲート電極１２ｄを用いて、低濃度不純物層２１及び高濃度不純物層２２を形成することができ、図６（Ｂ）及び（Ｃ）に示すようなゲート電極の形状を変える工程が不要である。
【００３３】
なお、上述した実施形態においては、注入するイオンはＮチャネル型について例示したが、Ｐチャネル型のイオンを注入する場合にも適用することができる。
【００３４】
［第１実施形態の効果］
（１）電極形成工程において、ゲート電極１２ｄが半導体基板１０の基板面１０ａ側の周囲が内側に凹んでいる形状に形成されるため、低濃度不純物層２１の形成工程において、ゲート電極１２ｄをマスクにして、凹部１２ｃを通じて半導体基板１０に不純物イオンを注入し、低濃度不純物層２１を凹部１２ｃの開口部より内側の下方まで入り込んで形成することができる。また、電極形成工程において、ゲート電極１２ｄが、高濃度不純物層２２の形成工程で不純物イオンを注入するときに不純物イオンの透過を妨げる厚さに形成されるため、高濃度不純物層２２の形成工程において、同じゲート電極１２ｄをマスクにして、半導体基板１０に不純物イオンを注入し、高濃度不純物層２２を形成することができる。
つまり、半導体基板１０に不純物イオンを注入するときにマスクとして作用するゲート電極１２ｄの形状を、低濃度不純物層２１の形成工程と高濃度不純物層２２の形成工程とで変更する必要がないので、電極形成工程を短縮することができるＬＤＤ構造の半導体装置の製造方法を実現することができる。
【００３５】
（２）電極形成工程は、絶縁膜１１上に多結晶シリコン膜１２を形成し、この多結晶シリコン膜１２上にレジストパターン１３を形成した後に、異方性エッチングにより多結晶シリコン膜１２の厚さ方向の途中まで基板面１０ａに垂直方向にエッチングを行い、エッチングにより基板面１０ａの垂直方向に形成された側面部１２ｂにエッチングストッパ層１４を形成した後に、等方性エッチングを行うことにより凹部１２ｃを形成するため、多結晶シリコン膜１２を形成した後にエッチングを行うだけでゲート電極１２ｄを形成することができる。
【００３６】
（３）低濃度不純物層２１の形成工程は、凹部１２ｃを通じて基板面１０ａに対して斜め方向から半導体基板１０に不純物イオンを注入して、低濃度不純物層２１を形成し、高濃度不純物層２２の形成工程は、基板面１０ａに対して垂直方向から半導体基板１０に不純物イオンを注入して、高濃度不純物層２２を形成するため、低濃度不純物層２１が絶縁膜１１と接するゲート電極１２ｄの直下を起点とし、外側に向かって形成され、高濃度不純物層２２が凹部１２ｃよりも外側に形成されたＬＤＤ構造を形成することができる。
【００３７】
〈第２実施形態〉
この発明に係るＬＤＤ構造の半導体装置の製造方法の第２実施形態について、図を参照して説明する。図３は、第２実施形態の電極形成工程を示す断面説明図である。図３（Ａ）は、高濃度にイオン注入した多結晶シリコン膜を形成する工程、図３（Ｂ）は、イオン注入していない多結晶シリコン膜及びレジストパターンを形成工程、図３（Ｃ）は、等方性エッチングを行う工程、図３（Ｄ）は、酸化膜を成膜する工程を示す断面説明図である。
なお、第１実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
【００３８】
まず、図３（Ａ）に示すように、基板面１０ａに絶縁膜１１が形成された半導体基板１０を用意し、絶縁膜１１上に例えばリンを高濃度にイオン注入した多結晶シリコン膜３１を例えば２μｍの厚さで形成する。ここで、高濃度にイオン注入する元素は、リンの他にヒ素やホウ素などでもよい。
次に、図３（Ｂ）に示すように、高濃度にイオン注入した多結晶シリコン膜３１の上にイオン注入していない多結晶シリコン膜３２を例えば２μｍの厚さで積層して成膜し、多結晶シリコン膜３２の表面に例えば左右方向の幅１μｍのレジストパターン１３を形成する。
続いて、図３（Ｃ）に示すように、高濃度にイオン注入した多結晶シリコン膜３１及びイオン注入していない多結晶シリコン膜３２に第１実施形態同様の方法で等方性エッチングを行う。高濃度にイオン注入した多結晶シリコン膜３１は、イオン注入していない多結晶シリコン膜３２に比べて、エッチングされる速度が速いので、絶縁膜１１と、高濃度にイオン注入した多結晶シリコン膜３１のエッチングされた部分と、イオン注入していない多結晶シリコン膜３２とにより凹部３３ａが形成され、半導体基板１０の基板面１０ａ側の周囲が内側に凹んでいるゲート電極３３が形成される。ゲート電極３３の上下方向の厚さは、不純物イオンの注入時に不純物イオンの透過を妨げる厚さに形成される。
ここで、この構造を有するゲート電極３３は、上記の工程により形成されたものと推定できる。
そして、図３（Ｄ）に示すように、第１実施形態と同様の方法により、酸化膜３４を成膜し、ゲート電極３３を被覆する。
更に、第１実施形態と同様の工程により、イオン注入などを行い、ＬＤＤ構造を有する半導体装置が製造される。
【００３９】
［第２実施形態の効果］
等方性エッチングを１回行うだけで、ゲート電極３３を形成することができ、第１実施形態の異方性エッチング及びエッチングストッパ層１４を形成する工程が不要となるので、電極形成工程を更に短縮することができる。
【００４０】
〈第３実施形態〉
この発明に係るＬＤＤ構造の半導体装置の製造方法の第３実施形態について、図を参照して説明する。図４は、第３実施形態の電極形成工程を示す断面説明図である。図４（Ａ）は、多結晶シリコン膜を形成する工程、図４（Ｂ）は、シリサイド膜及びレジストパターンを形成工程、図４（Ｃ）は、等方性エッチングを行う工程、図４（Ｄ）は、酸化膜を成膜する工程を示す断面説明図である。
なお、第１実施形態、または、第２実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
【００４１】
まず、図４（Ａ）に示すように、基板面１０ａに絶縁膜１１が形成された半導体基板１０を用意し、多結晶シリコン膜４１を例えば２μｍの厚さで形成する。次に、図４（Ｂ）に示すように、多結晶シリコン膜４１の上にシリサイド膜４２を例えば２μｍの厚さで積層して成膜し、シリサイド膜４２の表面に例えば左右方向の幅１μｍのレジストパターン１３を形成する。
続いて、図４（Ｃ）に示すように、多結晶シリコン膜４１及びシリサイド膜４２に第１実施形態同様の方法で等方性エッチングを行う。多結晶シリコン膜４１は、シリサイド膜４２に比べて、エッチングされる速度が速いので、絶縁膜１１と、多結晶シリコン膜４１のエッチングされた部分と、シリサイド膜４２とにより凹部４３ａが形成され、半導体基板１０の基板面１０ａ側の周囲が全周にわたって内側に凹んでいるゲート電極４３が形成される。ゲート電極４３の上下方向の厚さは、不純物イオンの注入時に不純物イオンの透過を妨げる厚さに形成される。
ここで、この構造を有するゲート電極４３は、上記の工程により形成されたものと推定できる。
そして、図４（Ｄ）に示すように、第１実施形態と同様の方法により、酸化膜３４を成膜し、ゲート電極４３を被覆する。
更に、第１実施形態と同様の工程により、イオン注入などを行い、ＬＤＤ構造を有する半導体装置が製造される。
シリサイド膜４２は、タングステンシリサイド、チタンシリサイド、ニッケルシリサイドなどを適用することができるが、ゲート電極４３の寄生抵抗を低減するためには、比抵抗の低いチタンシリサイドが好ましい。
【００４２】
［第３実施形態の効果］
（１）ゲート電極４３の一部がシリサイドで形成されているため、ゲート電極４３のシリサイド部分の比抵抗が小さくなるので、電極の寄生抵抗を多結晶シリコンで形成されている場合よりも低減することができる。
【００４３】
（２）等方性エッチングを１回行うだけで、ゲート電極４３を形成することができ、第１実施形態の異方性エッチング及びエッチングストッパ層１４を形成する工程が不要となるため、電極形成工程を更に短縮することができる。
【００４４】
〈その他の実施形態〉
（１）本発明は、ＬＤＤ構造を有するＣＭＯＳ半導体装置以外の各種半導体装置の製造にも適用することができる。例えば、ＭＯＳ−ＦＥＴ、ＩＧＢＴなどの製造に適用することができる。
【００４５】
（２）ゲート電極１２ｄ、３３、４３の形状において、凹部１２ｃ、３３ａ、４３ａより上方の部分の形状は、縦断面が略長方形状でなくてもよい。例えば、側面が曲面で形成されていてもよい。また、凹部１２ｃ、３３ａ、４３ａの全体で絶縁膜１１が露出していなくてもよい。例えば、ゲート電極１２ｄ、３３、４３の下端部近傍に、ゲート電極１２ｄ、３３、４３がエッチィングされずに残存した極く薄い膜が存在してもよい。
【００４６】
（３）低濃度不純物層２１の形成工程では、ゲート電極１２ｄ、３３、４３の凹部１２ｃ、３３ａ、４３ａより上部の部分のみに不純物イオンを透過させることができる加速エネルギーにより、基板面１０ａに対して垂直方向にイオン注入Ｎ１を行ってもよい。図５は、第１実施形態における低濃度不純物層２１の形成工程の変更例を示す断面説明図である。
ゲート電極１２ｄの凹部１２ｃの上部で外方に張り出している庇部１２ｆを、ゲート電極１２ｄの全体の厚さに対して極く薄く形成し、イオン注入の加速エネルギーを調節することにより、ゲート電極１２ｄの内、庇部１２ｆのみに不純物イオンを透過させ、半導体基板１０に注入することができる。これにより、低濃度不純物層２１が、絶縁膜１１と接するゲート電極１２ｄの直下を起点とし、外側に向かって形成される。この構成を使用した場合、半導体基板１０をイオン注入方向に対して傾斜させる工程が不要である。また、不純物イオンを注入する領域を庇部１２ｆの左右方向の幅により正確に制御することができる。
ここで、本構成は、第２実施形態及び第３実施形態における低濃度不純物層２１の形成工程にも適用できる。
【００４７】
［各請求項と実施形態との対応関係］
低濃度不純物層２１が請求項１に記載の第１半導体層に、高濃度不純物層２２が第２半導体層に、凹部１２ｃ、３３ａ、４３ａが凹んでいる部分に、ゲート電極１２ｄ、３３、４３が電極にそれぞれ対応する。
多結晶シリコン膜１２が請求項２に記載のシリコンを主成分とする薄膜に対応する。
多結晶シリコン膜４１が請求項３に記載のシリコンを主成分とする薄膜に、シリサイド膜４２がシリサイドを主成分とする薄膜にそれぞれ対応する。
高濃度にイオン注入した多結晶シリコン膜３１が請求項５に記載の不純物イオンがイオン注入されたシリコンを主成分とする薄膜に、イオン注入していない多結晶シリコン膜３２がシリコンを主成分とする薄膜にそれぞれ対応する。
【図面の簡単な説明】
【００４８】
【図１】ゲート電極を形成するための電極形成工程を示す断面説明図である。
【図２】半導体基板に不純物イオンを注入し、低濃度不純物層及び高濃度不純物層を形成するイオン注入工程を示す断面説明図である。
【図３】第２実施形態の電極形成工程を示す断面説明図である。
【図４】第３実施形態の電極形成工程を示す断面説明図である。
【図５】低濃度不純物層の形成工程の変更例を示す断面説明図である。
【図６】逆メサ状に形成したゲート電極を用いたＬＤＤ構造の半導体装置の製造方法を示す断面説明図である。
【符号の説明】
【００４９】
１０    半導体基板
１０ａ  基板面
１１    絶縁膜
１２    多結晶シリコン膜（シリコンを主成分とする薄膜）
１２ｂ  側面部
１２ｃ  凹部（凹んでいる部分）
１２ｄ  ゲート電極（電極）
１３    レジストパターン
１４    エッチングストッパ層
２１    低濃度不純物層（第１半導体層）
２２    高濃度不純物層（第２半導体層）
３１    高濃度にイオン注入した多結晶シリコン膜（不純物イオンがイオン注入されたシリコンを主成分とする薄膜）
３２    イオン注入していない多結晶シリコン膜（シリコンを主成分とする薄膜）
３３    ゲート電極（電極）
３３ａ  凹部（凹んでいる部分）
４１    多結晶シリコン膜（シリコンを主成分とする薄膜）
４２    シリサイド膜（シリサイドを主成分とする薄膜）
４３    ゲート電極（電極）
４３ａ  凹部（凹んでいる部分）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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