(57)【要約】【課題】シリコン酸化膜を主成分とする酸化絶縁膜と炭化珪素半導体基板との界面における界面準位を低減して、チャネル移動度を改善してオン抵抗を小さくすることのできる炭化珪素半導体装置とその製造方法を提供すること。【解決手段】炭化珪素半導体基板表面にシリコン酸化膜を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面に前記酸化物層を堆積した後に、非酸化性雰囲気中で前記堆積酸化物層を融液状態にする温度に昇温した後、１１４０℃以下に急冷してシリコン酸化膜を主成分とする酸化物層を形成する工程である炭化珪素半導体装置の製造方法とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
炭化珪素半導体基板表面にシリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で前記シリコン酸化物を結晶体を含まない融液状態にする温度に昇温した後、徐冷温度以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記シリコン酸化物を結晶体を含まない融液状態にする温度が１７３０℃以上であり、徐冷温度がアモルファス状態のＳｉＯ２中にＳｉＯ２の結晶が実質的に生成されない温度であることを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。
【請求項３】
徐冷温度が１１４０℃であることを特徴とする請求項２記載の炭化珪素半導体装置の製造方法。
【請求項４】
炭化珪素半導体基板表面に、シリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で気体シリコンの供給の下で、前記シリコン酸化物を、１２５０℃乃至１４５０℃に加熱した後、１１４０℃以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記気体シリコンがシリコン水素化物により生成されることを特徴とする請求項４記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記シリコン水素化物がシランであることを特徴とする請求項５記載の炭化珪素半導体装置の製造方法。
【請求項７】
炭化珪素半導体基板表面に、請求項１乃至６のいずれか一項に記載のシリコン酸化物を主成分とする酸化物層を介して金属電極を備える構造を有することを特徴とする炭化珪素半導体装置。
【請求項８】
炭化珪素半導体基板の一方の主面に、ＭＯＳＦＥＴのすべての金属電極とＭＯＳゲート構造とを備えることを特徴とする請求項７記載の炭化珪素半導体装置。
【請求項９】
炭化珪素半導体基板の一方の主面から他方の主面にかけて電流経路を有するように両主面にそれぞれ金属電極を有し、いずれか一方の主面にＭＯＳゲート構造を備えることを特徴とする請求項７記載の炭化珪素半導体装置。
【請求項１０】
ＭＯＳゲート構造がトレンチＭＯＳゲート構造であることを特徴とする請求項８または９記載の炭化珪素半導体装置。
【請求項１１】
炭化珪素半導体基板の一方の主面にトレンチＭＯＳゲート構造を備え、トレンチＭＯＳゲート構造のトレンチ内の酸化物層が請求項１乃至３のいずれか一項に記載のシリコン酸化膜を主成分とする酸化物層であることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体基板を用いてＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等として構成された炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体基板を用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性があることが報告されている。近年は、１．２〜１．７ｋＶクラスのＳｉＣ製ＭＯＳＦＥＴにおいて、１０ｍΩｃｍ２を下回る低いオン抵抗が得られている。これは、同じ耐圧クラスのシリコン（Ｓｉ）製ＩＧＢＴよりも小さい。しかし、今のところ、オン抵抗を小さくできるといっても、まだ、不充分な程度に低減できているだけで、さらに低減される余地が残されている。今後、Ｓｉ製ＩＧＢＴ、Ｓｉ製ＭＯＳＦＥＴなどとの対比で、低コスト化と前記オン抵抗値の低減がさらに進めば、インバーター部品としてのＳｉ製ＩＧＢＴの大半がＳｉＣ製ＭＯＳＦＥＴに置き換えられる可能性も充分に考えられる。
【０００３】
ＳｉＣ半導体基板を用いることでオン抵抗を大幅に低減できる理由は、ＳｉＣ半導体基板が高い絶縁破壊電界を有するので、同じ高耐圧を実現するために、高抵抗ドリフト層を薄くまたはドリフト層のドーピング量を高くすることができることにより、ドリフト層の抵抗をＳｉ半導体基板（以降、単にＳｉと略する場合もある）に比べて２桁以上低減できるためである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳｉＣ半導体基板（以降、単にＳｉＣと略する場合もある）を用いたＭＯＳデバイスにおいては、オン抵抗を構成する抵抗成分のうち、前述の理由によりドリフト層の抵抗成分の比率が相対的に小さくなるので、逆に、その他の成分、電流のスイッチングを制御するＭＯＳチャネル領域の抵抗（チャネル抵抗という）成分や高濃度半導体基板の抵抗成分、さらには電極との接触抵抗成分までもが無視できない大きさの比率となってくる。とりわけ、ＳｉＯ２／ＳｉＣ界面は、現在のところ、ＳｉＯ２／Ｓｉ界面ほどには良好ではないことに起因して、ＳｉＯ２／ＳｉＣ界面のＭＯＳチャネル移動度は、ＳｉＯ２／Ｓｉ界面のＭＯＳチャネル移動度に比べて１桁程度小さくなり易い（ＳｉＯ２とだけ記載されている場合は、ＳｉＯ２層、膜、物のいずれかを表す。以降同じ）。その結果、ＳｉＣ半導体基板のチャネル抵抗はＳｉ半導体基板のチャネル抵抗より通常大きくなり、オン抵抗全体に占める比率がいっそう大きくなり目立つようになる。実際、これまでに報告されている多くのＳｉＣ製ＭＯＳＦＥＴにおいては、オン抵抗の３０〜５０％がチャネル抵抗成分によって占められている。従って、このＳｉＣ製ＭＯＳＦＥＴではオン抵抗を小さくする上で、チャネル抵抗を低減することがＳｉ製ＭＯＳＦＥＴ以上に重要な課題となっている。
【０００５】
ＳｉＯ２／ＳｉＣの界面におけるＭＯＳチャネル移動度がＳｉＯ２／Ｓｉに比べて小さくなる原因は、ＳｉＯ２／ＳｉＣの界面に、高密度の界面準位が存在するためであると説明されている。この高密度の界面準位が存在する原因として、ＳｉＯ２／ＳｉＣの界面付近に存在するサブオキサイドあるいはカーボンクラスターが疑われている。サブオキサイドは、ＳｉＣが完全に酸化されていないものであり、Ｓｉ−Ｏ結合、Ｃ−Ｏ結合、Ｓｉ−Ｃ結合などが混在したものである。カーボンクラスターは、ＳｉＯ２中に、グラファイト状結合を有するカーボンの微粒子が点在した状態のものである。ＳｉＣは、Ｓｉと同様に、熱酸化によりＳｉＯ２を形成することができるが、Ｓｉと異なり、組成中にＣが存在するために、上記のようなサブオキサイドやカーボンクラスターを生成すると考えられている。
【０００６】
近年は、熱酸化によりＳｉＯ２を形成する代わりに、堆積法によりＣＶＤ−ＳｉＯ２を形成して、これを熱処理する試みも行われている。ところが、堆積法によるＣＶＤ−ＳｉＯ２が良好なＭＯＳ界面特性を獲得するには、酸化性雰囲気での熱処理をやはり必要とする。しかし、この酸化性雰囲気で熱処理をすることは、ＳｉＣを堆積ＳｉＯ２との界面から徐々に酸化することにもなる。この酸化性雰囲気での熱処理により増加した界面のＳｉＯ２の膜厚が、やはりＭＯＳチャネル移動度に大きく影響を及ぼす。この界面に新たに形成されたＳｉＯ２の膜厚は薄すぎても、厚すぎても、ＭＯＳチャネル移動度が低下することが報告されている（非特許文献、河野他、第５２回応用物理学関係連合講演会講演予稿集（２００５）１ａ−ＹＫ−９参照）。その理由について、この文献では開示されていないが、酸化性雰囲気で熱処理しなければ、ＳｉＣとＣＶＤ−ＳｉＯ２の間の結合はもともと弱いので、このことに起因する界面準位が生じてＭＯＳチャネル移動度が小さくなる。また、ＳｉＣをあまり強く熱酸化してしまうと、熱酸化膜の場合と同様にＭＯＳ界面のサブオキサイドあるいはカーボンクラスターが増加して界面準位が増加してＭＯＳチャネル移動度が小さくなるためと考えられる。
【０００７】
ＳｉＣとＣＶＤ−ＳｉＯ２との界面については、カーボンクラスターの除去だけであれば、非酸化性雰囲気で熱処理することで熱エネルギーにより移動させ除去できるようにも思える。しかし実際には、非酸化性雰囲気では、加熱してもカーボンはＳｉＯ２中をほとんど移動することができず、酸化性雰囲気でカーボンを酸化することが、カーボンのＳｉＯ２中の移動の必要条件であることが別途報告されている（非特許文献：Ｏ．Ｈ．Ｋｒａｆｃｓｉｋ，  ｅｔ  ａｌ．：  Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  ３５３−３５６  （２００１）  ６５９−６６２参照）。しかし、この場合、酸化性雰囲気であると、前述のようにＳｉＣの表面の熱酸化も同時に進行して新たにカーボンが取りこまれたＳｉＯ２が生成されるので、結局、カーボンを完全に除去することはできない。
【０００８】
一方、サブオキサイドに関しては、酸化・還元反応を起こさなければ、当然に、除去することができない。このように、従来のＳｉＯ２／ＳｉＣ界面の形成方法では、ＳｉＯ２とＳｉＣの間に適度な結合を形成することと、ＳｉＣ中のＣに起因するサブオキサイドあるいはカーボンクラスターを除去することとを、両立させることができないために界面準位密度が大きくなり易いと考えられる。このような理由により、従来、ＳｉＯ２／ＳｉＣのＭＯＳチャネル移動度の改善は困難と言われていたのである。その結果、オン抵抗全体における最大の抵抗成分であるチャネル抵抗を小さくすることが難しいため、オン抵抗をさらに低減することも難しいという現状に至っているのである。この現状を打破してオン抵抗をさらに低減させることがＳｉＣ半導体基板を用いた高耐圧パワー半導体装置の大きな課題である
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、シリコン酸化膜を主成分とする酸化絶縁膜と炭化珪素半導体基板との界面におけるサブオキサイドおよびカーボンクラスターの生成を抑制し、界面準位を低減して、チャネル移動度を改善してオン抵抗を小さくすることのできる炭化珪素半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の発明によれば、炭化珪素半導体基板表面にシリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で前記シリコン酸化物を結晶体を含まない融液状態にする温度に昇温した後、徐冷温度以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程である炭化珪素半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
【００１０】
特許請求の範囲の請求項２記載の発明によれば、前記シリコン酸化物を結晶体を含まない融液状態にする温度が１７３０℃以上であり、徐冷温度がアモルファス状態のＳｉＯ２中にＳｉＯ２の結晶が実質的に生成されない温度である特許請求の範囲の請求項１記載の炭化珪素半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、徐冷温度が１１４０℃である特許請求の範囲の請求項２記載の炭化珪素半導体装置の製造方法とすることがより好ましい。
【００１１】
特許請求の範囲の請求項４記載の発明によれば、炭化珪素半導体基板表面に、シリコン酸化物を主成分とする酸化物層を形成する工程を含む炭化珪素半導体装置の製造方法において、前記工程が、前記炭化珪素半導体基板表面にシリコン酸化物を形成した後に、非酸化性雰囲気中で気体シリコンの供給の下で、前記シリコン酸化物を、１２５０℃乃至１４５０℃に加熱した後、１１４０℃以下に急冷してシリコン酸化物を主成分とする酸化物層を形成する工程であることを特徴とする炭化珪素半導体装置の製造方法とすることにより、前記本発明の目的は達成される
特許請求の範囲の請求項５記載の発明によれば、前記気体シリコンが主としてシリコン水素化物により生成される特許請求の範囲の請求項４記載の炭化珪素半導体装置の製造方法とすることが好ましい。
【００１２】
特許請求の範囲の請求項６記載の発明によれば、前記シリコン水素化物がシランである特許請求の範囲の請求項５記載の炭化珪素半導体装置の製造方法。
特許請求の範囲の請求項７記載の発明によれば、炭化珪素半導体基板表面に、請求項１乃至６のいずれか一項に記載のシリコン酸化物を主成分とする酸化物層を介して金属電極を備える構造を有する炭化珪素半導体装置とすることが好適である。
【００１３】
特許請求の範囲の請求項８記載の発明によれば、炭化珪素半導体基板の一方の主面に、ＭＯＳＦＥＴのすべての金属電極とＭＯＳゲート構造とを備える特許請求の範囲の請求項７記載の炭化珪素半導体装置とすることが望ましい。
特許請求の範囲の請求項９記載の発明によれば、炭化珪素半導体基板の一方の主面から他方の主面にかけて電流経路を有するように両主面にそれぞれ金属電極を有し、いずれか一方の主面にＭＯＳゲート構造を備える特許請求の範囲の請求項７記載の炭化珪素半導体装置とすることもできる。
【００１４】
特許請求の範囲の請求項１０記載の発明によれば、ＭＯＳゲート構造がトレンチＭＯＳゲート構造である特許請求の範囲の請求項８または９記載の炭化珪素半導体装置とすることがより望ましい。
特許請求の範囲の請求項１１記載の発明によれば、炭化珪素半導体基板の一方の主面にトレンチＭＯＳゲート構造を備え、トレンチＭＯＳゲート構造のトレンチ内の酸化物層が請求項１乃至３のいずれか一項に記載のシリコン酸化膜を主成分とする酸化物層である炭化珪素半導体装置とすることが好適である。
【００１５】
本発明では、ＳｉＣ半導体基板を非酸化性雰囲気でＳｉＯ２を主成分とする酸化物層を形成することにより、この酸化物層（以降、ＳｉＯ２を主成分とする酸化物を単に酸化物層と略す）中の炭素不純物がＳｉＣ半導体基板表面におけるＳｉＣのエピタキシャル成長によって消費される過程を含ませる製造方法とすることが考え方である。ＳｉＣのエピタキシャル成長によって消費される過程を含ませる具体的な製造方法として、ＳｉＣ半導体基板表面において、酸化物層をＳｉＯ２の結晶を含まない融液状態に昇温した後、１１４０℃まで急冷して固化させる工程を含む方法（第一の方法）、または酸化物層を、Ｓｉ、Ｓｉの酸化物（ＳｉＣを酸化しないものに限る）、Ｓｉの水素化物、もしくはこれらの混合物などのようなシリコン供給気体の雰囲気下で、ＳｉＯ２中のＳｉの拡散速度が実質的に有効となる１２５０℃以上で、ＳｉＯ２の蒸気圧が大きくなる１４５０℃以下の温度範囲に加熱し、１１４０℃以下に急冷する工程を含む方法（第二の方法）がある。
【００１６】
前記第一の方法について、一般的に半導体基板上に形成されるＳｉＯ２はアモルファス状であるので、固相・液相を厳密に区別することができないから、本発明でいう融液状態とは、ＳｉＣ半導体基板がその表面に形成される酸化物層のガラス転移温度の上限よりも高温となった状態（シリコン酸化物結晶の融点以上となった状態を含む）であるが、酸化物層のガラス転移温度以上ではＳｉＯ２の結晶も生成しやすいので、特に本発明では、ＳｉＯ２結晶の融点以上の温度をいう。その融点温度は１７３０℃であるので、本発明では酸化物層の融液状態とは１７３０℃以上をいう。本発明でいう固化状態とは、ＳｉＣ半導体基板上の酸化物層が融液状態からガラス転移を生じる状態となる温度以下（ガラス転移温度を含む）になった状態である。酸化物層が融液状態となることにより、酸化物と接しているＳｉＣ半導体基板界面では、次の反応によって、酸化物中の炭素不純物が除去される：
【００１７】
［化１］
ＳｉＯ２＋３Ｃ→ＳｉＣ＋２ＣＯ
前記化学式中、矢印の右側の、この反応により生じたＳｉＣは、酸化物と接しているＳｉＣ表面上にエピタキシャル成長により消費され、ＣＯは酸化物中を拡散して気相中に飛散する。酸化物／ＳｉＣ界面に存在するサブオキサイドも、その組成によって、ＳｉＣ、ＳｉＯ２、Ｃ、ＣＯなどに分離して考えることができ、このうち、過剰なＣは、上記の反応によって除去される。
【００１８】
なお、非酸化性雰囲気で、酸化物が融液状態にならないような低い温度で熱処理するだけでは、酸化物中の炭素不純物や酸化物／ＳｉＣ界面のサブオキサイドを除去することはできない（前記第二の方法を除く）。生成エネルギーの点では、前記化学式の反応は、少なくとも１１００〜１２００℃（アモルファス相を含んでいるため、熱力学的データが不十分であり、正確な温度は判然としない）以上になると進行しそうに見えるが、ガラス転位温度以下ではＳｉＯ２の網目状構造が凍結しているため、実質的に反応が進行しないのであろう。
【００１９】
融液状態にする前の酸化物層は、どのような方法で形成されていてもよい。従前のように熱酸化によってもよいし、熱ＣＶＤやプラズマＣＶＤなどの堆積法によって形成してもよい。また、これらの複数の方法によって層状に形成されていてもよい。さらにまた、必ずしも層状になっている必要もなく、ＳｉＯ２の微粒子が降り積もったようなものであってもよい。というのは堆積後の熱処理により緻密化されるからである。ただし、本発明の方法により形成される酸化物層をＭＯＳＦＥＴのゲート絶縁膜として用いる場合には、４０〜１００ｎｍ程度の膜厚を再現性よく制御する必要があるから、たとえば熱酸化法のように、酸化物のモル数（膜厚ではない）を再現性よく精密に制御できるＳｉＯ２の形成方法とすることが、好ましい。
【００２０】
純粋なＳｉＯ２の理想的な融液状態を実現するためには、１７３０℃以上の高温にする必要があることはよく知られている。常圧で生成しうる結晶ＳｉＯ２の中には、融点が１７３０℃にも達する結晶形（高温型クリスタロバライト）が存在するためである。ＳｉＯ２結晶の融点よりも低い中途半端な温度で長時間保持すると、軟化したアモルファスＳｉＯ２中にＳｉＯ２の微結晶が析出することが知られている。１１５０℃でＳｉＣを熱酸化するために、高純度シリカガラス（組成としてはＳｉＯ２）製反応管を用いていると、析出した微結晶が光の波長より大きい長さまたは直径に成長し次第に白濁していく。逆に、１７３０℃以上に加熱した状態から冷却する際には、微結晶が析出しやすい温度領域で長時間保持しないように、急冷する必要がある。急冷しても、半導体素子向けのＳｉＯ２の厚さは極めて薄いので、急冷によるＳｉＯ２内部での熱ひずみ応力自体はあまり問題にならない。ひずみ応力の点ではむしろ、ＳｉＣ半導体基板との熱膨張係数差のほうが問題である。また、電気的な絶縁破壊耐性の高いことが求められるので、ＳｉＯ２中の微結晶の析出は可能なかぎり抑制しなければならない。微結晶が析出していると、ＳｉＯ２のアモルファス母体領域との誘電率の違いによる電界集中や、微結晶の結晶形によってはピエゾ効果によるひずみ応力によって、電気的に破壊しやすくなるためである。このような観点から、まずは徐冷温度（シリカガラスの場合は１１４０℃とされている）まで急冷し、その後、粘性流動によりひずみ応力を緩和させながら、徐冷するのが好ましい。何らかの原因で、途中の温度で止められない場合は、後から１０７０〜１１４０℃程度の温度で熱処理しなおす必要がある。もちろん、これらの熱処理も、非酸化性雰囲気で行う必要がある。
【００２１】
ＳｉＯ２の蒸気圧は、１７３２℃において１０Ｔｏｒｒである。融液状態になる前でも、ある程度の蒸気圧を有すると言われている。従って、単なる不活性ガスフロー中では、あらかじめ形成しておいたＳｉＯ２が蒸発により失われる。これを避けるために、ガスフローの上流側に、同じ温度に保ったＳｉＯ２の蒸発源を配置して、ＳｉＣ半導体基板上のＳｉＯ２の部分では、気相中に飽和蒸気圧のＳｉＯ２が存在するようにしておくとよい。ＳｉＣ半導体基板自体は、１８００℃においても、常圧であれば、融解することも昇華することも分解することもなく、Ｂ（ボロン）を除いては、伝導型制御のためにドーピングされた不純物原子（Ｎ、Ｐ、Ａｌ等）の拡散係数も事実上無視できる程度に小さいから、ＳｉＣをこの温度に加熱することそれ自体には問題はない。しかし、この温度で熱処理することには、熱処理装置上の制約がある。たとえば、通常、ＳｉＯ２の熱処理は、高純度シリカガラス製の反応管中で行われる。しかし、本発明では、シリカガラスの軟化温度（１６５０℃程度とされる）以上に加熱しなければならないから、シリカガラス製反応管を用いることができない。これよりも高温に耐えられる材料として、一般にはアルミナが用いられるが、アルミナは金属不純物を多く含むので、処理したＳｉＯ２中にも金属不純物が取り込まれる。とりわけ、Ｎａのような、ＳｉＯ２中で可動イオンとなる金属不純物は、半導体素子に応用する上で重大な問題であって、現在のＳｉプロセスで厳重に避けられていることは、周知の通りである。ＳｉＣ半導体基板にイオン注入した後のアニール工程では、本発明と同様に、１７００〜１８００℃での熱処理が必要となる場合がある。この際に用いられる熱処理装置は、グラファイトベースのサセプタを、断熱材を介して石英管中に保持し、サセプタを誘導加熱するものが、現在の主流である。このような装置は、サセプタの熱容量が大きく、しかも断熱材を介して保持されているために、冷却速度が遅いという問題点がある。イオン注入後のアニール工程用には、電子線衝撃加熱方式の装置も開発されている（非特許文献、Ｍ．Ｓｈｉｂａｇａｋｉ，  ｅｔ  ａｌ：Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  ４８３−４８５  （２００５）  ６０９−６１２）。この文献に紹介されている装置では、１７３０℃から１０００℃まで冷却するのに必要な時間は、わずか数分である。このような装置は、現在はまだ一般的ではないが、本発明を効果的に実施するにあたっては、好ましいものといえる。
【００２２】
熱処理温度を下げるために、いわゆるＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）の例に倣って、ＳｉＯ２にたとえばリンやホウ素を添加することも可能である。しかし、ＰＳＧやＢＰＳＧの場合と異なり、リンやホウ素が比較的低温から揮発していく（Ｐ２Ｏ５の融点は５６０〜５８０℃程度とされているが、３５０℃程度から昇華しはじめる。Ｂ２Ｏ３は融点が４５０〜４８０℃、沸点が１５００℃程度とされている。）ので、組成を維持するのは難しい。純粋なＳｉＯ２と同様に、ガスフローの上流側に、所望の組成を有する蒸発源を置く、急速過熱・冷却を行う等の、工夫が必要である。このような難しさにもかかわらず、リンやホウ素を添加すると、軟化温度が低下して熱膨張係数がＳｉＣの値に近づくといった特徴のために、形成される酸化絶縁膜中のひずみが小さくなるという利点がある。
【００２３】
第二の方法である、非酸化性雰囲気で、酸化物中の炭素不純物をＳｉＣ半導体基板表面でのＳｉＣのエピタキシャル成長によって消費させる具体的な方法は、当該酸化物を、Ｓｉ、Ｓｉの酸化物（ＳｉＣを酸化しないものに限る）、Ｓｉの水素化物、もしくはこれらの混合物の雰囲気下で加熱する。このような加熱により、酸化物中の炭素不純物のうち、酸化物／ＳｉＣ界面付近にあるもの（界面準位を形成するのは、界面付近の炭素不純物のみである）は、酸化物を拡散してきたＳｉとともに、ＳｉＣ半導体基板上にエピタキシャル成長に消費されて取り除かれる。酸化物／ＳｉＣ界面のサブオキサイドに関しては、前述の第一の方法と同様に、その組成によって、ＳｉＣ、ＳｉＯ２、Ｃ、ＣＯなどに分離して考えることができ、このうち、過剰なＣは、酸化物中の炭素不純物と同様に、酸化物を拡散してきたＳｉとともに、ＳｉＣ半導体基板上にエピタキシャル成長に消費されて取り除かれる。
【発明の効果】
【００２４】
本発明によれば、ＳｉＣが酸化されない雰囲気であるので、酸化物中に炭素不純物を再生成したり、酸化物／ＳｉＣ界面にサブオキサイドを再生成したりすることなく、炭素不純物やサブオキサイドを除去することができる。
本発明にかかる第一の方法によれば、ＳｉＯ２が結晶体を含まない融液状態となっていることにより、前記化学式の反応が促進されるので、炭素不純物やサブオキサイドを効果的に除去することができる。
【００２５】
本発明にかかる第二の方法によれば、Ｓｉが酸化物中を拡散してくるために、炭素不純物やサブオキサイドが、強制的に消費される。さらに前記第一の方法のように、結晶体を含まない融液状態にするという異常な高温を用いる必要がない利点がある。
さらに前記第一の方法は、ＳｉＣ基板の主面に対して掘り込まれた部分、またはその一部を埋めるように、ＳｉＯ２を主成分とする酸化物層を形成する場合に適用すると、以下に述べる効果も有する。すなわち、酸化物層を融液から固化させるので、酸化物層には空隙があるような状態で埋め込まれていても、掘り込まれた部分に空隙を生じることなく、酸化物を埋め込むことができるので、ＳｉＯ２の生成を簡略化できる。
【発明を実施するための最良の形態】
【００２６】
【実施例１】
【００２７】
実施例１では、本発明にかかるｎ型ＳｉＣ−ＭＯＳキャパシタの作製方法について説明する。また、ＳｉＣ基板の導電型を変えれば、以下に説明する実施例と同様の方法によりｐ型ＭＯＳキャパシタを作製できるし、さらに、公知の方法によりドレイン、ソース電極ゲート電極等を形成すれば、容易にｎチャネルまたはｐチャネルのＭＯＳＦＥＴ等を作製することができる。
【００２８】
まず、アルミナ製のボートを用意する。ボートの上流側には、５ｍｍ厚のＳｉＯ２を堆積したＳｉＣダミー基板（単結晶でなくてもよい）を置く。ダミー試料のガス流方向の幅は、少なくとも後述の本来処理すべきＳｉＣ基板試料の幅（直径５０．８ｍｍ）よりも広く、たとえば５５ｍｍ角とする。ボートの下流側には、本発明のｎ型ＳｉＣ−ＭＯＳキャパシタを作製するためのＳｉＣ基板試料を置く。
【００２９】
実施例１では、本発明にかかるｎ型ＳｉＣ−ＭＯＳキャパシタを作製するためのＳｉＣ基板試料として、直径５０．８ｍｍのｎ型４Ｈ−ＳｉＣの（０００１）Ｓｉ、（０００−１）Ｃ面８度オフ基板（抵抗率０．０１〜０．０２Ωｃｍ）、１５ｍｍ角の（１１−２０）面ジャスト面基板上に、それぞれｎ型ＳｉＣエピタキシャル成長層（ドナー密度１×１０１６ｃｍ−３）を２μｍ程度の厚さに設け、さらに、それらの上に厚さ４０〜１００ｎｍのＳｉＯ２を形成したものを用いる。このＳｉＯ２の形成方法としては、ドライ雰囲気での熱酸化、ウェット雰囲気での熱酸化、ＴＥＯＳ（Ｔｅｔｒａ  ＥｔｈｙｌＯｒｔｈｏ  Ｓｉｌｉｃａｔｅ）およびＯ２を原料ガスとしたプラズマＣＶＤ、ＳｉＨ４またはＳｉＨ２Ｃｌ２と、Ｎ２Ｏを原料ガスとした熱ＣＶＤ（いわゆるＨＴＯ）、ならびにＳｉＨ４とＯ２を原料ガスとした熱ＣＶＤ（いわゆるＬＴＯ）等の方法を用いることができる。なお、ＳｉＣ基板試料の面方位や抵抗率・不純物密度・厚さ・大きさ、ならびにＳｉＣ基板試料上のＳｉＯ２の膜厚は例示的なものであり、必ずしもこれに限るものではない。
【００３０】
前記ＳｉＯ２を形成したＳｉＣ基板試料を用いて本発明のｎ型ＳｉＣ−ＭＯＳキャパシタを作製するために用いる熱処理装置は、断熱材に囲まれた円筒状の抵抗線加熱領域にアルミナ製の反応管を通したものである。反応管の材料がアルミナであって、１８００℃まで昇温できるほかは、Ｓｉ基板のウエハプロセスで一般的に用いられている酸化炉・拡散炉と類似のものである。ただし、大気（特に酸素）が混入しないように、反応管の両端がフランジでシールされている。前記ＳｉＣ基板試料はアルミナ製ボートに載置されて反応管内に挿入される。このボートの出し入れには、アルミナ製棒を用いる。このアルミナ製棒は反応管端部の開口部に設けられたＯリングによって、反応管内に大気が混入しないようにシールされている。大気圧の高純度Ａｒ（Ｈｅ等ほかの不活性ガスでもよい）を、たとえば０．１ｓｌｍ流しながら、反応管中央の加熱部を所定の温度（１７４０℃）まで昇温する。この間、上記ＳｉＣ基板試料を載せたアルミナ製ボートは、反応管下流の低温部（加熱部の外）で予熱しながら保持する。この際の温度は、６００℃程度以下である。
【００３１】
反応管の加熱部が所定の温度になったら、上記ボートを加熱部に挿入し、直ちにＡｒ流量を０．０１ｓｌｍに下げる。温度が高い場合、ＳｉＯ２の蒸気圧が高いので、Ａｒ流量を下げなければ、上流側に置いたＳｉＯ２がすべて蒸発してしまうからである。ボートが所定の温度付近まで上昇した後、さらに５分間保持し、ＳｉＣ基板試料表面に形成されている前記ＳｉＯ２を溶融状態にする。Ａｒ流量を０．１ｓｌｍに増加して、直ちにボートを低温部に引き出して急冷する。ボートを冷却する一方で、加熱部の設定温度を１１４０℃に下げる。加熱部が１１４０℃になったら、再びボートを加熱部に挿入し、１１４０℃で１５分間保持する。この場合は、Ａｒの流量を調整する必要はない。その後、６００℃までは、５℃／分の割合で降温する。６００℃になったら、ボートを反応管下流の低温部まで戻し、取り出せる温度まで自然冷却する。このようにして、本発明にかかる熱処理を施したＳｉＣ基板試料と、熱処理を施さない比較用ＳｉＣ基板試料について、各ＳｉＯ２上に、それぞれＡｌをスパッタ成膜し、ウェットエッチングによりパターニングして、ＭＯＳキャパシタを作製した。
【００３２】
このような熱処理を施すことにより、本発明にかかるｎ型ＳｉＣ−ＭＯＳキャパシタのＳｉＯ２／ＳｉＣ界面において、どの程度、カーボンに起因するサブオキサイドとカーボンクラスターとが除去され、界面準位が低減しているかを確認するために、前述の熱処理を施したＳｉＣ基板試料と熱処理を加えなかった比較用ＳｉＣ基板試料について下記の分析を行った。
【００３３】
断面ＴＥＭ観察とＥＥＬＳ（Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ  Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）による組成分析を行った。その結果、次のことが判明した。
ドライ酸化・ウェット酸化によるＳｉＯ２が形成されているが、前記熱処理を行わなかった比較用ＳｉＣ基板試料では、ＳｉＯ２／ＳｉＣ界面にＳｉとＣとＯの混在する領域（サブオキサイド）、およびその付近のＳｉＯ２側に炭素の析出物が見られた。
【００３４】
ＴＥＯＳを用いたＳｉＯ２が形成されているが、前記熱処理を行わなかった比較用ＳｉＣ基板試料では、ＳｉＯ２全体にわたって、Ｃの混入が見られたが、サブオキサイドは見られなかった。
さらに、ＨＴＯおよびＬＴＯによるＳｉＯ２が形成されているが、前記熱処理を行わなかった比較用ＳｉＣ基板試料では、Ｃ（炭素）の混入もサブオキサイドも確認できなかった。以上のことは、一般的にもよく知られている公知事実とほぼ同じ結果であった。
【００３５】
一方、本発明にかかる１７４０℃での熱処理したＳｉＣ基板試料は、前述のようなＳｉＯ２自体の形成方法に関係なく、いずれの場合もＣ（炭素）の混入もサブオキサイドも確認できなかった。しかし、ＳｉＯ２の全体から、Ｎａや遷移金属が検出された。これは、アルミナ製ボートや反応管の使用に起因する金属不純物と思われる。比較のため、本発明にかかる熱処理方法に対して、温度についてのみ、より低温の１２９０℃と１４４０℃での熱処理に変更した本発明に含まれない方法による比較用ＳｉＣ基板試料についても観察してみたが、どちらかというと、熱処理を行わなかった比較用ＳｉＣ基板試料の結果と類似していた。すなわち、熱処理を行わなかった比較用ＳｉＣ基板試料にＣの混入やサブオキサイドが見られたものは、１２９０℃で熱処理を行っても、Ｃの混入やサブオキサイドが見られた。ただし、その量は、熱処理を行わなかったときよりも減少していた点が異なる。また、１４４０℃で熱処理を行ったものは、さらにＣの混入やサブオキサイドが減少していた点で異なるが、さらに、部分的にＳｉＯ２の微結晶の析出も見られた点がＳｉＯ２の絶縁破壊耐性の低下につながるので、本発明にかかる製造方法には含まれない。
【００３６】
次に、本発明にかかるＭＯＳキャパシタとそうではないＭＯＳキャパシタについて、その電流電圧特性を測定する。本発明にかかり、熱処理温度を１７４０℃で保持してＳｉＯ２を溶融状態にしてから急冷したＭＯＳキャパシタは、概ね、絶縁破壊電界が１０〜１１ＭＶ／ｃｍ程度のものが得られた。一方で、ＳｉＯ２が溶融状態にはならない１４４０℃で保持してから急冷する熱処理温度としたＭＯＳキャパシタは、絶縁破壊電界が５〜８ＭＶ／ｃｍ（あるいは、それ以下）と低かった。これは、前述のように微結晶の析出によると考えられる。熱処理温度がさらに低い１２９０℃のものでは、熱酸化膜（ドライ・ウェットともに）では絶縁破壊電界が８〜１０ＭＶ／ｃｍと高かったが、ＣＶＤ法による堆積酸化膜では、堆積方法によらず、絶縁破壊電界が３〜７ＭＶ／ｃｍと低かった。堆積酸化膜は、多くの場合、ＳｉＣ半導体基板から引っ張りひずみ応力を受けているので、非酸化性雰囲気で短時間熱処理しただけでは、構造緩和が不足しており、ひずみ応力が残っているために十分な絶縁破壊耐性が得られないと思われる。
【００３７】
実施例１にかかる本発明の熱処理を施したＭＯＳキャパシタについて、容量電圧特性を測定すると、熱処理温度によらず、Ｎａ等の可動イオンに起因するヒステリシスが見られた。それ以外の点では、良好な特性が得られ、Ｔｅｒｍａｎ法から求めた界面準位密度は、Ｔｅｒｍａｎ法の検出限界（１０１２ｃｍ−３程度とされている）以下であった。Ｎａ等の可動イオンのために、界面準位が中和されていると考えられる。
【００３８】
以上、説明したように、アルミナ製反応管を用いて熱処理した場合には、アルミナに起因する金属不純物のために良くない界面準位が中和された結果、良好な界面準位になるとも思われるので、本発明にかかる熱処理の効果としては必ずしも言えないとも考えられる。しかし、結晶ＳｉＯ２の融点以上に加熱することにより、高い絶縁破壊耐性が得られることは明白と言える。また、界面構造では、前述の分析結果から、カーボンクラスターやサブオキサイドが除去されているのは明らかである。
【実施例２】
【００３９】
実施例２でも、本発明にかかるｎ型ＳｉＣ−ＭＯＳキャパシタの作製方法について説明する。前記実施例１と同様に、ＳｉＣ基板の導電型を変えれば、ｐ型ＭＯＳキャパシタやｎチャネルまたはｐチャネルのＭＯＳＦＥＴ等も作製できることは言うまでもない。以下の説明では、実施例１との違いを中心に説明する。
実施例２では、熱処理装置として、シリカガラス製二重管を用い、内側と外側の管の間には、冷却水を流す構造の装置を用いる。本発明にかかるＳｉＯ２を形成したＳｉＣ基板試料とダミー基板は、多結晶ＳｉＣでコートした高純度グラファイトサセプタの上に設置される。このサセプタは直接シリカガラス製二重管に接触しないように、高純度多孔質グラファイト製の厚いフェルトを介して、シリカガラス製のサセプタホルダにセットされる。このサセプタホルダは、前記二重管の、内側の管の中に設置される。この熱処理装置では、高温加熱されたグラファイトサセプタは、このサセプタが前記二重管に直接接触すると水蒸気爆発する危険性があるので、前記グラファイト製フェルトを介してシリカガラス製サセプタホルダにセットされるのである。グラファイトサセプタへの加熱は、大気圧の高純度Ａｒ（Ｈｅ等ほかの不活性ガスでもよい）中で、前記二重管に巻きつけたコイルに高周波を印加することによる誘導加熱により行う。このグラファイトサセプタは熱容量が充分に小さいので、高周波電力が十分大きければ、急速昇降温が可能である。幅・長さ数ｃｍ、厚さ１ｃｍ程度のグラファイトサセプタに対して、高周波電力が３０ｋＷもあれば、適切な周波数を選べば、常温から１７５０℃まで３分以内に昇温できる。降温も、１７５０℃から１１４０℃まで、３分以内とすることができる点が特徴である。熱処理プロファイルとしては、所定の熱処理温度（１７４０℃）で５分間保持した後、高周波電力を小さくして、そのまま１１４０℃に設定する他は、実施例１と同様である。
【００４０】
この実施例２の方法による本発明にかかる熱処理を施したＳｉＣ基板試料のＳｉＯ２は、組成分析において、Ｎａその他金属不純物が検出されないこと以外は、実施例１と同様であった。電流電圧特性は、実施例１と大差なかった。
一方、実施例２にかかる熱処理を施したＭＯＳキャパシタについての容量電圧特性では、実施例２にかかる高温熱処理装置による効果が明確に見られた。実施例１で見られたようなＮａ混入によるヒステリシスはほとんど見られず、あるとしても、電子トラップに起因するヒステリシス（Ｎａなどの可動イオンによるものとは方向が逆）であった。Ｔｅｒｍａｎ法よりも高精度の、Ｈｉ−Ｌｏ法により求めた界面準位密度は、熱処理温度が１２９０℃、１４４０℃、１７４０℃と上がるにつれて、減少する傾向であった。熱処理温度が１７４０℃においては、導電帯下０．１〜０．６ｅＶにおける界面準位密度は、２×１０１１ｃｍ―２／ｅＶ以下であり、特に０．２〜０．６ｅＶにおいては、１×１０１１ｃｍ−２／ｅＶ以下であった。これらの値は、通常の熱酸化膜で報告されている界面準位よりも、２桁近く小さい。
【００４１】
実施例２によれば、Ｎａその他金属不純物がＳｉＯ２中にもたされることがない状況下で、ＳｉＯ２を融液状態から固化させることができるので、Ｎａその他可動イオンによらず、界面準位密度を低減させることができる点が優れている。また、そのＳｉＯ２の絶縁破壊耐性も高いことが判明した。
【実施例３】
【００４２】
実施例３では、本発明にかかるｎ型ＳｉＣ−ＭＯＳキャパシタの作製方法について説明する。前記実施例１、２と同様に、ｐ型ＭＯＳキャパシタやｎチャネルまたはｐチャネルのＭＯＳＦＥＴ等も作製できる。また、実施例３では、実施例１、２との違いを中心に説明する。
実施例３で用いる熱処理装置は、ＳｉＣエピタキシャル成長装置のシリカガラス製反応管の中に、内部をくりぬいた高純度グラファイト製断熱材を置き、その中に多結晶ＳｉＣコートした高純度グラファイトサセプタを設置して、本発明にかかるＳｉＯ２用熱処理装置としたものである。このグラファイトサセプタは水平に溝が切られており、その溝に沿って、多結晶ＳｉＣの基板が設置されている。この多結晶ＳｉＣ基板の上に、本発明にかかるＳｉＣ基板試料とダミー基板（ダミー基板が上流側）が設置される。前記グラファイトサセプタは、熱容量が大きい断熱材に囲まれているので、簡単には温度が下がらない。そこで、多結晶ＳｉＣ基板だけを、たとえばアルミナ製のトング（ピンセットの巨大なもの）で引き出す。多結晶ＳｉＣ基板の熱容量はグラファイトサセプタの熱容量に比べて極めて小さいので、急冷される。実施例３の熱処理プロファイルは、実施例１と同様である。
【００４３】
実施例１と同様の熱処理プロファイル（大気圧の高純度Ａｒ（Ｈｅ等ほかの不活性ガスでもよい）のような非酸化性雰囲気で）を施したＳｉＣ−ＭＯＳキャパシタの、組成、電流電圧特性、容量電圧特性は、実施例２とほぼ同等であった。
実施例３の熱処理では、Ｎａその他金属不純物がＳｉＯ２中にもたされることがない状況下で、ＳｉＯ２を融液状態から固化させることができるので、Ｎａその他可動イオンによらず、界面準位密度を低減させることができる。また、そのＳｉＯ２の絶縁破壊耐性も高い。また、実施例２に比べて、水蒸気爆発する危険がなく、多数の試料を同時処理できる実用性の高い熱処置装置であることが特徴である。
【実施例４】
【００４４】
実施例４では本発明にかかるｎ型ＳｉＣ−ＭＯＳキャパシタの作製方法について説明する。前記実施例１〜３と同様に、ｐ型ＭＯＳキャパシタやｎチャネルまたはｐチャネルのＭＯＳＦＥＴ等も作製できる。実施例４では、前記実施例１〜３との違いを中心に説明する。前記実施例１〜３では、ＳｉＣ基板試料はいずれの場合でも融液状態に昇温され、急冷される熱処理プロファイルを有するが、実施例４では、融液状態より低い温度に昇温され、急冷されるところが大きく異なる。この点について、以下詳細に説明する。
【００４５】
実施例４では、実施例３と同様の熱処理装置を用いる。実施例３との違いは、熱処理時に非酸化性雰囲気ガスとしてＡｒとともに、ＳｉＨ４を流すことである。ＳｉＨ４流量が大きすぎると、温度によって、多結晶Ｓｉが堆積するか、液体状のＳｉが付着するかのいずれか（まとめて、Ｓｉが付着するという）となるが、致命的な問題ではない。なぜならば、Ｓｉが付着した場合は、イオン照射を起こすことなくフッ素ラジカルを生成する中圧プラズマを用いて選択的に除去することができるし、形成したＳｉＯ２をＭＯＳＦＥＴ等のゲート絶縁膜として用いる場合には、ゲートポリシリコンとして流用することができるからである。実施例３と同様に、ダミー基板は試料よりも上流に置かれる。
【００４６】
実施例４では、実施例３と同様の熱処理装置を用いて、ＳｉＣ基板試料を、たとえば、Ａｒを０．１ｓｌｍとＳｉＨ４を０．１〜１．０ｓｌｍを流しながら、１４４０℃まで昇温する。１４４０℃で所定時間保持後、一旦ＳｉＣ基板試料を低温部に引き出して急冷した後、１１４０℃に設定しなおした加熱部に再挿入して徐冷する。１１４０℃の徐冷温度での１５分保持以降の処理は実施例１と同様である。
【００４７】
実施例４の熱処理温度の上限は１４５０℃である。１４５０℃を超えるとＳｉＯ２の蒸気圧が大きくなりすぎるので好ましくないからである。熱処理温度の下限は１２５０℃である。１２５０℃未満では、ＳｉＯ２中のＳｉの拡散速度が小さくなり、効率的な面から実用性が無いからである。
実施例４では、１４４０℃で熱処理を行ったＳｉＣ基板試料でも、ＳｉＯ２の形成方法に関係なく、Ｃ（炭素）の混入もサブオキサイドも、さらに実施例１で説明したようなＳｉＯ２の微結晶の発生も確認できなかった。また、同じ処理温度での界面準位密度を実施例３と比較すると、前記１４４０℃を１２９０℃に変更した熱処理としたＳｉＣ基板試料も含めて、実施例４による方が、界面準位密度が小さかった。換言すれば、実施例３の場合の１７４０℃のように高温にしなくても、界面準位密度を低減できることが特徴である。
【００４８】
実施例４ではシリコン生成気体としてシランガスを用いたが、その他のシリコン水素化物気体などを用いることもできる。その他のシリコン生成気体としてはＳｉＣを酸化しないものであれば、Ｓｉの蒸発気体、ＳｉＣを酸化しないＳｉ酸化物気体などを用いることができる。
実施例４によれば、ＳｉＯ２中をＳｉが拡散してくるので、界面準位密度を高めるようなＳｉＯ２の微結晶の発生がなく、拡散Ｓｉが炭素不純物やサブオキサイドと反応して除去される結果、界面準位密度が小さくなると考えられる。また、前記実施例１〜３と比べて、１７４０℃のような異常な高温を用いなくても界面準位密度を低減できる利点がある。
【実施例５】
【００４９】
実施例５では、図１に要部断面図を示すｎチャネル横型ＭＯＳＦＥＴについて説明する。ＳｉＣ基板１上に、ｐ型ボディー領域２がＳｉＣエピタキシャル成長により形成され、その表面の一部にｎ＋型ソースコンタクト領域３とｐ＋型ボディーコンタクト領域４が隣接して設けられ、これらにソース電極８がオーミック接触している。ｐ型ボディー領域２の表面層で、前記ｎ＋型ソースコンタクト領域３に対してＭＯＳチャネル１０を介して対向する位置には、ｎ＋型ドレインコンタクト領域５が設けられる。この、ｎ＋型ドレインコンタクト領域５にドレイン電極９がオーミック接触している。ｎ＋型ソースコンタクト領域３とｎ＋型ドレインコンタクト領域５の間のコンダクタンスは、ＭＯＳチャネル１０によって制御される。ｐ型ボディー領域２の表面で、ＭＯＳチャネル１０が形成されることになる部分の表面には、ゲート酸化膜６を介して、ゲート電極７が設けられる。
【００５０】
このｎチャネル横型ＭＯＳＦＥＴの製造方法を説明する。４Ｈ−ＳｉＣの（０００１）Ｓｉおよび（０００−１）Ｃ面８度オフ基板ならびに（１１−２０）面ジャスト面基板を用意する。基板の伝導型と抵抗率は適宜選択することができる。この上に、たとえばアクセプタ密度２×１０１７ｃｍ−３のｐ型ＳｉＣ層を、厚さ２μｍ、エピタキシャル成長により形成する。次に、適当なマスク材料として、たとえば１．５μｍ厚さの堆積ＳｉＯ２をパターニングして、ｎ＋型ソースコンタクト領域３とｎ＋型ドレインコンタクト領域５のために、表面から深さ、たとえば０．２μｍまでの範囲に、平均密度１×１０２１ｃｍ−３のボックスプロファイルとなるように、ＳｉＣ基板試料をたとえば８００℃に加熱した上で、リンをイオン注入する。同様に、適当なマスク材料をパターニングして、ｐ＋ボディーコンタクト領域４のために、表面から深さ、たとえば０．２μｍまでの範囲に、平均密度１×１０２１ｃｍ−３のボックスプロファイルとなるように、ＳｉＣ基板試料をたとえば５００℃に加熱した上で、アルミニウムをイオン注入する。マスク材料を除去した後、１８００℃のＡｒ雰囲気中で活性化のためのアニールを行って、ｎ＋ソースコンタクト領域３、ｐ＋ボディーコンタクト領域４、ｎ＋ドレインコンタクト領域５を形成する。ｐ型エピタキシャル成長層のうち、イオン注入されなかった部分は、ｐ型ボディー領域２となる。この際、好ましくは、ｐ型ボディー領域２の表面をカーボンでキャップをしておくと、表面が荒れるのを防止できてよい。
【００５１】
次に、前記実施例２〜４に記載のいずれかのＳｉＯ２の形成方法および本発明の熱処理方法を用いてゲート酸化膜６を形成する。ゲート酸化膜６の厚さは、８０ｎｍ程度にそろえた。続いて、リンを高濃度にドープしたポリシリコンを堆積し（アンドープポリシリコンを堆積してからリンをドライブインしてもよい）、エッチバックしてゲート電極７を形成する。前記実施例４に記載の方法によりゲート酸化膜６を形成する場合、最初からポリシリコンが堆積している時は、そのポリシリコンを流用してゲート電極７を形成してもよい。ゲート酸化膜６の所定の部分をエッチングして、開口部にＮｉをスパッタ成膜してパターニングして、ソース電極８とドレイン電極９とする。その後、Ａｒ雰囲気中で１０００℃に加熱して、オーミック接触を得る。なお、上記の面方位（オフ角を含む）、ドーピング密度、膜厚・注入深さ等は、例示的なものにすぎない。
【００５２】
作製した図１に示すｎチャネル横型ＭＯＳＦＥＴのチャネル移動度は、ＳｉＯ２を１７４０℃で熱処理したもので、２００〜３００ｃｍ２／Ｖｓの値が得られた。従来の方法によりゲート酸化膜を形成した場合には、面方位にもよるが、１〜１４０ｃｍ２／Ｖｓ程度であった（Ｎａ等の金属不純物が含まれているものを除く）から、実施例５によれば、高いチャネル移動度が得られることが分かる。実施例５では、界面準位の原因となる炭素不純物やサブオキサイドが除去されているから、高いチャネル移動度が得られるのだと思われる。この実施例５では、プレーナゲート横型ＭＯＳＦＥＴとしたが、トレンチゲート横型ＭＯＳＦＥＴとしてもよい。
【実施例６】
【００５３】
実施例６は、図２に要部断面図を示したｎチャネル縦型ＭＯＳＦＥＴである。高濃度のｎ型４Ｈ−ＳｉＣを主表面とする基板１１上に、高濃度のｎ型フィールドストッピング層１２、低濃度のｎ型ドリフト層１３が順次形成されている。ｎ型ドリフト層１３の一部には、ｐ型ボディー領域１４が形成されており、主表面のうち、ｎ型ドリフト層１３が半導体表面に現れているのは、ＪＦＥＴ領域１７の部分だけである。ｐ型ボディー領域１４の一部には、高濃度のｎ＋型ソースコンタクト領域１５と高濃度のｐ型ボディーコンタクト領域１６が隣接して設けられ、これらにソース電極２３がオーミック接触している。基板１１の反対側の主面には、ドレイン電極２２がオーミック接触している。ｎ＋型ソースコンタクト領域１５とドレイン電極２２の間のコンダクタンスは、ＭＯＳチャネル２０によって制御される。ｐ型ボディー領域１４のうち、少なくともＭＯＳチャネル２０を生成すべき部分の表面には、ゲート酸化膜１８を介して、ゲート電極１９が設けられる。実際には、高耐圧を実現するため、デバイス端部に周知の電界緩和構造（図示せず）が施されているが、本発明には直接関係しないことであるので、その電界緩和機構の詳細な説明は省略する。
【００５４】
このｎチャネル縦型ＭＯＳＦＥＴの製造方法を以下説明する。４Ｈ−ＳｉＣ（０００１）Ｓｉおよび（０００−１）Ｃ面８度オフ基板１１を用意する。これらの基板１１に、エピタキシャル成長により、ｎ型フィールドストッピング層１２（ドナー密度０．５〜１０×１０１７ｃｍ−３）を約２μｍ、ｎ型ドリフト層１３（ドナー密度約１．３×１０１６ｃｍ−３）を約８．９μｍ、この順に成膜する。次に、ｎ型ドリフト層１３の表面に適当なマスク材料を適切にパターニングして用い、ｐ型ボディー領域１４を形成するために、表面からたとえば１．９μｍまでの深さの範囲に、平均密度２×１０１７ｃｍ−３のボックスプロファイルとなるように、ＳｉＣ基板１１をたとえば５００℃に加熱した上で、アルミニウムをイオン注入する。半導体表面でのアルミニウム密度が同じであれば、ボックスプロファイルに代えて、深さ方向に向かってアルミニウム密度が増加するようにしてもよい。
【００５５】
続いて、ｎ型ドリフト層１３の表面に適当なマスク材料を適切にパターニングして用い、ｎ＋型ソースコンタクト領域１５の形成のために、表面から０．４μｍまでの深さの範囲に、平均密度１×１０２１ｃｍ−３のボックスプロファイルとなるように、ＳｉＣ基板１１をたとえば８００℃に加熱した上で、リンをイオン注入する。同様に、適当なマスク材料を適切にパターニングして用い、ｐ＋型ボディーコンタクト領域１６の形成のために、表面から０．４μｍまでの範囲に、平均密度１×１０２１ｃｍ−３のボックスプロファイルとなるように、試料をたとえば５００℃に加熱した上で、アルミニウムをイオン注入する。マスク材料を除去した後、１８００℃のＡｒ雰囲気中で活性化アニールを行って、ｐ型ボディー領域１４、ｎ＋型ソースコンタクト領域１５、ｐ＋型ボディーコンタクト領域１６を形成する。この際、好ましくは、カーボンでキャップをしておくと、表面が荒れるのを防止できてよい。
【００５６】
次に、ゲート酸化膜１８の所定の部分をエッチングして、開口部にＮｉをスパッタ成膜してパターニングして、ソース電極２３とする。基板１１の反対側の主面にも、酸化膜を除去した上で、Ｎｉをスパッタ成膜してドレイン電極２２とする。その後、Ａｒ雰囲気中で１０００℃に加熱して、オーミック接触を得る。なお、上記の面方位（オフ角を含む）、ドーピング密度、膜厚・注入深さ等は、例示的なものにすぎない。実施例６での設計耐圧は、１．２ｋＶである。
【００５７】
作製した縦型ＭＯＳＦＥＴのオン抵抗は８．８〜９．０ｍΩｃｍ２であった。同一ウエハ内にＭＯＳＦＥＴとともに同時に作製した評価用のＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）から求めたＭＯＳチャネル部２０以外の抵抗が８．５ｍΩｃｍ２程度であったから、ＭＯＳＦＥＴのオン抵抗は８．８〜９．０ｍΩｃｍ２から差し引いたチャネル抵抗は０．３〜０．５ｍΩｃｍ２となり、全体のオン抵抗に対するチャネル抵抗成分の比率は５％程度まで低減できていることが分かる。
【００５８】
従来、ＳｉＣ製の縦型ＭＯＳＦＥＴにおいては、チャネル抵抗成分がオン抵抗の３０〜５０％を占めていたから、本発明にかかる実施例６によれば、チャネル抵抗比率が大きく低減できている。
以上のように、実施例６によれば、界面準位の原因となる炭素不純物やサブオキサイドが除去されているから、チャネル移動度が高くなり、チャネル抵抗が小さくなり、全体としてオン抵抗が小さくすることができる。
【実施例７】
【００５９】
実施例７では、図３に要部断面図を示すｎチャネルトレンチＭＯＳＦＥＴについて説明する。高濃度のｎ型ＳｉＣ面を主表面とする基板３１上に、高濃度のｎ＋型フィールドストッピング層３２、低濃度のｎ型ドリフト層３３、ｎ型電流広がり層３４、ｐ型ボディー領域３５、高濃度のｎ＋型ソースコンタクト領域３６、高濃度のｐ型ボディコンタクト領域３７が順次形成されている。ｎ＋型ソースコンタクト領域３６の表面から、ｐ型ボディー領域３５とｎ型電流広がり層３４とｎ型ドリフト層３３を貫いて、ｎ＋型フィールドストッピング層３２にまで達するトレンチ３８が形成されている。トレンチ３８の壁面のうち、ｐ型ボディー領域３５およびｐ型ボディー領域３５に隣接するｎ＋型ソースコンタクト領域３６とｎ型電流広がり層３４の一部に接する部分には、ゲート酸化膜３９を介して、ゲート電極４０が設けられている。トレンチ３８のうち、ゲート電極４０より下方は、ＳｉＯ２を主成分とする埋め込み絶縁物４７によって満たされている。トレンチ３８のうち、ゲート電極４０より上方ならびにｎ＋型ソースコンタクト領域３６の表面の一部には、層間絶縁膜４４が接するように形成されている。
【００６０】
ｎ＋型ソースコンタクト領域３６の、基板面に沿った方向の表面にはソース電極４６がオーミック接触されるように形成されている。このソース電極４６は、前記層間絶縁膜４４の上を覆って、隣接するセルのｎ＋型ソースコンタクト領域３６と接している。ソース電極４６のうち一部は、高濃度のｐ＋型ボディーコンタクト領域３７と接しており、ｐ＋型ボディーコンタクト領域３７はｐ型ボディー領域３５に食い込んでいる。基板３１の裏面には、ドレイン電極４５がオーミック接触している。さらに、実際のデバイスでは、デバイス端部に図示しない電界緩和構造が施されているが、本発明の理解のためには必ずしも必要ではないので、その説明を省略する。前述の図３に示すトレンチ縦型ＭＯＳＦＥＴの製造方法について以下、詳細に説明する。
【００６１】
（０００１）Ｓｉ８度オフ面を主面とするｎ型の４Ｈ−ＳｉＣ基板３１、または（０００−１）Ｃ８度オフ面を主面とするｎ型４Ｈ−ＳｉＣ基板（以降、基板と略す）を用意する。基板の実効ドナー密度は、１×１０１８ｃｍ−３台である。基板の厚みは、４００μｍ前後である。
エピタキシャル成長法により、基板３１の上にｎ型フィールドストッピング層３２、ｎ型ドリフト層３３、ｎ型電流広がり層３４、ｐ型ボディー層３５およびｎ＋型ソースコンタクト層をこの順に成膜する。
【００６２】
上記エピタキシャル成長工程の次に、ＴＥＯＳとＯ２を原料ガスとするプラズマＣＶＤ法によりソースコンタクト層側の表面に約２μｍの厚さのＳｉＯ２を堆積し、フォトリソグラフィ工程とプラズマエッチングによりイオン注入用ＳｉＯ２マスクを形成する。１０００℃〜１２００℃のウェット雰囲気で、所定の時間、たとえば３０分間の熱酸化を行い、厚さ約１０μｍのスクリーン酸化膜を形成する。
【００６３】
この基板試料を５００℃に加熱し、表面から０．４μｍまでの深さに、平均密度が１．５×１０２１ｃｍ−３のボックスプロファイルとなるように、アルミニウムをイオン注入する。再びフォトレジストを塗布し、これをＡｒフロー中で約８００℃に加熱して炭化することによって、カーボンキャップとする。この状態で、Ａｒフロー中で約１８００℃で５分間保持することによって、イオン注入により導入されたアルミニウムを活性化する。Ｏ２フロー中で約８００℃で１時間保持して、カーボンキャップを除去する。
【００６４】
ここまでの工程により、ソースコンタクト層の一部にボディーコンタクト領域３７が形成される。ソースコンタクト層の残りの部分は、ソースコンタクト領域３６となる。
プラズマＣＶＤ法によりボディーコンタクト領域３７側の表面に約３．７μｍの厚さのＳｉＯ２を堆積後、フォトリソグラフィ工程とプラズマエッチングによってＳｉＯ２のトレンチ形成用マスクパターンを形成する。ＳＦ６とＯ２を反応性ガスとするＩＣＰプラズマエッチング（ＲＩＥ）によりフィールドストッピング層３４に達するトレンチ３８を形成する。ＳｉＣのエッチング速度とＳｉＯ２のエッチング速度の比（選択比）は最大で２．３程度になるので、約３．７μｍの厚さのＳｉＯ２をマスクとすれば、深さが８μｍ弱のフィールドストッピング層に達するトレンチ３８を容易に形成できる。約４０ｎｍの厚さの犠牲酸化膜を形成し、続いて除去することにより、トレンチ内表面を正常化する。
【００６５】
トレンチ３８にＳｉＯ２またはＳｉＯ２を主成分とする絶縁物を埋め込む。ＳｉＯ２の埋め込まれた後に、ＳｉＯ２は昇温されて溶融状態にされて緻密化されるので、ＳｉＯ２の形成段階では、ＳｉＯ２の総体積がトレンチ３８の総体積よりも大きければよいのであって、トレンチ３８内に均一にまたは緻密に堆積される必要もないので、簡略化した堆積方法を採用することができる。
【００６６】
次に、前記実施例２または３に記載の熱処理方法によって、堆積したＳｉＯ２を１７４０℃まで加熱する。このときに、ＳｉＯ２は、融液状態となるので、トレンチ３８内部に流れ込む。温度が下がると、ＳｉＯ２は固化するので、トレンチ３８が均一に埋められる。次に、ＳｉＣ主表面をエッチストップ面とした研磨により、平坦化を行う。研磨剤として、シリカを用いるとＳｉＯ２は削りられるが、ＳｉＣはシリカよりはるかに硬いので、ほとんど削られない。ただし、研磨により温度が上がってくると、ＳｉＣ表面が酸化されて削られることになるから、あまり温度が上がらないように注意する必要がある。
【００６７】
ＳｉＣ表面上に残っているＳｉＯ２が十分平坦であって、その膜厚が何らかの検出方法（エリプソメトリ等で）で分かっているならば、研磨しなくても、ＣＨＦ３等を用いてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりＳｉＯ２を削ってもよい。最後に、ＳｉＯ２を所定の深さまでエッチバックして、トレンチ３８に埋め込んだ絶縁物４７を完成させる。このためには、ＣＨＦ３を反応性ガスとして、プラズマエッチングすればよい。ＳｉＯ２とＳｉＣの選択比は４０以上となる条件も存在するので、主表面にＳｉＣが露出していても差し支えない。ただし、ＳｉＣの表面ではＣＨＦ３は重合膜を形成する場合もあるので、後からＯ２プラズマにより除去する必要がある場合もある。
【００６８】
ＴＥＯＳとＯ２を原料ガスとするプラズマＣＶＤ法によりトレンチの側壁面に、約１００ｎｍの厚さのＳｉＯ２を形成する。１３００℃の１０％Ｎ２希釈Ｎ２Ｏで１時間の高温処理を行い、トレンチ側壁面のＳｉＯ２をゲート酸化膜３９とする。
１３００℃での高温熱処理は、ゲート絶縁膜だけでなく、トレンチに埋め込まれたＳｉＯ２、すなわち埋め込み絶縁物や、ゲート酸化膜の堆積前に主面上に残っていたＳｉＯ２についても、耐圧が向上し、界面特性が向上する効果をもたらすので、好ましい。
【００６９】
これ以降の工程は、ＳｉＣに対するコンタクトがＮｉであることと、１０００℃程度の高温アニールを行うことを除いて、ＳｉのトレンチＭＯＳＦＥＴの作製プロセスとほとんど同じである。上記ゲート酸化膜形成工程の次に、高濃度のリンを含むポリシリコンを堆積してトレンチ３８を埋める。そのポリシリコンを所定の深さまでエッチバックして、ゲート電極４０を形成する。層間絶縁膜４４を堆積し、コンタクトホールを形成し、スパッタにより層間絶縁膜上と裏面とにＮｉを成膜し、ソース電極４６、ドレイン電極４５を形成する。ゲートパッドおよびソース電極上にＡｌ膜を形成するとトレンチＭＯＳＦＥＴが完成する。
【００７０】
このようにして作製したトレンチＭＯＳＦＥＴは、平均耐圧をやや向上させることができた。これは、トレンチ３８の側壁面内でのＳｉＯ２／ＳｉＣの界面準位が減少したために、トレンチ３８に埋め込んだ絶縁物４７が見かけ上有している負の固定電荷が減少したことによると考えられる。
以上のように、実施例７によれば、トレンチ３８の側壁面内におけるＳｉＯ２／ＳｉＣの界面準位が減少するので、耐圧が向上する。また、トレンチ３８に絶縁物４７を埋め込む工程が簡略化される。
【図面の簡単な説明】
【００７１】
【図１】図１は、実施例５にかかる横型ＭＯＳＦＥＴの要部断面図を示す。
【図２】図２は、実施例６にかかる縦型ＭＯＳＦＥＴの要部断面図を示す。
【図３】図３は、実施例７にかかるトレンチＭＯＳＦＥＴの要部断面図を示す。
【符号の説明】
【００７２】
１、１１、３１        ＳｉＣ基板
２、１４、３５        ｐ型ボディー領域
３、１５，３６        ｎ＋型ソースコンタクト領域
４、１６、３７        ｐ＋型ボディー領域
５、                  ｎ＋型ドレインコンタクト領域
６、１８、３９        ゲート酸化膜
７、１９、４０        ゲート電極
８、２３、４６        ソース電極
９、２２，４５        ドレイン電極
１０、２０、４１      ＭＯＳチャネル
１２、３２            ｎ＋型フィールドストッピング層
１３、３３            ｎ型ドリフト層
１７、                ＪＦＥＴ領域
２１、４４            層間絶縁膜
３４、                ｎ型電流拡がり層
３８、                トレンチ
４７、                埋め込み絶縁物。
【図１】
2007287992.tif 000003
【図２】
2007287992.tif 000004
【図３】
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