(57)【要約】【課題】  ゲート電極間の短絡の防止、及びキャパシタ下部電極に起因する容量絶縁膜のリーク電流増大防止が可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板１００上にアモルファスシリコン膜１０２を形成し、アモルファスシリコン膜１０２の表面に、アモルファスシリコン膜１０２の表面のマイグレーションを防止するストッパ膜１０を形成し、その後、アモルファスシリコン膜１０２の表面からストッパ膜１０を除去する。ストッパ膜１０により、アモルファスシリコン膜１２０形成後に、低圧の反応室内で長時間保持されても、アモルファスシリコン膜の表面マイグレーションを防止し、表面上の微小なシリコン核が２次成長することを抑制する。【選択図】          図３
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【特許請求の範囲】
【請求項１】
半導体基板上にアモルファスシリコン膜を形成する第１のステップと、
前記アモルファスシリコン膜の表面に、前記アモルファスシリコン膜の前記表面のマイグレーションを防止するストッパ膜を形成する第２のステップと、
前記アモルファスシリコン膜の表面から前記ストッパ膜を除去する第３のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２のステップを同一反応室内で連続的に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アモルファスシリコン膜形成用の反応ガスを前記反応室内に導入することにより前記アモルファスシリコン膜を形成し、その後前記反応ガスを前記反応室から排気した直後に、前記反応室内に前記ストッパ膜形成用のガスを導入することにより、前記ストッパ膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ストッパ膜がシリコン酸化膜であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ストッパ膜形成用のガスが不活性ガスと酸素ガスとの混合ガスであり、前記ストッパ膜がシリコン酸化膜であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記混合ガスに含まれる前記酸素ガスの濃度が１〜５％であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記シリコン酸化膜の酸素濃度が１×１０２１〜１×１０２２ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記シリコン酸化膜の膜厚が０．５〜１．５ｎｍであることを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記シリコン酸化膜を、温度４５０〜５５０℃、圧力２５〜１２０Ｐａの雰囲気において形成することを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２のステップの後、前記反応室内の圧力を１〜９０Ｐａに保持し、前記反応室内及び前記反応室へガスを供給する配管内のガスの排気及び不活性ガスパージを行うことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第３のステップの後、前記アモルファスシリコン膜上に金属膜を形成する第４のステップと、
前記金属膜及び前記シリコン膜をパターニングしてゲート電極を形成する第５のステップとを備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第３のステップの後、前記アモルファスシリコン膜に対しＨＳＧ化処理を行う第４のステップとを備えることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、ゲート電極やキャパシタ下部電極の形成にアモルファスシリコン膜を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年半導体装置の高集積化、微細化が進み、例えば、ＤＲＡＭ（Dynamic Random Access Memory）においては、すでに１Ｇｂｉｔ大容量メモリのＤＲＡＭの量産が開始されており、さらに２Ｇｂｉｔの大容量メモリが実用化されている。ＤＲＡＭメモリセルの基本構造は、１つのゲートトランジスタと１つのキャパシタから構成されている。ポリシリコンは、ゲートトランジスタのゲート電極材及びキャパシタの下部電極材としてすでに使用されている。ＤＲＡＭの設計ルールは、例えば１Ｇｂｉｔ  ＤＲＡＭでは０．１１μｍであり、さらに２Ｇｂｉｔ  ＤＲＡＭでは０．０８４μｍとなり、加工寸法の微細化が年々進んでいるのが現状である。それに伴いゲート電極やキャパシタ電極のポリシコンの表面や界面の状態、膜厚均一性、加工形状寸法に関しては精密な制御が要求され、膜厚や加工寸法の変動は製品の電気的性能のばらつきとして顕在化するので、ゲート電極やキャパシタ電極のポリシコンに関しては、アモルファス（非晶質）状態での表面や界面の状態制御が今後益々重要となる。
【０００３】
特に従来使用しているリン（Ｐ）をドープしたポリシリコンの形成方法に関しては、膜厚の均一性が良くかつ、表面状態を良く（Ｐドープによる表面荒れや表面凹凸が少なくなるように）する為に、５００℃付近の比較的低温でアモルファスシリコンを形成した後、熱処理をしてポリシリコン化する方法が採用されている。
【０００４】
ゲート電極を例に上げると、ＤＲＡＭメモリセルなどに用いられるＭＯＳＦＥＴにおいては、処理速度の高速化および、低消費電力の要求からゲート電極の低抵抗化が必須となる。この為、従来はポリシリコン膜上にタングステンシリサイド（ＷＳｉ）を積層するポリサイド構造が採用されていたが、近年は、高融点金属材料（例えばタングステン（Ｗ））を積層するポリメタル構造のゲート電極（ポリメタルゲート）が採用されている。
【０００５】
ＤＲＡＭのポリメタルゲートは、まず、半導体基板上のゲート絶縁膜上に、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法により、アモルファスのシリコン膜を成膜し、その上に金属膜（例えばＷなど）及びキャップ絶縁膜を形成した後、キャップ絶縁膜をゲート電極形状にフォトマスクでパターニング後、金属膜及びシリコン膜をドライエッチ加工することにより形成される。アモルファスシリコン膜は、金属膜形成前、あるいは形成後に行われる熱処理によって多結晶化され、ポリシリコン膜となる。なお、アモルファスシリコンを多結晶化することにより形成されたポリシリコン膜も、アモルファスシリコン膜と同様、表面に凹凸がほとんど無いため、微細加工に適している。
【０００６】
しかしながら、アモルファスシリコン膜を用いることにより、以下のような問題が発生する。
【０００７】
アモルファスシリコン膜成膜直後、その成膜に用いたモノシラン（ＳｉＨ４）等の反応ガス及び未反応ガス（またはそれらの混合ガス）をＬＰ−ＣＶＤ装置の反応室から排気し、反応室を不活性ガスによりパージする。一方、反応室に反応ガスを供給するガス配管内に残存した未反応のＳｉＨ４ガス（ラインガス）も排気と不活性ガスパージ（ガスラインパージ）を行う必要がある。この為、半導体基板（Ｓｉウェハ）は成膜後すぐに反応室から取り出すことができない。特に、近年ガス配管を含むガス供給システムユニットは、ガス流量の精密制御が必要な為、複雑な構造となっている。ガスラインパージが不十分であると、ガス供給システムユニット内のデッドスペースに未反応ガスが残存し、供給システムユニット内、または、成膜初期に反応管のノズル部で気相反応により微小なパーティクルが発生してしまうこととなる。このため、ガスラインパージでは、ガス供給システムユニット内に未反応ガスが残らないように十分な注意を要し、パージと排気を複数回、繰り返し行い、比較的長時間（例えば３０〜４０分程度）、時間をかけて完全に供給システムユニット内からガスを排気する必要がある。この比較的長時間の間、反応室内は、約１〜９０Ｐａの低圧に保持される。一方、成膜後の低圧力下ではアモルファスシリコン膜の表面には微小なシリコンの核が形成され易く、また、比較的長時間、低圧状態の環境にあると、このアモルファスシリコン膜の表面が非常にマイグレ―ションしやすい状態となり、シリコンの微小核は次第に成長（２次成長）する。この状態の部分断面図を図１３（ａ）に示す。図１３（ａ）に示すように、半導体基板３００上のゲート絶縁膜３０１上に成膜されたアモルファスシリコン膜３０２ａの表面には、大きなシリコン核３０２ｎが複数形成されてしまう。
【０００８】
このような表面に複数のシリコン核３０２ｎが形成されたシリコン膜３０２（アモルファスシリコン膜３０２ａあるいはこれを多結晶化したポリシリコン膜）上に金属膜３０３及びキャップ絶縁膜３０４を形成すると、図１３（ｂ）に示すように、その上に積層される金属膜及びキャップ絶縁膜３０４もシリコン膜３０２の表面の凹凸状態がそのまま反映されて成膜される。金属膜やその上の絶縁膜の積層構造になることによってその凹凸が増幅（レンズ効果）される為、大きく見える。
【０００９】
従って、このようなシリコン膜３０２、金属膜３０３及びキャップ絶縁膜３０４の積層膜を異方性エッチングによりパターニングして、図１３（ｃ）に示すようにゲート電極３０５を形成した場合、ゲート電極３０５の下部に、ゲート電極のパターンからはみ出してシリコン膜３０２及び金属膜３０３がエッチングしきれずに残ってしまうこととなる。シリコン核３０２ｎは、その粒径ｄ（図１３（ｂ）参照）が８０〜１００ｎｍ程度まで成長することが確認されており、従って、特にゲート電極の間隔ｓ（図１３（ｃ）参照）が例えば１００ｎｍ程度と微細である場合、隣接するゲート電極３０５同士が短絡してしまう問題が発生する。
【００１０】
また、シリンダ型キャパシタの下部電極の例を上げると、近年、ＤＲＡＭセルなどに用いられるキャパシタにおいては２Ｇｂｉｔ以上の大容量メモリではチップサイズの縮小化が進み、キャパシタ容量を従来レベルに保持したまま高集積化を達成する要求が益々強まる状況にある。キャパシタの容量は絶縁膜の材料に高誘電体を採用し、またキャパシタ内の表面積を確保するなどして対応しているが、メモリセルを構成する各キャパシタを限られた領域内において高密度で配列しなければならなくなり、キャパシタ下部電極のポリシリコンの薄膜化が必須となる。キャパシタ下部電極のポリシリコンの形成方法は、基本的には、上述したポリメタルゲート電極のポリシリコンと同じである。すなわち、まず、アモルファスの状態でシリコン膜を形成し、その後、熱処理を行ってポリシリコン化する。ただし、ゲート電極のポリシリコンの場合は、ポリシリコン上に金属膜を積層するのに対して、キャパシタ下部電極のポリシリコン上には容量絶縁膜が積層される構造となる。また、より大きな静電容量を確保するために、下部電極の表面がＨＳＧ（Hemi Spherical Grain：半球状グレイン）化される。下部電極の表面をＨＳＧ化するには、まず、アモルファス状態で形成される必要がある。その後、上記と同様、比較的長時間、比較的低圧下で保持されることとなるため、アモルファスシリコン膜の表面マイグレーションが起こり、表面においてシリコン核が２次成長することにより、アモルファスシリコン膜表面上に凹凸が発生することとなる。従って、次の工程において、アモルファスシリコン膜の表面をＨＳＧ化する際、ＨＳＧの形状が一様に整わず、大きいサイズのものや小さいサイズのものが形成されてしまう。特に、アモルファスシリコン膜上ですでに２次成長していたシリコン核はさらに異常に大きくなってしまうこととなる。今後のさらなる微細化に伴い、下部電極となるアモルファスシリコン膜の膜厚がさらに薄くなると、ＨＳＧの形状及び大きさのばらつき、表面の不均一な凹凸によって、下部電極に部分的な電界集中が起こり易くなり、その上に形成される容量絶縁膜のリーク電流の増大が懸念される。
【特許文献１】特開昭６３−４６７０号公報
【特許文献２】特開２０００−１５０５０９号公報
【特許文献３】特開２０００−１７４０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、ゲート電極間の短絡の防止、及びキャパシタ下部電極に起因する容量絶縁膜のリーク電流増大防止が可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、半導体基板上にアモルファスシリコン膜を形成する第１のステップと、前記アモルファスシリコン膜の表面に、前記アモルファスシリコン膜の前記表面のマイグレーションを防止するストッパ膜を形成する第２のステップと、前記アモルファスシリコン膜の表面から前記ストッパ膜を除去する第３のステップとを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、アモルファスシリコン膜形成後、その表面を覆うストッパ膜を形成することにより、アモルファスシリコン膜形成後に、低圧の反応室内で長時間保持されても、アモルファスシリコン膜の表面マイグレーションを防止し、表面上の微小なシリコン核が２次成長することを抑制することができる。従って、アモルファスシリコン膜の表面に凹凸がほとんど形成されず、表面の滑らかな状態でアモルファスシリコン膜を保持することが可能となる。
【００１４】
従って、このアモルファスシリコン膜をポリメタルゲートに用いる場合、アモルファスシリコン膜上に金属膜を形成する前にストッパ膜を除去することにより、表面の滑らかなアモルファスシリコン膜（熱処理が行われている場合はポリシリコン膜）上に金属膜を形成することができ、シリコン膜及び金属膜の積層膜のパターニングが容易となり、ゲート電極間の短絡を抑制することが可能となる。
【００１５】
また、上記のアモルファスシリコン膜をキャパシタの下部電極として用いる場合、ＨＳＧ化処理を行う前にストッパ膜を除去することにより、表面に凹凸のほとんど無い状態のアモルファスシリコン膜に対してＨＳＧ化処理を行うことができるため、形成される複数の半球状のグレインの大きさ及び形状をほぼ均一にすることができ、下部電極の局部的な電界集中が防止され、容量絶縁膜のリーク電流を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
［第１の実施形態］
【００１７】
まず、第１の実施形態として、本発明をポリメタルゲート電極に適用した例につき説明する。
【００１８】
図１乃至６は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す部分断面図である。
【００１９】
まず、図１に示すように、半導体基板１００に既存のＳＴＩ（Shallow Trench Isolation）形成技術等を使って、素子分離絶縁膜１００ｉを形成し、次に、熱酸化法により全面にゲート絶縁膜１０１を形成する。
【００２０】
次に、図２に示すように、ゲート絶縁膜１０１上にシリコン膜１０２を非晶質（アモルファス）の状態で形成する。このとき、シリコン膜１０２は、不純物をドープしたシリコン膜及び不純物をドープしていないシリコン膜のいずれを用いてもよい。
【００２１】
続いて、図３に示すように、アモルファスシリコン膜１０２の表面に、アモルファスシリコン膜１０２形成後の表面マイグレーションを抑制して、微小核の２次成長を防止するためのストッパ膜としてシリコン酸化膜１０を形成する。シリコン酸化膜１０の厚さは、約０．５ｎｍ以上に設定することが好ましい。これは、シリコン酸化膜１０の膜厚が０．５ｎｍ未満であると、アモルファスシリコン膜の表面マイグレーションを抑制するストッパとしての機能が不十分となるおそれがあるためである。また、ストッパ膜としての機能が十分であれば、その膜厚は極端に厚くする必要はなく、その後除去する際に除去残りが生じて、シリコン膜１０２とこの上に形成する金属膜１０３（図４参照）との間の導電性が不十分となることを避けるため、１．５ｎｍ以下とすることが好ましい。
【００２２】
次に、図４に示すように、シリコン酸化膜１０を酸洗浄により除去した後、アモルファスシリコン膜１０２の上に金属膜１０３を形成する。金属膜１０３は、ＷＳｉ（タングステンシリサイド）膜１０３ａ、ＷＮ（窒化タングステン）膜１０３ｂ及びＷ（タングステン）膜１０３ｃの積層膜によって構成されている。この積層膜は、まず、ＣＶＤ法により、アモルファスシリコン膜１０２上にＷＳｉ膜１０３ａを堆積し、次に、ＷＳｉ膜内に残存した塩素やフッ素等のガスを外部へ放出させる、いわゆるデガス処理として、約９００℃、Ｎ２雰囲気で約１分の熱処理（ＲＴＡ：Rapid Thermal Annealing）を行った後、スパッタ法により、ＷＮ（窒化タングステン）膜１０３ｂ及びＷ（タングステン）膜１０３ｃをこの順で堆積することにより形成される。なお、上記ＷＳｉ膜１０３ａのデガスのための熱処理によって、同時にシリコン膜１０２に含まれる不純物が活性化されると共に、シリコン膜１０２が非晶質から多結晶へと結晶状態が変わる。
【００２３】
次に、図５に示すように、金属膜１０３上にシリコン窒化膜１０４ａ及びシリコン酸化膜１０４ｂの積層膜からなるキャップ絶縁膜１０４を形成する。
【００２４】
次に、フォトリソグラフィー技術により、キャップ絶縁膜１０４をゲート電極形状にパターニングし、パターニングされたキャップ絶縁膜１０４をマスクとして、金属膜１０３及びシリコン膜１０２の積層膜をドライエッチで加工することにより、図６に示すように、ポリメタルゲート電極１０５が完成する。
【００２５】
ここで、図２及び３の工程につき、詳細に説明する。アモルファスシリコン膜１０２及びシリコン酸化膜１０は、以下のようにして、同一ＣＶＤ装置内で連続して形成する。
【００２６】
まず、図１に示す状態の半導体基板１００をＬＰ−ＣＶＤ装置内の所定の温度に設定されている反応室に導入した後、反応室内を真空に排気する。反応室内は約４５０〜５５０℃の温度範囲での所望の温度に設定しており、半導体基板１００導入後、反応室内の温度が安定したところで、圧力制御用の弁を全開に保ったまま、モノシラン（ＳｉＨ４）ガスを約１８００〜２０００ｃｃ／ｍｉｎの流量で流し、約３０〜１２０秒（好ましくは６０秒）の間ガス流量の安定を待つ。次に、圧力制御用の弁を制御して圧力を上げ、反応室の圧力を約８０〜１２０Ｐａ（好ましくは９０Ｐａ）にする。この状態で、フォスヒィン（ＰＨ３）ガスを、約１８０〜１９０ｃｃ／ｍｉｎの流量で流し、約２×１０２０〜６×１０２０ａｔｏｍｓ／ｃｍ３の濃度のリンを含有するシリコン膜（ドープドアモルファスシリコン膜）１０２を所望厚さまで（約２０〜１００ｎｍ）堆積する。この時、シリコン膜に不純物をドープしない場合（ノンドープ）はフォスヒィン（ＰＨ３）ガスを流す必要はない。ここで、ノンドープのシリコン膜１０２を形成した場合は、後の工程において、イオン注入等により不純物のドーピングを行う。
【００２７】
続いて、シリコン膜１０２の成膜に用いた反応ガス（モノシランガス及びフォスフィンガス）の導入を停止した後、反応室内から反応ガスを直ちに排気する。その後、反応室内に、酸素（Ｏ２）ガスをＡｒガス等の不活性ガスで約１〜５％に希釈した混合ガスを、流量約３０００ｃｃ／ｍｉｎで約６０〜１８０秒で流すことにより、アモルファスシリコン膜１０２の表面にシリコン酸化膜１０を形成する。このとき、反応室内の温度は約４５０〜５５０℃に保持し、反応室内の圧力は約２５〜１２０Ｐａとする。このようにして形成されたシリコン酸化膜１０は、シリコン膜１０２の最表面に形成された極薄い酸化膜層となる。
【００２８】
ここで、酸素（Ｏ２）ガスの濃度を１〜５％に設定しているのは、酸素（Ｏ２）ガスの濃度が薄すぎると、アモルファスシリコン膜１０２の表面マイグレーションにより微小核が２次成長するのを抑えることが不十分で、ストッパ膜として有効に機能しないシリコン酸化膜１０が形成されるおそれがあり、反対に酸素（Ｏ２）ガスの濃度が濃すぎると、シリコン酸化膜１０が厚く形成された後の酸洗浄による除去の制御性が低下するおそれがあるからである。これに対し、上記の条件で形成される薄い酸化膜は、暴露される酸化雰囲気が比較的低温かつ分圧の低い条件であることから、シリコン膜１０２の最表面にしか形成されず、且つ０．５〜１．５ｎｍ程度の非常に薄い酸化膜となる。このときのシリコン酸化膜の酸素濃度は、約１×１０２１〜１×１０２２ａｔｏｍｓ／ｃｍ３となる。このようにして、アモルファスシリコン膜１０２の表面マイグレーションを抑止し、微小なシリコン核の２次成長を防止することが可能な薄いシリコン酸化膜１０を形成することができる。
【００２９】
シリコン酸化膜１０を形成した後、反応室から酸素ガスとＡｒガスの混合ガスを排気し、続いて、反応室内を不活性ガス（Ｎ２ガス）によりパージする。さらに、反応室に反応ガスを供給するガス配管内に残存したラインガスの排気と不活性ガスによるパージ（ガスラインパージ）を行う。ガスラインパージは、ベントラインを介し排気とパージとを複数回繰り返し行う。その後、反応室内を大気圧に復帰させた後、図３に示す状態の半導体基板１００を反応室より取り出す。上記ガスラインパージには、３０〜４０分程度の時間を要し、その間、半導体基板１００は約1〜９０Ｐａの低圧状態の反応室内にて保持されることとなるが、本実施形態によれば、ガスラインパージを行う前に、アモルファスシリコン膜１０２の表面にシリコン酸化膜１０を形成しているため、アモルファスシリコン膜１０２が表面マイグレーションするのを抑制でき、微小なシリコン核の２次成長を防止することができる。
【００３０】
すなわち、アモルファスシリコン膜１０２の成膜直後、この成膜に用いた反応ガスを反応室から排気している間に、アモルファスシリコン膜１０２の表面に微小なシリコン核が形成される。この状態で、さらにガスラインパージを行い、反応室内を低圧に保持したままにしていると、その微小なシリコン核はアモルファスシリコン膜１０２の表面マイグレーションにより次第に成長（２次成長）することになるが、本実施形態によれば、この微小核が大きく成長する前にアモルファスシリコン膜１０２の表面をシリコン酸化膜１０で覆うことにより、シリコン核がそれ以上大きく成長することを防止することができる。２次成長する前の微小なシリコン核は、その上に形成する金属膜１０３及びキャップ絶縁膜１０４の表面状態にほとんど影響を与えず、金属膜１０３及びキャップ絶縁膜１０４は、表面に実質的に凹凸の無い状態で成膜することが可能であるため、その後のパターニング、ドライエッチ加工を良好に行うことができ、ゲートとゲートの電極同士の短絡を防止することができる。
［第２の実施形態］
【００３１】
次ぎに、第２の実施形態として、本発明をシリンダ型キャパシタの下部電極に適用した例につき説明する。
【００３２】
図７〜１２は、本実施形態に係る半導体装置の製造方法の各工程を示す部分断面図であり、キャパシタの下部電極部分までの形成工程を示している。
【００３３】
図７に示すように、半導体基板２００に既存のＳＴＩ形成技術等を使って、素子分離絶縁膜２００ｉを形成し、全面にゲート絶縁膜２０１を形成した後、素子領域にトランジスタのゲート電極２０５および拡散層２０６を形成する。次に、全面に層間絶縁膜２０７を形成した後、拡散層２０６に接続するコンタクトプラグ２０８を形成する。次に、エッチングストッパ膜２０９及びシリンダ型キャパシタを形成するためのシリンダ層間膜２１０をこの順で形成する。シリンダ層間膜２１０は、シリコン酸化膜で形成される。
【００３４】
次に、図８に示すように、図示しないマスクを用い、エッチングストッパ膜２０９をストッパとしてシリンダ層間膜２１０をエッチングして開口を形成する。その後、開口底部に残存したエッチングストッパ膜２０９を除去して、コンタクトプラグ２０８の上部を露出させ、キャパシタの下部電極の型となるシリンダホール２１１を形成する。
【００３５】
次に、図９に示すように、シリンダホール２１１内及びシリンダ層間膜２１０上に、キャパシタの下部電極の下地電極となる不純物がドープされたアモルファスシリコン膜２１２と、後にＨＳＧ化の対象となるノンドープのアモルファスシリコン膜２１３をこの順に形成する。さらに、アモルファスシリコン膜２１２及び２１３を成膜したのと同一の反応室内において、アモルファスシリコン膜２１３上にアモルファスシリコン膜２１３の表面マイグレーションを抑制するためのストッパ膜としてシリコン酸化膜２０を形成する。シリコン酸化膜２０の成膜条件等は、上記第１の実施形態と同様である。また、シリコン酸化膜２０の膜厚は上記第１の実施形態と同様に約０．５〜１．５ｎｍに設定することが好ましい。
【００３６】
次に、半導体基板を反応室から取り出した後、図１０に示すように、シリンダ層間膜２１０上のアモルファスシリコン膜２１２，２１３及びシリコン酸化膜２０をエッチバックして除去する。
【００３７】
次に、図１１に示すように、シリンダホール２１１内のシリコン酸化膜２０（図１０参照）を酸洗浄により除去し、続いて、図１２に示すように、シリンダホール２１１内のアモルファスシリコン膜２１３に対し、ＨＳＧ化処理を行う。これにより、アモルファスシリコン膜２１３の表面に複数の半球状グレイン２１３ｇが形成される。次に、ＰＨ３ガス等の雰囲気で約６５０〜７５０℃のアニールを行い、アモルファスシリコン膜２１２及び２１３をポリシリコン化するとともに、シリコン膜２１３（半球状グレイン２１３ｇ）の表面にリンをドープする。これにより、表面に半球状グレイン２１３ｇを備えたシリコン膜２１２及び２１３からなるキャパシタ下部電極が完成する。なお、シリコン酸化膜２０の除去は、アモルファスシリコン膜２１２及び２１３をエッチバックする前に行っても良い。
【００３８】
このように、第２の実施形態においても、アモルファスシリコン膜２１２及び２１３の成膜後、この成膜に用いた反応ガスを反応室から排気している間にアモルファスシリコン膜２１３の表面に形成される微小なシリコン核が、アモルファスシリコン膜２１３の表面マイグレーションにより２次成長して大きく成長する前に、アモルファスシリコン膜２１３の表面をシリコン酸化膜２０で覆っていることにより、シリコン核がそれ以上大きく成長することを防止することができる。従って、アモルファスシリコン膜２１３に対しＨＳＧ化処理を行う前にシリコン酸化膜２０を除去することにより、表面にほとんど凹凸の無い状態のアモルファスシリコン膜２１３に対してＨＳＧ化処理ができるため、形成される複数の半球状グレイン２１３ｇの大きさ及び形状をほぼ均一にすることができる。これにより、下部電極の局部的な電界集中を防止でき、その上に形成される容量絶縁膜のリーク電流増大を抑制することが可能となる。
【００３９】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４０】
例えば、アモルファスシリコン膜の表面マイグレーションを抑制するストッパ膜１０及び２０として、上記実施形態では薄いシリコン酸化膜を用いたが、マイグレーションを抑制することができる膜であれば他の膜を用いることも可能である。
【００４１】
また、シリコン酸化膜１０及び２０を形成する際に、酸素ガスを希釈するために用いる不活性ガスは、Ａｒのほか、ヘリウムガス（Ｈｅ）、窒素ガス（Ｎ２）、ネオン（Ｎｅ）クリプトン（Ｋｒ）、キセノン（Ｘｅ）などを用いることも可能である。
【００４２】
また、ストッパ膜１０及び２０の形成においては、酸素ガスの代わりに、例えばＮ２Ｏガスを用いてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態による半導体装置の製造方法の一工程（素子分離絶縁膜１００ｉの形成〜ゲート絶縁膜１０１の形成）を示す部分断面図である。
【図２】本発明の第１の実施形態による半導体装置の製造方法の一工程（アモルファスシリコン膜１０２の形成）を示す部分断面図である。
【図３】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０の形成）を示す部分断面図である。
【図４】本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０の除去〜金属膜１０３の形成）を示す部分断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法の一工程（キャップ絶縁膜１０４の形成）を示す部分断面図である。
【図６】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲート電極１０５の形成）を示す部分断面図である。
【図７】本発明の第２の実施形態による半導体装置の製造方法の一工程（素子分離絶縁膜２００ｉの形成〜シリンダ層間膜２１０の形成）を示す部分断面図である。
【図８】本発明の第２の実施形態による半導体装置の製造方法の一工程（シリンダホール２１１の形成）を示す部分断面図である。
【図９】本発明の第２の実施形態による半導体装置の製造方法の一工程（アモファスシリコン膜２１２，２１３の形成〜シリコン酸化膜２０の形成）を示す部分断面図である。
【図１０】本発明の第２の実施形態による半導体装置の製造方法の一工程（シリンダ層間膜上のアモルファスシリコン膜２１２，２１３及びシリコン酸化膜２０のエッチバック除去）を示す部分断面図である。
【図１１】本発明の第２の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜２０の除去）を示す部分断面図である。
【図１２】本発明の第２の実施形態による半導体装置の製造方法の一工程（アモルファスシリコン膜２１３のＨＳＧ化）を示す部分断面図である。
【図１３】従来の半導体装置の製造方法による問題点を説明するための部分断面図である。
【符号の説明】
【００４４】
１０，２０      シリコン酸化膜（ストッパ膜）
１００，２００，３００      半導体基板
１００ｉ，２００ｉ      素子分離絶縁膜
１０１、２０１，３０１      ゲート絶縁膜
１０２、２１２，２１３，３０２      シリコン膜
１０３，３０３      金属膜
１０３ａ      ＷＳｉ膜
１０３ｂ      ＷＮ膜
１０３ｃ      Ｗ膜
１０４，３０４      キャップ絶縁膜
１０４ａ      シリコン窒化膜
１０４ｂ      シリコン酸化膜
１０５，２０５，３０５      ゲート電極
２０６      拡散層
２０７      層間絶縁膜
２０８      コンタクトプラグ
２０９      エッチングストッパ膜
２１０      シリンダ層間膜
２１１      シリンダホール
２１３ｇ      半球状グレイン
３０２ａ      アモルファスシリコン膜
３０２ｎ      シリコン核
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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