(57)【要約】【課題】ＳＯＩ基板を用いることなく、絶縁体上に配置された電界効果型トランジスタ下にバックゲート電極を形成する。【解決手段】半導体基板１１上に第１半導体層１２および第２半導体層１３を形成した後、第１半導体層１２をエッチング除去することで半導体基板１１と第２半導体層１３との間に空洞部２０を形成し、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成してから、空洞部２０内に埋め込み導電体層３０を形成する。【選択図】図９
2007134366.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にエピタキシャル成長にて形成された半導体層と、
絶縁層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に埋め込まれた埋め込み導電体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記絶縁層は熱酸化膜、前記埋め込み導電体層は不純物がドープされた多結晶半導体、金属または金属の窒化物または合金であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記埋め込み導電体層と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部の上下面に絶縁膜を形成する工程と、
前記絶縁膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
化学的気相成長法にて前記空洞部内に埋め込まれた埋め込み導電体層を形成することを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、
前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、
等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を選択的に除去する工程とを備えることを特徴とする請求項４から６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、
前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、
前記導電体層の全面をバックエッチングすることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を除去する工程とを備えることを特徴とする請求項４から６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【０００４】
また、電界効果型トランジスタの微細化に対応しつつ、電界効果型トランジスタの高速化および低消費電力化を両立させるために、ＳＯＩトランジスタにバックゲート構造またはダブルゲート構造を持たせる方法がある。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。さらに、バックゲート構造、ダブルゲート構造を実現するには、プロセス的、コスト的に難易度が高いとの欠点も有している。
【０００６】
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
一方、非特許文献１に開示された方法では、バックゲート構造またはダブルゲート構造をＳＯＩトランジスタに持たせることが難しいという問題があった。
【０００７】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に配置された電界効果型トランジスタ下にバックゲート電極もしくはダブルゲート電極を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、絶縁層に上下を挟まれるようにして前記半導体基板と前記半導体層との間に埋め込まれた埋め込み導電体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【０００９】
これにより、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、半導体基板と半導体層との間に埋め込み導電体層を埋め込むことで、ＳＯＩトランジスタ下にバックゲート電極を配置することができる。このため、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、ＳＯＩトランジスタの閾値電圧をバックゲート電極によって、制御することが可能となる。この結果、コスト増を抑制した上で、トランジスタの動作時のオン電流を増大させることが可能となり、ＳＯＩトランジスタの高速化を図ることが可能となるとともに、待機時のリーク電流を低減させることが可能となる。結果、高速動作と待機時の消費電力の低減を両立させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記絶縁層は熱酸化膜、前記埋め込み導電体層は不純物がドープされた多結晶半導体、金属または金属の窒化物または合金であることを特徴とする。
これにより、ＣＶＤなどの汎用的な半導体製造プロセスを用いることで、半導体基板と半導体層との間にバックゲート電極を埋め込むことが可能となるとともに、バックゲート電極の低抵抗化を図ることができる。また、半導体層と導電体層との間の絶縁層を熱酸化にて形成することにより、半導体層と導電体層との間の絶縁層の膜厚制御を精度よく行いつつ、半導体層と導電体層との間の絶縁層を薄膜化することができる。このため、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となるとともに、ＳＯＩトランジスタの閾値を低電圧で制御することが可能となり、ＳＯＩトランジスタの低消費電力化を図ることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記埋め込み導電体層と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができる。このため、短チャンネル効果の抑制や、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となり、トランジスタの微細化や、オフ時のリーク電流の低減に有効である。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部の上下面に絶縁膜を形成する工程と、前記絶縁膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程とを備えることを特徴とする。
【００１３】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を支持体にて覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持体にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露出させる開口部を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、絶縁膜にて上下が挟まれるようにして空洞部内に埋め込まれた埋め込み導電体層を形成することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、製造工程の煩雑化を抑制しつつ、第２半導体層下にバックゲート電極を形成することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極を配置することができ、コスト増を抑制しつつ、電界効果型トランジスタの動作時の高速化および待機時の低消費電力化の両立を図ることができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、化学的気相成長法にて前記空洞部内に埋め込まれた埋め込み導電体層を形成することを特徴とする。
これにより、汎用的な半導体製造プロセスを用いることで、導電体層の埋め込み性を確保しつつ、半導体基板と半導体層との間にバックゲート電極もしくはダブルゲート電極を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極もしくはダブルゲート電極を配置することができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を選択的に除去する工程とを備えることを特徴とする。
【００１７】
これにより、埋め込み導電体層を空洞部内に埋め込むために、半導体基板上の全面に導電体層が堆積された場合においても、埋め込み導電体層を空洞部内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。特に、異方性エッチングと等方性エッチングを適宜組み合わせることで、側壁部に形成された導電体層も含めて効果的に導電体層をエッチング除去することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、前記導電体層の全面をバックエッチングすることで、前記第２半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を除去する工程とを備えることを特徴とする。
【００１９】
これにより、埋め込み導電体層を空洞部内に埋め込むために、半導体基板上の全面に導電体層が堆積された場合においても、単に導電体層の全面をバックエッチングすることで、埋め込み導電体層を空洞部内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。この場合も、異方性エッチングと等方性エッチングを適宜組み合わせることで、側壁部に形成された導電体層も含めて効果的に導電体層をエッチング除去することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１２（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１２（ｂ）は、図１（ａ）〜図１２（ａ）のＡ１−Ａ１´〜Ａ１２−Ａ１２´線でそれぞれ切断した断面図、図１（ｃ）〜図１２（ｃ）は、図１（ａ）〜図１２（ａ）のＢ１−Ｂ１´〜Ｂ１２−Ｂ１２´線でそれぞれ切断した断面図である。
【００２１】
図１において、半導体基板１１上にはエピタキシャル成長にて第１半導体層１２が形成され、第１半導体層１２上にはエピタキシャル成長にて第２半導体層１３が形成されている。なお、第１半導体層１２は、半導体基板１１および第２半導体層１３よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１２および第２半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１２としてＳｉＧｅ、第２半導体層１３としてＳｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１３との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１３との間の選択比を確保することができる。また、第１半導体層１２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層１２および第２半導体層１３の膜厚は、例えば、１〜２００ｎｍ程度とすることができる。
【００２２】
そして、第２半導体層１３の熱酸化により第２半導体層１３の表面に下地酸化膜１４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。
【００２３】
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、下地酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、半導体基板１１の一部を露出させる溝１６を形成する。なお、半導体基板１１の一部を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝１６の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。
【００２４】
次に、図３に示すように、ＣＶＤなどの方法によって、第１半導体層１２および第２半導体層１３の側壁にキャップ層１７を形成する。ここで、キャップ層１７としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層１２および第２半導体層１３の側壁にキャップ層１７が形成された状態で、第１半導体層１２および第２半導体層１３の一部を熱酸化する。ここで、キャップ層１７を形成した後で、第１半導体層１２および第２半導体層１３の熱酸化を施すことで、第１半導体層１２に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第２半導体層１３の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。同時に、第１半導体層１２に含まれる成分にて周囲が汚染されることを抑制することができる。
【００２５】
次に、図４に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝１６内に埋め込まれた支持体１８を成膜する。なお、支持体１８は、溝１６内における第１半導体層１２および第２半導体層１３の側壁にも成膜され、第２半導体層１３を半導体基板１１上で支持することができる。基板全体を覆うように形成された支持体１８は、第２半導体層１３の撓み等を抑制して、平坦性を保ったまま第２半導体層１３を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体１８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。
【００２６】
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１８、酸化防止膜１５、下地酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、第１半導体層１２の一部を露出させる溝１９を形成する。ここで、溝１９の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。
【００２７】
なお、第１半導体層１２の一部を露出させる場合、第１半導体層１２の表面でエッチングを止めるようにしてもよいし、第１半導体層１２をオーバーエッチングして第１半導体層１２に凹部を形成するようにしてもよい。あるいは、溝１９内の第１半導体層１２を貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１２のエッチングを途中で止めることにより、溝１９内の半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１２をエッチング除去する際に、溝１９内の半導体基板１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝１９内の半導体基板１１のオーバーエッチングを抑制することができる。
【００２８】
次に、図６に示すように、溝１９を介してエッチングガスまたはエッチング液を第１半導体層１２に接触させることにより、第１半導体層１２をエッチング除去し、半導体基板１１と第２半導体層１３との間に空洞部２０を形成する。
ここで、溝１６内に支持体１８を設けることにより、第１半導体層１２が除去された場合においても、第２半導体層１３を半導体基板１１上で支持することが可能となるとともに、溝１６とは別に溝１９を設けることにより、第２半導体層１３下の第１半導体層１２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１３の品質を損なうことなく、第２半導体層１３と半導体基板１１との間に空洞部を形成することが可能となる。
【００２９】
なお、半導体基板１１および第２半導体層１３がＳｉ、第１半導体層１２がＳｉＧｅの場合、第１半導体層１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１１および第２半導体層１３のオーバーエッチングを抑制しつつ、第１半導体層１２を除去することが可能となる。また、第１半導体層１２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３０】
また、第１半導体層１２をエッチング除去する前に、陽極酸化などの方法により第１半導体層１２を多孔質化するようにしてもよいし、第１半導体層１２にイオン注入を行うことにより、第１半導体層１２をアモルファス化するようにしてもよいし、半導体基板１１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層１２のエッチングレートを増大させることが可能となり、第１半導体層１２のエッチング面積を拡大することができる。
【００３１】
次に、図７に示すように、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成する。これにより、第２半導体層１３下に形成される絶縁膜２１の膜厚制御を精度よく行いつつ、絶縁膜２１を薄膜化することができる。このため、絶縁膜２１を介してＳＯＩトランジスタの裏面側からＳＯＩトランジスタのチャネルのポテンシャルを効率よく制御することができ、ＳＯＩトランジスタの閾値を低電圧で制御することが可能となり、ＳＯＩトランジスタの低消費電力化を図ることができる。
【００３２】
また、第２半導体層１３上に酸化防止膜１５を設けることで、第２半導体層１３の表面が熱酸化されることを防止しつつ、第２半導体層１３の裏面側に絶縁膜２１を形成することが可能となり、第２半導体層１３の膜減りを抑制することが可能となる。
なお、図７の方法では、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に絶縁膜２１を成膜させるようにしてもよい。これにより、第２半導体層１３の膜減りを防止しつつ、半導体基板１１と第２半導体層１３との間の空洞部２０内の上下面に酸化膜以外の材料を成膜させることが可能となり、絶縁膜２１の誘電率を増大させることを可能として、ＳＯＩトランジスタのチャネルのポテンシャルの支配力を向上させることができる。
【００３３】
なお、絶縁膜２１の材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。あるいは、絶縁膜２１の材質として、例えば、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。
【００３４】
また、溝１６、１９の配置位置を第２半導体層１３の素子分離領域に対応させることにより、第２半導体層１３の横方向および縦方向の素子分離を行うことが可能となるとともに、溝１６内に支持体１８を埋め込むことにより、第２半導体層１３を半導体基板１上で支持する支持体１８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００３５】
次に、図８に示すように、絶縁膜２１が形成された空洞部２０内にＡＬＤ、ＣＶＤなどの方法にて導電膜を埋め込むことにより、絶縁膜２１が形成された空洞部２０内に埋め込み導電体層３０を形成する。なお、埋め込み導電体層３０としては、例えば、Ｂ、Ａｓ、Ｐなどの不純物がドープされた多結晶半導体を用いるようにしてもよいし、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｚｒなどの金属を用いるようにしてもよいし、ＴａＮ、ＴｉＮなどの金属窒化物を用いるようにしてもよいし、Ｗシリサイド、Ｎｉシリサイドなどの合金を用いるようにしてもよい。
【００３６】
これにより、汎用的な半導体製造プロセスを用いることで、埋め込み導電層３０をバックゲート電極等として機能させることが可能となるとともに、埋め込み導電層３０の埋め込み性を確保しつつ、第２半導体層１３下に埋め込み導電層３０を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極等を配置することができる。
【００３７】
次に、図９に示すように、ウェットエッチングまたはプラズマエッチングなどの等方性エッチングあるいは異方性エッチングあるいはそれらを適宜組み合わせて用いながら、埋め込み導電層３０を選択的にエッチングすることにより、第２半導体層１３下に埋め込み導電層３０を残したまま支持体３０の表面および側壁ならびに第２半導体層１３の側壁の埋め込み導電層３０を除去する。
【００３８】
なお、導電体層の全面を等方性エッチング、もしくは等方性エッチングと異方性エッチングを適宜組み合わせて用いながら、バックエッチングすることで、第２半導体層１３下に埋め込み導電体層３０が残るようにして支持体３０の表面および側壁ならびに第２半導体層１３の側壁の導電体層を除去するようにしてもよい。これにより、埋め込み導電体層３０を空洞部２０内に埋め込むために、半導体基板１１上の全面に導電体層が堆積された場合においても、単に導電体層の全面をバックエッチングすることで、埋め込み導電体層３０を空洞部２０内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。
【００３９】
あるいは、半導体基板１１上の全面に堆積された導電層を酸化処理し、支持体３０の表面および側壁ならびに第２半導体層１３の側壁の導電層を絶縁酸化膜化しても良い。例えば、導電層に多結晶シリコンを用いた場合には、酸化処理にて、支持体３０の表面および側壁ならびに第２半導体層１３の側壁の多結晶シリコンをシリコン酸化膜に変化させることができる。
【００４０】
次に、図１０に示すように、ＣＶＤなどの方法により支持体１８上の全面が覆われるようにして溝１９内に埋め込まれた埋め込み絶縁膜２２を成膜する。なお、埋め込み絶縁膜２２としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１１に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁膜２２、支持体１８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜１４および酸化防止膜１５を除去することにより、第２半導体層１３の表面を露出させる。
【００４１】
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層１３をパターニングすることにより、酸化膜２１の一部を露出させる開口部３１を第２半導体層１３に形成する。そして、第２半導体層１３の表面の熱酸化を行うことにより、第２半導体層１３の表面にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された第２半導体層１３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１３上にゲート電極２４を形成する。
【００４２】
次に、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層１３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層１３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォール２５を形成する。そして、ゲート電極２４およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、サイドウォール２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを第２半導体層１３に形成する。
【００４３】
次に、ＣＶＤなどの方法により、ゲート電極２４上に層間絶縁層３２を堆積する。そして、層間絶縁層３２および絶縁膜２１に埋め込まれ、開口部３０を介して埋め込み導電体層３０に接続されたバックゲートコンタクト電極３３ｄを層間絶縁層３２上に形成する。また、層間絶縁層３２に埋め込まれ、ソース層２６ａ、ドレイン層２６ｂおよびゲート電極２４にそれぞれ接続されたソースコンタクト電極３３ａ、ドレインコンタクト電極３３ｂおよびゲートコンタクト電極３３ｃを層間絶縁層３２上に形成する。
【００４４】
これにより、第２半導体層１３の欠陥の発生を低減させつつ、第２半導体層１３を絶縁膜２１上に配置することが可能となるとともに、絶縁膜２１を介して第２半導体層１３下に埋め込み導電体層３０を配置することができる。この結果、コスト増を抑制した上で、バックゲート電極の電位を制御することで、動作時のトランジスタのオン電流を増大させることが可能となり、ＳＯＩトランジスタの高速化を図ることが可能となるとともに、待機時の消費電力を低減させることが可能となる。
【００４５】
なお、バックゲートコンタクト電極３３ｄを介してゲート電極２４と埋め込み導電体層３０とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極２４とが同電位となるように制御することができ、短チャンネル効果の抑制や、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となり、トランジスタの微細化や、オフ時のリーク電流の低減に有効である。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４７】
１１  半導体基板、１２  第１半導体層、１３  第２半導体層、１４  下地酸化膜、１５  酸化防止膜、１６、１９  溝、１７  キャップ層、１８  支持体、２０  空洞部、２１  絶縁膜、２２  埋め込み絶縁体、２３  ゲート絶縁膜、２４  ゲート電極、２５  サイドウォール、２６ａ  ソース層、２６ｂ  ドレイン層、３０  埋め込み導電体層、３１  開口部、３３ａ  ソースコンタクト、３３ｂ  ドレインコンタクト、３３ｃ  ゲートコンタクト、３３ｄ  バックゲートコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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