(57)【要約】【課題】  本発明は、歩留まりの低下を抑制しながら半導体装置を薄厚化することができる半導体装置の製造方法を提供することを目的とする。【解決手段】  回路パターンが主面に形成されたチップ形成用ウエーハと、チップを搭載するための配線パターンが実装面に形成された基板形成用ウエーハとを、主面と実装面とが対向するように配置し実装するステップと、チップ形成用ウエーハの非主面側を所定量除去することにより、チップ形成用ウエーハの厚さを薄くするステップと、チップ形成用ウエーハ及び基板形成用ウエーハをチップ及び基板に個片化するステップとを備えることを特徴とする。【選択図】  図７
2007005382.tif 000002
【特許請求の範囲】
【請求項１】
回路パターンが主面に形成されたチップ形成用ウエーハと、チップを搭載するための配線パターンが実装面に形成された基板形成用ウエーハとを、前記主面と前記実装面とが対向するように配置し実装するステップと、
前記チップ形成用ウエーハの非主面側を所定量除去することにより、前記チップ形成用ウエーハの厚さを薄くするステップと、
前記チップ形成用ウエーハ及び前記基板形成用ウエーハを前記チップ及び基板に個片化するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記実装を行うステップでは、前記チップ形成用ウエーハにおける前記回路パターンに含まれる接続用電極に、バンプが形成されており、このバンプが前記基板形成用ウエーハの前記配線パターンに接続されるように実装することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記チップ形成用ウエーハと前記基板形成用ウエーハとを実装した後、前記チップ形成用ウエーハと前記基板形成用ウエーハの間に、所定の封止材料を注入するステップをさらに備えることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記個片化を行うステップでは、前記基板形成用ウエーハの非実装面側を、テープ状支持体に貼り付け、前記チップ形成用ウエーハ及び前記基板形成用ウエーハを個片化した上で、前記テープ状支持体から剥離することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記チップ形成用ウエーハの厚さを薄くするステップでは、前記チップ形成用ウエーハの非主面側を所定量除去することにより、前記チップ形成用ウエーハの厚さを２０μｍ以下にすることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体製造プロセスは、回路パターンの形成を行う前工程と後工程に分類され、後工程は、さらに組立工程と検査工程に分類される。
【０００３】
組立工程には、ウエーハの厚さを薄くするバックグラインド工程と、ウエーハをチップに個片化するダイシング工程があり、先にバックグラインド工程を行った後、ダイシング工程を行う方法と、先にダイシング工程を行った後、バックグラインド工程を行う方法とがある。
【０００４】
先にバックグラインド工程を行う方法は、まずウエーハの表面（回路パターンが形成されている面）にバックグラインド用テープを貼り付け、ウエーハの裏面（回路パターンが形成されていない面）を研削した後、バックグラインド用テープを剥離した上で、ウエーハをダイシング用テープに貼り付け、ウエーハをチップに個片化する。
【０００５】
そして、チップをダイシング用テープから剥離するピックアップを行った後、配線パターンが形成された基板にチップを実装する。
【０００６】
先にダイシング工程を行う方法は、まずウエーハの裏面に対していわゆるハーフカットのダイシングを行うことにより、チップの境界線に沿って溝を形成した後、ウエーハの表面にバックグラインド用テープを貼り付け、ウエーハの裏面を研削することにより、ウエーハの厚さを薄くすると共に、ウエーハをチップに個片化する。
【０００７】
そして、チップをバックグラインド用テープから剥離するピックアップを行った後、チップを基板に実装する。
【０００８】
このように、かかる２つの方法のうち、いずれの方法を採用しても、チップを基板に実装するためには、テープからチップを剥離するピックアップを行う必要がある。
【０００９】
ここで、ピックアップを行う方法としては、いわゆるピン方式とピンレス方式がある。
【００１０】
ピン方式とは、突き上げピンと呼ばれるピンによって、テープ越しにチップを押すことにより、チップをテープから剥離した後、移送コレットによってチップを移送し、基板に実装する方式である。このピン方式によれば、厚さが４０μｍ程度のチップを扱うことができる。
【００１１】
ピンレス方式とは、テープによって保持されているチップを、多孔性のポーラステーブル上に載置して保持した後、テープを剥離した上で、上方から移送コレットによってチップを剥離して移送することにより、チップを基板に実装する方式である。このピンレス方式によれば、厚さが２０μｍ程度のチップを扱うことができる。
【００１２】
ところで、近年では、電子機器の薄型化に伴って、チップの厚さも薄くすることが求められている。
【００１３】
しかし、これらピン方式及びピンレス方式のうち、いずれの方式を採用しても、チップの厚さを例えば２０μｍ以下と薄くすると、チップをピックアップする際、チップが破損し易くなる問題が生じ、これにより厚さが２０μｍ以下のチップをピックアップすると歩留まりが低下する問題があった。
【００１４】
さらに、チップをピックアップした後においても、チップの厚さが薄いと、チップの強度が大幅に低下することにより、チップが破損し易く、またチップの反りが大きくなることや、チップが一定の形状を維持することができずに変形し易くなることにより、例えばボイドや位置ずれなどの実装不良が発生するという問題があった。
【００１５】
以下、バックグラインド工程及びダイシング工程に関する文献名を記載する。
【特許文献１】特開２００２−１６４４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、歩留まりの低下を抑制しながら半導体装置を薄厚化することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一態様による半導体装置の製造方法によれば、
回路パターンが主面に形成されたチップ形成用ウエーハと、チップを搭載するための配線パターンが実装面に形成された基板形成用ウエーハとを、前記主面と前記実装面とが対向するように配置し実装するステップと、
前記チップ形成用ウエーハの非主面側を所定量除去することにより、前記チップ形成用ウエーハの厚さを薄くするステップと、
前記チップ形成用ウエーハ及び前記基板形成用ウエーハを前記チップ及び基板に個片化するステップと
を備えることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置の製造方法によれば、歩留まりの低下を抑制しながら半導体装置を薄厚化することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
図１〜図７に、本発明の実施の形態による半導体装置の製造方法を示す。図１に示すように、まず始めに、半導体製造プロセスの前工程（ウエーハプロセス）を行うことによって回路パターンが形成されたチップ形成用ウエーハ１０を用意する。
【００２１】
チップ形成用ウエーハ１０は、例えばシリコンからなり、直径が２００〜３００ｍｍ程度の円盤状の形状を有し、その厚みは例えば０.１２５〜１.０ｍｍ程度である。このチップ形成用ウエーハ１０には、例えば３００〜４００個程度のチップ２０に対応して、所望の回路パターンが形成されると共に、基板と接続するための突起状の球状電極であるバンプ３０が所定位置に形成されている。
【００２２】
このバンプ３０としては、例えばはんだを用いたはんだバンプや、金（Ａｕ）ワイヤを溶融させてボールを形成し、当該ボールをチップ２０の電極に接合させることにより形成されるスタッド金バンプなどがある。
【００２３】
さらに、図２に示すように、チップ２０搭載用の基板５０を形成するための基板形成用ウエーハ４０を用意する。この基板形成用ウエーハ４０からは、チップ形成用ウエーハ１０におけるチップ２０に対応する形状及び大きさを有する基板５０が、チップ形成用ウエーハ１０に形成されているチップ２０の数に対応するように形成される。
【００２４】
また、各基板５０には、実装に必要な配線パターンが形成されると共に、チップ形成用ウエーハ１０のバンプ３０と接続するための電極（図示せず）が形成されている。
【００２５】
なお、基板形成用ウエーハ４０は、チップ形成用ウエーハ１０と同様に、例えばシリコンからなり、直径が２００〜３００ｍｍ程度の円盤状の形状を有し、その厚みは例えば０.１２５〜１.０ｍｍ程度である。
【００２６】
図３に示すように、チップ形成用ウエーハ１０のうち、バンプ３０が形成されている面側を下方に向けることにより、チップ形成用ウエーハ１０のバンプ３０と、基板形成用ウエーハ４０の電極（図示せず）とを対向させるようにして位置合わせを行う。
【００２７】
図４に示すように、チップ形成用ウエーハ１０のバンプ３０と基板形成用ウエーハ４０の電極とを密着させた後、必要に応じて圧力、熱、超音波などを加えることにより、チップ形成用ウエーハ１０を基板形成用ウエーハ４０に接着及び固定して、フリップチップ実装を行う。
【００２８】
図５に示すように、チップ形成用ウエーハ１０と基板形成用ウエーハ４０の間に存在する隙間に、例えばアンダーフィルなどの封止材料６０を注入する。
【００２９】
図６に示すように、基板形成用ウエーハ４０の非実装面にバックグラインド用テープ７０を貼り付け、チップ形成用ウエーハ１０の裏面（非実装面）１０Ｂを研削することにより、チップ形成用ウエーハ１０の厚さを薄くするバックグラインド工程を実行する。
【００３０】
この場合、例えば裏面研削（ＢＳＧ：Back Side Grinding）と呼ばれる方法を用いて研削することにより、チップ形成用ウエーハ１０の厚さを例えば２０μｍにする。
【００３１】
その後、チップ形成用ウエーハ１０を薄厚化する際に当該チップ形成用ウエーハ１０の裏面１０Ｂ側に形成されたすじを除去するため、ＣＭＰ（Chemical Mechanical Polishing）によって、チップ形成用ウエーハ１０の裏面１０Ｂ側を例えば５μｍ程度除去することにより、チップ形成用ウエーハ１０の厚さを例えば１５μｍ程度にまで薄くする。なお、この場合、ＣＭＰではなく、例えばウエットエッチング、ドライポリッシング、プラズマエッチングなどを用いても良い。
【００３２】
そして、基板形成用ウエーハ４０からバックグラインド用テープ７０を剥離する。
【００３３】
図７に示すように、基板形成用ウエーハ４０の非チップ実装面をダイシング用テープ８０に貼り付けた後、例えばダイヤモンドブレードを用いてダイシングを行うことにより、チップ形成用ウエーハ１０をチップ２０に個片化し、さらに基板形成用ウエーハ４０を基板５０に個片化する。
【００３４】
なお、ウエーハを個片化する方法としては、レーザや劈開（半導体結晶の特定の方向に力を加えて、半導体結晶を結晶面に沿って割ること）による方法を使用しても良い。
【００３５】
そして、基板５０に実装されたチップ２０を、ダイシング用テープ８０から剥離するピックアップを行った後、基板５０の非チップ実装面に、基板５０内部に形成されている例えばスルーホール電極（図示せず）に接続するように、はんだボール（図示せず）を搭載する。
【００３６】
このように本実施の形態によれば、薄厚化されたチップ２０を、所定の厚さを有する基板５０に実装された状態で、ダイシング用テープ８０から剥離することにより、薄厚化されたチップをテープから剥離して基板に実装する場合と比較して、チップ２０が破損することを抑制することができ、また実装不良が発生することを抑制することができる。
【００３７】
また、チップ形成用ウエーハ１０と基板形成用ウエーハ４０とをフリップチップ実装し、これらチップ形成用ウエーハ１０と基板形成用ウエーハ４０の間に封止材料を注入した後、ダイシングを行って個片化することにより、個片化されたチップと基板をフリップチップ実装した後に、封止材料を注入する場合のように、封止材料がチップ周辺にはみ出すことによってフィレットが形成されることがなく、その分、半導体パッケージを小型化することができる。
【００３８】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばフリップチップ実装と封止材料の注入を同時に行っても良い。この場合、チップ形成用ウエーハ１０又は基板形成用ウエーハ４０に封止材料を予め塗布した上で、フリップチップ実装を行えば良い。
【図面の簡単な説明】
【００３９】
【図１】チップ形成用ウエーハの平面図である。
【図２】基板形成用ウエーハの平面図である。
【図３】本発明の実施の形態による半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同半導体装置の製造方法における工程別素子の断面構造を示す縦断面図である。
【符号の説明】
【００４０】
１０  チップ形成用ウエーハ
２０  チップ
３０  バンプ
４０  基板形成用ウエーハ
５０  基板
６０  封止材料
７０  バックグラインド用テープ
８０  ダイシング用テープ
【図１】
2007005382.tif 000003
【図２】
2007005382.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2007005382.tif 000008
【図７】
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