(57)【要約】【課題】  成膜時の温度上昇を抑制しつつ、多元系膜の組成制御を精度よく行えるようにする。【解決手段】  チャンバ１内の真空引きを行いながら、ヒータ６にて蒸着源７を加熱し、半導体ウェハＷの成膜処理を蒸着にて行うとともに、スパッタガスＧ１および反応ガスＧ２をチャンバ１内にそれぞれ供給し、ターゲット２に高周波電圧を印加することにより、チャンバ１内にプラズマＰＺを発生させ、半導体ウェハＷの成膜処理を蒸着にて行いながら、半導体ウェハＷの成膜処理をスパッタにて行うことにより、半導体ウェハＷ上に多元系膜を成膜する。【選択図】      図１
2007067253.tif 000002
【特許請求の範囲】
【請求項１】
成膜対象を大気から隔離するチャンバと、
前記チャンバ内に載置された成膜対象の成膜処理を蒸着にて行う蒸着手段と、
前記蒸着手段による成膜処理中に前記成膜対象の成膜処理をスパッタにて行うスパッタ手段とを備えることを特徴とする成膜装置。
【請求項２】
成膜対象を大気から隔離するチャンバと、
前記チャンバ内の真空引きを行う排気手段と、
前記チャンバ内に蒸着源を保持する保持手段と、
前記蒸着源の加熱を行うことにより前記蒸着源を蒸発させる加熱手段と、
前記チャンバ内に設置されたターゲットと、
前記チャンバ内にガスを供給する供給手段と、
前記ガスを放電させることにより前記ターゲットをスパッタするスパッタ手段とを備えることを特徴とする成膜装置。
【請求項３】
蒸着源およびターゲットが設置されたチャンバ内に半導体ウェハを載置する工程と、
前記蒸着源を加熱することにより、前記半導体ウェハの成膜処理を蒸着にて行う工程と、
前記蒸着による成膜処理中に前記ターゲットのスパッタを行うことにより、成膜対象の成膜処理をスパッタにて行う工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体ウェハに素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜にて素子分離されたアクティブ領域に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタ上に第１層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に第２層間絶縁膜を形成する工程と、
蒸着およびスパッタを併用することにより、水素バリア性または酸素バリア性を持つ多元系膜を第２層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は成膜装置および半導体装置の製造方法に関し、特に、多元系膜の成膜方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、金属膜や絶縁膜などの薄膜を半導体ウェハ上に形成するために、スパッタや蒸着などの方法が用いられている。
また、例えば、特許文献１には、原子層蒸着法にて膜密度が高くて優秀な化学量論的な薄膜を得られるようにするために、基板がローディングされたチャンバに第１反応物を注入して基板上に第１反応物を化学吸着させ、チャンバをパージしたりポンピングしたりして、化学吸着された第１反応物上に物理吸着された第１反応物を取り除き、チャンバに第１反応物を再び注入して基板上に第１反応物を稠密するように化学吸着させる方法が開示されている。
【特許文献１】特開２０００−５４１３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、スパッタにて多元系膜を半導体ウェハ上に形成する方法では、スパッタ収量が元素ごとに異なるため、多元系膜の組成制御ができないという問題があった。例えば、不揮発性メモリの水素バリア膜や酸素バリア膜に用いられるＴｉ−Ａｌ−Ｎ系膜を例に取ると、スパッタ収量がＴｉとＡｌで異なるため、Ｔｉ−Ａｌ−Ｎ系膜の組成制御ができない。また、ＴｉとＡｌでは融点が大幅に異なるため均一な組成の合金ターゲットを得ることができない。この結果、スパッタではＴｉ−Ａｌ−Ｎ系膜の組成を最適化することができないため、Ｔｉ−Ａｌ−Ｎ系膜の水素バリア性や酸素バリア性が劣化するという問題があった。
【０００４】
一方、蒸着にて多元系膜を半導体ウェハ上に形成する方法では、高融点金属を成膜するためには高温が必要となり、成膜に高エネルギーが要求される。さらに、高温の物質が半導体ウェハの表面に付着することから、素子や下地材の耐熱性によって適用することができないという問題があった。
そこで、本発明の目的は、成膜時の温度上昇を抑制しつつ、多元系膜の組成制御を精度よく行うことが可能な成膜装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る成膜装置によれば、成膜対象を大気から隔離するチャンバと、前記チャンバ内に載置された成膜対象の成膜処理を蒸着にて行う蒸着手段と、前記蒸着手段による成膜処理中に前記成膜対象の成膜処理をスパッタにて行うスパッタ手段とを備えることを特徴とする。
これにより、蒸着条件およびスパッタ条件をそれぞれ個別に制御することで多元系膜の組成比を変化させることが可能となるとともに、多元系膜に高融点物質が含まれている場合においても、高融点物質を蒸発させるための高温に加熱する必要がなくなる。このため、成膜時の温度上昇を抑制しつつ、多元系膜の組成制御を精度よく行うことが可能となり、多元系膜の組成を最適化することができる。
【０００６】
また、本発明の一態様に係る成膜装置によれば、成膜対象を大気から隔離するチャンバと、前記チャンバ内の真空引きを行う排気手段と、前記チャンバ内に蒸着源を保持する保持手段と、前記蒸着源の加熱を行うことにより前記蒸着源を蒸発させる加熱手段と、前記チャンバ内に設置されたターゲットと、前記チャンバ内にガスを供給する供給手段と、前記ガスを放電させることにより前記ターゲットをスパッタするスパッタ手段とを備えることを特徴とする。
【０００７】
これにより、同一のチャンバ内で蒸着とスパッタを同時に行うことが可能となり、蒸着条件およびスパッタ条件をそれぞれ個別に制御することで多元系膜の組成比を変化させることができる。このため、スパッタ収量が元素ごとに異なる場合においても、多元系膜の組成制御を精度よく行うことが可能となり、多元系膜の組成を最適化することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、蒸着源およびターゲットが設置されたチャンバ内に半導体ウェハを載置する工程と、前記蒸着源を加熱することにより、前記半導体ウェハの成膜処理を蒸着にて行う工程と、前記蒸着による成膜処理中に前記ターゲットのスパッタを行うことにより、成膜対象の成膜処理をスパッタにて行う工程とを備えることを特徴とする。
【０００８】
これにより、同一のチャンバ内で蒸着とスパッタを同時に行うことが可能となり、蒸着条件およびスパッタ条件をそれぞれ個別に制御することで多元系膜の組成比を変化させることができる。このため、スパッタ収量が元素ごとに異なる場合においても、多元系膜の組成制御を精度よく行うことが可能となり、多元系膜の組成を最適化することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体ウェハに素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜にて素子分離されたアクティブ領域に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタ上に第１層間絶縁膜を形成する工程と、前記層間絶縁膜上に下部電極を形成する工程と、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程と、前記上部電極上に第２層間絶縁膜を形成する工程と、蒸着およびスパッタを併用することにより、水素バリア性または酸素バリア性を持つ多元系膜を第２層間絶縁膜上に形成する工程とを備えることを特徴とする。
【０００９】
これにより、同一のチャンバ内で蒸着とスパッタを同時に行うことが可能となり、蒸着条件およびスパッタ条件をそれぞれ個別に制御することで水素バリア性または酸素バリア性を持つ多元系膜の組成比を変化させることができる。このため、スパッタ収量が元素ごとに異なる場合においても、水素バリア性または酸素バリア性を持つ多元系膜の組成制御を精度よく行うことが可能となり、強誘電体膜を用いた不揮発性メモリの水素バリア性または酸素バリア性を確保することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る成膜装置および半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る成膜装置の概略構成を示す断面図である。
図１において、チャンバ１には、チャンバ１内を排気する排気管１１が設けられるとともに、スパッタガスＧ１および反応ガスＧ２をチャンバ１内にそれぞれ供給する供給管１２、１３が設けられている。また、チャンバ１内には、半導体ウェハＷを保持する静電チャック４が設けられている。また、チャンバ１内には、蒸着源７が入れられた坩堝５が設置されるとともに、蒸着源７を加熱するヒータ６が設けられている。さらに、チャンバ１内には、スパッタ用のターゲット２が配置されるとともに、ターゲット２には高周波電圧を印加する高周波電源３が接続されている。
【００１１】
そして、半導体ウェハＷ上に多元系膜を成膜する場合、半導体ウェハＷをチャンバ１に搬入し、静電チャック４を介して半導体ウェハＷをチャンバ１内に固定する。そして、チャンバ１内の真空引きを行いながら、ヒータ６にて蒸着源７を加熱し、半導体ウェハＷの成膜処理を蒸着にて行う。さらに、スパッタガスＧ１および反応ガスＧ２をチャンバ１内にそれぞれ供給する。なお、スパッタガスＧ１としては、例えば、アルゴンガスを用いることができる。そして、ターゲット２に高周波電圧を印加することにより、チャンバ１内にプラズマＰＺを発生させ、半導体ウェハＷの成膜処理を蒸着にて行いながら、半導体ウェハＷの成膜処理をスパッタにて行うことにより、半導体ウェハＷ上に多元系膜を成膜する。
【００１２】
これにより、蒸着源７の加熱温度、ターゲット２への印加電力および反応ガスＧ２の流量をそれぞれ個別に制御することで多元系膜の組成比を変化させることが可能となるとともに、多元系膜に高融点物質が含まれている場合においても、高融点物質を蒸発させるための高温に加熱する必要がなくなる。このため、成膜時の温度上昇を抑制しつつ、多元系膜の組成制御を精度よく行うことが可能となり、組成が最適化された多元系膜を半導体ウェハＷ上に成膜することができる。
【００１３】
例えば、蒸着源７としてＡｌ、ターゲット２としてＴｉ、反応ガスＧ２としてＮ2を用いることにより、ＴｉとＡｌとＮとの組成比を任意に制御しつつ、半導体ウェハＷ上にＴｉ−Ａｌ−Ｎ膜を成膜することができ、水素バリア膜または酸素バリア膜としてＴｉ−Ａｌ−Ｎ系膜を用いることができる。具体的には、ｘ、ｙを任意に設定することを可能としつつ、ＴｉxＮy−ＴｉＡｌ−ＡｌＮ膜を成膜することができる。
【００１４】
また、蒸着源７としてＢ、ターゲット２としてＷ、反応ガスＧ２としてＮ2を用いることにより、ＢとＷとＮとの組成比を任意に制御しつつ、半導体ウェハＷ上にＢＮ−ＷＮ系膜を成膜することができ、タングステンプラブのバリア膜としてＢＮ−ＷＮ膜を用いることができる。
さらに、蒸着源７としてＳｉ、ターゲット２としてＴａ、反応ガスＧ２としてＮ2を用いることにより、ＴａとＳｉとＮとの組成比を任意に制御しつつ、半導体ウェハＷ上にＴａ−Ｓｉ−Ｎ系膜を成膜することができ、ゲート電極としてＴａ−Ｓｉ−Ｎ系膜を用いることができる。
【００１５】
また、反応ガスＧ２としてＮ2＋Ｏ2やＮ2Ｏなどを用いることにより、酸窒化膜を成膜することもできる。
なお、蒸着と併用するスパッタ方法としては、高周波スパッタの他、直流スパッタ、マグネトロンスパッタ、バイアススパッタなどを用いるようにしてもよい。ここで、装置構成としては、半導体ウェハＷとターゲット２との位置関係は平行平板型でサイドスパッタ方式が好ましい。これにより、パーティクルの発生を抑制することが可能となるとともに、成膜効率を向上させることができる。
【００１６】
図２は、本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
図２において、半導体基板１０１には素子分離絶縁膜１０２が形成されている。そして、素子分離絶縁膜１０２にて素子分離されたアクティブ領域には、ゲート絶縁膜１０３を介してゲート電極１０４が形成されるとともに、ゲート電極１０４を挟み込むように配置されたソース層１０５ａおよびドレイン層１０５ｂが半導体基板１０１に形成されている。
【００１７】
そして、ゲート電極１０４上には層間絶縁膜１０６が形成され、層間絶縁膜１０６上には、強誘電体膜１０８の上下が上部電極１０９および下部電極１０７にて挟み込まれたキャパシタが形成されている。さらに、上部電極１０９上には層間絶縁膜１１０を介してバリア膜１１１が形成され、バリア膜１１１上には層間絶縁膜１１２が形成されている。そして、層間絶縁膜１０６、１１２にはドレイン層１０５ｂを露出させる開口部Ｐ１が形成されるとともに、層間絶縁膜１１０、１１２および強誘電体膜１０８には上部電極１０９の一端および他端をそれぞれ露出させる開口部Ｐ２、Ｐ３が形成されている。
【００１８】
さらに、層間絶縁膜１１２上には配線層Ｈ１、Ｈ２が形成され、配線層Ｈ１は開口部Ｐ１を介してドレイン層１０５ｂに接続されるとともに、開口部Ｐ２を介して上部電極１０９の一端に接続されている。また、配線層Ｈ２は開口部Ｐ３を介して上部電極１０９の他端に接続されている。そして、配線層Ｈ１、Ｈ２上には層間絶縁膜１１３が形成され、層間絶縁膜１１３上にはバリア膜１１４が形成されている。
【００１９】
ここで、バリア膜１１１、１１４としてはＴｉ−Ａｌ−Ｎ系膜を用いることができ、水素バリア性または酸素バリア性をバリア膜１１１、１１４に持たせることができる。また、バリア膜１１１、１１４を形成する場合、蒸着条件およびスパッタ条件をそれぞれ個別に制御しながら同一のチャンバ内で蒸着とスパッタを同時に行うことにより、Ｔｉ−Ａｌ−Ｎ系膜の組成比を任意に変化させることができる。このため、スパッタ収量がＴｉとＡｌで異なる場合においても、Ｔｉ−Ａｌ−Ｎ系膜の組成制御を精度よく行うことが可能となり、強誘電体膜１０８を用いた不揮発性メモリの水素バリア性または酸素バリア性を確保することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る成膜装置の概略構成を示す断面図。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置の構成を示す断面図。
【符号の説明】
【００２１】
１  チャンバ、２  ターゲット、３  高周波電源、４  静電チャック、５  坩堝、６  ヒータ、７  蒸着源、１１  排気管、１２、１３  供給管、Ｗ  半導体ウェハ、１０１  半導体基板、１０２  素子分離絶縁膜、１０３  ゲート絶縁膜、１０４  ゲート電極、１０５ａ  ソース層、１０５ｂ  ドレイン層、１０６、１１０、１１２、１１３  層間絶縁膜、１０７  下部電極、１０８  強誘電体膜、１０９  上部電極、１１１、１１４  バリア膜、Ｈ１、Ｈ２  配線層、Ｐ１、Ｐ２、Ｐ３  開口部
【図１】
2007067253.tif 000003
【図２】
2007067253.tif 000004