(57)【要約】【課題】遅延の段数と制御信号の値が同じになるような制御信号を用いて、可変遅延回路の遅延段数を制御することにより、制御信号の生成を容易に行い、消費電力の低い可変遅延回路、および可変遅延回路を有する半導体集積回路を提供する。【解決手段】１段以上の遅延段からなる遅延回路とセレクタの組を複数縦続接続し、セレクタは、次の組の遅延回路とセレクタへセレクタ出力信号を出力する際に、制御信号を受けて、同じ組の遅延回路の出力信号と前の組のセレクタ出力信号とから選択してセレクタ出力信号とし、回路入力信号が、選択遅延回路のみを通過し、所望の遅延信号を得る可変遅延回路であって、制御信号により、合計が所定の段数となる遅延段の組のセレクタのみが、同じ組の遅延回路の出力信号を選択してセレクタ出力信号とし、他の遅延段の入力が固定値とされる。【選択図】図１
2007295254.tif 000002
【特許請求の範囲】
【請求項１】
１段以上の遅延段からなる遅延回路とセレクタの組を複数縦続接続し、各組のセレクタは、次の組の遅延回路とセレクタへそれぞれセレクタ出力信号を又は出力端子へ回路出力信号を出力する際に、制御信号を受けて、同じ組の遅延回路の出力信号と回路入力信号又は前の組のセレクタ出力信号とから選択してセレクタ出力信号又は回路出力信号とすることにより、回路入力信号が、選択された遅延回路のみを通過し、所望の遅延信号を得る可変遅延回路であって、
前記制御信号により、合計が所定の段数となる遅延段の組のセレクタのみが、同じ組の遅延回路の出力信号を選択してセレクタ出力信号又は回路出力信号とし、かつ、合計が所定の段数となる遅延段以外の遅延段の入力が固定値とされることを特徴とする可変遅延回路。
【請求項２】
１段、２段、４段、・・・、２ｎ−１段の遅延段からなるｎ種類の遅延回路を縦続接続し、前記制御信号を用いて所定の種類の遅延回路を選択し、選択された遅延回路を縦続接続することにより、０段から（２ｎ−１）段までの所望の段数の遅延回路を構成する請求項１に記載の可変遅延回路。
【請求項３】
可変遅延回路を有し、前記可変遅延回路が、１段以上の遅延段からなる遅延回路とセレクタの組を複数縦続接続し、各組のセレクタは、次の組の遅延回路とセレクタへそれぞれセレクタ出力信号を又は出力端子へ回路出力信号を出力する際に、制御信号を受けて、同じ組の遅延回路の出力信号と回路入力信号又は前の組のセレクタ出力信号とから選択してセレクタ出力信号又は回路出力信号とすることにより、回路入力信号が、選択された遅延回路のみを通過し、所望の遅延信号を得る半導体集積回路であって、
前記可変遅延回路は、制御信号により、合計が所定の段数となる遅延段の組のセレクタのみが、同じ組の遅延回路の出力信号を選択してセレクタ出力信号又は回路出力信号とし、かつ、合計が所定の段数となる遅延段以外の遅延段の入力が固定値とされることを特徴とする可変遅延回路を有する半導体集積回路。
【請求項４】
前記可変遅延回路は、１段、２段、４段、・・・、２ｎ−１段の遅延段からなるｎ種類の遅延回路を縦続接続し、前記制御信号を用いて所定の種類の遅延回路を選択し、選択された遅延回路を縦続接続することにより、０段から（２ｎ−１）段までの所望の段数の遅延回路を構成する請求項３に記載の可変遅延回路を有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変遅延回路および可変遅延回路を有する半導体集積回路に関し、特に入力信号を所定の時間だけ遅延させて出力させる遅延回路において、その遅延時間を動的に設定可能であり低消費電力化を図ることができる可変遅延回路および可変遅延回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路では、可変遅延回路が、クロック信号の遅延時間を回路の動作環境に応じて動的に制御する目的や、外部メモリとのインターフェース回路を用いるＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）において用いられている。
【０００３】
図６は、従来の一般的な可変遅延回路の一例を示している。図６の可変遅延回路は、ｎ個の遅延段６０１＿１、６０１＿２、６０１＿３、・・・、６０１＿ｎ、（ｎ＋１）個のトランスファゲート６０２＿０、６０２＿１、６０２＿２、・・・、６０２＿ｎ、および（ｎ＋１）個のインバータ６０３＿０、６０３＿１、６０３＿２、・・・、６０３＿ｎより構成されている。ｎ個の遅延段６０１＿１、６０１＿２、６０１＿３、・・・、６０１＿ｎ、それぞれ２つのインバータより構成されている。入力端子ＩＮより入力された入力信号は、縦続接続されたｎ個の遅延段６０１＿１、６０１＿２、６０１＿３、・・・、６０１＿ｎにおいて順に伝達される。（ｎ＋１）ビットの入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳｎは、信号の遅延の段数を制御するセレクト信号であり、例えば入力信号をｋ段分の遅延時間だけ遅延させて出力させる場合には、セレクト信号ＳＳｋを“０”（Ｌｏｗレベル）に、その他のセレクト信号を“１”（Ｈｉｇｈレベル）することにより、遅延段６０１＿ｋの出力が、トランスファゲート６０２＿ｋを通過し、出力信号ＯＵＴとして出力されることになる。
【０００４】
ここで、上記従来の一般的な可変遅延回路において、遅延段ｋ段分だけ信号を遅延させる場合には、遅延段６０２＿ｋ以降の遅延段６０２＿（ｋ＋１）、６０２＿（ｋ＋２）、・・・、６０２＿ｎは動作している必要がないにも関わらず、遅延段６０２＿ｋの出力が常に後段の遅延段６０２＿（ｋ＋１）、６０２＿（ｋ＋２）、・・・、６０２＿ｎへ伝達しているために、後段の遅延段６０２＿（ｋ＋１）、６０２＿（ｋ＋２）、・・・、６０２＿ｎはスイッチングし続けてしまい、不要な電力を消費してしまうという問題が発生する。
【０００５】
特に遅延させる信号が周波数の高いクロック信号の場合や、最大の遅延量を大きくしなければならなくさらに遅延段１段あたりの単位遅延時間を細かく設定しなければならない場合は、遅延段の段数が大幅に増加して、そのスイッチングの回数も大幅に増加するため、その分不必要な電力の消費が増大することになる。そこで、上記の問題を解決するために、出力信号として選択された遅延段以降の遅延段のスイッチングを止めることにより無駄な電力の消費を抑制することができる可変遅延回路が、従来技術として開示されている（例えば、特許文献１参照）。
【０００６】
上記特許文献１に開示されている可変遅延回路の一例を図５に示す。図５の可変遅延回路は、遅延段５０１＿１、５０１＿２、５０１＿３、・・・、５０１＿ｎ、（ｎ＋１）個のトランスファゲート５０２＿０、５０２＿１、５０２＿２、・・・、５０２＿ｎ、および（ｎ＋１）個のインバータ５０３＿０、５０３＿１、５０３＿２、・・・、５０３＿ｎより構成されている。遅延段５０１＿１、５０１＿２、５０１＿３、・・・、５０１＿ｎは、それぞれＮＡＮＤゲートとインバータより構成されている。入力端子ＩＮより入力された入力信号は、縦続接続された遅延段５０１＿１、５０１＿２、５０１＿３、・・・、５０１＿ｎにおいて順に伝達されて、遅延段５０１＿１、５０１＿２、５０１＿３、・・・、５０１＿ｎの出力はそれぞれトランスファゲート５０２＿１、５０２＿２、・・・、５０２＿ｎへ供給される。トランスファゲート５０２＿０、５０２＿１、５０２＿２、・・・、５０２＿ｎは、セレクト信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳｎにより制御され、対応するセレクト信号が“０”（Ｌｏｗレベル）の場合に導通し、出力信号として出力端子ＯＵＴより出力され、“１”（Ｈｉｇｈレベル）の場合に遮断される。
【０００７】
また、セレクト信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）はそれぞれ遅延段５０１＿１、５０１＿２、５０１＿３、・・・、５０１＿ｎを構成するＮＡＮＤゲートの一方の入力端子へ接続されており、対応するセレクト信号が“０”（Ｌｏｗレベル）の場合に、以降の遅延段への入力が固定値となりスイッチングが停止することになる。
【０００８】
ここで、従来の上記可変遅延回路においては、例えば入力信号をｋ段分の遅延時間だけ遅延させて出力させる場合には、セレクト信号ＳＳｋを“０”（Ｌｏｗレベル）に、その他のセレクト信号を“１”（Ｈｉｇｈレベル）することにより、遅延段５０１＿ｋの出力のみが、トランスファゲート５０２＿ｋを通過し、出力信号として出力端子ＯＵＴから出力されることになる。この時に、（ｋ＋１）段目の遅延段５０１＿（ｋ＋１）には“０”（Ｌｏｗレベル）のセレクト信号ＳＳｋが入力されており、これにより以降の遅延段５０１＿（ｋ＋２）、５０１＿（ｋ＋３）、…、５０１＿ｎを構成するＮＡＮＤゲートの一方の入力信号はすべて固定値“０”（Ｌｏｗレベル）となるため、これらの遅延段はスイッチングを行わなくなり、無駄な電力の消費を抑制することが可能となっている。
【特許文献１】特開２００１−３３８９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来技術では、可変遅延回路の段数を制御するため、および不要な遅延段のスイッチングを止める制御を行うために、すべての遅延段に対して制御信号を生成して供給する必要があり、制御信号の配線本数が多くなるといった問題が生じる。特に必要とされる最大の遅延量が大きい場合や、遅延量を調整するステップを細かくする必要がある、すなわち各遅延段の遅延量を小さくする必要がある場合には、またはその両方が要求される場合には、遅延段の段数が非常に多くなり、制御信号の本数もそれに応じて増加するため、制御信号を生成するための回路が大きくなってしまい、消費電力の増大につながる恐れが生じる。
【００１０】
本発明は、上記従来の問題を解決するためになされたもので、必要とされる遅延段の総段数に対して、制御信号の本数が少なくて済み、遅延の段数と制御信号の値が同じになるような制御信号を用いて、可変遅延回路の遅延段数を制御することにより、制御信号の生成を容易に行い、消費電力の低い可変遅延回路、および可変遅延回路を有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、１段以上の遅延段からなる遅延回路とセレクタの組を複数縦続接続し、各組のセレクタは、次の組の遅延回路とセレクタへそれぞれセレクタ出力信号を又は出力端子へ回路出力信号を出力する際に、制御信号を受けて、同じ組の遅延回路の出力信号と回路入力信号又は前の組のセレクタ出力信号とから選択してセレクタ出力信号又は回路出力信号とすることにより、回路入力信号が、選択された遅延回路のみを通過し、所望の遅延信号を得る可変遅延回路であって、前記制御信号により、合計が所定の段数となる遅延段の組のセレクタのみが、同じ組の遅延回路の出力信号を選択してセレクタ出力信号又は回路出力信号とし、かつ、合計が所定の段数となる遅延段以外の遅延段の入力が固定値とされる可変遅延回路である。
【００１２】
また、本発明は、１段、２段、４段、・・・、２ｎ−１段の遅延段からなるｎ種類の遅延回路を縦続接続し、前記制御信号を用いて所定の種類の遅延回路を選択し、選択された遅延回路を縦続接続することにより、０段から（２ｎ−１）段までの所望の段数の遅延回路を構成する可変遅延回路である。
【００１３】
そして、本発明は、可変遅延回路を有し、前記可変遅延回路が、１段以上の遅延段からなる遅延回路とセレクタの組を複数縦続接続し、各組のセレクタは、次の組の遅延回路とセレクタへそれぞれセレクタ出力信号を又は出力端子へ回路出力信号を出力する際に、制御信号を受けて、同じ組の遅延回路の出力信号と回路入力信号又は前の組のセレクタ出力信号とから選択してセレクタ出力信号又は回路出力信号とすることにより、回路入力信号が、選択された遅延回路のみを通過し、所望の遅延信号を得る半導体集積回路であって、前記可変遅延回路は、制御信号により、合計が所定の段数となる遅延段の組のセレクタのみが、同じ組の遅延回路の出力信号を選択してセレクタ出力信号又は回路出力信号とし、かつ、合計が所定の段数となる遅延段以外の遅延段の入力が固定値とされる可変遅延回路を有する半導体集積回路である。
【００１４】
更に、本発明は、前記可変遅延回路は、１段、２段、４段、・・・、２ｎ−１段の遅延段からなるｎ種類の遅延回路を縦続接続し、前記制御信号を用いて所定の種類の遅延回路を選択し、選択された遅延回路を縦続接続することにより、０段から（２ｎ−１）段までの所望の段数の遅延回路を構成する可変遅延回路を有する半導体集積回路である。
【発明の効果】
【００１５】
本発明によれば、従来ｎ段の遅延段の段数を制御するのにｎ本必要とされていたセレクト信号の本数を大幅に削減（ｎ＜２ｍを満たす最小の整数ｍ本）することが可能となるため、上記セレクト信号を制御するための回路を容易に構成することが可能となる。また、上記セレクト信号の本数の大幅な削減により半導体集積回路の配線混雑度を低減することができ、配置配線処理を容易にすることが可能となる。さらに、可変遅延回路は、実際の信号の遅延動作に関係のない遅延段のスイッチングを停止することが可能なため、無駄な電力を消費することを防ぐため、半導体集積回路の低消費電力化に貢献することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明における可変遅延回路および可変遅延回路を有する半導体集積回路の実施形態について、図面を参照しながら説明する。図１は、本発明における可変遅延回路の第１の実施形態を示す図である。図１の可変遅延回路は、遅延段１０１と、この遅延段１０１をそれぞれ１段、２段、４段、・・・、２ｎ−１段縦続接続させたｎ個の遅延回路１０２＿０、１０２＿１、１０２＿２、・・・、１０２＿（ｎ−１）と、ｎ個の２入力セレクタ１０３＿０、１０３＿１、１０３＿２、・・・、１０３＿（ｎ−１）により構成されている。この遅延段１０１は、それぞれＮＡＮＤゲート１０およびインバータ２０により構成されている。遅延回路１０２＿ｉと２入力セレクタ１０３＿ｉとで組をなしている。
【００１７】
入力信号３０は、入力端子ＩＮより供給される。ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、…、ＳＳ（ｎ−１）が、制御信号としてそれぞれ２入力セレクタ１０３＿０、１０３＿１、１０３＿２、・・・、１０３＿（ｎ−１）に対して供給されるが、ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）が、遅延段数の制御を行うことで、遅延信号（出力信号）４０は出力端子ＯＵＴより出力される。例えば入力信号３０をｋ段分の遅延時間だけ遅延させて出力させる場合には、ｎビットのセレクト入力信号の値が、
ＳＳ（２）＝｛ＳＳｎ−１ＳＳｎ−２ＳＳｎ−３・・・ＳＳ２ＳＳ１ＳＳ０｝（２）＝ｋ（１０）
を満たすように、セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）を設定することにより、入力信号３０をｋ段分の遅延時間だけ遅延させて出力信号４０を出力させることが可能となる。
【００１８】
この時に、遅延回路１０２＿０、１０２＿１、１０２＿２、・・・、１０２＿（ｎ−１）の内、値が“１”（Ｈｉｇｈレベル）である上記セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）を入力とする遅延回路１０２＿０、１０２＿１、１０２＿２、・・・、１０２＿（ｎ−１）の出力のみが２入力セレクタ１０３＿０、１０３＿１、１０３＿２、・・・、１０３＿（ｎ−１）により選択されて縦続接続されることにより、遅延信号４０が生成される構成となっている。
【００１９】
また、値が“０”（Ｌｏｗレベル）である上記セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）を入力とする遅延回路１０２＿０、１０２＿１、１０２＿２、・・・、１０２＿（ｎ−１）は、遅延段１０１のＮＡＮＤゲート１０の入力が“０”（Ｌｏｗレベル）となるため、スイッチングが行われなくなる。
【００２０】
このように、図１の可変遅延回路を用いることにより、ｎ本のセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）により、０段から、（２ｎ−１）段の任意の段数の遅延信号を容易に生成することが可能となる。さらに、遅延動作に関係のない遅延段のスイッチングを停止することが可能となるため、不要な電力の消費を抑えることが可能となる。
【００２１】
図２は、本発明における可変遅延回路の第２の実施形態を示す図である。図２の可変遅延回路は、遅延段２０１と、遅延段２０１をそれぞれ１段、２段、４段、・・・、２ｎ−１段縦続接続させたｎ個の遅延回路２０２＿０、２０２＿１、２０２＿２、・・・、２０２＿（ｎ−１）と、ｎ個の２入力セレクタ２０３＿０、２０３＿１、２０３＿２、・・・、２０３＿（ｎ−１）と、ｎ個のインバータ２０４により構成されている。遅延段２０１は、それぞれＮＯＲゲート５０およびインバータ２０により構成されている。
【００２２】
入力信号３０は入力端子ＩＮより供給される。ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）は、制御信号としてそれぞれ２入力セレクタ２０３＿０、２０３＿１、２０３＿２、・・・、２０３＿（ｎ−１）に対して供給されるが、ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）が、遅延段数の制御を行い、遅延信号（出力信号）４０は出力端子ＯＵＴより出力される。例えば入力信号３０をｋ段分の遅延時間だけ遅延させて出力させる場合には、ｎビットのセレクト入力信号の値が、
ＳＳ（２）＝｛ＳＳｎ−１ＳＳｎ−２ＳＳｎ−３・・・ＳＳ２ＳＳ１ＳＳ０｝（２）＝ｋ（１０）
を満たすように、セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）を設定することにより、入力信号３０をｋ段分の遅延時間だけ遅延させて遅延信号４０として出力させることが可能となる。
【００２３】
この時、遅延回路２０２＿０、２０２＿１、２０２＿２、・・・、２０２＿（ｎ−１）の内、値が“１”（Ｈｉｇｈレベル）である上記セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）をインバータ２０４で反転させた信号を入力とする遅延回路２０２＿０、２０２＿１、２０２＿２、・・・、２０２＿（ｎ−１）の出力のみが２入力セレクタ２０３＿０、２０３＿１、２０３＿２、・・・、２０３＿（ｎ−１）により選択されて縦続接続されることにより、遅延信号４０が生成される構成となっている。
【００２４】
また、値が“０”（Ｌｏｗレベル）である上記セレクト入力信号をインバータ２０４で反転させた信号を入力とする遅延回路は、遅延段２０１のＮＯＲゲートの入力が“１”（Ｈｉｇｈレベル）となるため、スイッチングが行われなくなる。
【００２５】
このように、図２の可変遅延回路を用いることにより、ｎ本のセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、…、ＳＳ（ｎ−１）により、０段から、（２ｎ−１）段の任意の段数の遅延信号を容易に生成することが可能となる。さらに、遅延動作に関係のない遅延段のスイッチングを停止することが可能となるため、不要な電力の消費を抑えることが可能となる。
【００２６】
図３は、本発明における可変遅延回路の第３の実施形態を示す図である。図３の可変遅延回路は、遅延段３０１と、遅延段３０１をそれぞれ１段、２段、４段、・・・、２ｎ−１段縦続接続させたｎ個の遅延回路３０２＿０、３０２＿１、３０２＿２、・・・、３０２＿（ｎ−１）と、ｎ個のトランスファゲート３０３＿０、３０３＿１、３０３＿２、・・・、３０３＿（ｎ−１）と、ｎ個のｎＭｏｓトランジスタ３０４＿０、３０４＿１、３０４＿２、・・・、３０４＿（ｎ−１）と、ｎ個の２入力セレクタ３０５＿０、３０５＿１、３０５＿２、・・・、３０５＿（ｎ−１）により構成されている。遅延段３０１は、２個のインバータ２０から構成されている。
【００２７】
入力信号３０は入力端子ＩＮより供給される。ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）は、制御信号としてそれぞれ２入力セレクタ３０５＿０、３０５＿１、３０５＿２、・・・、３０５＿（ｎ−１）に対して供給されるが、ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）が、遅延段数の制御を行い、遅延信号４０は出力端子ＯＵＴより出力される。例えば入力信号３０をｋ段分の遅延時間だけ遅延させて出力させる場合には、ｎビットのセレクト入力信号の値が、
ＳＳ（２）＝｛ＳＳｎ−１ＳＳｎ−２ＳＳｎ−３・・・ＳＳ２ＳＳ１ＳＳ０｝（２）＝ｋ（１０）
を満たすように、セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）を設定することにより、入力信号３０をｋ段分の遅延時間だけ遅延させて出力させることが可能となる。
【００２８】
この時、上記セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）の内、例えばセレクト入力信号ＳＳｉの値が“１”（Ｈｉｇｈレベル）であるとすると、該セレクト入力信号ＳＳｉを入力とするトランスファゲート３０３＿ｉがオンして、また、該セレクト入力信号ＳＳｉの反転信号を入力とするｎＭｏｓトランジスタ３０４＿ｉはオフとなるため、前段の２入力セレクタ３０５＿（ｉ−１）の出力が後段の遅延回路３０２＿ｉへ入力され、遅延回路３０２＿ｉの出力は、２入力セレクタ３０５＿ｉで選択されて次段へ出力される。
【００２９】
ゆえに、出力端子ＯＵＴより出力される遅延信号４０は、前記セレクト入力信号が“１”（Ｈｉｇｈレベル）である場合に選択される遅延回路を縦続接続することにより構成される遅延回路群を通過することにより得られる信号となる。
【００３０】
また、上記セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）の内、例えばセレクト入力信号ＳＳｊの値が“０”（Ｌｏｗレベル）であるとすると、該セレクト入力信号入力ＳＳｊを入力とするトランスファゲート３０３＿ｊがオフ、また、該セレクト入力信号ＳＳｊの反転信号を入力とするｎＭｏｓトランジスタ３０４＿ｊはオンとなるため、遅延回路３０２＿ｊへの入力は“０”（Ｌｏｗレベル）の固定値となるため、遅延回路３０２＿ｊのスイッチングは停止することになる。
【００３１】
このように、図３の可変遅延回路を用いることにより、ｎ本のセレクト入力信号により、０段から、（２ｎ−１）段の任意の段数の遅延信号を容易に生成することが可能となる。さらに、遅延動作に関係のない遅延段のスイッチングを停止することが可能となるため、不要な電力の消費を抑えることが可能となる。
【００３２】
図４は、本発明における可変遅延回路の第４の実施形態を示す図である。図４の可変遅延回路は、遅延段４０１と、遅延段４０１をそれぞれ１段、２段、４段、・・・と、（２ｎ−１）段縦続接続させたｎ個の遅延回路４０２＿０、４０２＿１、４０２＿２、・・・、４０２＿（ｎ−１）と、ｎ個のトランスファゲート４０３＿０、４０３＿１、４０３＿２、・・・、４０３＿（ｎ−１）と、ｎ個のｐＭｏｓトランジスタ４０４＿０、４０４＿１、４０４＿２、・・・、４０４＿（ｎ−１）と、ｎ個の２入力セレクタ４０５＿０、４０５＿１、４０５＿２、・・・、４０５＿（ｎ−１）により構成されている。遅延段４０１は、２個のインバータから構成されている。
【００３３】
入力信号３０は入力端子ＩＮより供給される。ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）は、制御信号としてそれぞれ２入力セレクタ４０５＿０、４０５＿１、４０５＿２、・・・、４０５＿（ｎ−１）に対して供給されるが、ｎビットのセレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）が、遅延段数の制御を行い、遅延信号４０は出力端子ＯＵＴより出力される。例えば入力信号３０をｋ段分の遅延時間だけ遅延させて出力させる場合には、ｎビットのセレクト入力信号の値が、
ＳＳ（２）＝｛ＳＳｎ−１ＳＳｎ−２ＳＳｎ−３・・・ＳＳ２ＳＳ１ＳＳ０｝（２）＝ｋ（１０）
を満たすように、セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）を設定することにより、入力信号３０をｋ段分の遅延時間だけ遅延させて出力させることが可能となる。
【００３４】
この時、上記セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）の内、例えばセレクト入力信号ＳＳｉの値が“１”（Ｈｉｇｈレベル）であるとすると、該セレクト入力信号ＳＳｉを入力とするトランスファゲート４０３＿ｉがオン、また、該セレクト入力信号ＳＳｉを入力とするｐＭｏｓトランジスタ４０４＿ｉはオフとなるため、前段のセレクタ４０５＿ｉ−１の出力が遅延回路４０２＿ｉへ入力され、遅延回路４０２＿ｉの出力は、２入力セレクタ４０５＿ｉで選択されて次段へ出力される。
【００３５】
ゆえに、出力端子ＯＵＴより出力される遅延信号４０は、前記セレクト入力信号が“１”（Ｈｉｇｈレベル）である場合に選択される遅延回路を縦続接続することにより構成される遅延回路群を通過することにより得られる信号となる。
【００３６】
また、上記セレクト入力信号ＳＳ０、ＳＳ１、ＳＳ２、・・・、ＳＳ（ｎ−１）のうち、例えば信号ＳＳｊの値が“０”（Ｌｏｗレベル）であるとすると、該セレクト入力信号ＳＳｊを入力とするトランスファゲート４０３＿ｊがオフ、また、該セレクト入力信号ＳＳｊを入力とするｐＭｏｓトランジスタ４０４＿ｊはオンとなり、遅延回路４０２＿ｊへの入力は“１”（Ｈｉｇｈレベル）の固定値となるため、遅延回路４０２＿ｊのスイッチングは停止することになる。
【００３７】
このように、図４の可変遅延回路を用いることにより、ｎ本のセレクト入力信号により、０段から、（２ｎ−１）段の任意の段数の遅延信号を容易に生成することが可能となる。さらに、遅延動作に関係のない遅延段のスイッチングを停止することが可能となるため、不要な電力の消費を抑えることが可能となる。
【００３８】
上述した本発明の可変遅延回路の実施形態は、半導体集積回路に備えることができる。
【００３９】
本発明の可変遅延回路および可変遅延回路を有する半導体集積回路を用いることにより、従来ｎ段の遅延段の段数を制御するのにｎ本必要とされていたセレクト入力信号の本数は、大幅に削減（ｎ＜２ｍを満たす最小の整数ｍ本）することが可能となるため、上記セレクト入力信号を制御するための回路を容易に構成することが可能となる。例えば、遅延段が１０００段の場合に、従来１０００本必要であったセレクト入力信号の配線本数が、本発明の可変遅延回路では１０本で済むことになる。
【００４０】
また、上記セレクト入力信号の本数の大幅な削減により半導体集積回路の配線混雑度を低減することができ、配置配線処理を容易にすることが可能となる。
【００４１】
さらに、本発明の可変遅延回路および可変遅延回路を有する半導体集積回路を用いることにより、可変遅延回路は、実際の信号の遅延動作に関係のない遅延段のスイッチングを停止することが可能なため、無駄な電力を消費することを防ぐので、半導体集積回路の低消費電力化に貢献することが可能となる。
【００４２】
なお、本発明に係る可変遅延回路、および可変遅延回路を有する半導体集積回路は、上記した実施形態に限定するものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００４３】
【図１】本発明における可変遅延回路の第１の実施形態を示す図である。
【図２】本発明における可変遅延回路の第２の実施形態を示す図である。
【図３】本発明における可変遅延回路の第３の実施形態を示す図である。
【図４】本発明における可変遅延回路の第４の実施形態を示す図である。
【図５】特許文献１に記載の従来の可変遅延回路の一例を示す図である。
【図６】従来の一般的な可変遅延回路の一例を示す図である。
【符号の説明】
【００４４】
１０：ＮＡＮＤゲート
２０：インバータ
３０：入力信号
４０：遅延信号（出力信号）
５０：ＮＯＲゲート
１０１：ＮＡＮＤゲートおよびインバータにより構成される遅延段
１０２＿０、１０２＿１、１０２＿２、・・・、１０２＿（ｎ−１）：遅延段１０１を縦続接続することにより構成される遅延回路
１０３＿０、１０３＿１、１０３＿２、・・・、１０３＿（ｎ−１）：２入力セレクタ
２０１：ＮＯＲゲートおよびインバータにより構成される遅延段
２０２＿０、２０２＿１、２０２＿２、・・・、２０２＿（ｎ−１）：遅延段２０１を縦続接続することにより構成される遅延回路
２０３＿０、２０３＿１、２０３＿２、・・・、２０３＿（ｎ−１）：２入力セレクタ
２０４：インバータ
３０１、４０１：２つのインバータにより構成される遅延段
３０２＿０、３０２＿１、３０２＿２、・・・、３０２＿（ｎ−１）：遅延段３０１を縦続接続することにより構成される遅延回路
３０３＿０、３０３＿１、３０３＿２、・・・、３０３＿（ｎ−１）：トランスファゲート
３０４＿０、３０４＿１、３０４＿２、・・・、３０４＿（ｎ−１）：ｎＭＯＳトランジスタ
３０５＿０、３０５＿１、３０５＿２、・・・、３０５＿（ｎ−１）：２入力セレクタ
４０２＿０、４０２＿１、４０２＿２、・・・、４０２＿（ｎ−１）：遅延段４０１を縦続接続することにより構成される遅延回路
４０３＿０、４０３＿１、４０３＿２、・・・、４０３＿（ｎ−１）：トランスファゲート
４０４＿０、４０４＿１、４０４＿２、・・・、４０４＿（ｎ−１）：ｐＭＯＳトランジスタ
４０５＿０、４０５＿１、４０５＿２、・・・、４０５＿（ｎ−１）：２入力セレクタ
５０１＿０、５０１＿１、５０１＿２、・・・、５０１＿（ｎ−１）：ＮＡＮＤゲートおよびインバータにより構成される遅延段
５０２＿０、５０２＿１、５０２＿２、・・・、５０２＿（ｎ−１）：トランスファゲート
５０３＿０、５０３＿１、５０３＿２、・・・、５０３＿（ｎ−１）：インバータ
６０１＿０、６０１＿１、６０１＿２、・・・、６０１＿（ｎ−１）：２つのインバータにより構成される遅延段
６０２＿０、６０２＿１、６０２＿２、・・・、６０２＿（ｎ−１）：トランスファゲート
６０３＿０、６０３＿１、６０３＿２、・・・、６０３＿（ｎ−１）：インバータ
ＳＳ０、ＳＳ１、ＳＳ２、…、ＳＳ（ｎ−１）：ｎビットのセレクト入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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