(57)【要約】【課題】実用化に適した高機能のＭＩＳＦＥＴやダイオードなどの炭化珪素半導体装置およびその製造方法を提供する。【解決手段】４Ｈ−ＳｉＣ基板１０の上にエピタキシャル成長層１１を成長させた後、イオン注入を行なって、イオン注入層であるｐウェル領域１２，ソース領域１３，ｐ＋コンタクト領域１５を形成する。その後、ｐウェル領域１２，ソース領域１３，ｐ＋コンタクト領域１５の上にカーボンキャップ１７を形成した状態でイオン活性化アニールを行い、カーボンキャップ１７を除去してから、ＣＭＰにより基板の最表面を、平均表面粗さ０．１ｎｍ〜０．５ｎｍ程度まで研磨する。【選択図】図１
2007115875.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体装置の製造方法であって、
基板上に、炭化珪素からなるエピタキシャル成長層を形成する工程（ａ）と、
前記エピタキシャル成長層の表面部の一部に、ドーパントのイオンを注入して、イオン注入層を形成する工程（ｂ）と、
前記工程（ｂ）の後で、少なくとも前記イオン注入層の上に、カーボンを主成分として含むアニールキャップを形成する工程（ｃ）と、
前記アニールキャップを付けた状態で、前記イオン注入層内のドーパントを活性化するためのアニールを行う工程（ｄ）と、
前記工程（ｄ）の後で、前記アニールキャップを除去した後、ＣＭＰにより、イオン注入層を含むエピタキシャル層の表面を研磨する工程（ｅ）と
を含む炭化珪素半導体装置の製造方法。
【請求項２】
請求項１記載の炭化珪素半導体装置の製造方法において、
前記工程（ｄ）が終了した時点における，前記イオン注入層の最表面の平均表面粗さＲａは、１ｎｍ以上で２ｎｍ以下である、炭化珪素半導体装置の製造方法。
【請求項３】
請求項１又は２記載の炭化珪素半導体装置の製造方法において、
前記工程（ｅ）が終了した時点における，前記イオン注入層の最表面の平均表面粗さＲａは、０．１ｎｍ以上で０．５ｎｍ以下である、炭化珪素半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかに記載の炭化珪素半導体装置の製造方法であって、
前記炭化珪素半導体装置は、ＭＩＳＦＥＴであり、
前記工程（ｂ）では、前記イオン注入層として、表面部の少なくとも一部がチャネル領域となるウェル領域を形成し、
前記エピタキシャル成長層の表面部における前記イオン注入層の側方に、ドーパントを導入してソース領域を形成する工程（ｆ）と、
前記イオン注入層の上に、ゲート絶縁膜とゲート電極とを順次形成する工程（ｇ）と
をさらに含む炭化珪素半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれかに記載の炭化珪素半導体装置の製造方法であって、
前記炭化珪素半導体装置は、ダイオードであり、
前記工程（ｂ）では、前記エピタキシャル成長層とは異なる導電型のドーパントを導入してガードリング領域となるイオン注入層を形成し、
エピタキシャル成長層の上に、前記ガードリング領域に跨る上面電極を形成する工程（ｈ）をさらに含む炭化珪素半導体装置の製造方法。
【請求項６】
ＭＩＳＦＥＴとして機能する炭化珪素半導体装置であって、
基板と、
前記基板の上面からエピタキシャル成長された第１導電型のエピタキシャル成長層と、
前記エピタキシャル成長層の表面部の一部にイオン注入によって形成され、少なくとも一部がチャネル領域となる，第１又は第２導電型のウェル領域と、
前記エピタキシャル成長層の表面部における前記ウェル領域の側方に形成された第１導電型のソース領域と、
前記ウェル領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ウェル領域の最上部の表面であって、前記ゲート絶縁膜と接する面の平均表面粗さＲａは、０．１ｎｍ以上で０．５ｎｍ以下である、炭化珪素半導体装置。
【請求項７】
請求項６記載の炭化珪素半導体装置において、
前記基板の下面に設けられたドレイン電極をさらに備えている、炭化珪素半導体装置。
【請求項８】
ダイオードとして機能する炭化珪素半導体装置であって、
基板と、
前記ガードリング領域の前記上面電極と接する面の平均表面粗さＲａは、０．１ｎｍ以上で０．５ｎｍ以下である、炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル移動度が高く、かつ、閾値電圧のばらつきが小さい炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳｉとＣとが１：１の成分比で結合してなる炭化珪素基板（ＳｉＣ基板）を用いて形成されるトランジスタ，ダイオードなどの半導体装置は、パワーデバイスとしての実用化が期待されている。炭化珪素はワイドバンドギャップ半導体であることから、絶縁破壊電界がシリコンよりも１桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても高い逆耐圧を維持することができる。そこで、炭化珪素基板を用いると、デバイスの厚さを薄く、ドーピング濃度を高めることができるため、オン抵抗が低く、高耐圧，低損失のパワーデバイスの実現が期待されている。ここで、炭化珪素基板には、炭化珪素結晶又は炭化珪素とは異なる材料からなる基板上に、炭化珪素結晶層をエピタキシャル成長させたものすべてを含むものとする。
【０００３】
ところで、炭化珪素基板を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、シリコン基板を用いたＭＯＳＦＥＴに比べ、チャネル領域におけるキャリアの移動度（チャネル移動度）が低いという短所がある。本来的に、炭化珪素基板上の熱酸化膜には炭素が多く残留するので、炭化珪素層の熱酸化膜との境界面付近の領域に界面準位が多いことが原因であるが、それだけではなく、炭化珪素基板の場合、チャネル領域の表面粗さが大きいことによって、走行中のキャリアが散乱を受けることが悪影響を及ぼしている。炭化珪素基板を用いる場合、炭化珪素基板へのイオン注入後に不純物拡散のためのアニールを行うと、イオン注入層の表面粗さが顕著に増大するからである。また、炭化珪素基板を用いたＭＯＳＦＥＴは、閾値電圧のばらつきも大きい傾向がある。このように、炭化珪素基板を用いた半導体装置には、シリコン基板を用いた半導体装置に比べ、量産化にはまだまだ改良の余地があるのが現状である。
【０００４】
上記の点に関し、たとえば特許文献１では、炭化珪素雰囲気中でアニールすることにより、イオン注入層の表面粗さの増大を防止することが開示されている。特許文献２には、イオン注入後にアニールを行なってから、水素で希釈された塩酸ガスのようなエッチングガスを用いてエッチングすることにより、荒らされた表面を平滑化することが開示されている。特許文献３には、イオン注入，高温アニールの後に、水素と酸素との混合ガスのプラズマ、フッ素原子含有ガスのプラズマ等によって表面エッチングを行うことが開示されている。さらに、特許文献４には、エピタキシャル成長された炭化珪素層にイオン注入層を形成した後、イオン活性化のためのアニールを行なってからＭＣＰ（メカノケミカル研磨）を行なった後に、再び炭化珪素膜をエピタキシャル成長させることよって、表面粗さを低減することが開示されている。つまり、再度の炭化珪素膜のエピタキシャル成長によって、表面粗さを低減する方法である。
【０００５】
【特許文献１】特開平１１−２７４４８１号公報
【特許文献２】特開平１１−１３５４５０号公報
【特許文献３】特開２００１−０３５８３８号公報
【特許文献４】特開２００５−０３９２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の技術には、それぞれ以下のような不具合がある。特許文献１では、炭化珪素ガスの昇華と結晶成長とのバランスをとるのが難しく、粗面化や余分な成長がおきやすい。特許文献２では、選択的に欠陥がエッチングされるなどエッチングによる平坦化が困難である。特許文献３では、プラズマエッチングによってダメージが導入されるなど、平坦化が困難である。
【０００７】
特許文献４には、炭化珪素層の平均表面粗さＲａが、酸化クロム粒を含む研磨液を用いたメカノケミカル研磨（ＭＣＰ）が終了した時点又はカーボン膜を被覆した状態でのアニールが終了した時点では１ｎｍ〜２ｎｍ程度で、その後のエピタキシャル成長後には０．１ｎｍ〜０．３ｎｍまで向上することが開示されている（同文献の図１８参照）。ここで、平均表面粗さＲａとは、ＪＩＳ規格によると、「粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部分の中心線の方向をＸ軸とし、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸として、粗さ曲線をＹ＝Ｆ（Ｘ）としたとき、
Ｒａ＝（１／Ｌ）・∫Ｘ＝０〜Ｌ｛|Ｆ（Ｘ）|ｄＸ｝で与えられる値」である。
【０００８】
しかしながら、この炭化珪素基板上に形成されたＭＯＳＦＥＴの閾値電圧は、２Ｖ〜４．５Ｖであり（同文献の図１４（ｂ）参照）、±５０％以上のばらつきが生じている。したがって、このＭＯＳＦＥＴでは、実用化が困難であるという不具合がある。
【０００９】
本発明の目的は、実用化に適した高機能のＭＩＳＦＥＴ（Metal Insulator Semiconductor）やダイオードなどの炭化珪素半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の炭化珪素半導体装置の製造方法は、基板上に炭化珪素からなるエピタキシャル成長層を形成し、エピタキシャル成長層の表面部の一部にイオン注入層を形成した後、カーボンを主成分とするアニールキャップを付けてアニールを行い、アニール後に、さらにＣＭＰ（化学機械研磨）によってイオン注入層を含むエピタキシャル成長層の最表面を研磨する方法である。
【００１１】
この方法により、イオン注入層を含むエピタキシャル成長層の最表面が、イオン注入後のアニールによってもほとんど荒れることがなく、しかも、その後のＣＭＰにより平滑化されるので、非常に表面粗さの小さい状態になる。そして、このような平滑化された最表面を有する基板に、炭化珪素半導体装置が形成されるので、高い性能を有する炭化珪素半導体装置が得られることになる。
【００１２】
アニールが終了した時点における，イオン注入層を含むエピタキシャル成長層の最表面の平均表面粗さＲａが、１ｎｍ以上で２ｎｍ以下であることにより、その後のＣＭＰによって、極めて平滑な最表面を形成することができる。
【００１３】
ＣＭＰが終了した時点における，イオン注入層を含むエピタキシャル成長層の最表面の平均表面粗さＲａが、０．１ｎｍ以上で０．５ｎｍ以下であることが好ましい。
【００１４】
炭化珪素半導体装置がＭＩＳＦＥＴである場合、イオン注入によってチャネル領域を含むウェル領域を形成しておいて、エピタキシャル成長層の上に、ゲート絶縁膜とゲート電極とを順次形成する工程をさらに含むことにより、ゲート絶縁膜直下における界面準位密度の分布が均一化され、閾値電圧のばらつきの小さいＭＩＳＦＥＴが得られる。
【００１５】
炭化珪素半導体装置がダイオードである場合、イオン注入によってガードリング領域を形成し、エピタキシャル成長層の上にガードリング領域に跨る上面電極を形成する工程をさらに含むことにより、リーク電流の小さい，耐圧の高いダイオードが得られる。
【００１６】
本発明の第１の炭化珪素半導体装置は、基板上の第１導電型のエピタキシャル成長層の表面部の一部に、イオン注入によって形成された、少なくとも一部がチャネル領域となる，第１又は第２導電型のウェル領域を備えており、さらに、ウェル領域の側方に形成された第１導電型のソース領域と、ウェル領域の上に形成されたゲート絶縁膜，ゲート電極を備えているＭＩＳＦＥＴである。そして、ウェル領域の最上部の表面であって、ゲート絶縁膜と接する面の平均表面粗さＲａが、０．１ｎｍ以上で０．５ｎｍ以下である。
【００１７】
これにより、チャネル領域のゲート絶縁膜との境界面における界面準位準位密度の分布が均一化されて、閾値電圧のばらつきの小さいＭＩＳＦＥＴが得られる。
【００１８】
基板の下面に設けられたドレイン電極をさらに備えることにより、パワーデバイスに適した縦型ＭＩＳＦＥＴが得られる。
【００１９】
本発明の第２の炭化珪素半導体装置は、基板上に形成された第１導電型エピタキシャル成長層の表面部の一部にイオン注入によって形成された第２導電型ガードリング領域と、エピタキシャル成長層の上にガードリング領域に跨って形成された上面電極とを備えているダイオードである。そして、ガードリング領域の上面電極と接する面の平均表面粗さＲａは、０．１ｎｍ以上で０．５ｎｍ以下である。
【００２０】
これにより、リーク電流が低減され、耐圧の高いダイオードが得られる。
【発明の効果】
【００２１】
本発明の炭化珪素半導体装置およびその製造方法により、平滑化された最表面を有する半導体層を利用して、高い性能を有する炭化珪素半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２２】
（実施の形態１）
図１（ａ）〜（ｆ）及び図２（ａ）〜（ｅ）は、実施の形態１における炭化珪素半導体装置であるＭＯＳＦＥＴの製造工程を示す断面図である。図１（ａ）〜（ｆ）及び図２（ａ）〜（ｅ）には、縦型ＭＯＳＦＥＴの一部である２つのトランジスタセルしか表示されていないが、多数のトランジスタセルが集合して１つの縦型ＭＯＳＦＥＴが構成されている。
【００２３】
図１（ａ）に示す工程で、抵抗率が０．０２Ωｃｍ、厚みが４００μｍで、［ 1 1-2 0 ］方向に約８°オフさせた（ 0 0 0 1 ）面を主面とするｎ型の４Ｈ−ＳｉＣ基板１０を準備する。そして、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、４Ｈ−ＳｉＣ基板１０の上に、濃度約５×１０１５ｃｍ−３のｎ型ドーパントを含み、厚みが約１０μｍのエピタキシャル成長層１１を成長させる。エピタキシャル成長直後におけるエピタキシャル成長層１１の最表面の平均表面粗さＲａは、約０．２ｎｍ〜０．３ｎｍである。
【００２４】
次に、図１（ｂ）に示す工程で、イオン注入法を用いて、エピタキシャル成長層１１の表面部の一部に、濃度約１×１０１７ｃｍ−３のｐ型ドーパントを含み、厚み（深さ）が約１．０μｍのｐウェル領域１２（イオン注入層）を形成する。さらに、イオン注入法を用いて、ｐウェル領域１２の表面部の各一部に、濃度１×１０１９ｃｍ−３のｎ型ドーパントを含み、厚み（深さ）が約０．３μｍのソース領域１３と、濃度５×１０１９ｃｍ−３のｐ型ドーパントを含み、厚み（深さ）が約０．３μｍのｐ＋コンタクト領域１５とを形成する。なお、イオン注入時の基板温度は、すべて５００°Ｃである。イオン注入が終了した直後におけるｎ型エピタキシャル成長層１１，ｐウェル領域１２，ソース領域１３及びｐ＋コンタクト領域１５の最表面の平均表面粗さＲａは、約０．２ｎｍ〜０．３ｎｍである。
【００２５】
次に、図1（ｃ）に示す工程で、エピタキシャル成長層１１，ｐウェル領域１２，ソース領域１３，及びｐ＋コンタクト領域１５上に、つまり基板の上に、厚み２．５μｍ〜３μｍのポジ型レジストを塗布し、アルゴン雰囲気中，７５０°Ｃ，１５分間の条件で熱処理を行なって、基板を覆う厚み０．８μｍ〜１μｍのカーボンキャップ１７を形成する。その後、カーボンキャップ１７により基板を覆った状態で、アルゴン雰囲気中，１８００°Ｃ，３０分間の条件で熱アニールを行う。
【００２６】
次に、図１（ｄ）に示す工程で、酸素雰囲気中，９００°Ｃ，３０分間の条件で熱処理を行なって、カーボンキャップ１７を除去する。カーボンキャップ１７を除去した直後の基板最表面の平均表面粗さＲａは、１ｎｍ〜２ｎｍである。なお、本明細書において、Ｘ〜Ｙとは、Ｘ以上でＹ以下の範囲をいう。
【００２７】
次に、図１（ｅ）に示す工程で、コロイダルシリカを主成分として含む研磨液を用いて、ＣＭＰ（化学機械研磨）を行ない、基板の表面部を１ｎｍ〜５ｎｍ程度除去する。ＣＭＰ終了直後の基板の最表面の平均表面粗さＲａは、０．１ｎｍ〜０．５ｎｍである。
【００２８】
次に、図１（ｆ）に示す工程で、酸素雰囲気中，１１５０°Ｃ，９０分間の条件での熱処理（熱酸化法）により、基板上に厚み約２０ｎｍの犠牲酸化膜１８を形成した後、ＨＦにより、犠牲酸化膜１８を除去する。これにより、ＣＭＰによってエピタキシャル成長層１１，ｐウェル領域１２，ソース領域１３，及びｐ＋コンタクト領域１５に導入された研磨歪み層（ダメージ層）を除去する。犠牲酸化膜１８を除去した直後における基板最表面の平均表面粗さＲａは、０．１ｎｍ〜０．５ｎｍである。
【００２９】
次に、図２（ａ）に示す工程で、熱酸化法又はＣＶＤ法により、基板上に、厚み約５０ｎｍのシリコン酸化膜からなるゲート絶縁膜２０を形成する。
【００３０】
次に、図２（ｂ）に示す工程で、蒸着法，スパッタ法などにより、４Ｈ−ＳｉＣ基板１０の裏面上に、厚み約０．１μｍのＮｉ膜からなるドレイン電極２３を形成する。
【００３１】
次に、図２（ｃ）に示す工程で、ゲート絶縁膜２０のうちソース領域１３及びｐ＋コンタクト領域１５の上方に位置する部分を開口した後、たとえばリフトオフ法などを用いて、ゲート絶縁膜２０を開口した領域の上に厚み約０．１μｍのＮｉ膜からなるソース電極２１を形成する。
【００３２】
次に、図２（ｄ）に示す工程で、アルゴン雰囲気中，９７５°Ｃ，２分間の条件で熱処理を行うことにより、ソース電極２１及びドレイン電極２３を構成するＮｉと下地層（ソース領域１３，ｐ＋コンタクト領域１５及び４Ｈ−ＳｉＣ基板１０）を構成する炭化珪素との接触状態を、ショットキー接触からオーミック接触へと変化させる。
【００３３】
次に、図２（ｅ）に示す工程で、ゲート絶縁膜２０の上にソース電極２１とは離間した位置に、Ａｌからなるゲート電極２２を形成する。
【００３４】
以上の製造工程により、パワーデバイスとして機能するｎチャネル型の縦型ＭＯＳＦＥＴが形成される。図１（ａ）〜（ｆ）及び図２（ａ）〜（ｅ）には表示されていないが、多数のトランジスタセルが集合して１つの縦型ＭＯＳＦＥＴが構成されている。この縦型ＭＯＳＦＥＴの各トランジスタセルにおいて、ｐウェル領域１２の最上部であって、ゲート絶縁膜２０を挟んでゲート電極２２の下方に位置する領域がチャネル領域１２ａとして機能する。そして、オン時には、ドレイン電極２３から供給される電流が、４Ｈ−ＳｉＣ基板１０からエピタキシャル成長層１１の最上部まで縦方向に流れた後、ｐウェル領域１２の最上部のチャネル領域１２ａを経て、ソース領域１３に達することになる。一方、チャネル領域１２ａにおいては、キャリアである電子がソース領域１３からエピタキシャル成長層１１の最上部に向かって走行する。このチャネル領域１２ａにおける電子の移動度が、チャネル移動度である。
【００３５】
図５は、本実施の形態の製造工程によって製造された実施例であるＭＯＳＦＥＴ（チャネル領域１２ａの表面の平均表面粗さＲａが０．１ｎｍ〜０．２ｎｍのもの）と、その効果を比較するための比較例とのチャネル移動度と閾値電圧とを測定した結果を表にして示す図である。ここで、実施例，比較例ともに、サンプル数は５０個である。比較例のサンプルは、実施の形態１の図１（ａ），（ｂ）に示す工程が施された後、図１（ｃ）に示す工程ではアニールキャップを形成せずにアニールされ、図１（ｅ），（ｆ）に示す工程は施されず、その後、図２（ａ）〜（ｅ）に示す工程が施されている。また、比較例のＭＯＳＦＥＴの各要素の寸法やドーパント濃度は、実質的に実施例のＭＯＳＦＥＴと同じである。
【００３６】
同図に示すように、実施例のＭＯＳＦＥＴのチャネル移動度は、比較例のＭＯＳＦＥＴのチャネル移動度よりも大幅に大きく、閾値電圧のばらつきも±７％程度であり、比較例のＭＯＳＦＥＴに比べると非常に小さい。また、本実施の形態のＭＯＳＦＥＴと特許文献４のＭＯＳＦＥＴとを比べると、両者ともにチャネル領域の最表面の平均表面粗さＲａが０．１ｎｍ〜０．２ｎｍであるが、本実施の形態のＭＯＳＦＥＴの閾値電圧のばらつきが±７％程度であるのに対し、特許文献４のＭＯＳＦＥＴにおいては、閾値電圧のばらつきが±５０％程度であって、非常に大きい。このように、閾値電圧のばらつきに大きな差が生じたのは、製造工程およびデバイス構造の相違によって、チャネル領域の界面準位密度の面内分布の均一性に差が出たからと考えられる。本実施の形態のＭＯＳＦＥＴの場合、チャネル移動度が７〜８ｃｍ２／Ｖ・ｓであることから、伝導帯付近の界面準位密度は７．５×１０１１〜１×１０１２ｃｍ−２・ｅＶ−１であると推定できる。なお、チャネル領域１２ａの平均表面粗さＲａが０．５ｎｍ以下であれば、本発明の効果は得られるが、平均表面粗さＲａが０．１ｎｍ〜０．２ｎｍである場合に、より大きな効果が得られる。チャネル領域１２ａの平均表面粗さＲａが０．１ｎｍよりも小さくても、本発明の効果は得られるが、研磨時間があまりに長くなって不具合も生じることから、０．１ｎｍ以上であることが好ましい。
【００３７】
本実施の形態のＭＯＳＦＥＴと、特許文献４のＭＯＳＦＥＴとの製造工程を比べると、本実施の形態では、アニールキャップを用いたアニールの後にＣＭＰを行うことにより、チャネル領域の最表面の平均表面粗さＲａを０．１ｎｍ程度まで小さくしているが、特許文献４では、アニールキャップを用いたアニールの後、又はＭＣＰを行なった後に再びエピタキシャル成長を行わせることにより、チャネル領域の最表面部の平均表面粗さＲａを０．１ｎｍ程度に低減させている。したがって、本発明では、特許文献４のように２回のエピタキシャル成長を行う必要がないので、製造工程の能率がより高いという利点もある。
【００３８】
（実施の形態２）
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｆ）は、実施の形態２における炭化珪素半導体装置であるショットキーダイオードの製造工程を示す断面図である。
【００３９】
図３（ａ）に示す工程で、基板の抵抗率が０．０２Ωｃｍで、厚みが４００μｍで、［ 1 1-2 0 ］方向に約８°オフさせた（0 0 0 1 ）面を主面とするｎ型の４Ｈ−ＳｉＣ基板３０を準備する。そして、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、４Ｈ−ＳｉＣ基板３０の上に、濃度約５×１０１５ｃｍ−３のｎ型ドーパントを含み、厚みが約１０μｍのエピタキシャル成長層３１を成長させる。エピタキシャル成長直後におけるエピタキシャル成長層３１の最表面の平均表面粗さＲａは、約０．２ｎｍ〜０．３ｎｍである。
【００４０】
次に、図３（ｂ）に示す工程で、イオン注入法を用いて、エピタキシャル成長層３１の表面部の一部に、濃度約１×１０１７ｃｍ−３のｐ型ドーパントを含み、厚み（深さ）が約０．５μｍのｐガードリング領域３３を、ダイオードセルを囲むように形成する。なお、イオン注入時の基板温度は、５００°Ｃである。イオン注入が終了した直後における、ｐガードリング領域３３を含むエピタキシャル成長層３１の最表面の平均表面粗さＲａは、約０．２ｎｍ〜０．３ｎｍである。
【００４１】
次に、図３（ｃ）に示す工程で、ｐガードリング領域３３を含むエピタキシャル成長層３１の上に、つまり基板の上に、厚み２．５μｍ〜３μｍのポジ型レジストを塗布し、アルゴン雰囲気中，７５０°Ｃ，１５分間の条件で熱処理を行なって、基板を覆う厚み０．８μｍ〜１μｍのカーボンキャップ３４を形成する。その後、カーボンキャップ３４により基板を覆った状態で、アルゴン雰囲気中，１８００°Ｃ，３０分間の条件で熱アニールを行う。
【００４２】
次に、図３（ｄ）に示す工程で、酸素雰囲気中，９００°Ｃ，３０分間の条件で熱処理を行なって、カーボンキャップ３４を除去する。カーボンキャップ３４を除去した直後の基板最表面の平均表面粗さＲａは、１ｎｍ〜２ｎｍである。
【００４３】
次に、図４（ａ）に示す工程で、コロイダルシリカを主成分として含む研磨液を用いて、ＣＭＰ（化学機械研磨）を行ない、基板の表面部を１ｎｍ〜５ｎｍ程度除去する。ＣＭＰ終了直後の基板の最表面の平均表面粗さＲａは、０．１ｎｍ〜０．５ｎｍである。
【００４４】
次に、図４（ｂ）に示す工程で、酸素雰囲気中，１１５０°Ｃ，９０分間の条件での熱処理（熱酸化法）により、基板上に厚み約２０ｎｍの犠牲酸化膜３５を形成した後、ＨＦにより、犠牲酸化膜３５を除去する。これにより、ＣＭＰによってｐガードリング領域３３を含むエピタキシャル成長層３１に導入された研磨歪み層（ダメージ層）を除去する。犠牲酸化膜３５を除去した直後における、ｐガードリング領域３３を含むエピタキシャル成長層３１の最表面の平均表面粗さＲａは、０．１ｎｍ〜０．５ｎｍである。
【００４５】
次に、図４（ｃ）に示す工程で、熱酸化法又はＣＶＤ法により、ｐガードリング領域３３を含むエピタキシャル成長層３１の上に、厚み約５００ｎｍのシリコン酸化膜３７を形成する。
【００４６】
次に、図４（ｄ）に示す工程で、蒸着法，スパッタ法などにより、４Ｈ−ＳｉＣ基板３０の裏面上に、厚み約０．１μｍのＮｉ膜からなる裏面電極４０を形成する。
【００４７】
次に、図４（ｅ）に示す工程で、アルゴン雰囲気中，９７５°Ｃ，２分間の条件で熱処理を行うことにより、裏面電極４０を構成するＮｉと下地層（４Ｈ−ＳｉＣ基板４０）を構成する炭化珪素との接触状態を、ショットキー接触からオーミック接触へと変化させる。
【００４８】
次に、図４（ｆ）に示す工程で、シリコン酸化膜３７のうちｐガードリング領域３３に跨る部分の上方に位置する部分を開口した後、たとえばリフト法などを用いてシリコン酸化膜３７を開口した領域の上に、厚み約０．１μｍのＮｉ膜からなるショットキー電極３８（上面電極）を形成する。
【００４９】
以上の製造工程により、パワーデバイスとして機能するショットキーダイオードが形成される。このショットキーダイオードにおいて、エピタキシャル成長層３１の最表面と、ショットキー電極３８とがショットキー接触状態にある。そして、順バイアスが印加されるオン時には、ショットキー電極３８からエピタキシャル成長層３１及び４Ｈ−ＳｉＣ基板３０を経て裏面電極４０に電流が流れる。
【００５０】
一方、逆バイアスが印加されるオフ時には、動作電流は流れないが、ｐガードリング領域３３を含むエピタキシャル成長層３１とショットキー電極３８との界面をリーク電流が流れる。このリーク電流が１×１０−４Ａ／ｃｍ２を超えた電圧を、耐圧とする。
【００５１】
図６は、本実施の形態の製造工程によって製造された実施例であるショットキーダイオード（エピタキシャル成長層の最表面の平均表面粗さＲａが０．１ｎｍ〜０．２ｎｍのもの）と、その効果を比較するための比較例との耐圧とリーク電流とを測定した結果を表にして示す図である。リーク電流は、−８００Ｖの逆バイアスが印加されたときの単位面積当たりの電流である。ここで、実施例，比較例ともに、サンプル数は５０個である。比較例のサンプルは、実施の形態２の図３（ａ），（ｂ）に示す工程が施された後、図３（ｃ）に示す工程ではアニールキャップを形成せずにアニールされ、図３（ｄ），図４（ａ），（ｂ）に示す工程は施されず、図４（ｃ）〜（ｆ）に示す工程が施されている。また、比較例のショットキーダイオードの各要素の寸法やドーパント濃度は、実質的に実施例のショットキーダイオードと同じである。
【００５２】
同図に示すように、実施例のショットキーダイオードの耐圧（１２００Ｖ）は、比較例のショットキーダイオードの耐圧（１０００Ｖ）よりも大きく、実施例のショットキーダイオードのリーク電流（５×１０−７Ａ／ｃｍ２）は、比較例のショットキーダイオードのリーク電流（５×１０−５Ａ／ｃｍ２）よりも大幅に小さい。このように、本実施の形態におけるショットキーダイオードの耐圧が大きく、リーク電流が小さいのは、ｐガードリング領域３３の表面が平均表面粗さＲａ０．１ｎｍ〜０．５ｎｍまで平滑化されているためと考えられる。すなわち、本発明のショットキーダイオードによると、ｐガードリング領域３３の平均表面粗さＲａが０．１ｎｍ〜０．５ｎｍと平滑化されていることにより、オフ時にｐガードリング領域３３とショットキー電極３８との界面を流れるリーク電流が低減し、よって、耐圧が向上することになる。なお、ｐガードリング領域３３の平均表面粗さＲａが０．５ｎｍ以下であれば、本発明の効果は得られるが、平均表面粗さＲａが０．１ｎｍ〜０．２ｎｍである場合に、より大きな効果が得られる。ｐガードリング領域３３の平均表面粗さＲａが０．１ｎｍよりも小さくても、本発明の効果は得られるが、研磨時間があまりに長くなって別の不具合も生じることから、０．１ｎｍ以上であることが好ましい。
【００５３】
（他の実施の形態）
本発明の炭化珪素半導体装置は、実施形態１や実施形態２に挙げたものに限定されるものではなく、発明の効果を発揮するものであれば、各部の構造，寸法，ドーパント濃度などは、いかなるバリエーションも採ることができる。
【００５４】
実施の形態１では、本発明の炭化珪素半導体装置をＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）に適用した例について説明したが、本発明の炭化珪素半導体装置は、ＶＭＯＳＦＥＴ，ＵＭＯＳＦＥＴはもちろん、ゲート絶縁膜がシリコン酸化膜とは異なる絶縁膜、たとえば、シリコン窒化膜，シリコン酸窒化膜，その他の各種誘電体膜などである場合、つまり、ＭＩＳＦＥＴ一般に適用することができる。また、ＭＩＳＦＥＴやダイオードだけでなく、ＪＦＥＴ，ＩＧＢＴ，サイリスタなどにも適用することができる。
【００５５】
また、実施の形態１では、本発明を反転型ＭＯＳＦＥＴに適用した例について説明したが、本発明は蓄積型ＭＩＳＦＥＴにも適用することができる。その場合には、ｐウェル領域の中にｎ領域を形成することになる。また、上記実施の形態１では、本発明を縦型ＭＯＳＦＥＴに適用した例について説明したが、本発明は横型ＭＩＳＦＥＴにも適用することができる。その場合、エピタキシャル成長層の表面部において、チャネル領域を挟んでソース領域に対向するドレイン領域が形成されることになる。
【００５６】
実施の形態２では、本発明をショットキーダイオードに適用した例について説明したが、本発明は、ｐｎダイオードにも適用することができる。その場合には、エピタキシャル成長層の上部にｐ型のドーパントを含むｐ領域とガードリング領域とを互いに離間させて形成すればよい。
【００５７】
本発明における基板は、４Ｈ−ＳｉＣ基板に限定されるものではなく、６Ｈ−ＳｉＣ基板等、４Ｈポリタイプとは異なるポリタイプのＳｉＣ基板や、Ｓｉ基板など、ＳｉＣ基板とは異なる材質の基板であってもよい。たとえば、Ｓｉ基板上にヘテロエピタキシャル成長された３Ｃ−ＳｉＣエピタキシャル成長層を用いた炭化珪素半導体装置においても、本発明を適用することにより、閾値電圧のばらつきの小さいＭＩＳＦＥＴや、高耐圧のショットキーダイオードを得ることができる。
【産業上の利用可能性】
【００５８】
本発明の炭化珪素半導体装置は、パワーデバイスや高周波デバイスとして用いられるＭＩＳＦＥＴ，ショットキーダイオード，ＪＦＥＴ，ＩＧＢＴ，サイリスタなどに利用することができる。
【図面の簡単な説明】
【００５９】
【図１】（ａ）〜（ｆ）は、実施の形態１におけるＭＯＳＦＥＴの製造工程の前半部を示す断面図である。
【図２】（ａ）〜（ｅ）は、実施の形態１におけるＭＯＳＦＥＴの製造工程の後半部を示す断面図である。
【図３】（ａ）〜（ｄ）は、実施の形態２におけるショットキーダイオードの製造工程の前半部を示す断面図である。
【図４】（ａ）〜（ｆ）は、実施の形態２におけるショットキーダイオードの製造工程の後半部を示す断面図である。
【図５】実施の形態１のＭＯＳＦＥＴと比較例とのチャネル移動度と閾値電圧とを測定した結果を表にして示す図である。
【図６】実施の形態２のショットキーダイオードと比較例との耐圧とリーク電流とを測定した結果を表にして示す図である。
【符号の説明】
【００６０】
１０  ４Ｈ−ＳｉＣ基板、１１  エピタキシャル成長層、１２  ｐウェル領域、１２ａ  チャネル領域、１３  ソース領域、１５  ｐ＋コンタクト領域、１７  カーボンキャップ、１８  犠牲酸化膜、２０  ゲート絶縁膜、２１  ソース電極、２２  ゲート電極、２３  ドレイン電極、３０  ４Ｈ−ＳｉＣ基板、３１  エピタキシャル成長層、３３  ｐガードリング領域、３４  カーボンキャップ、３５  犠牲酸化膜、３７  シリコン酸化膜、３８  ショットキー電極、４０  裏面電極
【図１】
2007115875.tif 000003
【図２】
2007115875.tif 000004
【図３】
2007115875.tif 000005
【図４】
2007115875.tif 000006
【図５】
2007115875.tif 000007
【図６】
2007115875.tif 000008