(57)【要約】【課題】ＣｕとＡｌが反応することによる配線抵抗の上昇や、Ｃｕの隆起によるＣｕ配線の信頼性の低下を抑制できる半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、基板１１上に形成される絶縁膜１２と、この絶縁膜の表面に形成された溝内に、第１のバリアメタル層を介在して埋め込まれるＣｕ配線Ｍ１Ａ，Ｍ１Ｂと、上記絶縁膜、第１のバリアメタル層及びＣｕ配線上に形成され、上記Ｃｕ配線上に対応する位置に開口１７Ａ，１７Ｂを有する層間絶縁膜１６と、上記層間絶縁膜の開口内において上記Ｃｕ配線と電気的に接続されるＡｌ配線２０と、少なくとも上記Ｃｕ配線とＡｌ配線との間に介在され、ＣｕとＡｌとの反応を防止するための第２のバリアメタル層１８と、上記第２のバリアメタル層に対するＡｌの流動性を上げるための第３のバリアメタル層１９とを含む積層膜とを備えている。【選択図】      図４
2007266073.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成される絶縁膜と、
前記絶縁膜の表面に形成された溝内に、第１のバリアメタル層を介在して埋め込まれるＣｕ配線と、
前記絶縁膜、前記第１のバリアメタル層及び前記Ｃｕ配線上に形成され、前記Ｃｕ配線上に対応する位置に開口を有する層間絶縁膜と、
前記層間絶縁膜の前記開口内において前記Ｃｕ配線と電気的に接続されるＡｌ配線と、
少なくとも前記Ｃｕ配線と前記Ａｌ配線との間に介在され、ＣｕとＡｌとの反応を防止するための第２のバリアメタル層と、前記第２のバリアメタル層に対するＡｌの流動性を上げるための第３のバリアメタル層を含む積層膜と
を具備することを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜における前記開口の開口径は０．３μｍより小さく、且つ前記層間絶縁膜の厚さＡと開口径Ｂとの比（Ａ／Ｂ）は１．０より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｃｕ配線上の前記積層膜の膜厚は、１０ｎｍより大きいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板上の絶縁膜に設けた溝内に、第１のバリアメタル層を介在してＣｕ配線を形成する工程と、
前記絶縁膜上、前記第１のバリアメタル層及び前記Ｃｕ配線上にＣｕの酸化及び拡散防止膜を形成する工程と、
前記Ｃｕの酸化及び拡散防止膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記Ｃｕの酸化及び拡散防止膜における前記Ｃｕ配線上に対応する位置に、前記Ｃｕ配線を露呈する開口を形成する工程と、
前記開口内にＣｕとＡｌとの反応を防止するための第２のバリアメタル層を形成する工程と、
前記開口内の前記第２のバリアメタル層の表面に、前記第２のバリアメタル層に対するＡｌの流動性を上げるための第３のバリアメタル層を形成する工程と、
前記開口内に前記第３のバリアメタル層を介在して３２５℃から４５０℃の温度でＡｌを埋め込むように形成する工程と、
前記Ａｌ膜及び前記第３，第２のバリアメタル層をパターニングしてＡｌ配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
基板上の絶縁膜に設けた溝内に、第１のバリアメタル層を介在してＣｕ配線を形成する工程と、
前記Ｃｕ配線上にＣｕの酸化及び拡散を防止するための第２のバリアメタル層を形成する工程と、
前記第２のバリアメタル層上及び前記絶縁膜上に層間絶縁膜を形成する工程と、
前記第２のバリアメタル層及び前記層間絶縁膜における前記Ｃｕ配線上に対応する位置に、前記第２のバリアメタル層を露呈する開口を形成する工程と、
前記開口内にＡｌの流動性を上げるための第３のバリアメタル層を形成する工程と、
前記開口内に前記第３のバリアメタル層を介在して３２５℃から４５０℃の温度でＡｌを埋め込むように形成する工程と、
前記Ａｌ膜及び前記第３のバリアメタル層をパターニングしてＡｌ配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｃｕダマシーン（Damascene）法を用いて形成された多層配線構造を有し、Ｃｕ配線上に高温で成膜されたＡｌ配線が接続される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータや通信機器の重要部分には、トランジスタや抵抗などの多数の素子を電気回路を構成するように結合し、１チップ上に集積化した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩの性能に大きく依存している。ＬＳＩ単体での性能向上は集積度を高めること、つまり素子の微細化により実現できる。
【０００３】
ところで、ＬＳＩの高集積化に伴って、配線抵抗の増大や配線間の容量結合に起因するＲＣ遅延により素子の高速動作が阻害される問題が顕著になってきている。すなわち、素子の微細化が進む中で、配線幅の縮小に伴って配線抵抗が増大し、且つ配線ピッチの縮小に伴う配線間容量の増大により容量結合も大きくなる。この結果、ＲＣ遅延が増大して回路の動作速度が低下する。
【０００４】
このため、配線抵抗や配線間容量の低減が必要であり、比抵抗の小さな材料の導入や比誘電率の小さな絶縁膜材料の導入が望まれている。そして、配線材料については、これまでのＡｌから比抵抗が３５％ほど低いＣｕが用いられるようになってきている。
【０００５】
ダマシーン法で形成したＣｕ配線（例えば特許文献１参照）は、比抵抗が３５％ほど低いだけでなく、配線中にバリアメタル層の占有する割合も小さいため、微細化による配線抵抗の上昇率がＡｌ配線に比べて緩くなる。このような特長から、性能向上の著しいシステムＬＳＩだけでなく、様々なＬＳＩにＣｕ配線の適用が検討されている。また、ＣｕはＡｌに比べてエレクトロマイグレーション耐性に優れていることもメリットとして挙げられる。
【０００６】
しかしながら、Ｃｕは非常に酸化されやすく、酸素濃度がコントロールされていない高温雰囲気だけでなく、室温の大気雰囲気でも酸化が進む。このような特性は、高温化で圧着接着するボンディングプロセスでは好ましくないため、最上層のＣｕ配線上にはＡｌなどのボンディング電極材料を形成する必要がある。この電極材料の形成には、配線形成プロセスと同様な工程数が要求される。例えば、従来は２層の配線層で形成されたＬＳＩでＣｕ配線を適用すると、３層の配線層を形成するための工程数が必要となり、コスト、製造期間とも増加することになる。
【０００７】
そこで、微細な配線となる第１層の配線をＣｕ配線とし、第２層をＡｌ配線としてボンディング電極に用いることで、２層の配線層を形成するだけのコストと製造期間で配線抵抗を低減できるようにした配線構造が提案されている（特許文献２参照）。
【０００８】
このような配線構造を実現するためには、微細なヴィアホールへＡｌを埋め込ために高い成膜温度（４００℃程度）が必要であるが、高温でＡｌを形成するとＣｕとＡｌが反応して配線抵抗が著しく上昇したり、Ｃｕの隆起によりＣｕ配線の信頼性が低下したりするという問題がある。
【特許文献１】特開２０００−２６９２１３
【特許文献２】特開２００３−２５７９６９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ＣｕとＡｌが反応することによる配線抵抗の上昇や、Ｃｕの隆起によるＣｕ配線の信頼性の低下を抑制できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によると、基板上に形成される絶縁膜と、前記絶縁膜の表面に形成された溝内に、第１のバリアメタル層を介在して埋め込まれるＣｕ配線と、前記絶縁膜、前記第１のバリアメタル層及び前記Ｃｕ配線上に形成され、前記Ｃｕ配線上に対応する位置に開口を有する層間絶縁膜と、前記層間絶縁膜の前記開口内において前記Ｃｕ配線と電気的に接続されるＡｌ配線と、少なくとも前記Ｃｕ配線と前記Ａｌ配線との間に介在され、ＣｕとＡｌとの反応を防止するための第２のバリアメタル層と、前記第２のバリアメタル層に対するＡｌの流動性を上げるための第３のバリアメタル層を含む積層膜とを具備する半導体装置が提供される。
【００１１】
本発明の他の一態様によると、基板上の絶縁膜に設けた溝内に、第１のバリアメタル層を介在してＣｕ配線を形成する工程と、前記絶縁膜上、前記第１のバリアメタル層及び前記Ｃｕ配線上にＣｕの酸化及び拡散防止膜を形成する工程と、前記Ｃｕの酸化及び拡散防止膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記Ｃｕの酸化及び拡散防止膜における前記Ｃｕ配線上に対応する位置に、前記Ｃｕ配線を露呈する開口を形成する工程と、前記開口内にＣｕとＡｌとの反応を防止するための第２のバリアメタル層を形成する工程と、前記開口内の前記第２のバリアメタル層の表面に、前記第２のバリアメタル層に対するＡｌの流動性を上げるための第３のバリアメタル層を形成する工程と、前記開口内に前記第３のバリアメタル層を介在して３２５℃から４５０℃の温度でＡｌを埋め込むように形成する工程と、前記Ａｌ膜及び前記第３，第２のバリアメタル層をパターニングしてＡｌ配線を形成する工程とを具備する半導体装置の製造方法が提供される。
【００１２】
本発明の更に他の一態様によると、基板上の絶縁膜に設けた溝内に、第１のバリアメタル層を介在してＣｕ配線を形成する工程と、前記Ｃｕ配線上にＣｕの酸化及び拡散を防止するための第２のバリアメタル層を形成する工程と、前記第２のバリアメタル層上及び前記絶縁膜上に層間絶縁膜を形成する工程と、前記第２のバリアメタル層及び前記層間絶縁膜における前記Ｃｕ配線上に対応する位置に、前記第２のバリアメタル層を露呈する開口を形成する工程と、前記開口内にＡｌの流動性を上げるための第３のバリアメタル層を形成する工程と、前記開口内に前記第３のバリアメタル層を介在して３２５℃から４５０℃の温度でＡｌを埋め込むように形成する工程と、前記Ａｌ膜及び前記第３のバリアメタル層をパターニングしてＡｌ配線を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、ＣｕとＡｌが反応することによる配線抵抗の上昇や、Ｃｕの隆起によるＣｕ配線の信頼性の低下を抑制できる半導体装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。  
［第１の実施形態］
図１乃至図４はそれぞれ、本発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造部を抽出してその製造方法を順次示す工程断面図である。
【００１５】
本工程断面図においては、素子分離並びにＭＯＳＦＥＴの形成工程は省略し、２層の金属配線層の形成方法に直接関係する工程部分のみを抽出して示している。また、この第１の実施形態においては、埋め込み型のＣｕ配線（ダマシーン法）を用い、Ｃｕ配線上にＡｌ配線を形成する例にて説明を行うものとする。
【００１６】
まず、図１に示すように、半導体基板１１上に半導体素子及び下層配線（図示せず）に対する絶縁分離層となる第１の層間絶縁膜１２を堆積形成する。その後、第１の金属配線層を形成すべく、リソグラフィーとドライエッチングを用いて、上記層間絶縁膜１２の表面に配線金属を充填するための配線溝１２Ａ，１２Ｂを形成する。次に、上記層間絶縁膜１２上に第１のバリアメタル層１３とＣｕ膜１４を順次堆積形成することで第１の金属配線層を形成する。この金属配線層の形成は、第１のバリアメタル層１３としてＴａ膜を１０ｎｍスパッタ形成した後、大気開放させることなく厚さが６０ｎｍのＣｕ膜１４−１を形成し、このＣｕ膜１４−１上にめっきＣｕ膜１４−２を８００ｎｍの厚さに形成することにより行われる。
【００１７】
次いで、図２に示すように、配線溝１２Ａ，１２Ｂ内以外の層間絶縁膜１２上の余分なＣｕ膜１４−１，１４−２及び第１のバリアメタル層１３をＣＭＰ（化学的機械的研磨）法などの方法により除去する。その後、Ｃｕの酸化及び拡散防止膜であるＳｉＮ膜１５を配線溝１２Ａ，１２Ｂ中のＣｕ膜１４−２上、第１のバリアメタル層１３上及び第１の層間絶縁膜１２上の全面に堆積形成する。引き続き、上記ＳｉＮ膜１５上の全面に第２の層間絶縁膜１６を堆積形成する。これによって、層間絶縁膜１２の表面に形成された配線溝１２Ａ，１２Ｂ内に、第１のバリアメタル層１３を介在して埋め込まれる第１の金属配線層（Ｃｕ配線）Ｍ１Ａ，Ｍ１Ｂが形成される。
【００１８】
次に、図３に示すように、上記第１の金属配線層Ｍ１Ａ，Ｍ１Ｂ上に対応する位置の上記第２の層間絶縁膜１６及び上記ＳｉＮ膜１５に、これら第１の金属配線層Ｍ１Ａ，Ｍ１Ｂとこれから形成する第２の金属配線層Ｍ２Ａ，Ｍ２Ｂとを接続するための開口１７Ａ，１７Ｂを形成する。この第２の層間絶縁膜１６における開口１７Ａ，１７Ｂの開口径（直径）は０．３μｍより小さく、且つ上記第２の層間絶縁膜１６の厚さＡと開口径Ｂとの比（Ａ／Ｂ）は１．０より大きくなっている。その後、上記第２の層間絶縁膜１６上、開口１７Ａ，１７Ｂの側壁及び上記Ｃｕ膜１４−２上に、ＣｕとＡｌとの反応を防止するための第２のバリアメタル層１８と、この第２のバリアメタル層１８に対するＡｌの流動性を上げるための第３のバリアメタル層１９を成膜し、上記開口１７Ａ，１７Ｂ内を完全に埋め込むようにＡｌ−Ｃｕ膜２０を成膜する。ここで、第２，第３のバリアメタル層１８，１９とＡｌ−Ｃｕ膜２０の形成は次のようにして行う。まず、第２のバリアメタル層１８としてＴａ膜を１５ｎｍ成膜し、このＴａ膜上に第３のバリアメタル層１９として厚さ１５ｎｍのＴｉ膜を大気開放することなく連続成膜し、その後更に大気暴露することなく、Ａｌを主成分とする膜、例えばＡｌ−Ｃｕ膜２０を４００℃の高温下で成膜する。上記バリアメタル層１８，１９の成膜は、バイアススパッタ法やＣＶＤ法などの方法で行われるのが望ましい。これらの方法は、開口１７Ａ，１７Ｂの下部のＣｕ膜１４−２上に、成膜膜厚に近い膜厚で形成できることから、膜厚を厚く設定する必要はなく、Ａｌ−Ｃｕの成膜前にＣｕ膜１４−２上にそれぞれ厚さが１５ｎｍのＴａ膜とＴｉ膜の積層膜が形成できる。
【００１９】
次に、図４に示すように、レジストをマスクとしてＡｌ−Ｃｕ膜２０、第３のバリアメタル層１９及び第２のバリアメタル層１８をドライエッチングによりパターニングし、第２の金属配線層（Ａｌ配線）Ｍ２Ａ，Ｍ２Ｂを形成する。その後、表面保護膜となる第３の層間絶縁膜２１を全面に堆積形成する。
【００２０】
上記のような配線構造並びに製造方法によれば、第１の金属配線層（Ｃｕ配線）Ｍ１Ａ，Ｍ１ＢのＣｕ膜１４−２と第２の金属配線層（Ａｌ配線）Ｍ２Ａ，Ｍ２ＢのＡｌ−Ｃｕ膜２０との間に、ＣｕとＡｌの反応を防止するバリアメタル層１８と、このバリアメタル層１８に対するＡｌの流動性を向上させるバリアメタル層１９との積層膜を設けたので、Ａｌ−Ｃｕ膜２０の高温成膜時にＡｌとＣｕとの反応を防止することができ、且つＡｌ−Ｃｕの埋め込み性も向上できる。また、Ａｌ−Ｃｕ膜２０の高温成膜前に、上記バリアメタル層１８，１９をＣｕ膜１４−２上にそれぞれ１５ｎｍの厚さに形成することで、Ａｌ−Ｃｕ成膜時の隆起を抑制できる。更に、ストレスマイグレーションなどによる信頼性の低下も防止できる。
【００２１】
［第２の実施形態］
図５乃至図９はそれぞれ、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造部を抽出してその製造方法を順次示す工程断面図である。
【００２２】
本工程断面図においては、素子分離並びにＭＯＳＦＥＴの形成工程は省略し、２層の金属配線層の形成方法に直接関係する工程部分のみを抽出して示している。この第２の実施形態においては、上記第１の実施形態と同様に、埋め込み型のＣｕ配線を用い、Ｃｕ配線上にＡｌ配線を形成する例にて説明を行うものとする。
【００２３】
まず、図５に示すように、半導体基板１１上に半導体素子及び下層配線（図示せず）に対する絶縁分離層となる第１の層間絶縁膜１２を堆積形成する。その後、第１の金属配線層を形成すべく、リソグラフィーとドライエッチングを用いて、上記層間絶縁膜１２の表面に配線金属を充填するための配線溝１２Ａ，１２Ｂを形成する。次に、上記層間絶縁膜１２上に第１のバリアメタル層１３とＣｕ膜１４を順次堆積形成することで第１の金属配線層を形成する。この金属配線層の形成は、第１のバリアメタル層１３としてＴａ膜を１０ｎｍスパッタ形成した後、大気開放させることなく厚さ６０ｎｍのＣｕ膜１４−１を形成し、このＣｕ膜１４−１上にめっきＣｕ膜１４−２を８００ｎｍの厚さに形成することにより行われる。
【００２４】
次いで、図６に示すように、配線溝１２Ａ，１２Ｂ内以外の層間絶縁膜１２上の余分なＣｕ膜１４−１，１４−２及びバリアメタル層１３をＣＭＰ（化学的機械的研磨）法などの方法により除去する。その後、Ｃｕの酸化及び拡散防止膜である第２のバリアメタル層２２Ａ，２２Ｂを配線溝１２Ａ，１２Ｂ内のＣｕ膜１４−２上にのみ約２０ｎｍの厚さに成膜する。これによって、層間絶縁膜１２の表面に形成された配線溝１２Ａ，１２Ｂ内に、第１のバリアメタル層１３を介在して埋め込まれ、上面に第２のバリアメタル層２２Ａ，２２Ｂが形成された第１の金属配線層（Ｃｕ配線）Ｍ１Ａ，Ｍ１Ｂが形成される。
【００２５】
次に、図７に示すように、エッチングストッパ２３を上記第２のバリアメタル層２２Ａ，２２Ｂ上及び上記第１の層間絶縁膜１２上の全面に堆積形成し、このエッチングストッパ２３上の全面に第２の層間絶縁膜１６を堆積形成する。
【００２６】
次に、図８に示すように、上記第１の金属配線層Ｍ１Ａ，Ｍ１Ｂ上に対応する位置の第２の層間絶縁膜１６及びエッチングストッパ膜２３に、これら第１の金属配線層Ｍ１Ａ，Ｍ１Ｂと第２の金属配線層Ｍ２Ａ，Ｍ２Ｂとを接続するための開口１７Ａ，１７Ｂを形成する。この第２の層間絶縁膜１６における開口１７Ａ，１７Ｂの開口径（直径）は０．３μｍより小さく、且つ上記第２の層間絶縁膜１６の厚さＡと開口径Ｂとの比（Ａ／Ｂ）は１．０より大きくなっている。その後、上記第２の層間絶縁膜１６上、開口１７Ａ，１７Ｂの側壁及び上記第２のバリアメタル層２２Ａ，２２Ｂ上に、ＣｕとＡｌとの反応を防止するための第３のバリアメタル層１８と、この第３のバリアメタル層１８に対するＡｌの流動性を上げるための第４のバリアメタル層１９を成膜し、上記開口１７Ａ，１７Ｂ内を完全に埋め込むようにＡｌ−Ｃｕ膜２０を成膜する。ここで、第３，第４のバリアメタル層１８，１９とＡｌ−Ｃｕ膜２０の形成は次のようにして行う。まず、第３のバリアメタル層１８としてＴａ膜を１０ｎｍ成膜し、このＴａ膜上に第４のバリアメタル層１９として厚さ１５ｎｍのＴｉ膜を大気開放することなく連続成膜し、その後更に大気暴露することなく、Ａｌを主成分とする膜、例えばＡｌ−Ｃｕ膜２０を４００℃の高温下で成膜する。上記バリアメタル層１８，１９の成膜は、バイアススパッタ法やＣＶＤ法などの方法で行われるのが望ましい。これらの方法は、開口１７Ａ，１７Ｂの下部のＣｕ膜１４−２上に、成膜膜厚に近い膜厚で形成できることから、膜厚を厚く設定する必要はない。
【００２７】
次に、図９に示すように、レジストをマスクとしてＡｌ−Ｃｕ膜２０、第４のバリアメタル層１９及び第３のバリアメタル層１８をドライエッチングによりパターニングし、第２の金属配線層（Ａｌ配線）Ｍ２Ａ，Ｍ２Ｂを形成する。その後、表面保護膜となる第３の層間絶縁膜２１を全面に堆積形成する。
【００２８】
上記のような配線構造並びに製造方法によれば、第１の実施形態と同様に、第１の金属配線層（Ｃｕ配線）Ｍ１Ａ，Ｍ１ＢのＣｕ膜１４−２と第２の金属配線層（Ａｌ配線）Ｍ２Ａ，Ｍ２ＢのＡｌ−Ｃｕ膜２０との間に、ＣｕとＡｌの反応を防止するバリアメタル層１８と、このバリアメタル層１８に対するＡｌの流動性を向上させるバリアメタル層１９との積層膜を設けるので、Ａｌ−Ｃｕ膜２０の高温成膜時にＡｌとＣｕとの反応を防止することができ、Ａｌ−Ｃｕ膜２０の埋め込み性も向上できる。
【００２９】
また、本第２の実施形態では、配線溝１２Ａ，１２Ｂ内に第１の金属配線層（Ｃｕ配線）Ｍ１Ａ，Ｍ１Ｂを埋め込み形成した直ぐ後に、これら第１の金属配線層Ｍ１Ａ，Ｍ１Ｂ上にＣｕの酸化及び拡散防止膜として働くバリアメタル層２２Ａ，２２Ｂを形成する。よって、ＳｉＮ膜１５、第２の層間絶縁膜１６及び開口１７Ａ，１７Ｂを形成した後でバリアメタル層１８を形成する第１の実施形態に比べて、第１の金属配線層Ｍ１Ａ，Ｍ１Ｂの表面が露出されている時間が短いので酸化され難く、且つエッチングストッパ膜２３及び層間絶縁膜１６の形成工程においてこれらの膜中へのＣｕ原子の移動も少なくなる。
【００３０】
しかも、厚さが１５ｎｍ以上のバリアメタル層２２Ａ，２２Ｂを第１の金属配線層Ｍ１Ａ，Ｍ１Ｂ上に形成することよって、バリアメタル層１８の膜厚を薄くしたりバリアメタル層１９のみにしたりすることもできる。また、Ａｌ−Ｃｕ膜２０の高温成膜時に、バリアメタル層２２Ａ，２２Ｂで第１の金属配線層Ｍ１Ａ，Ｍ１Ｂを機械的に抑え込んで隆起するのを防止できる。更に、高温での成膜後に放熱されて収縮し、周辺の層間絶縁膜１２，１６及びエッチングストッパ膜２３に歪みが加わり、ストレスマイグレーションなどが発生して信頼性が低下するのも防止できる。
【００３１】
（適用例）
図１０は、上記第１，第２の実施形態で説明した配線構造の適用例を示すもので、ＮＡＮＤ型フラッシュメモリにおけるメモリセル部の断面図である。半導体基板３１の主表面には素子分離絶縁膜３２が形成されている。この素子分離絶縁膜３２で区画された素子領域の基板３１の主表面に、ＮＡＮＤストリング３３−１，３３−２が形成される。各ＮＡＮＤストリング３３−１，３３−２中には、例えば１６個または３２個のセルトランジスタＣＴ，ＣＴ，…の電流通路が直列接続されている。各々のセルトランジスタＣＴ，ＣＴ，…は、電荷蓄積層としての例えばフローティングゲートとコントロールゲートとが積層されたｎチャネルＭＯＳＦＥＴ構造の複数のメモリセルを、それらのソース，ドレインを隣接するもの同士で共有する形で直列接続している。そして、その一端とビット線との間、及び他端とソース線との間にそれぞれ第１，第２のセレクトゲートＳＧを設けて、１つのＮＡＮＤストリングを構成している。
【００３２】
図１０に示す例では、各々のセレクトゲートＳＧは、ソース，ドレインを隣接するもの同士で共有する形で直列接続した２つのトランジスタで構成している。これら２つのトランジスタの一方は、例えばチャネル領域に不純物がイオン注入されてデプレッション化されている。一方のトランジスタのゲートにはグローバルビット線を選択するアドレス信号が供給され、他方のトランジスタのゲートにはローカルビット線を選択するアドレス信号が供給される。隣接して配置された４個のＮＡＮＤストリングは、上記デプレッション化されたトランジスタの位置に応じて選択される。
【００３３】
上記セレクトゲートＳＧは、コンタクト部３４を介して配線３５に接続され、更にコンタクト部３６を介してローカルビット線ＬＢＬに接続される。このローカルビット線ＬＢＬは、図４及び図９における第１の金属配線層Ｍ１Ａ，Ｍ１Ｂに対応している。
【００３４】
上記ローカルビット線ＬＢＬ上には、Ｃｕの酸化及び拡散防止膜であるＳｉＮ膜３７が形成され、このＳｉＮ膜３７上に層間絶縁膜３８が形成されている。そして、図示しないが、このＳｉＮ膜３７と層間絶縁膜３８に、上記ローカルビット線ＬＢＬとこれから形成するグローバルビット線ＧＢＬとを接続するための開口を形成する。その後、上記層間絶縁膜３８上、開口の側壁及び上記Ｃｕ膜（ローカルビット線ＬＢＬ）上に、ＣｕとＡｌとの反応を防止するためのバリアメタル層と、このバリアメタル層に対するＡｌの流動性を上げるためのバリアメタル層を成膜し、上記開口内を完全に埋め込むようにＡｌ−Ｃｕ膜を成膜する。
【００３５】
なお、本発明は上述した第１，第２の実施形態に限定されるものではなく、要旨を逸脱しない範囲で種々の変形が可能である。次に、種々の変形例について説明する。
【００３６】
（変形例１）
上記第１，第２の実施形態では、各バリアメタル層１３，１８，１９，２２Ａ，２２Ｂが単層構造の場合を例にとって説明したが、積層構造であっても構わない。
【００３７】
（変形例２）
上記第２の実施形態では、上記第２の層間絶縁膜１６上、開口１７Ａ，１７Ｂの側壁及び上記第２のバリアメタル層２２Ａ，２２Ｂ上に第３のバリアメタル層１８を成膜したが、この第３のバリアメタル層１８は成膜せずに第４のバリアメタル層１９を成膜し、Ａｌ−Ｃｕ膜２０の成膜を行っても同様な効果を得ることができる。
【００３８】
（変形例３）
上記第１，第２の実施形態では、開口１７Ａ，１７Ｂ内へのＡｌの埋め込み時の成膜温度が４００℃程度の場合を例にとって説明したが、成膜温度は３２５℃〜４５０℃の温度範囲に適用可能である。３２５℃はＡｌを流動させて埋め込むための下限温度であり、４５０℃はＣｕ膜１４の直上に成膜する層間絶縁膜１６の成膜温度から設定した。Ｃｕ膜１４の直上の絶縁膜はＣｕの酸化と拡散を防止するもので、後工程の温度を成膜温度以上に上げると変質したり、Ｃｕと絶縁膜とのストレス差でＣｕが漏れ出したり、あるいは酸化されたりしてしまうため４５０℃が上限の温度となる。
【００３９】
（変形例４）
各バリアメタル層１８，１９の膜厚が１５ｎｍの場合を例にとって説明したが、この積層膜には図１１に示すように上記成膜温度に関係なく少なくとも１０ｎｍの厚さが必要である。図１１では、Ｃｕ配線上の積層膜の最小膜厚と加速試験後の抵抗上昇率との関係を示している。この試験では、図４に示したような第１の金属配線層Ｍ１Ａ，Ｍ１Ｂと第２の金属配線層Ｍ２Ａ，Ｍ２Ｂとのコンタクト（ヴィアコンタクト）構造を複数形成し、電気的に直列接続したヴィアチェーン（Via Chain）をサンプルに用いている。サンプルには、積層膜の膜厚が異なる複数種類を用意し、これらのサンプルに対して加速試験を行ってヴィアチェーンの抵抗上昇率を調べた。
【００４０】
抵抗上昇率の判定基準（criteria）は、物理的な要因でコンタクト不良となることが経験的に知られている１０％としている。すなわち、矢印ＡＡで示す抵抗上昇率が１０％以上は不良品、矢印ＡＢで示す抵抗上昇率が１０％以下は良品である。積層膜の膜厚が約５．７ｎｍ、約７．８ｎｍ及び約８．９ｎｍでは、抵抗上昇率が非常に大きく接続不良となる。一方、積層膜の膜厚が約１０．２ｎｍでは、抵抗上昇率は非常に小さくなり低抵抗で良好な接続が得られていることがわかる。
【００４１】
（変形例５）
ＣｕとＡｌとの反応を防止するためのバリアメタル層１８としてＴａ膜を用いる場合を例にとって説明したが、Ｔｉ膜、Ｔｉ化合物膜、Ｔａ化合物膜、Ｗ化合物膜、あるいはこれらの積層膜を用いても良い。
【００４２】
（変形例６）
バリアメタル層１９としてＴｉ膜を用いる場合を例にとって説明したが、Ｔｉ化合物膜、Ｎｂ膜、Ｎｂ化合物膜、あるいはこれらの積層膜を用いても良い。
【００４３】
上述したように、本発明の第１の形態に係る半導体装置は、基板上に形成される絶縁膜と、前記絶縁膜の表面に形成された溝内に、第１のバリアメタル層を介在して埋め込まれるＣｕ配線と、前記絶縁膜、前記第１のバリアメタル層及び前記Ｃｕ配線上に形成され、前記Ｃｕ配線上に対応する位置に開口を有する層間絶縁膜と、前記層間絶縁膜の前記開口内において前記Ｃｕ配線と電気的に接続されるＡｌ配線と、少なくとも前記Ｃｕ配線と前記Ａｌ配線との間に介在され、ＣｕとＡｌとの反応を防止するための第２のバリアメタル層と、前記第２のバリアメタル層に対するＡｌの流動性を上げるための第３のバリアメタル層を含む積層膜とを具備する。
【００４４】
そして、本発明の望ましい態様としては次のものがあげられる。
【００４５】
（１）  前記層間絶縁膜における前記開口の開口径は０．３μｍより小さく、且つ前記層間絶縁膜の厚さＡと開口径Ｂとの比（Ａ／Ｂ）は１．０より大きい。
【００４６】
（２）  前記Ｃｕ配線上の前記積層膜の膜厚は、１０ｎｍより大きい。
【００４７】
（３）  前記基板上に形成される絶縁膜は、半導体基板上に形成された層間絶縁膜である。
【００４８】
（４）  前記第１のバリアメタル層は、厚さが少なくとも１０ｎｍのＴａ膜を含む。
【００４９】
（５）  前記第２のバリアメタル層は、Ｔｉ膜、Ｔｉ化合物膜、Ｔａ膜、Ｔａ化合物膜、Ｗ化合物膜、あるいはこれらの積層膜である。
【００５０】
（６）  前記第３のバリアメタル層は、Ｔｉ膜、Ｔｉ化合物膜、Ｎｂ膜、Ｎｂ化合物膜、あるいはこれらの積層膜である。
【００５１】
本発明の第２の形態に係る半導体装置の製造方法は、基板上の絶縁膜に設けた溝内に、第１のバリアメタル層を介在してＣｕ配線を形成する工程と、前記絶縁膜上、前記第１のバリアメタル層及び前記Ｃｕ配線上にＣｕの酸化及び拡散防止膜を形成する工程と、前記Ｃｕの酸化及び拡散防止膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記Ｃｕの酸化及び拡散防止膜における前記Ｃｕ配線上に対応する位置に、前記Ｃｕ配線を露呈する開口を形成する工程と、前記開口内にＣｕとＡｌとの反応を防止するための第２のバリアメタル層を形成する工程と、前記開口内の前記第２のバリアメタル層の表面に、前記第２のバリアメタル層に対するＡｌの流動性を上げるための第３のバリアメタル層を形成する工程と、前記開口内に前記第３のバリアメタル層を介在して３２５℃から４５０℃の温度でＡｌを埋め込むように形成する工程と、前記Ａｌ膜及び前記第３，第２のバリアメタル層をパターニングしてＡｌ配線を形成する工程とを具備する。
【００５２】
そして、本発明の望ましい態様としては次のものがあげられる。
【００５３】
（１）  前記基板は半導体基板であり、前記半導体基板上に半導体素子及び下層配線を形成する工程と、前記半導体素子及び下層配線の絶縁分離層となる層間絶縁膜を形成する工程を含む。
【００５４】
（２）  前記Ｃｕ配線を形成する工程は、前記基板上の絶縁膜に設けた溝内に、第１のバリアメタル層としてＴａ膜をスパッタ形成する工程と、大気開放させることなく第１のＣｕ膜を形成する工程と、前記第１のＣｕ膜上にめっきにより第２のＣｕ膜を形成する工程とを含む。
【００５５】
（３）  上記第２，第３のバリアメタル層の成膜は、バイアススパッタ法またはＣＶＤ法で行われる。
【００５６】
本発明の第３の形態に係る半導体装置の製造方法は、基板上の絶縁膜に設けた溝内に、第１のバリアメタル層を介在してＣｕ配線を形成する工程と、前記Ｃｕ配線上にＣｕの酸化及び拡散を防止するための第２のバリアメタル層を形成する工程と、前記第２のバリアメタル層上及び前記絶縁膜上に層間絶縁膜を形成する工程と、前記第２のバリアメタル層及び前記層間絶縁膜における前記Ｃｕ配線上に対応する位置に、前記Ｃｕ配線を露呈する開口を形成する工程と、前記開口内にＡｌの流動性を上げるための第３のバリアメタル層を形成する工程と、前記開口内に前記第３のバリアメタル層を介在して３２５℃から４５０℃の温度でＡｌを埋め込むように形成する工程と、前記Ａｌ膜及び前記第３のバリアメタル層をパターニングしてＡｌ配線を形成する工程とを具備する。
【００５７】
そして、本発明の望ましい態様としては次のものがあげられる。
【００５８】
（１）  前記Ｃｕ配線を露呈する開口を形成する工程と、前記開口内にＡｌの流動性を上げるための第３のバリアメタル層を形成する工程との間に、前記開口内にＣｕとＡｌとの反応を防止するための第４のバリアメタル層を形成する工程を更に具備する。
【００５９】
（２）  前記基板は半導体基板であり、前記半導体基板上に半導体素子及び下層配線を形成する工程と、前記半導体素子及び下層配線の絶縁分離層となる層間絶縁膜を形成する工程を含む。
【００６０】
（３）  前記Ｃｕ配線を形成する工程は、前記基板上の絶縁膜に設けた溝内に、第１のバリアメタル層としてＴａ膜をスパッタ形成する工程と、大気開放させることなく第１のＣｕ膜を形成する工程と、前記第１のＣｕ膜上にめっきにより第２のＣｕ膜を形成する工程とを含む。
【００６１】
（４）  上記第３のバリアメタル層の成膜は、バイアススパッタ法またはＣＶＤ法で行われる。
【００６２】
上述したように、本発明の各実施形態によれば、Ｃｕ配線上に高温で成膜したＡｌ配線を接続する多層配線構造において、Ｃｕ上にＣｕとＡｌの反応を防止するバリアメタル層とＡｌ流動性の高いバリアメタル層の２層以上のバリアメタル層を介在させることにより、ＣｕとＡｌが反応することによる配線抵抗の上昇や、Ｃｕの隆起によるＣｕ配線の信頼性の低下を抑制できる半導体装置及びその製造方法が得られる。
【００６３】
以上第１，第２の実施の形態、適用例及び変形例１乃至６を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第１の工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第２の工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第３の工程断面図。
【図４】本発明の第１の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第４の工程断面図。
【図５】本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第１の工程断面図。
【図６】本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第２の工程断面図。
【図７】本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第３の工程断面図。
【図８】本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第４の工程断面図。
【図９】本発明の第２の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造の製造方法を示す第５の工程断面図。
【図１０】上記第１，第２の実施形態で説明した配線構造の適用例を示すもので、メモリセル部の断面図。
【図１１】Ｃｕ配線上の最小バリアメタル層の膜厚と加速試験後の抵抗上昇率との関係を示す特性図。
【符号の説明】
【００６５】
１１…半導体基板、１２…層間絶縁膜、１３…バリアメタル層、１４，１４−１，１４−２…Ｃｕ膜、１５…ＳｉＮ膜、１６…層間絶縁膜、１７Ａ，１７Ｂ…開口部、１８…バリアメタル層、１９…バリアメタル層、２０…Ａｌ−Ｃｕ膜、２１…層間絶縁膜、２２Ａ，２２Ｂ…バリアメタル層、２３…エッチングストッパ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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