(57)【要約】【課題】メモリセルのカップリング比の増大とリーク電流の低減を図る。【解決手段】本発明の例に関わる不揮発性半導体記憶装置は、半導体基板内に配置されるソース・ドレイン拡散層と、ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜T-ox.と、第１絶縁膜T-ox.上に配置され、スタックされた複数の第１導電層から構成されるフローティングゲート電極FGと、フローティングゲート電極FG上に配置される第２絶縁膜IPDと、第２絶縁膜IPD上に配置されるコントロールゲート電極CGとを備える。複数の第１導電層のうち最上層を除く１つの第１導電層を基準層とした場合に、基準層の仕事関数は、4.0eV以上であり、基準層から上の基準層を含む複数の第１導電層の仕事関数φw1, φw2, …φwnは、第２絶縁膜IPDに向かうに従って次第に大きくなる。【選択図】図７
2007134681.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に配置されるソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜と、前記第１絶縁膜上に配置され、スタックされた複数の第１導電層から構成されるフローティングゲート電極と、前記フローティングゲート電極上に配置される第２絶縁膜と、前記第２絶縁膜上に配置されるコントロールゲート電極とを具備し、前記複数の第１導電層のうち最上層を除く１つの第１導電層を基準層とした場合に、前記基準層の仕事関数は、4.0eV以上であり、前記基準層から上の前記基準層を含む複数の第１導電層の仕事関数は、前記第２絶縁膜に向かうに従って次第に大きくなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記基準層は、不純物を含む導電性半導体材料から構成され、前記基準層よりも上の少なくとも１つの第１導電層は、金属から構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不純物は、ｎ型不純物であり、前記導電性半導体材料は、ポリシリコンであり、前記ｎ型不純物のドーパント濃度は、5×1019cm-3以上であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記基準層及びそれよりも上の少なくとも１つの第１導電層は、金属から構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数の第１導電層の最下層は、不純物を含む導電性半導体材料から構成されることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記基準層及びそれよりも上の少なくとも１つの第１導電層の仕事関数は、4.0eVから5.2eVまでの範囲内に含まれることを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記基準層よりも上の少なくとも１つの第１導電層の仕事関数は、4.4eV以上であることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記コントロールゲート電極は、前記基準層の仕事関数よりも大きな仕事関数を有する導電材料から構成されることを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記コントロールゲート電極は、前記複数の第１導電層の最上層と同じ材料から構成されることを特徴とする請求項１乃至８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記コントロールゲート電極は、スタックされた複数の第２導電層から構成され、前記複数の第２導電層の最下層は、前記基準層の仕事関数よりも大きな仕事関数を有する導電材料から構成されることを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記複数の第２導電層の仕事関数は、前記第２絶縁膜に向かうに従って次第に大きくなることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記複数の第２導電層の抵抗率は、前記第２絶縁膜から離れるに従って次第に小さくなることを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記複数の第２導電層の最下層は、前記複数の第１導電層の最上層と同じ材料から構成されることを特徴とする請求項１０乃至１２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記フローティングゲート電極の厚さ、長さ及び幅を、それぞれ、TFG、L及びWとした場合に、TFG < L、かつ、TFG < Wであることを特徴とする請求項１乃至１３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記複数の第１導電層の最下層は、前記複数の第１導電層のなかで最も厚いことを特徴とする請求項１乃至１４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記複数の第１導電層の最下層は、Si, Ta, Hf, Zr, Al, Ti のうちから選択される１種類以上の元素を含む材料、又は、その材料の窒化物、炭化物、珪化物、珪窒化物若しくは珪炭窒化物から構成されることを特徴とする請求項１乃至１５のいずれか１項に記載の不揮発半導体記憶装置。
【請求項１７】
前記複数の第１導電層の最下層が珪化物である場合に、前記珪化物の組成は、Siの原子数が金属原子の原子数以上であることを特徴とする請求項１６に記載の不揮発半導体記憶装置。
【請求項１８】
前記複数の第１導電層の最上層は、Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料、Pt, W, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料の珪化物、W, Ti, Taのうちから選択される１種類以上の元素を含む材料の炭化物、W, Mo, Ti, Taのうちから選択される１種類以上の元素を含む材料の窒化物、Tiを含む材料の珪窒化物、Ir, Ruのうちから選択される１種類以上の元素を含む材料の酸化物、又は、それらの化合物若しくは混合物から構成されることを特徴とする請求項１乃至１６のいずれか１項に記載の不揮発半導体記憶装置。
【請求項１９】
前記複数の第１導電層の最上層が珪化物である場合に、前記珪化物の組成は、金属原子の原子数がSiの原子数以上であることを特徴とする請求項１８に記載の不揮発半導体記憶装置。
【請求項２０】
前記第２絶縁膜は、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちから選択される少なくとも１つの元素を含む材料の酸化物、窒化物、又は、酸窒化物であることを特徴とする請求項１乃至１９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２１】
前記第２絶縁膜は、３つ以上の層から構成され、前記３つ以上の層のうち前記フローティングゲート電極及び前記コントロールゲート電極の双方に接触しない層は、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちから選択される少なくとも１つの元素を含む材料の酸化物、窒化物、又は、酸窒化物であることを特徴とする請求項１乃至１９のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、メモリセル（セルトランジスタ）がスタックゲート構造を有する。スタックゲート構造とは、ソース・ドレイン拡散層の間のチャネル上にフローティングゲート電極とコントロールゲート電極とがスタックされた構造のことである。
【０００３】
このようなメモリセルに対する書き込み／消去は、チャネルとフローティングゲート電極との間のトンネル絶縁膜に高電界を印加し、それらの間で電荷（例えば、電子）をやりとりすることにより行われる。つまり、フローティングゲート電極内の電荷量を変化させることによりメモリセルの閾値電圧をシフトさせ、データ（“０”又は“１”）を記憶する。
【０００４】
ここで、書き込み／消去の効率を良くするためには、メモリセルのカップリング比βを大きくすること、さらに、書き込み／消去時のリーク電流を少なくすることが必要である。
【０００５】
メモリセルのカップリング比βは、（フローティングゲート電極の電圧変化）／（コントロールゲート電極の電圧変化）の比率で定義され、容量比で表すと、  
β  ＝  CIPD/Ctot  
となる。但し、Ctotは、コントロールゲート電極とチャネルとの間の容量の総和、CIPDは、コントロールゲート電極とフローティングゲート電極との間の容量である。
【０００６】
従来、カップリング比βの増大に関しては、主に、フローティングゲート電極とコントロールゲート電極との間に配置される絶縁膜（いわゆるインターポリ絶縁膜）の材料を工夫することで対応しており、例えば、ＯＮＯ (SiO2/SiN/SiO2）膜がインターポリ絶縁膜として使用されてきた。
【０００７】
最近では、ＯＮＯ膜に代えて、これよりも高い誘電率を有する高誘電率(high-k)材料をインターポリ絶縁膜として使用する研究が盛んである（例えば、特許文献１を参照）。
【０００８】
現在のところ、高誘電率材料としては、アルミニウム酸化膜 (Al2O3)、ハフニウム酸化膜 (HfO2)、これらの混合物又は混晶（ハフニウムアルミネート: HfAlOx）などが提案されている。
【０００９】
これらの材料は、シリコンプロセスに対する整合性が良く、メモリセルの微細化にも対応できるため、将来性が大いに期待されている。
【００１０】
しかし、このような高誘電率材料をインターポリ絶縁膜として使用しても、素子の微細化に伴い、書き込み／消去時におけるフローティングゲート電極とコントロールゲート電極との間のリーク電流が基準値を超えてしまい、メモリセルの特性が悪化するという問題がある。
【特許文献１】特願２００５−１３３６２４号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の例では、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現する技術を提案する。
【課題を解決するための手段】
【００１２】
本発明の例に関わる不揮発性半導体記憶装置は、半導体基板内に配置されるソース・ドレイン拡散層と、ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜と、第１絶縁膜上に配置され、スタックされた複数の第１導電層から構成されるフローティングゲート電極と、フローティングゲート電極上に配置される第２絶縁膜と、第２絶縁膜上に配置されるコントロールゲート電極とを備え、複数の第１導電層のうち最上層を除く１つの第１導電層を基準層とした場合に、基準層の仕事関数は、4.0eV以上であり、基準層から上の基準層を含む複数の第１導電層の仕事関数は、第２絶縁膜に向かうに従って次第に大きくなる。
【発明の効果】
【００１３】
本発明の例によれば、カップリング比の増大と書き込み／消去時のリーク電流の低減とを同時に実現できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  仕事関数  
本発明の例を説明するに当っては、「仕事関数」という概念が度々登場する。そこで、まず、この仕事関数について説明する。
【００１６】
不揮発性半導体記憶装置のメモリセルの各層で使用されている材料の仕事関数を計測するには、微小領域における仕事関数の評価技術が必要である。
【００１７】
ここでは、走査プローブ顕微鏡(Scanning Probe Microscopy (SPM))の一種であるケルビンプローブフォース顕微鏡(Kelvin Probe Force Microscopy (KPM))を用いた評価法（ケルビンプローブ法）を仕事関数の評価法とする。
【００１８】
ケルビンプローブ法では、試料表面とプローブ電極(プローブ針)との間の電位差を直接計測する。プローブ電極の仕事関数が既知であれば、試料表面の仕事関数を正確に求めることができる。
【００１９】
ケルビンプローブ法は、以下の原理に基づき、試料表面とプローブ電極との間の電位差を求める。
【００２０】
まず、プローブ電極と試料表面とを近接させ、両者を電極とするコンデンサを形成する。ここで、プローブ電極を振動させれば、コンデンサの容量が変化するため、電荷の移動が生じる。この電荷の移動を交流電流として検出する。
【００２１】
次に、プローブ電極にバイアス電圧を印加し、試料表面とプローブ電極との間の電位差がキャンセルされると、コンデンサの両端の電位が等しくなるため、電荷の移動は起きず、交流電流も流れない。
【００２２】
従って、交流電流が最小になるバイアス電圧を検出することによって試料表面の仕事関数を評価できる。
【００２３】
不揮発性半導体記憶装置のメモリセルのように、微小領域で仕事関数を測定しなければならない場合も、原理は同じである。この場合には、プローブ電極を小さくすれば、仕事関数を計測できるはずである。
【００２４】
しかし、プローブ電極を小さくすると、交流電流が小さくなるため、十分な分解能が得られなくなる、という問題が発生する。
【００２５】
そこで、ケルビンプローブフォース顕微鏡では、交流電流の代わりに、プローブ電極と試料表面との間に生じる静電力を利用する。
【００２６】
プローブ電極と試料表面との間の電位差がなければ、静電力も発生しない。従って、静電力が最小となるバイアス電圧を求めることにより、微小領域における仕事関数を計測できる。
【００２７】
尚、このようなケルビンプローブフォース顕微鏡（評価装置）は、実際に市販されているため、不揮発性半導体記憶装置のメモリセルの断面を見ることができる試料を用意すれば、仕事関数の計測は容易に行うことができる。
【００２８】
２．  カップリング比  
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置に適用される。
【００２９】
このような不揮発性半導体記憶装置においては、メモリセルが微細化されてもカップリング比βが低下しないように、まず、フローティングゲート電極とコントロールゲート電極とが対向する面積を増やす手法が採用される。
【００３０】
図１は、そのようなセル構造の例を示している。
【００３１】
尚、同図において、ロウ方向は、ワード線（コントロールゲート電極）が延びる方向とし、カラム方向は、ロウ方向に直交する方向とする。
【００３２】
この構造の特徴は、フローティングゲート電極ＦＧの側面の一部をコントロールゲート電極ＣＧにより覆う点にある。これにより、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとが対向する面積を増やし、メモリセルのカップリング比βを増大させる。
【００３３】
しかし、近年では、それでも、カップリング比βが思うように大きくとれないために、インターポリ絶縁膜に高誘電率(high-k)材料を使用してカップリング比βを増大させる試みがなされている。
【００３４】
尚、以下では、フローティングゲート電極とコントロールゲート電極との間に配置される電極間絶縁膜のことを総称してＩＰＤ(inter-polysilicon dielectric)と称することにする。
【００３５】
図２乃至図６は、高誘電率材料を使用した場合の図１のセル構造の製造方法の例を示している。
【００３６】
まず、図２に示すように、熱酸化法により、不純物がドーピングされたシリコン基板（ウェルを含む）１０１上に、厚さ約７〜８ｎｍのトンネル酸化膜１０２を形成する。また、ＣＶＤ(chemical vapor deposition)法により、トンネル酸化膜１０２上に、厚さ約６０ｎｍのリンドープポリシリコン膜１０３及び素子分離領域を加工するためのマスク材１０４を順次形成する。
【００３７】
この後、マスク材１０４上にフォトレジストを形成し、このフォトレジストを露光及び現像する。そして、ＲＩＥ(reactive ion etching)法により、フォトレジストのパターンをマスク材１０４に転写する。この後、フォトレジストは除去される。
【００３８】
また、マスク材１０４をマスクにして、ＲＩＥ法により、ポリシリコン膜１０３及びトンネル酸化膜１０２を順次エッチングし、ロウ方向に隣接するメモリセルのフローティングゲート電極を分離するスリット１０５ａを形成する。
【００３９】
続けて、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの素子分離トレンチ１０５ｂを形成する。
【００４０】
次に、図３に示すように、ＣＶＤ法により、スリット１０５ａ及び素子分離トレンチ１０５ｂを完全に満たすシリコン酸化膜１０６を形成する。また、ＣＭＰ(chemical mechanical polishing)法により、マスク材１０４が露出するまで、シリコン酸化膜１０６を研磨し、シリコン酸化膜１０６の表面を平坦化する。
【００４１】
この後、マスク材１０４が選択的に除去される。
【００４２】
次に、図４に示すように、希フッ酸溶液を用いて、シリコン酸化膜１０６をエッチバックし、ポリシリコン膜１０３の側面の一部を露出させる。
【００４３】
また、ＡＬＤ(atomic layer deposition)法により、ポリシリコン膜１０３の上面及び側面の一部を覆う厚さ約１５ｎｍのアルミナ膜１０７をＩＰＤとして形成する。
【００４４】
この時、アルミナ膜１０７の堆積時に使用する酸化剤の影響により、ポリシリコン膜１０３とアルミナ膜１０７との界面には極薄のシリコン酸化膜１０８が形成される。従って、実質的には、ＩＰＤは、合計の厚さが約１６ｎｍのアルミナ膜１０７及びシリコン酸化膜１０８の２層構造となる。
【００４５】
次に、図５に示すように、ＣＶＤ法により、アルミナ膜１０７上に、例えば、タングステンシリサイド膜及びポリシリコン膜の２層構造からなる合計の厚さが約１００ｎｍの導電膜１０９を形成する。続けて、ＣＶＤ法により、導電膜１０９上に、マスク材１１０を形成する。
【００４６】
この後、マスク材１１０上にフォトレジストを形成し、このフォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１１０に転写する。この後、フォトレジストは除去される。
【００４７】
そして、マスク材１１０をマスクにして、ＲＩＥ法により、導電膜１０９、アルミナ膜１０７、シリコン酸化膜１０８、ポリシリコン膜１０３及びトンネル酸化膜１０２を順次エッチングすると、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧが形成される。
【００４８】
次に、図６に示すように、熱酸化法により、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧの表面にシリコン酸化膜１１１を形成する処理を行った後、イオン注入法により、セルフアラインで、シリコン基板１０１の表面領域にソース・ドレイン拡散層１１２を形成し、メモリセルを完成する。
【００４９】
最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜１１３を形成する。
【００５０】
このような製造方法により形成されたメモリセルでは、カップリング比βの増大を図ることができるが、書き込み／消去時におけるフローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間のリーク電流がメモリデバイスの仕様から要求される基準値を超えてしまい、メモリセルの特性が悪化する。
【００５１】
３．  本発明の概要  
本発明の例では、まず、図７に示すように、フローティングゲート電極ＦＧを複数の導電層ＦＧ１，ＦＧ２，…ＦＧｎから構成し、複数の導電層ＦＧ１，ＦＧ２，…ＦＧｎのうち最上層を除く１つの導電層を基準層とする。そして、基準層の仕事関数を4.0eV以上とし、基準層から上の基準層を含む複数の導電層の仕事関数をＩＰＤに向かうに従って次第に大きくする。
【００５２】
例えば、基準層を導電層（最下層）ＦＧ１にする場合には、導電層ＦＧ１から導電層ＦＧｎに向かって仕事関数φw1, φw2, …φwnを次第に大きくする。
【００５３】
また、基準層を導電層ＦＧ２にする場合には、導電層ＦＧ２から導電層ＦＧｎに向かって仕事関数φw2, …φwnを次第に大きくする。この場合、導電層（最下層）ＦＧ１の仕事関数φw1については、導電層ＦＧ２の仕事関数φw2より大きくても構わない。
【００５４】
ここで、基準層の仕事関数を4.0eV以上としたのは、基準層には、シリコンの仕事関数よりも小さい仕事関数を有する導電材料を排除する主旨である。
【００５５】
これにより、ＩＰＤに発生するリークを低減する。特に、本発明の例は、図８に示すように、フローティングゲート電極ＦＧ内に電荷を注入する書き込み時に発生するリーク、即ち、フローティングゲート電極ＦＧからコントロールゲート電極ＣＧへの電荷の移動を低減する。この効果は、ＩＰＤが高誘電率(high-k)材料から構成される場合に非常に有効である。
【００５６】
尚、基準層は、不純物を含む導電性半導体材料又は金属から構成され、基準層よりも上の少なくとも１つの導電層は、金属から構成される。
【００５７】
ここで、金属とは、自由電子が存在する材料、若しくは、そのバンド構造においてフェルミ面が存在する材料のことをいうものとする。従って、この定義を満たす限り、金属には、金属元素（原子）単体の他、その化合物も含む。
【００５８】
また、コントロールゲート電極ＣＧの仕事関数φwxは、基準層の仕事関数よりも大きいことが好ましい。例えば、コントロールゲート電極は、フローティングゲート電極ＦＧの最上層と同じ材料から構成する。
【００５９】
ところで、図９に示すように、コントロールゲート電極ＣＧを複数の導電層ＣＧ１，ＣＧ２，…ＣＧｍから構成し、コントロールゲート電極ＣＧの最下層ＣＧ１を、基準層の仕事関数よりも大きな仕事関数を有する導電材料から構成してもよい。
【００６０】
例えば、コントロールゲート電極ＣＧの最下層ＣＧ１をフローティングゲート電極ＦＧの最上層ＦＧｎと同じ材料から構成する。
【００６１】
この場合、図１０に示すように、フローティングゲート電極ＦＧ内の電荷を放出する消去時に発生する好ましくない現象、即ち、コントロールゲート電極ＣＧからフローティングゲート電極ＦＧへの電荷の移動を低減できる。
【００６２】
また、本発明の例によれば、トンネル絶縁膜T-ox.に接触するフローティングゲート電極ＦＧの導電層（最下層）ＦＧ１の仕事関数を小さくすることが可能である。この場合、トンネル電流、即ち、電荷の移動量を多くすることができるため、書き込み時間を短縮できる。
【００６３】
また、フローティングゲート電極ＦＧの導電層（最下層）ＦＧ１を金属から構成すれば、それをポリシリコンから構成する場合に問題となる空乏層が発生しないため、メモリセルの特性が向上する。
【００６４】
本発明の例による構造では、“０”セル／“１”セルの閾値電圧の変化幅を大きくできるため、例えば、多値化に有効である。
【００６５】
４．  本発明の原理  
本発明の原理について説明する。
【００６６】
ここでは、ＩＰＤとして、リーク電流が顕著に低減できる高誘電率(high-k)材料を使用する場合を説明するが、まず、本発明の例は、ＩＰＤが高誘電率材料である場合に限定されないことを断っておく。
【００６７】
ＩＰＤとして高誘電率材料を使用すると、メモリセルに対する書き込み／消去時にＩＰＤに高電界が印加され、これにリーク電流が流れる。このリーク電流は、トンネル絶縁膜を介した電荷の移動（フローティングゲート電極に対する電荷の注入／放出）を阻害する。
【００６８】
従って、このリーク電流を、メモリデバイスの仕様から定められる基準値以下に抑制する必要がある。
【００６９】
その基準値は、各種の検討の結果、書き込み動作の完了直前にトンネル絶縁膜に流れる電流の約１／１０の値と判明した。
【００７０】
例えば、トンネル絶縁膜の膜厚が約７．５ｎｍで、カップリング比βが約０．６の場合、ＩＰＤに印加される実効電界は、約１９Ｍ(mega)Ｖ／ｃｍとなる。この場合の基準値は、約５×１０−６Ａ／ｃｍ２となり、許容されるＩＰＤのリーク電流の密度は、それ以下の値となる。実効電界は、「電荷の面密度／SiO2の誘電率」で表される。
【００７１】
ここで、ＩＰＤとしては、現段階では、例えば、ハフニウムアルミネート(HfAlOx)が有力候補であるため、以下では、ハフニウムアルミネートをゲート絶縁膜とするＭＯＳキャパシタを用いて実験を行う。
【００７２】
試料としては、ゲート絶縁膜を厚さ約２０ｎｍのハフニウムアルミネート(HfAlOx)とし、ゲート電極を構成する材料の種類をパラメータとし、マイナス極性のゲート電圧を印加してリーク電流−電圧特性を評価する。
【００７３】
図１１は、評価結果としてのリーク電流−電圧特性を示している。
【００７４】
これによれば、リーク電流は、ゲート電極の仕事関数に応じて変化することが分かる。例えば、ゲート電極として、仕事関数が約４ｅＶのｎ＋型ポリシリコンを使用すると、実効電界１９ＭＶ／ｃｍにおけるリーク電流密度は、約５×１０−５Ａ／ｃｍ２となる。
【００７５】
尚、ｎ＋型ポリシリコンの仕事関数とほぼ同じ値の仕事関数を有するアルミニウムをゲート電極として使用した場合にも、ほぼ同じ結果が得られる。
【００７６】
一方、ゲート電極として、仕事関数が約５ｅＶ弱のモリブデンを使用すると、実効電界１９ＭＶ／ｃｍにおけるリーク電流密度は、約２×１０−７Ａ／ｃｍ２となる。
【００７７】
このように、ゲート電極の仕事関数を、半導体基板（ウェルを含む）の電子親和力よりも大きくすることにより、リーク電流を減少させ、リーク電流をメモリデバイスの仕様から要求される基準値以下に低減できる。
【００７８】
また、プラス極性のゲート電圧を印加してリーク電流−電圧特性を評価したところ（その他の条件は上記と同じとする）、リーク電流密度は、ゲート電極を構成する材料に依存しないことが分かった。
【００７９】
この場合、実効電界１９ＭＶ／ｃｍにおけるリーク電流密度は、ゲート電極を構成する材料によらず、約６×１０−５Ａ／ｃｍ２となる。
【００８０】
この値は、先のマイナス極性のゲート電圧をポリシリコンゲート電極に印加したときの結果とほぼ等しくなる。この場合は、ゲート電極を構成する材料の仕事関数を制御することによるリーク電流の低減効果はない。
【００８１】
以上の実験結果によれば、電子が注入されるカソード側のゲート電極の仕事関数を半導体基板の伝導帯の電子親和力（伝導帯の底から真空準位までのエネルギー差）よりも大きくすることで、ＩＰＤ（例えば、高誘電率(high-k)材料）に流れるリーク電流が低減される。
【００８２】
従って、書き込み／消去が繰り返し行われる不揮発性半導体記憶装置では、フローティングゲート電極又はコントロール電極のいずれか一方について、大きな仕事関数を有する材料を使用することが好ましい。
【００８３】
但し、ＮＡＮＤ型フラッシュメモリの場合には、フローティングゲート電極及びコントロール電極の双方について、大きな仕事関数を有する材料で構成することが好ましい。
【００８４】
なぜなら、ＮＡＮＤ型フラッシュメモリでは、書き込み及び消去を共にトンネル絶縁膜にＦＮトンネル電流を流すことにより行う。また、リーク電流の低減効果は、大きな仕事関数を有する材料がＩＰＤの電子注入側(カソード側)に存在する場合に実現されるが、ＮＡＮＤ型フラッシュメモリでは、書き込み及び消去に応じて、ＩＰＤのフローティングゲート電極側がカソード側となったり、ＩＰＤのコントロールゲート側がカソード側になったりするからである。
【００８５】
尚、上述のように、ＩＰＤとしては、比誘電率が１５〜３０の範囲内にあるハフニウムアルミネート(HfAlOx)が有力候補である。
【００８６】
その理由は、比誘電率が適度に高く、また、シリコンプロセスとの整合性が良いためである。
【００８７】
ここで注意すべきことは、ＩＰＤの比誘電率は、低すぎると、リーク電流の低減効果が得られず、逆に、高すぎると、隣接する２つのメモリセル間の干渉が大きくなる点にある。
【００８８】
このため、ＩＰＤとしては、上述のハフニウムアルミネート(HfAlOx)はもちろんのこと、比誘電率が１５〜３０の範囲内にある材料が好適である。
【００８９】
そのような材料としては、Al, Hf, La, Y, Ce, Ti, Zr, Siから選択される少なくとも１つの元素を含む材料の酸化物、窒化物、又は、酸窒化物がある。
【００９０】
このように、電子が注入されるカソード側のゲート電極の仕事関数を半導体基板の伝導帯の電子親和力よりも大きくすることで、ＩＰＤに流れるリーク電流が低減される。
【００９１】
しかし、フローティングゲート電極の仕事関数は、半導体基板の電子親和力程度の大きさに保つことが要請される。
【００９２】
その理由は、フローティングゲート電極に蓄積した電荷を消去するためには、電荷をフローティングゲート電極からトンネル絶縁膜を介してチャネルへ移動させなければならないが、フローティングゲート電極の仕事関数が大きいと、その移動が難しくなるためである。
【００９３】
そこで、フローティングゲート電極に関しては、ＩＰＤ側に配置される大きな仕事関数を有する材料と、トンネル絶縁膜側に配置される小さな仕事関数を有する材料とからなるスタック構造を採用する。
【００９４】
また、フローティングゲート電極の内部において空乏層による容量を発生させないことも重要である。このような空乏層による容量が発生すると、メモリセルのカップリング比βが低下し、書き込み／消去特性が劣化するからである。
【００９５】
この空乏層による容量を発生させないための一つの方法は、フローティングゲート電極を金属から構成することである。
【００９６】
また、もう一つの方法は、フローティングゲート電極を、金属と、ドーパント（不純物）を含む導電性半導体材料とのスタック構造にすることである。導電性半導体材料は、シリコンを主とする材料、例えば、シリコン、シリコンにゲルマニウムを添加した材料などとする。
【００９７】
後者の方法によれば、トンネル絶縁膜に接触する材料が導電性半導体材料であるため、トンネル絶縁膜の信頼性が劣化することがない。
【００９８】
しかし、金属及び導電性半導体材料間にショットキーバリアが形成されると、導電性半導体材料の内部に空乏層が広がり、メモリセルのカップリング比βが低下する。
【００９９】
これを解決する一つの案は、フローティングゲート電極を構成する金属を複数の材料から構成することである。
【０１００】
例えば、フローティングゲート電極は、トンネル絶縁膜に接触する導電性半導体材料と、導電性半導体材料側の小さな仕事関数を有する材料と、ＩＰＤ側の大きな仕事関数を有する材料とから構成する。
【０１０１】
但し、金属としての複数の材料は、全て、導電性半導体材料の仕事関数よりも大きな仕事関数を有するものとする。
【０１０２】
このようにすれば、フローティングゲート電極内の複数の導電層の間に発生する仕事関数の差は、高い格子イオン密度の金属同士の間で大きく、金属と導電性半導体材料との間で小さくなるため、導電性半導体材料内の空乏層は、大きく伸びることがなく、メモリセルのカップリング比βを低下させることもない。
【０１０３】
また、もう一つの案は、金属の仕事関数と導電性半導体材料のドーパント（不純物）濃度とを適切な関係に保つことである。
【０１０４】
この点に関して、シミュレーションによる検討を行ったところ、フローティングゲート電極内の金属の仕事関数を４．４ｅＶ以上の値とし、導電性半導体材料のドーパント（不純物）濃度を５×１０１９ｃｍ−３以上の値に設定することで、カップリング比βの低下を抑えられることが分かった。
【０１０５】
この検討におけるシミュレーションの詳細は、以下の通りである。
【０１０６】
図１２に示すように、１次元のメモリセル構造を仮定し、ポアソンの方程式と電流連続の式を連立して解き、メモリセルの閾値電圧の経時変化を計算する。
【０１０７】
この計算では、金属／ポリシリコンの境界のショットキーバリアは、トンネル絶縁膜の厚さを実質的に増加させ、ＩＰＤのリーク電流は、カソード電極側の金属の仕事関数に依存するものとした。
【０１０８】
また、トンネル絶縁膜に流れる電流は、ＦＮ(Fowler-Nordheim)トンネル電流の実験式を用いる。
【０１０９】
このシミュレーションに用いたメモリセルは、ｐ型シリコン基板上の厚さ約７．５ｎｍのSiO2膜と、その上のフローティングゲート電極と、その上の厚さ約２５ｎｍ、比誘電率約２０のＩＰＤ(ex. HfAlOx)と、その上のコントロールゲート電極とから構成されるものとする。
【０１１０】
この構造によるカップリング比βは、０．６である。このメモリセル構造は、５５ｎｍスケーリングルール以降のデバイスで一般的である。
【０１１１】
このメモリセル構造に対して、コントロールゲート電圧として１９Ｖを印加した場合の閾値電圧の経時変化を計算する。
【０１１２】
図１３は、その計算結果を示している。
【０１１３】
同図では、ＩＰＤのリーク電流を考慮した場合（菱形）としない場合（四角）とを比較して示しているが、ＩＰＤにリーク電流が発生していると、閾値電圧は、定常値以上には変化しないことが分かる。
【０１１４】
この定常値は、メモリセルの書き込み能力の指標を与える。
【０１１５】
そこで、フローティングゲート電極の仕事関数を様々に変化させたときに、閾値電圧のシフト量ΔVthがどのように変化するかを調べる。
【０１１６】
ΔVthを決める要因としては、図１４に示すように、リーク電流とショットキーバリア容量の２つがあり、互いに相反する効果を及ぼすため、最適な条件を調査する必要がある。
【０１１７】
図１５は、シミュレーション結果のまとめを示している。
【０１１８】
ここで、閾値シフト量ΔVthの“基準点”とは、フローティングゲート電極の仕事関数(work function)が４．０ｅＶのｎ＋型ポリシリコンの場合を示しており、この基準点を上回る閾値シフト量が得られる場合にメモリセルの書き込み特性が向上すると判断される。
【０１１９】
この計算結果から以下のことが分かる。
【０１２０】
一つは、閾値シフト量ΔVthが基準点を上回るかどうかは、ポリシリコンのドーパント（不純物）濃度に大きく依存することである。ドーパント（不純物）濃度が５×１０１９ｃｍ−３以上になれば、閾値電圧のシフト量ΔVthが基準点を下回ることがない。
【０１２１】
また、その条件下で、フローティングゲート電極の仕事関数が４．４ｅＶ以上になると、リーク電流を基準値以下にすることができ、書き込み特性の改善が見られる。
【０１２２】
従って、まとめとしては、フローティングゲート電極に関しては、トンネル絶縁膜側の導電性半導体材料のドーパント（不純物）濃度を、５×１０１９ｃｍ−３以上とし、ＩＰＤ側の金属の仕事関数を、４．４ｅＶ以上とするのが良い。
【０１２３】
本発明の効果についてまとめる。
【０１２４】
フローティングゲート電極とＩＰＤとの界面に仕事関数の大きい導電性材料を配置することによって、フローティングゲート電極からコントロールゲート電極に電子が放出される現象を抑制できる。
【０１２５】
また、コントロールゲート電極とＩＰＤとの界面に仕事関数の大きい導電性材料を配置することによって、コントロールゲート電極からフローティングゲート電極に電子が注入される現象を抑制できる。
【０１２６】
従って、フラッシュメモリの動作で重要な書き込み／消去時のリーク電流を低減することができる。
【０１２７】
また、フローティングゲート電極とトンネル絶縁膜との界面の仕事関数を、ｎ＋ポリシリコンとシリコン酸化膜との界面の仕事関数と同じ又はそれと同程度に保てば、フラッシュメモリの消去時のトンネル電流が小さくなることもない。
【０１２８】
さらに、フローティングゲート電極のトンネル絶縁膜に接触する部分を金属材料とすれば、フローティングゲート電極の下面に空乏層が発生することもなく、書き込み／消去特性が向上する。
【０１２９】
以上のようにして、ＩＰＤのリーク電流を減少させれば、書き込み状態と消去状態のメモリセルの閾値電圧のウィンドウ（差）を大きくできるので、その差を利用してフラッシュメモリの多値化を実現できる。
【０１３０】
５．  実施の形態  
(1)   第１実施の形態  
図１６は、第１実施の形態に関わる不揮発性半導体記憶装置を示している。
【０１３１】
ＩＰＤ（例えば、高誘電率(high-k)材料）に発生するリーク電流を防止するには、ＩＰＤを大きな仕事関数の材料で挟み込む構造、例えば、「金属(CG)／絶縁体(high-k)／金属(FG)構造」を採用することが有効である。
【０１３２】
しかし、チャネルとフローティングゲート電極との間のトンネル絶縁膜（ゲート絶縁膜）の信頼性を確保するためには、例えば、フローティングゲート電極としてｎ型不純物を含む導電性ポリシリコンを使用する「ポリシリコン(FG)／絶縁体(T-ox.)構造」を採用する必要がある。
【０１３３】
そこで、第１実施の形態では、フローティングゲート電極を、トンネル絶縁膜(T-ox.)に接触する導電性ポリシリコン(poly-Si)と、ＩＰＤ（例えば、高誘電率(high-k)材料）に接触する金属(metal・1)とからなるスタック構造にする。
【０１３４】
この金属(metal・1)は、導電性ポリシリコン(poly-Si)、例えば、ｎ型不純物を含む導電性ポリシリコンの仕事関数、4.0eVよりも大きな仕事関数を有する材料から選択される。また、金属(metal・1)の仕事関数は、4.4eV以上、5.2eV以下であるのが好ましい。
【０１３５】
また、コントロールゲート電極としては、金属構造を採用する。
【０１３６】
例えば、コントロールゲート電極については、配線抵抗を考慮した低抵抗金属(metal・2)と、ＩＰＤと低抵抗金属(metal・2)との間に配置され、ｎ型不純物を含む導電性ポリシリコンの仕事関数、4.0eVよりも大きな仕事関数を有する金属(metal・3)とのスタック構造にする。
【０１３７】
また、金属(metal・3)は、低抵抗金属(metal・2)よりも大きな仕事関数を有していてもよい。
【０１３８】
これにより、フローティングゲート電極とコントロールゲート電極とを有するメモリセルのカップリング比βの増大と、ＩＰＤ（例えば、高誘電率(high-k)材料）に発生する書き込み／消去時のリーク電流の低減との両立を図る。
【０１３９】
尚、金属(metal・3)と金属(metal・1)が同じ材料から構成すれば、プロセスが簡略化され、製造コストを低下できる。
【０１４０】
(2)   第２実施の形態  
図１７は、第２実施の形態に関わる不揮発性半導体記憶装置を示している。
【０１４１】
第２実施の形態では、フローティングゲート電極を、トンネル絶縁膜(T-ox.)に接触する導電性ポリシリコン(poly-Si)と、ＩＰＤ（例えば、高誘電率(high-k)材料）に接触する金属(metal・1-1)と、導電性ポリシリコン(poly-Si)及び金属(metal・1-1) 間の金属(metal・1-2)とからなるスタック構造にする。
【０１４２】
第２実施の形態の特徴は、導電性ポリシリコン(poly-Si)とＩＰＤとの間に配置される金属を複数層（図１７の例では、２層）にした点にある。
【０１４３】
ポリシリコン(poly-Si)とＩＰＤとの間の金属(metal・1-1, metal・1-2)の仕事関数は、導電性ポリシリコン(poly-Si)からＩＰＤに向かうに従い、次第に大きくする。これら金属(metal・1-1, metal・1-2)の仕事関数は、導電性ポリシリコン(poly-Si)、例えば、ｎ型不純物を含む導電性ポリシリコンの仕事関数、4.0eVよりも大きな仕事関数を有する材料から選択される。
【０１４４】
また、金属(metal・1-1, metal・1-2) の仕事関数は、4.4eV以上、5.2eV以下であるのが好ましい。
【０１４５】
これにより、導電性ポリシリコン(poly-Si)と金属(metal・1-2)との仕事関数の差を小さくし、両者の界面に発生するショットキーバリアによるカップリング比βの低下を防止し、メモリセルの特性の向上を図る。
【０１４６】
また、コントロールゲート電極としては、第１実施の形態と同様に、金属構造を採用する。
【０１４７】
例えば、コントロールゲート電極については、配線抵抗を考慮した低抵抗金属(metal・2)と、ＩＰＤと低抵抗金属(metal・2)との間に配置され、ｎ型不純物を含む導電性ポリシリコンの仕事関数、4.0eVよりも大きな仕事関数を有する金属(metal・3)とのスタック構造にする。
【０１４８】
また、金属(metal・3)は、低抵抗金属(metal・2)よりも大きな仕事関数を有していてもよい。
【０１４９】
これにより、フローティングゲート電極とコントロールゲート電極とを有するメモリセルのカップリング比βの増大と、ＩＰＤ（例えば、高誘電率(high-k)材料）に発生する書き込み／消去時のリーク電流の低減との両立を図る。
【０１５０】
尚、金属(metal・3)と金属(metal・1-1)が同じ材料から構成されれば、プロセスが簡略化され、製造コストを低下できる。
【０１５１】
(3)   第３実施の形態  
図１８は、第３実施の形態に関わる不揮発性半導体記憶装置を示している。
【０１５２】
第３実施の形態では、フローティングゲート電極を、トンネル絶縁膜(T-ox.)に接触する金属(metal・1)と、ＩＰＤ（例えば、高誘電率(high-k)材料）に接触する金属(metal・2)とからなるスタック構造にする。
【０１５３】
金属(metal・1)の仕事関数は、シリコンの仕事関数以上の値とし、金属(metal・2)の仕事関数は、金属(metal・1)の仕事関数よりも大きくする。
【０１５４】
金属(metal・1, metal・2)の仕事関数は、例えば、ｎ型不純物を含む導電性ポリシリコンの仕事関数、4.0eVよりも大きな仕事関数を有する材料から選択される。また、金属(metal・1, metal・2)の仕事関数は、4.4eV以上、5.2eV以下であるのが好ましい。
【０１５５】
また、コントロールゲート電極としては、金属構造を採用する。
【０１５６】
例えば、コントロールゲート電極については、配線抵抗を考慮した低抵抗金属(metal・3)と、ＩＰＤと低抵抗金属(metal・3)との間に配置され、金属(metal・1)の仕事関数よりも大きな仕事関数を有する金属(metal・4)とのスタック構造にする。また、金属(metal・4)は、低抵抗金属(metal・3)よりも大きな仕事関数を有していてもよい。
【０１５７】
これにより、フローティングゲート電極とコントロールゲート電極とを有するメモリセルのカップリング比βの増大と、ＩＰＤ（例えば、高誘電率(high-k)材料）に発生する書き込み／消去時のリーク電流の低減との両立を図る。
【０１５８】
また、フローティングゲート電極が金属のみから構成されるため、フローティングゲート電極が導電性ポリシリコンの場合に問題となる空乏層が発生しない。このため、メモリセルの特性を向上できる。
【０１５９】
尚、金属(metal・4)と金属(metal・2)が同じ材料から構成すれば、プロセスが簡略化され、製造コストを低下できる。
【０１６０】
(4)   第４実施の形態  
図１９は、第４実施の形態に関わる不揮発性半導体記憶装置を示している。
【０１６１】
第４実施の形態は、第１実施の形態の応用例である。
【０１６２】
第４実施の形態の特徴は、トンネル絶縁膜(T-ox.)と導電性ポリシリコン(poly-Si)との間に金属(metal・4)を配置した点にあり、その他については、第１実施の形態と同じである。
【０１６３】
金属(metal・4)は、導電性ポリシリコン(poly-Si)に発生する空乏層によるメモリセルの特性劣化を防止する。
【０１６４】
金属(metal・4)の仕事関数については、特に制限されない。例えば、金属(metal・4)は、導電性ポリシリコン(poly-Si)、例えば、ｎ型不純物を含む導電性ポリシリコンの仕事関数、4.0eVよりも大きくても構わない。
【０１６５】
このような構造でも、メモリセルのカップリング比βの増大と、ＩＰＤ（例えば、高誘電率(high-k)材料）に発生する書き込み／消去時のリーク電流の低減との両立を図ることができる。
【０１６６】
(5)   第５実施の形態  
図２０は、第５実施の形態に関わる不揮発性半導体記憶装置を示している。
【０１６７】
第５実施の形態は、第２実施の形態の応用例である。
【０１６８】
第５実施の形態の特徴は、トンネル絶縁膜(T-ox.)と導電性ポリシリコン(poly-Si)との間に金属(metal・1-3)を配置した点にあり、その他については、第２実施の形態と同じである。
【０１６９】
金属(metal・1-3)は、導電性ポリシリコン(poly-Si)に発生する空乏層によるメモリセルの特性劣化を防止する。
【０１７０】
金属(metal・1-3)の仕事関数については、特に制限されない。例えば、金属(metal・1-3)は、導電性ポリシリコン(poly-Si)、例えば、ｎ型不純物を含む導電性ポリシリコンの仕事関数、4.0eVよりも大きくても構わない。
【０１７１】
このような構造でも、メモリセルのカップリング比βの増大と、ＩＰＤ（例えば、高誘電率(high-k)材料）に発生する書き込み／消去時のリーク電流の低減との両立を図ることができる。
【０１７２】
(6)   その他  
本発明の例は、メモリセルのフローティングゲート電極及びコントロールゲート電極の形状には限定されない。
【０１７３】
例えば、図２１（ｂ）に示すように、フローティングゲート電極ＦＧが素子分離絶縁層ＳＴＩから突出し、コントロールゲート電極ＣＧがフローティングゲート電極ＦＧの側面の一部を覆っている構造でもよい。
【０１７４】
フローティングゲートＦＧの端部が素子分離絶縁層ＳＴＩ上に存在するガルウィング形状でもよい。
【０１７５】
また、図２１（ｃ）に示すように、フローティングゲート電極ＦＧの上面と素子分離絶縁層ＳＴＩの上面とが実質的に一致する構造でもよい。
【０１７６】
尚、図２１（ａ）に示すカラム方向の断面形状は、図２１（ｂ）及び（ｃ）の構造に対して共通である。
【０１７７】
フローティングゲート電極を構成するポリシリコン(poly-Si)については、TaSiNなどのように、金属を含む材料に代えてもよい。
【０１７８】
６．  材料例  
本発明の例に関わる不揮発性半導体記憶装置は、トンネル絶縁膜上のフローティングゲート電極が複数の第１導電層から構成される。
【０１７９】
複数の第１導電層の最下層（トンネル絶縁膜に接触する層）は、Si, Ta, Hf, Zr, Al, Ti のうちから選択される１種類以上の元素を含む材料、又は、その材料の窒化物、炭化物、珪化物、珪窒化物若しくは珪炭窒化物から構成される。
【０１８０】
例えば、複数の第１導電層の最下層は、Si, Hf, Zr, Al, Ti, Ta, TaSix, TaC, TaN, TiN, TaSiN, HfSix, HfSiNなどから構成される。
【０１８１】
複数の第１導電層の最下層が珪化物である場合には、珪化物の組成は、Siの原子数が金属原子の原子数以上である。
【０１８２】
例えば、複数の第１導電層の最下層がシリコンリッチシリサイドMSix から構成される場合、x≧1とする。但し、Mはメタルを表している。
【０１８３】
複数の第１導電層の最上層（ＩＰＤに接触する層）は、Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料、Pt, W, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料の珪化物、W, Ti, Taのうちから選択される１種類以上の元素を含む材料の炭化物、W, Mo, Ti, Taのうちから選択される１種類以上の元素を含む材料の窒化物、Tiを含む材料の珪窒化物、Ir, Ruのうちから選択される１種類以上の元素を含む材料の酸化物、又は、それらの化合物若しくは混合物から構成される。
【０１８４】
例えば、複数の第１導電層の最上層は、Pt, W, Ir, IrO2, Ru, RuO2, Re, TaC, TaN, Mo, MoNx, MoSix, TiN, TiC, TiSiN, TiCN, Ni, NixSi, PtSix, WC, WN, WSixなどから構成される。
【０１８５】
複数の第１導電層の最上層が珪化物である場合には、珪化物の組成は、金属原子の原子数がSiの原子数以上である。
【０１８６】
例えば、複数の第１導電層の最上層がメタルリッチシリサイドMSix から構成される場合、x≦1とする。但し、Mはメタルを表している。
【０１８７】
コントロールゲート電極、又は、コントロールゲート電極が複数の第２導電層から構成される場合にその最下層（ＩＰＤに接触する層）は、Pt, W, Ir, Ru, Re, Mo, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料、Pt, W, Ti, Ta, Ni, Coのうちから選択される１種類以上の元素を含む材料の珪化物、W, Ti, Taのうちから選択される１種類以上の元素を含む材料の炭化物、W, Mo, Ti, Taのうちから選択される１種類以上の元素を含む材料の窒化物、Tiを含む材料の珪窒化物、Ir, Ruのうちから選択される１種類以上の元素を含む材料の酸化物、又は、それらの化合物若しくは混合物から構成される。
【０１８８】
例えば、コントロールゲート電極、又は、コントロールゲート電極が複数の第２導電層から構成される場合にその最下層は、Pt, W, Ir, IrO2, Ru, RuO2, Re, TaC, TaN, Mo, MoNx, MoSix, TiN, TiC, TiSiN, TiCN, Ni, NixSi, PtSix, WC, WN, WSixなどから構成される。
【０１８９】
複数の第２導電層の最下層が珪化物である場合には、珪化物の組成は、金属原子の原子数がSiの原子数以上である。
【０１９０】
例えば、複数の第２導電層の最下層がメタルリッチシリサイドMSix から構成される場合、x≦1とする。但し、Mはメタルを表している。
【０１９１】
コントロールゲート電極の複数の第２導電層の最下層は、フローティングゲート電極の複数の第１導電層の最上層と同じ材料から構成してもよい。
【０１９２】
ＩＰＤは、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちから選択される少なくとも１つの元素を含む材料の酸化物、窒化物、又は、酸窒化物である。
【０１９３】
ＩＰＤは、高誘電率(high-k)材料、又は、これを含む積層構造とするのが有効と考えられるが、これに限定されることはない。例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、これらの積層構造でもよい。
【０１９４】
但し、ＩＰＤに高誘電率材料を使用する場合には、ＩＰＤは、３つ以上の層から構成し、３つ以上の層のうちフローティングゲート電極及びコントロールゲート電極の双方に接触しない層は、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちから選択される少なくとも１つの元素を含む材料の酸化物、窒化物、又は、酸窒化物とするのが好ましい。
【０１９５】
これは、ＩＰＤを高誘電率材料のみから構成すると、キャリア捕獲及び放出によるリテンション劣化が生じる可能性があるためである。高誘電率材料を酸化膜や窒化膜などの絶縁膜で挟み込むことによってリテンション特性を改善できる。
【０１９６】
具体的には、ＩＰＤとしては、SiO2/高誘電率材料/SiO2、SiON/高誘電率材料/SiON、Si3N4/SiO2/高誘電率材料/SiO2/Si3N4、Si3N4/SiON/高誘電率材料/SiON/ Si3N4などの積層構造を採用する。
【０１９７】
尚、TaC及びTaNは、その製造方法によって仕事関数を広い範囲で変えることが可能である。従って、例えば、フローティングゲート電極の複数の第１導電層の最下層と最上層の両方に用いることができる材料として掲げてある。
【０１９８】
７．  実施例  
(1)   第１実施例  
図２２は、第１実施例に関わるメモリセルの構造を示している。
【０１９９】
ｐ型シリコン基板上には、トンネル絶縁膜（ゲート絶縁膜）としての酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、導電性半導体材料としてTaSiNが形成される。TaSiN上には、金属材料としてWNが形成される。フローティングゲート電極ＦＧは、TaSiNとWNの積層から構成される。
【０２００】
フローティングゲート電極ＦＧ上には、ＩＰＤとして、高誘電率(high-k)材料、HfAlOx(組成：Hf/(Hf+Al)=0.6)が形成される。HfAlOx上には、WNとWの積層からなるコントロールゲート電極ＣＧが形成される。
【０２０１】
ここで、SiONの厚さは、例えば、約7〜8ｎｍの範囲内の値、TaSiNとWNの厚さは、例えば、共に、約30〜60ｎｍの範囲内の値に設定される。HfAlOxの厚さは、例えば、約20〜30ｎｍの範囲内の値に設定される。
【０２０２】
ここで、フローティングゲート電極ＦＧを構成する各材料の合計の厚さは、セルトランジスタのサイズによって制限を受けることに注意しなければならない。即ち、セル間の相互干渉を抑制するためには、フローティングゲート電極ＦＧを構成する各材料の合計の厚さは、セルトランジスタの幅及び長さのいずれに対しても小さいことが必要である。
【０２０３】
また、仕事関数については、TaSiNが約4.0eV、WNが約4.8〜4.9eV、Wが約4.5eVである。Wの抵抗率は、WNの抵抗率よりも小さい。
【０２０４】
本例では、フローティングゲート電極ＦＧを構成する２つの層のうちトンネル絶縁膜に接する層をTaSiNから構成したが、それ以外に、TaN, TiN, W, WSiなどのｎチャネルＭＩＳトランジスタに適する金属ゲート材料、又は、Si禁制帯の中央付近の仕事関数を有する金属材料を使用できる。
【０２０５】
また、ＩＰＤに接触する金属材料としてWNを使用したが、それ以外に、Ru、TaCなどのｐチャネルＭＩＳトランジスタに適する金属ゲート材料、又は、Au, Pt, Co, Ni, Pd, Te,  Mo, Ir, Hf, Zr, Y, Laなどの元素若しくは化合物のなかでSi禁制帯の中央部よりも大きい仕事関数を有する材料を使用できる。
【０２０６】
また、本例では、高誘電率(high-k)材料としてハフニウムアルミネートを使用したが、この場合には、その組成 Hf/(Hf+Al)を、約0.3〜0.8の範囲内の値に設定すると、良好なリーク電流特性と材料加工性が得られる。
【０２０７】
高誘電率材料としては、HfAlOx以外にも、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちの少なくとも１つ以上の元素を含む酸化物、酸窒化物、珪酸化物などを使用できるし、さらには、そのような材料の積層とすることもできる。
【０２０８】
ＩＰＤとしては、高誘電率材料と、シリコン酸化膜、シリコン窒化膜などの絶縁膜とを組み合わせて使用することもできる。例えば、ＩＰＤは、 Si3N4/SiO2/高誘電率材料/SiO2/Si3N4、Si3N4/SiON/高誘電率材料/SiON/ Si3N4などのスタック構造から構成することもできる。また、ＩＰＤとフローティングゲート電極ＦＧとの界面、及び、ＩＰＤとコントロールゲート電極ＣＧとの界面には、それぞれ、極薄絶縁材料からなる界面層が存在していてもよい。
【０２０９】
尚、トンネル絶縁膜としては、酸窒化シリコン膜(SiON)以外に、SiO2/Si3N4 /SiO2、Si3N4/SiO2/Si3N4などのスタック構造、さらに、高誘電率材料とシリコン絶縁膜とからなるスタック構造を用いてもよい。
【０２１０】
図２２のメモリセルの製造方法に関しては、基本的には、図２〜図６で説明した製造方法をそのまま適用できる。
【０２１１】
以下では、図２〜図６とは異なるステップのみについて説明する。
【０２１２】
フローティングゲート電極ＦＧの形成に関しては、ＡＬＤ法を使用する。
【０２１３】
まず、Ta[N(CH3)2]5, NH3, SiH4を原料ガスとするＡＬＤ法を用いて、フローティングゲート電極ＦＧの下層となるTaSiNを形成する。この後、WF6, NH3を原料ガスとするＡＬＤ法を用いて、フローティングゲート電極ＦＧの上層となるWNを形成する。
【０２１４】
次に、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度250℃の雰囲気中でHfAlOxを形成する。この後、850℃、O2, 130Paの雰囲気中でアニールを行う。
【０２１５】
コントロールゲート電極ＣＧの形成に関しては、ＡＬＤ法とＣＶＤ法の２つの方法を使用する。
【０２１６】
まず、WF6, NH3を原料ガスとするＡＬＤ法を用いて、コントロールゲート電極ＣＧの下層となるWNを形成する。この後、W(CO)6を原料ガスとするＣＶＤ法を用いて、コントロールゲート電極ＣＧの上層となるWを形成する。
【０２１７】
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図２２のメモリセルを形成しても構わない。
【０２１８】
例えば、ＡＬＤ法に使用する原料ガスに関しては、他のガスを使用することもできるし、ＡＬＤ法とＣＶＤ法との使い分けに関しても特に制限はない。
【０２１９】
また、ＡＬＤ法及びＣＶＤ法以外のスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより、フローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ及びＩＰＤを形成することも可能である。
【０２２０】
(2)   第２実施例  
図２３は、第２実施例に関わるメモリセルの構造を示している。
【０２２１】
ｐ型シリコン基板上には、トンネル絶縁膜（ゲート絶縁膜）としての酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、導電性半導体材料としてｎ型不純物を含んだポリシリコン(n+ poly-Si)が形成される。n+ poly-Si上には、金属材料としてTiNとWNが形成される。フローティングゲート電極ＦＧは、n+ poly-Si、TiN及びWN の積層から構成される。
【０２２２】
フローティングゲート電極ＦＧ上には、高誘電率(high-k)材料としてHfAlOx(組成：Hf/(Hf+Al)=0.6)が形成される。HfAlOxは、ＩＰＤとして機能する。HfAlOx上には、WNとWの積層からなるコントロールゲート電極ＣＧが形成される。
【０２２３】
ここで、SiONの厚さは、例えば、約7〜8ｎｍの範囲内の値、n+ poly-Siの厚さは、例えば、約30ｎｍ、TiNとWNの厚さは、例えば、共に、約20〜30ｎｍの範囲内の値に設定される。HfAlOxの厚さは、例えば、約20〜30ｎｍの範囲内の値に設定される。
【０２２４】
また、仕事関数については、n+ poly-Siが約4.0eV、TiNが約4.6eV、WNが約4.8〜4.9eV、Wが約4.5eVである。Wの抵抗率は、WNの抵抗率よりも小さい。
【０２２５】
本例では、フローティングゲート電極ＦＧ内の金属材料の下層をTiNから構成したが、それ以外にも、TaNなどのSi禁制帯の中央付近の仕事関数を有し、原子の拡散に対してバリア性を有する材料や、Si禁制帯の中央付近の仕事関数よりも小さい仕事関数を有するｎチャネルＭＩＳトランジスタに適する金属ゲート材料などを使用できる。
【０２２６】
また、ＩＰＤに接触する金属材料としてWNを使用したが、それ以外に、Ru、TaCなどのｐチャネルＭＩＳトランジスタに適する金属ゲート材料、又は、Au, Pt, Co, Ni, Pd, Te,  Mo, Ir, Hf, Zr, Y, Laなどの元素若しくは化合物のなかでSi禁制帯の中央部よりも大きい仕事関数を有する材料を使用できる。
【０２２７】
また、本例では、高誘電率(high-k)材料としてハフニウムアルミネートを使用したが、この場合には、その組成 Hf/(Hf+Al)を、約0.3〜0.8の範囲内の値に設定すると、良好なリーク電流特性と材料加工性が得られる。
【０２２８】
高誘電率材料としては、HfAlOx以外にも、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちの少なくとも１つ以上の元素を含む酸化物、酸窒化物、珪酸化物などを使用できるし、さらには、そのような材料の積層とすることもできる。
【０２２９】
ＩＰＤとしては、高誘電率材料とシリコン絶縁膜とを組み合わせて使用することもできる。また、ＩＰＤとフローティングゲート電極ＦＧとの界面、及び、ＩＰＤとコントロールゲート電極ＣＧとの界面には、それぞれ、極薄絶縁材料からなる界面層が存在していてもよい。
【０２３０】
図２３のメモリセルの製造方法に関しては、基本的には、図２〜図６で説明した製造方法をそのまま適用できる。
【０２３１】
以下では、図２〜図６とは異なるステップのみについて説明する。
【０２３２】
フローティングゲート電極ＦＧの形成に関しては、ＣＶＤ法を使用する。
【０２３３】
まず、ＣＶＤ法を用いて、温度約６２０℃の雰囲気中で、フローティングゲート電極ＦＧの下層となるリン(P)がドープされたn+ poly-Siを形成する。
【０２３４】
この後、TiCl4とNH3を原料ガスとするＣＶＤ法を用いて、温度約５００℃の雰囲気中で、金属材料のn+ poly-Si側に配置されるTiNを形成する。続けて、W(CO)6とNH3を原料ガスとするＣＶＤ法を用いて、温度約450℃の雰囲気中で、金属材料のHfAlOx側に配置されるWNを形成する。
【０２３５】
次に、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度250℃の雰囲気中でHfAlOxを形成する。この後、850℃、O2, 130Paの雰囲気中でアニールを行う。
【０２３６】
コントロールゲート電極ＣＧの形成に関しても、ＣＶＤ法を使用する。
【０２３７】
まず、W(CO)6とNH3を原料ガスとするＣＶＤ法を用いて、温度約450℃の雰囲気中で、HfAlOx上に、コントロールゲート電極ＣＧの下層となるWNを形成する。続けて、W(CO)6を原料ガスとするＣＶＤ法を用いて、温度約450℃の雰囲気中で、WN上に、コントロールゲート電極ＣＧの上層となるWを形成する。
【０２３８】
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図２３のメモリセルを形成しても構わない。
【０２３９】
例えば、ＣＶＤ法に使用する原料ガスに関しては、他のガスを使用することもできるし、ＣＶＤ法の代わりにＡＬＤ法を用いてもよい。
【０２４０】
また、ＣＶＤ法及びＡＬＤ法以外のスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより、フローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ及びＩＰＤを形成することも可能である。
【０２４１】
(3)   第３実施例  
図２４は、第３実施例に関わるメモリセルの構造を示している。
【０２４２】
ｐ型シリコン基板上には、トンネル絶縁膜（ゲート絶縁膜）としての酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、導電性半導体材料としてｎ型不純物を含んだポリシリコン(n+ poly-Si)が形成される。n+ poly-Si上には、金属材料としてWNが形成される。フローティングゲート電極ＦＧは、n+ poly-Si及びWN の積層から構成される。
【０２４３】
フローティングゲート電極ＦＧ上には、高誘電率(high-k)材料としてHfAlOx(組成：Hf/(Hf+Al)=0.6)が形成される。HfAlOxは、ＩＰＤとして機能する。HfAlOx上には、WNとWの積層からなるコントロールゲート電極ＣＧが形成される。
【０２４４】
ここで、SiONの厚さは、例えば、約7〜8ｎｍの範囲内の値、n+ poly-Siの厚さは、例えば、約60ｎｍ、WNの厚さは、例えば、約20〜30ｎｍの範囲内の値に設定される。HfAlOxの厚さは、例えば、約20〜30ｎｍの範囲内の値に設定される。
【０２４５】
尚、フローティングゲート電極を構成する各材料層の膜厚に関しては、トンネル絶縁膜に接する層が主として電荷を貯める層になるので、この層の膜厚が他の層の膜厚に比べて小さくならないようにするのが好ましい。とりわけ、本例のように、トンネル絶縁膜に接する層が半導体材料である場合には、このような考慮が必要となる。
【０２４６】
また、仕事関数については、n+ poly-Siが約4.0eV、WNが約4.8〜4.9eV、Wが約4.5eVである。Wの抵抗率は、WNの抵抗率よりも小さい。
【０２４７】
本例では、フローティングゲート電極ＦＧ内の金属材料をWNから構成したが、それ以外にも、Ru, TaCなどの仕事関数が約5eV付近のｐチャネルＭＩＳトランジスタに適する金属ゲート材料、又は、仕事関数が約4.4eV以上の金属材料であって、原子の拡散に対してバリア性を有するTiN(約4.6eV)、TaN(約4.4eV)などを使用できる。
【０２４８】
フローティングゲート電極ＦＧ内の金属材料としては、仕事関数が約4.4eV以上であればよいので、例えば、Au(約5.1eV), Pt(約5.3eV), Co(約5.0eV), Ni(約5.0eV), Pd(約5.2eV), Mo(約4.9eV), W(約4.5eV)などの金属、又は、それらの金属化合物のうち仕事関数が4.4eV以上になるものも使用できる。
【０２４９】
また、本例では、高誘電率(high-k)材料としてハフニウムアルミネートを使用したが、この場合には、その組成 Hf/(Hf+Al)を、約0.3〜0.8の範囲内の値に設定すると、良好なリーク電流特性と材料加工性が得られる。
【０２５０】
高誘電率材料としては、HfAlOx以外にも、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちの少なくとも１つ以上の元素を含む酸化物、酸窒化物、珪酸化物などを使用できるし、さらには、そのような材料の積層とすることもできる。
【０２５１】
ＩＰＤとしては、高誘電率材料とシリコン絶縁膜とを組み合わせて使用することもできる。また、ＩＰＤとフローティングゲート電極ＦＧとの界面、及び、ＩＰＤとコントロールゲート電極ＣＧとの界面には、それぞれ、極薄絶縁材料からなる界面層が存在していてもよい。
【０２５２】
図２４のメモリセルの製造方法に関しては、基本的には、図２〜図６で説明した製造方法をそのまま適用できる。
【０２５３】
以下では、図２〜図６とは異なるステップのみについて説明する。
【０２５４】
まず、ＣＶＤ法を用いて、温度約620℃の雰囲気中で、フローティングゲート電極ＦＧの下層となるリン(P)がドープされたn+ poly-Siを形成する。この時、n+ poly-Si中のリン濃度が、約１×１０２０ｃｍ−３になるように、原料ガスとしてのシランとフォスフィンの比率を調整する。
【０２５５】
尚、n+ poly-Siを堆積する方法としては、これ以外に、シーケンシャル法を用いることができる。この方法は、SiH4単独による非ドープポリシリコンの成膜と希釈されたPH3単独によるリンの吸着とを交互に繰り返すもので、フローティングゲート電極ＦＧのドーパント濃度及び厚さを精密に制御できる。
【０２５６】
この後、W(CO)6とNH3を原料ガスとするＣＶＤ法を用いて、温度約450℃の雰囲気中で、n+ poly-Si上にWNを形成する。
【０２５７】
次に、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度250℃の雰囲気中でHfAlOxを形成する。この後、850℃、O2, 130Paの雰囲気中でアニールを行う。
【０２５８】
この後、W(CO)6とNH3を原料ガスとするＣＶＤ法を用いて、温度約450℃の雰囲気中で、HfAlOx上に、コントロールゲート電極ＣＧの下層となるWNを形成する。続けて、W(CO)6を原料ガスとするＣＶＤ法を用いて、温度約450℃の雰囲気中で、WN上に、コントロールゲート電極ＣＧの上層となるWを形成する。
【０２５９】
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図２４のメモリセルを形成しても構わない。
【０２６０】
(4)   第４実施例  
図２５は、第４実施例に関わるメモリセルの構造を示している。
【０２６１】
ｐ型シリコン基板上には、トンネル絶縁膜（ゲート絶縁膜）としての酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、導電性半導体材料としてｎ型不純物を含んだポリシリコン(n+ poly-Si)が形成される。n+ poly-Si上には、金属材料としてWSiが形成される。フローティングゲート電極ＦＧは、n+ poly-Si及びWSiの積層から構成される。
【０２６２】
フローティングゲート電極ＦＧ上には、ＩＰＤとして、高誘電率(high-k)材料、HfAlOx(組成：Hf/(Hf+Al)=0.6)が形成される。HfAlOx上には、WSiとWの積層からなるコントロールゲート電極ＣＧが形成される。
【０２６３】
ここで、SiONの厚さは、例えば、約7〜8ｎｍの範囲内の値、n+ poly-Siの厚さは、例えば、約60ｎｍ、WSiの厚さは、例えば、約50ｎｍに設定される。HfAlOxの厚さは、例えば、約20〜30ｎｍの範囲内の値に設定される。
【０２６４】
また、仕事関数については、n+ poly-Siが約4.0eV、WSiが約4.4〜4.6eV、Wが約4.5eVである。Wの抵抗率は、WSiの抵抗率よりも小さい。
【０２６５】
本例では、フローティングゲート電極ＦＧ内の金属材料をWSiから構成したが、それ以外にも、CoSi2, NiSiなど、耐熱性に注意したうえで、他のシリサイド材料を使用できる。
【０２６６】
また、本例では、高誘電率(high-k)材料としてハフニウムアルミネートを使用したが、この場合には、その組成 Hf/(Hf+Al)を、約0.3〜0.8の範囲内の値に設定すると、良好なリーク電流特性と材料加工性が得られる。
【０２６７】
高誘電率材料としては、HfAlOx以外にも、Al, Hf, La, Y, Ce, Ti, Zr, Siのうちの少なくとも１つ以上の元素を含む酸化物、酸窒化物、珪酸化物などを使用できるし、さらには、そのような材料の積層とすることもできる。
【０２６８】
ＩＰＤとしては、高誘電率材料とシリコン絶縁膜とを組み合わせて使用することもできる。また、ＩＰＤとフローティングゲート電極ＦＧとの界面、及び、ＩＰＤとコントロールゲート電極ＣＧとの界面には、それぞれ、極薄絶縁材料からなる界面層が存在していてもよい。
【０２６９】
図２５のメモリセルの製造方法に関しては、基本的には、図２〜図６で説明した製造方法をそのまま適用できる。
【０２７０】
以下では、図２〜図６とは異なるステップのみについて説明する。
【０２７１】
まず、ＣＶＤ法を用いて、温度約620℃の雰囲気中で、フローティングゲート電極ＦＧの下層となるリン(P)がドープされたn+ poly-Siを形成する。
【０２７２】
この後、W(CO)6を原料ガスとするＣＶＤ法を用いて、n+ poly-Si上にWを形成する。そして、第１回目のアニールを行い、WとSiとを反応させて準安定相のWSiを形成し、未反応のWをウェット処理で除去する。続けて、第２回目のアニールを行い、安定相のWSiに変化させる。
【０２７３】
次に、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度250℃の雰囲気中でHfAlOxを形成する。この後、850℃、O2, 130Paの雰囲気中でアニールを行う。
【０２７４】
次に、ＣＶＤ法を用いて、温度約620℃の雰囲気中で、HfAlOx上に、厚さ約50ｎｍのリン(P)がドープされたn+ poly-Siを形成する。
【０２７５】
この後、W(CO)6を原料ガスとするＣＶＤ法を用いて、n+ poly-Si上に、低抵抗金属としてのWを十分な厚さで形成する。そして、第１回目のアニールを行い、WとSiとを反応させて準安定相のWSiを形成し、続けて、第２回目のアニールを行い、安定相のWSiに変化させる。
【０２７６】
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図２５のメモリセルを形成しても構わない。
【０２７７】
例えば、シリサイド層(WSi)を形成するためのアニールは、ソース・ドレイン拡散層の活性化アニールと一体化してもよい。
【０２７８】
(5)   第５実施例  
図２６及び図２７は、第５実施例に関わるメモリセルの構造を示している。
【０２７９】
第５実施例は、ＮＡＮＤ型フラッシュメモリのセルユニットに関する。セルユニット内の各々のメモリセルは、第１実施例に関わるメモリセルと同じ構造を有する。
【０２８０】
このセルユニットの特徴は、カラム方向については、図２６に示すように、メモリセルが直列接続される点にある。また、ロウ方向については、フローティングゲート電極の上面と素子分離絶縁層（ＳＴＩ）の上面とがほぼ一致し、それらの上にＩＰＤとしての高誘電率(high-k)材料、HfAlOxが配置される点に特徴を有する。
【０２８１】
ＮＡＮＤ型フラッシュメモリの場合、メモリセルの微細化が顕著であるため、このようなセルユニットの構造は、隣接するセル間に発生する寄生容量を抑えつつ、高いカップリング比を得るための技術の一つである。
【０２８２】
また、フローティングゲート電極に関して、さらに、隣接するセル間の干渉を少なくするためには、フローティングゲート電極の厚さ、長さ及び幅を、それぞれ、TFG、L及びWとした場合に、TFG < L、かつ、TFG < Wとするのが好ましい。これは、フローティングゲート電極の厚さTFGが、隣接するセル間に発生するキャパシタの大きさを決めるからである。
【０２８３】
さらに、ＮＡＮＤ型フラッシュメモリのメモリセルでは、フローティングゲート電極を構成する複数の導電層のうち、トンネル絶縁膜に接触する導電層（最下層）が主に電荷を蓄積することになる。
【０２８４】
従って、フローティングゲート電極を構成する複数の導電層の最下層は、これらの複数の導電層のなかで最も厚いことが好ましい。
【０２８５】
この条件は、とりわけ、トンネル絶縁膜に接触する導電層（最下層）が導電性半導体材料である場合に有効である。
【０２８６】
８．  適用例  
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置全般に適用可能である。
【０２８７】
例えば、本発明の例は、ＮＡＮＤ型、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型、ＮＯＲ型とＮＡＮＤ型の良い点を融合したＮＡＮＯ型、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３Ｔｒ−ＮＡＮＤ型などに有効な技術である。
【０２８８】
９．  むすび  
本発明の例によれば、カップリング比の増大のために高誘電率(high-k)材料をＩＰＤとして使用しても、フローティングゲート電極とＩＰＤとの間、及び、コントロールゲート電極とＩＰＤとの間に、大きな仕事関数を有する材料として金属が配置されているため、書き込み／消去時に、ＩＰＤに流れるリーク電流を減らすことができる。
【０２８９】
また、読み出し時のリーク電流の低減や、データ保持(retention)特性の向上なども実現できる。
【０２９０】
さらに、大きな仕事関数を有する金属について、その仕事関数を段階的に減らしてポリシリコンの仕事関数に近付け、フローティングゲート電極内で発生する空乏層容量を抑制することにより、空乏層容量による電位降下に起因するメモリセルのカップリング比の低下を防止できる。
【０２９１】
このように、本発明の例によれば、メモリセルが微細化されても、カップリング比の増大とリーク電流の低減とを同時に実現できる。
【０２９２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２９３】
【図１】参考例のセル構造を示す断面図。
【図２】図１のセル構造の製造方法を示す断面図。
【図３】図１のセル構造の製造方法を示す断面図。
【図４】図１のセル構造の製造方法を示す断面図。
【図５】図１のセル構造の製造方法を示す断面図。
【図６】図１のセル構造の製造方法を示す断面図。
【図７】本発明の例の概要を示す断面図。
【図８】本発明の例の概要を示す断面図。
【図９】本発明の例の概要を示す断面図。
【図１０】本発明の例の概要を示す断面図。
【図１１】実効電界と電流密度との関係を示す図。
【図１２】閾値電圧の経時変化のシミュレーションモデルを示す図。
【図１３】閾値電圧の経時変化の計算結果を示す図。
【図１４】閾値電圧の変化量の最適条件を求める過程を示す図。
【図１５】閾値電圧の経時変化のシミュレーション結果を示す図。
【図１６】第１実施の形態のセル構造を示す断面図。
【図１７】第２実施の形態のセル構造を示す断面図。
【図１８】第３実施の形態のセル構造を示す断面図。
【図１９】第４実施の形態のセル構造を示す断面図。
【図２０】第５実施の形態のセル構造を示す断面図。
【図２１】セル構造の変形例を示す断面図。
【図２２】第１実施例のセル構造を示す断面図。
【図２３】第２実施例のセル構造を示す断面図。
【図２４】第３実施例のセル構造を示す断面図。
【図２５】第４実施例のセル構造を示す断面図。
【図２６】第５実施例のセル構造を示す断面図。
【図２７】第５実施例のセル構造を示す断面図。
【符号の説明】
【０２９４】
１０１：  シリコン基板、  １０２：  トンネル酸化膜、  １０３：  リンドープポリシリコン膜、  １０４，１１０：  マスク材、  １０５ａ：  スリット、  １０５ｂ：  素子分離トレンチ、  １０６，１０８，１１１：  シリコン酸化膜、  １０７：  アルミナ膜、  １０９：  導電膜、  １１２：  ソース・ドレイン拡散層、  １１３：  層間絶縁膜。
【図１】
2007134681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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