(57)【要約】【課題】相変化メモリ装置において、アタッカーによる相変化膜へのレーザ照射を防止し、セキュリティ性を向上する。【解決手段】相変化メモリセルは、選択トランジスタ１と記憶素子２を有しており、記憶素子２は相変化膜で形成された記憶膜２１を備えている。記憶膜２１の上方には、レーザに対する反射率の高い材料から成るビット線２４が形成される。ビット線２４は、記憶膜２１よりも幅が広く形成されており、記憶膜２１の上方を完全に覆うように配設される。【選択図】図３
2007287768.tif 000002
【特許請求の範囲】
【請求項１】
印加される電流パルスに応じて非結晶状態または結晶状態に変化する相変化膜から成る記録膜を有するメモリセルと、
前記記録膜よりも上層に配設された配線層とを備え、
前記記録膜の上方は、
前記配線層を用いて形成され、前記記録膜よりも幅が広い第１配線により完全に覆われている
ことを特徴とする相変化メモリ装置。
【請求項２】
請求項１記載の相変化メモリ装置であって、
前記第１配線の幅は、前記記録膜の幅の１．１倍以上である
ことを特徴とする相変化メモリ装置。
【請求項３】
請求項１または請求項２記載の相変化メモリ装置であって、
前記第１配線は、前記メモリセルに接続するビット線である
ことを特徴とする相変化メモリ装置。
【請求項４】
請求項１または請求項２記載の相変化メモリ装置であって、
前記第１配線は、
前記記録膜の上方を含む領域に局所的に形成されている
ことを特徴とする相変化メモリ装置。
【請求項５】
請求項１または請求項２記載の相変化メモリ装置であって、
前記メモリセルを複数個備え、
前記第１配線は、
複数の前記メモリセル上方に跨って延在し、当該複数のメモリセルそれぞれの前記記録膜の上方を完全に覆っている
ことを特徴とする相変化メモリ装置。
【請求項６】
請求項１記載の相変化メモリ装置であって、
前記メモリセルを複数個備え、
前記第１配線は、
複数の前記メモリセルから成るメモリセルアレイの全体の上方を覆っている
ことを特徴とする相変化メモリ装置。
【請求項７】
請求項６記載の相変化メモリ装置であって、
前記相変化膜から成る抵抗素子を含む周辺回路をさらに備え、
前記第１配線は、
前記抵抗素子の上方を完全に覆うように、前記周辺回路の上方にも延在している
ことを特徴とする相変化メモリ装置。
【請求項８】
請求項６記載の相変化メモリ装置であって、
前記相変化膜から成る抵抗素子を含む周辺回路をさらに備え、
前記第１配線は、前記メモリセルアレイおよび前記周辺回路の全体を覆っている
ことを特徴とする相変化メモリ装置。
【請求項９】
請求項６から請求項８のいずれか記載の相変化メモリ装置であって、
前記第１の配線の直上または直下の層間絶縁膜は、シリコン酸化膜またはシリコン窒化膜であって、不純物がドープされていないものである
ことを特徴とする相変化メモリ装置。
【請求項１０】
請求項１から請求項９のいずれか記載の相変化メモリ装置であって、
前記第１配線が除去されると正常に動作しなくなるよう構成されている
ことを特徴とする相変化メモリ装置。
【請求項１１】
請求項１から請求項１０のいずれか記載の相変化メモリ装置であって、
前記相変化膜を用いて形成された抵抗素子を含む周辺回路をさらに備え、
前記抵抗素子の上方は、
前記配線層を用いて形成され、前記抵抗素子よりも幅が広い第２配線により完全に覆われている
ことを特徴とする相変化メモリ装置。
【請求項１２】
請求項１１記載の相変化メモリ装置であって、
前記第２配線の幅は、前記抵抗素子の幅の１．１倍以上である
ことを特徴とする相変化メモリ装置。
【請求項１３】
請求項１１または請求項１２記載の相変化メモリ装置であって、
前記第２配線は、
前記抵抗素子の上方を含む領域に局所的に形成されている
ことを特徴とする相変化メモリ装置。
【請求項１４】
請求項１１記載の相変化メモリ装置であって、
前記第２配線は、前記周辺回路の全体を覆っている
ことを特徴とする相変化メモリ装置。
【請求項１５】
請求項１４記載の相変化メモリ装置であって、
前記第２の配線の直上または直下の層間絶縁膜は、シリコン酸化膜またはシリコン窒化膜であって、不純物がドープされていないものである
ことを特徴とする相変化メモリ装置。
【請求項１６】
請求項１から請求項１５のいずれか記載の相変化メモリ装置であって、
前記配線層は、Ｔａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕの少なくとも１つを材料に含む
ことを特徴とする相変化メモリ装置。
【請求項１７】
請求項１から請求項１６のいずれか記載の相変化メモリ装置であって、
前記配線層の膜厚は、０．２μｍ〜１μｍである
ことを特徴とする相変化メモリ装置。
【請求項１８】
請求項１から請求項１７のいずれか記載の相変化メモリ装置であって、
前記配線層を用いた配線は、ＴＥＧ（Test Element Group）の形成領域以外の領域に配設されている
ことを特徴とする相変化メモリ装置。
【請求項１９】
請求項１から請求項１８のいずれか記載の相変化メモリ装置であって、
前記配線層を用いた配線は、ダイシング領域以外の領域に配設されている
ことを特徴とする相変化メモリ装置。
【請求項２０】
請求項１から請求項１９のいずれか記載の相変化メモリ装置であって、
前記配線層を用いた配線は、外部接続用のパッドの下方以外の領域に配設されている
ことを特徴とする相変化メモリ装置。
【請求項２１】
請求項１から請求項２０のいずれか記載の相変化メモリ装置であって、
前記配線層を用いた配線の側面は、パッシベーション膜により覆われている
ことを特徴とする相変化メモリ装置。
【請求項２２】
請求項１から請求項２１のいずれか記載の相変化メモリ装置であって、
前記配線層を用いた配線は、アライメントマークの上方以外の領域に配設されている
ことを特徴とする相変化メモリ装置。
【請求項２３】
印加される電流パルスに応じて非結晶状態または結晶状態に変化する相変化膜から成る記録膜を有するメモリセルと、
前記記録膜よりも上層に配設された複数の配線層とを備え、
前記記録膜の上方は、
前記複数の配線層を用いて形成された複数の配線から成る配線群により完全に覆われている
ことを特徴とする相変化メモリ装置。
【請求項２４】
請求項２３記載の相変化メモリ装置であって、
前記配線群全体の幅は、前記記録膜の幅よりも広い
ことを特徴とする相変化メモリ装置。
【請求項２５】
請求項２４記載の相変化メモリ装置であって、
前記配線群の全体の幅は、前記記録膜の１．１倍以上である
ことを特徴とする相変化メモリ装置。
【請求項２６】
請求項２３から請求項２５のいずれか記載の相変化メモリ装置であって、
前記配線群を構成する前記複数の配線それぞれの膜厚は、０．２μｍ〜１μｍである
ことを特徴とする相変化メモリ装置。
【請求項２７】
請求項２３から請求項２６のいずれか記載の相変化メモリ装置であって、
前記配線群は、Ｔａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕの少なくとも１つを材料に含む
ことを特徴とする相変化メモリ装置。
【請求項２８】
請求項２３から請求項２７のいずれか記載の相変化メモリ装置であって、
前記配線群は、前記メモリセルに接続するビット線を含む
ことを特徴とする相変化メモリ装置。
【請求項２９】
請求項２３から請求項２８のいずれか記載の相変化メモリ装置であって、
前記配線群を構成する配線の各々が、前記記録膜の上方を完全に覆っている
ことを特徴とする相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は相変化メモリ装置に関するものである。
【背景技術】
【０００２】
例えばＧｅ−Ｓｂ−Ｔｅ系の材料は、熱によってアモルファス（非結晶）状態と結晶状態とで物性が変化する相変化物質として知られている。結晶状態と非結晶状態では光学特性や電気特性が異なるため、その変化を利用した記憶メディアや相変化型不揮発性メモリ（ＰＲＡＭ：Phase-Change Random Access Memory）などが開発されている（例えば特許文献１および非特許文献１）。
【０００３】
相変化型不揮発性メモリ（以下「相変化メモリ」）のアプリケーションとしては、例えばＩＣカードなど情報の安全性が重要視されるものがあり、そのようなアプリケーションではセキュリティ対策が重要である。
【０００４】
一方、ＩＣカードやＩＣチップにおいて、集積回路の上方にアルミニウム層やコンデンサを設け、当該集積回路に対する視覚的、物理的、機械的あるいは化学的なアクセスを困難にすることによりセキュリティ性を向上させる技術が知られている（例えば特許文献２，３）。そのようなＩＣカードやＩＣチップでは、上記のアルミニウム層やコンデンサを除去しない限り集積回路の解析やデータの改ざんは困難である。特に、特許文献２，３のＩＣカードやＩＣチップでは、上記のアルミニウム層やコンデンサを除去すると集積回路が正常に動作しなくなるよう構成されており、それにより集積回路の動作解析やデータを改ざんした後での不正使用を不可能にしている。
【０００５】
【特許文献１】特開２００４−３４８９０６号公報
【特許文献２】特開平５−４７７６６号公報
【特許文献３】特開平１１−２５０２１６号公報
【非特許文献１】応用物理、第７３巻第４号（2004年）、p.500-507、応用物理学会
【発明の開示】
【発明が解決しようとする課題】
【０００６】
相変化メモリにおいては、ディジタル化された情報のデータが相変化物質の膜（相変化膜）から成る記憶膜に保持されている。そのため、アタッカーが相変化メモリのチップ表面からレーザを照射し、記憶膜を局所的に相変化させれば、記憶されたデータが破壊・改ざんされたり不正に読み取られたりする危険性がある。従って、セキュリティ性の向上が望まれる。
【０００７】
本発明は上記のような課題を解決するためになされたものであり、相変化メモリ装置において、相変化膜へのレーザ照射を防止し、セキュリティ性を向上させること目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の局面に係る相変化メモリ装置は、印加される電流パルスに応じて非結晶状態または結晶状態に変化する相変化膜から成る記録膜を有するメモリセルと、前記記録膜よりも上層に配設された配線層とを備え、前記記録膜の上方は、前記配線層を用いて形成され、前記記録膜よりも幅が広い第１配線により完全に覆われているものである。
【０００９】
本発明の第２の局面に係る相変化メモリ装置は、印加される電流パルスに応じて非結晶状態または結晶状態に変化する相変化膜から成る記録膜を有するメモリセルと、前記記録膜よりも上層に配設された複数の配線層とを備え、前記記録膜の上方は、前記複数の配線層を用いて形成された複数の配線から成る配線群により完全に覆われているものである。
【発明の効果】
【００１０】
本発明によれば、記憶膜の上方が配線あるいは配線群により完全に覆われるため、装置の表面からレーザを照射されても、そのレーザは配線あるいは配線群により反射されて記憶膜にまで達しない。つまり、その配線あるいは配線群がレーザ透過防止膜として機能し、アタッカーがレーザを用いて記憶膜に不正にアクセスすることを防止できる。従って、レーザを用いてのデータの破壊や改ざん、不正読み取りなどの危険性を低減でき、相変化メモリ装置のセキュリティ性を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１は、一般的な相変化メモリセルの回路図である。同図の如く、当該メモリセルは、選択トランジスタ１と記憶素子２とから成っている。ワード線ＷＬは選択トランジスタ１のゲートに接続され、ビット線ＢＬは記憶素子２の一端に接続される。この例では、選択トランジスタ１はＮＭＯＳトランジスタであり、そのソースはＧＮＤに接続され、ドレインは記憶素子２の一端に接続される。
【００１２】
記憶素子２は、例えばＧｅ−Ｓｂ−Ｔｅ系材料（Ｇｅ2Ｓｂ2Ｔｅ5など）の相変化膜から成る記憶膜である。選択トランジスタ１は、記憶するデータに応じて記憶素子２に電流パルスを印加し、それに起因するジュール熱で記憶素子２を非結晶状態あるいは結晶状態に変化させることにより、当該データを記憶素子２に保持させる。またデータの読み出しにはその状態変化に伴う抵抗の変化が利用される。
【００１３】
図２および図３（ａ），（ｂ）は、実施の形態１に係る相変化メモリセルの構造を示す図である。図２は当該メモリセルの上面図であり、図３（ａ），（ｂ）はそれぞれ図２のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。
【００１４】
図３（ａ），（ｂ）の如く、半導体基板１０の表面部には分離絶縁膜１１が形成され、それにより規定される活性領域内に選択トランジスタ１が形成される。選択トランジスタ１は、半導体基板１０の表面上に形成されたゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３、ゲート電極１３の側面に形成されたサイドウォール絶縁膜１８、半導体基板１０内にゲート電極１３を挟むように形成されたソース領域１４およびドレイン領域１５により構成されている。この例では、ゲート電極１３、ソース領域１４およびドレイン領域１５の表面部には、それぞれシリサイド層１３ａ，１４ａ，１５ａが形成されている。選択トランジスタ１の上には層間絶縁膜１６が形成される。
【００１５】
一方、記憶素子２は層間絶縁膜１６上の層に形成される。記憶素子２は、相変化膜である記憶膜２１から成っており、その上面にはタングステンの上部電極２２が設けられている。記憶膜２１は、層間絶縁膜１６内のコンタクト１７を介して、選択トランジスタ１のドレイン領域１５（シリサイド層１５ａ）に接続している。コンタクト１７は、例えばタングステンにより形成される。なお、図示は省略するが、選択トランジスタ１のソース領域１４（シリサイド層１４ａ）は所定のグラウンド配線に接続している。
【００１６】
記憶素子２の上には層間絶縁膜２０が形成されており、その上は第１配線層となる。ビット線２４は、当該第１配線層を用いて形成された配線であり、層間絶縁膜２０内のコンタクト２３を介して、記憶素子２の上部電極２２に接続している。本実施の形態において、ビット線２４が形成される第１配線層の材料は、レーザに対して高い反射率を有するものであり、具体的には、例えばＴａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕの少なくとも１つを含むものである。
【００１７】
また、当該メモリセルが形成される半導体チップの上面には、例えばプラズマ窒化膜などのパッシベーション膜３０が設けられる。本実施の形態では、記憶素子２の上方に、配線層が１層のみ（即ち第１配線層のみ）形成された構造を仮定ており、パッシベーション膜３０はビット線２４の上に形成されている。
【００１８】
図２および図３（ｂ）に示すように、本実施の形態に係る相変化メモリセルの上には、ビット線２４が記憶膜２１よりも広い幅に形成され、当該ビット線２４が記憶膜２１の上方を完全に覆うように配設される。またビット線２４はレーザに対して高い反射率を有しているため、半導体チップの表面からレーザを照射されても、そのレーザはビット線２４により反射されて記憶膜２１にまで達しない。つまり、ビット線２４は記憶膜２１にレーザが照射されるのを防御するレーザ透過防止膜として機能し、アタッカーがレーザを用いて記憶膜２１に不正にアクセスすることを防止している。従って、レーザを用いてのデータの破壊や改ざん、不正読み取りなどの危険性を低減でき、相変化メモリ装置のセキュリティ性を向上させることができる。
【００１９】
また、本実施の形態においては、アタッカーがビット線２４を除去すれば記憶膜２１のデータを改ざんされる可能性もある。しかし、ビット線２４を除去したメモリセルは当然正常に動作しないため、そのようにしてデータが改ざんされたとしても、その後の不正使用は不可能である。
【００２０】
本実施の形態では、ビット線２４の幅が記憶膜２１の幅に対して充分広い程、レーザが記憶膜２１に到達することを確実に防止できる。よってビット線２４の幅が記憶膜２１の幅の１．１倍以上であることが望ましく、さらに斜め上方からのレーザの到達を防止するためには２倍以上が望ましい。また、記憶膜２１によるレーザの反射率はその膜厚にも依存するが、配線の周囲に発生する応力緩和や膜剥がれ防止など、配線の信頼性の観点から、０．２〜１μｍ程度であることが望ましい。
【００２１】
説明の便宜上、１つのメモリセルのみを代表的に図示したが、通常、半導体記憶装置はメモリセルが行列上に並べて配設されたメモリセルアレイを備えている。メモリセルアレイでは、ビット線２４は複数のメモリセル上に跨って延在することになる。その場合、ビット線２４を、それが跨るメモリセルそれぞれの記憶膜２１を完全に覆うように配設すれば、それらのメモリセル各々において上記の効果が得られる。また、ビット線２４の延在方向に対して垂直方向に隣接するメモリセルに対しては、その膜厚にも依存するが、ビット線２４の幅をショートが起こらない限りにおいて拡大することにより、隣接ビット線とあいまって、斜め上方からのレーザの到達を完全に防止することができる。
【００２２】
＜実施の形態２＞
実施の形態１では、記憶膜２１の上方を完全に覆う配線（レーザ透過防止膜）は、第１配線層のビット線２４であったが、実施の形態２ではそれとは別の配線層を用いる。
【００２３】
図４および図５（ａ），（ｂ）は、実施の形態２に係る相変化メモリセルの構造を示す図である。図４は当該メモリセルの上面図であり、図５（ａ），（ｂ）はそれぞれ図４のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。これらの図において、図２および図３（ａ），（ｂ）に示したものと同様の機能を有する要素には同一符号を付しているため、ここでのそれらの説明は省略する。
【００２４】
本実施の形態では、第１配線層（ビット線２４）の上層にさらに第２配線層を備えている。即ち図５（ａ），（ｂ）のように、ビット線２４の上には層間絶縁膜２５が形成されており、その上に第２配線層を用いて形成した配線２６が配設されている。パッシベーション膜３０は配線２６の上に形成される。
【００２５】
本実施の形態において配線２６を形成する第２配線層の材料も、レーザに対して高い反射率を有するものであり、実施の形態１のビット線２４と同様に、例えばＴａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕの少なくとも１つを含むものである。
【００２６】
図４および図５（ｂ）に示すように、本実施の形態に係る相変化メモリセルの上方には、配線２６が記憶膜２１よりも広い幅に形成され、当該配線２６が記憶膜２１の上方を完全に覆うように配設される。また配線２６はレーザに対して高い反射率を有しているためレーザ透過防止膜として機能する。即ち、半導体チップの表面からレーザを照射しても、レーザは配線２６により反射されて記憶膜２１にまで達しない。従って実施の形態１と同様に、レーザを用いてのデータ破壊や改ざん、不正読み取りなどの危険性を低減でき、相変化メモリ装置のセキュリティ性を向上させることができる。
【００２７】
また、本実施の形態において配線２６の本来の（回路の要素としての）機能は任意であっても良いが、配線２６が当該相変化メモリ装置の動作に必須な配線であることが望ましい。そうすれば、アタッカーが配線２６を除去して記憶膜２１のデータを改ざんできたとしても、当該相変化メモリ装置は当然正常に動作しないため、その後の不正使用を不可能にでき有効である。
【００２８】
また配線２６の幅が記憶膜２１の幅に対して充分広い程、レーザが記憶膜２１に到達することを確実に防止できる。よって配線２６の幅が記憶膜２１の幅の１．１倍以上であることが望ましく、さらに斜め上方からのレーザの到達を防止するためには２倍以上が望ましい。また、配線２６によるレーザの反射率はその膜厚にも依存するが、配線の信頼性の観点から、０．２〜１μｍ程度であることが望ましい。
【００２９】
なお、図４および図５（ｂ）においてはビット線２４の幅を記憶膜２１の幅よりも狭くしていたが、実施の形態１のようにビット線２４の幅を記憶膜２１の幅よりも広くしてもよい。その場合、記憶膜２１の上方は、第１配線層のビット線２４と第２配線層の配線２６との両方に完全に覆われるため、レーザが記憶膜２１に到達するのをより確実に防止することができる。また、ビット線２４の延在方向に対して垂直方向に隣接するメモリセルに対しては、その膜厚にも依存するが、配線２６の幅をショートが起こらない限りにおいて拡大することにより、隣接する配線２６とあいまって、斜め上方からのレーザの到達を完全に防止することができる。
【００３０】
＜実施の形態３＞
図６（ａ），（ｂ）は、実施の形態３に係る相変化メモリセルの構造を示す図である。ここでは上面図は省略しているが、図６（ａ），（ｂ）はそれぞれ図５（ａ），（ｂ）に対応した断面である。
【００３１】
本実施の形態では、第１配線層（ビット線２４）および第２配線層（配線２６）の上にさらに第３配線層を備えている。即ち図５（ａ），（ｂ）のように、配線２６の上には層間絶縁膜２７が形成されており、その上に第３配線層を用いて形成した配線２８が配設されている。パッシベーション膜３０は配線２８の上に形成される。本実施の形態においても、配線２８を形成する第３配線層の材料は、レーザに対して高い反射率を有するものであり、例えばＴａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕの少なくとも１つを含むものである。
【００３２】
図６（ｂ）に示すように、本実施の形態に係る相変化メモリセルの上方には、ビット線２４、配線２６、配線２８がそれぞれ記憶膜２１よりも広い幅に形成され、それら各々が記憶膜２１の上方を完全に覆うように配設される。つまりそれら３つの配線全てがレーザ透過防止膜として機能するので、実施の形態１，２よりもさらにレーザを反射する効果が高くなる。
【００３３】
また、第３配線層の配線２８は、その下層のビット線２４、配線２６よりも記憶膜２１との距離が離れてしまうため、記憶膜２１へレーザ照射を確実に防御するためには、斜め方向から照射を考慮し、より広い幅であることが望ましい。つまり記憶膜２１の上方を覆う配線は、図６（ｂ）に示されるように記憶膜２１からの距離が遠いものほど、即ち上層の配線であるほど、幅が広くなることが望ましい。そうすることによって、記憶膜２１へのレーザ照射をより確実に防御でき、高いセキュリティ性が得られる。
【００３４】
また、本実施の形態においても配線２８が当該相変化メモリ装置の動作に必須な配線であることが望ましい。そうすれば、アタッカーが配線２８を除去して記憶膜２１のデータを改ざんできたとしても、当該相変化メモリ装置は当然正常に動作しないため、その後の不正使用を不可能にでき有効である。また配線２８の膜厚も０．２〜１μｍ程度であることが望ましい。
【００３５】
＜実施の形態４＞
図７および図８は、実施の形態４に係る相変化メモリセルの構造を示す図である。図７は当該メモリセルの上面図であり、図８は図７のＢ−Ｂ線に沿った断面に対応している。
【００３６】
図７および図８に示すように、本実施の形態では第１配線層のビット線２４、第２配線層の配線２６、第３配線層の配線２８の個々は、それ単独で記憶膜２１の上方を完全に覆ってはおらず、また記憶膜２１の幅よりも広くはない。しかし図７のように、ビット線２４、配線２６、配線２８は、平面視では記憶膜２１の上方を隙間なく覆っている。つまり、記憶膜２１の上方は、ビット線２４、配線２６、配線２８から成る配線群に全体より、完全に覆われている。また、この配線群全体の幅は記憶膜２１の幅よりも広い。
【００３７】
このように本実施の形態では、複数の配線（配線群）によって記憶膜２１の上方が完全に（平面視で隙間なく）覆われているため、当該配線群の全体でレーザ透過防止膜として機能している。よって、実施の形態１と同様にレーザが記憶膜２１にまで到達すること防止でき、それと同様の効果を得ることができる。
【００３８】
またビット線２４、配線２６、配線２８から成る配線群全体の幅が記憶膜２１の幅に対して充分広い程、レーザが記憶膜２１に到達することを確実に防止できる。よって当該配線群の全体の幅は、記憶膜２１の幅の１．１倍以上であることが望ましく、さらに斜め上方からのレーザの到達を防止するためには２倍以上が望ましい。また、配線群を構成する個々の配線の膜厚は、配線の信頼性の観点から、０．２〜１μｍ程度であることが望ましい。
【００３９】
なお、図７および図８においては、配線群を構成するビット線２４、配線２６、配線２８の個々は、それ単独で記憶膜２１の上方を完全に覆っていないが、これらの各々が記憶膜２１の上方を完全に覆うようにしてもよい。その場合、結果的に図６（ｂ）と同じ構成になり、記憶膜２１へのレーザ照射をより確実に防御でき、高いセキュリティ性が得られる。また、ビット線２４の延在方向に対して垂直方向に隣接するメモリセルに対しては、その膜厚にも依存するが、配線群の幅をショートが起こらない限りにおいて拡大することにより、隣接する配線群とあいまって、斜め上方からのレーザの到達を完全に防止することができる。
【００４０】
＜実施の形態５＞
図９および図１０（ａ），（ｂ）は、実施の形態５に係る相変化メモリセルの構造を示す図である。図９は当該メモリセルの上面図であり、図１０（ａ），（ｂ）はそれぞれ図９のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。
【００４１】
本実施の形態では、レーザ透過防止膜として機能する第２配線層の配線２６を、記憶膜２１の上方に島状に、即ち局所的に形成する。つまり配線２６は他の回路素子や配線と接続することを要しない、いわゆる「ダミー配線」である。配線２６がダミー配線であっても、レーザに対して高い反射率を有していれば、実施の形態２と同様に記憶膜２１にレーザが到達することを防止することができる。
【００４２】
但し配線２６がダミー配線の場合には、配線２６が除去されても当該相変化メモリ装置の動作に影響しないため、データ改ざん後の不正使用の可能性が生じ得るが、例えばダミーの配線２６のさらに上層に、相変化メモリ装置の動作に必要な別の配線（不図示）を設けるなどすればその問題は解消できる。
【００４３】
本実施の形態では、配線２６が局所的に形成されたダミー配線であるためレイアウトの制約が殆どなく、それが属する第１配線層におけるレイアウトの自由度が向上し、本発明に係る相変化メモリ装置の高集積化が期待できる。なお、配線２６がダミー配線の場合には、それが必ずしも高い導電性を有している必要はないので、例えばＴａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕなどの酸化膜あるいは窒化膜を材料として含むものであっても良い。
【００４４】
＜実施の形態６＞
図１１（ａ），（ｂ）は実施の形態６に係る相変化メモリセルの構造を示す断面図であり、図１２は当該メモリセルを備える半導体チップ全体の上面図である。図１２の如く、半導体チップ５０は、メモリセルが配設されるメモリセルアレイ領域５１と、その周辺回路が配設される周辺回路領域５２とを備えている。また、外部接続に用いられるボンディングパッド５３は、半導体チップ５０上の外周部に配設される。
【００４５】
本実施の形態では、レーザ透過防止膜として機能する配線２６を、図１１（ａ），（ｂ）の如くメモリセルの全体を隙間なく覆うようにし、例えば図１２のように、配線２６がメモリセルアレイ領域５１の全体を覆うようにする。この場合も実施の形態２と同様に記憶膜２１にレーザが到達することを防止することができる。また、配線２６の幅が極めて広いため、斜め方向からのレーザ照射でも確実に防御できるという効果的である。
【００４６】
また、本実施の形態のように極めて幅の広いレーザ透過防止膜として、熱導電率の高いＡｌやＣｕを用いれば、半導体チップで発生する熱を放出するための放熱板としても機能する。それにより、例えば隣接セルからの熱が、当該セルの記憶膜２１の相変化に影響するような不具合を防止することができる。また、半導体チップの放熱性が向上されることにより、配線のエレクトロマイグレーションなどの問題も低減される。
【００４７】
＜実施の形態７＞
実施の形態７では、本発明のレーザ透過防止膜である配線のレイアウトのより好ましい形態を説明する。
【００４８】
図１３は実施の形態７に係る相変化メモリ装置の断面図である。同図は、ウェハを個々の半導体チップ５０に分離するダイシング工程前の状態を示しており、ウェハのチップ領域（半導体チップ５０となる部分）の外周部およびチップ領域間のダイシング領域の断面図である。図１３において、レーザ反射防止膜として機能する配線は第２配線層の配線２６であり、第１配線層のビット線２４は通常の配線であるとする。
【００４９】
図１３のように、ダイシング領域には、テストパターンであるＴＥＧ(Test Element Group)５５が形成される。このＴＥＧ５５は、材料がデバイスの電気特性に与える影響などを評価するためものであり、またダイシング工程により削り取られてしまうものであるので、セキュリティ性が必要とされる部分ではない。従って、レーザ透過防止膜としての配線２６は、チップ領域（半導体チップ５０）内にのみ形成されていればよく、ＴＥＧ５５には形成する必要はない。また、ＴＥＧ５５にレーザ透過防止膜が無いことで、製造者（あるいは解析者）によるＴＥＧ５５へのアクセスは容易になり、ＴＥＧ５５の評価を容易に行うことができるという利便性が得られる。また、ＴＥＧ５５の部分に限らず、ダイシング工程により削り取られてしまうダイシング領域全体にも配線２６（レーザ透過防止膜）は形成しなくてもよい。
【００５０】
通常、半導体チップ５０の外周部には、ボンディングパッド５３が配設されることが多い。ボンディングパッド５３にはボンディング工程に伴う応力が加わるため、その直下に配線があると特定の部分に応力の集中してクラックが生じやすくなる。従って、ボンディングパッド５３の真下の領域には、配線２６（レーザ透過防止膜）は形成しない方がよい。それにより半導体チップ５０におけるクラックの発生およびそれに起因する配線間ショートの発生が抑制されるため信頼性が向上する。
【００５１】
さらに、レーザ透過防止膜としての配線２６は、アライメントマーク（不図示）の真上の領域にも形成しないことが望ましい。アライメントマークがレーザ透過防止膜に覆われると、アライメントマークの検出感度が低下して配線パターンの位置ずれが生じやすくなり、デバイスの高集積化の妨げとなるためである。
【００５２】
また配線２６が半導体チップ５０の端部にも形成されるような場合には、図１３の如く配線２６の側面がパッシベーション膜３０により覆われることが望ましい。配線２６が半導体チップ５０の端部に露出していると、その部分から水分などが浸入し、配線の腐食や電気特性の劣化を引き起こしやすくなるからである。
【００５３】
このように、レーザ透過防止膜が必要ない部分にまで不用意に形成すると相変化メモリ装置の信頼性が低下することが懸念される恐れがあり、その点を留意した上でレーザ透過防止膜のレイアウトを行うべきである。
【００５４】
＜実施の形態８＞
例えば実施の形態６の図１２に示したように、レーザ透過防止膜としての配線２６は、その幅を極めて広くし、メモリセルアレイ領域５１の全体を覆うように形成してもよい。しかし、その場合には配線２６とその下の層間絶縁膜２５との間の密着性が問題となり、剥離が生じやすくなることが懸念される。
【００５５】
そこで本実施の形態では、図１４（ａ），（ｂ）の如く、レーザ透過防止膜である配線２６の直下の層を不純物をドープしていないノンドープのシリコン酸化膜３１を形成する。通常、層間絶縁膜に使用されるＢＰＴＥＯＳ（Borophospho-Tetraethylorthosilicate）などは、２〜３ｗｔ％程度の不純物を含むものである。本実施の形態におけるノンドープシリコン酸化膜３１は、不純物濃度が０．１ｗｔ％以下の膜である。
【００５６】
一般に、ノンドープのシリコン酸化膜は金属等の配線との間に高い密着性を得ることができるため、本実施の形態によれば、配線２６を幅広に形成した場合においてもその剥離を防止することができる。よって本発明に係る相変化メモリセルの信頼性を向上させることができる。
【００５７】
なお図１４（ａ），（ｂ）においては、ノンドープシリコン酸化膜３１を配線２６の直下に設ける構成を示したが、配線２６の直上に設けても、あるいはその両方に設けても同様の効果を得ることができる。また、ノンドープのシリコン酸化膜３１に代えて、ノンドープのシリコン窒化膜を用いてもよく、その場合も同様の効果が得られる。
【００５８】
＜実施の形態９＞
相変化メモリ装置においては、メモリセルの記憶膜以外の用途にも相変化膜を使用する可能性がある。例えば、相変化膜をメモリセルの周辺回路の抵抗素子として使用することが考えられる。但しその場合には、アタッカーが抵抗素子としての相変化膜にレーザを照射して相変化を生じさせると、当該抵抗素子の抵抗値が変わってしまうため周辺回路が誤動作する危険性があり問題となる。そこで本実施の形態では、相変化膜が周辺回路の抵抗素子としても使用される場合を想定し、当該抵抗素子に対してもレーザ透過防止膜を適用することを提案する。
【００５９】
図１５および図１６（ａ），（ｂ）は、実施の形態９に係る相変化メモリ装置における周辺回路の構造を示す図である。図１５は当該周辺回路において相変化膜から成る抵抗素子が設けられた部分の上面図であり、図１６（ａ），（ｂ）はそれぞれ図１５のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。なお、これらの図において、図４および図５（ａ），（ｂ）に示したものと同様の要素には同一符号を付してる。
【００６０】
図１６（ａ），（ｂ）の如く、相変化膜から成る抵抗素子４１は、メモリセル（図４および図５）の記憶膜２１と同じ層を用いて、層間絶縁膜１６の上に形成されている。また抵抗素子４１の上面にもタングステンの上部電極４２が設けられている。抵抗素子４１の上には層間絶縁膜２０が形成されており、その上にはメモリセルのビット線２４と同じ第１配線層を用いて形成された配線４４が形成されている。配線４４と抵抗素子４１の上部電極４２とは、層間絶縁膜２０内のコンタクト４３により接続されている。パッシベーション膜３０は配線４６の上に形成される。
【００６１】
本実施の形態では、第２配線層の材料は、レーザに対して高い反射率を有するものであり、より具体的には、例えばＴａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕの少なくとも１つを含むものである。
【００６２】
図１５および図１６（ｂ）に示すように、本実施の形態に係る相変化メモリセルにおいては、配線４６は、抵抗素子４１よりも広い幅に形成され、抵抗素子４１の上方を完全に覆うように配設される。また配線４６は第２配線層を用いて形成されているためレーザに対して高い反射率を有している。従って、半導体チップの表面からレーザを照射されても、配線４６により反射されて抵抗素子４１にまで達しない。従って、アタッカーがレーザを用いての抵抗素子４１の抵抗値を変えることを防止し、相変化メモリ装置のセキュリティ性を向上させることができる。なお、本実施の形態においても、配線４６によるレーザの反射率はその膜厚にも依存するが、配線の信頼性の観点から、０．２〜１μｍ程度であることが望ましい。
【００６３】
配線４６の幅については、それが抵抗素子４１の幅に対して充分広い程、レーザが抵抗素子４１に到達することを確実に防止できる。よって配線４６の幅が抵抗素子４１の幅の１．１倍以上であることが望ましく、さらに斜め上方からのレーザの到達を防止するためには２倍以上が望ましい。また、配線４６の幅を極めて広くし、複数のメモリセル上を覆うようにしてもよい。例えば図１７のように、配線４６がメモリセルアレイ領域５１の全体を覆うようにしてもよい。その場合には、斜め方向からのレーザ照射に対しても効果的である。
【００６４】
また、上記の実施の形態６のように、レーザ透過防止膜としての配線２６がメモリセルアレイ領域５１の全体を覆う場合には、図１８に示すように配線２６と配線４６とを一体的に形成し、それによってメモリセルアレイ領域５１と周辺回路領域５２の全体を覆うように形成してもよい。言い換えれば、実施の形態６の配線２６を、抵抗素子４１の上方をも覆うように、周辺回路領域５２の上方にまで延在させてもよい。そうすることにより、メモリセルアレイ領域５１および周辺回路領域５２へのレーザの進入を確実に遮断できる。また、メモリセルアレイ領域５１と周辺回路領域５２の全体を覆うレーザ透過防止膜として、熱導電率の高いＡｌやＣｕを用いれば、半導体チップの放熱性の向上の効果も得られる。
【００６５】
但し、そのように配線４６を幅広に形成すると、配線４６とその上下の層間絶縁膜２５，２７との間の剥離が生じやすくなるため、実施の形態８を適用し、配線４６の直上または直下にノンドープ（不純物濃度が０．１ｗｔ％以下）のシリコン酸化膜あるいはシリコン窒化膜の層を形成してもよい。ノンドープのシリコン酸化膜（あるいは窒化膜）は配線との間に高い密着性を得ることができるため、配線４６を幅広に形成した場合においてもその剥離を防止することができる。よって本発明に係る相変化メモリセルの信頼性の向上することができる。
【００６６】
一方、第１配線層における配線レイアウトの自由度を向上させる目的で、配線４６を抵抗素子４１の上方に局所的に形成してもよい。図１９および図２０（ａ），（ｂ）は、その場合の構造を示す図である。図１９は当該メモリセルの上面図であり、図２０（ａ），（ｂ）はそれぞれ図１９のＡ−Ａ線、Ｂ−Ｂ線に沿った断面に対応している。また配線４６をダミー配線とする場合には、それが必ずしも高い導電性を有する必要はないので、例えばＴａ、Ｗ、Ａｌ、Ｓｉ、ＴｉおよびＣｕなどの酸化膜あるいは窒化膜を材料として含むものであっても良い。
【図面の簡単な説明】
【００６７】
【図１】一般的な相変化メモリセルの回路図である。
【図２】実施の形態１に係る相変化メモリセルの上面図である。
【図３】実施の形態１に係る相変化メモリセルの断面図である。
【図４】実施の形態２に係る相変化メモリセルの上面図である。
【図５】実施の形態２に係る相変化メモリセルの断面図である。
【図６】実施の形態３に係る相変化メモリセルの断面図である。
【図７】実施の形態４に係る相変化メモリセルの上面図である。
【図８】実施の形態４に係る相変化メモリセルの断面図である。
【図９】実施の形態５に係る相変化メモリセルの上面図である。
【図１０】実施の形態５に係る相変化メモリセルの断面図である。
【図１１】実施の形態６に係る相変化メモリセルの断面図である。
【図１２】実施の形態６に係る相変化メモリセルを備える半導体チップの上面図である。
【図１３】実施の形態７に係る相変化メモリセルを備える半導体チップおよびその間のダイシング領域の断面図である。
【図１４】実施の形態８に係る相変化メモリセルの断面図である。
【図１５】実施の形態９に係る相変化メモリ装置の周辺回路の断面図である。
【図１６】実施の形態９に係る相変化メモリ装置の周辺回路の断面図である。
【図１７】実施の形態９に係る相変化メモリ装置の周辺回路を備える半導体チップの上面図である。
【図１８】実施の形態９に係る相変化メモリ装置の周辺回路を備える半導体チップの上面図である。
【図１９】実施の形態９係る相変化メモリ装置の周辺回路の上面図である。
【図２０】実施の形態９係る相変化メモリ装置の周辺回路の断面図である。
【符号の説明】
【００６８】
１  選択トランジスタ、２  記憶素子、２１  記憶膜、２２  上部電極、２４  ビット線、２６，２８  配線、３０  パッシベーション膜、３１  ノンドープシリコン酸化膜、４１  抵抗素子、４２  上部電極、４４，４６，４８  配線、５０  半導体チップ、５１  メモリセルアレイ領域、５２  周辺回路領域、５３  ボンディングパッド、５５  ＴＥＧ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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