(57)【要約】【課題】超高速昇降温アニールによるスリップ転位や脆性破壊に対するウェハ強度を確保できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、バルク内部の酸素析出物密度が５×１０６〜５×１０７ｃｍ−３で、そのサイズが１００ｎｍより小さく、且つ溶存酸素濃度が１．１×１０１８〜１．２×１０１８ｃｍ−３のＳｉ基板の主表面に不純物をイオン注入する工程と、前記Ｓｉ基板に昇降温速度が１×１０５℃／ｓｅｃより高い超高速昇降温アニールを施し、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程とを具備する。【選択図】      図１
2007287860.tif 000002
【特許請求の範囲】
【請求項１】
バルク内部の酸素析出物密度が５×１０６〜５×１０７ｃｍ−３で、そのサイズが１００ｎｍより小さく、且つ溶存酸素濃度が１．１×１０１８〜１．２×１０１８ｃｍ−３のＳｉ基板の主表面に不純物をイオン注入する工程と、
前記Ｓｉ基板に昇降温速度が１×１０５℃／ｓｅｃより高いアニールを施し、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記昇降温速度が１×１０５℃／ｓｅｃより高いアニールの前に、バルク内部の酸素析出物密度とそのサイズの変化を抑制するための固定化アニール工程を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記固定化アニール工程は、６００〜８００℃の温度で３時間より短い時間のサーマルバジェットであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
バルク内部の酸素析出物密度が５×１０６〜５×１０７ｃｍ−３で、そのサイズが１０〜１００ｎｍ、且つ溶存酸素濃度が１．１×１０１８〜１．２×１０１８ｃｍ−３のＳｉ基板におけるバルク内部の酸素析出物密度とそのサイズの変化を抑制するために、熱処理温度Ｔと熱処理時間ｔとが、ｔ＝２×１０４ｅｘｐ（−０．０１２４Ｔ）の関係で結ばれた時間アニールして固定化する工程と、
前記Ｓｉ基板の主表面に不純物をイオン注入する工程と、
前記Ｓｉ基板に昇降温速度が１×１０５〜１×１０7℃のアニールを施すことにより、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程におけるアニール工程に係り、特に接合深さが２０ｎｍ以下の不純物拡散層を少なくとも一部に有する半導体素子を形成するために、昇降温速度が１×１０５℃／ｓｅｃ以上の超高速昇降温アニール工程を用いる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置、特にＬＳＩの性能向上は、集積度を高めること、すなわちＬＳＩを構成する素子の微細化により実現できる。しかしながら、素子が微細化されるに伴い、ＭＯＳＦＥＴの寄生抵抗及びショートチャネル効果が大きくなる。そのため、低抵抗かつ浅い不純物拡散層の形成が重要性を増してきている。
【０００３】
浅い不純物拡散層を形成する方法としては、低加速エネルギーでのイオン注入と、その後に行われるアニール工程を最適化することが知られている。一方、上記不純物拡散層の拡散層抵抗を下げるためには、不純物を活性化させるためのアニールを高温で行うことが必要である。
【０００４】
しかし、通常用いられるボロン（Ｂ）、リン（Ｐ）あるいは砒素（Ａｓ）等の不純物はシリコン（Ｓｉ）中での拡散係数が大きいため、ハロゲンランプを用いたＲＴＡ（Rapid Thermal Anneal）処理では不純物イオンの内方拡散及び外方拡散が生じ、浅い不純物拡散層を形成するのが次第に難しくなってきている。
【０００５】
上記内方拡散及び外方拡散は、アニール温度を下げることにより抑制できるが、アニールの温度を下げると不純物の活性化率が大きく低下する。このため、ハロゲンランプを用いたＲＴＡ処理では、低抵抗で２０ｎｍ以下の浅い接合の不純物拡散層を形成するのは困難である。
【０００６】
そこで、近年になって、これらの課題に対して、活性化に必要なエネルギーを瞬時に供給する手法として、キセノン（Ｘｅ）等の希ガスが封入されたフラッシュランプを用いるアニール法が検討されている（例えば特許文献１または特許文献２参照）。上記フラッシュランプは、１００ミリ秒以下、短いものでサブミリ秒のパルス幅で発光させることができる。このように短時間でアニールすることにより、ウェハの主表面に注入された不純物イオンの分布をほとんど変化させずに活性化させることが可能である。
【０００７】
しかしながら、従来のフラッシュランプアニール法では、不純物を十分に活性化させるためには２０Ｊ／ｃｍ２以上の大きな照射エネルギーが必要となる。その結果、ウェハ表面に急激な温度上昇が生じ、ウェハの表面温度は瞬間に１２００℃以上にも達する。そのため、ウェハの表面側と裏面側との間に大きな温度差が発生し、ウェハ内部の熱応力が増加することになる。このような熱応力の増大によって、ウェハにはスリップ転位、破壊、変形等のダメージが生じ、製造歩留まりの低下を招いている。
【０００８】
このように、現状のフラッシュランプアニール法はプロセスウィンドウが狭く、ウェハにダメージを与えることなく浅い不純物拡散層を形成するのが困難な状況にある。
【特許文献１】特開２００３−５９８５４
【特許文献２】特開２００３−３０９０７９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、超高速昇降温アニールによるスリップ転位や脆性破壊に対するウェハ強度を確保できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によると、バルク内部の酸素析出物密度が５×１０６〜５×１０７ｃｍ−３で、そのサイズが１００ｎｍより小さく、且つ溶存酸素濃度が１．１×１０１８〜１．２×１０１８ｃｍ−３のＳｉ基板の主表面に不純物をイオン注入する工程と、前記Ｓｉ基板に昇降温速度が１×１０５℃／ｓｅｃより高いアニールを施し、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程とを具備する半導体装置の製造方法が提供される。
【００１１】
本発明の他の一態様によると、バルク内部の酸素析出物密度が５×１０６〜５×１０７ｃｍ−３で、そのサイズが１０〜１００ｎｍ、且つ溶存酸素濃度が１．１×１０１８〜１．２×１０１８ｃｍ−３のＳｉ基板におけるバルク内部の酸素析出物密度とそのサイズの変化を抑制するために、熱処理温度Ｔと熱処理時間ｔとが、ｔ＝２×１０４ｅｘｐ（−０．０１２４Ｔ）の関係で結ばれた時間アニールして固定化する工程と、前記Ｓｉ基板の主表面に不純物をイオン注入する工程と、前記Ｓｉ基板に昇降温速度が１×１０５〜１×１０7℃のアニールを施すことにより、前記不純物を電気的に活性化して半導体素子の少なくとも一部を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、超高速昇降温アニールによるスリップ転位や脆性破壊に対するウェハ強度を確保できる半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。  
まず、本発明に至る考察課程について説明し、次に第１，第２の実施形態に係る半導体装置の製造方法について説明する。
【００１４】
チョクラルスキー（Czochralski:CZ）法により育成したＳｉ基板の表面には、ボイド（Void）形成跡であるビット状の微小欠陥（Crystal Originated Particle:COP）が存在し、デバイス特性に悪影響を及ぼす。これを解決する方法として、水素あるいはアルゴン雰囲気下にて高温のアニールを施すことが知られており、基板の主表面から深さ１０μｍ超のデバイス活性層に亘って無欠陥層を形成している。
【００１５】
また、ＣＺ法ではウェハの製造過程において、石英製のルツボから多量の酸素が溶け出し、Ｓｉ結晶中に格子間酸素として取り込まれる。この格子間酸素は、先の高温アニール過程で凝集し、深さ１０μｍ以上のバルク部に酸素析出物（Bulk Microdefect:BMD）が形成される。この基板内部に形成されるＢＭＤはゲッタリング機能を持つとされ、デバイスの歩留まりを向上させるべく、これまで高密度に形成されてきた。
【００１６】
これに対し、本発明では、今まで着目されなかった上記格子間酸素の濃度、バルク内部の酸素析出物密度とサイズ、及び超高速昇降温アニールの昇降温速度の関係について考察並びに実験による検証を行った。そして、低抵抗で浅い接合の不純物拡散層を形成する際のＳｉ基板の酸素析出物密度とそのサイズ、アニールの昇降温速度を最適化した製造方法によりスリップ転位や脆性破壊を抑制してウェハ強度を確保するようにしている。
【００１７】
次に、本発明の第１，第２の実施形態に係る半導体装置の製造方法についてＭＯＳＦＥＴの製造工程を例にとって説明する。
【００１８】
［第１の実施形態］
本発明の第１の実施形態に係る半導体装置の製造方法について、ＬＳＩを構成する基本素子の１つであるＭＯＳＦＥＴの製造工程（エクステンション後形成）を例にとって説明する。
【００１９】
まず、バルク内部の酸素析出物（ＢＭＤ）密度が５×１０６〜５×１０７ｃｍ−３で、且つそのサイズが１００ｎｍより小さく、溶存酸素濃度（Ｏｉ）が１．１×１０１８〜１．２×１０１８ｃｍ−３のＳｉ基板を用意する。そして、図１に示すように、上記Ｓｉ基板１の主表面側に素子分離絶縁膜２を形成する。ここでは、素子分離絶縁膜２がＳＴＩ（Shallow Trench Isolation）構造の例を示しており、この素子分離絶縁膜２はＳｉ基板１の主表面に形成された溝に埋め込まれている。その後、ＭＯＳＦＥＴのチャネル領域に対応する部分に閾値電圧の制御のための不純物をイオン注入して電気的に活性化させる。
【００２０】
次に、上記Ｓｉ基板１の主表面上にＳｉＯ２あるいはＳｉＯＮ（表層のＮ濃度＜１５％）からなるゲート絶縁膜３を形成し、このゲート絶縁膜３上に５０ｎｍ〜１５０ｎｍの厚さのポリシリコン（poly-Si）層あるいはポリシリコンゲルマニウム（poly-SiGe）層をＬＰ−ＣＶＤ法により形成する。上記ポリシリコンゲルマニウム層のＧｅ濃度は、１０〜３０％である。そして、ｎチャネルＭＯＳＦＥＴを形成する際には、上記ポリシリコン層あるいはポリシリコンゲルマニウム層中にＰあるいはＡｓを、ｐチャネルＭＯＳＦＥＴを形成する際にはＢをそれぞれ３×１０１５ｃｍ−２〜８×１０１５ｃｍ−２の濃度にイオン注入し、フォトリソグラフィと反応性イオンエッチングを用いてゲート電極４の形状にパターニングする。
【００２１】
次に、全面にＳｉＯ２及びＳｉ３Ｎ４を成膜し、反応性イオンエッチングを用いてエッチバックすることによりゲート電極４の側面に選択的に残置させる。これにより、ＳｉＯ２及びＳｉ３Ｎ４からなる側壁スペーサ５と６が形成される。これらの側壁スペーサ５，６は、後工程のシリサイド反応防止の役目を果たす。
【００２２】
しかる後に、エクステンション後作りの方法にて、ソース・ドレイン領域７とその延長部（エクステンション領域）８に所望の不純物を所望の量だけイオン注入する。この際にも、ゲート電極４にはイオンが注入されることになり、最終的にゲート電極４には主要導電型の不純物Ｐ、あるいはＡｓとＢが５×１０１５ｃｍ−２〜１×１０１６ｃｍ−２程度の濃度含まれることになる。
【００２３】
その後、フラッシュランプまたはレーザーを用いて昇降温速度が１×１０５℃／ｓｅｃより高い超高速昇降温アニールを施し、ソース・ドレイン領域７、エクステンション領域８及びゲート電極４に導入された不純物を電気的に活性化する。この超高速昇降温アニール工程では、図２（ａ）に示すようにＳｉ基板（Si sub.）１をホットプレート（Hot Plate）１０上に載置して加熱しつつ、Ｓｉ基板１の主表面側にフラッシュランプからパルス状の光を照射してアニールすることにより注入した不純物イオンを活性化する。例えば上記ホットプレート１０でＳｉ基板１の裏面側を５００℃程度に加熱したとすると、Ｓｉ基板１の主表面側は１３００℃程度まで加熱され、図２（ｂ）のような温度分布となる。
【００２４】
この結果、図２（ｃ）に示すように、Ｓｉ基板１の主表面には２００〜４００ＭＰａの圧縮応力が加わり、裏面には５０〜１００ＭＰａの引っ張り応力が加わる。
【００２５】
なお、ここではソース・ドレイン領域７、エクステンション領域８及びゲート電極４に導入された不純物を超高速昇降温アニールで電気的に活性化する場合について説明したが、エクステンション領域８を形成する前に、既存のＲＴＡ装置を用いて低温で且つ比較的長時間のアニールを行って、ソース・ドレイン領域７とゲート電極４中の注入した不純物の拡散と活性化を行っても良い。その後、エクステンション領域８に不純物をイオン注入し、上述した条件で超高速昇降温アニールを行ってエクステンション領域８に注入した不純物の拡散と活性化を行う。このような製造方法によれば、ソース・ドレイン領域７への不純物のイオン注入で発生した欠陥をＲＴＡ処理で除去できるので、製造ばらつきの低減とＭＯＳＦＥＴの特性の安定化を図れる。
【００２６】
それ以降の製造工程は図示しないが、サリサイド工程では１０ｎｍ以下の厚さのＮｉ膜、Ｃｏ膜、Ｐｔ膜、Ｐｄ膜またはこれらの合金を主とする金属膜を蒸着して、ＳｉまたはＳｉＧｅの露出部分に選択的にＮｉＳｉ、ＮｉＳｉ２、ＣｏＳｉ、ＣｏＳｉ２、ＰｔＳｉあるいはＰｄ２Ｓｉを形成する。引き続き、硫酸加水で未反応のＮｉを除去した後、層間絶縁膜となるシリコン酸化膜を堆積形成し、ソース・ドレイン領域７上及びゲート電極４上に対応する位置のシリコン酸化膜にそれぞれコンタクトホールを開口する。そして、上記シリコン酸化膜上及びコンタクトホール内に例えば金属層を形成し、この金属層をパターニングすることにより上記コンタクトホールを介してゲート電極４及びソース・ドレイン領域７に接続される配線を形成する。
【００２７】
以上のような製造工程により、２０ｎｍ以下の浅いエクステンション領域（不純物拡散層）８を有するＭＯＳＦＥＴを形成した半導体装置を完成させる。
【００２８】
次に、本第１の実施形態の製造方法で形成した半導体装置（ＭＯＳＦＥＴ）と、バルク内部の酸素析出物密度、バルク内部の酸素析出物のサイズ、溶存酸素濃度が異なるＳｉ基板を用いて同様な半導体装置を形成した比較例１乃至比較例５について考察する。
【００２９】
［比較例１］
バルク内部の酸素析出物［ＢＭＤ］密度が７×１０７ｃｍ−３以上、且つそのサイズが１００ｎｍ以下であり、溶存酸素濃度［Ｏｉ］が１．３×１０１８ｃｍ−３以上であるＳｉ基板にＭＯＳＦＥＴを形成した。
【００３０】
［比較例２］
バルク内部の酸素析出物［ＢＭＤ］密度が３×１０７ｃｍ−３以上、且つそのサイズが１００ｎｍ以下であり、溶存酸素濃度［Ｏｉ］が１．１×１０１８ｃｍ−３以下であるＳｉ基板にＭＯＳＦＥＴを形成した。
【００３１】
［比較例３］
バルク内部の酸素析出物［ＢＭＤ］密度が１×１０６〜１×１０７ｃｍ−３、且つそのサイズが１００ｎｍ以下であり、溶存酸素濃度［Ｏｉ］が１．３×１０１８ｃｍ−３以上であるＳｉ基板にＭＯＳＦＥＴを形成した。
【００３２】
［比較例４］
バルク内部の酸素析出物［ＢＭＤ］密度が１×１０７ｃｍ−３以下、且つそのサイズが１００ｎｍ以下であり、溶存酸素濃度［Ｏｉ］が１．１×１０１８ｃｍ−３以下であるＳｉ基板にＭＯＳＦＥＴを形成した。
【００３３】
［比較例５］
バルク内部の酸素析出物［ＢＭＤ］密度が１×１０７ｃｍ−３以上、且つそのサイズが１００ｎｍ以上であり、溶存酸素濃度［Ｏｉ］が１．１×１０１８ｃｍ−３以上であるＳｉ基板にＭＯＳＦＥＴを形成した。
【００３４】
（評価）
第１の実施形態、比較例１乃至比較例５のＳｉ基板にＭＯＳＦＥＴを形成したところ、超高速昇降温アニール工程（本例ではフラッシュランプアニール工程）において、比較例１乃至比較例５では、Ｓｉ基板に変形やスリップ転位が見られ、破損する確率が高いことが判明した。一方、本第１の実施形態では、Ｓｉ基板に変形、スリップ転位、ウェハ割れのいずれも発生せず、駆動力が高い微細なＭＯＳＦＥＴを形成することができた。
【００３５】
本第１の実施形態に係る半導体装置の製造方法と各比較例のＳｉ基板をフラッシュランプアニール工程後に分析した結果、以下のような知見を得た。
【００３６】
ＢＭＤ密度が１×１０８ｃｍ−３以上で割れることなく処理できたＳｉ基板をＸ線トポグラフにより評価したところ、微細な白い輝点が高密度に観測され、Ｘ線散乱が起きていることが判明した。また、この輝点部位を断面ＴＥＭにより観察したところ、＜１１１＞方向に多数の転位状の欠陥が発生しており、表面から深さ１００μｍ以上にまで達していることが分かった。更に、ＢＭＤ密度が高く、そのサイズが大きくなるほどＳｉ基板の変形量が大きくなることも分かった。
【００３７】
次に、得られた結果の違いについて、第１の実施形態と各比較例とを比べて理論的な考察を行う。
【００３８】
［比較例１］や［比較例５］のように、ＢＭＤ密度やサイズが大きいＳｉ基板（図３参照）では、フラッシュランプによる熱応力が結晶中の不連続点であるＢＭＤに集中することにより、ＢＭＤ１２を起点にして転位１３が発生したと考えられる。ウェハ割れが起きたものについては、高密度の転位発生故に基板強度が低下したものと考えられる。ウェハが割れずに変形量が増大したものについては、ＢＭＤ１２を起点にした転位１３がスリップとなって緩和され塑性変形したものと考えられる。
【００３９】
［比較例３］や［比較例４］のように、ＢＭＤ密度が１×１０７ｃｍ−３以下と低いもの（図４参照）については、Ｘ線トポグラフから観察された白い輝点の密度は低かったが、この条件でもウェハ割れは存在していた。これは、ＢＭＤが少ない故にスリップとなって緩和しきれずに、フラッシュランプの熱応力を溜め込んでしまったため破壊に至ったと考えられる。更には、ＢＭＤ１２は転位１３の起点にもなり得るが終端にもなり、他から発生した転位の進展を止める効果があることが知られている。従って、ＢＭＤ密度が低ければ、転位の進展を食い止めきれずに割れに至る可能性もある。
【００４０】
一般に、Ｓｉ基板中の溶存酸素濃度が高くなると、酸素が拡散や固着することでスリップ転位の進展や移動を止める効果があると言われている。
【００４１】
このため、［比較例２］や［比較例４］のように、溶存酸素濃度［Ｏｉ］が１．１×１０１８ｃｍ−３以下と低いものについては、ウェハ割れに影響すると考えられる。
【００４２】
しかしながら、逆に［比較例１］や［比較例３］のように、溶存酸素濃度［Ｏｉ］が１．３×１０１８ｃｍ−３以上と高いものについてもウェハ割れは深刻になることが判明した。これは、半導体装置の製造工程において、フラッシュランプによる超高速昇降温アニール工程に至るまでの間の熱工程により、酸素が基板内部に凝集して析出することで、ＢＭＤ密度の増加や成長を促すことに繋がり、ウェハ割れに影響を及ぼしたと考えられる。
【００４３】
以上の結果から、Ｓｉ基板内部のＢＭＤ密度と溶存酸素濃度は、昇降温速度が１×１０５℃／ｓｅｃより高い超高速昇降温アニールを施す際には、低すぎても高すぎてもウェハ割れに影響を与えることが分かり、いずれもある範囲内で制御された値に維持することが好ましいと考えられる。ＢＭＤ密度とＢＭＤサイズについても、ある範囲内で制御された値に維持することが好ましい。
【００４４】
図５は、上述した本実施形態と各比較例のＳｉ基板内部のＢＭＤ密度と溶存酸素濃度との関係をまとめて示しており、○印は異常なし、×印は割れやスリップが発生したことを示している。
【００４５】
また、図６は、上述した本実施形態と各比較例のＢＭＤ密度とＢＭＤサイズにとの関係をまとめて示しており、図５と同様に○印は異常なし、×印は割れやスリップが発生したことを示している。
【００４６】
本実験結果から、バルク内部の酸素析出物［ＢＭＤ］密度と溶存酸素濃度［Ｏｉ］はそれぞれ図７に斜線を示した領域１４、つまり５×１０６ｃｍ−３＜［ＢＭＤ］＜５×１０７ｃｍ−３、１．１×１０１８ｃｍ−３＜［Ｏｉ］＜１．２×１０１８ｃｍ−３が好ましい適用範囲と考えられる。
【００４７】
また、上記超高速昇降温アニールの昇降温速度範囲［Ｔ１］は１×１０５＜［Ｔ１］＜１×１０7℃が好ましい。なぜなら１×１０５以下では不純物拡散が無視できない程度まで大きくなり、１×１０7℃以上ではアニール装置の負担が大きくなって実現が困難になるからである。
【００４８】
更に、この超高速昇降温アニールによるＳｉ基板１の主表面側の温度範囲［Ｔ２］は、１０００＜［Ｔ２］＜１４００℃が好ましい。１０００℃以下では所望の高濃度活性化が期待できず、１４００℃以上ではＳｉ基板１が溶融してしまう。
【００４９】
また、上記ＢＭＤサイズ［ＳＺ］は、１０＜［ＳＺ］＜１００ｎｍの範囲内であることが好ましい。ＢＭＤサイズが１０ｎｍ以下ではスリップ転位源とはならない。１０ｎｍ以上でスリップ転位源となり、スリップ転位の進展を阻止する能力とゲッタリング効果があるが、１００ｎｍ以上に増大するとスリップ転位源となるのみでスリップ転位の運動を阻止できない。
【００５０】
［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体装置の製造方法ついて説明する。本第２の実施形態が第１の実施形態と異なるのは、フラッシュランプアニールの前工程において、Ｓｉ基板１のＢＭＤ密度が５×１０６〜５×１０７ｃｍ−３で、且つＢＭＤサイズが１００ｎｍより小さい状態を維持するための前処理工程（固定化アニール）を施してから、半導体素子（ＭＯＳＦＥＴ）を製造する点にある。
【００５１】
前述した第１の実施形態で説明したように、ＢＭＤ密度をある範囲で制御したＳｉ基板を用いたとしても、半導体装置を製造する過程でフラッシュランプアニールの前に経験した熱工程によりＢＭＤが変化する可能性を秘めている。一般に、高温且つ長時間での熱工程を経るとＳｉ基板１内に溶存している格子間酸素は凝集して析出する。すなわち、ＢＭＤの核形成や成長を促し、図８に示すようにＢＭＤの密度とサイズの増加に繋がる。初期状態のＳｉ基板のＢＭＤ密度とサイズ（as-received）に対して、ＭＯＳＦＥＴの製造工程が終了したＳｉ基板のＢＭＤ密度とサイズ（device）は両方とも増加する。
【００５２】
そこで、本第２の実施形態に係る半導体装置の製造方法においては、特にフラッシュランプアニールの前工程で上記ＢＭＤ密度とＢＭＤサイズの変化を抑制するために、６００〜８００℃の温度で３時間以内の固定化アニールを施している。この固定化アニールは、図９に示すように、望ましくは熱処理温度Ｔ（℃）と熱処理時間ｔ（ｈｒ）との関係が、ｔ＝２×１０４ｅｘｐ（−０．０１２４Ｔ）で表される線よりも低い領域（斜線を示した領域１５）の熱処理とする。他の製造工程は第１の実施の形態と同様である。
【００５３】
半導体装置の製造工程では、通常、ゲート絶縁膜の形成、ゲートポリシリコンの成膜、ゲート側壁スペーサの形成等、ＣＶＤ工程以外にもＳＴＩの緻密化や不純物の活性化等、各種のアニール工程が行われている。これまでは、ＢＭＤ抑制を省みないサーマルバジェットが想定されてきたが、本第２の実施形態では窒素ガス雰囲気中で６００〜８００℃の温度で３時間以内のサーマルバジェットを施すことにより、ＢＭＤの形成と成長を抑制し、且つ何等技術的困難を伴わずして（例えばウェハのアニール工程をファーネスバッチ処理から枚葉処理に変更する等で対応できる）半導体装置を製造することが可能になる。
【００５４】
以上のようなプロセス条件を設定することで、図１０に示すようにＢＭＤ密度とＢＭＤサイズの変化が小さく、ＢＭＤ条件を逸脱することなく適用範囲内に制御できる。これによって、フラッシュランプアニール工程で、ウェハのスリップ転位、変形、破壊等を回避することができる。この結果、２０ｎｍ以下の浅い接合深さの不純物拡散層（エクステンション領域）を有する高性能な微細なＭＯＳＦＥＴを安定して容易に製造することが可能になる。
【００５５】
なお、以上述べてきた第１，第２の実施形態では、照射する光の光源としてキセノンフラッシュランプを使ったアニール装置の場合について説明したが、本発明はこれに限定されるものではなく、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、あるいはアーク放電ランプ、エキシマレーザー、Ａｒレーザー、Ｎ２レーザー、ＹＡＧレーザー、チタンサファイアレーザー、ＣＯレーザー、ＣＯ２レーザーのような光源についても適用することが可能である。
【００５６】
また、ＭＯＳＦＥＴの製造方法を例にとって説明したが、低抵抗で２０ｎｍ以下の浅い接合を有する不純物拡散層を少なくとも一部に有する他の全ての半導体素子にも適用できる。
【００５７】
従って、本発明の１つの側面によれば、超高速昇降温アニールによるスリップ転位や脆性破壊に対するウェハ強度を確保できるので、プロセスウィンドウを広げることができ、プロセスの安定化も図れる。また、浅い低抵抗拡散層をダメージなく形成することが可能となるため、微細化が容易になり高性能なＭＯＳＦＥＴを製造することができる。これによって、製造歩留まりの向上と製造工程の安定稼動を図ることができる。
【００５８】
以上第１，第２の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法について、ＬＳＩを構成する基本素子の１つであるＭＯＳＦＥＴの製造工程を例にとって説明するための断面図。
【図２】超高速昇降温アニール工程について説明するためのもので、（ａ）図はアニール装置の概略構成図、（ｂ）図はＳｉ基板の温度分布、（ｃ）図はアニール中のＳｉ基板に発生する応力の発生状況を示す模式図。
【図３】比較例１と比較例５におけるＢＭＤと転位の発生状況を示す基板断面の模式図。
【図４】比較例３と比較例４におけるＢＭＤと転位の発生状況を示す基板断面の模式図。
【図５】本発明の第１の実施形態と各比較例に係る製造方法におけるウェハ割れに対するＢＭＤ密度と溶存酸素濃度との関係を示す図。
【図６】本発明の第１の実施形態と各比較例に係る製造方法におけるウェハ割れに対するＢＭＤ密度とＢＭＤサイズとの関係を示す図。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法におけるＢＭＤ密度と溶存酸素濃度に対するプロセスウィンドウの関係を示す特性図。
【図８】比較例の製造方法によるＢＭＤ密度とサイズの変化を示す模式図。
【図９】固定化アニールについて説明するためのもので、熱処理温度と熱処理時間との関係を示す特性図。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法によるＢＭＤ密度とサイズの変化を示す模式図。
【符号の説明】
【００６０】
１…Ｓｉ基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５，６…側壁スペーサ、７…ソース・ドレイン領域、８…エクステンション領域、１０…ホットプレート、１２…ＢＭＤ、１３…転移、１４，１５…好ましい適用範囲。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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