(57)【要約】  【課題】トリミングデータ書き込みまたは消去時の不良を未然に防止する。  【解決手段】本集積回路１Ａは、機能回路ブロック２と、そのトリミング時にトリミングデータが格納される不揮発性メモリ３と、不揮発性メモリ３内でメモリトランジスタ３Ａのゲートに接続されている制御線ＷＬに対し、カソードとアノードの一方ノードが接続されている過昇温検出用のダイオードＤと、ダイオードＤの他方ノードをトリミングデータ格納時にオープン状態とし、過昇温検出時に、適正温度範囲でダイオードＤがオフし過昇温でオンする値の順バイアス電圧Ｖfbを制御線ＷＬと他方ノードとの間に印加するための電圧印加手段（２つの外部リード端子１０Ａ,１０Ｃ）と、を有する。当該集積回路１Ａは、電圧印加手段に流れる電流により過昇温を検出可能である。  【選択図】図１
2007005646.tif 000002
【特許請求の範囲】
【請求項１】
機能回路ブロックと、
前記機能回路ブロックのトリミング時にトリミングデータが格納される不揮発性メモリと、
前記不揮発性メモリ内でメモリトランジスタのゲートに接続されている制御線に対し、カソードとアノードの一方ノードが接続される過昇温検出用のダイオードと、
過昇温検出時に、適正温度範囲で前記ダイオードがオフし過昇温でオンする値の順バイアス電圧を前記制御線と前記他方ノードとの間に印加するための電圧印加手段と、を有し、
前記電圧印加手段に流れる電流により過昇温を検出可能な
半導体集積回路。
【請求項２】
前記電圧印加手段は、
前記トリミングデータの格納時に前記不揮発性メモリの前記制御線に外部より電圧を印加するためのトリミング用の外部リード端子と、
前記トリミングデータの格納時にオープンとし、前記過昇温検出時に基準電位を印加するための過昇温検出用の外部リード端子と、を含み、
前記トリミング用の外部リード端子または前記過昇温検出用外部リードに流れる電流により過昇温を検出可能な
請求項１に記載の半導体集積回路。
【請求項３】
前記電圧印加手段は、
前記トリミングデータの格納時に前記不揮発性メモリの前記制御線に外部より電圧を印加するためのトリミング用の外部リード端子と、
前記ダイオードの前記他方ノードに接続され、前記トリミングデータの格納時に前記他方ノードをオープン状態にし、前記過昇温検出時に、前記他方ノードに基準電圧を印加して前記ダイオードを流れる電流により過昇温を検出する検出回路と、を含み、
前記トリミング用の外部リード端子と基準電位の供給線との間に接続され、前記検出回路により過昇温が検出されるとオフからオンに変化するスイッチを、
さらに有する請求項１に記載の半導体集積回路。
【請求項４】
前記不揮発性メモリは、
複数の不揮発性メモリトランジスタがアレイ状に配置され、不揮発性メモリトランジスタのゲートを制御する複数のワード線を有するメモリセルアレイと、
前記トリミング用の外部リード端子と前記複数のワード線との接続を制御するゲートコントロール回路と、を有し、
前記複数のワード線と前記過昇温検出用の外部リード端子との間に、複数の前記過昇温検出用のダイオードが並列に接続されている
請求項２に記載の半導体集積回路。
【請求項５】
前記不揮発性メモリは、
複数の不揮発性メモリトランジスタがアレイ状に配置され、不揮発性メモリトランジスタのゲートを制御する複数のワード線を有するメモリセルアレイと、
前記トリミング用の外部リード端子と前記複数のワード線との接続を制御するゲートコントロール回路と、を有し、
前記過昇温検出用のダイオードが、前記ゲートコントロール回路と前記トリミング用の外部リード端子との接続線と、前記過昇温検出用の外部リード端子との間に接続されている
請求項２に記載の半導体集積回路。
【請求項６】
前記過昇温検出用の外部リード端子は、前記トリミングデータの格納時に、前記ダイオードを逆バイアス状態で、前記不揮発性メモリトランジスタのゲートに電源電圧を印加する電源電圧印加用の外部リード端子を兼用する
請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路の特性の調整（トリミング）用データを内蔵の不揮発性メモリに格納する半導体集積回路に関する。
【背景技術】
【０００２】
電源電圧の低下にともなう基準電圧の電位変動の回路特性に及ぼす影響の増大、あるいは、プロセス変動要因を回路特性調整で吸収するなどの目的で、出来上がった半導体集積回路（ＩＣ）の機能回路ブロックを測定し、その特性を調整するトリミング技術が重要性を増している。
トリミングは、機能回路ブロックの特性を測定し、その測定結果に応じて、抵抗素子などからなるトリミング素子のアレイを任意の抵抗値に設定する際に、その抵抗素子を選択するための情報（以下、トリミングデータ）を確定する作業である。確定したトリミングデータに応じてトリミング素子のアレイの回路構成を変化させると、それによって当該機能回路ブロックの特性が変化する。
【０００３】
従来はフューズ素子によりトリミングを行っていたが、近年では、トリミングデータを半導体集積回路内部の不揮発性メモリに電子データとして予め格納し、これを読み出して内部回路の特性調整に用いる技術が知られている（たとえば、特許文献１参照）。
【０００４】
図６に、不揮発性メモリを利用してトリミングが可能な半導体集積回路を示す。この図は特許文献１記載の半導体集積回路を機能的に一般化したものである。
この半導体集積回路は、不揮発性メモリを用いたメモリブロック１００と、機能回路ブロック２とを有する。
【０００５】
メモリブロック１００は、不揮発性メモリトランジスタ３Ａをアレイ状に配置したメモリセルアレイ３、および、その周辺回路を備える。周辺回路は、ワード線ＷＬへの電圧印加を制御するゲート制御回路（Ｇ．ＣＯＮＴ．）４、ソース線ＳＬへの電圧印加を制御するソース制御回路（Ｓ．ＣＯＮＴ．）５、および、ビット線ＢＬへの電圧印加を制御するドレイン制御回路（Ｄ．ＣＯＮＴ．）６を含む。なお、特許文献１に記載された不揮発性メモリトランジスタはＦＧ(Floating Gate)型である。
機能回路ブロック２は、その特性を調整するためにトリミング素子をアレイ状に配置してなるトリミング素子アレイ２Ａを備える。
【０００６】
【特許文献１】再公表特許０１−０９３２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１は、不揮発性メモリトランジスタ３Ａに電荷を注入する方法として、CHE(Channel Hot Electron)注入法などのホットキャリア注入を用いる。
【０００８】
この場合、温度が高くなるとホットキャリアの発生量が減り、書き込み（または消去）不良が発生する。
トリミングは、ＩＣを組み立て後に機能回路ブロックの最終チェックのための測定と並行して行われる。このとき、特許文献１に記載された携帯通信端末などのように多くの機能が高密度に実装された機器内のＩＣや電力制御を扱うＩＣのような場合、測定時のジュール熱による発熱で、チップ自体の温度が上昇し書き込み（または消去）不良が発生する場合がある。
【０００９】
本発明が解決しようとする課題は、トリミングデータ書き込みまたは消去時の不良を未然に防止することである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体集積回路は、機能回路ブロックと、前記機能回路ブロックのトリミング時にトリミングデータが格納される不揮発性メモリと、前記不揮発性メモリ内でメモリトランジスタのゲートに接続されている制御線に対し、カソードとアノードの一方ノードが接続される過昇温検出用のダイオードと、過昇温検出時に、適正温度範囲で前記ダイオードがオフし過昇温でオンする値の順バイアス電圧を前記制御線と前記他方ノードとの間に印加するための電圧印加手段と、を有し、前記電圧印加手段に流れる電流により過昇温を検出可能な半導体集積回路である。
【００１１】
本発明では好適に、前記電圧印加手段は、前記トリミングデータの格納時に前記不揮発性メモリの前記制御線に外部より電圧を印加するためのトリミング用の外部リード端子と、前記トリミングデータの格納時にオープンとし、前記過昇温検出時に基準電位を印加するための過昇温検出用の外部リード端子と、を含み、前記トリミング用の外部リード端子または前記過昇温検出用外部リードに流れる電流により過昇温を検出可能である。
あるいは好適に、前記電圧印加手段は、前記トリミングデータの格納時に前記不揮発性メモリの前記制御線に外部より電圧を印加するためのトリミング用の外部リード端子と、前記ダイオードの前記他方ノードに接続され、前記トリミングデータの格納時に前記他方ノードをオープン状態にし、前記過昇温検出時に、前記他方ノードに基準電圧を印加して前記ダイオードを流れる電流により過昇温を検出する検出回路と、を含み、前記トリミング用の外部リード端子と基準電位の供給線との間に接続され、前記検出回路により過昇温が検出されるとオフからオンに変化するスイッチを、さらに有する。
さらに好適に、前記過昇温検出用の外部リード端子は、前記トリミングデータの格納時に、前記ダイオードを逆バイアス状態で、前記不揮発性メモリトランジスタのゲートに電源電圧を印加する電源電圧印加用の外部リード端子を兼用する。
【００１２】
上記構成によれば、過昇温検出用のダイオードの一方ノードが、不揮発性メモリトランジスタのゲートに接続されている制御線に接続されている。また、このダイオードのバイアス状態を制御する電圧印加手段が設けられている。
電圧印加手段は、トリミングデータの格納時に、ダイオードの他方ノードをオープン状態とする。このため、このダイオードがオンせず、ゲート制御電圧がダイオードを介して減衰することがない。
一方、過昇温検出時には、電圧印加手段が、ダイオードの他方ノードを基準電圧に設定し、前記制御線に電圧を印加することによってダイオードを順バイアスする。この順バイアス電圧は、適性温度範囲ではダイオードがオフし、過昇温でオンする値に決められている。過昇温の場合はダイオードがオンするため、この電圧印加手段に流れる電流を検出することで、過昇温であることを検出可能である。スイッチが設けられている場合はスイッチがオンすることによって過昇温時のトリミング用の電圧印加が無効にされ、スイッチが設けられていない場合は温度が下がるのを待ってトリミングが可能となる。
【発明の効果】
【００１３】
本発明によれば、過昇温検出が可能であり、適正温度範囲から温度が高い状態でトリミングデータを書き込みまたは消去することを未然に防止できるという利点がある。
【発明を実施するための最良の形態】
【００１４】
［第１実施形態］
図１に、本実施形態の半導体集積回路の構成図を示す。
この半導体集積回路１Ａは、半導体チップがパッケージに収容されているものであり、半導体チップは単数でも複数でもよい。半導体チップを複数とする場合は、ウェハプロセス（前工程）の共通性が高いブロックを同一チップに集積化することが望ましい。全体の回路を、不揮発性メモリのチップと、トリミングの対象である機能回路ブロックを含むチップとに分けて集積化することができるが、以下の説明では、半導体チップは単数で、不揮発性メモリと機能回路ブロックが同一チップに集積化されていることを前提とする。
【００１５】
図解した半導体集積回路１Ａは、機能回路ブロック２、機能回路ブロック２の一部であり、その特性を調整するためにトリミング素子をアレイ状に配置してなるトリミング素子アレイ２Ａを有する。半導体集積回路１Ａは、トリミング素子アレイ２Ａの、どのトリミング素子を選択するかを決定するトリミングデータを格納する不揮発性メモリ３と、その周辺回路とを有する。
【００１６】
不揮発性メモリ３は不揮発性メモリトランジスタをマトリクス状に配置した構成を有するが、そのメモリトランジスタ構造は任意である。不揮発性メモリトランジスタとして、ＦＧ(Floating Gate)型メモリトランジスタ、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型メモリトランジスタ、さらには、強誘電体メモリトランジスタなどが採用できる。
【００１７】
本実施形態では、ＭＯＮＯＳ型メモリトランジスタ３Ａにより不揮発性メモリ３を構成している。ＭＯＮＯＳ型メモリトランジスタ３Ａは、チャネルが形成される半導体領域（たとえばウェル）上に、酸化膜、窒化膜、酸化膜からなるＯＮＯ膜と、ゲート電極とが積層されており、ＯＮＯ膜内の電荷トラップに、たとえばチャネルからマイノリティキャリアを注入することによりデータ記憶が可能である。マトリクス状に配置されたＭＯＮＯＳ型メモリトランジスタ３Ａは、ワード線ＷＬにより同一行のメモリトランジスタのゲートが共通に結合され、ソース線ＳＬにより同一列のメモリトランジスタのソースが共通に結合され、ビット線ＢＬにより同一列のメモリトランジスタのドレインが共通に結合されている。ワード線は、過昇温検出時に電圧が印加されるゲート制御線に該当する。
【００１８】
周辺回路は、ワード線ＷＬへの電圧印加を制御するゲート制御回路（Ｇ．ＣＯＮＴ．）４、ソース線ＳＬへの電圧印加を制御するソース制御回路（Ｓ．ＣＯＮＴ．）５、および、ビット線ＢＬへの電圧印加を制御するドレイン制御回路（Ｄ．ＣＯＮＴ．）６を含む。
ゲート制御回路４は、複数接続されているワード線ＷＬのうち選択されたワード線ＷＬに所定のゲート電圧を印加する。同様に、ソース制御回路５は、複数接続されているソース線ＳＬのうち選択されたソース線に所定のソース電圧を印加し、ドレイン制御回路６は、複数接続されているビット線ＢＬのうち選択されたビット線ＢＬに所定のドレイン電圧を印加する。なお本例では、つぎに示す動作方法に従えば、ソース制御回路５により全てのソース線が選択され、所定の基準電圧、たとえば接地電圧が一括して印加される。
【００１９】
とくに図示しないが、これらの３つの制御回路４〜６にロウデコーダまたはカラムデコーダが接続されている。ロウデコーダは、入力されるアドレス信号をデコードし、ゲート制御回路４によりゲート電圧を印加すべきワード線ＷＬを選択する。カラムデコーダは、入力されるアドレス信号をデコードし、主に、ドレイン制御回路６によりドレイン電圧を印加すべきビット線ＢＬを選択し、読み出し時に全てのビット線ＢＬをフローティング状態にする。
【００２０】
つぎに、メモリの基本動作例を説明する。ここで、ドレイン制御回路６に書き込み回路と読み出し回路の機能を備える。
ＣＨＥ注入などのホットキャリア注入方法によれば、ワード線ＷＬとビット線ＢＬを任意に選択すると、その選択により特定される素子において、ソースを基準として各々適切な電圧がドレインとゲートに印加される。これにより、チャネルを走行するマイノリティキャリアが高いエネルギーを得てＯＮＯ膜に注入される。書き込み対象のメモリトランジスタが結合された複数のビット線ＢＬにおいて電圧を印加する、印加しないを選択することにより、電荷の注入と非注入の任意の組み合わせが可能であり、これにより同一行内に所定のバイナリウエイトのデータを書き込むことができる。この動作を、各行ごとに繰り返すと不揮発性メモリ３全体にデータを書き込むことができる。このような手順でトリミングデータを不揮発性メモリ３に書き込むことを、本明細書では「トリミングデータの格納」と称する。
【００２１】
データの読み出しは、上記キャリア注入を行ったメモリトランジスタ、非注入のメモリトランジスタ間で異なっている閾値電圧差を利用する。
詳細には、読み出したいメモリトランジスタのゲートを、この閾値電圧差の間の電圧にバイアスし、ソースを基準にドレインに所定の電圧を印加する。このとき、キャリア注入、非注入の何れか一方のメモリトランジスタではチャネル電流が流れ、他方のメモリトランジスタでは流れないか、流れても無視できるほど電流が小さい。このチャネル電流の差が、フローティング状態のビット線ＢＬに現れることよって、その電位変動、すなわち電圧に変換される。この電圧の差を増幅すると、上記バイナリウエイトの書き込みデータを検出することができる。
【００２２】
書き込み方式によって、ゲート電圧とドレイン電圧の一方または双方が、電源電圧より高い電圧となる場合がある。本例では上記書き込み時にワード線ＷＬに印加する電圧を電源電圧より高くする必要がある。比較的大規模な汎用あるいはロジック混載の不揮発性メモリでは、周辺回路に電源電圧を昇圧して高電圧を生成するチャージポンプ回路を備えることが一般的である。これに対し本例の不揮発性メモリは、トリミングデータ格納用途に限定されているなどの理由によりチャージポンプ回路を内蔵していない。そのため、電源電圧より高い高電圧は、外部から供給する構成となっている。
具体的には、ゲート制御回路４にトリミング用の外部リード端子１０Ａが接続され、このトリミング用の外部リード端子１０Ａから供給された高電圧を、不図示のロウデコーダにより選択されたワード線ＷＬにゲート制御回路４を介して印加する。
【００２３】
このトリミング用の外部リード端子１０Ａは、パッケージにチップを組み込む際に、チップのトリミング用パッド（不図示）に結線される。トリミング用パッド（不図示）はゲート制御回路４とチップ内で接続されており、以下、この接続配線を「トリミング線ＴＬ」という。
【００２４】
ところで、パッケージ組立て時の静電気や外部からのサージがトリミング線ＴＬ、ワード線ＷＬを伝わってメモリトランジスタ３Ａのゲートに印加され、メモリトランジスタ３Ａにおいて静電破壊の危険が増し、静電破壊までには到らなくともメモリトランジスタ３Ａの記憶データが反転し、トリミングデータが失われることがある。また、ウエハプロセスにおける最終チェック工程などでトリミング用パッドに針立てを行うことがあるが、このときにもメモリトランジスタ３Ａにおいて静電破壊やトリミングデータ喪失の危険が増す。
【００２５】
この危険を低減する目的で、任意の構成ではあるが、トリミング線ＴＬと接地電位の供給線との間、さらにはトリミング線ＴＬと電源電圧供給用の外部リード端子１０Ｂとの間に、保護ダイオード１１Ｌ，１１Ｈが接続されている。このうちロー側の保護ダイオード１１Ｌは、そのアノードが接地電位の供給線に接続され、そのカソードがトリミング線ＴＬに接続されている。これとは逆に、ハイ側の保護ダイオード１１Ｈは、そのアノードがトリミング線ＴＬに接続され、そのカソードが電源電圧供給用の外部リード端子１０Ｂに接続されている。
【００２６】
トリミング用の外部リード端子１０Ａまたはチップのトリミング用パッドからトリミング線ＴＬに負のサージや静電気が印加されると、ロー側の保護ダイオード１１Ｌがオンすることから、負のサージや静電気がワード線ＷＬに伝わる前に接地電位からの電流により中和される。これとは逆に、電源電圧より高いサージや正の静電気がトリミング線ＴＬに印加されると、ハイ側の保護ダイオード１１Ｈがオンすることから、これらはワード線ＷＬに伝わる前に電源電圧供給用の外部リード端子１０Ｂに流れ散逸する。
なお、保護ダイオード１１Ｌと１１Ｈは、その種類、あるいは直列接続数に応じて所定のフォワード電圧Ｖｆや逆方向電圧Ｖｂが、ハイ側とロー側で必要な値に設定されている。また、電源電圧供給用の外部リード端子１０Ｂは、図示を省略しているが、当該半導体集積回路１Ａ内の必要な部分に電源電圧を供給することができるようになっている。
【００２７】
以上のトリミング用の外部リード端子１０Ａ、電源電圧供給用の外部リード端子１０Ｂおよび保護ダイオード１１Ｌ,１１Ｈは任意の構成である。とくに、トリミングのゲート電圧はチップ内部の周辺回路で生成し供給してもよいし、電源電圧はチップ内部の電源回路（必要によっては電源電圧を昇圧した電圧の供給も可能）によって生成し供給してもよい。
【００２８】
本実施形態では、トリミング時に過昇温を検出して、トリミングに適さない温度環境であることを検出するための手段、すなわち過昇温検出用のダイオードＤと、当該ダイオードに順バイアスを印加するための電圧印加手段とを備える。
【００２９】
過昇温検出用のダイオードＤは、ワード線ＷＬと同じ数だけ設けられ、各ダイオードＤのアノードが対応するワード線ＷＬに接続されている。
過昇温検出用のダイオードＤは、ＭＯＳトランジスタ形成工程で形成が可能である。たとえば、過昇温検出用のダイオードＤのアノードはＰチャネル型のＭＯＳ（ＰＭＯＳ）トランジスタのＰ型ソース・ドレイン領域と一括して形成でき、過昇温検出用のダイオードＤのカソードはＰＭＯＳトランジスタのＮ型ウェル（バックゲート領域）と一括して形成することが可能である。
【００３０】
過昇温検出用のダイオードＤの各カソードは、過昇温検出用の外部リード１０Ｃに共通に接続されている。
過昇温検出用の外部リード１０Ｃは、トリミング用の外部リード端子１０Ａとともに「電圧印加手段」を構成する。たとえば常温における過昇温検出用のダイオードＤの順方向電圧Ｖｆを０．８[Ｖ]とすると、それより所定電圧だけ低い順バイアス電圧ＶfbがダイオードＤのアノードとカソード間に印加されるように、トリミング用の外部リード端子１０Ａに正電圧を、過昇温検出用の外部リード１０Ｃに基準電圧を印加する。
【００３１】
たとえばダイオードＤの温度計数を４[mV／℃]、過昇温を７５[℃]以上とすると、この場合、常温（たとえば２５[℃]）から５０[℃]上がるときに順方向電圧Ｖｆが０.２[Ｖ]下がることから、これを検出可能なように順バイアス電圧Ｖfbを０.６[Ｖ]に設定する。
【００３２】
なお、配線の電圧ドロップが無視できない場合は、その電圧ドロップ（およびその温度特性）を考慮して順バイアス電圧Ｖfbの値を調整するとよい。
また、過昇温検出用のダイオードＤにトリミング用電圧Ｖtmが印加されるのであれば実際の電圧値は任意である。ただし、望ましくは、基準電圧を０[Ｖ]とし、トリミング用の外部リード端子１０Ａに順バイアス電圧Ｖfbを印加する。これは、ワード線ＷＬに不揮発性メモリトランジスタ３Ａが接続されていることから、これに電圧ストレスを出来るだけかけないという要請による。
【００３３】
つぎに、この過昇温検出を含む、動作の流れを説明する。
トリミングに先立って、トリミング用の外部リード端子１０Ａと過昇温検出用の外部リード１０Ｃとの間に、過昇温検出用の一定電圧を印加する。この一定電圧は、トリミング時にトリミング用の外部リード端子１０Ａに印加する書き込み電圧より低く、かつ、過昇温検出用のダイオードＤの推奨書き込み温度（たとえば常温）におけるオン電圧以下にする必要がある。
上記例では、過昇温検出用のダイオードＤのアノードとカソード間の電位差が０.６[Ｖ]程度になるように、この過昇温検出用の一定電圧を印加する。
【００３４】
適正温度範囲では過昇温検出用のダイオードＤがオンしないことから、トリミング用の外部リード端子１０Ａまたは過昇温検出用の外部リード１０Ｃに流れる電流がない（あってもリーク電流レベルである）ことを外部からテスタ等により確認する。
【００３５】
そして、適正温度範囲の場合は、不揮発性メモリ３にトリミングデータの格納を行う。
より詳細には、ゲート制御回路４、ソース制御回路５およびドレイン制御回路６により、書き込むビット（不揮発性メモリトランジスタ３Ａ）を選択し、トリミング端子にゲート電圧を印加して選択ビットにデータ“０”を書き込む。この状態は、スレッショルド電圧がデータを書き込まない“１”状態のスレッショルド電圧より高くなっていることを意味する。このため、当該選択ビットの不揮発性メモリトランジスタ３Ａは、これに読み出し電圧を印加してもオフしている。
この書き込みを行う際の温度が、適正温度範囲内であれば、データ書き込み時のホットキャリアの注入効率も、ある適正範囲に収まっており、注入電荷量の収束性が高いレベルに維持され、適正なトリミングが行われる。
【００３６】
一方、書き込みを行う際の温度が適正温度範囲以上に上昇している場合、過昇温検出用のダイオードＤの順方向電圧Ｖｆは低下し、ダイオードＤのアノードとカソード間の電位差は低下した順方向電圧Ｖｆより高くなり、過昇温検出用のダイオードＤがオンする。このため、過昇温検出用端子に電流が流れる。この電流をテスタ等により検出することでトリミングを中断し、結果として、過昇温状態における不揮発性メモリへの書き込み不良を未然に防止することができる。
【００３７】
図２に、機能回路ブロック２の基本回路（電圧レギュレータ）の例を示す。
この電圧レギュレータは、入力端子Ｔｉと出力端子Ｔｏとの間に接続されているパワーＰＭＯＳ ＦＥＴからなる出力駆動スイッチ用のトランジスタ２１を有する。トランジスタ２１のゲートに比較器２２の出力が接続されている。比較器２２の反転入力「−」と接地電位との間に基準電圧源２３（基準電圧Ｖref）が接続されている。出力端子Ｔｏと接地電位との間に、トリミング素子アレイ２Ａとしてのラダー抵抗部が設けられている。ラダー抵抗部は、２つの可変抵抗Ｒ１とＲ２により等価的に表すことができ、その接続中点が比較器２２の非反転入力「＋」に接続されている。
【００３８】
図示例の電圧レギュレータは、比較器２２が、出力端子Ｔｏに現出する出力電圧ＶＲＥＧを可変抵抗Ｒ１とＲ２によって検出し基準電圧Ｖrefと比較して、その結果を出力駆動スイッチ用のトランジスタ２１のゲートに送る。トランジスタ２１は、この比較器２２の動作によって可変抵抗Ｒ１とＲ２との分圧電圧が基準電圧Ｖrefに一致するように、ゲート電圧が制御され、入力電圧を所望の出力電圧ＶＲＥＧに調整する。したがって、このようなフィードバック制御により、トランジスタ２１からリニアな出力電圧ＶＲＥＧが出力される。
【００３９】
電圧レギュレータの出力電圧ＶＲＥＧは、トランジスタ２１を含む各種トランジスタの形成時バラツキのほかに、とくに分圧抵抗のバラツキにより変動する。集積回路における抵抗値は一般にバラツキが大きいため、高精度なレギュレータを本回路構成で実現するために、分圧抵抗を可変抵抗Ｒ１とＲ２で実現している。
【００４０】
しかし、この可変抵抗値はパッケージに実装した最終製品の段階で決定することが最も望ましい。そこでトリミング技術を用いて、出荷時にテスタ等により最適な抵抗値を測定し、図１に示す不揮発性メモリ３にトリミングデータとして格納する必要がある。図２において制御端子Ｔｃは、このために設けられており、テスタ等から所定の電圧データが種々入力され、出力電圧ＶＲＥＧが測定され、その結果に応じて最適な抵抗値が選択される。
【００４１】
一般に、電源制御ＩＣには図２に示す電圧レギュレータが複数内蔵され、この最適な電圧データの組み合わせは、トリミング時に図１に示す不揮発性メモリ３に格納される。
出荷後における実際の動作時には、電圧データが不揮発性メモリ３からドレイン制御回路６等を介して読み出され、機能回路ブロック２の適正な動作に供される。
なお、機能回路ブロック２の機能は、この例に限定されるものではなく、予め測定により最適化した所定の電圧データを用いるものであれば任意である。
【００４２】
本実施形態によれば、過昇温を検出し、トリミングに適した温度範囲であるかが電流によって知ることができる機能を、不揮発性メモリのゲート制御線（ワード線ＷＬ）と、それに接続された電圧印加のための手段により実現できる。
【００４３】
ところで、トリミングの場合、通常、不揮発性メモリ３へのデータ格納は製品出荷時等に１度だけ行う場合が多い。また、顧客側でＩＣ製品の機能回路ブロックの調整を行う場合もあるが、その頻度は、当該製品を電子機器に組み込む前、または、組み込んだ後に当該電子機器を出荷する前に行う場合が殆どである。このため、トリミングの回数は少なく、高電圧回路を内蔵する必要性に乏しい。したがって、トリミング用の外部リード端子１０Ａや電源電圧供給用の外部リード端子１０Ｂを設け、高い電源電圧やトリミング電圧を外部から与える本例の構成はコストダウンに有効である。
【００４４】
本実施形態では、トリミング用の外部リード端子１０Ａを過昇温検出に利用できる。このため、電圧印加手段として付加する構成は、過昇温検出用のダイオードＤと、過昇温検出用の外部リード１０Ｃで済み、この機能追加のためのエリアペナルティが小さいという利点が得られる。
また、ゲート制御線はメモリトランジスタのソース、ドレイン、チャネルとは絶縁されており、過昇温検出時の電流値が、他の電流パスの存在によって変動しない。
さらに、ダイオードの順方向電圧Ｖｆを利用するため、メモリトランジスタの電荷蓄積状態を何ら変化させることもない。
【００４５】
［第２実施形態］
図３は、第２実施形態の半導体集積回路の構成図を示す。
この半導体集積回路１Ｂは、図１に示す過昇温検出用の外部リード１０Ｃを電源電圧供給用の外部リード端子１０Ｂで兼用させ、過昇温検出用のダイオードＤを保護ダイオード１１Ｈで兼用したものである。その他の構成は第１実施形態と同じである。
また、過昇温検出の方法は第１実施形態と基本的に同じであるため、ここでの説明を省略する。
【００４６】
第２実施形態では、第１実施形態の利点に加え、第１実施形態と比較すると、過昇温検出用のダイオードＤの個数、および、過昇温検出用の外部リード１０Ｃの削減が可能であり、さらに、機能追加のためのエリアペナルティが小さい。
【００４７】
［第３実施形態］
図４は、第３実施形態の半導体集積回路の構成図である。
この半導体集積回路１Ｃは、図１に示す半導体集積回路１Ａの過昇温検出用の外部リード１０Ｃが省略され、その代わりに、過昇温検出用のダイオードＤのカソードに接続されている過昇温検出回路７を有する。また、過昇温検出回路７からの検出信号Ｓ７を受けて、トリミング線ＴＬに印加されるトリミング用電圧を無効化する手段として、スイッチＳＷと、スイッチ制御回路（ＳＷ．ＣＯＮＴ．）８とを備える。なお、スイッチ制御回路８は省略可能であり、検出信号Ｓ７によりスイッチＳＷを直接制御してもよい。
【００４８】
過昇温検出回路７は、過昇温検出用のダイオードＤのカソードを、トリミング時にオープン状態とし、過昇温検出時に基準電圧を印加する機能と、ダイオードのカソードからの電流を検出したときに、検出信号Ｓ７をスイッチ制御回路８に出力する機能を備える。ここで基準電圧値は、トリミング電圧値に応じた固定値でもよいが、図４に示すようにダイオードＤのアノード電圧を検出して、ダイオードＤに所定の、たとえば０.６[Ｖ]の順バイアス電圧Ｖfbが印加されるように基準電圧を制御してもよい。
【００４９】
上記第１および第２実施形態では、製品出荷時以外に、顧客側で不揮発性メモリ３の格納データの変更が可能であるが、この場合、顧客側でテストを繰り返した後に過昇温状態でデータ格納を行う危険性もある。製品仕様書やアプリケーションノートにトリミングの適正温度範囲の記載があっても、実際に内部温度がどの程度か容易に知りえないので誤ってデータ格納を行う場合も否定できない。
本実施の形態では、そのような場合に、過昇温の場合はスイッチＳＷをオンして、トリミング電圧を接地電位に接続するため、トリミングが不能となる。その結果、製造元および顧客の操作による、過昇温状態における不揮発性メモリへの書き込み不良を未然に防止することができる。
【００５０】
［第４実施形態］
図５は、第４実施形態の半導体集積回路の構成図を示す。
この半導体集積回路１Ｄは、図４に示す電源電圧供給用の外部リード端子１０Ｂに接続している保護ダイオード１１Ｈを過昇温検出用のダイオードＤとしても兼用し、過昇温検出回路７を保護ダイオード１１Ｈのカソードに接続させたものである。その他の構成は第３実施形態と同じである。
また、過昇温検出およびスイッチＳＷの制御方法は第３実施形態と基本的に同じであるため、ここでの説明を省略する。
【００５１】
第４実施形態では、第３実施形態の利点に加え、第３実施形態と比較すると過昇温検出用のダイオードＤの個数を削減可能であり、さらに、機能追加のためのエリアペナルティが小さい。
【００５２】
なお、上記第１〜第４実施形態では、過昇温検出用のダイオードＤのアノードをワード線ＷＬ側に接続したが、アノードとカソードの接続を逆にし、基準電圧をワード線ＷＬに印加される電圧より順バイアス電圧Ｖfbだけ高くするようにしてもよい。
また、過昇温検出による電荷注入量の適正化は、書き込み動作に限らず消去動作に適用も可能である。消去時のホットキャリア注入法としては、不揮発性メモリトランジスタ３Ａのソースとドレインの少なくとも一方をゲート電極に対し正バイアスし、バンド間(band-to-band)トンネル電流を利用してホットホールをＯＮＯ膜に注入する方法が採用できる。この場合、過昇温検出による適正温度範囲でホットホール注入を行うと、つぎの書き込み時のベースとなる消去レベルが均一化するため、結果として、書き込みデータ（注入電荷量）の均一性が高くなるという利益が得られる。
その他、本発明を逸脱しない範囲で種々の変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態の半導体集積回路の構成図である。
【図２】機能回路ブロックの基本回路例を示す回路図である。
【図３】第２実施形態の半導体集積回路の構成図である。
【図４】第３実施形態の半導体集積回路の構成図である。
【図５】第４実施形態の半導体集積回路の構成図である。
【図６】不揮発性メモリを利用してトリミングが可能な一般的な半導体集積回路の構成図である。
【符号の説明】
【００５４】
１Ａ,１Ｂ,１Ｃ,１Ｄ…半導体集積回路、２…機能回路ブロック、２Ａ…トリミング素子アレイ、３…不揮発性メモリ、３Ａ…ＭＯＮＯＳ型メモリトランジスタ、４…ゲート制御回路、５…ソース制御回路、６…ドレイン制御回路、７…過昇温検出回路、８…スイッチ制御回路、１０Ａ…トリミング用外部リード端子、１０Ｂ…電源電圧供給用の外部リード端子、１０Ｃ…過昇温検出用の外部リード、１１Ａ，１１Ｂ…保護ダイオード、Ｄ…過昇温検出用のダイオード、ＳＷ…スイッチ、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＴＬ…トリミング線、Ｓ７…検出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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