(57)【要約】  【課題】電流のリークを防止できる薄膜トランジスタを提供する。  【解決手段】薄膜トランジスタ５のゲート絶縁膜16よりも外側に突出して露出した活性層６の周縁を周方向に亘って窒化して絶縁化領域14とする。活性層６のソース領域12とドレイン領域13との間でゲート電極18周辺の活性層６を伝ってチャネル領域11を迂回して電流がリークする現象の発生を防止できる。薄膜トランジスタ５のソース領域12およびドレイン領域13間での電流のリークを簡単な構成で確実に防止できる。  【選択図】図１
2007053263.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、このチャネル領域の両側に設けられたソース領域およびドレイン領域を備え、これらチャネル領域、ソース領域およびドレイン領域を含む領域の周縁に高抵抗化領域が設けられた半導体層と、
この半導体層上に設けられた絶縁層と、
前記半導体層のチャネル領域に対向して前記絶縁層上に設けられたゲート電極と
を具備したことを特徴とした薄膜トランジスタ。
【請求項２】
高抵抗化領域は、半導体層の周縁の内側より絶縁化されている
ことを特徴とした請求項１記載の薄膜トランジスタ。
【請求項３】
高抵抗化領域は、絶縁されている
ことを特徴とした請求項１記載の薄膜トランジスタ。
【請求項４】
高抵抗化領域は、窒化されている
ことを特徴とした請求項１ないし３いずれか記載の薄膜トランジスタ。
【請求項５】
高抵抗化領域は、酸化されている
ことを特徴とした請求項１ないし３いずれか記載の薄膜トランジスタ。
【請求項６】
請求項１ないし４いずれか記載の薄膜トランジスタが設けられたアレイ基板と、
このアレイ基板に対向して配設された対向基板と、
前記アレイ基板と対向基板との間に介挿された液晶と
を具備したことを特徴とした液晶表示装置。
【請求項７】
半導体層上に形成された絶縁層上にゲート電極が形成され、このゲート電極の両側に位置する前記半導体層がソース領域およびドレイン領域であり、これらソース領域およびドレイン領域間に位置する前記ゲート電極下の前記半導体層がチャネル領域である薄膜トランジスタの製造方法であって、
前記絶縁層上にゲート配線層を形成し、
前記半導体層のチャネル領域、ソース領域およびドレイン領域となる部分の前記ゲート配線層上にレジストを形成し、
このレジストをマスクとして前記半導体層および前記絶縁層をエッチングし、
前記半導体層の周縁を高抵抗化して高抵抗化領域を形成し、
前記ゲート配線層の前記半導体層のチャネル領域に対向する部分以外をエッチングして前記ゲート電極とする
ことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
前記半導体層の周縁を絶縁化して高抵抗化領域を形成する
ことを特徴とする請求項７記載の薄膜トランジスタの製造方法。
【請求項９】
前記半導体層の周縁を絶縁して高抵抗化領域を形成する
ことを特徴とする請求項７記載の薄膜トランジスタの製造方法。
【請求項１０】
半導体層の周縁を窒化して高抵抗化領域を形成する
ことを特徴とする請求項７ないし９いずれか記載の薄膜トランジスタの製造方法。
【請求項１１】
半導体層の周縁を酸化して高抵抗化領域を形成する
ことを特徴とする請求項７ないし９いずれか記載の薄膜トランジスタの製造方法。
【請求項１２】
請求項７ないし１１いずれか記載の薄膜トランジスタの製造方法にて薄膜トランジスタを透光性基板上に製造してアレイ基板とし、
このアレイ基板に対向基板を対向させて配設し、
前記アレイ基板と対向基板との間に液晶を介挿する
ことを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層のチャネル領域に対向して絶縁層上にゲート電極が設けられた薄膜トランジスタ、液晶表示装置およびそれらの製造方法に関する。
【背景技術】
【０００２】
従来、この種の液晶表示装置の製造方法としては、低温多結晶シリコン薄膜トランジスタ素子の製造過程で、多結晶シリコン膜を形成してから、フォトリソグラフィ工程およびエッチング工程にて多結晶シリコン膜をパターン形成する。この後、この多結晶シリコン膜上にゲート絶縁膜およびゲート線メタル膜のそれぞれを形成してから、フォトリソグラフィ工程およびエッチング工程にてゲート線メタル膜をパターニングしてゲート電極とする。したがって、このゲート電極を形成するまでにパターン形成の工程が２工程必要である。
【０００３】
さらに、このゲート電極をマスクとして多結晶シリコン膜をイオンドーピングしてから、この多結晶シリコン膜を熱活性化工程にて熱活性させた後、ゲート電極を含むゲート絶縁膜上に絶縁膜形成工程にて層間絶縁膜を形成する。この後、この層間絶縁膜にコンタクトホールを形成してから、ソース電極およびドレイン電極形成工程にてコンタクトホールを介してソース電極およびドレイン電極を形成して薄膜トランジスタを形成している構成が知られている(例えば、特許文献１参照。)。
【０００４】
ここで、製造プロセス短縮を手法の一つとして、多結晶シリコン膜およびゲート電極を同時にパターン形成する方法がある。この方法は、ゲート電極とゲート絶縁膜と多結晶シリコン膜とを一括でパターン形成する方法である。すなわち、ゲート線メタル膜とゲート絶縁膜と多結晶シリコン膜とを連続して成膜した後、フォトリソグラフィ工程にて、２種類の膜厚で構成された２段膜のフォトレジストを形成する。次いで、エッチング工程で、ゲート線メタル膜、ゲート絶縁膜および多結晶シリコン膜を順次エッチングしてから、フォトレジストにて被覆さていない部分を除去する。この後、このフォトレジストをアッシング工程にて均一に削って、このフォトレジストの膜厚の薄い部分を除去した後、ゲート線メタル膜を再度エッチングして、薄膜トランジスタのチャネル領域の形成を可能とする。
【特許文献１】特開２００２−２８９８５８号公報（第４−８頁、図２、図４−図６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した液晶表示装置の製造方法では、２回目のゲート線メタル膜のエッチング工程においては、サイドエッチングによって下地の多結晶シリコン膜よりもゲート絶縁膜が微小量小さくなる。すなわち、これら多結晶シリコン膜およびゲート絶縁膜を上側から見た場合、このゲート絶縁膜を囲むように多結晶シリコン膜がはみ出す状態となる。さらに、この後のイオンドーピング工程によって、ゲート電極周辺に位置する多結晶シリコン膜が低抵抗化される。したがって、完成した薄膜トランジスタは、ゲート電極の電圧印加に関わらず、ソース領域とドレイン領域との間で、ゲート電極周辺の多結晶シリコン膜を伝ってチャネル領域を迂回して電流がリークする現象が発生するおそれがあるという問題を有している。
【０００６】
本発明は、このような点に鑑みなされたもので、電流のリークを防止できる薄膜トランジスタ、液晶表示装置およびそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、チャネル領域、このチャネル領域の両側に設けられたソース領域およびドレイン領域を備え、これらチャネル領域、ソース領域およびドレイン領域を含む領域の周縁に高抵抗化領域が設けられた半導体層と、この半導体層上に設けられた絶縁層と、前記半導体層のチャネル領域に対向して前記絶縁層上に設けられたゲート電極とを具備したものである。
【０００８】
そして、半導体層のチャネル領域、ソース領域およびドレイン領域を含む領域の周縁に高抵抗化領域が設けられている。このため、この半導体層のソース領域とドレイン領域との間で、ゲート電極周辺の半導体層を伝ってチャネル領域を迂回する電流のリークを高抵抗化領域にて抑制できる。よって、この半導体層のソース領域およびドレイン領域の間での電流のリークを防止できる。
【発明の効果】
【０００９】
本発明によれば、半導体層の周縁が高抵抗化領域とされているので、この半導体層のソース領域とドレイン領域との間で、ゲート電極周辺の半導体層を伝ってチャネル領域を迂回する電流のリークを絶縁化領域にて抑制できるから、これらソース領域およびドレイン領域の間での電流のリークを防止できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の液晶表示装置の一実施の形態の構成を図１ないし図１０を参照して説明する。
【００１１】
図１ないし図１０において、１は平面表示装置としての液晶表示装置で、この液晶表示装置１は、ドライバ内蔵型の液晶パネルである。そして、この液晶表示装置１は、略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、アクティブマトリクス型のトップゲートタイプである。さらに、このアレイ基板２は、半導体薄膜トランジスタアレイであり、略透明な矩形平板状の絶縁基板である透光性基板としてのガラス基板３を有している。
【００１２】
そして、図２に示すように、このガラス基板３の一主面である表面上には、アンダーコート層４が積層されて成膜されている。このアンダーコート層４は、シリコン窒化膜(ＳｉＮＸ)や酸化シリコン膜(ＳｉＯＸ)などにて構成されている。さらに、このアンダーコート層４は、ガラス基板３上に形成される各素子、例えば薄膜トランジスタ５などへの不純物の拡散を防止する。
【００１３】
そして、このアンダーコート層４上には、複数の薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)５がマトリクス状に積層されて形成されている。これら薄膜トランジスタ５のそれぞれは、スイッチング素子としての薄膜トランジスタ素子である。そして、これら薄膜トランジスタ５のそれぞれは、細長略矩形状の活性層６を有している。この活性層６は、アンダーコート層４上に形成された半導体層である。さらに、この活性層６は、多結晶半導体薄膜としての多結晶シリコン膜層であるポリシリコン層41にて構成されている。なお、このポリシリコン層41は、非単結晶半導体である非晶質半導体薄膜としての図示しないアモルファスシリコン層のレーザアニールにて多結晶化されて形成されている。
【００１４】
さらに、活性層６は、この活性層６の中央部に設けられたチャネル領域11を有している。このチャネル領域11は、図１に示すように、細長矩形平板状に形成されている。また、このチャネル領域11の幅方向に沿った両側部には、電極部としての矩形平板状のソース領域12およびドレイン領域13のそれぞれが対向して同一面状に設けられている。これらソース領域12およびドレイン領域13のそれぞれは、チャネル領域11の幅寸法よりも大きな幅寸法を有しているとともに、このチャネル領域11の長手寸法よりも小さな長手寸法を有する略正方形状に形成されている。
【００１５】
また、これらソース領域12およびドレイン領域13は、活性層６のチャネル領域11となる部分の両側に対して高濃度に不純物を注入させたドーピングにて形成されている。ここで、これらソース領域12およびドレイン領域13間には、これらソース領域12あるいはドレイン領域13側から、これらドレイン領域13あるいはソース領域12側に向けてチャネル領域11を介して電流が流れるように構成されている。
【００１６】
ここで、これらチャネル領域11、ソース領域12およびドレイン領域13を含む領域である活性層６の周縁には、この活性層６の周縁に沿って所定の幅寸法にて形成された高抵抗化領域としての絶縁化領域14が設けられている。この絶縁化領域14は、活性層６の周縁を周方向に亘って覆っている。さらに、この絶縁化領域14は、活性層６の周縁から、この活性層６の内側の向けて所定距離の位置までに亘って形成されている。また、この絶縁化領域14は、シリコン窒化膜である窒化シリコン(ＳｉＮＸ)にて構成されている。具体的に、この絶縁化領域14は、例えば窒化シリコンの体シリコン比が３０％以上となるように構成されている。
【００１７】
さらに、この絶縁化領域14は、活性層６中の絶縁化領域14より内側に位置する部分である非高抵抗化領域としての非絶縁化領域15よりも高抵抗化されている。具体的に、この絶縁化領域14は、窒素プラズマ雰囲気にさらした窒化処理によって非導電化されて絶縁化された窒化領域としての絶縁領域である。よって、この絶縁化領域14は、活性層６のソース領域12およびドレイン領域13間の電流のリークを防止させる。
【００１８】
さらに、各活性層６のチャネル領域11、ソース領域12およびドレイン領域13のそれぞれを含むアンダーコート層４上には、絶縁性を有する絶縁層であるゲート絶縁膜16が積層されて成膜されている。このゲート絶縁膜16は、シリコン酸化膜としてのゲート絶縁膜層であり、酸化シリコン膜(ＳｉＯＸ)にて構成されている。ここで、このゲート絶縁膜16は、活性層６とゲート電極層17との中間に設けられている。
【００１９】
そして、各チャネル領域11に対向したゲート絶縁膜16上には、ゲート電極18が積層されて成膜されている。このゲート電極18は、ゲート配線層であるゲート電極層17のエッチングにて形成されている。このゲート電極層17は、モリブデン(Ｍｏ)やタングステン(Ｗ)、アルミニウム(Ａｌ)など、あるいはこれらの合金などが用いられて構成されたゲート配線材料としてのゲートメタル膜である。
【００２０】
さらに、ゲート電極18は、チャネル領域11の幅寸法に略等しい幅寸法を有する細長矩形状である細長帯状に形成されている。そして、このゲート電極18は、ゲート絶縁膜16を介して各薄膜トランジスタ５のチャネル領域11の長手方向に、このゲート電極18の長手方向を沿わせた状態で対向して配設されている。さらに、これらゲート電極18は、チャネル領域11の長手方向に直交する長手方向を有している。
【００２１】
ここで、薄膜トランジスタ５の活性層６は、ゲート電極18のパターンよりも大きく形成されている。すなわち、この活性層６は、この活性層６の絶縁化領域14をゲート電極18よりも外側に突出させて露出させた状態で設けられている。言い換えると、この活性層６の絶縁化領域14は、ゲート電極18よりも外側に向けて突出した部分である。
【００２２】
また、各薄膜トランジスタ５のゲート電極18それぞれを含むゲート絶縁膜16上には、絶縁性を有する層間絶縁膜21が積層されて成膜されている。この層間絶縁膜21は、酸化シリコン膜にて構成された第２絶縁層としての第２の絶縁膜である。そして、この層間絶縁膜21およびゲート絶縁膜16には、これら層間絶縁膜21およびゲート絶縁膜16のそれぞれを貫通した導通部としてのコンタクト部である複数のコンタクトホール22,23がそれぞれ開口されて設けられている。
【００２３】
ここで、これらコンタクトホール22,23は、各薄膜トランジスタ５のゲート電極18の両側である、この薄膜トランジスタ５のソース領域12およびドレイン領域13上に設けられている。そして、一方のコンタクトホール22は、薄膜トランジスタ５のソース領域12に連通して開口している。また、他方のコンタクトホール23は、薄膜トランジスタ５のドレイン領域13に連通して開口している。
【００２４】
さらに、各薄膜トランジスタ５のソース領域12に連通したコンタクトホール22には、ソース配線層としてのソース電極24がそれぞれ積層されて設けられている。これらソース電極24は、コンタクトホール22を介して薄膜トランジスタ５のソース領域12に電気的に接続されて導通されている。また、各薄膜トランジスタ５のドレイン領域13に連通したコンタクトホール23には、ドレイン配線層としてのドレイン電極25がそれぞれ積層されて設けられている。これらドレイン電極25は、コンタクトホール23を介して薄膜トランジスタ５のドレイン領域13に電気的に接続されて導通されている。なお、これらソース電極24およびドレイン電極25それぞれは、第２メタルである信号線材料のパターニングにて形成された信号パターンによって同一層に同一工程にて形成されて構成されている。
【００２５】
そして、各薄膜トランジスタ５のソース電極24およびドレイン電極25のそれぞれを含む層間絶縁膜21上には、平坦化膜としての保護膜であるパッシベーション膜26が積層されて成膜されている。このパッシベーション膜26は、各薄膜トランジスタ５を覆うように設けられており、窒化シリコン(ＳｉＮ)膜にて構成されている。さらに、このパッシベーション膜26には、このパッシベーション膜26を貫通した導通部としてのコンタクトホール27が開口されて設けられている。このコンタクトホール27は、薄膜トランジスタ５のドレイン電極25に連通して開口している。
【００２６】
さらに、このコンタクトホール27を含むパッシベーション膜26上には、薄膜トランジスタ５にて駆動が制御される画素電極28が積層されて成膜されている。この画素電極28は、コンタクトホール27を介して薄膜トランジスタ５のドレイン電極25に電気的に接続されて導通されている。さらに、この画素電極28を含んだパッシベーション膜26上には、配向膜29が積層されて成膜されている。
【００２７】
一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板31が配設されている。この対向基板31は、略透明な矩形平板状の絶縁性基板であるガラス基板32を備えている。このガラス基板32のアレイ基板２に対向した側の一主面には、コモン電極としての対向電極33が積層されて成膜されて設けられている。また、この対向電極33上にはアレイ基板２の各画素に対応した着色層としてのカラーフィルタ層34が積層されて成膜されている。さらに、このカラーフィルタ層34上には、配向膜35が積層されて成膜されている。
【００２８】
そして、この対向基板31の配向膜35とアレイ基板２の配向膜29との間には、液晶36が介挿されて封止されて配設されている。この液晶36は、対向基板31の配向膜35とアレイ基板２の配向膜29との間に、光変調層としての液晶層を形成させる。
【００２９】
次に、上記一実施の形態の液晶表示装置の製造方法を説明する。
【００３０】
まず、図３に示すように、プラズマＣＶＤ工程として、ガラス基板３上にアンダーコート層４をプラズマＣＶＤ(Chemical Vapor Deposition)法にて形成する。
【００３１】
次いで、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板３上のアンダーコート層４上に非晶質半導体層である図示しないアモルファスシリコン膜を連続して堆積する。
【００３２】
この後、レーザ照射工程として、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜を多結晶化させて多結晶シリコン層であるポリシリコン層41に多結晶化する。
【００３３】
次いで、ゲート絶縁膜形成工程として、このポリシリコン層41上の一面に、ＣＶＤ法にてゲート絶縁膜16を形成する。
【００３４】
この後、ゲート電極層形成工程として、このゲート絶縁膜16上の一面に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタにて成膜してゲート電極層17を形成する。
【００３５】
次に、レジストマスク形成工程であるフォトリソグラフィ工程として、図４に示すように、このゲート電極層17上にレジストマスクとしてのフォトレジスト膜42を形成する。このとき、ポリシリコン層41のうち薄膜トランジスタ５のチャネル領域11、ソース領域12およびドレイン領域13となる部分のゲート電極層17上にのみフォトレジスト膜42を形成する。
【００３６】
さらに、このフォトレジスト膜42は、薄膜トランジスタ５のチャネル領域11となるポリシリコン層41上の部分である厚膜部42aの膜厚が、薄膜トランジスタ５のソース領域12およびドレイン領域13となるポリシリコン層41上の部分である薄膜部42bの膜厚よりも厚く形成されている。したがって、このフォトレジスト膜42は、厚膜部42aおよび薄膜部42bとして２種類の膜厚を有する２段膜である。
【００３７】
この後、ドライエッチング工程として、図５に示すように、このフォトレジスト膜42の厚膜部42aおよび薄膜部42bのそれぞれをマスクとして、ゲート電極層17、ゲート絶縁膜16およびポリシリコン層41のそれぞれをドライエッチングにて島状にパターンニングする。この結果、島状にパターニングされたポリシリコン層41によって活性層６が形成される。
【００３８】
さらに、絶縁化工程として、図６に示すように、ゲート電極層17、ゲート絶縁膜16およびポリシリコン層41のそれぞれが島状にパターニングされたガラス基板３を窒素プラズマ雰囲気にさらして、このガラス基板３上の活性層６の端部である周縁を周方向に沿って窒化シリコンに窒化させて高抵抗化させて絶縁化領域14とする。
【００３９】
次いで、第１のドライアッシング工程として、図７に示すように、フォトレジスト膜42の厚膜部42aのみが所定の厚さほど残るようにドライアッシングして、このフォトレジスト膜42の厚膜部42aおよび薄膜部42bのそれぞれを均一の厚さである所定の厚さほどアッシングにて削って除去して、活性層６のソース領域12およびドレイン領域13となる部分上のゲート電極層17を露出させる。
【００４０】
この状態で、第２のドライエッチング工程として、図８に示すように、フォトレジスト膜42の圧膜部42aをマスクとして、活性層６のチャネル領域11となる部分に対向する部分以外のゲート電極層17をドライエッチングにて除去して、活性層６のチャネル領域11となる部分上のゲート電極層17のみが残るように島状にパターニングしてゲート電極18とする。
【００４１】
このとき、この第２のドライエッチング工程によって、ゲート電極18の周縁が同時にサイドエッチングされる。したがって、このゲート電極18は、サブミクロンオーダーの微小量ほど線幅が細くなり、第２のドライエッチング工程である前工程にて窒化処理した部分の絶縁化領域14がゲート電極18よりも上面視である平面視で外側に向けて突出して露出する。
【００４２】
この後、第２のドライアッシング工程として、図９に示すように、ゲート電極18上に残ったフォトレジスト膜42をドライアッシングにて除去する。
【００４３】
この後、イオンドーピング工程として、ゲート電極18をマスクとしたセルフアライン方式によって、活性層６のソース領域12およびドレイン領域13となる部分に、例えばホスフィン(ＰＨ３)などのドーパントをイオンドーピングして、各薄膜トランジスタ５のソース領域12およびドレイン領域13のそれぞれを形成する。このとき、これらソース領域12およびドレイン領域13間に位置する活性層６がチャネル領域11となる。
【００４４】
次いで、熱活性化工程として、各薄膜トランジスタ５のソース領域12およびドレイン領域13中のそれぞれの不純物を熱によるアニールにて活性化する。
【００４５】
この後、絶縁膜形成工程として、ゲート電極18を含むゲート絶縁膜16上の一面に層間絶縁膜21を成膜した後、フォトリソグラフィ工程およびエッチング工程によって、この層間絶縁膜21およびゲート絶縁膜16にコンタクトホール22,23を形成して、ソース領域12およびドレイン領域13を露出させる。
【００４６】
この状態で、ソース電極およびドレイン電極形成工程として、これらコンタクトホール22,23を含む層間絶縁膜21上の一面に、図示しない信号線材料をスパッタにて成膜する。
【００４７】
この後、フォトリソグラフィ工程およびエッチング工程によって、図１０に示すように、この信号線材料をパターニングして信号線パターンとしてソース電極24およびドレイン電極25のそれぞれを形成し、液晶表示装置１のスイッチング部およびシフトレジスタなどの回路部に使用される薄膜トランジスタ５を形成する。
【００４８】
さらに、パッシベーション膜形成工程として、これらソース電極24およびドレイン電極25それぞれを含む層間絶縁膜21上にパッシベーション膜26を形成した後、このパッシベーション膜26にコンタクトホール27を形成して、薄膜トランジスタ５のドレイン電極25を露出させる。
【００４９】
この状態で、このコンタクトホール27を含むパッシベーション膜26上に画素電極28を形成した後、この画素電極28を含むパッシベーション膜26上に配向膜29を形成してアレイ基板２を完成する。
【００５０】
さらに、このアレイ基板２の配向膜29側に、対向基板31の配向膜35側を対向させて取り付けた後、図２に示すように、これらアレイ基板２の配向膜29と対向基板31の配向膜35との間に液晶36を注入して介挿させて封止して液晶表示装置１を完成する。
【００５１】
上述したように、上記一実施の形態によれば、薄膜トランジスタ５のゲート電極18よりも平面視で外側に突出して露出した活性層６の周縁を周方向に亘って窒化させて高抵抗化させて絶縁化領域14とした。この結果、この絶縁化領域14を設けたことによって、活性層６のソース領域12およびドレイン領域13間における沿面距離が大きくなる。よって、この活性層６のソース領域12とドレイン領域13との間で、ゲート電極18周辺の活性層６を伝ってチャネル領域11を迂回する電流のリークを抑制できる。よって、各薄膜トランジスタ５のソース領域12およびドレイン領域13間での電流のリークを簡単な構成で確実に防止できる。
【００５２】
ここで、絶縁化領域14を活性層６の周縁に形成せず、この活性層６とゲート電極層17とを同時にパターニング形成して製造プロセスを短縮させた場合には、ゲート電極18よりも外側にはみ出している活性層６の周縁が低抵抗化されている。このとき、ゲート電極18の周りを活性層６が覆うような形になる。このため、薄膜トランジスタ５のチャネル領域11を迂回してソース領域12とドレイン領域13との間でリーク電流が発生して、薄膜トランジスタ５が駆動しない場合がある。
【００５３】
したがって、これらソース領域12およびドレイン領域13間のリーク電流を発生させないためには、ゲート電極18よりも外側に突出している活性層６の周縁を高抵抗化する必要がある。よって、ゲート電極層17を形成した後に窒素プラズマ雰囲気にさらすことにより、活性層６が周縁から窒化されて高抵抗化された絶縁化領域14となる。
【００５４】
このとき、この活性層６の絶縁化領域14の窒化シリコンに対するシリコン比を３０％以上にすることにより、ソース領域12およびドレイン領域13間でのリーク電流の阻止可能な抵抗値に達成できる。この結果、薄膜トランジスタ５が機能するとともに、薄膜トランジスタ５として良好なトランジスタ特性を得ることができる。
【００５５】
なお、上記一実施の形態では、窒化プラズマ雰囲気にさらして薄膜トランジスタ５の活性層６の周縁を窒化させて絶縁化領域14としたが、薄膜トランジスタ５の活性層６の周縁をアンモニアプラズマ処理などの他の窒化処理にて窒化させて絶縁化領域14を形成してもよい。さらに、薄膜トランジスタ５の活性層６の周縁を酸化させて酸化シリコンとしても、この活性層６の周縁に絶縁化領域14を形成できる。
【００５６】
また、液晶表示装置１のアレイ基板２に用いられる薄膜トランジスタ５について説明したが、有機ＥＬ(ElectroLuminescence)素子などの他の表示装置に用いられる薄膜トランジスタ５であっても、対応させて用いることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の薄膜トランジスタの一の実施の形態を示す説明斜視図である。
【図２】同上薄膜トランジスタを備えた液晶表示装置を示す説明断面図である。
【図３】同上薄膜トランジスタの透光性基板上に半導体層、絶縁層およびゲート電極層を形成した状態を示す説明断面図である。
【図４】同上薄膜トランジスタのゲート電極層上にレジストを形成した状態を示す説明断面図である。
【図５】同上薄膜トランジスタの半導体層、絶縁層およびゲート電極層をパターニングした状態を示す説明断面図である。
【図６】同上薄膜トランジスタの半導体層の周縁を高抵抗化した状態を示す説明断面図である。
【図７】同上薄膜トランジスタのゲート電極層上のレジストを均一にアッシングした状態を示す説明断面図である。
【図８】同上薄膜トランジスタのゲート電極層をエッチングした状態を示す説明断面図である。
【図９】同上薄膜トランジスタのソース領域およびドレイン領域をドーピングする状態を示す説明断面図である。
【図１０】同上薄膜トランジスタを形成した状態を示す説明断面図である。
【符号の説明】
【００５８】
１    液晶表示装置
２    アレイ基板
５    薄膜トランジスタ
６    半導体層としての活性層
11    チャネル領域
12    ソース領域
13    ドレイン領域
14    高抵抗化領域としての絶縁化領域
16    絶縁層としてのゲート絶縁膜
17    ゲート配線層としてのゲート電極層
18    ゲート電極
31    対向基板
36    液晶
42    レジストとしてのフォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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