(57)【要約】【課題】ニッケルシリサイドのパターニングを精度よく行なうことのできる半導体装置の製造方法と半導体装置を提供する。【解決手段】半導体基板１の主表面に絶縁膜、ポリシリコン膜およびニッケル層が形成される。ランプアニール処理を施すことにより、ニッケルシリサイド層が形成され、未反応のニッケル層が除去されて、ニッケルシリサイド層上にハードマスク９が形成される。ハードマスク９をマスクとして、ＮＨ3とＣＯとを含むガスを用いた異方性のプラズマエッチングと、Ｃｌ2ガスを用いた異方性のプラズマエッチングとを交互に行なうことによって、ゲート電極となるニッケルシリサイド層８ａおよびポリシリコン膜５ａが形成される。その後、ソース・ドレイン領域が形成され、そのソース・ドレイン領域にニッケルシリサイド層がそれぞれ形成される。【選択図】図７
2007115830.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に、ニッケルシリサイド層およびニッケル層のいずれかを含む所定の導電層を形成する工程と、
前記導電層上にマスク部材を形成する工程と、
前記マスク部材をマスクとして前記導電層に所定のエッチングを施すことにより、前記導電層を所定の形状にパターニングするパターニング工程と
を備え、
前記パターニング工程における前記所定のエッチングは、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）を含むガスを用いた第１プラズマエッチングを含む、半導体装置の製造方法。
【請求項２】
前記所定のエッチングは、塩素（Ｃｌ2）を含むガスを用いた第２プラズマエッチングを含み、
前記パターニング工程では、前記第１プラズマエッチングと前記第２プラズマエッチングとが交互に行なわれる、請求項１記載の半導体装置の製造方法。
【請求項３】
前記所定のエッチングでは、さらに塩素（Ｃｌ2）が添加され、
前記パターニング工程の前記第１プラズマエッチングでは、前記アンモニア（ＮＨ3）、前記一酸化炭素（ＣＯ）および前記塩素（Ｃｌ2）を含むガスを用いたプラズマエッチングが行なわれる、請求項１記載の半導体装置の製造方法。
【請求項４】
前記パターニング工程は、前記半導体基板の主表面上に所定の幅を有して延在するゲート電極部を形成する工程を含み、
前記ゲート電極部を形成した後、
前記ゲート電極部を覆うように前記半導体基板上にニッケル層を形成する工程と、
所定の熱処理を施して前記半導体基板におけるシリコンと前記ニッケル層のニッケルとを反応させることにより、前記ゲート電極部を挟んで、前記ゲート電極部の一方の側部の側に位置する前記半導体基板の部分と、前記ゲート電極部の他方の側部の側に位置する前記半導体基板の部分とにニッケルシリサイド層をそれぞれ形成する工程と
をさらに備えた、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ニッケルシリサイド層を形成する前に、前記マスク部材を残した状態で、前記マスク部材の側面上から前記半導体基板の表面にわたって側壁絶縁膜を形成する工程を備えた、請求項４記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極部を形成した後、
前記ゲート電極部を覆うように前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に異方性エッチングを施すことにより、前記ゲート電極部と前記ニッケルシリサイド層とに平面的にオーバラップして、前記ゲート電極部と前記ニッケルシリサイドの表面を露出する開口部を形成する工程と
を備えた、請求項５記載の半導体装置の製造方法。
【請求項７】
前記パターニング工程は、所定の間隔を隔てて２本のゲート電極部を形成する工程を含み、
２本の前記ゲート電極部を形成した後、
２本の前記ゲート電極部を覆うように前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に異方性エッチングを施すことにより、一のゲート電極と他のゲート電極部との間に位置する前記半導体基板の領域に位置する前記ニッケルシリサイドの部分の表面を露出する開口部を自己整合的に形成する工程と
を備えた、請求項５記載の半導体装置の製造方法。
【請求項８】
半導体基板の主表面上に形成され、第１ニッケルシリサイド層を含むゲート電極部と、
前記ゲート電極部を挟んで前記ゲート電極部の一方の側部の側に位置する前記半導体基板の領域と、前記ゲート電極部の他方の側部の側に位置する前記半導体基板の領域とに形成された１対の第２ニッケルシリサイド層と
を備え、
前記第１ニッケルシリサイド層と前記第２ニッケルシリサイド層とは、膜厚および膜質の少なくともいずれかが異なる、半導体装置。
【請求項９】
前記ゲート電極部は、
前記第１ニッケルシリサイド層を含むゲート電極本体と、
前記ゲート電極本体上に形成されたマスク部材と、
前記ゲート電極本体および前記マスク部材の両側面上に形成された側壁絶縁膜と
を含む、請求項８記載の半導体装置。
【請求項１０】
前記１対の第２ニッケルシリサイド層のみによってソース・ドレイン領域が構成される、請求項８または９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ニッケルシリサイドを適用した半導体装置の製造方法と、その製造方法によって得られる半導体装置に関するものである。
【背景技術】
【０００２】
従来より、トランジスタのゲート電極およびソース・ドレイン領域の表面に金属シリサイドを自己整合的に形成するサイリサイド技術が用いられている。このサリサイド技術を適用して、多結晶シリコンからなるゲート電極の配線抵抗と、ソース・ドレイン領域の寄生抵抗の低減を図ることによって、トランジスタにおける配線の遅延とコンダクタンスの劣化が抑制される。
【０００３】
最近では、半導体装置の微細化に伴って、ゲート長をより短くすること、接合の幅をより狭くすることが求められており、たとえば特許文献１〜３には、金属シリサイドとして従来のコバルトシリサイド（ＣｏＳｉ）から、ニッケルシリサイド（ＮｉＳｉ）を適用することが提案されている。また、ニッケルを適用することも検討されている。
【特許文献１】特開２００２−３１９６７０号公報
【特許文献２】特開２００４−１３４６８７号公報
【特許文献３】特表２００４−５１１１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置では以下のような問題点があった。コバルトシリサイドやニッケルシリサイドはともに難エッチング性の性質を有する。そのため、コバルトシリサイドあるいはニッケルシリサイドを形成した後にゲート電極のパターニングを行なうのではなく、コバルトあるいはニッケルのゲート電極をパターニングした後に、ソース・ドレイン領域とともにゲート電極のシリサイド化をサリサイドプロセスにより行なっていた。
【０００５】
本発明の目的は、ニッケルシリサイドのパターニングを精度よく行なうことのできる半導体装置の製造方法を提供することであり、他の目的は、そのような製造方法によって得られる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面に、ニッケルシリサイド層およびニッケル層のいずれかを含む所定の導電層を形成する。その導電層上にマスク部材を形成する。そのマスク部材をマスクとして導電層に所定のエッチングを施すことにより、導電層を所定の形状にパターニングする。導電層をパターニングするパターニング工程における所定のエッチングは、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）を含むガスを用いた第１プラズマエッチングを含んでいる。
【０００７】
本発明に係る半導体装置は、第１ニッケルシリサイド層を含むゲート電極部と１対の第２ニッケルシリサイド層とを備えている。ゲート電極部は、半導体基板の主表面上に形成されている。１対の第２ニッケルシリサイド層は、ゲート電極部を挟んでゲート電極部の一方の側部の側に位置する半導体基板の領域と、ゲート電極部の他方の側部の側に位置する半導体基板の領域とに形成されている。その第１ニッケルシリサイド層と第２ニッケルシリサイド層とは膜厚および膜質の少なくともいずれかが異なっている。
【発明の効果】
【０００８】
本発明に係る半導体装置の製造方法によれば、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）を含むガスを用いた第１プラズマエッチングによって、ニッケルシリサイド層を含む導電層をエッチングにより所定の形状にパターニングすることができる。
【０００９】
ニッケルシリサイド層をエッチングすることによって形成されたゲート電極部を備えた本発明に係る半導体装置では、第１ニッケルシリサイド層と第２ニッケルシリサイド層の膜厚を変えたり、あるいは、プロセス条件を変えて膜質を変えることで、ゲート電極の低抵抗化を図るとともに、接合リークの低減を図ることができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１
本発明の実施の形態１では、サリサイドプロセスとしてニッケルシリサイドを対象とした半導体装置の製造方法について説明する。まず、図１に示すように、半導体基板１の主表面に、たとえば熱酸化処理を施すことによりゲート絶縁膜となる絶縁膜３が形成される。その絶縁膜３上に、たとえばＣＶＤ（Chemical Vapor Deposition）法によってポリシリコン膜５が形成される。
【００１１】
次に、図２に示すように、たとえばスパッタ法によって、膜厚２０〜３０ｎｍのニッケル（Ｎｉ）層７がポリシリコン膜５上に形成される。次に、窒素（Ｎ2）雰囲気のもとで、温度約３２０℃、時間約３０秒のランプアニール処理を施して、ポリシリコン膜５中のシリコンとニッケル層７のニッケルとを反応させることにより、図３に示すように、膜厚約７０ｎｍのニッケルシリサイド（ＮｉＳｉ）層８が形成される。その後、窒素（Ｎ2）雰囲気のもとで、温度約５５０℃、時間約３０秒のランプアニール処理が施される。次に、リン酸、硝酸、酢酸および水の混合液に半導体基板１を浸漬することにより、図４に示すように、未反応のニッケル層７が除去されてニッケルシリサイド層８の表面が露出する。
【００１２】
次に、ニッケルシリサイド層８上にハードマスクとなるシリコン酸化膜またはシリコン窒化膜（図示せず）が形成される。そのシリコン酸化膜またはシリコン窒化膜に所定の写真製版処理および加工を施すことによって、図５に示すように、ゲート電極をパターニングするためのハードマスク９が形成される。
【００１３】
次に、そのハードマスク９をマスクとして、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングが施される。たとえばアンモニア（ＮＨ3）の流量を約７５ｃｍ3/ｍｉｎとし、一酸化炭素（ＣＯ）の流量を約２５ｃｍ3/ｍｉｎとして、圧力約０．６Ｐａ、ソース／バイアス＝１５００Ｗ/３００Ｗのもとで、ニッケルシリサイド層８に異方性プラズマエッチングを施すことによって、図６に示すように、ゲート電極の一部となるニッケルシリサイド層８ａを残して、他の部分のニッケルシリサイド層８が除去される。
【００１４】
引き続いて、ハードマスク９をマスクとして塩素（Ｃｌ2）ガスを用いた異方性のプラズマエッチングをポリシリコン膜５に施すことによって、図７に示すように、ゲート電極の一部となるポリシリコン膜５ａを残して、他の部分のポリシリコン膜５が除去される。さらに、絶縁膜３に異方性エッチングが施されてゲート絶縁膜３ａが形成される。
【００１５】
次に、図８に示すように、ハードマスク９等をマスクとして、所定導電型の不純物イオンを半導体基板１の表面に導入することにより、ソース・ドレイン領域の一部となる低濃度不純物領域１１ａ，１１ｂが形成される。次に、図９に示すように、たとえばＣＶＤ法によりハードマスク９等を覆うように、半導体基板１上に膜厚約５〜１０ｎｍの絶縁膜１３が形成される。次に、図１０に示すように、たとえばＣＶＤ法によって絶縁膜１３上にさらに絶縁膜１５が形成される。
【００１６】
次に、図１１に示すように、絶縁膜１５，１３に異方性エッチングを施すことにより、ポリシリコン膜５ａ等の両側面上のそれぞれに、サイドウォールスペーサ１３ａおよびサイドウォール絶縁膜１５ａが形成される。こうして、ポリシリコン膜５ａ、ニッケルシリサイド層８ａおよびサイドウォール絶縁膜１５ａ等を含むゲート電極部１０が形成されることになる。このゲート電極部１０では、ニッケルシリサイド層８ａとポリシリコン膜５ａがゲート電極本体となる。
【００１７】
そのゲート電極部１０をマスクとして、所定導電型の不純物イオンを半導体基板１の表面に導入することにより、ソース・ドレイン領域の一部となる高濃度不純物領域１７ａ，１７ｂが形成される。低濃度不純物領域１１ａ，１１ｂと高濃度不純物領域１７ａ，１７ｂとによって、１対のソース・ドレイン領域１８ａ，１８ｂが構成される。
【００１８】
次に、図１２に示すように、たとえばスパッタ法により、ゲート電極部１０を覆うように半導体基板１上にニッケル層１９が形成される。次に、窒素（Ｎ2）雰囲気のもとで、温度約３２０℃、時間約３０秒のランプアニール処理を施して、半導体基板１中のシリコンとニッケル層１９のニッケルとを反応させることにより、ソース・ドレイン領域１８ａ，１８ｂの表面にニッケルシリサイド（ＮｉＳｉ）層２０ａ，２０ｂがそれぞれ形成される。その後、窒素（Ｎ2）雰囲気のもとで、温度約５５０℃、時間約３０秒のランプアニール処理が施される。
【００１９】
次に、リン酸、硝酸、酢酸および水の混合液に半導体基板１を浸漬することにより、図１３に示すように、未反応のニッケル層１９が除去されてニッケルシリサイド層２０ａ，２０ｂの表面がそれぞれ露出する。こうして、半導体装置におけるトランジスタの主要部分が完成する。
【００２０】
上述した半導体装置の製造方法では、サリサイドプロセスによりニッケルシリサイド層が形成されて、そのニッケルシリサイド層に対してアンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングを施すことによって、ゲート電極部を形成するためのパターニングが行なわれる。
【００２１】
このエッチングにおいては、一酸化炭素ガスを使用することにより、蒸気圧の比較的高い反応生成物としてカルボニル化合物が生成されて、ニッケルシリサイド層における露出した加工表面に堆積する。堆積したカルボニル化合物はニッケルシリサイド層のエッチングレートを低下させてしまうところ、アンモニアガスを使用することによってそのカルボニル化合物が適度に除去される。これにより、エッチングレートが下がることなく、ニッケルシリサイド層のパターニングを精度よく効率的に行なうことができるようになる。
【００２２】
こうして、ニッケルシリサイド層に対しては、従来、物理的なスパッタによる方法でしか加工ができなかったところ、プラズマエッチングによってパターニングを行なうことができる。
【００２３】
上述したニッケルシリサイド層のパターニングにおいては、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングを例に挙げて説明したが、ニッケルシリサイド層に含まれるシリコンの残渣をなくすため、一般にポリシリコンのエッチングに使用される塩素（Ｃｌ2）ガスを併用することが望ましい。
【００２４】
すなわち、図１４に示すように、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いたプラズマエッチング（ＣＯ/ＮＨ3系ステップ）と、塩素（Ｃｌ2）ガスを用いたプラズマエッチング（Ｃｌ2系ステップ）とを交互に行なう（ディジタルエッチング）ことによって、シリコンの残渣が効率的に除去されてニッケルシリサイド層のより精度の高いパターニングを行なうことができる。
【００２５】
その条件の一例として、ＣＯ/ＮＨ3系ステップでは、たとえばアンモニア（ＮＨ3）の流量を約７５ｃｍ3/ｍｉｎとし、一酸化炭素（ＣＯ）の流量を約２５ｃｍ3/ｍｉｎとして、圧力約０．６Ｐａ、ソース／バイアス＝１５００Ｗ/３００Ｗのもとで、ニッケルシリサイド層８に異方性プラズマエッチングが施される。
【００２６】
一方、Ｃｌ2系ステップでは、たとえば塩素（Ｃｌ2）の流量を約１００ｃｍ3/ｍｉｎとして、圧力０．４Ｐａ、Ｐμ（マイクロ波パワー）＝４００Ｗ、Ｐｒｆ（ＲＦパワー）＝６０Ｗのもとで、ニッケルシリサイド層８にＥＣＲ（Electron Cyclotron Resonance）エッチングが施される。
【００２７】
また、アンモニア（ＮＨ3）および一酸化炭素（ＣＯ）に塩素（Ｃｌ2）を添加したガスを用いたプラズマエッチングを施すことによっても、ニッケルシリサイド層に含まれるシリコンの残渣を低減することができる。
【００２８】
その条件の一例として、たとえばアンモニア（ＮＨ3）の流量を約７５ｃｍ3/ｍｉｎとし、一酸化炭素（ＣＯ）の流量を約２５ｃｍ3/ｍｉｎとし、そして、塩素（Ｃｌ2）の流量を全体の数％程度になるように微量に添加して、圧力約０．６Ｐａ、ソース／バイアス＝１５００Ｗ/３００Ｗのもとで、ニッケルシリサイド層８に異方性プラズマエッチングを施すことによって、シリコンの残渣が効率的に除去されてニッケルシリサイド層のより精度の高いパターニングを行なうことができる。
【００２９】
このように、本半導体装置の製造方法では、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングによって、ニッケルシリサイド層のパターニングを精度よく行なうことができ、さらに、これらのガスを用いたプラズマエッチングと塩素ガスを用いたプラズマエッチングを交互に行なうことによって、シリコンの残渣を抑制して、さらに精度の高いパターニングを行なうことができる。
【００３０】
また、上述した半導体装置の製造方法では、ゲート電極部１０に形成されるニッケルシリサイド層８ａと、ソース・ドレイン領域１８ａ，１８ｂに形成されるニッケルシリサイド層２０ａ，２０ｂとは同じ工程ではなく、別々の工程において形成される。
【００３１】
特に、図１２に示すように、ニッケルシリサイド層２０ａ，２０ｂが形成される工程では、ゲート電極部１０に形成されたニッケルシリサイド層８ａがハードマスク９とサイドウォール絶縁膜１５ａ等によって覆われた状態でシリサイド化が行なわれる。これにより、ゲート電極部に形成するニッケルシリサイド層と、ソース・ドレイン領域に形成するニッケルシリサイド層とを同じ工程において形成する場合と比べると、サイドウォール絶縁膜上にもニッケルシリサイド層が成長することによって、ゲート電極部１０に形成されるニッケルシリサイド層８ａと、ソース・ドレイン領域１８ａ，１８ｂに形成されるニッケルシリサイド層２０ａ，２０ｂとが電気的に短絡するのを防止することができる。
【００３２】
さらに、上述した半導体装置の製造方法では、ゲート電極部１０のハードマスク９、ニッケルシリサイド層８ａおよびポリシリコン膜５ａの側面上にサイドスペーサ１３ａおよびサイドウォール絶縁膜１５ａが形成されている。これにより、コンタクトホールを形成する際に、サイドスペーサ１３ａおよびサイドウォール絶縁膜１５ａの直下に位置する半導体基板の領域の部分がエッチングされるのを抑制することができる。このことについて説明する。
【００３３】
コンタクトホールとしてシェアードコンタクトホールを形成する場合には、図１５に示すように、ゲート電極部１０のニッケルシリサイド層８ａとソース・ドレイン領域１８ｂのニッケルシリサイド層２０ｂの表面を露出するコンタクトホール２１ａが層間絶縁膜２１に形成される。
【００３４】
このとき、サイドスペーサ１３ａとサイドウォール絶縁膜１５ａがハードマスク９の上端から半導体基板１の表面にわたって形成されていることにより、エッチングに伴うサイドスペーサ１３ａとサイドウォール絶縁膜１５ａの幅（Ｗ）方向の後退を抑制することができる。その結果、露出した半導体基板１の表面にエッチングが施されて削られるのを防止することができる。
【００３５】
これに対して、比較例に係る半導体装置の場合では、図１６に示すように、サイドウォール絶縁膜１１５ａがゲート電極部１１０のポリシリコン膜１０５ａの上端から半導体基板の表面にわたって形成されているために、層間絶縁膜１２１にシェアードコンタクトホールを形成する際のエッチングに伴って、
サイドウォール絶縁膜１１５ａの幅（Ｗ）方向が後退してしまい、露出した半導体基板１０１の表面にエッチングが施されて削られてしまうことがあった。
【００３６】
また、コンタクトホールとしてセルフアラインコンタクトホールを形成する場合には、図１７に示すように、間隔を隔てて配設された２つのゲート電極部１０の間に位置するニッケルシリサイド層２０ｂの表面を露出するコンタクトホールが層間絶縁膜２１に自己整合的に形成される。
【００３７】
この場合にも、サイドスペーサ１３ａとサイドウォール絶縁膜１５ａがハードマスク９の上端から半導体基板１の表面にわたって形成されていることにより、ニッケルシリサイド層８ａの表面が露出するのが阻止される。これにより、露出したニッケルシリサイド層２０ｂとゲート電極部１０との電気的な短絡を防止することができる。
【００３８】
これに対して、比較例に係る半導体装置の場合では、図１８に示すように、サイドウォール絶縁膜１１５ａがゲート電極部１１０のポリシリコン膜１０５ａの上端から半導体基板の表面にわたって形成されているために、層間絶縁膜１２１にコンタクトホールを形成する際のエッチングに伴って、ニッケルシリサイド層１０８ａやポリシリコン膜１０５ａの表面が露出してしまうことになる。そのため、ニッケルシリサイド層１２０ｂとゲート電極部１１０とが電気的に短絡してしまうため、セルフアラインコンタクトホール１２１ｂを形成することができなかった。
【００３９】
また、上述した半導体装置の製造方法では、ゲート電極部１０に形成されるニッケルシリサイド層８ａと、ソース・ドレイン領域１８ａ，１８ｂに形成されるニッケルシリサイド層２０ａ，２０ｂとは、別々の工程において形成されることによって、図１３に示すように、ニッケルシリサイド層８ａの厚さｔ１と、ニッケルシリサイド層２０ａ，２０ｂの厚さｔ２とを互いに異なる厚さにすることができる。
【００４０】
これにより、たとえば、ゲート電極部１０に形成されるニッケルシリサイド層８ａの厚さを相対的に厚く、ソース・ドレイン領域１８ａ，１８ｂに形成されるニッケルシリサイド層２０ａ，２０ｂの厚さを相対的に薄く形成することによって、あるいは、サリサイドプロセス条件を変えてニッケルシリサイドの膜質を変えることによって、ゲート電極の低抵抗化を図るとともに、接合リークの低減を図ることができる。
【００４１】
なお、膜質としては、ニッケルシリサイドのたとえば組成比や密度などがこれに該当する。ニッケル層の膜厚を変えて、その膜厚に対応した熱処理を施すことによりニッケルシリサイド層の組成比や密度を変えることができる。ニッケルをより多く含有させるにはニッケル層の膜厚をより厚くすることが好ましい。より具体的に、ニッケルシリサイドの組成としては、Ｎｉ3Ｓｉ〜ＮｉＳｉ2が想定される。また、ニッケル層の膜厚としては、約２５０ｎｍ程度の膜厚が想定される。
【００４２】
実施の形態２
ここでは、ゲート電極材料としてニッケルシリサイドを適用した半導体装置の製造方法について説明する。まず、図１９に示すように、半導体基板１上にゲート絶縁膜となる絶縁膜３が形成される。その絶縁膜３上に、たとえば、スパッタ法によりニッケル層が形成され、そのニッケル層にサリサイドプロセスを施すことによってニッケルシリサイド層４が形成される。次に、図２０に示すように、ニッケルシリサイド層４上に、ゲート電極をパターニングするためのハードマスク９が形成される。
【００４３】
次に、そのハードマスク９をマスクとして、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングをニッケルシリサイド層４に施すことによって、図２１に示すように、ゲート電極の一部となるニッケルシリサイド層４ａを残して、他の部分のニッケルシリサイド層４が除去される。
【００４４】
このとき、前述したように、シリコン残渣を抑制するために、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いたプラズマエッチング（ＣＯ/ＮＨ3系ステップ）と、塩素（Ｃｌ2）ガスを用いたプラズマエッチング（Ｃｌ2系ステップ）とを交互に行なってもよい。また、アンモニア（ＮＨ3）および一酸化炭素（ＣＯ）に塩素（Ｃｌ2）を添加したガスを用いたプラズマエッチングを施してもよい。こうして、ゲート電極本体となるニッケルシリサイド層４ａと、ゲート絶縁膜３ａが形成される。
【００４５】
次に、図２２に示すように、ハードマスク９等をマスクとして、所定導電型の不純物イオンを半導体基板１の表面に導入することにより、ソース・ドレイン領域の一部となる低濃度不純物領域１１ａ，１１ｂが形成される。次に、図２３に示すように、たとえばＣＶＤ法によりハードマスク９等を覆うように、半導体基板１上に膜厚約５〜１０ｎｍの絶縁膜１３が形成される。次に、図２４に示すように、たとえばＣＶＤ法によって絶縁膜１３上にさらに絶縁膜１５が形成される。
【００４６】
次に、図２５に示すように、絶縁膜１５，１３に異方性エッチングを施すことにより、ポリシリコン膜５ａ等の両側面上のそれぞれに、サイドウォールスペーサ１３ａおよびサイドウォール絶縁膜１５ａが形成される。こうして、ポリシリコン膜５ａ、ニッケルシリサイド層４ａおよびサイドウォール絶縁膜１５ａ等を含むゲート電極部１０が形成されることになる。
【００４７】
そのゲート電極部１０をマスクとして、所定導電型の不純物イオンを半導体基板１の表面に導入することにより、ソース・ドレイン領域の一部となる高濃度不純物領域１７ａ，１７ｂが形成される。低濃度不純物領域１１ａ，１１ｂと高濃度不純物領域１７ａ，１７ｂとによって、１対のソース・ドレイン領域１８ａ，１８ｂが構成される。
【００４８】
次に、図２６に示すように、たとえばスパッタ法により、ゲート電極１０を覆うように半導体基板１上にニッケル層１９が形成される。次に、窒素（Ｎ2）雰囲気のもとで、温度約３２０℃、時間約３０秒のランプアニール処理を施して、半導体基板１中のシリコンとニッケル層１９のニッケルとを反応させることにより、ソース・ドレイン領域１８ａ，１８ｂの表面にニッケルシリサイド（ＮｉＳｉ）層２０ａ，２０ｂがそれぞれ形成される。その後、窒素（Ｎ2）雰囲気のもとで、温度約５５０℃、時間約３０秒のランプアニール処理が施される。
【００４９】
次に、リン酸、硝酸、酢酸および水の混合液に半導体基板１を浸漬することにより、図２７に示すように、未反応のニッケル層１９が除去されてニッケルシリサイド層２０ａ，２０ｂの表面がそれぞれ露出する。こうして、半導体装置におけるトランジスタの主要部分が完成する。
【００５０】
上述した半導体装置の製造方法では、ニッケルシリサイド層そのものを半導体基板１に形成し、これをパターニングすることによってゲート電極部１０が形成される。これにより、ゲート電極部の形成において、金属（ニッケル）シリサイド化のための工程が不要になり製造工程を削減することができる。
【００５１】
なお、上述した製造方法では、ニッケルシリサイド層そのものを半導体基板に形成してゲート電極部を形成する場合を例に挙げて説明したが、ゲート電極部を構成する材料としては、ニッケルシリサイド層の他にニッケル層を適用してもよい。
【００５２】
この場合にも、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングを施すことによってニッケル層のパターニングを行なうことができる。
【００５３】
また、ニッケルから形成されたゲート電極部の場合には、ゲート電極部がニッケルシリサイド層を含む場合と比べて、ソース・ドレイン領域の表面にニッケルシリサイド層を形成する際のランプアニールによって、ゲート電極のニッケルシリサイド（ＮｉＳｉ）層が
、ＮｉＳｉ2に変化することがなく、抵抗が高くなるのを回避することができる。
【００５４】
実施の形態３
ここでは、ソース・ドレイン領域がニッケルシリサイド層そのものから形成される場合を例に挙げて説明する。
【００５５】
まず、前述した図１〜図７に示す工程と同様にして、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングをニッケルシリサイド層に施すことによって、図２８に示すように、ゲート電極部の一部となるニッケルシリサイド層８ａ等が形成される。
【００５６】
次に、たとえばＣＶＤ法によりハードマスク９等を覆うように、半導体基板１上に膜厚約５〜１０ｎｍの絶縁膜（図示せず）が形成される。その絶縁膜に異方性エッチングを施すことにより、図２９に示すように、ポリシリコン膜５ａ等の両側面上のそれぞれに、サイドウォールスペーサ１３ａが形成される。
【００５７】
次に、図３０に示すように、たとえばスパッタ法により、ゲート電極部１０を覆うように半導体基板１上にニッケル層１９が形成される。次に、窒素（Ｎ2）雰囲気のもとで、温度約３２０℃、時間約３０秒のランプアニール処理を施して、半導体基板１中のシリコンとニッケル層１９のニッケルとを反応させることにより、半導体基板１の表面にニッケルシリサイド（ＮｉＳｉ）層２０ａ，２０ｂがそれぞれ形成される。
【００５８】
次に、窒素（Ｎ2）雰囲気のもとで、温度約５５０℃、時間約３０秒のランプアニール処理が施される。こうして形成されるニッケルシリサイド層２０ａ，２０ｂが、ソース・ドレイン領域１８ａ，１８ｂとなる。その後、リン酸、硝酸、酢酸および水の混合液に半導体基板１を浸漬することにより、未反応のニッケル層１９が除去される。
【００５９】
次に、たとえばＣＶＤ法によってハードマスク９等を覆うように、半導体基板１上に絶縁膜（図示せず）が形成される。次に、その絶縁膜に異方性エッチングを施すことにより、図３１に示すように、ポリシリコン膜５ａ等の両側面上のそれぞれにサイドウォール絶縁膜１５ａが形成される。こうして、半導体装置におけるトランジスタの主要部分が完成する。
【００６０】
上述した製造方法では、実施の形態１において説明した効果に加えて、次のような効果が得られる。すなわち、ソース・ドレイン領域の形成にイオン注入法を適用しないので、イオン注入を含めイオン注入に伴うアニール処理等が不要になる。これにより、製造工程の削減を図ることができるとともに、プロセスの低温化を図ることができる。
【００６１】
なお、上述した製造方法では、ゲート電極部としてニッケルシリサイド層とポリシリコン膜を形成する場合を例に挙げて説明したが、実施の形態２において説明したように、ニッケルシリサイド層そのものを形成したり、あるいは、ニッケル層を形成してもよい。
【００６２】
実施の形態４
実施の形態４では、金属シリサイドからなるゲート電極部を備えた半導体装置の製造方法について説明する。まず、図３２に示すように、半導体基板１の主表面に、たとえばＨｆＳｉＯＮなどのｈｉｇｈ−ｋ膜からなりゲート絶縁膜となる絶縁膜３が形成される。その絶縁膜３上に、たとえばＣＶＤ法によってポリシリコン膜５が形成される。
【００６３】
次に、図３３に示すように、たとえばスパッタ法によって、ポリシリコン膜５上にニッケル（Ｎｉ）層７が形成される。そのニッケル層７上にゲート電極をパターニングするためのレジストパターン３０が形成される。
【００６４】
次に、そのレジストパターン３０をマスクとして、前述したように、アンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングをニッケル層７に施し、引き続き、ポリシリコン膜５に異方性エッチングを施すことによって、図３４に示すように、ゲート電極を形成するためのポリシリコン膜５ａおよびニッケル層７ａが形成される。その後、レジストパターンが除去される。
【００６５】
次に、窒素（Ｎ2）雰囲気のもとで、温度約３２０℃のランプアニール処理を施して、ポリシリコン膜５ａ中のシリコンとニッケル層７ａのニッケルとを反応させることにより、図３５に示すように、ポリシリコン膜５ａとニッケル層７ａの全体をニッケルシリサイド層８にする。なお、このようなニッケルシリサイド層８から形成されるゲート電極は、ＦＵＳＩ（Full Silicide）電極と称される。次に、図３６に示すように、ニッケルシリサイド層８と半導体基板１との間に介在する絶縁膜３の部分を残して、他の領域に位置する絶縁膜３の部分が除去される。
【００６６】
次に、図３７に示すように、ニッケルシリサイド層８をマスクとして、所定導電型の不純物イオンを半導体基板１の表面に導入することにより、ソース・ドレイン領域の一部となる低濃度不純物領域１１ａ，１１ｂが形成される。
【００６７】
次に、図３８に示すように、たとえばＣＶＤ法によりニッケルシリサイド層８を覆うように、半導体基板１上に膜厚約５〜１０ｎｍの絶縁膜１３が形成される。次に、図３９に示すように、たとえばＣＶＤ法によって絶縁膜１３上にさらに絶縁膜１５が形成される。
【００６８】
次に、図４０に示すように、絶縁膜１５，１３に異方性エッチングを施すことにより、ニッケルシリサイド層８の両側面上のそれぞれに、サイドウォールスペーサ１３ａおよびサイドウォール絶縁膜１５ａが形成される。こうして、ニッケルシリサイド層８およびサイドウォール絶縁膜１５ａ等を含むゲート電極部１０が形成されることになる。
【００６９】
次に、そのゲート電極部１０をマスクとして、所定導電型の不純物イオンを半導体基板１の表面に導入することにより、ソース・ドレイン領域の一部となる高濃度不純物領域１７ａ，１７ｂが形成される。低濃度不純物領域１１ａ，１１ｂと高濃度不純物領域１７ａ，１７ｂとによって、１対のソース・ドレイン領域１８ａ，１８ｂが構成される。
【００７０】
次に、図４１に示すように、たとえばスパッタ法により、ゲート電極部１０を覆うように半導体基板１上にニッケル層１９が形成される。次に、窒素（Ｎ2）雰囲気のもとで、温度約３２０℃、時間約３０秒のランプアニール処理を施して、半導体基板１中のシリコンとニッケル層１９のニッケルとを反応させることにより、ソース・ドレイン領域１８ａ，１８ｂの表面にニッケルシリサイド（ＮｉＳｉ）層２０ａ，２０ｂがそれぞれ形成される。その後、窒素（Ｎ2）雰囲気のもとで、温度約５５０℃、時間約３０秒のランプアニール処理が施される。
【００７１】
次に、リン酸、硝酸、酢酸および水の混合液に半導体基板１を浸漬することにより、図４２に示すように、未反応のニッケル層１９が除去されてニッケルシリサイド層２０ａ，２０ｂの表面がそれぞれ露出する。こうして、半導体装置におけるトランジスタの主要部分が完成する。
【００７２】
上述した半導体装置の製造方法では、ゲート電極を形成するためのニッケル層に対してアンモニア（ＮＨ3）と一酸化炭素（ＣＯ）とを含むガスを用いた異方性のプラズマエッチングを施すことによって、ゲート電極部のパターニングを精度よく行なうことができる。
【００７３】
なお、上述した半導体装置の製造方法では、図３５に示す工程においてニッケル層７ａとポリシリコン膜５ａの全体をニッケルシリサイド層にする場合を例に挙げて説明したが、ニッケル層７ａとポリシリコン膜５ａの全体をニッケルシリサイド層にする必要はなく、ソース・ドレイン領域１８ａ，１８ｂの表面にニッケルシリサイド（ＮｉＳｉ）層２０ａ，２０ｂを形成する際の熱処理によって、ニッケル層７ａとポリシリコン膜５ａの全体がニッケルシリサイド層になるようにすればよい。
【００７４】
今回開示された実施の形態は例示であって、これに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、ＮＨ3とＣＯとを含むガスと、Ｃｌ2ガスとによるディジタルエッチングのステップを示す図である。
【図１５】同実施の形態において、シェアードコンタクトホールを形成する工程の断面図である。
【図１６】同実施の形態において、比較例に係るシェアードコンタクトホールを形成する工程の断面図である。
【図１７】同実施の形態において、セルフアラインコンタクトホールを形成する工程の断面図である。
【図１８】同実施の形態において、比較例に係るセルフアラインコンタクトホールを形成する場合の工程断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、図３８示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
【００７６】
１  半導体基板、３，１３，１５  絶縁膜、３ａ  ゲート絶縁膜、４，４Ｗａ，８，８ａ，２０ａ，２０ｂ  ニッケルシリサイド層、５，５ａ  ポリシリコン膜、７，１９  ニッケル層、９  ハードマスク、１０  ゲート電極部、１１ａ，１１ｂ  低濃度不純物領域、１３ａ  サイドスペーサ、１５ａ  サイドウォール絶縁膜、１７ａ，１７ｂ  高濃度不純物領域、１８ａ，１８ｂ  ソース・ドレイン領域、２１  層間絶縁膜、２１ａ  シェアードコンタクトホール、２１ｂ  セルフアラインコンタクトホール。
【図１】
2007115830.tif 000003
【図２】
2007115830.tif 000004
【図３】
2007115830.tif 000005
【図４】
2007115830.tif 000006
【図５】
2007115830.tif 000007
【図６】
2007115830.tif 000008
【図７】
2007115830.tif 000009
【図８】
2007115830.tif 000010
【図９】
2007115830.tif 000011
【図１０】
2007115830.tif 000012
【図１１】
2007115830.tif 000013
【図１２】
2007115830.tif 000014
【図１３】
2007115830.tif 000015
【図１４】
2007115830.tif 000016
【図１５】
2007115830.tif 000017
【図１６】
2007115830.tif 000018
【図１７】
2007115830.tif 000019
【図１８】
2007115830.tif 000020
【図１９】
2007115830.tif 000021
【図２０】
2007115830.tif 000022
【図２１】
2007115830.tif 000023
【図２２】
2007115830.tif 000024
【図２３】
2007115830.tif 000025
【図２４】
2007115830.tif 000026
【図２５】
2007115830.tif 000027
【図２６】
2007115830.tif 000028
【図２７】
2007115830.tif 000029
【図２８】
2007115830.tif 000030
【図２９】
2007115830.tif 000031
【図３０】
2007115830.tif 000032
【図３１】
2007115830.tif 000033
【図３２】
2007115830.tif 000034
【図３３】
2007115830.tif 000035
【図３４】
2007115830.tif 000036
【図３５】
2007115830.tif 000037
【図３６】
2007115830.tif 000038
【図３７】
2007115830.tif 000039
【図３８】
2007115830.tif 000040
【図３９】
2007115830.tif 000041
【図４０】
2007115830.tif 000042
【図４１】
2007115830.tif 000043
【図４２】
2007115830.tif 000044