(57)【要約】【課題】ドライエッチングの進行具合のばらつきを抑制することができる半導体基板の分類装置、分類方法及び半導体装置の製造方法を提供する。【解決手段】半導体基板の分類装置１０には、シリコン基板を受け入れて、それらの各ボウを測定するボウ測定部１が設けられている。また、予め設定された１又は２以上のボウの基準値に基づき、ボウ測定部１による測定の結果を基準値と照合するボウ判定部３が設けられている。ボウ判定部３は、ボウの基準値に基づいて区画された複数の範囲のどれに、ボウ測定部１による測定結果が属するかを判定する。更に、ボウ測定部１による測定が済んだシリコン基板を受け入れ、ボウ判定部３による判定結果に基づいて、受け入れたシリコン基板の仕分けを行う仕分部２が設けられている。つまり、仕分部２により複数のシリコン基板が、ボウに応じてグルーピングされる。そして、グルーピングされた状態で、各シリコン基板が排出される。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の半導体基板のボウを測定するボウ測定手段と、
前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける仕分手段と、
を有することを特徴とする半導体基板の分類装置。
【請求項２】
前記仕分手段は、前記複数の半導体基板を、当該半導体基板のボウが０以上のものとボウが０未満のものとに仕分けることを特徴とする請求項１に記載の半導体基板の分類装置。
【請求項３】
複数の半導体基板のボウを測定する工程と、
前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける工程と、
を有することを特徴とする半導体基板の分類方法。
【請求項４】
前記複数の半導体基板を、当該半導体基板のボウが０以上のものとボウが０未満のものとに仕分けることを特徴とする請求項３に記載の半導体基板の分類方法。
【請求項５】
半導体基板のボウを認識する工程と、
ボウ毎に応じて予め設定されているエッチング条件から、前記半導体基板のボウに該当するものを取得する工程と、
前記エッチング条件を取得する工程において取得したエッチング条件下で前記半導体基板のドライエッチングを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記ボウを認識する工程は、前記半導体基板の形状情報として当該半導体基板に付随しているボウの情報を取得する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ボウを認識する工程の前に、ボウが予め定められた範囲内にある複数の半導体基板を受け入れる工程を有し、
前記ボウを認識する工程において、前記ボウの範囲を認識することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ボウを認識する工程は、前記半導体基板のボウを測定する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記エッチング条件は、ボウが０以上のものとボウが０未満のものとに分けて設定されていることを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ボウを認識する工程の前に、
複数の半導体基板を受け入れる工程と、
前記複数の半導体基板のボウを測定する工程と、
前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライエッチングの面内均一性の向上に好適な半導体基板の分類装置、分類方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン基板は、例えばチョクラルスキー（ＣＺ：Czochralski）法により形成された単結晶インゴットをスライスすることにより形成されている。ＣＺ法では坩堝から溶け出した酸素が結晶の育成段階で不可避的に混入する。シリコン中の酸素は転位を固着し強度を増大させる。また、この基板を用いて半導体デバイスを作製する場合には、途中の熱処理の際に過飽和となった酸素が凝集して析出物が発生する。酸素析出物には、外部から混入した重金属原子を捕獲するゲッタリングとよばれる働きがある。このように、ＣＺ法により作製されたシリコン基板には、デバイスの歩留まり及び特性向上につながる酸素が含まれているため、古くから広く用いられている。
【０００３】
しかし、ＣＺ法により成長した結晶中には、結晶育成段階で原子空孔の凝集体であるボイド欠陥が存在することがあり、ボイド欠陥がシリコン基板の表面に現れた場合には、半導体装置の動作の致命的な欠陥となることがある。
【０００４】
そこで、シリコン基板に対して高温でのアニールを行うことにより、表面のボイド欠陥を消滅させる方法が開発された。この方法では、高温アニールの際に空孔が外方拡散することが利用されている。この方法により作製された基板はアニールド基板とよばれている。アニールド基板は、先端デバイス用の基板として広く用いられるようになってきている。
【０００５】
先端デバイス用基板には、アニールド基板の他にエピタキシャル基板とよばれるものがある。エピタキシャル基板は、ＣＺ法により作製されたシリコン基板上に、シリコン薄膜をエピタキシャル成長させた基板である。ＣＺ法により作製された基板の表面にボイド欠陥が存在していても、このボイド欠陥にエピタキシャル成長時のシリコン原子が充填される。このため、エピタキシャル基板においても、ボイド欠陥が消滅している。
【０００６】
このように、シリコン基板には、主に３種類の基板が存在している。
【０００７】
また、これらのシリコン基板を用いて半導体装置を製造する際には、半導体膜、絶縁膜及び導電膜の形成、並びにこれらの膜の加工を行う。これらの膜の加工方法には、主にドライエッチング及びウェットエッチングに分類することができる。
【０００８】
ところが、近年、ドライエッチングの際に、同一の基板内においてもエッチング速度にばらつきが生じることが増加してきている。即ち、チャンバ内圧力及び印加電圧等のエッチング条件が同一であるにもかかわらず、エッチング速度にばらつきが生じているのである。そして、エッチング速度のばらつきに伴って、形成されるパターンの線幅にもばらつきが生じている。この結果、同一の基板から製造された半導体装置間に特性のばらつきが生じている。例えば、ゲート幅がばらつくことによってトランジスタの閾値電圧にばらつきが生じることがある。しかしながら、このばらつきの原因は、これまで判明されていない。
【０００９】
【特許文献１】特開２００１−１５６１５２号公報
【特許文献２】特開２００１−２９７９５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ドライエッチングの進行具合のばらつきを抑制することができる半導体基板の分類装置、分類方法及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本願発明者は、エッチング速度にばらつきが生じる原因を究明すべく鋭意検討を重ねたところ、シリコン基板の形状を示すパラメータの１つであるボウ（ＪＩＳ  Ｈ  ０６１１：１９９４）の値に応じて、トランジスタの閾値電圧がばらつきやすいシリコン基板があることを発見した。
【００１２】
ここで、本願発明者が行った試験の内容について説明する。この試験では、表１に示すように、ボウの値が相違する５枚のシリコン基板Ａ、Ｂ、Ｃ、Ｄ及びＥを準備した。
【００１３】
【表１】
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【００１４】
表１に示すように、シリコン基板Ａ、Ｂ及びＣでは、ボウが負であり、このことは、シリコン基板Ａ、Ｂ及びＣが凹状（椀型、下に凸）に反っていることを示している。一方、Ｓｉ基板Ｄ及びＥでは、ボウが正であり、このことは、シリコン基板Ｄ及びＥが凸状（山型、上に凸）に反っていることを示している。なお、各シリコン基板のボウの絶対値を比較すると、シリコン基板Ｄ及びＥのものが低く、これまでは、特にこの２つシリコン基板が良好なものとみなされていた。
【００１５】
この試験では、表１に示す基板の形状の相違を除いて同一の条件の下でドライエッチング等の処理を施して、シリコン基板Ａ〜Ｅの夫々にトランジスタを形成した。ここで、ドライエッチングの条件は、経験上、シリコン基板Ａの処理に好適であると思われるものとした。そして、各シリコン基板に形成された複数のトランジスタの閾値電圧を測定した。この結果を図１に示す。
【００１６】
図１に示すように、シリコン基板Ａ〜Ｃでは、互いに同等の閾値電圧が得られたが、シリコン基板Ｄ及びＥでは、シリコン基板Ａ〜Ｃよりも閾値電圧が明らかに低くなった。即ち、シリコン基板Ａに好ましい条件下でドライエッチングを行った場合には、シリコン基板Ａと同じくボウが負（凹状）のシリコン基板Ｂ及びＣでは安定した閾値電圧が得られたが、ボウが正（凸状）のシリコン基板Ｄ及びＥでは、ボウの絶対値が低いものの、十分な閾値電圧が得られなかった。
【００１７】
更に、本願発明者は、ボウが正（山型）である他のシリコン基板の表面に複数のトランジスタを形成し、それらのゲート幅を測定し、設計値からのずれ量が許容範囲を超えているものの分布を調査した。この結果、図２に示すように、シリコン基板３１の外周部に、ゲート幅のずれが大きなトランジスタが密集した不良領域３２が位置していた。このように、シリコン基板１の全面にわたって不良が発生しているのではない。この結果から、ドライエッチング時の冷却が均一に行われていないことが考えられる。なお、図２の縦軸は、Ｎチャネルトランジスタの閾値電圧のＵＳＬ（Upper Spec Limit）を１としたときの閾値電圧を示している。
【００１８】
そして、本願発明者は、これらの知見及び検討結果に基づき、以下に示す発明の諸態様に想到した。
【００１９】
本発明に係る半導体基板の分類装置には、複数の半導体基板のボウを測定するボウ測定手段と、前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける仕分手段と、が設けられている。
【００２０】
本発明に係る半導体基板の分類方法では、複数の半導体基板のボウを測定した後、前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける。
【００２１】
本発明に係る半導体装置の製造方法では、半導体基板のボウを認識した後、ボウ毎に応じて予め設定されているエッチング条件から、前記半導体基板のボウに該当するものを取得する。そして、取得したエッチング条件下で前記半導体基板のドライエッチングを行う。ここで、半導体基板とは、半導体基板そのものだけではなく、その上に形成された膜をも含む概念である。つまり、半導体基板の加工だけでなく、その上に形成された半導体膜、絶縁膜及び導電膜等の加工もドライエッチングの対象に含まれている。
【発明の効果】
【００２２】
本発明によれば、ボウに応じて適切な条件下でドライエッチングを行うことができる。このため、ドライエッチングの面内均一性を向上させて、基板内でのエッチング速度のばらつきを抑制してエッチングシフトを低減することができる。この結果、適切な特性の半導体装置を高い歩留りで製造することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００２４】
（第１の実施形態）
先ず、本発明の第１の実施形態に係る半導体装置の分類装置について説明する。図１は、本発明の第１の実施形態に係る半導体基板の分類装置を示すブロック図である。
【００２５】
第１の実施形態に係る半導体基板の分類装置１０には、シリコン基板を受け入れて、それらの各ボウを測定するボウ測定部１が設けられている。また、予め設定された１又は２以上のボウの基準値に基づき、ボウ測定部１による測定の結果を基準値と照合するボウ判定部３が設けられている。ボウ判定部３は、ボウの基準値に基づいて区画された複数の範囲のどれに、ボウ測定部１による測定結果が属するかを判定する。更に、本実施形態には、ボウ測定部１による測定が済んだシリコン基板を受け入れ、ボウ判定部３による判定結果に基づいて、受け入れたシリコン基板の仕分けを行う仕分部２が設けられている。つまり、仕分部２により複数のシリコン基板が、ボウに応じてグルーピングされる。そして、グルーピングされた状態で、各シリコン基板が排出される。
【００２６】
なお、ボウ判定部３により用いられる基準値は特に限定されないが、例えば「０」が用いられる。この場合、ボウ判定部３は、ボウの範囲として２種類の範囲（０以上の範囲及び負の範囲）を用いることとなり、ボウ測定部１による測定結果が０以上であるか、それとも負であるかを判定することとなる。
【００２７】
このような第１の実施形態によれば、ボウの範囲に基づく仕分が行われた状態でシリコン基板が排出されるので、これらのシリコン基板を用いて半導体装置を製造する際に、線幅のばらつき等が生じにくいドライエッチングの条件を容易に割り出すことが可能となる。このため、容易に歩留りを向上させることが可能となる。
【００２８】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図４は、本発明の第２の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【００２９】
第２の実施形態では、従来の方法と同様に、シリコン基板上に半導体膜、絶縁膜及び導電膜等を形成し、これらの膜の加工を行う。但し、これらの膜の加工のためにドライエッチングを行う際に、図４に示す処理を実行する。
【００３０】
即ち、先ず、ステップＳ１において、加工しようとする膜が形成されているシリコン基板のボウを認識（取得）する。ボウは、その場で測定してもよいし、シリコン基板が製造されてから最初の成膜が行われるまでの間に測定しておき、それを当該シリコン基板の一情報として、当該シリコン基板の搬送等の際に常に付随させてもよい。また、複数の半導体基板を受け入れて、それらのボウを測定し、この結果に基づいて、第１の実施形態のように仕分けを行ってもよい。この場合には、仕分けの際の基準値等を用いればよい。なお、必ずしもボウの正確な値は必要ではなく、ある程度の範囲を認識すればよい。例えば、ボウが０以上であるか負であるかを認識できればよい。当該シリコン基板が第１の実施形態に係る分類装置により分類されたものであれば、仕分されたときの情報を用いればよい。
【００３１】
次に、ステップＳ２において、ステップＳ１において認識したボウの範囲に応じて条件を設定した上でドライエッチングを行う。なお、エッチング条件は、ボウの範囲に応じて予め調査しておき、データベース等に格納しておくことが好ましい。また、第１の実施形態により分類されたグループ内の複数のシリコン基板に対して連続的に処理するのであれば、エッチング条件を変更する必要はない。
【００３２】
エッチング時においてボウが０以上（上に凸）の半導体基板（ウエハ）では、中央部において静電チャックの密着力が低くなりやすい。このため、半導体基板の中央部の温度が上昇しやすく、その部分でパターンが細りやすい。従って、ボウが０以上の半導体基板に対してエッチングを行う場合には、中央部のガス冷圧力を高くして、中央部の温度が過度に上昇しないようなレシピで処理することが好ましい。なお、従来のエッチング装置においても、半導体基板の中央部と外周部とに対して、独立にガス冷圧力を制御することは可能である。
【００３３】
一方、ボウが０未満の半導体基板では、外周部において静電チャックの密着力が低くなりやすい。このため、半導体基板の端部の温度が上昇しやすく、その部分でパターンが細りやすい。従って、ボウが０未満の半導体基板に対してエッチングを行う場合には、外周部のガス冷圧力を高くして、外周部の温度が過度に上昇しないようなレシピで処理することが好ましい。
【００３４】
ここで、ドライエッチング装置の一例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）装置について説明する。図５は、ＲＩＥ装置の一例を示す図である。このＲＩＥ装置では、チャンバ２１内に、互いに平行に２枚の電極２２及び２３が配置されている。電極２２及び２３は、チャンバ２１の外部に設けられた交流電源２４に接続されている。また、下側に位置する電極２２の上には、静電チャック（図示せず）を介して基板２５が固定される。基板２５と電極２２との間には、冷却用ガスが通流する。
【００３５】
そして、ドライエッチングを行う際には、先ず、チャンバ２１内を真空状態にした後、反応ガスをチャンバ２１内に供給し、チャンバ２１内の圧力を所望のものに保持する。次に、高周波電源２４から電極２２及び２３に高周波信号を印加する。この結果、電極２２及び２３間にプラズマ２６が発生する。そして、プラズマ２６中のガス分子が電子と非弾性衝突して解離又はイオン化し、化学的に活性な原子又は分子となる。その後、イオン（活性原子及び活性分子）は電極２２及び２３間の電界によって加速され、基板２５の表面に衝突する。この結果、基板表面に形成されている膜（被加工物）の表面では、イオン衝撃による物理的なスパッタリングが進行すると共に、被加工物とイオンとの化学反応によって生成された化合物の脱離によるエッチングが進行する。
【００３６】
但し、イオンドライエッチング中には、基板２５の表面が高密度のプラズマに曝されると共に基板２５の温度が上昇する。そこで、エッチング条件を保持するために、冷却用ガス、例えば不活性ガスを基板２５と電極２２との間に通流させる。
【００３７】
このようなドライエッチング装置では、ボウに応じて冷却用ガスの流れ方が異なり、エッチング条件が同一であっても、基板２５の温度が変動することがある。これに対し、第２の実施形態では、ボウの範囲に応じて予め設定された条件下でエッチングを行うため、エッチング速度のばらつき及びこれに伴う線幅のばらつきが抑制される。この結果、各半導体素子の特性、例えばトランジスタの閾値電圧が安定する。
【００３８】
次に、第２の実施形態を適用した一連の処理について説明する。図６Ａ乃至図６Ｅは、本発明の第２の実施形態を適用した一連の処理を工程順に示す断面図である。
【００３９】
先ず、図６Ａに示すように、シリコン基板１１上にシリコン酸化膜１２を形成し、その上にフォトレジスト膜１３を形成する。ここでは、フォトレジスト膜１３としてネガ型のものを用いることとする。
【００４０】
次に、図６Ｂに示すように、フォトレジスト膜１３に、その上方から透過部１４及び遮光部１５を備えたマスク１６を介して光を照射する。つまり、露光を行う。この結果、透過部１４を透過した光がフォトレジスト膜１３まで到達し、その部分のみが感光する。
【００４１】
次いで、図６Ｃに示すように、フォトレジスト膜１３の現像を行う。この結果、感光した部分のみが残存し、感光していない部分は除去される。なお、フォトレジスト膜１３としてポジ型のものを用いている場合には、感光していない部分のみが残存する。
【００４２】
その後、図６Ｄに示すように、フォトレジスト膜１３をマスクとして、シリコン酸化膜１２のドライエッチングを行う。但し、第２の実施形態を適用するので、実際にドライエッチングを開始する前に、シリコン基板１１のボウを認識し（ステップＳ１）、その範囲に応じた条件を設定する。そして、この条件下でドライエッチングを実行する（ステップＳ２）。
【００４３】
そして、フォトレジスト膜１３を除去する。
【００４４】
なお、この説明では、シリコン酸化膜１２をシリコン基板１１の直上に形成しているが、シリコン酸化膜１２が形成される位置は限定されない。例えば、シリコン酸化膜１２を層間絶縁膜として形成し、ドライエッチングによりコンタクトホール又はビアホールを形成してもよい。また、シリコン酸化膜１２の他にゲート電極を構成する多結晶シリコン膜等の加工にも、本発明の第２の実施形態を適用することができる。更に、配線を構成するＡｌ膜等の加工にも、本発明の第２の実施形態を適用することができる。また、ＳＴＩ（Shallow Trench Isolation）法を採用して素子分離領域を形成する場合には、半導体基板に溝を形成するが、本発明の第２の実施形態はこの溝の形成にも適用することができる。
【００４５】
また、本発明が適用可能な基板の種類は特に限定されず、本発明は、ＣＺ法により作製された基板、アニールド基板、エピタキシャル基板のいずれにも適用可能である。また、基板としては、シリコン基板の他に化合物半導体基板等を用いてもよい。更に、基板の直径も特に限定されない。
【００４６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４７】
（付記１）
複数の半導体基板のボウを測定するボウ測定手段と、
前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける仕分手段と、
を有することを特徴とする半導体基板の分類装置。
【００４８】
（付記２）
前記仕分手段は、前記複数の半導体基板を、当該半導体基板のボウが０以上のものとボウが０未満のものとに仕分けることを特徴とする付記１に記載の半導体基板の分類装置。
【００４９】
（付記３）
複数の半導体基板のボウを測定する工程と、
前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける工程と、
を有することを特徴とする半導体基板の分類方法。
【００５０】
（付記４）
前記複数の半導体基板を、当該半導体基板のボウが０以上のものとボウが０未満のものとに仕分けることを特徴とする付記３に記載の半導体基板の分類方法。
【００５１】
（付記５）
半導体基板のボウを認識する工程と、
ボウ毎に応じて予め設定されているエッチング条件から、前記半導体基板のボウに該当するものを取得する工程と、
前記エッチング条件を取得する工程において取得したエッチング条件下で前記半導体基板のドライエッチングを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００５２】
（付記６）
前記ボウを認識する工程は、前記半導体基板の形状情報として当該半導体基板に付随しているボウの情報を取得する工程を有することを特徴とする付記５に記載の半導体装置の製造方法。
【００５３】
（付記７）
前記ボウを認識する工程の前に、ボウが予め定められた範囲内にある複数の半導体基板を受け入れる工程を有し、
前記ボウを認識する工程において、前記ボウの範囲を認識することを特徴とする付記６に記載の半導体装置の製造方法。
【００５４】
（付記８）
前記ボウを認識する工程は、前記半導体基板のボウを測定する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００５５】
（付記９）
前記エッチング条件は、ボウが０以上のものとボウが０未満のものとに分けて設定されていることを特徴とする付記５乃至８のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記１０）
前記ボウを認識する工程の前に、
複数の半導体基板を受け入れる工程と、
前記複数の半導体基板のボウを測定する工程と、
前記複数の半導体基板を、予め設定されている基準に当該半導体基板のボウを照らし合わせて、仕分ける工程と、
を有することを特徴とする付記５に記載の半導体装置の製造方法。
【００５７】
（付記１１）
前記エッチング条件は、ボウ毎にチャンバ内に供給する冷却ガスの圧力を相違させたものとなっていることを特徴とする付記５乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記１２）
前記エッチング条件には、ボウが０以上の半導体基板用の条件として、前記半導体基板の中央部のガス冷圧力を外周部よりも高くしたものが含まれていることを特徴とする付記５乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１３）
前記エッチング条件には、ボウが０未満の半導体基板用の条件として、前記半導体基板の外周部のガス冷圧力を中央部よりも高くしたものが含まれていることを特徴とする付記５乃至１２のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６０】
【図１】トランジスタの閾値電圧の測定結果を示すグラフである。
【図２】不良が発生した領域を示す図である。
【図３】本発明の第１の実施形態に係る半導体基板の分類装置を示すブロック図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図５】ドライエッチング装置の一例を示す図である。
【図６Ａ】本発明の第２の実施形態を適用した処理を示す断面図である。
【図６Ｂ】図６Ａに引き続き、第２の実施形態を適用した処理を示す断面図である。
【図６Ｃ】図６Ｂに引き続き、第２の実施形態を適用した処理を示す断面図である。
【図６Ｄ】図６Ｃに引き続き、第２の実施形態を適用した処理を示す断面図である。
【図６Ｅ】図６Ｄに引き続き、第２の実施形態を適用した処理を示す断面図である。
【符号の説明】
【００６１】
１：ボウ測定部
２：仕分部
３：ボウ判定部
１０：分類装置
１１：基板
１２：シリコン酸化膜
１３：フォトレジスト膜
１４：透過部
１５：遮光部
１６：マスク
２１：チャンバ
２２、２３：電極
２４：高周波電源
２５：基板
２６：プラズマ
３１：シリコン基板
３２：不良領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
2007266305.tif 000012
【図６Ｅ】
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