(57)【要約】【課題】強誘電体メモリ装置の読み出し特性の向上を図る。【解決手段】ビット線（ＤＢＬ、ＢＬ１〜ｎ）に接続されたセンスアンプ１５０であって、接地電圧とノードＶｄとの間に接続されたＭＯＳトランジスタ１５４と、その＋入力がビット線に接続され、その−入力が接地電圧に接続され、その出力部がＭＯＳトランジスタ１５４のゲートに接続されたオペアンプ１５１と、ノードＶｄとビット線との間に接続されたキャパシタ１６０と、を有するセンスアンプ１５０を設け、メモリセルＭＣに記憶されたデータがビット線に読み出されたときに、当該ビット線の所定の電圧からの電圧の上昇に応答して、ＭＯＳトランジスタ１５４をオンすることにより当該ビット線の電圧を下降させ、当該ビット線の所定の電圧からの電圧の下降に応答して、ＭＯＳトランジスタ１５４をオフする。【選択図】  図１
2007172711.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
前記ビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、
前記ビット線に接続されたセンスアンプと、を備え、
前記センスアンプは、
オペアンプ、ＭＯＳトランジスタおよびキャパシタを有し、
前記オペアンプの第１入力部は前記ビット線に接続され、第２入力部は第１電圧に接続され、出力部は前記ＭＯＳトランジスタのゲート電極に接続され、
前記ＭＯＳトランジスタは、第１ノードと前記第１ノードの電圧より低い第２電圧との間に接続され、
前記キャパシタは、前記第１ノードと前記ビット線との間に接続されていることを特徴とする強誘電体メモリ装置。
【請求項２】
前記メモリセル内に強誘電体キャパシタを備え、読み出し時に前記強誘電体キャパシタの一端が前記ビット線に接続され、前記第１電圧は、接地電圧であり、前記ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記センスアンプの前記第１ノードに接続された判定部を備え、
前記判定部により前記ビット線に接続されたメモリセルに記憶されたデータを判定することを特徴とする請求項１もしくは２に記載の強誘電体メモリ装置。
【請求項４】
複数の前記ビット線と前記センスアンプとの間に切り替え部を備え、前記切り替え部を切り替えることで複数の前記ビット線のうちの１つを前記センスアンプに接続することを特徴とする請求項１〜３のいずれか一項記載の強誘電体メモリ装置。
【請求項５】
前記複数のビット線のうち第１のビット線と接続された前記センスアンプの前記第１ノードに接続された参照電圧発生部を少なくとも一つ備え、前記参照電位発生部の出力信号を前記判定部に入力することを特徴とする請求項３もしくは４に記載の強誘電体メモリ装置。
【請求項６】
請求項１〜５のいずれか一項記載の強誘電体メモリ装置を有する電子機器。
【請求項７】
複数のビット線と、
前記ビット線のそれぞれに接続され、所定のデータを記憶する複数のメモリセルと、
前記ビット線に接続されたセンスアンプであって、
第１ノードと前記第１ノードの電圧より低い第２電圧との間に接続されたＭＯＳトランジスタと、
その第１入力部が前記ビット線に接続され、その第２入力部が第１電圧に接続され、その出力部が前記ＭＯＳトランジスタのゲート電極に接続されたオペアンプと、
前記第１ノードと前記ビット線との間に接続されたキャパシタと、を有するセンスアンプを有する強誘電体メモリ装置の駆動方法であって、
前記メモリセルに記憶されたデータが前記ビット線に読み出されたときに、
当該ビット線の所定の電圧からの電圧の上昇に応答して、前記ＭＯＳトランジスタをオンすることにより当該ビット線の電圧を下降させ、
当該ビット線の所定の電圧からの電圧の下降に応答して、前記ＭＯＳトランジスタをオフすることを特徴とする強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置、電子機器および強誘電体メモリ装置の駆動方法（読み出し方法）に関する。
【背景技術】
【０００２】
従来の強誘電体メモリ装置として、特開平１１−１９１２９５号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の強誘電体メモリ装置は、メモリセルからデータを読み出した後、同一のメモリセルに強誘電体が非反転状態で読み出されるデータ"０"を書き込み、再度同一のメモリセルから２回目の読み出しを行い、２回目に読み出したデータをリファレンスとして１回目に読み出したデータをセンスアンプによって検出する。
【特許文献１】特開平１１−１９１２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来の強誘電体メモリ装置は、１回目に読み出したデータと２回目に読み出したリファレンス電圧が同電圧となる場合があるため、１回目に読み出したデータと２回目に読み出したリファレンス電圧との間にオフセットを持たせる手段を持つ必要がある。
【０００４】
このオフセットを持たせる手段により、１回目に読み出したデータと２回目に読み出したリファレンス電圧との間にオフセットを持たせると、当該オフセットは常に略一定の値となる。
【０００５】
しかしながら、当該オフセットを略一定の値としてしまうと、例えば、各強誘電体キャパシタ間に特性のばらつきがある場合や、強誘電体キャパシタの特性が径時変化によって変化した場合に、十分な読み出しマージンを確保できず、記憶データを精度良く読み出すことができないという問題が生じていた。
【０００６】
そこで、本発明者は、読み出し精度の高い強誘電体メモリ装置に関する発明を特願２００４−２７９８８０号として提出済みである。
【０００７】
この特願２００４−２７９８８０号に開示の強誘電体メモリ装置においては、追って詳細に説明するように、オペアンプとフィードバックキャパシタを用いた積分回路によって、ビット線の電圧の上昇を抑えつつ、ビット線に放出された電化量を電圧に変換している。しかしながら、かかる回路の場合、オペアンプの調整によっては、その出力が発振する可能性があるため、オペアンプの調整精度を向上させる必要があった。
【０００８】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の一形態によれば、複数のビット線と、ビット線に接続され、所定のデータを記憶する複数のメモリセルと、ビット線に接続されたセンスアンプと、を備え、センスアンプは、オペアンプ、ＭＯＳトランジスタおよびキャパシタを有し、オペアンプの第１入力部はビット線に接続され、第２入力部は第１電圧に接続され、出力部はＭＯＳトランジスタのゲート電極に接続され、ＭＯＳトランジスタは、第１ノードと、第１ノードの電圧より低い第２電圧との間に接続され、キャパシタは、第１ノードとビット線との間に接続されていることを特徴とする強誘電体メモリ装置を提供する。
【００１０】
上記形態によれば、ビット線の電圧が、メモリセルに記憶されたデータに基づいて上昇しても、オペアンプによってＭＯＳトランジスタをオンすることによりビット線の電圧の上昇を抑えることができる（ビット線をほぼ第１電圧に維持することができる）。一方、ビット線の電圧が下降しても、ＭＯＳトランジスタがオフするため位相差不整合による発振を防止することができる。
【００１１】
上記強誘電体メモリ装置において、メモリセル内に強誘電体キャパシタを備え、読み出し時に強誘電体キャパシタの一端がビット線に接続される構成とし、例えば、第１電圧を、接地電圧とし、ＭＯＳトランジスタを、ｎ型ＭＯＳトランジスタとすることができる。
【００１２】
上記形態によればビット線をほぼ０Vに維持することができるため、読み出し時にメモリセル内の強誘電体キャパシタに十分な電位がかかり続ける。これにより強誘電体キャパシタから取り出す電荷量を増加させることができる。
【００１３】
上記強誘電体メモリ装置において、センスアンプの第１ノード間に判定部を備え、ビット線に接続されたメモリセルに記憶されたデータを判定することができる。
【００１４】
上記強誘電体メモリ装置において、複数のビット線とセンスアンプとの間に切り替え部を備え、切り替え部を切り替えることで複数のビット線のうちの１つをセンスアンプに接続することにより、複数のビット線で１つのセンスアンプを共有することができる。
【００１５】
上記形態によればセンスアンプの個数を削減し、チップ面積を削減することができる。
【００１６】
上記強誘電体メモリ装置において、複数のビット線のうち第１のビット線と接続されたセンスアンプの第１ノードに接続された参照電位発生部を少なくとも一つ備え、前記参照電位発生部の出力信号を前記判定部に入力するようにしてもよい。
【００１７】
上記形態によれば、読み出しに用いているセンスアンプと同一のセンスアンプを用いて参照電位を発生させることができるため、設計が容易でかつ、トランジスタや強誘電体の特性変動に対して安定した読み出し動作を実現することができる。
【００１８】
本発明の電子機器は、上記強誘電体メモリ装置を有するものである。ここで「電子機器」とは、本発明にかかる半導体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記半導体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【００１９】
上記目的を達成するため、本発明の一形態によれば、複数のビット線と、ビット線に接続され、所定のデータを記憶する複数のメモリセルと、ビット線に個々に接続されたセンスアンプであって、第１ノードと第１電圧より低い第２電圧との間に接続されたＭＯＳトランジスタと、その第１入力部がビット線に接続され、その第２入力部が第１電圧に接続され、その出力部がＭＯＳトランジスタのゲート電極に接続されたオペアンプと、第１ノードとビット線との間に接続されたキャパシタと、を有するセンスアンプを有する強誘電体メモリ装置の駆動方法であって、メモリセルに記憶されたデータがビット線に読み出されたときに、当該ビット線の所定の電圧からの電圧の上昇に応答して、ＭＯＳトランジスタをオンすることにより当該ビット線の電圧を下降させ、当該ビット線の所定の電圧からの電圧の下降に応答して、ＭＯＳトランジスタをオフすることを特徴とする強誘電体メモリ装置の駆動方法を提供する。
【００２０】
上記形態によれば、ビット線の電圧が、メモリセルに記憶されたデータに基づいて上昇しても、オペアンプによってＭＯＳトランジスタをオンすることによりビット線の電圧の上昇を抑えることができる（ビット線をほぼ第１電圧に維持することができる）。一方、ビット線の電圧が下降しても、ＭＯＳトランジスタがオフするため、位相差不整合による発振を防止することができる。
【００２１】
上記形態によれば、強誘電体メモリ装置の読み出し（駆動）精度を向上させることができ、強誘電体メモリ装置の特性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
＜実施の形態１＞
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は特許請求の範囲に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２３】
図１は、本実施の形態の強誘電体メモリ装置を示す回路図である。強誘電体メモリ装置は、メモリセルアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、ｎ型ＭＯＳトランジスタ１４０と、センスアンプ１５０と、基準電圧発生部１７０と、判定部１８０とを備えて構成される。
【００２４】
また、強誘電体メモリ装置は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍおよびプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎと、ダミービット線ＤＢＬとを備えて構成される。
【００２５】
メモリセルアレイ１１０は、アレイ状に配置されたｍ×（ｎ＋１）個のメモリセルＭＣ（ダミービット線ＤＢＬに接続するメモリセルＭＣを含む）を有する。メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。
【００２６】
ｎ型ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＩＳＦＥＴ）ＴＲは、ゲート（ゲート電極）がワード線ＷＬ１〜ｍのいずれかに接続され、ソースがダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎのいずれかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬ１〜ｍの電圧に基づいて、強誘電体キャパシタＣの一方端を、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに接続するか否かを切り換える。なお、本明細書において、ソース、ドレインは、ＭＯＳトランジスタの一端、他端を言い、これらを総じて「ソース・ドレイン電極」と言うこともある。
【００２７】
強誘電体キャパシタＣは、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されており、その一方端と他方端との電圧差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに放出する。本実施の形態において、強誘電体キャパシタＣは、一方端の電圧に対して、他方端の電位が、その抗電圧より高くなった場合に"０"を記憶し、他方端の電圧に対して、一方端の電圧が、その抗電圧より高くなった場合に"１"を記憶する。
【００２８】
ワード線制御部１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御部１２０は、強誘電体メモリ装置の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線ＷＬの電圧を、他のワード線ＷＬの電圧より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセルＭＣを選択する。
【００２９】
プレート線制御部１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御部１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電圧を、他のプレート線ＰＬの電圧より高くして、当該所定のプレート線ＰＬを選択する。
【００３０】
ｎ型ＭＯＳトランジスタ１４０は、ソースが接地されており（接地電圧に接続されており）、ドレインがダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに接続されている。また、ｎ型ＭＯＳトランジスタ１４０は、ゲートに信号ＢＬＥＱが供給されており、信号ＢＬＥＱの電圧に基づいて、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎを接地するか否かを切り換える。
【００３１】
センスアンプ１５０は、オペアンプ（ＯＰアンプ、operational amplifier、演算増幅器）１５１と、ｎ型ＭＯＳトランジスタ１５４と、ｐ型ＭＯＳトランジスタ（プリチャージ部）１５８と、キャパシタ１６０とを有して構成される。センスアンプ１５０は、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに対応してそれぞれ設けられており、メモリセルＭＣからデータが読み出されたときのダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎの電圧を増幅して出力する。
【００３２】
オペアンプ１５１は、その＋入力（同相入力端子、第１入力部）がダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに接続されており、−入力（逆相入力端子、反転入力端子、第２入力部）が接地されている。また、その出力は、ｎ型ＭＯＳトランジスタ１５４のゲートに接続されている。そして、オペアンプ１５１は、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎの電圧の変化に基づいて、ｎ型ＭＯＳトランジスタ１５４のゲート電圧を変化させる。
【００３３】
ｎ型ＭＯＳトランジスタ１５４は、ソースが接地されており、ドレインがセンスアンプ１５０の出力（ノードＶｄ）に接続されている。そして、ｎ型ＭＯＳトランジスタ１５４は、そのゲート電圧に基づいてオン又はオフし、さらに、オン時には、ゲート電圧に基づいて、ソース・ドレイン間の抵抗を制御する。
【００３４】
ｐ型ＭＯＳトランジスタ１５８は、そのソースに強誘電体メモリ装置の動作電圧（電源電位、駆動電位）ＶＣＣが供給されており、そのドレインがｎ型ＭＯＳトランジスタ１５４のドレインに接続されている。即ち、センスアンプ１５０の出力（ノードＶｄ）に接続されている。そして、ｐ型ＭＯＳトランジスタ１５８は、ゲートに供給される信号／ＰＲＥ（信号ＰＲＥの反転信号）に基づいて、ｎ型ＭＯＳトランジスタ１５４のドレイン（ノードＶｄ）を電圧ＶＣＣに充電する。
【００３５】
キャパシタ１６０は、一方端がｎ型ＭＯＳトランジスタ１５４のドレインに接続されており、他方端がダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに接続されている。そして、キャパシタ１６０は、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎの電圧を変化させる。
【００３６】
基準電圧発生部１７０および判定部１８０は、それぞれ、ｐ型ＭＯＳトランジスタ１７２および１８２と、ｎ型ＭＯＳトランジスタ１７４および１８４とを有して構成される。そして、判定部１８０は、ビット線ＢＬ１〜ｎに接続されたセンスアンプ１５０の出力（ノードＶｄ）と基準電圧発生部１７０の出力とを比較して、メモリセルＭＣに記憶されたデータを判定する。
【００３７】
具体的には、ｐ型ＭＯＳトランジスタ１７２および１８２は、ゲートにセンスアンプ１５０の出力（ノードＶｄ）、すなわち、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧が供給されており、ドレインがそれぞれｎ型ＭＯＳトランジスタ１７４および１８４のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ１７４のゲートは、そのドレインに接続されており、さらに、ｎ型ＭＯＳトランジスタ１８４は、ゲートがｎ型ＭＯＳトランジスタ１７４のゲートおよびドレインと接続されており、ソースが接地され、そのドレインが出力ＯＵＴ１〜ｎとなる。すなわち、ｐ型ＭＯＳトランジスタ１７２およびｎ型ＭＯＳトランジスタ１７４と、ｐ型ＭＯＳトランジスタ１８２およびｎ型ＭＯＳトランジスタ１８４とは、カレントミラーを構成している。
【００３８】
図２は、本実施の形態の強誘電体メモリ装置の動作を示すタイミングチャートである。図１および図２を参照して、ワード線ＷＬ１およびプレート線ＰＬ１を選択して、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを読み出す場合を例に、本実施の形態の強誘電体メモリ装置の動作について説明する。
【００３９】
以下の例において各信号がＬ論理を示すときの当該信号の電圧は接地電圧（ＧＮＤ、基準電圧、０Ｖ）であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置の動作電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧（電位）が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００４０】
まず、初期状態（時刻ｔ０）において、信号ＢＬＥＱはＨ論理を示しており、各ｎ型ＭＯＳトランジスタ１４０はオンし、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎの電圧は、接地電圧となる。そして、時刻ｔ１において信号ＢＬＥＱがＬ論理となり、各ｎ型ＭＯＳトランジスタ１４０はオフし、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎは接地電圧から切り離される。
【００４１】
また、初期状態（時刻ｔ０）において、信号／ＰＲＥはＬ論理を示しており、ｐ型ＭＯＳトランジスタ１５８はオンし、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧（ノードＶｄ）はＶＣＣとなる。そして、時刻ｔ１において信号／ＰＲＥがＨ論理となって、ｐ型ＭＯＳトランジスタ１５８はオフし、ｎ型ＭＯＳトランジスタ１５４のドレインは、ＶＣＣから切り離される。
【００４２】
次に、ワード線制御部１２０は、時刻ｔ２において、ワード線ＷＬ１の電圧を上昇させて、ワード線ＷＬ１に接続されたメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣは、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに接続される。
【００４３】
次に、時刻ｔ３において、プレート線制御部１３０は、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。これにより、ワード線ＷＬ１に接続されたメモリセルＭＣを構成する強誘電体キャパシタＣには、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎの電圧を基準として、高電位がかかる。
【００４４】
これにより、強誘電体キャパシタＣに記憶されたデータに応じて、当該強誘電体キャパシタＣから取り出された電荷が、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎに放出されるので、各メモリセルＭＣに記憶されたデータに基づいて、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ｎの電圧が上昇する。
【００４５】
図３は、時刻ｔ３以降のビット線の電圧の変化とノードＶｄの電圧の変化を示すグラフである。横軸は時刻ｔ３以降の時間ｔ（ｓ）を、縦軸は電圧（Ｖ）を示す。ＢＬ“１”およびＶｄ“１”は、メモリセルに“１”データが記憶されていた場合のビット線およびノードＶｄの電圧の変化を示し、ＢＬ“０”およびＶｄ“０”は、メモリセルに“０”データが記憶されていた場合のビット線およびノードＶｄの電圧の変化を示す。
【００４６】
図示するように、メモリセルＭＣに記憶されたデータが"１"である場合のノードＶｄの電圧（Ｖｄ“１”）は、当該データが"０"である場合のノードＶｄの電圧（Ｖｄ“０”）よりも急速に低くなる。
【００４７】
つまり、プレート線ＰＬ１の電圧をＶＣＣに上昇させると、ビット線ＢＬ上に存在する図示しない抵抗成分の作用により、メモリセルＭＣにＶＣＣに満たない高電圧がかかり、印加された高電圧に応じた電荷がビット線ＢＬに放出される。すると、ビット線ＢＬの電圧が上昇し、メモリセルＭＣにかかる高電位の上昇が抑制される。
【００４８】
このとき、センスアンプ１５０は、放出された蓄積電荷を急速にノードＶｄに転送する。具体的に言うと、オペアンプ１５１は、＋入力に接続されたビット線ＢＬの電圧が上昇し、接地電圧との電圧差が所定の電圧を超えると、その出力を急速にＨレベルとする。その結果、ｎ型ＭＯＳトランジスタ１５４がオンする。ｎ型ＭＯＳトランジスタ１５４がオンすると、そのドレインは、ｎ型ＭＯＳトランジスタ１５４のチャネル抵抗（オン抵抗）を介して、接地されたソースと接続される。その結果、ドレイン電圧Ｖｄ、すなわち、キャパシタ１６０の一方端の電圧が急速に低下する。このとき、キャパシタ１６０は、当該低下に基づいて（カップリングにより）、その他方端、すなわち、ビット線ＢＬ１〜ｎの電圧上昇を抑える（電圧を下げる）。
【００４９】
次いで、＋入力に接続されたビット線ＢＬの電圧が下降し、接地電圧との電圧差が所定の電圧以下となると、オペアンプ１５１の出力が急速にＬレベルとなる。その結果、ｎ型ＭＯＳトランジスタ１５４がオフし、ビット線ＢＬの電圧の下降が止まる。
【００５０】
以上のように、ビット線ＢＬの電圧が下降することで、ビット線ＢＬ上に存在する図示しない抵抗成分を介してメモリセルＭＣにかかる高電位が更に上昇し、再び電荷がビット線ＢＬに放出され、ビット線ＢＬの電位が上昇する。すると、オペアンプ１５１の出力が再びＨレベルとなる（ｎ型ＭＯＳトランジスタ１５４がオンする）。このように、オペアンプ１５1の出力の切り替え（ｎ型ＭＯＳトランジスタ１５４のオン、オフ）はメモリセルＭＣに略ＶＣＣの電圧がかかり、メモリセルからの電荷の放出が止まるまで繰り返される。以上の動作により、ノードＶｄの電圧を急速に低下させることができる。
【００５１】
このとき、メモリセルＭＣから放出された電荷量によりオペアンプ１５１の出力の切り替え回数に差が生じる。すなわち、メモリセルＭＣに記憶されたデータが"１"である場合、メモリセルＭＣから放出される電荷量が多いため、オペアンプ１５１の出力が何度も切り替わり、また、ビット線ＢＬの電位は何度も上昇し、そしてノードＶｄの電圧は大きく低下する。
【００５２】
一方、メモリセルＭＣに記憶されたデータが"０"である場合、メモリセルＭＣから放出される電荷量が少ないため、オペアンプ１５１の出力の切り替わり回数が少なく、また、ビット線ＢＬの電位は何度も上昇せず、そしてノードＶｄの電圧の低下は小さい。
【００５３】
また、本実施の形態によれば、オペアンプ１５１の出力をｎ型ＭＯＳトランジスタ１５４のゲートと接続したので、位相差不整合による発振を防止することができる。
【００５４】
図４は、本実施の形態の効果を説明するための回路図である。図４に示すように、オペアンプ２５１の出力を積分用キャパシタ２６０を介してフィードバックした場合、ビット線ＢＬの電圧（−入力）が上昇すると、その出力がＬレベルとなり、その出力に接続された積分用キャパシタ２６０の一方端の電圧も下降する。その結果、カップリングにより、積分用キャパシタ２６０の他方端、すなわち、ビット線ＢＬの電圧が下降する。逆に、ビット線ＢＬの電圧が下降すると、オペアンプの出力がＨレベルとなり、ビット線ＢＬの電圧が上昇する。
【００５５】
このような場合、ビット線ＢＬの電圧変化とオペアンプの動作との間（オペアンプの入出力の間）に位相差不整合が生じる可能性があり、位相差不整合が生じると、オペアンプの出力が発振する。その結果、読み出し精度が低下してしまう。また、このような位相差不整合による発振を防止するためには、オペアンプの調整精度が要求される。
【００５６】
これに対し、本実施の形態によれば、ビット線ＢＬ１〜ｎの電圧が下降した場合、ｎ型ＭＯＳトランジスタ１５４がオフするだけで、ビット線の電圧を上昇させることはない、これにより、オペアンプ１５１の発振を防止し、読み出し精度を向上させることができる。また、オペアンプの設計マージンが広がる。また、後述するように、オペアンプの高速化を図ることができる。
【００５７】
図７は、本実施の形態の効果を説明するための他の回路図である。図７に示す回路においては、センスアンプ１５０ａが、キャパシタ１５２と、ｎ型ＭＯＳトランジスタ１５４及び１５６と、ｐ型ＭＯＳトランジスタ１５８と、キャパシタ１６０とを有して構成されている。なお、その他の構成は図１の場合と同様であるため、その説明を省略する。
【００５８】
キャパシタ１５２は、その一方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されており、他方端がｎ型ＭＯＳトランジスタ１５４のゲートに接続されている。そして、キャパシタ１５２は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧の変化に基づいて、ｎ型ＭＯＳトランジスタ１５４のゲート電圧を変化させる。
【００５９】
ｎ型ＭＯＳトランジスタ１５４は、ソースが接地されており、ドレインがセンスアンプ１５０ａ（ノードＶｄ）の出力に接続されている。そして、ｎ型ＭＯＳトランジスタ１５４は、そのゲート電圧に基づいてオン又はオフし、さらに、オン時には、ゲート電圧に基づいて、ソース・ドレイン間の抵抗を制御する。
【００６０】
ｎ型ＭＯＳトランジスタ１５６は、ソースがｎ型ＭＯＳトランジスタ１５４のゲートに接続されており、ドレインに、ｎ型ＭＯＳトランジスタ１５４の閾値電圧付近の電圧Ｖｔｈが供給されている。そして、ｎ型ＭＯＳトランジスタ１５６は、ゲートに供給される信号ＰＲＥの電圧に基づいて、ｎ型ＭＯＳトランジスタのゲートをその閾値電圧付近に充電する。
【００６１】
ｐ型ＭＯＳトランジスタ１５８は、ソースに第２の電圧の一例である、強誘電体メモリ装置の動作電圧ＶＣＣが供給されており、ドレインがｎ型ＭＯＳトランジスタ１５４のドレインに接続されている。そして、ｐ型ＭＯＳトランジスタ１５８は、ゲートに供給される信号／ＰＲＥ（信号ＰＲＥの反転信号）に基づいて、ｎ型ＭＯＳトランジスタ１５４のドレインを電圧ＶＣＣに充電する。
【００６２】
キャパシタ１６０は、一方端がｎ型ＭＯＳトランジスタ１５４のドレインに接続されており、他方端がダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。そして、キャパシタ１６０は、ｎ型ＭＯＳトランジスタ１５４のドレイン電圧の変化に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧を変化させる。
【００６３】
かかる構成の回路においては、ｎ型ＭＯＳトランジスタ１５４のゲート電位が大きく上昇しないため、当該電位が“０”データ読み出し時に比べて上昇する“１”データ読み出し時であってもＶｄノードを急速に放電することが困難である。
【００６４】
そこで、ｎ型ＭＯＳトランジスタ１５４のサイズを大きくし、当該トランジスタのゲート電位が大きく上昇しなくてもＶｄノードを急速に放電するための放電能力を稼ぐことも考えられる。
【００６５】
しかしながら、ゲート容量が大きくなると負荷が重くなるので、更にゲート電位が上昇し難くなる。これを解決するためには、ｎ型ＭＯＳトランジスタ１５４のサイズに合わせてキャパシタ１５２も大きくすることでゲート容量増加分を相殺する必要がある。
【００６６】
また、この場合ビット線電位があまり上昇しない“０”データ読み出し時にもＶｄノードを急速に放電してしまい、"０“／"１“データの電位差が小さくなってしまう。さらには、Ｖｄノードの電位低下がゲート容量を介して伝わり、ゲート電位を低下させてしまう。これに対しても、キャパシタ１５２をさらに大きくするという対処方法が考えられるが、この対処方法では当該ゲート電位の低下を完全には相殺できない。
【００６７】
そして、キャパシタ１５２を大きくすると、パターン面積が増大するほか、ビット線負荷が重くなってビット線の上昇が小さくなり、ゲート電位の上昇が鈍るという現象が生じる。その結果、再びＶｄノードを急速に放電できなくなるという事態に陥る。
【００６８】
このように図７の回路においては、高速化が困難であるばかりか、無理に高速化しようとすると読み出しマージンまで低下させてしまい、高速化の要求の低いデバイスに用いる等、その適用範囲に制限があった。
【００６９】
これに対し、本実施の形態においては、オペアンプ１５１の出力によってｎ型ＭＯＳトランジスタ１５４のゲート電位を制御することとしたので、読み出しマージンを維持しつつ高速化を実現することができる。
【００７０】
ここで、本実施の形態において、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣには"０"が記憶されている。また、当該強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣよりも大きく設定している。このため、当該強誘電体キャパシタＣからダミービット線ＤＢＬに放出される電荷量は、"０"が記憶された強誘電体キャパシタＣからビット線ＢＬ１〜ｎに放出される電荷量よりも多い。従って、基準電圧発生部１７０のｐ型ＭＯＳトランジスタ１７２のゲートに、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが"０"である場合のドレイン電圧Ｖｄと、当該データが"１"である場合のドレイン電圧との間の電圧が印加される。このとき、基準電圧発生部１７０はｐ型ＭＯＳトランジスタ１７２に流れる電流を、基準電圧に変換して判定部１８０に供給する。
【００７１】
そして、判定部１８０は、ｐ型ＭＯＳトランジスタ１７２に流れる電流と、ｐ型ＭＯＳトランジスタ１８２に流れる電流とを比較して、メモリセルＭＣに記憶されたデータを判定する。具体的には、ｐ型ＭＯＳトランジスタ１８２のゲート電圧がｐ型ＭＯＳトランジスタ１７２のゲート電圧よりも高い場合、すなわち、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータが"０"である場合、ｐ型ＭＯＳトランジスタ１８２に流れる電流はｐ型ＭＯＳトランジスタ１７２に流れる電流より小さいため、判定部１８０の出力であるｐ型ＭＯＳトランジスタ１８２のドレイン電圧が接地電圧付近まで低下し、当該データが"１"である場合、ｐ型ＭＯＳトランジスタ１８２に流れる電流はｐ型ＭＯＳトランジスタ１７２に流れる電流より大きいため、当該ドレイン電圧はＶＣＣ付近まで上昇する（図２のＯＵＴ１、時刻ｔ４〜ｔ５参照）。以上の動作により、本実施の形態の強誘電体メモリ装置において、強誘電体キャパシタＣに記憶されたデータが読み出される。
【００７２】
図５にオペアンプの構成例を示す。図示するように、オペアンプは複数のＭＯＳトランジスタおよび抵抗により構成することができる。Ｉｎ＋は、＋入力、Ｉｎ−は、−入力、Ｏｕｔは、出力である。また、Ｖref０、Ｖref１およびＶref２は、基準電圧である。なお、当該回路は、オペアンプの一例にすぎず、係る構成に限定されるものではない。
【００７３】
また、本実施の形態においては、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を大きくして"０"を記憶しているが、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を小さくして"１"を記憶してもよい。また、ダミービット線ＤＢＬに接続された強誘電体キャパシタＣの面積を他の強誘電体キャパシタＣの面積と等しくし、ｐ型ＭＯＳトランジスタ１７２の駆動能力をｐ型ＭＯＳトランジスタ１８２の駆動能力より大きくする、あるいはｎ型ＭＯＳトランジスタ１７４の駆動能力をｎ型ＭＯＳトランジスタ１８４の駆動能力より小さくしてもよい。
【００７４】
また、ｎ型ＭＯＳトランジスタ１５４のソースを接地とし、ｐ型ＭＯＳトランジスタ１５８のソースをＶＣＣとしたが、前者が低電位かつ後者が高電位であり、前者と後者との間に電位差があればよい。また、ｐ型ＭＯＳトランジスタ１５８はノードＶｄをプリチャージする機能を有していればよいため、ｎ型ＭＯＳトランジスタであってもよい。
【００７５】
また、本実施の形態においては、いわゆる１Ｔ１Ｃ型のメモリセルを例に説明したが、２Ｔ２Ｃ型のメモリセルに適用してもよい。
【００７６】
＜実施の形態２＞
実施の形態１においては、図３に示したように、ビット線（ＢＬ“１”）の電圧のオペアンプ１５１による引き下げが２回の場合について説明したが、かかる回数に限定はなく、１回でも、３回以上でもよい。
【００７７】
ビット線の電圧のオペアンプ１５１による引き下げ回数を増やした場合には、ビット線ＢＬの電圧変動が小さくなるため、ＢＬ“１”とＢＬ“０”の電位差が小さくなる。その結果、ビット線ＢＬからノードＶｄへの電荷転送が“１”と“０”で同じように行われるため、メモリセルＭＣから放出された電荷の差がノードＶｄの電位差として正確に現れることで誤動作が少なくなるという効果を奏する。
【００７８】
これに対し、ビット線の電圧のオペアンプによる引き下げ回数を減らした場合には、ビット線ＢＬの電圧変動が大きくなるため、Ｖｄ“１”と、Ｖｄ“０”の電圧差が大きくなり（読み出しマージンが大きくなり）、読み出し速度が速くなるという効果を奏する。即ち、図３に示すように、オペアンプの入出力のタイムラグにより、ビット線ＢＬの電圧は、０Ｖを超えて負電位まで低下する。従って、ビット線ＢＬとプレート線ＰＬとの電圧差、すなわち、強誘電体キャパシタＣにかかる電圧を大きく保つことができるので、ビット線ＢＬに放出される電荷量を増加させることができ、また、電荷の放出速度を向上させることができる。その結果、“１”と“０”ビット線ＢＬに放出される電荷量の差が拡大して読み出しマージンが大きくなり、読み出し速度が速くなる。
【００７９】
ビット線の電圧のオペアンプによる引き下げ回数を減らすには、オペアンプの感度を低下させる、また、オペアンプの動作速度を低下させる、ｎＭＯＳの能力を落とすもしくはキャパシタの容量を小さくする等の手法が挙げられる。言い換えれば、オペアンプの感度を低下させ、また、オペアンプの動作速度を低下させ、ｎＭＯＳの能力を落とし、もしくはキャパシタの容量を小さくしても、読み出しマージンを大きくでき、読み出し速度を向上させることができる。
【００８０】
もちろん、オペアンプの感度を上げ、また、オペアンプの動作速度を向上させ、ｎＭＯＳの能力を向上させる、もしくはキャパシタの容量を大きくしてもよい。この場合は、前述した通り、誤動作が生じる可能性がオペアンプによる引き下げ回数が少ない場合に比べ小さくなる。但し、オペアンプによる引き下げ回数が少ない場合でも、誤動作の可能性は極めて小さく、通常の使用に支障はない。
【００８１】
＜実施の形態３＞
実施の形態１においては、ビット線ＢＬ１〜ｎと、ダミービット線ＤＢＬのすべてにセンスアンプ１５０を設けたが、切り替え回路を用いて、センスアンプ１５０を共通化してもよい。
【００８２】
図６は、本実施の形態の強誘電体メモリ装置を示す回路図である。なお、説明を分かりやすくするため、図６には、ビット線ＢＬと、センスアンプ１５０との関係を明示し、図１等を参照しながら実施の形態１において説明した、メモリセルアレイ、ワード線（制御部）、プレート線（制御部）、ｎ型ＭＯＳトランジスタ、基準電圧発生部、判定部を省略してある。
【００８３】
図６に示すように、ダミービット線ＤＢＬとビット線ＢＬ１〜８を一単位（ＢＵ１、ＢＵ２…）とし、各ビット線に接続されたｎ型ＭＯＳトランジスタＴＲ１、ＴＲ２によって、各ビット線と９個のセンスアンプ１５０との接続を切り替える。ｎ型ＭＯＳトランジスタＴＲ１、ＴＲ２は、それぞれＹＳ１、ＹＳ２信号で駆動される。ｎ型ＭＯＳトランジスタＴＲ１、ＴＲ２は、切り替え回路の一例であり、他の手段でビット線ＢＬとセンスアンプ１５０との接続を制御してもよい。また、一単位のビット線の本数、即ち、共有化するセンスアンプの個数は、適宜変更可能である。
【００８４】
このように、本実施の形態においては、センスアンプ１５０を共有化したので、センスアンプ１５０の占有面積を低減でき、強誘電体メモリ装置の高集積化もしくは縮小化を図ることができる。また、ビット線ＢＬ間にセンスアンプ１５０を配置する必要がなく、ビット線ＢＬ間隔を狭くすることができる。その結果、強誘電体メモリ装置の高集積化もしくは縮小化を図ることができる。
【００８５】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００８６】
【図１】実施の形態１の強誘電体メモリ装置を示す回路図である。
【図２】実施の形態１の強誘電体メモリ装置の動作を示すタイミングチャートである。
【図３】ビット線の電圧の変化とノードＶｄの電圧の変化を示すグラフである。
【図４】実施の形態１の効果を説明するための回路図である。
【図５】オペアンプの構成例を示す図である。
【図６】実施の形態３の強誘電体メモリ装置を示す回路図である。
【図７】実施の形態１の効果を説明するための他の回路図である。
【符号の説明】
【００８７】
１１０・・・メモリセルアレイ、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・ｎ型ＭＯＳトランジスタ、１５０、１５０ａ・・・センスアンプ、１５１・・・オペアンプ、１５４・・・ｎ型ＭＯＳトランジスタ、１５８・・・ｐ型ＭＯＳトランジスタ、１６０・・・キャパシタ、１７０・・・基準電圧発生部、１８０・・・判定部、２５１・・・オペアンプ、２６０・・・キャパシタ、ＢＬ１〜ｎ・・・ビット線、ＤＢＬ・・・ダミービット線、ＭＣ・・・メモリセル、ＯＵＴ１〜ｎ・・・出力、ＰＬ１〜ｍ・・・プレート線、ＴＲ、ＴＲ１、ＴＲ２・・・ｎ型ＭＯＳトランジスタ、Ｖｄ・・・ノード、ＷＬ１〜ｍ・・・ワード線
【図１】
2007172711.tif 000003
【図２】
2007172711.tif 000004
【図３】
2007172711.tif 000005
【図４】
2007172711.tif 000006
【図５】
2007172711.tif 000007
【図６】
2007172711.tif 000008
【図７】
2007172711.tif 000009