(57)【要約】【課題】単一メモリーセルに２ビットデータを保存してデバイス集積度を向上させ、プログラム操作にソース側注入効果を採用してメモリー効率だけでなくプログラム速度を向上させ、簡単な製造方法により製造コストを低減させるところの不揮発性メモリーとその製造方法および操作方法を提供する。【解決手段】複数のゲート構造と複数の電荷蓄積層と２つのドープト領域とを有する不揮発性メモリーが提供され、ゲート構造が基板上に配置されて直列接続され、電荷蓄積層が隣接する２つのゲート構造間にそれぞれ配置されて、ゲート構造および電荷蓄積層が１つのメモリーセル列を形成し、２つのドープト領域がメモリーセル列の両側において基板中に形成される。【選択図】図２Ｂ
2007134670.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリーであって：
複数の第１ゲート構造であり、基板上に配置されるもの；
複数対の電荷蓄積層であり、各対が前記第１ゲート構造の側壁に配置され、各第１ゲート構造および対応する電荷蓄積層が互いにギャップを介して配置されるもの；
複数の第２ゲート構造であり、それぞれが前記第１ゲート構造間の前記ギャップ中に配置され、前記第１ゲート構造、前記した複数対の電荷蓄積層ならびに前記第２ゲート構造が１つのメモリー列（memory column）を構成するもの；および
２つのドープト領域であり、それぞれが前記メモリー列の両側の前記基板中に配置されるもの
を含むものである不揮発性メモリー。
【請求項２】
請求項１の不揮発性メモリーであって、前記電荷蓄積層の材料が窒化シリコンまたはドープトポリシリコンを含むものである不揮発性メモリー。
【請求項３】
請求項１の不揮発性メモリーであって、前記電荷蓄積層が前記第１ゲート構造の前記側壁にＬ字形に形成されるものである不揮発性メモリー。
【請求項４】
請求項３の不揮発性メモリーであって、前記電荷蓄積層の材料が窒化シリコンまたはドープトポリシリコンを含むものである不揮発性メモリー。
【請求項５】
請求項１の不揮発性メモリーであって、前記電荷蓄積層および前記した複数のゲート構造がその間に第１誘電層をそれぞれ提供されるものである不揮発性メモリー。
【請求項６】
請求項５の不揮発性メモリーであって、前記第１誘電層が酸化シリコンを含むものである不揮発性メモリー。
【請求項７】
請求項１の不揮発性メモリーであって、前記電荷蓄積層および前記基板が第２誘電層をそれぞれ提供されるものである不揮発性メモリー。
【請求項８】
請求項７の不揮発性メモリーであって、前記第２誘電層の材料が酸化シリコンを含むものである不揮発性メモリー。
【請求項９】
請求項４の不揮発性メモリーであって、前記第１ゲート構造がそれぞれ：
第１ゲート誘電層であり、前記基板上に形成されるもの；
第１ゲートであり、前記第１ゲート誘電層上に形成されるもの；および
キャップ層であり、前記第１ゲート上に形成されるもの
を含み；および
前記第２ゲート構造がそれぞれ：
第２ゲート誘電層であり、前記基板上に形成されるもの；および
第２ゲートであり、前記第２ゲート誘電層上に形成されるもの
を含むものである不揮発性メモリー。
【請求項１０】
請求項９の不揮発性メモリーであって、前記第１ゲート誘電層および前記第２ゲート誘電層の材料が酸化シリコンを含むものである不揮発性メモリー。
【請求項１１】
請求項９の不揮発性メモリーであって、前記第１ゲートおよび前記第２ゲートの材料がドープトポリシリコンを含むものである不揮発性メモリー。
【請求項１２】
不揮発性メモリーの製造方法であって：
基板を提供すること；
前記基板上に複数の第１ゲート構造を形成することであり、２つの隣り合う前記第１ゲート構造がその間にギャップを有すること；
前記基板上にトンネル誘電層を形成すること；
前記第１ゲート構造の側壁に複数の電荷蓄積層を形成すること；
前記基板上に複数の第２ゲート構造を形成することであり、前記第２ゲート構造が前記第１ゲート構造間の前記ギャップを充填すること、および前記電荷蓄積層、前記第２ゲート構造ならびに前記第１ゲート構造が１つのメモリーセル列を構成すること；および
前記メモリーセル列に隣り合う前記基板中に２つのドープト領域を形成すること
を含むものである不揮発性メモリーの製造方法。
【請求項１３】
請求項１２の不揮発性メモリーの製造方法であって、前記基板に前記第１ゲート構造を形成するステップが：
前記基板上に第１ゲート誘電層を形成すること；
前記第１ゲート誘電層上に第１導電層を形成すること；
前記第１導電層上にキャップ層を形成すること；および
前記キャップ層、前記第１導電層ならびに前記第１ゲート誘電層をパターン化すること
を含むものである不揮発性メモリーの製造方法。
【請求項１４】
請求項１３の不揮発性メモリーの製造方法であって、前記第１ゲート誘電層の材料が酸化シリコンを含むものである不揮発性メモリーの製造方法。
【請求項１５】
請求項１２の不揮発性メモリーの製造方法であって、前記第１ゲート構造の側壁に複数の電荷蓄積層を形成するステップが：
前記基板上に第１誘電層および電荷蓄積材料層を形成すること；および
前記第１誘電層の一部ならびに前記電荷蓄積材料層の一部を異方性エッチングプロセスにより除去すること
を含むものである不揮発性メモリーの製造方法。
【請求項１６】
請求項１５の不揮発性メモリーの製造方法であって、前記電荷蓄積材料層の材料が窒化シリコンを含むものである不揮発性メモリーの製造方法。
【請求項１７】
請求項１５の不揮発性メモリーの製造方法であって、さらに、前記第１ゲート構造の側壁に前記電荷蓄積層を形成するステップの後に前記電荷蓄積層をパターン化して複数の電荷蓄積ブロックを形成することを含むものである不揮発性メモリーの製造方法。
【請求項１８】
請求項１７の不揮発性メモリーの製造方法であって、前記電荷蓄積ブロックの材料が窒化シリコンまたはドープトポリシリコンを含むものである不揮発性メモリーの製造方法。
【請求項１９】
請求項１２の不揮発性メモリーの製造方法であって、前記第１ゲート構造の側壁に複数の電荷蓄積ブロックを形成するステップが：
前記基板上に第１誘電層を形成すること；
前記基板上に電荷蓄積材料層を形成すること；
前記基板上に犠牲層を形成すること；
異方性エッチングプロセスにより前記犠牲層の一部を除去して、前記電荷蓄積材料層の表面に複数のスペーサーを形成すること；前記電荷蓄積材料層の一部および前記第１誘電層の一部を前記スペーサーをマスクとして使用して除去すること；および
前記スペーサーを除去すること
を含むものである不揮発性メモリーの製造方法。
【請求項２０】
請求項１９の不揮発性メモリーの製造方法であって、前記電荷蓄積層がＬ字形である不揮発性メモリーの製造方法。
【請求項２１】
請求項１９の不揮発性メモリーの製造方法であって、前記電荷蓄積層の材料が窒化シリコンを含むものである不揮発性メモリーの製造方法。
【請求項２２】
請求項１９の不揮発性メモリーの製造方法であって、さらに、前記第１ゲート構造の側壁に前記電荷蓄積層を形成するステップの後に前記電荷蓄積層をパターン化して複数の電荷蓄積ブロックを形成することを含むものである不揮発性メモリーの製造方法。
【請求項２３】
請求項２２の不揮発性メモリーの製造方法であって、前記電荷蓄積ブロックの材料が窒化シリコンまたはドープトポリシリコンを含むものである不揮発性メモリーの製造方法。
【請求項２４】
請求項１２の不揮発性メモリーの製造方法であって、前記トンネル誘電層の材料が酸化シリコンを含むものである不揮発性メモリーの製造方法。
【請求項２５】
請求項１２の不揮発性メモリーの製造方法であって、前記基板に前記第２ゲート構造を形成するステップが：
前記基板上に第２誘電層を形成すること；
前記第２ゲート誘電層上に第２導電層を形成して、前記第２導電層が前記ギャップを充填すること；および
前記第２導電層の一部を前記第１ゲート構造が露出されるまで除去すること
を含むものである不揮発性メモリーの製造方法。
【請求項２６】
請求項１２の不揮発性メモリーの製造方法であって、前記第２導電層の一部を除去するための方法が化学機械研磨プロセスを含むものである不揮発性メモリーの製造方法。
【請求項２７】
請求項１２の不揮発性メモリーの製造方法であって、前記第２ゲート誘電層の材料が酸化シリコンを含むものである不揮発性メモリーの製造方法。
【請求項２８】
請求項２５の不揮発性メモリーの製造方法であって、前記第１導電層および第２導電層の材料がドープトポリシリコンを含むものである不揮発性メモリーの製造方法。
【請求項２９】
不揮発性メモリーアレイを操作する方法であって、前記メモリーセルアレイが複数のメモリーセル列を含み、それぞれが基板に配置され直列接続された複数のゲート構造、前記ゲート構造間にそれぞれ配置された複数の電荷蓄積層を包括し、前記電荷蓄積層が２つごとに１対として形成され、第１ソース／ドレイン領域および第２ソース／ドレイン領域が前記メモリーセル列の両サイドにおいて前記基板中にそれぞれ配置され、複数のワード線が同一行中の前記ゲート構造に接続されているものであり、前記方法が：
プログラム操作期間において、第１電圧を選択したワード線に印加すること；
第２電圧を他の非選択ワード線に印加すること；
第３電圧を選択した前記メモリーセル列の前記第１ソース／ドレイン領域に印加すること；
第４電圧を選択した前記メモリーセル列の前記第２ソース／ドレイン領域に印加し、前記第１電圧が前記ゲート構造のしきい値電圧より大きいか等しいものであり、前記第２電圧が前記第１電圧より大きく、前記第４電圧が前記第３電圧より大きく、ソース／ドレイン注入により前記第２ソース／ドレイン領域側の選択した前記ワード線に隣接する前記電荷蓄積層をプログラムすること
を含むものである不揮発性メモリーアレイを操作する方法。
【請求項３０】
請求項２９の方法であって、前記第１電圧が約１．５Ｖ、前記第２電圧が約７Ｖ、前記第３電圧が約０Ｖ、前記第４電圧が約２．５Ｖである方法。
【請求項３１】
請求項２９の方法であって、さらに：消去操作期間において、第５電圧を前記ワード線に印加し、第６電圧を前記基板に印加して、前記電荷蓄積層から前記基板へ電子を注入するものであり、前記第５電圧および前記第６電圧間の電圧差がＦＮトンネル効果を誘発できること
を含むものである方法。
【請求項３２】
請求項３１の方法であって、前記電圧差が約−１２〜−２０Ｖである方法。
【請求項３３】
請求項３１の方法であって、前記第５電圧が約０Ｖ、前記第６電圧が約１２Ｖである方法。
【請求項３４】
請求項２９の方法であって、さらに：読み出し操作期間において、第７電圧を選択されたワード線に印加すること；
第８電圧を非選択の前記ワード線に印加すること；
第９電圧を選択された前記メモリーセル列の前記第１ソース／ドレイン領域に印加すること；
第１０電圧を選択された前記メモリーセル列の前記第２ソース／ドレイン領域に印加して、前記第２ソース／ドレイン領域側において選択された前記ワード線に隣接する前記電荷蓄積層を読み出すものであり、前記第９電圧が前記第１０電圧より大きく、前記第７電圧が前記ゲート構造のしきい値電圧より大きいか等しいけれど、前記第９電圧および前記第１０電圧間の前記電圧差より小さく、前記第８電圧が前記第７電圧より大きいこと
を含むものである方法。
【請求項３５】
請求項３４の方法であって、前記第７電圧が約３．５Ｖ、前記第８電圧が約７Ｖ、前記第９電圧が約１．５Ｖ、前記第１０電圧が約０Ｖである方法。
【請求項３６】
請求項２９の方法であって：
読み出し操作期間において、第１１電圧を選択されたワード線に印加すること；
第１２電圧を他の非選択ワード線に印加すること；
第１３電圧を選択された前記メモリーセル列の前記第２ソース／ドレイン領域に印加すること；
第１４電圧を前記メモリーセル列の前記第１ソース／ドレイン領域に印加して、前記第１ソース／ドレイン領域側において選択された前記ワード線に隣接する前記電荷蓄積層を読み出すものであり、前記第１３電圧が前記第１４電圧より大きく、前記第１１電圧が前記ゲート構造のしきい値電圧より大きいか等しいものであるけれど、前記第１３電圧および前記第１４電圧間の電圧差より小さく、前記第１２電圧が前記第１１電圧より大きいものであること
を含むものである方法。
【請求項３７】
請求項３６の方法であって、前記第１１電圧が約３．５Ｖ、前記第１２電圧が約７Ｖ、前記第１３電圧が約１．５Ｖ、前記第１４電圧が約０Ｖである方法。
【請求項３８】
不揮発性メモリーアレイの操作方法であって、前記メモリーセルアレイが：
複数のメモリーセル列であり、それぞれが基板上に配置された複数の第１ゲート構造を包括し、ギャップが２つの隣り合う前記第１ゲート構造間に配置され、複数の第２ゲート構造が前記第１ゲート構造間の前記ギャップ中に配置され、複数の電荷蓄積層が前記第１ゲート構造および前記第２ゲート構造間にそれぞれ配置され、前記電荷蓄積層の各底辺部分が対応する第１ゲート構造ならびに前記基板間に挟まれ、第１ソース／ドレイン領域および第２ソース／ドレイン領域が前記メモリーセル列の両サイドにおいて前記基板中に配置され、複数のワード線が同一行中の前記第１ゲート構造に接続され、複数の選択ゲート線が同一行中の前記第２ゲート構造に接続されるものを含み、前記方法が：
プログラム操作期間において、第１電圧を選択されたワード線に印加すること；
第２電圧を他の非選択ワード線および前記選択ゲート線に印加すること；
第３電圧を前記した選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加すること；
第４電圧を前記した選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加すること；そのうち、前記第１電圧が前記第１ゲート構造の前記しきい値電圧より大きいか等しく、前記第２電圧が前記第１電圧より大きいこと；前記第４電圧が前記第３電圧より大きく、前記第２ソース／ドレイン領域側において前記した選択されたワード線に隣接する前記電荷蓄積層がソース側注入によりプログラムされることを含むものである方法。
【請求項３９】
請求項３８の方法であって、前記第１電圧が約１．５Ｖ、前記第２電圧が約９Ｖ、前記第３電圧が約０Ｖ、前記第４電圧が約３．５Ｖである方法。
【請求項４０】
請求項３８の方法であって、さらに：
プログラム操作期間において、第５電圧を選択されたワード線に印加すること；
第６電圧を他の非選択ワード線および前記選択ゲート線に印加すること；
第７電圧を前記した選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加すること；
第８電圧を前記した選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加すること；そのうち、前記第５電圧が前記第１ゲート構造の前記しきい値電圧より大きいか等しく、前記第６電圧が前記第５電圧より大きく、前記第８電圧が前記第７電圧より大きく、前記第１ソース／ドレイン領域側において前記した選択されたワード線に隣接する前記電荷蓄積層がソース側注入によりプログラムされることを含むものである方法。
【請求項４１】
請求項４０の方法であって、前記第５電圧が約１．５Ｖ、前記第６電圧が約９Ｖ、前記第７電圧が約０Ｖ、前記第８電圧が約３．５Ｖである方法。
【請求項４２】
請求項３８の方法であって、さらに：
消去操作期間において、第９電圧を前記ワード線および前記選択ゲート線に印加し、第１０電圧を前記基板に印加して、電子を前記電荷蓄積層から前記基板へ注入し、そのうち、前記第９電圧および前記第１０電圧間の電圧差がＦＮトンネル効果を誘発することができることを含むものである方法。
【請求項４３】
請求項４２の方法であって、前記電圧差が約−１２〜−２０Ｖである方法。
【請求項４４】
請求項４２の方法であって、前記第９電圧が約０Ｖ、前記第１０電圧が約１２Ｖである方法。
【請求項４５】
請求項３８の方法であって：
読み出し操作期間において、第１１電圧を選択されたワード線に印加すること；
第１２電圧を他の非選択ワード線および前記選択ゲート線に印加すること；
第１３電圧を前記した選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加すること；
第１４電圧を前記した選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加して、前記ソース／ドレイン領域側において前記選択されたワード線に隣接する前記電荷蓄積層を読み出すことを含み、そのうち、前記第１３電圧が前記第１４電圧より大きく、前記第１１電圧が前記電荷蓄積層がプログラムされる前の前記ゲート構造のしきい値電圧より大きいか等しいけれども、前記電荷蓄積層がプログラムされた後の前記ゲート構造のしきい値電圧より小さく、前記第１２電圧が前記第１１電圧より大きいものである方法。
【請求項４６】
請求項４５の方法であって、前記第１１電圧が約２．５Ｖ、前記第１２電圧が約６Ｖ、前記第１３電圧が約１．５Ｖ、前記第１４電圧が約０Ｖである方法。
【請求項４７】
請求項３８の方法であって：
読み出し操作期間において、第１５電圧を選択されたワード線に印加すること；
第１６電圧をその他の非選択ワード線および前記選択ゲート線に印加すること；
第１７電圧を前記選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加すること；
第１８電圧を前記選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加して、前記選択されたワード線に隣接し、かつ前記第２ソース／ドレイン領域に隣接する前記選択されたワード線側で前記電荷蓄積層を読み出すものであり、そのうち、前記第１７電圧が前記第１８電圧より大きく、前記第１５電圧が前記電荷蓄積層がプログラムされる前の前記ゲート構造のしきい値電圧より大きいか等しいけれども、前記電荷蓄積層がプログラムされた後の前記ゲート構造のしきい値電圧より小さく、前記第１６電圧が前記第１５電圧よりも大きいことを含むものである方法。
【請求項４８】
請求項４７の方法であって、前記第１５電圧が約２．５Ｖ、前記第１６電圧が約６Ｖ、前記第１７電圧が約１．５Ｖ、前記第１８電圧が約０Ｖである方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスに関し、特に、不揮発性メモリーとその製造方法および操作方法に関する。
【背景技術】
【０００２】
各種の不揮発性メモリー製品中で、ＥＥＰＲＯＭがパーソナルコンピューターおよび電子機器において多数回にわたるデータの保存／読み出し／消去という優位性を備え、かつ保存されたデータが回路オフ時に失われないためにメモリーデバイスとして広く使用されている。
【０００３】
典型的なＥＥＰＲＯＭにおいて、ドープトポリシリコン（doped polysilicon）がフローティングゲート（floating gate）および制御ゲート（control gate）を製作するために使用される。また、典型的なＥＥＰＲＯＭが過度消去した時のデータエラー問題を回避するために、選択ゲート（select gate）が更に制御ゲートおよびフローティングゲートの側壁ならびに基板上に配置されて、分離ゲート（Split-gate）として形成される。
【０００４】
さらに、従来技術において、電荷捕捉層（charge trapping layer）がポリシリコン・フローティングゲートに替わるものとして使用される。電荷捕捉層は、例えば、窒化シリコンで作られる。窒化シリコン電荷捕捉層は、通常、頂部表面および底部平面にそれぞれ酸化シリコン層を有し、酸化−窒化−酸化（oxide-nitride-oxide = ONO）複合層を形成する。分離ゲート構造を有するＥＥＰＲＯＭは、米国特許第5930631号に開示されている。しかし、分離ゲート構造は、それが大きな分離ゲート領域を必要とするため、大きなサイズのメモリーセルを有するものである。従って、スタックトゲート（stacked gate）を有するＥＥＰＲＯＭのメモリーセルのそれよりメモリーセルのサイズが大きくなり、デバイス集積度を増大させることができないと言う問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方、ＮＡＮＤ型アレイが各メモリーセルを直列接続するために使われるため、その集積度は、ＮＯＲ型アレイのそれよりも大きい。従って、もしも分離ゲート・フラッシュメモリーセルアレイがＮＡＮＤ型アレイ構造に製作されれば、デバイスがよりコンパクトなものとなる。しかし、ＮＡＮＤ型アレイにおける書き込み及び読み出しの手続は複雑であり、ＮＡＮＤ型アレイにおいて多くのメモリーセルが直列接続されて、メモリーセルの読み出し電流が小さく、メモリーセルの操作速度が遅く、デバイス効率を増大できないという問題を招来する。
【０００６】
そこで、この発明の目的は、不揮発性メモリーとその製造方法および操作方法を提供することにある。このような不揮発性メモリーは、単一メモリーセルに２ビットデータを保存するため、デバイスの集積度を向上させる。
【０００７】
この発明の別な目的は、不揮発性メモリーとその製造方法および操作方法を提供することにある。このような不揮発性メモリーは、プログラム操作にソース側注入効果（Effect of Source-Side Injection）を採用できるので、メモリー効率だけでなくプログラム速度を向上させる。
【０００８】
この発明のさらに別な目的は、不揮発性メモリーとその製造方法および操作方法を提供することにある。このような不揮発性メモリーの製造方法は、簡単であるので、製造コストを低減させる。
【課題を解決するための手段】
【０００９】
この発明は、不揮発性メモリーを提出するものであって、複数のゲート構造および複数の電荷蓄積層、ならびに２つのドープト領域を含む。複数のゲート構造が基板上に直列配置される。複数の電荷蓄積層が隣り合うゲート構造間にそれぞれ形成される。電荷蓄積層およびゲート構造がメモリーセル列を構成し、電荷蓄積層が対として配列される。２つのドープト領域メモリー列両側の基板中に配置される。
【００１０】
上記不揮発性メモリー中、ゲート構造が複数の第１ゲート構造および複数の第２ゲート構造を含む。複数の第１ゲート構造が基板上に形成され、２つの隣接する第１ゲート構造間にギャップが提供される。複数の第２ゲート構造が第１ゲート構造間に形成されて、ギャップを充填する。
【００１１】
上記不揮発性メモリー中、電荷蓄積層は、第１ゲート構造の側壁にスペーサーとして形成される。
【００１２】
上記不揮発性メモリー中、電荷蓄積層は、第１ゲート構造の側壁にＬ字形に形成される。
【００１３】
上記不揮発性メモリー中、電荷蓄積層および第１ゲート構造は、その間に第１誘電層をそれぞれ提供される。第１誘電層の材料が酸化シリコンを含む。
【００１４】
上記不揮発性メモリー中、電荷蓄積層および基板は、その間に第２誘電層をそれぞれ提供される。第２誘電層の材料が酸化シリコンを含む。
【００１５】
上記不揮発性メモリー中、各第１ゲート構造が基板上に形成された第１ゲート誘電層、第１ゲート誘電層上に形成された第１ゲートおよび第１ゲート上に形成されたキャップ層を含む。各第２ゲート構造が基板上に形成された第２ゲート誘電層および第２ゲート誘電層上に形成された第２ゲートを含む。第１ゲート誘電層および第２ゲート誘電層の材料が酸化シリコンを含む。第１ゲートならびに第２ゲートの材料がドープトポリシリコンを含む。
【００１６】
上記不揮発性メモリー中、電荷蓄積層の材料が窒化シリコンまたはドープトポリシリコンを含む。
【００１７】
この発明の不揮発性メモリー中、ゲート構造（第１および第２ゲート構造）ならびに電荷蓄積層がその間にいかなるギャップもなく一緒に直列接続されてメモリーセル列を形成されるので、メモリーセル列の集積度を向上させる。しかも、ゲート構造（第１および第２ゲート構造）間の電荷蓄積層が１ビットデータを保存できる。
【００１８】
また、第２ゲート構造のゲート長さが第１ゲート構造間のギャップ距離に依存する。従って、第２ゲート構造のゲート長さが第１ゲート構造間のギャップ距離を低減することにより低減され、デバイス集積度が向上する。
【００１９】
さらに、もしも電荷蓄積層がＬ字形の断面を有し、かつ電荷蓄積層の一部が第２ゲート構造および基板間にあれば、不揮発性メモリーの消去操作期間に第２ゲート構造ならびに基板間に垂直電場が発生して、消去効率を向上させる。
【００２０】
この発明は、不揮発性メモリーの製造方法を提供するものである。基板が先ず提供される。複数の第１ゲート構造が基板上に形成され、隣接する２つの第１ゲート構造がその間にギャップを有する。複数の電荷蓄積層がトンネル誘電層が基板上に形成された後で第１ゲート構造の側壁上に形成される。複数の第２ゲート構造が基板上に形成され、第１ゲート構造間のギャップが充填される。電荷蓄積層、第２ゲート構造および第１ゲート構造がメモリーセル列を構成する。次に、２つのドープト領域がメモリーセル列に隣り合う基板中に形成される。
【００２１】
上記不揮発性メモリーの製造方法中、基板上に第１ゲート構造を形成するステップが基板上に第１ゲート誘電層を形成すること；そして、第１ゲート誘電層上に第１導電層を形成すること；第１導電層上にキャップ層を形成すること；およびキャップ層、第１導電層ならびに第１ゲート誘電層をパターン化することを含む。
【００２２】
上記不揮発性メモリーの製造方法中、第１ゲート誘電層の材料が酸化シリコンを含む。
【００２３】
上記不揮発性メモリーの製造方法中、第１ゲート構造の側壁に複数の電荷蓄積層を形成するステップが基板上に第１ゲート誘電層および電荷蓄積材料層を形成すること；そして、異方性エッチングプロセスを介して第１ゲート誘電層の一部ならびに電荷蓄積材料層の一部を除去することを含む。電荷蓄積層の材料が窒化シリコンを含む。
【００２４】
上記不揮発性メモリーの製造方法が更に第１ゲート構造の側壁に電荷蓄積層を形成するステップの後に電荷蓄積層をパターン化して複数の電荷蓄積ブロックを形成することを含む。電荷蓄積ブロックの材料が窒化シリコンまたはドープトポリシリコンを含む。
【００２５】
上記不揮発性メモリーの製造方法中、第１ゲート構造の側壁に複数の電荷蓄積ブロックを形成するステップが：基板に第１誘電層を形成すること；基板に電荷蓄積材料層を形成すること；基板に犠牲層を形成すること；異方性エッチングプロセスにより前記犠牲層の一部を除去して、前記電荷蓄積材料層の表面に複数のスペーサーを形成すること；前記電荷蓄積材料層の一部および前記第１誘電層の一部を前記スペーサーをマスクとして使用して除去すること；および前記スペーサーを除去することを含む。
【００２６】
上記不揮発性メモリーの製造方法中、電荷蓄積層がＬ字形である。電荷蓄積層の材料が窒化シリコンを含む。
【００２７】
上記不揮発性メモリーの製造方法が更に第１ゲート構造の側壁に電荷蓄積層を形成するステップの後に電荷蓄積層をパターン化して複数の電荷蓄積ブロックを形成することを含む。電荷蓄積ブロックの材料が窒化シリコンまたはドープトポリシリコンを含む。
【００２８】
上記不揮発性メモリーの製造方法中、トンネル誘電層の材料が酸化シリコンを含む。
【００２９】
上記不揮発性メモリーの製造方法中、基板上に第２ゲート構造を形成するステップが基板上に第２ゲート誘電層を形成すること；第２ゲート誘電層上に第２導電層を形成して、ギャップを充填すること；第１ゲート構造が露出するまで第２導電層の一部を削除することを含む。
【００３０】
上記不揮発性メモリーの製造方法中、第２導電層の一部を除去する方法が化学機械研磨プロセスを含む。第２ゲート誘電層の材料が酸化シリコンを含む。
【００３１】
上記不揮発性メモリーの製造方法中、第１導電層および第２導電層の材料がドープトポリシリコンを含む。
【００３２】
この発明の不揮発性メモリーの製造方法により、メモリーアレイの集積度が向上でき、第１ゲート構造、電荷蓄積層および第２ゲート構造がその間にいかなるギャップもなしに直列接続される。さらに、この発明の不揮発性メモリーを形成するステップは簡単であり、従来プロセスと比較すると、製造コストを低減する。
【００３３】
この発明は、メモリーセルアレイに適した不揮発性メモリーの操作方法を提供する。メモリーセルアレイが複数のメモリーセル列を含み、それぞれが基板に配置され直列接続された複数のゲート構造、ゲート構造間にそれぞれ配置された複数の電荷蓄積層を包括し、電荷蓄積層が２つごとに１対として形成され、第１ソース／ドレイン領域および第２ソース／ドレイン領域がメモリーセル列の両サイドにおいて前記基板中にそれぞれ配置され、複数のワード線が同列中の前記ゲート構造に接続されているものであり、方法が：プログラム操作期間において、第１電圧を選択したワード線に印加すること；第２電圧を他の非選択ワード線に印加すること；第３電圧を選択したメモリーセル列の第１ソース／ドレイン領域に印加すること；第４電圧を選択したメモリーセル列の第２ソース／ドレイン領域に印加し、第１電圧がゲート構造のしきい値電圧より大きいか等しいものであり、第２電圧が第１電圧より大きく、第４電圧が第３電圧より大きく、ソース側注入により第２ソース／ドレイン領域側の選択したワード線に隣接する電荷蓄積層をプログラムすることを含むものである。
【００３４】
上記不揮発性メモリーの操作方法中、第１電圧が約１．５Ｖ、第２電圧が約７Ｖ、第３電圧が約０Ｖ、第４電圧が約２．５Ｖである。
【００３５】
上記不揮発性メモリーの操作方法中、消去操作期間において、第５電圧をワード線に印加し、第６電圧を基板に印加して、電荷蓄積層から前記基板へ電子を注入するものであり、第５電圧および第６電圧間の電圧差がＦＮトンネル効果を誘発できることを含む。
【００３６】
上記不揮発性メモリーの操作方法中、電圧差が約−１２〜−２０Ｖである。第５電圧が約０Ｖ、第６電圧が約１２Ｖである。
【００３７】
上記不揮発性メモリーの操作方法中、読み出し操作において、第７電圧を選択されたワード線に印加すること；第８電圧を非選択の前記ワード線に印加すること；第９電圧を選択された前記メモリーセル列の前記第１ソース／ドレイン領域に印加すること；第１０電圧を選択された前記メモリーセル列の前記第２ソース／ドレイン領域に印加して、前記第２ソース／ドレイン領域側において選択された前記ワード線に隣接する前記電荷蓄積層を読み出すものであり、前記第９電圧が前記第１０電圧より大きく、前記第７電圧が前記ゲート構造のしきい値電圧より大きいか等しいけれど、前記第９電圧および前記第１０電圧間の前記電圧差より小さく、前記第８電圧が前記第７電圧より大きいことを含む。
【００３８】
上記不揮発性メモリーの操作方法中、前記第７電圧が約３．５Ｖ、前記第８電圧が約７Ｖ、前記第９電圧が約１．５Ｖ、前記第１０電圧が約０Ｖである。
【００３９】
上記不揮発性メモリーの操作方法中、読み出し操作期間において、第１１電圧を選択されたワード線に印加すること；第１２電圧を他の非選択ワード線に印加すること；第１３電圧を選択された前記メモリーセル列の前記第２ソース／ドレイン領域に印加すること；第１４電圧を前記メモリーセル列の前記第１ソース／ドレイン領域に印加して、前記第１ソース／ドレイン領域側において選択された前記ワード線に隣接する前記電荷蓄積層を読み出すものであり、前記第１３電圧が前記第１４電圧より大きく、前記第１１電圧が前記ゲート構造のしきい値電圧より大きいか等しいものであるけれど、前記第１３電圧および前記第１４電圧間の電圧差より小さく、前記第１２電圧が前記第１１電圧より大きいものであることを含む。
【００４０】
上記不揮発性メモリーの操作方法中、前記第１１電圧が約３．５Ｖ、前記第１２電圧が約７Ｖ、前記第１３電圧が約１．５Ｖ、前記第１４電圧が約０Ｖである。
【００４１】
この発明の不揮発性メモリーの操作方法において、ソース側注入効果が単一メモリーセルの単一ビットユニット中でメモリーセルをプログラムするために使用され、ＦＮトンネル効果がメモリーセルを消去するために使用される。従って、電子注入効率が高く、操作期間中のメモリーセル電流を低減すると同時に、操作速度を向上させるから、電流消費が少なく、チップ全体の電力消費が有効に低減される。
【００４２】
この発明は、メモリーセルアレイに適した不揮発性メモリーの操作方法を提供するものであって、前記メモリーセルアレイが：複数のメモリーセル列であり、それぞれが基板上に配置された複数の第１ゲート構造を包括し、ギャップが２つの隣り合う前記第１ゲート構造間に配置され、複数の第２ゲート構造が前記第１ゲート構造間の前記ギャップ中に配置され、複数の電荷蓄積層が前記第１ゲート構造および前記第２ゲート構造間にそれぞれ配置され、前記電荷蓄積層の各底辺部分が対応する第１ゲート構造ならびに前記基板間に挟まれ、第１ソース／ドレイン領域および第２ソース／ドレイン領域が前記メモリーセル列の両サイドにおいて前記基板中に配置され、複数のワード線が同一行中の前記第１ゲート構造に接続され、複数の選択ゲート線が同一行中の前記第２ゲート構造に接続されるものを含み、前記方法が：プログラム操作期間において、第１電圧を選択されたワード線に印加すること；第２電圧を他の非選択ワード線および前記選択ゲート線に印加すること；第３電圧を前記した選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加すること；第４電圧を前記した選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加すること；そのうち、前記第１電圧が前記第１ゲート構造の前記しきい値電圧より大きいか等しく、前記第２電圧が前記第１電圧より大きいこと；前記第４電圧が前記第３電圧より大きく、前記第２ソース／ドレイン領域側において前記した選択されたワード線に隣接する前記電荷蓄積層がソース側注入によりプログラムされることを含むものである。
【００４３】
上記不揮発性メモリーの操作方法中、前記第１電圧が約１．５Ｖ、前記第２電圧が約９Ｖ、前記第３電圧が約０Ｖ、前記第４電圧が約３．５Ｖである。
【００４４】
上記不揮発性メモリーの操作方法中、プログラム操作期間において、第５電圧を選択されたワード線に印加すること；第６電圧を他の非選択ワード線および前記選択ゲート線に印加すること；第７電圧を前記した選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加すること；第８電圧を前記した選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加すること；そのうち、前記第５電圧が前記第１ゲート構造の前記しきい値電圧より大きいか等しく、前記第６電圧が前記第５電圧より大きく、前記第８電圧が前記第７電圧より大きく、前記第１ソース／ドレイン領域側において前記した選択されたワード線に隣接する前記電荷蓄積層がソース側注入によりプログラムされることを含む。
【００４５】
上記不揮発性メモリーの操作方法中、前記第５電圧が約１．５Ｖ、前記第６電圧が約９Ｖ、前記第７電圧が約０Ｖ、前記第８電圧が約３．５Ｖである。
【００４６】
消去操作期間において、第９電圧を前記ワード線および前記選択ゲート線に印加し、第１０電圧を前記基板に印加して、電子を前記電荷蓄積層から前記基板へ注入し、そのうち、前記第９電圧および前記第１０電圧間の電圧差がＦＮトンネル効果を誘発することができることを含む。
【００４７】
上記不揮発性メモリーの操作方法中、前記電圧差が約−１２〜−２０Ｖである。前記第９電圧が約０Ｖ、前記第１０電圧が約１２Ｖである。
【００４８】
上記不揮発性メモリーの操作方法中、読み出し操作期間において、第１１電圧を選択されたワード線に印加すること；第１２電圧を他の非選択ワード線および前記選択ゲート線に印加すること；第１３電圧を前記した選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加すること；第１４電圧を前記した選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加して、前記ソース／ドレイン領域側において前記選択されたワード線に隣接する前記電荷蓄積層を読み出すことを含み、そのうち、前記第１３電圧が前記第１４電圧より大きく、前記第１１電圧が前記電荷蓄積層がプログラムされる前の前記ゲート構造のしきい値電圧より大きいか等しいけれども、前記電荷蓄積層がプログラムされた後の前記ゲート構造のしきい値電圧より小さく、前記第１２電圧が前記第１１電圧より大きいものである。
【００４９】
上記不揮発性メモリーの操作方法中、前記第１１電圧が約２．５Ｖ、前記第１２電圧が約６Ｖ、前記第１３電圧が約１．５Ｖ、前記第１４電圧が約０Ｖである。
【００５０】
上記不揮発性メモリーの操作方法中、読み出し操作期間において、第１５電圧を選択されたワード線に印加すること；第１６電圧をその他の非選択ワード線および前記選択ゲート線に印加すること；第１７電圧を前記選択されたメモリーセル列の前記第２ソース／ドレイン領域に印加すること；第１８電圧を前記選択されたメモリーセル列の前記第１ソース／ドレイン領域に印加して、前記選択されたワード線に隣接し、かつ前記第２ソース／ドレイン領域に隣接する前記選択されたワード線側で前記電荷蓄積層を読み出すものであり、そのうち、前記第１７電圧が前記第１８電圧より大きく、前記第１５電圧が前記電荷蓄積層がプログラムされる前の前記ゲート構造のしきい値電圧より大きいか等しいけれども、前記電荷蓄積層がプログラムされた後の前記ゲート構造のしきい値電圧より小さく、前記第１６電圧が前記第１５電圧よりも大きいことを含むものである。
【００５１】
上記不揮発性メモリーの操作方法中、前記第１５電圧が約２．５Ｖ、前記第１６電圧が約６Ｖ、前記第１７電圧が約１．５Ｖ、前記第１８電圧が約０Ｖである。
【００５２】
この発明の不揮発性メモリーの操作方法において、ソース側注入効果が単一メモリーセルの単一ビットユニット中でメモリーセルをプログラムするために使用され、ＦＮトンネル効果がメモリーセルを消去するために使用される。従って、電子注入効率が高く、操作期間中のメモリーセル電流を低減すると同時に、操作速度を向上させるから、電流消費が少なく、チップ全体の電力消費が有効に低減される。
【発明の効果】
【００５３】
この発明の提供する不揮発性メモリーは、デバイスの集積度を向上させ、その製造方法は、簡単であるので、製造コストを低減させ、その操作方法は、プログラム操作にソース側注入効果（Effect of Source-Side Injection）を採用できるので、メモリー効率だけでなくプログラム速度を向上させる。また、その操作方法において、ソース側注入効果が単一メモリーセルの単一ビットユニット中でメモリーセルをプログラムするために使用され、ＦＮトンネル効果がメモリーセルを消去するために使用される。従って、電子注入効率が高く、操作期間中のメモリーセル電流を低減すると同時に、操作速度を向上させるから、電流消費が少なく、チップ全体の電力消費が有効に低減される。
【発明を実施するための最良の形態】
【００５４】
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
【００５５】
図１Ａは、この発明にかかる不揮発性メモリーの好適な実施形態を示す平面図である。図１Ｂは、この発明にかかる不揮発性メモリーの好適な実施形態を示す構造断面図であり、図１Ｂは、図１Ａ中のＡ−Ａ′線に沿って示した断面図である。
【００５６】
図１Ａにおいて、この発明の不揮発性メモリーは、基板２００、複数のゲート線ＧＬ１−ＧＬ９、複数の電荷蓄積層Ｃ１１−Ｃ３８および複数のソース／ドレイン領域ＳＤ１１−ＳＤ３２を含む。
【００５７】
基板２００は、例えば、シリコン基板である。少なくとも１つの素子分離構造２０２が、例えば、基板２００上に能動領域２０４を定義するために形成される。能動領域２０４は、例えば、ストリップ状であり、Ｘ方向に延伸される。複数のゲート線ＧＬ１−ＧＬ９は、基板２００上に形成され、例えば、並列にＹ方向に延伸される。ゲート線ＧＬ１−ＧＬ９と能動領域２０４との交差部位は、例えば、ゲート構造として形成される。電荷蓄積層Ｃ１１−Ｃ３８は、例えば、隣り合う２つのゲート構造間に形成される。方向Ｘ（列方向）において、能動領域２０４上のゲート構造および電荷蓄積層Ｃ１１−Ｃ３８は、いかなるギャップも無しに直列接続されてメモリーセル列Ｒ１−Ｒ３を構成している。Ｙ方向（行方向）において、能動領域２０４上のゲート構造は、ゲート線ＧＬ１−ＧＬ９によって直列接続されている。ソース／ドレイン領域ＳＤ１１−ＳＤ３２は、例えば、メモリーセル列Ｒ１−Ｒ３に隣り合う基板２００中に形成されている。
【００５８】
次に、この発明にかかる不揮発性メモリーの構造をメモリーセル列Ｒ１を一例として説明する。
【００５９】
図１Ａと図１Ｂとにおいて、この発明にかかる不揮発性メモリーの構造は、基板２００と、複数の第１ゲート構造２０６ａ−２０６ｅと複数の第２ゲート構造２０８ａ−２０８ｄ（複数のゲート線ＧＬ１−ＧＬ９から構成される複数のゲート構造は、第１ゲート構造２０６ａ−２０６ｅおよび第２ゲート構造２０８ａ−２０８ｄを含む）と、複数の電荷蓄積層Ｃ１１−Ｃ３８と、誘電層２１０と、ソース／ドレイン領域ＳＤ１１とソース／ドレイン領域ＳＤ１２とを含む。
【００６０】
基板２００は、例えば、シリコン基板である。基板２００は、Ｐ型基板またはＮ型基板とすることができる。素子分離構造２０２は、能動領域２０４を定義するために基板２００中に形成される。
【００６１】
第１ゲート構造２０６ａ−２０６ｅは、基板２００上に形成され、それぞれが例えばゲート誘電層２１２とゲート２１４とキャップ層２１６とを含む。ゲート誘電層２１２は、例えば、基板２００上に形成される。ゲート２１４は、例えば、ゲート誘電層２１２上に形成される。キャップ層２１６は、例えば、ゲート２１４上に形成される。ゲート誘電層２１２は、例えば、酸化シリコンからなる。ゲート２１４は、例えば、ドープトポリシリコンからなる。キャップ層２１６は、例えば、酸化シリコンからなる。
【００６２】
第２ゲート構造２０８ａ−２０８ｄは、基板２００上および隣接する第１ゲート構造２０６ａ−２０６ｅ間に形成される。各第２ゲート構造２０８ａ−２０８ｄは、例えば、ゲート誘電層２１８とゲート２２０とをそれぞれ含む。ゲート２２０は、例えば、ゲート誘電層２１８上に形成される。ゲート誘電層２１８は、例えば、酸化シリコンよりなる。ゲート２２０は、例えば、ドープトポリシリコンからなる。
【００６３】
複数の電荷蓄積層Ｃ１１−Ｃ１８は、例えば、第１ゲート構造２０６ａ−２０６ｅおよび第２ゲート構造２０８ａ−２０８ｄ間にそれぞれ形成される。さらに、電荷蓄積層は、隣接する第１ゲート構造２０６ａ−２０６ｅ間に対になるよう配列される。電荷蓄積層Ｃ１１−Ｃ１８の材料は、導電材料（例えば、ドープトポリシリコン）または電荷捕捉材料（charge trapping material  例えば、窒化シリコン）を含む。電荷蓄積層Ｃ１１−Ｃ１８がドープトポリシリコンからなる時、電荷蓄積層Ｃ１１−Ｃ１８は、例えば、ブロック状であり、能動領域２０４上の第１ゲート構造２０６ａ−２０６ｅおよび第２ゲート構造２０８ａ−２０８ｄ間にのみ配置される。電荷蓄積層Ｃ１１−Ｃ１８が窒化シリコンからなる時、電荷蓄積層Ｃ１１−Ｃ１８は、例えば、ストリップ状（strip-like）、即ち電荷蓄積層Ｃ１１，Ｃ２１，Ｃ３１が互いに切断されることのない１つの窒化シリコンである。電荷蓄積層Ｃ１１−Ｃ１８は、ゲート線ＧＬ１−ＧＬ９全体間に位置する。電荷蓄積層Ｃ１１−Ｃ１８は、第１ゲート構造２０６ａ−２０６ｅの側壁上のスペーサーとして形成することができる。電荷蓄積層Ｃ１１−Ｃ１８およびゲート２２０間のゲート誘電層２１８は、ゲート２２０から電荷蓄積層Ｃ１１−Ｃ１８を分離する分離層として使用される。
【００６４】
誘電層２１０は、例えば、第１ゲート構造２０６ａ−２０６ｅおよび電荷蓄積層Ｃ１１−Ｃ１８間と基板２００ならびに電荷蓄積層Ｃ１１−Ｃ１８間とに形成される。第１ゲート構造２０６ａ−２０６ｅおよび電荷蓄積層Ｃ１１−Ｃ１８間の誘電層２１０は、電荷蓄積層Ｃ１１−Ｃ１８から第１ゲート構造２０６ａ−２０６ｅを分離するための分離層として使用される。基板２００ならびに電荷蓄積層Ｃ１１−Ｃ１８間の誘電層２１０は、トンネル誘電層として使用される。誘電層２１０は、例えば、酸化シリコンからなる。
【００６５】
第１ゲート構造２０６ａ−２０６ｅと第２ゲート構造２０８ａ−２０８ｄと電荷蓄積層Ｃ１１−Ｃ１８とは、その間にいかなるギャップも無しに一緒に接続されてメモリーセル列Ｒ１を構成する。
【００６６】
ソース／ドレイン領域ＳＤ１１およびソース／ドレイン領域ＳＤ１２は、例えば、メモリーセル列Ｒ１に隣接する基板２００中にそれぞれ形成される。ソース／ドレイン領域ＳＤ１１およびソース／ドレイン領域ＳＤ１２は、例えば、ｎ型ドープト領域またはｐ型ドープト領域である。
【００６７】
上記した不揮発性メモリー中、第１ゲート構造２０６ａ−２０６ｅと第２ゲート構造２０８ａ−２０８ｄと電荷蓄積層Ｃ１１−Ｃ１８とは、その間にいかなるギャップも無しに直列接続されてメモリーセル列Ｒ１を構成するから、メモリーセル列の集積度が向上する。また、第１ゲート構造２０６ａ−２０６ｅおよび第２ゲート構造２０８ａ−２０８ｄ間の電荷蓄積層Ｃ１１−Ｃ１８は、１ビットデータを蓄積できる。
【００６８】
さらに、第２ゲート構造２０８ａ−２０８ｄのゲート長さは、第１ゲート構造２０６ａ−２０６ｅ間のギャップ距離によって決まるので、第１ゲート構造２０６ａ−２０６ｅ間のギャップ距離を減少させることにより第２ゲート構造２０８ａ−２０８ｄのゲート長さを減少することができるから、デバイスの集積度が増大する。
【００６９】
図１Ｃは、この発明にかかる不揮発性メモリーの別な実施形態を示す断面図であり、図１Ｃは、図１ＡのＡ−Ａ′線に沿った断面図である。図１Ｃにおいて、構成要素が図１Ａおよび図１Ｂに同じものには同じ符号を使って、その説明を省略し、異なる点だけを説明する。
【００７０】
図１Ｃにおいて、この実施形態の不揮発性メモリーと図１Ｂの不揮発性メモリーとの差異は、電荷蓄積層Ｃ１１−Ｃ１８の断面がＬ字形であることにある、つまり電荷蓄積層Ｃ１１−Ｃ１８の一部が第２ゲート構造２０８ａ−２０８ｄおよび基板２００間に位置する。電荷蓄積層Ｃ１１−Ｃ１８およびゲート２２０間のゲート誘電層２１８ａは、ゲート２２０から電荷蓄積層Ｃ１１−Ｃ１８を分離するために分離層として使用される。
【００７１】
誘電層２１０ａは、例えば、第１ゲート構造２０６ａ−２０６ｅおよび電荷蓄積層Ｃ１１−Ｃ１８間と基板２００ならびに電荷蓄積層Ｃ１１−Ｃ１８間とに形成される。第１ゲート構造２０６ａ−２０６ｅおよび電荷蓄積層Ｃ１１−Ｃ１８間の誘電層２１０ａは、電荷蓄積層Ｃ１１−Ｃ１８から第１ゲート構造２０６ａ−２０６ｅを分離するための分離層として使用される。基板２００ならびに電荷蓄積層Ｃ１１−Ｃ１８間の誘電層２１０ａは、トンネル誘電層として使用される。誘電層２１０ａは、例えば、酸化シリコンからなる。
【００７２】
上記した不揮発性メモリーにおいて、電荷蓄積層Ｃ１１−Ｃ１８の一部が第２ゲート構造２０８ａ−２０８ｄおよび基板２００間に位置して、電荷が第２ゲート構造２０８ａ−２０８ｄおよび基板２００間の電荷蓄積層Ｃ１１−Ｃ１８の一部に蓄積されるので、この発明の実施形態にかかる不揮発性メモリーの消去操作期間において、第２ゲート構造２０８ａ−２０８ｄおよび基板２００間に発生する垂直電場により消去効率を向上させることができる。
【００７３】
上記した実施形態中、９ゲート構造および８電荷蓄積層を直列接続したものを例示している。もちろん、この発明の直列接続するゲート構造および電荷蓄積層の数は、実際の必要に応じて決定することができ、例えば、１つのメモリーセル列に３３〜６５ゲート構造および３２〜６４電荷蓄積層を直列接続することができる。
【００７４】
次に、この発明の実施形態にかかる不揮発性メモリーの操作モードを説明する。図２Ａは、この発明にかかる不揮発性メモリーのプログラム操作の実施形態を示す説明断面図である。図２Ｂは、この発明にかかる不揮発性メモリーの読み出し操作の実施形態を示す説明断面図である。図２Ｃは、この発明にかかる不揮発性メモリーの別な読み出し操作の実施形態を示す説明断面図である。図２Ｄは、この発明にかかる不揮発性メモリーの消去操作の実施形態を示す説明断面図である。
【００７５】
この発明の不揮発性メモリーの操作方法は、以下の実施形態のみにより説明するが、この発明の不揮発性メモリーの操作方法をこれらに限定するものではない。この実施形態は、図１Ａおよび図１Ｂの不揮発性メモリーを一例として説明される。また、この実施形態中、ゲート線ＧＬ１〜ＧＬ９を図２Ａ〜図２Ｄ中のワード線ＷＬ１−ＷＬ９として表現する。以下の説明中、電荷蓄積層Ｃ１３をいずれも一例とする。
【００７６】
図２Ａにおいて、電子を電荷蓄積層に蓄積することをプログラム操作の例として取り上げる。電圧Ｖｐ１、例えば約１．５Ｖが選択されたメモリーセル列Ｒ１中の選択された電荷蓄積層Ｃ１３のソース／ドレイン領域ＳＤ１１側かつ選択された電荷蓄積層Ｃ１３に隣接する選択されたワード線ＷＬ３に印加される。電圧Ｖｐ２、例えば約７Ｖが非選択ワード線ＷＬ１−ＷＬ２，ＷＬ４−ＷＬ９に印加される。電圧Ｖｐ３、例えば約２．５Ｖが選択されたメモリーセル列Ｒ１中のソース／ドレイン領域ＳＤ１２に印加される。電圧Ｖｐ４、例えば約０Ｖが選択されたメモリーセル列Ｒ１中のソース／ドレイン領域ＳＤ１１に印加される。電圧Ｖｐ１は、ゲート構造のしきい値電圧より大きいか等しいものである。電圧Ｖｐ２は、電圧Ｖｐ１より大きい。電圧Ｖｐ３は、電圧Ｖｐ４より大きく、選択されたワード線ＷＬ３のソース／ドレイン領域ＳＤ１２側の選択された電荷蓄積層Ｃ１３がソース側注入効果（the effect of Source-Side Injection）によりプログラムされる。
【００７７】
上記したプログラム操作中、ソース側注入効果がプログラム操作に使用されるので、プログラム効率が高く、プログラム時間が短縮される。また、上記したプログラム方法中、メモリーセル列中の各電荷蓄積層に対してプログラムを行う時、メモリーセル列のソース領域から順次プログラムすることが望ましい。例えば、メモリーセル列Ｒ１は、電荷蓄積層Ｃ１８，Ｃ１７，Ｃ１６…Ｃ１１というシーケンスに従ってプログラムでき、電荷蓄積層が一部の電荷を蓄積することにより起こるプログラム干渉を回避でき、プログラム効率を向上させることができる。
【００７８】
図２Ｂにおいて、電荷蓄積層Ｃ１３を読み出す時、電圧Ｖｒ１、例えば約３．５Ｖが選択されたメモリーセル列Ｒ１中の選択された電荷蓄積層Ｃ１３のソース／ドレイン領域ＳＤ１１側かつ選択された電荷蓄積層Ｃ１３に隣接する選択されたワード線ＷＬ３に印加される。電圧Ｖｒ２、例えば約７Ｖが非選択ワード線ＷＬ１−ＷＬ２，ＷＬ４−ＷＬ９に印加される。電圧Ｖｒ３、例えば約０Ｖが選択されたメモリーセル列Ｒ１中のソース／ドレイン領域ＳＤ１２に印加される。電圧Ｖｒ４、例えば約１．５Ｖが選択されたメモリーセル列Ｒ１中のソース／ドレイン領域ＳＤ１１に印加される。電圧Ｖｒ４は、電圧Ｖｒ３より大きい。電圧Ｖｒ１は、ゲート構造のしきい値電圧より大きいか等しいけれども、電圧Ｖｒ４および電圧Ｖｒ３間の電圧差より小さい。電圧Ｖｒ２は、電圧Ｖｒ１より大きい。電荷蓄積層の総電荷量が負であるので、電荷蓄積層下のチャネルがオフで電流が小さく；電荷蓄積層の総電荷量が正である時、電荷蓄積層下のチャネルがオンで電流が大きく、従って、電荷蓄積層下のチャネルのオン／オフおよび電流の大小状態により電荷蓄積層に蓄積されているデジタル情報が「１」または「０」であるかを決定することができる。
【００７９】
図２Ｃにおいて、この発明の読み出し操作の別な方法を説明する。電荷蓄積層Ｃ１２を読み出す時、電圧Ｖｒ５、例えば約３．５Ｖが選択されたメモリーセル列Ｒ１中の選択された電荷蓄積層Ｃ１２のソース／ドレイン領域ＳＤ１２側かつ選択された電荷蓄積層Ｃ１２に隣接する選択されたワード線ＷＬ３に印加される。電圧Ｖｒ６、例えば約７Ｖがその他の非選択ワード線ＷＬ１−ＷＬ２，ＷＬ４−ＷＬ９に印加される。電圧Ｖｒ７、例えば約０Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１１に印加される。電圧Ｖｒ８、例えば約１．５Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１２に印加される。電圧Ｖｒ８は、電圧Ｖｒ７より大きい。電圧Ｖｒ５は、ゲート構造のしきい値電圧より大きいか等しいけれども、電圧Ｖｒ８および電圧Ｖｒ７間の電圧差より小さい。電圧Ｖｒ６は、電圧Ｖｒ５より大きい。電荷蓄積層の総電荷量が負であるので、電荷蓄積層下のチャネルがオフで電流が小さく；電荷蓄積層の総電荷量が正である時、電荷蓄積層下のチャネルがオンで電流が大きく、従って、電荷蓄積層下のチャネルのオン／オフおよび電流の大小状態により電荷蓄積層に蓄積されているデジタル情報が「１」または「０」であるかを決定することができる。
【００８０】
図２Ｄにおいて、消去時に、電圧Ｖｅ１がワード線ＷＬ１−ＷＬ９に印加され、電圧Ｖｅ２が基板に印加されるので、ソース／ドレイン領域ＳＤ１１およびソース／ドレイン領域ＳＤ１２がフローティングとなり、電荷蓄積層に蓄積された電子が基板中に導入されて、メモリーセル中のデータが消去される。電圧Ｖｅ１および電圧Ｖｅ２間の電圧差がＦＮトンネル効果を引き起こす。電圧Ｖｅ１および電圧Ｖｅ２間の電圧差、例えば約−１２〜−２０Ｖである。例えば、電圧Ｖｅ１が０Ｖで電圧Ｖｅ２が１２Ｖである。
【００８１】
この発明の不揮発性メモリーの操作方法において、ソース側注入効果が単一メモリーセルの単一ビットユニットにおけるメモリーセルのプラグラムとして使用され、ＦＮトンネル効果がメモリーセルの消去に使用されるから、電子注入効率が高く、操作期間中のメモリーセルの電流を低減することができ、同時に操作時間が改善される。従って、電流消費が少なく、チップ全体の電力消費を有効に低減することができる。
【００８２】
上述した実施形態で開示した不揮発性メモリーの操作方法は、図１Ｂの不揮発性メモリーだけでなく、図１Ｃの不揮発性メモリーにも適用することができる。
【００８３】
この発明にかかる不揮発性メモリーの別な実施形態の操作モードを説明する。図３Ａは、この発明にかかる不揮発性メモリーのプログラム操作の実施形態を示す説明断面図である。図３Ｂは、この発明にかかる不揮発性メモリーのプログラム操作の実施形態を示す説明断面図である。図３Ｃは、この発明にかかる不揮発性メモリーの読み出し操作の実施形態を示す説明断面図である。図３Ｄは、この発明にかかる不揮発性メモリーの読み出し操作の別な実施形態を示す説明断面図である。図３Ｅは、この発明にかかる不揮発性メモリーの消去操作の実施形態を示す説明断面図である。
【００８４】
次に、この実施形態は、図１Ａおよび図１Ｂの不揮発性メモリーを例に説明する。また、この実施形態の操作方法でワード線として使用するゲート線ＧＬ２，ＧＬ４，ＧＬ６，ＧＬ８は、図３Ａ〜３Ｄでワード線ＷＬ１−ＷＬ４により表現される。一方、選択ゲート線として使用されるゲート線ＧＬ１，ＧＬ３，ＧＬ５，ＧＬ７，ＧＬ９は、選択ゲート線ＳＧ１−ＳＧ５により表現される。
【００８５】
図３Ａにおいて、電子を電荷蓄積層Ｃ１４に蓄積することをプログラム操作の例として説明する。電圧Ｖｐ１、例えば約１．５Ｖが選択されたワード線ＷＬ２に印加される。電圧Ｖｐ２、例えば約９Ｖが非選択ワード線ＷＬ１，Ｗｌ３，ＷＬ４，ＷＬ５および選択ゲート線ＳＧ１−ＳＧ５に印加される。電圧Ｖｐ３、例えば約３．５Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１２に印加される。電圧Ｖｐ４、例えば約０Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１１に印加される。電圧Ｖｐ１は、ゲート構造のしきい値電圧より大きいか等しい。電圧Ｖｐ２は、電圧Ｖｐ１より大きい。電圧Ｖｐ３は、電圧Ｖｐ４より大きく、選択されたワード線ＷＬ２のソース／ドレイン領域ＳＤ１２側の選択された電荷蓄積層Ｃ１４がソース側注入効果によりプログラムされる。
【００８６】
図３Ｂにおいて、電子を電荷蓄積層Ｃ１３に蓄積することをプログラム操作の例として説明する。電圧Ｖｐ１、例えば約１．５Ｖが選択されたワード線ＷＬ２に印加される。電圧Ｖｐ２、例えば約９Ｖが非選択ワード線ＷＬ１，Ｗｌ３，ＷＬ４および選択ゲート線ＳＧ１−ＳＧ５に印加される。電圧Ｖｐ３、例えば約３．５Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１１に印加される。電圧Ｖｐ４、例えば約０Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１２に印加される。電圧Ｖｐ１は、ゲート構造のしきい値電圧より大きいか等しい。電圧Ｖｐ２は、電圧Ｖｐ１より大きい。電圧Ｖｐ３は、電圧Ｖｐ４より大きく、選択されたワード線ＷＬ２のソース／ドレイン領域ＳＤ１２側の選択された電荷蓄積層Ｃ１３がソース側注入効果によりプログラムされる。
【００８７】
上記したプログラム操作中、ソース側注入効果がプログラム操作に使用されるので、プログラム効率が高く、プログラム時間が短縮される。
【００８８】
図３Ｃにおいて、電荷蓄積層Ｃ１４を読み出す時、電圧Ｖｒ１、例えば約２．５Ｖが選択されたワード線ＷＬ２に印加される。電圧Ｖｒ２、例えば約６Ｖがその他の非選択ワード線ＷＬ１，ＷＬ３，ＷＬ４および選択ゲート線ＳＧ１−ＳＧ５に印加される。電圧Ｖｐ３、例えば約１．５Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１１に印加される。電圧Ｖｒ４、例えば約０Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１２に印加される。電圧Ｖｐ３は、電圧Ｖｒ４より大きい。電圧Ｖｒ１は、電荷蓄積層Ｃ１４がプログラムされる前にはゲート構造のしきい値電圧より大きいか等しいものの、電荷蓄積層Ｃ１４がプログラムされた後にはゲート構造のしきい値電圧より小さい。電圧Ｖｒ２は、電圧Ｖｒ１より大きい。電荷蓄積層の総電荷量が負であるので、電荷蓄積層下のチャネルがオフで電流が小さく；電荷蓄積層の総電荷量が正である時、電荷蓄積層下のチャネルがオンで電流が大きく、従って、電荷蓄積層下のチャネルのオン／オフおよび電流の大小状態により電荷蓄積層に蓄積されているデジタル情報が「１」または「０」であるかを決定することができる。
【００８９】
図３Ｄにおいて、電荷蓄積層Ｃ１３を読み出す時、電圧Ｖｒ１、例えば約２．５Ｖが選択されたワード線ＷＬ２に印加される。電圧Ｖｒ２、例えば約６Ｖがその他の非選択ワード線ＷＬ１，ＷＬ３，ＷＬ４および選択ゲート線ＳＧ１−ＳＧ５に印加される。電圧Ｖｐ３、例えば約１．５Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１２に印加される。電圧Ｖｒ４、例えば約０Ｖが選択されたメモリーセル列Ｒ１のソース／ドレイン領域ＳＤ１１に印加される。電圧Ｖｐ３は、電圧Ｖｒ４より大きい。電圧Ｖｒ１は、電荷蓄積層Ｃ１３がプログラムされる前にはゲート構造のしきい値電圧より大きいか等しいものの、電荷蓄積層Ｃ１３がプログラムされた後にはゲート構造のしきい値電圧より小さい。電圧Ｖｒ２は、電圧Ｖｒ１より大きい。電荷蓄積層の総電荷量が負であるので、電荷蓄積層下のチャネルがオフで電流が小さく；電荷蓄積層の総電荷量が正である時、電荷蓄積層下のチャネルがオンで電流が大きく、従って、電荷蓄積層下のチャネルのオン／オフおよび電流の大小状態により電荷蓄積層に蓄積されているデジタル情報が「１」または「０」であるかを決定することができる。
【００９０】
図３Ｅにおいて、消去時には、電圧Ｖｅ１がワード線ＷＬ１−ＷＬ４および選択ゲート線ＳＧ１−ＳＧ５に印加され、電圧Ｖｅ２が基板に印加されて、ソース／ドレイン領域ＳＤ１１およびソース／ドレイン領域ＳＤ１２がフローティングとなり、電荷蓄積層に蓄積された電子が基板に導入されるので、メモリーセルのデータが消去される。電圧Ｖｅ１および電圧Ｖｅ２間の電圧差がＦＮトンネル効果を引き起こす。電圧Ｖｅ１および電圧Ｖｅ２間の電圧差は、例えば約−１２〜−２０Ｖである。例えば、電圧Ｖｅ１が０Ｖで、電圧Ｖｅ２が１２Ｖである。
【００９１】
この発明の不揮発性メモリーの操作方法中、ソース側注入効果が単一メモリーセルの単一ビットユニットにおけるメモリーセルのプラグラムとして使用され、ＦＮトンネル効果がメモリーセルの消去に使用されるから、電子注入効率が高く、操作期間中のメモリーセルの電流を低減することができ、同時に操作時間が改善される。従って、電流消費が少なく、チップ全体の電力消費を有効に低減することができる。さらに、電荷蓄積層Ｃ１１−Ｃ１８の一部がワード線ＷＬ１−ＷＬ４および基板間にそれぞれ位置するから、この発明の実施形態にかかる不揮発性メモリーの消去操作期間において、ワード線ＷＬ１−ＷＬ４および基板間に発生する垂直電場によって消去効率を向上させることができる。
【００９２】
上述した実施形態で開示した不揮発性メモリーの操作方法は、図１Ｃの不揮発性メモリーだけでなく、図１Ｂの不揮発性メモリーにも適用することができる。
【００９３】
次に、この発明の不揮発性メモリーの製造方法を説明する。図４Ａ〜４Ｄは、この発明の不揮発性メモリーの実施形態にかかる製造フローチャートを示すものであり、図１ＡのＡ−Ａ′線に沿った断面を示すものである。図４Ａ〜４Ｄは、また、図１Ｂの不揮発性メモリーの製造フローチャートを示す断面図でもある。
【００９４】
最初に、図４Ａにおいて、基板３００が提供されるが、基板３００は、例えば、シリコン基板である。素子分離領域（図示せず）が基板３００中に形成されて能動領域を定義する。素子分離領域の形成方法は、例えば、浅いトレンチ分離プロセスである。
【００９５】
次に、誘電層３０２と導電層３０４とキャップ層３０６とが基板３００上に形成される。誘電層３０２は、例えば、酸化シリコンからなり、形成方法は、例えば、熱酸化である。導電層３０４は、例えば、ドープトポリシリコンからなる。導電層３０４の形成方法は、例えば、化学気相堆積（Chemical Vapor Deposition = CVD）プロセスによりノンドープトポリシリコンが形成された後のイオン注入ステップによって形成、またはインサイチュウドーピング（in-situ doping）によるＣＶＤプロセスによって形成する。キャップ層３０６は、例えば、酸化シリコンからなり、その形成方法は、例えば、ＣＶＤプロセスである。
【００９６】
図４Ｂにおいて、キャップ層３０６と導電層３０４と誘電層３０２とがパターン化されて複数のゲート構造３０８を形成する。キャップ層３０６と導電層３０４と誘電層３０２とをパターン化する方法は、例えば、リソグラフィー技術である。ゲート構造３０８は、例えば、キャップ層３０６ａと導電層３０４ａと誘電層３０２ａとを含む。隣接する２つのゲート構造３０８間にはギャップ３１０が提供される。導電層３０４ａは、例えば、ゲートとして使用され、誘電層３０２ａは、例えば、ゲート誘電層として使用される。
【００９７】
次に、別な誘電層３１２が基板３００上に形成され、誘電層３１２がゲート構造３０８を被覆する。誘電層３１２は、例えば、酸化シリコンからなり、その形成方法は、例えば、ＣＶＤプロセスである。
【００９８】
図４Ｃにおいて、電荷蓄積層３１４がゲート構造３０８の側壁に形成される。電荷蓄積層３１４の材料は、導電材料（例えば、ドープトポリシリコン）または電荷捕捉材料（charge trapping material）（例えば、窒化シリコン）を含む。電荷蓄積層３１４は、電荷蓄積材料層が形成された後、異方性エッチングプロセスにより形成される。電荷蓄積層３１４を形成するステップ中、誘電層３１２の一部が基板３００の露出されるまで除去され、誘電層３１２ａが形成される。誘電層３１２ａは、例えば、電荷蓄積層３１４およびゲート構造３０８間と電荷蓄積層３１４ならびに基板３００間とにある。電荷蓄積層３１４およびゲート構造３０８間の誘電層３１２ａは、電荷蓄積層３１４をゲート構造３０８から分離する分離層として使用される。電荷蓄積層３１４ならびに基板３００間の誘電層３１２ａは、トンネル誘電層として使用される。もしも電荷蓄積層３１４が導電材料（例えば、ドープトポリシリコン）からなれば、電荷蓄積層３１４をパターン化して、電荷蓄積層３１４をブロック（電荷蓄積ブロック）に分割する必要がある。電荷蓄積ブロックは、例えば、能動領域上に位置する。もしも電荷蓄積層３１４が電荷捕捉材料（例えば、窒化シリコン）からなれば、電荷蓄積層３１４を更に分割してブロックにする必要はない。
【００９９】
次に、別な誘電層３１６が基板３００上に形成されて、ゲート構造３０８および電荷蓄積層３１４を被覆する。誘電層３１６は、例えば、酸化シリコンからなり、その形成方法は、例えば、ＣＶＤプロセスである。
【０１００】
図４Ｄにおいて、複数の導電層３１８が基板３００上に形成されて、ゲート構造３０８間のギャップ３１０を充填する。導電層３１８を形成するステップは、例えば、基板３００上に導電材料層を形成すること、化学機械研磨プロセスまたはエッチバックプロセスを介して誘電層３１６が露出するまで平坦化することを含む。導電層３１８は、例えば、ドープトポリシリコンからなり、形成する方法は、例えば、ＣＶＤプロセスによりノンドープトポリシリコンが形成された後のイオン注入ステップによって形成、またはインサイチュウドーピング（in-situ doping）によるＣＶＤプロセスによって形成する。導電層３１８および誘電層３１６が別なゲート構造３２０を構成する。
【０１０１】
導電層３１８および電荷蓄積層３１４間の誘電層３１６は、電荷蓄積層３１４を導電層３１８から分離する分離層として使用される。基板３００および導電層３１８間の誘電層３１６は、トンネル誘電層として使用される。
【０１０２】
ゲート構造３０８と電荷蓄積層３１４とゲート構造３２０とは、いかなるギャップもなしに直列接続されてメモリーセル列を形成する。ソース／ドレイン領域３２２，３２４がメモリーセル列に隣接する基板３００中に形成される。メモリーアレイを完成する後工程は、当該技術に習熟した者なら周知であるので、説明を省略する。
【０１０３】
上記した実施形態中、ゲート構造３０８と電荷蓄積層３１４とゲート構造３２０とは、いかなるギャップもなしに直列接続されるので、メモリーアレイの集積度が向上する。また、この発明の不揮発性メモリーを形成するステップは、従来技術と比較して単純であるので、製造コストが低減する。
【０１０４】
図５Ａ〜５Ｄは、この発明の別な実施形態にかかる製造フローチャートを示す断面図であり、図１ＡのＡ−Ａ′線に沿って示した断面図である。図５Ａ〜５Ｄは、また、図１Ｃに示した不揮発性メモリーの製造フローチャート断面図である。図５Ａ〜５Ｄは、図４Ｂの続きであり、図５Ａ〜５Ｄ中、図４Ａ〜４Ｄと同じものは、同じ符号で表し、詳細な説明を省略する。
【０１０５】
図５Ａにおいて、ゲート構造３０８と誘電層３１２とが形成された後、電荷蓄積材料層３１３が基板３００上に形成される。電荷蓄積材料層３１３は、導電材料（例えば、ドープトポリシリコン）または電荷捕捉材料（例えば、窒化シリコン）からなる。電荷蓄積材料層３１３の形成方法は、例えば、ＣＶＤプロセスである。
【０１０６】
次に、犠牲層（sacrificial layer）３１５が基板３００上に形成される。犠牲層３１５は、例えば、電荷蓄積材料層３１３とは異なるエッチング選択性を有する材料からなる。この実施形態中、犠牲層３１５は、例えば、酸化シリコンからなる。もちろん、犠牲層３１５は、電荷蓄積材料層３１３の材料に対応して適切に変更することができる。
【０１０７】
図５Ｂにおいて、犠牲層３１５の一部が除去されて、犠牲層３１５ａ（シリコン分離壁）がゲート構造３０８の側壁に形成される。犠牲層３１５の一部を除去する方法は、例えば、異方性エッチングである。
【０１０８】
次に、犠牲層３１５ａ（シリコン分離壁）をマスクとして使用することにより、電荷蓄積材料層３１３の一部が誘電層３１２が露出されるまで除去されて、電荷蓄積層３１３ａが形成される。電荷蓄積材料層３１３の一部を除去する方法は、例えば、エッチングである。電荷蓄積層３１３ａの断面は、例えば、Ｌ字形である。
【０１０９】
図５Ｃにおいて、犠牲層３１５ａ（シリコン分離壁）が除去される。除去ステップ中、誘電層３１２の一部が同時に基板３００が露出するまで除去されて、誘電層３１２ａが形成される。誘電層３１２ａは、例えば、電荷蓄積層３１３ａおよびゲート構造３０８間と電荷蓄積層３１３ａおよび基板３００間に位置する。電荷蓄積層３１３ａおよびゲート構造３０８間の誘電層３１２ａは、電荷蓄積層３１３ａをゲート構造３０８から分離する分離層として使用され、電荷蓄積層３１３ａおよび基板３００間の誘電層３１２ａは、トンネル誘電層として使用される。
【０１１０】
犠牲層３１５ａ（シリコン分離壁）および誘電層３１２の一部を除去した後、もし電荷蓄積層３１３ａが導電材料（例えば、ドープトポリシリコン）であれば、電荷蓄積層３１３ａをパターン化して、電荷蓄積層３１３ａをブロック（電荷蓄積ブロック）に分割する必要がある。電荷蓄積ブロックは、例えば、能動領域上に位置する。もし電荷蓄積層３１３ａが電荷捕捉材料（例えば、窒化シリコン）であれば、電荷蓄積層３１３ａを更にブロックに分割する必要はない。
【０１１１】
図５Ｄにおいて、別な誘電層３１６が基板３００上に形成される。誘電層３１６は、ゲート構造３０８および電荷蓄積層３１３ａを被覆する。誘電層３１６は、例えば、酸化シリコンからなり、その形成方法は、例えば、ＣＶＤプロセスである。
【０１１２】
複数の導電層３１８が基板３００上に形成されて、ゲート構造３０８間のギャップ３１０（図５Ｂ，５Ｃ参照）を充填する。導電層３１８を形成するステップは、例えば、基板３００上に導電材料を形成すること、化学機械研磨プロセスまたはエッチバックプロセスを介してキャップ層３０６ａが露出するまで平坦化することを含む。導電層３１８は、例えば、ドープトポリシリコンからなり、形成する方法は、例えば、ＣＶＤプロセスによりノンドープトポリシリコンが形成された後のイオン注入ステップによって形成、またはインサイチュウドーピングによるＣＶＤプロセスによって形成する。導電層３１８および誘電層３１６が別なゲート構造３２０を構成する。
【０１１３】
電荷蓄積層３１３ａおよび導電層３１８間の誘電層３１６は、電荷蓄積層３１３ａを導電層３１８から分離する分離層として使用され、基板３００および導電層３１８間の誘電層３１６は、トンネル誘電層として使用される。
【０１１４】
ゲート構造３０８と電荷蓄積層３１３ａとゲート構造３２０とがギャップ無しに直列接続されてメモリーセル列を形成する。ソース／ドレイン領域３２２，３２４は、メモリーセル列に隣接する基板３００中に形成される。メモリーアレイを完成する後工程は、当該技術に習熟した者なら周知であるので、説明を省略する。
【０１１５】
上記した実施形態中、ゲート構造３０８と電荷蓄積層３１３ａとゲート構造３２０とは、ギャップ無しに直列接続されるので、メモリーアレイの集積度が向上する。また、電荷蓄積層３１３ａの一部がゲート構造３２０および基板３００間にそれぞれ位置するから、この実施形態の不揮発性メモリーが消去される時、ゲート構造３２０および基板３００間に発生する垂直電場によって消去効率が向上する。この発明の不揮発性メモリーを形成するステップは、従来技術と比較して単純であるので、製造コストが低減する。
【０１１６】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【０１１７】
【図１Ａ】この発明にかかる不揮発性メモリーの好適な実施形態を示す平面図である。
【図１Ｂ】この発明にかかる不揮発性メモリーの好適な実施形態を示す構造断面図である。
【図１Ｃ】この発明にかかる不揮発性メモリーの別な実施形態を示す説明断面図である。
【図２Ａ】この発明にかかる不揮発性メモリーのプログラム操作を示す説明断面図である。
【図２Ｂ】この発明にかかる不揮発性メモリーの読み出し操作を示す説明断面図である。
【図２Ｃ】この発明にかかる不揮発性メモリーの別な読み出し操作を示す説明断面図である。
【図２Ｄ】この発明にかかる不揮発性メモリーの消去操作を示す説明断面図である。
【図３Ａ】この発明にかかる不揮発性メモリーのプログラム操作を示す説明断面図である。
【図３Ｂ】この発明にかかる不揮発性メモリーのプログラム操作を示す説明断面図である。
【図３Ｃ】この発明にかかる不揮発性メモリーの読み出し操作を示す説明断面図である。
【図３Ｄ】この発明にかかる不揮発性メモリーの別な読み出し操作を示す説明断面図である。
【図３Ｅ】この発明にかかる不揮発性メモリーの消去操作を示す説明断面図である。
【図４Ａ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【図４Ｂ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【図４Ｃ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【図４Ｄ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【図５Ａ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【図５Ｂ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【図５Ｃ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【図５Ｄ】この発明にかかる不揮発性メモリーの製造フローを示す説明断面図である。
【符号の説明】
【０１１８】
２００，３００  基板
２０２  素子分離構造
２０４  能動領域
２０６ａ〜２０６ｅ，３０８  第１ゲート構造
２０８ａ〜２０８ｄ，３２０  第２ゲート構造
２１０，２１０ａ，３０２，３０２ａ，３１２，３１２ａ，３１６  誘電層
２１２，２１８  ゲート誘電層
２１４  ゲート
２１６  キャップ層
２２０  ゲート
３０４，３０４ａ，３１８  導電層
３０６，３０６ａ  キャップ層
３１０  ギャップ
３１３  電荷蓄積材料層
３１４，３１３ａ，Ｃ１１〜Ｃ３８  電荷蓄積層
３１５，３１５ａ  犠牲層
３２２，３２４，ＳＤ１１〜ＳＤ３２  ソース／ドレイン領域
ＧＬ１−ＧＬ９  ゲート線
ＳＧ１−ＳＧ５  選択ゲート線
ＷＬ１−ＷＬ９  ワード線
【図１Ａ】
2007134670.tif 000003
【図１Ｂ】
2007134670.tif 000004
【図１Ｃ】
2007134670.tif 000005
【図２Ａ】
2007134670.tif 000006
【図２Ｂ】
2007134670.tif 000007
【図２Ｃ】
2007134670.tif 000008
【図２Ｄ】
2007134670.tif 000009
【図３Ａ】
2007134670.tif 000010
【図３Ｂ】
2007134670.tif 000011
【図３Ｃ】
2007134670.tif 000012
【図３Ｄ】
2007134670.tif 000013
【図３Ｅ】
2007134670.tif 000014
【図４Ａ】
2007134670.tif 000015
【図４Ｂ】
2007134670.tif 000016
【図４Ｃ】
2007134670.tif 000017
【図４Ｄ】
2007134670.tif 000018
【図５Ａ】
2007134670.tif 000019
【図５Ｂ】
2007134670.tif 000020
【図５Ｃ】
2007134670.tif 000021
【図５Ｄ】
2007134670.tif 000022