(57)【要約】【課題】  半導体装置の微細化および小型化を図ることであり、また、各メモリセルトランジスタのしきい値電圧のばらつきが抑えられた半導体装置およびその製造方法を提供することであり、さらに、信頼性の高いトンネル絶縁膜を備えた半導体装置およびその製造方法を提供する。【解決手段】  半導体基板１００と、半導体基板１００の主表面上に第１絶縁膜１０１を介して形成され、半導体基板１００内に反転層を形成可能な複数のアシストゲート１０２ｃ〜１０２ｅと、アシストゲート１０２ｃ〜１０２ｅの側面上に形成された第２絶縁膜１０５と、半導体基板１００の主表面上に第３絶縁膜１０６を介して形成され、第２絶縁膜１０５上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲート１０７ｃ５〜１０７ｃ１０と、フローティングゲート１０７ｃ５〜１０７ｃ１０上に第４絶縁膜１１２を介して形成された複数のコントロールゲート１１７ｃとを備える。【選択図】        図５
2007067014.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成され、前記半導体基板内に反転層を形成可能な複数のアシストゲートと、
前記アシストゲートの側面上に形成された第２絶縁膜と、
前記半導体基板の主表面上に第３絶縁膜を介して形成され、第２絶縁膜上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲートと、
前記フローティングゲート上に第４絶縁膜を介して形成された複数のコントロールゲートと、
を備えた半導体装置。
【請求項２】
前記半導体基板の主表面に対して垂直な方向の前記第３絶縁膜の厚みは、前記半導体基板の主表面と平行な方向の前記第２絶縁膜の厚みより薄い、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の主表面と平行な方向における前記フローティングゲートの厚みは、前記半導体基板の主表面と平行な方向の前記アシストゲートの厚みより薄い、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記アシストゲート間に位置する前記半導体基板の主表面に形成された不純物拡散層をさらに備える、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記フローティングゲート間の領域であって前記アシストゲートが形成されていない前記不純物拡散層上の領域に埋め込まれた第５絶縁膜をさらに備える、請求項４に記載の半導体装置。
【請求項６】
前記アシストゲート上に形成された第６絶縁膜をさらに備え、
前記フローティングゲートは、前記第６絶縁膜および前記第２絶縁膜の上面より上方に突出する突出部を有し、
前記コントロールゲートは、前記突出部を覆うように形成された、請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記半導体基板の主表面に対して垂直な方向の前記第１絶縁膜の厚みは、前記半導体基板の主表面に対して垂直な方向の前記第３絶縁膜の厚みより薄い、請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
前記第５絶縁膜の上面を前記アシストゲート上面より低い位置に配置した、請求項５に記載の半導体装置。
【請求項９】
半導体基板と、
前記半導体基板の主表面上に第１絶縁膜を介して形成され、前記半導体基板の主表面内に反転層を形成可能な複数のアシストゲートと、
前記アシストゲートの側面上に形成された第２絶縁膜と、
前記アシストゲートと隣り合う前記半導体基板の主表面上に第３絶縁膜を介して形成され、電荷を蓄電可能な複数のフローティングゲートと、
前記フローティングゲートに対して前記アシストゲートと反対側に位置する前記半導体基板の主表面上に形成された不純物拡散層と、
前記フローティングゲート上に第４絶縁膜を介して形成された複数のコントロールゲートと、
を備えた半導体装置。
【請求項１０】
前記コントロールゲート間に位置する前記半導体基板の主表面であって、前記アシストゲートと前記不純物拡散層との間に形成された凹部をさらに備える、請求項９に記載の半導体装置。
【請求項１１】
前記凹部は、前記アシストゲート下に形成される前記反転層と、前記不純物拡散層との間を分離可能な深さを有する、請求項１０に記載の半導体装置。
【請求項１２】
前記不純物拡散層は、第１導電型の第１不純物領域と、
前記第１不純物領域を取り囲む第２導電型の第２不純物領域とを含む、請求項９から請求項１１のいずれかに記載の半導体装置。
【請求項１３】
前記アシストゲート下の前記半導体基板の主表面に第２導電型の不純物を導入した、請求項９から請求項１２のいずれかに記載の半導体装置。
【請求項１４】
前記フローティングゲートを含むメモリセルを有するメモリセル領域と、
前記不純物拡散層に達するように、前記メモリセル領域の周囲から前記メモリセル内に延在する第３不純物領域と、
前記第３不純物領域上に形成され、前記不純物拡散層に電圧を印加可能なコンタクト部と、
をさらに備える、請求項９から請求項１３のいずれかに記載の半導体装置。
【請求項１５】
半導体基板の主表面上に第１絶縁膜を介して複数のアシストゲートを形成する工程と、
前記アシストゲートを覆うように第２絶縁膜を形成し、該第２絶縁膜にエッチングを施して前記アシストゲートの側面上にサイドウォール状の第２絶縁膜を形成する工程と、
前記サイドウォール状の第２絶縁膜にウエットエッチングを施して、該第２絶縁膜の膜厚を薄くすると共に、該第２絶縁膜に覆われていた前記半導体基板の主表面の一部を露出する工程と、
前記露出した半導体基板の主表面上に第３絶縁膜を介して、複数のフローティングゲートを形成する工程と、
前記フローティングゲート上に第４絶縁膜を介して、複数のコントロールゲートを形成する工程と、
を備えた半導体装置の製造方法。
【請求項１６】
前記フローティングゲートを形成する工程は、
ウエットエッチングが施された前記第２絶縁膜を覆うように導電膜を堆積する工程と、
前記導電膜にエッチングを施して、前記第２絶縁膜の側面上にサイドウォール状の導電膜を形成する工程とを含む、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記サイドウォール状の導電膜上および前記アシストゲート間に位置する前記半導体基板の主表面上に形成された前記第３絶縁膜上に保護膜を形成する工程と、
前記保護膜および前記第３絶縁膜にエッチングを施して、前記導電膜の側面上に前記保護膜を残すと共に、前記サイドウォール状の前記導電膜間に位置する前記半導体基板の主表面の一部を露出する工程と、
露出した前記半導体基板の主表面に不純物を導入して、不純物拡散層を形成する工程と、をさらに備える、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記不純物拡散層を形成した後に前記保護膜をエッチングして、前記サイドウォール状の導電膜の側面の一部を露出すると共に、前記保護膜の一部を前記半導体基板の主表面上に残すことで、前記保護膜下に前記第３絶縁膜を残す工程をさらに備える、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２絶縁膜上に堆積された前記導電膜上を覆うように保護膜を堆積する工程と、
前記保護膜にエッチングを施して、前記導電膜の表面にサイドウォール形状の一対の保護膜を残すと共に、前記サイドウォール形状の前記保護膜間に位置する前記導電膜の表面を露出する工程と、
露出した前記導電膜を通して、前記半導体基板の主表面に不純物を注入して、前記アシストゲート間に位置する前記半導体基板の主表面に不純物拡散層を形成する工程と、
をさらに備える、請求項１５に記載の半導体装置の製造方法。
【請求項２０】
前記アシストゲートの上面上に第６絶縁膜を形成する工程をさらに備え、
前記第２絶縁膜の形成工程は、前記第６絶縁膜の側面上に達するように前記第２絶縁膜を形成する工程を含み、
前記第２絶縁膜および前記第６絶縁膜にエッチングを施して、前記第２絶縁膜および前記第６絶縁膜の上端部を前記サイドウォール形状の前記導電膜の上端部より下方に位置させる工程をさらに備える、請求項１５に記載の半導体装置の製造方法。
【請求項２１】
前記フローティングゲートの形成工程は、前記サイドウォール状の前記導電膜の上端部にエッチングを施して、前記アシストゲートの両側に位置する前記サイドウォール状の導電膜の上端部間を離間させる工程をさらに含む、請求項１５から請求項２０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリ等のような不揮発性メモリを有する半導体装置およびその製造方法に適用可能な技術に関するものである。
【背景技術】
【０００２】
従来から、半導体装置の小型化および微細化が進められおり、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
【０００３】
そして、近年、上記課題を解決するために、半導体基板の主表面側に反転層を形成する複数のアシストゲートと、このアシストゲート間に形成されたフローティングゲートと、このフローティングゲート上に形成されたコントロールゲートとを備えたＡＧ−ＡＮＤ（Assist Gate-AND）型のフラッシュメモリが提案されている（下記特許文献１参照）。
【０００４】
このＡＧ−ＡＮＤ型のフラッシュメモリの製造方法は、半導体基板の主表面上にアシストゲートを形成する工程と、このアシストゲートを覆うように絶縁膜を形成する工程と、この絶縁膜にドライエッチングを施して、アシストゲートの両側面上にサイドウォールを形成すると共に、サイドウォール間に位置する半導体基板の主表面を露出する工程と、このサイドウォール間に位置する半導体基板の主表面上に絶縁膜を成長させて、フローティングゲートのトンネル絶縁膜を形成する工程と、このサイドウォール間の凹部に導電膜を充填して、フローティングゲートを形成する工程とを備えている。
【特許文献１】特開２００５−０８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＡＧ−ＡＮＤ型フラッシュメモリによれば、ボイドがフローティングゲート内に生じることを抑制し、さらには、アシストゲート間のスペースが、アシストゲートの側面上に形成される側壁絶縁膜を堆積する工程で埋め込まれてしまうことを抑制するために、フローティングゲートが形成されるサイドウォール間の凹部のアスペクト比は低減する必要がある。そして、凹部のアスペクト比を低減する方法としては、凹部の深さを浅くする方法が考えられるが、凹部の深さを浅くすると、形成されるフローティングゲートの高さが低くなる。フローティングゲートの高さが低くなると、フローティングゲートと、フローティングゲート上に形成されるコントロールゲートとの対向面積が小さくなり、カップリング比を確保することができなくなる。このため、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、フローティングゲートが形成されるサイドウォール間の凹部の幅を広く確保することにより、アスペクト比を低減することとしている。このように、従来のＡＧ−ＡＮＤ型フラッシュメモリでは、フローティングゲートの幅の縮小化には限界があり、近年の半導体装置の小型化および微細化の要請に応え難いものとなっていた。
【０００６】
また、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいて、反転層は、ソースまたはドレインとして機能しており、この反転層の抵抗が大きいため、電源供給部からの距離によって、ソースとして機能する反転層内の電位が大きく変化するものとなっていた。そして、読出し動作の際に、選択されたメモリセルトランジスタのしきい値電圧は、ソースと選択されたフローティングゲートとの電圧差に大きく影響を受けることが知られている。このため、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、選択されたフローティングゲートの位置によって、ソースとして機能する反転層の電位が大きく変動して、しきい値電圧が大きく変動する。このため、従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、各メモリセルトランジスタのしきい値電圧にばらつきが生じるという問題があった。
【０００７】
従来のＡＧ−ＡＮＤ型フラッシュメモリの製造方法によれば、アシストゲートのサイドウォール間に位置する半導体基板の主表面を露出する際に、サイドウォール間に位置する半導体基板の主表面にエッチングダメージが与えられる。これに加えて、アシストゲート間の距離が狭くなっているため、サイドウォール間に位置する半導体基板の主表面がへこまされ、湾曲面とされ易いものとなっていた。このような湾曲面とされた半導体基板の主表面上に絶縁膜を成長させると、成長する絶縁膜内に応力が生じて、所望の厚さに成長し難く、形成されたトンネル絶縁膜の信頼性が低いという問題があった。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、本発明の１つの目的は、半導体装置の微細化および小型化を図ることであり、本発明の他の目的は、各メモリセルトランジスタのしきい値電圧のばらつきが抑えられた半導体装置およびその製造方法を提供することであり、本発明のさらに他の目的は、信頼性の高いトンネル絶縁膜を備えた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、１つの局面では、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成され、半導体基板内に反転層を形成可能な複数のアシストゲートと、アシストゲートの側面上に形成された第２絶縁膜と、半導体基板の主表面上に第３絶縁膜を介して形成され、第２絶縁膜上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲートと、フローティングゲート上に第４絶縁膜を介して形成された複数のコントロールゲートとを備える。
【００１０】
本発明に係る半導体装置は、他の局面では、半導体基板と、半導体基板の主表面上に第１絶縁膜を介して形成され、半導体基板の主表面内に反転層を形成可能な複数のアシストゲートと、アシストゲートの側面上に形成された第２絶縁膜と、アシストゲートと隣り合う半導体基板の主表面上に第３絶縁膜を介して形成され、電荷を蓄電可能な複数のフローティングゲートと、フローティングゲートに対してアシストゲートと反対側に位置する半導体基板の主表面上に形成された不純物拡散層と、フローティングゲート上に第４絶縁膜を介して形成された複数のコントロールゲートとを備える。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上に第１絶縁膜を介して複数のアシストゲートを形成する工程と、アシストゲート上に第２絶縁膜を形成し、該第２絶縁膜にエッチングを施してアシストゲートの側面上にサイドウォール状の第２絶縁膜を形成する工程と、サイドウォール状の第２絶縁膜にウエットエッチングを施して、該第２絶縁膜の膜厚を薄くすると共に、該第２絶縁膜に覆われていた半導体基板の主表面の一部を露出する工程と、露出した半導体基板の主表面上に第３絶縁膜を介して、複数のフローティングゲートを形成する工程と、フローティングゲート上に第４絶縁膜を介して、複数のコントロールゲートを形成する工程とを備える。
【発明の効果】
【００１２】
本発明に係る半導体装置およびその製造方法によれば、微細化および小型化を図ることができると共に、各メモリセルトランジスタのしきい値電圧のばらつきが抑えることができ、さらに、信頼性の高いトンネル絶縁膜を得ることができる。
【発明を実施するための最良の形態】
【００１３】
図１から図５５を用いて、本発明の実施の形態について説明する。
（実施の形態１）
本実施の形態１では、たとえば、８ＧｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリに本発明を適用した不揮発性半導体記憶装置について説明する。
【００１４】
図１は、本実施の形態１に係る不揮発性半導体記憶装置１０の平面図である。この図１に示すように、不揮発性半導体記憶装置１０は、複数のメモリセルＭＣが形成されたメモリセル領域１４０と、このメモリセル領域１４０の周囲に形成され、メモリセルＭＣの動作を制御する周辺回路が形成された周辺回路領域１４１Ａ、１４１Ｂとを備えている。
【００１５】
メモリセル領域１４０が位置する半導体基板１００の主表面上には、活性領域１３５と、間隔を隔てて一方向に延在し、反転層を形成可能な複数のアシストゲート１０２ａ〜１０２ｇと、アシストゲート１０２ａ〜１０２ｇと交差する方向に延在する複数のコントロールゲート１１７ａ〜１１７ｅと、アシストゲート１０２ａ〜１０２ｇ間の半導体基板１００の主表面上に形成され、アシストゲート１０２ａ〜１０２ｇに沿って延在する不純物拡散層１０９ａ〜１０９ｈと、アシストゲート１０２ａ〜１０２ｇの両側面に形成されたフローティングゲート１０７ａ〜１０７ｅとが形成されている。なお、コントロールゲート１１７ａ〜１１７ｅは、本実施の形態において、説明をわかりやすくするため、５本としているが、この本数に限られない。
【００１６】
周辺回路領域１４１Ａは、メモリセル領域１４０に隣り合う半導体基板１００の主表面上に形成され、周辺回路領域１４１Ｂは、メモリセル領域１４０に対して、周辺回路領域１４１Ｂと反対側の半導体基板１００の主表面上に形成されている。周辺回路領域１４１Ａが位置する半導体基板１００の主表面には、メモリセル領域１４０の周囲からメモリセル領域１４０に向けて延在し、活性領域１３５に接続された帯状の活性領域１３３ａ，１３３ｂと、この活性領域１３３ａ、１３３ｂを規定する分離領域１３１と、活性領域１３３ａ上に形成され、活性領域１３３ａと交差する方向に延在する周辺ゲート１３４と、不純物領域１２８とが形成されている。
【００１７】
活性領域１３３ａは、活性領域１３３ｂより周辺回路領域１４１Ａの内方にまで延在しており、活性領域１３３ｂの端部は、活性領域１３３ａの端部よりメモリセル領域１４０側に位置している。このような活性領域１３３ａと、活性領域１３３ｂとは、互いに交互に配置されている。この活性領域１３３ａ，１３３ｂの端部には、不純物拡散層１０９ａ〜１０９ｈに電圧を印加するためのコンタクト部１１９が形成されている。周辺ゲート１３４は、コンタクト部１１９と、活性領域１３３ｂの端部との間に位置する半導体基板１００の主表面上に形成されている。
【００１８】
不純物領域１２８は、活性領域１３３ａが位置する半導体基板１００の主表面のうち、活性領域１３３ａの端部から周辺ゲート１３４のコンタクト部１１９側の側面までの領域と、周辺ゲート１３４のメモリセル領域１４０側の側面から、活性領域１３３ａと活性領域１３５との接続箇所より周辺回路領域１４１Ａ側までの領域とに形成されている。また、不純物領域１２８は、活性領域１３３ｂが位置する半導体基板１００の主表面のうち、活性領域１３３ｂの端部から、活性領域１３３ｂと活性領域１３５との接続箇所より周辺回路領域１４１Ａ側までの領域にわたって、形成されている。
【００１９】
周辺ゲート１３４は、活性領域１３３ａの端部に形成されたコンタクト部１１９と、活性領域１３３ｂの端部との間に位置する半導体基板１００の主表面上に形成されている。この周辺ゲート１３４に所定の電圧が印加されると、活性領域１３３ａに形成されたコンタクト部１１９に印加された電圧は、不純物領域１２８を介して、不純物拡散層１０９ａ、１０９ｃ、１０９ｅ、１０９ｇに伝達される。すなわち、周辺ゲート１３４は、不純物拡散層１０９ａ、１０９ｃ、１０９ｅ、１０９ｇに電圧を印加するか否かを制御するスイッチングトランジスタとなっている。
【００２０】
なお、活性領域１３３ｂに形成されたコンタクト部１１９は、図示されない上層配線に接続されている。この上層配線は、コンタクト部１１９より周辺回路領域１４１Ａの内方側に位置する半導体基板１００の主表面上に形成されたスイッチングトランジスタに接続されている。そして、このスイッチングトランジスタにより、不純物拡散層１０９ｂ、１０９ｄ、１０９ｆ、１０９ｈに電圧を印加するか否かの制御を行なう。
【００２１】
周辺回路領域１４１Ｂが位置する半導体基板１００の主表面には、メモリセル領域１４０の周囲からメモリセル領域１４０に向けて延在し、活性領域１３５に接続された帯状の活性領域１３２と、この活性領域１３２を規定する分離領域１３１と、不純物領域１２９が形成されている。活性領域１３２の端部には、隣接する活性領域１３２が連結する幅広部１３２Ａが形成されている。そして、この幅広部１３２Ａには、アシストゲート１０２ａ〜１０２ｇに電圧を印加することにより半導体基板１００の主表面内に形成される反転層に電圧を印加するためのコンタクト部１１８が形成されている。
【００２２】
分離領域１３１は、たとえばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、半導体基板１００に掘られた溝内に、たとえば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込まれることで形成されている。
【００２３】
不純物領域１２９は、活性領域１３２が位置する半導体基板１００の主表面のうち、活性領域１３２の端部から、活性領域１３２と活性領域１３５との接続箇所より周辺回路領域１４１Ｂ側までの領域に形成されている。
【００２４】
メモリセル領域１４０のコンタクト部１１９側の側辺には、アシストゲート１０２ａ〜１０２ｇと交差する方向に延在し、アシストゲート１０２ｂ，１０２ｄ，１０２ｆが接続された配線１１４が設けられている。また、メモリセル領域１４０のコンタクト部１１８側の側辺にも、アシストゲート１０２ａ、１０２ｃ、１０２ｅ，１０２ｇが接続された配線１１５が設けられている。すなわち、配線１１４に接続されたアシストゲート１０２ｂ，１０２ｄ，１０２ｆと隣接するアシストゲート１０２ａ、１０２ｃ、１０２ｅ，１０２ｇは、配線１１５に接続されている。
【００２５】
不純物拡散層１０９ａ〜１０９ｈは、活性領域１３５の配線１１５側の側辺から配線１１４側の側辺にわたって延在し、さらに、活性領域１３３内に形成されている。
【００２６】
フローティングゲート１０７ａ〜１０７ｅは、半導体基板１００の主表面上のうち、コントロールゲート１１７ａ〜１１７ｅ下の領域であって、アシストゲート１０２ａ〜１０２ｇの両側面に形成されている。
【００２７】
図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、活性領域１３２の半導体基板１００の主表面側には、不純物領域（第３不純物領域）１２９が形成されている。この不純物領域１２９は、少なくとも、図１に示すコンタクト部１１８下の領域から、配線１１４に接続されたアシストゲート１０２ｆ下の領域に達するように形成されている。これにより、アシストゲート１０２ｆに電圧が印加されることにより形成される反転層５０と、図１に示すコンタクト部１１８とが電気的に接続される。このため、反転層５０には、コンタクト部１１８および不純物領域１２９を介して電圧が印加される。
【００２８】
また、図３は、図１のＩＩＩ−ＩＩＩ線における断面図である。この図３に示すように、不純物領域１２９は、少なくとも図１に示すコンタクト部１１８下の領域から配線１１５下の領域およびアシストゲート１０２ｇ下の領域に達するように形成されている。このため、図３に示すアシストゲート１０２ｇおよび配線１１５下に位置する半導体基板１００の主表面内に形成される反転層５０と、図１に示すコンタクト部１１８とが、電気的に接続される。
【００２９】
図４は、図１のＩＶ−ＩＶ線における断面図である。この図４に示されるように、活性領域１３３の半導体基板１００の主表面には、不純物拡散層１０９ｄと、この不純物拡散層１０９ｄに隣り合う半導体基板１００の主表面上に形成された配線１１４と、この配線１１４に対して不純物拡散層１０９ｄと反対側の半導体基板１００の主表面上に形成されたコンタクト部１１９と、このコンタクト部１１９に対して配線１１４と反対側の半導体基板１００の主表面に形成された分離領域１３１とが形成されている。そして、不純物領域１２８は、半導体基板１００の主表面のうち、分離領域１３１から不純物拡散層１０９ｄ下までの領域にわたって形成されている。なお、不純物領域１２８は、少なくとも、コンタクト部１１９下の領域から不純物拡散層１０９ｄ下の領域までの半導体基板１００の主表面に形成されている。このため、コンタクト部１１９に印加された電圧は、不純物領域１２８を介して、不純物拡散層１０９ｄに伝達される。
【００３０】
図５は、図１のＶ−Ｖ線における断面図である。この図５に示されるように、不揮発性半導体記憶装置１０は、半導体基板１００と、この半導体基板１００の主表面上に絶縁膜（第１絶縁膜）１０１を介して形成され、半導体基板１００内に反転層を形成可能な複数のアシストゲート１０２ｃ〜１０２ｅと、アシストゲート１０２ｃ〜１０２ｅの両側面上に形成された絶縁膜（第２絶縁膜）１０５と、半導体基板１００の主表面上に絶縁膜（第３絶縁膜）１０６を介して形成され、絶縁膜１０５の両側面上に延在し、電荷を蓄積可能なサイドウォール状のフローティングゲート１０７ｃ５〜１０７ｃ１０と、これらフローティングゲート１０７ｃ５〜１０７ｃ１０上に絶縁膜（第４絶縁膜）１１２を介して形成されたコントロールゲート１１７ｃと、アシストゲート１０２ｃ〜１０２ｅ間に位置する半導体基板１００の主表面上に形成される不純物拡散層１０９ｃ〜１０９ｆとを備えている。
【００３１】
絶縁膜１０１は、絶縁膜１０５下およびアシストゲート１０２ｃ〜１０２ｅ下に位置する半導体基板１００の主表面上に形成されている。この絶縁膜１０１は、たとえば、酸化シリコンからなり、半導体基板１００に対して垂直な方向の絶縁膜１０１の膜厚ａ１は、たとえば、５ｎｍ程度とされている。絶縁膜１０６は、フローティングゲート１０７ｃ５〜１０７ｃ１０のトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン（ＳｉＯＮ）や、酸化シリコンから形成されている。そして、この絶縁膜１０６の半導体基板１００に対して垂直な方向の膜厚ａ２は、たとえば、１０ｎｍ程度とされており、絶縁膜１０１の膜厚ａ１は、絶縁膜１０６の膜厚ａ２より薄く形成されている。
【００３２】
このように、絶縁膜１０１の膜厚を薄く形成することにより、読出し動作時に形成される反転層の抵抗を低くすることができる。すなわち、微細化に伴い、アシストゲート１０２ｃ〜１０２ｅ幅が小さくなることによる反転層の抵抗を低減することができる。また、反転層を形成するアシストゲート１０２ｃ〜１０２ｅに与える電圧をより低く抑えることができる。
【００３３】
絶縁膜１０５は、たとえば、酸化シリコンからなり、半導体基板１００の主表面と平行な方向の幅ａ３は、たとえば２５ｎｍ程度とされている。アシストゲート１０２ｃ〜１０２ｅと、アシストゲート１０２ｃ〜１０２ｅに隣接するフローティングゲート１０７ｃ５〜１０７ｃ１０との間は、この絶縁膜１０５により絶縁されている。そして、絶縁膜１０５の幅ａ３は、絶縁膜１０６の膜厚ａ２より厚く形成されており、好ましくは、２倍以上の厚さとする。このように、絶縁膜１０５の幅ａ３を設定することにより、アシストゲート１０２ｃ〜１０２ｅとフローティングゲート１０７ｃ５〜１０７ｃ１０との間の絶縁性を確実に確保することができる。さらに、絶縁膜１０５の幅ａ３を絶縁膜１０６の膜厚ａ２より厚く形成することにより、フローティングゲート１０７ｃ５〜１０７ｃ１０と、アシストゲート１０２ｃ〜１０２ｅとの間の容量を低減することができる。これにより、コントロールゲート１１７ｃと、フローティングゲート１０７ｃ５〜１０７ｃ１０との間の容量比（カップリングレシオ）を大きく保つことができ、書込み動作を高速に行なうことができる。
【００３４】
アシストゲート１０２ｃ〜１０２ｅは、たとえば、低抵抗な多結晶シリコン膜から形成され、半導体基板１００に対して垂直な方向の幅ａ６は、たとえば、７０ｎｍ程度とされ、半導体基板１００の主表面と平行な方向の幅ａ７は、たとえば５０ｎｍ程度とされている。このように、アシストゲート１０２ｃ〜１０２ｅの幅ａ７は、膜厚ａ６より狭く形成されている。これにより、アシストゲート１０２ｃ〜１０２ｅの断面積を確保して、アシストゲート１０２〜１０２ｅの抵抗の低減を図りつつ、アシストゲート１０２ｃ〜１０２ｅの設置面積を低減することができる。そして、隣接するアシストゲート１０２ｃ〜１０２ｅの半導体基板１００の主表面と平行な方向の間隔ａ８は、たとえば、２１０ｎｍ程度とされている。アシストゲート１０２ｃ〜１０２ｅ下に位置する半導体基板１００の主表面上には、Ｐ型（第２導電型）の不純物が導入されている。
【００３５】
このＰ型の不純物濃度が低いと、不純物拡散層１０９ｃ〜１０９ｆ間にリーク電流が流れやすくなり、このＰ型の不純物濃度が高すぎると、アシストゲート１０２ｃ〜１０２ｅ下に反転層が形成され難くなり、形成された反転層の抵抗が高くなる。このため、このＰ型の不純物濃度は、形成される反転層の抵抗が高くなりすぎず、かつ、不純物拡散層１０９ｃ〜１０９ｆ間にリーク電流が生じることができる程度に設定され、このＰ型の不純物濃度を調整して、メモリセルＭＣの電気的特性の最適化が図られている。
【００３６】
アシストゲート１０２ｃ〜１０２ｅの上面には窒化シリコン（Ｓｉ3Ｎ4等）またはシリコン酸化膜から形成された絶縁膜（第６絶縁膜）１０３が形成されている。そして、絶縁膜１０３の側面およびアシストゲート１０２ｃ〜１０２ｅの側面にわたって、サイドウォール状の絶縁膜１０５が形成されている。
【００３７】
フローティングゲート１０７ｃ５〜１０７ｃ１０は、絶縁膜１０５に隣り合う半導体基板１００の主表面上に形成されており、絶縁膜１０５の側面上に形成されている。フローティングゲート１０７ｃ５〜１０７ｃ１０のうち、半導体基板１００の主表面側から上端部側までの部分は、半導体基板１００の主表面と平行な方向の幅ａ４が主表面側から上端部側にわたって略均一に形成され、たとえば、３５ｎｍ程度とされている。
【００３８】
そして、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部側では、フローティングゲート１０７ｃ５〜１０７ｃ１０の不純物拡散層１０９ｃ〜１０９ｆ側の側面が、アシストゲート１０２ｃ〜１０２ｅ側の側面に近接するように湾曲している。このように、フローティングゲート１０７ｃ５〜１０７ｃ１０は、絶縁膜１０５の側面上に沿ってサイドウォール状に形成されており、フローティングゲート１０７ｃ５〜１０７ｃ１０の幅ａ４は、アシストゲートの幅ａ７より薄く形成されている。このため、フローティングゲート１０７ｃ５〜１０７ｃ１０の設置面積を低減することができ、フローティングゲート１０７ｃ５〜１０７ｃ１０を含むメモリセルＭＣの縮小化、微細化を図ることができる。そして、フローティングゲート１０７ｃ５〜１０７ｃ１０同士の間隔ａ５は、たとえば、１００ｎｍ程度とされている。
【００３９】
不純物拡散層１０９ｃ〜１０９ｆは、フローティングゲート１０７ｃ５〜１０７ｃ１０に対してアシストゲート１０２ｃ〜１０２ｅと反対側に位置する半導体基板１００の主表面に形成されている。この不純物拡散層１０９ｃ〜１０９ｆは、Ｎ＋型（第１導電型）拡散層からなる不純物領域１１０ｃ１〜１１０ｆ１と、この不純物領域１１０ｃ１〜１１０ｆ１を取り囲むように形成されたＰ型（第２導電型）の不純物領域からなるポケット層１１０ｃ２〜１１０ｆ２とを備えている。また、ポケット層１１０ｃ２〜１１０ｆ２は、隣接するフローティングゲート１０７ｃ５〜１０７ｃ１０下の領域に達するように形成されている。そして、不純物拡散層１０９ｃ〜１０９ｆと、フローティングゲート１０７ｃ５〜１０７ｃ１０とは、フローティングゲート１０７ｃ５〜１０７ｃ１０下の半導体基板１００の主表面に形成された絶縁膜１０６により、互いに絶縁されている。
【００４０】
絶縁膜（第５絶縁膜）１１１は、たとえば、酸化シリコンから形成され、フローティングゲート１０７ｃ５〜１０７ｃ１０間の領域であってアシストゲート１０２ｃ〜１０２ｅが形成されていない不純物拡散層１０９ｃ〜１０９ｆ上に位置する半導体基板１００の主表面上に形成されている。この絶縁膜１１１の半導体基板１００に対して垂直な方向の高さは、たとえば、４０ｎｍとされており、アシストゲート１０２ｃ〜１０２ｅの膜厚ａ６より低く設定されている。この絶縁膜１１１により、コントロールゲート１１７ｃと半導体基板１００との間の絶縁が確保される。なお、本実施の形態１に係る不揮発性半導体記憶装置１０においては、絶縁膜１１１の上面が、アシストゲート１０２ｃ〜１０２ｅより低く設定されているが、これに限られず、アシストゲート１０２ｃ〜１０２ｅの上面より上方に位置してもよい。
【００４１】
そして、絶縁膜１１２が、絶縁膜１０３および絶縁膜１０５の上端部上と、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部上および不純物拡散層１０９ｃ〜１０９ｆ側の側面上と、絶縁膜１１１の上面上とにわたって、形成されている。絶縁膜１１２は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。
【００４２】
この絶縁膜１１２の上面上には、コントロールゲート１１７ｃが形成されている。コントロールゲート１１７ｃは、たとえば、低抵抗な多結晶シリコンからなる導電膜１１７ｃ２と、導電膜１１７ｃ２より低抵抗なタングステンシリサイド（ＷＳｉx）等からなる導電膜１１７ｃ１とを備えている。なお、絶縁膜１１１の上面上に位置する絶縁膜１１２の上面から導電膜１１７ｃ２の上面までの距離Ｌ１が、１３０ｎｍ程度とされ、導電膜１１７ｃ１の半導体基板１００に対して垂直な方向の膜厚Ｌ２は、１００ｎｍ程度とされている。
【００４３】
ここで、絶縁膜１１１の上面が、絶縁膜１１２の上端部から十分下方に位置しているため、コントロールゲート１１７ｃは、フローティングゲート１０７ｃ５〜１０７ｃ１０の上端部から絶縁膜１１１より上方に位置する側面上にわたって延在する。このため、コントロールゲート１１７ｃと、フローティングゲート１０７ｃ５〜１０７ｃ１０との対向面積が広く確保され、コントロールゲート１１７ｃと、フローティングゲート１０７ｃ５〜１０７ｃ１０との間のカップリング比を向上させることができる。これにより、書込み速度の向上を図ることができる。
【００４４】
図６は、図１のＶＩ−ＶＩ線の断面図である。この図６に示すように、不純物拡散層１０９ｃ〜１０９ｆと、アシストゲート１０２ｃ〜１０２ｅ下に位置する半導体基板１００の主表面内に形成される反転層との間に、凹部１２１が形成されている。すなわち、凹部１２１は、絶縁膜１０５に対してアシストゲート１０２ｃ〜１０２ｅと反対側の半導体基板１００の主表面に形成されている。
【００４５】
そして、半導体基板１００には、凹部１２１により規定され、上面上にアシストゲート１０２ｃ〜１０２ｅと絶縁膜１０５とが形成された凸部１２０Ａと、内部に不純物拡散層１０９ｃ〜１０９ｆが形成された凸部１２０Ｂとが形成されている。そして、アシストゲート１０２ｃ〜１０２ｅ下に形成される反転層は、凸部１２０Ａ内に形成される。このため、反転層と、凸部１２０Ｂ内に形成された不純物拡散層１０９ｃ〜１０９ｅとは、凹部１２１により電気的に分離されている。なお、凹部１２１の深さは、アシストゲート１０２ｃ〜１０２ｅと不純物拡散層１０９ｃ〜１０９ｆとの間の分離可能な程度とされており、凹部１２１の底部と、凸部１２０Ａの上面との距離ａ９は、たとえば３０ｎｍ程度とされている。また、凸部１２０Ａおよび凸部１２０Ｂの上端面はいずれも平坦面とされており、凸部１２０Ｂの上端面は、凸部１２０Ａの上端面より低くされている。
【００４６】
上記のように構成された不揮発性半導体記憶装置１０の書込み動作、読出し動作、消去動作について説明する。図７は、不揮発性半導体記憶装置１０の書込み動作を示す断面図である。図７に示すように、選択されたメモリセルＭＣ１、ＭＣ２のフローティングゲート１０７ｃ４、１０７ｃ８にデータを書き込む場合には、選択されたメモリセルＭＣ１、ＭＣ２が接続されたコントロールゲート１１７ｃに、たとえば、１６Ｖ程度の電圧を印加する。そして、図１において、非選択のコントロールゲート１１７ａ、１１７ｂ、１１７ｄ、１１７ｅには、たとえば、−１Ｖ程度の電圧が印加される。選択されたメモリセルＭＣ１については、ソースとして機能する不純拡散層１０９ｄにたとえば、０Ｖ程度の電圧を印加して、そして、ドレインとして機能する不純物拡散層１０９ｅには、たとえば、４．５Ｖ程度の電圧を印加する。そして、ソースとして機能する不純物拡散層１０９ｄと、ドレインとして機能する不純物拡散層１０９ｅとの間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ｄには、たとえば、０〜１Ｖ程度の電圧が印加され、アシストゲート１０２ｄ下に位置する半導体基板１００の主表面に反転層５０を形成する。
【００４７】
また、選択されたメモリセルＭＣ２については、ソースとして機能する不純物拡散層１０９ｂに、たとえば、０Ｖ程度の電圧が印加され、また、ドレインとして機能する不純物拡散層１０９ｅには、たとえば、４．５Ｖ程度の電圧が印加される。そして、ソースとして機能する不純物拡散層１０９ｂと、ドレインとして機能する不純物拡散層１０９ｃとの間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ｂには、たとえば、０〜１Ｖ程度の電圧を印加して、アシストゲート１０２ｂ下に位置する半導体基板１００の主表面に反転層５０を形成する。
【００４８】
さらに、選択されたメモリセルＭＣ１と、メモリセルＭＣ２との間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ｃには、たとえば、−１Ｖ程度の電圧が印加される。また、選択されたメモリセルＭＣ１、ＭＣ２と、他のメモリセルとの間に位置する半導体基板１００の主表面上に形成されたアシストゲート１０２ａ、１０２ｅには、たとえば、−１Ｖ程度の電圧が印加される。
【００４９】
このように、アシストゲート１０２ａ、１０２ｃ、１０２ｅ下に位置する半導体基板１００の主表面に反転層が形成されることを抑制して、不純物拡散層１０９ｂと、不純物拡散層１０９ｂに対して、不純物拡散層１０９ｃと反対側に位置する半導体基板１００の主表面に形成された不純物拡散層との間と、不純物拡散層１０９ｃと、不純物拡散層１０９ｄとの間と、不純物拡散層１０９ｅと不純物拡散層１０９ｆとの間でリーク電流が生じることを抑制している。このように、本実施の形態１に係る不揮発性半導体記憶装置１０は、１つのコントロールゲート１１７ｃ下に位置する複数のメモリセルを選択して書込み動作を行なうことができる。そして、選択されたメモリセルＭＣ１、ＭＣ２間と、選択されたメモリセルＭＣ１、ＭＣ２と非選択のメモリセルとの間のアイソレーションが図られている。
【００５０】
そして、アシストゲート１０２ｂ、１０２ｄ下に位置する半導体基板１００の主表面に形成された反転層５０は、データの書込みの際に、ホットエレクトロンを効率的に生成し、選択されたメモリセルＭＣ１、ＭＣ２のフローティングゲート１０７ｃ８、１０７ｃ４に低いチャネル電流で高速にデータを書き込むことを補助するものである。すなわち、データ書込み動作に際して、半導体基板１００のうち、アシストゲート１０２ｄ下の領域と、フローティングゲート１０７ｃ８下に位置する領域との間および、アシストゲート１０２ｂ下の領域と、フローティングゲート１０７ｃ４下の領域との間で大きなポテンシャルドロップを生じさせて、チャネル横方向の電界を増大させ、効率的にホットエレクトロンを生成することができる。これにより、低いチャネル電流で高速書込みを行なうことができる。
【００５１】
また、フローティングゲート１０７ｃ４、１０７ｃ８は、多値のデータを記憶することができる。これは、フローティングゲート１０７ｃ４、１０７ｃ８への書込み時間を変えることで、フローティングゲート１０７ｃ４、１０７ｃ８内に蓄積される電荷量を変化させることにより行なうことができる。このため、モリセルトランジスタは、何種類かのしきい値電圧を有し、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。これにより、図１に示すメモリセル領域１４０の縮小化を図ることができる。
【００５２】
なお、図１に示す非選択のコントロールゲート１１７ａ、１１７ｂ、１１７ｄ、１１７ｅには、たとえば、−１Ｖ程度の負の電圧が印加されているため、非選択のコントロールゲート１１７ａ、１１７ｂ、１１７ｄ、１１７ｅ下の領域において、図７に示す反転層５０と、不純物拡散層１０９ｅおよび不純物拡散層１０９ｄとの間にリーク電流が生じることを防止することができる。
【００５３】
図８は、読出し動作における不揮発性半導体記憶装置１０の断面図である。この図８に示されるように、選択されたメモリセルＭＣ３のフローティングゲート１０７ｃ７内のデータを読み出すには、不純物拡散層１０９ｄには、０Ｖ程度の電圧が印加される。また、アシストゲート１０２ｄには、４．５Ｖ程度の電圧が印加され、アシストゲート１０２ｄ下の半導体基板１００の主表面側には、反転層５０が形成される。そして、形成された反転層５０には、１Ｖ程度の電圧が印加される。さらに、選択されたフローティングゲート１０７ｃ７上に形成されたコントロールゲート１１７ｃには、２Ｖ〜５Ｖ程度の電圧が印加される。ここで、選択されたフローティングゲート１０７ｃ７内に蓄積された電荷量により、しきい値電圧が変化するため、不純物拡散層１０９ｄと反転層５０との間を流れる電流の状況でフローティングゲート１０７ｃ７内のデータを判断することができる。なお、非選択のアシストゲート１０２ｃおよび１０２ｅには、たとえば、−１Ｖ程度の電圧を印加して、反転層が形成されないようにしてアイソレーションを行なう。また、非選択のコントロールゲート１１７ａ、１１７ｂ、１１７ｄ、１１７ｅには、たとえば、−１Ｖ程度の負の電圧を印加する。
【００５４】
図９は、読出し動作における読出し電流の流れを示した回路図である。この図９において、選択されたメモリセルＭＣ３のフローティングゲート１０７ｃ７には、反転層５０から不純物拡散層１０９ｄに向けて読み出し電流が流れる。読出し電流は、電源供給部１２７から反転層５０内を通電する。そして、読出し電流は、２Ｖ〜５Ｖ程度の電圧が印加されたコントロールゲート１１７ｃ下において、対向配置された不純物拡散層１０９ｄに向けて流れる。ここで、不純物拡散層１０９ｄは、反転層５０より電気的な抵抗が低いものとされている。具体的には、反転層５０は、３〜４ＭΩ程度とされており、不純物拡散層１０９ｄの抵抗は、７００ＫΩ以上８００ＫΩ以下程度とされている。
【００５５】
このように、不純物拡散層１０９ｄの抵抗は低いため、不純物拡散層１０９ｄのうち、図１に示すコンタクト部１１９側の電圧Ｖｓ１と、選択されたメモリセルＭＣ３における電圧Ｖｓ２との差は小さく抑えられている。すなわち、図１において、不純物拡散層１０９ａ〜１０９ｈ内の電圧は、コンタクト部１１９側の端部から他方の端部にわたって、略均一に分布する。このため、いずれのメモリセルＭＣが選択されたとしても、選択されたメモリセルＭＣのソースの電圧にばらつきが生じ難くなっている。
【００５６】
ここで、選択されたメモリセルに流れる読み出し電流ＩＤは、以下に示す式により表される。
【００５７】
ＩＤ＝α×〔（ＶＧＳ−Ｖｔｈ）×ＶＤＳ−ＶＤＳ２／２〕・・・（１）（但し、ＩＤ：選択されたメモリセルに流れる読み出し電流。α：定数。ＶＧＳ：ゲート電極として機能するコントロールゲートに印加された電圧ＶＧと、ソースとして機能する不純物拡散層に印加される電圧ＶＳ２との電圧差。Ｖｔｈ：選択されたメモリセルのしきい値電圧。ＶＤＳ：ソースとして機能する不純物拡散層に印加された電圧と、ドレインとして機能する反転層に印加された電圧との電圧差。）上記のように、いずれのメモリセルＭＣが選択されたとしても、ソースの電圧にばらつきが生じ難いため、いずれのメモリセルＭＣにおいても、ソースと、コントロールゲート１０７ａ〜１０７ｅとの間の電圧差にばらつきが生じ難くなっている。
【００５８】
したがって、上記式（１）において、各メモリセルＭＣについて、ＶＧＳにばらつきが生じ難くなっている。このため、いずれのメモリセルＭＣにおいても、読み出し電流ＩＤが近似することとなり、各メモリセルＭＣのしきい値電圧のＶｔｈばらつきを小さく抑制することができる。
【００５９】
また、反転層５０は、熱拡散などの問題がないため、反転層５０の幅を小さく抑えることができ、図１に示すメモリセル領域１４０の面積を小さくすることができる。
【００６０】
図１０は、不揮発性半導体記憶装置１０の消去動作を示す断面図である。この図１０に示されるように、データ消去時は、選択されたコントロールゲート１１７ｃにたとえば、−１７Ｖ程度の負電圧を印加すると共に、半導体基板１００および不純物拡散層１０９ｃ、１０９ｄ、１０９ｅ、１０９ｆには、０Ｖを印加する。これにより、フローティングゲート１０７ｃ５〜１０７ｃ１０内に蓄積された電荷を絶縁膜１０６を介して、半導体基板１００に放出し、複数のフローティングゲート１０７ｃ５〜１０７ｃ１０のデータを一括消去する。
【００６１】
次に、本実施の形態１に係る不揮発性半導体記憶装置１０の製造方法について説明する。図１１は、不揮発性半導体記憶装置１０の製造工程の第１工程を示す平面図である。この図１１において、半導体基板１００は、たとえば、Ｐ型のシリコン（Ｓｉ）単結晶からなり、この半導体基板１００の主表面上に、溝型の分離領域１３１を形成すると共に、活性領域１３０を形成する。これにより、活性領域１３０として、メモリセル領域１４０の中央部に位置する半導体基板１００の主表面に形成された活性領域１３５と、帯状の活性領域１３２、１３３ａ，１３３ｂとが形成される。そして、半導体基板１００の主表面上に、酸化シリコン等から形成される絶縁膜１０１を、たとえば５ｎｍ程度の厚さとなるように、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００６２】
そして、通常のイオン注入法等により、半導体基板１００のメモリセル領域１４０となる領域に、たとえば、リン（Ｐ）を選択的に導入することで、ｎ型の埋込領域を形成した後、通常のイオン注入法等により、半導体基板１００のメモリセル領域１４０および周辺回路領域１４１となる領域に、たとえば、ホウ素（Ｂ）を選択的に導入することで、Ｐ型のウエル領域を形成する。これにより、図１に示すアシストゲート１０２ａ〜１０２ｇ下の半導体基板１００の主表面上にＰ型の不純物領域が形成される。
【００６３】
図１２、図５０は、半導体記憶装置１０の製造工程の第２工程を示す平面図である。図１２および図１に示されるように、半導体基板１００の主表面上に、レジスト膜１３５ａを形成する。そして、半導体基板１００の主表面のうち、活性領域１３３ｂに形成されるコンタクト部１１９と活性領域１３５の周辺回路領域１４１Ａ側の側辺近傍との間に位置する領域１２８ａと、幅広部１３２Ａよりメモリセル領域１４０側の位置から活性領域１３５の周辺回路１４１Ａ側の側辺近傍までの間の位置する領域１２９ａとが外方に露出している。そして、露出した半導体基板１００の主表面にｎ-型の不純物の注入を行なう。
【００６４】
そして、図５０に示されるように、半導体基板１００の主表面上に、絶縁膜１０１を介して、多結晶シリコン等からなる周辺ゲート１３４を形成する。その後、半導体基板１００の主表面上に、レジスト膜１３５ｂを形成する。この際、図１と図５０において、半導体基板１００のうち、周辺ゲート１３４から活性領域１３３ａの端部までの間に位置する領域１２８ｂと、周辺ゲート１３４から図１に示す配線１１４の周辺回路領域１４１Ａ側の側辺近傍までの領域１２８ｃと、活性領域１３２の端部から図１に示す配線１１５の周辺回路領域１４１Ｂ側の側辺近傍に位置する領域１２９ｂとが、外方に露出している。
【００６５】
そして、露出した半導体基板１００の主表面に、ｎ-型の不純物を注入する。このようにして、半導体基板１００の主表面上に、不純物領域１２８、１２９が形成される。
【００６６】
図１３は、図５０におけるＸＩＩＩ−ＸＩＩＩ線における断面図であり、この図１３および図５０に示すように、ｎ-型の不純物領域１２９が活性領域１３２の主表面に形成される。そして、不純物領域１２９は、図１において、活性領域１３２内のうち、少なくとも、コンタクト部１１８が形成される領域から、アシストゲート１０２ａ〜１０２ｇが形成される領域にわたって形成される。また、図１４は、図５０のＸＩＶ−ＸＩＶ線における断面図であり、この図１４および図５０に示すように、不純物領域１２８は、活性領域１３２内のうち、図１に示すコンタクト部１１９が形成される領域から、不純物拡散層１０９ａ〜１０９ｇが形成される領域にわたって形成される。
【００６７】
図１５は、不揮発性半導体記憶装置１０の製造工程うち、アシストゲートを形成する第３工程を示す断面図である。この図１５に示されるように、絶縁膜１０１の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜１０２を、たとえば、５０ｎｍ〜７０ｎｍ程度の厚さとなるように、ＣＶＤ（Chemical Vapor Deposition）法等により堆積する。そして、この導電膜１０２の上面上に、たとえば、酸化シリコン等からなる絶縁膜１０３を、たとえば、１５０ｎｍ程度の厚さとなるように、堆積する。続いて、この絶縁膜１０３の上面上に窒化シリコンからなる絶縁膜１０４を、たとえば、７０ｎｍ〜８０ｎｍ程度の厚さとなるように堆積する。そして、この絶縁膜１０４の上面上にレジストパターンを形成し、絶縁膜１０４と、絶縁膜１０３と、導電膜１０２にパターニングを施し、アシストゲート１０２ｃ〜１０２ｅを形成する。なお、アシストゲート１０２ｃ〜１０２ｅの上面上には、絶縁膜１０３が残留し、この絶縁膜１０３の上面上には、絶縁膜１０４が残留する。
【００６８】
図１６は、不揮発性半導体記憶装置１０の製造工程の第４工程を示す断面図である。この図１６において、アシストゲート１０２ｃ〜１０２ｅと、絶縁膜１０３と、絶縁膜１０４を覆うように、たとえば、シリコン酸化膜から形成された絶縁膜１０５を堆積する。そして、絶縁膜１０５にドライエッチングを施して、アシストゲート１０２ｃ〜１０２ｅ、絶縁膜１０３および絶縁膜１０４の側面上にサイドウォール状の絶縁膜１０５を形成する。このサイドウォール状の絶縁膜１０５は、半導体基板１００の主表面側から上端部側にわたって、アシストゲート１０２ｃ〜１０２ｅ側の側面と、アシストゲート１０２ｃ〜１０２ｅ側の側面と対向する側面とが略平行に上方に向けて延在している。そして、サイドウォール状の絶縁膜１０５の上端部側では、アシストゲート１０２ｃ〜１０２ｅ側の側面と対向する側面が、アシストゲート１０２ｃ〜１０２ｅ側の側面に近接するような湾曲面状とされている。
【００６９】
そして、サイドウォール状の絶縁膜１０５は、半導体基板１００の主表面と平行な方向の幅ａ１０が、８０ｎｍ以上１００ｎｍ以下程度となるように形成されている。このようなサイドウォール状の絶縁膜１０５を形成する際には、形成されたサイドウォール状の絶縁膜１０５間に位置する絶縁膜１０１も同時にエッチングして、サイドウォール状の絶縁膜１０５間に位置する半導体基板１００の主表面を露出する。
【００７０】
図１７は、不揮発性半導体記憶装置１０の製造工程の第５工程を示す断面図である。この図１７に示されるように、サイドウォール状の絶縁膜１０５にウエットエッチングを施して、半導体基板１００の主表面と平行な方向の幅ａ１０が狭められたサイドウォール状の絶縁膜１０５を形成する。このウエットエッチングが施された絶縁膜１０５の幅ａ１０は、たとえば、２０ｎｍ〜３０ｎｍ程度とされている。この際、絶縁膜１０５下に位置していた絶縁膜１０１もウエットエッチングにより除去する。これにより、絶縁膜１０５下に位置していた半導体基板１００の主表面の一部である領域１２２が露出する。
【００７１】
ここで、この露出した領域１２２が位置する半導体基板１００の主表面は、上記第４工程においてドライエッチングを施す際には、絶縁膜１０５下に位置しており、エッチングダメージを受けないものとなっている。そして、ウエットエッチングにより、領域１２２が位置する半導体基板１００の主表面を露出することとしているので、この領域１２２が位置する半導体基板１００の主表面は、ドライエッチングによるダメージを受けることがない。このため、領域１２２における半導体基板１００の主表面には、凹部等が形成され難く、平坦面とされている。また、領域１２２における半導体基板１００の主表面では、界面の結晶方位が、１−０−０と略均一となっており、界面準位密度が低くなっている。このように、エッチングダメージを受けていない領域１２２は、絶縁膜１０５に対して、アシストゲート１０２ｃ〜１０２ｅに対して反対側の主表面上に位置している。この領域１２２は、半導体基板１００の主表面と平行な方向の幅ａ１２は、たとえば、５０ｎｍ〜８０ｎｍ程度とされている。
【００７２】
絶縁膜１０５は、図５に示すフローティングゲート１０７ｃ５〜１０７ｃ１０とアシストゲート１０２ｃ〜１０２ｅとの間の絶縁性を確保するものであるが、その幅ａ３は、図１６に示す絶縁膜１０５の幅ａ１０および、図１７に示すように、絶縁膜１０５に施すエッチング量を調整することにより、適宜調整することができる。
【００７３】
図１８は、不揮発性半導体記憶装置１０の製造工程の第６工程を示す断面図である。この図１８に示すように、まず、サイドウォール状の絶縁膜１０５間に位置する半導体基板１００の主表面上に絶縁膜１０６を形成する。この絶縁膜１０６の厚さは、たとえば、１０ｎｍ程度とされ、アシストゲート１０２ｃ〜１０２ｅ下に形成された絶縁膜１０１より厚く形成される。ここで、領域１２２が位置する半導体基板１００の主表面上に絶縁膜１０６が成長する際に、主表面が平坦面であるため、絶縁膜１０６の厚さが均一となるように成長する。このため、領域１２２の主表面上に位置する絶縁膜１０６の膜厚は略均一となり、また、所望の膜厚に設定しやすいものとなっている。
【００７４】
続いて、この絶縁膜１０６の上面上と、サイドウォール状の絶縁膜１０５の側面上と、絶縁膜１０４の上面上および側面上を覆うように、たとえば、低抵抗な多結晶シリコンからなる導電膜１０７ＡをＣＶＤ法等により堆積する。ここで、絶縁膜１０６の上面上に堆積された導電膜１０７Ａは、半導体基板１００の主表面に対して垂直な方向の厚さが、２０ｎｍ以上４０ｎｍ以下となるように形成する。このように、導電膜１０７Ａを薄膜状に形成すると、導電膜１０７Ａは、絶縁膜１０５の側面上において、半導体基板１００の主表面側から、絶縁膜１０５の上端部側にわたって、半導体基板１００の主表面に対して平行な方向の幅が略均一に形成される。
【００７５】
図１９は、不揮発性半導体記憶装置１０の製造工程の第７工程を示す断面図である。この図１９に示すように、図１８に示す導電膜１０７Ａにエッチングを施して、サイドウォール状の導電膜１０７Ｂを形成する。ここで、サイドウォール状の導電膜１０７Ｂの半導体基板１００の主表面と平行な方向の幅ａ１１は、上記第６工程において、堆積された導電膜１０７Ａの膜厚により設定される。そして、このサイドウォール状の導電膜１０７Ｂの幅ａ１１が、図５に示すフローティングゲート１０７ｃ５〜１０７ｃ１０の幅ａ４となる。すなわち、フローティングゲート１０７ｃ５〜０１７ｃ１０の幅ａ４は、上記第６工程において、堆積された導電膜１０７Ａの膜厚により、決定されている。このため、上記第６工程において、堆積する導電膜１０７Ａの膜厚を調整することにより、形成されるフローティングゲート１０７ｃ５〜１０７ｃ１０の幅ａ４を調整することができる。すなわち、導電膜１０７Ａの膜厚を薄く形成することにより、フローティングゲート１０７ｃ５〜１０７ｃ１１の微細化を図ることができ、図１に示すメモリセル領域１４０の縮小化を図ることができる。
【００７６】
図１９において、サイドウォール状の導電膜１０７Ｂは、絶縁膜１０６を介して、半導体基板１００の主表面上に形成される。また、導電膜１０７Ｂは、アシストゲート１０２ｃ〜１０２ｅの側面上に形成されたサイドウォール状の絶縁膜１０５の側面上および上端部上を覆うように形成される。そして、サイドウォール状の導電膜１０７Ｂの上端部同士が、互いに近接している。このサイドウォール状の導電膜１０７Ｂの半導体基板１００と平行な方向の幅ａ１１は、たとえば、３５ｎｍ程度とされている。
【００７７】
図２０は、不揮発性半導体記憶装置１０の製造工程の第８工程を示す断面図であり、図２１は、第９工程を示す断面図である。この図２０に示されるように、サイドウォール状の導電膜１０７Ｂの上面および、導電膜１０７Ｂ間に位置する絶縁膜１０６上を覆うように、酸化シリコン等からなる絶縁膜（保護膜）１０８をＣＶＤ法により堆積する。そして、図２１に示すように、絶縁膜１０８にドライエッチングを施して、導電膜１０７Ｂの側面上にサイドウォール状の絶縁膜１０８を残す。
【００７８】
このドライエッチングを施す際には、サイドウォール状の絶縁膜１０８間に位置する領域に形成された絶縁膜１０６も除去して、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面を露出する。
【００７９】
図２２は、不揮発性半導体記憶装置１０の製造工程の第１０工程を示す断面図である。この図２２に示すように、サイドウォール状の絶縁膜１０８間に位置する半導体基板１００の主表面上から主表面に対して垂直な方向に不純物を注入する。この際、たとえば、ヒ素（Ａｓ）を１０（ｋｅＶ），１．０×１０１４（ｃｍ−２）の条件の下注入し、また、ホウ素（Ｂ）を１５（ｋｅＶ），１．０×１０１３（ｃｍ−２）の条件の下注入して、熱拡散させて不純物拡散層１０９ｃ〜１０９ｆを形成する。
【００８０】
ここで、不純物拡散層１０９ｃ〜１０９ｆを形成する際には、絶縁膜１０８により不純物が注入される範囲が規定される。そして、不純物領域１１０ｃ１〜１１０ｆ１に用いられる不純物は、ポケット層１１０ｃ１〜１１０ｆ２に用いられる不純物より熱拡散係数が低く、結果として、不純物領域１１０ｃ１〜１１０ｆ１を覆うように、ポケット層１１０ｃ２〜１１０ｆ２が形成される。このため、異なる不純物型を持つ、不純物領域１１０ｃ１〜１１０ｆ１とポケット層１１０ｃ２〜１１０ｆ２の境界が、半導体基板１００のうち、導電膜１０７Ｂ下の領域まで拡散することが抑制されている。
【００８１】
図２３は、不揮発性半導体記憶装置１０の製造工程の第１１工程を示す断面図である。この図２３に示されるように、導電膜１０７Ｂの側面上に形成された絶縁膜１０８およびサイドウォール状の導電膜１０７Ｂ間に位置する半導体基板１００の主表面に形成された絶縁膜１０６をウエットエッチングにより除去する。この結果、導電膜１０７間に位置する半導体基板１００の主表面は露出される。そして、サイドウォール状の導電膜１０７Ｂ間に位置する半導体基板１００の主表面上に形成された絶縁膜１０６をウエットエッチングにより除去して、導電膜１０７Ｂ間に位置する半導体基板１００の主表面を露出する。そして、導電膜１０７Ｂ下に位置する半導体基板１００の主表面上に、絶縁膜１０６が残る。
【００８２】
図２４は、不揮発性半導体記憶装置１０の製造工程の第１２工程を示す断面図である。導電膜１０７Ｂおよび絶縁膜１０４を覆うように、たとえば、酸化シリコンからなる絶縁膜１１１を、たとえば、ＣＶＤ法により堆積する。
【００８３】
図２５は、不揮発性半導体記憶装置１０の製造工程の第１３工程を示す断面図であり、図２６は第１４工程を示す断面図である。図２５に示すように、絶縁膜１０４をストッパとして、絶縁膜１１１に化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施して、絶縁膜１１１の表面を平坦化する。これにより、サイドウォール状の導電膜１０７Ｂ間に絶縁膜１１１が残る。そして、図２６に示すように、絶縁膜１１１ウエットエッチングを施して、絶縁膜１１１の上面をアシストゲート１０２ｃ〜１０２ｅの上面の近傍に位置させる。これにより、絶縁膜１１１より上方に位置するサイドウォール状の導電膜１０７Ｂの表面が外方に露出する。この際、サイドウォール状の絶縁膜１０５の表面は、導電膜１０７Ｂにより覆われているので、絶縁膜１０５に膜減りが生じることが防止されている。さらに、絶縁膜１０３の上面上には、シリコン窒化膜からなる絶縁膜１０４が形成されているので、絶縁膜１０３の上面がエッチングされることが防止されている。
【００８４】
図２７は、不揮発性半導体記憶装置１０の製造工程の第１５工程に示す断面図である。この図２７において、図２６に示す導電膜１０７Ｂと、絶縁膜１０５と、絶縁膜１０４の上端部にドライエッチングを施す。これにより、図２６において、絶縁膜１０４を介して、互いに近接するように形成された導電膜１０７Ｂの上端部が除去される。また、絶縁膜１０４も除去され、絶縁膜１０５および絶縁膜１０３の上面上が外方に露出する。そして、図２７に示すように、上端部が離間したサイドウォール状の導電膜１０７Ｃが、アシストゲート１０２ｃ〜１０２ｅの両側面上に形成される。このように、サイドウォール状の導電膜１０７Ｃの上端部を離間させることにより、図８において、アシストゲート１０２ｃ〜１０２ｅを介して対向配置されたフローティングゲート１０７ｃ５〜１０７ｃ１０間の容量を低減することができる。
【００８５】
このため、選択されたメモリセルのフローティングゲート１０７ｃ７内に蓄積されたデータを読み出す際に、フローティングゲート１０７ｃ７に対して、アシストゲート１０２ｄを介して配置されたフローティングゲート１０７ｃ８内に蓄積された電荷量が変動しても、選択されたメモリセルのしきい値電圧が変動することを抑制することができる。
【００８６】
そして、図２７において、絶縁膜１１１もこのドライエッチングにより、半導体基板１００に対して垂直な方向の高さが低くなり、形成された導電膜１０７Ｃの側面がさらに露出される。
【００８７】
図２８は、不揮発性半導体記憶装置１０の製造工程の第１６工程を示す断面図である。この図２８に示すように、サイドウォール状の導電膜１０７Ｃの側面上および上端部と、絶縁膜１０５と、絶縁膜１０３と、絶縁膜１１１との上面上とを覆うように、たとえば、酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層して、いわゆるＯＮＯ膜からなる絶縁膜１１２を形成する。絶縁膜１１２の上下の酸化シリコンは、たとえば、ＩＳＳＧ酸化法等のような熱酸化法で形成する。
【００８８】
図２９は、不揮発性半導体記憶装置１０の製造工程の第１７工程を示す断面図である。この図２９に示すように、絶縁膜１１２の上面上に、たとえば、低抵抗な多結晶シリコンからなる導電膜１１７ｃ２を堆積し、この導電膜１１７ｃ２の上面上にたとえばタングステンシリサイド等のような高融点金属シリサイド膜からなる導電膜１１７ｃ１を堆積する。
【００８９】
そして、この導電膜１１７ｃ２および導電膜１１７ｃ１にパターニングを施して、図１に示すコントロールゲート１１７ａ〜１１７ｅを形成する。この際、絶縁膜１１２をエッチングストッパーとして機能させる。
【００９０】
図３０は、不揮発性半導体記憶装置１０の製造工程の第１８工程を示す断面図であり、コントロールゲート１１７ａ〜１１７ｅ間における断面図である。この第１８工程においては、コントロールゲート１１７ａ〜１１７ｅ間に位置する絶縁膜１１２にエッチングを施して、図２９に示すサイドウォール状の導電膜１０７Ｃの上面を露出する。そして、図２９に示すコントロールゲート１１７ｃをマスクとして、サイドウォール状の導電膜１０７Ｃにエッチングを施して、図１に示すフローティングゲート１０７ａ〜１０７ｅを形成する。この際、図２９、図１において、コントロールゲート１１７ａ〜１１７ｅ間に位置する半導体基板１００の主表面上に形成された導電膜１０７Ｃは除去され、絶縁膜１０６が露出する。
【００９１】
さらに、絶縁膜１０６およびこの絶縁膜１０６下の半導体基板１００の主表面上にドライエッチングを施して、凹部１２１を形成する。すなわち、凹部１２１は、サイドウォール状の絶縁膜１０５に対して、アシストゲート１０２ｃ〜１０２ｅと反対側の半導体基板１００の主表面上に形成される。このようにして、本実施の形態１に係る不揮発性半導体記憶装置１０が製造される。
【００９２】
（実施の形態２）
図３１から図３６を用いて、本実施の形態２に係る不揮発性半導体記憶装置２０について説明する。図３１は、本実施の形態２に係る不揮発性半導体記憶装置２０の断面図である。この図３１に示すように、絶縁膜２１１は、フローティングゲート２０７ｃ５〜２０７ｃ１０間に位置する領域のうち、アシストゲート２０２ｃ〜２０２ｅが形成されていない領域に位置する半導体基板１００の主表面上であって、フローティングゲート２０７ｃ５〜２０７ｃ１０から離間した位置に形成されている。
【００９３】
そして、絶縁膜２０６の半導体基板１００の主表面に垂直な方向の厚さは、絶縁膜２１１の半導体基板１００の主表面に対して垂直な方向の厚さよりも薄く形成されている。また、この絶縁膜２０６は、フローティングゲート２０７ｃ５〜２０７ｃ１０下から、フローティングゲート２０７ｃ５〜２０７ｃ１０間に位置する領域のうち、アシストゲート２０２ｃ〜２０２ｅが形成されていない領域に位置する半導体基板１００の主表面上にまで延在している。
【００９４】
すなわち、フローティングゲート２０７ｃ５〜２０７ｃ１０間に位置する領域のうち、アシストゲート２０２ｃ〜２０２ｅが形成されていない領域に位置する半導体基板１００の主表面は、絶縁膜２１１と絶縁膜２０６とにより覆われている。
【００９５】
図３２は、本実施の形態２に係る不揮発性半導体記憶装置２０のコントロールゲート間における断面図である。この図３２に示すように、凹部２２１により規定された凸部２２０Ｂの主表面上には、中央部に形成された絶縁膜２１１と、この絶縁膜２１１の周囲に位置する主表面上に形成された絶縁膜２０６と、この絶縁膜２０６上に形成された絶縁膜２０８とが形成されている。なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に構成されている。
【００９６】
このように構成された不揮発性半導体記憶装置２０の製造方法について、図３３〜図３６を用いて説明する。図３３は、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造工程の第１０工程と同様に不純物拡散層２０９ｃ〜２０９ｆを形成する工程を示す断面図である。
【００９７】
この図３３に示すように、サイドウォール状の導電膜２０７Ｂの側面上に絶縁膜２０８を形成し、絶縁膜２０８間に位置する半導体基板１００の主表面上から不純物を注入して、不純物拡散層２０９ｃ〜２０９ｆを形成する。図３４は、不純物拡散層２０９ｃ〜２０９ｆの形成工程後の工程を示す断面図である。この図３４に示すように、サイドウォール状に形成された導電膜２０７Ｂの上端部から下端部にわたって、絶縁膜（保護膜）２０８を残留させた状態で、絶縁膜２１１を堆積する。このため、絶縁膜２１１は、絶縁膜２０８間に位置する半導体基板１００の主表面上に堆積される。
【００９８】
そして、図３５は、図３４に示す製造工程後の不揮発性半導体記憶装置２０の工程を示す断面図であり、この図３５に示すように、半導体基板１００の主表面に絶縁膜２０８および絶縁膜２１１の少なくとも一部が残留するように、絶縁膜２０８および絶縁膜２１１にエッチングを施す。これにより、サイドウォール状の導電膜２０７Ｂの側面の一部が露出すると共に、絶縁膜２０８下に絶縁膜２０６が残留する。
【００９９】
図３６は、図３５に示された工程後の工程を示す断面図である。この図３６に示すように、図３５に示すサイドウォール状の導電膜２０７Ｂおよび絶縁膜２０５、２０３の上面上を覆うように、絶縁膜２１２を形成し、この絶縁膜２１２上にコントロールゲート２１７ｃを形成する。そして、形成されたコントロールゲート２１７ｃをマスクとして、サイドウォール状の導電膜２０７Ｂにパターニングを施して、フローティングゲート２０７ｃ５〜２０７ｃ１０を形成する。なお、本実施の形態２に係る不揮発性半導体記憶装置２０の製造工程は、上記工程以外の工程として、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の工程を有している。
【０１００】
このような不揮発性半導体記憶装置２０の製造方法によれば、絶縁膜２０６にウエットエッチングが施されることなく、フローティングゲート２０７ｃ５〜２０７ｃ１０下に位置する半導体基板１００の主表面上に形成されるので、絶縁膜２０６に半導体基板１００の主表面と平行な方向に膜減りが生じることを防止することができる。このため、フローティングゲート２０７ｃ５〜２０７ｃ１０下には、確実に絶縁膜２０６が形成され、信頼性の高いトンネル絶縁膜を得ることができる。なお、本実施の形態２に係る不揮発性半導体記憶装置２０は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成を有しているため、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の作用・効果を得ることができる。
【０１０１】
（実施の形態３）
図３７〜図４２を用いて、本実施の形態３に係る不揮発性半導体記憶装置３０について説明する。図３７は、本実施の形態３に係る不揮発性半導体記憶装置３０の断面図である。この図３７に示されるように、絶縁膜３０６は、フローティングゲート３０７ｃ５〜３０７ｃ１０下に位置する半導体基板１００の主表面上および、フローティングゲート３０７ｃ５〜３０７ｃ１０間のうち、アシストゲート３０２ｃ〜３０２ｅが形成されていない領域に位置する半導体基板１００の主表面上に形成されている。
【０１０２】
そしてフローティングゲート３０７ｃ５〜３０７ｃ１０間のうち、アシストゲート３０２ｃ〜３０２ｅが形成されていない領域に位置する絶縁膜３０６の上面上には、絶縁膜３１１とが形成されている。なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に構成されている。
【０１０３】
図３８から図４２を用いて、本実施の形態３に係る不揮発性半導体記憶装置３０の製造方法について説明する。図３８は、図１８に示す実施の形態１に係る不揮発性半導体記憶装置１０の製造工程の第６工程後になされる工程を示す断面図である。この図３８に示すように、導電膜３０７Ａの上面上に酸化シリコンからなる絶縁膜（保護膜）３２４を堆積する。図３９は、図３８に示された工程後の不揮発性半導体記憶装置３０の製造工程を示す断面図である。
【０１０４】
この図３９に示されるように、絶縁膜３２４にエッチングを施して、導電膜３０７Ａの表面上にサイドウォール形状の一対の絶縁膜３２４を残すと共に、絶縁膜３２４間に位置する導電膜３２４の表面を露出する。図４０は、図３９に示された工程後の不揮発性半導体記憶装置３０の製造工程を示す断面図である。この図４０に示されるように、絶縁膜３２４間のうち、アシストゲート３０２ｃ〜３０２ｅが形成されていない領域に露出した導電膜３０７Ａおよび、この露出した導電膜３０７Ａ下に位置する絶縁膜３０６を通して、半導体基板１００の主表面に不純物を注入する。この際、たとえば、ヒ素（Ａｓ）を８０（ｋｅＶ），１．０×ｅ１４（ｃｍ−２）の条件の下注入し、また、ホウ素（Ｂ）を４０（ｋｅＶ），１．０×ｅ１３（ｃｍ−２）の条件の下注入し、熱拡散させて、不純物拡散層３０９ｃ〜３０９ｆをアシストゲート３０２ｃ〜３０２ｆ間に形成する。
【０１０５】
このように、不純物を半導体基板１００の主表面上に注入する際に、導電膜３０７Ａおよび絶縁膜３０６を通しているため、不純物の注入により半導体基板１００の主表面に与えられるダメージを低減することができる。このため、不純物拡散層３０９ｃ〜３０９ｆが位置する半導体基板１００の主表面のダメージが軽減され、不純物拡散層３０９ｃ〜３０９ｆの電気的な抵抗を低減することができる。
【０１０６】
すなわち、不純物拡散層３０９ｃ〜３０９ｆを形成する際に、露出した半導体基板１００の主表面を露出した状態で、イオン注入すると、注入されるイオンが半導体基板１００の主表面にぶつかる際の物理的なダメージにより、半導体基板１００の主表面上に、転位等の欠陥が形成される恐れがあり、これにより、電流阻害要因となり、結果として、不純物拡散層３０９ｃ〜３０９ｆの抵抗が高くなるおそれがある。そこで、本実施の形態３においては、半導体基板１００の主表面上に、ポリシリコン膜または酸化膜等からなる保護膜を半導体基板１００の主表面上に形成し、イオン注入により半導体基板１００の主表面にダメージが与えられることを抑制して、不純物拡散層３０９ｃ〜３０９ｆの抵抗が高くなることを抑制している。
【０１０７】
図４１は、図４０に示された工程後の不揮発性半導体記憶装置３０の製造工程を示す断面図である。この図４１に示されるように、図４０に示すサイドウォール状の絶縁膜３２４にエッチングを施して、除去する。そして、導電膜３０７Ａにエッチングを施して、導電膜３０７Ａを絶縁膜３０５を覆うようなサイドウォール状に形成する。
【０１０８】
図４２は、図４１に示された工程後の不揮発性半導体記憶装置３０の製造工程を示す断面図である。この図４２において、導電膜３０７Ａの表面上と、絶縁膜３０５の上面上と、絶縁膜３１１の上面上を覆うような絶縁膜３１２を形成する。そして、この絶縁膜３１２上にコントロールゲート３１７ｃを形成し、フローティングゲート３０７ｃ５〜３０７ｃ１０を形成して、不揮発性半導体記憶装置３０を形成する。なお、本実施の形態３に係る不揮発性半導体記憶装置３０の製造工程は、上記工程以外の工程として、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の工程を有している。
【０１０９】
このようにして形成された不揮発性半導体記憶装置３０は、不純物拡散層３０９ｃ〜３０９ｆの抵抗が低減されているため、読出し動作の際に、ソースとして機能する不純物拡散層３０９ｃ〜３０９ｆの電位が、電源供給部からの距離によって、変動する変動量が小さく抑えられている。このため、各メモリセルトランジスタのしきい値電圧のばらつきを小さく抑えることができる。なお、本実施の形態３に係る不揮発性半導体記憶装置３０は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成を有しているため、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の作用・効果を得ることができる。
【０１１０】
（実施の形態４）
図４３〜図４９を用いて、本実施の形態４に係る不揮発性半導体記憶装置４０について説明する。図４３は、本実施の形態４に係る不揮発性半導体記憶装置４０の断面図である。この図４３に示されるように、アシストゲート４０２ｃ〜４０２ｅの上面上には、窒化シリコン膜等からなる絶縁膜（第６絶縁膜）４２４が形成されている。そして、アシストゲート４０２ｃ〜４０２ｅの側面上には、絶縁膜４０５が形成されており、この絶縁膜４０５の上面は、絶縁膜４２４と一致するように形成されている。
【０１１１】
そして、絶縁膜４０５の側面上には、サイドウォール状のフローティングゲート４０７ｃ５〜４０７ｃ１０が形成されている。このフローティングゲート４０７ｃ５〜４０７ｃ１０の上端部は、絶縁膜４０５および絶縁膜４２４の上面より上方に位置している。このように、フローティングゲート４０７ｃ５〜４０７ｃ１０は、絶縁膜４０５および絶縁膜４２４の上面より上方に突出する突出部４０５ａを備えている。
【０１１２】
そして、コントロールゲート４１７ｃは、フローティングゲート４０７ｃ５〜４０７ｃ１０の表面を覆うように形成されている。このため、フローティングゲート４０７ｃ５〜４０７ｃ１０の絶縁膜４１１より上方に位置する側面と、湾曲面状に形成された上端部と、絶縁膜４０５より上方に位置するアシストゲート４０２ｃ〜４０２ｅ側の側面とは、絶縁膜４１２を介して、コントロールゲート４１７ｃにより覆われている。これにより、突出部４０７ａは、コントロールゲート４１７ｃにより覆われると共に、コントロールゲート４１７ｃ内に入り込むように形成されている。
【０１１３】
このため、コントロールゲート４１７ｃと、フローティングゲート４０７ｃ５〜４０７ｃ１０との対向面積が広くなり、コントロールゲート４１７ｃと、フローティングゲート４０７ｃ５〜４０７ｃ１０との間のカップリング比を向上させることができる。
【０１１４】
図４４は、コントロールゲート間における不揮発性半導体記憶装置４０の断面図である。この図４４に示されるように、凹部４２１により規定された凸部４２０Ａの上面上には、アシストゲート４０２ｃ〜４０２ｅと、アシストゲート４０２ｃ〜４０２ｅの側面上に形成された絶縁膜４０５とが形成されている。なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成とされている。
【０１１５】
上記のように構成された不揮発性半導体記憶装置４０の製造方法について、図４５〜図４９を用いて説明する。図４５は、不揮発性半導体記憶装置４０の製造工程の第１工程を示す断面図である。この図４５に示すように、半導体基板１００の主表面上に絶縁膜４０１を形成する。そして、絶縁膜４０１の上面上に多結晶シリコンからなる導電膜４０２を堆積し、この導電膜４０２の上面上に窒化シリコン等からなる絶縁膜４２４を堆積する。さらに、この絶縁膜４２４の上面上に、酸化シリコン等からなる絶縁膜４０３を堆積し、この絶縁膜４０３の上面上に、窒化シリコン等からなる絶縁膜４０４を堆積する。そして、絶縁膜４０４、４０３、４２４および導電膜４０２にパターニングを施して、アシストゲート４０２ｃ〜４０２ｅを形成する。
【０１１６】
図４６は、図４５に示した第１工程後の工程を示す断面図である。この図４６に示されるように、半導体基板１００の主表面上に、アシストゲート４０２ｃ〜４０２ｅの側面上に形成されたサイドウォール状の絶縁膜４０５と、絶縁膜４０５の側面上に形成されたサイドウォール状の導電膜４０７Ａと、サイドウォール状の導電膜４０７Ａに対してアシストゲート４０２ｃ〜４０２ｅと反対側の半導体基板１００の主表面上に形成された不純物拡散層４０９ｃ〜４０９ｆと、不純物拡散層４０９ｃ〜４０９ｆが位置する半導体基板１００の主表面上および導電膜４０７Ａの表面上を覆うように堆積され、酸化シリコンからなる絶縁膜４１１とを形成する。
【０１１７】
図４７は、図４６に示された工程後の不揮発性半導体記憶装置４０の製造工程を示す断面図である。この図４６に示されるように、絶縁膜４１１にＣＭＰを施して、その後、ドライエッチングまたは、ウエットエッチングにより、絶縁膜４１１にエッチングを施す。これにより、絶縁膜４１１の上端面は、サイドウォール状の導電膜４０７Ａの上面より下方に位置し、また、図４６に示される絶縁膜４０４も除去される。そして、サイドウォール状の導電膜４０７Ａの上端部を除去して、アシストゲート４０２ｃ〜４０２ｅの両側面に形成されたサイドウォール状の導電膜４０７Ａの上端部を離間させる。これにより、サイドウォール状の導電膜４０７Ａは、絶縁膜４０５の側面に位置し、絶縁膜４０５の上面および絶縁膜４０３の上面が外方に露出する。
【０１１８】
図４８は、図４７に示された工程後の不揮発性半導体記憶装置４０の製造工程を示す断面図である。この図４８において、絶縁膜４２４をストッパとして、図４７示す絶縁膜４０５および絶縁膜４０３にドライエッチングを施す。これにより、絶縁膜４０６上に形成されていた絶縁膜４０３が除去されると共に、絶縁膜４０５の上面が絶縁膜４２４の上面と一致する。そして、導電膜４０７Ａのアシストゲート４０２ｃ〜４０２ｅ側の側面のうち、絶縁膜４０５より上方の部分が外方に露出する。このようにして、絶縁膜４２４および絶縁膜４０５の上面が、導電膜４０７Ａの上端部より下方に位置する。
【０１１９】
また、このエッチングにより絶縁膜４１１もエッチングされ、絶縁膜４１１の上面は、アシストゲート４０２ｃ〜４０２ｅの上面より下方に位置する。このため、導電膜４０７Ａの不純物拡散層４０９ｃ〜４０９ｆ側の側面のうち、絶縁膜４１１より上方の部分が外方に露出する。これにより、突出部４０７ａが形成され、アシストゲート４０２ｃ〜４０２ｆの上面側には、突出部４０７ａと、絶縁膜４２４と、絶縁膜４０５とからなる凹部が形成される。また、導電膜４０７Ａ間のうち、アシストゲート４０２ｃ〜４０２ｅが形成されていない領域に、導電膜４０７Ａと、絶縁膜４１１とからなる凹部が形成される。
【０１２０】
図４９は、図４８に示された工程後の不揮発性半導体記憶装置４０の製造工程を示す断面図である。この図４９において、サイドウォール状の導電膜４０７Ａの表面上と、絶縁膜４２４、４０５、４１１の上面上を覆うように、絶縁膜４１２を形成する。そして、この絶縁膜４１２の上面上にコントロールゲート４１７ｃを形成する。
【０１２１】
この際、コントロールゲート４１７ｃは、アシストゲート４０２ｃ〜４０２ｅの上面側に形成された凹部と、絶縁膜４２４と、絶縁膜４０５とからなる凹部内に充填される。このようにして、フローティングゲート４０７ｃ５〜４０７ｃ１０の表面上にコントロールゲート４１７ｃが形成される。その後、コントロールゲート４１７ｃをマスクとして、導電膜４０７Ａにパターニングが施され、図４３に示すフローティングゲート４０７ｃ５〜４０７ｃ１０が形成され、不揮発性半導体記憶装置４０が形成される。なお、本実施の形態４に係る不揮発性半導体記憶装置４０の製造工程の上記工程以外の工程は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の工程を有している。
【０１２２】
このように構成された不揮発性半導体記憶装置４０においては、フローティングゲート４０７ｃ５〜４０７ｃ１０と、コントロールゲート４１７ｃとの間のカップリング比を向上させることができ、書込み速度の向上を図ることができる。
【０１２３】
（実施の形態５）
図５１から図５５を用いて、本実施の形態５に係る不揮発性半導体記憶装置５０について、説明する。図５１は、本実施の形態５に係る不揮発性半導体記憶装置５０の断面図である。この図５１に示されるように、アシストゲート１０２ｃ〜１０２ｅの両側面側に位置する半導体基板１００の主表面上には、絶縁膜１０５が形成されており、絶縁膜１０１は、アシストゲート１０２ｃ〜１０２ｅの直下に位置する半導体基板１００の主表面上に形成されている。
【０１２４】
絶縁膜１０５は、たとえば、高温酸化膜（ＨＴＯ：high temperature oxide）からなる絶縁膜１０５ａと、この絶縁膜１０５ａと材質の異なる、たとえば、酸化シリコンからなる絶縁膜１０５ｂとを備え、材質の異なる絶縁膜の積層構造とされている。
【０１２５】
絶縁膜１０５ａは、アシストゲート１０２ｃ〜１０２ｅとフローティングゲート１０７ｃ５〜１０７ｃ１０との間に位置する半導体基板１００の主表面上に形成され、さらに、アシストゲート１０２ｃ〜１０２ｅおよび絶縁膜１０３の側面上に形成され、所謂Ｌ字形状に形成されている。絶縁膜１０５ｂは、絶縁膜１０５ａの上面上に形成されている。なお、上記構成以外の構成は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様に構成されており、同一の構成には、同一の符号を付してその説明を省略する。
【０１２６】
ここで、図５２から図５５を用いて、上記のように構成された不揮発性半導体記憶装置５０の製造方法について説明する。図５２は、図１５に示す上記実施の形態１の第３工程に対応する工程であり、本実施の形態５に係る不揮発性半導体記憶装置５０の製造工程の第３工程を示す断面図である。この図５２に示されるように、絶縁膜１０４と、絶縁膜１０３と、導電膜１０２と、絶縁膜１０１にパターニングを施して、半導体基板１００の主表面上にアシストゲート１０２ｃ〜１０２ｅを形成する。そして、アシストゲート１０２ｃ〜１０２ｅ間に位置する半導体基板１００の主表面は、外方に露出する。
【０１２７】
図５３は、不揮発性半導体記憶装置５０の第４工程を示す断面図であり、図５４は、第５工程を示す断面図である。図５３に示されるように、露出した半導体基板１００の主表面上およびアシストゲート１０２ｃ〜１０２ｅ、絶縁膜１０３および絶縁膜１０４を覆うように、高温酸化膜からなる絶縁膜１０５ａを形成する。
【０１２８】
図５４において、絶縁膜１０５ａの上面上に絶縁膜１０５ｂを、たとえば、たとえばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積した後、ドライエッチングを施して、絶縁膜１０５ａと絶縁膜１０５ｂとからなる絶縁膜１０５をアシストゲート１０２ｃ〜１０２ｅの側面上にサイドウォール状に形成する。
【０１２９】
図５５は、不揮発性半導体記憶装置５０の第６工程を示す断面図である。この図５５に示されるように、絶縁膜１０５にＨＦ等を用いて、ウエットエッチングを施して、絶縁膜１０５の半導体基板１００の主表面と平行な方向の幅を狭めて、絶縁膜１０５下に位置していた半導体基板１００の主表面の一部である領域１２２を露出させる。この際、高温酸化膜からなる絶縁膜１０５ａは、シリコン酸化膜より膜減りし難いため、半導体基板１００の主表面上に残留する絶縁膜１０５ａの半導体基板１００の主表面と平行な方向の幅を制御しやすい。そして、絶縁膜１０５ｂは、絶縁膜１０５ａの上面上に形成されるため、絶縁膜１０５ａの幅も精度良く制御でき、絶縁膜１０５の形状を精度良く制御することができる。なお、上記工程以外の工程は、上記実施の形態１に係る不揮発性半導体記憶装置１０の製造工程と同様の工程を経ることにより、不揮発性半導体記憶装置５０が製造される。
【０１３０】
このように、絶縁膜１０５をアシストゲート１０２ｃ〜１０２ｅと、フローティングゲート１０７ｃ５〜１０７ｃ１０との間に絶縁膜１０５を確実に形成することができるため、アシストゲート１０２ｃ〜１０２ｅとフローティングゲート１０７ｃ５〜１０７ｃ１０との間の耐圧性を確保することができる。なお、本実施の形態１に係る不揮発性半導体記憶装置５０は、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の構成および製造工程を有しているため、上記実施の形態１に係る不揮発性半導体記憶装置１０と同様の作用・効果を得ることができる。
【０１３１】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。このように、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３２】
本発明は、半導体装置およびその製造技術に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリ等のような不揮発性メモリを有する半導体装置またはその製造方法に適用可能な技術に好適である。
【図面の簡単な説明】
【０１３３】
【図１】実施の形態１に係る不揮発性半導体記憶装置の平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図である。
【図４】図１のＩＶ−ＩＶ線における断面図である。
【図５】図１のＶ−Ｖ線における断面図である。
【図６】図１のＶＩ−ＶＩ線における断面図である。
【図７】不揮発性半導体記憶装置の書込み動作を示す断面図である。
【図８】不揮発性半導体記憶装置の読出し動作を示す断面図である。
【図９】読出し動作における電流の流れを示した回路図である。
【図１０】不揮発性半導体記憶装置の消去動作を示す断面図である。
【図１１】不揮発性半導体記憶装置の製造工程の第１工程を示す平面図である。
【図１２】不揮発性半導体記憶装置の製造工程の第２工程を示す平面図である。
【図１３】図５０におけるＸＩＩＩ−ＸＩＩＩ線における断面図である。
【図１４】図５０のＸＩＶ−ＸＩＶ線における断面図である。
【図１５】不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１６】不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１７】不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１８】不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１９】不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図２０】不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図２１】不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図２２】不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図２３】不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図２４】不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図２５】不揮発性半導体記憶装置の製造工程の第１３工程を示す断面図である。
【図２６】不揮発性半導体記憶装置の製造工程の第１４工程を示す断面図である。
【図２７】不揮発性半導体記憶装置の製造工程の第１５工程を示す断面図である。
【図２８】不揮発性半導体記憶装置の製造工程の第１６工程を示す断面図である。
【図２９】不揮発性半導体記憶装置の製造工程の第１７工程を示す断面図である。
【図３０】不揮発性半導体記憶装置の製造工程の第１８工程を示す断面図である。
【図３１】実施の形態２に係る不揮発性半導体記憶装置の断面図である。
【図３２】実施の形態２に係る不揮発性半導体記憶装置のコントロールゲート間における断面図である。
【図３３】実施の形態１に係る不揮発性半導体記憶装置の製造工程の第１０工程と同様に不純物拡散層を形成する工程を示す断面図である。
【図３４】不純物拡散層の形成工程後の工程を示す断面図である。
【図３５】図３４に示す工程後の工程を示す断面図である。
【図３６】図３５に示された工程後の工程を示す断面図である。
【図３７】実施の形態３に係る不揮発性半導体記憶装置の断面図である。
【図３８】図１８に示す実施の形態１に係る不揮発性半導体記憶装置の製造工程の第６工程後になされる工程を示す断面図である。
【図３９】図３８に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４０】図３９に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４１】図４０に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４２】図４１に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４３】実施の形態４に係る不揮発性半導体記憶装置の断面図である。
【図４４】コントロールゲート間における不揮発性半導体記憶装置の断面図である。
【図４５】不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図４６】図４５に示した第１工程後の工程を示す断面図である。
【図４７】図４６に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４８】図４７に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４９】図４８に示された工程後の不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５０】図１２に示された工程後における工程の平面図である。
【図５１】実施の形態５に係る不揮発性半導体記憶装置の断面図である。
【図５２】実施の形態５に係る不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図５３】実施の形態５に係る不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図５４】実施の形態５に係る不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図５５】実施の形態５に係る不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【符号の説明】
【０１３４】
１０，２０，３０，４０  不揮発性半導体記憶装置、１０２ａ  アシストゲート、１０７ａ  フローティングゲート、１０９ａ  不純物拡散層、１１０ｃ２  ポケット層、１１０ｃ１  不純物領域、１１７ａ  コントロールゲート、１２１  凹部。
【図１】
2007067014.tif 000003
【図２】
2007067014.tif 000004
【図３】
2007067014.tif 000005
【図４】
2007067014.tif 000006
【図５】
2007067014.tif 000007
【図６】
2007067014.tif 000008
【図７】
2007067014.tif 000009
【図８】
2007067014.tif 000010
【図９】
2007067014.tif 000011
【図１０】
2007067014.tif 000012
【図１１】
2007067014.tif 000013
【図１２】
2007067014.tif 000014
【図１３】
2007067014.tif 000015
【図１４】
2007067014.tif 000016
【図１５】
2007067014.tif 000017
【図１６】
2007067014.tif 000018
【図１７】
2007067014.tif 000019
【図１８】
2007067014.tif 000020
【図１９】
2007067014.tif 000021
【図２０】
2007067014.tif 000022
【図２１】
2007067014.tif 000023
【図２２】
2007067014.tif 000024
【図２３】
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【図２４】
2007067014.tif 000026
【図２５】
2007067014.tif 000027
【図２６】
2007067014.tif 000028
【図２７】
2007067014.tif 000029
【図２８】
2007067014.tif 000030
【図２９】
2007067014.tif 000031
【図３０】
2007067014.tif 000032
【図３１】
2007067014.tif 000033
【図３２】
2007067014.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
2007067014.tif 000038
【図３７】
2007067014.tif 000039
【図３８】
2007067014.tif 000040
【図３９】
2007067014.tif 000041
【図４０】
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【図４１】
2007067014.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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