(57)【要約】【課題】コンタクトパッドを備える半導体装置の製造方法であって、リセス近傍のＰＮ接合の接合リーク電流を抑制可能な半導体装置の製造方法を提供する。【解決手段】半導体装置１０は、隣接する２つのゲート電極構造１８間に形成されゲート電極構造１８によって縁部が規定されるコンタクトパッド２２を備え、コンタクトパッド２２が半導体基板１１のＮ+拡散領域２１に接続する。コンタクトパッド２２から露出するＮ+拡散領域２１の部分に、コンタクトパッド２２と自己整合的に不純物を導入する工程を有する。【選択図】図３
2007134632.tif 000002
【特許請求の範囲】
【請求項１】
隣接する２つのゲート電極構造間に形成され該ゲート電極構造によって縁部が規定されるコンタクトパッドを備え、該コンタクトパッドが半導体基板のソース・ドレイン拡散層に接続する半導体装置を製造する方法において、
前記コンタクトパッドから露出する前記ソース・ドレイン拡散層の部分に、前記コンタクトパッドと自己整合的に不純物を導入する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物を導入する工程は、イオン注入工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物を導入する工程は、前記不純物を含み前記コンタクトパッドを覆う絶縁層から前記不純物を拡散する固相拡散工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物を導入する工程により、前記コンタクトパッドから露出するソース・ドレイン拡散層の部分に形成されたリセスの表面部分に不純物が導入される、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記不純物がリンである、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
ゲート電極構造に自己整合的に形成されるコンタクトパッドを備え、該コンタクトパッドが半導体基板のソース・ドレイン拡散層に接続する半導体装置において、
前記コンタクトパッドから露出するソース・ドレイン拡散層の部分に、不純物が前記コンタクトパッドと自己整合的に導入された不純物拡散層が形成されていることを特徴とする半導体装置。
【請求項７】
前記不純物拡散層は、コンタクトパッドから露出する前記ソース・ドレイン拡散層の部分に形成されたリセスの表面部分に形成されている、請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳細には、コンタクトパッドを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、半導体装置の平面的な寸法が縮小される一方で、半導体基板上に成膜される層間絶縁膜の厚みが増加している。このため、コンタクトホールのアスペクト比（aspect ratio）が益々増大し、コンタクトホール開孔の際の整合マージンが不足することによって、コンタクトプラグを所望の位置に合わせて形成することが困難になっている。
【０００３】
例えばメモリ半導体装置では、メモリセルの微細化に伴い、隣接するゲート電極間の間隔が狭くなり、これに伴ってゲート電極間に露出する素子形成領域の幅も狭くなっている。このように狭くなった素子形成領域と小さな径のコンタクトホールとを位置合わせする際には、コンタクトホールの開孔位置がずれることによって、コンタクト部分の接触不良などの問題が生じていた。
【０００４】
上記問題に対する対策の一環として、絶縁膜に開孔されたコンタクトホールの内部に導電性材料を埋め込んでコンタクトプラグとする方法に代えて、コンタクトプラグの受け皿となるコンタクトパッドをゲート電極と自己整合的に形成する方法、つまりゲート電極を覆って半導体基板上に導電性材料を成膜し、これをパターニングすることによってコンタクトプラグを形成する方法が知られている。コンタクトパッドをゲート電極と自己整合的に形成する方法については、例えば特許文献１に記載されている。
【特許文献１】特開平１１−３４０４３６号公報（図１２〜１５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
コンタクトパッドをゲート電極と自己整合的に形成する方法では、半導体基板上に成膜された導電性材料をパターニングすることによってコンタクトパッドとするので、コンタクトパッドと素子形成領域との接続を容易に行うことが出来る。また、コンタクトパッドの上面に接続されるコンタクトプラグの形成に際して、コンタクトパッドの上面が、ゲート電極間の素子形成領域よりも広い面積を有するので、コンタクトホール開孔の際の整合マージンを広げて、コンタクトプラグとコンタクトパッドとの接続を容易に行うことが出来る。
【０００６】
しかし、上記製造方法では、半導体基板上に成膜された導電性材料をパターニングする際に、マスクパターンのアライメントずれ等が生じることによって、素子形成領域の縁部がコンタクトパッドから露出することがある。素子形成領域の縁部がコンタクトパッドから露出すると、図７に示すように、素子形成領域１２の縁部２４で、半導体基板１１の表面部分が選択的にエッチングされることによって、リセス（基板掘れ）２５が形成される。リセス２５は、例えば素子形成領域１２における半導体基板１１の表面部分に形成された不純物拡散領域２１を分断するように形成される。
【０００７】
ところで、不純物拡散領域２１と、不純物拡散領域２１の下方に隣接する半導体基板１１の領域とは、相互に異なる導電型で形成され、それらの境界３１を挟んでＰＮ接合を形成している。半導体装置では、このＰＮ接合に逆方向のバイアスが印加されることによって、相互間を電気的に分離している。しかし、リセス２５によって不純物拡散領域２１が分断されると、リセス２５の近傍のＰＮ接合で逆方向のバイアスが適切に印加されなくなる。従って、不純物拡散領域２１から下方の半導体基板１１の領域に向かう接合リーク電流３２が生じ、半導体装置の動作に障害が生じる問題が発生する。例えばＤＲＡＭ（Dynamic Random Access Memory）では、キャパシタでのデータ保持ができなくなる。
【０００８】
本発明は、上記に鑑み、コンタクトパッドを備える半導体装置及びその製造方法であって、リセス近傍のＰＮ接合の接合リーク電流を抑制可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、隣接する２つのゲート電極構造間に形成され該ゲート電極構造によって縁部が規定されるコンタクトパッドを備え、該コンタクトパッドが半導体基板のソース・ドレイン拡散層に接続する半導体装置を製造する方法において、
前記コンタクトパッドから露出する前記ソース・ドレイン拡散層の部分に、前記コンタクトパッドと自己整合的に不純物を導入する工程を有することを特徴とする。
【００１０】
また、本発明の半導体装置は、ゲート電極構造に自己整合的に形成されるコンタクトパッドを備え、該コンタクトパッドが半導体基板のソース・ドレイン拡散層に接続する半導体装置において、
前記コンタクトパッドから露出するソース・ドレイン拡散層の部分に、不純物が前記コンタクトパッドと自己整合的に導入された不純物拡散層が形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体装置の製造方法によれば、コンタクトパッドから露出するソース・ドレイン拡散層の部分に、コンタクトパッドと自己整合的に不純物を導入することによって、コンタクトパッドから露出するソース・ドレイン拡散層の部分を不純物拡散層で一体的に接続できる。これによって、ＰＮ接合に逆方向のバイアスが適切に印加されるようにして、接合リーク電流を抑制できる。なお、本発明でソース・ドレイン拡散層とは、ソース拡散層、及び／又は、ドレイン拡散層を指す。
【００１２】
本発明に係る半導体装置の製造方法では、前記不純物を導入する工程は、イオン注入工程を含んでもよく、或いは、前記不純物を含み前記コンタクトパッドを覆う絶縁層から前記不純物を拡散する固相拡散工程を含んでもよい。
【００１３】
本発明に係る半導体装置の製造方法では、前記不純物を導入する工程により、前記コンタクトパッドから露出するソース・ドレイン拡散層の部分に形成されたリセスの表面部分に不純物が導入される。リセスによって分断されたソース・ドレイン拡散層を不純物拡散層で相互に接続できる。これによって、リセスの近傍でＰＮ接合に逆方向のバイアスが適切に印加されるようにして、リセス近傍での接合リーク電流を抑制できる。
【００１４】
本発明に係る半導体装置の製造方法では、前記不純物がリン、Ａｓ、又は、Ｓｂであるとしてもよい。
【発明を実施するための最良の形態】
【００１５】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の第１実施形態に係る半導体装置の構成を示す平面図である。図２、３は、図１のII−II線及びIII−III線に沿った断面をそれぞれ示している。半導体装置１０は、ＤＲＡＭとして構成され、Ｐ型シリコンから成る半導体基板１１を備える。半導体基板１１の表面部分には、絶縁材料を埋め込んだ素子分離領域１３が形成され、素子形成領域１２を区画している。素子形成領域１２では、半導体基板１１の表面近傍の比較的深い位置までＰ型の不純物が導入され、ウエル領域及びチャネルドープ領域（図示なし）がそれぞれ形成されている。
【００１６】
図２に示すように、半導体基板１１上には約７ｎｍの厚みを有するゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にはゲート電極構造１８と、ゲート電極構造１８の側面を覆うサイドウォール（スペーサ）１９とが形成されている。ゲート電極構造１８は、順次に積層された、ポリシリコン層１５、ＷＳｉ層１６、及び、ＳｉＮ層１７から成り、サイドウォール１９は、厚みが約３０ｎｍのＳｉＮ膜から成る。ゲート電極構造１８のうち、ポリシリコン層１５及びＷＳｉ層１６が、ゲート電極を構成する。
【００１７】
素子形成領域１２では、ゲート電極構造１８から露出する半導体基板１１の表面部分に、Ｎ型高濃度拡散領域（Ｎ+拡散領域）２１が形成されている。また、ゲート電極構造１８脇の半導体基板１１の表面近傍であって、Ｎ+拡散領域２１の外側には、Ｎ型低濃度拡散領域（ＬＤＤ領域，Ｎ-拡散領域）２０が形成されている。素子形成領域１２の長手方向の両端に形成された２つのＮ+拡散領域２１はドレイン拡散層を、中央に形成されたＮ+拡散領域２１はソース拡散層をそれぞれ構成する。
【００１８】
ゲート電極構造１８の一部を覆って半導体基板１１上には、ゲート電極構造１８から露出する素子形成領域１２内のＮ+拡散領域２１に接続するように、約２００ｎｍの厚みを有するコンタクトパッド２２が形成されている。コンタクトパッド２２は、不純物としてリンが導入されたポリシリコン（ＤＯＰＯＳ：Doped Polysilicon）から成る。
【００１９】
図３に示すように、アライメントずれのために、コンタクトパッド２２は、素子形成領域の縁部２４を露出するように形成されている。素子形成領域の縁部２４では、半導体基板１１の表面部分がエッチングによって除去され、リセス２５が形成されている。リセス２５は、Ｎ+拡散領域２１の底部よりも深く形成され、Ｎ+拡散領域２１を分断している。リセス２５に面する半導体基板１１の表面部分には、分断された２つのＮ+拡散領域２１の部分を相互に接続するように、Ｎ+拡散領域（接続用Ｎ+拡散領域）２６が形成されている。接続用Ｎ+拡散領域２６は、リセス２５近傍のＮ+拡散領域２１に重なるように形成されている。
【００２０】
ゲート電極構造１８及びコンタクトパッド２２を覆って、半導体基板１１上には、層間絶縁膜（図示なし）が形成されている。この層間絶縁膜を貫通してコンタクトパッド２２の上面に達するコンタクトプラグ（図示なし）が形成されている。半導体装置１０には、更に、ソース拡散層上のコンタクトプラグやゲート電極に接続される配線や、ドレイン拡散層上のコンタクトプラグに接続されるキャパシタ等が形成されている。
【００２１】
本実施形態の半導体装置１０によれば、リセス２５によって分断された２つのＮ+拡散領域２１の部分を接続用Ｎ+拡散領域２６で相互に接続することによって、リセス２５の近傍でＰＮ接合に逆方向のバイアスが適切に印加されるようすることが出来る。従って、リセス２５近傍での接合リーク電流を抑制し、半導体装置１０の正常な動作を確保できる。
【００２２】
以下に、図４（ａ）〜（ｃ）、図５（ｄ）、（ｅ）、及び、図７を参照して、図１に示した半導体装置の製造方法を説明する。これらの図中で、図４〜６の断面は、図１のII−II線に沿った断面を、図７の断面は、図１のIII−III線に沿った断面をそれぞれ示している。半導体基板１１の表面部分に絶縁材料を埋め込んで素子分離領域１３を形成した（図４（ａ））後、半導体基板１１の表面近傍の比較的深い位置までＰ型の不純物を注入し、ウエル領域及びチャネル領域をそれぞれ形成する。
【００２３】
熱酸化法により、半導体基板１１の表面にゲート絶縁膜１４を形成した後、ゲート絶縁膜１４上に、ポリシリコン層１５、ＷＳｉ層１６、及び、ＳｉＮ層１７を順次に成膜する。次いで、公知のリソグラフィ技術及びドライエッチング技術を用いて、これらＳｉＮ層１７、ＷＳｉ層１６、及び、ポリシリコン層１５を所定形状にパターニングすることによって、ポリシリコン層１５、ＷＳｉ層１６、及び、ＳｉＮ層１７から成るゲート電極構造１８を形成する（図４（ｂ））。
【００２４】
引き続き、２０ＫｅＶの加速エネルギーで全面にリンを注入するイオン注入を行い、ゲート電極構造１８から露出する半導体基板１１の表面部分に、濃度が１０13ｃｍ-2程度のリンを導入する。全面に約３０ｎｍの厚みのＳｉＮ膜を成膜した後、公知のドライエッチング技術を用いてエッチバックを行う。これによって、ゲート電極構造１８の側壁にサイドウォール１９を形成すると共に、ゲート電極構造１８及びサイドウォール１９から露出するゲート絶縁膜１４を除去する。
【００２５】
次いで、４０ＫｅＶの加速エネルギーで全面にリンを注入するイオン注入を行い、ゲート電極構造１８及びサイドウォール１８から露出する半導体基板１１の表面部分に、濃度が１０13ｃｍ-2程度のリンを導入する。更に、温度が８００℃で１０分程度のアニールを行うことによって、導入された不純物を活性化し、Ｎ-拡散領域２０及びＮ+拡散領域２１を形成する（図４（ｃ））。
【００２６】
次に、ＣＶＤ法を用いて、２×１０20ｃｍ-2の濃度のリンがドープされたＤＯＰＯＳ膜２２ａを約２００ｎｍの厚みで成膜する。ＤＯＰＯＳ膜２２ａ上にフォトレジストを成膜した後、公知のリソグラフィ技術を用いてフォトレジストをパターニングし、レジストマスク２３を形成する（図５（ｄ））。引き続き、公知のドライエッチング技術を用い、レジストマスク２３から露出するＤＯＰＯＳ膜２２ａを除去することにより、コンタクトパッド２２を形成する。更に、コンタクトパッド２２上のレジストマスク２３を除去する（図５（ｅ））。
【００２７】
コンタクトパッド２２のパターニングに際して、レジストマスク２３のパターンのアライメントずれ等が生じると、図７に示したように、コンタクトパッド２２から露出する素子形成領域の縁部２４で半導体基板１１が選択的にエッチングされ、リセス２５が形成される。
【００２８】
引き続き、２０ＫｅＶの加速エネルギーで全面にリンを注入するイオン注入を行い、リセス２５に面する半導体基板１１の表面部分に、濃度が５×１０12ｃｍ-2程度のリンを導入する。次いで、温度が７５０℃以上のアニールを行うことによって、導入された不純物を活性化し、図３に示した接続用Ｎ+拡散領域２６を形成する。
【００２９】
コンタクトパッド２２を覆って全面に層間絶縁膜を形成した後、公知の技術を用いて、層間絶縁膜を貫通し、コンタクトパッド２２の上面に達するコンタクトプラグを形成する。更に、ソース拡散層上のコンタクトプラグやゲート電極に接続される配線や、ドレイン拡散層上のコンタクトプラグに接続されるキャパシタ等を形成することによって、第１実施形態の半導体装置を完成できる。なお、接続用Ｎ+拡散領域２６の形成に用いられる不純物は、Ｎ型であればよく、リン以外にも例えばＡｓやＳｂ等を用いてもよい。
【００３０】
第１実施形態の効果を確認するために、本発明者は、第１実施形態の製造方法、及び、第１実施形態の製造方法において接続用Ｎ+拡散領域２６を形成しない従来の製造方法に従って、半導体装置をそれぞれ製造した。製造された半導体装置の歩留りを調べたところ、第１実施形態の製造方法で製造された半導体装置は、従来の製造方法で製造された半導体装置に比して、約２０％高かった。これによって、第１実施形態により、接合リーク電流を効果的に抑制し、半導体装置の動作障害を効果的に抑制できることが判った。
【００３１】
本発明の第２実施形態に係る半導体装置は、コンタクトパッド２２及びコンタクトプラグを収容する層間絶縁膜が、ＰＳＧ（Phosphorus Silicate Glass）から成ることを除いては、第１実施形態の半導体装置１０と同様の構成を有する。
【００３２】
図６は、本実施形態の半導体装置を製造する一製造段階を示す断面図である。同図の断面は、図１のII−II線に沿った断面を示している。本実施形態の半導体装置の製造に際しては、図５（ｅ）に示したコンタクトパッド２２の形成に後続し、全面にＰＳＧ膜２７を成膜する。引き続き、温度が７５０℃以上のアニールを行い、ＰＳＧ膜２７中に含まれるリンを固層拡散によって、リセス２５に面する半導体基板１１の表面部分に拡散させ、接続用Ｎ+拡散領域２６を形成する。
【００３３】
ＰＳＧ膜２７は、コンタクトパッド２２及びコンタクトプラグを収容する層間絶縁膜として用いる。また、本実施形態の製造方法では、コンタクトパッド２２の形成に後続するイオン注入を行わない。本実施形態によれば、コンタクトパッド２２の形成に後続するイオン注入を行う必要がないので、第１実施形態に比して、製造プロセスをより簡素化できる。
【００３４】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１のII−II線に沿った断面を示す断面図である。
【図３】図１のIII−III線に沿った断面を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図５】図５（ｄ）、（ｅ）は、図４に後続する各製造段階を順次に示す断面図である。
【図６】本発明の第２実施形態に係る半導体装置の製造方法について、一製造段階を示す断面図である。
【図７】従来の製造方法について、一製造段階を示す断面図である。
【符号の説明】
【００３６】
１０：半導体装置
１１：半導体基板
１２：素子形成領域
１３：素子分離領域
１４：ゲート絶縁膜
１５：ポリシリコン層
１６：ＷＳｉ層
１７：ＳｉＮ層
１８：ゲート電極構造
１９：サイドウォール
２０：Ｎ-拡散領域
２１：Ｎ+拡散領域
２２：コンタクトパッド
２２ａ：ＤＯＰＯＳ膜
２３：レジストマスク
２４：コンタクトパッドから露出する素子形成領域の縁部
２５：リセス
２６：接続用Ｎ+拡散領域
２７：ＰＳＧ膜
【図１】
2007134632.tif 000003
【図２】
2007134632.tif 000004
【図３】
2007134632.tif 000005
【図４】
2007134632.tif 000006
【図５】
2007134632.tif 000007
【図６】
2007134632.tif 000008
【図７】
2007134632.tif 000009