(57)【要約】【課題】ソース線コンタクトの抵抗を低減する。【解決手段】不揮発性半導体記憶装置は、第１の方向に沿って折り返されるように配列され、かつ第２の方向に配列された複数のユニットをそれぞれが有する複数のブロックと、ソース側同士が隣接するブロックで第１の方向に隣接する各第１の選択トランジスタＳＳＴのソース領域に共通して設けられた複数の第１のコンタクト層ＳＣと、第１のコンタクト層ＳＣに接続されたソース線ＳＬと、ソース線ＳＬの下方で第２の方向に延在し、かつ第１のコンタクト層ＳＣに接続された導電層２５と、ドレイン側同士が隣接するブロックで第１の方向に隣接する各第２の選択トランジスタＳＤＴのドレイン領域に共通して設けられた複数の第２のコンタクト層ＢＣとを具備し、隣接する第１の選択トランジスタＳＳＴのゲート電極間の距離は、隣接する第２の選択トランジスタＳＤＴのゲート電極間の距離より小さい。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１の方向に沿って折り返されるように配列され、かつ第２の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第１の選択トランジスタと、ドレイン側に配置された第２の選択トランジスタと、前記第１及び第２の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、
前記ソース側同士が隣接するブロックで前記第１の方向に隣接する各第１の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第１のコンタクト層と、
前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続されたソース線と、
前記ソース線の下方で前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続された導電層と、
前記ドレイン側同士が隣接するブロックで前記第１の方向に隣接する各第２の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第２のコンタクト層と、
前記第１の方向に延在し、かつ前記複数の第２のコンタクト層にそれぞれ接続された複数のビット線と
を具備し、
前記隣接する第１の選択トランジスタのゲート電極間の距離は、前記隣接する第２の選択トランジスタのゲート電極間の距離より小さいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の方向に沿って折り返されるように配列され、かつ第２の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第１の選択トランジスタと、ドレイン側に配置された第２の選択トランジスタと、前記第１及び第２の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、
前記ソース側同士で隣接するブロックで前記第１の方向に隣接する各第１の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第１のコンタクト層と、
前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続されたソース線と、
前記ソース線の下方で前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続された導電層と、
前記ドレイン側同士が隣接するブロックで前記第１の方向に隣接する各第２の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第２のコンタクト層と、
前記第１の方向に延在し、かつ前記複数の第２のコンタクト層にそれぞれ接続された複数のビット線と
を具備し、
前記隣接する第１の選択トランジスタのゲート電極間の距離は、前記隣接する第２の選択トランジスタのゲート電極間の距離と略同じであり、
前記複数の第２のコンタクト層は、前記第２の選択トランジスタのゲート電極間に形成されたボイドに接触しないように、前記ボイドの延在方向に対して両側に交互に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１の選択トランジスタのゲート電極間に設けられた絶縁層をさらに具備し、
前記導電層は、前記絶縁層に形成されたボイド内に設けられることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の選択トランジスタのゲート電極間に設けられた第１の絶縁層と、
前記第１の絶縁層上に設けられた第２の絶縁層とをさらに具備し、
前記導電層は、前記第２の絶縁層内に設けられることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記導電層は、前記第２のコンタクト層と同じ材料により構成されることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に電荷蓄積層と制御ゲート電極とを積層した不揮発性メモリセルを用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリは、メモリセル（メモリセルトランジスタ）に含まれる浮遊ゲート電極の電荷量に応じて異なる閾値電圧をデータとして記憶する。フラッシュメモリの１つとして、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが直列に接続されてユニットが構成される。ユニットの一端は、第１の選択トランジスタを介してビット線に、他端は第２の選択トランジスタを介してソース線に接続される。
【０００３】
ここで、第２の選択トランジスタのソース領域とソース線とは、複数のソース線コンタクトにより電気的に接続される。このような構成では、複数のソース線コンタクトは、ソース線のみを介して電気的に接続されている。したがって、ソース線の抵抗を低減するためには、ソース線自体を太くすることが考えられる。しかし、この方法では、ソース線コンタクト部の抵抗を低減することはできないという問題がある。
【０００４】
これを解決する方法の１つとして、ローカルインターコネクトと呼ばれる、長方形のコンタクトをソース線コンタクトとして使用する方法がある。しかし、コンタクト形状が長方形となっているため、コンタクトホールを形成するためのエッチング工程時に半導体基板に設けられた素子分離領域が深く掘り下げられてしまう。この結果、コンタクトホールの底部が拡散領域よりも深い位置となってしまう。
【０００５】
この場合、コンタクトホールに金属を埋め込む前に、再度コンタクトホールを介して半導体基板に不純物を斜めに注入し、コンタクトホールの底部に必ず拡散領域が存在する構造にする必要がある。さらに、拡散領域をインプラントにより形成した後に、この不純物を活性化させる目的で、７００℃以上の十分に高い温度でアニールを行う必要がある。
【０００６】
したがって、コンタクトホールを開口後に、斜めインプラント工程と、拡散領域の不純物を活性化させるためのアニール工程が必要となってしまう。さらに、このアニール工程により、層間絶縁層がリフローしてしまい、コンタクトホールの側面の形状が変化してしまうという問題がある。
【０００７】
また、この種の関連技術として、ボイドを用いてコンタクトを形成する技術が開示されている（特許文献１参照）。
【特許文献１】２００３−２０９１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、選択トランジスタの拡散領域とソース線とを接続するソース線コンタクトの抵抗を低減することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の第１の視点に係る不揮発性半導体記憶装置は、第１の方向に沿って折り返されるように配列され、かつ第２の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第１の選択トランジスタと、ドレイン側に配置された第２の選択トランジスタと、前記第１及び第２の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、前記ソース側同士が隣接するブロックで前記第１の方向に隣接する各第１の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第１のコンタクト層と、前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続されたソース線と、前記ソース線の下方で前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続された導電層と、前記ドレイン側同士が隣接するブロックで前記第１の方向に隣接する各第２の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第２のコンタクト層と、前記第１の方向に延在し、かつ前記複数の第２のコンタクト層にそれぞれ接続された複数のビット線とを具備し、前記隣接する第１の選択トランジスタのゲート電極間の距離は、前記隣接する第２の選択トランジスタのゲート電極間の距離より小さい。
【００１０】
本発明の第２の視点に係る不揮発性半導体記憶装置は、第１の方向に沿って折り返されるように配列され、かつ第２の方向に配列された複数のユニットをそれぞれが有し、前記複数のユニットのそれぞれは、ソース側に配置された第１の選択トランジスタと、ドレイン側に配置された第２の選択トランジスタと、前記第１及び第２の選択トランジスタ間に直列に接続されかつ電荷蓄積層の電荷量に応じてデータを記憶する複数のメモリセルとを有する、複数のブロックと、前記ソース側同士で隣接するブロックで前記第１の方向に隣接する各第１の選択トランジスタのソース領域に共通してそれぞれ設けられた複数の第１のコンタクト層と、前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続されたソース線と、前記ソース線の下方で前記第２の方向に延在し、かつ前記複数の第１のコンタクト層に接続された導電層と、前記ドレイン側同士が隣接するブロックで前記第１の方向に隣接する各第２の選択トランジスタのドレイン領域に共通してそれぞれ設けられた複数の第２のコンタクト層と、前記第１の方向に延在し、かつ前記複数の第２のコンタクト層にそれぞれ接続された複数のビット線とを具備し、前記隣接する第１の選択トランジスタのゲート電極間の距離は、前記隣接する第２の選択トランジスタのゲート電極間の距離と略同じであり、前記複数の第２のコンタクト層は、前記第２の選択トランジスタのゲート電極間に形成されたボイドに接触しないように、前記ボイドの延在方向に対して両側に交互に配置される。
【発明の効果】
【００１１】
本発明によれば、選択トランジスタの拡散領域とソース線とを接続するソース線コンタクトの抵抗を低減することが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図である。データ消去単位である１つのユニットは、直列に接続された複数のメモリセルＭＣ、典型的には１６個のメモリセルＭＣと、その一端（ソース側）に直列に接続された選択トランジスタＳＳＴと、他端（ドレイン側）に直列に接続された選択トランジスタＳＤＴとにより構成されている。
【００１４】
メモリセルＭＣとしてのメモリセルトランジスタの制御ゲート端子には、ワード線ＷＬが接続されている。ソース側の選択トランジスタＳＳＴのゲート端子には、選択ゲート線ＳＧＳＬが接続されている。選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側の選択トランジスタＳＤＴのゲート端子には、選択ゲート線ＳＧＤＬが接続されている。選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。
【００１５】
選択ゲート線ＳＧＳＬ，ＳＧＤＬは、選択トランジスタＳＳＴ，ＳＤＴのオン／オフを制御するために設けられている。選択トランジスタＳＳＴ，ＳＤＴは、データ書き込み及びデータ読み出し時に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
【００１６】
このユニットがＸ方向（ワード線の延在方向）に複数個配列されてブロックが構成されている。１個のブロックのうち同じワード線に接続された複数のメモリセルは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が行われる。
【００１７】
複数のブロックは、Ｙ方向（ビット線の延在方向）に複数個配列される。また、複数のブロックは、順番に折り返されるように配列される。すなわち、任意のブロックとこの任意のブロックの一方に隣接するブロックとは、ドレイン側の選択トランジスタＳＤＴが向き合うように配置されている。上記任意のブロックとこの任意のブロックの他方に隣接するブロックとは、ソース側の選択トランジスタＳＳＴが向き合うように配置されている。
【００１８】
各メモリセルＭＣは、トンネル絶縁膜、浮遊ゲート電極、ゲート絶縁膜、制御ゲート電極が積層された構造を有している。メモリセルＭＣのソース領域及びドレイン領域は隣接するもの同士で共有されることにより、メモリセルＭＣは直列に接続される。そして、メモリセルＭＣに含まれる浮遊ゲート電極に電子を注入する、或いは浮遊ゲート電極から電子を引き抜くことにより、メモリセルＭＣのデータが変えられる。以下、読み出し及び書き込み動作の一例について説明する。
【００１９】
データ書き込み時には、選択されたメモリセルＭＣ（選択メモリセルＭＣ）のワード線ＷＬに正の高電位、例えば２０Ｖを印加し、非選択メモリセルＭＣのワード線ＷＬに正の中間電位、例えば８Ｖを印加する。そして、ドレイン側の選択ゲート線ＳＧＤＬにＶＣＣ（電源電位）を印加して選択トランジスタＳＤＴをオン状態にし、ソース側の選択ゲート線ＳＧＳＬに０Ｖ（接地電位）を印加して選択トランジスタＳＳＴをカットオフ状態にする。そして、選択ビット線ＢＬには、書き込むデータに応じて０Ｖ或いはＶＣＣ（例えば３Ｖ）を印加する。
【００２０】
こうすることにより、選択トランジスタＳＤＴ及びユニット内の非選択メモリセルＭＣが導通状態となり、選択メモリセルＭＣのドレイン領域にビット線電位が伝達され、メモリセルＭＣの閾値電圧がシフトする。
【００２１】
例えば“０”を書き込む場合、ビット線ＢＬに０Ｖを印加する。すると、メモリセルの活性領域に形成されたチャネル領域と制御ゲート電極間に高電界が発生するため、浮遊ゲート電極に電子が注入され、閾値電圧は正方向にシフトする。
【００２２】
一方、“１”書き込みは、メモリセルＭＣの閾値電圧を変化させずに維持（消去状態を維持）する状態であり、メモリセルＭＣの制御ゲート電極に正の高電位２０Ｖが印加されても浮遊ゲート電極に電子が注入されないようにする。このため、ビット線ＢＬにＶＣＣを印加する。そして、書き込みの初期にメモリセルＭＣのチャネル領域にＶＣＣが充電された後、選択ワード線ＷＬに２０Ｖ、非選択ワード線ＷＬに８Ｖを印加する。
【００２３】
すると、制御ゲート電極とチャネル領域との容量結合によりチャネル電位は上昇するが、ドレイン側の選択ゲート線ＳＧＤＬはビット線ＢＬとともにＶＣＣであるため選択トランジスタＳＤＴがカットオフ状態となる。こうすることにより、チャネル電位は８Ｖ程度まで上昇するので、メモリセルＭＣに電子は注入されず、閾値電圧は変化しない。
【００２４】
データ読み出し時には、選択メモリセルＭＣのワード線ＷＬに例えば０Ｖを印加し、非選択メモリセルＭＣのワード線ＷＬ及び選択ゲート線ＳＧＤＬ，ＳＧＳＬにＶＣＣ若しくはＶＣＣより少し高い読み出し電位を印加する。つまり、選択トランジスタＳＤＴ，ＳＳＴ及び非選択メモリセルＭＣは導通状態になるため、選択メモリセルＭＣの閾値電圧が正か負かでビット線ＢＬの電位は決まり、この電位を検知することでデータ読み出しが可能となる。
【００２５】
データ消去時には、選択されたブロック内の全てのワード線ＷＬに０Ｖを印加し、半導体基板に２０Ｖを印加する。これにより、選択ブロック内の全てのメモリセルＭＣにおいて浮遊ゲート電極の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルの閾値電圧が負方向にシフトする。一方、非選択ブロック内の全てのワード線ＷＬ、選択ゲート線ＳＧＤＬ，ＳＧＳＬ、及びビット線ＢＬは、フローティング状態にする。これにより、非選択ブロックでは、ワード線ＷＬが活性領域との容量結合により２０Ｖ近くまで上昇するため、消去動作が行われない。
【００２６】
次に、本実施形態のＮＡＮＤ型フラッシュメモリの構造について説明する。図２は、図１に示したＮＡＮＤ型フラッシュメモリの平面図である。
【００２７】
メモリセルＭＣの制御ゲート電極ＣＧ、ドレイン側の選択トランジスタＳＤＴのゲート電極ＳＧＤ、及びソース側の選択トランジスタＳＳＴのゲート電極ＳＧＳはそれぞれ、Ｘ方向に延在するように設けられている。ソース線ＳＬもＸ方向に延在するように設けられている。ビット線ＢＬは、Ｙ方向に延在するように設けられている。なお、メモリセルＭＣの制御ゲート電極ＣＧは、図１のワード線ＷＬに対応する。ドレイン側の選択トランジスタＳＤＴのゲート電極ＳＧＤは、図１の選択ゲート線ＳＧＤＬに対応する。ソース側の選択トランジスタＳＳＴのゲート電極ＳＧＳは、図１の選択ゲート線ＳＧＤＬに対応する。
【００２８】
第１のブロックと、この第１のブロックの一方に隣接する第２のブロックとは、ゲート電極ＳＧＳが隣接するように配置されている。そして、同一カラムにおいて、第１のブロックの選択トランジスタＳＳＴと、第２のブロックの選択トランジスタＳＳＴとは、拡散領域（ソース領域）を共有している。
【００２９】
ソース線ＳＬは、２つのゲート電極ＳＧＳ間に設けられている。そして、ソース線ＳＬは、選択トランジスタＳＳＴの共有されたソース領域に、ソース線コンタクト層ＳＣを介して電気的に接続されている。
【００３０】
上記第１のブロックと、この第１のブロックの他方に隣接する第３のブロックとは、ゲート電極ＳＧＤが隣接するように配置されている。そして、同一カラムにおいて、第１のブロックの選択トランジスタＳＤＴと、第３のブロックの選択トランジスタＳＤＴとは、拡散領域（ドレイン領域）を共有している。ビット線ＢＬは、選択トランジスタＳＳＴの共有されたドレイン領域に、コンタクト層ＢＣを介して電気的に接続されている。
【００３１】
ここで、図２に示すように、ソース側のゲート電極ＳＧＳ間の距離Ｄ１と、ドレイン側のゲート電極ＳＧＤ間の距離Ｄ２とを変えている。このとき、距離Ｄ１は、メモリセルＭＣの制御ゲート電極ＣＧ間の距離に比べて十分に大きく、かつ側壁絶縁膜により埋め込まれない距離に設定される。また、距離Ｄ２は、上記側壁絶縁膜を形成後、層間絶縁層を埋め込む際に、ボイド（void）が発生しない距離に設定される。
【００３２】
以下、ＮＡＮＤ型フラッシュメモリの製造方法を説明することにより、その構造の特徴について説明する。なお、図３、５、７、９、１１、１３、１５、１７は、図２に示したＩＩＩ−ＩＩＩ線に沿った断面図である。図４、６、８、１０、１２、１４、１６、１８は、図２に示したＩＶ−ＩＶ線に沿った断面図である。
【００３３】
図３及び図４に示すように、Ｐ型半導体基板１１内には、トランジスタ等の半導体素子が形成される素子領域を電気的に分離するために、素子分離領域１２が設けられている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。すなわち、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて半導体基板１１に溝を形成し、この溝にシリコン酸化膜等の絶縁体を埋め込むことにより、半導体基板１１内にＳＴＩ１２が形成される。半導体基板としては、例えばシリコンが用いられる。
【００３４】
次に、Ｐ型半導体基板１１上に、メモリセルＭＣを構成するトンネル絶縁膜１３、浮遊ゲート電極１４、ゲート絶縁膜１５、制御ゲート電極１６を順に形成する。選択トランジスタＳＳＴについてもメモリセルＭＣと同じ工程で形成される。すなわち、ゲート絶縁膜１７、浮遊ゲート電極１４、ゲート絶縁膜１５、制御ゲート電極１６を順に形成する。そして、浮遊ゲート電極１４と制御ゲート電極１６とをショートさせて、１つのゲート電極（ＳＧＳ）１８が形成される。なお、制御ゲート電極１６等は、リソグラフィ法及びＲＩＥ法を用いて所望の形状にパターニングされる。
【００３５】
トンネル絶縁膜１３及びゲート絶縁膜１７としては、例えばシリコン酸化膜が用いられる。なお、トンネル絶縁膜１３及びゲート絶縁膜１７は、シリコン酸化膜に限定されるものではなく、シリコン酸窒化膜等を用いてもよい。
【００３６】
浮遊ゲート電極１４としては、例えばポリシリコンが用いられる。ゲート絶縁膜１５としては、例えばＯＮＯ（酸化膜、窒化膜、酸化膜の積層構造）膜が用いられる。制御ゲート電極１６としては、例えばポリシリコンが用いられる。
【００３７】
ここで、前述したように、ソース側の選択トランジスタＳＳＴのゲート電極ＳＧＳ間の距離Ｄ１は、ドレイン側の選択トランジスタＳＤＴのゲート電極ＳＧＤ間の距離Ｄ２より小さく設定される（図２等を参照）。このとき、距離Ｄ１は、メモリセルＭＣの制御ゲート電極１６間の距離に比べて十分に大きく、側壁絶縁膜により埋め込まれない距離に設定される。また、距離Ｄ２は、ゲート電極ＳＧＤ間を絶縁体で埋め込む際に、ボイドが発生しない距離に設定される。
【００３８】
次に、図５及び図６に示すように、Ｐ型半導体基板１１内に、Ｎ型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入することにより、Ｎ型拡散領域１９−１，１９−２を形成する。具体的には、ゲート電極ＳＧＳ間で半導体基板１１内には、選択トランジスタＳＳＴのソース領域１９−２が形成される。また、メモリセルＭＣ間で半導体基板１１内には、メモリセルＭＣのソース／ドレイン領域としての拡散領域１９−１が形成される。さらに、ドレイン側のゲート電極ＳＧＤ間で半導体基板１１内には、選択トランジスタＳＤＴのドレイン領域１９−３（図示せず）が形成される。
【００３９】
次に、図７及び図８に示すように、ＮＡＮＤセル部以外の周辺トランジスタ（選択トランジスタを含む）に対して、トランジスタのゲート電極１８の側面に側壁絶縁膜２０を形成する。側壁絶縁膜２０としては、例えばシリコン窒化膜が用いられる。この際、選択トランジスタＳＳＴとメモリセルＭＣとの間、及びメモリセルＭＣの間は、距離Ｄ１に比べて小さく設定されている。これにより、これらの間は、シリコン窒化膜２０で埋め込まれる。
【００４０】
次に、図９及び図１０に示すように、コンタクトホールを形成するためのエッチング工程時のストッパー目的で、装置全面に、ストッパー膜２１を堆積する。ストッパー膜２１としては、例えばシリコン窒化膜が用いられる。
【００４１】
次に、図１１及び図１２に示すように、装置全面に、シリコン酸化膜にＢとＰを含ませたＢＰＳＧ（Boron Phosphorus Silicate Glass）、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）を堆積し、層間絶縁層２２を形成する。この時、ソース側の選択トランジスタＳＳＴのゲート電極１８間（具体的には、側壁絶縁膜２０間）にのみ、完全に埋め込みができないことによる、ボイド２３が形成される。
【００４２】
このボイド２３は、ゲート電極１８の上面より低い位置に形成される。なお、距離Ｄ２は距離Ｄ１より大きいため、ドレイン側の選択トランジスタＳＤＴのゲート電極ＳＧＤ間にはボイドが形成されない。
【００４３】
次に、図１３及び図１４に示すように、選択トランジスタＳＳＴのソース領域１９−２の上面を露出するように、リソグラフィ法及びドライエッチングを用いて複数のコンタクトホール２４を形成する。このコンタクトホール２４は、ボイド２３を貫通するように形成される。
【００４４】
次に、図１５及び図１６に示すように、コンタクトホール２４内に金属（例えば、タングステン（Ｗ））を埋め込む。この時、ＣＶＤ（Chemical Vapor Deposition）法を用いて金属を埋め込むことにより、金属はボイド２３内にも埋め込まれる。この結果、複数のソース線コンタクト層ＳＣと金属層２５とが同時に形成される。
【００４５】
具体的には、コンタクトホール２４内には、コンタクト層ＳＣが形成される。ボイド２３内には、選択トランジスタＳＳＴのゲート電極１８間でＸ方向に延在するように、金属層２５が形成される。そして、複数のコンタクト層ＳＣと金属層２５とは、電気的に接続されている。また、ソース線コンタクト層ＳＣと金属層２５とは、同じ材料により構成されている。
【００４６】
次に、図１７及び図１８に示すように、層間絶縁層２２上かつ複数のコンタクト層ＳＣ上に、この複数のコンタクト層ＳＣに電気的に接続されたソース線ＳＬを形成する。なお、他の選択トランジスタＳＳＴ間にも図１７及び図１８に示すようなソース線ＳＬが形成されており、これらのソース線ＳＬが任意の複数の場所においてＹ方向に延在する配線層によって電気的に接続されている。
【００４７】
その後、新たな層間絶縁層を堆積した後、ドレイン側の選択トランジスタＳＤＴのドレイン領域１９−３に電気的に接続されたビット線コンタクト層ＢＣを形成する。そして、Ｙ方向に延在するように、層間絶縁層上でコンタクト層ＢＣに電気的に接続された複数のビット線ＢＬを形成する。このようにして、ＮＡＮＤ型フラッシュメモリが形成される。
【００４８】
本実施形態のＮＡＮＤ型フラッシュメモリでは、選択トランジスタＳＳＴのソース領域１９−２とソース線ＳＬとが、複数のコンタクト層ＳＣと金属層２５とにより十字状に接続されている。
【００４９】
すなわち、複数の選択トランジスタＳＳＴのソース領域１９−２は、複数のコンタクト層ＳＣによりソース線ＳＬと電気的に接続されている。さらに。複数のコンタクト層ＳＣは、中間部で金属層２５により電気的に接続されている。
【００５０】
これにより、ソース線ＳＬが格子状に形成されたのと同等であるため、ソース線ＳＬの抵抗を低減することが可能となる。
【００５１】
以上詳述したように本実施形態によれば、距離Ｄ１を距離Ｄ２より小さくすることにより、層間絶縁層２２内でソース側の選択トランジスタＳＳＴのゲート電極１８間に、Ｘ方向に延在するボイド２３を形成することができる。そして、このボイド２３内に金属を埋め込むことにより、複数のコンタクト層ＳＣに電気的に接続された金属層２５を形成することができる。
【００５２】
これにより、選択トランジスタＳＳＴのソース領域１９−２とソース線ＳＬとを、複数のコンタクト層ＳＣと金属層２５とにより十字状に接続することが可能となる。この結果、ソース線ＳＬの抵抗を低減することができる。
【００５３】
（第２の実施形態）
第２の実施形態は、ソース側のゲート電極ＳＧＳ間の距離Ｄ１と、ドレイン側のゲート電極ＳＧＤ間の距離Ｄ２とを実質的に同じにし、かつソース線ＳＬの抵抗を低減するようにしている。
【００５４】
図１９は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図２０は、図１９に示したＸＸ−ＸＸ線に沿ったＮＡＮＤ型フラッシュメモリの断面図である。
【００５５】
ソース側のゲート電極ＳＧＳ間の距離Ｄ１は、上記第１の実施形態と同じである。よって、上記第１の実施形態と同じ製造工程により、ソース側のゲート電極ＳＧＳ間には、ボイド２３内に形成された金属層２５と、選択トランジスタＳＳＴのソース領域１９−２に電気的に接続された複数のソース線コンタクト層ＳＣと、この複数のコンタクト層ＳＣに電気的に接続されたソース線ＳＬとが設けられている（図１７及び図１８を参照）。
【００５６】
そして、本実施形態では、ドレイン側のゲート電極ＳＧＤ間の距離Ｄ２を、距離Ｄ１と同じに設定する。したがって、図１９に示すように、層間絶縁層２２を堆積する際に、ドレイン側のゲート電極ＳＧＤ間にもボイド３１が形成される。すなわち、ボイド３１は、層間絶縁層２２内でドレイン側のゲート電極ＳＧＤ間に、Ｘ方向に延在するように形成される。また、ボイド３１は、ゲート電極ＳＧＤの上面の高さの中間付近に形成される。
【００５７】
ここで、ドレイン側のゲート電極ＳＧＤ間には、選択トランジスタＳＤＴのドレイン領域１９−３に電気的に接続された複数のビット線コンタクト層ＢＣが設けられている。なお、複数のコンタクト層ＢＣは、複数のビット線ＢＬに対応するように設けられている。
【００５８】
複数のコンタクト層ＢＣは、ボイド３１に接触しないように、ボイド３１を避けて配置される。また、複数のコンタクト層ＢＣは、ゲート電極ＳＧＤ間の中央、及び各ゲート電極ＳＧＤから距離をとった状態で、互い違いに配置されている。具体的には、複数のコンタクト層ＢＣは、層間絶縁層２２内でゲート電極ＳＧＤ間に形成されたボイド３１を基準にして、右側と左側とに交互に配置されている。
【００５９】
このように構成されたＮＡＮＤ型フラッシュメモリでは、複数のコンタクト層ＢＣをボイド３１に接触しないように配置することが可能となる。これにより、複数のコンタクト層ＢＣが電気的に接続されるのを防ぐことができる。
【００６０】
また、選択トランジスタＳＳＴとＳＤＴとでゲート電極間の距離を１つに統一することができる。これにより、製造コストを低減することが可能となる。
【００６１】
さらに、上記第１の実施形態と同様に、選択トランジスタＳＳＴのソース領域１９−２とソース線ＳＬとは、複数のコンタクト層ＳＣと金属層２５とにより十字状に接続される。これにより、ソース線ＳＬの抵抗を低減することが可能となる。
【００６２】
（第３の実施形態）
第３の実施形態は、ボイドを大きくして（すなわち、ボイドの断面積を大きくして）、ソース線ＳＬの抵抗をより低減するようにしている。
【００６３】
図２１は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。ソース側のゲート電極ＳＧＳ間の距離Ｄ１は、メモリセルＭＣの制御ゲート電極ＣＧ間の距離に比べて十分に大きく、かつ側壁絶縁膜２０により埋め込まれない距離に設定される。また、距離Ｄ１は、上記第１の実施形態で説明したゲート電極ＳＧＳ間の距離より大きく設定され、例えば一回の層間絶縁層を埋め込む工程では、ボイドが発生しない距離に設定される。例えば、ドレイン側のゲート電極ＳＧＤ間の距離Ｄ２は、距離Ｄ１と同じに設定される。
【００６４】
以下、ＮＡＮＤ型フラッシュメモリの製造方法を説明することにより、その構造の特徴について説明する。なお、図２２、２４、２６、２８、３０、３１は、図２１に示したＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。図２３、２５、２７、２９、３１、３３は、図２１に示したＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図である。
【００６５】
図２２及び図２３に示すように、半導体基板１１にメモリセルＭＣ及び選択トランジスタＳＳＴ、ＳＤＴを形成する。これらの製造工程は、上記第１の実施形態と同じである。なお、ソース側のゲート電極ＳＧＳ間の距離Ｄ１は、前述した条件を満足するように設定されていることは勿論である。次に、コンタクトホールを形成するためのエッチング工程時のストッパー目的で、装置全面に、ストッパー膜２１を堆積する。
【００６６】
次に、図２４及び図２５に示すように、ストッパー膜２１上でゲート電極（ＳＧＳ）１８間に、ＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて絶縁層（層間絶縁層）４１−１を形成する。この時、同時に、メモリセルＭＣ及びゲート電極１８上にも絶縁層（層間絶縁層）４１−２が形成される。絶縁層４１−１，４１−２としては、例えばシリコン酸化膜が用いられる。
【００６７】
絶縁層４１−１は、ゲート電極１８間が全て埋め込まれないように形成される。絶縁層４１−１の上面は、半導体基板１１の上面とゲート電極１８の上面との間に設定され、例えばこれらの位置の中間付近に設定される。或いは、絶縁層４１−１の上面は、ゲート電極１８の上面の高さの１／４程度に設定される。
【００６８】
また、ＨＤＰ−ＣＶＤ法を用いることにより、ＣＶＤ法により形成された絶縁層に比べて、非常に高密度な絶縁層４１−１を形成することができる。さらに、ＨＤＰ−ＣＶＤ法を用いて絶縁層４１−１を形成することにより、ゲート電極１８間の底面のみを絶縁層４１−１により上昇させることができる。すなわち、ストッパー膜２１の側面には、ほとんど絶縁層４１−１が形成されない。
【００６９】
次に、図２６及び図２７に示すように、装置全面に、ＢＰＳＧ、ＢＳＧもしくはＰＳＧを例えばＣＶＤ法を用いて堆積し、層間絶縁層２２を形成する。この時、ソース側の選択トランジスタＳＳＴのゲート電極１８間（具体的には、側壁絶縁膜２０間）には、完全に埋め込みができないことによる、ボイド２３が形成される。一方、ドレイン側のゲート電極ＳＧＤ間には絶縁層４１−１が形成されていないため、ゲート電極ＳＧＤ間にはボイドが形成されない。
【００７０】
次に、図２８及び図２９に示すように、選択トランジスタＳＳＴのソース領域１９−２の上面を露出するように、リソグラフィ法及びドライエッチングを用いて複数のコンタクトホール２４を形成する。このコンタクトホール２４は、ボイド２３を貫通するように形成される。
【００７１】
次に、図３０及び図３１に示すように、コンタクトホール２４内に金属（例えば、タングステン（Ｗ））を埋め込む。この時、ＣＶＤ法を用いて金属を埋め込むことにより、金属はボイド２３内にも埋め込まれる。この結果、複数のソース線コンタクト層ＳＣと金属層２５とが形成される。
【００７２】
具体的には、コンタクトホール２４内には、コンタクト層ＳＣが形成される。ボイド２３内には、選択トランジスタＳＳＴ間でＸ方向に延在するように、金属層２５が形成される。そして、複数のコンタクト層ＳＣと金属層２５とは、電気的に接続されている。
【００７３】
次に、図３２及び図３３に示すように、層間絶縁層２２上かつ複数のコンタクト層ＳＣ上に、この複数のコンタクト層ＳＣに電気的に接続されたソース線ＳＬを形成する。その後、新たに層間絶縁層を堆積した後、選択トランジスタＳＤＴのドレイン領域１９−３に電気的に接続されたビット線コンタクト層ＢＣを形成する。そして、Ｙ方向に延在するように、層間絶縁層上でコンタクト層ＢＣに電気的に接続された複数のビット線ＢＬを形成する。このようにして、ＮＡＮＤ型フラッシュメモリが形成される。
【００７４】
本実施形態のＮＡＮＤ型フラッシュメモリでは、選択トランジスタＳＳＴのソース領域１９−２とソース線ＳＬとが、複数のコンタクト層ＳＣと金属層２５とにより十字状に接続される。
【００７５】
すなわち、複数の選択トランジスタＳＳＴのソース領域１９−２は、複数のコンタクト層ＳＣによりソース線ＳＬと電気的に接続されている。さらに。複数のコンタクト層ＳＣは、中間部で金属層２５により電気的に接続されている。
【００７６】
以上詳述したように本実施形態によれば、上記第１の実施形態と同様に、ソース線ＳＬが格子状に形成されたのと同等であるため、ソース線ＳＬの低抵抗化が可能となる。
【００７７】
また、上記第１の実施形態と比べて、断面積が大きい金属層２５を形成することができる。よって、ソース線ＳＬの抵抗をさらに低減することが可能となる。
【００７８】
さらに、ボイド２３の高さを絶縁層４１−１を用いて調整することができる。これにより、ボイド２３内に設けられる金属層２５が半導体基板１１に到達するのを防止することができる。
【００７９】
なお、第３の実施形態に第２の実施形態を適用することも可能である。すなわち、ドレイン側のゲート電極ＳＧＤ間にボイドが形成される場合には、ビット線コンタクト層ＢＣをボイドに対して両側に交互に配置する。これにより、各ビット線が電気的に接続されるのを防ぐことができる。
【００８０】
また、上記第１乃至第３の実施形態において、ＮＡＮＤセルを用いたＮＡＮＤ型フラッシュメモリを一例として説明したが、これに限らず不揮発性メモリセルを用いたＥＥＰＲＯＭ全般に適用することができる。
【００８１】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図。
【図２】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図３】図２に示したＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図４】図２に示したＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図５】図３に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図６】図４に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図７】図５に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図８】図６に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図９】図７に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１０】図８に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１１】図９に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１２】図１０に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１３】図１１に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１４】図１２に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１５】図１３に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１６】図１４に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１７】図１５に続くＩＩＩ−ＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１８】図１６に続くＩＶ−ＩＶ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図１９】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２０】図１９に示したＸＸ−ＸＸ線に沿ったＮＡＮＤ型フラッシュメモリの断面図。
【図２１】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２２】図２１に示したＸＸＩＩ−ＸＸＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２３】図２１に示したＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２４】図２２に続くＸＸＩＩ−ＸＸＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２５】図２３に続くＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２６】図２４に続くＸＸＩＩ−ＸＸＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２７】図２５に続くＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２８】図２６に続くＸＸＩＩ−ＸＸＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図２９】図２７に続くＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３０】図２８に続くＸＸＩＩ−ＸＸＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３１】図２９に続くＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３２】図３０に続くＸＸＩＩ−ＸＸＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【図３３】図３１に続くＸＸＩＩＩ−ＸＸＩＩＩ線に沿ったＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。
【符号の説明】
【００８３】
ＭＣ…メモリセル、ＳＳＴ，ＳＤＴ…選択トランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＧＳＬ，ＳＧＤＬ…選択ゲート線、ＳＣ…ソース線コンタクト層、ＢＣ…ビット線コンタクト層、１１…Ｐ型半導体基板、１２…素子分離領域（ＳＴＩ）、１３…トンネル絶縁膜、１４…浮遊ゲート電極、１５…ゲート絶縁膜、１６…制御ゲート電極、１７…ゲート絶縁膜、１８…ゲート電極、１９−１，１９−２，１９−３…Ｎ型拡散領域、２０…側壁絶縁膜、２１…ストッパー膜、２２…層間絶縁層、２３，３１…ボイド、２４…コンタクトホール、２５…金属層、４１−１，４１−２…絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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