(57)【要約】【課題】  アナログ電源回路で動作するクロック信号発生回路からのクロック信号を、デジタル電源回路で動作するロジック回路へ伝送する際に異なる電源系統間の乗換えに起因してクロックジッタが発生する。【解決手段】  クロック信号発生回路用の電源とロジック回路用の電源との間、およびクロック信号発生回路用のグランドとロジック回路用のグランドとの間に可変抵抗回路を挿入したクロックジッタ抑圧回路を設置する。【選択図】  図１
2007102361.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号発生回路と該クロック信号発生回路からのクロック信号を受けて動作するロジック回路との間に設置されるクロックジッタ抑圧回路であって、
該クロック信号発生回路用の電源と該ロジック回路用の電源との間、および該クロック信号発生回路用のグランドと該ロジック回路用のグランドとの間に可変抵抗回路を挿入したことを特徴とするクロックジッタ抑圧回路。
【請求項２】
所定期間のクロック信号の個数を計数するクロック周波数カウンタと、該所定期間における正規のクロック信号の個数と該クロック周波数カウンタの出力値とを比較する比較回路と、該比較回路の結果に応じて前記可変抵抗回路の抵抗値を自動調節することを特徴とする請求項１記載のクロックジッタ抑圧回路。
【請求項３】
前記クロック信号発生回路用の電源とグランドで動作する入力バッファ回路と、前記ロジック回路用の電源とグランドで動作する出力バッファ回路を含むことを特徴とする請求項１または２記載のクロックジッタ抑圧回路。
【請求項４】
クロック信号発生回路と該クロック信号発生回路からのクロック信号を受けて動作するロジック回路との間のクロックジッタ抑圧方法であって、
該クロック信号発生回路用の電源と該ロジック回路用の電源との間、および該クロック信号発生回路用のグランドと該ロジック回路用のグランドとの間に可変抵抗回路を挿入し、該可変抵抗回路の抵抗値を調節してクロックジッタを低減することを特徴とするクロックジッタ抑圧方法。
【請求項５】
所定期間に計数したクロック信号の個数と該所定期間における正規のクロック信号の個数とを比較し、該比較の結果に応じて前記可変抵抗回路の抵抗値を自動調節することを特徴とする請求項４記載のクロックジッタ抑圧方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号発生回路からロジック回路に対して伝送されるクロック信号のクロックジッタを抑圧するクロックジッタ抑圧回路およびクロックジッタ抑圧方法に関する。
【背景技術】
【０００２】
コンピュータでは、図７（Ａ）に示すようにコンピュータ動作の基準となるクロック信号をクロック信号発生回路１で生成して、これをロジック回路２に伝送している。クロック信号発生回路１は、図示されてない水晶等の原クロック発振回路からの原クロック信号をＮ逓倍するＰＬＬ（Phase Locked Loop ）回路から構成されアナログ電源回路（ＡＶＤ−ＡＶＳ）で動作する。一方、ロジック回路２はフリップフロップ回路等で構成され、デジタル電源回路（ＶＤＤ−ＶＳＳ）で動作する。
【０００３】
このようにアナログ電源およびアナロググランド基準で出力されるクロック信号発生回路１からのクロック信号を、デジタル電源およびデジタルグランド基準のロジック回路２へ伝送する際に、アナロググランドＡＶＳとデジタルグランドＶＳＳ間に変動があると、クロック信号にジッタが発生する場合がある。このジッタの発生原因は、ロジック回路初段のバッファ入力部が検出するクロック信号が基準グランドの相違によりジッタを持った形に見えるためである。
【０００４】
そこで、図７（Ｂ）のようにアナロググランドとデジタルグランドをショートさせて基準グランドを統一させる手法もある。しかしこの手法は、デジタル電源回路（ＶＤＤ−ＶＳＳ）に電源ノイズがあると、このノイズがクロック発生回路１の電源回路（ＡＶＤ−ＶＳＳ）に重畳されてしまい、クロック発生回路１自身がジッタを含んだクロック信号を出力してしまう場合がある。
【０００５】
あるいは、デジタル電源回路の電源ノイズが微小の場合は、図７（Ｃ）に示すようにＶＤＤ側の電源も統一してしまう方が、図７（Ｂ）に示す対策に比べて良いジッタ特性になる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上述べたように、異なる電源系統間の乗換えに起因するクロックジッタ対策は、対象となるＬＳＩの電源ノイズの量や性質、クロック信号発生回路と他の回路との配置関係等に依存しており、クロックジッタの発生する要因は複雑である。上述の図７の何れの対策を講じればよいかは状況により異なり、しかも、アナロググランドＡＶＳ−デジタルグランドＶＳＳ間、アナログ電源ＡＶＤ−デジタル電源ＶＤＤ間の分離（開放）やショートだけでは最良のジッタ特性とならず、その中間の値で最良のジッタ特性が得られる場合がある。また、ＬＳＩ開発前や開発途中の段階でこれらを把握することは困難であり、把握できたとしても個別のＬＳＩ毎にそれぞれ対策を施すのは大変な作業となる。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の一観点によれば、クロック信号発生回路とクロック信号発生回路からのクロック信号を受けて動作するロジック回路との間に設置されるクロックジッタ抑圧回路であって、クロック信号発生回路用の電源と該ロジック回路用の電源との間、およびクロック信号発生回路用のグランドとロジック回路用のグランドとの間に可変抵抗回路を挿入したことを特徴とする。
【０００８】
本発明は、クロック信号発生回路用の電源とロジック回路用の電源との間、およびクロック信号回路用のグランドとロジック回路用のグランドとの間を分離（抵抗値＝無限大）の状態から、ショート（抵抗値＝０）の状態まで微妙に可変して、クロック信号発生回路からロジック回路へ伝送されるクロックのジッタが最小になるように可変抵抗を調節して最適抵抗値に設定する。
【発明の効果】
【０００９】
本発明のクロックジッタ抑圧回路を設けることにより、アナログ電源で動作するクロック信号発生回路からのクロック信号を、デジタル電源で動作するロジック回路に伝送する場合のクロックジッタを抑圧することが可能となる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の第１の実施例によるクロックジッタ抑圧回路図、図２は本発明の第２の実施例によるクロックジッタ抑圧回路ブロック図、図３は図２におけるクロックジッタ検出回路ブロック図、図４は図３に係る動作タイミングチャート、図５はクロックジッタ抑圧回路の可変抵抗設定例を表す表、図６は本発明の第３の実施例によるクロックジッタ抑圧コア回路図を示す。
【００１１】
図において、１はクロック信号発生回路、２はロジック回路、３はクロックジッタ抑圧回路（クロックジッタ抑圧コア回路）、４はクロック信号発生回路１内の最終バッファ、５はロジック回路２内の初段バッファ、６はクロックジッタ抑圧回路の入力バッファ、７、８は抵抗、９，１０は電子スイッチ、１１はクロックジッタ抑圧回路の出力バッファ、１２はクロックジッタ検出回路、１３はデコーダ、１４はクロック周波数カウンタ、１５はデータホールド回路、１６はデータ比較回路、１７はジッタ抑圧回路用カウンタ、１８〜２１は信号線、２２は電源側可変抵抗回路、２３はグランド側可変抵抗回路、２４、２５はＭＯＳトランジスタ、２６，２７はバッファ、２８はクロックジッタ抑圧回路を示す。
【００１２】
図１に示すように本発明の第１の実施例によるクロックジッタ抑圧回路３は、アナログ電源回路（ＡＶＤ−ＡＶＳ）で動作するクロック信号発生回路１とデジタル電源回路（ＶＤＤ−ＶＳＳ）で動作するロジック回路２の間に設置される。
【００１３】
クロックジッタ抑圧回路３はアナログ電源ＡＶＤとデジタル電源ＶＤＤ間に、抵抗７−１、７−２、７−３および電子スイッチ９−１、９−２、９−３からなる電源側可変抵抗回路２２が挿入され、さらにアナロググランドＡＶＳとデジタルグランドＶＳＳ間に、抵抗８−１、８−２、８−３および電子スイッチ１０−１、１０−２、１０−３からなるグランド（ＧＮＤ）側可変抵抗回路２３が挿入される。クロック信号発生回路１内の最終バッファ４から送出されるクロック信号はクロックジッタ抑圧回路３の入力バッファ６で受けて、出力バッファ１１を介してロジック回路２の初段バッファ５に入力される。
【００１４】
なお、入力バッファ６はアナログ電源回路（ＡＶＤ−ＡＶＳ）で動作し、出力バッファ１１はデジタル電源回路（ＶＤＤ−ＶＳＳ）で動作する。
【００１５】
電源側可変抵抗回路２２は、並列に接続されている抵抗７−１〜７−３の組み合わせを電子スイッチ９−１〜９−３により切換えてアナログ電源ＡＶＤとデジタル電源ＶＤＤ間の抵抗値を調節する。
【００１６】
グランド側可変抵抗回路２３は、並列に接続されている抵抗８−１〜８−３の組み合わせを電子スイッチ１０−１〜１０−３により切換えてアナロググランドＡＶＳとデジタルグランドＶＳＳ間の抵抗値を調節する。
【００１７】
クロック信号発生回路１からロジック回路２への異なる電源系統間の乗換えによりクロックジッタが発生した場合、例えば、オシロスコープ等で観測しながら、電源側可変抵抗回路２２またはグランド側可変抵抗回路２３または双方の抵抗値を調節して、クロックジッタが最小になる抵抗値に設定する。なお、電子スイッチは例えば半導体スイッチを使用し、電子スイッチのオン、オフは人手（マニュアル）で操作する。
【００１８】
次に、本発明の第２の実施例によるクロックジッタ抑圧回路２８について説明する。
【００１９】
第１の実施例のクロックジッタ抑圧回路３は、例えば、オシロスコープ等で観測しながら、可変抵抗回路の抵抗値をクロックジッタが最小になる抵抗値にマニュアルにて設定するものであるが、第２の実施例では、クロックジッタ検出回路１２を設けて、クロックジッタがある場合はクロックジッタが最小になるよに自動的に可変抵抗回路の抵抗値を調節する。第２の実施例は、図２に示すように第１の実施例の回路に対して、クロックジッタ検出回路１２とデコーダ回路１３を付加したもので、クロックジッタ検出回路１２からの出力をデコーダ１３にて展開して可変抵抗回路の電子スイッチを制御するものである。
【００２０】
次に、図３に示すクロックジッタ検出回路ブロック図、図４に示す動作タイムチャートおよび図５に示す可変抵抗設定例の表を使用して詳細を説明する。
【００２１】
図３において、図示されてない水晶等で構成される原クロック発振回路からの原クロックCKref （参照クロック）は、ＰＬＬ回路で構成されたクロック信号発生回路１に入力されＮ逓倍（この実施例ではＮ＝６）される。クロック信号発生回路１からのクロック信号はクロックジッタ抑圧コア回路３の入力バッファ６、出力バッファ１１を通過してクロックジッタ検出回路１２内のクロック周波数カウンタ１４に入力され、クロック周波数がカウントされる。クロック周波数カウンタ１４のカウント値は一旦、データホールド回路１５に保持される。次に、データホールド回路１５に保持されたカウント値は正規のクロック周波数のカウント値とデータ比較回路１６で比較される。正規のクロック周波数のカウント値は信号線２１から入力された逓倍数Ｎに基づいて設定される。データ比較回路１６で比較の結果、正規のクロック周波数のカウント値と異なる場合はエラーとして、ジッタ抑圧回路用カウンタ１７をカウントアップする。ジッタ抑圧カウンタ１７の出力値をデコーダ１３で展開して、デコーダ１３の出力によりクロックジッタ抑圧コア回路３内の可変抵抗回路２２、２３の電子スイッチ９，１０を制御する。
【００２２】
クロックジッタ抑圧コア回路３の電源側可変抵抗回路２２の抵抗７−１の抵抗値はユニット抵抗値Rpであり、抵抗７−２の抵抗値は１／２Rp、抵抗７−３の抵抗値は１／４Rpの関係になっている。また、クロックジッタ抑圧コア回路３内のグランド側可変抵抗回路２３の抵抗８−１の抵抗値はユニット抵抗値Rnであり、抵抗８−２の抵抗値は１／２Rn、抵抗８−３の抵抗値は１／４Rnの関係になっている。
【００２３】
図４の動作タイムチャートにおいて、CKref は原クロック（参照クロック）の波形であり、この参照クロックは、クロックジッタ検出回路１２内のクロック周波数カウンタ１４へは信号線１８を介して、データホールド回路１５に対しては信号線１９を介してリセット信号としても送出される。また、データ比較回路１６に対しては信号線２０を介して比較開始信号としても送出される。
【００２４】
図４において、CKはクロック信号発生回路１からのクロック信号波形である。FCN はクロック周波数カウンタの内容、HLD はデータホールド回路の内容、CMP はデータ比較回路１６の内容、SCN はジッタ抑圧回路用カウンタ１７の内容を示す。なお、図４においてＩＮＴはインターバルを表す。
【００２５】
参照クロックCKref の１周期の間のクロック信号CKのクロックパルス数をクロック周波数カウンタ１４でカウントするが、本実施例の場合、４番目のクロックパルスがクロックジッタにより一部変形してクロック信号として認識できない例を示している。従ってクロック周波数カウンタ１４のカウント値は正規のカウント値 "５" より１個少ない値 "４" がデータホールド回路１５に保持される。このデータホールド回路１５に保持されたカウント値はデータ比較回路１６で、カウント値＝Ｎ−１の条件を満足しているか否かタイミングＴ１にて比較される。本実施例の場合、この条件を満足していないので、データ比較回路１６はエラーパルスEPを出力する。ジッタ抑圧回路用カウンタ１７はこのエラーパルスEPを受けてカウンタの出力を初期値 "０" から "１" にカウントアップする。次に、デコーダ１３はジッタ抑圧回路用カウンタ１７の出力を展開して図５の表に示すように、出力bit のs0に「１」を出力し、クロックジッタ抑圧コア回路３内のグランド（ＧＮＤ）側可変抵抗回路２３の電子スイッチ１０−１をオンにする。これによりクロックジッタ抑圧コア回路３はアナロググランドＡＶＳとデジタルグランドＶＳＳ間にユニット抵抗値Rnが接続される。
【００２６】
なお、可変抵抗回路の抵抗値は、図５の表に示すようにジッタ抑圧回路用カウンタ１７の出力値に対して全体の抵抗値が反比例するように重み付けされ、まずＧＮＤ側の抵抗値を先に減らしてゆき、次に電源側の抵抗値を減らしてゆくように設定されている。
【００２７】
図４に示す本発明の実施例の動作タイムチャートの場合、アナロググランドＡＶＳとデジタルグランドＶＳＳ間にユニット抵抗値Rnを接続することにより、参照クロックの次の周期では、クロックジッタにより一部変形していたクロック信号が改善されクロック信号として認識されるようになる。即ち、次の測定周期では、クロック周波数カウンタ１４の内容は "５" となり、データ比較回路１６におけるタイミングＴ２で比較の結果、カウント値＝Ｎ−１の条件を満足しているのでエラーパルスEPは出力されず、ジッタ抑圧回路用カウンタ１７の出力値は前回と変わらず "１" を保持する。
【００２８】
もし、次の測定周期においても、カウント値＝Ｎ−１の条件を満足しない場合は、データ比較回路１６から再度エラーパルスEPが出力され、ジッタ抑圧回路用カウンタ１７をカウントアップする。カウントアップする度に、クロックジッタ抑圧コア回路３内の可変抵抗回路の抵抗値を図５の表に従って変更してゆく。クロックジッタ抑圧回路２８により、クロックジッタが抑圧されたクロック信号CKp はロジック回路２へ伝送される。
【００２９】
図５の表による可変抵抗回路の抵抗値設定例は、ジッタ抑圧回路用カウンタ１７の出力値に対して全体の抵抗値が反比例するように重み付けされ、まずＧＮＤ側の抵抗値を減らしてゆき、次に電源側の抵抗値を減らしてゆくように設定されているが、重み付けの値や設定パターンについては、設計状況により種々変更してもよい。また、電源側可変抵抗回路およびグランド側可変抵抗回路は、それぞれ３組の抵抗および電子スイッチで構成されているが、さらに組数を増やして３組以上で構成してもよいし、組数を減らして３組以下としてもよい。電源側可変抵抗回路とグランド側可変抵抗回路で組数を異なるように構成してもよい。
【００３０】
次に本発明の第３の実施例によるクロックジッタ抑圧回路について説明する。
【００３１】
第３の実施例によるクロックジッタ抑圧回路は、前述の第２の実施例によるクロックジッタ抑圧コア回路３における電源側可変抵抗回路２２とグランド側可変抵抗回路２３の抵抗と電子スイッチの部分を図６に示すようにゲートのＷ／Ｌサイズが異なる複数個のＭＯＳトランジスタに置き換えたものである。
【００３２】
図６の電源側可変抵抗回路２２のＰチャンネルＭＯＳトランジスタ２４のゲートはデジタル電源回路（ＶＤＤ−ＶＳＳ）で動作するバッファ２６により制御される。バッファ２６は図示されてないデコーダ１３の出力により動作する。ＭＯＳトランジスタ２４のバックゲートはデジタル電源ＶＤＤに接続される。なお、電源側可変抵抗回路２２には、１組のＰチャンネルＭＯＳトランジスタ２４とバッファ２６のみが記載されているが、さらにゲートのＷ／Ｌサイズの異なる２組のＰチャンネルＭＯＳトランジスタとバッファがアナログ電源ＡＶＤとデジタル電源ＶＤＤ間に並列に接続される。図６では他の２組のＰチャンネルＭＯＳトランジスタとバッファについての記載は省略されている。
【００３３】
図６のグランド側可変抵抗回路２３のＮチャンネルＭＯＳトランジスタ２５のゲートはデジタル電源回路（ＶＤＤ−ＶＳＳ）で動作するバッファ２７により制御される。バッファ２７は図示されてないデコーダ１３の出力により動作する。なお、ＭＯＳトランジスタ２５のバックゲートはデジタルグランドＶＳＳに接続される。グランド側可変抵抗回路２３には、１組のＮチャンネルＭＯＳトランジスタ２５とバッファ２７のみが記載されているが、さらにゲートのＷ／Ｌサイズの異なる２組のＮチャンネルＭＯＳトランジスタとバッファがアナロググランドＡＶＳとデジタルグランドＶＳＳ間に並列に接続される。図６では他の２組のＮチャンネルＭＯＳトランジスタとバッファについての記載は省略されている。
【００３４】
第３の実施例による可変抵抗回路では、ＭＯＳトランジスタのゲートのＷ／Ｌサイズを変えることによりＭＯＳトランジスタのオン抵抗が異なることを利用して可変抵抗回路を構成している。第３の実施例による可変抵抗回路は、第２の実施例による可変抵抗回路における１組の抵抗と電子スイッチを１個のＭＯＳトランジスタで置き換えることができ、回路の小型化を図ることができる。
【００３５】
本発明の実施例によるクロックジッタ抑圧回路は、入力バッファ６および出力バッファ１１を具えているが、クロック信号発生回路１とロジック回路２が接近して配置される場合には省略することもできる。
【００３６】
以上のとおり、本発明のクロックジッタ抑圧回路を設けることにより、アナログ電源回路で動作するクロック信号発生回路からのクロック信号を、デジタル電源回路で動作するロジック回路に伝送する場合のクロックジッタを抑圧するこが可能となる。さらに本発明の第２および第３の実施例によるクロックジッタ抑圧回路によれば、クロックジッタの有無を自動的に検出して、クロックジッタが最小になるよう自動調節するので、クロックジッタ抑圧のための作業工数を大幅に減少させることができる。
（付記１）クロック信号発生回路と該クロック信号発生回路からのクロック信号を受けて動作するロジック回路との間に設置されるクロックジッタ抑圧回路であって、
該クロック信号発生回路用の電源と該ロジック回路用の電源との間、および該クロック信号発生回路用のグランドと該ロジック回路用のグランドとの間に可変抵抗回路を挿入したことを特徴とするクロックジッタ抑圧回路。
（付記２）所定期間のクロック信号の個数を計数するクロック周波数カウンタと、該所定期間における正規のクロック信号の個数と該クロック周波数カウンタの出力値とを比較する比較回路と、該比較回路の結果に応じて前記可変抵抗回路の抵抗値を自動調節することを特徴とする付記１記載のクロックジッタ抑圧回路。
（付記３）前記クロック信号発生回路用の電源とグランドで動作する入力バッファ回路と、前記ロジック回路用の電源とグランドで動作する出力バッファ回路を含むことを特徴とする付記１または２記載のクロックジッタ抑圧回路。
（付記４）前記クロック信号発生回路はＰＬＬ回路を含むことを特徴とする付記１乃至３の何れかに記載のクロックジッタ抑圧回路。
（付記５）前記可変抵抗回路は、ゲートのＷ／Ｌサイズの異なるＭＯＳトランジスタを複数個並列に接続したことを特徴とする付記１乃至４の何れかに記載のクロックジッタ抑圧回路。
（付記６）クロック信号発生回路と該クロック信号発生回路からのクロック信号を受けて動作するロジック回路との間のクロックジッタ抑圧方法であって、      
該クロック信号発生回路用の電源と該ロジック回路用の電源との間、および該クロック信号発生回路用のグランドと該ロジック回路用のグランドとの間に可変抵抗回路を挿入し、該可変抵抗回路の抵抗値を調節してクロックジッタを低減することを特徴とするクロックジッタ抑圧方法。
（付記７）所定期間に計数したクロック信号の個数と該所定期間における正規のクロック信号の個数とを比較し、該比較の結果に応じて前記可変抵抗回路の抵抗値を自動調節することを特徴とする付記６記載のクロックジッタ抑圧方法。
【産業上の利用可能性】
【００３７】
本発明は、アナログ電源およびアナロググランド基準で出力されるクロック信号発生回路からのクロック信号を、デジタル電源およびデジタルグランド基準のロジック回路へ出力する際の異なる電源系統間の乗換えに起因して発生するクロックジッタを抑圧することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施例によるクロックジッタ抑圧回路図。
【図２】本発明の第２の実施例によるクロックジッタ抑圧回路ブロック図。
【図３】図２におけるクロックジッタ検出回路ブロック図。
【図４】図３に係る動作タイムチャート。
【図５】クロックジッタ抑圧回路の可変抵抗設定例を示す表。
【図６】本発明の第３の実施例によるクロックジッタ抑圧コア回路図。
【図７】従来のクロック信号伝送における課題を説明するための図。
【符号の説明】
【００３９】
１      クロック信号発生回路
２      ロジック回路
３      クロックジッタ抑圧回路（クロックジッタ抑圧コア回路）
４      クロック信号発生回路１の最終バッファ
５      ロジック回路２の初段バッファ
６      クロックジッタ抑圧回路の入力バッファ
７、８  抵抗
９，１０  電子スイッチ
１１    クロックジッタ抑圧回路の出力バッファ
１２    クロックジッタ検出回路
１３    デコーダ
１４    クロック周波数カウンタ
１５    データホールド回路
１６    データ比較回路
１７    ジッタ抑圧回路用カウンタ
１８〜２１  信号線
２２    電源側可変抵抗回路
２３    グランド側可変抵抗回路
２４、２５  ＭＯＳトランジスタ
２６，２７  バッファ
２８    クロックジッタ抑圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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