(57)【要約】【課題】高集積化を図ることができる強誘電体メモリを提供すること。【解決手段】強誘電体材料を主材料として構成された強誘電体層６を有し、強誘電体層６に電圧を印加することにより、強誘電体層６内の分極状態を変化させ、データを記録する強誘電体メモリ１であって、強誘電体層６は、電圧の印加を受ける領域にて、連続的あるいは段階的に膜厚が異なり、強誘電体層６に印加する電圧の電圧値を、強誘電体層６の膜厚範囲に対応した連続的あるいは段階的な電圧値から選択し、連続的な情報、あるいは段階的な多値情報を記録する。【選択図】図２
2007134355.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体材料を主材料として構成された強誘電体層を有し、
前記強誘電体層に電圧を印加することにより、前記強誘電体層内の分極状態を変化させ、データを記録する強誘電体メモリであって、
前記強誘電体層は、前記電圧の印加を受ける領域にて、その厚さが連続的に異なり、
前記強誘電体層に印加する電圧の電圧値を、前記強誘電体層の膜厚範囲に対応した電圧値範囲から選択し、連続的な情報を記録することを特徴とする強誘電体メモリ。
【請求項２】
強誘電体材料を主材料として構成された強誘電体層を有し、
前記強誘電体層に電圧を印加することにより、前記強誘電体層内の分極状態を変化させ、データを記録する強誘電体メモリであって、
前記強誘電体層は、前記電圧の印加を受ける領域にて、その厚さが段階的に異なり、
前記強誘電体層に印加する電圧の電圧値を、前記強誘電体層の膜厚範囲に対応した複数の電圧値から選択し、段階的な多値情報を記録することを特徴とする強誘電体メモリ。
【請求項３】
前記強誘電体層の厚さは、一方向に漸減するように変化している請求項１または２に記載の強誘電体メモリ。
【請求項４】
前記強誘電体層の厚さの漸減率は、ほぼ一定である請求項１ないし３のいずれかに記載の強誘電体メモリ。
【請求項５】
前記強誘電体材料は、有機強誘電体材料である請求項１ないし４のいずれかに記載の強誘電体メモリ。
【請求項６】
互いに間隔を隔てて設けられたソース領域およびドレイン領域と、これらの間で前記ソース領域および前記ドレイン領域に接触して設けられた半導体層から成るチャネル領域と、該チャネル領域に前記強誘電体層を介して設けられたゲート電極とを有する請求項１ないし５のいずれかに記載の強誘電体メモリ。
【請求項７】
前記ソース領域と前記ドレイン領域とを同電位に保った状態で、前記ソース領域および／またはドレイン領域と前記ゲート電極との間に、前記連続的な電圧値、あるいは段階的な多値電圧値のうち、絶対値が最も大きい電圧値よりも大きな電位差を与えることにより、初期化を行う請求項６に記載の強誘電体メモリ。
【請求項８】
前記ソース領域と前記ドレイン領域とを同電位に保った状態で、前記ソース領域および／またはドレイン領域と前記ゲート電極との間に、選択された電圧値の電圧を印加することにより、前記情報の書込みを行う請求項６または７に記載の強誘電体メモリ。
【請求項９】
前記ソース領域と前記ドレイン領域との間に電圧を印加するとともに、これらの間に流れる電流値を検知することにより、情報の読出しを行う請求項６ないし８のいずれかに記載の強誘電体メモリ。
【請求項１０】
前記強誘電体層の厚さは、前記チャネル幅の一方向に漸減するよう変化している請求項６ないし９のいずれかに記載の強誘電体メモリ。
【請求項１１】
前記半導体層は、シリコンを主材料として構成されている請求項６ないし１０のいずれかに記載の強誘電体メモリ。
【請求項１２】
前記半導体層は、転写法により形成されたものである請求項１１に記載の強誘電体メモリ。
【請求項１３】
前記半導体層は、有機半導体材料を主材料として構成されている請求項６ないし１２のいずれかに記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関する。
【背景技術】
【０００２】
不揮発性のメモリとしては、強誘電体材料の双安定な分極状態を利用した強誘電体メモリが知られている（例えば、非特許文献１参照。）。この双安定な分極状態は電圧の印加を停止しても永久に保持されるので、かかるメモリは不揮発性のメモリとして用いることができる。かかる強誘電体メモリにあっては、強誘電体の２つの安定な分極状態をとることが可能となっている。これにより、１つの強誘電体層あたりに２値（すなわち１ビット）の情報を保持することができる。
しかしながら、前述したような非特許文献１にかかる強誘電体メモリでは、１つの強誘電体層につき２値の情報しか保持できないため、１セルあたりの素子数を抑えつつ、高容量化を図ることができず、将来要求されるさらなる高集積化が難しい。
【０００３】
【非特許文献１】Jpn.J.Appl.Phys., Vol.44, No.25 (2005), pp.L800-L802
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、連続的な情報、あるいは段階的な多値情報を記憶することができる強誘電体メモリを提供することにある。
【課題を解決するための手段】
【０００５】
このような目的は、下記の本発明により達成される。
本発明の強誘電体メモリは、強誘電体材料を主材料として構成された強誘電体層を有し、
前記強誘電体層に電圧を印加することにより、前記強誘電体層内の分極状態を変化させ、データを記録する強誘電体メモリであって、
前記強誘電体層は、前記電圧の印加を受ける領域にて、その厚さが連続的に異なり、
前記強誘電体層に印加する電圧の電圧値を、前記強誘電体層の膜厚範囲に対応した電圧値範囲から選択し、連続的な情報を記録することを特徴とする。
これにより、１つの強誘電体層あたりに連続値での情報の記録を行うことができる。すなわち、不揮発性アナログメモリを提供することができる。その結果、１セルあたり記憶できる情報量が飛躍的に増大し、大容量化を図ることができる。その結果、高集積化を図ることができる。
【０００６】
本発明の強誘電体メモリは、強誘電体材料を主材料として構成された強誘電体層を有し、
前記強誘電体層に電圧を印加することにより、前記強誘電体層内の分極状態を変化させ、データを記録する強誘電体メモリであって、
前記強誘電体層は、前記電圧の印加を受ける領域にて、その厚さが段階的に異なり、
前記強誘電体層に印加する電圧の電圧値を、前記強誘電体層の膜厚範囲に対応した複数の電圧値から選択し、段階的な多値情報を記録することを特徴とする。
これにより、１つの強誘電体あたりの段階的な多値情報の記録を行うことができる。すなわち、不揮発性多値化メモリを提供することができる。その結果、１セルあたり記憶できる情報量が増し、大容量化を図ることができる。その結果、高集積化を図ることができる。
【０００７】
本発明の強誘電体メモリでは、前記強誘電体層の厚さは、一方向に漸減するように変化していることが好ましい。
これにより、膜厚分布を持たせた強誘電体層を容易に形成することができ、その結果、強誘電体メモリの動作安定性および信頼性の向上を図ることができる。
本発明の強誘電体メモリでは、前記強誘電体層の厚さの漸減率は、ほぼ一定であることが好ましい。
これにより、書込み時ならびに読出し時における、強誘電体メモリの動作安定性および信頼性の向上を図ることができる。
【０００８】
本発明の強誘電体メモリでは、前記強誘電体材料は、有機強誘電体材料であることが好ましい。
強誘電体層の構成材料として有機強誘電体材料を用いると、非常に低温かつ非常に簡易なプロセスで強誘電体層を形成することができる。そのため、プラスチック基板（樹脂基板）のようなフレキシブルな基板上に強誘電体メモリを設けることができる。また、有機強誘電体は、半導体層にダメージを与えることなく強誘電体層を形成できるため、強誘電体メモリの動作安定性および信頼性の向上を図ることができる。特に有機強誘電体の場合、いわゆる、１Ｔ型（１トランジスタ型）の強誘電体メモリにおいて、半導体層と強誘電体層との間の良好な界面を形成することができ、動作の安定性かつ信頼性の向上を図ることができる。
【０００９】
本発明の強誘電体メモリでは、互いに間隔を隔てて設けられたソース領域およびドレイン領域と、これらの間で前記ソース領域および前記ドレイン領域に接触して設けられた半導体層から成るチャネル領域と、該チャネル領域に前記強誘電体層を介して設けられたゲート電極とを有することが好ましい。
これにより、いわゆる１Ｔ型の強誘電体メモリを構成することができる。すなわち、連続的な情報、あるいは段階的な多値情報が記憶可能な、１Ｔ型の強誘電体メモリを提供することができる。したがって、情報大容量化・高集積化をより図ることができる。特に、１Ｔ型の強誘電体メモリは、書き込まれた情報を非破壊読出し（ＮＤＲＯ）することが可能である。
【００１０】
本発明の強誘電体メモリでは、前記ソース領域と前記ドレイン領域とを同電位に保った状態で、前記ソース領域および／またはドレイン領域と前記ゲート電極との間に、前記連続的な電圧値、あるいは段階的な多値電圧値のうち、絶対値が最も大きい電圧値よりも大きな電位差を与えることにより、初期化を行うことが好ましい。
これにより、比較的簡単に、強誘電体メモリの初期化を行うことができる。
【００１１】
本発明の強誘電体メモリでは、前記ソース領域と前記ドレイン領域とを同電位に保った状態で、前記ソース領域および／またはドレイン領域と前記ゲート電極との間に、選択された電圧値の電圧を印加することにより、前記情報の書込みを行うことが好ましい。
これにより、強誘電体メモリに対し、連続的な情報、あるいは段階的な多値情報の、書込みを行うことができる。
【００１２】
本発明の強誘電体メモリでは、前記ソース領域と前記ドレイン領域との間に電圧を印加するとともに、これらの間に流れる電流値を検知することにより、情報の読出しを行うことが好ましい。
これにより、強誘電体メモリに対し、連続的な情報、あるいは段階的な多値情報の、読出しを行うことができる。
本発明の強誘電体メモリでは、前記強誘電体層の厚さは、前記チャネル幅の一方向に漸減するよう変化していることが好ましい。
これにより、チャネル幅方向に膜厚分布を持たせた強誘電体層を容易に形成することができ、その結果、強誘電体メモリの動作安定性および信頼性の向上を図ることができる。
【００１３】
本発明の強誘電体メモリでは、前記半導体層は、シリコンを主材料として構成されていることが好ましい。
これにより、ガラス基板のような基板上にシリコン半導体層（例えば、アモルファスシリコン、低温ポリシリコン、高温ポリシリコン等）を形成して、１Ｔ型の強誘電体メモリを提供することができる。
【００１４】
本発明の強誘電体メモリでは、前記半導体層は、転写法により形成されたものであることが好ましい。
これにより、プラスチック基板（樹脂基板）のようなフレキシブルな基板上に前記シリコン半導体層を転写して、１Ｔ型の強誘電体メモリを備えるフレキシブルなデバイスを提供することができる。
【００１５】
本発明の強誘電体メモリでは、前記半導体層は、有機半導体材料を主材料として構成されていることが好ましい。
半導体層の構成材料として有機半導体材料を用いると、非常に低温かつ非常に簡易なプロセスで半導体層を形成することができる。そのため、プラスチック基板（樹脂基板）のようなフレキシブルな基板上に直接的に有機半導体層を形成して、１Ｔ型の強誘電体メモリを備えるフレキシブルなデバイスを提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の強誘電体メモリの好適な実施形態について説明する。
＜第１実施形態＞
本発明の第１実施形態を説明する。
まず、図１および図２に基づいて、本実施形態にかかる強誘電体メモリの構成を説明する。
図１は、本実施形態にかかる強誘電体メモリを示す平面図、図２は、図１におけるＡ−Ａ線断面図（縦断面図）およびＢ−Ｂ線断面図（横断面図）である。なお、以下の説明では、図１中の紙面手前側を「上」、紙面奥側を「下」、図２中の上側を「上」、下側を「下」と言う。
【００１７】
図１および図２に示す強誘電体メモリ１は、いわゆるトタンジスタ型（１Ｔ型）の強誘電体メモリであり、基板２上に、ソース領域３およびドレイン領域４と、チャネル領域となる半導体層５と、強誘電体層（絶縁層）６と、ゲート電極７とが、この順で積層されて構成されている。このような強誘電体メモリ１にあっては、ゲート電極７とソース領域３およびドレイン領域４との間に電圧を印加し、強誘電体層６内の分極状態を変化させ、データの記録（書込み）がなされる。また、このような分極状態は、電界の印加を停止しても保持され、ソース領域３とドレイン領域４の間を流れる電流を検知することにより、記録の再生（読出し）を行うことができる。そのため、強誘電体メモリ１は不揮発性メモリとして用いることができる。
【００１８】
より具体的には、強誘電体メモリ１は、基板２上に、ソース領域３およびドレイン領域４が分離して設けられ、これらのソース領域３およびドレイン領域４に接触してチャネル領域となる半導体層５が設けられている。さらに、ソース領域３、ドレイン領域４、および半導体層５を覆うように、強誘電体層６が設けられ、この強誘電体層６上には、少なくともソース領域３とドレイン領域４との間の領域に重なるようにゲート電極７が設けられている。
【００１９】
この強誘電体メモリ１では、図２（ｂ）に示すように、半導体層５のうち、ソース領域３とドレイン領域４との間の領域が、キャリアが移動するチャネル領域５１となっている。以下、このチャネル領域５１において、キャリアの移動方向の長さ、すなわちソース領域３とドレイン領域４との間の距離をチャネル長Ｌ、チャネル長Ｌ方向と直交する方向の長さをチャネル幅Ｗと言う。
このような強誘電体メモリ１は、ソース領域３およびドレイン領域４が、強誘電体層６を介してゲート電極７よりも基板２側に設けられた構成、すなわち、トップゲート構造となっている。
【００２０】
以下、強誘電体メモリ１を構成する各部について、順次説明する。
基板２は、強誘電体メモリ１を構成する各層（各部）を支持するものである。基板２には、例えば、ガラス基板、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）等で構成されるプラスチック基板（樹脂基板）、石英基板、シリコン基板、ガリウム砒素基板等を用いることができる。強誘電体メモリ１に可撓性を付与する場合には、基板２には、樹脂基板が選択される。
【００２１】
この基板２上には、下地層が設けられていてもよい。下地層としては、例えば、基板２表面からのイオンの拡散を防止する目的、ソース領域３およびドレイン領域４と、基板２との密着性（接合性）を向上させる目的、後述するような半導体層５を形成するための材料（第１の材料）との親和性を向上させる目的、基板２が導電性である場合は基板２の表面に十分な絶縁性を与える目的、等により設けられる。
この下地層は、例えば、酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）、ポリイミド、ポリアミド、架橋により不溶化したポリマー等により構成することができる。
【００２２】
基板２上には、ソース領域３およびドレイン領域４が、それぞれチャネル幅Ｗ方向に延びるとともに、チャネル長Ｌ方向に互いに離間して並設されている。
これらのソース領域３およびドレイン領域４の構成材料としては、例えば、Ｐｄ、Ｐｔ、Ａｕ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕ、Ｎｉ、Ｌｉ、Ｃａ、Ｍｇまたはこれらを含む合金等の金属材料が挙げられ、チャネル領域を移動するキャリアに応じて適宜選択するのが好ましい。
【００２３】
例えば、半導体層５がｐ型の有機半導体であり、チャネル領域をホールが移動する場合には、仕事関数が比較的大きいＰｄ、Ｐｔ、Ａｕ、Ｎｉ、Ｃｕまたはこれら金属を含む合金を使用するのが好ましい。一方、半導体層５がｎ型の有機半導体である場合は、仕事関数が比較的小さいＬｉ、Ｃａ、Ｍｇなどの金属、あるいはこれらの金属を含む合金を使用するのが好ましい。
【００２４】
また、ソース領域３およびドレイン領域４の構成材料としては、前記の金属材料の他、ＩＴＯ、ＦＴＯ、ＡＴＯ、ＳｎＯ２等の導電性酸化物、カーボンブラック、カーボンナノチューブ、フラーレン等の炭素材料、ポリアセチレン、ポリピロール、ＰＥＤＯＴ（ｐｏｌｙ−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）のようなポリチオフェン、ポリアニリン、ポリ（ｐ−フェニレン）、ポリ（ｐ−フェニレンビニレン）、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体等の導電性高分子材料等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。
なお、前記導電性高分子材料は、通常、塩化鉄、ヨウ素、無機酸、有機酸、ポリスチレンサルフォニック酸のようなポリマー等がドープされ、導電性を付与された状態で用いられる。
【００２５】
ソース領域３およびドレイン領域４の厚さは、特に限定されないが、それぞれ、１ｎｍ〜５００ｎｍ程度であるのが好ましく、１０ｎｍ〜２００ｎｍ程度であるのがより好ましい。
ソース領域３とドレイン領域４との間の距離（離間距離）、すなわち、チャネル長Ｌは、特に限定されないが、０．１μｍ〜１０００μｍ程度であるのが好ましく、１μｍ〜５０μｍ程度であるのがより好ましい。
また、チャネル幅Ｗは、特に限定されないが、０．１μｍ〜５ｍｍ程度であるのが好ましく、１μｍ〜１ｍｍ程度であるのがより好ましい。
【００２６】
また、基板２上には、ソース領域３とドレイン領域４との間、および、これらのソース領域３およびドレイン領域４の一部を覆うように、半導体層５が設けられている。なお、半導体層５は、ソース領域３およびドレイン領域４を覆うように設けられる構成のものに限定されず、少なくともソース領域３とドレイン領域４との間の領域（チャネル領域５１）に重なるように設けられていればよい。
【００２７】
半導体層５の構成材料としては、各種有機半導体材料を好適に用いることができる。なお、各種無機半導体材料も用いることができるが、これについては後述する。
この半導体層５は、少なくともチャネル領域５１においてチャネル長Ｌ方向とほぼ平行となるように配向しているのが好ましい。これにより、チャネル領域５１におけるキャリア移動度が高いものとなり、その結果、強誘電体メモリ１は、その動作速度がより速いものとなる。
【００２８】
有機半導体材料としては、例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、オリゴチオフェン、フタロシアニンまたはこれらの誘導体のような低分子の有機半導体材料や、ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリアルキルチオフェン、ポリヘキシルチオフェン、ポリ（ｐ−フェニレンビニレン）、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン−ビチオフェン共重合体、フルオレン−アリールアミン共重合体またはこれらの誘導体のような高分子の有機半導体材料（共役系高分子材料）が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができるが、特に、高分子の有機半導体材料（共役系高分子材料）を主とするものを用いるのが好ましい。共役系高分子材料は、その特有な電子雲の広がりにより、キャリアの移動能が特に高い。
【００２９】
また、このうち、空気中で酸化され難く、安定であること等の理由から、高分子の有機半導体材料（共役系高分子材料）としては、フルオレン−ビチオフェン共重合体、フルオレン−アリールアミン共重合体、ポリアリールアミンまたはこれらの誘導体のうちの少なくとも１種を主成分とするものを用いるのが特に好ましい。
このような高分子の有機半導体材料を主材料として半導体層５を構成すると、薄型化・軽量化が可能であり、かつ、可撓性にも優れた有機強誘電体メモリができるため、フレキシブルディスプレイ等に代表される、各種フレキシブルエレクトロニクスデバイスに搭載される不揮発性メモリとしての応用に適している。
【００３０】
半導体層５（有機半導体材料）の厚さは、１ｎｍ〜５００ｎｍ程度であるのが好ましく、１０ｎｍ〜２００ｎｍ程度であるのがより好ましい。
半導体層５上には、前述した半導体層５、ソース領域３、およびドレイン領域４を覆うように、強誘電体層６が設けられている。なお、強誘電体層６は、ソース領域３およびドレイン領域４を覆うように半導体層５上に設けられる構成のものに限定されず、少なくともソース領域３とドレイン領域４との間の領域（チャネル領域５１）に重なるように半導体層５上に設けられていればよい。
なお、半導体層５と強誘電体層６との間にバッファ層の役割を果たす絶縁層が介在していてもよい。さらにこの場合、バッファ層と強誘電体層６の間に導電材料から成る導電層が介在していてもよい。
【００３１】
強誘電体層６は、強誘電体材料を主材料として構成され、ソース領域３およびドレイン領域４とゲート電極７との間に電圧が印加されることにより、分極状態が変化するものである。
特に、図２（ａ）に示すように、前記電圧の印加を受ける領域（すなわちチャネル領域５１に対応する領域）にて、強誘電体層６は、その膜厚がチャネル幅Ｗ方向における一端（図２（ａ）にて左端）から他端（図２（ａ）にて右端）へ向け漸減している。すなわち、強誘電体層６は、前記電圧の印加を受ける領域にて、その厚さが連続的に変化しており、互いに厚さの異なる複数の部分を有している。チャネル領域５１上の強誘電体層６において、チャネル幅Ｗ方向の最小膜厚から最大膜厚までの膜厚変化は線形であることが好ましい。なお、チャネル領域５１上の強誘電体層６において、チャネル長Ｌ方向への膜厚変化は基本的にはない。
【００３２】
このような強誘電体層６を有する強誘電対メモリ１では、強誘電体層６に印加する電圧の電圧値を、強誘電体層６の各前記部分の最大および最小厚さに対応した電圧範囲から任意の電圧値を選択し、連続的な電圧情報を、アナログ的に記録することができる。なお、強誘電体メモリ１の動作については、後に詳述する。
これにより、１つの強誘電体層６あたり、連続的な情報をアナログ的に記録を行うことができる。その結果、１セルあたり記憶できる情報量が飛躍的に増大し、メモリ全体の素子数を抑えつつ、メモリの大容量化を図ることができる。その結果、高集積化を図ることができる。
【００３３】
強誘電体層６の構成材料としては、各種有機強誘電体材料を用いることができる。特に、ビニリデンフルオライドとトリフルオロエチレンとの共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））に代表される有機強誘電体材料が好ましい。これにより、強誘電体層６を非常に低温かつ簡易なプロセスで形成することができる。このため、基板２をプラスチック基板（樹脂基板）のようなフレキシブルな基板とすることができる。さらに、有機強誘電体材料を主材料とする強誘電体層６は、無機強誘電体材料のように非常に高温で結晶化する必要がないため、半導体層５と強誘電体層の間の元素相互拡散や酸化などが全くなく、バッファ層などを介在させなくても、半導体層５上に直接的に強誘電体層６を形成することができる。このため、強誘電体層６と半導体層５との間に良好な界面を形成することができる。これにより、高い素子性能と、高い信頼性とを併せ持つ、メモリ素子を実現することができる。
このような有機強誘電体材料としては、例えば、ビニリデンフルオライドとトリフルオロエチレンとの共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））、フッ化ビニリデン重合体（ＰＶＤＦ）などを好適に用いることができる。
【００３４】
なお、半導体層５の機能性を損なわずに無機強誘電体材料が半導体層５上に形成できる場合、あるいは本発明のメモリ素子構造の上下を逆にしたいわゆるボトムゲート型のメモリ素子の場合、有機強誘電体材料に限らず、無機強誘電体材料も用いることができる。無機強誘電体材料としては、タンタル酸ビスマスストロンチウム（ＳＢＴ）、ニオブ酸ビスマスストロンチウム（ＳＢＮ）、チタン酸ビスマス（ＢＩＴ）などに代表されるビスマス層状ペロブスカイト型強誘電体、ジルコン酸チタン酸鉛（ＰＺＴ）、チタン酸鉛（ＰＴ）、チタン酸バリウム（ＢＴ）に代表されるペロブスカイト型強誘電体などが挙げられ、これらのうちの１種を単独でまたは２種以上を組み合わせて用いることができる。また、これらの無機強誘電体材料には複数の元素がドープされていても良い。
強誘電体層６の平均厚さは、強誘電性を有する膜厚さである限り特に限定されないが、５ｎｍ〜１０００ｎｍ程度であるのが好ましく、１０ｎｍ〜５００ｎｍ程度であるのがさらに好ましい。
このような有機強誘電体層６上には、ゲート電極７が設けられている。
【００３５】
ゲート電極７の構成材料としては、前記ソース領域３およびドレイン領域４で挙げたものと同様のものを用いることができる。
ゲート電極７の厚さは、特に限定されないが、１０ｎｍ〜５０００ｎｍ程度であるのが好ましく、３０ｎｍ〜１０００ｎｍ程度であるのがより好ましく、５０〜５００ｎｍ程度であるのがさらに好ましい。
【００３６】
以上のような強誘電体メモリ１の動作を、一例として半導体層５をｐ型の有機半導体材料とした場合について、図３ないし図６に基づいて説明する。
図３は、図１に示す強誘電体メモリの初期化を説明するための図、図４は、図１に示す強誘電体メモリの書込みを説明するための図、図５は、図１に示す強誘電体メモリの読出しを説明するための図、図６は、図１に示す強誘電体メモリにおける書込み電圧と読出し電流との関係を示すグラフである。なお、説明の便宜上、図３ないし図５において、強誘電対６に生じる分極状態を上向きの矢印と下向きの矢印で示し、以下の説明では、強誘電体層６に生じる２つの分極状態を上向きの分極状態と下向きの分極状態と言う。
【００３７】
≪初期化≫
強誘電体メモリ１の使用に際しては、まず、メモリの初期化を行う。
その際、図３に示すように、ソース領域３とドレイン領域４とを同電位に保った状態で、ソース領域３（およびドレイン領域４）とゲート電極７との間に、強誘電体層６のチャネル領域５１にかかる全領域が下向きの分極状態となるように、電圧Ｖｃｌｅａｒ（本実施形態では正電圧）を印加する。
【００３８】
ここで、強誘電体層６の強誘電体材料の抗電界をＥｃとし、強誘電体層６の最大厚さをｔ２としたとき、この電圧Ｖｃｌｅａｒは、Ｅｃ×ｔ２［Ｖ］以上の正電圧である。このような電圧がソース領域３（およびドレイン領域４）とゲート電極７との間に印加されると、強誘電体層６のチャネル領域５１にかかる全領域が下向きの分極状態となり、ｐ型の有機半導体材料で構成されるトランジスタがｏｆｆ状態になる。
前述したような分極状態とした後に、電圧Ｖｃｌｅａｒの印加を停止し、初期化を終了する。このように電圧の印加を停止しても、強誘電体層６の分極状態は、維持される。
以上のようにすることにより、比較的簡単に、強誘電体メモリ１の初期化を行うことができる。
【００３９】
≪書込み（Ｗｒｉｔｅ）≫
前述したような初期化の後、強誘電体メモリ１に対し書込みを行う。
その際、図４に示すように、ソース領域３とドレイン領域４とを同電位に保った状態で、ソース領域３（およびドレイン領域４）とゲート電極７との間に、記録する情報に応じた電圧Ｖｗｒｉｔｅ（前述した電圧Ｖｃｌｅａｒと逆極性であり、本実施形態では負電圧）を印加する。
【００４０】
ここで、強誘電体層６の最小厚さをｔ１としたとき、この電圧Ｖｗｒｉｔｅは、−Ｅｃ×ｔ２≦Ｖｗｒｉｔｅ≦−Ｅｃ×ｔ１を満たす範囲であることが必要である。
このとき、チャネル領域５１にかかる強誘電体層６において、ｔｔｈ＝｜Ｖｗｒｉｔｅ／Ｅｃ｜で定義される閾膜厚ｔｔｈより薄い膜厚の領域では、抗電界Ｅｃより高い電界が印加されるため、分極反転し、上向きの分極状態になる。一方、閾膜厚ｔｔｈより厚い膜厚の領域では、印加される電界は抗電界Ｅｃより低いため、分極反転せず、そのまま下向きの分極状態を維持する。
【００４１】
すなわち、膜厚がｔｔｈより薄い強誘電体層６直下の半導体層５表面近傍にはキャリア（本実施形態ではｈ：ホール）が誘起され、ｐ型有機半導体から成るトランジスタがｏｎ状態になるが、ｔｔｈより厚い強誘電体層６直下の半導体層５表面近傍にはキャリアは誘起されず、ｐ型有機半導体から成るトランジスタはｏｆｆ状態のままである。
前述したような分極状態とした後、電圧Ｖｗｒｉｔｅの印加を停止し、書込みを終了する。このように電圧の印加を停止しても、強誘電体層６の分極状態（反転した上向きの分極状態の部分と、変わらずに下向きの分極状態の部分とを有する分極状態）は、維持される。
【００４２】
≪読出し（Ｒｅａｄｏｕｔ）≫
前述したような書込みにより書き込まれた情報を読出し（再生）するに際しては、図５に示すように、ソース領域３とドレイン領域４との間に、読み出し電圧Ｖｒｅａｄ（Ｖｄｓ）を印加しつつ、ソース領域３とドレイン領域４との間を流れる電流Ｉｒｅａｄ（Ｉｄｓ）を検出する。
【００４３】
このとき、チャネル領域５１にキャリア（本実施形態ではｈ：ホール）が誘起されていて、強誘電体層６の分極状態が上向きの分極状態となっている部分（ｐ型の有機半導体から成るトランジスタがｏｎとなっているチャネル幅Ｗｏｎの範囲）では、ソース領域３とドレイン領域４との間に電流が流れるが、チャネル領域５１にキャリアが誘起されておらず強誘電体層６の分極状態が下向きの分極状態となっている部分では、ソース領域３とドレイン領域４との間に電流が殆ど流れない。
【００４４】
前述したように、−Ｅｃ×ｔ２≦Ｖｗｒｉｔｅ≦−Ｅｃ×ｔ１を満たす、任意の連続的な電圧情報の書き込みが既に行われており、この書き込み電圧Ｖｗｒｉｔｅの大きさに応じて、閾膜厚ｔｔｈの位置が決定され、維持されている。すなわち、トランジスタがｏｎとなっているチャネル幅Ｗｏｎが、既に書き込んだＶｗｒｉｔｅの大きさに応じて、保持されている。ＩｒｅａｄはＷｏｎに比例するので、Ｖｗｒｉｔｅに１対１に対応した読み出し電流Ｉｒｅａｄが検出されるのである。強誘電体層６の最小膜厚ｔ１から最大膜厚ｔ２までの膜厚分布が線形である場合、書込み電圧Ｖｗｒｉｔｅと読出し電流Ｉｒｅａｄとの対応関係は、図６に示すように、ほぼ比例関係を有する。
【００４５】
前述したように電流Ｉｒｅａｄを検出した後に、電圧Ｖｒｅａｄの印加を停止し、読出しを終了する。
このような読出しでは、ソース領域３（およびドレイン領域４）とゲート電極７との間に電圧を印加しないため、強誘電体層６の分極状態は変化しない。そのため、強誘電体メモリ１では、非破壊読み出し（ＮＤＲＯ）が可能であり、また、基本的には何回でも読み出しが可能である。
【００４６】
以上のようにして強誘電体メモリ１は、強誘電体層６に印加する電圧の電圧値を、強誘電体層６の各前記部分の最大および最小厚さに対応した電圧範囲から任意の電圧値を選択し、連続的な電圧情報を、アナログ的に記録することができる。これにより、１つの強誘電体層６あたりに、連続的な値の情報の記録を行うことができる。その結果、大容量化をより図ることができる。
【００４７】
特に、本実施形態の強誘電体メモリ１は、互いに間隔を隔てて設けられたソース領域３およびドレイン領域４と、これらの間でソース領域３およびドレイン領域４に接触して設けられた半導体層５と、半導体層５に強誘電体層６を介して設けられたゲート電極７とを有する。すなわち、強誘電体メモリ１は、いわゆる１Ｔ型の強誘電体メモリを構成している。そのため、１セルあたりに要する面積を抑えることができる。その結果、高集積化をより図ることができる。特に、このような１Ｔ型の強誘電体メモリ１は、書き込まれた連続的な値の情報を非破壊読出しする（ＮＤＲＯ）ことが可能である。
【００４８】
このような強誘電体メモリ１は、例えば、次のようにして製造される。
以下、図７に基づいて、強誘電体メモリ１の製造方法を説明する。
図７は、図１および図２に示す強誘電体メモリの製造方法を説明するための図である。なお、以下の説明では、図７中の上側を「上」、下側を「下」と言う。また、図７では、図１におけるＢ−Ｂ線断面に対応する断面図を示している。
強誘電体メモリ１の製造方法は、［Ａ１］ソース領域３およびドレイン領域４を形成する工程と、［Ａ２］半導体層５を形成する工程と、［Ａ３］強誘電体層６を形成する工程と、［Ａ４］ゲート電極７を形成する工程とを有している。以下、これらの各工程について、順次説明する。
【００４９】
［Ａ１］ソース領域３およびドレイン領域４を形成する工程
まず、図７（ａ）に示すように、基板２を用意し、この基板２上に、図７（ｂ）に示すように、ソース領域３およびドレイン領域４を形成する。
より具体的には、まず、基板２上に一様に導電層膜（例えば金属層膜）を形成する。
この導電層膜の形成方法としては、特に限定されず、例えば、真空蒸着法、スパッタリング法（低温スパッタリング）、イオンプレーティング等のような物理的気相堆積法（ＰＶＤ法）、プラズマＣＶＤ法、熱ＣＶＤ法、レーザーＣＶＤのような化学気相堆積法（ＣＶＤ法）、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、金属箔の接合法、スピンコート法、溶液霧化堆積法（ＬＳＭＣＤ法）などの溶液塗布法、スクリーン印刷法、インクジェット法などの各種印刷法等などを用いることができる。例えば、導電性金属微粒子などの導電性無機材料微粒子を含有するコロイド液（分散液）、導電性ポリマーなどの導電性有機材料を含有する液体（溶液または分散液）等の液状材料を基板２上に塗布して膜を形成した後、必要に応じて、この膜に対して後処理（例えば加熱処理、赤外線の照射、超音波の付与等）を施すことにより形成することもできる。前記液状材料を基板２上に供給する方法としては、例えば、ディッピング法、スピンコート法、キャスティング法、マイクログラビアコート法、グラビアコート法、バーコート法、ロールコート法、ワイヤーバーコート法、ディップコート法、スプレーコート法、スクリーン印刷法、フレキソ印刷法、オフセット印刷法、マイクロコンタクトプリンティング法、インクジェット法、溶液霧化堆積法（ＬＳＭＣＤ法）等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができる。特に、薄膜を所望の場所に任意のパターンで直接描画することが可能なインクジェット法は好適に用いることができる。
【００５０】
導電層膜形成の際、膜がパターニングされていない場合、所望のソース領域およびドレイン領域形状を得るためにパターニングを行う必要がある。この場合、この導電層膜上に、フォトリソグラフィー法により、ソース領域３およびドレイン領域４の形状に対応する形状のレジスト層を形成する。このレジスト層をマスクとして用いて、導電層膜の不要部分を除去する。
【００５１】
この導電層膜の除去方法としては、例えば、プラズマエッチング、リアクティブイオンエッチング、イオンビームエッチング、光アシストエッチング等の物理的エッチング法、ウェットエッチング等の化学的エッチング法等のうちの１種または２種以上を組み合わせて用いることができる。
その後、レジスト層を除去することにより、図７（ｂ）に示すように、ソース領域３およびドレイン領域４が得られる。
【００５２】
［Ａ２］半導体層５を形成する工程
次に、図７（ｃ）に示すように、基板２上に、ソース領域３とドレイン領域４との間および各ソース領域３およびドレイン領域４の一部を覆うように、半導体層５を形成する。半導体層５の形成方法としては、前述したソース領域３およびドレイン領域４の形成方法と同様のものを用いることができる。
【００５３】
［Ａ３］強誘電体層６を形成する工程
次に、図７（ｄ）に示すように、基板２上に、半導体層５を覆うように、強誘電体層６を形成する。
強誘電体層６の形成方法としては、前述したソース領域３およびドレイン領域４の形成方法と同様のものを用いることができる。特に、強誘電体層６を形成するに際しては、強誘電体材料を含む液状材料を半導体層５上に付与し、これを乾燥し、硬化または固化させる方法を用いるのが好ましい。これにより、比較的簡単に、互いに厚さの異なる複数の部分を有する強誘電体層６を形成することができる。例えば、強誘電体層６のようにその膜厚が連続的に変化している場合、液状材料が半固化状態のときに、強誘電体層６の形状に対応する型を押し当て、その状態で固化・硬化した後に型を外すことにより、強誘電体層６を形成することができる。また、強誘電体層６の形状に対応する型に代えて、平板状の型を用い、チャネル幅Ｗ方向での一端側と他端側とで押圧力を異ならせることによっても、強誘電体層６を形成することができる。
【００５４】
［Ａ４］ゲート電極形成工程
次に、図７（ｅ）に示すように、強誘電体層６上に、チャネル領域５１に対応してゲート電極７を形成する。
このゲート電極７の形成方法としては、前述したソース領域３およびドレイン領域４の形成方法と同様のものを用いることができる。
以上のような工程を経て、図１および図２に示す強誘電体メモリ１が得られる。
【００５５】
＜第２実施形態＞
次に、図８に基づいて、本発明の第２実施形態を説明する。
図８は、本発明の第２実施形態にかかる強誘電体メモリを示す断面図である。なお、図８（ａ）は、本実施形態にかかる強誘電体メモリの縦断面図、図８（ｂ）は、本実施形態にかかる強誘電体メモリの横断面図である。
【００５６】
以下、本実施形態について、前述した第１実施形態と相違する事項を中心に説明し、同様の事項に関しては、その説明を省略する。
本実施形態にかかる強誘電体メモリ１Ａは、強誘電体層６およびゲート電極７の構成が異なる以外は、前述した第１実施形態と同様である。
すなわち、本実施形態にかかる強誘電体メモリ１Ａは、前述した第１実施形態にかかる強誘電体メモリ１の強誘電体層６およびゲート電極７に代えて強誘電体層６Ａおよびゲート電極７Ａを備えている。
【００５７】
図８に示すように、強誘電体層６Ａは、その上面（半導体層５と逆側の面）がチャネル幅Ｗ方向に階段状になっていて、その厚さがチャネル領域５１のチャネル幅Ｗ方向に段階的（本実施形態では６段階）に変化している。
このような強誘電体層６Ａの上面にゲート電極７Ａが形成されていて、ゲート電極７Ａと半導体層５との間の距離も、チャネル領域５１に対応する領域において、段階的に変化している。
【００５８】
このような構成の強誘電体メモリ１Ａでも、前述した第１実施形態の強誘電体メモリ１と同様の効果を得ることができる。前述の強誘電体メモリ１では、チャネル領域上の強誘電体層６の膜厚がチャネル幅Ｗ方向に連続的に変化しているので、１セルあたり連続情報が記録可能な、所謂、不揮発性アナログメモリ的な動作が可能である。一方、本実施形態にかかる強誘電体メモリ１Ａは、チャネル領域上の強誘電体層６Ａの厚さがチャネル幅Ｗ方向に段階的に不連続に変化しているので、１セルあたり段階的な複数の多値情報が記録可能な、所謂、不揮発性多値化メモリ的な動作が可能である。
【００５９】
このような強誘電体メモリ１Ａでは、チャネル領域上で、段階的に膜厚が変化している強誘電体層６Ａにおいて、それぞれの膜厚をｔｉＡ（ｉ＝１〜６；ｔ１Ａ＜ｔ２Ａ＜ｔ３Ａ＜ｔ４Ａ＜ｔ５Ａ＜ｔ６Ａ）、膜厚ｔｉＡの部分のチャネル幅および面積を、それぞれＷｉ（ｉ＝１〜６）およびＳｉＡ（ｉ＝１〜６）としたとき、Ｗｉ（ｉ＝１〜６）は互いにほぼ等しく、かつＳｉＡ（ｉ＝１〜６）も互いにほぼ等しく、かつ、膜厚差ｔｉ＋１Ａ−ｔｉＡ（ｉ＝１〜５）は互いにほぼ等しいことが好ましい。これにより書き込み電圧のばらつき等に対し、記憶させたい情報を安定的かつ正確に書き込むことができ、また、読出し電流もばらつきがなく安定的に検出される。その結果、強誘電体メモリ１Ａの動作安定性と信頼性の向上を図ることができる。
【００６０】
このような強誘電体層６Ａを形成するに際しては、前述した強誘電体層６の形成方法と同様の方法を用いることができるが、強誘電体材料を含む液状材料を半導体層５上に付与し、これを乾燥し、固化または硬化させる方法を用いるのが好ましい。この場合、液状材料の付与を付与位置を変えながら複数回に分けて行うと、前述したような階段状の強誘電体層６Ａを簡単に形成することができる。
【００６１】
＜第３実施形態＞
次に、図９に基づいて、本発明の第３実施形態を説明する。
図９は、本発明の第３実施形態にかかる強誘電体メモリを示す断面図である。なお、図９（ａ）は、本実施形態にかかる強誘電体メモリの縦断面図、図９（ｂ）は、本実施形態にかかる強誘電体メモリの横断面図である。
【００６２】
以下、本実施形態について、前述した第１実施形態と相違する事項を中心に説明し、同様の事項に関しては、その説明を省略する。
本実施形態にかかる強誘電体メモリ１Ｂは、ソース領域３、ドレイン領域４、および半導体層５の構成が異なる以外は、前述した第１実施形態と同様である。
すなわち、本実施形態にかかる強誘電体メモリ１Ｂは、前述した第１実施形態にかかる強誘電体メモリ１のソース領域３、ドレイン領域４、および半導体層５に代えて、薄膜シリコン材料から構成される、ソース領域３Ｂ、ドレイン領域４Ｂ、およびチャネル領域５Ｂを備えている。薄膜シリコンとしては、アモルファスシリコン、低温ポリシリコン、高温ポリシリコン等が挙げられる。
【００６３】
ここで、ソース領域３Ｂおよびドレイン領域４Ｂはｐ型にドープされている。一方、チャネル領域５Ｂはドープされていない真性半導体（ｉ型：ｉｎｔｒｉｎｓｉｃ）であるが、浅くｎ型あるいはｐ型にドープされていても良い。あるいは、ソース領域３Ｂおよびドレイン領域４Ｂはｎ型にドープされていてもよく、この場合、チャネル領域５Ｂは、ドープされていない真性半導体（ｉ型：ｉｎｔｒｉｎｓｉｃ）であってもよく、また、浅くｐ型あるいはｎ型にドープされていてもよい。
これら、ソース領域３Ｂ、ドレイン領域４Ｂ、およびチャネル領域５Ｂとなるべき領域は、先ず、気相成長法（ＣＶＤ法）などを用いて薄膜シリコンとしてに形成され、所望の領域にイオン注入を行い、活性化処理などの工程を経て、各ソース領域３Ｂ、ドレイン領域４Ｂ、およびチャネル領域５Ｂ領域が形成される。
【００６４】
ソース領域３Ｂ、ドレイン領域４Ｂ、およびチャネル領域５Ｂは、シリコンを主材料として構成されている。これにより、基板２としてガラス基板のような基板を用い、基板２上にシリコン半導体層を形成して、アモルファスシリコン薄膜トランジスタ、あるいは低温ポリシリコン薄膜トランジスタ、あるいは高温ポリシリコン薄膜トランジスタのソース領域、ドレイン領域、およびチャネル領域を形成する。
【００６５】
次いで、チャネル領域５Ｂ上に、膜厚が連続的に異なる有機強誘電体層６、次いでゲート電極７を設けることにより、本発明の、連続的な情報をアナログ的に記憶できる１Ｔ型の強誘電体メモリ１Ｂを提供することができる。
この場合、転写法により、強誘電体メモリ１Ｂをプラスチック基板（樹脂基板）など基板上へ転写することにより、フレキシブルな強誘電体メモリを提供することができる。
【００６６】
＜第４実施形態＞
次に、図１０に基づいて、本発明の第４実施形態を説明する。
図１０は、本発明の第４実施形態にかかる強誘電体メモリを示す断面図である。なお、図１０（ａ）は、本実施形態にかかる強誘電体メモリの縦断面図、図１０（ｂ）は、本実施形態にかかる強誘電体メモリの横断面図である。
【００６７】
以下、本実施形態について、前述した第３実施形態と相違する事項を中心に説明し、同様の事項に関しては、その説明を省略する。
本実施形態にかかる強誘電体メモリ１Ｃは、強誘電体層６Ｃ、ゲート電極７Ｃが異なる以外は、前述した第３実施形態と同様である。
すなわち、本実施形態にかかる強誘電体メモリ１Ｃは、前述した第３実施形態にかかる強誘電体メモリ１Ｂの強誘電体層６、ゲート電極７に代えて、強誘電体層６Ｃ、ゲート電極７Ｃを備えている。
【００６８】
ソース領域３Ｂ、ドレイン領域４Ｂ、およびチャネル領域５Ｂは、シリコンを主材料として構成されている。これにより、基板２としてガラス基板のような基板を用い、基板２上にシリコン半導体層を形成して、アモルファスシリコン薄膜トランジスタ、あるいは低温ポリシリコン薄膜トランジスタ、あるいは高温ポリシリコン薄膜トランジスタのソース領域、ドレイン領域、およびチャネル領域を形成する。
【００６９】
次いで、チャネル領域５Ｂ上に、膜厚が段階的に異なる有機強誘電体層６Ｃ、次いでゲート電極７Ｃを設けることにより、本発明の、断続的な情報を多値的に記憶できる１Ｔ型の強誘電体メモリ１Ｃを提供することができる。
この場合、転写法により、強誘電体メモリ１Ｃをプラスチック基板（樹脂基板）など基板上へ転写することにより、フレキシブルな強誘電体メモリを提供することができる。
【００７０】
以上、本発明の強誘電体メモリについて、図示の実施形態に基づいて説明したが、本発明は、これに限定されるものではない。
例えば、本発明の強誘電体メモリを構成する各部は、同様の機能を発揮する任意のものと置換、または、その他の構成を追加することもできる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１実施形態にかかる強誘電体メモリを示す平面図である。
【図２】図１におけるＡ−Ａ線断面図（縦断面図）およびＢ−Ｂ線断面図（横断面図）である。
【図３】図１に示す強誘電体メモリの初期化を説明するための図である。
【図４】図１に示す強誘電体メモリの書込みを説明するための図である。
【図５】図１に示す強誘電体メモリの読出しを説明するための図である。
【図６】図１に示す強誘電体メモリにおける書込み電圧と読出し電流との関係を示すグラフである。
【図７】図１および図２に示す強誘電体メモリの製造方法説明するための図である。
【図８】本発明の第２実施形態にかかる強誘電体メモリを示す断面図である。
【図９】本発明の第３実施形態にかかる強誘電体メモリを示す断面図である。
【図１０】本発明の第４実施形態にかかる強誘電体メモリを示す断面図である。
【符号の説明】
【００７２】
１、１Ａ、１Ｂ、１Ｃ‥‥強誘電体メモリ  ２‥‥基板  ３、３Ｂ‥‥ソース領域  ４、４Ｂ‥‥ドレイン領域  ５‥‥有機半導体層  ５１、５Ｂ‥‥チャネル領域  ６、６Ａ、６Ｃ‥‥強誘電体層  ７、７Ａ、７Ｃ‥‥ゲート電極
【図１】
2007134355.tif 000003
【図２】
2007134355.tif 000004
【図３】
2007134355.tif 000005
【図４】
2007134355.tif 000006
【図５】
2007134355.tif 000007
【図６】
2007134355.tif 000008
【図７】
2007134355.tif 000009
【図８】
2007134355.tif 000010
【図９】
2007134355.tif 000011
【図１０】
2007134355.tif 000012