(57)【要約】【課題】半導体装置の面積の縮小化を可能とし、データの読み出しを正確に行い、データの差し替えを簡略化した半導体装置を課題とする。【解決手段】半導体装置は、リセット信号によりメモリセルとデータ線を制御することで、確実なデータ出力が可能となる。またデータ保持手段の要素を有し、データの保持手段は複数のメモリセルを有する。このようなメモリセルによって、面積縮小化を図ることができる。メモリセルにおいて、トランジスタをＧＮＤと非接続にすることにより、データの書き替えを簡略化することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路を有し、
前記メモリセルは、前記データ線に一方の電極が電気的に接続された第１のトランジスタを有し、
前記プリチャージ用回路は、前記データ線に一方の電極が電気的に接続された第２のトランジスタを有し、
前記センスアンプ用回路は、前記データ線に一方の電極が電気的に接続された第３のトランジスタと、前記データ線に入力端子が電気的に接続され、且つ前記第３のトランジスタのゲートに出力端子が電気的に接続されたインバータとを有することを特徴とする半導体装置。
【請求項２】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路を有し、
前記メモリセルは、前記データ線に一方の電極が電気的に接続された第１のトランジスタとワード線とを有し、
前記プリチャージ用回路は、前記データ線に一方の電極が電気的に接続された第２のトランジスタを有し、
前記センスアンプ用回路は、前記データ線に一方の電極が電気的に接続された第３のトランジスタと、前記データ線に入力端子が電気的に接続され、且つ前記第３のトランジスタのゲートに出力端子が電気的に接続されたインバータとを有し、
前記ワード線は前記第１のトランジスタのゲートに電気的に接続されることを特徴とする半導体装置。
【請求項３】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路と、第１のインバータと、ＮＡＮＤとを有し、
前記メモリセルは、前記データ線に一方の電極が電気的に接続された第１のトランジスタとワード線とを有し、
前記プリチャージ用回路は、前記データ線に一方の電極が電気的に接続された第２のトランジスタを有し、
前記センスアンプ用回路は、前記データ線に一方の電極が電気的に接続された第３のトランジスタと、前記データ線に入力端子が電気的に接続され、且つ前記第３のトランジスタのゲートに出力端子が電気的に接続された第２のインバータとを有し、
前記ワード線は前記第１のトランジスタのゲートに電気的に接続され、前記第１のインバータ及び前記ＮＡＮＤは、前記ワード線に電気的に接続されることを特徴とする半導体装置。
【請求項４】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路と、第１のインバータと、ＮＡＮＤとを有し、
前記メモリセルは、前記データ線に一方の電極が電気的に接続された第１のトランジスタとワード線とを有し、
前記プリチャージ用回路は、前記データ線に一方の電極が電気的に接続された第２のトランジスタを有し、
前記センスアンプ用回路は、前記データ線に一方の電極が電気的に接続された第３のトランジスタと、前記データ線に入力端子が電気的に接続され、且つ前記第３のトランジスタのゲートに出力端子が電気的に接続された第２のインバータとを有し、
前記ワード線は前記第１のトランジスタのゲートに電気的に接続され、前記第１のインバータ及び前記ＮＡＮＤは、前記ワード線に電気的に接続され、
前記ＮＡＮＤはアドレス信号と、リセット信号が入力されることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１のトランジスタの他方の電極の電位は、接地電位であることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一において、
前記第１のトランジスタの他方の電極は、配線と電気的に接続され、接地電位であることを特徴とする半導体装置。
【請求項７】
請求項１乃至４のいずれか一において、
前記第１のトランジスタの他方の電極は、非接続状態であることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記第２のトランジスタの他方の電極は、高電位側電位であることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一において、
前記第３のトランジスタの他方の電極は、高電位側電位であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、
前記第１のトランジスタはＮ型であることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一において、
前記第２のトランジスタはＰ型であることを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一において、
前記第３のトランジスタはＰ型であることを特徴とする半導体装置。
【請求項１３】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、前記メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有する半導体装置の動作方法であって、
リセット信号として前記プリチャージ用回路及び前記ＮＡＮＤにローの信号が入力され、アドレス信号として前記ＮＡＮＤにハイの信号が入力され、前記データ線にハイの信号が入力されると、
前記プリチャージ用回路が有するトランジスタがオンとなり、
前記メモリセルが有するトランジスタがオフとなり、
前記データ線からハイの信号が出力されることを特徴とする半導体装置の動作方法。
【請求項１４】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、前記メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有する半導体装置の動作方法であって、
リセット信号として前記プリチャージ用回路及び前記ＮＡＮＤにローの信号が入力され、アドレス信号として前記ＮＡＮＤにローの信号が入力され、前記データ線にハイの信号が入力されると、
前記プリチャージ用回路が有するトランジスタがオンとなり、
前記メモリセルが有するトランジスタがオフとなり、
前記データ線からハイの信号が出力されることを特徴とする半導体装置の動作方法。
【請求項１５】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、前記メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有する半導体装置の動作方法であって、
リセット信号として前記プリチャージ用回路及び前記ＮＡＮＤにハイの信号が入力され、アドレス信号として前記ＮＡＮＤにハイの信号が入力され、前記データ線にローの信号が入力されると、
前記プリチャージ用回路が有するトランジスタがオフとなり、
前記メモリセルが有するトランジスタがオンとなり、
前記データ線からローの信号が出力されることを特徴とする半導体装置の動作方法。
【請求項１６】
データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、前記メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有する半導体装置の動作方法であって、
リセット信号として前記プリチャージ用回路及び前記ＮＡＮＤにハイの信号が入力され、アドレス信号として前記ＮＡＮＤにローの信号が入力され、前記データ線にローの信号が入力されると、
前記プリチャージ用回路が有するトランジスタがオフとなり、
前記メモリセルが有するトランジスタがオフとなり、
前記データ線からローの信号が出力されることを特徴とする半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶領域を有する半導体装置及び当該装置の動作方法に関する。
【背景技術】
【０００２】
コンピュータ技術の発展に伴い、大容量のメモリが必要とされる。メモリの容量を増やすには、メモリセルの数を多くすればよい。しかしながらメモリセル数を増やすと、面積が増大し、メモリや、該メモリを有するコンピュータの小型化に限界が生じる。
【０００３】
このようなメモリとしては、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）がある。ＲＡＭは書き換えることが可能なメモリであり、ＲＯＭは読み出しのみ可能なメモリである。
【０００４】
ＲＡＭやＲＯＭは、ワード線とデータ線とを有し、これらの交差部にメモリセルが形成されている。メモリセルの２値状態（０と１）によって、所定の情報を作成することができる。
【０００５】
ＲＯＭに関し、改版マスクの枚数が少なく、集積度を向上させるため、読み出し時のワード線の電位制御が簡単となる多値マスクＲＯＭの構成が提案されている（特許文献１参照）。
【０００６】
また、ワード線選択時の消費電流を低減するために、データ保持手段及び電源制御手段を有し、データ保持手段は複数のメモリセルを有するＲＯＭの構成が提案されている（特許文献２参照）。
【特許文献１】特開２０００−２９９３９４号公報
【特許文献２】特開２００５−２０３０７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１及び２に記載のＲＯＭの構成では、１メモリセルに対して複数の配線が設けられている。このような配線は、ＲＯＭの集積度に大きな影響を及ぼす。そして、配線の集積度は、露光技術に左右され、配線幅と配線間隔（ラインアンドスペース）を狭くするには限界がある。そこで本発明は、メモリセル部の配線数を減らし、省スペース化を実現させることを課題とする。
【０００８】
またＲＯＭの動作には、プリチャージが必要とされる。そこで本発明は、リセット信号をプリチャージ用回路とワード線に入力することにより確実なデータ読み込みを可能とさせることを課題とする。
【０００９】
またＲＯＭのデータは、多様性があり、頻繁に変更されうる。データの変更には、配線の露光用マスクから変更する必要があり、高価なものとなってしまう。そこで本発明は、データ変更の際、最小限のマスク変更でデータ変更することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を鑑み本発明は、メモリセルと、データ線を介して接続されるプリチャージ用回路、及びセンスアンプ用回路を有し、リセット信号によりワード線、データ線を制御することを特徴とする半導体装置である。
【００１１】
また、メモリセルのトランジスタはＧＮＤ接続をせずに、非接続状態にしても良い。その結果、データ書き換え時、コンタクトマスクまたは配線マスクどちらか一方で容易に変更することができる。このようなメモリセルは、ワード線、データ線、ＧＮＤ線、及び１つのトランジスタで構成されていることを特徴とする。
【００１２】
以下に、具体的な本発明について示す。
【００１３】
本発明の一形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路を有する半導体装置である。メモリセルは、データ線に一方の電極が電気的に接続された第１のトランジスタを有する。プリチャージ用回路は、データ線に一方の電極が電気的に接続された第２のトランジスタを有する。また、センスアンプ用回路は、データ線に一方の電極が接続された第３のトランジスタと、データ線に入力端子が電気的に接続され、且つ第３のトランジスタのゲートに出力端子が電気的に接続されたインバータとを有する。
【００１４】
本発明の別形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路を有する半導体装置である。メモリセルは、データ線に一方の電極が電気的に接続された第１のトランジスタとワード線とを有する。プリチャージ用回路は、データ線に一方の電極が電気的に接続された第２のトランジスタを有する。また、センスアンプ用回路は、データ線に一方の電極が電気的に接続された第３のトランジスタと、データ線に入力端子が電気的に接続され、且つ第３のトランジスタのゲートに出力端子が電気的に接続されたインバータとを有し、ワード線は第１のトランジスタのゲートに電気的に接続される。
【００１５】
本発明の別形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路と、第１のインバータと、ＮＡＮＤとを有する半導体装置である。メモリセルは、データ線に一方の電極が電気的に接続された第１のトランジスタとワード線とを有する。プリチャージ用回路は、データ線に一方の電極が電気的に接続された第２のトランジスタを有する。また、センスアンプ用回路は、データ線に一方の電極が電気的に接続された第３のトランジスタと、データ線に入力端子が電気的に接続され、且つ第３のトランジスタのゲートに出力端子が電気的に接続された第２のインバータとを有し、ワード線は第１のトランジスタのゲートに電気的に接続され、第１のインバータ及びＮＡＮＤは、ワード線に電気的に接続される。
【００１６】
本発明の別形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路と、第１のインバータと、ＮＡＮＤとを有する半導体装置である。メモリセルは、データ線に一方の電極が電気的に接続された第１のトランジスタとワード線とを有する。プリチャージ用回路は、データ線に一方の電極が電気的に接続された第２のトランジスタを有する。また、センスアンプ用回路は、データ線に一方の電極が電気的に接続された第３のトランジスタと、データ線に入力端子が電気的に接続され、且つ第３のトランジスタのゲートに出力端子が電気的に接続された第２のインバータとを有し、ワード線は第１のトランジスタのゲートに電気的に接続され、第１のインバータ及びＮＡＮＤは、ワード線に電気的に接続される。そしてＮＡＮＤにはアドレス信号と、リセット信号が入力される。
【００１７】
本発明において、第１のトランジスタの他方の電極の電位は、接地電位であることを特徴とする。具体的には、第１のトランジスタの他方の電極は、配線と電気的に接続され、接地電位である。または、第１のトランジスタの他方の電極は、非接続状態である。
【００１８】
本発明において、第２のトランジスタの他方の電極の電位は、高電位側電位である。また第３のトランジスタの他方の電極の電位は、高電位側電位である。
【００１９】
本発明において、第１のトランジスタはＮ型であり、第２のトランジスタはＰ型であり、第３のトランジスタはＰ型である。
【００２０】
本発明の半導体装置の動作方法に関する一形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有し、リセット信号としてプリチャージ用回路及びＮＡＮＤにｌｏｗ（ロー）の信号が入力され、アドレス信号としてＮＡＮＤにｈｉｇｈ（ハイ）の信号が入力され、データ線にｈｉｇｈの信号が入力されると、プリチャージ用回路が有するトランジスタがオンとなり、メモリセルが有するトランジスタがオフとなり、データ線からｈｉｇｈの信号が出力されることを特徴とする。
【００２１】
本発明の半導体装置の動作方法に関する別形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有し、リセット信号としてプリチャージ用回路及びＮＡＮＤにｌｏｗの信号が入力され、アドレス信号としてＮＡＮＤにｌｏｗの信号が入力され、データ線にｈｉｇｈの信号が入力されると、プリチャージ用回路が有するトランジスタがオンとなり、メモリセルが有するトランジスタがオフとなり、データ線からｈｉｇｈの信号が出力されることを特徴とする。
【００２２】
本発明の半導体装置の動作方法に関する別形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有し、リセット信号としてプリチャージ用回路及びＮＡＮＤにｈｉｇｈの信号が入力され、アドレス信号としてＮＡＮＤにｈｉｇｈの信号が入力され、データ線にｌｏｗの信号が入力されると、プリチャージ用回路が有するトランジスタがオフとなり、メモリセルが有するトランジスタがオンとなり、データ線からｌｏｗの信号が出力されることを特徴とする。
【００２３】
本発明の半導体装置の動作方法に関する別形態は、データ線を介して各々電気的に接続されたメモリセル、プリチャージ用回路、及びセンスアンプ用回路、メモリセルに電気的に接続されたインバータ及びＮＡＮＤを有し、リセット信号としてプリチャージ用回路及びＮＡＮＤにｈｉｇｈの信号が入力され、アドレス信号としてＮＡＮＤにｌｏｗの信号が入力され、データ線にｌｏｗの信号が入力されると、プリチャージ用回路が有するトランジスタがオフとなり、メモリセルが有するトランジスタがオフとなり、データ線からｌｏｗの信号が出力されることを特徴とする。
【発明の効果】
【００２４】
リセット信号によりワード線、データ線を制御することにより、確実なデータ出力が可能となる。
【００２５】
また、メモリセルは、ワード線、データ線、及びＧＮＤ線に接続された１つのトランジスタで構成されており省スペースを実現することができる。省スペース化が実現されたメモリセルにより、取り数を多くすることができ、低価格を実現することができる。
【００２６】
メモリセルにおいて、トランジスタをＧＮＤへ非接続にすることにより、データ書き換えにコンタクトマスクまたは配線マスクどちらか一方で容易に変更することができる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
本実施の形態では、メモリセル等を有する半導体装置の構成及びその動作について説明する。
【００２９】
図１には、メモリセル１０と、該メモリセル１０とデータ線１５を介して接続されるプリチャージ用回路１１、及びセンスアンプ用回路１２とを示す。メモリセル１０は、Ｎ型トランジスタ（Ｔｒ１）を有し、トランジスタ（Ｔｒ１）のゲート電極はワード線１６に接続されている。ワード線１６には、インバータ（ＩＮＶ１）とＮＡＮＤとが直列に接続されており、ＮＡＮＤの入力端子には、それぞれアドレス信号（ａｄｄｒｅｓｓ）、リセット信号（ｒｅｓｅｔ）が入力される。そしてＮＡＮＤの出力端子からアドレス信号及びリセット信号に基づく信号が出力され、この信号はＩＮＶ１により反転される。この反転された信号、つまり反転信号がトランジスタ（Ｔｒ１）のゲートに入力される。本発明は、アドレス信号及びリセット信号に基づく信号を反転させて、トランジスタ（Ｔｒ１）のゲートに入力させることができればよく、ＮＡＮＤとＩＮＶ１の組み合わせに限定されるものではない。例えば、２つのＩＮＶと１つのＮＯＲとを合わせた回路を用いることができる。そしてトランジスタ（Ｔｒ１）の一方の電極は、データ線１５に接続され、他方の電極は接地（ＧＮＤ接続）されている。すなわち、他方の電極は接地電位となる。このように接地されている配線をＧＮＤ線２０とする。
【００３０】
メモリセル１０とデータ線１５を介して接続されるプリチャージ用回路１１は、Ｐ型トランジスタ（Ｔｒ２）を有する。トランジスタ（Ｔｒ２）の一方の電極がデータ線１５と接続され、他方の電極はＶＤＤ（高電位側電位）となる。トランジスタ（Ｔｒ２）のゲートは、リセット信号が入力される。
【００３１】
メモリセル１０とデータ線１５を介して接続されるセンスアンプ用回路１２は、Ｐ型トランジスタ（Ｔｒ３）と、インバータ（ＩＮＶ２）とを有する。トランジスタ（Ｔｒ３）の一方の電極がデータ線１５と接続され、他方の電極はＶＤＤ電位となる。トランジスタ（Ｔｒ３）のゲートは、インバータ（ＩＮＶ２）の出力端子に接続され、入力端子はデータ線１５に接続される。
【００３２】
このような回路における動作について説明する。まず、データ線１５にｌｏｗ状態（０）の信号が出力される動作を示す。図１にはｌｏｗ（０）をデータ線に出力するために、メモリセル１０のトランジスタ（Ｔｒ１）はＧＮＤ接続させている。
【００３３】
図３にはタイミングチャートを示す。ある一連の動作を期間１、期間２、期間３、期間４と分けて説明する。
【００３４】
期間１では、リセット信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ｂに入力される。またアドレス信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｈｉｇｈ状態（１）を出力する。このｈｉｇｈ状態（１）の出力は、ＩＮＶ１を介することにより、ｌｏｗ状態（０）となる（これをＮＡＮＤｂ信号と記す）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）はオフ状態となる。同時に、リセット信号のｌｏｗ状態（０）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオン状態となり、ｈｉｇｈ（１）を出力する。これより、データ線はｈｉｇｈ状態（１）となり、データ（ｄａｔａ）の出力はｈｉｇｈ状態（１）となる。
【００３５】
期間２では、リセット信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ｂに入力される。またアドレス信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｈｉｇｈ状態（１）を出力する。このｈｉｇｈ状態（１）の出力は、ＩＮＶ１を介することにより、ｌｏｗ状態（０）となる（ＮＡＮＤｂ信号）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）はオフ状態となる。同時に、リセット信号のｌｏｗ状態（０）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオン状態となり、ｈｉｇｈ状態（１）を出力する。これより、データ線１５はｈｉｇｈ状態（１）となり、データ（ｄａｔａ）の出力はｈｉｇｈ状態（１）となる。
【００３６】
期間３では、リセット信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ｂに入力される。またアドレス信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｌｏｗ状態（０）を出力する。このｌｏｗ状態（０）の出力は、ＩＮＶ１を介することにより、ｈｉｇｈ状態（１）となる（ＮＡＮＤｂ信号）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）はオン状態となる。そしてデータ線１５はｌｏｗ状態（０）となる。同時に、リセット信号のｈｉｇｈ状態（１）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオフ状態となる。これより、データ線１５がｌｏｗ状態（０）となり、データ（ｄａｔａ）の出力はｌｏｗ状態（０）となる。
【００３７】
期間４では、リセット信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ｂに入力される。またアドレス信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｈｉｇｈ状態（１）を出力する。このｈｉｇｈ状態（１）の出力は、ＩＮＶ１を介することにより、ｌｏｗ状態（０）となる（ＮＡＮＤｂ信号）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）はオフ状態となる。同時に、リセット信号のｈｉｇｈ状態（１）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオフ状態となる。期間４の前の状態である期間３にデータ線１５はｌｏｗ（０）状態であったため、期間４でもデータ線１５はｌｏｗ状態（０）であり、データ（ｄａｔａ）の出力はｌｏｗ状態（０）となる。
【００３８】
本実施の形態のメモリセルは、リセット信号によりワード線、データ線を制御することにより、確実なデータ出力が可能となる。
【００３９】
また、メモリセルは、ワード線、データ線、及びＧＮＤ線に接続された１つのトランジスタで構成されており省スペースを実現することができる。その結果、メモリセル、さらにそれを有する装置の低価格を実現することができる。
【００４０】
（実施の形態２）
本実施の形態では、上記実施の形態と異なるメモリセル等を有する半導体装置の構成及びその動作について説明する。
【００４１】
図２には、メモリセル１０と、データ線１５を介して接続されるプリチャージ用回路１１、及びセンスアンプ用回路１２とを示す。図１と図２の構造の違いはメモリセル１０のトランジスタ（Ｔｒ１）がＧＮＤ接続されておらず、非接続状態である点である。このようにメモリセルにおいて、トランジスタ（Ｔｒ１）を非接続とすることにより、メモリセルのデータ書き換え時に、コンタクトマスクまたは配線マスクどちらか一方でデータを変更することができる。このように簡単な工程により、メモリセルのデータを書き換えることができる。その他の構成は同様であるため、説明を省略する。
【００４２】
図４にはタイミングチャートを示す。ある一連の動作を期間５、期間６、期間７、期間８と分けて説明する。
【００４３】
期間５では、リセット信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ｂに入力される。またアドレス信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｈｉｇｈ状態（１）を出力する。このｈｉｇｈ状態（１）の出力は、ＩＮＶ１を介することにより、ｌｏｗ状態（０）となる（ＮＡＮＤｂ信号）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）は、ワード線１６とデータ線１５としか接続していないこともあり、オフ状態となる。同時に、リセット信号のｌｏｗ状態（０）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオン状態となり、ｈｉｇｈ状態（１）を出力する。これより、データ線はｈｉｇｈ状態（１）となり、データ（ｄａｔａ）の出力はｈｉｇｈ状態（１）となる。
【００４４】
期間６では、リセット信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ｂに入力される。またアドレス信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｈｉｇｈ状態（１）を出力する。このｈｉｇｈ状態（１）の出力は、ＩＮＶ１を介することにより、ｌｏｗ状態（０）となる（ＮＡＮＤｂ信号）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）は、ワード線とデータ線としか接続されていないこともあり、オフ状態となる。同時に、リセット信号のｌｏｗ状態（０）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオン状態となり、ｈｉｇｈ状態（１）を出力する。これより、データ線１５はｈｉｇｈ状態（１）となり、データ（ｄａｔａ）の出力はｈｉｇｈ状態（１）となる。
【００４５】
期間７では、リセット信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ｂにも入力される。またアドレス信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｌｏｗ状態（０）を出力する。このｌｏｗ状態（０）の出力は、ＩＮＶ１を介することにより、ｈｉｇｈ状態（１）となる（ＮＡＮＤｂ信号）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）は、ワード線とデータ線としか接続されていないこともあり、オフ状態となる。同時に、リセット信号のｈｉｇｈ状態（１）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオフ状態となる。期間７の前の状態である期間６で、データ線１５はｈｉｇｈ状態（１）であり、センスアンプ用回路１２によりｈｉｇｈ状態（１）が保持されているため、期間７でもデータ線１５はｈｉｇｈ状態（１）であり、データ（ｄａｔａ）の出力はｈｉｇｈ状態（１）となる。
【００４６】
期間８では、リセット信号としてｈｉｇｈ状態（１）がＮＡＮＤの入力端子Ｂに入力される。またアドレス信号としてｌｏｗ状態（０）がＮＡＮＤの入力端子Ａに入力される。そのため、ＮＡＮＤはｈｉｇｈ状態（１）を出力する。このｈｉｇｈ状態（１）の出力は、ＩＮＶ１を介することにより、ｌｏｗ状態（０）となる（ＮＡＮＤｂ信号）。ＮＡＮＤｂ信号は、メモリセル１０のトランジスタ（Ｔｒ１）のゲートに入力され、トランジスタ（Ｔｒ１）は、ワード線とデータ線としか接続されていないこともあり、オフ状態となる。同時に、リセット信号のｈｉｇｈ状態（１）が、プリチャージ用回路１１のトランジスタ（Ｔｒ２）のゲートに入力され、プリチャージ用回路１１のトランジスタ（Ｔｒ２）はオフ状態となる。期間８の前の状態である期間７にデータ線１５はｈｉｇｈ状態（１）であり、センスアンプ用回路１２によりｈｉｇｈ状態（１）が保持されているため、期間８でもデータ線１５はｈｉｇｈ状態（１）であり、データ（ｄａｔａ）の出力はｈｉｇｈ状態（１）となる。
【００４７】
本実施の形態のメモリセルは、リセット信号によりワード線、データ線を制御することにより、確実なデータ出力が可能となる。
【００４８】
また、メモリセルは、ワード線、データ線、及びＧＮＤ線に接続された１つのトランジスタで構成されており省スペースを実現することができる。その結果、メモリセル、さらにそれを有する装置の低価格を実現することができる。
【００４９】
さらにＲＯＭのデータは、多様性があり、頻繁に変更されうる。データの変更には、配線の露光用マスクから変更する必要があり、高価なものとなってしまうが、本実施の形態のようにメモリセルのトランジスタがＧＮＤに接続されているかいないかでデータを認識するため、コンタクトマスク１枚、又は配線マスク１枚の変更でデータ変更可能となる。
【００５０】
（実施の形態３）
本実施の形態では、本発明の半導体装置の構成例として、メモリセルを有する半導体装置を備えた無線チップについて説明する。以下に、無線チップの作製方法について説明する。
【００５１】
図５（Ａ）には、絶縁表面を有する基板（以下、絶縁基板と記す）６００上に、剥離層６０１、絶縁層６０２、半導体膜６０３を順に形成する。絶縁基板６００には、ガラス基板、石英基板、珪素からなる基板、金属基板、プラスチック基板等を用いることができる。また絶縁基板６００は研磨することによって薄型化してもよい。薄型化された絶縁基板を用いることによって、完成品を軽量化、薄型化することができる。
【００５２】
剥離層６０１には、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｂ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｓｉから選ばれた元素または前記元素を主成分とする合金材料もしくは化合物材料から形成することができる。剥離層は、上記元素等の単層構造、又は上記元素等の積層構造を用いることができる。このような剥離層はＣＶＤ法、スパッタリング法または電子ビーム等によって形成することができる。本実施の形態では、Ｗを採用し、ＣＶＤ法により形成する。このとき、Ｏ２、Ｎ２又はＮ２Ｏを用いてプラズマで処理を行うとよい。すると、後の工程である剥離工程を簡便に行うことができる。剥離層６０１は、単層構造又は積層構造を用いることができる。また剥離層６０１は、絶縁基板全体に形成する必要はなく、選択的に形成しても良い。すなわち、剥離層６０１は、後に絶縁基板６００を剥離することができればよく、剥離層を形成する領域は限定されない。
【００５３】
絶縁層６０２には、酸化珪素、窒化珪素等の無機材料を用いることができる。絶縁層６０２は、単層構造又は積層構造を用いることができる。窒化珪素を用いることにより、絶縁基板からの不純物元素の侵入を防止することができる。このような窒化珪素は、積層構造を有する場合、いずれか一にあることによって、効果を発揮する。
【００５４】
半導体膜６０３には、シリコンを有する材料を用いることができる。半導体膜はＣＶＤ法、又はスパッタリング法を用いて形成することができる。半導体膜６０３の結晶構造は、非晶質、結晶質、微結晶のいずれであってもよい。結晶性が高いほど、薄膜トランジスタの移動度を高くすることができ、好ましい。また微結晶や非晶質では、隣接する半導体膜間での結晶状態のばらつきがなく、好ましい。
【００５５】
結晶性の半導体膜を形成するためには、絶縁層６０２に直接形成する場合もあるが、絶縁層６０２上に形成された非晶質半導体膜を加熱することにより作製される。例えば、非晶質半導体膜に対して加熱炉、レーザ照射を行って加熱する。その結果、結晶性の高い半導体膜を形成することができる。このとき、加熱温度を低くするため、結晶化を促進する金属元素を用いてもよい。例えば、ニッケル（Ｎｉ）を非晶質半導体膜表面上に添加し、加熱処理を行うことによって、温度を低下させることができる。その結果、耐熱性の低い絶縁基板上に結晶性半導体膜を形成することができる。なおレーザ照射を用いる場合、選択的に半導体膜を加熱することができるため、使用する絶縁基板の耐熱性に制約されない。
【００５６】
図５（Ｂ）に示すように、半導体膜６０３を所定の形状を有するように加工する。加工には、フォトリソグラフィー法によって形成されたマスクを用いたエッチングを用いることができる。エッチングには、ドライエッチング法又ウエットエッチング法を用いることができる。
【００５７】
加工された半導体膜を覆うように、ゲート絶縁膜６０４として機能する絶縁層を形成する。ゲート絶縁膜６０４は、無機材料を用いて形成することができ、例えば、窒化珪素、酸化珪素を用いて形成することができる。ゲート絶縁膜６０４の形成前、または形成後にプラズマ処理を行ってもよい。プラズマ処理には、酸素プラズマ、又は水素プラズマを用いることができる。このようなプラズマ処理により、ゲート絶縁膜被形成面、又はゲート絶縁膜表面の不純物を除去することができる。
【００５８】
その後、ゲート絶縁膜６０４を介して、半導体膜上にゲート電極６０５として機能する導電層を形成する。ゲート電極６０５は、単層構造、又は積層構造を有することができる。ゲート電極６０５には、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を用いることができる。
【００５９】
図５（Ｃ）に示すように、ゲート電極６０５側面にサイドウォール６０７として機能する絶縁物を形成する。サイドウォール６０７は、無機材料又は有機材料を用いて形成することができる。無機材料として、酸化珪素、窒化珪素が挙げられる。例えば、酸化珪素をゲート電極６０５を覆うように形成し、等方性のエッチングを行うと、ゲート電極６０５の側面にのみ残存し、これをサイドウォールとして用いることができる。等方性のエッチングには、ドライエッチング法又ウエットエッチング法を用いることができる。サイドウォール６０７を加工するとき、ゲート絶縁膜６０４の一部もエッチング除去される。その結果、半導体膜の一部が露出される。
【００６０】
サイドウォール６０７及びゲート電極６０５を用いて、自己整合的に不純物元素を半導体膜へ添加する。その結果、異なる濃度を有する不純物領域が半導体膜に形成される。サイドウォール６０７の下方に設けられた不純物領域６０９は、露出された半導体膜に形成された不純物領域６０８より、低濃度となる。このように不純物領域の濃度を異ならせることによって、短チャネル効果を防止することができる。
【００６１】
図５（Ｄ）に示すように、半導体膜、ゲート電極等を覆って絶縁層６１１、６１２を形成する。半導体膜、ゲート電極等を覆う絶縁層は、単層構造を用いてもよいが、本実施の形態のように積層構造とすると好ましい。なぜなら、絶縁層６１１を無機材料を用いて形成することにより不純物の侵入を防止でき、またＣＶＤ法を用いた無機材料を適用することによって、絶縁層６１１中の水素を用いて半導体膜中のダングリングボンドを終端させることができるからである。その後、絶縁層６１２を有機材料を用いて形成することにより、平坦性を高めることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【００６２】
その後、絶縁層６１１、絶縁層６１２、ゲート絶縁膜６０４を貫通し、不純物領域６０８と接続する配線６１３を形成する。配線６１３は、単層構造、又は積層構造を用いることができ、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）から選ばれた元素、または前記元素を主成分とする合金材料を用いて形成することができる。配線６１３と同時に、絶縁層６１２上にその他の配線を形成することができる。その他の配線とは、引き回し配線等に相当する。
【００６３】
このようにして薄膜トランジスタ（ＴＦＴ）６１５、及びＴＦＴ群６１６を形成することができる。ＴＦＴ群とは、一定の機能を奏する回路を構成するＴＦＴの集まりを指す。ＴＦＴ群６１６を用いる事により、ＲＯＭを形成することができる。
【００６４】
図６（Ａ）に示すように、絶縁層６１２上に絶縁層６２０を形成する。絶縁層６２０は絶縁層６１１、絶縁層６１２と同様に無機材料、又は有機材料を用いて形成することができる。絶縁層６２０を貫通するように、配線６２１を形成する。配線６２１は、配線６１３と同様に形成することができる。配線６２１は、絶縁層６２０に設けられた開口部を介して、領域６２２で配線６１３と電気的に接続している。領域６２２では、後に形成されるメモリセルの共通電極を接地することができる。また配線６２１と同一層から、パッド６２３が形成される。パッド６２３は、絶縁層６２０に設けられた開口部を介して、領域６２４で配線６１９と電気的に接続している。
【００６５】
図６（Ｂ）に示すように、絶縁層６２０上に絶縁層６３０を形成する。絶縁層６３０は、絶縁層６１１、絶縁層６１２と同様に無機材料、又は有機材料を用いて形成することができる。絶縁層６３０の側面は、テーパ状となるように加工される。
【００６６】
ＴＦＴ６１５上に設けられた開口部に、有機化合物層６３１を形成する。有機化合物層６３１は、蒸着法、スパッタリング法により形成することができる。このような有機化合物層は、エレクトロルミネッセンス材料から形成することができる。その後、有機化合物層６３１、絶縁層６３０の一部を覆って、配線６３２が形成される。配線６３２は、配線６２１と同様に形成することができる。配線６３２が形成される領域は、メモリ領域及びコンタクト領域となる。配線６３２は、メモリセルの共通電極となる。このような有機化合物層を有するメモリセルを用いて、ＲＯＭを形成することができる。
【００６７】
図６（Ｃ）に示すように、アンテナ６４０を形成する。このとき、パッド６２３に対して熱圧着して、アンテナ６４０を電気的に接続する。このようにして、引き回し配線等が形成される配線領域６４４、メモリセルが形成されるメモリ領域６４２、ＴＦＴ群を有し、特定の機能を有する回路が形成される集積回路領域６４３、パッド領域６４５、コンタクト領域６４６を有する無線チップが形成される。そして、パッド領域とメモリ領域とは、ある程度に離れて設けられている。その結果、アンテナ圧着時における応力の影響を受けることなく、データの書き込みを行うことができる。
【００６８】
またアンテナ圧着は、絶縁基板の柔軟性が低い状態で行うとよい。そのため、本実施の形態では、アンテナ圧着後、フィルム基板に転置する形態を示す。
【００６９】
図７（Ａ）に示すように、剥離層６０１を除去することにより、絶縁基板６００を剥離する。剥離層６０１は、物理的又は化学的に除去することができる。例えば、半導体膜への加熱処理等により、剥離層６０１の結晶構造をも変化させることができる。その後、剥離層６０１の一部が露出するよう開口部を設け、露出した剥離層６０１にレーザを照射する。剥離層６０１にレーザを照射することによって、剥離のきっかけを与えることができる。すると、物理的に絶縁基板と、薄膜トランジスタ等を剥離させることもでき、しいては膜の応力により特段、外部からの力を加えることなく、絶縁基板から薄膜トランジスタ等が自然に剥がれることもある。または、剥離層６０１へ到達する開口部を形成し、開口部を介してエッチング剤を導入し、化学反応を利用して剥離層６０１を除去することができる。
【００７０】
その後図７（Ｂ）に示すように、フィルム基板６５０を貼り合わせる。フィルム基板６５０の表面に接着性を有する場合、そのまま貼り合わせることができる。また接着性がない場合、接着剤を介してフィルム基板６５０を貼り合わせることができる。
【００７１】
そして、フィルム基板に薄膜トランジスタ等が転置された無線チップを形成することができる。
【００７２】
このように本実施の形態の無線チップは、ＴＦＴ群を用いても、有機化合物層を有するメモリセルを用いても作製することができる。ＴＦＴ群を用いることにより動作特性を向上させ、有機化合物層を有するメモリセルを用いることにより低コスト化を実現することができる。
【００７３】
（実施の形態４）
本実施の形態では、本発明の構成例として、メモリセルを有する無線チップについて説明する。また、無線チップに適用される、アンテナ用基板に形成されたアンテナの形状について説明する。
【００７４】
無線チップにおける信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用することができる。電磁誘導方式を用いる場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【００７５】
また、無線チップにおける信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を決定する。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【００７６】
図８（Ａ）には、アンテナとして機能する導電層を幅の狭い線状とし、さらに矩形を帯びるように形成した例を示す。図８（Ａ）において、アンテナとして機能する導電層（ダイポールアンテナ）５０２が形成されたアンテナ用基板５０１に、本発明を適用したＲＯＭを有するメモリ領域等を具備した集積回路５０３が貼り付けられている。
【００７７】
図８（Ｂ）には、アンテナとして機能する導電層を幅の広い線状となるように形成した例を示す。図８（Ｂ）において、アンテナとして機能する導電層（パッチアンテナ）５０４が形成されたアンテナ用基板５０１に、本発明を適用したＲＯＭを有するメモリ領域等を具備した集積回路５０３が貼り付けられている。
【００７８】
図８（Ｃ）には、アンテナとして機能する導電層をリボン型の形状（扇状とも記す）に形成した例を示す。図８（Ｃ）において、アンテナとして機能する導電層５０５が形成されたアンテナ用基板５０１に、本発明を適用したＲＯＭを有するメモリ領域等を具備した集積回路５０３が貼り付けられている。
【００７９】
アンテナとして機能する導電層は、アンテナ用基板にＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００８０】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電層の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００８１】
また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。
【００８２】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた無線チップを金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。なぜなら、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下してしまう。そのため、無線チップと金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。
【００８３】
このようにアンテナ用基板に形成されたアンテナが接着された無線チップを提供することができる。
【実施例１】
【００８４】
本実施例では、本発明の半導体装置の構成例として、メモリセルを有する無線チップをプラスチック基板上に形成した形態を示す。なお本実施例の無線チップは、無線通信を行うためＲＦ回路を有し、演算回路にＣＰＵを有する。
【００８５】
本実施例の無線チップの通信仕様を表１に示す。
【００８６】
【表１】
2007172814.tif 000003
【００８７】
通信には１３．５６ＭＨｚ帯域の無線信号を用い、通信規格、プロトコルは、ＩＳＯ／ＩＥＣ  １５６９３に部分準拠である。本実施例の無線チップは、電源電圧をアンテナを介して該無線信号より供給する。本実施例の無線チップは外付けアンテナを有するが、回路と一体形成された内蔵アンテナであってもよい。データ転送速度は、２６．４８ｋビット／ｓとし、リーダ／ライタから無線チップへのデータ符号化はパルス位置変調であり、無線チップからリーダ／ライタへのデータ符号化はマンチェスター方式とする。
【００８８】
本実施例の無線チップの概要を表２に示す。
【００８９】
【表２】
2007172814.tif 000004
【００９０】
本実施例の無線チップは、上述したようにフレキシブル基板に薄膜トランジスタを用いて形成することができるため、１０３ｍｇという非常に軽量な無線チップを提供することができる。
【００９１】
次に、本実施例の無線チップのブロック構成を図９に示す。本実施例の無線チップ５５０は、無線用回路５５１と、ロジック回路５７０とを有する。無線用回路５５１は、共振容量５５２、電源回路５５３、システムリセット回路５５４、クロックジェネレータ５５５、復調回路５５６、変調回路５５７等を有する。共振容量５５２は、外付けアンテナとともに共振回路を構成することができる。電源回路５５３は、整流回路と保持容量とを有し、電源電圧を生成することができる。システムリセット回路５５４はシステムリセット信号を生成し、クロックジェネレータ５５５はシステムクロック信号を生成することができる。復調回路５５６は、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を有し、無線信号からデータを抽出することができる。変調回路５５７は、マンチェスター方式により、無線信号にデータを重畳することができる。これら回路は薄膜トランジスタから形成することができる。
【００９２】
ロジック回路５７０は、コントローラ５６０、ＣＰＵ５７１、ＲＯＭ５７２、ＲＡＭ５７３等を有し、コントローラ５６０は、クロック制御回路５６１、制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４、無線用インターフェース５６７、ＣＰＵ用インターフェース５６８を有する。これら回路等は、薄膜トランジスタから形成することができる。復調回路５５６及び変調回路５５７は、無線用インターフェース５６７を介して制御レジスタ５６２、受信データレジスタ５６３、送信データレジスタ５６４と信号のやりとりを行うことができる。クロックジェネレータ５５５は、クロック制御回路５６１によって制御され、クロック制御回路５６１は制御レジスタ５６２に基づき動作する。制御レジスタ５６２、受信データレジスタ５６３及び送信データレジスタ５６４は、ＣＰＵ用インターフェース５６８を介してＣＰＵ５７１、ＲＯＭ５７２及びＲＡＭ５７３と信号のやりとりを行うことができる。
【００９３】
無線チップが有するＣＰＵは、８ｂｉｔ  ＣＩＳＣ（Ｃｏｍｐｌｅｘ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｓｅｔ  Ｃｏｍｐｕｔｅｒ）とし、２相ノンオーバーラップクロック動作のフリップフロップで構成することができる。２相ノンオーバーラップクロック動作のフリップフロップで構成することにより、クロックスキューのばらつきや、ＴＦＴ特性のばらつきに起因する誤動作を防止し、信頼性向上を図ることができる。ＲＯＭ５７２には、本発明のＲＯＭを適用することができ、２ＫＢのマスクＲＯＭとする。マスクＲＯＭには、プログラムや秘密鍵などを格納することができる。ＲＡＭ５７３には、６４Ｂ  ＳＲＡＭを適用することができ、ＳＲＡＭはＣＰＵの作業領域として使用することができる。このようにメモリセルの回路構成を工夫し、書き込み／読み出しの信頼性向上を図ることができる。またコントローラ５６０は、本実施例の無線チップのステートマシンとしての機能を有する。
【００９４】
本実施例の無線チップでは、暗号処理のアルゴリズムとして、ＳＡＦＥＲ（Ｓｅｃｕｒｅ  Ａｎｄ  Ｆａｓｔ  Ｅｎｃｒｙｐｔｉｏｎ  Ｒｏｕｔｉｎｅ）を採用することができる。ＳＡＦＥＲは、主に８ｂｉｔ演算で構成され、８ｂｉｔのＣＰＵに適したアルゴリズムである。本実施例の無線チップを有する無線チップでは、暗号文を受信した後、秘密鍵を用いて解読し、平文を送信する機能を搭載することができる。勿論、本実施例の無線チップには、ＤＥＳ、ＡＥＳなど他の暗号処理のアルゴリズムを採用することもできる。
【００９５】
ガラス上に形成された無線チップ（Ａ）と、フレキシブル基板上に形成された無線チップ（Ｂ）の写真を図１０に示す。本実施例の無線チップは、このような非常に薄型なものとすることができる。また図１１には、無線チップの拡大写真にブロック図を記載したものを示す。図１１において、ＲＯＭの領域には、本発明のメモリセルを有する半導体装置の構成を適用することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の半導体装置のメモリセル内にトランジスタがＧＮＤに接続されている状態を示した全体図である。
【図２】本発明の半導体装置のメモリセル内にトランジスタがＧＮＤに非接続されている状態を示した全体図である。
【図３】図１の動作を表したタイミングチャートである。
【図４】図２の動作を表したタイミングチャートである。
【図５】本発明のトランジスタ形成過程を示した断面図である。
【図６】無線チップに有機化合物を用いた際の形成過程を示した断面図である。
【図７】本発明の半導体装置の剥離、接着過程を示した断面図である。
【図８】アンテナ形状を示した断面図である。
【図９】本発明を適用した無線チップのブロック構成を示した図である。
【図１０】ガラス上に形成された無線チップと、フレキシブル基板上に形成された無線チップの写真である。
【図１１】無線チップの拡大写真にブロック図を記載したものである。
【符号の説明】
【００９７】
１０    メモリセル
１１    プリチャージ用回路
１２    センスアンプ用回路
１５    データ線
１６    ワード線
２０    ＧＮＤ線
５０１    アンテナ用基板
５０２    導電層（ダイポールアンテナ）
５０３    集積回路
５０４    導電層（パッチアンテナ）
５０５    導電層
５５０    無線チップ
５５１    無線用回路
５５２    共振容量
５５３    電源回路
５５４    システムリセット回路
５５５    クロックジェネレータ
５５６    復調回路
５５７    変調回路
５６０    コントローラ
５６１    クロック制御回路
５６２    制御レジスタ
５６３    受信データレジスタ
５６４    送信データレジスタ
５６７    無線用インターフェース
５６８    ＣＰＵ用インターフェース
５７０    ロジック回路
５７１    ＣＰＵ
５７２    ＲＯＭ
５７３    ＲＡＭ
６００    絶縁基板
６０１    剥離層
６０２    絶縁層
６０３    半導体膜
６０４    ゲート絶縁膜
６０５    ゲート電極
６０７    サイドウォール
６０８    不純物領域
６０９    不純物領域
６１１    絶縁層
６１２    絶縁層
６１３    配線
６１５    薄膜トランジスタ（ＴＦＴ）
６１６    ＴＦＴ群
６１９    配線
６２０    絶縁層
６２１    配線
６２２    領域
６２３    パッド
６２４    領域
６３０    絶縁層
６３１    有機化合物層
６３２    配線
６４０    アンテナ
６４２    メモリ領域
６４３    集積回路領域
６４４    配線領域
６４５    パッド領域
６４６    コンタクト領域
６５０    フィルム基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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