(57)【要約】【課題】制御電極と浮遊電極との間の容量結合性を確保しつつ、隣り合う浮遊電極間容量を低減できる不揮発性半導体記憶装置及びその製造方法を提供すること。【解決手段】半導体層と、半導体層の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられた浮遊電極と、浮遊電極の上面に対向して設けられた制御電極と、浮遊電極の上面と制御電極との間に介在された第１の誘電体膜と、浮遊電極の側面に隣接して設けられ、第１の誘電体膜よりも比誘電率が小さい誘電体からなる第２の誘電体膜と、を備えている。【選択図】図１
2007266119.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた浮遊電極と、
前記浮遊電極の上面に対向して設けられた制御電極と、
前記浮遊電極の上面と前記制御電極との間に介在された第１の誘電体膜と、
前記浮遊電極の側面に隣接して設けられ、前記第１の誘電体膜よりも比誘電率が小さい誘電体からなる第２の誘電体膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の誘電体膜は、比誘電率が５以上の誘電体からなることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の誘電体膜は、前記第１の誘電体膜よりも上方に延在することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御電極は、前記第２の誘電体膜を介して前記浮遊電極の側面と対向する対向部を有し、前記対向部の下端は前記浮遊電極の下端よりも上にあることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記制御電極は、前記第２の誘電体膜を介して前記浮遊電極の側面と対向する対向部を有し、前記対向部の下端は前記浮遊電極の下端と略同一の高さにあることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
半導体層上に、ゲート絶縁膜、浮遊電極、第１の誘電体膜および第１の導電体層を順次形成して、これら半導体層、ゲート絶縁膜、浮遊電極、第１の誘電体膜および第１の導電体層にトレンチを形成する工程と、
前記トレンチの内部における、少なくとも前記半導体層及び前記ゲート絶縁膜に対向する部分に、素子分離絶縁層を設ける工程と、
前記素子分離絶縁膜から突出する前記浮遊電極、前記第１の誘電体膜および前記第１の導電体層を覆うように、前記第１の誘電体膜よりも比誘電率が小さい第２の誘電体膜を前記素子分離絶縁層上に形成する工程と、
前記第１の導電体層上の前記第２の誘電体膜の少なくとも一部を除去する工程と、
前記第２の誘電体膜が除去されて露出した前記第１の導電体層に接し、前記第１の誘電体膜を挟んで前記浮遊電極の上面に対向する第２の導電体層を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第２の誘電体膜を異方性エッチングにより除去することで、前記第１の導電体層を露出させることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
半導体層上に、ゲート絶縁膜、浮遊電極および第１の誘電体膜を順次形成して、これら半導体層、ゲート絶縁膜、浮遊電極および第１の誘電体膜にトレンチを形成する工程と、
前記トレンチの内部における、少なくとも前記半導体層及び前記ゲート絶縁膜に対向する部分に、素子分離絶縁層を設ける工程と、
前記素子分離絶縁膜から突出する前記浮遊電極および前記第１の誘電体膜を覆うように、前記第１の誘電体膜よりも比誘電率が小さい第２の誘電体膜を前記素子分離絶縁層上に形成する工程と、
前記第１の誘電体上の前記第２の誘電体膜を除去する工程と、
上面上の前記第２の誘電体膜が除去された前記第１の誘電体膜を挟んで、前記浮遊電極の上面に対向する制御電極を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に制御電極と浮遊電極との二重ゲート構造を有するトランジスタをメモリセルとして用いた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
情報を電気的に一括消去・再書き込み可能であり、かつ電源が供給されなくても書き込まれた情報が保持される不揮発性半導体記憶装置は、近年、特に携帯機器を中心に広く利用されている。このような、不揮発性半導体記憶装置は、絶縁膜で囲まれた微小な浮遊電極（浮遊ゲート）を持つ記憶用ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、データ入出力の配線などで構成され、浮遊電極に電荷を蓄積して記憶を保持する。また、浮遊電極と制御電極との間の容量結合性確保の観点から、浮遊電極と制御電極との間には、シリコン酸化膜よりも比誘電率が大きいＯＮＯ膜（２層のシリコン酸化膜の間にシリコン窒化膜を挟んだ積層膜）が介在されることが多い（例えば、特許文献１参照）。
【０００３】
そのＯＮＯ膜は、隣り合う浮遊電極間にも介在されるため、素子の微細化が進んで、隣り合う浮遊電極間の距離が小さくなると、比較的比誘電率が高いＯＮＯ膜が浮遊電極間に介在されることもあって、浮遊電極間容量が増大する。浮遊電極間容量の増大は、例えばしきい値電圧の変動などの電気特性の劣化につながる可能性がある。
【特許文献１】特開２００４−２１４５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、制御電極と浮遊電極との間の容量結合性を確保しつつ、隣り合う浮遊電極間容量を低減できる不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体層と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた浮遊電極と、前記浮遊電極の上面に対向して設けられた制御電極と、前記浮遊電極の上面と前記制御電極との間に介在された第１の誘電体膜と、前記浮遊電極の側面に隣接して設けられ、前記第１の誘電体膜よりも比誘電率が小さい誘電体からなる第２の誘電体膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
また、本発明の他の一態様によれば、半導体層上に、ゲート絶縁膜、浮遊電極、第１の誘電体膜および第１の導電体層を順次形成して、これら半導体層、ゲート絶縁膜、浮遊電極、第１の誘電体膜および第１の導電体層にトレンチを形成する工程と、前記トレンチの内部における、少なくとも前記半導体層及び前記ゲート絶縁膜に対向する部分に、素子分離絶縁層を設ける工程と、前記素子分離絶縁膜から突出する前記浮遊電極、前記第１の誘電体膜および前記第１の導電体層を覆うように、前記第１の誘電体膜よりも比誘電率が小さい第２の誘電体膜を前記素子分離絶縁層上に形成する工程と、前記第１の導電体層上の前記第２の誘電体膜の少なくとも一部を除去する工程と、前記第２の誘電体膜が除去されて露出した前記第１の導電体層に接し、前記第１の誘電体膜を挟んで前記浮遊電極の上面に対向する第２の導電体層を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【０００７】
また、本発明のさらに他の一態様によれば、半導体層上に、ゲート絶縁膜、浮遊電極および第１の誘電体膜を順次形成して、これら半導体層、ゲート絶縁膜、浮遊電極および第１の誘電体膜にトレンチを形成する工程と、前記トレンチの内部における、少なくとも前記半導体層及び前記ゲート絶縁膜に対向する部分に、素子分離絶縁層を設ける工程と、前記素子分離絶縁膜から突出する前記浮遊電極および前記第１の誘電体膜を覆うように、前記第１の誘電体膜よりも比誘電率が小さい第２の誘電体膜を前記素子分離絶縁層上に形成する工程と、前記第１の誘電体上の前記第２の誘電体膜を除去する工程と、上面上の前記第２の誘電体膜が除去された前記第１の誘電体膜を挟んで、前記浮遊電極の上面に対向する制御電極を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、制御電極と浮遊電極との間の容量結合性を確保しつつ、隣り合う浮遊電極間容量を低減できる不揮発性半導体記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式断面図である。
【００１０】
本実施形態においては、シリコン基板にトレンチＴを形成することで、互いに離間して第１の方向ｘに並んだ複数の半導体層２が形成される。各々の半導体層２は、第１の方向ｘに対して略直交する第２の方向ｙ（図１においては紙面を貫く方向）に延在している。半導体層２の表層部には、第２の方向に離間して、ソース領域、ドレイン領域が形成されている。
【００１１】
半導体層２の上には、ゲート絶縁膜（トンネル絶縁膜）４が設けられ、このゲート絶縁膜４の上には浮遊電極５が設けられている。浮遊電極５は、例えば多結晶シリコンからなる。トレンチＴの内部には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層９が充填され、その素子分離絶縁層９の上面位置は、浮遊電極５の途中まで達する。第１の方向ｘにみて隣り合う半導体層２間およびゲート絶縁膜４間には、素子分離絶縁層９が介在されている。ゲート絶縁膜４及び素子分離絶縁層９は、例えば酸化シリコンからなる。
【００１２】
浮遊電極５の上には、第１の誘電体膜６が設けられている。第１の誘電体膜６は、比誘電率が５以上の誘電体からなり、例えば、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、ＺｎＯｘ、Ｔａ２Ｏ５、ＳｒＯ、Ｓｉ３Ｎ４、ＭｇＯ、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｂｉ２Ｏ３のいずれか１つ、あるいはこれらの複数を積層した複合膜を用いることができる。さらには、それら材料の少なくとも１つと、シリコン酸化膜との複合膜から、第１の誘電体膜６を構成してもよい。第１の誘電体膜６は、浮遊電極５の上面上にのみ設けられ、浮遊電極５の側面には設けられていない（接していない）。すなわち、第１の誘電体膜６は、段差のない平坦な膜となっている。第１の誘電体膜６の上には、制御電極１０の一部を構成する多結晶シリコン層８が設けられている。
【００１３】
浮遊電極５の側面において素子分離絶縁層９で覆われていない上部、第１の誘電体膜６の側面、および多結晶シリコン層８の側面には、第２の誘電体膜７が隣接して設けられている。第２の誘電体膜７は、第１の誘電体膜６よりも比誘電率の小さい例えば酸化シリコンからなる。
【００１４】
多結晶シリコン層８および第２の誘電体膜７を覆って、素子分離絶縁層９上に、例えば多結晶シリコンからなる制御電極１０が設けられている。制御電極１０は、多結晶シリコン層８と接合され、多結晶シリコン層８も制御電極の一部として機能する。
【００１５】
制御電極１０は、第２の方向（図１において紙面を貫く方向）に複数本が並列して設けられ、各々の制御電極１０は第１の方向ｘに延在している。第１の方向ｘにみて隣り合う浮遊電極５の側面の下部どうしの間には、素子分離絶縁層９が介在され、第１の方向ｘにみて隣り合う浮遊電極５の側面の上部どうしの間には、制御電極１０を第２の誘電体膜７で挟んだ構造体が介在されている。
【００１６】
浮遊電極５は、マトリクス状に配列された制御電極１０と半導体層２との交差部に位置する。浮遊電極５は、そのまわりを、素子分離絶縁層９、ゲート絶縁膜４、第１の誘電体膜６および第２の誘電体膜７で囲まれて、電気的にどこにも接続されていない。そのため、浮遊電極５に電子を電気的に注入もしくは放出した後で電源を切っても、浮遊電極５内の電子は浮遊電極５から漏れ出さないし、また新たに入ることもなく、すなわち不揮発性である。
【００１７】
以下、本実施形態の不揮発性半導体記憶装置について、比較例を参照しつつさらに詳細に説明する。  
図２は、本発明者が本発明に至る過程で検討した比較例に係る不揮発性半導体記憶装置の要部を模式的に表す斜視図である。ここで、図１に表される断面は、図２におけるＡ−Ａ断面に対応し、すなわち制御電極（ワード線）１０の延在方向（第１の方向ｘ）に沿って切断した断面を表す。  
図３は、図２に表される不揮発性半導体記憶装置における制御電極（ワード線）１０と、半導体層（アクティブ領域）２との配置関係を模式的に表す平面図である。  
図４は、図２におけるＡ−Ａ断面を表す。  
図５は、図２におけるＢ−Ｂ断面を表す。
【００１８】
本比較例においても、シリコン基板にトレンチＴを形成することで、互いに離間して第１の方向ｘに並んだ複数の半導体層２が形成される。各々の半導体層２は、第１の方向ｘに対して略直交する第２の方向ｙに延在している。トレンチＴは、素子分離絶縁層９で埋め込まれる。
【００１９】
半導体層２の上には、ゲート絶縁膜（トンネル絶縁膜）４を介して、浮遊電極５が設けられる。浮遊電極５の上、および第１の方向ｘにみて隣り合う浮遊電極５間には、誘電体膜２７を介して、制御電極１０が設けられている。
【００２０】
制御電極１０は、第２の方向ｙに複数本が並列して設けられ、各々の制御電極１０は、第１の方向ｘに延在している。浮遊電極５は、制御電極１０と半導体層２との交差部に位置し、そのまわりを、ゲート絶縁膜４、素子分離絶縁層９、誘電体膜２７で囲まれて、電気的にどこにも接続されていない。
【００２１】
このように構成される不揮発性半導体記憶装置において、素子の微細化が進んで、隣り合う浮遊電極間５の距離ａ（図４参照）が小さくなると、図６のグラフ図に表されるように、浮遊電極間容量が増大する。
【００２２】
図６において、横軸は素子間距離を、縦軸は浮遊電極間容量（２Ｃｆｇｘ＋２Ｃｆｇｙ＋４Ｃｆｇｘｙ）を表す。Ｃｆｇｘは、第１の方向ｘに隣り合う浮遊電極間容量を表し、Ｃｆｇｙは、第２の方向ｙに隣り合う浮遊電極間容量を表し、Ｃｆｇｘｙは、対角方向に隣り合う浮遊電極間容量を表す。
【００２３】
浮遊電極間容量の増大は、不揮発性半導体記憶装置の電気特性の劣化（例えば、しきい値電圧Ｖｔｈの変動）の要因となる。  
しきい値電圧Ｖｔｈの変動ΔＶｔｈは、  
ΔＶｔｈ＝｛（ΔＶ１＋ΔＶ２）Ｃｆｇｘ＋ΔＶ４Ｃｆｇｙ＋（ΔＶ３＋ΔＶ５）Ｃｆｇｘｙ｝／（Ｃｔｕｎ＋Ｃｏｎｏ＋２Ｃｆｇｘ＋２Ｃｆｇｙ＋４Ｃｆｇｘｙ）…（１）
と表される。  
ここで、ΔＶ１〜ΔＶ５は、図２に表される浮遊電極５ａの書込み終了後、各方向に隣接する浮遊電極に書き込みを行った際の、各隣接セルでのしきい値電圧Ｖｔｈの変動量を示す。浮遊電極５ａに相当するセルは、隣接するセルの書込み状態（Ｖｔｈ）の変動の影響を受けてＶｔｈ変動を起こす。
【００２４】
また、Ｃｔｕｎは、半導体層と浮遊電極との間の容量を表し、Ｃｏｎｏは、浮遊電極と制御電極との間の容量を表す。
【００２５】
（１）式より、浮遊電極間容量（２Ｃｆｇｘ＋２Ｃｆｇｙ＋４Ｃｆｇｘｙ）が変動すると、しきい値電圧Ｖｔｈも変動することが分かる。
【００２６】
図７は、浮遊電極間の容量カップリングを説明するための模式図である。  
図８は、一つのメモリセルに４値の論理データ（"０１"、"００"、"１０"、"１１"）を記憶させる場合の、しきい値電圧分布図である。
【００２７】
不揮発性半導体装置は、量子力学的トンネル現象により半導体層２から浮遊電極５に電子を注入することで浮遊電極５に電子を蓄積し、その浮遊電極５内に蓄積された電子の量によって、メモリセルトランジスタのしきい値電圧Ｖｔｈがシフトし、それによって論理データを記憶する。
【００２８】
図７（ａ）の状態から（ｂ）の状態へと書き込みが行われていく場合において、隣り合う浮遊電極５間の容量が大きくなると、例えば"１０"のデータを保持している浮遊電極５が隣の浮遊電極５の電荷の影響を受けて電位が変動することが起こり得る。これによって、データ"１０"を示すしきい値電圧分布Ｍ１が、しきい値電圧分布Ｍ２にシフトして、データ"００"を示すしきい値電圧分布との間隔がｍ１からｍ２に狭まり、デバイスの信頼性を低下させる要因となり得る。
【００２９】
また、書き込み電圧の低電圧化には、制御電極１０と浮遊電極５との間の容量結合性（カップリング比）を高めることが要求される。カップリング比＝Ｃｏｎｏ／（Ｃｔｕｎ＋Ｃｏｎｏ＋２Ｃｆｇｘ＋２Ｃｆｇｙ＋４Ｃｆｇｘｙ）であるため、浮遊電極間容量（２Ｃｆｇｘ＋２Ｃｆｇｙ＋４Ｃｆｇｘｙ）が増加すると、制御電極１０と浮遊電極５との間の高カップリング比の確保が困難になる。
【００３０】
制御電極１０と浮遊電極５との間の高カップリング比を確保する観点から、浮遊電極５と制御電極１０との間の誘電体膜としては、例えばＯＮＯ膜のような比較的比誘電率の高い膜が用いられてきた。そして、図４に表される比較例の構造では、隣り合う浮遊電極５間の素子分離絶縁層９上にも、そのＯＮＯ膜２７が形成されているため、浮遊電極間容量を増大させる要因になる。
【００３１】
また、誘電体膜２７として、より比誘電率が高い例えばアルミニウム（Ａｌ）やハフニウム（Ｈｆ）を含む膜を用いた場合には、図５に表されるように、例えばＲＩＥ(Reactive Ion Etching)で、制御電極（ワード線）１０を複数本に分割する際に、誘電膜２７を取り除くのが困難であり、特に図４に表されるように誘電膜２７が段差を覆うように形成されていると加工がより困難になる。
【００３２】
これに対して、図１に例示した本実施形態に係る不揮発性半導体記憶装置によれば、浮遊電極５直上には、比較的比誘電率の大きな第１の誘電体膜６を設けることで、浮遊電極５と制御電極１０との間の容量を確保しつつ、浮遊電極５の側面には、第１の誘電体膜６よりも比誘電率が小さな第２の誘電体膜７及び素子分離絶縁層９を設けることで、隣り合う浮遊電極５間容量を低減することができる。
【００３３】
また、隣り合う浮遊電極５間における素子分離絶縁層９上に、制御電極１０の一部が介在されているので、この制御電極１０によるシールド効果で、浮遊電極５間の容量結合による干渉の発生を抑制できる。また、浮遊電極５間容量を小さくすることで、制御電極１０と浮遊電極５との間の容量カップリング比を高めることができ、書き込み電圧の低電圧化も図れる。
【００３４】
すなわち、本実施形態によれば、浮遊電極５と制御電極１０との間の容量カップリング比を高めて書き込み電圧の低電圧化を図りつつ、浮遊電極５間容量に起因するしきい値電圧変動などの電気特性の劣化を抑えることができる。
【００３５】
また、図１に表した具体例においては、制御電極１０は、第２の誘電体膜７を介して浮遊電極５の両側の側面と対向している。そして、制御電極１０のこの対向部の下端１０Ａは、浮遊電極５の下端５Ａよりも上にある。このようにすると、制御電極１０と半導体層２とを遠ざけることができる。その結果として、制御電極１０と半導体層２との間のリークを抑制できる。
【００３６】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法の一例について説明する。図９〜図１３は、本実施形態に係る不揮発性半導体記憶装置の製造工程の要部を例示する工程断面図である。
【００３７】
まず、図９に表されるように、シリコン基板１上に、シリコン酸化膜１４、多結晶シリコン層１５、第１の誘電体膜６および多結晶シリコン層８を順次形成した後、多結晶シリコン層８上に、パターニングされたエッチングマスク１２を形成する。
【００３８】
そして、そのエッチングマスク１２をマスクとして、ＲＩＥ(Reactive Ion Etching)法により、多結晶シリコン層８、第１の誘電体膜６、多結晶シリコン層１５、シリコン酸化膜１４およびシリコン基板１をエッチングする。これにより、図１０に表されるように、トレンチＴによって、互いに離間された複数の構造体２０が得られる。各構造体２０は、下から順に、シリコンからなる半導体層２、酸化シリコンからなるゲート絶縁膜４、多結晶シリコンからなる浮遊電極５、酸化シリコンよりも比誘電率の大きな誘電体からなる第１の誘電体膜６、多結晶シリコン層８が積層された構造を有する。
【００３９】
次に、酸素ガス雰囲気中で加熱して、トレンチＴ内壁に数ナノメータのシリコン酸化膜（図示せず）を形成した後、例えばＨＤＰＣＶＤ（High Density plasma Chemical Vapor Deposition）法により、酸化シリコンからなる素子分離絶縁層９を、トレンチＴ内を埋め込むように全面に堆積する。この後、ＣＭＰ（Chemical Mechanical Polishing）法により、素子分離絶縁層９を平坦化して、窒素雰囲気中で加熱する。この後、多結晶シリコン層８上のエッチングマスク１２を除去して、図１１に表されるように、ＲＩＥ法により、素子分離絶縁層９を、浮遊電極５の途中までエッチバックする。
【００４０】
この後、図１２に表されるように、素子分離絶縁層９上から突出している浮遊電極５の一部、第１の誘電体膜６および多結晶シリコン層８を覆うように、第２の誘電体膜７を素子分離絶縁層９上に堆積した後、図１３に表されるように、ＲＩＥ法により、多結晶シリコン層８上の第２の誘電体膜７及び素子分離絶縁層９上の第２の誘電体膜７をエッチングする。これにより、素子分離絶縁層９上から突出している浮遊電極５の一部（上部）の側面、第１の誘電体膜６の側面および多結晶シリコン層８の側面にのみ第２の誘電体膜７が残される。この後、減圧ＣＶＤ法により、多結晶シリコンからなる制御電極１０を堆積して、図１に表される構造が得られる。
【００４１】
本実施形態では、図９及び図１０に関して前述したように、半導体層２となるシリコン基板１上に、ゲート絶縁膜４となるシリコン酸化膜１４、浮遊電極５となる多結晶シリコン層１５、第１の誘電体膜６を積層した上で、ＲＩＥ法により、素子分離のためのトレンチＴを形成している。すなわち、半導体層２、ゲート絶縁膜４、浮遊電極５を、第１の方向ｘ（制御電極１０もしくはワード線延在方向）に分離する工程のときに合わせて、浮遊電極５上で段差のない平坦な第１の誘電体膜６が得られる。したがって、第１の誘電体膜６として、比誘電率は高いが加工性に難がある例えばアルミニウム（Ａｌ）やハフニウム（Ｈｆ）を含む誘電体を用いても、第１の誘電体膜６は、段差がなく平坦な膜として形成されているため、制御電極（ワード線）１０を複数本に分割する加工の際に、図４に表されるように段差を覆うように形成された誘電体膜２７に比べて加工がしやすくなる。この結果、製造コストの低減が図れる。
【００４２】
また、図１２の状態からＲＩＥ法によるエッチバックを行うことで、素子分離絶縁層９上から突出した浮遊電極５、第１の誘電体膜６および多結晶シリコン層８の側面に第２の誘電体膜７を残しつつ、多結晶シリコン層８上の第２の誘電体膜７は除去するようにしているので、フォトリソグラフィ技術を用いる場合に比べて、加工に要する手間、時間およびコストを低減できる。
【００４３】
以下、本発明の他の実施形態について説明する。なお、前出したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００４４】
［第２の実施形態］
図１４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【００４５】
本実施形態では、第１の誘電体膜６上に、多結晶シリコン層８を設けていない。すなわち、図９において第１の誘電体膜６上に多結晶シリコン層８を形成せずに、図９〜図１１と同様の工程を行い、この後、図１５に表されるように、素子分離絶縁層９上から突出する浮遊電極５の一部および第１の誘電体膜６を覆うように第２の誘電体膜７を素子分離絶縁層９上に堆積する。この後、ＲＩＥ法により、第１の誘電体膜６上の第２の誘電体膜７及び素子分離絶縁層９上の第２の誘電体膜７をエッチングして、素子分離絶縁層９上から突出している浮遊電極５の一部と第１の誘電体膜６の側面にのみ第２の誘電体膜７を残す。この後、減圧ＣＶＤ法により、多結晶シリコンからなる制御電極１０を堆積して、図１４に表される構造が得られる。
【００４６】
本実施形態においても、浮遊電極５直上には、比較的比誘電率の大きな第１の誘電体膜６を設けることで、浮遊電極５と制御電極１０との間の容量を確保しつつ、浮遊電極５の側面には、第１の誘電体膜６より比誘電率が小さな第２の誘電体膜７及び素子分離絶縁層９を設けることで、隣り合う浮遊電極５間容量を低減することができる。
【００４７】
［第３の実施形態］
図１６は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【００４８】
本実施形態では、多結晶シリコン層８上の第２の誘電体膜７を、ＣＭＰ法により除去することで、素子分離絶縁層９上の全面に第２の誘電体膜７が残る構成となっている。
【００４９】
［第４の実施形態］
図１７は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【００５０】
本実施形態では、多結晶シリコン層８上の第２の誘電体膜７を、フォトリソグラフィ技術を用いて除去することで、素子分離絶縁層９上の全面に第２の誘電体膜７が残る構成となっている。
【００５１】
［第５の実施形態］
図１８は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【００５２】
本実施形態では、素子分離絶縁層９が、ゲート絶縁膜４よりも上方に突出せず、第２の誘電体膜７が、浮遊電極５の側面のすべてを覆っている。そして、制御電極１０の下端１０Ａは、浮遊電極５の下端５Ａと略同一の高さにある。この構造の場合、第１の実施形態に比べて、浮遊電極５間の制御電極１０によるシールド効果を高めることができる。つまり、隣接する浮遊電極５の間のカップリング容量をさらに低下することができる。
【００５３】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明はこの実施形態及びその具体例には限定されない。例えば、各部の材料や膜厚、サイズ、形成方法や、配置関係などについては、当業者が適宜選択したものも、本発明の要旨を含む限りにおいて本発明の範囲に包含される。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【図２】比較例に係る不揮発性半導体記憶装置の要部を模式的に表す斜視図である。
【図３】図２に表される不揮発性半導体記憶装置における制御電極（ワード線）と、半導体層（アクティブ領域）との配置関係を模式的に表す平面図である。
【図４】図２におけるＡ−Ａ断面図である。
【図５】図２におけるＢ−Ｂ断面図である。
【図６】素子間距離と浮遊電極間容量との関係を例示するグラフ図である。
【図７】浮遊電極間の容量カップリングを説明するための模式図である。
【図８】一つのメモリセルに４値の論理データ（"０１"、"００"、"１０"、"１１"）を記憶させる場合の、しきい値電圧分布図である。
【図９】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程の要部を例示する工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】図１２に続く工程断面図である。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【図１５】同第２の実施形態に係る不揮発性半導体記憶装置の製造工程の要部を例示する工程断面図である。
【図１６】本発明の第３の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【図１７】本発明の第４の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【図１８】本発明の第５の実施形態に係る不揮発性半導体記憶装置の要部断面構造を例示する模式図である。
【符号の説明】
【００５５】
２…半導体層、４…ゲート絶縁膜、５…浮遊電極、６…第１の誘電体膜、７…第２の誘電体膜、８…多結晶シリコン層、９…素子分離絶縁層、１０…制御電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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