(57)【要約】【課題】  本発明は、省電力かつ、電源電圧が変動しても回路耐圧以下でありメモリ内のデータが保持可能な電圧を供給できる電源回路を提供する。【解決手段】  スタンバイ時、ＰＭＯＳ２０２がＯＮし、基準電圧ＶＳと、電源電圧ＶＣＣに応じ分圧された電圧が、比較器２０６、２０７に印加され、比較器２０６、２０７による比較結果に応じて、ＰＭＯＳ２３１、ＮＭＯＳ２３２の組と、ＰＭＯＳ２３３、ＮＭＯＳ２３４の組と、ＰＭＯＳ２３５、ＮＭＯＳ２３６の組のいずれかがＯＮ状態となり、ＰＭＯＳ１２１〜１２３のいずれかが、電源電圧を降圧し内部電源線に供給する。【選択図】図４
2007102466.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を動作電圧に降圧して他回路に印加する電源回路であって、
複数の抵抗要素と、
動作開始指示を受け付け、複数の前記抵抗要素のうち前記電源電圧に応じた１以上の抵抗要素を用いて前記電源電圧を降圧し他回路に印加する切替手段と
を備えることを特徴とする電源回路。
【請求項２】
複数の前記抵抗要素のそれぞれは、他の抵抗要素とは異なる抵抗値を持ち、
前記切替手段は、前記電源電圧を降圧する場合に、前記電源電圧に応じた１以上の前記抵抗要素を介して電源と前記他回路とを電気的に接続し、当該接続した以外の抵抗要素を電気的に切断する
ことを特徴とする請求項１に記載の電源回路。
【請求項３】
電源と前記他回路とは、直列に接続された複数の前記抵抗要素を介して接続されており、
前記切替手段は、前記電源電圧を降圧する場合に、前記電源電圧に応じた１以上の前記抵抗要素以外の抵抗要素をバイパスする
ことを特徴とする請求項１に記載の電源回路。
【請求項４】
複数の前記抵抗要素のそれぞれは、他の抵抗要素とは異なる抵抗値を持ち、
前記切替手段は、前記電源電圧を降圧する場合に、複数の前記抵抗要素のうち前記電源電圧に応じた１の抵抗要素を用いて前記電源電圧を降圧する
ことを特徴とする請求項１に記載の電源回路。
【請求項５】
前記切替手段は、
前記動作開始指示を受け付けて接続状態となるスイッチ部と、
前記外部電源と接地間に、前記スイッチ部と共に直列に接続されている複数の抵抗素子と、
前記抵抗素子同士の接続点それぞれについて、当該接続点の電圧と、所定の基準電圧とを比較する比較部と、
前記各接続点について行われた比較結果全てに基づいて、複数の前記抵抗要素のうちの１つを選択する選択部と、
選択された抵抗要素を介して前記電源と前記他回路とを電気的に接続し、他の抵抗要素を電気的に切断する切替部と
を含むことを特徴とする請求項４に記載の電源回路。
【請求項６】
前記切替手段は、前記動作開始指示を、前記他回路がスタンバイ状態に入るときに受け付ける
ことを特徴とする請求項１に記載の電源回路。
【請求項７】
前記電源回路は、他の電源回路とスイッチを介して接続し、
前記動作開始指示からスタンバイ状態の期間に亘って前記スイッチが遮断状態となり、その他の期間は導通状態となる
ことを特徴とする請求項１に記載の電源回路。
【請求項８】
電源電圧を動作電圧に降圧し、当該動作電圧により内部回路が動作する半導体集積回路であって、
複数の抵抗要素と、
動作開始指示を受け付け、複数の前記抵抗要素のうち前記電源電圧に応じた１以上の抵抗要素を用いて前記電源電圧を降圧し前記内部回路に印加する切替手段と
を備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、簡易型の電源回路に関し、特にスタンバイ時の消費電力を低減する技術に関する。
【背景技術】
【０００２】
近年、携帯電話機などバッテリを電源とし携帯して使用される電子機器に関し、より長時間の稼働を実現するための低消費電力化が強く要望されている。
上記要望に対し、特許文献１には、通常動作時など全ての回路に通電する場合には、リファレンス回路を用いて安定的な電圧を供給できるレギュレータ回路を用い、スタンバイ動作のためメモリ内のデータ維持など最低限の回路に通電する場合には、簡易型電源回路を用いる技術が開示されている。
【０００３】
前記簡易型電源回路は、電源電圧を３個のトランジスタで降圧して内部電圧を生成する簡易な構成を備えており、通常動作時に用いる電源回路に比べ、生成される内部電圧の精度は劣るものの、通常動作時に使用するレギュレータ回路よりも接地に流れる電流が小さく、消費電力を下げることができる。降圧後の内部電圧は、拡散プロセスの制約からくる回路耐圧以下でありかつメモリ等がデータを保持しうる電圧以上である必要がある。
【特許文献１】特開２０００−１６３１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、簡易電源回路が、様々な電源電圧を持つ様々な携帯機器に組み込まれることを想定すると、当該簡易電源回路が降圧する電圧は予め決まっていることから、電源電圧に基づき所望の内部電圧を得られない場合が生じ得る。
上記の問題に鑑み、本発明は、電源電圧が変動する場合であっても、回路耐圧以下でありメモリ内のデータを保持できる電圧を供給できる電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、電源電圧を動作電圧に降圧して他回路に印加する電源回路であって、複数の抵抗要素と、動作開始指示を受け付け、複数の前記抵抗要素のうち前記電源電圧に応じた１以上の抵抗要素を用いて前記電源電圧を降圧し他回路に印加する切替手段とを備える。
【発明の効果】
【０００６】
本発明の電源回路は、上述の構成を備えることにより、電源電圧が様々な電圧値の電圧を供給する場合であっても、電源電圧に応じた１以上の抵抗要素によって、電源電圧から内部電圧を作り出し、回路耐圧以下でありメモリ内のデータを保持できる電圧を供給することができる。
また、複数の前記抵抗要素のそれぞれは、他の抵抗要素とは異なる抵抗値を持ち、前記切替手段は、前記電源電圧を降圧する場合に、前記電源電圧に応じた１以上の前記抵抗要素を介して電源と前記他回路とを電気的に接続し、当該接続した以外の抵抗要素を電気的に切断することとしてもよい。
【０００７】
また、電源と前記他回路とは、直列に接続された複数の前記抵抗要素を介して接続されており、前記切替手段は、前記電源電圧を降圧する場合に、前記電源電圧に応じた１以上の前記抵抗要素以外の抵抗要素をバイパスすることとしてもよい。
この構成によれば、電源電圧が様々な電圧値の電圧を供給する場合であっても、電源電圧に応じた１以上の抵抗要素によって、電源電圧から内部電圧を作り出し、回路耐圧以下でありメモリ内のデータを保持できる電圧を供給することができる。
【０００８】
また、複数の前記抵抗要素のそれぞれは、他の抵抗要素とは異なる抵抗値を持ち、前記切替手段は、前記電源電圧を降圧する場合に、複数の前記抵抗要素のうち前記電源電圧に応じた１の抵抗要素を用いて前記電源電圧を降圧することとしてもよい。
この構成によれば、電源電圧に応じた１の抵抗要素を選択するので、複数の抵抗要素を選択する場合に比べ、切替手段を簡易に構成することができる。
【０００９】
また、前記切替手段は、前記動作開始指示を受け付けて接続状態となるスイッチ部と、前記外部電源と接地間に、前記スイッチ部と共に直列に接続されている複数の抵抗素子と、前記抵抗素子同士の接続点それぞれについて、当該接続点の電圧と、所定の基準電圧とを比較する比較部と、前記各接続点について行われた比較結果全てに基づいて、複数の前記抵抗要素のうちの１つを選択する選択部と、
選択された抵抗要素を介して前記電源と前記他回路とを電気的に接続し、他の抵抗要素を電気的に切断する切替部とを含むこととしてもよい。
【００１０】
この構成によれば、基準電圧と、電源電圧を抵抗分割した各接続点の電圧とを比較し、その比較結果に基づいて、複数種類の抵抗値の異なるダイオードを自動的に選択することができる。
また、前記切替手段は、前記動作開始指示を、前記他回路がスタンバイ状態に入るときに受け付けることとしてもよい。
【００１１】
この構成によれば、スタンバイ動作時に、省電力化で、回路耐圧以下でありメモリ内のデータを保持できる電圧を供給することができる。
また、前記電源回路は、他の電源回路とスイッチを介して接続し、前記動作開始指示からスタンバイ状態の期間に亘って前記スイッチが遮断状態となり、その他の期間は導通状態となることとしてもよい。
【００１２】
この構成によれば、スタンバイ状態の期間には、省電力化で、回路耐圧以下でありメモリ内のデータを保持できる電圧を供給し、スタンバイ状態の期間以外には、他の電源回路により電圧を供給することができる。
本発明の半導体集積回路は、電源電圧を動作電圧に降圧し、当該動作電圧により内部回路が動作する半導体集積回路であって、複数の抵抗要素と、動作開始指示を受け付け、複数の前記抵抗要素のうち前記電源電圧に応じた１以上の抵抗要素を用いて前記電源電圧を降圧し前記内部回路に印加する切替手段とを備える。
【００１３】
この構成によれば、電源電圧が様々な電圧値の電圧を供給する場合であっても、電源電圧に応じた１以上の抵抗要素によって、電源電圧から内部電圧を作り出し、回路耐圧以下でありメモリ内のデータを保持できる電圧を供給することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体集積回路は、通常動作時に使用するための第１電源回路と、スタンバイ時に使用するための、第１電源回路に比べシステム電流が小さい第２電源回路とを備え、当該第２電源回路内の、並列に接続された抵抗値の異なる複数種類のダイオードのうち１のダイオードを選択的に使用するよう構成されており、スタンバイ状態に入った場合に、必要な内部電圧を得つつ、従来に比べ消費電流の低減を図るものである。
【００１５】
前記内部電圧は、０．２５μｍプロセスを用いた回路の耐圧を考慮し、かつ半導体集積回路内部のメモリデータを保持できる１．５Ｖ〜２．５Ｖの範囲内の電圧である。
１．第１実施形態
以下、本発明の第１実施形態について、図面に基づき説明する。
本発明の一実施形態に係る半導体集積回路１は、半導体集積回路であって、一例として図１に示すように、第１電源回路１０１、第２電源回路１０２、スイッチ１０３、内部回路１０４、メモリ１０５、内部電源線１０６とを含んで構成される。
【００１６】
第２電源回路１０２は、図１に示すように、Ｐ型のＭＯＳトランジスタであるＰＭＯＳ１２１、１２２、１２３、スイッチ１２４、１２５、１２６から構成され、直列に接続されたＰＭＯＳ１２１及びスイッチ１２４の組と、直列に接続されたＰＭＯＳ１２２及びスイッチ１２５の組と、直列に接続されたＰＭＯＳ１２３及びスイッチ１２６の組とが並列に接続されている。
【００１７】
第１外部電源２は、通常動作時に使用するための電源であり、第１電源回路１０１と接続されている。第２外部電源３は、スタンバイ時に使用するための電源であり、第２電源回路１０２と接続されている。
図１のΔＶは選択されたＰ型のＭＯＳトランジスタにおける電圧降下であり、ＩＤは、内部電源線からのリーク電流を示している。
ΔＶは、近似的に次式で表される。
【００１８】
2007102466.tif 000003
【００１９】
ここで、ＶＴは選択されたＰＭＯＳトランジスタのしきい値電圧であり、利得係数βは以下の式で表される。
β＝（Ｗ／Ｌ）・β０                        （２）
β０は次式で表される。
β０＝Ｃoxμ                                （３）
ここで、Ｗ、Ｌは選択されたＰＭＯＳトランジスタのゲート幅およびゲート長、Ｃoxはゲート酸化膜の容量、μはモビリティである。
【００２０】
本実施形態では、ＰＭＯＳ１２１についてはＷ＝１０μｍ、Ｌ＝１０μｍ、ＰＭＯＳ１２２についてはＷ＝２０μｍ、Ｌ＝２μｍ、ＰＭＯＳ１２３についてはＷ＝５００μｍ、Ｌ＝０．５μｍを使用している。
制御回路４は、制御線１３１を介してスイッチ１０３と接続し、制御線１３２を介してスイッチ１２４と接続し、制御線１３３を介してスイッチ１２５と接続し、制御線１３４を介してスイッチ１２６と接続しており、通常動作時には、スイッチ１０３を接続状態にし、スタンバイ動作時には、第２電源回路１０２が供給する電圧ＶＣＣに応じてスイッチ１２４〜スイッチ１２６のうちいずれかを選択する。
【００２１】
本実施形態では、制御回路４は、ＶＣＣが３．０５ボルト（以下、Ｖという。）以上３．２Ｖ未満の場合、スイッチ１２４を選択し、ＶＣＣが２．６１Ｖ以上３．０５Ｖ未満の場合、スイッチ１２５を選択し、ＶＣＣが２．５Ｖ以上２．６１Ｖ未満の場合、スイッチ１２６を選択することとする。
但し、第２電源回路１０２が供給する電圧ＶＣＣは、２．５Ｖ未満の電圧及び３．２Ｖより大きい電圧は供給しないものとする。
【００２２】
図２は、上記回路を用いて、ＶＣＣと、ΔＶ及び内部電圧（ＶＲＩＮＴ）との関係をシミュレーションした結果を示している。
ＩＤは、内部回路１０４、メモリ１０５の構成等の設計事項や、各デバイスの個体差等によって、変動する値であるので、代表値として、ＩＤが０μＡ、１μＡ、３μＡ、１２μＡの各場合についてシミュレーションを行っている。
【００２３】
例えば、ＶＣＣが２．５Ｖ〜２．６１ＶかつＩＤが０μＡの場合、ΔＶは０．７Ｖとなり、ＶＲＩＮＴは、１．８〜１．９１Ｖとなり、同様に、ＶＣＣが２．６１Ｖ〜３．０５ＶかつＩＤが１μＡの場合、ΔＶは０．７８Ｖとなり、ＶＲＩＮＴは、１．８３〜２．２７Ｖとなる。
以上説明したように、スイッチ１２４から１２６のいずれかを適切に選択すれば、半導体集積回路１の内部電源線１０６に掛かる内部電圧は、１．５Ｖ〜２．５Ｖの範囲内となる。
２．第２実施形態
第１実施形態においては、制御回路４が、制御線１３２、１３３、ｌ３４を用いて、スイッチ１２４から１２６のいずれかを選択することによって、第２電源回路１０２で並列に接続されているＰＭＯＳ１２１〜１２３のいずれかを内部電源線１０６と接続して、内部電圧を１．５Ｖ〜２．５Ｖの範囲としていた。
【００２４】
第２実施形態では、第２電源回路が、ＶＣＣに応じてＰＭＯＳ１２１〜１２３のいずれかを選択する点が第１実施形態と異なる。
以下、第１実施形態と異なる点を中心に、第２実施形態について説明する。
なお、第２実施形態において、第１実施形態における符号と同符号が付されている場合は、第１実施形態で説明したものと同じものである。
【００２５】
第２実施形態の半導体集積回路１１は、半導体集積回路であって、一例として図３に示すように、第１電源回路１０１、第２電源回路１１２、スイッチ１０３、内部回路１０４、メモリ１０５、内部電源線１０６とから構成される。
第２電源回路１１２は、図４に示すように、Ｐ型のＭＯＳトランジスタであるＰＭＯＳ１２１、１２２、１２３、スイッチ１２４、１２５、１２６から構成され、直列に接続されたＰＭＯＳ１２１及びスイッチ１２４の組と、直列に接続されたＰＭＯＳ１２２及びスイッチ１２５の組と、直列に接続されたＰＭＯＳ１２３及びスイッチ１２６の組とが並列に接続されている。
【００２６】
第１外部電源２は、第１電源回路１０１と接続され、第２外部電源３は、第２電源回路１１２と接続されている。
制御回路１４は、スタンバイ制御信号ＳＴＢ０を伝送する制御線１４１と、比較回路動作制御信号ＮＬＡＴＣＨを伝送する制御線１４２とを介して第２電源回路１１２と接続している。
【００２７】
制御回路１４は、ＳＴＢ０が、スタンバイ状態の間はＨｉｇｈとなり、通常状態の間Ｌｏｗとなるよう制御し、また、ＮＬＡＴＣＨが、スタンバイ状態に入る直前に所定期間のみＨｉｇｈとなるよう制御する。
第２電源回路１１２は、ＳＴＢ０がＨｉｇｈになった場合に、ＶＣＣに応じてＰＭＯＳ１２１〜ＰＭＯＳ１２３のいずれかを選択し、適切な内部電圧を供給する。
【００２８】
第２電源回路１１２は、図４に示すように、ＰＭＯＳ１２１〜１２３、ＩＶ２０１、ＰＭＯＳ２０２、抵抗２０３〜２０５、比較器２０６、２０７、ラッチ回路２０８、２０９、ＩＶ２１０、ＰＭＯＳ２１１、ＮＡＮＤ２２１〜２２３，ＩＶ２２４〜２２６、ＰＭＯＳ２３１、２３３、２３５、ＮＭＯＳ２３２、２３４、２３６、ＰＭＯＳ２３７から構成される。
【００２９】
ＰＭＯＳ２０２は、ＮＬＡＴＣＨがＨｉｇｈになった場合に、インバータ（以下、ＩＶという。）２０１により反転されたＬｏｗ信号をゲートに受け付けて導通する。
このとき、外部電圧ＶＣＣが３個の抵抗２０３、２０４、２０５によって分圧される。
抵抗２０３〜２０５の抵抗値は、抵抗２０３と２０４との接続線上の点ｔ１の電位が外部電圧ＶＣＣの６９％になり、抵抗２０４と２０５との接続線上の点ｔ２の電位が外部電圧ＶＣＣの５９％になるよう、予め定められている。
【００３０】
ＰＭＯＳ２１１は、ＳＴＢ０がＨｉｇｈになった場合に、ＩＶ２１０により反転されたＬｏｗ信号をゲートに受け付けて導通する。このとき、ＰＭＯＳ１２１〜１２３が、第２外部電源３と接続されることとなる。
比較器２０６の非反転入力端子は接続点ｔ１が接続され、反転入力端子は内部電源線とが接続されており、比較器２０７の非反転入力端子は接続点ｔ２が接続され、反転入力端子は内部電源線と接続されている。
【００３１】
ラッチ回路２０８は、比較器２０６の出力信号を入力として受け付けて、スタンバイ制御信号ＳＴＢ０がＬｏｗからＨｉｇｈに変化するタイミングでラッチし、出力端子から信号ＬＡを出力し、反転出力端子から信号ＬＡＮを出力する。
ラッチ回路２０９は、比較器２０７の出力信号を入力として受け付けて、ＳＴＢ０がＬｏｗからＨｉｇｈに変化するタイミングでラッチし、出力端子から信号ＬＢを出力し、反転出力端子から信号ＬＢＮを出力する。
【００３２】
ＮＡＮＤ回路２２１は、ＳＴＢ０とＬＢとを入力として受け付け、ＳＴＢ０とＬＢとのＮＡＮＤ信号である信号Ｓ０を出力し、ＮＡＮＤ回路２２２は、ＳＴＢ０とＬＡとＬＢＮとを入力として受け付け、ＳＴＢ０とＬＡとＬＢＮとのＮＡＮＤ信号である信号Ｓ１を出力し、ＮＡＮＤ回路２２３は、ＳＴＢ０とＬＡＮとを入力として受け付け、ＳＴＢ０とＬＡＮとＮＡＮＤ信号である信号Ｓ２を出力する。
【００３３】
ＰＭＯＳ２３１は、図４に示すように、ＰＭＯＳ１２１と接続し、ＰＭＯＳ２３３は、ＰＭＯＳ１２２と接続し、ＰＭＯＳ２３５は、ＰＭＯＳ１２３と接続する。
Ｎ型ＭＯＳトランジスタであるＮＭＯＳ２３２は、図４に示すように、ＰＭＯＳ１２１と接続し、ＮＭＯＳ２３４は、ＰＭＯＳ１２２と接続し、ＮＭＯＳ２３６は、ＰＭＯＳ１２３と接続する。
【００３４】
ＰＭＯＳ２３１のゲートは、信号Ｓ０を入力として受け付け、Ｎ型ＭＯＳトランジスタであるＮＭＯＳ２３２のゲートは、ＩＶ２２４による信号Ｓ０の反転信号を入力として受け付ける。
ＰＭＯＳ２３３のゲートは、信号Ｓ１を入力として受け付け、Ｎ型ＭＯＳトランジスタであるＮＭＯＳ２３４のゲートは、ＩＶ２２５による信号Ｓ１の反転信号を入力として受け付ける。
【００３５】
ＰＭＯＳ２３５のゲートは、信号Ｓ２を入力として受け付け、Ｎ型ＭＯＳトランジスタであるＮＭＯＳ２３６のゲートは、ＩＶ２２６による信号Ｓ２の反転信号を入力として受け付ける。
ＰＭＯＳ２３７は、ＳＴＢ０がＬｏｗになった場合にＯＮし、第１電源回路１０１が供給する電圧ＶＳが内部電源線に供給される。ここで、第１電源回路からの出力線の電圧ＶＳは１．８Ｖであり、外部電圧ＶＣＣは２．５〜３．２Ｖの値を取るものとする。
【００３６】
次に、制御回路１４について説明する。
制御回路１４は、スタンバイ状態に移行するための制御用信号であるＮＬＡＴＣＨ、ＳＴＢ０を生成する回路である。
制御回路１４は、図５に示すように、Ｄ型フリップフロップであるＤＦＦ３０１、ＤＦＦ３０２、ＤＦＦ３０３、ＮＡＮＤ回路であるＮＡＮＤ３０４、ＡＮＤ回路であるＡＮＤ３０５、ＡＮＤ３０６、ＩＶ３０７、ＩＶ３０８及び信号発生回路３１０とから構成される。
【００３７】
信号発生回路３１０は、スタンバイ命令信号ＳＴＢ、レジスタ書き込み更新信号ＳＴＢＲ、リセット信号ＮＲＳＴ、システムクロック信号ＳＣＬＫを出力する。
信号発生回路３１０は、スタンバイ状態に入る場合に、ＳＴＢをＳＣＬＫの３クロック分Ｈｉｇｈにし、次いで、ＳＴＢがＨｉｇｈになっている間にＳＴＢＲをＨｉｇｈにし、ＳＴＢＲを３クロック分Ｈｉｇｈにする。
【００３８】
スタンバイ状態から通常動作に復帰する場合には、信号発生回路３１０は、ＳＴＢをＳＣＬＫの３クロック分Ｌｏｗにし、次いで、ＳＴＢがＬｏｗになっている間にＳＴＢＲをＨｉｇｈにし、ＳＴＢＲを３クロック分Ｈｉｇｈにする。
ＤＦＦ３０１のデータ入力端子Ｄは入力として、スタンバイ制御信号ＳＴＢを受け付け、ＤＦＦ３０１のクロック端子は入力としてレジスタ書き込み更新信号ＳＴＢＲを受け付け、ＤＦＦ３０１のリセット端子Ｒは入力としてリセット信号ＮＲＳＴを受け付け、データ出力端子Ｑから信号Ｑ０を出力する。
【００３９】
ＤＦＦ３０２のデータ入力端子Ｄは入力として、Ｑ０を受け付け、ＤＦＦ３０２のクロック端子は入力としてＡＮＤ３０６が出力する信号ＣＬＫを受け付け、ＤＦＦ３０２のリセット端子Ｒは入力としてＮＲＳＴを受け付け、データ出力端子Ｑから信号Ｑ１を出力する。
ＤＦＦ３０３のデータ入力端子Ｄは入力として、ＤＦＦ３０２のデータ出力端子Ｑが出力する信号Ｑ１を受け付け、ＤＦＦ３０３のクロック端子は入力としてＣＬＫを受け付け、ＤＦＦ３０３のリセット端子Ｒは入力としてＮＲＳＴを受け付け、データ出力端子Ｑから信号Ｑ２を出力する。
【００４０】
ＮＡＮＤ３０４は、２入力としてＱ２と、Ｑ０とを受け付け、２入力のＮＡＮＤである信号Ｑ３を出力する。
ＩＶ３０８は、Ｑ３を反転した信号であるＳＴＢ０を出力する。
ＡＮＤ３０６は、２入力として、ＳＣＬＫと、Ｑ３とを受け付け、２入力のＡＮＤであるＣＬＫを出力する。
【００４１】
ＡＮＤ３０５は、２入力として、Ｑ２がＩＶ３０７により反転された信号であるＱ４と、Ｑ１とを受け付け、２入力のＡＮＤであるＮＬＡＴＣＨを出力する。
図６は、制御回路１４における各制御信号についてのタイミングチャートである。
ＳＣＬＫは、システムクロックである。
制御回路１４は、図６に示す、あるシステムクロックの立ち上がりエッジＴ１において、システムがスタンバイ状態に入るものと判定し、ＳＴＢをＨｉｇｈ状態にする。
【００４２】
制御回路１４は、ＳＴＢのＨｉｇｈ状態が安定した後、タイミングＴ２において、ＳＴＢＲをＨｉｇｈ状態とする。Ｔ２は、ＳＣＬＫの立ち上がりエッジに同期したタイミングである必要はない。
Ｔ２において、ＳＴＢＲがＨｉｇｈとなることにより、ＤＦＦ３０１は、ＳＴＢＲの立ち上がりに同期してＳＴＢの出力を取り込み内部状態を更新し、その出力ＱにＱ０としてＳＴＢＲの状態であるＨｉｇｈ信号を出力する。
【００４３】
Ｔ３において、ＤＦＦ３０２は、ＳＣＬＫの立ち上がりに同期してＱ０を取り込んで内部状態を更新し、Ｑ０と同じＨｉｇｈ信号を、Ｑ１として出力する。
Ｑ１がＨｉｇｈになると、ＡＮＤ３０５の出力であるＮＬＡＴＣＨがＨｉｇｈになる。
Ｔ３とＴ４との間に、制御回路１４は、ＳＴＢをＬｏｗ状態にする。
Ｔ４において、ＤＦＦ３０３は、ＳＣＬＫの立ち上がりに同期してＱ１を取り込んで内部状態を更新し、Ｑ１と同じＨｉｇｈ信号を、Ｑ２として出力する。
【００４４】
Ｑ２がＨｉｇｈになると、ＡＮＤ３０５は、ＩＶ３０７に反転されたＱ２であるＬｏｗ信号のＱ４と、Ｑ１とを受け付け、Ｑ４とＱ１のＡＮＤであるＬｏｗ信号をＮＬＡＴＣＨとして出力する。また、
Ｑ２がＨｉｇｈになると、ＮＡＮＤ３０４は、Ｑ０とＱ２を受け付け、Ｑ０とＱ２のＮＡＮＤであるＬｏｗ信号をＱ３として出力し、ＩＶ３０８は、Ｑ３を反転させたＨｉｇｈ信号をＳＴＢ０として出力する。
【００４５】
ＳＴＢ０は、システムがスタンバイ状態となっているスタンバイ期間中、Ｈｉｇｈ状態となっている。
制御回路１４は、あるシステムクロックの立ち上がりエッジＴ１１において、システムがスタンバイ状態から通常動作状態に入るものと判定し、ＳＴＢをＬｏｗ状態にする。
制御回路１４は、ＳＴＢのＬｏｗ状態が安定した後、タイミングＴ１２において、ＳＴＢＲをＨｉｇｈ状態とする。
【００４６】
Ｔ１２において、ＳＴＢＲがＨｉｇｈとなることにより、ＤＦＦ３０１は、ＳＴＢＲの立ち上がりに同期してＳＴＢの出力を取り込み内部状態を更新し、その出力ＱにＱ０としてＳＴＢの状態であるＬｏｗ信号を出力する。
Ｑ０がＬｏｗになると、ＡＮＤ３０４の出力であるＱ３は、Ｈｉｇｈとなり、ＩＶ３０８は、Ｑ３を反転させたＬｏｗ信号を、ＳＴＢ０として出力する。
【００４７】
Ｔ１３において、ＤＦＦ３０２は、ＳＣＬＫの立ち上がりに同期してＱ０を取り込んで内部状態を更新し、Ｑ０と同じＬｏｗ信号を、Ｑ１として出力する。
Ｔ１４において、ＤＦＦ３０３は、ＳＣＬＫの立ち上がりに同期してＱ１を取り込んで内部状態を更新し、Ｑ１と同じＬｏｗ信号を、Ｑ２として出力する。
＜動作＞
図７は、第２実施形態における半導体集積回路１１のスタンバイ動作中の信号状態をまとめた表である。
【００４８】
半導体集積回路１１は、スタンバイ状態となったとき、外部電圧ＶＣＣが（ａ）２．５〜２．６１Ｖのとき、（ｂ）２．６１〜３．０５Ｖのとき、（ｃ）３．０５〜３．２Ｖのときのそれぞれの場合に、適切なΔＶ及びＶＲＩＮＴを得る。
（ａ）ＶＣＣが２．５〜２．６１Ｖのとき
外部電圧ＶＣＣが２．５〜２．６１Ｖにあるとき、接続点ｔ１、ｔ２の電位はそれぞれ１．７２５〜１．８Ｖ、１．４７５〜１．５４Ｖとなり、ラッチ回路２０８の出力であるＬＡ、ＬＡＮはそれぞれＬｏｗ、Ｈｉｇｈ、ラッチ回路２０９の出力であるＬＢ、ＬＢＮはそれぞれＬｏｗ、Ｈｉｇｈとなる。
したがって、ＮＡＮＤ２２１〜２２３の出力Ｓ０〜Ｓ２はそれぞれＨｉｇｈ、Ｈｉｇｈ、Ｌｏｗとなり、ＭＯＳスイッチＰＭＯＳ２３１／ＮＭＯＳ２３２は、ＯＦＦとなり、ＰＭＯＳ２３３／ＮＭＯＳ２３４は、ＯＦＦとなり、ＰＭＯＳ２３５／ＮＭＯＳ２３６はＯＮとなる。
【００４９】
ここで、ＰＭＯＳトランジスタＰＭＯＳ１２３のゲート幅Ｗは５００μｍ、ゲート長Ｌは０．５μｍであるので、今β０＝３３μＡ／Ｖ2、ＶＴ＝０．７Ｖとすると上述の（１）、（２）、（３）式より、リーク電流ＩＤが０μＡ、１μＡ、３μＡ、１２μＡのそれぞれのとき、図７に示すように内部電源線ＶＲＩＮＴの電圧はそれぞれ１．８〜１．９１Ｖ、１．８〜１．９１Ｖ、１．７９〜１．９０Ｖ、１．７７〜１．８８Ｖとなる。
（ｂ）ＶＣＣが２．６１〜３．０５Ｖのとき
外部電圧ＶＣＣが２．６１〜３．０５Ｖにあるとき、接続点ｔ１、ｔ２の電位はそれぞれ１．８〜２．１０５Ｖ、１．５４〜１．８Ｖとなり、ラッチ回路２０８の出力であるＬＡ、ＬＡＮはそれぞれＨｉｇｈ、Ｌｏｗ、ラッチ回路２０９の出力であるＬＢ、ＬＢＮはそれぞれＬｏｗ、Ｈｉｇｈとなる。
【００５０】
したがって、ＮＡＮＤ２２１〜２２３の出力Ｓ０〜Ｓ２はそれぞれＨｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなり、ＭＯＳスイッチＰＭＯＳ２３１／ＮＭＯＳ２３２はＯＦＦし、ＰＭＯＳ２３３／ＮＭＯＳ２３４はＯＮとなり、ＰＭＯＳ２３５／ＮＭＯＳ２３６はＯＦＦとなる。
ＰＭＯＳトランジスタＰＭＯＳ１２２のゲート幅Ｗは２０μｍ、ゲート長Ｌは２μｍであるので、リーク電流ＩＤが０μＡ、１μＡ、３μＡ、１２μＡのそれぞれのとき、図７に示すように内部電源線ＶＲＩＮＴの電圧はそれぞれ１．９１〜２．３５Ｖ、１．８３〜２．２７Ｖ、１．７８〜２．２２Ｖ、１．６４〜２．０８Ｖとなる。
（ｃ）ＶＣＣが３．０５〜３．２Ｖのとき
外部電圧ＶＣＣが３．０５〜３．２Ｖにあるとき、接続点ｔ１、ｔ２の電位はそれぞれ２．１０５〜２．２０８Ｖ、１．８〜１．８８８Ｖとなり、ラッチ回路２０８の出力であるＬＡ、ＬＡＮはそれぞれＨｉｇｈ、Ｌｏｗ、ラッチ回路２０９の出力であるＬＢ、ＬＢＮはそれぞれＨｉｇｈ、Ｌｏｗとなる。
【００５１】
したがって、ＮＡＮＤ回路２２１〜２２３の出力Ｓ０〜Ｓ２はそれぞれＬｏｗ、Ｈｉｇｈ、Ｈｉｇｈとなり、ＭＯＳスイッチＰＭＯＳ２３１／ＮＭＯＳ２３２はＯＮし、ＰＭＯＳ２３３／ＮＭＯＳ２３４はＯＦＦし、ＰＭＯＳ２３５／ＮＭＯＳ２３６はＯＦＦとなる。
ＰＭＯＳトランジスタＰＭＯＳ１２１のゲート幅Ｗは１０μｍ、ゲート長Ｌは１０μｍであるので、リーク電流ＩＤが０μＡ、１μＡ、３μＡ、１２μＡのそれぞれのとき、内部電源線ＶＲＩＮＴの電圧はそれぞれ２．３５〜２．５Ｖ、２．０９〜２．２５Ｖ、１．９２〜２．０７Ｖ、１．５〜１．６５Ｖとなる。
【００５２】
以上のように、外部電圧ＶＣＣの値が２．５〜３．２Ｖでリーク電流ＩＤが１２μＡ以下のとき、ＶＣＣの値に応じて、抵抗要素であるダイオード接続したＰＭＯＳトランジスタＰＭＯＳ１２１〜ＰＭＯＳ１２３を選択し、内部電圧１．５〜２．５Ｖを得ることができた。
３．変形例
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）  上記実施形態においては、第１外部電源２と第２外部電源３とを用いる例で説明してきたが、第１外部電源２と第２外部電源３との双方の電源を用いる必要はなく、同じ電源（例えば、第１外部電源２）を、第１電源回路１０１と、第２電源回路１０２とに接続する構成としてもよい。
（２）  実施形態２において、比較回路動作信号ＮＬＡＴＣＨのパルス幅はシステムクロックＳＣＬＫの１周期分としたが、これに限らない。例えば、ＤＦＦ３０３の出力とその出力の反転遅延した信号とを利用してＮＬＡＴＣＨのパルス幅を短くして使用することとしてもよい。
（３）  実施形態２においては、ＶＣＣの範囲を（ａ）〜（ｃ）の３つの範囲に分けて、スタンバイ状態となったとき、外部電圧ＶＣＣが（ａ）２．５〜２．６１Ｖのとき、（ｂ）２．６１〜３．０５Ｖのとき、（ｃ）３．０５〜３．２Ｖのときの３つの範囲のそれぞれの場合に、適切なΔＶ及びＶＲＩＮＴを得るための回路を示したが、実施形態２の回路を拡張することにより、ＶＣＣの範囲を４つに細分化し、各範囲において、適切なΔＶ及びＶＲＩＮＴを得るようにすることもできる。また、ＶＣＣを５つ以上の範囲に細分化する場合であっても同様であるし、細分化後の各範囲は、実施形態に示したもの以外であってもよい。
【００５３】
以下に、ＶＣＣの範囲を４つに細分化する例について、説明する。
図８は、本変形例の一実施形態である第２電源回路４００の構成を示すブロック図である。
比較回路動作制御信号ＮＬＡＴＣＨおよびスタンバイ制御信号ＳＴＢOは、上述した実施形態２で用いた制御回路１４により生成される。
【００５４】
第２電源回路４００においては、図８に示すように、外部電圧ＶＣＣが４個の抵抗２０３、２０４、２０５、４０１によって分圧され、各抵抗間の３個の接続点ｔ１、ｔ２、ｔ３の電位はそれぞれＶＣＣの６６％、６２％、５８％になるよう設定されている。
比較器２０６の非反転入力端子は接続点ｔ１と接続され、反転入力端子は、内部電源線と接続されており、比較器２０７の非反転入力端子は接続点ｔ２と接続され、反転入力端子は、内部電源線と接続されており、比較器４０２の非反転入力端子は接続点ｔ３と接続され、反転入力端子は、内部電源線と接続されている。
【００５５】
ラッチ回路２０８は、入力として、比較器２０６の出力を受け付け、出力端子から信号ＬＡを出力し、反転出力端子から信号ＬＡＮを出力し、ラッチ回路２０９は、入力として、比較器２０７の出力を受け付け、出力端子から信号ＬＢを出力し、反転出力端子から信号ＬＢＮを出力し、ラッチ回路４０３は、入力として、比較器４０２の出力を受け付け、出力端子から信号ＬＣを出力し、反転出力端子から信号ＬＣＮを出力する。
【００５６】
図９は、本変形例における第２電源回路４００のスタンバイ状態における信号状態をまとめた表である。
外部電圧ＶＣＣが２．５〜２．７２Ｖにあるとき、実施形態２と同様に、ＮＡＮＤ２２１〜２２３、ＮＡＮＤ４０７の出力Ｓ０〜Ｓ３が、それぞれＨｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈ、Ｌｏｗとなり、ＭＯＳスイッチＰＭＯＳ２３１／ＮＭＯＳ２３２がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ２３３／ＮＭＯＳ２３４がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ２３５／ＮＭＯＳ２３６がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ４０５／ＮＭＯＳ４０６がＯＮとなる。
【００５７】
以上のようにしてＰＭＯＳトランジスタＰＭＯＳ４０４が選択される。
外部電圧ＶＣＣが２．７２〜２．９Ｖにあるとき、実施形態２と同様に、ＮＡＮＤ２２１〜２２３、ＮＡＮＤ４０７の出力Ｓ０〜Ｓ３が、それぞれＨｉｇｈ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなり、ＭＯＳスイッチＰＭＯＳ２３１／ＮＭＯＳ２３２がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ２３３／ＮＭＯＳ２３４がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ２３５／ＮＭＯＳ２３６がＯＮとなり、ＭＯＳスイッチＰＭＯＳ４０５／ＮＭＯＳ４０６がＯＦＦとなる。
【００５８】
以上のようにしてＰＭＯＳトランジスタＰＭＯＳ１２３が選択される。
外部電圧ＶＣＣが２．９〜３．１１Ｖにあるとき、実施形態２と同様に、ＮＡＮＤ２２１〜２２３、ＮＡＮＤ４０７の出力Ｓ０〜Ｓ３が、それぞれＨｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈとなり、ＭＯＳスイッチＰＭＯＳ２３１／ＮＭＯＳ２３２がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ２３３／ＮＭＯＳ２３４がＯＮとなり、ＭＯＳスイッチＰＭＯＳ２３５／ＮＭＯＳ２３６がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ４０５／ＮＭＯＳ４０６がＯＦＦとなる。
【００５９】
以上のようにしてＰＭＯＳトランジスタＰＭＯＳ１２２が選択される。
また、外部電圧ＶＣＣが３．１１〜３．２Ｖにあるとき、実施形態２と同様に、ＮＡＮＤ２２１〜２２３、ＮＡＮＤ４０７の出力Ｓ０〜Ｓ３が、それぞれＬｏｗ、Ｈｉｇｈ、Ｈｉｇｈ、Ｈｉｇｈとなり、ＭＯＳスイッチＰＭＯＳ２３１／ＮＭＯＳ２３２がＯＮとなり、ＭＯＳスイッチＰＭＯＳ２３３／ＮＭＯＳ２３４がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ２３５／ＮＭＯＳ２３６がＯＦＦとなり、ＭＯＳスイッチＰＭＯＳ４０５／ＮＭＯＳ４０６がＯＦＦとなる。
【００６０】
以上のようにしてＰＭＯＳトランジスタＰＭＯＳ１２１が選択される。
ここで、ＰＭＯＳトランジスタＰＭＯＳ１２１、１２２、１２３、４０４のＷ／Ｌを適当に選択すればリーク電流ＩＤが０μＡ〜１２μＡのとき、内部電源線ＶＲＩＮＴの電圧を目標の電圧である１．５〜２．５Ｖにすることができる。
また、選択できる抵抗要素の数を３および４としたが、同様の考え方で、選択できる抵抗要素の数をさらに増加させ、外部電圧に対してよりきめの細かい対応をしてもよい。
（４）  第２電源回路を、一例として図１０に示すような構成としてもよい。
【００６１】
本変形例では、図１０に示すように、半導体チップ内に電源回路５００を、外部電源と内部電源線との間に４個のダイオード接続したＰ型のＭＯＳトランジスタ（以下、ＰＭＯＳという。）１２１、１２２、１２３、４０４を並列に連結し、それぞれのＭＯＳトランジスタのドレインと内部電源線の間に複数のスイッチを接続し、また、内部電源線を第２電源回路１の外で第１電源回路とＰ型ＭＯＳトランジスタＰＭＯＳ２３７を介して接続するよう作りこんでおく。
【００６２】
実使用の際には、外部電源電圧の値に応じてアルミニウムの配線パターンまたはコンタクトのフォトマスク１枚の変更によりＳ０〜Ｓ３のいずれか１つをＧＮＤに接続し、ＸＳ０〜ＸＳ３のいずれか１つをＶＣＣに固定するか、或いは図示しないレジスタ Ｌ１、Ｌ２を用意しておき、制御回路５０１が、ホストからの書き込みで決まる設定値ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４に応じてＳ０〜S３／ＸＳ０〜ＸＳ３のいずれか１つがＧＮＤ他はＶＣＣに接続されるようにして、最適なダイオードを選択する手段としている。
（５）上述の変形例（４）において、ＰＭＯＳ１２１、１２２、１２３、４０４のうち、１のＰＭＯＳを選択することとしていたが、２以上の複数のＰＭＯＳを選出することとしてもよい。これにより、選出された複数のＰＭＯＳの合成抵抗値により、電源電圧から降圧した後の内部電圧を決定することができる。よって、１のＰＭＯＳを選出する場合に比べて、実装するＰＭＯＳの数を減らすことができる。
【００６３】
また、上述の変形例（４）に限らず、他の実施形態、変形例においても同様に、１のＰＭＯＳを選出するのに代えて複数のＰＭＯＳを選出するように、装置を構成することととしてもよい。
（６）上述の実施形態、変形例において、ＰＭＯＳ１２１、１２２、１２３等の抵抗要素を並列に接続する例について説明したが、これに限らない。
【００６４】
例えば、図１１に示すように、電源回路６００は、抵抗要素であるＰＭＯＳ６０１、６０２、６０３を直列に接続することとしてもよい。
ＰＭＯＳ６０１、６０２、６０３のそれぞれには、図１１に示すようにバイパス用のスイッチ６０４、６０５、６０６を設ける。
制御回路が、スイッチ６０４、６０５、６０６に入力する制御用の信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３を制御することにより、ＰＭＯＳ６０１、６０２、６０３のそれぞれをバイパスするか否かを決定する。
【００６５】
電源回路６００における、電源電圧ＶＣＣの電圧降下値は、スイッチ６０４、６０５、６０６によりバイパスされないＰＭＯＳによる電圧降下値の和により定まる。
（７）  上述の実施形態、変形例では、外部電圧を降下する抵抗要素として、ダイオード接続したＭＯＳトランジスタを用いたが、これに限らず、抵抗、ＰＮダイオードを用いてもよい。これにより、ＭＯＳトランジスタを用いた場合と同様な効果が得られる。
（８）  上記の各装置は、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレイユニット、キーボード、マウスなどから構成されるコンピュータシステムである。前記ＲＡＭ又は前記ハードディスクユニットには、コンピュータプログラムが記憶されている。前記マイクロプロセッサが、前記コンピュータプログラムに従って動作することにより、各装置は、その機能を達成する。ここで、コンピュータプログラムは、所定の機能を達成するために、コンピュータに対する指令を示す命令コードが複数個組み合わされて構成されたものである。
（９）  上記の各装置を構成する構成要素の一部又は全部は、１個のシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）から構成されているとしてもよい。システムＬＳＩは、複数の構成部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどを含んで構成されるコンピュータシステムである。前記ＲＡＭには、コンピュータプログラムが記憶されている。前記マイクロプロセッサが、前記コンピュータプログラムに従って動作することにより、システムＬＳＩは、その機能を達成する。
（１０）  上記の各装置を構成する構成要素の一部又は全部は、各装置に脱着可能なＩＣカード又は単体のモジュールから構成されているとしてもよい。前記ＩＣカード又は前記モジュールは、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、などから構成されるコンピュータシステムである。前記ＩＣカード又は前記モジュールは、上記の超多機能ＬＳＩを含むとしてもよい。マイクロプロセッサが、コンピュータプログラムに従って動作することにより、前記ＩＣカード又は前記モジュールは、その機能を達成する。このＩＣカード又はこのモジュールは、耐タンパ性を有するとしてもよい。
（１１）  本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
【００６６】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【００６７】
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク、データ放送等を経由して伝送するものとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
【００６８】
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
（１２）  上記実施の形態及び上記変形例をそれぞれ組み合わせるとしてもよい。
４．まとめ
以上のように本発明は、スタンバイ時に、比較的に大きなシステム電流が流れる第１電源回路を停止・遮断し、複数の抵抗値の異なる抵抗要素を選択する簡易な第２電源回路を用いることにより、外部電圧に電圧変動幅がある場合でも、内部電圧を、内部回路中のメモリ機能を保持しつつ、拡散プロセスの制約からくる回路耐圧以下にすることができ、消費電流を低減化することができる。
【産業上の利用可能性】
【００６９】
本発明の半導体集積回路は、スタンバイ時の消費電力を低減するものであり、低消費電力が要求される携帯用の電子機器等に用いられ、半導体を扱う産業又は前記電子装置を扱う産業において製造、販売等がなされる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態に係る半導体集積回路の構成を示す回路図である。
【図２】半導体集積回路における、ＶＣＣと、ΔＶ及びＶＲＩＮＴとの関係についてのシミュレーション結果を示す図である。
【図３】第２実施形態に係る半導体集積回路の構成を示す回路図である。
【図４】第２実施形態に係る第２電源回路の構成を示す回路図である。
【図５】制御回路の構成を示す回路図である。
【図６】制御回路における各制御信号についてのタイミングチャートである。
【図７】第２実施形態における半導体集積回路のスタンバイ動作中の信号状態をまとめた表である。
【図８】変形例に係る第２電源回路の構成を示す回路図である。
【図９】変形例に係る第２電源回路のスタンバイ状態における信号状態をまとめた表である。
【図１０】変形例に係る第２電源回路の構成を示す回路図である。
【図１１】変形例に係る第２電源回路の構成を示す回路図である。
【符号の説明】
【００７１】
１    電源回路
２    第１外部電源
３    第２外部電源
４    制御回路
１１  半導体集積回路
１４  制御回路
１０１      第１電源回路
１０２      第２電源回路
１０３      スイッチ
１０４      内部回路
１０５      メモリ
１０６      内部電源線
１１２      第２電源回路
１２４      スイッチ
１２５      スイッチ
１２６      スイッチ
２０３      抵抗
２０４      抵抗
２０５      抵抗
２０６      比較器
２０７      比較器
２０８      ラッチ回路
２０９      ラッチ回路
３１０      信号発生回路
【図１】
2007102466.tif 000004
【図２】
2007102466.tif 000005
【図３】
2007102466.tif 000006
【図４】
2007102466.tif 000007
【図５】
2007102466.tif 000008
【図６】
2007102466.tif 000009
【図７】
2007102466.tif 000010
【図８】
2007102466.tif 000011
【図９】
2007102466.tif 000012
【図１０】
2007102466.tif 000013
【図１１】
2007102466.tif 000014