(57)【要約】【課題】寄生バイポーラとしての動作を防止でき、かつ高集積化に適した不揮発性半導体記憶装置を提供する。【解決手段】支持基板１と埋め込み絶縁層２と半導体層３とからＳＯＩ基板が構成されている。１ｐｏｌｙ型メモリセル１０は、１対のソース／ドレイン領域１１と、フローティングゲート電極層１３と、コントロールゲート用不純物拡散領域１４とを有している。分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲むことで、ソース／ドレイン領域１１が形成された領域とコントロールゲート用不純物拡散領域１４とを分け隔てている。【選択図】図１
2007287795.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に形成された埋め込み絶縁層と、
前記埋め込み絶縁層上に形成された半導体層と、
前記半導体層の表面に形成されたソース／ドレインとなる１対の不純物拡散領域と、
前記１対の不純物拡散領域に挟まれる前記半導体層上にゲート絶縁層を介して形成されたフローティングゲート電極層と、
前記フローティングゲート電極層にゲート間絶縁層を介して対向するように前記半導体層の表面に形成されたコントロールゲート用不純物拡散領域と、
前記半導体層の表面から前記埋め込み絶縁層に達しながら前記コントロールゲート用不純物拡散領域の周囲を取り囲むことで、前記１対の不純物拡散領域が形成された領域と前記コントロールゲート用不純物拡散領域とを分け隔てる第１の分離絶縁層とを備えた、不揮発性半導体記憶装置。
【請求項２】
前記半導体層の表面から前記埋め込み絶縁層に達しながら前記１対の不純物拡散領域の周囲を取り囲むことで、前記１対の不純物拡散領域が形成された領域を他の素子形成領域から分け隔てる第２の分離絶縁層をさらに備えたことを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の分離絶縁層と前記第２の分離絶縁層とは、一部の絶縁層部分を共有していることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の分離絶縁層と前記第２の分離絶縁層との間に、前記半導体層の一部よりなる分離領域があることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体層は前記半導体層の表面から前記埋め込み絶縁層に達する溝を有しており、前記溝内は前記第１の分離絶縁層により充填されていることを特徴とする、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体層は前記半導体層の表面から前記埋め込み絶縁層に達する溝を有しており、前記溝内は前記溝の側壁を覆う前記第１の分離絶縁層と前記溝内を埋め込む充填層とにより充填されていることを特徴とする、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記コントロールゲート用不純物拡散領域は、前記フローティングゲート電極層下の前記半導体層の表面を挟むように前記半導体層の表面に形成された互いに逆導電型の１対のコントロール用不純物拡散領域を有することを特徴とする、請求項１〜６のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置においては、その用途は比較的大容量の用途と、小容量の用途とに分かれる。前者は、たとえば音楽や画像などのデータ、コードストレージの用途であり、数百ｋｂｉｔ以上の容量の用途である。後者は、たとえば（１）ＬＡＮ（Local Area Network）などのアドレスデータやセキュリティのための暗号データなどの格納、（２）抵抗素子の微調（トリミング）など、せいぜい数ｋｂｉｔ程度までの容量の用途である。
【０００３】
一般に、不揮発性半導体記憶装置といえば前者を指し、技術的にも主流であるが、後者の用途も古くから存在し、特にＭｉｘｅｄ  Ｓｉｇｎａｌ  ＩＣ（Integrated Circuit）などでは望まれていた。
【０００４】
しかし技術的に主流である大容量不揮発性半導体記憶装置では、メモリセルが、一般にフローティングゲートおよびコントロールゲートの双方が多結晶シリコンよりなる、いわゆる２ｐｏｌｙ型である。このため、このメモリセルは、その製造工程が複雑なプロセスとなるため、小容量の用途には向かなかった。
【０００５】
したがって、小容量の用途に用いられるメモリセルは、フローティングゲートを多結晶シリコンで構成し、コントロールゲートを不純物拡散領域で構成した、いわゆる１ｐｏｌｙ型が望ましい。
【０００６】
このような１ｐｏｌｙ型の不揮発性半導体記憶装置は、たとえば特開平１０−３０８４６１号公報、特開２００１−１８５６３２号公報、特開２００１−２２９６９０号公報、特開２００１−２５７３２４号公報などに開示されている。
【特許文献１】特開平１０−３０８４６１号公報
【特許文献２】特開２００１−１８５６３２号公報
【特許文献３】特開２００１−２２９６９０号公報
【特許文献４】特開２００１−２５７３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来の１ｐｏｌｙ型の不揮発性半導体記憶装置には以下の問題点があった。その問題点を説明するために、まず典型的な不揮発メモリであるフラッシュメモリＮＯＲ型セル（２ｐｏｌｙ型）の動作について説明する。
【０００８】
書き込み動作時には、たとえばコントロールゲートに印加される電圧Ｖｃｇが１０Ｖとされ、ドレインに印加される電圧Ｖｄが５Ｖとされ、ソースおよびバックゲートに印加される電圧Ｖｓ、Ｖｂｇが０Ｖとされる。これにより、いわゆるＣＨＥ（Channel Hot Electron）によってフローティングゲートに電子が注入される。
【０００９】
消去動作時には、たとえばコントロールゲートに印加される電圧Ｖｃｇが−２０Ｖとされ、ドレインに印加される電圧Ｖｄがｏｐｅｎとされ、ソースおよびバックゲートに印加される電圧Ｖｓ、Ｖｂｇが０Ｖとされる。これによりフローティングゲート下のトンネル酸化膜に高電界がかかり、いわゆるＦ−Ｎ（Fowler-Nordheim）によりフローティングゲートから基板側正孔蓄積層に電子が引き出される。
【００１０】
この消去動作の場合、メモリセルのｎ型ソース／ドレインが形成されたｐウエル領域を深いｎウエル領域で囲むことにより、ｐウエル領域（バックゲート）に正電位を印加することが可能となる。これにより、コントロールゲート電極に印加していた電圧をコントロールゲート電極とｐウエル領域（バックゲート）とで二分することができ、コントロールゲート電極層に印加する電圧を１／２にすることが可能である。
【００１１】
このような手法を用いた場合には、消去動作時の印加条件は、Ｖｃｇ＝が−１０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｓ、Ｖｂｇ＝１０Ｖとなる。
【００１２】
読み出し動作時には、たとえばコントロールゲートに印加される電圧Ｖｃｇが５Ｖとされ、ドレインに印加される電圧Ｖｄが１Ｖとされ、ソースおよびバックゲートに印加される電圧Ｖｓ、Ｖｂｇが０Ｖとされる。そして、フローティングゲートの電子の蓄積状態によってメモリセルのしきい値電圧が変化することを利用して、ソース−ドレイン間に流れる電流の状況からメモリセルのデータが判別される。
【００１３】
表１に上記の書き込み、消去、読み出し動作時の各端子への印加電圧を例示する。
【００１４】
【表１】
2007287795.tif 000003
【００１５】
１ｐｏｌｙ型のメモリセルは、通常、半導体基板に形成された不純物拡散領域で構成されたコントロールゲートを有している。このコントロールゲートとして、ｐ型半導体基板の表面に形成されたｎ型不純物拡散領域（たとえばｎ型ウエル）を用いた場合、そのｎ型不純物拡散領域に正の電圧を印加することができる。
【００１６】
しかし、このｎ型不純物拡散領域に負の電圧を印加した場合、半導体基板のｐ型領域とコントロールゲートとしてのｎ型不純物拡散領域とが順方向にバイアスされることになり、大電流が流れ動作ができなくなる。仮にコントロールゲートに負の電圧も印加する場合には、コントロールゲートをｐ型不純物拡散領域とし、そのｐ型不純物拡散領域の周囲をｎ型不純物拡散領域（たとえば深いｎ型ウエル）で囲うことで、半導体基板のｐ型領域とコントロールゲートとしてのｐ型不純物拡散領域とをｎ型不純物拡散領域で分け隔てる必要がある。
【００１７】
このような構成とした場合には、コントロールゲートに負電圧を印加する際にはコントロールゲートとしてのｐ型不純物拡散領域にのみに負電圧が印加され、コントロールゲートに正電圧を印加する際にはコントロールゲートとしてのｐ型不純物拡散領域とｎ型不純物拡散領域とが短絡されて双方に正電圧が印加される。これにより、コントロールゲートに負電圧を印加する際にはコントロールゲートとしてのｐ型不純物拡散領域とｎ型不純物拡散領域とが逆方向にバイアスされ、またコントロールゲートに正電圧を印加する際にはｎ型不純物拡散領域と半導体基板のｐ型領域とが逆方向にバイアスされ、ともに大電流が流れることは防止される。
【００１８】
したがって、通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタに用いられるｐ型半導体基板の場合、１ｐｏｌｙ型のメモリセルにおいてコントロールゲートに相当する不純物拡散領域に正負異なる電圧が印加されるような動作があるときにはｐ型不純物拡散領域をｎ型不純物拡散領域で囲んだ２重拡散層が必要となる。これにより、コントロールゲートとしてのｐ型不純物拡散領域と、ｎ型不純物拡散領域と、半導体基板のｐ型領域とが寄生バイポーラとして作動し、誤動作が生じるという問題があった。
【００１９】
また２重拡散層を設ける場合、ｎ型不純物拡散領域におけるｎ型不純物の拡散長を考慮すると、メモリセルの平面占有面積は比較的大きなものとなる。このため、このメモリセルは高集積化に適さない。
【００２０】
本発明は、上記課題を克服するためになされたもので、その目的は、寄生バイポーラとしての動作を防止でき、かつ高集積化に適した不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２１】
本発明の不揮発性半導体記憶装置は、支持基板と、埋め込み絶縁層と、半導体層と、１対の不純物拡散領域と、フローティングゲート電極層と、コントロールゲート用不純物拡散領域と、第１の分離絶縁層とを備えている。埋め込み絶縁層は、支持基板上に形成されている。半導体層は、埋め込み絶縁層上に形成されている。１対の不純物拡散領域は、半導体層の表面に形成され、かつソース／ドレインとなるものである。フローティングゲート電極層は、１対の不純物拡散領域に挟まれる半導体層上にゲート絶縁層を介して形成されている。コントロールゲート用不純物拡散領域は、フローティングゲート電極層にゲート間絶縁層を介して対向するように半導体層の表面に形成されている。第１の分離絶縁層は、半導体層の表面から埋め込み絶縁層に達しながらコントロールゲート用不純物拡散領域の周囲を取り囲むことで、１対の不純物拡散領域が形成された領域とコントロールゲート用不純物拡散領域とを分け隔てている。
【発明の効果】
【００２２】
本発明の不揮発性半導体記憶装置によれば、第１の分離絶縁層が、半導体層の表面から埋め込み絶縁層に達しながらコントロールゲート用不純物拡散領域の周囲を取り囲んでいる。このため、コントロールゲート用不純物拡散領域の側部は第１の分離絶縁層で囲まれ、底部は埋め込み絶縁層で覆われている。このようにコントロールゲート用不純物拡散領域の周囲が第１の分離絶縁層および埋め込み絶縁層で囲まれ、他の素子形成領域から分離絶縁されているため、コントロールゲート用不純物拡散領域に正電圧および負電圧のいずれを印加することもできる。
【００２３】
またコントロールゲート用不純物拡散領域が他の素子形成領域から分離絶縁されているため、コントロールゲート用不純物拡散領域に電圧を印加しても寄生バイポーラの動作が生じることもない。
【００２４】
またコントロールゲート用不純物拡散領域が分離絶縁層により他の素子形成領域から分離絶縁されているため、素子同士の分離に従来例のように不純物の拡散長を考慮する必要がない。このため、従来例よりもメモリセルの平面占有面積を小さくすることができ、高集積化に適したメモリセルを得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図に基づいて説明する。
なお下記の実施の形態を説明するうえで、上記に述べたＮＯＲ型フラッシュメモリの動作を例として説明する。ただし、本発明は下記説明の動作のみに限るわけではなく、ほかの不揮発性半導体記憶装置にも適用することができる。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態では、１ｐｏｌｙ型メモリセル１０がＳＯＩ（Silicon on Insulator）基板１、２、３に形成されている。
【００２７】
ＳＯＩ基板は、支持基板１と、その支持基板１上に形成されたたとえばシリコン酸化膜よりなる埋め込み絶縁層２と、その埋め込み絶縁層２上に形成されたたとえばシリコンよりなるｎ-またはｐ-の半導体層３とを有している。半導体層３の一部表面には、たとえばシリコン酸化膜よりなるフィールド絶縁層４が形成されている。なお埋め込み絶縁層２はたとえばＢＯＸ（Buried Oxide）層である。
【００２８】
１ｐｏｌｙ型メモリセル１０は、１対のｎ型のソース／ドレイン領域１１、１１と、フローティングゲート電極層１３と、コントロールゲート用不純物拡散領域１４とを主に有している。１対のソース／ドレイン領域１１、１１は、半導体層３の表面に形成されたｐ型ウエル７の表面に形成されている。フローティングゲート電極層１３は、たとえば不純物がドープされた多結晶シリコンよりなり、かつ１対のソース／ドレイン領域１１、１１に挟まれる領域上であって半導体層３上にゲート絶縁層１２ａを介在して位置している。コントロールゲート用不純物拡散領域１４は、ｎ+領域またはｐ+領域であり、フィールド絶縁層４によりｐ型ウエル７と分離された半導体層３の表面に形成されている。このコントロールゲート用不純物拡散領域１４は、電圧印加時の空乏化を防止するために１×１０18／ｃｍ3以上の不純物濃度を有することが好ましい。フローティングゲート電極層１３は、このコントロールゲート用不純物拡散領域１４上にまで延在しており、ゲート間絶縁層１２ｂによりコントロールゲート用不純物拡散領域１４と電気的に絶縁されている。なおフローティングゲート電極層１３の側壁は側壁絶縁層により覆われている。
【００２９】
コントロールゲート用不純物拡散領域１４の周囲を取り囲むように半導体層３には溝５が形成されている。この溝５はフィールド絶縁層４の上面からフィールド絶縁層４を貫通して半導体層３の表面に達し、さらにその表面から埋め込み絶縁層２にまで達している。溝５内には、たとえばシリコン酸化膜よりなる分離絶縁層６が充填されている。これにより、分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲み、かつコントロールゲート用不純物拡散領域１４と１対のソース／ドレイン領域１１が形成された領域とを分け隔てている。
【００３０】
また本実施の形態では、１ｐｏｌｙ型メモリセル１０とともにＣＭＯＳトランジスタ２０、３０が形成されている。このＣＭＯＳトランジスタ２０、３０はｎチャネルＭＯＳ（以下、ｎＭＯＳと称する）トランジスタ２０とｐチャネルＭＯＳ（以下、ｐＭＯＳと称する）トランジスタ３０とからなっている。
【００３１】
ｎＭＯＳトランジスタ２０は、１対のｎ型ソース／ドレイン領域２１、２１と、ゲート電極層２３とを主に有している。１対のｎ型ソース／ドレイン領域２１、２１は、ｐ型ウエル７の表面に形成されている。ゲート電極層２３は、１対のｎ型ソース／ドレイン領域２１、２１に挟まれる領域上であって半導体層３上にゲート絶縁層２２を介在して位置している。ゲート電極層２３はたとえば不純物がドープされた多結晶シリコンよりなっており、ゲート絶縁層２２たとえばシリコン酸化膜よりなっている。
【００３２】
ｐＭＯＳトランジスタ３０は、１対のｐ型ソース／ドレイン領域３１、３１と、ゲート電極層３３とを主に有している。１対のｐ型ソース／ドレイン領域３１、３１は、半導体層３の表面に形成されたｎ型ウエル８の表面に形成されている。ゲート電極層３３は、１対のｎ型ソース／ドレイン領域２１、２１に挟まれる領域上であって半導体層３上にゲート絶縁層３２を介在して位置している。ゲート電極層３３はたとえば不純物がドープされた多結晶シリコンよりなっており、ゲート絶縁層３２たとえばシリコン酸化膜よりなっている。
【００３３】
１ｐｏｌｙ型メモリセル１０のソース／ドレイン領域１１とＣＭＯＳトランジスタ２０、３０とは、分離絶縁層６により互いに分離されておらず、分離絶縁層６により取り囲まれた領域内に形成されている。なおゲート電極層２３、３３の側壁も側壁絶縁層により覆われている。
【００３４】
次に、本実施の形態における１ｐｏｌｙ型メモリセル１０の書き込み、消去および読み出しの動作について説明する。
【００３５】
図１を参照して、データの書き込み時には、コントロールゲート用不純物拡散領域１４に１０Ｖ程度の電圧Ｖｃｇが印加され、ドレイン領域１１に５Ｖ程度の電圧Ｖｄが印加され、ソース領域１１およびバックゲートとしてのｐ型ウエル７に０Ｖの電圧Ｖｓ、Ｖｂｇが印加される。これにより、ドレイン領域１１とゲート絶縁層１２ａとの近傍で多くの高エネルギー電子が発生する。この電子の一部は、フローティングゲート電極層１３に注入される。このようにしてフローティングゲート電極層１３に電子の蓄積が行なわれると、メモリトランジスタのしきい値電圧Ｖｔｈが高くなる。このしきい値電圧が高くなった状態が書き込まれた状態である。
【００３６】
図２を参照して、データの消去時には、コントロールゲート用不純物拡散領域１４に−２０Ｖ程度の電圧Ｖｃｇが印加され、ドレイン領域１１の電圧Ｖｄはｏｐｅｎの状態とされ、ソース領域１１およびバックゲートとしてのｐ型ウエル７に０Ｖの電圧Ｖｓ、Ｖｂｇが印加される。これにより、フローティングゲート電極層１３下のゲート絶縁層（トンネル絶縁膜）１２ａに高電界がかかり、いわゆるＦ−Ｎによりフローティングゲート電極層１３から基板側正孔蓄積層に電子が引き抜かれる。このようにしてフローティングゲート電極層１３の電子が引き抜かれると、メモリトランジスタのしきい値電圧Ｖｔｈが低くなる。このしきい値電圧が低くなった状態が消去された状態である。
【００３７】
またデータの読み出し時には、コントロールゲート用不純物拡散領域１４に５Ｖ程度の電圧Ｖｃｇが印加され、ドレイン領域１１に１〜２Ｖ程度の電圧Ｖｄが印加される。そのとき、メモリトランジスタのチャネル領域に電流が流れるかどうか、すなわちメモリトランジスタがＯＮ状態かＯＦＦ状態かによってデータの判定が行なわれる。
【００３８】
表２に、上記の書き込み、消去、読み出し動作時の各端子への印加電圧を例示する。
【００３９】
【表２】
2007287795.tif 000004
【００４０】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、特に半導体層への溝の形成と、その溝内への分離絶縁層の充填とに着目して説明する。
【００４１】
図３〜図１３は、本発明の実施の形態１における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。まず図３を参照して、支持基板１上に埋め込み絶縁層２と半導体層３とが積層して形成される。半導体層３に、ウエル領域などが形成される。この半導体層３の表面上にシリコン酸化膜４１とシリコン窒化膜４２とが順に積層された後に、シリコン窒化膜４２が写真製版技術およびエッチング技術によりパターニングされる。パターニングされたシリコン窒化膜４２から露出した部分が熱酸化により酸化されることで、シリコン酸化膜よりなるフィールド絶縁層４が形成される。
【００４２】
図４を参照して、表面全面にシリコン窒化膜４３とＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜４４とが形成される。この後、窒素アニールが施される。
【００４３】
図５を参照して、ＴＥＯＳ酸化膜４４上にフォトレジスト４５が塗布され、写真製版技術によりパターニングされる。このパターニングされたフォトレジスト４５をマスクとして異方性のドライエッチングが施される。このエッチングの後、フォトレジスト４５はたとえばアッシングなどにより除去される。
【００４４】
図６を参照して、上記のエッチングにより、ＴＥＯＳ酸化膜４４とシリコン窒化膜４３、４２とフィールド絶縁層４とが順次エッチングされ、溝５ａが形成される。この後、溝５ａから露出した半導体層３にトレンチ形成用のエッチングが施される。
【００４５】
図７を参照して、上記のエッチングにより、ＴＥＯＳ酸化膜４４の膜厚が減じられるとともに、半導体層３に溝５が形成される。
【００４６】
図８を参照して、ＴＥＯＳ酸化膜４４上を覆い、かつ溝５ａの少なくとも側壁を覆うようにＴＥＯＳ酸化膜６ａが形成される。この後、アニールが施される。
【００４７】
図９を参照して、ＴＥＯＳ酸化膜４４がエッチバックされ、膜厚が減じられる。
図１０を参照して、再度、ＴＥＯＳ酸化膜が堆積されることにより、溝５内を埋め込むＴＥＯＳ酸化膜６が形成される。このＴＥＯＳ酸化膜６は、ＴＥＯＳ酸化膜６ａとその後に堆積されたＴＥＯＳ酸化膜とを一まとめにして示したものである。この後、ＴＥＯＳ酸化膜６および４４がシリコン窒化膜４３の表面が露出するまでエッチング除去される。
【００４８】
図１１を参照して、上記のエッチングは、シリコン窒化膜４３の表面が完全に露出するまでさらに継続される。
【００４９】
図１２を参照して、上記のエッチングによりシリコン窒化膜４３の表面が完全に露出する。この露出したシリコン窒化膜４３とその下のシリコン窒化膜４２とが順次、エッチングにより除去される。
【００５０】
図１３を参照して、上記のシリコン窒化膜のエッチングにより、シリコン酸化膜４１の表面が露出する。以上の工程により、半導体層３に溝５が形成され、その溝５内を埋め込む分離絶縁層５が形成される。
【００５１】
この後、フローティングゲート電極層１３、ゲート電極層２３、３３、ソース／ドレイン領域１１、２１、３１などが形成されて図１に示す不揮発性半導体記憶装置が完成する。
【００５２】
本実施の形態によれば、分離絶縁層６が、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲んでいる。このため、コントロールゲート用不純物拡散領域１４の側部は分離絶縁層６で囲まれ、底部は埋め込み絶縁層２で覆われている。このようにコントロールゲート用不純物拡散領域１４の周囲が分離絶縁層６および埋め込み絶縁層２で囲まれ、他の素子形成領域（たとえばメモリセル１０のソース／ドレイン領域１１、ＣＭＯＳトランジスタ２０、３０など）から分離絶縁されているため、コントロールゲート用不純物拡散領域１４に正電圧および負電圧のいずれを印加することもできる。
【００５３】
またコントロールゲート用不純物拡散領域１４が他の素子形成領域から分離絶縁されているため、コントロールゲート用不純物拡散領域１４に電圧を印加しても寄生バイポーラの動作が生じることもない。
【００５４】
またコントロールゲート用不純物拡散領域１４が分離絶縁層６により他の素子形成領域から分離絶縁されているため、素子同士の分離に従来例のように不純物の拡散長を考慮する必要がない。このため、従来例よりもメモリセルの平面占有面積を小さくすることができ、高集積化に適したメモリセルを得ることができる。以下、そのことを図を用いて説明する。
【００５５】
図１４は、メモリセルのソース／ドレイン領域１１の形成領域とコントロールゲート用不純物拡散領域１４の形成領域とをｎ型ウエル１０５で分離した場合（ａ）と、分離絶縁層６で分離した場合（ｂ）とのそれぞれの平面レイアウトを示す図である。
【００５６】
ｎ型ウエル１０５で分離する場合、図１４（ａ）に示すように、ｎ型ウエル１０５中のｎ型不純物の拡散長を考慮する必要があり、最低でもｎ型ウエル１０５の平面的な寸法として数μｍは必要である。一方、分離絶縁層６で分離する場合、図１４（ｂ）に示すように、分離絶縁層６を充填するための溝５は写真製版工程で作成され、その平面的な幅は０．８μｍ以下にすることができる。このようにｎ型ウエル１０５に代えて、溝５内を充填する分離絶縁層６を用いているため、本実施の形態のメモリセルの平面占有面積を小さくすることができる。
【００５７】
（実施の形態２）
図１５は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図である。図１５を参照して、本実施の形態においては、１ｐｏｌｙ型メモリセル１０のソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７の周囲を取り囲むように半導体層３には溝５が形成されている。この溝５内には、たとえばシリコン酸化膜よりなる分離絶縁層６が充填されている。これにより、分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７の周囲を取り囲み、かつソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７を他の素子形成領域（たとえばＣＭＯＳトランジスタ２０、３０の形成領域）から分け隔てている。
【００５８】
ソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７の周囲を取り囲む分離絶縁層６とコントロールゲート用不純物拡散領域１４の周囲を取り囲む分離絶縁層６とは、一部の絶縁層部分を共有している。
【００５９】
またＣＭＯＳトランジスタ２０、３０の形成領域も、溝５内を充填する分離絶縁層６により、その周囲を取り囲まれている。
【００６０】
なお、これ以外の構成については実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００６１】
次に、本実施の形態における１ｐｏｌｙ型メモリセル１０の書き込み、消去および読み出しの動作について説明する。
【００６２】
図１５を参照して、データの書き込み時には、コントロールゲート用不純物拡散領域１４に１０Ｖ程度の電圧Ｖｃｇが印加され、ドレイン領域１１に５Ｖ程度の電圧Ｖｄが印加され、ソース領域１１およびバックゲートとしてのｐ型ウエル７に０Ｖの電圧Ｖｓ、Ｖｂｇが印加される。これにより、実施の形態１と同様、電子がフローティングゲート電極層１３に注入されて、メモリトランジスタのしきい値電圧Ｖｔｈが高くなって、メモリセル１０は書き込まれた状態となる。
【００６３】
図１６を参照して、データの消去時には、コントロールゲート用不純物拡散領域１４に−１０Ｖ程度の電圧Ｖｃｇが印加され、ドレイン領域１１の電圧Ｖｄはｏｐｅｎの状態とされ、ソース領域１１およびバックゲートとしてのｐ型ウエル７に１０Ｖの電圧Ｖｓ、Ｖｂｇが印加される。この際、通常のＣＭＯＳトランジスタ２０、３０のｎＭＯＳトランジスタ２０側のバックゲート層（ｐ型ウエル）７はＧＮＤ電位のままである。これにより、フローティングゲート電極層１３下のゲート絶縁層（トンネル絶縁層）１２ａに高電界がかかり、いわゆるＦ−Ｎによりフローティングゲート電極層１３から基板側正孔蓄積層に電子が引き抜かれる。このようにしてフローティングゲート電極層１３の電子が引き抜かれると、メモリトランジスタのしきい値電圧Ｖｔｈが低くなる。このしきい値電圧が低くなった状態が消去された状態である。
【００６４】
またデータの読み出し時には、コントロールゲート用不純物拡散領域１４に５Ｖ程度の電圧Ｖｃｇが印加され、ドレイン領域１１に１〜２Ｖ程度の電圧Ｖｄが印加される。そのとき、メモリトランジスタのチャネル領域に電流が流れるかどうか、すなわちメモリトランジスタがＯＮ状態かＯＦＦ状態かによってデータの判定が行なわれる。
【００６５】
表３に、上記の書き込み、消去、読み出し動作時の各端子への印加電圧を例示する。
【００６６】
【表３】
2007287795.tif 000005
【００６７】
本実施の形態においては、分離絶縁層６が、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲んでいるため、実施の形態１と同様の効果が得られる。
【００６８】
また分離絶縁層６がソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７の周囲を取り囲んでいるため、このバックゲート層（ｐ型ウエル）７に正電圧および負電圧のいずれを印加することもできる。これにより、図１６に示すように消去に必要な電圧をコントロールゲート用不純物拡散領域１４とバックゲート層（ｐ型ウエル）７とに２分することができ、必要な最大電圧の絶対値を１／２に低減化することができる。よって、駆動回路の縮小と高性能化が可能となる。
【００６９】
（実施の形態３）
図１７は、本発明の実施の形態３における不揮発性半導体記憶装置の構成を概略的に示す断面図である。図１７を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、コントロールゲート用不純物拡散領域１４の周囲を取り囲む分離絶縁層６と、ソース／ドレイン領域１１およびＣＭＯＳトランジスタ２０、３０の周囲を取り囲む分離絶縁層６との間に半導体層からなる分離領域３ａが設けられている点において異なる。
【００７０】
なお、これ以外の構成については実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７１】
（実施の形態４）
図１８は、本発明の実施の形態４における不揮発性半導体記憶装置の構成を概略的に示す断面図である。図１８を参照して、本実施の形態の構成は、実施の形態２の構成と比較して、（１）コントロールゲート用不純物拡散領域１４の周囲を取り囲む分離絶縁層６と、ソース／ドレイン領域１１およびＣＭＯＳトランジスタ２０、３０の周囲を取り囲む分離絶縁層６との間に半導体層からなる分離領域３ａが設けられている点、および（２）ソース／ドレイン領域１１およびＣＭＯＳトランジスタ２０、３０の周囲を取り囲む分離絶縁層６と、ＣＭＯＳトランジスタ２０、３０の周囲を取り囲む分離絶縁層６との間に半導体層からなる分離領域３ａが設けられている点において異なる。
【００７２】
なお、これ以外の構成については実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７３】
（実施の形態５）
本実施の形態においては、メモリセルアレイ内におけるメモリセルの具体的な配置構成について説明する。
【００７４】
図１９は、本発明の実施の形態５における不揮発性半導体記憶装置の構成としてメモリセルアレイの一部を概略的に示す平面レイアウト図である。また図２０は、図１９のＸＸ−ＸＸ線に沿う概略断面図である。
【００７５】
図１９を参照して、メモリセルアレイ内においては、複数の１ｐｏｌｙ型メモリセル１０が行列状に配置されている。複数のメモリセル１０のそれぞれの周囲は分離絶縁層６により取り囲まれている。これにより、各メモリセル１０は、分離絶縁層６により互いに分離絶縁されている。
【００７６】
また各メモリセル１０のコントロールゲート用不純物拡散領域１４の周囲も分離絶縁層６により取り囲まれており、ソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７の周囲も分離絶縁層６により取り囲まれている。これにより各メモリセル１０において、コントロールゲート用不純物拡散領域１４と、ソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７とが分離絶縁されている。
【００７７】
メモリセル１０の周囲を取り囲む分離絶縁層６は、隣り合うメモリセル１０間同士で絶縁層部分を共有している。またコントロールゲート用不純物拡散領域１４の周囲を取り囲む分離絶縁層６と、ソース／ドレイン領域１１およびバックゲート層（ｐ型ウエル）７の周囲を取り囲む分離絶縁層６とも、各形成領域の境界において絶縁層部分を共有している。
【００７８】
このメモリセル１０上には、ドレイン領域１１に電気的に接続され、かつ列方向（図中縦方向）に延在するビット線（ドレイン線）５１が形成されている。またメモリセル１０上には、コントロールゲート用不純物拡散領域１４に電気的に接続されたパッド層５２ａと、ソース領域１１に電気的に接続されたパッド層５２ｂとが形成されている。このビット線５１およびパッド層５２ａ、５２ｂは、１層目（下層）のアルミニウムから形成されている。
【００７９】
またメモリセル１０上には、パッド層５２ａに電気的に接続され、かつ行方向（図中横方向）に延在するコントロールゲート線６１が形成されている。またメモリセル１０上には、パッド層５２ｂに電気的に接続され、かつ行方向に延在するソース線６２が形成されている。コントロールゲート線６１およびソース線６２は、２層目（上層）のアルミニウムから形成されている。
【００８０】
図２０を参照して、１ｐｏｌｙ型メモリセル１０はＳＯＩ基板１、２、３に形成されている。このＳＯＩ基板１、２、３およびメモリセル１０の断面構造は、図１５に示した実施の形態２の断面構造と実質的に同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００８１】
このメモリセル１０上を覆うように、層間絶縁層５０が形成されている。この層間絶縁層５０上に、ビット線５１およびパッド層５２ａ、５２ｂが形成されている。ビット線５１はプラグ層５０ａを介してドレイン領域１１に電気的に接続されている。パッド層５２ａはプラグ層５０ａを介してコントロールゲート用不純物拡散領域１４に電気的に接続されている。パッド層５２ｂはプラグ層５０ａを介してソース領域１１に電気的に接続されている。
【００８２】
このビット線５１およびパッド層５２ａ、５２ｂ上を覆うように、層間絶縁層６０が形成されている。この層間絶縁層６０上に、コントロールゲート線６１およびソース線６２が形成されている。コントロールゲート線６１はプラグ層６０ａを介してパッド層５２ａに電気的に接続されている。ソース線６２はプラグ層６０ａを介してパッド層５２ｂに電気的に接続されている。
【００８３】
（実施の形態６）
実施の形態５では、各メモリセル１０が分離絶縁層６により互いに分離絶縁されている構成について説明したが、各メモリセル１０のコントロールゲート用不純物拡散領域１４の形成領域と、ソース／ドレイン領域１１およびバックゲート層７の形成領域とが分離絶縁層により分離絶縁されていれば、各メモリセル１０が分離絶縁層６により互いに分離絶縁されていなくてもよい。以下、その構成を実施の形態６の構成として説明する。
【００８４】
図２１は、本発明の実施の形態６における不揮発性半導体記憶装置の構成としてメモリセルアレイの一部を概略的に示す平面レイアウト図である。また図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う概略断面図である。
【００８５】
図２１および図２２を参照して、本実施の形態の構成は、実施の形態５と比較して、各メモリセル１０が分離絶縁層６により互いに分離絶縁されていない点において異なる。なお、各メモリセル１０のコントロールゲート用不純物拡散領域１４の形成領域と、ソース／ドレイン領域１１およびバックゲート層７の形成領域とは分離絶縁層により互いに分離絶縁されている。
【００８６】
このため本実施の形態では、隣り合うメモリセル１０間において、コントロールゲート用不純物拡散領域１４の形成領域間は分離絶縁層６により分離されていない。また隣り合うメモリセル１０間において、ソース／ドレイン領域１１およびバックゲート層７の形成領域間も分離絶縁層６により分離されていない。
【００８７】
またメモリセルアレイの終端部（図中左右端部）には分離絶縁層６が図中列方向（縦方向）に延びて形成されている。これにより、メモリセルアレイ領域は、分離絶縁層６により他の素子形成領域から分離絶縁されている。
【００８８】
なお、これ以外の構成については実施の形態５の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００８９】
本実施の形態によれば、各メモリセル１０同士を互いに分離絶縁するための分離絶縁層６を省略できるため、平面レイアウトにおける面積効率を実施の形態５よりも向上させることができる。
【００９０】
（実施の形態７）
上記の実施の形態１〜６においてはコントロールゲート用不純物拡散領域１４は単一の不純物拡散領域（ｐ型またはｎ型）よりなっているが、複数の不純物拡散領域よりなっていてもよい。以下、その構成について実施の形態７として説明する。
【００９１】
図２３は、本発明の実施の形態７における不揮発性半導体記憶装置の構成を概略的に示す断面図である。図２３を参照して、コントロールゲート用不純物拡散領域は、ｎ型またはｐ型領域１４ａと、その領域１４ａの表面に形成されたｎ+領域１４ｂおよびｐ+領域１４ｃとを有している。このｎ+領域１４ｂおよびｐ+領域１４ｃは互いに逆導電型の不純物拡散領域であり、フローティングゲート電極層１３の下側領域を挟むように配置されている。このｎ+領域１４ｂおよびｐ+領域１４ｃは互いに短絡されており、コントロールゲート電圧Ｖｃｇを印加可能である。
【００９２】
なお、これ以外の構成については実施の形態１〜６のいずれかと同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００９３】
図２４は、図２３に示した構成においてコントロールゲート電圧Ｖｃｇを変えたときの容量値の変化の様子を示す図である。図２４を参照して、横軸のＶｇは、コントロールゲート電圧Ｖｃｇに対するフローティングゲート電極層１３の相対的な電圧値（Ｖｇ＝Ｖｆ−Ｖｃｇ）を示している。また縦軸のＣ／Ｃ0は、半導体層３とフローティングゲート電極層１３との間の理想容量Ｃ0に対する半導体層３とフローティングゲート電極層１３との間の測定容量Ｃを示している。
【００９４】
コントロールゲート電圧Ｖｃｇとして正の電圧を印加すると、フローティングゲート電極層１３の相対的な電圧値Ｖｇは負となる。このため、コントロールゲート電圧Ｖｃｇとして正の電圧が大きいと、フローティングゲート電極層１３と対向する領域１４の表面に正孔が集まり、半導体層３とフローティングゲート電極層１３との間の測定容量Ｃは理想容量Ｃ0とほぼ同じとなる。これにより、Ｃ／Ｃ0は１となる。
【００９５】
しかし、コントロールゲート電圧Ｖｃｇとして正の電圧が小さいと、フローティングゲート電極層１３と対向する領域１４の表面への正孔の集まりが悪くなる。このため、半導体層３とフローティングゲート電極層１３との間の測定容量Ｃは理想容量Ｃ0よりも低くなる。
【００９６】
一方、コントロールゲート電圧Ｖｃｇとして負の電圧を印加すると、フローティングゲート電極層１３の相対的な電圧値Ｖｇは正となる。このため、コントロールゲート電圧Ｖｃｇとして負の電圧が大きいと、フローティングゲート電極層１３と対向する領域１４の表面に電子が集まり、半導体層３とフローティングゲート電極層１３との間の測定容量Ｃは理想容量Ｃ0とほぼ同じとなる。これにより、Ｃ／Ｃ0は１となる。
【００９７】
しかし、コントロールゲート電圧Ｖｃｇとして負の電圧が小さいと、フローティングゲート電極層１３と対向する領域１４の表面への電子の集まりが悪くなる。このため、半導体層３とフローティングゲート電極層１３との間の測定容量Ｃは理想容量Ｃ0よりも低くなる。
【００９８】
このようにＶｇ＝０Ｖ近傍では容量値は低くなるものの、それ以外の電圧値では不純物拡散領域１４ａ、１４ｂ、１４ｃは蓄積層として働くので、コントロールゲート電極として十分に特性を満たす。
【００９９】
（実施の形態８）
上記の実施の形態１〜７においては、分離絶縁層６のみが半導体層３の溝５内を充填する構成について説明したが、図２５〜図２７に示すようにたとえばシリコン酸化膜よりなる分離絶縁層６ｂが溝５の側壁を覆い、かつ他の充填層６ｃが溝５内を埋め込んでいてもよい。この充填層６ｃはたとえば多結晶シリコンなどの導電層であってもよく、また他の材質からなる絶縁層であってもよい。
【０１００】
なお、これ以外の構成については実施の形態１〜６のいずれかと同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【０１０１】
次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、特に半導体層への溝の形成と、その溝内への分離絶縁層の充填とに着目して説明する。
【０１０２】
図２８〜図３２は、本発明の実施の形態８における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図３〜図９と同様の工程を経る。
【０１０３】
次に図２８を参照して、たとえば多結晶シリコン層６ｃが堆積されることにより、溝５内が多結晶シリコン層６ｃにより埋め込まれる。この後、少なくともＴＥＯＳ酸化膜６ａの表面が露出するまで、多結晶シリコン層６ｃがエッチバックされる。
【０１０４】
図２９を参照して、上記のエッチバックにより、ＴＥＯＳ酸化膜６ａの表面が露出するとともに、溝５内に多結晶シリコン層６ｃが残存して充填層が形成される。この露出したＴＥＯＳ酸化膜６ａと充填層６ｃとの表面を覆うようにＴＥＯＳ酸化膜６ｄが形成される。この後、シリコン窒化膜４３の表面が露出するまでＴＥＯＳ酸化膜６ｄ、６ａ、４４が順にエッチング除去される。
【０１０５】
図３０を参照して、上記のエッチングによりシリコン窒化膜４３の表面がある程度露出するが、さらにシリコン窒化膜４３の表面が完全に露出するまで上記エッチングが継続される。なお、図３０では図２９で示したＴＥＯＳ酸化膜６ｄ、６ａ、４４を一まとめとしてＴＥＯＳ酸化膜６ｂとして示している。
【０１０６】
図３１を参照して、上記のエッチングによりシリコン窒化膜４３の表面が完全に露出する。この露出したシリコン窒化膜４３とその下のシリコン窒化膜４２とが順次、エッチング除去される。
【０１０７】
図３２を参照して、上記のシリコン窒化膜のエッチングにより、シリコン酸化膜４１の表面が露出する。以上の工程により、半導体層３に溝５が形成され、その溝５の側壁を覆う分離絶縁層６ｂと、溝５内を埋め込む充填層６ｃとが形成される。
【０１０８】
この後、フローティングゲート電極層１３、ゲート電極層２３、３３、ソース／ドレイン領域１１、２１、３１などが形成されて図２５〜図２７に示すような不揮発性半導体記憶装置が完成する。
【０１０９】
なお上記実施の形態１〜８の構成を、パワー素子を搭載した自動車用のＭｉｘｅｄ  Ｓｉｇｎａｌ  ＩＣなどに用いられるＳＯＩ基板トレンチ分離プロセスに適用することで、そのＩＣなどの特徴を生かしながら１ｐｏｌｙ型不揮発性メモリを内蔵することが可能となる。
【０１１０】
また上記実施の形態１〜８の構成は、たとえば低耐圧ＣＭＯＳトランジスタ、中耐圧ＣＭＯＳトランジスタ、高耐圧ＣＭＯＳトランジスタ、ＤＭＯＳ（Double diffused MOS）トランジスタ（または高耐圧ｎＭＯＳトランジスタ）、抵抗、ｎｐｎバイポーラトランジスタ、およびＬ−ｐｎｐバイポーラトランジスタを有するＢｉＣ−ＤＭＯＳ構造とともにＳＯＩ基板に形成されてもよい。
【０１１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１２】
本発明は、１ｐｏｌｙ型メモリセルを有する不揮発性半導体記憶装置に特に有利に適用され得る。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１における不揮発性半導体記憶装置における消去動作時の様子を示す断面図である。
【図３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図４】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図５】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図６】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図９】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図である。
【図１１】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第９工程を示す概略断面図である。
【図１２】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１０工程を示す概略断面図である。
【図１３】本発明の実施の形態１における不揮発性半導体記憶装置の製造方法の第１１工程を示す概略断面図である。
【図１４】メモリセルのソース／ドレイン領域１１の形成領域とコントロールゲート用不純物拡散領域１４の形成領域とをｎ型ウエル１０５で分離した場合（ａ）と、分離絶縁層６で分離した場合（ｂ）とのそれぞれの平面レイアウトを示す図である。
【図１５】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図である。
【図１６】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す断面図である。
【図１７】本発明の実施の形態３における不揮発性半導体記憶装置の構成を概略的に示す断面図である。
【図１８】本発明の実施の形態４における不揮発性半導体記憶装置の構成を概略的に示す断面図である。
【図１９】本発明の実施の形態５における不揮発性半導体記憶装置の構成としてメモリセルアレイの一部を概略的に示す平面レイアウト図である。
【図２０】図１９のＸＸ−ＸＸ線に沿う概略断面図である。
【図２１】本発明の実施の形態６における不揮発性半導体記憶装置の構成としてメモリセルアレイの一部を概略的に示す平面レイアウト図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う概略断面図である。
【図２３】本発明の実施の形態７における不揮発性半導体記憶装置の構成を概略的に示す断面図である。
【図２４】図２３に示した構成においてコントロールゲート電圧Ｖｃｇを変えたときの容量値の変化の様子を示す図である。
【図２５】分離絶縁層が溝の側壁を覆い、かつ他の充填層が溝内を埋め込む構成を示す第１の例の断面図である。
【図２６】分離絶縁層が溝の側壁を覆い、かつ他の充填層が溝内を埋め込む構成を示す第２の例の断面図である。
【図２７】分離絶縁層が溝の側壁を覆い、かつ他の充填層が溝内を埋め込む構成を示す第３の例の断面図である。
【図２８】本発明の実施の形態８における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図２９】本発明の実施の形態８における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図３０】本発明の実施の形態８における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図３１】本発明の実施の形態８における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図３２】本発明の実施の形態８における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【符号の説明】
【０１１４】
１  支持基板、２  埋め込み絶縁層、３  半導体層、３ａ  分離領域、４  フィールド絶縁層、５，５ａ  溝、６，６ｂ  分離絶縁層、６ａ  ＴＥＯＳ酸化膜、６ｃ  充填層、６ｄ  ＴＥＯＳ酸化膜、７  ｐ型ウエル（バックゲート層）、８  ｎ型ウエル、１０  メモリセル、１１  ソース／ドレイン領域、１２ａ  ゲート絶縁層、１２ｂ  ゲート間絶縁層、１３  フローティングゲート電極層、１４  コントロールゲート用不純物拡散領域、１４ａ  不純物拡散領域、１４ｂ  ｎ+領域、１４ｃ  ｐ+領域、２０  ｎＭＯＳトランジスタ、２１  ソース／ドレイン領域、２２  ゲート絶縁層、２３  ゲート電極層、３０  ｐＭＯＳトランジスタ、３１  ドレイン領域、３２  ゲート絶縁層、３３  ゲート電極層、５０  層間絶縁層、５０ａ，６０ａ  プラグ層、５１  ビット線、５２ａ，５２ｂ  パッド層、６０  層間絶縁層、６１  コントロールゲート線、６２  ソース線。
【図１】
2007287795.tif 000006
【図２】
2007287795.tif 000007
【図３】
2007287795.tif 000008
【図４】
2007287795.tif 000009
【図５】
2007287795.tif 000010
【図６】
2007287795.tif 000011
【図７】
2007287795.tif 000012
【図８】
2007287795.tif 000013
【図９】
2007287795.tif 000014
【図１０】
2007287795.tif 000015
【図１１】
2007287795.tif 000016
【図１２】
2007287795.tif 000017
【図１３】
2007287795.tif 000018
【図１４】
2007287795.tif 000019
【図１５】
2007287795.tif 000020
【図１６】
2007287795.tif 000021
【図１７】
2007287795.tif 000022
【図１８】
2007287795.tif 000023
【図１９】
2007287795.tif 000024
【図２０】
2007287795.tif 000025
【図２１】
2007287795.tif 000026
【図２２】
2007287795.tif 000027
【図２３】
2007287795.tif 000028
【図２４】
2007287795.tif 000029
【図２５】
2007287795.tif 000030
【図２６】
2007287795.tif 000031
【図２７】
2007287795.tif 000032
【図２８】
2007287795.tif 000033
【図２９】
2007287795.tif 000034
【図３０】
2007287795.tif 000035
【図３１】
2007287795.tif 000036
【図３２】
2007287795.tif 000037