(57)【要約】【課題】  実装時の爆ぜ現象の発生を回避しつつ、チップ立ちを抑制できる電子部品を提供する。【解決手段】  電子部品１では、端子電極３の端面の略中央部分に凹部７が形成されており、凹部７の形成幅Ｗ１は、チップ幅Ｗ２の３０％以上となっている。この凹部７の形成により、電子部品１を回路基板１２上に実装した際に、半田フィレットＳが端子電極３の高さ方向に上りにくくなる。これにより、電子部品１では、実装時に電子部品１の端部が半田フィレットＳから受ける引っ張り力を緩和でき、チップ立ちの発生を効果的に抑制できる。また、電子部品１では、凹部７の最大深さＤは、チップ高さＨの０．７％〜３．７％となっている。このため、端子電極３の端面から素体２が露出してしまうことは殆どない。したがって、電子部品１の実装時における爆ぜ現象の発生をほぼ確実に回避できる。【選択図】  図５
2007134398.tif 000002
【特許請求の範囲】
【請求項１】
素体の両端部に端子電極を備えた電子部品であって、
前記端子電極の端面には凹部が形成されており、
前記凹部の幅は、前記端子電極の幅の３０％以上であり、かつ前記凹部の最大深さは、前記端子電極の高さの０．７％〜３．７％であることを特徴とする電子部品。
【請求項２】
前記凹部の最大深さは、前記端子電極の厚さの４８％以下であることを特徴とする請求項１記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素体の両端部に端子電極を備えたチップ型の電子部品に関する。
【背景技術】
【０００２】
この種の分野に関連する技術として、例えば特許文献１に記載されたセラミック電子部品がある。この従来のセラミック電子部品は、セラミック素体の両端部に端子電極を備えている。各端子電極は、例えばディッピング（漬浸法）等を用いてセラミック素体の両端部に付着させた導電性ペーストを乾燥・焼成することによって形成されている。かかるセラミック電子部品は、例えば半田フィレットの形成によって回路基板等に実装される。
【特許文献１】特開平１０−１７７９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、電子部品を半田フィレットによって回路基板等に実装する際に、半田フィレットが回路基板側から端子電極の高さ方向に上がってくる現象（フィレット上り）が生じることがある。このフィレット上りが生じると、電子部品の一方の端部が半田フィレットによって引っ張られることにより、電子部品の他方の端部が回路基板から離れて電子部品が起立する現象、いわゆる「チップ立ち」が発生することがある。このチップ立ちが発生すると、電子部品と回路基板との電気的接続が図れなくなり、電子部品としての機能を失ってしまう。
【０００４】
これに対し、上述した従来のセラミック電子部品では、導電性ペーストに含まれる金属粉末の粒径を規定し、導電性ペーストの流動性を調節することにより、チップ立ち等の抑制を図っている。しかしながら、従来のセラミック電子部品では、端子電極の端面が平坦になっているため、実装時に半田フィレットが上り易く、チップ立ちの抑制効果が十分であるとは言い切れない。
【０００５】
一方、端子電極の端面の平坦化を回避するために極端な凹凸を設けようとすると、端子電極の端面から素体が露出してしまう場合があり、電子部品の実装時に、端子電極の内部から滲み出した水分に半田が接触して爆ぜる現象（爆ぜ現象）が生じるおそれがあった。
【０００６】
本発明は、上記課題の解決のためになされたものであり、実装時の爆ぜ現象の発生を回避しつつ、チップ立ちを抑制できる電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題の解決のため、本発明に係る電子部品は、素体の両端部に端子電極を備えた電子部品であって、端子電極の端面には凹部が形成されており、凹部の幅は、端子電極の幅の３０％以上であり、かつ凹部の最大深さは、端子電極の高さの０．７％〜３．７％であることを特徴としている。
【０００８】
この電子部品では、端子電極の幅の３０％以上の幅を有する凹部が端子電極の端面に形成されている。この凹部の形成により、電子部品を実装する際に、半田フィレットが凹部の形成位置よりも上方に上がりにくくなる。これにより、電子部品の端部が半田フィレットから受ける引っ張り力を緩和でき、チップ立ちの発生を効果的に抑制できる。一方、凹部の最大深さは、端子電極の高さの０．７％〜３．７％に制限されている。このため、端子電極の端面から素体が露出してしまうことは殆どなく、電子部品の実装時における爆ぜ現象の発生も同時に回避できる。
【０００９】
また、凹部の最大深さは、端子電極の厚さの４８％以下であることが好ましい。こうすると、より確実に端子電極の端面における素体の露出を抑止できる。
【発明の効果】
【００１０】
以上説明したように、本発明に係る電子部品によれば、実装時の爆ぜ現象の発生を回避しつつ、チップ立ちを抑制できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明に係る電子部品の好適な実施形態について詳細に説明する。
【００１２】
図１は、本発明の一実施形態に係る電子部品を示す斜視図である。また、図２は、図１におけるＩＩ−ＩＩ線断面図であり、図３は、図１に示した電子部品を端子電極の端面側から見た図である。図１に示すように、電子部品１は、略直方体形状の素体２と、素体２の両端部にそれぞれ形成された一対の端子電極３，３とを備えた、いわゆるチップ型の積層型電子部品である。このような電子部品１としては、チップコンデンサ、チップバリスタ、チップインダクタ、チップビーズなどが挙げられる。
【００１３】
素体２は、例えば導体パターンを有する複数のセラミックグリーンシート（図示しない）を積層し、これを焼成することにより形成されている。セラミックグリーンシートの境界は、視認できない程度に一体化されている。
【００１４】
端子電極３，３は、素体２の両端部を覆うようにそれぞれ形成されている。端子電極３，３は、図２に示すように、例えばＣｕを含む導電性ペーストの焼結によって形成された焼結層４と、焼結層４の外側に形成されたＮｉめっき層５と、最表面に形成されたＳｎめっき層６とによって構成されている。焼結層４の最も厚い部分の厚さは、約１５μｍとなっており、Ｎｉめっき層５及びＳｎめっき層６の厚さは、それぞれ約４μｍとなっている。したがって、端子電極３，３の最も厚い部分の厚さ（以下、単に「厚さ」と称す）Ｔは、約２３μｍとなっている。
【００１５】
端子電極３，３の端面の略中央部分には、図１〜図３に示すように、凹部７が形成されている。この凹部７が形成される領域の幅（以下、「形成幅」と称す）Ｗ１は、端子電極３の端面を正面から見たときの幅（以下「チップ幅」と称す）Ｗ２の３０％以上となっている（図３参照）。
【００１６】
また、端子電極３の厚みが極大となる部分Ｘ１，Ｘ２を結ぶ面から凹部７の底面まで最短距離（以下、「最大深さ」と称す）Ｄは、端子電極３の端面を正面から見たときの高さ（以下、「チップ高さ」と称す）Ｈの０．７％〜３．７％となっている（図２及び図３参照）。さらに、凹部７の最大深さＤは、端子電極３の厚さＴの４８％以下となっている（図２参照）。
【００１７】
ところで、上述したような電子部品は、半田フィレットによって回路基板に実装して用いられるものである。このとき、図４（ａ）に示すように、従来の電子部品１０では、端子電極１１の端面が平坦に形成されていたため、半田フィレットＳが回路基板１２側から端子電極１１の高さ方向に上がってくる現象（フィレット上り）が生じることが問題となっていた。
【００１８】
このフィレット上りが生じると、図４（ｂ）に示すように、電子部品１０の一方の端部が半田フィレットＳによって引っ張られることにより、電子部品１０の他方の端部が回路基板１２から離れて起立する現象、いわゆる「チップ立ち」が発生することがあった。このチップ立ちが発生すると、電子部品１０と回路基板１２との電気的接続が図れなくなり、電子部品１０の機能が失われてしまうこととなる。
【００１９】
これに対し、電子部品１では、端子電極３の端面の略中央部分に凹部７が形成されており、凹部７の形成幅Ｗ１は、チップ幅Ｗ２の３０％以上となっている。この凹部７の形成により、図５に示すように、電子部品１を回路基板１２上に実装すると、凹部７の底部よりも上側に位置する面は、回路基板１２側から見て斜め上方に反った反り面Ｆとなる。
【００２０】
この反り面Ｆにより、半田フィレットＳが反り面Ｆを越えて端子電極３の高さ方向に上りにくくなり、フィレット上りは、凹部７の形成位置で規制される。これにより、電子部品１では、実装時に電子部品１の端部が半田フィレットＳから受ける引っ張り力を緩和でき、チップ立ちの発生を効果的に抑制できる。
【００２１】
一方、電子部品１では、凹部７の最大深さＤは、チップ高さＨの０．７％〜３．７％となっており、さらに、端子電極の厚さＴの４８％以下となっている。このように、凹部７の最大深さＤに制限を設けることにより、端子電極３の端面から素体２が露出してしまうことはない。したがって、電子部品１の実装時に、端子電極３の内部から水分が滲み出すこともなく、爆ぜ現象の発生をほぼ確実に回避できる。
【００２２】
続いて、上述した電子部品によるチップ立ち及び爆ぜ現象の発生の低減効果を実証するために行った実験について説明する。
【００２３】
本実験は、端子電極の端面に形成する凹部の最大深さＤ及び形成幅Ｗ１を変化させた場合に、チップ立ち及び爆ぜ現象の発生率がどのように変化するかを調べたものである。各条件における電子部品のサンプル数は１０００個とし、チップ高さＨ及びチップ幅Ｗ２はそれぞれ０．３ｍｍとした。また、チップ立ちの発生率は、一方の端子電極にのみ半田フィレットを形成した場合の発生率とした。
【００２４】
図６は、その実験結果を示す図である。図６に示すように、チップ幅Ｗ２に対する凹部の形成幅Ｗ１の比が高くなるにつれてチップ立ちの発生率が低くなる傾向が確認され、凹部の形成幅Ｗ１がチップ幅Ｗ２の３０％以上である場合は、チップ立ちが発生しなくなるという結果が得られた。また、チップ高さＨに対する凹部の最大深さＤの比が０％〜３．３３％の範囲である場合には爆ぜ現象が発生せず、この比が４％を超えると爆ぜ現象の発生率が２％〜２５％程度になるという結果が得られた。一方、チップ高さＨに対する凹部の最大深さＤの比が３．６７％であっても、凹部の形成幅Ｗ１がチップ幅Ｗ２の３０％以上である場合は、爆ぜ現象が発生しないという結果が得られた。
【００２５】
以上の結果から、凹部７の形成幅Ｗ１をチップ幅Ｗ２の３０％以上とし、かつ凹部７の最大深さＤをチップ高さＨの０．７％〜３．７％とすれば、実装時の爆ぜ現象の発生を回避しつつ、チップ立ちを抑制できることが確認された。これにより、電子部品を回路基板に実装する際の実装不良を抑止でき、電子部品の信頼性の向上を実現できる。
【００２６】
本発明は上記実施形態に限られるものではない。例えば凹部を形成する電子部品は、素体の端部に端子電極を形成してなるチップ型の電子部品であれば、上述した作用効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る電子部品を示す斜視図である。
【図２】図１におけるＩＩ−ＩＩ線断面図である。
【図３】図１に示した電子部品を端子電極の端面側から見た図である。
【図４】従来の電子部品を回路基板に実装した状態を示す図である。
【図５】図１に示した電子部品を回路基板に実装した状態を示す図である。
【図６】図１に示した電子部品によるチップ立ち及び爆ぜ現象の発生の低減効果を実証するために行った実験の結果を示す図である。
【符号の説明】
【００２８】
１…電子部品、２…素体、３…端子電極、７…凹部、Ｄ…凹部の最大深さ、Ｈ…チップ高さ、Ｔ…端子電極の厚さ、Ｗ１…凹部の形成幅、Ｗ２…チップ幅。
【図１】
2007134398.tif 000003
【図２】
2007134398.tif 000004
【図３】
2007134398.tif 000005
【図４】
2007134398.tif 000006
【図５】
2007134398.tif 000007
【図６】
2007134398.tif 000008