(57)【要約】【課題】  メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。【解決手段】  各メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３は、１ビットの情報を記憶する。各メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３において、第１入出力端子から第２入出力端子に電流を流したときのメモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３からの出力電流に相当する第１出力と、第２入出力端子から第１入出力端子に電流を流したときのメモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３からの出力電流に相当する第２出力とを比較することによって、各メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３に記憶されている情報を読み出す。【選択図】  図１
2007102892.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有するメモリセルを複数整列してなるメモリセルアレイを備え、
上記各メモリセルは、上記第１入出力端子から上記第２入出力端子に流れる電流が上記第２入出力端子から上記第１入出力端子に流れる電流よりも多い状態を第１状態とする一方、上記第２入出力端子から上記第１入出力端子に流れる電流が上記第１入出力端子から上記第２入出力端子に流れる電流よりも多い状態を第２状態として、上記第１状態と上記第２状態とが識別されることによって１ビット情報を記憶し、
上記各メモリセルにおいて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とを比較することによって、上記各メモリセルに記憶されている情報を読み出す読み出し部を
備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第１状態とは、上記第１記憶領域がプログラム状態で上記第２記憶領域がイレース状態である一方、上記第２状態とは、上記第１記憶領域がイレース状態で上記第２記憶領域がプログラム状態であることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記メモリセルは、非対称特性を有し、
上記第１記憶領域および上記第２記憶領域が共にイレース状態で、上記第１入出力端子から上記第２入出力端子に流れる電流が上記第２入出力端子から上記第１入出力端子に流れる電流よりも多くなっており、
上記第１状態とは、上記第１記憶領域および上記第２記憶領域が共にイレース状態である一方、上記第２状態とは、上記第１記憶領域がプログラム状態で上記第２記憶領域がイレース状態であることを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記読み出し部は、上記第１出力と上記第２出力とを比較するセンスアンプであることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第１キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第２キャパシタと
を備え、
上記センスアンプに、上記第１キャパシタのグランド側と反対側の電位と、上記第２キャパシタのグランド側と反対側の電位との電位差を入力することを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか１つに記載の半導体記憶装置において、
上記メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、１つのチャネル領域の両端近傍に独立して記憶できる機能を備えたフラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の不揮発性メモリセルを備えた半導体記憶装置に関する。また、本発明は、その半導体記憶装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリあるいはマスクＲＯＭ等のような不揮発性の半導体記憶装置が多く利用されている。
【０００３】
このような不揮発性メモリセルは、記憶状態に応じたセル電流（メモリセルに流れる電流）の変化を利用して情報を判定するものであるが、構造上、同じ情報を記憶した複数のメモリセルの間でセル電流を完全に一致させることが難しい。したがって、複数のメモリセルについて、同じ情報を記憶しても、セル電流の値がある程度の幅で分布するのが普通である。しかしながら、異なる情報を記憶したメモリセルの間でセル電流の値の分布が重なると、正しい情報の判定が困難になる。したがって、異なる情報を記憶したメモリセルの間では、互いのセル電流の分布が重ならないように、つまり、互いの分布の間に隙間が生じるように、プログラムベリファイ動作で調整している。しかしながら、最近、微細化、低電圧化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつあるという問題がある。さらに、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、複数のメモリセルに互いに異なる度合いで及ぶ。以上のことから、個々のメモリセルのセル電流値の分布の広がりが大きくなり、データ０とデータ１のセル電流値の分布を隔てる隙間が極端に狭くなったり、あるいは、互いに重なってしまい、データ０とデータ１を区別できなくなるという問題が生じる。
【０００４】
従来の読み出し動作における代表的な手法としては、リファレンスセルを設け、その電流値又は平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある（特許文献１：特開２００４−２７３０９３号公報参照）。具体的には、２つのリファレンスセルにデータ０とデータ１とを記憶させておき、それらの平均電流値をリファレンス電流値として用いている。
【０００５】
しかしながら、上記従来の半導体記憶装置は、データ０とデータ１の分布の隙間が極端に狭かったり、さらには重なってしまう（隙間がなくなる）ような場合には、メモリセルの情報を正しく読み取ることはできなかった。
【特許文献１】特開２００４−２７３０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の課題は、メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の半導体記憶装置は、
チャネル領域の一端の近傍に情報を記憶できる第１記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第２記憶領域を有し、かつ、上記チャネル領域の一端側の第１入出力端子および上記チャネル領域の他端側の第２入出力端子を有するメモリセルを複数整列してなるメモリセルアレイを備え、
上記各メモリセルは、上記第１入出力端子から上記第２入出力端子に流れる電流が上記第２入出力端子から上記第１入出力端子に流れる電流よりも多い状態を第１状態とする一方、上記第２入出力端子から上記第１入出力端子に流れる電流が上記第１入出力端子から上記第２入出力端子に流れる電流よりも多い状態を第２状態として、上記第１状態と上記第２状態とが識別されることによって１ビット情報を記憶し、
上記各メモリセルにおいて、上記第１入出力端子から上記第２入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第１出力と、上記第２入出力端子から上記第１入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第２出力とを比較することによって、上記各メモリセルに記憶されている情報を読み出す読み出し部を
備えることを特徴としている。
【０００８】
本発明によれば、上記各メモリセルが、上記第１状態および上記第２状態のうちのいずれかの状態をとって１ビットの情報を記憶し、かつ、上記第１状態と上記第２状態とは、第１入出力端子から第２入出力端子に電流を流すと共に、第２入出力端子から第１入出力端子に電流を流すことで判断できるので、２つの蓄積ノードがあるメモリにおいて、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）や、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響により、複数のメモリセルにおける第１入出力端子から第２入出力端子に電流を流したときの電流分布と、複数のメモリセルにおける第２入出力端子から第１入出力端子に電流を流したときの電流分布との隙間が狭くなったり、あるいは、上記二つの電流分布が重なってしまうようなことがあっても、第１入出力端子から第２入出力端子に電流を流すと共に、第２入出力端子から第１入出力端子に電流を流すだけで、メモリセルに蓄積された情報を正確に読み出すことができる。また、本発明によれば、各メモリセル自体がリファレンスセルの役目を果たすようになっているので、メモリセルの情報を読み出そうとする度に、リファレンスセルを参照する必要がなくて、リードティスターブの問題が起こることがない。
【０００９】
また、一実施形態の半導体記憶装置は、上記第１状態とは、上記第１記憶領域がプログラム状態で上記第２記憶領域がイレース状態である一方、上記第２状態とは、上記第１記憶領域がイレース状態で上記第２記憶領域がプログラム状態である。
【００１０】
上記実施形態によれば、上記第１状態とは、上記第１記憶領域がプログラム状態（電子が注入された書き込み状態）で上記第２記憶領域がイレース状態（電子が引き抜かれた消去状態）である一方、上記第２状態とは、上記第１記憶領域がイレース状態で上記第２記憶領域がプログラム状態であるので、上記第１状態は、第１入出力端子から第２入出力端子に電流を流したときのメモリセルからの出力電流が、第２入出力端子から第１入出力端子に電流を流したときのメモリセルからの出力電流よりも小さくなる一方、上記第２状態は、第１入出力端子から第２入出力端子に電流を流したときのメモリセルからの出力電流が、第２入出力端子から第１入出力端子に電流を流したときのメモリセルからの出力電流よりも大きくなる。したがって、各メモリセルにおいて、第１入出力端子から第２入出力端子に流れる電流と、第２入出力端子から第１入出力端子に流れる電流とを、比較することにより、各メモリセルに記憶されている情報を、正確かつ簡単に読み取ることができる。
【００１１】
また、一実施形態の半導体記憶装置は、上記メモリセルが、非対称特性を有し、上記第１記憶領域および上記第２記憶領域が共にイレース状態で、上記第１入出力端子から上記第２入出力端子に流れる電流が上記第２入出力端子から上記第１入出力端子に流れる電流よりも多くなっており、
上記第１状態とは、上記第１記憶領域および上記第２記憶領域が共にイレース状態である一方、上記第２状態とは、上記第１記憶領域がプログラム状態で上記第２記憶領域がイレース状態である。
【００１２】
上記実施形態によれば、上記第１状態は、第１入出力端子から第２入出力端子に電流を流したときのメモリセルの出力電流が、第２入出力端子から第１入出力端子に電流を流したときのメモリセルの出力電流よりも大きい一方、上記第２状態は、第１入出力端子から第２入出力端子に電流を流したときのメモリセルの出力電流が、第２入出力端子から第１入出力端子に電流を流したときのメモリセルの出力電流よりも小さくなる。したがって、ディスターブ、エンデュランス、リテンション等の影響により、複数のメモリセルにおける第１入出力端子から第２入出力端子に電流を流したときの電流分布と、複数のメモリセルにおける第２入出力端子から第１入出力端子に電流を流したときの電流分布との隙間が狭くなったり、あるいは、上記二つの電流分布が重なってしまうようなことがあっても、第１入出力端子から第２入出力端子に電流を流したときの出力電流に相当する第１出力と、第２入出力端子から第１入出力端子に電流を流したときの出力電流に相当する第２出力を比較するだけで、メモリセルに蓄積された情報を正確に判別することができる。また、２つの蓄積ノードの両方にプログラム情報が記憶されていない状態において、電流の流れの向きに対するセル電流の大きさを左右非対称にしているので、ブロック単位での消去しか許されないフラッシュメモリ等において、ビット毎の追加書きを容易に実現することができる。
【００１３】
また、一実施形態の半導体記憶装置は、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と
を備え、
上記第１出力は、上記第１入出力端子に接続されている上記ビット線の電位であると共に、上記第２出力は、上記第２入出力端子に接続されている上記ビット線の電位であり、
上記読み出し部は、上記第１出力と上記第２出力とを比較するセンスアンプである。
【００１４】
上記実施形態によれば、上記第１出力と上記第２出力とを比較するセンスアンプを有するので、上記センスアンプが、上記第１出力と上記第２出力を比較するだけで、各メモリセルに記憶されている情報を正確に読み出すことができて、絶対的な基準電圧を参照する必要がない。詳細には、ディスターブ、エンデュランス、リテンション等の影響により、メモリセル電流の絶対値が変化しても、第１入出力端子から第２入出力端子に流れる出力電流と、第２入出力端子から第１入出力端子に流れる出力電流の差の符号が変わることは、殆どないので、上記センスアンプが、上記第１出力と上記第２出力を比較するだけで、各メモリセルに記憶されている情報を正確に読み出すことができて、絶対的な基準電圧を参照する必要がない。したがって、基準電圧発生回路あるいはリファレンスセルアレイ、メモリセルの経時変化に合わせて基準電圧の値やリファレンスセルの電流値を変更する回路が不必要になるので、回路構成を格段に単純化することができる。
【００１５】
また、一実施形態の半導体記憶装置は、
上記第１出力とグランドとの電位差に相当する電荷を蓄積する第１キャパシタと、
上記第２出力とグランドとの電位差に相当する電荷を蓄積する第２キャパシタと
を備え、
上記センスアンプに、上記第１キャパシタのグランド側と反対側の電位と、上記第２キャパシタのグランド側と反対側の電位との電位差を入力するようになっている。
【００１６】
上記実施形態によれば、上記メモリセルからの出力電流を電位信号に変換し、更に、キャパシタを用いて電荷信号に変換しているので、保存することができない出力電流（電流信号）を電荷信号としてキャパシタに溜めることができる。したがって、時間的に異なる２つの電流信号を比較することができる。また、上記各キャパシタの容量をより大きくすることで、第１出力と第２出力の読み出し時間差の間に生じる各種ノイズに対するノイズマージン（ノイズ耐性）を大きくできる。
【００１７】
また、一実施形態の半導体記憶装置は、上記メモリセルが、サイドウォールメモリである。
【００１８】
ここで、上記サイドウォールメモリとは、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側壁に夫々設けられた電荷保持領域とを有するメモリのことを言う。
【００１９】
上記サイドウォールメモリでは、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、夫々に情報が記憶される。
【００２０】
上記サイドウォールメモリを含むメモリセルは、１つのメモリセルに２つの電荷保持領域、つまり、２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。２つの記憶部を有するサイドウォールメモリでは、一方の記憶部の情報を読み出す際の電流が、他方の記憶部の電荷保持状態の影響を受ける。したがって、１つの記憶部を有するメモリセルと比較してセル電流の値のバラツキが大きいという特性を有する。しかしながら、この半導体記憶装置は、第１出力と、第２出力を比較するようになっているので、１本のワード線で選択される複数のメモリセルにおける第１入出力端子から第２入出力端子に電流を流したときの電流分布および１本のワード線で選択される複数のメモリセルにおける第２入出力端子から第１入出力端子に電流を流したときの電流分布がばらついたり、時間の経過と共にずれが生じたり、あるいは、上記二つの電流分布が重なってしまうようなことがあっても、メモリセルの情報を正確に判別することができる。
【００２１】
また、本発明の電子機器は、本発明の半導体記憶装置を備える。
【００２２】
ここで、電子機器とは、携帯電話等の携帯情報端末、液晶表示装置、ＤＶＤ装置、映像機器、オーディオ機器、複写装置等をいう。
【００２３】
本発明によれば、比較的簡単な構成によって高精度に情報の判定を行うことができる本発明の半導体記憶装置を備えるので、電子機器の信頼性を向上させることができる。
【発明の効果】
【００２４】
本発明の半導体記憶装置によれば、第１入出力端子から第２入出力端子に電流を流したときの電流と、第２入出力端子から第１入出力端子に電流を流したときの電流との大小を比較するだけで、第１状態と第２状態を判別するので、メモリセルに蓄積された情報を正確に読み出すことができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を図示の実施の形態により詳細に説明する。
【００２６】
（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ０、ＭＣ１、・・・をマトリクス状に配置してなるメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｎが延在している。さらに、上記メモリセルアレイ１００の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・が延在している。また、上記ワード線ＷＬ０〜ＷＬｎは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・は、ビット線選択回路１０３の出力信号ＳＥＬ０〜５で選択されるトランジスタ群と、信号ＣＵＴ０、信号ＣＵＴ１でスイッチングされるトランジスタ群によって、センスアンプ１０４に接続されるようになっている。ここでは、メモリセルを４個毎に、１組のセンスアンプに接続するようにしているが、１組のセンスアンプに接続されるメモリセルの数は、特に４個に限定されるものではない。尚、各センスアンプの２つの入力端にある容量Ｃｓは、信号ＣＵＴ０、信号ＣＵＴ１でビット線と切り離されるセンスアンプ１０４の入力端の寄生容量を表す。
【００２７】
この半導体記憶装置のメモリセルアレイは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・の接続方式が仮想グランド方式であり、ビット線選択回路１０３の動作の下、メモリセル４個のうち１個の割合で同時に読み出すものである。しかしながら、ビット線の接続方式は固定グランド方式でもよく、ビット線選択回路の種類はどのようなものでもよく、また、ビット線選択回路は無くてもよい。
【００２８】
図２は、第１実施形態でメモリセルとして使用されているサイドウォールメモリ２００の断面図である。
【００２９】
このサイドウォールメモリ２００は、電荷保持領域として働く第１記憶領域としての第１シリコン窒化膜２０３および第２記憶領域としての第２シリコン窒化膜２０４を備えている。このサイドウォールメモリ２００は、第１シリコン窒化膜２０３と第２シリコン窒化膜２０４のいずれか一方に情報を書き込むことで、データ０とデータ１の１ビットの情報を記憶するようになっている。基板２０１上に、ゲート電極として機能するワード線２０５がゲート絶縁膜２０２を介して形成されており、このワード線２０５の両側に、シリコン酸化膜２０６を介して、第１及び第２シリコン窒化膜２０３,２０４が形成されている。この第１及び第２シリコン窒化膜２０３,２０４は、ワード線２０５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板２０１表面と略平行かつワード線２０５から遠ざかる側に延びる横部とを有し、概略Ｌ字状の断面形状を有している。上記第１及び第２シリコン窒化膜２０３，２０４のワード線２０５から遠い側には、シリコン酸化膜２０７，２０７が設けられている。このように、第１及び第２シリコン窒化膜２０３，２０４を、シリコン酸化膜２０６とシリコン酸化膜２０７で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第１及び第２シリコン窒化膜２０３，２０４に近接する基板２０１上には、２つの拡散領域が形成されている。詳しくは、第１シリコン窒化膜２０３の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２０９が形成されている。さらに、第２シリコン窒化膜２０４の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、第２ビット線２１２が形成されている。上記拡散層２０９及び第２ビット線２１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層２０９と第２ビット線２１２との間に、チャネル領域が定められる。上記第２ビット線２１２は、メモリセルの上部に形成された図示しない配線層に接続され、拡散層２０９は、メモリセル２００の上部に形成された第１ビット線２１１に接続されている。
【００３０】
図３は、図２に示すサイドウォールメモリの蓄積ノード（記憶領域）の状態毎のセル電流分布を示す図である。
【００３１】
図３に示す例では、メモリセルの右側のシリコン窒化膜２０３に書き込みを行い（電子を注入し）、左側のシリコン窒化膜２０４は消去状態のままにした状態（電子を引き抜いた状態）を、データ０、メモリセルの左側のシリコン窒化膜２０４に書き込みを行い（電子を注入し）、右側のシリコン窒化膜２０３は消去状態のままにした状態（電子を引き抜いた状態）をデータ１とした。もちろん、その逆、すなわち、メモリセルの右側のシリコン窒化膜２０３に書き込みを行い（電子を注入し）、左側のシリコン窒化膜２０４は消去状態のままにした状態（電子を引き抜いた状態）を、データ１、メモリセルの左側のシリコン窒化膜２０４に書き込みを行い（電子を注入し）、右側のシリコン窒化膜２０３は消去状態のままにした状態（電子を引き抜いた状態）をデータ０と定義しても構わない。ここで、１本のワード線に接続された全てのメモリセルにおいて、各メモリセルに各メモリセルの右側から左側へ図３にＡで示す方向に電流を流した場合におけるセル電流値の分布を示した。図３に示すように、データ０とデータ１の分布が重なりを持ってしまうことがある。しかしながら、１個のメモリセルに注目すると、図３にＡで示す右から左へ電流を流した右読みのセル電流値（●印）と、図３にＡで示す方向と反対の方向に左から右へ電流を流した左読みのセル電流値（○印）には必ず差がある。そこで、選択されたメモリセルの一方の入出力端子に接続されたビット線から他方の入出力端子に接続されたビット線にセル電流を流した場合と、その逆にセル電流を流した場合を比較することにより、データ０とデータ１を判定するのが本発明の主旨である。
【００３２】
以下に第１実施形態の読み出し動作について説明する。
【００３３】
図４は、第１実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。図４の信号名は、図１の信号線に付した信号名に対応している。
【００３４】
ここでは、ワード線ＷＬ０に接続されたメモリセルＭＣ０を読み出す場合を説明する。
【００３５】
まず、時刻ｔ１に、信号ＷＬ０を立ち上げてワード線ＷＬ０の電位をＧＮＤからＶＷＬまで滑らかに変化させる。続いて時刻ｔ２に、信号ＳＥＬ０と信号ＣＵＴ０を立ち上げる。この結果、ビット線ＢＬ０が、センスアンプ１０４の左側の入力端ＳＡＬと接続される。時刻ｔ３で、ビット線充放電回路１０１が、ビット線ＢＬ０をＧＮＤのハイインピーダンス（ＨｉＺ）とし、ビット線ＢＬ１にＶＢＬ（例えば１．２Ｖ）を充電する。時刻ｔ４で、信号ＳＥＬ０と信号ＣＵＴ０を立ち下げる。ビット線ＢＬ０は切り離され、センスアンプ１０４の左側の入力端ＳＡＬには、第１出力の一例としてのその時点でのビット線ＢＬ０の電位が寄生容量Ｃｓに保持される。時刻ｔ５で、ビット線ＢＬ０、ビット線ＢＬ１をＧＮＤに放電し、時刻ｔ６で、今度は、信号ＳＥＬ１と信号ＣＵＴ１を立ち上げる。この結果、ビット線ＢＬ１が、センスアンプ１０４の右側の入力端ＳＡＲに接続される。時刻ｔ７で、ビット線充放電回路１０１が、ビット線ＢＬ１をＧＮＤのハイインピーダンス（ＨｉＺ）とし、ビット線ＢＬ０にＶＢＬ（例えば１．２Ｖ）を充電する。時刻ｔ８で、信号ＳＥＬ１と信号ＣＵＴ１を立ち下げる。ビット線ＢＬ１は切り離され、センスアンプ１０４の右側の入力端ＳＡＲには、第２出力の一例としてのその時点でのビット線ＢＬ１の電位が寄生容量Ｃｓに保持される。時刻ｔ９で、ビット線ＢＬ０、ビット線ＢＬ１をＧＮＤに放電する。このようにして、センスアンプの各入力端に入力する電圧（電位）を確定する。この後、時刻ｔ１０に信号ＳＡＰを立ち下げ、時刻ｔ１１に信号ＳＡＮを立ち上げて、センスアンプを動作させる。
【００３６】
図４に示す結果では、ビット線ＢＬ０を切り離した時の入力端ＳＡＬの電位は、ビット線ＢＬ１を切り離した時の入力端ＳＡＲの電位より高いため、増幅した後のセンスアンプ出力は、信号ＳＡＬがＨｉｇｈになると共に、信号ＳＡＲがＬｏｗとなり、データ１として出力される。
【００３７】
この実施形態のように本発明では、メモリセルが自分自身の右読みと左読みのセル電流を比較するので、データ０とデータ１を判定するための基準電圧は不要となり、例えば、１本のワード線に繋がったメモリセルすべての判定基準として単一の基準電圧等が不要となる。更に、本発明では、基準電圧が不要になることに加えて、図３に示したようにセル電流値の分布がデータ０とデータ１で重なっていても、データを正確に読み出すことができる。
【００３８】
尚、第１実施形態の半導体記憶装置では、図２に断面構造を示すサイドウォールメモリを使用したが、この発明の半導体記憶装置は、チャネル領域の両端に２つの蓄積ノード（蓄積層や蓄積部）を持つメモリセルであれば、如何なる構造のメモリセルでも使用することができる。図５〜図９は、本発明で使用できるメモリの構造を示す断面図である。以下に、図５〜図９を用いて本発明の半導体記憶装置で使用できるメモリの数例を説明することにする。
【００３９】
この発明が有するメモリは、図５に示すように、基板１４０６上に、酸化膜１４０５、ゲート１４００を順次積層し、酸化膜１４０５上かつゲート１４００の両側に略左右対称に第１記憶領域である第１の蓄積層１４０１および第２記憶領域である第２の蓄積層１４０２を積層し、更に、基板１４０６と酸化膜１４０５との間に、積層方向に第１の蓄積層１４０１と重なるように第１拡散層１４０３を形成すると共に、積層方向に第２の蓄積層１４０２と重なるように、かつ、第１拡散層１４０３と交わらないように、第２拡散層１４０４が形成されている構造であっても良い。
【００４０】
また、この発明が有するメモリは、図６示すように、基板１５０６上に、酸化膜１５０５、ゲート１５００を順次積層し、ゲート１５００の酸化膜１５０５側の二つのすみに左右対称に断面４分円形状の第１記憶領域としての第１の蓄積層１５０１および断面４分円形状の第２記憶領域としての第２の蓄積層１５０２を形成し、更に、基板１５０６と酸化膜１５０５との間に、積層方向に第１の蓄積層１５０１と重なるように第１拡散層１５０３を形成すると共に、積層方向に第２の蓄積層１５０２と重なるように、かつ、第１拡散層１５０３と交わらないように、第２拡散層１５０４が形成されている構造であっても良い。
【００４１】
また、この発明が有するメモリは、図７に示すように、基板１６０６上に、断面略凹字状の酸化膜１６０５を形成すると共に、酸化膜１６０５の凹部にゲート１６００を形成し、かつ、基板１６０６上かつ酸化膜１６０５の一方の側に酸化膜１６０７、第１記憶領域である第１の蓄積層１６０８、酸化膜１６０９、ゲート１６１０を積層すると共に、基板１６０６上かつ酸化膜１６０５の他方の側に酸化膜１６１１、第２記憶領域である第２の蓄積層１６１２、酸化膜１６１３、ゲート１６１４を積層し、更に、基板１６０６と酸化膜１６０７との間に、積層方向に第１の蓄積層１６０８と重なるように第１拡散層１６１７を形成すると共に、基板１６０６と酸化膜１６１１との間に、積層方向に第２の蓄積層１６１２と重なるように、かつ、第１拡散層１６１７と交わらないように、第２拡散層１６１８が形成されている構造であっても良い。
【００４２】
また、この発明が有するメモリは、図８に示すように、基板１７０６上に酸化膜１７０５を形成すると共に、断面凸形状の凸側が酸化膜１７０５の上面全面に接触するように、酸化膜１７０５上にゲート１７００を形成し、かつ、酸化膜１７０５の一方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７０８、第１記憶領域である第１の蓄積層１７０９、酸化膜１７１０を順次形成すると共に、酸化膜１７０５の他方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７１１、第２記憶領域である第２の蓄積層１７１２、酸化膜１７１３を順次形成し、更に、基板１７０６と酸化膜１７０８との間に、積層方向に第１の蓄積層１７０９と重なるように第１拡散層１７１５を形成すると共に、基板１７０６と酸化膜１７１１との間に、積層方向に第２の蓄積層１７１２と重なるように、かつ、第１拡散層１７１５と交わらないように、第２拡散層１７１６が形成されている構造であっても良い。
【００４３】
また、この発明が有するメモリは、図９に示すように、基板１８０５上に、酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８、ゲート１８００を順次形成し、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なるように、第１拡散層１８０３が形成されると共に、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なり、かつ、第１拡散層１８０３と交わらないように第２拡散層１８０４が形成されている構造であっても良い。尚、図７に示す構造では、断面における酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８からなるサンドイッチ構造の一方の側を、第１記憶領域としての第１の蓄積部１８０１として使用し、断面における上記サンドイッチ構造の他方の側を、第２記憶領域としての第２の蓄積部１８０２として使用するようになっている。
【００４４】
また、上記第１実施形態の半導体記憶装置では、センスアンプ１０４の二つの入力端に電位信号を入力するために必要となるキャパシタとして、センスアンプの各入力端に寄生しているキャパシタの寄生容量を用いたが、センスアンプの外部にキャパシタを設けても良い。この場合、容量をより大きくすることができて、第１出力と第２出力との読み出しの時間差（図２の時刻ｔ５から時刻ｔ９）の間に生じる各種ノイズに対するノイズマージン（ノイズ耐性）を大きくすることができる。
【００４５】
（第２実施形態）
図１０は、本発明の第２実施形態に用いるメモリセルの断面図である。図２と異なるのは、拡散層２２０９と２２１０を形成する際に、基板２２０１に斜めに（垂直からずらせて）イオン注入を行うことで、各々の拡散層２２０９,２２１０の端からゲート絶縁膜２２０２までの距離（オフセット量）が、メモリセル２０００の左右で非対称に形成されている。
【００４６】
図１０のように、右側のオフセット量の方が、左側のオフセット量より小さい場合、双方の蓄積ノード（第１および第２のシリコン窒化膜１２０３、１２０４）が共に消去状態であっても、左側から右側へ流す電流の方が、右側から左側へ流す電流より大きくなる。これは、第１実施形態で、右側の蓄積ノード（第１のシリコン窒化膜１２０３）を書き込み状態、左側の蓄積ノード（第２のシリコン窒化膜１２０４）を消去状態としたことに対応する。
【００４７】
一方、左側の蓄積ノード（第２のシリコン窒化膜１２０４）に書き込みを行うと、先程とは逆に、右側から左側へ流す電流の方が、左側から右側へ流す電流より大きくできる。これは、第１実施形態で、右側の蓄積ノード（第１のシリコン窒化膜１２０３）を消去状態、左側の蓄積ノード（第２のシリコン窒化膜１２０４）を書き込み状態としたことに対応する。
【００４８】
読み出し方法は、第１実施形態と全く同じで良い。このように、双方の蓄積ノードが消去状態であっても、セル電流の大きさに左右非対称を持たせることで、ブロック単位での消去しか許していないフラッシュメモリ等への応用において、ビット毎の追加書きが可能となる。
【００４９】
図１１は、本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。尚、図１１において、３１７は、光学系駆動部を示している。
【００５０】
このデジタルカメラは、本発明の半導体記憶装置である不揮発性メモリ３０８,３１９を備えている。上記不揮発性メモリ３０８は、撮影画像の記憶に用いられており、不揮発性メモリ３１９は、液晶パネル３２２のばらつき補正値の記憶に用いられている。
【００５１】
このデジタルカメラは、操作者によりパワースイッチ３０１がオンされると、電池３０２から供給される電力がＤＣ／ＤＣコンバータ３０３で所定電圧に変圧されて、各部品に供給される。レンズ３１６から入った光は、ＣＣＤ３１８で電流に変換され、Ａ／Ｄコンバータ３２０でデジタル信号となり、映像処理部３１０のデータバッファ３１１に入力される。データバッファ３１１に入力された信号は、ＭＰＥＧ処理部３１３で動画処理され、ビデオエンコーダ３１４を経てビデオ信号となり、液晶ドライバ３２１を経て、液晶パネル３２２に表示される。このとき、液晶ドライバ３２１は、内蔵の不揮発性メモリ３１９のデータを用いて、液晶パネル３２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。操作者によりシャッター３０４が押下されると、データバッファ３１１の情報が、ＪＰＥＧ処理部３１２を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ３０８に記録される。このフラッシュメモリ３０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ３０７は、ＣＰＵ３０６や映像処理部３１０の様々な処理過程で発生するデータの一時記憶用に利用される。
【００５２】
上記デジタルカメラの不揮発性メモリ３０８、３１９は、長期の保存に亘るデータの信頼性を高くする必要がある。ここで、上記不揮発性メモリ３０８、３１９は、データ０とデータ１のセル電流値の分布の隙間が極端に狭くなったり、あるいは、重なってしまうようなことがあっても、左右２方向の電流値を比較することで、正確にメモリセルの情報を読み出すことができる。したがって、上記不揮発性メモリ３０８、３１９を備えるデジタルカメラは、コストダウン、小型化及び高信頼性を達成することができる。
【００５３】
尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラに搭載したが、本発明の半導体記憶装置を、携帯電話に搭載すると好ましい。携帯電話で用いられるフラッシュメモリは、画像データの他、通信プロトコルも記録するので、高度の信頼性が必要となる。したがって、本発明の半導体記憶装置を、携帯電話に搭載すると、携帯電話の品質を格段に向上させることができる。尚、本発明の半導体記憶装置を、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラおよび携帯電話以外の電子機器に搭載しても良いことは、言うまでもない。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態の半導体記憶装置を示す図である。
【図２】サイドウォールメモリの断面図である。
【図３】メモリセルの蓄積ノードの状態毎のセル電流分布を示す図である。
【図４】第１実施形態の読み出し動作のタイミング図である。
【図５】メモリセルの他の実施例の一例を示す図である。
【図６】メモリセルの他の実施例の一例を示す図である。
【図７】メモリセルの他の実施例の一例を示す図である。
【図８】メモリセルの他の実施例の一例を示す図である。
【図９】メモリセルの他の実施例の一例を示す図である。
【図１０】本発明の第２実施形態の半導体記憶装置に用いるサイドウォールメモリの断面図である。
【図１１】本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。
【符号の説明】
【００５５】
１００  メモリセルアレイ
１０１  ビット線充放電回路
１０２  行デコーダ
１０３  ビット線選択回路
１０４  センスアンプ
２００  メモリセル
２０１  基板
２０２  ゲート絶縁膜
２０３  第１のシリコン窒化膜
２０４  第２のシリコン窒化膜
２０６、２０７  シリコン酸化膜
２０９  拡散層
２１１  第１ビット線
２１２  第２ビット線
３００  デジタルカメラ
３０１  パワースイッチ
３０２  電池
３０３  ＤＣ／ＤＣコンバータ
３０４  シャッター
３０６  ＣＰＵ
３０７  ＤＲＡＭ
３０８  フラッシュメモリ
３１０  映像処理部
３１１  データバッファ
３１２  ＪＰＥＧ処理部
３１３  ＭＰＥＧ処理部
３１４  ビデオエンコーダ
３１６  レンズ
３１７  光学系駆動部
３１８  ＣＣＤ
３１９  不揮発性メモリ
３２０  Ａ／Ｄコンバータ
３２１  液晶ドライバ
３２２  液晶パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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