(57)【要約】【課題】容量素子の占有面積を増大させることなく、強誘電体膜の側端部を伝わって上部電極と下部電極との間に流れるリーク電流を低減し、信頼性の高い半導体装置を実現できるようにする。【解決手段】半導体装置は、基板１０の上に形成された層間絶縁膜３２と、層間絶縁膜３２の上に、列方向に形成された複数の容量素子２１とを備えている。各容量素子２１は、下から順に積層された下部電極４１と容量絶縁膜４２と上部電極４３とをそれぞれ有している。上部電極４３は、列方向に形成された各容量素子２１に独立して形成され、容量絶縁膜４２は、各容量素子２１に共通に形成されており、上部電極４３の側面と容量絶縁膜４２の側面とは、段差なく連続して形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に、列方向に形成された複数の容量素子とを備え、
前記各容量素子は、下から積層された下部電極と容量絶縁膜と上部電極とをそれぞれ有し、
前記上部電極は、前記列方向に形成された各容量素子に独立して形成され、
前記容量絶縁膜は、前記各容量素子の下部電極の上に跨って形成されており、
前記上部電極の側面と前記容量絶縁膜の側面とは、段差なく連続して形成されていることを特徴とする半導体装置。
【請求項２】
前記容量絶縁膜における前記容量素子同士の間に形成された部分の膜厚は、前記容量絶縁膜における前記各下部電極の上に形成された部分の膜厚よりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記列方向に形成された複数の容量素子のうち列の端部に形成された容量素子は、電荷の蓄積を行わないダミー容量素子であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記列方向に形成された複数の容量素子のうち列の端部に形成された容量素子の上部電極の平面寸法は、前記端部に形成された容量素子を除く他の容量素子の上部電極の平面寸法よりも大きく、
前記端部に形成された容量素子は、他の容量素子と隣接する側と反対側において前記上部電極の側面及び容量絶縁膜の側面が、前記下部電極の側面よりも外側に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記基板に形成され、拡散層を有する複数のトランジスタと、
前記層間絶縁膜を貫通し、前記各トランジスタの拡散層と前記複数の容量素子のうちの対応する容量素子とをそれぞれ電気的に接続する複数の導電性プラグとをさらに備え、
前記各下部電極は、酸素バリア膜と電極膜とを含む積層構造を有していることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記列方向と交差する行方向に形成された複数の容量素子をさらに備え、
前記行方向に形成された複数の容量素子における上部電極は、それぞれ電気的に接続されてセルプレート線を形成していることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記行方向に形成された複数の容量素子における容量絶縁膜は、前記行方向に形成された容量素子同士の間の部分においても一体に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
基板のメモリセル領域に、互いに間隔をおいて複数の下部電極を形成する工程（ａ）と、
前記各下部電極の間の部分を埋める絶縁膜を形成する工程（ｂ）と、
前記各下部電極及び絶縁膜の上に容量絶縁膜形成膜を形成する工程（ｃ）と、
前記容量絶縁膜形成膜の上に上部電極形成膜を形成する工程（ｄ）と、
前記上部電極形成膜をパターニングすることにより複数の上部電極を形成する工程と（ｅ）、
前記容量絶縁膜形成膜における前記メモリセル領域を除く部分を除去することにより容量絶縁膜を形成する工程（ｆ）とを備え、
前記工程（ｆ）において、前記容量絶縁膜形成膜を前記各上部電極同士の間の部分に残し且つ前記上部電極の側面と前記容量絶縁膜の側面とを連続して形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｅ）における前記上部電極の形成及び前記工程（ｆ）における前記容量絶縁膜の形成には、反応性イオンエッチング装置をそれぞれ用い、
前記容量絶縁膜を形成する際には、前記上部電極を形成する際と比べて前記反応性イオンエッチング装置の高周波出力を低く設定することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）における前記上部電極の形成及び前記工程（ｆ）における前記容量絶縁膜の形成には、ドライエッチングをそれぞれ用い、
前記容量絶縁膜を形成膜する際には、前記上部電極を形成する際と比べてエッチングチャンバ内の圧力を高く設定することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）における前記上部電極の形成及び前記工程（ｆ）における前記容量絶縁膜の形成には、ドライエッチングをそれぞれ用い、
前記容量絶縁膜を形成する際には、エッチングガスとして炭素を含むガスを用いることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｆ）において、前記工程（ｅ）において用いるマスクと同一のマスクを用いることを特徴とする請求項９から１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に強誘電体又は高誘電体を容量絶縁膜に用いた容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
強誘電体又は高誘電体は、ヒステリシス特性による残留分極又は高い比誘電率を有するため、不揮発性メモリ（ＦｅＲＡＭ）又はダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の半導体装置における容量素子の容量絶縁膜として利用されている。
【０００３】
例えば、強誘電体メモリ装置は上部電極と強誘電体からなる容量絶縁膜と下部電極とを有する容量素子（キャパシタ）を備えている。高性能の強誘電体メモリ装置を実現するためには、できるだけ小さく且つリーク電流等の電気的特性が優れた容量素子を形成する必要があり、種々の容量素子の形成方法が提案されている。
【０００４】
容量素子の微細化という観点からは、上部電極形成膜、容量絶縁膜形成膜及び下部電極形成膜をそれぞれ形成した後、同一のマスクを用いて３つの膜を一括してパターニングすることにより、上部電極、容量絶縁膜及び下部電極を形成する方法が最も有効である（例えば、特許文献１を参照。）。しかし、同一マスクを用いて上部電極形成膜、容量絶縁膜形成膜及び下部電極形成膜を一括してパターニングした場合には、上部電極の側面と容量絶縁膜の側面と下部電極の側面とが段差なく一体に形成される。このため、容量絶縁膜の側端部に高い電圧が印加されるので、強誘電体膜の側端部を伝わり上部電極と下部電極との間にリーク電流が流れやすくなる。
【０００５】
また、強誘電体膜をエッチングする際には、強誘電体膜の構成成分のうちの揮発性の高い構成成分が優先的にエッチングされる。このため、強誘電体膜の側端部において組成ずれが発生し、その結果、さらにリーク電流が大きくなり、信頼性不良の原因となるという問題がある。
【０００６】
これを解決するために、下部電極を形成した後、上部電極と強誘電体膜とを一括加工することにより上部電極の平面寸法を下部電極よりも大きくした容量素子を備えた半導体装置が提案されている（例えば、特許文献２を参照。）。この方法によれば、容量絶縁膜の側端部にはほとんど電圧が印加されなくなるため、上部電極と下部電極との間に流れるリーク電流を小さく抑えることができる。
【特許文献１】特開２００１−２５７３２０号公報
【特許文献２】特開２００２−１９８４９４号公報（第３５頁、図４（ｂ））
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の半導体装置においては、上部電極の平面寸法を下部電極の平面寸法よりも大きくするため、容量素子の占有面積が増大するという問題がある。
【０００８】
本発明は前記従来の問題を解決し、容量素子の占有面積を増大させることなく、強誘電体膜の側端部を伝わって上部電極と下部電極との間に流れるリーク電流を低減し、信頼性の高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、容量絶縁膜が容量素子同士の間の部分に一体に形成された構成とする。
【００１０】
具体的に本発明に係る半導体装置は、基板の上に形成された層間絶縁膜と、層間絶縁膜の上に、列方向に形成された複数の容量素子とを備え、各容量素子は、下から積層された下部電極と容量絶縁膜と上部電極とをそれぞれ有し、上部電極は、列方向に形成された各容量素子に独立して形成され、容量絶縁膜は、各容量素子の下部電極の上に跨って形成されており、上部電極の側面と容量絶縁膜の側面とは、段差なく連続して形成されていることを特徴とする。
【００１１】
本発明に係る半導体装置によれば、容量絶縁膜は各容量素子の下部電極の上に跨って形成されているため、列の両端部に形成された容量素子を除いて容量絶縁膜の側面と下部電極の側面とが連続する恐れがない。従って、上部電極を設計する際にマスクずれ等を考慮したオーバーラップマージンを確保する必要がなくなるので、上部電極の平面寸法を下部電極の平面寸法とほぼ同一とすることが可能となる。その結果、容量素子の占有面積を増大させることなく、容量素子の信頼性を向上させることができる。また、上部電極の側面と容量絶縁膜の側面とは、段差なく連続して形成されているため、上部電極のパターニングと容量絶縁膜のパターニングとを同一のマスクを用いて行うことができる。従って、製造工程が複雑化することがない。
【００１２】
本発明の半導体装置において、容量絶縁膜における容量素子同士の間に形成された部分の膜厚は、容量絶縁膜における各下部電極の上に形成された部分の膜厚よりも薄いことが好ましい。
【００１３】
本発明の半導体装置において、列方向に形成された複数の容量素子のうち列の端部に形成された容量素子は、電荷の蓄積を行わないダミー容量素子であることが好ましい。このような構成とすることにより、マスクのずれ等により、列の端部に形成された容量素子において容量絶縁膜の側面と下部電極の側面とが連続して形成されたり、容量絶縁膜の側面が下部電極の側面よりも内側に形成されたりした場合にも、半導体装置の信頼性が低下することを防止できる。
【００１４】
本発明の半導体装置において、列方向に形成された複数の容量素子のうち列の端部に形成された容量素子の上部電極の平面寸法は、端部に形成された容量素子を除く他の容量素子の上部電極の平面寸法よりも大きく、端部に形成された容量素子は、他の容量素子と隣接する側と反対側において上部電極の側面及び容量絶縁膜の側面が、下部電極の側面よりも外側に位置していることが好ましい。このような構成とすることにより、マスクのずれ等により、容量絶縁膜の側面が下部電極の側面より内側となることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【００１５】
本発明の半導体装置は、基板に形成され、拡散層を有する複数のトランジスタと、層間絶縁膜を貫通し、各トランジスタの拡散層と複数の容量素子のうちの対応する容量素子とをそれぞれ電気的に接続する複数の導電性プラグとをさらに備え、各下部電極は、酸素バリア膜と電極膜とを含む積層構造を有していることが好ましい。このような構成とすることにより、キャパシタをプラグ上に形成することができ、メモリセルの微細化が可能となる。
【００１６】
本発明の半導体装置は、列方向と交差する行方向に形成された複数の容量素子をさらに備え、行方向に形成された複数の容量素子における上部電極は、それぞれ電気的に接続されてセルプレート線を形成していることが好ましい。
【００１７】
この場合において、行方向に形成された複数の容量素子における容量絶縁膜は、行方向に形成された容量素子同士の間の部分においても一体に形成されていることが好ましい。このような構成とすることにより、メモリセル領域に容量素子が行列状に形成されている場合に、各容量素子についてリーク電流を低減できる。
【００１８】
本発明に係る半導体装置の製造方法は、基板のメモリセル領域に、互いに間隔をおいて複数の下部電極を形成する工程（ａ）と、各下部電極の間の部分を埋める絶縁膜を形成する工程（ｂ）と、各下部電極及び絶縁膜の上に容量絶縁膜形成膜を形成する工程（ｃ）と、容量絶縁膜形成膜の上に上部電極形成膜を形成する工程（ｄ）と、上部電極形成膜をパターニングすることにより複数の上部電極を形成する工程と（ｅ）、容量絶縁膜形成膜におけるメモリセル領域を除く領域を除去することにより容量絶縁膜を形成する工程（ｆ）とを備え、工程（ｆ）において、容量絶縁膜形成膜を各上部電極同士の間の部分に残し且つ上部電極の側面と容量絶縁膜の側面とを連続して形成することを特徴とする。
【００１９】
本発明の半導体装置の製造方法によれば、容量絶縁膜形成膜が各上部電極同士の間の部分に残存するように形成するため、下部電極の側面と容量絶縁膜の側面とが連続する部分が形成される恐れがほとんどない。従って、上部電極の平面寸法を下部電極の平面寸法とほぼ同一としても、容量絶縁膜の側端部を伝わって上部電極と下部電極との間にリーク電流が流れることがない。その結果、占有面積を増大させることなく、信頼性が高い半導体装置を実現することができる。また、容量絶縁膜形成膜をパターニングして、容量絶縁膜形成膜におけるメモリセルブロックを除く領域を除去することにより容量絶縁膜を形成するため、工程を複雑化することなく容量絶縁膜が形成できる。
【００２０】
半導体装置の製造方法において、工程（ｅ）における上部電極の形成及び工程（ｆ）における容量絶縁膜の形成には、反応性イオンエッチング装置をそれぞれ用い、容量絶縁膜を形成する際には、上部電極を形成する際と比べて反応性イオンエッチング装置の高周波出力を低く設定することが好ましい。また、ドライエッチングをそれぞれ用い、容量絶縁膜を形成する際には、上部電極を形成する際と比べてエッチングチャンバ内の圧力を高く設定してもよく、容量絶縁膜を形成する際には、エッチングガスとして炭素を含むガスを用いてもよい。このような構成とすることにより、プラズマの直線性が低下するため、容量絶縁膜形成膜を上部電極同士の間の部分に確実に残存させることができる。
【００２１】
半導体装置の製造方法は、工程（ｆ）において、工程（ｅ）において用いるマスクと同一のマスクを用いることが好ましい。このような構成とすることにより、製造工程を複雑化させることなく、信頼性が高い半導体装置を実現することができる。
【発明の効果】
【００２２】
本発明に係る半導体装置及びその製造方法によれば、容量素子の占有面積を増大させることなく、強誘電体膜の側端部を伝わって上部電極と下部電極との間に流れるリーク電流を低減し、信頼性の高い半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２３】
本発明の一実施形態について図面を参照して説明する。図１（ａ）及び（ｂ）は一実施形態に係る半導体装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線におけるの断面構成を示している。図１に示すようにシリコン（Ｓｉ）等からなる半導体基板１０のセルブロック１０Ａには、容量素子２１及び金属酸化膜半導体（ＭＯＳ）トランジスタ２２を有する複数のメモリセルが行列状に配置されている。本実施形態の半導体装置は、行方向にセルプレート線２４が延びており、列方向にビット線２５が延びている。
【００２４】
各ＭＯＳトランジスタ２２は、半導体基板１０のシャロウトレンチ分離（ＳＴＩ）膜１１により互いに区画された素子形成領域にそれぞれ形成されており、半導体基板１０の上に形成されたゲート電極２２ａと半導体基板１０におけるゲート電極２２ａの両側にそれぞれ形成された拡散層２２ｂとを有している。
【００２５】
半導体基板１０の上には、各ＭＯＳトランジスタ２２を覆うように、膜厚が約４００ｎｍの酸化シリコン（ＳｉＯ2）からなる第１の層間絶縁膜３１が形成されている。第１の層間絶縁膜３１には、第１の層間絶縁膜３１を貫通し、対応するＭＯＳトランジスタ２２の拡散層２２ｂとそれぞれ電気的に接続された複数の第１の導電性プラグ３５が形成されている。各第１の導電性プラグ３５は、タングステン（Ｗ）からなり、側面には厚さが約１０ｎｍのチタン（Ｔｉ）と厚さが約２０ｎｍの窒化チタン（ＴｉＮ）とが積層されてなるバリア層（図示せず）を有している。
【００２６】
第１の層間絶縁膜３１の上には、各第１の導電性プラグ３５と電気的に接続されるように膜厚が約１００ｎｍのタングステン（Ｗ）からなり、列方向に延びる複数のビット線２５が形成されている。第１の層間絶縁膜３１の上には、各ビット線２５を覆い、各ビット線２５の上側における膜厚が約２００ｎｍのＳｉＯ2からなる第２の層間絶縁膜３２が形成されている。
【００２７】
第１の層間絶縁膜３１及び第２の層間絶縁膜３２には、第１の層間絶縁膜３１及び第２の層間絶縁膜３２を貫通し、対応するＭＯＳトランジスタ２２の拡散層２２ｂとそれぞれ電気的に接続された複数の第２の導電性プラグ３６が形成されている。各第２の導電性プラグ３６は、タングステン（Ｗ）からなり、側面には厚さが約１０ｎｍのチタン（Ｔｉ）と厚さが約２０ｎｍの窒化チタン（ＴｉＮ）とが積層されてなるバリア層（図示せず）を有している。
【００２８】
第２の層間絶縁膜３２の上には、容量素子２１が互いに間隔をおいて形成されている。各容量素子２１は、順次形成された下部電極４１と容量絶縁膜４２と上部電極４３とを有している。
【００２９】
下部電極４１は、第２の層間絶縁膜３２の上に、各第２の導電性プラグ３６の上面を覆うようにそれぞれ形成されており、各下部電極４１は対応する第２の導電性プラグ３６とそれぞれ電気的に接続されている。各下部電極４１は、下側から形成された、厚さが約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）と、厚さが約５０ｎｍのイリジウム（Ｉｒ）と、厚さが約５０ｎｍの酸化イリジウム（ＩｒＯ2）と、厚さが約５０ｎｍの白金（Ｐｔ）とを含んでいる。これらのうちのＴｉＡｌＮ、Ｉｒ及びＩｒＯ2は、主として第２の導電性プラグ３６の酸化を防止する酸素バリアとして機能し、Ｐｔは主として容量素子の電極として機能する。第２の層間絶縁膜３２の上には、各下部電極４１の間に埋め込まれ且つ各下部電極の上面を露出する、膜厚が約１８０ｎｍのＳｉＯ2からなる第３の層間絶縁膜３３が形成されている。
【００３０】
各下部電極４１の上にはストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物等の強誘電体材料からなる容量絶縁膜４２が形成されている。容量絶縁膜４２は、第３の層間絶縁膜３３における下部電極４１同士の間の部分の上にも残存しており、少なくとも各列ごとに共通に形成されている。容量絶縁膜４２の膜厚は、下部電極４１の上においては約１００ｎｍであり、第３の層間絶縁膜３３の上においては約５０ｎｍであり、下部電極４１同士の間に形成された部分の膜厚は、下部電極４１の上に形成された部分の膜厚よりも薄くなっている。
【００３１】
容量絶縁膜４２の上には、各下部電極４１に対向して厚さが約５０ｎｍのＰｔからなる上部電極４３が互いに間隔をおいて形成されている。上部電極４３の側面と容量絶縁膜４２の側面とは連続して形成されている。従って、上部電極４３及び容量絶縁膜４２をパターニングする際には、同一のマスクを用いることができる。
【００３２】
本実施形態の半導体装置は、上部電極４３の幅が下部電極４１の幅と加工ばらつきの範囲内においてほぼ一致するように形成されている。従って、容量素子２１の占有面積の増大を防ぐことができる。このような構成とした場合に、従来の容量素子においては、上部電極４３の側面と容量絶縁膜４２の側面と下部電極４１の側面とが連続してしまう。このため、組成劣化等が発生しやすい容量絶縁膜４２の側端部を伝わって上部電極４３と下部電極４１との間に流れるリーク電流が増大してしまう。しかし、本実施形態の半導体装置は、容量絶縁膜４２が各容量素子２１同士の間に一体に形成されているため、メモリセル領域の容量素子においてリーク電流が流れることを防ぐことができる。従って、リーク電流が流れやすい容量絶縁膜４２の側面は、列の両端部に形成された２つの容量素子２１Ａのみに形成される。その結果、容量絶縁膜４２の側端部を伝わって流れるリーク電流を大幅に低減することができる。
【００３３】
セルブロック１０Ａの外側の領域においては、コンタクトを形成するために容量絶縁膜を除去する必要がある。従って、列の両端部に形成された２つの容量素子２１Ａにおいては、上部電極のオーバーラップマージンを十分に取らないと、他の容量素子と相対する側面と反対側の側面において上部電極の側面と容量絶縁膜の側面と下部電極の側面とが連続してしまう。また、マスクの合わせずれ又は加工寸法のばらつき等により、容量絶縁膜４２の側面が下部電極４１の側面より内側に形成され、容量絶縁膜４２の側面の下端が下部電極４１の上面と接する恐れもある。従って、列の両端部に形成された２つの容量素子２１Ａにおいて、リーク電流の値が大きくなり、容量素子の特性が大きく劣化する恐れがある。このため、本実施形態の半導体装置は、列の両端部に形成された２つの容量素子２１Ａを、電荷の蓄積を行わないダミー素子としている。これにより、容量絶縁膜４２の側端部を伝わることにより発生するリーク電流はほとんど無視することができる。
【００３４】
また、図２に示すように列の両端部に形成された２つの容量素子２１Ａにおいて、上部電極４３の平面寸法を他の容量素子２１の平面寸法よりも大きく設定してもよい。このようにすれば、マスク合わせのずれ又は加工寸法のばらつき等が生じた場合においても、上部電極４３と容量絶縁膜４２とが形成する側面の下端が、下部電極４１の上面と接することがなく、列の両端部に形成された２つの容量素子２１Ａについてもメモリセルの容量素子として用いることができる。
【００３５】
以下に本実施形態の半導体装置の製造方法について図面を参照して説明する。図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法について工程順に断面構成を示している。
【００３６】
まず、図３（ａ）に示すように半導体基板１０に、複数のＳＴＩ膜１１を選択的に形成して、半導体基板１０を複数の素子形成領域に区画する。その後、各素子形成領域にゲート電極２２ａ及び拡散層２２ｂを有するＭＯＳトランジスタ２２を通常の方法を用いてそれぞれ形成する。形成したＭＯＳトランジスタ２２を覆うように半導体基板１０の上に、膜厚が約８００ｎｍのＳｉＯ2からなる第１の層間絶縁膜３１を化学的気相堆積（ＣＶＤ）法により堆積する。
【００３７】
次に、化学機械的研磨（ＣＭＰ）法により、堆積した第１の層間絶縁膜３１の上面の平坦化を行い、第１の層間絶縁膜３１の膜厚を４００ｎｍ程度とする。その後、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜３１を貫通し、所定のＭＯＳトランジスタ２２の拡散層２２ｂを露出する複数のコンタクトホールを形成する。
【００３８】
次に、スパッタ法又はＣＶＤ法により、各コンタクトホールの底面及び側面並びに第１の層間絶縁膜３１の上に厚さが約１０ｎｍのチタン及び厚さが約２０ｎｍの窒化チタンを堆積してバリア層（図示せず）を形成する。続いて、ＣＶＤ法により、バリア層の上にコンタクトホールを充填するように、厚さが約２００ｎｍのタングステンからなる金属膜を堆積する。その後、ＣＭＰ法により、バリア層及び金属膜における第１の層間絶縁膜３１上に形成された部分を除去することにより、バリア層及び金属膜からなり、所定の拡散層２２ｂと電気的に接続された複数の第１の導電性プラグ３５を形成する。
【００３９】
次に、図３（ｂ）に示すようにスパッタ法により、第１の層間絶縁膜３１の上に各第１の導電性プラグ３５と電気的に接続されるように厚さが約１００ｎｍのタングステンからなる金属膜を堆積する。その後、リソグラフィ法及びドライエッチング法により、金属膜をパターニングして各第１の導電性プラグ３５とそれぞれ電気的に接続された複数のビット線２５を形成する。続いて、第１の層間絶縁膜３１の上に各ビット線２５を覆うように、膜厚が約４００ｎｍのＳｉＯ2からなる第２の層間絶縁膜３２をＣＶＤ法により堆積する。次に、ＣＭＰ法により、堆積した第２の層間絶縁膜３２の上面を平坦化し、第２の層間絶縁膜３２の膜厚を各ビット線２５の上側において２００ｎｍ程度とする。
【００４０】
次に、図３（ｃ）に示すようにリソグラフィ法及びドライエッチング法により、第１の層間絶縁膜３１及び第２の層間絶縁膜３２を貫通し、所定のＭＯＳトランジスタ２２の拡散層２２ｂに到達する複数のコンタクトホールを形成する。続いて、スパッタ法又はＣＶＤ法により、各コンタクトホールの底面及び側面並びに第２の層間絶縁膜３２の上に、厚さが約１０ｎｍのチタン及び厚さが約２０ｎｍの窒化チタンを堆積してバリア層（図示せず）を形成する。続いて、ＣＶＤ法により、バリア層の上に各コンタクトホールを埋めるように、厚さが約２００ｎｍのタングステンからなる金属膜を堆積する。その後、ＣＭＰ法により、バリア層及び金属膜における第２の層間絶縁膜３２上に形成された部分を除去することにより、バリア層及び金属膜からなり、所定の拡散層２２ｂとそれぞれ電気的に接続された複数の第２の導電性プラグ３６を形成する。
【００４１】
次に、図３（ｄ）に示すようにスパッタ法により、第２の層間絶縁膜３２の上に各第２の導電性プラグ３６と電気的に接続されるように、厚さが約５０ｎｍの窒化チタンアルミニウム、厚さが約５０ｎｍのイリジウム及び厚さが約５０ｎｍの酸化イリジウムを堆積して、下部電極形成膜３７を形成する。
【００４２】
次に、図４（ａ）に示すように下部電極形成膜３７に対して、リソグラフィ法及びドライエッチング法によりパターニングして、各第２の導電性プラグ３６とそれぞれ電気的に接続された複数の下部電極４１を形成する。続いて、第２の層間絶縁膜３２の上に各下部電極４１を覆うように、膜厚が約５００ｎｍのＳｉＯ2からなる第３の層間絶縁膜３３をＣＶＤ法により堆積する。その後、ＣＭＰ法により、第３の層間絶縁膜３３の上面を各下部電極４１の上面が露出するまで研磨して、平坦化する。
【００４３】
次に、図４（ｂ）に示すように第３の層間絶縁膜３３の上に各下部電極４１と電気的に接続されるように、膜厚が約５０ｎｍで、ストロンチウム、ビスマス、タンタル及びニオブを含む強誘電体からなる容量絶縁膜形成膜３８を有機金属塗布（ＭＯＤ）法により堆積する。続いて、スパッタ法又はＣＶＤ法により、容量絶縁膜形成膜３８の上に、膜厚が約５０ｎｍの白金からなる上部電極形成膜３９を堆積する。
次に、図４（ｃ）に示すようにリソグラフィ法によりレジストマスク（図示せず）を形成した後、ドライエッチング法を用いて上部電極形成膜３９をパターニングして、上部電極４３を形成する。上部電極形成膜３９のエッチングは、誘導結合プラズマ（ＩＣＰ）方式のドライエッチング装置を用い、塩素及びアルゴンをエッチングガスとして、ＩＣＰパワーが１０００Ｗ及びバイアスパワーが１０００Ｗで、圧力が０．５Ｐａの条件により行う。
【００４４】
続いて、上部電極４３の形成に用いたレジストマスク及び上部電極４３をマスクとして用いて、容量絶縁膜形成膜３８をエッチングする。これにより、容量絶縁膜４２におけるセルブロック１０Ａの外側の領域に形成された部分及び上部電極４３同士の間に形成された部分がエッチングされる。容量絶縁膜形成膜３８のエッチングは、塩素及びアルゴンをエッチングガスとして用い、ＩＣＰパワーが１０００Ｗ及びバイアスパワーが３００Ｗで、圧力が０．５Ｐａの条件により行う。このような条件でエッチングを行うことにより、容量絶縁膜形成膜３８におけるセルブロック１０Ａの外側の領域に形成された部分を除去し、上部電極４３同士の間に形成された部分は残存させることができる。これは、容量絶縁膜形成膜３８をエッチングする際に上部電極形成膜３９をエッチングする際と比べてのバイアスパワーを低くし、プラズマの直線性を低下させているためである。このため、容量絶縁膜形成膜３８における上部電極４３同士の間に形成された部分おいては、セルブロック１０Ａの外側の領域に形成された部分と比べてエッチングレートが小さくなり、上部電極４３同士の間に形成された部分を残すことが可能となる。
【００４５】
その後、図示はしていないが、半導体基板１０上に所定の配線等を形成した後、保護絶縁膜を成膜する。なお、配線形成等の際に発生する水素による容量絶縁膜４２の劣化を防ぐため、各容量素子２１を覆う水素バリア膜を形成しても良い。
【００４６】
以上説明したように、本実施形態の半導体装置の製造方法によれば、上部電極形成膜３９のエッチングと、容量絶縁膜形成膜３８のエッチングとを１つのマスクパターンにより行うことができる。また、容量絶縁膜形成膜３８のエッチングにおいては、容量素子２１同士の間の部分においては容量絶縁膜形成膜３８を残し、セルブロック１０Ａ以外の部分においては除去することができる。従って、工程を増加させることなくリーク特性が大幅に改善された容量素子を形成することができる。
【００４７】
また、容量絶縁膜形成膜３８をエッチングする際に、上部電極形成膜３９をエッチングする際と比べてエッチングチャンバ内の圧力を高くしてもよい。例えば、上部電極形成膜３９をエッチング際には、チャンバ内の圧力を０．５Ｐａとし、容量絶縁膜形成膜３８をエッチングする際には、チャンバ内の圧力を２Ｐａとする。これにより、プラズマの直進性が低下し、スペースが狭い部分のエッチングレートを低下させることができる。
【００４８】
また、容量絶縁膜４２をエッチングする際に、エッチングガスにＣＨＦ3、Ｃ4Ｆ6、Ｃ4Ｆ8又はＣ5Ｆ8等の炭素を含むガスを添加してもよい。これにより、エッチング生成物の堆積が増加するため、上部電極４３同士の間の部分におけるエッチングレートを低下させることができる。
【００４９】
なお、バイアスパワー及び圧力等は、容量絶縁膜形成膜の膜厚及び上部電極同士の間隔等に応じて適宜変更してかまわない。
【００５０】
また、本実施形態においては平板積層型の容量素子について説明したがコンケイブ型、円柱型及び円筒型等の立体構造を有する容量素子に適用しても同様の効果が得られる。
【産業上の利用可能性】
【００５１】
本発明に係る半導体装置及びその製造方法は、容量素子の占有面積を増大させることなく、強誘電体膜の側端部を伝わって上部電極と下部電極との間に流れるリーク電流を低減し、信頼性の高い半導体装置を実現でき、強誘電体又は高誘電体を容量絶縁膜に用いた容量素子を有する半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５２】
【図１】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の他の例を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００５３】
１０    半導体基板
１０Ａ  セルブロック
２１    容量素子
２１Ａ  列の両端部に形成された容量素子
２２    ＭＯＳトランジスタ
２２ａ  ゲート電極
２２ｂ  拡散層
２４    セルプレート線
２５    ビット線
３１    第１の層間絶縁膜
３２    第２の層間絶縁膜
３３    第３の層間絶縁膜
３５    第１の導電性プラグ
３６    第２の導電性プラグ
３７    下部電極形成膜
３８    容量絶縁膜形成膜
３９    上部電極形成膜
４１    下部電極
４２    容量絶縁膜
４３    上部電極
【図１】
2007266354.tif 000003
【図２】
2007266354.tif 000004
【図３】
2007266354.tif 000005
【図４】
2007266354.tif 000006