(57)【要約】【課題】  キャパシタ・オーバー・ビットラインメモリセルの形成方法を提供する。【解決手段】一実施例では、ビットラインコンタクト用開口が導電性ビットライン材料を貫通してエッチングされる。一態様において、ビットラインコンタクト用開口は、前以て形成されたビットラインを貫通してエッチングされる。一態様では、ビットラインコンタクト用開口は、ビットラインの形成後にエッチングされる。【選択図】  図１８
2007134699.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
ビットラインとの電気的接続が望まれる基板位置をその間に有する、一対の間隔を置いて設けられるワードラインを基板上に形成する工程と、
前記ワードライン及び前記基板位置の上に導電性ビットライン材料を形成する工程と、
前記導電性ビットライン材料形成工程の後、少なくとも前記導電性ビットライン材料の幾らかを除去し、前記基板位置を外側に露出させることにより、パターンニングされたビットライン材料を提供する工程と、
前記基板位置の上に、前記基板位置及び前記パターンニングされたビットライン材料の両方と電気的に接続する導電性接続材料を形成する工程とを具備し、前記導電性ビットライン材料を除去する工程は、ビットラインとの電気的接続が望まれる前記一対の間隔を置いて設けられたワードラインの間の前記基板位置とは異なる他の基板位置をも露出させる工程を含むものであり、前記導電性接続材料を形成する工程は、前記他の基板位置の上に且つこれらと電気的に接続される前記導電性接続材料を形成する工程である、
ことを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２】
請求項１記載の方法であって、該方法は更に、
前記接続材料の上に絶縁材料層を形成する工程と、
前記他の基板位置上のみ接続材料を露出させる工程と、
前記基板上に異なる絶縁材料層を形成する工程と、
前記他の基板位置上の前記異なる絶縁材料層を貫通してキャパシタ用開口をエッチングし、その上に前記絶縁材料を露出させる工程と、
前記キャパシタ用開口内に、その中で各接続材料と電気的に接続されるキャパシタを形成する工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項３】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
ビットラインとの電気的接続が望まれる基板位置をその間に有する、一対の間隔を置いて設けられるワードラインを、その中に拡散領域を有する基板上に形成する工程と、
前記ワードライン上に絶縁材料層を形成する工程と、
前記絶縁材料層上にパターンニングされたビットラインを形成する工程と、
前記パターンニングされたビットラインの形成工程の後、前記絶縁材料層を貫通して前記拡散領域の近傍までコンタクト用開口をエッチングする工程であって、該工程はまた前記パターンニングされたビットラインの一部を外側に露出する工程と、
前記コンタクト用開口内に、前記拡散領域と前記パターンニングされたビットラインとに電気的に接続する導電性材料を形成する工程と、
前記絶縁材料層上に導電性ビットライン材料を形成する工程と、 前記導電性ビットライン材料上に絶縁キャップを形成する工程とを具備し、前記コンタクト用開口をエッチングする工程は、前記絶縁キャップが形成される材料に対して、前記絶縁材料層と前記導電性ビットライン材料とを選択的にエッチングする工程からなることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項４】
請求項３記載の方法において、前記コンタクト用開口をエッチングする工程は、前記パターンニングされたビットラインを貫通してエッチングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項５】
請求項３記載の方法において、前記パターンニングされたビットラインを形成する工程は、
前記絶縁材料層上に導電性ビットライン材料を形成する工程と、
前記導電性ビットライン材料上に絶縁キャップを形成する工程とを有し、該方法は更に、前記コンタクト用開口の形成工程以前に、前記導電性ビットライン材料上から前記絶縁キャップの一部を除去する工程を具備し、前記コンタクト用開口をエッチングする工程は、その上から前記絶縁キャップが除去された導電性ビットライン材料を貫通して別にエッチングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項６】
請求項３記載の方法でって、該方法は更に、前記コンタクト用開口のエッチング工程以前に、前記導電性ビットライン材料上から前記絶縁キャップの一部を除去する工程を具備し、前記コンタクト用開口をエッチングする工程は、その上から前記絶縁キャップが除去された導電性ビットライン材料を貫通して別に選択的にエッチングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項７】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
ビットラインとの電気的接続が望まれる基板位置をその間に有する、一対の間隔を置いて設けられるワードラインを、その中に拡散領域を有する基板上に形成する工程と、
前記ワードライン上に絶縁材料層を形成する工程と、
前記絶縁材料層上にパターンニングされたビットラインを形成する工程と、
前記パターンニングされたビットラインの形成工程の後、前記絶縁材料層を貫通して前記拡散領域の近傍までコンタクト用開口をエッチングする工程であって、該エッチングする工程はまた前記パターンニングされたビットラインの一部を外側に露出する工程と、
前記コンタクト用開口内に、前記拡散領域と前記パターンニングされたビットラインとに電気的に接続する導電性材料を形成する工程と、
前記絶縁性材料層上に導電性ビットライン材料を形成する工程であって、前記基板が前記拡散領域とは異なる他の拡散領域を有する工程と、
前記コンタクト用開口をエッチングする工程は、前記他の拡散領域上に他のコンタクト用開口をエッチングする工程を有し、
前記コンタクト用開口内に前記導電性材料を形成する工程は、前記他の拡散領域上の前記コンタクト用開口内に絶縁材料を形成する工程を有する、
ことを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項８】
請求項７記載の方法であって、該方法は更に、前記他の拡散領域のそれぞれの上に、それぞれの上に形成された導電性材料を通して、電気的に接続される蓄積キャパシタを形成する工程を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項９】
請求項７記載の方法であって、該方法は更に、
全ての前記コンタクト用開口内の前記導電性材料上に絶縁被覆を形成する工程と、
前記他の拡散領域上の前記コンタクト用開口内の前記導電性材料上のみ、前記絶縁被覆の材料を除去する工程と、前記基板上に絶縁酸化層を形成する工程と、
前記絶縁被覆の材料に対してほぼ選択的に、前記他の拡散領域上の前記絶縁酸化層を貫通して一対のキャパシタ用開口をエッチングする工程であって、該開口は前記パターンニングされたビットラインに対してセルフアラインされるエッチング工程と、
前記他の拡散領域のそれぞれの上に、それぞれの上に形成された導電性材料を通してそれぞれの他の拡散領域と電気的に接続される蓄積キャパシタを形成する工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１０】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
基板上に間隔を置いて設けられる一対のワードラインを形成する工程であって、前記ワードラインはその間にビットラインとの電気的接続が望まれる基板位置と、該基板位置の横側の対向する位置に蓄積キャパシタのそれぞれと電気的接続が望まれる基板位置とを有するワードラインの形成工程と、
前記基板位置上に絶縁性材料を形成する工程と、
前記絶縁性材料上にパターンニングされたビットラインを形成する工程と、
前記パターンニングされたビットラインの形成工程の後、全ての前記基板位置上にコンタクト用開口を形成する工程と、
前記コンタクト用開口内に、各基板位置と電気的に接続される導電性材料を形成する工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１１】
請求項１０記載の方法において、前記コンタクト用開口の形成工程は、前記パターンニングされたビットライン材料を貫通してエッチングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１２】
請求項１０記載の方法において、前記コンタクト用開口の形成工程は、前記コンタクト用開口を同時に形成する工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１３】
請求項１０記載の方法であって、該方法は更に、前記ワードラインの対向する側部位置の基板位置上のコンタクト用開口内の前記導電性材料と電気的に接続する蓄積キャパシタを形成する工程を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１４】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
基板上に間隔を置いて設けられる一対のワードラインを形成する工程であって、前記ワードラインはその間にビットラインとの電気的接続が望まれる基板位置と、該基板位置の横側の対向する位置に蓄積キャパシタのそれぞれと電気的接続が望まれる基板位置とを有するワードラインの形成工程と、
前記基板位置上に絶縁性材料を形成する工程と、
前記絶縁性材料上にパターンニングされたビットラインを形成する工程と、
前記パターンニングされたビットラインの形成工程後、全ての前記基板位置上にコンタクト用開口を形成する工程と、
前記コンタクト用開口内に、各基板位置と電気的に接続される導電性材料を形成する工程とを具備し、前記コンタクト用開口の形成工程は、前記パターンニングされたビットライン材料を露出する工程を含むことを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１５】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
基板上に間隔を置いて設けられる一対のワードラインを形成する工程であって、前記ワードラインはその間にビットラインとの電気的接続が望まれる基板位置と、該基板位置の横側の対向する位置に蓄積キャパシタのそれぞれと電気的接続が望まれる基板位置とを有するワードラインの形成工程と、
前記基板位置上に絶縁性材料を形成する工程と、
前記絶縁性材料上にパターンニングされたビットラインを形成する工程と、
前記パターンニングされたビットラインの形成工程後、全ての前記基板位置上にコンタクト用開口を形成する工程と、
前記コンタクト用開口内に、各基板位置と電気的に接続される導電性材料を形成する工程とを具備し、前記コンタクト用開口の形成工程は、前記パターンニングされたビットライン材料をエッチングする工程を含むことを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１６】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
基板上に間隔を置いて設けられる一対のワードラインを形成する工程であって、前記ワードラインはその間にビットラインとの電気的接続が望まれる基板位置と、該基板位置の横側の対向する位置に蓄積キャパシタのそれぞれと電気的接続が望まれる基板位置とを有するワードラインの形成工程と、
前記基板位置上に絶縁性材料を形成する工程と、 前記絶縁性材料上にパターンニングされたビットラインを形成する工程と、
前記パターンニングされたビットラインの形成工程の後、全ての前記基板位置上にコンタクト用開口を形成する工程と、
前記コンタクト用開口内に、各基板位置と電気的に接続される導電性材料を形成する工程と、
前記ワードラインの対向する側部位置上の前記基板位置上の前記コンタクト用開口内の導電性材料と電気的に接続する蓄積キャパシタを形成する工程と、
前記ワードラインの間の前記基板位置上の前記コンタクト用開口上のみに、その中の導電性材料を有効的に包囲する絶縁被覆を形成する工程とを具備し、前記蓄積キャパシタを形成する工程は、
記基板上に絶縁酸化層を形成する工程と、
前記絶縁被覆に対して前記絶縁酸化層を貫通して一対のキャパシタ用開口を選択的にエッチングする工程であって、前記キャパシタが前記各キャパシタ用開口内に形成される工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１７】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
基板上に間隔を置いて設けられる一対のワードラインを形成する工程であって、該ワードラインは、ビットラインと一対の蓄積キャパシタとにそれぞれ電気的に接続されることが望まれる複数の基板位置を画定するワードライン形成工程と、
前記ワードライン上に絶縁性材料を形成する工程と、
前記絶縁性材料の上にパターンニングされたビットラインを形成する工程と、
前記基板位置上に個々のコンタクト用開口を同時に形成する工程と、
前記コンタクト用開口内に、それぞれ個々の基板位置と電気的に接続される導電性材料を形成する工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１８】
請求項１７記載の方法において、前記基板位置は、前記基板内に受容された拡散領域であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項１９】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
基板上に間隔を置いて設けられる一対のワードラインを形成する工程であって、該ワードラインは、ビットラインと一対の蓄積キャパシタとにそれぞれ電気的に接続されることが望まれる複数の基板位置を画定するワードライン形成工程と、
前記ワードライン上に絶縁性材料を形成する工程と、
前記絶縁性材料の上にパターンニングされたビットラインを形成する工程と、
前記基板位置上に個々のコンタクト用開口を同時に形成する工程と、
前記コンタクト用開口内に、それぞれ個々の基板位置と電気的に接続される導電性材料を形成する工程とを具備し、前記コンタクト用開口の形成工程は、該コンタクト用開口が形成されている間に、前記パターンニングされたビットラインの導電性材料を除去する工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２０】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
導電性ビットライン材料を貫通してビットラインコンタクト用開口をエッチングする工程と、
前記ビットライン材料上に材料層を形成し、前記材料層を貫通して且つ前記ビットライン材料にセルフアラインさせて、一対のキャパシタ用開口をエッチングする工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２１】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は導電性ビットライン材料を貫通してビットラインコンタクト用開口をエッチングする工程を具備し、前記ビットラインコンタクト用開口のエッチングは、前記導電性ビットライン材料がビットラインを形成するためにパターンニングされた後に実行されることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２２】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
導電性ビットライン材料を貫通してビットラインコンタクト用開口をエッチングする工程と、
前記エッチングの後、前記コンタクト用開口内に導電性材料プラグを形成する工程と、
前記導電性プラグを絶縁被覆で被覆する工程と、
前記絶縁被覆上に材料層を形成する工程と、
前記絶縁被覆に対して、前記材料層を貫通して一対のキャパシタ用開口を選択的にエッチングする工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２３】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
前以て形成されたビットラインを貫通してビットラインコンタクト用開口をエッチングする工程と、
前記エッチングに先立ち且つ異なる工程において、前記ビットラインの導電性材料の上に形成された絶縁キャップの一部を除去する工程とを具備し、前記エッチング工程は、前記絶縁キャップがその上から除去された導電性材料を貫通してエッチングすることを含むことを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２４】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
前以て形成されたビットラインを貫通してビットラインコンタクト用開口をエッチングする工程と、
前記ビットライン上に上下方向に且つこれに対してセルフアラインされた一対のキャパシタ用開口を形成する工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２５】
キャパシタ・オーバー・ビットラインメモリセルの形成方法であって、該方法は、
ビットラインを形成した後、ビットラインコンタクト用開口をエッチングする工程と、
前記エッチングより前に、前記ビットラインの導電性材料の上に形成された絶縁キャップの一部を除去する工程と、
を具備することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２６】
請求項２５記載の方法において、前記エッチング工程は、前記コンタクト用開口の下の基板内に受容された拡散領域を露出させる工程を有することを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２７】
請求項２５記載の方法において、前記エッチング工程は、前記ビットラインの一部を除去する工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２８】
請求項２５記載の方法において、前記エッチング工程は、前記ビットラインの一部を貫通してエッチングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【請求項２９】
請求項２５記載の方法において、前記エッチング工程は、前記コンタクト用開口を、上下方向に低い基板位置に向けてエッチングする工程であることを特徴とするキャパシタ・オーバー・ビットラインメモリセルの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ・オーバー・ビットラインメモリセルの形成方法に関する。
【背景技術】
【０００２】
半導体製造工程には、半導体コンポーネントを形成するために、個々の層をマスキングしエッチングする多くの製造工程を伴う。マスクアライメントは、小さなミスアライメントであっても装置不良の原因となるので重要である。あるフォトマスキング工程においては、適正な製品を得るために、適正なアライメントがきびしく要求される。他方、デザインルールは、アライメントエラーのためのより大きいマージンを許容してより緩和されている。更に、特定の製造処理フローにおいて工程数を減らす、又は最小限にするという目標もある。製造工程を少なくすることで、最終装置に影響する製造エラーのリスクは減る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、半導体メモリアレイ、特にキャパシタ・オーバー・ビットラインメモリアレイを製造する方法を改善することと関連した必要性に鑑みてなされたものである。
【実施例】
【０００４】
以下、本発明の実施の形態を図示例と共に説明する。キャパシタ・オーバー・ビットラインメモリセルを形成する方法について開示する。一実施例において、ビットラインコンタクト用開口は、導電性ビットライン材料を貫通してエッチングされる。一実施形態において、ビットラインコンタクト用開口は、予め形成されたビットラインを貫通してエッチングされる。一実施形態において、ビットラインコンタクト用開口は、ビットラインを形成した後にエッチングされる。
【０００５】
図１及び図２を参照すると、製造途中の半導体ウェーハ片が、参照番号２０で示されており、これには半導体基板２２が含まれている。本明細書中において、用語「半導体基板」は、半導体ウェーハ（単体又は他の材料をその上に形成した集合体）や半導体材料層（単体又は他の材料からなる集合体）のようなバルク半導体材料を含むがこれに限定されない半導体材料からなるあらゆる構造体を意味すると定義される。用語「基板」は、上述の半導体基板を含むがこれに限定されないあらゆる支持構造体を言う。
【０００６】
複数の間隔を空けられたワードライン２４が基板２２上に形成され、電気的接続が望まれる個々の基板位置２６，２８，３０をその間に画定する。基板位置２８を真中にしてその両側に位置する基板位置２６，３０は、個々の蓄積キャパシタとの電気的接続が確立される位置を構成する。基板位置２８は、ビットラインとの電気的接続が確立される位置を構成する。好適実施例では、基板位置は基板２２内部に受け入れられる拡散領域２７，２９，３１からそれぞれ構成される。
【０００７】
複数のワードライン２４及び基板位置２６，２８，３０は、従来技術により形成される浅溝分離領域等の分離領域３３によって他の活性領域から分離される、活性領域３２に対応して形成される。それぞれのワードライン２４には、ゲート酸化層３４、ポリシリコン層３６及びシリサイド層３８が含まれる。絶縁キャップ４０が、絶縁側壁スペーサ４２が設けられるのと同様に設けられる。これらにより、ワードライン構造の一つが構成される。従って、他のワードライン構造及び／又は材料も利用可能である。
【０００８】
図３を参照すると、絶縁材料層４４がワードライン２４上に形成されている。典型的な材料は、ボロフォスフォシリケイトグラス（ＢＰＳＧ）である。この層は、略平坦な最上部表面を設けるために、順次リフロー及び平坦化される。導電性ビットライン材料層４６は、基板及び基板位置２６，２８，３０の上に形成される。典型的な材料は、導電性ドープトポリシリコンである。絶縁キャップ層４８は、層４６上に形成され、その材料はＳｉ３Ｎ４やＳｉＯ２等である。
【０００９】
図４を参照すると、パターンニングされたマスキング層５０が基板２２上に形成され、ビットラインパターンを画定している。
【００１０】
図５を参照すると、絶縁キャップ層４８の材料及び導電性ビットライン材料４６が、ビットライン５２を形成するようにエッチングされている。マスキング層５０は、その後除去されている。図６は、明瞭化のために、その絶縁キャップが除去された状態のビットライン５２の上平面図を示している。
【００１１】
図７及び図８を参照すると、側壁スペーサ５４がビットライン５２の導電部分及びその絶縁キャップ４８の上に形成されている。
【００１２】
図９及び図１０を参照すると、例えばフォトレジストからなるパターンニングされたマスク層５６が基板２２上に形成され、複数の開口５８，６０，６２が画定されている。明瞭化の目的で、開口５８，６０，６２は、黒い正方形又は長方形として図１０に示されている。開口は、それぞれ基板位置２６，２８，３０上に形成される。図示例では、ビットライン５２は横幅Ｗを有し、開口６０がビットライン５２の一部の横幅の全体の上に形成されている。
【００１３】
図１１及び図１２を参照すると、開口６０内の導電性ビットライン材料は、ビットラインコンタクト用開口を画定するために除去されている。好適実施例では、基板位置２８も外側に露出している。このような露出は、導電性ビットライン材料の除去の間に、又はその後の工程で行なわれる。一つの好適実施例では、エッチングは導電性ビットライン材料を完全に貫通し、絶縁層４４も貫通して拡散領域２９の近傍まで行なわれる。最も好適な実施例では、開口５８及び６２は、開口６０と同時に形成され、各々のその基板位置の上のキャパシタコンタクト用開口を構成する。ビットラインコンタクト用開口６０のエッチングは、図１２に示すように、導電性ビットライン材料４６を露出させることが望ましい。上述の開口の形成、例えばビットラインコンタクト用開口を形成するための導電性ビットライン材料の除去は、最終的にビットラインを形成するための導電材料のパターンニング及びエッチングの前に実行される。
【００１４】
図１３及び図１４を参照すると、導電性接続材料６４が個々の基板位置２６，２８，３０の上に、電気的に接続するように形成されている。典型的な材料は、基板上に堆積され個々の導電性プラグ６６，６８，７０を分離するためにその後エッチバックされる、導電性ドープトポリシリコンである。図１４に示すように、導電性プラグ６８は、拡散領域２９及び除去されなかったビットライン材料４６と電気的に接続されるものである。
【００１５】
上述のビットラインコンタクト用開口及びキャパシタコンタクト用開口を形成するために別の工程が行なわれても良い。単なる例として、ビットラインの上のスペーサ形成（図７）の後、マスキング層がビットライン上に形成され、下部にある導電性ビットライン材料を露出するようにビットラインの絶縁キャップの一部が除去されても良い。ＢＰＳＧのような絶縁材料の層は、開口５８，６０，６２に略対応する領域の上の開口を画定する後のパターンニング工程（図１０）で、ビットライン及びワードライン上に形成されても良い。そのような開口が既に形成された状態で、所望のビットラインコンタクト用開口及びキャパシタコンタクト用開口を形成するために別のエッチングがその時行なわれても良い。一実施例では、コンタクト用開口のエッチングは、導電性ビットライン材料及び絶縁層４４をおよそ同じ速度でエッチングする、エッチング化学薬品を利用して行なわれる。エッチング化学薬品は、ビットライン及び／又はワードラインの絶縁キャップ及び側壁が形成される材料に対して選択性がある。それは、ワードラインに略セルフアラインされるように開口が形成されることを可能とする。コンタクト用開口の形成の後に、導電性ドープトポリシリコン等の導電材料がその内部に堆積され、かつ開口内に導電性プラグを残留させるためにその一部分がエッチバック又は他の方法で除去される。図１５から図１８を参照して以下に詳説するような一連の工程が実行される。
【００１６】
代わりに、ビットラインの形成及びビットラインの絶縁キャップ部分の上述のような除去の後に、絶縁材料、例えばＢＰＳＧの層が形成され、ビットラインコンタクト用開口及びキャパシタコンタクト用開口がその後エッチングされても良い。ポリシリコンの厚層を、基板上及び開口内に堆積することができる。この層は、セル誘電体層及びセルプレート層を堆積する工程を含む後の工程と共に、キャパシタ用開口内で蓄積ノード層となるようにその後パターンニングされ得る。
【００１７】
図１５を参照すると、絶縁材料層７２が、基板上、好ましくは全てのコンタクト用開口５８，６０，６２内の導電材料の上に形成されている。典型的な材料は、窒化物である。他の材料には、以下で明らかになるように、後に形成される絶縁材料の層に対してエッチングされるような材料を含む。
【００１８】
図１６を参照すると、パターンニングされたマスク層７４が基板２２上に形成され、また絶縁材料層７２のマスクされていない部分が、プラグ６８上に絶縁カバー７６を形成するように除去されている。この除去は、好ましくは拡散領域２７，３１のそれぞれの上の導電性接続材料６４も露出する。代わりに、より好ましくは、層７２のドライエッチングのようなスペーサエッチングが、絶縁カバーを形成するために実行されても良く、それによりマスキング工程が省略できる。
【００１９】
図１７を参照すると、絶縁材料層７８が基板２２上に形成されている。典型的な材料はＢＰＳＧである。
【００２０】
図１８を参照すると、一対のキャパシタ用開口８０，８２が、層７８を貫通して上下方向にビットラインの上でエッチングされ、好ましくはそれぞれが形成された上の各々の導電プラグを露出している。好適実施例では、この開口は、絶縁カバー７６を含む物質に対して実質的に選択的にエッチングされる。従って、開口８０，８２は、絶縁カバー７６、従ってビットラインに略セルフアラインされるように形成される。導電蓄積ノード層８４、セル誘電体層８６及びセルプレート層８８を含む一対の蓄積キャパシタが、開口８０，８２内に形成される。
【００２１】
上記の方法の利点には、ビットラインにセルフアラインされた蓄積キャパシタを提供し、それによりアライメントの精度問題を最小限とすることが含まれる。更に、キャパシタ用開口８０，８２の形成の間、エッチング化学薬品は、ワードラインを包む材料に対して選択的にキャパシタプラグの一部分をエッチングするために操作されることが可能である。これにより、ワードラインにセルフアラインされた蓄積キャパシタの提供が可能となる。更に、ビットラインコンタクト用開口及びキャパシタコンタクト用開口を同時に形成することで、マスクの数や製造工程の削減等の利点が得られ得る。更にまた、同時に開口を形成することで、キャパシタコンタクト用開口がビットコンタクト用開口の後に形成される製造技術よりも、アライメントのクリティカルさが改善される。例えば、あるキャパシタ・オーバー・ビットライン製造方法においては、ビットラインコンタクト用開口はキャパシタコンタクト用開口の前にエッチングされ、その後ビットラインの一部も形成する導電材料で充填される。この導電材料は、パターンニングされ、個々のビットラインにエッチングされ、ＢＰＳＧ層がその上に形成される。キャパシタ用開口は、次にパターンニングされ、導電性ビットプラグ材料に対してアライメントがクリティカルとなる状態でＢＰＳＧを貫通してエッチングされる。例えば、キャパシタ用開口のミスアライメントは、導電性ビットプラグ材料を露出することになり、その結果致命的なショートを生じさせる。ビットラインコンタクト用開口及びキャパシタコンタクト用開口を同時にエッチングすることで、アライメントのクリティカルさは、仮に排除できなくても減少する。
【００２２】
本発明は、法令に応じて、構造的及び方法的な特徴に関し、事実上特定の言語により説明された。しかしながら、本明細書で開示された手段は、本発明を効果的にするための好適な形式からなるので、本発明は開示及び説明した特定の特徴に限定されることはないと理解されるべきである。従って、本発明は、均等の原則に従って適切に解釈される添付の特許請求の範囲の適切な範囲内における如何なる形態や変更についても、権利を主張できるものである。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施例に対応する一製造工程における半導体ウェーハ片の断面図である。
【図２】図２は、図１のウェーハ片の上平面図である。
【図３】図３は、図１のウェーハ片の別の製造工程における図である。
【図４】図４は、図３のウェーハ片の別の製造工程における図である。
【図５】図５は、図４のウェーハ片の別の製造工程における図である。
【図６】図６は、図５のウェーハ片の上面図である。
【図７】図７は、図５のウェーハ片の別の製造工程における図である。
【図８】図８は、図７のウェーハ片の上面図である。
【図９】図９は、図７のウェーハ片の別の製造工程における図である。
【図１０】図１０は、図９のウェーハ片の上面図である。
【図１１】図１１は、図９のウェーハ片の別の製造工程における図である。
【図１２】図１２は、図１０のライン１２−１２に沿った図１１のウェーハ片の上面図である。
【図１３】図１３は、図１１のウェーハ片の別の製造工程における図である。
【図１４】図１４は、図１３のウェーハ片の上面図である。
【図１５】図１５は、図１３のウェーハ片の別の製造工程における図である。
【図１６】図１６は、図１５のウェーハ片の別の製造工程における図である。
【図１７】図１７は、図１６のウェーハ片の別の製造工程における図である。
【図１８】図１８は、図１７のウェーハ片の別の製造工程における図である。
【符号の説明】
【００２４】
２０  半導体ウェーハ片
２２  基板
２４  ワードライン
２６，２８，３０  電気的接続が望まれる基板位置
２７，２９，３１  拡散領域
３２  活性領域
３３  分離領域
３４  ゲート酸化層
３６  ポリシリコン層
３８  シリサイド層
４０  絶縁キャップ
４２  絶縁側壁スペーサ
４４，７２，７８  絶縁材料層
４６  導電性ビットライン材料層
４８  絶縁キャップ層
５２  ビットライン
５４  側壁スペーサ
５６，７４  マスク層
５８，６０，６２  開口
６４  導電性接続材料
６６，６８，７０  導電性プラグ
７６  絶縁カバー  
８０，８２  キャパシタ用開口
８４  導電蓄積ノード層  
８６  セル誘電体層
８８  セルプレート層
【図１】
2007134699.tif 000003
【図２】
2007134699.tif 000004
【図３】
2007134699.tif 000005
【図４】
2007134699.tif 000006
【図５】
2007134699.tif 000007
【図６】
2007134699.tif 000008
【図７】
2007134699.tif 000009
【図８】
2007134699.tif 000010
【図９】
2007134699.tif 000011
【図１０】
2007134699.tif 000012
【図１１】
2007134699.tif 000013
【図１２】
2007134699.tif 000014
【図１３】
2007134699.tif 000015
【図１４】
2007134699.tif 000016
【図１５】
2007134699.tif 000017
【図１６】
2007134699.tif 000018
【図１７】
2007134699.tif 000019
【図１８】
2007134699.tif 000020