(57)【要約】【課題】本発明の目的の１つは、単一メモリセルにより読み出しデータの判定を行うことができ、かつ強誘電体キャパシタの劣化等の影響を受けにくい、強誘電体メモリを提供することである。【解決手段】強誘電体メモリは、強誘電体キャパシタＣｆを有するメモリセルＭＣを含み、読み出し動作において、第１の電圧を強誘電体キャパシタＣｆに印加した場合の第１の信号をＱ1とし、第１の電圧と同じ大きさで極性が異なる第２の電圧を強誘電体キャパシタＣｆに印加した場合の第２の信号をＱ2とするときに、Ｑ1／Ｑ2が１／２よりも大きい場合に第１のデータであると判定し、Ｑ1／Ｑ2が１／２よりも小さい場合に第２のデータであると判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを有するメモリセルを含み、
読み出し動作において、第１の電圧を前記強誘電体キャパシタに印加した場合の第１の信号をＱ1とし、前記第１の電圧と同じ大きさで極性が異なる第２の電圧を前記強誘電体キャパシタに印加した場合の第２の信号をＱ2とするときに、Ｑ1／Ｑ2が１／２よりも大きい場合に第１のデータであると判定し、Ｑ1／Ｑ2が１／２よりも小さい場合に第２のデータであると判定する強誘電体メモリ。
【請求項２】
請求項１記載の強誘電体メモリにおいて、
前記第１の信号を保持する第１の保持回路と、
前記第１及び第２の信号に基づいて、前記第１及び第２のデータのいずれであるかを判定する比較回路と、をさらに含む強誘電体メモリ。
【請求項３】
請求項２記載の強誘電体メモリにおいて、
前記第２の信号を保持する第２の保持回路をさらに含み、
前記比較回路は、前記第１及び第２の保持回路から供給される前記第１及び第２の信号を取り込む強誘電体メモリ。
【請求項４】
請求項１から請求項３のいずれかに記載の強誘電体メモリにおいて、
前記第１の信号を２倍する増幅回路をさらに含み、
前記比較回路は、２Ｑ1がＱ2よりも大きい場合に前記第１のデータであると判定し、２Ｑ1がＱ2よりも小さい場合に前記第２のデータであると判定する強誘電体メモリ。
【請求項５】
請求項１から請求項４のいずれかに記載の強誘電体メモリにおいて、
前記第１の信号は、前記強誘電体キャパシタの印加電圧が０Ｖから前記第１の電圧に変化し、再び０Ｖに戻るまでの分極量の変化量に基づき、
前記第２の信号は、前記強誘電体キャパシタの印加電圧が０Ｖから前記第２の電圧に変化し、再び０Ｖに戻るまでの分極量の変化量に基づいている強誘電体メモリ。
【請求項６】
請求項１から請求項５のいずれかに記載の強誘電体メモリにおいて、
前記強誘電体キャパシタの一方端にトランジスタを介して接続されたビット線と、
前記強誘電体キャパシタの他方端に接続されたプレート線と、
をさらに含む強誘電体メモリ。
【請求項７】
請求項６記載の強誘電体メモリにおいて、
前記第１の電圧は、前記プレート線に印加される正電圧であり、
前記第２の電圧は、前記ビット線に印加される正電圧であり、
前記第１の信号は、前記ビット線から読み出され、
前記第２の信号は、前記プレート線から読み出される強誘電体メモリ。
【請求項８】
請求項６記載の強誘電体メモリにおいて、
前記第１の電圧は、前記プレート線に印加される正電圧であり、
前記第２の電圧は、前記プレート線に印加される負電圧であり、
前記第１の信号は、前記ビット線から読み出され、
前記第２の信号は、前記ビット線から読み出される強誘電体メモリ。
【請求項９】
請求項６から請求項８のいずれかに記載の強誘電体メモリにおいて、
前記プレート線と前記ビット線が交差している強誘電体メモリ。
【請求項１０】
請求項６から請求項８のいずれかに記載の強誘電体メモリにおいて、
前記プレート線と前記ビット線が並行している強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは、不揮発性、高速書き込み／読出し、低消費電力、といった特長を併せ持ち、次世代不揮発性メモリの有力な候補の一つである。
【０００３】
強誘電体メモリの構造として最も一般的なものは、１Ｔ１Ｃ型構造と呼ばれる、各メモリセルが１つのトランジスタと１つの強誘電体キャパシタからなる構造である。この１Ｔ１Ｃ型強誘電体メモリでは、複数のメモリセルに対して共有の参照メモリセルを別途設け、読み出し動作時に各メモリセルの読み出し用信号と当該参照メモリセルの参照用信号とを比較することが特徴である。しかし、この１Ｔ１Ｃ型構造によれば、参照メモリセルの特性劣化やメモリセル自体の特性ばらつきにより読み出しエラーが発生する問題がある。そのため、実際には２Ｔ２Ｃ型構造と呼ばれる、隣接するメモリセルの一方を読み出し信号を記憶するメモリセルとし、他方を参照信号を記憶する参照メモリセルとする方法がとられている。しかし、この２Ｔ２Ｃ型構造によれば、メモリセル数と同数の参照メモリセルが必要になるので、強誘電体メモリの面積の小型化及び高集積化が難しい。
【０００４】
ところで、１Ｔ１Ｃ型強誘電体メモリにおける参照メモリセルの劣化の問題を解決するために、同一のメモリセルに対して読み出し用信号と参照用信号の２つを得る試みがいくつかなされている。例えば特開平９−１８０４６７号公報においては、読み出し信号と“１”読み出し信号とを比較している。比較方法として、読み出し信号後の“１”読み出し信号によるセンスアンプの電位変化を検出して参照電圧と比較している。また、特開平１１−１９１２９５号公報においては、読み出し信号と“０”読み出し信号とを比較している。比較方法として、双方の信号を別々の差動センスアンプに入力して比較している。また、特開２００１−１６０２８６号公報においては、特開平９−１８０４６７号公報と同様に読み出し信号と“１”読み出し信号とを比較している。比較方法として、それぞれの読み出し信号を別々のキャパシタにバッファした後に評価器を用いて比較している。
【特許文献１】特開平９−１８０４６７号公報
【特許文献２】特開平１１−１９１２９５号公報
【特許文献３】特開２００１−１６０２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的の１つは、単一メモリセルにより読み出しデータの判定を行うことができ、かつ強誘電体キャパシタの劣化等の影響を受けにくい、強誘電体メモリを提供することである。
【課題を解決するための手段】
【０００６】
（１）本発明の一形態に係る強誘電体メモリは、強誘電体キャパシタを有するメモリセルを含み、
読み出し動作において、第１の電圧を前記強誘電体キャパシタに印加した場合の第１の信号をＱ1とし、前記第１の電圧と同じ大きさで極性が異なる第２の電圧を前記強誘電体キャパシタに印加した場合の第２の信号をＱ2とするときに、Ｑ1／Ｑ2が１／２よりも大きい場合に第１のデータであると判定し、Ｑ1／Ｑ2が１／２よりも小さい場合に第２のデータであると判定する。
【０００７】
これによれば、単一メモリセルにより読み出しデータの判定を行うことができるため、別途参照メモリセルを設ける必要がなくなり、強誘電体メモリの面積の小型化、高集積化を図ることができる。また、メモリセルは、第１及び第２の信号の比率に基づいてデータが判定されるので、強誘電体キャパシタの劣化により特性変化が生じても各信号の比率は影響を受けず、正確に読み出しデータを判定することができる。さらに、同様の理由から、各メモリセルの強誘電体キャパシタの面積等にばらつきが存在しても、読み出し誤差が生じることなく正確に読み出しデータを判定することができる。
【０００８】
（２）この強誘電体メモリにおいて、
前記第１の信号を保持する第１の保持回路と、
前記第１及び第２の信号に基づいて、前記第１及び第２のデータのいずれであるかを判定する比較回路と、をさらに含んでもよい。
【０００９】
これによれば、第１の信号を第１の保持回路により保持し、当該第１の信号を所定のタイミングで比較回路に送ることができる。そのため、比較回路において正確にデータの判定を行うことができる。
【００１０】
（３）この強誘電体メモリにおいて、
前記第１の信号を２倍する増幅回路をさらに含み、
前記比較回路は、２Ｑ1がＱ2よりも大きい場合に前記第１のデータであると判定し、２Ｑ1がＱ2よりも小さい場合に前記第２のデータであると判定してもよい。
【００１１】
これによれば、増幅回路を設けることにより、比較回路において各信号の大小を比較すれば足りるため、比較回路の構成を簡易にすることができる。
【００１２】
（４）この強誘電体メモリにおいて、
前記第２の信号を保持する第２の保持回路をさらに含み、
前記比較回路は、前記第１及び第２の保持回路から供給される前記第１及び第２の信号を取り込んでもよい。
【００１３】
（５）この強誘電体メモリにおいて、
前記第１の信号は、前記強誘電体キャパシタの印加電圧が０Ｖから前記第１の電圧に変化し、再び０Ｖに戻るまでの分極量の変化量に基づき、
前記第２の信号は、前記強誘電体キャパシタの印加電圧が０Ｖから前記第２の電圧に変化し、再び０Ｖに戻るまでの分極量の変化量に基づいていてもよい。
【００１４】
（６）この強誘電体メモリにおいて、
前記強誘電体キャパシタの一方端にトランジスタを介して接続されたビット線と、
前記強誘電体キャパシタの他方端に接続されたプレート線と、
をさらに含んでもよい。
【００１５】
（７）この強誘電体メモリにおいて、
前記第１の電圧は、前記プレート線に印加される正電圧であり、
前記第２の電圧は、前記ビット線に印加される正電圧であり、
前記第１の信号は、前記ビット線から読み出され、
前記第２の信号は、前記プレート線から読み出されてもよい。
【００１６】
（８）この強誘電体メモリにおいて、
前記第１の電圧は、前記プレート線に印加される正電圧であり、
前記第２の電圧は、前記プレート線に印加される負電圧であり、
前記第１の信号は、前記ビット線から読み出され、
前記第２の信号は、前記ビット線から読み出されてもよい。
【００１７】
（９）この強誘電体メモリにおいて、
前記プレート線と前記ビット線が交差していてもよい。
【００１８】
（１０）この強誘電体メモリにおいて、
前記プレート線と前記ビット線が並行していてもよい。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成のすべてが本発明の解決手段として必須であるとは限らない。
【００２０】
１．強誘電体メモリの構成
図１は、本発明の実施形態に係る強誘電体メモリの全体構成を示す図であり、図２は、図１の強誘電体メモリのメモリセルの構成例を示す図である。
【００２１】
図１に示すように、強誘電体メモリ１００は、メモリセルアレイ１１０と、ワード線ドライバ１２０と、ビット線ドライバ１３０と、プレート線ドライバ１４０と、保持回路１５０，１５２と、比較回路１６０とを含む。また、強誘電体メモリ１００は、ワード線ドライバ１２０により制御される複数のワード線ＷＬと、ビット線ドライバ１３０により制御される複数のビット線ＢＬと、プレート線ドライバ１４０により制御される複数のプレート線ＰＬとを含む。
【００２２】
なお、本実施形態の強誘電体メモリは、図１の構成に限定されず、その一部の構成を省略してもよいし、他の構成を付加してもよい。あるいは、複数の構成を組み合わせて１つの構成としてもよいし、１つの構成を複数の構成に分割してもよい。
【００２３】
メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣを有する。図２に示すように、メモリセルＭＣは、強誘電体キャパシタＣｆ及びｎ型ＭＯＳトランジスタＴｒ（広義にはトランジスタ）を含む。具体的には、ｎ型ＭＯＳトランジスタＴｒは、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、さらにドレインが強誘電体キャパシタＣｆの一方端に接続されている。なお、本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。ｎ型ＭＯＳトランジスタＴｒは、ワード線ＷＬの電圧に基づいて、強誘電体キャパシタＣｆの一方端をビット線ＢＬに接続する。また、強誘電体キャパシタＣｆは、他方端がプレート線ＰＬに接続されている。
【００２４】
ワード線ドライバ１２０は、複数のワード線ＷＬに接続されており、ワード線ＷＬの電圧を制御する。具体的には、ワード線ドライバ１２０は、強誘電体メモリ１００の外部から供給されるアドレス信号に基づいて、複数のワード線のうち所定のワード線ＷＬの電位を他のワード線ＷＬの電位よりも高くして、当該所定のワード線ＷＬに接続された複数のメモリセルＭＣを選択する。
【００２５】
プレート線ドライバ１４０は、複数のプレート線ＰＬに接続されており、プレート線ＰＬの電圧を制御する。具体的には、プレート線ドライバ１４０は、強誘電体メモリ１００の外部から供給されるアドレス信号に基づいて、複数のプレート線のうち所定のプレート線ＰＬの電位を他のプレート線ＰＬの電位よりも高くして、当該所定のプレート線ＰＬを選択する。
【００２６】
ビット線ドライバ１３０は、複数のビット線ＢＬに接続されており、ビット線ＢＬの電圧を制御する。ワード線ＷＬに選択電圧が印加されてｎ型ＭＯＳトランジスタＴｒがオンすると、ビット線ＢＬの電圧が強誘電体キャパシタＣｆの一方端に印加される。
【００２７】
なお、図１に示す例では、ワード線ＷＬ及びプレート線ＰＬは、それぞれ並行に配置され、ビット線ＢＬは、ワード線ＷＬ及びプレート線ＰＬと交差して配置されている。
【００２８】
保持回路１５０は、ビット線ＢＬに接続されており、メモリセルＭＣから読み出される信号を保持（記憶）する。図１に示すように、メモリセルアレイ１１０の一方側（図１の上側）にビット線ドライバ１３０が配置され、メモリセルアレイ１１０の他方側（図１の下側）に保持回路１５０が配置されていてもよい。保持回路１５０は、ビット線ＢＬから読み出される信号が保持できればよく、例えば当該信号を一時的に記憶するキャパシタを含む構成とすることができる。
【００２９】
保持回路１５２は、プレート線ＰＬに接続されており、メモリセルＭＣから読み出される信号を保持（記憶）する。図１に示すように、メモリセルアレイ１１０の一方側（図１の左側）にプレート線ドライバ１４０が配置され、メモリセルアレイ１１０の他方側（図１の右側）に保持回路１５２が配置されていてもよい。保持回路１５２は、プレート線ＰＬから読み出される信号が保持できればよく、例えば当該信号を一時的に記憶するキャパシタを含む構成とすることができる。各保持回路１５０，１５２は、同様の構成を有することができる。
【００３０】
比較回路１６０は、保持回路１５０，１５２の出力に接続されており、保持回路１５０，１５２から供給される各信号に基づいて所定の処理を行うことにより、データ“１”又はデータ“０”のいずれであるかを判定する。具体的には、保持回路１５０から供給される第１の信号Ｑ1と、保持回路１５２から供給される第２の信号Ｑ2とが、Ｑ1／Ｑ2が１／２よりも大きい場合に第１のデータ（例えばデータ“１”）であると判定し、Ｑ1／Ｑ2が１／２よりも小さい場合に第２のデータ（例えばデータ“０”）であると判定する。この場合、比較回路１６０の具体的処理の形態は限定されるものではなく、例えば第１及び第２の信号の比率（例えばＱ1／Ｑ2に相当する電圧）を算出して当該比率を基準値（例えば１／２に相当する電圧）と比較し、両者の大小によりデータ“１”又はデータ“０”を判定してもよい。なお、当該基準値は、第１の信号Ｑ1又は第２の信号Ｑ2のいずれかに基づいて生成してもよい。また、比較回路１６０は、入力を増幅して出力するセンスアンプとして機能してもよい。
【００３１】
２．強誘電体メモリの動作
図３〜図５は、強誘電体キャパシタのヒステリシス特性を示す図であり、横軸Ｖは強誘電体キャパシタの印加電圧を示し、縦軸Ｑは強誘電体キャパシタの分極量を示す。また、図６は、読み出し動作における強誘電体キャパシタの印加電圧と、各信号を記憶するタイミングを説明する図である。さらに、図７は、読み出し動作におけるワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬの電圧制御を示す図である。
【００３２】
まず、図３を参照して、本実施形態に係る強誘電体メモリの書き込み動作を説明する。
【００３３】
強誘電体メモリ１００は、強誘電体キャパシタＣｆの一方端及び他方端の電位差に基づいて、所定のデータを記憶する。具体的には、メモリセルＭＣにデータ“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加してｎ型ＭＯＳトランジスタＴｒをオンし、プレート線ＰＬの電圧を０Ｖとした状態で、ビット線ＢＬの電圧をＶＣＣから０Ｖに変化させる。これにより、図３のヒステリシス特性において、強誘電体キャパシタＣｆの分極量は、点Ｄから点Ａ´に変化し、負の状態を示すことになる。すなわち、強誘電体キャパシタＣｆの残留分極が負の状態を、データ“１”が記憶されている状態と定義することができる。
【００３４】
一方、メモリセルＭＣにデータ“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加してｎ型ＭＯＳトランジスタＴｒをオンし、ビット線ＢＬの電圧を０Ｖにした状態で、プレート線ＰＬの電圧をＶＣＣから０Ｖに変化させる。これにより、図３のヒステリシス特性において、強誘電体キャパシタＣｆの分極量は、点Ｂから点Ｃ´に変化し、正の状態を示すことになる。すなわち、強誘電体キャパシタＣｆの残留分極が正の状態を、データ“０”が記憶されている状態と定義することができる。
【００３５】
次に、図４〜図７を参照して、本実施形態に係る強誘電体メモリの読み出し動作を説明する。
【００３６】
メモリセルＭＣにデータ“１”が記憶されている場合、図４に示すように、書き込み終了から読み出し開始までの時間経過に依存して、強誘電体キャパシタＣｆの残留分極は点Ａ´から点Ａに緩和される。すなわち、データ“１”が記憶されている場合、読み出し動作開始時における強誘電体キャパシタＣｆの残留分極は点Ａである。
【００３７】
まず、図７に示すように時間ｔ０において、ワード線ドライバ１２０は、複数のワード線ＷＬのうち所定のワード線ＷＬに選択電圧を印加し、この選択電圧が印加されたワード線ＷＬ（選択ワード線ＷＬ）に接続されたメモリセルＭＣのｎ型ＭＯＳトランジスタＴｒをオンする。これにより、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆは、ビット線ＢＬに接続される。
【００３８】
次に、図７に示すように時間ｔ１〜ｔ２において、プレート線ドライバ１４０は、複数のプレート線ＰＬのうち所定のプレート線ＰＬの電圧をＶＣＣに上昇させる。これにより、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆには、ビット線ＢＬの電圧を基準としてＶＣＣ（第１の電圧）が印加される。そして、図７に示すように時間ｔ２〜ｔ３において、ビット線ドライバ１３０及びプレート線ドライバ１４０は、ビット線ＢＬ及びプレート線ＰＬの電圧をいずれも０Ｖにして、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆの印加電圧を０Ｖにする。
【００３９】
こうすることにより、図４に示すように時間ｔ０〜ｔ３において、強誘電体キャパシタＣｆの分極量は、点Ａ→点Ｂ→点Ｃ´のように変化し、これに対応する電荷Ｑ1（“１”）がビット線ＢＬに放出され、ビット線ＢＬの電圧が変動する。すなわち、第１の信号Ｑ1としての所定電圧がビット線ＢＬに現れる。そして、本実施形態では、かかる第１の信号Ｑ1を時間ｔ２〜ｔ３の間のいずれかのタイミング（例えば時間ｔ２〜ｔ３の中間点）で保持回路１５０に保持（記憶）する。
【００４０】
その後、図７に示すように時間ｔ３〜ｔ４において、ビット線ドライバ１３０は、ビット線ＢＬの電圧をＶＣＣに上昇させる。これにより、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆには、ビット線ＢＬの電圧を基準として−ＶＣＣ（第２の電圧）が印加される。そして、図７に示すように時間ｔ４〜ｔ５において、ビット線ドライバ１３０及びプレート線ドライバ１４０は、ビット線ＢＬ及びプレート線ＰＬの電圧をいずれも０Ｖにして、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆの印加電圧を０Ｖにする。
【００４１】
こうすることにより、図４に示すように時間ｔ３〜ｔ５において、強誘電体キャパシタＣｆの分極量は、点Ｃ´→点Ｄ→点Ａ´のように変化し、これに対応する電荷Ｑ2がプレート線ＰＬに放出され、プレート線ＰＬの電圧が変動する。すなわち、第２の信号Ｑ2としての所定電圧がプレート線ＰＬに現れる。そして、本実施形態では、かかる第２の信号Ｑ2を時間ｔ４〜ｔ５の間のいずれかのタイミング（例えばｔ４〜ｔ５の中間点）で保持回路１５２に保持（記憶）する。
【００４２】
その後、各保持回路１５０，１５２が保持する第１及び第２の信号Ｑ1，Ｑ2は、所定のタイミングで比較回路１６０に供給される。そして、比較回路１６０は、一方でＱ1／Ｑ2に相当する電圧を生成し、他方で１／２に相当する電圧を生成し、両者の大小を比較する。メモリセルＭＣにデータ“１”が記憶されている場合には、図４から理解できるように、Ｑ1／Ｑ2は１／２よりも明らかに大きくなるので、正確にデータ“１”と判定することができる。
【００４３】
以上がメモリセルＭＣにデータ“１”が記憶されている場合の読み出し動作であるが、メモリセルＭＣにデータ“０”が記憶されている場合も、図５に示すように強誘電体キャパシタＣｆの分極量の変化量が異なるのみで、図６及び図７の電圧制御については同様である。以下に、メモリセルＭＣにデータ“０”が記憶されている場合の読み出し動作について説明する。
【００４４】
メモリセルＭＣにデータ“０”が記憶されている場合、図５に示すように、書き込み終了から読み出し開始までの時間経過に依存して、強誘電体キャパシタＣｆの残留分極は点Ｃ´から点Ｃに緩和される。すなわち、データ“０”が記憶されている場合、読み出し動作開始時における強誘電体キャパシタＣｆの残留分極は点Ｃである。
【００４５】
まず、図７に示すように時間ｔ０において、ワード線ドライバ１２０は、複数のワード線ＷＬのうち所定のワード線ＷＬに選択電圧を印加し、この選択電圧が印加されたワード線ＷＬ（選択ワード線ＷＬ）に接続されたメモリセルＭＣのｎ型ＭＯＳトランジスタＴｒをオンする。これにより、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆは、ビット線ＢＬに接続される。
【００４６】
次に、図７に示すように時間ｔ１〜ｔ２において、プレート線ドライバ１４０は、複数のプレート線ＰＬのうち所定のプレート線ＰＬの電圧をＶＣＣに上昇させる。これにより、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆには、ビット線ＢＬの電圧を基準としてＶＣＣ（第１の電圧）が印加される。そして、図７に示すように時間ｔ２〜ｔ３において、ビット線ドライバ１３０及びプレート線ドライバ１４０は、ビット線ＢＬ及びプレート線ＰＬの電圧をいずれも０Ｖにして、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆの印加電圧を０Ｖにする。
【００４７】
こうすることにより、図５に示すように時間ｔ０〜ｔ３において、強誘電体キャパシタＣｆの分極量は、点Ｃ→点Ｂ→点Ｃ´のように変化し、これに対応する電荷Ｑ1（“０”）がビット線ＢＬに放出され、ビット線ＢＬの電圧が変動する。すなわち、第１の信号Ｑ1としての所定電圧がビット線ＢＬに現れる。そして、本実施形態では、かかる第１の信号Ｑ1を時間ｔ２〜ｔ３の間のいずれかのタイミング（例えばｔ２〜ｔ３の中間点）で保持回路１５０に保持（記憶）する。
【００４８】
その後、図７に示すように時間ｔ３〜ｔ４において、ビット線ドライバ１３０は、ビット線ＢＬの電圧をＶＣＣに上昇させる。これにより、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆには、ビット線ＢＬの電圧を基準として−ＶＣＣ（第２の電圧）が印加される。そして、図７に示すように時間ｔ４〜ｔ５において、ビット線ドライバ１３０及びプレート線ドライバ１４０は、ビット線ＢＬ及びプレート線ＰＬの電圧をいずれも０Ｖにして、図６に示すように、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆの印加電圧を０Ｖにする。
【００４９】
こうすることにより、図５に示すように時間ｔ３〜ｔ５において、強誘電体キャパシタＣｆの分極量は、点Ｃ´→点Ｄ→点Ａ´のように変化し、これに対応する電荷Ｑ2がプレート線ＰＬに放出され、プレート線ＰＬの電圧が変動する。すなわち、第２の信号Ｑ2としての所定電圧がプレート線ＰＬに現れる。そして、本実施形態では、かかる第２の信号Ｑ2を時間ｔ４〜ｔ５の間のいずれかのタイミング（例えばｔ４〜ｔ５の中間点）で保持回路１５２に保持（記憶）する。
【００５０】
その後、各保持回路１５０，１５２が保持する第１及び第２の信号Ｑ1，Ｑ2は、所定のタイミングで比較回路１６０に供給される。そして、比較回路１６０は、一方でＱ1／Ｑ2に相当する電圧を生成し、他方で１／２に相当する電圧を生成し、両者の大小を比較する。メモリセルＭＣにデータ“０”が記憶されている場合には、図５から理解できるように、Ｑ1／Ｑ2は１／２よりも明らかに小さくなるので、正確にデータ“０”と判定することができる。
【００５１】
３．シミュレーションによる考察
次に、図８〜図１５のシミュレーション結果に基づいて、本実施形態に係る強誘電体メモリを考察する。
【００５２】
図８及び図９は、強誘電体メモリの読み出し信号量に影響を及ぼす、強誘電体キャパシタの不良モード（図８ではキャパシタ面積の不均一、図９ではキャパシタの劣化）におけるヒステリシス曲線の変化を示す図である。これらによれば、キャパシタ面積がばらつく場合にはヒステリシス曲線はその大きさのみが変化するが、強誘電体キャパシタが劣化した場合にはヒステリシス曲線の形状そのものが大きく変化することがわかる。
【００５３】
このように不良モードが発生した場合、強誘電体メモリの読み出し信号量はどのように変化するかについて考察する。ここで、図１０〜図１３は比較例による読み出し信号量の変化を示し、詳しくは、図１０及び図１１が図８に示す不良モードが存在する場合のキャパシタ面積依存性を示す図であり、図１２及び図１３が図９に示す不良モードが存在する場合のキャパシタ残留分極依存性を示す図である。
【００５４】
一般的には、図１０及び図１２に示すように、強誘電体キャパシタに電圧ＶＣＣを印加しているときの読み出し信号量を用いて読み出し動作を行うが、本実施形態と比較するため、図１１及び図１３に示すように、強誘電体キャパシタに電圧ＶＣＣを印加してその後０Ｖに戻した場合の読み出し信号量についても考察した。これらによれば、まず、キャパシタ面積の不均一については、多少の読み出しマージンの減少が見られることがわかる。一方、キャパシタの劣化については、読み出し信号量（特に“１”信号）に大きな変化がみられ、閾値が機能しなくなり読み出し不良が生じることがわかる。
【００５５】
図１４及び図１５は、本実施形態による読み出し信号量の変化を示す図である。強誘電体キャパシタの印加電圧の形態が同じである図１１及び図１３の比較例と対比すると、本実施形態に係る強誘電体メモリは、キャパシタ面積の不均一に対しては全く影響されることがなく、さらにキャパシタの劣化に対してはほぼ影響されないことがわかる。すなわち、本実施形態に係る強誘電体メモリによれば、強誘電体キャパシタの面積のばらつきが存在し、また強誘電体キャパシタの劣化が発生しても、正確に読み出しデータを判定できることがわかる。
【００５６】
以上のように、本実施形態に係る強誘電体メモリによれば、単一メモリセルにより読み出しデータの判定を行うことができるため、別途参照メモリセルを設ける必要がなくなり、強誘電体メモリの面積の小型化、高集積化を図ることができる。また、メモリセルは、第１及び第２の信号Ｑ1，Ｑ2の比率に基づいてデータが判定されるので、強誘電体キャパシタの劣化により特性変化が生じても各信号の比率は影響を受けず、正確に読み出しデータを判定することができる。さらに、同様の理由から、各メモリセルの強誘電体キャパシタの面積等にばらつきが存在しても、読み出し誤差が生じることなく正確に読み出しデータを判定することができる。
【００５７】
また、本実施形態によれば、強誘電体キャパシタに電圧ＶＣＣを印加してその後０Ｖに戻した状態で読み出した第１及び第２の信号Ｑ1，Ｑ2に基づいて読み出し動作を行う。これにより強誘電体キャパシタの線形誘電率に基づく分の読み出し信号量が入らないため、強誘電体キャパシタの誘電率のばらつきによる読み出し信号量のばらつきを考慮に入れる必要がなくなり、より正確にデータを読み出すことができる。
【００５８】
４．変形例
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で様々の変形実施が可能である。以下に、本実施形態の変形例を説明する。
【００５９】
図１６は、本実施形態の第１の変形例を示す図であり、強誘電体メモリの全体構成を示す図である。図１６では、保持回路１５０の入力側に増幅回路１７０が設けられている。
【００６０】
例えば、増幅回路１７０は、メモリセルアレイ１１０のビット線ＢＬから出力される第１の信号Ｑ1を２倍する回路構成とすることができる。具体的には、増幅回路１７０は、ビット線ＢＬに現れる第１の信号Ｑ1に相当する電圧を２倍の電圧に増幅する。そして、増幅回路１７０の出力信号は比較回路１６０に供給され、比較回路１６０は２Ｑ1がＱ2よりも大きい場合に第１のデータ（例えばデータ“１”）であると判定し、２Ｑ1がＱ2よりも小さい場合に第２のデータ（例えばデータ“０”）であると判定する。例えば、比較回路１６０は、ラッチ型センスアンプ等の差動センスアンプであってもよい。本変形例によれば、増幅回路１７０を設けることにより、比較回路１６０において各信号の大小を比較すれば足りるため、比較回路１６０の構成を簡易にすることができる。
【００６１】
図１７及び図１８は、本実施形態の第２の変形例を示す図であり、それぞれ、強誘電体メモリの全体構成と、読み出し動作におけるワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬの電圧制御を示す図である。図１７では、プレート線ＰＬに負電圧を供給する負電圧発生回路１８０が設けられており、また、ビット線ＢＬに保持回路１５４が設けられている。
【００６２】
本変形例では、図１８に示すように時間ｔ３〜ｔ４において、プレート線ドライバ１４０は、負電圧発生回路１８０から供給される電圧に基づいて、プレート線ＰＬに負電圧−ＶＣＣを印加する。これにより、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆに、ビット線ＢＬの電圧を基準として−ＶＣＣを印加することができる。そして、図１８に示すように時間ｔ４〜ｔ５において、ビット線ドライバ１３０及びプレート線ドライバ１４０は、ビット線ＢＬ及びプレート線ＰＬの電圧をいずれも０Ｖにして、選択ワード線ＷＬに接続されたメモリセルＭＣの強誘電体キャパシタＣｆの印加電圧を０Ｖにする。
【００６３】
こうして、本変形例によれば、第１及び第２の信号Ｑ1，Ｑ2のいずれもがビット線ＢＬの電圧として現れることになるので、比較回路１６０は、保持回路１５４を介してビット線ＢＬから供給される電圧に基づいて処理を行えば足り、全体の回路構成を非常に簡易にすることができる。また、保持回路１５４は、ビット線ＢＬのみから供給される信号を保持すればよいので回路構成の簡易にすることができる。
【００６４】
図１９は、本実施形態の第３の変形例を示す図であり、強誘電体メモリの全体構成を示す図である。図１９では、ビット線ＷＬ及びプレート線ＰＬがそれぞれ並行に配置され、ワード線ＷＬがビット線ＢＬ及びプレート線ＰＬと交差して配置されている。ビット線ＢＬに現れる第１の信号Ｑ1と、プレート線ＰＬに現れる第２の信号Ｑ2とのそれぞれを保持する保持回路１５４の回路構成を簡易にすることができる。
【００６５】
なお、本発明は他にも様々な変形実施が可能であり、例えば上述した第２の信号Ｑ2を保持する保持回路（第２の保持回路）を省略し、第２の信号Ｑ2を比較回路に直接供給することもできる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態に係る強誘電体メモリの全体構成を示す図である。
【図２】図１の強誘電体メモリのメモリセルの構成例を示す図である。
【図３】強誘電体キャパシタのヒステリシス特性を示す図である。
【図４】強誘電体キャパシタのヒステリシス特性を示す図である。
【図５】強誘電体キャパシタのヒステリシス特性を示す図である。
【図６】読み出し動作における強誘電体キャパシタの印加電圧を示す図である。
【図７】読み出し動作における電圧制御を示す図である。
【図８】不良モードにおけるヒステリシス曲線の変化を示す図である。
【図９】不良モードにおけるヒステリシス曲線の変化を示す図である。
【図１０】比較例によるシミュレーション結果を示す図である。
【図１１】比較例によるシミュレーション結果を示す図である。
【図１２】比較例によるシミュレーション結果を示す図である。
【図１３】比較例によるシミュレーション結果を示す図である。
【図１４】本発明の実施形態によるシミュレーション結果を示す図である。
【図１５】本発明の実施形態によるシミュレーション結果を示す図である。
【図１６】本発明の実施形態の第１の変形例を説明する図である。
【図１７】本発明の実施形態の第２の変形例を説明する図である。
【図１８】本発明の実施形態の第２の変形例を説明する図である。
【図１９】本発明の実施形態の第３の変形例を説明する図である。
【符号の説明】
【００６７】
１００…強誘電体メモリ  １１０…メモリセルアレイ  １２０…ワード線ドライバ
１３０…ビット線ドライバ  １４０…プレート線ドライバ
１５０，１５２，１５４…保持回路  １６０…比較回路  １７０…増幅回路
１８０…負電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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