(57)【要約】【課題】  電気特性に優れたキャパシタＣを有する半導体チップ１を提供する。【解決手段】  電子回路が形成された半導体チップ１の表面に応力緩和層３０が形成され、応力緩和層３０の表面に前記電子回路の接続端子の再配置配線が形成されてなる半導体チップ１であって、応力緩和層３０の裏面に形成された第１電極１０と、応力緩和層３０の表面に形成された第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されている。その第１電極１０および／または第２電極２０の内面が凹凸面とされている。【選択図】        図２
2007005351.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成されてなる電子基板であって、
前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料が配置されて、キャパシタが形成され、
前記第１電極および／または前記第２電極の内面が凹凸面とされていることを特徴とする電子基板。
【請求項２】
電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成されてなる電子基板であって、
前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料からなる前記応力緩和層が配置されて、キャパシタが形成され、
前記第１電極および／または前記第２電極の内面が凹凸面とされていることを特徴とする電子基板。
【請求項３】
前記第２電極の表面に、突起電極が形成されていることを特徴とする請求項１または請求項２に記載の電子基板。
【請求項４】
前記電子基板と前記応力緩和層との間に、前記電子基板のパッシベーション膜が形成され、
前記第１電極は、前記パッシベーション膜の裏面側に形成されていることを特徴とする請求項１ないし請求項３のいずれかに記載の電子基板。
【請求項５】
前記第１電極は、前記電子回路の前記接続端子であることを特徴とする請求項１ないし請求項４のいずれかに記載の電子基板。
【請求項６】
前記応力緩和層は、前記誘電体材料にセラミクスの粉末を分散させた材料からなることを特徴とする請求項１ないし請求項５のいずれかに記載の電子基板。
【請求項７】
前記誘電体材料は、感光性を有する樹脂材料であることを特徴とする請求項６に記載の電子基板。
【請求項８】
電子回路が形成された電子基板の表面に応力緩和層が形成され、
前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成され、
前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料層が配置されて、キャパシタが形成されてなる電子基板の製造方法であって、
前記誘電体材料層の表面に、凹凸を形成する工程を有することを特徴とする電子基板の製造方法。
【請求項９】
電子回路が形成された電子基板の表面に応力緩和層が形成され、
前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成され、
前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料層が配置されて、キャパシタが形成されてなる電子基板の製造方法であって、
前記第１電極の裏側に配置される他の応力緩和層の表面に、凹凸を形成する工程を有することを特徴とする電子基板の製造方法。
【請求項１０】
前記誘電体材料層は、前記応力緩和層であることを特徴とする請求項８または請求項９に記載の電子基板。
【請求項１１】
前記凹凸の形成は、フォトリソグラフィによって行うことを特徴とする請求項８ないし請求項１０のいずれかに記載の電子基板の製造方法。
【請求項１２】
前記凹凸の形成は、エッチングによって行うことを特徴とする請求項８ないし請求項１０のいずれかに記載の電子基板の製造方法。
【請求項１３】
前記凹凸の形成は、転写法によって行うことを特徴とする請求項８ないし請求項１０のいずれかに記載の電子基板の製造方法。
【請求項１４】
請求項１ないし請求項７のいずれかに記載の電子基板を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子基板、電子基板の製造方法および電子機器に関するものである。
【背景技術】
【０００２】
携帯電話やパーソナルコンピュータ等の電子機器には、電子回路が形成された半導体チップ（電子基板）が搭載されている。この半導体チップは、抵抗やコイル、キャパシタ等の受動素子とともに利用される場合がある。そこで、半導体チップを実装する基板にキャパシタを製造する技術が提案されている（例えば、特許文献１ないし特許文献３参照）。また半導体チップ上にＭＯＳキャパシタを製造する技術が提案されている（例えば、特許文献４参照）。
【特許文献１】特開２０００−３４０９５５号公報
【特許文献２】特開２０００−３５３８７５号公報
【特許文献３】特開２００１−１５６４５６号公報
【特許文献４】特開平２−１６２８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体チップを実装する基板にキャパシタを製造する技術では、半導体チップ上のトランジスタから離れてキャパシタが配置されるため、応答特性や高周波特性を確保することが困難である。また、半導体チップ上にＭＯＳキャパシタを製造する技術では、ゲート膜を誘電層として利用するので、キャパシタの容量値を確保することが困難である。さらに、キャパシタ形成領域にはトランジスタが形成できないため、キャパシタ形成領域の占有面積が必要で、キャパシタ形成した半導体チップはチップサイズが大きくなってしまう課題があった。
【０００４】
本発明は、上記課題を解決するためになされたものであって、電気特性に優れ、キャパシタ形成してもチップサイズが大きくならない電子基板およびその製造方法の提供を目的とする。また電気特性に優れた電子機器の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明に係る電子基板は、電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成されてなる電子基板であって、前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料が配置されて、キャパシタが形成され、前記第１電極および／または前記第２電極の内面が凹凸面とされていることを特徴とする。
また、電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成されてなる電子基板であって、前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料からなる前記応力緩和層が配置されて、キャパシタが形成され、前記第１電極および／または前記第２電極の内面が凹凸面とされていることを特徴とする。
この構成によれば、第１電極および／または第２電極の内面が平坦面の場合に比べて、第１電極および／または第２電極の表面積が大きくなるので、キャパシタの容量値を増加させることができる。したがって、電気特性に優れた電子基板を提供することができる。また第１電極および／または第２電極と隣接層との接触面積が増加するので、両者の密着強度を増加させることができる。さらに、キャパシタ形成領域にもトランジスタが形成できるため、キャパシタ形成領域の占有面積が必要なく、キャパシタ形成した半導体チップはチップサイズが大きくならない効果がある。
【０００６】
また、前記第２電極の表面に、突起電極が形成されていることが望ましい。
この構成によれば、キャパシタから突起電極までの配線長が最短となり、インピーダンスマッチングに有利となる。したがって、電気特性に優れた電子基板を提供することができる。
【０００７】
また、前記電子基板と前記応力緩和層との間に、前記電子基板のパッシベーション膜が形成され、前記第１電極は、前記パッシベーション膜の裏面側に形成されていることが望ましい。
また、前記第１電極は、前記接続端子であってもよい。
これらの構成によれば、電子回路からキャパシタまでの配線長が最短となり、配線による寄生容量やスタブ等を最小にすることができる。したがって、電気特性に優れた電子基板を提供することができる。
【０００８】
また、前記応力緩和層は、前記誘電体材料にセラミクスの粉末を分散させた材料からなることが望ましい。
高誘電体材料であるセラミクスの粉末を分散させることにより、キャパシタの誘電率を向上させることが可能になる。したがって、電気特性に優れた電子基板を提供することができる。
【０００９】
また、前記誘電体材料は、感光性を有する樹脂材料であることが望ましい。
この構成によれば、フォトリソグラフィを用いて応力緩和層を正確に形成することが可能になり、所望の特性を備えたキャパシタを形成することができる。したがって、電気特性に優れた電子基板を提供することができる。
【００１０】
一方、本発明に係る電子基板の製造方法は、電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成され、前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料層が配置されて、キャパシタが形成されてなる電子基板の製造方法であって、前記誘電体材料層の表面に、凹凸を形成する工程を有することを特徴とする。
この構成によれば第２電極の内面が凹凸面となり、その内面が平坦面の場合と比べて第２電極の表面積が大きくなるので、キャパシタの容量値を増加させることができる。したがって、電気特性に優れた電子基板を提供することができる。また第２電極と隣接層との密着強度を増加させることができる。さらに、キャパシタ形成領域にもトランジスタが形成できるため、キャパシタ形成領域の占有面積が必要なく、キャパシタ形成した半導体チップはチップサイズが大きくならない効果がある。
【００１１】
一方、本発明に係る電子基板の製造方法は、電子回路が形成された電子基板の表面に応力緩和層が形成され、前記応力緩和層の表面に前記電子回路の接続端子の再配置配線が形成され、前記応力緩和層の裏面側に形成された第１電極と、前記応力緩和層の表面側に形成された第２電極との間に、誘電体材料層が配置されて、キャパシタが形成されてなる電子基板の製造方法であって、前記第１電極の裏側に配置される他の応力緩和層の表面に、凹凸を形成する工程を有することを特徴とする。
この構成によれば第１電極の内面が凹凸面となり、その内面が平坦面の場合と比べて第１電極の表面積が大きくなるので、キャパシタの容量値を増加させることができる。したがって、電気特性に優れた電子基板を提供することができる。また第１電極と隣接層との密着強度を増加させることができる。
また前記誘電体材料層は、前記応力緩和層であってもよい。この構成によれば、キャパシタを低コストで形成することができる。
【００１２】
また前記凹凸の形成は、フォトリソグラフィによって行うことが望ましい。
また前記凹凸の形成は、エッチングによって行うことが望ましい。
また前記凹凸の形成は、転写法によって行うことが望ましい。
これらの構成によれば、凹凸を簡単かつ確実に形成することができる。
【００１３】
一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、電気特性に優れた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
（第１実施形態）
本実施形態に係る半導体チップ（電子基板）は、電子回路が形成された半導体チップの表面に応力緩和層が形成され、その応力緩和層の表面に電子回路の接続端子の再配置配線が形成されたものである。そこで最初に、接続端子の再配置配線および応力緩和層について説明する。
【００１５】
（再配置配線）
図１は再配置配線の説明図であり、図１（ａ）は半導体チップの平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂ線における側面断面図である。図１（ｂ）に示すように、電子回路が形成された半導体チップの表面には、電子回路を保護するためのパッシベーション膜８が形成されている。また半導体チップの表面には、電子回路を外部に電気的接続するための接続端子６２が形成されている。なお接続端子６２の表面には、パッシベーション膜８の開口部が形成されている。
【００１６】
図１（ａ）に示すように、半導体チップ１の周縁部に沿って、複数の接続端子６２が整列配置されている。なお半導体チップの小型化により、隣接する接続端子６２間のピッチは非常に狭くなっている。この半導体チップ１を相手側基板に実装すると、隣接する接続端子６２間に短絡が発生するおそれがある。そこで接続端子６２間のピッチを広げるため、接続端子６２の再配置配線６４が形成されている。
【００１７】
具体的には、半導体チップ１の表面中央部に、複数のパッド６３がマトリクス状に配列形成されている。そのパッド６３に対して、接続端子６２の再配置配線６４が接続されている。これにより、狭ピッチの接続端子６２が中央部に引き出されて広ピッチ化されている。このような半導体チップの形成には、ウェハの状態において一括して再配置配線および樹脂封止を行なってから個々の半導体チップに分離する、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術が利用されている。
【００１８】
このＷ−ＣＳＰ技術を用いて半導体チップを形成する場合には、半導体チップを実装する相手側基板と半導体チップとの熱膨張係数の差によって生ずる応力を緩和する必要がある。そこで図１（ｂ）に示すように、感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂からなる応力緩和層３０が、半導体チップの表面中央部に形成されている。そして、その応力緩和層３０の表面に、上述したパッド６３が形成されている。
【００１９】
パッド６３の表面にはバンプ７８が形成されている。このバンプ７８は、例えばハンダバンプであり、印刷法等によって形成されている。そしてこのバンプ７８が、相手側基板の接続端子に対して、リフローやＦＣＢ（Flip Chip Bonding）等により実装される。なお異方導電性フィルム等を介して、半導体チップ１のパッド６３を相手側基板の接続端子に実装することも可能である。
【００２０】
（キャパシタを備えた電子基板）
図２は第１実施形態に係る半導体チップであり、図２（ａ）は図１のＢ−Ｂ線に相当する部分における側面断面図であり、図２（ｂ）は図２（ａ）のキャパシタＣ部の拡大図である。図２（ａ）に示すように、第１実施形態に係る半導体チップ（電子基板）は、応力緩和層３０の裏面に形成された第１電極１０と、応力緩和層の表面に形成された第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されたものである。
【００２１】
図２（ａ）に示すように、接続端子１１の表面から半導体チップ１の表面中央部に向かって、Ｃｕ等の導電性材料からなる第１層配線１２が延設されている。この第１層配線１２の先端部は、応力緩和層３０を挟んで第２層配線２２と対向するように配置されている。なお第１層配線１２は後述する下地層の表面に形成されているが、図２（ａ）では下地層の記載を省略している。
【００２２】
その第１層配線１２の先端部を覆うように、応力緩和層３０が形成されている。応力緩和層３０は、上記のように感光性ポリイミドやＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の誘電体材料で構成されている。
【００２３】
その応力緩和層３０の表面に、Ｃｕ等の導電性材料からなる第２層配線２２が形成されている。この第２層配線２２は上述したパッド状に形成され、応力緩和層３０を挟んで第１層配線１２の先端部と対向するように配置されている。なお第２層配線２２は後述する下地層の表面に形成されているが、図２では下地層の記載を省略している。
【００２４】
そして、半導体チップ１の表面に垂直な方向から見た場合（平面視）において、第１層配線１２と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における第１層配線１２が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されている。
【００２５】
図２（ｂ）に示すように、応力緩和層３０の表面には凹凸３４が形成されている。その凹凸３４の形状はドット形状やライン形状等のいかなる形状であってもよく、また凹凸３４のピッチや高さも任意である。なお凹凸３４は、重畳領域の少なくとも一部に形成されているが、重畳領域の全体に形成されていることが望ましく、さらに応力緩和層３０の表面全体に形成されていてもよい。その応力緩和層３０の表面に第２層配線２２が形成されて、第２電極２０の内面が凹凸面とされている。これにより、その内面が平坦面の場合と比べて第２電極２０の表面積が大きくなるので、キャパシタＣの容量値を増加させることができる。
【００２６】
図２（ａ）に戻り、パッド状に形成された第２層配線２２の表面には、上述したバンプ（突起電極）２８が形成されている。これにより、半導体チップの電子回路と相手側基板との間に、キャパシタＣが配置されることになる。そして、第２電極２０の表面にバンプ２８が形成されているので、キャパシタＣからバンプ２８までの配線長が最短になり、インピーダンスマッチングに有利となる。
【００２７】
なお、応力緩和層３０を構成する誘電体材料に、高誘電材料であるセラミクスの粉末を分散（混練）させてもよい。具体的には、ＴｉＢａＯ３やＡｌ２Ｏ３等のセラミクスの粉末を採用する。なお粉末の分散比率や粒度分布を調整すれば、所望の容量特性および高周波特性を備えたキャパシタを得ることができる。例えば、粒度の小さい粉末を細密充填させることにより、キャパシタの誘電率を向上させることができる。また、異なる種類の高誘電材料を混入させてもよい。例えば、正の温度特性を持つ材料と負の温度特性を持つ材料とを適切な比率で混ぜ合わせることにより、見かけ上の温度特性をフラットにすることができる。さらに、複数種類の樹脂を使用することにより、樹脂の粘度を調整することが可能になる。これに加えて、樹脂の塗布方法を適当に選択すれば、応力緩和層３０の膜厚制御を容易に行うことができる。
なお、第１電極１０と第２電極２０との間に、応力緩和層３０とは別の誘電体材料層を形成してもよい。その誘電体材料層として、例えばゾルゲル法により高誘電率のセラミクス材料層を形成することが望ましい。この構成によれば、キャパシタの誘電率をさらに向上させることができる。
【００２８】
（電子基板の製造方法）
次に、上述した半導体チップの製造方法につき、図３および図４を用いて説明する。
図３および図４は、本実施形態に係る半導体チップの製造方法の工程図である。ここでは、図３（ａ）に示すように、電子回路が形成された半導体チップの表面に、電子回路を保護するためのパッシベーション膜８と、電子回路を外部に電気的接続するための接続端子１１とが形成され、接続端子１１の表面にパッシベーション膜８の開口部が形成された状態から説明する。
【００２９】
まず図３（ａ）に示すように、半導体チップ１の表面全体に下地膜１４を形成する。この下地膜１４は、下層のバリア層と上層のシード層とで構成する。シード層は、第１層配線を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等により厚さ数１００ｎｍ程度に形成する。バリア層は、Ａｌ等からなる接続端子へのＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等により厚さ１００ｎｍ程度に形成する。これらの各層は、真空蒸着やスパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法、またはＩＭＰ（イオンメタルプラズマ）法を用いて形成することが可能である。
【００３０】
次に図３（ｂ）に示すように、下地膜１４の表面にレジスト９０を塗布し、フォトリソグラフィを行って、第１層配線の形成領域にレジスト９０の開口部を形成する。
次に図３（ｃ）に示すように、下地膜１４のシード層を電極として電解Ｃｕメッキを行い、レジスト９０の開口部にＣｕを埋め込んで第１層配線１２を形成する。
【００３１】
次に図３（ｄ）に示すように、レジストを剥離する。
次に図３（ｅ）に示すように、第１層配線１２をマスクとして、下地膜１４をエッチングする。このエッチングには、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等を利用することが可能である。なお第１層配線１２および下地膜１４のシード層は共にＣｕで構成されているが、第１層配線１２は下地膜１４のシード層より十分に厚いので、エッチングによりシード層を完全に除去することができる。
【００３２】
次に図４（ａ）に示すように、第１層配線１２の先端部を覆うように応力緩和層３０を形成する。応力緩和層３０は、印刷法やフォトリソグラフィを用いて半導体チップ１の表面中央部に形成する。なお応力緩和層３０を構成する誘電体材料として、感光性を有する樹脂材料を採用すれば、フォトリソグラフィを用いて簡単かつ正確に応力緩和層３０をパターニングすることができる。
【００３３】
その応力緩和層３０の表面に凹凸を形成する。凹凸の形成は、応力緩和層３０の表面をエッチングすることによって行うことが望ましい。具体的には、Ｏ２ガス等を導入してプラズマエッチングを短時間行う。なお上層の第２層配線との親和性を確保するため応力緩和層３０の表面に親和性処理を施す場合には、その親和性処理により応力緩和層３０の表面に凹凸が形成される場合が多い。Ｏ２ガス等を導入したプラズマエッチングでも、第２層配線との親和性が確保されるとともに、応力緩和層３０の表面に凹凸を形成することができる。
【００３４】
また凹凸の形成は、応力緩和層３０の表面に凹凸形状を転写する転写法（ナノインプリント）を用いて行うことも可能である。この場合、応力緩和層３０の構成材料として、熱可塑性樹脂材料を採用することが望ましい。そして、凹凸の逆形状が形成された転写型を加熱しながら、応力緩和層３０の表面に加圧する。その後、応力緩和層３０を冷却して、転写型を剥離することにより、応力緩和層３０の表面に凹凸を形成することができる。
【００３５】
また凹凸の形成は、フォトリソグラフィによって行うことも可能である。この場合、応力緩和層３０のパターニングと同時に表面に凹凸を形成することが可能になり、製造工程を簡略化することができる。そのフォトリソグラフィのマスクとして、凹凸形成領域がハーフトーンのマスクを採用する。また、フォトリソグラフィによって形成された比較的大きな凹凸の表面に、上述したエッチングまたは転写法により比較的小さな凹凸を形成してもよい。
【００３６】
次に図４（ｂ）に示すように、応力緩和層３０の表面に第２層配線２２およびその下地層２４を形成する。その具体的な方法は、上述した第１層配線１２およびその下地膜１４の形成方法と同様である。なお形成された第２層配線２２をレーザ等でトリミングすることにより、キャパシタ特性のチューニングを行うことも可能である。
次に図４（ｃ）に示すように、第２層配線２２の表面にハンダボールを搭載してバンプ２８を形成する。
【００３７】
ところで第２層配線２２は、図１に示す再配置配線６４の形成工程において、再配置配線６４と同時に形成することができる。すなわち、メッキやフォトリソグラフィ等を利用して、図４（ｃ）に示す第２電極２０を正確に形成することが可能になる。よって、所望の特性を備えたキャパシタＣを形成することができる。また半導体チップ１の電子回路に近接してキャパシタＣが配置されるので、キャパシタＣの応答特性や高周波特性を確保することができる。さらに応力緩和層３０を誘電層として利用するので、キャパシタＣの容量値を自在に設定することができる。したがって、電気特性に優れた半導体チップ１を提供することができる。
また再配置配線と同時に第２電極２０を形成し、さらに応力緩和層３０を誘電層として利用するので、低コストでキャパシタＣを形成することができる。加えて、キャパシタ形成領域にもトランジスタが形成できるため、キャパシタ形成領域の占有面積が必要なく、キャパシタ形成した半導体チップはチップサイズが大きくならない効果がある。
【００３８】
そして、本実施形態に係る半導体チップでは、第２電極２０の内面が凹凸面とされている。この構成によれば、その内面が平坦面の場合に比べて、同じ平面領域における第２電極２０の表面積が大きくなるので、キャパシタＣの容量値を増加させることができる。したがって、電気特性に優れた半導体チップ１を提供することができる。また応力緩和層３０と第２電極２０との接触面積が増加するので、応力緩和層３０と第２電極２０との密着強度を増加させることができる。
【００３９】
（第２実施形態）
図５は第２実施形態に係る半導体チップであり、図５（ａ）は図１のＢ−Ｂ線に相当する部分における側面断面図であり、図５（ｂ）は図５（ａ）のキャパシタＣ部の拡大図である。図５（ｂ）に示すように、第２実施形態に係る半導体チップ（電子基板）は、第１電極１０の内面が凹凸面とされている点で、その内面が平坦面の第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その詳細な説明を省略する。
【００４０】
第２実施形態では、第１層配線１２の表面に凹凸１８が形成されている。凹凸１８の形成は、第１層配線１２の表面をエッチングすることによって行うことが可能である。具体的には、Ｏ２ガス等を導入してプラズマエッチングを短時間行う。なお上層の応力緩和層３０との親和性を確保するため第１層配線１２の表面に親和性処理を施す場合には、その親和性処理により応力緩和層３０の表面に凹凸が形成される場合が多い。Ｏ２ガス等を導入したプラズマエッチングでも、応力緩和層３０との親和性が確保されるとともに、第１層配線１２の表面に凹凸１８を形成することができる。
【００４１】
なお第１層配線１２を電解Ｃｕめっきで形成する際に、電流密度を上昇させることにより、表面に凹凸１８が形成された第１層配線１２を形成することも可能である。また第１層配線１２をスパッタで形成する場合に、スパッタレートを上昇させるか、または低温でスパッタ処理を行うことにより、表面に凹凸１８が形成された第１層配線１２を形成することも可能である。
【００４２】
このように、第２実施形態に係る半導体チップでは、第１電極１０の内面が凹凸面とされている。これにより、その内面が平坦面の場合と比べて第１電極１０の表面積が大きくなるので、キャパシタＣの容量値を増加させることができる。また第１電極１０と応力緩和層３０との接触面積が増加するので、第１電極１０と応力緩和層３０との密着強度を増加させることができる。
【００４３】
なお第１実施形態と同様に、第２電極２０の内面も凹凸面とされている。これにより、その内面が平坦面の場合と比べて第２電極２０の表面積が大きくなるので、キャパシタＣの容量値をさらに増加させることができる。したがって、電気特性に優れた半導体チップを提供することができる。
【００４４】
（第３実施形態）
図６は第３実施形態に係る半導体チップであり、図６（ａ）は図１のＢ−Ｂ線に相当する部分における側面断面図であり、図６（ｂ）は図６（ａ）のキャパシタＣ部の拡大図である。図６（ｂ）に示すように、第３実施形態に係る半導体チップ（電子基板）は、第１電極１０の裏側に配置される第１応力緩和層３１の表面に凹凸が形成され、その第１応力緩和層３１の凹凸に倣って第１電極１０の表面に凹凸が形成されている点で、上記各実施形態とは異なっている。なお上記各実施形態と同様の構成となる部分については、その詳細な説明を省略する。
【００４５】
図６（ａ）に示すように、第３実施形態に係る半導体チップ１では、表面中央部に第１応力緩和層３１が形成され、その第１応力緩和層３１の表面に第２応力緩和層３２が形成されている。また、接続端子１１の表面から第１応力緩和層３１の表面にかけて第１層配線１２が延設されるとともに、第２応力緩和層３２の表面には第２層配線２２が形成されている。そして、平面視において第１層配線１２と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における第１層配線１２が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極との間に、誘電体材料からなる第２応力緩和層３２が配置されて、キャパシタＣが形成されている。
【００４６】
図６（ｂ）に示すように、第１電極１０の裏側に配置される第１応力緩和層３１の表面には、凹凸３３が形成されている。その具体的な形成方法は、第１実施形態と同様である。その第１応力緩和層３１の凹凸３３に倣って、第１層配線１２の表面に凹凸１８が形成されている。これにより、第１電極１０の内面が凹凸面となり、第２実施形態と同様にキャパシタＣの容量値を増加させることができる。また、第１応力緩和層３１と第１電極１０との密着強度および第１電極１０と第２応力緩和層３２との密着強度を、いずれも増加させることができる。
【００４７】
そして第３実施形態では、第１電極１０の裏側に配置される第１応力緩和層３１の表面に凹凸３３を形成し、その凹凸３３に倣って第１層配線１２の表面に凹凸１８を形成する構成としたので、簡単かつ確実に第１電極１０の内面を凹凸面とすることができる。
【００４８】
（第４実施形態）
図７（ａ）は、第４実施形態に係る半導体チップの側面断面図である。第４実施形態では、接続端子１１がキャパシタＣの第１電極１０として機能する点で、接続端子から延設された第１層配線が第１電極として機能する第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その説明を省略する。
【００４９】
第４実施形態では、接続端子１１を覆うように応力緩和層３０が形成されている。そのため、応力緩和層３０の一部を半導体チップ１の表面周縁部に延設するか、または予め接続端子１１を半導体チップ１の表面中央部寄りに形成しておく。その応力緩和層３０の表面に、第１実施形態と同様に第２層配線２２が形成されている。
【００５０】
そして、平面視において接続端子１１と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における接続端子１１が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されている。
【００５１】
第４実施形態では、接続端子１１がキャパシタＣの第１電極１０として機能するので、半導体チップの電子回路に含まれるトランジスタの直近にキャパシタＣを形成することが可能になる。そのため、トランジスタからキャパシタまでの配線長が最短となり、配線による寄生容量やスタブ等を最小にすることができる。特に、高周波領域での電気特性（ロス、ノイズ輻射）が向上するので、キャパシタの放充電特性が向上し、キャパシタを小型化することが可能になる。したがって、システム全体の電気特性の向上および小型化を実現することができる。
【００５２】
図７（ｂ）は、第４実施形態に係る半導体チップの変形例である。この変形例では、半導体チップの電子回路の内部配線１１ａが、パッシベーション膜８の裏面側に形成されている。そして、平面視において内部配線１１ａと第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における内部配線１１ａが第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極との間に、応力緩和層３０およびパッシベーション膜８が配置されて、キャパシタＣが形成されている。
この変形例では、内部配線１１ａの表面におけるパッシベーション膜８を開口する必要がないので、製造コストを低減することができる。
【００５３】
そして第１実施形態と同様に、第２電極２０の内面を凹凸面とすることにより、キャパシタＣの容量値を増加させることができる。また第２および第３実施形態と同様に、第１電極１０の内面を凹凸面とすることにより、キャパシタＣの容量値をさらに増加させることができる。これにより、電気特性に優れた半導体チップ１を提供することができる。
【００５４】
（第５実施形態）
図８は、第５実施形態に係る半導体チップの側面断面図である。第５実施形態では、半導体チップの電子回路の内部にキャパシタが配置されている点で、半導体チップの電子回路と相手側基板との間にキャパシタが配置されている第１実施形態とは異なっている。なお第１実施形態と同様の構成となる部分については、その説明を省略する。
【００５５】
第５実施形態では、第１接続端子１１の表面から第１層配線１２が延設されている。その第１層配線１２の先端部を覆うように、応力緩和層３０が形成されている。そして、第１接続端子１１とは別の第２接続端子２１から、応力緩和層３０の表面にかけて、第２層配線２２が延設されている。
【００５６】
そして、平面視において第１層配線１２と第２層配線２２とが重なる領域（重畳領域）に、キャパシタＣが形成されている。すなわち、重畳領域における第１層配線１２が第１電極１０として機能し、重畳領域における第２層配線２２が第２電極２０として機能する。その第１電極１０と第２電極２０との間に、誘電体材料からなる応力緩和層３０が配置されて、キャパシタＣが形成されている。これにより、いずれも電子回路から引き出された第１接続端子１１と第２接続端子２１との間に、キャパシタＣが配置された状態となっている。このように、電子回路と相手側基板との間だけでなく、電子回路の内部にもキャパシタＣを配置することができる。
【００５７】
なお図６（ａ）に示すように、第１応力緩和層３１の表面に第１電極１０を形成し、第２応力緩和層３２の表面に第２電極２０を形成して、第２応力緩和層３２を誘電層に利用してもよい。また第１層配線１２に代えて、図７（ａ）に示すように、接続端子１１を第１電極１０として機能させてもよい。また図７（ｂ）に示すように、内部配線１１ａを第１電極１０として機能させてもよい。
【００５８】
そして第１実施形態と同様に、第２電極２０の内面を凹凸面とすることにより、キャパシタＣの容量値を増加させることができる。また第２および第３実施形態と同様に、第１電極１０の内面を凹凸面とすることにより、キャパシタＣの容量値をさらに増加させることができる。これにより、電気特性に優れた半導体チップ１を提供することができる。
【００５９】
（第６実施形態）
図９は、第６実施形態に係る半導体チップの側面断面図である。
第６実施形態に係る半導体チップは、図１に示す再配置配線構造に対して、図７（ａ）に示すキャパシタ構造を付加したものである。これにより、図９に示すように、半導体チップ１の第１接続端子１１および第２接続端子２１が、相手側基板の一つの実装端子（不図示）に接続されるようになっている。そして、その実装端子と第１接続端子１１との間に、キャパシタＣが配置された状態となっている。
このように、上記各実施形態の構造を組み合わせることにより、様々な態様でキャパシタを配置することができる。
【００６０】
（電子機器）
次に、上述した半導体チップ（電子基板）を備えた電子機器の例につき、図９を用いて説明する。
図１０は、携帯電話の斜視図である。上述した半導体チップは、携帯電話３００の筐体内部に配置されている。
【００６１】
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
【００６２】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００６３】
例えば、上記各実施形態では半導体チップの表面にキャパシタを形成したが、半導体チップの裏面にキャパシタを形成して、貫通電極により表面との導通を確保してもよい。また上記各実施形態では、電子回路が形成された半導体チップにキャパシタを形成したが、絶縁材料からなる電子基板にキャパシタを形成してもよい。
【図面の簡単な説明】
【００６４】
【図１】再配置配線の説明図である。
【図２】第１実施形態に係る半導体チップの側面断面図である。
【図３】第１実施形態に係る半導体チップの製造方法の工程図である。
【図４】第１実施形態に係る半導体チップの製造方法の工程図である。
【図５】第２実施形態に係る半導体チップの側面断面図である。
【図６】第３実施形態に係る半導体チップの側面断面図である。
【図７】第４実施形態に係る半導体チップの側面断面図である。
【図８】第５実施形態に係る半導体チップの側面断面図である。
【図９】第６実施形態に係る半導体チップの側面断面図である。
【図１０】携帯電話の斜視図である。
【符号の説明】
【００６５】
Ｃ‥キャパシタ  １０‥第１電極  ２０‥第２電極  ３０‥応力緩和層
【図１】
2007005351.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007005351.tif 000009
【図８】
2007005351.tif 000010
【図９】
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【図１０】
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