(57)【要約】【課題】トップゲート電極とバックゲート電極とを自己整合的に形成し、バックゲート電極とソース領域及びドレイン領域とのオーバーラップ容量の低減を図る。【解決手段】半導体装置は、半導体基板１１と、半導体基板の上方に設けられたチャネル領域Ｃと、チャネル領域の上方に第１のゲート絶縁膜１８ａを介して設けられた第１のゲート電極Ｇ１と、チャネル領域の下方に第２のゲート絶縁膜１８ｂを介して設けられ、第１のゲート電極と対向して配置された第２のゲート電極Ｇ２と、第２のゲート電極の側面を覆う第１の絶縁膜２４と、第２のゲート電極の底面を覆う第２の絶縁膜１２と、第１のゲート絶縁膜の上面よりも上方に位置する上面ＵＳと第１のゲート電極の側面に対向する側面ＳＳとを有し、ソース領域及びドレイン領域が形成された半導体層２６とを具備し、第２のゲート電極の側面ＳＳＧ２は、半導体層の側面ＳＳと一致する。【選択図】      図１
2007134455.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられたチャネル領域と、
前記チャネル領域の上方に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、
前記チャネル領域の下方に第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極と対向して配置された第２のゲート電極と、
前記第２のゲート電極の側面を覆う第１の絶縁膜と、
前記第２のゲート電極の底面を覆う第２の絶縁膜と、
前記第１のゲート絶縁膜の上面よりも上方に位置する上面と前記第１のゲート電極の側面に対向する側面とを有し、ソース領域及びドレイン領域が形成された半導体層と
を具備し、
前記第２のゲート電極の側面は、前記半導体層の前記側面と一致する又は前記半導体層の前記側面より内側に位置することを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極の両側面にそれぞれ設けられたゲート側壁層をさらに具備し、
前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長と前記ゲート側壁層の幅とを合わせた長さと等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長と略等しいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ソース領域及び前記ドレイン領域は、前記半導体層を介して、前記半導体基板と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の絶縁膜の上面は、前記第２のゲート絶縁膜の上面より低いことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トップゲート電極とバックゲート電極とを有するダブルゲート型の半導体装置に関する。
【背景技術】
【０００２】
近年、シリコン基板上に形成されるＬＳＩにおいて、このＬＳＩに用いられる素子の微細化による高性能化が著しい。これは、論理回路、又はＳＲＡＭなどの記憶装置に用いられるＭＯＳＦＥＴにおいて、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されたりすることに起因する。現在、ＭＯＳＦＥＴのカットオフ特性を改善するために、３次元構造のＭＩＳ型半導体装置の一種として、従来のプレーナ型ＭＯＳＦＥＴに対して基板側にもゲート領域を設けたダブルゲート型ＭＯＳＦＥＴと呼ばれるトランジスタが提案され、このダブルゲート型ＭＯＳＦＥＴにより特性の向上を試みた例が既に報告されている（例えば、非特許文献１、非特許文献２、特許文献１等参照）。
【０００３】
しかしながら、ダブルゲート型ＭＯＳＦＥＴにおいて、特にプレーナ型は、非常に作り難く、また思うようなデバイス特性が得難いことが分かってきている。この問題の大きな原因の一つは、トップゲート電極とバックゲート電極とを自己整合的に配置することが難しく、また、トップゲート電極のゲート長とバックゲート電極のゲート長とを揃えることも難しいためである。
【０００４】
例えば、非特許文献１のプレーナ型ダブルゲートＭＯＳＦＥＴでは、ＳＯＮ（Silicon On Nothing）という技術を用いて、チャネル領域の直下に空隙を作り込み、チャネル領域を酸化した後、ゲート電極を埋め込み加工する方法を採用している（非特許文献１のＦｉｇ．１参照）。しかし、この方法では、バックゲート電極の加工時にマスクプロセスを運用し難く、バックゲート電極となる材料が前記空隙を一杯に満たしているため、バックゲート電極のゲート長がトップゲート電極のゲート長よりもかなり長くなってしまう（非特許文献１のＦｉｇ．５参照）。このため、バックゲート電極とソース／ドレイン領域とのオーバーラップが大きく、この部分の寄生容量Ｃｏｖが非常に大きくなり、ＤＣ特性としては改善されるが、ＡＣ動作での高速性に問題が生じる（非特許文献１のＦｉｇ．１４，１５参照）。
【０００５】
また、非特許文献２のプレーナ型ダブルゲートＭＯＳＦＥＴは、ＰＡＧＯＤＡとも呼ばれていて、トップゲート電極とバックゲート電極を別々に作りこみ、貼り合わせてダブルゲートＭＯＳＦＥＴ構造を形成するものである（非特許文献２のＦｉｇ．１参照）。このように貼り合わせ技術を用いることにより、チャネル部分のゲート電極以外の部分は比較的自由にレイアウトでき、セパレートゲート構造にすることも可能である（非特許文献２のＦｉｇ．１（ｃ）参照）。しかし、製造工程が非常に煩雑である。特に、ＣＭＰ（Chemical Mechanical Polish）を多用してＳｉチャネル領域の薄膜化を行っていることから、パターンによるばらつきが大きいことが予想され、このばらつきがそのまましきい値電圧のばらつきに直結してしまうという問題がある。
【非特許文献１】S. Harrison et al., IEDM 2003 18.6 pp.449-452, (2003)
【非特許文献２】K. W. Guarini et al., IEDM 2001, 19.2, pp. 425-428, (2001)
【非特許文献３】H. S. Wong: IEDM 1999 Short Course
【特許文献１】米国特許第5,773,331号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トップゲート電極とバックゲート電極とを自己整合的に形成し、バックゲート電極とソース領域及びドレイン領域とのオーバーラップ容量の低減を図る半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一視点による半導体装置は、半導体基板と、前記半導体基板の上方に設けられたチャネル領域と、前記チャネル領域の上方に第１のゲート絶縁膜を介して設けられた第１のゲート電極と、前記チャネル領域の下方に第２のゲート絶縁膜を介して設けられ、前記第１のゲート電極と対向して配置された第２のゲート電極と、前記第２のゲート電極の側面を覆う第１の絶縁膜と、前記第２のゲート電極の底面を覆う第２の絶縁膜と、前記第１のゲート絶縁膜の上面よりも上方に位置する上面と前記第１のゲート電極の側面に対向する側面とを有し、ソース領域及びドレイン領域が形成された半導体層とを具備し、前記第２のゲート電極の側面は、前記半導体層の前記側面と一致する又は前記半導体層の前記側面より内側に位置する。
【発明の効果】
【０００８】
本発明によれば、トップゲート電極とバックゲート電極とを自己整合的に形成し、バックゲート電極とソース領域及びドレイン領域とのオーバーラップ容量の低減を図る半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］
第１の実施形態は、プレーナ型ダブルゲートＭＯＳＦＥＴであって、トップゲート電極Ｇ１とバックゲート電極Ｇ２を自己整合的に形成するものである。
【００１１】
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の平面図及び断面図を示す。以下に、第１の実施形態に係る半導体装置について説明する。
【００１２】
図１（ａ）及び（ｂ）に示すように、第１の実施形態では、シリコン基板（半導体基板）１１と埋め込み絶縁膜１２とＳｉ／ＳｉＧｅ層（半導体層）１３とで構成されるＳＧＯＩ（Silicon Germanium On Insulator）基板１０を用いている。そして、シリコン基板１１及びＳｉ／ＳｉＧｅ層１３のＳｉをエピタキシャル成長させたエピタキシャル層２６が設けられ、このエピタキシャル層２６の表面にソース拡散領域２８ａ及びドレイン拡散領域２８ｂが対となって形成されている。ソース拡散領域２８ａ及びドレイン拡散領域２８ｂ間には、ソース拡散領域２８ａ及びドレイン拡散領域２８ｂを接続するチャネル領域Ｃが設けられている。
【００１３】
チャネル領域Ｃの上方には、トップゲート（フロントゲート）電極Ｇ１が第１のゲート絶縁膜１８ａを介して設けられている。トップゲート電極Ｇ１の側面にはゲート側壁層２７が設けられ、トップゲート電極Ｇ１の上面にはマスク材２０が設けられている。
【００１４】
チャネル領域Ｃの下方には、バックゲート（ボトムゲート）電極Ｇ２が第２のゲート絶縁膜１８ｂを介して設けられている。バックゲート電極Ｇ２の側面は層間絶縁膜２４で覆われており、バックゲート電極Ｇ２の底面は埋め込み絶縁膜１２で覆われている。
【００１５】
エピタキシャル層２６の上面ＵＳは第１のゲート絶縁膜１８ａの上面よりも上方に位置し、エピタキシャル層２６のトップゲート電極Ｇ１に対向する側面ＳＳは第１のゲート絶縁膜１８ａ及びゲート側壁層２７に接している。
【００１６】
バックゲート電極Ｇ２は、トップゲート電極Ｇ１及びゲート側壁層２７と自己整合的に形成されている。このため、バックゲート電極Ｇ２の側面ＳＳＧ２は、ゲート側壁層２７の側面と一致している。換言すると、バックゲート電極Ｇ２の側面ＳＳＧ２は、エピタキシャル層２６の側面ＳＳと一致している。従って、バックゲート電極Ｇ２のゲート長Ｌ２は、トップゲート電極Ｇ１のゲート長Ｌ１とゲート側壁層２７の幅Ｗ１，Ｗ２とを合わせた長さと等しく、トップゲート電極Ｇ１のゲート長（チャネル長）Ｌ１よりバックゲート電極Ｇ２のゲート長Ｌ２の方が長い。尚、ゲート側壁層２７の幅Ｗ１，Ｗ２は、ゲート側壁層２７の下方の幅を指し、例えば、第１のゲート絶縁膜１８ａの付近における幅で、エピタキシャル層２６の上面ＵＳよりも下方の位置の幅を意味する。
【００１７】
ソース拡散領域２８ａ及びドレイン拡散領域２８ｂは、シリコン基板１１及びＳｉ／ＳｉＧｅ層１３のＳｉをエピタキシャル成長させたエピタキシャル層２６の表面に形成されている。従って、ソース拡散領域２８ａ及びドレイン拡散領域２８ｂは、エピタキシャル層２６を介してシリコン基板１１と接続されている。
【００１８】
層間絶縁膜２４の上面は、第２のゲート絶縁膜１８ｂの上面と一致している。層間絶縁膜２４のバックゲート電極Ｇ２の反対側の側面は、埋め込み絶縁膜１２の側面と一致している。
【００１９】
トップゲート電極Ｇ１及びバックゲート電極Ｇ２は、異なる材料で形成することも可能であるが、本実施形態では同じ材料（例えばポリシリコン層１９）で形成されている。
【００２０】
第１及び第２のゲート絶縁膜１８ａ，１８ｂは、異なる材料で形成することも可能であるが、本実施形態では同じ材料（例えばＳｉＯ２膜）で形成されている。第１及び第２のゲート絶縁膜１８ａ，１８ｂの膜厚は、異なるように形成することも可能であるが、本実施形態では同じ厚みで形成されている。
【００２１】
図２（ａ）及び（ｂ）乃至図１４（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程の平面図及び断面図を示す。尚、各図（ｂ）は、各図（ａ）のＢ−Ｂ線に沿った断面図である。以下に、第１の実施形態に係る半導体装置の製造方法について簡単に説明する。
【００２２】
まず、図２（ａ）及び（ｂ）に示すように、第１の実施形態では、ＳＧＯＩ基板１０を用いる。このＳＧＯＩ基板１０は、シリコン基板１１と、埋め込み絶縁膜１２と、Ｓｉ／ＳｉＧｅ層１３とで構成される。Ｓｉ／ＳｉＧｅ層１３は埋め込み絶縁膜１２側にＳｉＧｅ層が位置しており、このＳｉＧｅ層内のＧｅ濃度が例えば２０％以上の高濃度になっている。尚、ＳｉＧｅ層は、Ｇｅ濃縮で形成されたものでも構わない。そして、図２（ａ）に示すように、ＳＧＯＩ基板１０内に素子領域（活性領域）１４ａを分離する素子分離領域１４ｂが形成される。
【００２３】
次に、図３（ａ）及び（ｂ）に示すように、Ｓｉ／ＳｉＧｅ層１３上にレジスト１５が形成され、このレジスト１５がパターニングされる。これにより、Ｓｉ／ＳｉＧｅ層１３のチャネル領域となる周辺に穴１６が形成される。
【００２４】
次に、図４（ａ）及び（ｂ）に示すように、Ｓｉ／ＳｉＧｅ層１３のＳｉＧｅ層のみがエッチングされる溶液を用いて、ウェットエッチングにより、レジスト１５の穴１６からＳｉ／ＳｉＧｅ層１３のＳｉＧｅ層が選択的に剥離される。従って、図５（ａ）及び（ｂ）に示すように、Ｓｉ／ＳｉＧｅ層１３内に空洞部１７が形成される。その後、レジスト１５が剥離される。
【００２５】
次に、図６（ａ）及び（ｂ）に示すように、露出しているチャネル（Ｓｉ／ＳｉＧｅ層１３）の表面が熱酸化され、第１及び第２のゲート絶縁膜１８ａ，１８ｂが形成される。尚、第１及び第２のゲート絶縁膜１８ａ，１８ｂは、ＣＶＤ（Chemical Vapor Deposition）法により高誘電体膜等を形成してもよい。次に、ＣＶＤ法を用いて、第１のゲート絶縁膜１８ａ上及び空洞部１７内にゲート材料としてポリシリコン層１９が堆積される。尚、ゲート材料はポリシリコン層１９に限定されず、例えばＴａＮ，ＴｉＮ等のような適当な仕事関数を持つ金属材料であってもよい。
【００２６】
次に、図７（ａ）及び（ｂ）に示すように、ＣＶＤ法を用いてポリシリコン層１９上にマスク材（例えばＳｉＮ）２０が形成される。そして、マスク材２０上にレジスト２１が形成され、パターニングされる。
【００２７】
次に、図８（ａ）及び（ｂ）に示すように、レジスト２１のパターンがマスク材２０に転写される。そして、このパターニングされたマスク材２０を用いて、例えばＲＩＥ（Reactive Ion Etching）のような異方性エッチングにより、第１のゲート絶縁膜１８ａ上のポリシリコン層１９がエッチングされる。これにより、トップゲート電極Ｇ１が形成される。尚、ここでは、ポリシリコン層１９の加工後、トップゲート電極Ｇ１上にマスク材２０が残るようにすることが望ましい。
【００２８】
次に、図９（ａ）及び（ｂ）に示すように、トップゲート電極Ｇ１及びマスク材２０の側面に、ゲート側壁層２２が形成される。このゲート側壁層２２の材料としては、通常はエピタキシャル成長を行う関係上例えばファセットの抑制等を考慮してＳｉＮなどが考えられるが、後のＳｉエッチングにおいてマスク材の役割を果たすためにＳｉと選択性の高い材料であるＳｉＯ２系の膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）などを用いてもよい。その後、レジスト２３が形成されてパターニングされる。
【００２９】
次に、図１０（ａ）及び（ｂ）に示すように、例えばＲＩＥのような異方性エッチングにより、第１及び第２のゲート絶縁膜１８ａ，１８ｂ、ならびにＳｉ／ＳｉＧｅ層１３及びポリシリコン層１９がエッチングされる。この際、ゲート側壁層２２はマスクとして用いられ、埋め込み絶縁膜１２はストッパーとして用いられる。尚、ＲＩＥの途中ではゲート絶縁膜１８ａ，１８ｂを２回貫通するため、各層に対するエッチング条件をそれぞれ適したものに変更することが望ましい。このようにして、トップゲート電極Ｇ１及びゲート側壁層２２と自己整合的にバックゲート電極Ｇ２を形成することができる。その後、レジスト２３が剥離される。
【００３０】
次に、図１１（ａ）及び（ｂ）に示すように、マスク材２０及び埋め込み絶縁膜１２上に層間絶縁膜２４が堆積される。そして、ＣＭＰ（Chemical Mechanical Polish）等により、マスク材２０が露出するまで層間絶縁膜２４が平坦化される。ここで、層間絶縁膜２４は、比較的膜厚が薄くてよいことや後でエピタキシャル成長させる時の側壁となることから、プラズマＳｉＮなどの膜が適している。
【００３１】
次に、図１２（ａ）及び（ｂ）に示すように、層間絶縁膜２４の上面がゲート絶縁膜１８ｂの上面付近に位置するように、層間絶縁膜２４がエッチバックされる。ここで、層間絶縁膜２４の上面を第２のゲート絶縁膜１８ｂの底面より低い位置にすると、後でバックゲート電極Ｇ２とエピタキシャル成長してきた材料とが接触してしまうためによくない。逆に、層間絶縁膜２４の上面をゲート絶縁膜１８ｂの上面よりも余り高い位置にすると、チャネル側に絶縁膜がせり出してしまうことになるため寄生抵抗面では損をすることになる。例えば、層間絶縁膜２４の上面は、第２のゲート絶縁膜１８ｂの上面と底面の間に位置することが望ましい。
【００３２】
次に、図１３（ａ）及び（ｂ）に示すように、マスク材２０及び層間絶縁膜２４上にレジスト２５が形成されてパターニングされる。次に、バックゲート電極Ｇ２から十分離れた領域の層間絶縁膜２４及び埋め込み絶縁膜１２がエッチングされ、シリコン基板１１の一部を露出させる。その後、レジスト２５が剥離される。
【００３３】
次に、図１４（ａ）及び（ｂ）に示すように、露出されたシリコン基板１１及びＳｉ／ＳｉＧｅ層１３をシード層として、Ｓｉをエピタキシャル成長させる。これにより、第１のゲート絶縁膜１８ａの上面よりの上方に上面ＵＳが持ち上げられたエピタキシャル層２６が形成される。
【００３４】
次に、図１（ａ）及び（ｂ）に示すように、ゲート側壁層２２が除去された後、再度、トップゲート電極Ｇ１の側面にゲート側壁層２７が形成される。その後、イオン注入及び活性化により、エピタキシャル層２６内にソース拡散領域２８ａ及びドレイン拡散領域２８ｂが形成される。さらに、この後、コンタクト領域や配線領域の形成が続くが、これは通常のＭＯＳＦＥＴの製造工程と同様のプロセスを適用できると考えられるためここでは省略する。尚、ソース拡散領域２８ａ及びドレイン拡散領域２８ｂの表面にシリサイド層を形成したりすることも可能である。
【００３５】
上記第１の実施形態によれば、プレーナ型ダブルゲートＭＯＳＦＥＴにおいて、トップゲート電極Ｇ１とバックゲート電極Ｇ２とを自己整合的に形成することが実現できる。このため、バックゲート電極Ｇ２のゲート長Ｌ２をトップゲート電極Ｇ１のゲート長Ｌ１とゲート側壁層２７の幅Ｗ１，Ｗ２とを合わせた長さと同じ程度にすることができ、従来よりもバックゲート電極Ｇ２のゲート長Ｌ２を短くすることができる。従って、バックゲート電極Ｇ２とソース拡散領域２８ａ及びドレイン拡散領域２８ｂとがオーバーラップする領域を縮小でき、バックゲート電極Ｇ２の寄生容量Ｃｏｖを小さくでき、また寄生抵抗も低減できる。
【００３６】
また、第１の実施形態のようなダブルゲート型ＭＯＳＦＥＴでは、トップゲート電極Ｇ１とバックゲート電極Ｇ２に同時に同じ電圧を印加する。そのため、２つのゲート電極Ｇ１，Ｇ２でフェルミレベルが引っ張られて、両方の側面の表面部にチャネル領域Ｃが形成される（例えば非特許文献２参照）。そして、この薄いチャネル領域Ｃを挟んで両方のゲート電極Ｇ１，Ｇ２で空乏層を制御できるため、短チャネル効果の抑制に効果がある。さらに、通常のシングルゲート型ＭＯＳＦＥＴに比較して、チャネル領域Ｃの表面付近の電界（バンドダイアグラム中のポテンシャルカーブのチャネル近傍での傾きで示される）が緩いのでキャリア移動度を若干改善できる。
【００３７】
また、第１の実施形態では、ゲート電極Ｇ１，Ｇ２の直下だけがＳＧＯＩ構造になっている。従って、ソース拡散領域２８ａ及びドレイン拡散領域２８ｂは、エピタキシャル層２６によって、シリコン基板１１と接続されている。このため、self-heatingを最小化し、特性劣化を防ぐことができる。
【００３８】
尚、第１の実施形態は、非特許文献１と比較した場合、（１）バックゲート電極Ｇ２をトップゲート電極Ｇ１と自己整合的に形成することができる。（２）バックゲート電極Ｇ２のゲート長Ｌ２が最大でもゲート側壁層２７の幅Ｗ１，Ｗ２を足したトップゲート電極Ｇ１のゲート長Ｌ１で決まっており、バックゲート電極Ｇ２とソース拡散領域２８ａ及びドレイン拡散領域２８ｂとのオーバーラップを小さくできる。
【００３９】
また、第１の実施形態は、非特許文献２と比較した場合、（１）貼り合わせ工程を用いることなく、自己整合構造を作ることができる。（２）非特許文献２ではゲート側壁がソース／ドレインとなっているため寄生容量が大きいのに対し、バックゲート電極Ｇ２とソース拡散領域２８ａ及びドレイン拡散領域２８ｂのオーバーラップ容量が小さくできる。
【００４０】
［第２の実施形態］
第２の実施形態のプレーナ型ダブルゲートＭＯＳＦＥＴは、第１の実施形態の変形例であり、第１の実施形態よりもバックゲート電極Ｇ２のゲート長Ｌ２を短くしたものである。
【００４１】
図１５は、本発明の第２の実施形態に係る半導体装置の断面図を示す。以下に、第２の実施形態に係る半導体装置について説明する。尚、ここでは、第２の実施形態において、第１の実施形態と異なる点を主に説明し、第１の実施形態と同様の点については説明を省略する。
【００４２】
図１５に示すように、バックゲート電極Ｇ２の側面ＳＳＧ２がエピタキシャル層２６の側面ＳＳより内側に位置しており、バックゲート電極Ｇ２の側面ＳＳＧ２はトップゲート電極Ｇ１の側面ＳＳＧ１とほぼ一致している。従って、バックゲート電極Ｇ２のゲート長Ｌ２は、トップゲート電極Ｇ１のゲート長Ｌ１とほぼ同じである。
【００４３】
バックゲート電極Ｇ２の側面は、酸化膜３１で覆われている。この酸化膜３１は、段差部３３を備えている。つまり、酸化膜３１は、第２のゲート絶縁膜１８ｂに接する第１の上面とこの第１の上面よりも下方に位置する第２の上面とを有している。
【００４４】
酸化膜３１の側面は、ゲート側壁層２７の側面とほぼ一致している。バックゲート電極Ｇ２のゲート長Ｌ２と酸化膜３１の幅Ｗ３，Ｗ４とを合わせた長さは、トップゲート電極Ｇ１のゲート長Ｌ１とゲート側壁層２７の幅Ｗ１，Ｗ２とを合わせた長さと等しい。尚、ゲート側壁層２７の幅Ｗ１，Ｗ２は、ゲート側壁層２７の下方の幅を指し、例えば、第１のゲート絶縁膜１８ａの付近における幅で、エピタキシャル層２６の上面ＵＳよりも下方の位置の幅を意味する。また、酸化膜３１の幅Ｗ３，Ｗ４は、バックゲート電極Ｇ２の下方の幅を指し、例えば、層間絶縁膜２４の接する部分における幅や、段差部３３のない部分における幅を意味する。
【００４５】
トップゲート電極Ｇ１及びバックゲート電極Ｇ２に挟まれたチャネル領域Ｃの厚さＴ１に対して、エピタキシャル層２６の上面ＵＳと酸化膜３１の第２の上面（層間絶縁膜２４の上面）との間のエピタキシャル層２６（ソース拡散領域２８ａ及びドレイン拡散領域２８ｂ）の厚さＴ２は、第１の実施形態の場合よりも厚い。さらに、厚さＴ２は、チャネル領域Ｃに対して、トップゲート電極Ｇ１側だけでなく、バックゲート電極Ｇ２側にも広がっている。つまり、酸化膜３１の第２の上面（層間絶縁膜２４の上面）は、第２のゲート絶縁膜１８ｂの上面（チャネル領域Ｃの底面）より低くなっている。
【００４６】
酸化膜３１の側面には、層間絶縁膜２４が設けられている。酸化膜３１は、層間絶縁膜２４と異なる材料で形成することが望ましい。層間絶縁膜２４の上面は、酸化膜３１の前記第２の上面と一致している。層間絶縁膜２４の酸化膜３１と反対側の側面は、埋め込み絶縁膜１２の側面と一致している。尚、第２の実施形態の構造において、層間絶縁膜２４は必須ではないが、層間絶縁膜２４を設けることでバックゲート電極Ｇ２の寄生容量の低減の効果がある。
【００４７】
図１６乃至図２３は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について簡単に説明する。
【００４８】
まず、上記第１の実施形態における図２（ａ）及び（ｂ）乃至図１０（ａ）及び（ｂ）と同様の工程を経て、図１６に示す構造が形成される。但し、第２の実施形態の場合、ゲート側壁層２２の材料は例えばＳｉＮ系などの酸化されない膜に限定される。これは、後で述べるように酸化工程＋酸化膜剥離工程が組み合わされるためであって、酸化されない膜を使うことにより、トップゲート電極Ｇ１の酸化防止と、エッチング時に形状が後退して変動してしまうことを防ぐことができる。
【００４９】
次に、図１７に示すように、バックゲート電極Ｇ２をスリミングして細くするために、熱酸化が行われる。これにより、バックゲート電極Ｇ２の側面に酸化膜３１が形成されるとともに、Ｓｉ／ＳｉＧｅ層１３の側面にも酸化膜３２が形成される。この際、トップゲート電極Ｇ１の側面はゲート側壁層２２で覆われているため、トップゲート電極Ｇ１は酸化されない。尚、バックゲート電極Ｇ２のスリミングは、熱酸化に限定されず、ウェット系のエッチングを用いてもよい。
【００５０】
次に、図１８に示すように、マスク材２０及び埋め込み絶縁膜１２上に層間絶縁膜２４が堆積される。そして、ＣＭＰ等により、マスク材２０が露出するまで層間絶縁膜２４が平坦化される。この際、層間絶縁膜２４は、第１の実施形態の場合と同様に、酸化膜３１，３２のエッチング中にもエッチングされないような膜が好ましいことから、プラズマＳｉＮなどの膜がよいと考えられる。
【００５１】
次に、図１９に示すように、層間絶縁膜２４がエッチバックされる。この際、第２の実施形態では、第１の実施形態と異なり、層間絶縁膜２４の上面をゲート絶縁膜１８ｂの上面付近に必ずしも位置させる必要はない。例えば、第２の実施形態の場合、層間絶縁膜２４の上面を第２のゲート絶縁膜１８ｂの底面よりも下方に位置させることで、後に述べるように、バックゲート電極Ｇ２側に対してもエレベーテッドソース／ドレインのような低抵抗のソース／ドレイン領域を形成することが可能となる。
【００５２】
次に、図２０に示すように、例えば希フッ酸等を用いたウェットエッチングにより、チャネル領域ＣとなるＳｉ／ＳｉＧｅ層１３の側面の酸化膜３２が除去される。この際、第１及び第２のゲート絶縁膜１８ａ，１８ｂの一部、酸化膜３１の一部もエッチングされる。その結果、Ｓｉ／ＳｉＧｅ層１３の側面、第１及び第２のゲート絶縁膜１８ａ，１５ｂの側面及び酸化膜３１の一部の側面がゲート側壁層２２の側面よりも後退し、これらの部分の形状が細くなり、酸化膜３１に段差部３３が形成される。
【００５３】
次に、図２１に示すように、マスク材２０及び層間絶縁膜２４上にレジスト３４が形成されてパターニングされる。このパターニングされたレジスト３４を用いて、バックゲート電極Ｇ２から離れた部分の層間絶縁膜２４及び埋め込み絶縁膜１２がエッチングされ、シリコン基板１１の表面の一部が露出される。
【００５４】
次に、図２２に示すように、レジスト３４が剥離される。
【００５５】
次に、図２３に示すように、シリコン基板１１のＳｉを縦方向にエピタキシャル成長させるとともに、Ｓｉ／ＳｉＧｅ層１３のＳｉを横方向にエピタキシャル成長させる。これにより、ゲート絶縁膜１８ａの上面よりも上面ＵＳが上方に位置するエピタキシャル層２６が形成される。
【００５６】
次に、図１５に示すように、ゲート側壁層２２が除去された後、再度、ゲート側壁層２７が形成される。その後、イオン注入及び活性化により、エピタキシャル層２６内にソース拡散領域２８ａ及びドレイン拡散領域２８ｂが形成される。さらに、この後、コンタクト領域や配線領域の形成が続くが、これは通常のＭＯＳＦＥＴの製造工程と同様のプロセスを適用できると考えられるためここでは省略する。尚、ソース拡散領域２８ａ及びドレイン拡散領域２８ｂの表面にシリサイド層を形成したりすることも可能である。
【００５７】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態においては、次のような効果も得られる。
【００５８】
自己整合的な構造を保ちながら、酸化等によるスリミング工程を用いてバックゲート電極Ｇ２のゲート長Ｌ２を短くし、バックゲート電極Ｇ２のゲート長Ｌ２をトップゲート電極Ｇ１のゲート長Ｌ１とほぼ同じくらいにまで小さくすることができる。従って、バックゲート電極Ｇ２の寄生容量Ｃｏｖをより小さくすることができる。
【００５９】
チャネル領域Ｃの付近のソース拡散領域２８ａ及びドレイン拡散領域２８ｂが、チャネル領域Ｃに対して、トップゲート電極Ｇ１側だけでなく、バックゲート電極Ｇ２側にも張り出している。つまり、いわゆるエレベーテッドソース／ドレイン（raised S/D）構造が、トップゲート電極Ｇ１側とバックゲート電極Ｇ２側の両方に適用された構造になっている。このため、通常のシングルゲートのＦＤ（Fully Depleted）−ＳＯＩ構造の場合より、ダブルゲートＭＯＳＦＥＴとしての寄生抵抗の緩和がし易い。
【００６０】
［第３の実施形態］
第３の実施形態は、プレーナ型ダブルゲートＭＯＳＦＥＴであって、トップゲート電極Ｇ１とバックゲート電極Ｇ２を自己整合的に形成するものである。さらに、チャネル領域の下のみに薄膜の埋め込み絶縁膜があり、この埋め込み絶縁膜がバックゲート電極のゲート絶縁膜として機能し、ソース／ドレイン領域は半導体基板と絶縁されている。
【００６１】
図２４は、本発明の第３の実施形態に係る半導体装置の断面図を示す。以下に、第３の実施形態に係る半導体装置について説明する。
【００６２】
図２４に示すように、第３の実施形態で用いる基板４０は、シリコン基板４１と、第１及び第２の埋め込み絶縁膜４２，４４と、第１及び第２のＳＯＩ層４３，４５とで構成されている。つまり、基板４０は、ＳＯＩ層４３，４５と埋め込み絶縁膜４２，４４がそれぞれ２層構造となっている。
【００６３】
シリコン基板４１上には第１の埋め込み絶縁膜４２が設けられ、この第１の埋め込み絶縁膜４２上にはエピタキシャル層５５が設けられている。このエピタキシャル層５５の表面にはソース拡散領域５８ａ及びドレイン拡散領域５８ｂが対となって形成され、このソース拡散領域５８ａ及びドレイン拡散領域５８ｂに連続してエクステンション層５６ａ，５６ｂがそれぞれ形成されている。このエクステンション層５６ａ，５６ｂ間には、ソース拡散領域５８ａ及びドレイン拡散領域５８ｂを接続するチャネル領域Ｃが設けられている。
【００６４】
チャネル領域Ｃの上方には、トップゲート電極Ｇ１がゲート絶縁膜４６を介して設けられている。トップゲート電極Ｇ１の側面にはゲート側壁層４９，５７が設けられ、トップゲート電極Ｇ１の上面にはマスク材４８が設けられている。
【００６５】
チャネル領域Ｃの下方には、バックゲート電極Ｇ２がゲート絶縁膜ＧＦとして機能する第２の埋め込み絶縁膜４４を介して設けられている。バックゲート電極Ｇ２の側面はゲート側壁層５４で覆われており、バックゲート電極Ｇ２の底面は第１の埋め込み絶縁膜４２で覆われている。
【００６６】
エピタキシャル層５５の上面ＵＳはゲート絶縁膜４６の上面よりも上方に位置し、エピタキシャル層５５のトップゲート電極Ｇ１に対向する側面ＳＳはゲート側壁層４９に接している。ゲート側壁層５７はエピタキシャル層５５上に形成されているため、エピタキシャル層５５の上面ＵＳの一部はゲート側壁層５７に接している。
【００６７】
バックゲート電極Ｇ２及びゲート側壁層５４は、トップゲート電極Ｇ１及びゲート側壁層４９と自己整合的に形成されている。このため、ゲート側壁層５４の側面は、ゲート側壁層４９の側面とほぼ一致しており、つまり、ゲート側壁層５４の側面は、エピタキシャル層２６の側面ＳＳと一致している。また、バックゲート電極Ｇ２の側面ＳＳＧ２は、トップゲート電極Ｇ１の側面ＳＳＧ１とほぼ一致しており、バックゲート電極Ｇ２のゲート長Ｌ２は、トップゲート電極Ｇ１のゲート長Ｌ１とほぼ等しい。換言すると、バックゲート電極Ｇ２のゲート長Ｌ２とゲート側壁層５４の幅Ｗ７，Ｗ８とを合わせた長さは、トップゲート電極Ｇ１のゲート長Ｌ１とゲート側壁層４９の幅Ｗ５，Ｗ６とを合わせた長さと等しい。尚、ゲート側壁層４９の幅Ｗ５，Ｗ６は、ゲート側壁層４９の下方の幅を指し、例えば、ゲート絶縁膜４６の付近における幅で、エピタキシャル層５５の上面ＵＳよりも下方の位置の幅を意味する。
【００６８】
ソース拡散領域５８ａ及びドレイン拡散領域５８ｂは、第１の埋め込み絶縁膜４２によってシリコン基板１１と絶縁されており、第１の埋め込み絶縁膜４２に接している。
【００６９】
ゲート側壁層５４の上面は、バックゲート電極Ｇ２の上面と一致している。ゲート側壁層５４のバックゲート電極Ｇ２と反対側の側面は、ゲート絶縁膜ＧＦの側面と一致している。
【００７０】
トップゲート電極Ｇ１及びバックゲート電極Ｇ２は、同じ材料で形成することも可能であるが、本実施形態では異なる材料で形成されている。
【００７１】
ゲート絶縁膜ＧＦ，４６は、同じ材料で形成することも可能であるが、本実施形態では異なる材料で形成されている。ゲート絶縁膜ＧＦの膜厚は、ゲート絶縁膜４６の膜厚より厚く、第１の埋め込み絶縁膜４２の膜厚より薄い。
【００７２】
図２５乃至図３２は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の製造方法について簡単に説明する。
【００７３】
まず、図２５に示すように、第３の実施形態では、シリコン基板４１と第１及び第２の埋め込み絶縁膜４２，４４と第１及び第２のＳＯＩ層４３，４５とからなる基板４０を用いる。そして、第２のＳＯＩ層４５上にゲート絶縁膜（例えば、ＳｉＯＮ膜）４６が形成され、このゲート絶縁膜４６上に電極材（例えば、ポリシリコン膜）４７が形成される。次に、電極材４７上にマスク材（例えばＳｉＮ）４８が形成されてパターニングされる。その後、このマスク材４８を用いて、電極材４７及びゲート絶縁膜４６が加工され、トップゲート電極Ｇ１が形成される。
【００７４】
次に、図２６に示すように、ゲート絶縁膜４６、トップゲート電極Ｇ１及びマスク材４８の側面に第１のゲート側壁層（例えばＳｉＮ）４９が形成されるとともに、チャネル領域以外の第２のＳＯＩ層４５及び第２の埋め込み絶縁膜４４がエッチングされる。
【００７５】
次に、図２７に示すように、第１のゲート側壁層４９、第２のＳＯＩ層４５及び第２の埋め込み絶縁膜４４の側面に第２のゲート側壁層５０が形成される。この第２のゲート側壁層５０は、第１のゲート側壁層４９の材料と選択性の高い材料が望ましく、例えばＳｉＯ２膜等があげられる。
【００７６】
次に、図２８に示すように、例えばＣＤＥ（Chemical Dry Etching）のような等方性ドライエッチングにより、第１のＳＯＩ層４３の途中までエッチングする。ここで、第１の埋め込み絶縁膜４２上に残す第１のＳＯＩ層４３の厚さは、その後のＳｉエピタキシャル成長工程でアグロメレーションが起こらない程度の厚さにする。
【００７７】
次に、図２９に示すように、柱状になった第１のＳＯＩ層４３の側面及び第２のゲート側壁層５０の側面に第３のゲート側壁層（例えばＳｉＯ２膜）５１をさらに形成する。その後、第１の埋め込み絶縁膜４２上の残された第１のＳＯＩ層４３をシード層として、Ｓｉをエピタキシャル成長させ、エピタキシャル層５２が形成される。
【００７８】
次に、図３０に示すように、第２及び第３のゲート側壁層５０，５１が剥離される。その後、エピタキシャル層５２が全面エッチバックされ、第１の埋め込み絶縁膜４２の一部が露出された露出部５３が形成される。これにより、エピタキシャル層５２と柱状の第１のＳＯＩ層４３が分離され、バックゲート電極Ｇ２が形成される。
【００７９】
次に、図３１に示すように、バックゲート電極Ｇ２の側面に第４のゲート側壁層（例えばＳｉＮ）５４が形成され、この第４のゲート側壁層５４でバックゲート電極Ｇ２の側面が覆われる。
【００８０】
次に、図３２に示すように、エピタキシャル層５２をさらにエピタキシャル成長させるとともに、チャネル領域のＳｉも横方向にエピタキシャル成長させることで、ゲート絶縁膜４６の上面よりも上面ＵＳが上方に位置するエピタキシャル層５５が形成される。
【００８１】
次に、図２４に示すように、イオン注入により、エピタキシャル層５５内にエクステンション層５６ａ，５６ｂが形成される。次に、第４のゲート側壁層５４の側面に第５のゲート側壁層５７がさらに形成される。その後、イオン注入及び活性化により、エピタキシャル層５５内にソース拡散領域５８ａ及びドレイン拡散領域５８ｂが形成される。さらに、この後、コンタクト領域や配線領域の形成が続くが、これは通常のＭＯＳＦＥＴの製造工程と同様のプロセスを適用できると考えられるためここでは省略する。尚、ソース拡散領域５８ａ及びドレイン拡散領域５８ｂの表面にシリサイド層を形成したりすることも可能である。
【００８２】
上記第３の実施形態によれば、プレーナ型ダブルゲートＭＯＳＦＥＴにおいて、トップゲート電極Ｇ１とバックゲート電極Ｇ２とを自己整合的に形成することができる。このため、バックゲート電極Ｇ２のゲート長Ｌ２をトップゲート電極Ｇ１のゲート長Ｌ１と同じ程度にすることができ、従来よりもバックゲート電極Ｇ２のゲート長Ｌ２を短くすることができる。従って、バックゲート電極Ｇ２とソース拡散領域５８ａ及びドレイン拡散領域５８ｂとがオーバーラップする領域を縮小でき、バックゲート電極Ｇ２の寄生容量Ｃｏｖを小さくでき、また寄生抵抗も低減できる。さらに、ソース拡散領域５８ａ及びドレイン拡散領域５８ｂは、十分な膜厚を持つ第１の埋め込み絶縁膜４２に接しているため、寄生容量を低減できる。
【００８３】
また、チャネル領域Ｃの埋め込み絶縁膜４４及びＳＯＩ層４５の膜厚を薄膜化することで、基板不純物濃度を抑えながらＭＯＳＦＥＴの短チャネル効果を抑制することができる。
【００８４】
また、第２の埋め込み絶縁膜４４をバックゲート電極Ｇ２のゲート絶縁膜ＧＦとして用いる。バックゲート電極Ｇ２のゲート絶縁膜ＧＦは、通常のゲート絶縁膜よりは厚いものの薄膜であるので、バックゲート電極Ｇ２に電圧を印加することでダブルゲートＭＯＳＦＥＴとしても十分動作させることができる。
【００８５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、例えば製造方法や材料等を種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８６】
【図１】図１（ａ）は本発明の第１の実施形態に係わる半導体装置を示す断面図、図１（ｂ）は図１（ａ）のIB−IB線に沿った断面図。
【図２】図２（ａ）は本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図２（ｂ）は図２（ａ）のIIB−IIB線に沿った断面図。
【図３】図３（ａ）は図２（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図３（ｂ）は図３（ａ）のIIIB−IIIB線に沿った断面図。
【図４】図４（ａ）は図３（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図４（ｂ）は図４（ａ）のIVB−IVB線に沿った断面図。
【図５】図５（ａ）は図４（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図５（ｂ）は図５（ａ）のVB−VB線に沿った断面図。
【図６】図６（ａ）は図５（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図６（ｂ）は図６（ａ）のVIB−VIB線に沿った断面図。
【図７】図７（ａ）は図６（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図７（ｂ）は図７（ａ）のVIIB−VIIB線に沿った断面図。
【図８】図８（ａ）は図７（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図８（ｂ）は図８（ａ）のVIIIB−VIIIB線に沿った断面図。
【図９】図９（ａ）は図８（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図９（ｂ）は図９（ａ）のIXB−IXB線に沿った断面図。
【図１０】図１０（ａ）は図９（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図１０（ｂ）は図１０（ａ）のXB−XB線に沿った断面図。
【図１１】図１１（ａ）は図１０（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図１１（ｂ）は図１１（ａ）のXIB−XIB線に沿った断面図。
【図１２】図１２（ａ）は図１１（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図１２（ｂ）は図１２（ａ）のXIIB−XIIB線に沿った断面図。
【図１３】図１３（ａ）は図１２（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図１３（ｂ）は図１３（ａ）のXIIIB−XIIIB線に沿った断面図。
【図１４】図１４（ａ）は図１３（ａ）に続く本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図、図１４（ｂ）は図１４（ａ）のXIVB−XIVB線に沿った断面図。
【図１５】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図１６】本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２４】本発明の第３の実施形態に係わる半導体装置を示す断面図。
【図２５】本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２７】図２６に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２８】図２７に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図２９】図２８に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３０】図２９に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３１】図３０に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３２】図３１に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００８７】
１０…ＳＧＯＩ基板、１１，４１…シリコン基板、１２，４２，４４…埋め込み絶縁膜、１３…Ｓｉ／ＳｉＧｅ層、１４ａ…素子領域、１４ｂ…素子分離領域、１５，２１，２３，２５…レジスト、１６…穴、１７…空洞部、１８ａ，１８ｂ，４６，ＧＦ…ゲート絶縁膜、１９…ポリシリコン層、２０，４８…マスク材、２２，２７，４９，５４，５７…ゲート側壁層、２４…層間絶縁膜、２６，５５…エピタキシャル層、２８ａ，５８ａ…ソース拡散領域、２８ｂ，５８ｂ…ドレイン拡散領域、４０…基板、４３，４５…ＳＯＩ層、５６ａ，５６ｂ…エクステンション層、Ｇ１…トップゲート電極、Ｇ２…バックゲート電極、Ｃ…チャネル領域。
【図１】
2007134455.tif 000003
【図２】
2007134455.tif 000004
【図３】
2007134455.tif 000005
【図４】
2007134455.tif 000006
【図５】
2007134455.tif 000007
【図６】
2007134455.tif 000008
【図７】
2007134455.tif 000009
【図８】
2007134455.tif 000010
【図９】
2007134455.tif 000011
【図１０】
2007134455.tif 000012
【図１１】
2007134455.tif 000013
【図１２】
2007134455.tif 000014
【図１３】
2007134455.tif 000015
【図１４】
2007134455.tif 000016
【図１５】
2007134455.tif 000017
【図１６】
2007134455.tif 000018
【図１７】
2007134455.tif 000019
【図１８】
2007134455.tif 000020
【図１９】
2007134455.tif 000021
【図２０】
2007134455.tif 000022
【図２１】
2007134455.tif 000023
【図２２】
2007134455.tif 000024
【図２３】
2007134455.tif 000025
【図２４】
2007134455.tif 000026
【図２５】
2007134455.tif 000027
【図２６】
2007134455.tif 000028
【図２７】
2007134455.tif 000029
【図２８】
2007134455.tif 000030
【図２９】
2007134455.tif 000031
【図３０】
2007134455.tif 000032
【図３１】
2007134455.tif 000033
【図３２】
2007134455.tif 000034
【手続補正書】
【提出日】平成18年2月21日(2006.2.21)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2007134455.tif 000035
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2007134455.tif 000036