(57)【要約】【課題】次の処理を簡単にすることができる均一なパターン密度が得られ、アクティブ・パターニング・リソグラフィについての緩和要求が得られる高トポグラフィ・パターニング方法を提供する。【解決手段】半導体材料の構造分離方法は、少なくとも一つの高架線（elevated line）を含む半導体材料のパターンを設けるステップと、前記パターン内に前記少なくとも一つの高架線を少なくとも含むデバイス領域を画成するステップと、前記デバイス領域の外側の前記半導体材料の導電性を変化させ、前記デバイス領域を電気的に分離するステップとを含む。【選択図】図１Ｃ
2007005783.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの高架線（elevated line）を含む半導体材料のパターンを設けるステップと、
前記パターン内に前記少なくとも一つの高架線を少なくとも含むデバイス領域を画成するステップと、
前記デバイス領域の外側の前記半導体材料の導電性を変化させ、前記デバイス領域を電気的に分離するステップと
を含む、半導体材料の構造分離方法。
【請求項２】
前記デバイス領域を画成するステップは、前記デバイス領域をハードマスクで覆うことによって実現する、請求項１に記載の構造分離方法。
【請求項３】
前記ハードマスクは、非酸化性物質（non-oxidising material）からなる、請求項２に記載の構造分離方法。
【請求項４】
前記ハードマスクは窒化物で形成される、請求項３に記載の構造分離方法。
【請求項５】
前記導電性を変化させるステップは、前記デバイス領域の外側の前記半導体材料を絶縁体に変化させることによって実現する、請求項１から４のいずれか一項に記載の構造分離方法。
【請求項６】
前記導電性を変化させるステップは、選択的酸化ステップを含む、請求項５に記載の構造分離方法。
【請求項７】
前記導電性を変化させるステップは、前記デバイス領域と前記デバイス領域の外側の前記半導体材料との間にＰＮ接合を形成する、請求項１から４のいずれか一項に記載の構造分離方法。
【請求項８】
前記深い高トポグラフィパターンは、干渉分光法（interferometry）を含むリソグラフィ・パターニングによって得られる、請求項１から７のいずれか一項に記載の構造分離方法。
【請求項９】
前記深い高トポグラフィパターンは、複数の平行線を含む、請求項１から８のいずれか一項に記載の構造分離方法。
【請求項１０】
前記複数の平行線は、スペーサ画成ｆｉｎを生成するために配置される専用層をパターニングすることによって得られる、請求項９に記載の構造分離方法。
【請求項１１】
前記半導体物質は、ＳｏＩ、ＧｏＩ、又はＳｉＧｅ層である、請求項１から１０のいずれか一項に記載の構造分離方法。
【請求項１２】
前記少なくとも一つの高架線（elevated line）は、半導体のナノカーボンチューブ又はナノワイヤである、請求項１から１１のいずれか一項に記載の構造分離方法。
【請求項１３】
半導体材料の少なくとも一つの高架線を含むパターンと、
前記パターン内に画成された複数のデバイス領域であって、前記各デバイス領域は、少なくとも前記一つの高架線を有し、前記デバイス領域は、前記少なくとも一つの高架線の前記半導体材料内に画成された分離領域によって電気的に分離されている、デバイス領域と、
を備えた、マルチゲートデバイス。
【請求項１４】
請求項１から１２のいずれか一項に記載の方法のステップを実行することによって得られたマルチゲートデバイスであって、前記半導体材料の前記パターンは、複数の高架線を含み、それによって前記マルチゲートデバイスについてのデバイス領域が画成されている、マルチゲートデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスにおける高トポグラフィの構造分離方法に関する。また、本発明は、本発明の方法を利用して得られるマルチゲートデバイスに関する。
【背景技術】
【０００２】
トポグラフィは、デバイス処理の鍵を握る重要な部分である。これによって、マルチゲートデバイスでさえも、４５ｎｍ以下のテクノロジーにおける伝統的なＣＭＯＳデバイスにとって代わる可能性のあるものとして保持することができる。「マルチゲートデバイス」又は「ＭｕＧＦＥＴ」という用語は、ＦｉｎＦＥＴ、Ｔｒｉゲート（Tri-gate）、オメガゲート（Omega-gate）、Ｐｉゲート（Pi-gate）等として知られた一群のデバイスを意味する。優れた短チャンネル効果（short-channel effect）の不活性態（immunity）を有し、３０ｎｍ以下の物理的ゲート長の体系のバルクデバイスにわたって制御する、そのゲートジオメトリのために、マルチゲートＦＥＴは、極短ＦＥＴについてのオプションとして提案されている。
【０００３】
ＦｉｎＦＥＴでは、ゲートは、チャネル領域の上部平面にゲート電極が形成された従来の平面デバイスとは対照的に、基板の一部であるチャネル領域を少なくとも部分的に包む。さらに、ＦｉｎＦＥＴは、チャネル領域に隣接してソース領域及びドレイン領域を有する。
【０００４】
これらのデバイスを製造するにあたっての重要な問題は、例えば、ｆｉｎに起因する高トポグラフィの２５ｎｍ以上のゲートのパターニングである。ＭＵＧＦＥＴでは、活性層は半導体層から、例えば、ｆｉｎによって接続されたソース及びドレインを有する、厚さ１０ｎｍ程度のＳＯＩ（Silicon On Insulator）層又はＧＯＩ（Germanium On Insulator）層又はＳｉＧｅ層としてパターニングされる。狭いｆｉｎは、典型的には物理的なｆｉｎの幅がゲート長の約半分である、より良い短いチャンネル効果を有することが要求される。その他の場合、チャンネル幅は、ｆｉｎの高さによって決定され、ｆｉｎが高くなるほど、ドレインからソースへ、より多くの電流が流れる。その結果、ゲートスタックが本来的に高トポロジーの表面上に堆積される。
【０００５】
微少な活性領域を実現するためには、半導体材料の上にラインパターンをエッチングしてウエハ上に様々なＦｉｎＦＥＴを分離する場合に、どのようにして正確な制御を維持するかが重要な問題である。臨界的な大きさを制御するためには、深く、長いラインを用いることが最善の方法である。臨界的な大きさとは、所定の技術を用いた半導体デバイスの製造方法の間において形成されるジオメトリックの特徴（内部接続ライン、コンタクト、トレンチ、等の幅）を有する最小の大きさを意味する。
【０００６】
しかし、半導体材料の上にパターン化された上記深く長いラインについての問題は、その幅では、ライン上に開放領域が設けられる場所を局所的に制御しにくいことである。上記問題の様々な解決法、例えば、レジスト（ｆｉｎ層）内に二重パターニングを行う方法等が提案されている。これによって、より容易なギャップ制御と同様に臨界的大きさをうまく制御することができる。しかし、それによって高低のトポグラフィを有する領域が生じる。別の例では、ハードマスクへの二重パターニング、又は、２回目のエッチングでの二重パターニングを考えてもよい。
【０００７】
別の困難さとして、高トポグラフィパターンの密度が、その高トポグラフィ層上の層の処理に影響を与えることである。ＣＤ差は、異なる密度を有する領域上に見られるので、前記次の層の上のＣＤ制御はさらに難しくなる。現在用いられている解決法は、特別なダミー構造（dummy feature）をなにも存在しなかった領域の高トポグラフィ層に配置することである。この解決法は、その電気的特性に影響しないようにアクティブなデバイスから十分な間隔だけ離してこれらのダミー構造を配置しなければならないという点で制限される。上述の欠点を和らげる別の解決法としては、前記ダミー構造に加えて利用できる、ポリ・エッチバックステップ（poly etch-back step）（ゲート層）を実行することである。これは、ｆｉｎの上にも実現できる。しかし、この解決法は、その平面性に制限され、相当のパターン密度差を有する領域には、なお、差が存在しうる。
【０００８】
上述したように、短チャンネル効果をよりよく制御するためには、狭いｆｉｎを有することがむしろ好ましい。さらに、それは空間的余裕の点からも有利である。これらのゴールに達する興味深い方法は、スペーサ画成ｆｉｎを適用することによる。従来、スペーサ画成ｆｉｎは、犠牲層を用いることによって得られる。この犠牲層をエッチングした場合、２つの狭いスペーサが残る。スペーサ画成ｆｉｎは、例えば、特許文献１及び特許文献２において詳細に説明されている。
【０００９】
【特許文献１】ＥＰ１３８３１６６号公報
【特許文献２】ＵＳ６７０６５７１号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、次の処理を簡単にすることができる均一なパターン密度が得られ、アクティブ・パターニング・リソグラフィについての緩和要求が得られる高トポグラフィ・パターニング方法を提供することである。また、本発明の目的は、上記方法を利用して、その結果、得られるマルチゲートデバイスを提供することである。
【課題を解決するための手段】
【００１１】
本発明は、半導体材料の構造分離方法に関し、前記方法は、
少なくとも一つの高架線を含む半導体材料のパターンを設けるステップと、
前記パターン内に複数のデバイス領域を画成するステップであって、前記各デバイス領域は、前記少なくとも一つの高架線を少なくとも含む、ステップと、
前記デバイス領域の外側の前記半導体材料の導電性を変化させ、それによって前記デバイス領域を分離するステップと、
を含む。
【００１２】
好ましい態様では、デバイス領域を画成するステップは、前記デバイス領域をハードマスクで覆うことによって実現できる。ハードマスクは、非酸化性物質であることが好ましい。さらに、ハードマスクは窒化物で形成されたものであることがより好ましい。
【００１３】
好ましい態様では、導電性を変化させるステップは、デバイス領域の外側に半導体材料を絶縁性材料に変化させることによって実現することである。
【００１４】
また、ハードマスクは非酸化物質であり、変化させるステップは、選択的酸化ステップを含む。
【００１５】
別例では、前記変化させるステップは、ＰＮ接合をデバイス領域とデバイス領域の外側の半導体材料との間に形成するステップを含む。
【００１６】
所定の態様では、深い（dense）高トポグラフィパターンは、干渉分光法（interferometry）を含むリソグラフィ・パターニングによって得られる。
【００１７】
別の好ましい態様では、深い高トポグラフィパターンは、複数の平行線を含む。別の態様では、複数の平行線は、スペーサ画成ｆｉｎをエッチングによって生成するための専用線（dedicated line）をパターニングして得られる。
【００１８】
上記半導体物質は、ＳｏＩ、ＧｏＩ、又はＳｉＧｅ層であることが好ましい。また、少なくとも一つの高架線（elevated line）は、半導体ナノカーボンチューブ又はナノワイヤであってもよい。
【００１９】
別の態様では、本発明は、少なくとも一つの半導体材料の高架線を有するパターンと、前記パターン内に画成されたデバイス領域とを含むマルチゲートデバイスに関する。各デバイス領域は、少なくとも一つの高架線を少なくとも有し、それによって、前記デバイス領域は、前記少なくとも一つの高架線の半導体材料に画成された分離領域によって電気的に分離される。
【００２０】
別の態様において、本発明は、上述の方法のステップを実行することによって得られるマルチゲートデバイスに関し、半導体材料のパターンは、複数の高架線を有し、それによってマルチゲートデバイスについてのデバイス領域が画成される。複数の高架線によってｆｉｎのパターンが形成され、マルチゲートデバイスについてのデバイス領域が設けられる。
【発明を実施するための最良の形態】
【００２１】
メサ分離は、周知技術であり、それにより、半絶縁体基板上に形成された回路において、隣接するデバイスは、導電層を介してエッチングすることによって分離される。デバイスが形成されることによって「アイランド（島）」が生まれる。これらの従来技術の解決法では、ＦｉｎＦＥＴは、半導体材料を除去することによって分離され、一方、本発明では、異なるアプローチを以下に提供する。しかし、本発明の方法を、より一般的な関係においてまず説明する。
【００２２】
少なくとも一つの高架線を含む半導体材料の高トポグラフィパターンから始める。高架線とは、ゼロでないアスペクト比（すなわち幅に対する高さの比）を有するラインを意味し、前記ラインは半導体表面から上に延びており、すなわち、図１に示すように半導体表面の上に立ち上がっている。別例では、高トポグラフィラインが半導体ナノカーボン、又は、ナノワイヤである、そのようなパターンから開始してもよい。
【００２３】
第１のステップでは、小さいピッチ（すなわち、隣接する２つの特徴（構造）の中心間の微少間隔）及び臨界的大きさを有する半導体材料の深い高トポグラフィ・ラインパターンがパターンされる。深いパターンは、例えば、複数のラインであってもよい。前記ラインは、例えば、１５ｎｍの臨界的大きさを有してもよい。これによって、リソグラフィ装置の状態として最高の解像度を有するリソグラフィ・ステップを実現でき、又は、所定角度下の２本の光線を画像グレーティング構造（image grating structures）に用いる干渉分光法システムを使用できる（例えば、http://www.amphibianlitho.comを参照。）。図１Ａは、平面図と断面図の両方を示す。
【００２４】
第２のステップでは、デバイス領域はパターン中に画成される（図１Ｂ参照）。これは、デバイス領域をハードマスクで覆うことによって達成できる。好ましい実施の形態では、これは、例えば窒化物等の非酸化物材料でデバイス領域を覆うことによって達成できる。なお、デバイス領域は一つの領域を意味するが、ドレイン又はゲート等の部分そのものよりもむしろ、例えば、ｆｉｎｆｅｔ等の完全なデバイスを形成してもよい。
【００２５】
第３のステップでは、デバイス領域の外側の半導体材料の電気的特性、より正確には導電性が変化する。好ましい実施の形態では、深い高トポグラフィパターンの望ましくない部分を誘電体に置き換える（図１Ｃ）。特定の実施の形態では、選択的酸化を行う。別の実施の形態では、注入を用いてもよく、それによってデバイス領域（ある型のドーパントを有する）とそのデバイス領域の外側に相反する型のドーパントを有する半導体材料との間の分離として働くＰＮ接合を生成する。
【００２６】
この方法は、ｆｉｎを画成するスペーサを得るために利用することに都合がよい。この場合には、従来の深い平行線のパターニングによって、デバイス領域が画成された半導体材料の深い高トポグラフィパターンを得る。これらの平行線は、（スペーサ画成ｆｉｎとして知られている）スペーサ画成線の生成を対象とする層内に深い平行線をパターニングすることによって、２つのステップで得られる。スペーサ画成ｆｉｎは、従来のパターンの全ての端部で生成される。専用層（dedicated layer）が元のパターンの周囲に成長した後、元のパターンが除去され、その後、元のパターンの境界をたどる閉鎖ループパターンが形成される（図２参照。）。この方法によれば、元のパターンの半分のピッチを有するラインパターンを得ることができる。本発明では、電気的に分離された部分にあるループを分割することによって、閉回路の各部分を用いることができる。
【００２７】
上述の方法は、構造化ＡＳＩＣアプローチと同様の方法でデバイスを生産するために利用できる。このアプローチは、特定の設計方法の適用の利点とＦＰＧＡ（Field Programmable Gate Arrays）プログラミングのより良いコスト効果のあるアプローチの利点とを組み合わせることを目的とする。そのため、構造化ＡＳＩＣ設計では、ＦＰＧＡで実現される同じ設計よりも少ないパワーしか使用しない。構造化ＡＳＩＣの臨界的及び高価な低レベルによって、製造プロセスの上部レベルで特定の論理関数（specific logic function）がプログラムされた頂部に共通部分が形成される。その結果、集積回路の機能性は、いくつかの選択された層についての回路特定マスクと組み合わされた再生マスクによってリソグラフィ・ステップにおいて画成される。本発明の方法は、上記臨界層（critical layers）を設けるために適している。また、この方法は、ＦＰＧＡについても利用できる。
【００２８】
本発明に係る構造分離方法の手順は、以下のステップを含んでもよい。
１）厚さ６０ｎｍのＳｉを有するＳＯＩウエハで始める。
２）ＳＯＩ（１６０ｎｍピッチ、４０ｎｍＣＤ）の上にｆｉｎをパターン形成する。
３）歪みを低減するために薄膜パッド酸化層（１５ｎｍ）を堆積させる。
４）酸化物層を保護するために窒化物層（Ｓｉ３Ｎ４、８０ｎｍ）を堆積させる。
５）厚さ６ｎｍの高温酸化物層（ＨＴＯ）を堆積させる。
６）活性領域（Active area）を露光する。
７）窒化物をドライエッチングし、酸化物層の上で止める。
８）レジストを剥がす。
９）厚さ１５ｎｍにわたって乾式酸化する。
１０）窒化物をウエットエッチングする。
【００２９】
本発明に係る方法によれば、均一な密度を有するダミー構造を生成することができる。別の利点としては、アクティブパターンリソグラフィについての必要条件が緩和されることである。リソグラフィ条件が一つの均一な通常パターンについて最適化されるので、この方法におけるリソグラフィ・ステップは、特に微少構造についての従来技術では複雑なプロセスを示すのに対して、相対的に簡単である。さらに別の利点として、この方法によればｆｉｎの機械的安定性を増すことができる。
【００３０】
本発明の実施の形態についての前述の記載は、例示及び説明のためにのみ存在している。それらは本発明の網羅的なもの、あるいは記載された形態に本発明を制限するものを意味するものではない。したがって、当業者にとって多くの改良及び変形は明白である。
【図面の簡単な説明】
【００３１】
【図１Ａ】本発明に係る方法において、従来のリソグラフィ、干渉分光法、又はスペーサ画成ｆｉｎのいずれかによって、深い高トポグラフィパターンを設けるステップを示す図である。
【図１Ｂ】本発明に係る方法において、デバイス領域を画成するステップを示す図である。
【図１Ｃ】本発明に係る方法において、デバイス領域の外側の被覆されていない部分の導電性を変化させるステップを示す図である。
【図２】元の（犠牲の）パターンの周囲に成長したスペーサ画成ｆｉｎのパターンを表す図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【外国語明細書】
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