(57)【要約】【課題】低端子間容量を実現しながら順方向のクランプ電圧を抑えたサージ保護用半導体装置を提供する。【解決手段】高濃度Ｐ型半導体基板１の表面に形成された高濃度Ｎ型半導体層２と、その表面に形成された低濃度Ｎ型半導体層３と、その表面から層内へ形成された高濃度Ｐ型半導体の第１ウェル領域４と、その表面から層内へ形成されたＮ型半導体の第２ウェル領域５と、低濃度Ｎ型半導体層３の第１主面及び第１ウェル領域４の主面を覆い、かつ、第２ウェル領域５の第１主面に開口部６ａを有する絶縁皮膜６と、絶縁皮膜６の開口部６ａとその周辺部を覆うように形成されたカソード７と、高濃度Ｐ型半導体基板１の裏面に形成されたアノード８とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
定電圧ダイオードの降伏電圧を利用してサージ電圧を吸収するサージ保護用半導体装置であって、
高濃度第１導電型半導体基板の第１主面に形成された高濃度第２導電型半導体層と、前記高濃度第２導電型層の第１主面に形成された低濃度第２導電型半導体層と、前記低濃度第２導電型半導体層の第１主面から層内へ形成された高濃度第１導電型半導体の第１ウェル領域と、前記第１ウェル領域の第１主面から層内へ形成された第２導電型半導体の第２ウェル領域と、前記低濃度第２導電型半導体層の第１主面及び前記第１ウェル領域の第１主面を覆い、かつ、前記第２ウェル領域の第１主面に開口部を有する絶縁皮膜と、前記絶縁皮膜の開口部とその周辺部を覆うように形成された第１電極と、前記高濃度第１導電型半導体基板の第２主面に形成された第２電極とを備えているサージ保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧ダイオードの降伏電圧を利用してサージ電圧を吸収するサージ保護用半導体装置に関する。
【背景技術】
【０００２】
この種のサージ保護用半導体装置は、例えば電子回路の信号ラインとグランドラインとの間に接続され、外部から加わったノイズや静電気に起因して降伏電圧以上のサージ電圧が信号ラインに印可されたときに、そのサージ電圧を速やかにグランドラインへ流して電子回路の構成部品（特に静電気に弱い集積回路）を破壊から守る働きを有する。一般に、サージ保護用半導体装置に求められる性能として、降伏電圧以上のサージ電圧が印可されると速やかに導通してサージ電圧を吸収するクランプ性能の他に、サージ電圧に対する破壊耐性が高いことと、電子回路に接続されたときに電子回路の特性に影響を及ぼさないように端子間容量が小さいこと（低端子間容量）が挙げられる。
【０００３】
このような低端子間容量のサージ保護用半導体装置の従来例として、特許文献１に記載されているものがある。このサージ保護用半導体装置の断面構造を図２に示す。このサージ保護用半導体装置は、高濃度Ｎ型半導体基板１１０の第１主面（表面）に形成された低濃度Ｎ型半導体層１１１と、その第１主面（表面）から層内へ（図２では下方へ）形成されたＰ型半導体の第１ウェル領域１１２と、その第１主面（表面）から層内へ（図２では下方へ）形成された高濃度Ｎ型半導体の第２ウェル領域１１３と、低濃度Ｎ型半導体層１１１の第１主面及び第１ウェル領域１１２の主面を覆い、かつ、第２ウェル領域１１３の第１主面に開口部１１６ａを有する絶縁皮膜１１６と、絶縁皮膜１１６の開口部１１６ａとその周辺部を覆うように形成された第１電極（カソード）１１４と、高濃度Ｎ型半導体基板１１０の第２主面（裏面）に形成された第２電極（アノード）１１５とを備えている。
【０００４】
上記のような構造のサージ保護用半導体装置では、高濃度Ｎ型半導体の第２ウェル領域１１３とＰ型半導体の第１ウェル領域１１２との界面Ｊ１１に主ダイオードＤ１１（図３参照）を構成するＰＮ接合が形成されると共に、第１ウェル領域１１２と低濃度Ｎ型半導体層１１１との界面Ｊ１２に副ダイオードＤ１２（図３参照）を構成するＰＮ接合が形成される。図３は、この様子を模式的な回路で表現したものである。主ダイオード（定電圧ダイオード）Ｄ１１と副ダイオードＤ１２とは互いに逆極性で直列接続されている。
【０００５】
このような構造によれば、主ダイオードＤ１１を構成するＰＮ接合の界面Ｊ１１に形成される空乏層による静電容量に対して、副ダイオードＤ１２を構成するＰＮ接合の界面Ｊ１２に形成される空乏層による静電容量が直列に接続される。その結果、カソード電極１１４とアノード電極１１５との間の静電容量（端子間容量）が主ダイオードＤ１１だけの場合よりも小さくなる。これにより、サージ保護用半導体装置が接続される電子回路の特性に与える影響が小さくなる。
【特許文献１】特開２００３−１１０１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような従来の構成では、端子間容量を小さくするために、Ｎ型半導体層１１１のドーパント（不純物）濃度を低く設定している。このために、低濃度Ｎ型半導体層１１１と高濃度Ｐ型半導体の第１ウェル領域１１２によって形成される副ダイオードＤ１２の降伏電圧が高くなる。つまり、主ダイオード１１に対して順方向のサージ電圧に対するクランプ性能が低下する（順方向のクランプ電圧が高くなる）。その結果、主ダイオード１１に対して順方向のサージ電圧が印可された場合に、順方向のクランプ電圧より小さいサージ電圧は吸収されないことになる。例えば、サージ保護用半導体装置が接続された電子回路の信号ラインとグランドラインとの間に逆極性のサージ電圧がかかると、電子回路が誤動作したりダメージを受けたりする場合がある。したがって、汎用性を有するサージ保護用半導体装置にとって、順方向のクランプ電圧は低い方が望ましい。
【０００７】
本発明は、上記のような従来の課題を解決し、低端子間容量を実現しながら順方向のクランプ電圧を抑えたサージ保護用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のサージ保護用半導体装置は、定電圧ダイオードの降伏電圧を利用してサージ電圧を吸収するサージ保護用半導体装置であって、高濃度第１導電型半導体基板の第１主面に形成された高濃度第２導電型半導体層と、前記高濃度第２導電型層の第１主面に形成された低濃度第２導電型半導体層と、前記低濃度第２導電型半導体層の第１主面から層内へ形成された高濃度第１導電型半導体の第１ウェル領域と、前記第１ウェル領域の第１主面から層内へ形成された第２導電型半導体の第２ウェル領域と、前記低濃度第２導電型半導体層の第１主面及び前記第１ウェル領域の第１主面を覆い、かつ、前記第２ウェル領域の第１主面に開口部を有する絶縁皮膜と、前記絶縁皮膜の開口部とその周辺部を覆うように形成された第１電極と、前記高濃度第１導電型半導体基板の第２主面に形成された第２電極とを備えていることを特徴とする。
【０００９】
上記の構成において、半導体のＰ型及びＮ型のうちの一方を第１導電型と記し、他方を第２導電型と記している。また、基板や半導体層等の表面及び裏面（他の層との界面を含む）の一方を第１主面と記し、他方を第２主面と記している。また、アノード電極及びカソード電極の一方を第１電極と記し、他方を第２電極と記している。
【発明の効果】
【００１０】
上記のような構造を有する本発明のサージ保護用半導体装置によれば、低端子間容量を実現しながら順方向のクランプ電圧を抑えることができる。
【００１１】
順方向の電圧が印可されたときに、低濃度第２導電型半導体層と高濃度第１導電型半導体の第１ウェル領域との界面に逆バイアスがかかるが、印可電圧の上昇に伴ってこの部分でブレイクオーバーが起こり導通状態となる。このために、順方向のクランプ電圧が低く抑えられる。また、高濃度第１導電型半導体基板の上の高濃度第２導電型層の上に低濃度の第２導電型層を形成することによって空乏層の幅が広がり、低容量化が実現する。
【００１２】
逆方向の電圧が印可されたときは、高濃度第１導電型半導体基板と高濃度第２導電型層との界面、及び、高濃度第１導電型半導体の第１ウェル領域と第２導電型半導体の第２ウェル領域との界面の２箇所で逆バイアスとなり、これら２箇所のＰＮ接合の降伏電圧の和がサージ保護用半導体装置全体の降伏電圧となる。高濃度第１導電型半導体基板と高濃度第２導電型層との界面におけるＰＮ接合の降伏電圧は、接合部のドーパント（不純物）濃度が高いので小さな値となる。サージ保護用半導体装置の低容量化は上述のように低濃度の第２導電型層によって実現しており、高濃度第２導電型層の濃度と無関係である。したがって、高濃度第２導電型層の濃度を調整することにより、サージ保護用半導体装置の端子間容量をほとんど変化させることなく所望の逆方向クランプ電圧を得ることができる。
【発明を実施するための最良の形態】
【００１３】
まず、本発明のサージ保護用半導体装置の構造に想到する前に検討された構造を比較例として説明する。図４は比較例に係るサージ保護用半導体装置の断面構造を示す図である。このサージ保護用半導体装置は、高濃度Ｐ型半導体基板１の第１主面（表面）に形成された低濃度Ｎ型半導体層（エピタキシャル層）３と、その第１主面（表面）から層内へ（図４では下方へ）形成された高濃度Ｐ型半導体の第１ウェル領域４と、その第１主面（表面）から層内へ（図４では下方へ）形成されたＮ型半導体の第２ウェル領域５と、低濃度Ｎ型半導体層３の第１主面及び第１ウェル領域４の主面を覆い、かつ、第２ウェル領域５の第１主面に開口部６ａを有する絶縁皮膜６と、絶縁皮膜６の開口部６ａとその周辺部を覆うように形成された第１電極（カソード）７と、高濃度Ｐ型半導体基板１の第２主面（裏面）に形成された第２電極（アノード）８とを備えている。
【００１４】
上記のような構造のサージ保護用半導体装置では、Ｎ型半導体の第２ウェル領域５と高濃度Ｐ型半導体の第１ウェル領域４との界面Ｊ１に主ダイオードＤ１（図５参照）を構成するＰＮ接合が形成され、第１ウェル領域４と低濃度Ｎ型半導体層３との界面Ｊ２に第１副ダイオードＤ２（図５参照）を構成するＰＮ接合が形成される。更に、低濃度Ｎ型半導体層３と高濃度Ｐ型半導体基板１との界面Ｊ３に第２副ダイオードＤ３（図５参照）を構成するＰＮ接合が形成される。図５は、この様子を模式的な回路で表現したものである。主ダイオード（定電圧ダイオード）Ｄ１、第１副ダイオードＤ２及び第２副ダイオードＤ３が直列接続され、主ダイオードＤ１に対して第１副ダイオードＤ２は逆極性であり、第２副ダイオードＤ３は同一極性である。但し、実際の動作では、これら３個のダイオードが個別に接続されている動作ではなく、ＰＮＰＮ接合によるサイリスタ（ＳＣＲ）のような動作をする。
【００１５】
主ダイオードＤ１にとって順方向の電圧がサージ保護用半導体装置に印可されると、低濃度Ｎ型半導体エピタキシャル層３と高濃度Ｐ型半導体の第１ウェル領域４との界面Ｊ２に逆バイアスがかかる。低電圧ではほとんど電流が流れないが、印加電圧の増大に伴ってブレイクオーバーが起こり導通状態となる。このために、順方向のクランプ電圧が低く抑えられる。また、高濃度Ｐ型半導体基板１の上の低濃度Ｎ型半導体エピタキシャル層３によって空乏層の幅が広がり、低容量化が実現する。
【００１６】
しかし、逆方向の電圧がサージ保護用半導体装置に印可されると、高濃度Ｐ型半導体基板１と低濃度Ｎ型半導体エピタキシャル層３との界面Ｊ３、及び、高濃度Ｐ型半導体の第１ウェル領域４とＮ型半導体の第２ウェル領域５との界面Ｊ１の２箇所で逆バイアスとなり、これら２箇所のＰＮ接合の降伏電圧の和がサージ保護用半導体装置全体の降伏電圧となる。ここで、高濃度Ｐ型半導体基板１と低濃度Ｎ型半導体エピタキシャル層３との界面Ｊ３におけるＰＮ接合の降伏電圧は、接合部のドーパント濃度が低いので大きな値となる。このために、サージ保護用半導体装置全体の逆方向のクランプ電圧が大きくなる。換言すれば、低いクランプ電圧でサージ電圧を吸収するサージ保護用半導体装置を実現することが難しくなる。
【００１７】
次に、本発明の実施形態に係るサージ保護用半導体装置の構造を図１に基づいて説明する。図１は本発明の実施形態に係るサージ保護用半導体装置の断面構造を示す図である。このサージ保護用半導体装置は、高濃度Ｐ型半導体基板１の第１主面（表面）に形成された高濃度Ｎ型半導体エピタキシャル層２と、その第１主面（表面）に形成された低濃度Ｎ型半導体エピタキシャル層３と、その第１主面（表面）から層内へ（図１では下方へ）形成された高濃度Ｐ型半導体の第１ウェル領域４と、その第１主面（表面）から層内へ（図１では下方へ）形成されたＮ型半導体の第２ウェル領域５と、低濃度Ｎ型半導体層３の第１主面及び第１ウェル領域４の主面を覆い、かつ、第２ウェル領域５の第１主面に開口部６ａを有する絶縁皮膜６と、絶縁皮膜６の開口部６ａとその周辺部を覆うように形成された第１電極（カソード）７と、高濃度Ｐ型半導体基板１の第２主面（裏面）に形成された第２電極（アノード）８とを備えている。前述の比較例の構造と比較すると、本実施形態の構造は高濃度Ｐ型半導体基板１と低濃度Ｎ型半導体エピタキシャル層３との間に高濃度Ｎ型半導体エピタキシャル層２が形成されている点が異なる。
【００１８】
高濃度Ｐ型半導体基板１は、例えば半導体材料として厚み４００μｍ程度の単結晶シリコンを用い、ボロン等のドーパントの濃度が１×１０19〜21／ｃｍ3程度になるように形成する。高濃度Ｎ型半導体エピタキシャル層２は、例えば半導体基板材料として厚み２０μｍ程度のエピタキシャルシリコンを用い、リン等のドーパントの濃度が１×１０19〜21／ｃｍ3程度になるように形成する。低濃度Ｎ型半導体エピタキシャル層３は、例えば半導体基板材料として厚み５０μｍ程度のエピタキシャルシリコンを用い、リン等のドーパントの濃度が１×１０13〜15／ｃｍ3程度になるように形成する。高濃度Ｐ型半導体の第１ウェル領域４は、例えば不純物拡散層の厚みが１０μｍ程度になるように、ボロン等のドーパントの濃度が１×１０19〜21／ｃｍ3程度になるように形成する。Ｎ型半導体の第２ウェル領域５は、例えば不純物拡散層の厚みが５μｍ程度になるように、リン等のドーパントの濃度が１×１０19〜21／ｃｍ3程度になるように形成する。絶縁皮膜６は、厚み２μｍ程度のシリコン酸化膜等で形成する。カソード電極７及びアノード電極８は、一般的な電極材料であるアルミニウム又は金等の金属を用いる。
【００１９】
本実施形態のサージ保護用半導体装置では、Ｎ型半導体の第２ウェル領域５と高濃度Ｐ型半導体の第１ウェル領域４との界面Ｊ１に主ダイオードＤ１を構成するＰＮ接合が形成され、第１ウェル領域４と低濃度Ｎ型半導体層３との界面Ｊ２に第１副ダイオードＤ２を構成するＰＮ接合が形成される。更に、高濃度Ｎ型半導体層２と高濃度Ｐ型半導体基板１との界面Ｊ３Ｎに第２副ダイオードＤ３を構成するＰＮ接合が形成される。この様子を模式的な回路で表現すると上記の比較例で参照した図５と同じようになる。但し、Ｄ３のＰＮ接合が形成される界面Ｊ３Ｎは比較例の場合の界面Ｊ３と異なっている。実際の動作において、ＰＮＰＮ接合によるサイリスタ（ＳＣＲ）のような動作をする点は比較例の場合と同様である。
【００２０】
すなわち、主ダイオードＤ１にとって順方向の電圧がサージ保護用半導体装置に印可されると、低濃度Ｎ型半導体エピタキシャル層３と高濃度Ｐ型半導体の第１ウェル領域４との界面Ｊ２に逆バイアスがかかる。低電圧ではほとんど電流が流れないが、印加電圧の増大に伴ってブレイクオーバーが起こり導通状態となる。このために、順方向のクランプ電圧が低く抑えられる。したがって、サージ電圧のクランプ性能が向上する。また、高濃度Ｎ型半導体エピタキシャル層２の上の低濃度Ｎ型半導体エピタキシャル層３によって空乏層の幅が広がり、低容量化が実現する。
【００２１】
逆方向の電圧がサージ保護用半導体装置に印可されると、高濃度Ｐ型半導体基板１と高濃度Ｎ型半導体エピタキシャル層２との界面Ｊ３Ｎ、及び、高濃度Ｐ型半導体の第１ウェル領域４とＮ型半導体の第２ウェル領域５との界面Ｊ１の２箇所で逆バイアスとなり、これら２箇所のＰＮ接合の降伏電圧の和がサージ保護用半導体装置全体の降伏電圧となる。ここで、高濃度Ｐ型半導体基板１と高濃度Ｎ型半導体エピタキシャル層２との界面Ｊ３ＮにおけるＰＮ接合の降伏電圧は、接合部分の不純物濃度が高いので小さな値となる。
【００２２】
上述のように、サージ保護用半導体装置の低容量化は、低濃度Ｎ型エピタキシャル層３の不純物濃度を低くすることによって実現しており、高濃度Ｎ型エピタキシャル層２の濃度とは無関係である。従って高濃度Ｎ型半導体エピタキシャル層２の濃度を調整することにより、サージ保護用半導体装置の端子間容量をほとんど変化させることなく所望の逆方向クランプ電圧を得ることができる。
【００２３】
以上のように、本実施形態に係るサージ保護用半導体装置によれば、低端子間容量を実現しながら順方向のクランプ電圧を抑えてクランプ性能を向上することができる。
【００２４】
なお、絶縁皮膜６を形成する際に、その開口部６ａがＮ型半導体の第２ウェル領域５の表面全域から高濃度Ｐ型半導体の第１ウェル領域４にわたるように形成すると、主ダイオードＤ１が短絡されて逆方向クランプ電圧が低くなるが、それでもサージ保護用半導体装置として機能する。
【００２５】
また、空乏層の拡がりがサージ保護用半導体装置の側面まで達して特性を損なうことを防ぐために、低濃度Ｎ型半導体エピタキシャル層３の第一主面の外周縁にチャンネルストッパーである高濃度Ｐ型半導体のウェル領域を設けてもよい。その他の周知技術を本実施形態に組み合わせて実施してもよい。
【００２６】
また、上記の実施形態のサージ保護用半導体装置において、Ｎ型半導体とＰ型半導体とを逆にして構成することが可能である。その場合、アノードとカソードとが入れ替わることとなる。本発明は、上記の実施形態に限らず、種々の形態で実施することが可能である。
【産業上の利用可能性】
【００２７】
本発明は、各種電子回路をサージ電圧から保護するためのサージ保護用半導体装置に有用であり、低端子間容量を実現しながら順方向のクランプ電圧を抑えたサージ保護用半導体装置を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態１におけるサージ保護用半導体装置の断面図である。
【図２】従来のサージ保護用半導体装置の断面構造を示す図である。
【図３】図２のサージ保護用半導体装置を模式的な回路で表現した図である。
【図４】比較例に係るサージ保護用半導体装置の断面構造を示す図である。
【図５】図４のサージ保護用半導体装置を模式的な回路で表現した図である。
【符号の説明】
【００２９】
１  高濃度Ｐ型半導体基板
２  高濃度Ｎ型半導体エピタキシャル層
３  低濃度Ｎ型半導体エピタキシャル層
４  高濃度Ｐ型半導体の第１ウェル領域
５  Ｎ型半導体の第２ウェル領域
６、１１６  絶縁皮膜
６ａ、１１６ａ  開口部
７、１１４  カソード電極
８、１１５  アノード電極
１１０  高濃度Ｎ型半導体基板
１１１  低濃度Ｎ型半導体層
１１２  Ｐ型半導体の第１ウェル領域
１１３  高濃度Ｎ型半導体の第２ウェル領域
Ｊ１〜Ｊ３、Ｊ１１、Ｊ１２  界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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