(57)【要約】【課題】オン・オフ状態の耐圧を向上した横型ＭＯＳ半導体装置を提供する。【解決手段】支持基板１上に埋め込み絶縁膜２を介して形成される半導体層３と、半導体層３表面に形成されるウェル領域４と、半導体層３表面にウェル領域４と離間して形成される高濃度ドレイン領域５とこれを内側に含有して埋め込み絶縁膜２まで到達しない中濃度拡散層１１を備え、ウェル領域４内の表面に形成される高濃度ソース領域６と、半導体層３内にウェル領域４と高濃度ドレイン領域５の間に挿入される低濃度ドリフト領域１０を備え、ソース領域６の端からドリフト領域１０の端の間にゲート絶縁膜８を介したゲート電極９を備え、ドリフト領域１０は、中濃度拡散層１１と互いに端部が重なるように配置されて中濃度拡散層１１よりも深い拡散深さを有し、中濃度拡散層１１から埋め込み絶縁膜２の間には半導体層３が備わっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に埋め込み絶縁膜を介して形成される第１導電型半導体層と、前記半導体層の表面に形成される第１導電型のウェル領域と、前記半導体層の表面に前記ウェル領域と離間して形成される第２導電型の高濃度ドレイン領域と第２導電型で前記高濃度ドレイン領域を内側に含有して前記埋め込み絶縁膜まで到達しない中濃度拡散層を備え、更に前記ウェル領域内の表面に形成される第２導電型の高濃度ソース領域と、前記半導体層内に前記ウェル領域と前記高濃度ドレイン領域の間に挿入される第２導電型の低濃度ドリフト領域を備え、前記ソース領域端から前記ドリフト領域端の間にはゲート絶縁膜を介したゲート電極を備えるＭＯＳトランジスタにおいて、
前記ドリフト領域は、前記中濃度拡散層と互いに端部が重なるように配置されて、かつ前記中濃度拡散層よりも深い拡散深さを有し、更に前記中濃度拡散層から前記埋め込み絶縁膜の間には第１導電型の半導体層が備わっていることを特徴とする
横型半導体装置。
【請求項２】
前記中濃度拡散層と前記埋め込み絶縁膜間の前記第１導電型の半導体層が電気的に浮遊状態であることを特徴とする
請求項１記載の横型半導体装置。
【請求項３】
前記中濃度拡散層と前記埋め込み絶縁膜間の前記第１導電型の半導体層が、前記ドリフト領域よりも低濃度であることを特徴とする
請求項１または請求項２記載の横型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板上に形成された横型半導体装置に関する。
【背景技術】
【０００２】
近年、ＰＤＰ (Plasma Display Panel) や自動車用途に、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成された高耐圧横型ＭＯＳデバイスと低耐圧制御回路を１チップに集積した製品開発が盛んに行われている。
【０００３】
高耐圧横型ＭＯＳトランジスタの素子面積を縮小するためには、目標とする耐圧を満足しつつ、電流能力（オン抵抗、ドレイン飽和電流）を向上する必要がある。更に、デバイスがオン状態で破壊する電圧（以下、オン耐圧と記載）および安全動作領域（ＳＯＡ）や、静電気放電（ＥＳＤ）耐量もデバイスサイズを決める重要な要因となってきており、従来から様々なデバイス構造の検討が行われている。
【０００４】
例えば、下記の特許文献１に記載されているように、ドレイン領域に中濃度拡散層を挿入することも１つの手法である。図２は、その断面概略図を示している。寸法については実際と異なることに留意されたい。
【０００５】
支持基板１の上に、埋め込み絶縁膜２を介して膜厚３.５μｍの低濃度Ｐ型半導体層３が張り合わせされている。Ｐ−半導体層３内には、Ｐウェル領域４、Ｎ型ドリフト領域１０が間隔をおいて拡散されている。更に、Ｎ＋ソース領域６、Ｐ＋コンタクト拡散領域７がＰウェル領域４の内表面に拡散されて、Ｎ型ドレイン中濃度拡散層１１、Ｎ＋ドレイン領域５は、Ｎ型ドリフト領域１０内に拡散されている。ここで、Ｎ型ドレイン中濃度拡散層１１は表面濃度１×１０１７［ｃｍ−３］で拡散深さ２.２μｍであり埋め込み絶縁膜２までは到達していない。一方、Ｎ＋ドレイン領域５は表面濃度１×１０２０［ｃｍ−３］で拡散深さ０.１μｍ程度である。
【０００６】
Ｎ型ドリフト領域１０の表面には、膜厚０.５μｍのフィールド酸化膜１４が形成されている。Ｎ＋ソース領域６の端からＮ型ドリフト領域１０の端までの間は、ゲート絶縁膜８を介してＮ＋Ｐｏｌｙ−Ｓｉ膜のゲート電極９が形成されている。Ｎ＋ソース領域６、Ｐ＋コンタクト拡散領域７の上には、ソース電極１２が形成され、一方、Ｎ＋ドレイン領域５上には、ドレイン電極１３が形成されている。
【０００７】
デバイスがオン状態で、ドレイン電圧が上昇していくと、ドレイン電流が一定になる飽和領域が現れるが、更に、ドレイン電圧を上昇するとカーク効果などに起因してドレイン電流が増加傾向を示す。これは、オン状態では、注入されたキャリアによってポテンシャル分布の等電位線がドレイン側に移動していきドレイン側で電界増加してアバランシェ降伏がおきるからである。ここで発生したホール電流はＮ＋ソース領域６直下のＰウェル領域４を経由してＰ＋コンタクト拡散領域７に流れる。これによって、Ｎ＋ソース領域６の直下に電圧降下が発生し、この電圧降下がビルトインポテンシャル以上になるとＮ＋ソース領域６、Ｐウェル領域４、Ｎ型ドリフト領域１０から構成される寄生バイポーラトランジスタはターン・オンする。寄生バイポーラトランジスタがターン・オンするとスナップバック現象が起きて大電流が流れ破壊に至る。
【０００８】
このようなオン状態の耐圧を改善するため、特許文献１では、Ｎ＋ドレイン領域５の底部および端部を覆うようにＮ型ドレイン中濃度拡散層１１を挿入する。Ｎ型ドレイン中濃度拡散層１１がない場合は、Ｎ＋ドレイン領域５の拡散深さ約０.１μｍに依存して、拡散層端での曲率は大きくなり電界集中する。一方、Ｎ型ドレイン中濃度拡散層１１がある場合は、Ｎ型ドレイン中濃度拡散層１１の拡散深さ２.２μｍに依存して、拡散層端での曲率は小さくなり、電界を低減できて、オン状態の耐圧を向上できる。
【０００９】
このようにドレインにＮ型ドリフト領域１０とＮ＋ドレイン領域６の中間の不純物濃度を挿入する構造は、特許文献１以前にも下記の非特許文献１でも示されており一般的によく用いられるデバイス構造である。
【特許文献１】特許第３０６１０２３号
【非特許文献１】Ｔ．Ｓａｋａｉ“MODELING AND CHARACTERIZATION OF SIPOS PASSIVATION,HIGH VOLTAGE,Ｎ−AND Ｐ−CHANNEL LATERAL RESURF TYPE DMOSFETS”ＩＳＰＳＤ，１９９２  ｐｐ．２８８−２９２．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のＮ型ドレイン中濃度拡散層１１を挿入する構造は、オン状態の耐圧向上に効果を有するが、オフ状態の耐圧は中濃度拡散層を挿入しない構造に比べて低下する課題を有する。
【００１１】
これは、ドレイン−ソース間の距離を一定にしたままＮ型ドレイン中濃度拡散層１１を入れた場合、中濃度層の拡散深さは比較的大きいため、その横拡がり分、実質的にドリフト領域の長さは短くなる。このため、オフ状態でドレイン電圧を上昇した際には、空乏領域が中濃度拡散端まで到達すると、端部近傍で電界が増加してインパクト・イオン化がおこりアバランシェ降伏する。
【００１２】
ここで、Ｎ型ドレイン中濃度拡散層１１の拡散深さを小さくして横広がりを抑制すると、オン状態でのポテンシャル分布の等電位線の曲率は大きくなり、また、Ｎ＋ドレイン領域へ空乏領域が到達し易くなって電界は増加してオン耐圧は低下する。従って、オフ耐圧を向上するとオン耐圧は低下する。
【００１３】
本発明は、オン耐圧を向上するためにドレインに中濃度拡散層を追加したデバイス構造において、オフ耐圧を向上する構造を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の横型半導体装置は、支持基板と、前記支持基板上に埋め込み絶縁膜を介して形成される第１導電型半導体層と、前記半導体層の表面に形成される第１導電型のウェル領域と、前記半導体層の表面に前記ウェル領域と離間して形成される第２導電型の高濃度ドレイン領域と第２導電型で前記高濃度ドレイン領域を内側に含有して前記埋め込み絶縁膜まで到達しない中濃度拡散層を備え、更に前記ウェル領域内の表面に形成される第２導電型の高濃度ソース領域と、前記半導体層内に前記ウェル領域と前記高濃度ドレイン領域の間に挿入される第２導電型の低濃度ドリフト領域を備え、前記ソース領域端から前記ドリフト領域端の間にはゲート絶縁膜を介したゲート電極を備えるＭＯＳトランジスタにおいて、前記ドリフト領域は、前記中濃度拡散層と互いに端部が重なるように配置されて、かつ前記中濃度拡散層よりも深い拡散深さを有し、更に前記中濃度拡散層から前記埋め込み絶縁膜の間には第１導電型の半導体層が備わっていることを特徴とする。
【００１５】
更に、中濃度拡散層と埋め込み絶縁膜間の第１導電型の半導体層は、電気的に浮遊状態であり、第２導電型のドリフト領域よりも低濃度の特徴を有している。
【発明の効果】
【００１６】
本発明では、第２導電型ドレイン中濃度拡散層から埋め込み絶縁膜の間には、ドリフト領域とは逆導電型の第１導電型の半導体層が存在している。この半導体層は、通常、第１導電型のウェル領域とは電気的には接続されておらず浮遊状態である。図３（ａ）（ｂ）に、オフ状態でドレイン電圧１８０Ｖ印加した場合の本発明と従来構造のポテンシャル分布を示す。本発明では、ドレインに高電圧が印加されると、ウェル側、表面側、埋め込み絶縁膜側から第２導電型のドリフト領域に空乏領域が拡がって、降伏前には完全に空乏化される。この空乏領域はドレイン中濃度拡散層下方の第２導電型の半導体層までつながっている。ドレイン中濃度拡散層とその下方の第２導電型の半導体層間にはＰＮ接合が存在するため、ドレイン中濃度拡散層への空乏領域の拡がりは従来構造よりも大きくなる。このため、ドレイン中濃度拡散層端での等電位線の曲率は小さくなり表面近傍の電界を低減できてオフ状態の耐圧を向上できる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の第１の実施形態の高耐圧ＮＭＯＳトランジスタを示す。寸法については実際と異なることに留意されたい。
支持基板１の上に埋め込み絶縁膜２を介して膜厚３.５μｍの低濃度Ｐ型半導体層３が貼り合わせされている。Ｐ−半導体層３内には、Ｐウェル領域４、第２導電型の低濃度Ｎ型ドリフト領域１０が間隔をおいて拡散されている。更に、Ｎ＋ソース領域６、Ｐ＋コンタクト拡散領域７がＰウェル領域４の内表面に拡散されて、Ｎ＋ドレイン領域５がＮ型ドレイン中濃度拡散層１１内に拡散されている。ここで、Ｎ型ドレイン中濃度拡散層１１は表面濃度１×１０１７［ｃｍ−３］で拡散深さ２.２μｍであり埋め込み絶縁膜までは到達していない。一方、Ｎ＋ドレイン領域５は表面濃度１×１０２０［ｃｍ−３］で拡散深さ０.１μｍ程度である。
【００１８】
Ｎ型ドリフト領域１０の表面には、膜厚０.５μｍのフィールド酸化膜１４が形成されている。Ｎ＋ソース領域６端からＮ型ドリフト領域１０端までの間は、ゲート絶縁膜８を介してＮ＋Ｐｏｌｙ−Ｓｉ膜のゲート電極９が形成されている。Ｎ＋ソース領域６、Ｐ＋コンタクト拡散領域７の上には、ソース電極１２が形成され、一方、Ｎ＋ドレイン領域５上には、ドレイン電極１３が形成されている。
【００１９】
図２に示す従来構造との相違点は、Ｎ型ドレイン中濃度拡散層１１の直下から埋め込み絶縁膜２までの間にＰ型不純物濃度が３×１０１５［ｃｍ−３］のＰ−半導体層３が１.３μｍ厚で存在することである。Ｐ−半導体層３はＮ型ドリフト領域１０よりも低濃度である。
【００２０】
このＰ−半導体層３は、ソース・Ｐウェル側のＰ−半導体層３とは電気的に接続されておらず電気的に浮遊状態になっている。この構造は、Ｎ型ドリフト領域１０を、Ｎ型ドレイン中濃度拡散層１１の箇所には形成しないようにするだけで作製できる。Ｎ型ドリフト領域１０とＮ型ドレイン中濃度拡散層１１とは互いの端部において、少なくとも拡散層の横拡がり分は重なり合っている。１００は、Ｎ型ドリフト領域１０とＮ型ドレイン中濃度拡散層１１との互いの端部が重なる箇所である。Ｎ型ドリフト領域１０の拡散深さは中濃度拡散層１１よりも大きい。
【００２１】
本発明のオフ耐圧特性は、図４に示すように従来構造に比べて上昇して、オフ耐圧のマージン向上に効果を有する。
これは、図３（ｂ）に示されるように、本発明では、ドレインに高電圧が印加されると、Ｎ型ドレイン中濃度拡散層１１とその下方の第２導電型の半導体層間にはＰＮ接合が存在するため、Ｎ型ドレイン中濃度拡散層１１への空乏領域の拡がりが従来構造よりも大きくなる。このため、ドレイン中濃度拡散層端での等電位線の曲率は小さくなり表面近傍の電界を低減できてオフ状態の耐圧を向上できるからである。
【００２２】
また、本発明の電流能力については、従来構造と比べてＮ型ドレイン中濃度拡散層１１の下方にＰ−半導体領域が存在することによる低下は見られない。これはＮ型ドレイン中濃度拡散層１１の下のＰ−半導体層は、キャリアの通過経路から外れておりキャリアの流れを妨げないためと考えられる。更にオン状態での耐圧特性は従来構造と差はなく問題ない。
【００２３】
また、本発明の特徴としては、ドレイン中濃度拡散下方のＰ型半導体層のＰ型不純物濃度を低くする必要がある。このＰ型不純物濃度が高いとＮ型ドレイン中濃度拡散層との間のＰＮ接合での電界が増加して耐圧は向上しない。従って、Ｎ型ドリフト領域よりも低濃度のＰ型半導体層が備わっている。
【００２４】
以上のように本発明は、オフ耐圧を向上できて、かつ、電流能力を低下させない優れた横型半導体装置を実現するものである。
なお、上記の実施の形態では、横型ＭＯＳトランジスタの事例を示したが、これに限定されるわけではなく、ドレイン拡散層の導電型を逆にし横型ＩＧＢＴなどにも用いても特に構わない。
【産業上の利用可能性】
【００２５】
本発明は横型半導体装置を使用したＰＤＰや自動車などの各種電子装置の高性能化に寄与できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態である高耐圧ＮＭＯＳトランジスタの断面概略図
【図２】従来の高耐圧ＮＭＯＳトランジスタの断面概略図
【図３】本発明および従来の高耐圧ＮＭＯＳトランジスタのポテンシャル分布の比較
【図４】本発明および従来の高耐圧ＮＭＯＳトランジスタの耐圧特性の比較図
【符号の説明】
【００２７】
１    支持基板
２    埋め込み絶縁層
３    Ｐ−半導体層(低濃度Ｐ型半導体層)
４    Ｐウェル領域
５    Ｎ＋ドレイン領域（高濃度ドレイン領域）
６    Ｎ＋ソース領域（第２導電型の高濃度ソース領域）
７    Ｐ＋コンタクト拡散領域
８    ゲート絶縁膜
９    ゲート電極
１０    Ｎ型ドリフト領域（第２導電型の低濃度ドリフト領域）
１１    Ｎ型ドレイン中濃度拡散層
１２    ソース電極
１３    ドレイン電極
１４    フィールド酸化膜
１００  Ｎ型ドリフト領域１０とＮ型ドレイン中濃度拡散層１１との端部が重なる箇所
【図１】
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【図２】
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【図３】
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【図４】
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