(57)【要約】【課題】トランジスタ特性の変動を抑えつつ、ＳＴＩ部からチャネル領域へ印加されるストレスを低減させることが可能な半導体装置、及びその製造方法を提供する。【解決手段】半導体装置は、活性領域と素子分離領域とが形成され、素子分離領域に溝が形成された半導体基板１０１と、半導体基板１０１の溝に埋め込まれた素子分離用絶縁膜１０３と、素子分離用絶縁膜１０３内に埋め込まれた半導体ナノ結晶１０５とを備えている。半導体ナノ結晶１０５の線膨張係数は素子分離用絶縁膜１０３よりも半導体基板１０１に近いので、熱処理後などに活性領域に加わるストレスが低減される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の素子分離領域を有する半導体装置において、
前記第１の素子分離領域は、前記半導体基板からなる第１の活性領域を囲む第１の溝と、前記第１の溝内に埋め込まれた第１の絶縁膜とを有し、
前記第１の絶縁膜は、ＩＶ族半導体からなる半導体微粒子を含有していることを特徴とする半導体装置。
【請求項２】
前記半導体微粒子は、前記第１の絶縁膜の一部領域にのみ存在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜は、前記第１の溝の内壁を覆い、前記半導体微粒子を含有する下層絶縁膜と、
前記下層絶縁膜の上に設けられ、前記第１の溝内を埋める上層絶縁膜とを有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の活性領域に形成された不純物拡散層をさらに備え、
前記第１の素子分離領域における前記第１の溝は、前記半導体基板表面からの深さが前記不純物拡散層よりも深く設けられており、
前記第１の絶縁膜中における前記半導体微粒子は、前記半導体基板表面からの深さ方向において、前記不純物拡散層の最も深い部分よりも浅い領域に存在していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体基板上に、前記半導体基板からなる第２の活性領域を囲む第２の溝と、前記第２の溝内に埋め込まれた第２の絶縁膜とを有する第２の素子分離領域をさらに備え、
前記第２の絶縁膜は、前記半導体微粒子を含有していないことを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第１の活性領域上に形成されたＮチャネル型ＭＩＳトランジスタと、
前記第２の活性領域上に形成されたＰチャネル型ＭＩＳトランジスタとをさらに備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の活性領域上に形成されたＰチャネル型ＭＩＳトランジスタと、前記第２の活性領域上に形成されたＮチャネル型ＭＩＳトランジスタとを有していることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記Ｎチャネル型ＭＩＳトランジスタにおけるフィンガー長は、０．３μｍ以下であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記Ｐチャネル型ＭＩＳトランジスタにおけるフィンガー長は、０．４μｍ以下であることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記半導体微粒子は、シリコン結晶、ゲルマニウム結晶およびシリコンゲルマニウム結晶のうちから選ばれた１つの材料からなることを特徴とする請求項１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記第１の絶縁膜中における前記半導体微粒子同士の間隔は、１．５ｎｍ以上空いていることを特徴とする請求項１〜１０のうちいずれか１つに記載の半導体装置。
【請求項１２】
前記第１の絶縁膜にはＰ型不純物及びＮ型不純物のうち少なくとも一方が含まれていることを特徴とする請求項１〜１１のうちいずれか１つに記載の半導体装置。
【請求項１３】
半導体基板上に形成された溝内に絶縁膜が埋め込まれてなる素子分離領域を有する半導体装置の製造方法において、
前記半導体基板に、前記半導体基板からなる活性領域を囲む前記溝を形成する工程（ａ）と、
前記溝内に、ＩＶ族半導体からなる半導体微粒子を含有している前記絶縁膜を形成する工程（ｂ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、
前記半導体基板の上に前記ＩＶ族半導体を過剰に含む絶縁膜形成用膜を形成する工程（ｂ１）と、
前記絶縁膜形成用膜に熱を加えることにより、前記ＩＶ族半導体を結晶化させ、前記絶縁膜形成用膜中に前記半導体微粒子を形成する工程（ｂ２）と、
前記絶縁膜形成用膜の一部を除去することにより、前記溝内に前記絶縁膜を形成する工程（ｂ３）とを含んでいることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）で形成される前記絶縁膜は、前記半導体微粒子を含有し、前記溝の内壁を覆う下層絶縁膜と、前記下層絶縁膜の上に設けられ、前記溝を埋める上層絶縁膜とを有しており、
前記工程（ｂ１）は、前記半導体基板の上に前記ＩＶ族半導体を含む前記下層絶縁膜形成用膜を形成する工程（ｂ１Ａ）と、前記下層絶縁膜形成用膜の上に少なくとも前記溝内を埋める上層絶縁膜形成用膜を形成する工程（ｂ１Ｂ）とを含んでおり、
前記工程（ｂ２）では、前記下層絶縁膜形成用膜中に前記半導体微粒子が形成され、
前記工程（ｂ３）では、前記下層絶縁膜形成用膜および前記上層絶縁膜形成用膜の一部を除去することにより、前記溝内に前記下層絶縁膜及び前記上層絶縁膜を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）は、
前記半導体基板の上に前記ＩＶ族半導体を含む絶縁膜形成用膜を形成する工程（ｂ１）と、
前記絶縁膜形成用膜の一部を除去することにより、前記溝内に前記絶縁膜を形成する工程（ｂ２）と、
前記絶縁膜に熱を加えることにより、前記ＩＶ族半導体を結晶化させ、前記絶縁膜中に前記半導体微粒子を形成する工程（ｂ３）とを含んでいることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｂ）は、
前記溝内に前記絶縁膜を形成する工程（ｂ１）と、
前記絶縁膜に前記ＩＶ族半導体のイオンを注入する工程（ｂ２）と、
前記工程（ｂ２）の後に、前記絶縁膜に熱を加えることにより前記ＩＶ族半導体を結晶化させ、前記絶縁膜中に前記半導体微粒子を形成する工程（ｂ３）とを含んでいることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｂ）の後に、前記活性領域の上方に設けられたゲート電極と、前記活性領域における前記ゲート電極の両側方に位置する領域に形成された不純物拡散層とを有するＭＩＳトランジスタを形成する工程（ｃ）をさらに備えていることを特徴とする請求項１３〜１７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｂ）で形成される前記絶縁膜には、Ｐ型不純物及びＮ型不純物のうち少なくとも一方が導入されていることを特徴とする請求項１３〜１８のうちいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記半導体微粒子は、シリコン結晶、ゲルマニウム結晶、シリコンゲルマニウム結晶のうちから選ばれた１つの材料からなることを特徴とする請求項１３〜１９のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浅いトレンチ分離（ＳＴＩ）を有する電界効果型トランジスタにおいて、ＳＴＩ部からゲート電極下のチャネル領域へ加わるストレスを低減させるトランジスタの構造ならびにその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴って回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィー、エッチング等の超微細加工技術の進展だけでなく、個々のトランジスタの特性バラツキを低減させる技術の開発も重要な課題となっている。
【０００３】
トランジスタ特性を変動させる要因の一つとして、浅いトレンチ分離（ＳＴＩ）部からゲート電極下のチャネル領域へ加わるストレスが挙げられる。
【０００４】
図１５（ａ）〜（ｆ）は、従来のＳＴＩ形成フローを示す断面図である。従来の方法では、まず、図１５（ａ）に示すように、シリコン基板１５０１上に犠牲酸化膜１５０２、マスク窒化膜１５０３を順次堆積する。次に、図１５（ｂ）に示すように、マスク窒化膜１５０３上にレジスト１５０４を形成し、当該レジスト１５０４をパターニングする。続いて、図１５（ｃ）に示すように、レジスト１５０４をマスクとしてマスク窒化膜１５０３、犠牲酸化膜１５０２及びシリコン基板１５０１を所望の深さまでエッチングすることにより、トレンチ１５０５を形成する。次に、図１５（ｄ）に示すように、レジスト１５０４を除去した後、トレンチ１５０５の内壁部を酸素ガス雰囲気中１１００℃で熱処理する。これにより、トレンチ１５０５のコーナー部（上縁部）が丸められるのと同時に、トレンチ１５０５の内壁上に厚さが１０ｎｍの側壁酸化膜１５０６が形成される。続いて、トレンチ１５０５を埋め込む埋め込み酸化膜１５０７をマスク窒化膜１５０３上に堆積する。続いて、図１５（ｅ）に示すように、ケミカル・メカニカル・ポリッシング（ＣＭＰ）法を用いて埋め込み酸化膜１５０７を研磨した後、ＳＴＩの突き出し量を調整するために埋め込み酸化膜１５０７の上部をウェットエッチングで除去する。最後に、図１５（ｆ）に示すように、マスク窒化膜１５０３及び犠牲酸化膜１５０２を除去することにより、ＳＴＩ部が形成される。
【０００５】
図１６（ａ）は、ＭＯＳトランジスタ及びＳＴＩ部の断面構造を示す模式図である。また、表１は、各半導体材料の線膨張係数を示している。
【０００６】
【表１】
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【０００７】
表１に示すように、シリコンの線膨張係数はシリコン酸化膜の５倍程度大きいため、基板としてシリコン基板１６０１を用いた場合、プロセス中の熱処理等において最高温度で熱平衡状態になってから室温に戻るまでの間に、ＳＴＩ部の埋め込み酸化膜１６０６からゲート電極１６０２（ゲート絶縁膜１６０４）下に位置するシリコン基板１６０１におけるチャネル領域に圧縮応力が加わる。
【０００８】
図１６（ｂ）は、ゲート電極の寸法を固定した場合のＭＯＳトランジスタの駆動力変化量とフィンガー長１６０５との関係を概略的に示す図である。なお、本明細書中で「フィンガー長」とは、ゲート長方向における、ゲート電極の端部からＳＴＩの端部までの距離のことを指すものとする。図１６（ｂ）から分かるように、フィンガー長１６０５の減少に伴い、Ｐチャネル型トランジスタの駆動力は増加し、Ｎチャネル型トランジスタの駆動力は低下する。チャネル領域に加わるストレスにより、トランジスタにおけるキャリア移動度が変化することは知られている。すなわち、チャネル領域に圧縮応力が働くとＰチャネル型トランジスタの移動度が増大し、Ｎチャネル型トランジスタの移動度が低下する。一方、引っ張り応力が働くと、Ｐチャネル型ＭＯＳトランジスタの移動度は低下し、Ｎチャネル型ＭＯＳトランジスタの移動度は増大する。非特許文献１で報告されているデータによると、フィンガー長が１．２μｍから０．２μｍまで減少すると、Ｐチャネル型ＭＯＳトランジスタの駆動力は２３％増加し、Ｎチャネル型ＭＯＳトランジスタの駆動力は９％程度減少する。
【０００９】
ストレスによる駆動力の変化は、ゲート長にも依存する。図１６（ｃ）は、フィンガー長を固定した場合のＭＯＳトランジスタの駆動力変化とゲート長との関係を概略的に示す図である。同図に示すように、特定のフィンガー長を持つトランジスタでは、駆動力の変化が最大となるゲート寸法を有する。非特許文献１で報告されているデータによると、フィンガー長が０．２μｍの場合、ゲート長が２４０ｎｍのところで駆動力変化の最大値を持ち、ゲート長の縮小に伴い駆動力変化は減少する。
【００１０】
ＳＴＩ部からチャネル領域に加わるストレスを低減させる試みとして、特許文献１では、シリコン基板と埋め込み酸化膜との境界領域にシリコン酸窒化膜で形成された緩衝層を形成することが提案されている。また、特許文献２では、埋め込み絶縁膜の熱膨張係数をシリコン基板と同一にする事が提案されている。この特許文献２では、トレンチ埋め込み絶縁膜として、Ａｌ2Ｏ3（２５％）−ＳｉＯ2（７５％）の混合物、ならびに、ＺｒＯ2（３０％）−ＳｉＯ2（７０％）の混合物が提案されている。
【非特許文献１】V. Chan et al（V.チャンら）., IEDM Tech. Dig. pp.77-80 (2003).
【特許文献１】特表２００４−５３０３０４号公報
【特許文献２】米国特許第６６５３２００号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、これまでに報告されている手法では、埋め込み絶縁膜中に窒素（Ｎ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）等の元素が含まれるため、ストレス以外の要因でトランジスタ特性が変動するという不具合が発生することがあった。例えば、特許文献１に示されているように、Ｎを埋め込み絶縁膜中に取り込ませた場合、トランジスタ形成過程における熱処理によってＮ原子が絶縁膜中を拡散する。Ｎ原子がシリコン基板中に取り込まれると、正の固定電荷を発生し、ＳＴＩエッジ部に形成される寄生トランジスタの特性を変動させる。特に、Ｐチャネル型ＭＯＳトランジスタの場合、不純物拡散領域の端部に形成される寄生トランジスタの閾値が大きく低減し、ハンプと呼ばれる現象が生じる。この不具合に対し、埋め込み絶縁膜中のＮ濃度を低減させると、寄生トランジスタの特性変動は緩和されるが、本来の目的であるストレス緩和効果も低減する。Ａｌ、Ｚｒの場合もＮと同様にシリコン中に取り込まれると固定電荷を発生し、寄生トランジスタの特性を変動させる。
【００１２】
本発明の目的は、トランジスタ特性の変動を抑えつつ、ＳＴＩ部からチャネル領域へ印加されるストレスを低減させることが可能な半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記従来の課題を解決するために、本発明の半導体装置は、半導体基板上に形成された第１の素子分離領域を有する半導体装置において、前記第１の素子分離領域は、前記半導体基板からなる第１の活性領域を囲む第１の溝と、前記第１の溝内に埋め込まれた第１の絶縁膜とを有し、前記第１の絶縁膜は、ＩＶ族半導体からなる半導体微粒子を含有している。
【００１４】
ＩＶ族半導体の線膨張係数はシリコン酸化膜などからなる第１の絶縁膜よりも大きいため、上記の構成により、熱処理後に半導体基板の活性領域が受けるストレスが低減される。このため、活性領域上に形成されるトランジスタ等の特性を均一化し、動作を安定化させることができる。また、半導体基板に拡散してもＩＶ族半導体は固定電荷を発生させないので、トランジスタ等の動作信頼性をより向上させることができる。
【００１５】
半導体微粒子を構成する材料の例としては、シリコン結晶、ゲルマニウム結晶、シリコンゲルマニウム結晶などが挙げられる。
【００１６】
なお、第１の活性領域上に形成されたＮチャネル型ＭＩＳトランジスタと、第２の活性領域上に形成されたＰチャネル型ＭＩＳトランジスタとを設けてもよい。
【００１７】
本発明の半導体装置の製造方法は、前記工程（ｂ）で形成される前記絶縁膜は、前記半導体微粒子を含有し、前記溝の内壁を覆う下層絶縁膜と、前記下層絶縁膜の上に設けられ、前記溝を埋める上層絶縁膜とを有しており、前記工程（ｂ１）は、前記半導体基板の上に前記ＩＶ族半導体を含む前記下層絶縁膜形成用膜を形成する工程（ｂ１Ａ）と、前記下層絶縁膜形成用膜の上に少なくとも前記溝内を埋める上層絶縁膜形成用膜を形成する工程（ｂ１Ｂ）とを含んでおり、前記工程（ｂ２）では、前記下層絶縁膜形成用膜中に前記半導体微粒子が形成され、前記工程（ｂ３）では、前記下層絶縁膜形成用膜および前記上層絶縁膜形成用膜の一部を除去することにより、前記溝内に前記下層絶縁膜及び前記上層絶縁膜を形成する。
【００１８】
半導体微粒子の材料となる半導体は絶縁膜の形成時に導入されていてもよいし、埋め込み絶縁膜の形成後にイオン注入によって導入されてもよい。イオン注入の場合には、任意の領域に半導体のイオンを注入することができる。
【００１９】
また、ボロンなどのＰ型不純物またはリンなどのＮ型不純物が埋め込み絶縁膜に導入されることにより埋め込み絶縁膜の流動性が大きくなるので、半導体微粒子を形成するための処理温度を低くすることができる。
【発明の効果】
【００２０】
本発明によれば、固定電荷の発生を防ぎつつ、ＳＴＩ部からチャネル領域へ加わるストレスを低減させることができる。その結果、トランジスタ特性のバラツキを低減させることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のＳＴＩ部（素子分離領域）を示す断面図である。本実施形態の半導体装置は、活性領域と活性領域を囲む素子分離領域とが形成されたシリコン基板（半導体基板）１０１と、シリコン基板１０１の活性領域上に設けられたＭＩＳトランジスタなどのトランジスタ（図示せず）とを備えている。シリコン基板１０１の素子分離領域には内壁部が側壁酸化膜１０２で覆われた幅が約０．１μｍ、深さ約０．２μｍの溝が形成されている。この溝の内部には、シリコン酸化物からなる素子分離用絶縁膜１０３が埋め込まれており、素子分離用絶縁膜１０３中には直径５ｎｍ程度のシリコンナノ結晶（半導体微粒子）１０５が埋め込まれている。
【００２３】
本実施形態では、素子分離用絶縁膜１０３中のシリコンナノ結晶１０５の体積充填率は３０％であり、シリコンナノ結晶１０５同士の間隔は約２．０ｎｍとなっている。シリコンナノ結晶１０５同士が間隔を空けて形成されているのは、絶縁性を確保するためである。なお、本実施形態の半導体装置では、シリコンナノ結晶１０５が素子分離用絶縁膜１０３全体にほぼ均一に分布している。
【００２４】
表１から分かるように、Ｓｉの線膨張係数はＳｉＯ2より５倍程度も大きい。そのため、上述のように素子分離用絶縁膜１０３内にシリコンナノ結晶１０５を設けることで、熱処理後にＳＴＩ部がシリコン基板１０１に加わるストレスを低減することができる。従って、本実施形態の半導体装置では、ＳＴＩ部からトランジスタのチャネル領域に加わるストレスを従来の半導体装置よりも低減することが可能になっている。
【００２５】
例えば、本実施形態の半導体装置のようにシリコンナノ結晶１０５の体積充填率が３０％である場合、溝に埋め込まれたシリコンナノ結晶１０５を内包した素子分離用絶縁膜１０３全体の線膨張係数が１．１×１０-6／℃となる。この値は、シリコンナノ結晶１０５を設けない場合の線膨張係数５．０×１０-7／℃に比べて倍程度大きい。このように、ＳＴＩ部からトランジスタのチャネル領域に加わるストレスが大幅に低減される。そのため、本実施形態の半導体装置では、ＳＴＩ部からのストレスに起因するトランジスタの特性変動を抑えることができる。よって、本実施形態の半導体装置では、微細化が進んでフィンガー長が短くなった場合でもトランジスタの特性変動を十分に小さくすることができる。
【００２６】
また、上述のＳＴＩ部の構造により、シリコンナノ結晶１０５の体積充填率を変更することで、ＳＴＩ部からチャネルに加わるストレスを適宜調節することが可能になっている。すなわち、例えばシリコンナノ結晶１０５の直径を大きくすれば、シリコンナノ結晶１０５同士の間隔を１．５ｎｍ以上に保ったままシリコンナノ結晶１０５の体積充填率を大きくすることができる。例えば、シリコンナノ結晶１０５の直径を１０ｎｍにすればシリコンナノ結晶１０５同士の間隔を２ｎｍに設定してもシリコンナノ結晶１０５の体積充填率は約５７％となる。この場合、ＳＴＩ部における絶縁性を確保したままトランジスタのチャネル領域に加わるストレスをさらに低減することが可能となる。
【００２７】
また、本実施形態の半導体装置では、基板材料と同族の元素からなるナノ結晶を用いたことで素子分離用絶縁膜１０３内にＮやＡｌ、Ｚｒなど固定電荷を発生させる物質を添加する必要がなくなったので、固定電荷に起因するトランジスタ特性の変動も生じない。
【００２８】
なお、本実施形態では、シリコンナノ結晶１０５の体積充填率を３０％としたが、この値に限定されるものではなく、上述のようにストレス調整量に応じて体積充填率を増減させてもよい。この際に、シリコンナノ結晶１０５の体積充填率を増加させればトランジスタのチャネル領域に加わるストレスを低減できるが、シリコンナノ結晶１０５同士の間隔の下限は、絶縁性を確保するために１．５ｎｍ以上程度に設定することが望ましい。シリコンナノ結晶１０５同士の間隔さえ確保していれば、シリコンナノ結晶１０５の直径は特に上述の値に限定されない。
【００２９】
−本実施形態の変形例−
図１に示す本実施形態の半導体装置において、シリコンナノ結晶１０５に代えて直径５ｎｍのゲルマニウムナノ結晶、または直径５ｎｍのシリコンゲルマニウムナノ結晶などのシリコンと同族元素からなるナノ結晶を素子分離用絶縁膜１０３内に設けてもよい。この場合も、ゲルマニウムナノ結晶、またはシリコンゲルマニウムナノ結晶の素子分離用絶縁膜１０３内での体積充填率は３０％となる。
【００３０】
このように、シリコンナノ結晶１０５を構成する材料をゲルマニウムあるいはシリコンゲルマニウム混晶としても固定電荷に起因するトランジスタ特性の変動を生じることなくＳＴＩ部からチャネル領域へのストレスを低減することができる。
【００３１】
ゲルマニウムナノ結晶の体積充填率が３０％の場合、素子分離用絶縁膜全体の線膨張係数が２．１×１０-6／℃となる。この値は、シリコン酸化膜のみの場合の線膨張係数（５．０×１０-7／℃）に比べ約４倍も大きく、第１の実施形態の半導体装置に比べてよりシリコン基板の線膨張係数（２．６×１０-6／℃）に近くなっている。シリコンより線膨張係数の大きなゲルマニウムをナノ結晶の材料として用いることで、シリコンナノ結晶を設ける場合に比べて体積充填率を低くしてもシリコンナノ結晶を設ける場合と同等のストレス緩和効果を得ることができる。
【００３２】
一方、Ｓｉ：Ｇｅの組成比が１：１のシリコンゲルマニウムナノ結晶の体積充填率が３０％の場合、素子分離用絶縁膜全体の線膨張係数が１．６×１０-6／℃となる。この値は、シリコン酸化膜のみの場合の線膨張係数（５．０×１０-7／℃）に比べ約３倍も大きく、第１の実施形態の半導体装置に比べてよりシリコン基板の線膨張係数（２．６×１０-6／℃）に近くなっている。シリコンより線膨張係数の大きなシリコンゲルマニウムをナノ結晶の材料として用いることで、シリコンナノ結晶を設ける場合に比べて体積充填率を低くしてもシリコンナノ結晶を設ける場合と同等のストレス低減効果を得ることができる。さらに、シリコンゲルマニウムは全率固溶型の混晶であるので、任意に組成を変化させることが可能である。従って、組成の変更によってもストレス緩和量を調節することが可能となり、ストレス緩和量の制御がより容易になる。
【００３３】
また、ゲルマニウム結晶、シリコンゲルマニウム結晶はいずれもシリコンと同じＩＶ族元素からなるので、固定電荷を生じることはない。
【００３４】
なお、ゲルマニウムナノ結晶やシリコンゲルマニウム結晶を用いる場合でもナノ結晶の直径は５ｎｍに限られない。
【００３５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置のＳＴＩ部を示す断面図である。
【００３６】
第１の実施形態の半導体装置ではシリコンナノ結晶１０５（図１参照）が素子分離用絶縁膜１０３の全体に均一に分散しているのに対し、本実施形態の半導体装置では、溝内において側壁酸化膜２０２を覆う厚さ２０ｎｍ程度のシリコン酸化物からなるライナー層（第１の絶縁膜）２０３の内部にのみシリコンナノ結晶２０６が形成されている。各シリコンナノ結晶２０６同士の間隔の下限は１．５ｎｍ以上程度に設定されている。また、ライナー層２０３上に形成されたシリコン酸化物からなる素子分離用絶縁膜（第２の絶縁膜）２０４は、シリコン基板２０１に形成された溝を埋めている。なお、ＳＴＩ部に形成された溝の幅は例えば０．１μｍ程度であり、素子分離用絶縁膜２０４の幅は約０．０４μｍである。素子分離用絶縁膜２０４の幅は、例えばライナー層２０３の厚さの２倍程度である。シリコンナノ結晶２０６の直径は例えば５ｎｍであり、この場合、ライナー層２０３におけるシリコンナノ結晶２０６の体積充填率は約３０％となる。
【００３７】
本実施形態の半導体装置では、ライナー層２０３中に形成されたシリコンナノ結晶２０６によってＳＴＩ部からトランジスタのチャネル領域に加わるストレスを従来の半導体装置よりも低減させることが可能になっている。
【００３８】
例えば、本実施形態の半導体装置のようにシリコンナノ結晶の体積充填率が３０％で、埋め込み酸化膜全体（ライナー層２０３と素子分離用絶縁膜２０４を合わせたもの）に占めるライナー層の体積率が５０％の場合、溝に埋め込まれた埋め込み酸化膜全体の線膨張係数が８．１×１０-7／℃となる。この値は、シリコンナノ結晶を設けない場合の線膨張係数５．０×１０-7／℃に比べて大きくなっている。
【００３９】
また、本実施形態の半導体装置では、ライナー層２０３中のシリコンナノ結晶２０６の体積充填率を変えたり、ライナー層２０３の膜厚を変えたりすることにより、素子分離領域からトランジスタのチャネル領域に加わるストレスを制御することができる。
【００４０】
また、本実施形態の半導体装置では、基板材料と同族の元素からなるナノ結晶を用いたことで、素子分離用絶縁膜２０４およびライナー層２０３にＮやＡｌ、Ｚｒなど固定電荷を発生させる物質を添加する必要がなくなるので、固定電荷に起因するトランジスタ特性の変動も生じない。
【００４１】
さらに、埋め込み酸化膜全体での誘電率増加を抑えることができるので、ＳＴＩ部における分離耐圧の劣化を抑制することができる。従って、シリコンナノ結晶２０６が設けられたライナー層２０３の埋め込み酸化膜全体に占める割合を制御することで、ストレス緩和量と分離耐圧の最適化を図ることができる。
【００４２】
なお、本実施形態では、シリコンナノ結晶２０６のライナー層２０３内における体積充填率を３０％としたが、この値に限定されるものではなく、上述のように所望のストレス調整量に応じて体積充填率を増減させてもよい。この際に、シリコンナノ結晶２０６の体積充填率を増加させればトランジスタのチャネル領域に加わるストレスを低減できるが、シリコンナノ結晶２０６同士の間隔の下限は、絶縁性を確保するために１．５ｎｍ以上に設定することが望ましい。シリコンナノ結晶２０６同士の間隔さえ確保していれば、シリコンナノ結晶２０６の直径は特に上述の値に限定されない。
【００４３】
また、本実施形態の半導体装置ではライナー層２０３内にシリコンナノ結晶２０６を形成させたが、これに代えてゲルマニウムやシリコンゲルマニウムからなる半導体ナノ結晶を用いてもよい。
【００４４】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置を示す断面図である。同図に示すように、本実施形態の半導体装置は、基板面に平行な方向にキャリアが流れる横型トランジスタと、素子分離領域内に形成された素子分離用絶縁膜とを備えている。図３では、横型トランジスタとしてＭＯＳ（ＭＩＳ）トランジスタを設けた例を示している。
【００４５】
すなわち、本実施形態の半導体装置は、活性領域と活性領域を囲む素子分離領域とが形成されたシリコン基板３０１と、シリコン基板３０１の活性領域上に設けられたＭＯＳトランジスタなどのトランジスタ（図示せず）とを備えている。
【００４６】
ＭＯＳトランジスタは、シリコン基板３０１上に設けられたシリコン酸化膜などからなるゲート絶縁膜３１１と、ゲート絶縁膜３１１上に設けられたゲート電極３１２と、シリコン基板３０１のうちゲート電極３１２の両側方に位置する領域に設けられ、高濃度の不純物を含む不純物拡散領域３１４と、ゲート電極３１２の側面上に設けられたサイドウォール３１３とを有している。ＭＯＳトランジスタはｎチャネル型であってもｐチャネル型であってもよい。このＭＯＳトランジスタにおいては、シリコン基板３０１のうちゲート電極３１２の下方であり、且つ２つの不純物拡散領域３１４の間に位置する領域にキャリアが走行するチャネル領域が形成される。不純物拡散領域３１４はシリコン基板３０１の上面からの深さが例えば約０．１μｍ以内の領域に設けられている。
【００４７】
一方、素子分離領域には内壁が側壁酸化膜３０２で覆われた幅が約０．１μｍ、深さ約０．２μｍの溝が形成されている。この溝の内部には、シリコン酸化物からなる素子分離用絶縁膜３０３が埋め込まれており、素子分離用絶縁膜３０３中には直径５ｎｍ程度のシリコンナノ結晶３０５が埋め込まれている。ここで、本実施形態の半導体装置においては、基板側面から見て、シリコンナノ結晶３０５が形成されている領域の深さが不純物拡散領域３１４の最も深い部分の深さよりも浅くなっている。特に、ここで示す例では、基板面に対して垂直な断面で見た場合、ＭＯＳトランジスタのチャネル領域とシリコンナノ結晶３０５が形成されている領域とは高さ位置（あるいは基板上面からの深さ位置）がほぼ等しくなっている。
【００４８】
なお、素子分離用絶縁膜３０３中のシリコンナノ結晶３０５の体積充填率は３０％であり、シリコンナノ結晶３０５同士の間隔は約２．０ｎｍとなっている。
【００４９】
上記構造では、シリコンナノ結晶が形成されている領域から横方向のストレスが緩和される。ＭＯＳトランジスタのチャネル領域は、ＭＯＳトランジスタのうちでストレスの影響を最も受ける部分である。そのため、シリコンナノ結晶３０５が形成されている領域の高さをシリコン基板３０１内に形成されるチャネル領域の高さと同じにすることにより、ストレス緩和に伴うＭＯＳトランジスタの特性の安定化を効率的に行うことが可能となる。また、素子分離用絶縁膜３０３内にシリコンナノ結晶３０５が形成されない領域が設けられていることにより、素子分離領域内での誘電率の増加を抑制することが可能となり、素子分離耐圧の劣化を抑制することができる。
【００５０】
このように、トレンチに埋め込まれた素子分離用絶縁膜３０３内に基板材料と同族の元素であるシリコンナノ結晶を設けることにより固定電荷に起因するトランジスタ特性の変動を防止しつつ、ストレスに起因するトランジスタ特性の変動をも抑制することが可能となる。また、シリコンナノ結晶の存在する領域とチャネル領域とを同一高さの位置に形成することにより、ストレスの緩和による効果を効率的に発揮させることが可能となる。
【００５１】
本実施形態の半導体装置においては、基板側方から見た場合に、ＭＯＳトランジスタのチャネル領域とシリコンナノ結晶３０５が形成されている領域とは高さ位置（あるいは基板上面からの深さ位置）がほぼ等しくなっているが、少なくともシリコンナノ結晶３０５が形成されている領域の一部がチャネル領域と同じ高さにあればストレス緩和による上述の効果は発揮される。
【００５２】
なお、本実施形態では、シリコンナノ結晶３０５の体積充填率を３０％としたが、この値に限定されるものではなく、上述のようにストレス調整量に応じて体積充填率を増減させてもよい。この際に、シリコンナノ結晶３０５の体積充填率を増加させればトランジスタのチャネル領域に加わるストレスを低減できるが、シリコンナノ結晶３０５同士の間隔の下限は、絶縁性を確保するために１．５ｎｍ以上に設定することが望ましい。これは、これ以後の実施形態における半導体ナノ結晶についても同様である。
【００５３】
また、本実施形態の半導体装置では、半導体ナノ結晶としてシリコン結晶が用いられたが、これに限定されるものではなく、ゲルマニウム結晶やシリコンゲルマニウム混晶などのＩＶ族半導体結晶およびＩＶ半導体同士の混晶が用いられていてもよい。これ以後の実施形態における半導体ナノ結晶についても同様である。
【００５４】
（第４の実施形態）
図４（ａ）、（ｂ）は、それぞれ本発明の第４の実施形態に係る半導体装置のＳＴＩ部を示す断面図であり、（ｃ）は、本実施形態の半導体装置において、ＭＯＳトランジスタの駆動力変化量とフィンガー長との関係を概略的に示す図である。図４（ａ）ではＮチャネル型ＭＯＳトランジスタが形成されるＮＭＯＳ（ＮＭＩＳ）形成領域を囲む素子分離領域を示しており、図４（ｂ）ではＰチャネル型ＭＯＳトランジスタが形成されるＰＭＯＳ（ＰＭＩＳ）形成領域を囲む素子分離領域を示している。また、図４（ｃ）において、ΔＩｄｓはフィンガー長を無限大としたときのＭＯＳトランジスタにおけるドレイン電流に対するＭＯＳトランジスタのドレイン電流の変化量を示している。ΔＩｄｓが０以上の領域において、実線はＰＭＯＳ形成領域を囲む素子分離領域に第１の実施形態で説明した構造を適用した場合のＰチャネル型ＭＯＳトランジスタの特性を示し、点線は素子分離領域にシリコンなどからなる半導体ナノ結晶を形成しない場合のＰチャネル型ＭＯＳトランジスタの特性を示している。また、ΔＩｄｓが０以下の領域において、実線はＮＭＯＳ形成領域を囲む素子分離領域に第１の実施形態で説明した構造を適用した場合のＮチャネル型ＭＯＳトランジスタの特性を示し、点線は素子分離領域に半導体ナノ結晶を形成しない場合のＮチャネル型ＭＯＳトランジスタの特性を示している。
【００５５】
本実施形態の半導体装置は、活性領域と活性領域を囲む素子分離領域とが形成されたシリコン基板４０１と、シリコン基板の活性領域上に設けられたＮチャネル型ＭＯＳトランジスタ（図示せず）と、もう１つの活性領域上に設けられたＰチャネル型ＭＯＳトランジスタ（図示せず）とを備えている。
【００５６】
本実施形態の半導体装置の特徴は、ＮＭＯＳ形成領域を囲む素子分離領域またはＰＭＯＳ形成領域を囲む素子分離領域のいずれか一方に、内部にシリコンナノ結晶などの半導体ナノ粒子を形成させた素子分離用絶縁膜を設けることにある。
【００５７】
図４（ａ）に示す素子分離領域では、シリコン基板４０１に形成された溝の内壁を覆う側壁酸化膜４０２と、溝を埋める素子分離用絶縁膜４０３と、素子分離用絶縁膜４０３内に埋め込まれた直径５ｎｍ程度の半導体ナノ結晶４１０とが形成されている。素子分離用絶縁膜４０３中の半導体ナノ結晶４１０の体積充填率は３０％であり、半導体ナノ結晶４１０同士の間隔は約２．０ｎｍとなっている。なお、この場合、ＰＭＯＳ形成領域を囲む素子分離領域内には半導体ナノ結晶を設けない。
【００５８】
この構成によれば、Ｎチャネル型ＭＯＳトランジスタのみ素子分離領域からチャネルに加わるストレスを低減することができる。図４（ｃ）に示す特性図から分かるように、Ｎチャネル型ＭＯＳトランジスタはそのチャネル領域に圧縮ストレスを受けると駆動力が低下する。そのため、上記構造をとることにより、熱処理後、Ｎチャネル型ＭＯＳトランジスタのチャネル領域に加わる圧縮ストレスを低減することができ、フィンガー長が短い領域においてＮチャネル型ＭＯＳトランジスタの駆動力を改善させることができる。また、Ｎチャネル型ＭＯＳトランジスタの電気的特性を安定化することが可能になる。
【００５９】
一方、図４（ｂ）に示すように、ＰＭＯＳ形成領域を囲む素子分離領域にのみ半導体ナノ結晶を形成してもよい。この場合の半導体装置においては、シリコン基板４０１に形成された溝の内壁を覆う側壁酸化膜４０５と、溝を埋める素子分離用絶縁膜４０６と、素子分離用絶縁膜４０６内に埋め込まれた直径５ｎｍ程度の半導体ナノ結晶４１２とが形成されている。
【００６０】
図４（ｃ）から分かるように、フィンガー長が短くなるとＰチャネルＭＯＳトランジスタの駆動力は大きくなる。そのため、上記構造をとることにより、熱処理後、Ｐチャネル型ＭＯＳトランジスタのチャネル領域に加わる圧縮ストレスを低減することにより、Ｐチャネル型ＭＯＳトランジスタの駆動力を安定化させることができる。その結果、回路の設計段階においてトランジスタ特性のシミュレーション精度を向上させることができるので、従来に比べて回路設計を容易にすることができるようになる。
【００６１】
（第５の実施形態）
図５（ａ）は、本発明の第５の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、本実施形態の半導体装置において、ＭＯＳトランジスタの駆動力変化量とフィンガー長との関係を概略的に示す図である。また、図６は、一般的な半導体装置において、ゲート電極を固定した場合のＭＯＳトランジスタの駆動力変化量とフィンガー長との関係の実測値を示す図である。本データは、非特許文献１に記載されたものであり、ゲート長が４５ｎｍである場合のものである。図５（ｂ）において、実線は本実施形態の半導体装置におけるＭＯＳトランジスタの特性を示し、破線は従来の半導体装置におけるＭＯＳトランジスタの特性を示す。
【００６２】
図５（ａ）に示すように、本実施形態の半導体装置は、シリコン基板上に形成されたＭＯＳトランジスタのうち、フィンガー長が所定の長さ以下のＭＯＳトランジスタを囲む素子分離領域内にのみ半導体ナノ結晶を形成させたものである。具体的には、後に示す実験結果より、シリコン基板７０１上に設けられたＭＯＳトランジスタのうち、フィンガー長が０．３μｍ以下のＮチャネル型ＭＯＳトランジスタを囲む素子分離領域と、フィンガー長が０．４μｍ以下のＰチャネル型ＭＯＳトランジスタを囲む素子分離領域とにおいて、それぞれ図５（ａ）の右側に示すような半導体ナノ結晶５１０を素子分離用絶縁膜５０６内に形成することとしている。なお、フィンガー長が０．３μｍを超えるＮチャネル型ＭＯＳトランジスタを囲む素子分離領域やフィンガー長が０．４μｍを超えるＰチャネル型ＭＯＳトランジスタを囲む素子分離領域では、図５（ａ）の左側に示すように、半導体ナノ結晶が素子分離用絶縁膜５０３内に形成されない。なお、側壁酸化膜５０２、５０５が設けられていなくても効果には特に影響がない。
【００６３】
次に、素子分離領域からのストレスを緩和させるか否かのフィンガー長の判断基準を上述のように設定した理由について説明する。
【００６４】
図６に示すように、一般的なＮチャネル型ＭＯＳトランジスタでは、フィンガー長が０．３μｍ以下になるとドレイン電流が急激に低下する。Ｐチャネル型ＭＯＳトランジスタでは、フィンガー長が０．４μｍ以下になるとドレイン電流の変化量が急に大きくなり、駆動力の安定性が低下する。また、ゲート幅やゲート長を変えたＭＯＳトランジスタにおいてもこれとほぼ同様の傾向が見られた。
【００６５】
従って、フィンガー長が０．３μｍ以下のＮチャネル型ＭＯＳトランジスタの周囲、およびフィンガー長が０．４μｍ以下のＰチャネル型ＭＯＳトランジスタの周囲に半導体ナノ結晶５１０が内部に形成された素子分離用絶縁膜５０６を形成することにより、図５（ｂ）の実線で示すように、フィンガー長によるＭＯＳトランジスタのドレイン電流のばらつきを低減し、ＭＯＳトランジスタの電気的特性を安定化させることができる。
【００６６】
なお、素子分離用絶縁膜５０６中の半導体ナノ結晶５１０の体積充填率は３０％であり、半導体ナノ結晶５１０同士の間隔は１．５ｎｍ〜２．０ｎｍとなっている。
【００６７】
上記構造によっても、特定のフィンガー長を持つ領域のみ、素子分離領域からのストレスに起因するトランジスタ特性の変動を低減させることができる。
【００６８】
なお、本実施形態では、半導体ナノ結晶５１０の体積充填率をそれぞれ３０％としたが、この値に限定されるものではない。この際に、半導体ナノ結晶５１０の体積充填率を増加させればトランジスタのチャネル領域に加わるストレスを低減できるが、半導体ナノ結晶５１０同士の間隔の下限は、絶縁性を確保するためにそれぞれ１．５ｎｍ以上設定することが望ましい。
【００６９】
（第６の実施形態）
図５（ｃ）は、本発明の第６の実施形態に係る半導体装置において、ＭＯＳトランジスタの駆動力変化量とゲート長との関係を概略的に示す図である。同図において、実線は本実施形態の半導体装置におけるＭＯＳトランジスタの特性を示し、破線は従来の半導体装置におけるＭＯＳトランジスタの特性を示す。
【００７０】
本実施形態の半導体装置はシリコン基板の活性領域上に設けられた複数のＭＯＳトランジスタと、活性領域を囲む素子分離領域に設けられ、溝に埋め込まれた素子分離用絶縁膜とを備えている。そして、特定範囲のゲート長を有するＭＯＳトランジスタを囲む素子分離領域内に形成された素子分離用絶縁膜内にのみ、シリコン結晶などからなる直径５ｎｍ程度の半導体ナノ結晶が埋め込まれている。
【００７１】
図５（ｃ）に示す点線から分かるように、一般的なＰチャネル型ＭＯＳトランジスタではゲート長がある値のときに最もドレイン電流が大きくなり、当該値から離れる程ドレイン電流の変化量ΔＩｄｓは小さくなる。また、一般的なＮチャネル型ＭＯＳトランジスタではゲート電極がある値のときに最もドレイン電流が小さく（ドレイン電流の変化量ΔＩｄｓの絶対値は大きく）なり、当該値から離れる程ドレイン電流の変化量は０に近づく。
【００７２】
本実施形態の半導体装置では、ドレイン電流の変化量の絶対値が最大となる値を含む所定の範囲のゲート長のゲート電極を有するＭＯＳトランジスタの周囲に、半導体ナノ結晶が埋め込まれた素子分離用絶縁膜が設けられている。そのため、所定の範囲のゲート長のゲート電極を有するＭＯＳトランジスタのチャネル領域に素子分離領域から加わるストレスが低減される。その結果、図５（ｃ）に示す実線から分かるように、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの両方で、ドレイン電流のばらつきが低減され、電気的特性が安定化されるとともに電気的特性が均一化される。
【００７３】
なお、本実施形態では、体積充填率が３０％で、直径５ｎｍのシリコンナノ結晶を用いたが、この値に限定されるものではない。また、半導体ナノ結晶としてシリコンナノ結晶を用いたが、これに限定されるものではなく、ゲルマニウムナノ結晶、シリコンゲルマニウムナノ結晶が用いられてもよい。
【００７４】
（第７の実施形態）
図７は、本発明の第７の実施形態に係る半導体装置のＳＴＩ部を示す断面図である。本実施形態の半導体装置は、ｎ型またはｐ型の導電型を有する不純物を含む素子分離用絶縁膜と、素子分離用絶縁膜内に埋め込まれた例えばシリコン結晶からなる半導体ナノ結晶とを備えている。
【００７５】
図７に示すように、本実施形態の半導体装置は、活性領域が形成されたシリコン基板７０１と、シリコン基板７０１の活性領域上に設けられたＭＯＳトランジスタ（図示せず）と、活性領域を囲む素子分離領域に設けられ、シリコン基板７０１に形成された溝の内壁を覆う側壁酸化膜７０２と、当該溝に埋め込まれ、ホウ素（ボロン；Ｂ）が添加されたシリコン酸化膜からなる素子分離用絶縁膜７０３と、素子分離用絶縁膜７０３内に埋め込まれたシリコン結晶などからなる半導体ナノ結晶７０５とを備えている。半導体ナノ結晶７０５の直径は約５ｎｍであり、各半導体ナノ結晶７０５間の間隔は約２．０ｎｍである。半導体ナノ結晶７０５の素子分離用絶縁膜７０３内での体積充填率は例えば３０％である。
【００７６】
なお、素子分離用絶縁膜７０３へのボロンの導入はイオン注入によって行ってもよいし、ＣＶＤ法によって酸化膜の形成と同時に行ってもよい。これについては後の実施形態で説明する。
【００７７】
本実施形態の半導体装置では、素子分離用絶縁膜７０３中にボロンが添加されていることによって素子分離用絶縁膜７０３の粘度が低下している。そのため、ボロンが添加されない場合に比べて低温でシリコン結晶からなる半導体ナノ結晶７０５を形成させることが可能となる。従って、半導体ナノ結晶７０５を形成する際に素子分離領域からＭＯＳトランジスタのチャネル領域に加わるストレスを低減することができる。また、これまでの実施形態の半導体装置と同様に半導体ナノ結晶７０５を形成させることによってもＭＯＳトランジスタのチャネル領域に加わるストレスが低減されているので、本実施形態の半導体装置では、ＭＯＳトランジスタの特性が非常に安定化されている。
【００７８】
さらに、素子分離用絶縁膜７０３中のボロンをトランジスタ形成時の熱処理により、シリコン基板７０１に供給させることが可能となる。特に、ＮＭＯＳ形成領域を囲む素子分離用絶縁膜にボロンを導入することにより、活性領域と素子分離領域との接合部のうちゲート電極（図示せず）の直下領域に形成される寄生トランジスタの閾値が上昇するため、この寄生トランジスタに起因するＮチャネル型ＭＯＳトランジスタの特性変動を抑制することができる。
【００７９】
−本実施形態の第１の変形例−
第７の実施形態に係る半導体装置の第１の変形例では、図７に示す素子分離用絶縁膜７０３にボロンではなくリンが導入されている。本変形例に係る半導体装置において、その他の構成は本実施形態の半導体装置と同様である。
【００８０】
本変形例に係る半導体装置では、リンが導入されていることにより素子分離用絶縁膜７０３の粘度が低下しており、リンが導入されない場合に比べて低温で半導体ナノ結晶７０５を形成することが可能となる。従って、半導体ナノ結晶７０５を形成する際に素子分離領域からＭＯＳトランジスタのチャネル領域に加わるストレスを低減することができる。
【００８１】
特に、ＰＭＯＳ形成領域を囲む素子分離用絶縁膜にリンを導入することにより、活性領域と素子分離領域との接合部のうちゲート電極の直下領域に形成される寄生トランジスタの閾値が上昇するため、寄生トランジスタに起因するＰチャネル型ＭＯＳトランジスタの特性変動を抑制することができる。
【００８２】
−本実施形態の第２の変形例−
第７の実施形態に係る半導体装置の第２の変形例では、図７に示す素子分離用絶縁膜７０３にボロンだけでなくリンも導入されている。本変形例の半導体装置では、素子分離用絶縁膜７０３中にボロンとリンとが存在することにより素子分離用絶縁膜７０３の粘度が低下し、ボロンおよびリンが存在しない場合に比べ低温でシリコンナノ結晶を形成させることが可能になる。また、素子分離領域からＭＯＳトランジスタのチャネル領域に加えられるストレスを低減できるだけでなく、トランジスタを形成する際の熱処理によって素子分離用絶縁膜７０３に含まれるリンおよびボロンをシリコン基板７０１に供給させることが可能となる。この際に、ボロンとリンとの比率（原子数の比率）を制御することにより、活性領域と素子分離領域との接合部のうちゲート電極の直下領域に形成される寄生トランジスタの閾値を制御することができる。Ｎチャネル型ＭＯＳトランジスタにおける寄生トランジスタの影響を低減させるためには素子分離用絶縁膜中のボロンの比率を向上させればよく、また、Ｐチャネル型ＭＯＳトランジスタにおいて寄生トランジスタの影響を低減させるためには、素子分離用絶縁膜中のリン比率を向上させればよい。また、寄生トランジスタに影響を与えたくない場合は、リンとボロンの比率を同一にすればよい。
【００８３】
−本実施形態の第３の変形例−
図８（ａ）は、第７の実施形態に係る半導体装置の第３の変形例におけるＳＴＩ部を示す断面図であり、（ｂ）は、本変形例に係る半導体装置において、ＭＯＳトランジスタの駆動力変化量とフィンガー長との関係を概略的に示す図である。
【００８４】
図８（ａ）に示すように、本変形例に係る半導体装置では、ＮＭＯＳ形成領域を囲む素子分離用絶縁膜８０３にはボロンが導入されており、ＰＭＯＳ形成領域を囲む素子分離用絶縁膜８０６にはリンが導入されている。素子分離用絶縁膜８０３はシリコン基板８０１に形成された溝内を覆う側壁酸化膜８０２の上に設けられている。素子分離用絶縁膜８０６は、シリコン基板８０１に形成された溝内を覆う側壁酸化膜８０５の上に設けられている。素子分離用絶縁膜８０３内には半導体ナノ結晶８１０が埋設されており、素子分離用絶縁膜８０６内には半導体ナノ結晶８１２が埋設されている。それ以外については、本変形例に係る半導体装置は、第７の実施形態の半導体装置と同じ構成を有している。
【００８５】
本変形例の半導体装置において、ＮＭＯＳ形成領域では素子分離用絶縁膜に含まれるボロンが熱処理によってシリコン基板へと拡散する。これにより、活性領域と素子分離領域との接合部のうちゲート電極の直下領域に形成される寄生トランジスタの閾値を向上させることができる。その結果、寄生トランジスタに起因するＮチャネル型ＭＯＳトランジスタの特性変動を抑制することができる。さらに、上述のように、素子分離領域内に半導体ナノ結晶８１０が形成されることにより、Ｎチャネル型ＭＯＳトランジスタの特性は図８（ｂ）に示すように安定化される。
【００８６】
一方、ＰＭＯＳ形成領域においては素子分離用絶縁膜に含まれるリンが熱処理によってシリコン基板へと拡散する。これにより、活性領域と素子分離領域との接合部のうちゲート電極の直下領域に形成される寄生トランジスタの閾値を上昇させる。その結果、寄生トランジスタに起因するＰチャネル型ＭＯＳトランジスタの特性変動を抑制することができる。さらに、素子分離領域内に半導体ナノ結晶８１２が形成されることにより、Ｐチャネル型ＭＯＳトランジスタの特性は図８（ｂ）に示すように安定化される。
【００８７】
なお、ここではＮＭＯＳ形成領域を囲む素子分離用絶縁膜８０３にはボロンを、ＰＭＯＳ形成領域を囲む素子分離用絶縁膜８０６にはリンをそれぞれ導入する例について説明したが、素子分離用絶縁膜８０３のみに不純物を導入してもよい。また、素子分離用絶縁膜８０６のみに不純物を導入してもよい。
【００８８】
（第８の実施形態）
図９（ａ）〜（ｄ）は、本発明の第８の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態の製造方法は、第１の実施形態の半導体装置を製造するための方法である。ここでは、トレンチ分離形成工程について説明する。
【００８９】
まず、図９（ａ）に示す工程では、シリコン基板１０１上に犠牲酸化膜９０２、マスク窒化膜９０３を順次堆積する。その後、フォトリソグラフィならびにドライエッチングを行って、シリコン基板１０１の素子分離領域に溝（トレンチ）を形成する。次いで、酸素雰囲気中、１１００℃でシリコン基板１０１を熱処理することにより、溝のコーナー部を丸め形成しつつ、溝の内壁を覆う厚さ１０ｎｍの側壁酸化膜１０２を形成する。
【００９０】
続いて、図９（ｂ）に示す工程では、化学気相成長法（ＣＶＤ法）を用いてシリコンが添加されたシリコン酸化膜９０５を基板の上面全体上に堆積させる。本工程では、例えばシランガスと酸素ガスとを原料ガスとして反応室内に供給し、０．１Ｐａ、４５０℃の条件下で、ＳｉＯｘ（ｘ＝１．７）で示されるシリコンを含有するシリコン酸化膜９０５を堆積させる。この状態では、過剰なシリコン原子はシリコン酸化膜９０５中で分散して存在しており、結晶化していない。
【００９１】
続いて、図９（ｃ）に示す工程では、アルゴンガスなどの不活性ガス中、１１００℃で６０分間基板に熱処理を加える。これにより、前の工程で堆積させたシリコン酸化膜９０５中でシリコンとシリコン酸化物の相分離が生じ、直径５ｎｍのシリコンナノ結晶１０５が形成される。
【００９２】
次に、図９（ｄ）に示す工程では、ＣＭＰ法を用いて、マスク窒化膜９０３の上面が露出するまでシリコン酸化膜９０５を研磨し、溝に埋め込まれた素子分離用絶縁膜１０３を形成する。次いで、ＳＴＩ突き出し調整用のウェットエッチング、マスク窒化膜９０３および犠牲酸化膜９０２の除去を行うことにより、第１の実施形態の半導体装置のうちの素子分離領域を形成することができる。その後、公知の方法によってシリコン基板１０１の活性領域上にＭＯＳトランジスタなどの半導体素子を形成すれば、第１の実施形態の半導体装置が完成する。
【００９３】
このように、本実施形態の製造方法では、シリコン原子を含むシリコン酸化膜を基板上に堆積した後に熱処理を加えることで、シリコンナノ結晶１０５が埋め込まれた素子分離用絶縁膜１０３を容易に製造することが可能となる。
【００９４】
なお、本実施形態の方法では、図９（ｂ）に示す工程で堆積させたシリコン酸化膜９０５の組成をＳｉＯｘ（ｘ＝１．７）としたが、上記値に限定されるものではなく、必要とされるストレス緩和量に応じてｘ＝２以下の範囲で組成を選択することができる。
【００９５】
また、本実施形態の方法において、図９（ｂ）に示す工程で堆積させたシリコン酸化膜９０５中のシリコン濃度が高くなるほど図９（ｃ）に示す工程で形成されるシリコンナノ結晶１０５の直径が大きくなる。また、基板の熱処理温度を１１００℃とする例を示したが、熱処理温度はこれに限らず、結晶化可能な温度であれば良い。
【００９６】
なお、シリコンナノ結晶１０５を形成させるための熱処理時間が６０分である例を挙げたが、処理時間はシリコンナノ結晶が形成されるのに十分な時間であればよい。
【００９７】
なお、本実施形態ではシリコンナノ結晶１０５を形成するための熱処理をＣＭＰ工程の前に行う例を示したが、熱処理をＣＭＰ工程の後に行ってもよい。
【００９８】
−本実施形態の製造方法の変形例−
第８の実施形態に係る半導体装置の製造方法の第１の変形例として、素子分離用絶縁膜１０３に埋め込まれたゲルマニウムナノ結晶を形成する方法について説明する。第８の実施形態の製造方法と異なる部分を中心に、以下簡単に説明する。
【００９９】
まず、図９（ａ）に示す工程と同じ工程によって、シリコン基板内に形成された溝の内壁を覆う側壁酸化膜と、犠牲酸化膜およびマスク窒化膜とを形成する。
【０１００】
次に、図９（ｂ）に対応する工程として、基板の上面全体上に例えばＣＶＤ法によってゲルマニウムを含むシリコン酸化膜を堆積させる。本工程では、例えばシランガスとゲルマンガスと酸素ガスをそれぞれ原料ガスとして反応室内に供給し、０．１Ｐａ、４５０℃の条件下でゲルマニウムが体積比で３０％添加されたシリコン酸化膜を形成する。
【０１０１】
続いて、図９（ｃ）に対応する工程として、アルゴンなどの不活性ガス中、８００℃で６０分間基板を熱処理することにより、ゲルマニウム原子がシリコン酸化膜中で拡散するとともにゲルマニウム原子同士が融合し、直径５ｎｍのゲルマニウムナノ結晶が形成される。ゲルマニウムナノ結晶を形成させる場合、シリコンナノ結晶の形成時よりも低温で熱処理することができる。
【０１０２】
次に、図９（ｄ）に示す工程と同様に、ＣＭＰ法を用いて、マスク窒化膜の上面が露出するまでシリコン酸化膜を研磨し、溝に埋め込まれた素子分離用絶縁膜を形成する。次いで、ＳＴＩ突き出し調整用のウェットエッチング、マスク窒化膜および犠牲酸化膜の除去を行うことにより、半導体装置のうちの素子分離領域を形成することができる。
【０１０３】
このように、本変形例に係る製造方法によれば、シリコンナノ結晶を素子分離用絶縁膜内に形成させる場合に比べて低温で素子分離用酸化膜を処理できるので、熱処理後にシリコン基板に加わるストレスを軽減することができる。
【０１０４】
なお、本変形例ではゲルマニウムの添加量を素子分離用絶縁膜の３０％としたが、上記値に限定されるものではなく、必要とされるストレス緩和量にあわせて選択を行うことができる。また、熱処理条件として、８００℃、６０分を挙げているが、ゲルマニウムナノ結晶が形成される条件であればよく、温度、熱処理時間はこれに限定されるものではない。
【０１０５】
また、第１の変形例ではゲルマニウムナノ結晶を素子分離用絶縁膜内に形成させる方法を説明したが、第２の変形例として、ＣＶＤ法の条件などを変えることによってシリコンゲルマニウムナノ結晶を素子分離用絶縁膜内に形成させることもできる。
【０１０６】
具体的には、図９（ｂ）に対応する工程において、例えばシランガスとゲルマンガスと酸素ガスをそれぞれ原料ガスとしてＣＶＤ装置の反応室内に供給し、０．１Ｐａ、４５０℃の条件下でシリコンが２０％、ゲルマニウムが１０％（原子数比）添加されたシリコン酸化膜をシリコン基板の上方に形成する。
【０１０７】
次に、図９（ｃ）に対応する工程において、アルゴンなどの不活性ガス中、例えば１０５０℃で６０分間基板を熱処理することにより、シリコン原子およびゲルマニウム原子がシリコン酸化膜中で拡散するとともにシリコン原子とゲルマニウム原子とが融合、成長し、直径５ｎｍのシリコンゲルマニウムナノ結晶が形成される。本工程において、シリコンゲルマニウムナノ結晶は、８００℃以上１１００以下程度の熱処理を加えることにより形成させることができる。従って、シリコンナノ結晶の形成時よりも低温で半導体ナノ結晶を形成することができる。また、シリコンとゲルマニウムは全率固溶で混晶を形成するため、必要とされるストレス緩和量に応じてシリコンおよびゲルマニウムの混合比率を任意に選択することができる。
【０１０８】
なお、シリコンゲルマニウムナノ結晶の直径は５ｎｍに限られず、必要とされるストレス緩和量に応じて異なる直径としてもよい。シリコンゲルマニウムナノ結晶を形成させるための熱処理の時間も、結晶化に十分な時間であれば６０分に限られない。
【０１０９】
（第９の実施形態）
本発明の第９の実施形態として、図１に示す第１の実施形態に係る半導体装置のもう１つの製造方法を説明する。
【０１１０】
図１０（ａ）〜（ｄ）は、第９の実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、トレンチ分離形成工程について説明する。図１０（ａ）〜（ｄ）の各図において、左側には半導体ナノ結晶が形成される素子分離領域を示し、右側には半導体ナノ結晶が形成されない素子分離領域を示している。
【０１１１】
図１０（ａ）に示す工程では、まず、シリコン基板１０１上に犠牲酸化膜１００２、マスク窒化膜１００３を順次堆積する。その後、フォトリソグラフィならびにドライエッチングを行って、シリコン基板１０１の第１の素子分離領域１００９および第２の素子分離領域１０１９にそれぞれ溝を形成する。次いで、酸素雰囲気中、１１００℃でシリコン基板１０１を熱処理することにより、溝のコーナー部を丸め形成しつつ、溝の内壁を覆う厚さ１０ｎｍの側壁酸化膜１０２、１０１２をそれぞれ形成する。続いて、ＣＶＤ法を用いて基板の上面全体上に溝を埋めるシリコン酸化膜を形成する。次いで、ＣＭＰ法を用いてマスク窒化膜１００３の上面が露出するまでシリコン酸化膜を研磨し、溝に埋め込まれたシリコン酸化物からなる素子分離用絶縁膜１０３、１０１６をそれぞれ形成する。その後、素子分離用絶縁膜１０３、１０１６の一部をウエットエッチングにより除去し、素子分離用絶縁膜１０３、１０１６の各上面がマスク窒化膜１００３の上面よりも低くなるように形成する。
【０１１２】
次に、図１０（ｂ）に示す工程では、第２の素子分離領域１０１９を覆い、第１の素子分離領域１００９上に開口が形成されたレジスト１０１８を基板上に形成した状態で素子分離用絶縁膜１０３中にＳｉイオン１００６を注入する。本工程では、素子分離用絶縁膜１０３全体の組成が、ＳｉＯｘ（ｘ＝１．７）となるよう、Ｓｉイオンを加速エネルギー２５ｋｅＶ、加速エネルギー５０ｋｅＶ、加速エネルギー１００ｋｅＶ、加速エネルギー１５０ｋｅＶの４段階で注入を行う。上記条件でＳｉイオンの注入を行うことにより、素子分離用絶縁膜１０３のうち上面から約２００ｎｍ以内の領域でシリコン濃度をほぼ均一にすることができる。その後、レジスト１０１８を除去する。
【０１１３】
次に、図１０（ｃ）に示す工程では、アルゴンガスなどの不活性ガス中、１１００℃で６０分間基板に熱処理を加えることにより、前の工程で注入されたシリコンと素子分離用絶縁膜１０３とが相分離を起こし、素子分離用絶縁膜１０３内に分散された直径５ｎｍ程度のシリコンナノ結晶１０５が形成される。
【０１１４】
次に、図１０（ｄ）に示す工程では、マスク窒化膜１００３および犠牲酸化膜１００２の除去を行うことにより、第１の実施形態の半導体装置のうちの素子分離領域を形成することができる。その後、公知の方法によってシリコン基板１０１の活性領域上にＭＯＳトランジスタなどの半導体素子を形成すれば、第１の実施形態の半導体装置が完成する。
【０１１５】
このように、ＳＴＩ形成手法に、Ｓｉイオン注入と熱処理によるシリコンナノ結晶形成工程とを加えることにより、シリコンナノ結晶が埋め込まれたシリコン酸化膜からなる素子分離用絶縁膜を形成することができる。この方法によれば、シリコンナノ結晶を容易に形成させることができる上、所望の領域にＳｉイオンを注入することにより、素子分離用絶縁膜の所望の領域に選択的にシリコンナノ結晶を形成させることもできる。
【０１１６】
本実施形態の製造方法において、半導体ナノ結晶を形成する素子分離領域は任意に選択することができる。例えば、本実施形態の方法を用いれば、第４の実施形態に係る半導体装置のように、ＮＭＯＳ形成領域を囲む素子分離領域、ＰＭＯＳ形成領域を囲む素子分離領域のいずれか一方のみに半導体ナノ結晶を形成することもできる。
【０１１７】
なお、本実施形態の方法では、Ｓｉイオン注入後の素子分離用絶縁膜１０３の組成をＳｉＯｘ（ｘ＝１．７）としたが、上記値に限定されるものではなく、ストレス緩和量にあわせて選択することが可能である。また、Ｓｉイオンの加速エネルギーも上記の値に限定されるものではなく、溝の深さに合わせて適宜選択することができる。
【０１１８】
−本実施形態の製造方法の変形例−
第９の実施形態に係る半導体装置の製造方法の第１の変形例として、素子分離用絶縁膜１０３に埋め込まれたゲルマニウムナノ結晶を形成する方法について説明する。第９の実施形態の製造方法と異なる部分を中心に、以下簡単に説明する。以下では、半導体ナノ結晶を形成する素子分離領域に注目して説明する。
【０１１９】
まず、図１０（ａ）に示す工程と同じ工程によって、シリコン基板上に犠牲酸化膜、マスク窒化膜を順次形成した後、シリコン基板に溝を形成する。そして、溝の内面を覆う側壁酸化膜を形成後、溝に埋め込まれた素子分離用絶縁膜を形成する。
【０１２０】
次に、図１０（ｂ）に対応する工程では、素子分離絶縁膜中にＧｅイオンを注入する。本工程では、ゲルマニウムの素子分離絶縁膜への添加量が３０％になるようにＧｅイオンを、加速エネルギー１０ｋｅＶ、加速エネルギー２０ｋｅＶ、加速エネルギー４０ｋｅＶ、加速エネルギー６０ｋｅＶの４段階で注入する。上記条件でＧｅイオンの注入を行うことにより、素子分離用絶縁膜のうち上面から約２００ｎｍ以内の領域でゲルマニウム濃度をほぼ均一にすることができる。なお、Ｇｅイオンを導入しない領域上にはマスクを形成しておく。
【０１２１】
次に、図１０（ｃ）に対応する工程では、アルゴンガスなどの不活性ガス中、８００℃で６０分間基板に熱処理を加えることにより、前の工程で注入されたゲルマニウムと素子分離用絶縁膜とが相分離を起こし、素子分離用絶縁膜内に分散された直径５ｎｍ程度のゲルマニウムナノ結晶が形成される。
【０１２２】
次に、図１０（ｄ）に示す工程と同様に、マスク窒化膜および犠牲酸化膜の除去を行うことにより、第１の実施形態の変形例に係る半導体装置のうちの素子分離領域を形成することができる。
【０１２３】
このように、素子分離用絶縁膜にＧｅイオンを注入してから熱処理を加えることによっても、ゲルマニウムを含んだシリコン酸化膜を形成後に熱処理を加える方法と同じくゲルマニウムナノ結晶を形成させることができる。この方法によれば、所望の領域にＧｅイオンを注入することにより、素子分離用絶縁膜の所望の領域に選択的にゲルマニウムナノ結晶を形成させることができる。また、ゲルマニウムナノ結晶を形成するための熱処理はシリコンナノ結晶を形成するための熱処理よりも低温で行うことができる。
【０１２４】
なお、本変形例では、素子分離用絶縁膜へのゲルマニウムの添加量を３０％としたが、この値に限定されるものではなく、ストレス緩和量にあわせて選択することが可能である。また、Ｇｅイオンの加速エネルギーも上記値に限定されるものではなく、シリコン基板に形成された溝の深さに合わせて任意に選択することができる。
【０１２５】
また、第１の変形例ではイオン注入を用いてゲルマニウムナノ結晶を素子分離用絶縁膜内に形成させる方法を説明したが、第２の変形例として、イオン注入を用いてシリコンゲルマニウムナノ結晶を素子分離用絶縁膜内に形成させる方法を説明する。
【０１２６】
具体的には、図１０（ｂ）に対応する工程において、シリコンが２０％、ゲルマニウムが１０％となるように素子分離用絶縁膜中にＳｉイオンおよびＧｅイオンをそれぞれ注入する。例えば、まず、Ｓｉイオンを加速エネルギー２５ｋｅＶ、加速エネルギー５０ｋｅＶ、加速エネルギー１００ｋｅＶ、加速エネルギー１５０ｋｅＶの４段階で注入する。その後、Ｇｅイオンを、加速エネルギー１０ｋｅＶ、加速エネルギー２０ｋｅＶ、加速エネルギー４０ｋｅＶ、加速エネルギー６０ｋｅＶ、の４段階で注入する。このような条件でＳｉイオンおよびＧｅイオンの注入を行うことにより、素子分離用絶縁膜のうち上面から約２００ｎｍ以内の領域でシリコン濃度とゲルマニウム濃度とをそれぞれ均一にすることができる。
【０１２７】
次に、図１０（ｃ）に対応する工程では、アルゴンガスなどの不活性ガス中、１０５０℃で６０分間基板に熱処理を加えることにより、前の工程で注入されたシリコンおよびゲルマニウムと素子分離用絶縁膜とが相分離を起こし、素子分離用絶縁膜内に分散された直径５ｎｍ程度のシリコンゲルマニウムナノ結晶が形成される。なお、図１０（ａ）、（ｄ）に対応する工程については第９の実施形態および第１の変形例に係る方法と同じであるので説明を省略する。
【０１２８】
このように、ＳｉイオンおよびＧｅイオンを注入後に熱処理を行うことにより、素子分離用絶縁膜内にシリコンゲルマニウムナノ結晶を形成させることができる。本変形例の方法によれば、素子分離用絶縁膜内の任意の領域にシリコンゲルマニウムナノ結晶を形成させることができる。また、図１０（ｂ）に対応する工程で、Ｓｉイオンの注入量とＧｅイオンの注入量とを任意に調節することによって必要に応じてシリコンゲルマニウムナノ結晶中のシリコン／ゲルマニウム組成比を任意の値に調節することが可能となる。
【０１２９】
なお、本実施形態の方法では、シリコンの添加量を素子分離用絶縁膜の２０％、ゲルマニウムの添加量を素子分離用絶縁膜の１０％としたが、上記値に限定されるものではなく、必要とされるストレス緩和量にあわせて選択することが可能である。また、シリコン、ならびに、Ｇｅイオンの加速エネルギーも上記値に限定されるものではなく、溝の深さに合わせ選択することができる。
【０１３０】
また、図１０（ｂ）に対応する工程において、Ｇｅイオンの注入をＳｉイオンの注入より前に行ってもよい。
【０１３１】
（第１０の実施形態）
本発明の第１０の実施形態として、第２の実施形態に係る半導体装置の製造方法を説明する。
【０１３２】
図１１（ａ）〜（ｅ）は、第１０の実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、トレンチ分離形成工程について説明する。
【０１３３】
まず、図１１（ａ）に示す工程では、シリコン基板２０１上に犠牲酸化膜１１０２、マスク窒化膜１１０３を順次堆積する。その後、フォトリソグラフィならびにドライエッチングを行って、シリコン基板２０１の素子分離領域に溝を形成する。次いで、酸素雰囲気中、１１００℃でシリコン基板２０１を熱処理することにより、溝のコーナー部を丸め形成しつつ、溝の内壁を覆う厚さ１０ｎｍの側壁酸化膜２０２を形成する。
【０１３４】
次に、図１１（ｂ）に示す工程では、ＣＶＤ法によりシリコンを含有するシリコン酸化膜１１０５を基板の上面全体上に３０ｎｍ堆積する。本工程では、例えばシランガスと酸素ガスとを原料ガスとして反応室内に供給し、０．１Ｐａ、４５０℃の条件下で、ＳｉＯｘ（ｘ＝１．７）で示されるシリコンを含有するシリコン酸化膜１１０５を堆積させる。この状態では、過剰なシリコン原子はシリコン酸化膜中で分散して存在しており、結晶化は生じていない。
【０１３５】
次に、図１１（ｃ）に示す工程では、アルゴンガスなどの不活性ガス中、１１００℃で６０分間基板に熱処理を加える。これにより、前の工程で堆積させたシリコン酸化膜１１０５中でシリコンとシリコン酸化物の相分離が生じ、直径５ｎｍのシリコンナノ結晶１０５が形成される。ここで、相分離が生じた後のシリコン酸化膜１１０５を、ライナー層２０３と呼ぶものとする。なお、本工程ではシリコン酸化膜１１０５を露出させた状態で熱処理を行うので、急峻かつ精密に組成を制御することができる。また、熱処理中にシリコン酸化膜１１０５の外部にシリコンが拡散するのを防ぐこともできる。
【０１３６】
続いて、図１１（ｄ）に示す工程では、厚さ５００ｎｍのシリコン酸化膜１１０７をライナー層２０３上に堆積させる。
【０１３７】
次に、図１１（ｅ）に示す工程では、まずＣＭＰ法を用いてシリコン酸化膜１１０７およびライナー層２０３を、マスク窒化膜１１０３の上面が露出するまで研磨する。次いで、マスク窒化膜１１０３、犠牲酸化膜１１０２を除去することにより、シリコンナノ結晶２０６が埋め込まれたライナー層２０３と、ライナー層２０３上に設けられた素子分離用絶縁膜２０４とを溝内に形成させることができる。
【０１３８】
本実施形態の方法においては、図１１（ｂ）に示す工程で、シリコン酸化膜中に含まれるシリコンの含有率が高い程熱処理後に形成されるシリコンナノ結晶２０６の直径を大きくできるなど、シリコンの含有率によってシリコン基板２０１の活性領域に対するストレス緩和量を制御することができる。また、ライナー層２０３の膜厚を制御することによっても、ストレス緩和量を制御することができる。
【０１３９】
なお、以上で説明した製造方法ではライナー層２０３内にシリコンナノ結晶２０６を形成させた後にシリコン酸化膜１１０７を堆積させているが、図１１（ｂ）に示す工程でシリコンを含有するシリコン酸化膜１１０５上にシリコンを含有しないシリコン酸化膜１１０７を形成させた後に熱処理を加えてシリコンナノ結晶２０６を形成させてもよい。
【０１４０】
なお、本実施形態の方法では、ＳｉＯｘ膜のｘの値を１．７、シリコンナノ結晶２０６の直径を５ｎｍとしたが、シリコンナノ結晶２０６の直径は上記値に限定されるものではなく、用途に合わせ調整することが可能である。また、半導体ナノ結晶としてシリコンナノ結晶を用いた場合の製造方法について説明を行ったが、シリコンに限定されるものではなく、ゲルマニウム結晶、シリコンゲルマニウムナノ結晶を用いてもよい。
【０１４１】
（第１１の実施形態）
本発明の第１１の実施形態として、図３に示す第３の実施形態に係る半導体装置の製造方法を説明する。
【０１４２】
図１２（ａ）〜（ｄ）は、第１１の実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、トレンチ分離工程について説明する。
【０１４３】
まず、図１２（ａ）に示す工程では、まず、シリコン基板３０１上に犠牲酸化膜１２０２、マスク窒化膜１２０３を順次堆積する。その後、フォトリソグラフィならびにドライエッチングを行って、シリコン基板３０１の素子分離領域に溝を形成する。次いで、酸素雰囲気中、１１００℃でシリコン基板３０１を熱処理することにより、溝のコーナー部を丸め形成しつつ、溝の内壁を覆う厚さ１０ｎｍの側壁酸化膜３０２を形成する。続いて、ＣＶＤ法を用いて基板の上面全体上に溝を埋めるシリコン酸化膜を形成する。次いで、ＣＭＰ法を用いてマスク窒化膜１２０３の上面が露出するまでシリコン酸化膜を研磨し、溝に埋め込まれたシリコン酸化物からなる素子分離用絶縁膜３０３を形成する。その後、素子分離用絶縁膜３０３の一部をウエットエッチングにより除去し、素子分離用絶縁膜３０３の上面がマスク窒化膜１２０３の上面よりも低くなるように形成する。
【０１４４】
図１２（ｂ）に示す工程では、素子分離用絶縁膜３０３のうち、半導体素子（図示せず）の不純物拡散層となるべき領域とより浅い領域（例えばシリコン基板３０１の上面から５０ｎｍ以内の領域）にＳｉイオン１２０６を注入する。本工程では、例えばＳｉイオンの加速エネルギーを５０ｋｅＶとする。これにより、Ｓｉイオンが注入された領域の組成がＳｉＯｘ（ｘ＝１．７）となる。
【０１４５】
次に、図１２（ｃ）に示す工程では、アルゴンガスなどの不活性ガス中、１１００℃で６０分間基板に熱処理を加えることにより、前の工程でＳｉイオンが注入された領域においてシリコンとシリコン酸化物とが相分離を起こし、素子分離用絶縁膜３０３のうちシリコン基板３０１の上面からの深さが約５０ｎｍ以内の領域に分散された直径５ｎｍ程度のシリコンナノ結晶３０５が形成される。
【０１４６】
次に、図１２（ｄ）に示す工程では、マスク窒化膜１２０３および犠牲酸化膜１２０２の除去を行うことにより、第３の実施形態の半導体装置のうちの素子分離領域を形成することができる。その後、公知の方法によってシリコン基板３０１の活性領域上にＭＯＳトランジスタなどの半導体素子を形成すれば、第３の実施形態の半導体装置が完成する。
【０１４７】
本実施形態の半導体装置では、素子分離用絶縁膜の一部領域にのみＳｉイオンの注入を行うので、イオン注入工程でのスループットの向上を図ることができる。また、溝に埋め込まれた素子分離用絶縁膜の一部領域にのみ、誘電率の高いシリコンを含む構造をとっているので、分離耐圧の劣化を抑制することができる。
【０１４８】
なお、本実施形態の方法では、Ｓｉイオンの加速エネルギーを５０ＫｅＶ、ＳｉＯｘ膜のｘ値を１．７としたが、上記値に限定されるものではない。また、半導体ナノ結晶としてシリコンナノ結晶を用いた場合についての説明を行ったが、シリコンナノ結晶以外にゲルマニウム結晶、シリコンゲルマニウム結晶などのＩＶ族半導体結晶を用いてもよい。
【０１４９】
（第１２の実施形態）
本発明の第１２の実施形態として、図７に示す第７の実施形態に係る半導体装置の製造方法を説明する。
【０１５０】
図１３（ａ）〜（ｄ）は、第１２の実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、トレンチ分離形成工程について説明する。
【０１５１】
まず、図１３（ａ）に示す工程では、シリコン基板１０１上に犠牲酸化膜１３０２、マスク窒化膜１３０３を順次堆積する。その後、フォトリソグラフィならびにドライエッチングを行って、シリコン基板１０１の素子分離領域に溝を形成する。次いで、酸素雰囲気中、１１００℃でシリコン基板１０１を熱処理することにより、溝のコーナー部を丸め形成しつつ、溝の内壁を覆う厚さ１０ｎｍの側壁酸化膜７０２を形成する。
【０１５２】
続いて、図１３（ｂ）に示す工程では、ＣＶＤ法を用いてシリコンおよびボロンを含むシリコン酸化膜１３０５を堆積させる。ここで、ボロンはシリコン酸化膜１３０５に分子数比で１％程度含まれる。
【０１５３】
本工程では、例えばシランガスとＢ（ＯＣ2Ｈ5）３ガスと酸素ガスとを原料ガスとして反応室内に供給し、０．１Ｐａ、４５０℃の条件下で、ＳｉＯｘ（ｘ＝１．７）で示されるシリコンおよびボロンを含有するシリコン酸化膜１３０５を堆積させる。この状態では、過剰なシリコン原子はシリコン酸化膜１３０５中で分散して存在しており、結晶化していない。
【０１５４】
続いて、図１３（ｃ）に示す工程では、アルゴンガスなどの不活性ガス中、１０００℃で６０分間基板に熱処理を加える。これにより、前の工程で堆積させたシリコン酸化膜１３０５中でシリコンとシリコン酸化物との相分離が生じ、直径５ｎｍのシリコン結晶である半導体ナノ結晶７０５が形成される。ここで、シリコン酸化膜１３０５中にボロンが含まれていることにより、シリコンの結晶化温度が低下しているので、より低温で半導体ナノ結晶を形成させることができる。
【０１５５】
次に、図１３（ｄ）に示す工程では、ＣＭＰ法を用いてマスク窒化膜１３０３の上面が露出するまでシリコン酸化膜１３０５を研磨した後、マスク窒化膜１３０３、犠牲酸化膜１３０２の除去を行なう。以上のようにして、第７の実施形態に係る半導体装置を製造することができる。
【０１５６】
なお、本実施形態の方法では、図１３（ｂ）に示す工程で堆積されるシリコン酸化膜１３０５の組成をボロンを１％程度含むＳｉＯｘ（ｘ＝１．７）としたが、組成は上記値に限定されるものではなく、必要とされるストレス緩和量にあわせてシリコン酸化膜１３０５の組成を適宜選択することが可能である。
【０１５７】
また、熱処理条件として、１０００℃、６０分を挙げているが、半導体ナノ結晶７０５が形成される条件であればよく、温度、熱処理時間はこれに限定されない。また、本発明では半導体ナノ結晶としてシリコン結晶を、不純物としてボロンを挙げたが、これらに制限されるものではなく、半導体ナノ結晶としてゲルマニウムやシリコンゲルマニウムを、不純物としてリン、ボロンあるいはボロンとリンの両方を用いてもよい。
【０１５８】
（第１３の実施形態）
本発明の第１３の実施形態として、ボロンなどの不純物を含む素子分離用絶縁膜と不純物を含まない素子分離用絶縁膜とを備えた半導体装置の製造方法を説明する。
【０１５９】
図１４（ａ）〜（ｅ）は、第１３の実施形態に係る半導体装置の製造方法を示す断面図である。ここでは、トレンチ分離形成工程について説明する。図１４（ａ）〜（ｅ）の各図において、左側にはボロンなどの不純物が導入された素子分離用絶縁膜を示し、右側には不純物が導入されない素子分離用絶縁膜を示している。
【０１６０】
まず、図１４（ａ）に示す工程では、シリコン基板１４０１上に犠牲酸化膜１４０２、マスク窒化膜１４０３を順次堆積する。その後、フォトリソグラフィならびにドライエッチングを行って、シリコン基板１４０１の第１の素子分離領域１４３０および第２の素子分離領域１４３２にそれぞれ溝を形成する。次いで、酸素雰囲気中、１１００℃でシリコン基板１４０１を熱処理することにより、溝のコーナー部を丸め形成しつつ、溝の内壁を覆う厚さ１０ｎｍの側壁酸化膜１４１８、１４０４をそれぞれ形成する。続いて、ＣＶＤ法を用いて基板の上面全体上に溝を埋めるシリコン酸化膜を形成する。次いで、ＣＭＰ法を用いてマスク窒化膜１４０３の上面が露出するまでシリコン酸化膜を研磨し、溝に埋め込まれたシリコン酸化物からなる素子分離用絶縁膜１４１１、１４０８をそれぞれ形成する。その後、素子分離用絶縁膜１４１１、１４０８の一部をウエットエッチングにより除去し、素子分離用絶縁膜１４１１、１４０８の各上面がマスク窒化膜１４０３の上面よりも低くなるように形成する。
【０１６１】
次に、図１４（ｂ）に示す工程では、素子分離用絶縁膜１４１１、１４０８のそれぞれにＳｉイオンを注入する。本工程では、素子分離用絶縁膜１４１１、１４０８全体の組成が、ＳｉＯｘ（ｘ＝１．７）となるよう、Ｓｉイオン１４０７を加速エネルギー２５ｋｅＶ、加速エネルギー５０ｋｅＶ、加速エネルギー１００ｋｅＶ、加速エネルギー１５０ｋｅＶの４段階で注入を行う。上記条件でＳｉイオン１４０７の注入を行うことにより、素子分離用絶縁膜１４１１、１４０８のうち上面から約２００ｎｍ以内の領域でシリコン濃度をほぼ均一にすることができる。
【０１６２】
次に、図１４（ｃ）に示す工程では、第２の素子分離領域１４３２を覆い、第１の素子分離領域１４３０上に開口が形成されたレジスト１４１０を形成した後に、素子分離用絶縁膜１４１１にボロンイオン１４０９の注入を行う。第１の素子分離領域１４３０と第２の素子分離領域１４３２とは任意に設定できるが、例えば第１の素子分離領域１４３０をＮＭＯＳ形成領域を囲む領域とし、第２の素子分離領域１４３２をＰＭＯＳ形成領域を囲む領域とすることもできる。この場合、レジスト１４１０はシリコン基板１４０１のうちＰＭＯＳ形成領域上を覆い、ＮＭＯＳ形成領域を露出させる。本工程では、素子分離用絶縁膜１４１１中での濃度が１％になるように、ボロンイオン１４０９を加速エネルギー１０ＫｅＶ、２０ＫｅＶ、４０ＫｅＶ、６０ＫｅＶの４段階で素子分離用絶縁膜１４１１に注入する。
【０１６３】
次に、図１４（ｄ）に示す工程では、レジスト１４１０を除去した後に、アルゴンガスなどの不活性ガス中、１１００℃で６０分間基板に熱処理を加える。これにより、素子分離用絶縁膜１４１１、１４０８の中でシリコンとシリコン酸化物との相分離が生じる。この結果、素子分離用絶縁膜１４１１中では直径７ｎｍのシリコン結晶からなる半導体ナノ結晶１４２０が形成され、素子分離用絶縁膜１４０８中では直径５ｎｍのシリコン結晶からなる半導体ナノ結晶１４２１が形成される。なお、ボロンの注入により素子分離用絶縁膜１４１１の流動性が向上するので、素子分離用絶縁膜１４１１中には素子分離用絶縁膜１４０８中よりも大きい半導体ナノ結晶が形成される。
【０１６４】
次に、図１４（ｅ）に示す工程では、マスク窒化膜１４０３および犠牲酸化膜１４０２を除去する。その後、公知の方法によってシリコン基板１４０１のＮＭＯＳ形成領域上にはＮチャネル型ＭＯＳトランジスタを形成し、ＰＭＯＳ形成領域上にはＰチャネル型ＭＯＳトランジスタを形成することによって半導体ナノ結晶１４２０、１４２１がそれぞれ埋め込まれた素子分離用絶縁膜１４１１、１４０８を備えた半導体装置が作製される。
【０１６５】
このように、半導体ナノ結晶の材料となる半導体と不純物とをイオン注入によって素子分離用絶縁膜に導入することができる。また、イオン注入を用いることにより、一部の素子分離用絶縁膜にのみ選択的に不純物を導入することができる。
【０１６６】
なお、本実施形態の製造方法では、Ｓｉイオン注入後の素子分離用絶縁膜１４１１、１４０８の組成をＳｉＯｘ（ｘ＝１．７）とし、素子分離用絶縁膜１４１１へのボロンの添加量を１％としたが、上記値に限定されるものではなく、必要とされるストレス緩和量に応じて組成や添加量を任意に選択することができる。
【０１６７】
また、熱処理条件として、１１００℃、６０分を挙げているが、シリコンナノ結晶などの半導体ナノ結晶が形成される条件であればよく、温度、熱処理時間はこれに限定されるものではない。
【０１６８】
また、本実施形態の方法では半導体ナノ結晶としてシリコンナノ結晶を、素子分離用絶縁膜に導入される不純物としてボロンを挙げたが、半導体ナノ結晶をゲルマニウム結晶、シリコンゲルマニウム結晶で構成してもよく、また、不純物としてリンあるいはボロンとリンの両方を用いてもよい。
【産業上の利用可能性】
【０１６９】
本発明の半導体装置およびその製造方法では、固定電荷の発生が抑えられるとともに素子分離領域から半導体素子のチャネル領域に加わる応力が低減されているので、トランジスタ等を用いる種々の電子機器の動作信頼性の向上に有用である。
【図面の簡単な説明】
【０１７０】
【図１】本発明の第１の実施形態に係る半導体装置のＳＴＩ部（素子分離領域）を示す断面図である。
【図２】本発明の第２の実施形態に係る半導体装置のＳＴＩ部を示す断面図である。
【図３】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図４】（ａ）、（ｂ）は、それぞれ本発明の第４の実施形態に係る半導体装置のＳＴＩ部を示す断面図であり、（ｃ）は、当該半導体装置において、ＭＯＳトランジスタの駆動力変化量とフィンガー長との関係を概略的に示す図である。
【図５】（ａ）は、本発明の第５の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置において、ＭＯＳトランジスタの駆動力変化量とフィンガー長との関係を概略的に示す図である。図５（ｃ）は、本発明の第６の実施形態に係る半導体装置において、ＭＯＳトランジスタの駆動力変化量とゲート長との関係を概略的に示す図である。
【図６】一般的な半導体装置において、ゲート電極を固定した場合のＭＯＳトランジスタの駆動力変化量とフィンガー長との関係の実測値を示す図である。
【図７】本発明の第７の実施形態に係る半導体装置のＳＴＩ部を示す断面図である。
【図８】（ａ）は、第７の実施形態に係る半導体装置の第３の変形例におけるＳＴＩ部を示す断面図であり、（ｂ）は、当該変形例に係る半導体装置において、ＭＯＳトランジスタの駆動力変化量とフィンガー長との関係を概略的に示す図である。
【図９】（ａ）〜（ｄ）は、本発明の第８の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】（ａ）〜（ｄ）は、第９の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】（ａ）〜（ｅ）は、第１０の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】（ａ）〜（ｄ）は、第１１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】（ａ）〜（ｄ）は、第１２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】（ａ）〜（ｅ）は、第１３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】（ａ）〜（ｆ）は、従来のＳＴＩ形成フローを示す断面図である。
【図１６】（ａ）は、ＭＯＳトランジスタ及びＳＴＩ部の断面構造を示す模式図であり、（ｂ）は、ゲート電極の寸法を固定した場合のＭＯＳトランジスタの駆動力変化量とフィンガー長１６０５との関係を概略的に示す図である。また、図１６（ｃ）は、フィンガー長を固定した場合のＭＯＳトランジスタの駆動力変化とゲート長との関係を概略的に示す図である。
【符号の説明】
【０１７１】
１０１、２０１、３０１、４０１、７０１、８０１、１４０１        シリコン基板
１０２、２０２、３０２、４０２、４０５、５０２、５０５、７０２    側壁酸化膜
１０３、２０４、３０３、４０３、４０６、５０３、５０６    素子分離用絶縁膜
１０５、２０６、３０５      シリコンナノ結晶
２０３        ライナー層
３１１        ゲート絶縁膜
３１２        ゲート電極
３１３        サイドウォール
３１４        不純物拡散領域
４１０、４１２、５１０、７０５、８１０、８１２    半導体ナノ結晶
１４２０、１４２１    半導体ナノ結晶
８０２、８０５、１０１２、１４０４、１４１８      側壁酸化膜
７０３、８０３、８０６、１０１６、１４０８、１４１１      素子分離用絶縁膜
９０２、１００２、１１０２、１２０２、１３０２、１４０２      犠牲酸化膜
９０３、１００３、１１０３、１３０３、１４０３      マスク窒化膜
９０５、１１０５、１１０７、１３０５      シリコン酸化膜
１００６、１２０６、１４０７      Ｓｉイオン
１００９、１４３０      第１の素子分離領域
１０１８      レジスト
１０１９      第２の素子分離領域
１４０９      ボロンイオン
１４１０      レジスト
１４３０      第１の素子分離領域
１４３２      第２の素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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