(57)【要約】【課題】リセットに対して、マスク処理や遅延処理を行うための専用の回路構成を設けることなく、簡単な回路構成で、リセット信号の入力によるメモリへのデータの誤書込みを確実に回避することができるデータ処理装置およびデータ処理方法を提供する。【解決手段】メモリ３への書込みを行う際に、内部アドレスバス１０と内部データバス１１の値をアドレス保護バッファ５とデータ保護バッファ６に格納し、ＣＰＵ１からメモリ３への書込み処理中に、マニュアルリセット端子１８からリセットを入力すると、リセット入力解除後に書込みを行っていたメモリ３のデータとデータ保護バッファ６のデータの値を比較器８を用いて比較し、そのデータ比較結果に応じて、アドレス保護バッファ５とデータ保護バッファ６に格納する値を用いてメモリ３へ再書込みを行う。【選択図】図１
2007206909.tif 000002
【特許請求の範囲】
【請求項１】
保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力する書込み保護手段と、
アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、
前記書込み保護手段は、
前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し前記アドレス値として前記比較手段に出力する第１の保持手段と、
前記書込み信号が出力された場合、前記データバスのデータを入力して保持し前記データ値として前記比較手段に出力する第２の保持手段と、
前記読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納される比較結果を前記データバスに出力する第３の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項２】
電源投入処理時にリセットを入力する第１のリセット入力端子と、
前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、
前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、
前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、
前記アドレスバス、前記書込み信号線及び前記読出し信号線からの各信号を入力し、前記データバスを入出力し保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し前記論理和演算手段の出力により初期化される書込み保護手段と、
前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、
前記書込み保護手段は、
前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し、前記アドレス値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、
前記書込み信号が出力された場合、前記データバスのデータを入力して保持し、前記読出し信号が出力され且つ前記データバスのデータが特定の値である場合、格納されるデータを前記データバスに出力し、前記データ値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、
前記読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納される比較結果を前記データバスに出力し、前記論理和演算手段の出力により初期化される第３の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項３】
請求項２記載のデータ処理装置におけるデータ処理方法であって、
前記ＣＰＵは、
メモリへの書込みを行うために、前記アドレスバスにアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスにデータを出力し、
前記書込み保護手段は、
前記アドレスバスよりアドレスを入力し、前記書込み信号線より書込み信号を入力し、前記データバスよりデータを入力し、
前記第１の保持手段は、
前記書込み信号が出力されるため前記アドレスバスのアドレスを入力して保持し、
前記第２の保持手段は、
前記書込み信号が出力されるため前記データバスのデータを入力して保持する
ことを特徴とするデータ処理方法。
【請求項４】
請求項２記載のデータ処理装置におけるデータ処理方法であって、
前記第２のリセット入力端子にリセットが入力されて解除された後に、
前記ＣＰＵは、
前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記メモリは、
前記第１の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、
前記ＣＰＵは、
前記データバスを入力し、
前記比較手段は、
前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、
前記第３の保持手段は、
前記読出し信号が出力され且つ前記比較結果有効信号が出力されたため、前記比較結果信号を入力し比較結果として保持する
ことを特徴とするデータ処理方法。
【請求項５】
電源投入処理時にリセットを入力する第１のリセット入力端子と、
前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、
前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、
前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、
前記アドレスバス、前記第１の書込み信号線及び前記読出し信号線からの各信号を入力し、前記データバスからのデータを入出力し、保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し、前記論理和演算手段の出力により初期化される書込み保護手段と、
前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、
前記書込み保護手段は、
前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し、前記アドレス値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、
前記書込み信号が出力された場合前記データバスのデータを入力して保持し、前記データ値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、
前記読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納される比較結果を前記データバスに出力し、前記論理和演算手段の出力により初期化される第３の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項６】
請求項５記載のデータ処理装置におけるデータ処理方法であって、
前記第２のリセット入力端子にリセットが入力されて解除された後に、
前記ＣＰＵは、
前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記メモリは、
前記第１の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、
前記ＣＰＵは、
前記データバスからのデータを入力し、
前記比較手段は、
前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、
前記第３の保持手段は、
前記読出し信号が出力され且つ前記比較結果有効信号が出力されたため、前記比較結果信号を入力し比較結果として保持し、
前記ＣＰＵは、
前記第３の保持手段に保持される比較結果を読出すために、前記アドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記書込み信号線に書込み信号を出力し、
前記第３の保持手段は、
前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため格納される比較結果を前記データバスに出力し、
前記ＣＰＵは、
前記データバスからのデータを入力し、前記第３の保持手段より読出した比較結果が異なる結果と判断した場合、前記第１のリセット入力端子からのリセット解除後と同じ動作を行う
ことを特徴とするデータ処理方法。
【請求項７】
電源投入処理時にリセットを入力する第１のリセット入力端子と、
前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、
前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、
前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、バス要求信号線より伝達されるバス要求信号を入力し、前記論理和演算手段の出力により初期化されるメモリ制御手段と、
前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、
前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、
前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、
前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、
前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、
前記第１のアドレスバス、前記第１の書込み信号線、前記第１のデータバスからの各信号を入力し、前記第２のアドレスバス、前記第２の書込み信号線及び前記第２の読出し信号線からの各信号を入力し、前記第２のデータバスのデータを入出力し、保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し、バス要求信号を出力し、前記論理和演算手段の出力により初期化される書込み保護手段と、
前記書込み保護手段から出力されるバス要求を伝達するバス要求信号線と、
前記第２のアドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記第２のデータバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、
前記書込み保護手段は、
前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第２の読出し信号が出力され且つ前記第２のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第２のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、
前記第１の書込み信号が出力された場合、前記第１のデータバスのデータを入力して保持し、前記第２の読出し信号が出力され且つ前記第２のデータバスのデータが特定の値である場合、格納されるデータを前記第２のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、
前記第２の読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記論理和演算手段の出力により初期化される第３の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項８】
請求項７記載のデータ処理装置におけるデータ処理方法であって、
前記ＣＰＵと前記メモリとのデータのオーバーヘッドを少なくするために、
前記第２のリセット端子からのリセットが解除された後に、
前記書込み保護手段が前記メモリ制御手段にバス要求信号を出力し、
前記メモリ制御手段が、前記第２のアドレスバスと前記第２のデータバスと前記第２の書込み信号線と前記第２の読込み信号線を、前記ＣＰＵから解放し、
前記書込み保護手段がバスマスタとなり、メモリに対してＣＰＵを介さずに直接書込みを行う
ことを特徴とするデータ処理方法。
【請求項９】
請求項７記載のデータ処理装置におけるデータ処理方法であって、
前記書込み保護手段が前記メモリ制御手段にバス要求信号を出力し、
前記メモリ制御手段が、
前記第２のアドレスバスと前記第２のデータバスと前記第２の書込み信号線と前記第２の読込み信号線を、前記ＣＰＵから解放し、
前記書込み保護手段は、
前記メモリから読込みを行うために、前記第２のアドレスバスに前記第１の保持手段に格納したアドレスを出力し、前記第２の読込み信号を出力し、
前記比較手段は、
前記第２のアドレスバスの値と前記書込み保護手段が出力する値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、
前記第３の保持手段は、
前記第２の読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、前記比較結果信号を格納し、
前記書込み保護手段は、
前記第３に格納した比較結果が異なる結果を示す場合、前記第２のアドレスバスに前記第１の保護手段に格納するアドレス値を出力し、前記第２のデータバスに前記第２の保持手段に格納するデータを出力し、前記第２の書込み信号を出力し、
前記メモリは、
前記第２のアドレスバスよりアドレスを入力し、前記第２のデータバスよりデータを入力し、前記第２の書込み信号を入力することにより、前記第２のアドレスバスのアドレスに前記第２のデータバスのデータ値を保持する
ことを特徴とするデータ処理方法。
【請求項１０】
電源投入処理時にリセットを入力する第１のリセット入力端子と、
前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、
前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力しメモリとの読出し及び書込みを行うデータを入出力し、入力された２つのデータの比較を行い、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、
前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、
前記アドレスバス、前記書込み信号線、及び前記読出し信号線からの各信号を入力し、前記データバスのデータを入出力し保持するアドレス値とデータ値を出力し、前記論理和演算手段の出力により初期化される書込み保護手段とを備え、
前記書込み保護手段は、
前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し前記アドレス値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、
前記書込み信号が出力された場合、前記データバスのデータを入力して保持し、前記読出し信号が出力され且つ前記データバスのデータが特定の値である場合、格納されるデータを前記データバスに出力し前記データ値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項１１】
請求項１０記載のデータ処理装置におけるデータ処理方法であって、
前記第２のリセット入力端子にリセットが入力されて解除された後に、
前記ＣＰＵは、
前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記メモリは、
前記第１の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、
前記ＣＰＵは、
前記データバスのデータを入力し、前記第２の保持手段に保持されるアドレスを読出すために、前記アドレスバスに前記第２の保持手段を特定するアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記第２の保持手段は、
前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、格納されるデータを前記データバスに出力し、
前記ＣＰＵは、
前記データバスを入力し、前記メモリから読出したデータバスの値と前記第２の保持手段から読出したデータバスの値との比較をソフトウェアで行い、比較した結果が異なる結果と判断した場合、前記メモリへ前記第２の保持手段に保持されるデータを書き出すために、前記アドレスバスに前記第１の保持手段から読出したアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスに前記第２の保持手段が格納するデータを出力し、
前記メモリは、
前記第１の保持手段が保持するアドレスに前記第２の保持手段が格納するデータを格納する
ことを特徴とするデータ処理方法。
【請求項１２】
電源投入処理時にリセットを入力する第１のリセット入力端子と、
前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、
前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記論理和演算手段の出力により初期化されるＣＰＵと、
前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、
前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、前記論理和演算手段の出力により初期化されるメモリ制御手段と、
前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、
前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、
前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、
前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、
前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、
前記第１のアドレスバス、前記第１の書込み信号線及び前記第１の読出し信号線からの各信号を入力し、前記第１のデータバスのデータを入出力し、前記第２の書込み信号を入力し保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し、前記論理和演算手段の出力により初期化される書込み保護手段と、
前記第１のアドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記第１のデータバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、
前記書込み保護手段は、
前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第１のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、
前記第１の書込み信号が出力された場合、前記第１のデータバスのデータを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のデータバスのデータが特定の値である場合、格納されるデータを前記第１のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、
前記第１の読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納される比較結果を前記第１のデータバスに出力し、前記論理和演算手段の出力により初期化される第３の保持手段と、
前記第２の書込み信号線から入力される書込み信号に遅延をあたえる遅延バッファと、
前記遅延バッファより入力される遅延を与えた書込み信号を前記第２のリセット端子のリセットの立ち上がりで保持する第４の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項１３】
請求項１２記載のデータ処理装置におけるデータ処理方法であって、
前記第４の保持手段に前記書込み保護手段から前記メモリへ書込みを行うかを判定するための値をセットするために、
前記メモリ制御手段は、
前記第２のアドレスバスにアドレスを出力し、前記第２の書込み信号線に書込み信号を出力し、前記第２のデータバスにデータを出力し、
前記第２のリセット端子は、リセットを入力し、
前記書込み保護手段は、
前記メモリ制御手段が前記第２の書込み信号を入力し、前記第２のリセット端子がリセットを入力した場合、前記遅延バッファが出力する遅延を与えた書込み信号の値を、前記第２のリセット端子が入力するリセットの立ち上がりのタイミングで前記第４の保持手段に格納する
ことを特徴とするデータ処理方法。
【請求項１４】
請求項１２記載のデータ処理装置におけるデータ処理方法であって、
前記書込み保護手段から前記メモリへの書込みを行うかを判定するために、
前記第２のリセット端子は、入力するリセットを解除し、
前記ＣＰＵは、
前記第１のアドレスバスに第４の保持手段を示す特定のアドレスと前記第１の読込み信号を出力し、
前記第４の保持手段は、
前記データバスに保持する値を出力し、
前記ＣＰＵは、
前記データバスを入力し、前記第４の保持手段から読出した値が書込みを行うことを示す値の場合、前記第１の保持手段に保持されるアドレスを読出すために、前記第１のアドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記第１の読出し信号線に読出し信号を出力し、
前記第１の保持手段は、
前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値であるため、格納されるデータを前記第１のデータバスに出力し、
前記ＣＰＵは、
前記第１のデータバスを入力し、前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記第１の読出し信号線に読出し信号を出力し、
前記メモリ制御手段は、
前記ＣＰＵが第１のアドレスバスと前記第１の読出し信号を出力すると、前記第２のアドレスバスに前記第１のアドレスバスから入力したアドレスを出力し、前記第１の読出し信号線から入力した読出し信号を前記第２の読出し信号線に出力し、
前記メモリは、
前記第２のアドレスバス及び前記第２の読出し信号を入力すると、前記第２のデータバスへ前記第２のアドレスバスが示すアドレスの値を出力し、
前記メモリ制御手段は、
前記メモリが前記第２のデータバスを入力すると、前記第１のデータバスへ出力し、
前記ＣＰＵは、前記第１のデータバスを入力し、
前記比較手段は、
前記第１のアドレスバスのアドレスと前記第１の書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記第１のデータバスのデータと前記第１の書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、
前記第３の保持手段は、
前記第１の読出し信号が出力され且つ前記比較結果有効信号が出力されたため、前記比較結果信号を入力し比較結果として保持し、
前記ＣＰＵは、
前記第３の保持手段に保持される比較結果を読出すために、前記第１のアドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記第１の書込み信号線に書込み信号を出力し、
前記第３の保持手段は、
前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値であるため、格納される比較結果を前記データバスに出力し、
前記ＣＰＵは、
前記データバスを入力し、前記第３の保持手段より読出した比較結果が異なる結果と判断した場合、前記第２の保持手段に保持されるデータを読出すために、前記第１のデータバスに前記第２の保持手段を特定するアドレスを出力し、前記第１の読出し信号線に読出し信号を出力し、
前記第２の保持手段は、
前記第１の読出し信号が出力され且つ前記第１のデータバスのデータが特定の値であるため、格納されるデータを前記第１のデータバスに出力し、
前記ＣＰＵは、
前記第１のデータバスを入力し、前記メモリへ前記第２の保持手段に保持されるデータを書込むために、前記第１のアドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記第１の書込み信号線に書込み信号を出力し、前記第１のデータバスに前記第２の保持手段が格納するデータを出力し、
前記メモリ制御手段は、
前記ＣＰＵから前記第１のアドレスバス、前記第１のデータバス及び前記第１の書込み信号線の書込み信号が入力されると、前記第２のアドレスバスに前記第１のアドレスバスから入力されたアドレスを出力し、前記第２のデータバスに前記第１のデータバスから入力されたデータを出力し、前記第２の書込み信号線に前記第１の書込み信号線から入力される書込み信号を出力し、
前記メモリは、
前記メモリ制御手段から入力される前記第２のアドレスバスのアドレスに前記第２のデータバスのデータを格納する
ことを特徴とするデータ処理方法。
【請求項１５】
電源投入処理時にリセットを入力する第１のリセット入力端子と、
前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、
前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、連続アクセス信号を出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力される連続アクセス信号を伝達する連続アクセス信号線と、
前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、
前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力してメモリからのデータを前記第１のデータバスに出力し、前記連続アクセス信号線より連続アクセス信号が入力された場合、前記第１のアドレスバスより伝達されるアドレスを連続して変化させてメモリへ出力し、前記第１のデータバスより伝達されるデータを連続してメモリへ出力し、前記第２のデータバスより伝達されるデータを連続して前記第１のデータバスへ出力し、前記論理和演算手段の出力により初期化されるメモリ制御手段と、
前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、
前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、
前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、
前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、
前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、
前記第１のアドレスバス、前記第１の書込み信号線及び前記第１の読出し信号線からの各信号を入力し、前記第１のデータバスを入出力し、前記連続アクセス信号を入力し、保持するアドレス値とチェックサムの値を出力し、前記論理和演算手段からの出力により初期化される書込み保護手段とを備え、
前記書込み保護手段は、
前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第１のデータバスに出力する第１の保持手段と、
前記連続アクセス信号と前記第１の書込み信号及び前記第１の読出し信号と前記第１のデータバスから連続してデータが入力されると、入力されるデータを加算してチェックサムを算出するチェックサム演算手段とを備え、
前記チェックサム演算手段は、
前記第１の書込み信号を入力し、前記チェックサム演算手段により算出されるチェックサムを入力すると、値を格納し前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力する第２の保持手段と、
前記第１の読出し信号を入力し、前記チェックサム演算手段により算出されるチェックサムを入力すると値を格納し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力する第３の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項１６】
請求項１５記載のデータ処理装置におけるデータ処理方法であって、
前記ＣＰＵは、
前記メモリへの書込みを行うために、前記連続アクセス信号線に連続アクセス信号を出力し、前記第１のアドレスバスにアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスに連続してデータを出力し、
前記書込み保護手段は、
前記連続アクセス信号を入力し、前記第１のアドレスバスよりアドレスを入力し、前記第１の書込み信号線より書込み信号を入力し、前記第１の読出し信号線より読出し信号を入力し、前記第１のデータバスよりデータを入力し、
前記第１の保持手段は、
前記第１の書込み信号と前記第１のアドレスバスのアドレスを入力されると、前記第１のアドレスバスの値を保持し、
前記チェックサム演算手段は、
前記第１の書込み信号線が書込み信号を入力し、前記データバスから連続してデータを入力すると、データの値を加算してチェックサムを算出し、第２の保持手段へ格納する
ことを特徴とするデータ処理方法。
【請求項１７】
請求項１５記載のデータ処理装置におけるデータ処理方法であって、
前記ＣＰＵは、
前記メモリから読出しを行うために、前記連続アクセス信号線に連続アクセス信号を出力し、前記第１のアドレスバスにアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記メモリ制御手段は、
前記ＣＰＵから連続アクセス信号を入力し、前記第１のアドレスバスにアドレスを入力し、前記第１の読出し信号を入力すると、前記第１のアドレスバスの値を前記第２のアドレスバスに連続して変化させて出力し、第２の読出し信号を出力し、
前記メモリは、
第２の読出し信号を入力し、前記第２のアドレスバスに連続してアドレスを入力すると、
前記第２のアドレスバスの入力するアドレスの値を前記第２のデータバスに連続して出力し、
前記メモリ制御手段は、
前記メモリが前記第２のデータバスに連続してデータを出力すると、前記第１のデータバスに連続してデータを出力し、
前記チェックサム演算手段は、
前記第１の読出し信号線が読出し信号を入力し、前記第１のデータバスからデータを連続で入力すると、データの値を加算してチェックサムを算出し第３の保持手段へ格納する
ことを特徴とするデータ処理方法。
【請求項１８】
請求項１５記載のデータ処理装置におけるデータ処理方法であって、
前記第２の保持手段と前記第３の保持手段のデータを比較するために、
前記ＣＰＵは、
前記第１のアドレスバスに前記第２の保持手段を示すアドレスを出力し、前記第１の読出し信号を出力し、
前記書込み保護手段は、
前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、第２の保持手段に格納されるチェックサムを前記第１のデータバスに出力し、
前記ＣＰＵは、
前記第１のデータバスからデータを入力し、前記第１のアドレスバスに前記第３の保持手段を示すアドレスを出力し、前記第１の読出し信号を出力し、
前記書込み保護手段は、
前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、第３の保持手段に格納されるチェックサムを前記第１のデータバスに出力し、
前記ＣＰＵは、
前記第１のデータバスからデータを入力し、前記第２の保持手段から読出したデータバスの値と前記第３の保持手段から読出したデータバスの値との比較をソフトウェアで行う
ことを特徴とするデータ処理方法。
【請求項１９】
電源投入処理時および任意時にリセットを入力するリセット入力端子と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、入力された２つのデータの比較を行い、前記リセット入力端子のリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、
前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、
電源投入後にＬｏｗを保持し、前記ＣＰＵより前記書込み信号を入力し、前記データバスにＨｉｇｈを入力し、前記アドレスバスのアドレスが特定の値を入力すると、前記データバスにＨｉｇｈを保持し、前記読出し信号を入力し、前記アドレスバスのアドレスが特定の値を入力すると、前記データバスに保持する値を出力する第１の保持手段と、
前記アドレスバス、前記書込み信号線、及び前記読出し信号線を入力し、前記データバスを入出力し、保持するアドレス値とデータ値を出力し、前記リセット入力端子より入力されるリセットにより初期化される書込み保護手段とを備え、
前記書込み保護手段は、
前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し、前記アドレス値として前記比較手段に出力し、前記リセット入力端子より入力されるリセットにより初期化される第２の保持手段と、
前記書込み信号が出力された場合、前記データバスのデータを入力して保持し、前記読出し信号が出力され且つ前記データバスのデータが特定の値である場合、格納されるデータを前記データバスに出力し、前記データ値として前記比較手段に出力し、前記リセット入力端子より入力されるリセットにより初期化される第３の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項２０】
請求項１９記載のデータ処理装置におけるデータ処理方法であって、
前記第１の保持手段は、電源投入時にＬｏｗを保持し、
前記リセットが入力されて解除された後に、
前記ＣＰＵは、
前記リセットが電源投入時のリセットかどうかを判別するために、前記アドレスバスに前記第１の保持手段を示す特定のアドレスを出力し、前記読出し信号を出力し、
前記第１の保持手段は、
前記ＣＰＵが前記アドレスバスに特定のアドレスを出力し前記読出し信号を出力すると、格納する値を前記データバスに出力し、
前記ＣＰＵは、
前記データバスより前記第１の保持手段のデータを入力し、前記第１の保持手段より読込んだ値が電源投入時を示すＬｏｗの場合のみ前記第１の保持手段に値を設定するために、前記アドレスバスに第１の保持手段を示す特定の値を出力し、前記書込み信号を出力し、前記データバスに電源投入時ではないことを示すＨｉｇｈを出力し、
前記第１の保持手段は、
前記書込み信号が出力され前記アドレスバスが出力されると、前記データバスの値を格納し、
前記ＣＰＵは、
前記第２の保持手段に保持されるアドレスを読出すために、前記アドレスバスに前記第２の保持手段を特定するアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記第２の保持手段は、
前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、格納されるデータを前記データバスに出力し、
前記ＣＰＵは、
前記データバスを入力し、前記メモリより前記第２の保持手段が保持するアドレスに格納するデータを読出すために、前記第２のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記メモリは、
前記第２の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、
前記ＣＰＵは、
前記データバスを入力し、前記第３の保持手段に保持されるアドレスを読出すために、前記アドレスバスに前記第３の保持手段を特定するアドレスを出力し、前記読出し信号線に読出し信号を出力し、
前記第３の保持手段は、
前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、格納されるデータを前記データバスに出力し、
前記ＣＰＵは、
前記データバスを入力し、前記メモリから読出したデータバスの値と前記第３の保持手段から読出したデータバスの値との比較をソフトウェアで行い、比較した結果が異なる結果と判断した場合、前記ＣＰＵは前記メモリへ前記第３の保持手段に保持されるデータを書込むために、前記アドレスバスに前記第２の保持手段から読出したアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスに前記第３の保持手段が格納するデータを出力し、
前記メモリは、
前記第２の保持手段が保持するアドレスに前記第３の保持手段が格納するデータを格納する
ことを特徴とするデータ処理方法。
【請求項２１】
電源投入処理時および任意時にリセットを入力するリセット入力端子と、
前記リセット端子からのリセットを入力し、リセットの立ち上がりのタイミングで出力し、リセットの立ち下がりのタイミングから一定時間後まで伸張して出力するリセット信号伸張手段と、
前記リセット信号伸張手段から入力する伸張したリセット信号に対して遅延を与える遅延手段と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記遅延手段により入力される伸張したリセット信号に遅延を与えたリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、
前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、
前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、
前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、前記遅延手段により入力される伸張したリセット信号に遅延を与えたリセットにより初期化されるメモリ制御手段と、
前記ＣＰＵから、前記メモリ制御手段より入力される書込み信号を保持し、メモリへ書込み信号を出力する第１の保持手段と、
前記ＣＰＵから、前記メモリ制御手段より出力されるアドレスを伝達する第２のアドレスバスと、
前記ＣＰＵから、前記メモリ制御手段より出力される書込み信号を伝達する第２の書込み信号線と、
前記ＣＰＵから、前記メモリ制御手段より出力されるデータを伝達する第２のデータバスと、
前記ＣＰＵから、前記第１の保持手段より出力される書込み信号を伝達する第３の書込み信号線と、
前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第１の保持手段から、前記第３の書込み信号線より伝達される書込み信号を入力した場合、前記メモリ制御手段から、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、
電源投入後にＬｏｗを保持し、前記ＣＰＵより前記書込み信号を入力し、前記データバスにＨｉｇｈを入力し、前記アドレスバスのアドレスが特定の値を入力すると、前記データバスにＨｉｇｈを保持し、前記読出し信号を入力し前記アドレスバスのアドレスが特定の値を入力すると、前記データバスに保持する値を出力する第２の保持手段とを備え、
前記書込み制御手段は、
前記第１の書込み信号が出力された場合前記第１のアドレスバスのアドレスを入力して保持する第３の保持手段と、
前記第１の書込み信号が出力された場合前記第１のデータバスのデータを入力して保持する第４の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項２２】
請求項２１記載のデータ処理装置におけるデータ処理方法であって、
前記第３の書込み信号は、前記メモリへの書込み完了後に、前記第２のアドレスバスおよび前記第２のデータバスの値が変化するよりも先に立ち下がる必要があるため、
前記ＣＰＵは、
前記第１のアドレスバスにアドレスを出力し、前記第１のデータバスにデータを出力し、前記第１の書込み信号線に書込み信号を出力し、
前記メモリ制御手段は、
前記ＣＰＵから前記第１のアドレスバスが入力されると、前記第３の保持手段へアドレスを格納し、前記第２のアドレスバスへ出力し、前記第１のデータバスが入力されると、前記第４の保持手段へデータを格納し、前記第２のデータバスへ出力し、前記第１の書込み信号が入力されると、前記第２の書込み信号線に出力し、
前記第１の保護手段は、
前記メモリ制御手段が前記第２の書込み信号を入力すると、前記リセット信号伸張手段からはリセットが入力されていないため、前記第３の書込み信号線に出力し、
前記リセット入力端子は、リセットを入力し、
前記リセット信号伸張手段は、
リセット入力端子よりリセットを入力すると、リセットの立ち上がりのタイミングで出力し、リセットの立ち下がりのタイミングから一定時間後まで伸張して前記第１の保持手段と前記遅延手段へ出力し、
前記第１の保持手段は、
ゲート端子に前記リセット信号伸張手段より立ち下がりタイミングを伸張したリセットが入力されると、前記メモリ制御手段から入力される前記第２の書込み信号を保持し、前記第３の書込み信号線に出力し、
前記遅延手段は、
前記リセット信号伸張手段から入力されるリセットに遅延を与え前記メモリ制御手段へ出力し、
前記メモリ制御手段は、
前記遅延手段がリセットを伸張して遅延を与えたリセットが入力されると、前記第３の保持手段と前記第４の保持手段を除いて初期化され、前記第２の書込み信号は立ち下がり、
前記リセット入力端子は、一定時間後にリセットの入力を解除し、
前記リセット信号伸張手段は、
前記リセット入力端子から入力されるリセットの立ち下がりタイミングを一定時間遅延させてから立ち下がり、
前記第１保持手段は、
前記リセット信号伸張手段からのリセットが解除されると、前記メモリ制御手段から前記第２の書込み手段へ書込み信号が出力されていないため、前記第３の書込み信号線に出力していた書込み信号を立ち下げる
ことを特徴とするデータ処理方法。
【請求項２３】
電源投入処理時および任意時にリセットを入力するリセット入力端子と、
メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、割り込み処理発生時に割り込み処理信号と書込みキャンセル信号を出力し、入力された２つのデータの比較を行い、前記リセット入力端子のリセットにより初期化されるＣＰＵと、
前記ＣＰＵから出力される割り込み処理信号を伝達する割り込み処理信号線と、
前記ＣＰＵから出力される書込みキャンセル信号を伝達する書込みキャンセル信号線と、
前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、
前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、
前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、
前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、
前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、前記書込みキャンセル信号線より伝達される書込みキャンセル信号を入力して、メモリへ出力する書込み信号の出力を中止し、前記リセット入力端子のリセットにより初期化されるメモリ制御手段と、
前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、
前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、
前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、
前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、
前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、
前記第１のアドレスバス、前記第１の書込み信号線及び前記第１の読出し信号線を入力し、前記第１のデータバスを入出力し、前記第２の書込み信号を入力し、保持するアドレス値とデータ値を出力し、前記リセットの入力により初期化される書込み保護手段と、
電源投入後にＬｏｗを保持し、前記ＣＰＵより前記第１の書込み信号を入力し、前記第１データバスにＨｉｇｈを入力し、前記第１のアドレスバスのアドレスが特定の値を入力すると、前記第１のデータバスにＨｉｇｈを保持し、前記第１の読出し信号を入力し、前記第１のアドレスバスのアドレスが特定の値を入力すると、前記第１のデータバスに保持する値を出力する第１の保持手段とを備え、
前記書込み保護手段は、
前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第１のデータバスに出力する第２の保持手段と、
前記第１の書込み信号が出力され且つ前記割り込み処理信号が入力された場合、前記第１のデータバスのデータを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のデータバスのデータが特定の値である場合、格納されるデータを前記第１のデータバスに出力する第３の保持手段と、
前記第２の書込み信号が出力され、且つ前記割り込み処理信号が立ち上がった場合、再書込みを行うことを示す特定の値を保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、保持される値を前記第１のデータバスに出力する第４の保持手段とを備えた
ことを特徴とするデータ処理装置。
【請求項２４】
請求項２３記載のデータ処理装置におけるデータ処理方法であって、
前記第２の保持手段、及び前記第３の保持手段は割り込み処理中に値が変化しないようにする必要があるため、
前記ＣＰＵは、
割り込み処理発生時に、前記割り込み処理信号を前記書込み保護手段へ出力し、
前記書込み保護手段は、
前記第１の書込み信号が出力され且つ前記割り込み処理信号が入力された場合、前記第１のアドレスバスのデータを前記第２の保持手段へ格納し、前記第１のデータバスのデータを前記第３の保持手段へ格納する
ことを特徴とするデータ処理方法。
【請求項２５】
請求項２３記載のデータ処理装置におけるデータ処理方法であって、
前記メモリへの書込み中に割り込み処理が発生したことを判定するため、
前記メモリ制御手段は、
割り込み処理発生時に前記ＣＰＵが入力する前記割り込み処理発生信号の立ち上がりのタイミングで前記第２の書込み信号を第４の保持手段へ格納する
ことを特徴とするデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置にかかわり、特にリセット入力によるメモリへの誤書込みを回避することが可能なデータ処理装置およびデータ処理方法に関するものである。
【背景技術】
【０００２】
従来から、情報処理装置の一般的なものとして、半導体集積回路装置（例えば、システムＬＳＩ）内のＣＰＵがプログラムに従って実行するソフトウェア処理により、その外部に接続されたデータ記憶手段（例えば、ＲＡＭなどのデータメモリ）に対して、データを読出しおよび書込みが可能なデータ処理装置が広く用いられている。
【０００３】
このようなデータ処理装置において、リセット信号の入力時にデータ記憶手段をライトアクセスした場合には、そのライトアクセスに十分な動作時間を保証することができず、データの誤書込み等のメモリエラーがしばしば発生している。
【０００４】
そのため、従来のデータ処理装置（例えば、特許文献１を参照）においては、半導体集積回路装置に外部よりリセット信号が入力されたときには、リセット調停手段によって、データ記憶手段とそれ以外の初期化する機能処理手段に対して、データ記憶手段へのライトアクセスが終了してアクセスの全く行われていない状態となるまで、入力されたリセット信号を一時的に保留することにより、上記のようなメモリエラーの発生を防止するようにしている。
【特許文献１】特開平５−２７４２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら上記のような従来のデータ処理装置では、リセットの入力時に発生するデータ記憶手段へのデータの誤書込みを回避するために、リセット調停手段を用いて、データ記憶手段へのライトアクセスが終了するまで、リセットの入力タイミングを遅延させるようにしているが、このためには、リセットの遅延手段およびリセットの調停手段が必要となり、回路構成が複雑になるという問題点を有していた。
【０００６】
本発明は、上記従来の問題点を解決するもので、リセットに対して、マスク処理や遅延処理を行うための専用の回路構成を設けることなく、簡単な回路構成で、リセット信号の入力によるメモリへのデータの誤書込みを確実に回避することができるデータ処理装置およびデータ処理方法を提供する。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明１のデータ処理装置は、電源投入処理時にリセットを入力する第１のリセット入力端子と、前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、前記アドレスバス、前記書込み信号線及び前記読出し信号線からの各信号を入力し、前記データバスを入出力し保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し前記論理和演算手段の出力により初期化される書込み保護手段と、前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、前記書込み保護手段は、前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し、前記アドレス値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、前記書込み信号が出力された場合、前記データバスのデータを入力して保持し、前記読出し信号が出力され且つ前記データバスのデータが特定の値である場合、格納されるデータを前記データバスに出力し、前記データ値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、前記読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納される比較結果を前記データバスに出力し、前記論理和演算手段の出力により初期化される第３の保持手段とを備えたことを特徴とする。
【０００８】
また、本発明１のデータ処理方法は、本発明１のデータ処理装置におけるデータ処理方法であって、前記ＣＰＵは、メモリへの書込みを行うために、前記アドレスバスにアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスにデータを出力し、前記書込み保護手段は、前記アドレスバスよりアドレスを入力し、前記書込み信号線より書込み信号を入力し、前記データバスよりデータを入力し、前記第１の保持手段は、前記書込み信号が出力されるため前記アドレスバスのアドレスを入力して保持し、前記第２の保持手段は、前記書込み信号が出力されるため前記データバスのデータを入力して保持することを特徴とする。
【０００９】
また、本発明１のデータ処理方法は、本発明１のデータ処理装置におけるデータ処理方法であって、前記第２のリセット入力端子にリセットが入力されて解除された後に、前記ＣＰＵは、前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記メモリは、前記第１の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、前記ＣＰＵは、前記データバスを入力し、前記比較手段は、前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、前記第３の保持手段は、前記読出し信号が出力され且つ前記比較結果有効信号が出力されたため、前記比較結果信号を入力し比較結果として保持することを特徴とする。
【００１０】
また、本発明２のデータ処理装置は、電源投入処理時にリセットを入力する第１のリセット入力端子と、前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、前記アドレスバス、前記第１の書込み信号線及び前記読出し信号線からの各信号を入力し、前記データバスからのデータを入出力し、保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し、前記論理和演算手段の出力により初期化される書込み保護手段と、前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、前記書込み保護手段は、前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し、前記アドレス値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、前記書込み信号が出力された場合前記データバスのデータを入力して保持し、前記データ値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、前記読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納される比較結果を前記データバスに出力し、前記論理和演算手段の出力により初期化される第３の保持手段とを備えたことを特徴とする。
【００１１】
また、本発明２のデータ処理方法は、本発明２のデータ処理装置におけるデータ処理方法であって、前記第２のリセット入力端子にリセットが入力されて解除された後に、前記ＣＰＵは、前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記メモリは、前記第１の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、前記ＣＰＵは、前記データバスからのデータを入力し、前記比較手段は、前記アドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、前記第３の保持手段は、前記読出し信号が出力され且つ前記比較結果有効信号が出力されたため、前記比較結果信号を入力し比較結果として保持し、前記ＣＰＵは、前記第３の保持手段に保持される比較結果を読出すために、前記アドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記第３の保持手段は、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため格納される比較結果を前記データバスに出力し、前記ＣＰＵは、前記データバスからのデータを入力し、前記第３の保持手段より読出した比較結果が異なる結果と判断した場合、前記第１のリセット入力端子からのリセット解除後と同じ動作を行うことを特徴とする。
【００１２】
また、本発明３のデータ処理装置は、電源投入処理時にリセットを入力する第１のリセット入力端子と、前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、バス要求信号線より伝達されるバス要求信号を入力し、前記論理和演算手段の出力により初期化されるメモリ制御手段と、前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、前記第１のアドレスバス、前記第１の書込み信号線、前記第１のデータバスからの各信号を入力し、前記第２のアドレスバス、前記第２の書込み信号線及び前記第２の読出し信号線からの各信号を入力し、前記第２のデータバスのデータを入出力し、保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し、バス要求信号を出力し、前記論理和演算手段の出力により初期化される書込み保護手段と、前記書込み保護手段から出力されるバス要求を伝達するバス要求信号線と、前記第２のアドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記第２のデータバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、前記書込み保護手段は、前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第２の読出し信号が出力され且つ前記第２のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第２のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、前記第１の書込み信号が出力された場合、前記第１のデータバスのデータを入力して保持し、前記第２の読出し信号が出力され且つ前記第２のデータバスのデータが特定の値である場合、格納されるデータを前記第２のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、前記第２の読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記論理和演算手段の出力により初期化される第３の保持手段とを備えたことを特徴とする。
【００１３】
また、本発明３のデータ処理方法は、本発明３のデータ処理装置におけるデータ処理方法であって、前記ＣＰＵと前記メモリとのデータのオーバーヘッドを少なくするために、前記第２のリセット端子からのリセットが解除された後に、前記書込み保護手段が前記メモリ制御手段にバス要求信号を出力し、前記メモリ制御手段が、前記第２のアドレスバスと前記第２のデータバスと前記第２の書込み信号線と前記第２の読込み信号線を、前記ＣＰＵから解放し、前記書込み保護手段がバスマスタとなり、メモリに対してＣＰＵを介さずに直接書込みを行うことを特徴とする。
【００１４】
また、本発明３のデータ処理方法は、本発明３のデータ処理装置におけるデータ処理方法であって、前記書込み保護手段が前記メモリ制御手段にバス要求信号を出力し、前記メモリ制御手段が、前記第２のアドレスバスと前記第２のデータバスと前記第２の書込み信号線と前記第２の読込み信号線を、前記ＣＰＵから解放し、前記書込み保護手段は、前記メモリから読込みを行うために、前記第２のアドレスバスに前記第１の保持手段に格納したアドレスを出力し、前記第２の読込み信号を出力し、前記比較手段は、前記第２のアドレスバスの値と前記書込み保護手段が出力する値を比較して前記比較結果有効信号を出力し、前記データバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、前記第３の保持手段は、前記第２の読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、前記比較結果信号を格納し、前記書込み保護手段は、前記第３に格納した比較結果が異なる結果を示す場合、前記第２のアドレスバスに前記第１の保護手段に格納するアドレス値を出力し、前記第２のデータバスに前記第２の保持手段に格納するデータを出力し、前記第２の書込み信号を出力し、前記メモリは、前記第２のアドレスバスよりアドレスを入力し、前記第２のデータバスよりデータを入力し、前記第２の書込み信号を入力することにより、前記第２のアドレスバスのアドレスに前記第２のデータバスのデータ値を保持することを特徴とする。
【００１５】
また、本発明４のデータ処理装置は、電源投入処理時にリセットを入力する第１のリセット入力端子と、前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力しメモリとの読出し及び書込みを行うデータを入出力し、入力された２つのデータの比較を行い、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、前記アドレスバス、前記書込み信号線、及び前記読出し信号線からの各信号を入力し、前記データバスのデータを入出力し保持するアドレス値とデータ値を出力し、前記論理和演算手段の出力により初期化される書込み保護手段とを備え、前記書込み保護手段は、前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し前記アドレス値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、前記書込み信号が出力された場合、前記データバスのデータを入力して保持し、前記読出し信号が出力され且つ前記データバスのデータが特定の値である場合、格納されるデータを前記データバスに出力し前記データ値として前記比較手段に出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段とを備えたことを特徴とする。
【００１６】
また、本発明４のデータ処理方法は、本発明４のデータ処理装置におけるデータ処理方法であって、前記第２のリセット入力端子にリセットが入力されて解除された後に、前記ＣＰＵは、前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記メモリは、前記第１の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、前記ＣＰＵは、前記データバスのデータを入力し、前記第２の保持手段に保持されるアドレスを読出すために、前記アドレスバスに前記第２の保持手段を特定するアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記第２の保持手段は、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、格納されるデータを前記データバスに出力し、前記ＣＰＵは、前記データバスを入力し、前記メモリから読出したデータバスの値と前記第２の保持手段から読出したデータバスの値との比較をソフトウェアで行い、比較した結果が異なる結果と判断した場合、前記メモリへ前記第２の保持手段に保持されるデータを書き出すために、前記アドレスバスに前記第１の保持手段から読出したアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスに前記第２の保持手段が格納するデータを出力し、前記メモリは、前記第１の保持手段が保持するアドレスに前記第２の保持手段が格納するデータを格納することを特徴とする。
【００１７】
また、本発明５のデータ処理装置は、電源投入処理時にリセットを入力する第１のリセット入力端子と、前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記論理和演算手段の出力により初期化されるＣＰＵと、前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、前記論理和演算手段の出力により初期化されるメモリ制御手段と、前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、前記第１のアドレスバス、前記第１の書込み信号線及び前記第１の読出し信号線からの各信号を入力し、前記第１のデータバスのデータを入出力し、前記第２の書込み信号を入力し保持するアドレス値とデータ値を出力し、比較結果有効信号と比較結果信号とを入力し、前記論理和演算手段の出力により初期化される書込み保護手段と、前記第１のアドレスバスのアドレスと前記書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記第１のデータバスのデータと前記書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力する比較手段とを備え、前記書込み保護手段は、前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第１のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第１の保持手段と、前記第１の書込み信号が出力された場合、前記第１のデータバスのデータを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のデータバスのデータが特定の値である場合、格納されるデータを前記第１のデータバスに出力し、前記第１のリセット入力端子より入力されるリセットにより初期化される第２の保持手段と、前記第１の読出し信号が出力され且つ前記比較結果有効信号が出力された場合、前記比較結果信号を入力し比較結果として保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納される比較結果を前記第１のデータバスに出力し、前記論理和演算手段の出力により初期化される第３の保持手段と、前記第２の書込み信号線から入力される書込み信号に遅延をあたえる遅延バッファと、前記遅延バッファより入力される遅延を与えた書込み信号を前記第２のリセット端子のリセットの立ち上がりで保持する第４の保持手段とを備えたことを特徴とする。
【００１８】
また、本発明５のデータ処理方法は、本発明５のデータ処理装置におけるデータ処理方法であって、前記第４の保持手段に前記書込み保護手段から前記メモリへ書込みを行うかを判定するための値をセットするために、前記メモリ制御手段は、前記第２のアドレスバスにアドレスを出力し、前記第２の書込み信号線に書込み信号を出力し、前記第２のデータバスにデータを出力し、前記第２のリセット端子は、リセットを入力し、前記書込み保護手段は、前記メモリ制御手段が前記第２の書込み信号を入力し、前記第２のリセット端子がリセットを入力した場合、前記遅延バッファが出力する遅延を与えた書込み信号の値を、前記第２のリセット端子が入力するリセットの立ち上がりのタイミングで前記第４の保持手段に格納することを特徴とする。
【００１９】
また、本発明５のデータ処理方法は、本発明５のデータ処理装置におけるデータ処理方法であって、前記書込み保護手段から前記メモリへの書込みを行うかを判定するために、前記第２のリセット端子は、入力するリセットを解除し、前記ＣＰＵは、前記第１のアドレスバスに第４の保持手段を示す特定のアドレスと前記第１の読込み信号を出力し、前記第４の保持手段は、前記データバスに保持する値を出力し、前記ＣＰＵは、前記データバスを入力し、前記第４の保持手段から読出した値が書込みを行うことを示す値の場合、前記第１の保持手段に保持されるアドレスを読出すために、前記第１のアドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記第１の読出し信号線に読出し信号を出力し、前記第１の保持手段は、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値であるため、格納されるデータを前記第１のデータバスに出力し、前記ＣＰＵは、前記第１のデータバスを入力し、前記メモリより前記第１の保持手段が保持するアドレスに格納するデータを読出すために、前記第１のアドレスバスに前記保持手段より読出したアドレスを出力し、前記第１の読出し信号線に読出し信号を出力し、前記メモリ制御手段は、前記ＣＰＵが第１のアドレスバスと前記第１の読出し信号を出力すると、前記第２のアドレスバスに前記第１のアドレスバスから入力したアドレスを出力し、前記第１の読出し信号線から入力した読出し信号を前記第２の読出し信号線に出力し、前記メモリは、前記第２のアドレスバス及び前記第２の読出し信号を入力すると、前記第２のデータバスへ前記第２のアドレスバスが示すアドレスの値を出力し、前記メモリ制御手段は、前記メモリが前記第２のデータバスを入力すると、前記第１のデータバスへ出力し、前記ＣＰＵは、前記第１のデータバスを入力し、前記比較手段は、前記第１のアドレスバスのアドレスと前記第１の書込み保護手段が出力する前記アドレス値を比較して前記比較結果有効信号を出力し、前記第１のデータバスのデータと前記第１の書込み保護手段が出力する前記データ値を比較して前記比較結果信号を出力し、前記第３の保持手段は、前記第１の読出し信号が出力され且つ前記比較結果有効信号が出力されたため、前記比較結果信号を入力し比較結果として保持し、前記ＣＰＵは、前記第３の保持手段に保持される比較結果を読出すために、前記第１のアドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記第１の書込み信号線に書込み信号を出力し、前記第３の保持手段は、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値であるため、格納される比較結果を前記データバスに出力し、前記ＣＰＵは、前記データバスを入力し、前記第３の保持手段より読出した比較結果が異なる結果と判断した場合、前記第２の保持手段に保持されるデータを読出すために、前記第１のデータバスに前記第２の保持手段を特定するアドレスを出力し、前記第１の読出し信号線に読出し信号を出力し、前記第２の保持手段は、前記第１の読出し信号が出力され且つ前記第１のデータバスのデータが特定の値であるため、格納されるデータを前記第１のデータバスに出力し、前記ＣＰＵは、前記第１のデータバスを入力し、前記メモリへ前記第２の保持手段に保持されるデータを書込むために、前記第１のアドレスバスに前記第１の保持手段を特定するアドレスを出力し、前記第１の書込み信号線に書込み信号を出力し、前記第１のデータバスに前記第２の保持手段が格納するデータを出力し、前記メモリ制御手段は、前記ＣＰＵから前記第１のアドレスバス、前記第１のデータバス及び前記第１の書込み信号線の書込み信号が入力されると、前記第２のアドレスバスに前記第１のアドレスバスから入力されたアドレスを出力し、前記第２のデータバスに前記第１のデータバスから入力されたデータを出力し、前記第２の書込み信号線に前記第１の書込み信号線から入力される書込み信号を出力し、前記メモリは、前記メモリ制御手段から入力される前記第２のアドレスバスのアドレスに前記第２のデータバスのデータを格納することを特徴とする。
【００２０】
また、本発明６のデータ処理装置は、電源投入処理時にリセットを入力する第１のリセット入力端子と、前記電源投入処理時以外の任意時にリセットを入力する第２のリセット入力端子と、前記第１のリセット入力端子のリセットと前記第２のリセット入力端子のリセットとを論理和演算を行い出力する論理和演算手段と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、連続アクセス信号を出力し、前記第１のリセット入力端子、前記第２のリセット入力端子の少なくとも一方のリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力される連続アクセス信号を伝達する連続アクセス信号線と、前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力してメモリからのデータを前記第１のデータバスに出力し、前記連続アクセス信号線より連続アクセス信号が入力された場合、前記第１のアドレスバスより伝達されるアドレスを連続して変化させてメモリへ出力し、前記第１のデータバスより伝達されるデータを連続してメモリへ出力し、前記第２のデータバスより伝達されるデータを連続して前記第１のデータバスへ出力し、前記論理和演算手段の出力により初期化されるメモリ制御手段と、前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、前記第１のアドレスバス、前記第１の書込み信号線及び前記第１の読出し信号線からの各信号を入力し、前記第１のデータバスを入出力し、前記連続アクセス信号を入力し、保持するアドレス値とチェックサムの値を出力し、前記論理和演算手段からの出力により初期化される書込み保護手段とを備え、前記書込み保護手段は、前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第１のデータバスに出力する第１の保持手段と、前記連続アクセス信号と前記第１の書込み信号及び前記第１の読出し信号と前記第１のデータバスから連続してデータが入力されると、入力されるデータを加算してチェックサムを算出するチェックサム演算手段とを備え、前記チェックサム演算手段は、前記第１の書込み信号を入力し、前記チェックサム演算手段により算出されるチェックサムを入力すると、値を格納し前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力する第２の保持手段と、前記第１の読出し信号を入力し、前記チェックサム演算手段により算出されるチェックサムを入力すると値を格納し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力する第３の保持手段とを備えたことを特徴とする。
【００２１】
また、本発明６のデータ処理方法は、本発明６のデータ処理装置におけるデータ処理方法であって、前記ＣＰＵは、前記メモリへの書込みを行うために、前記連続アクセス信号線に連続アクセス信号を出力し、前記第１のアドレスバスにアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスに連続してデータを出力し、前記書込み保護手段は、前記連続アクセス信号を入力し、前記第１のアドレスバスよりアドレスを入力し、前記第１の書込み信号線より書込み信号を入力し、前記第１の読出し信号線より読出し信号を入力し、前記第１のデータバスよりデータを入力し、前記第１の保持手段は、前記第１の書込み信号と前記第１のアドレスバスのアドレスを入力されると、前記第１のアドレスバスの値を保持し、前記チェックサム演算手段は、前記第１の書込み信号線が書込み信号を入力し、前記データバスから連続してデータを入力すると、データの値を加算してチェックサムを算出し、第２の保持手段へ格納することを特徴とする。
【００２２】
また、本発明６のデータ処理方法は、本発明６のデータ処理装置におけるデータ処理方法であって、前記ＣＰＵは、前記メモリから読出しを行うために、前記連続アクセス信号線に連続アクセス信号を出力し、前記第１のアドレスバスにアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記メモリ制御手段は、前記ＣＰＵから連続アクセス信号を入力し、前記第１のアドレスバスにアドレスを入力し、前記第１の読出し信号を入力すると、前記第１のアドレスバスの値を前記第２のアドレスバスに連続して変化させて出力し、第２の読出し信号を出力し、前記メモリは、第２の読出し信号を入力し、前記第２のアドレスバスに連続してアドレスを入力すると、前記第２のアドレスバスの入力するアドレスの値を前記第２のデータバスに連続して出力し、前記メモリ制御手段は、前記メモリが前記第２のデータバスに連続してデータを出力すると、前記第１のデータバスに連続してデータを出力し、前記チェックサム演算手段は、前記第１の読出し信号線が読出し信号を入力し、前記第１のデータバスからデータを連続で入力すると、データの値を加算してチェックサムを算出し第３の保持手段へ格納することを特徴とする。
【００２３】
また、本発明６のデータ処理方法は、本発明６のデータ処理装置におけるデータ処理方法であって、前記第２の保持手段と前記第３の保持手段のデータを比較するために、前記ＣＰＵは、前記第１のアドレスバスに前記第２の保持手段を示すアドレスを出力し、前記第１の読出し信号を出力し、前記書込み保護手段は、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、第２の保持手段に格納されるチェックサムを前記第１のデータバスに出力し、前記ＣＰＵは、前記第１のデータバスからデータを入力し、前記第１のアドレスバスに前記第３の保持手段を示すアドレスを出力し、前記第１の読出し信号を出力し、前記書込み保護手段は、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、第３の保持手段に格納されるチェックサムを前記第１のデータバスに出力し、前記ＣＰＵは、前記第１のデータバスからデータを入力し、前記第２の保持手段から読出したデータバスの値と前記第３の保持手段から読出したデータバスの値との比較をソフトウェアで行うことを特徴とする。
【００２４】
また、本発明７のデータ処理装置は、電源投入処理時および任意時にリセットを入力するリセット入力端子と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、入力された２つのデータの比較を行い、前記リセット入力端子のリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力されるアドレスを伝達するアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達するデータバスと、前記ＣＰＵから、前記アドレスバスより伝達されるアドレスを入力し、前記読出し信号線より伝達される読出し信号を入力した場合、前記アドレスバスより入力したアドレスに格納されるデータを前記データバスに出力し、前記書込み信号線より伝達される書込み信号を入力した場合、前記データバスより伝達されたデータを前記アドレスバスより入力したアドレスに格納するメモリと、電源投入後にＬｏｗを保持し、前記ＣＰＵより前記書込み信号を入力し、前記データバスにＨｉｇｈを入力し、前記アドレスバスのアドレスが特定の値を入力すると、前記データバスにＨｉｇｈを保持し、前記読出し信号を入力し、前記アドレスバスのアドレスが特定の値を入力すると、前記データバスに保持する値を出力する第１の保持手段と、前記アドレスバス、前記書込み信号線、及び前記読出し信号線を入力し、前記データバスを入出力し、保持するアドレス値とデータ値を出力し、前記リセット入力端子より入力されるリセットにより初期化される書込み保護手段とを備え、前記書込み保護手段は、前記書込み信号が出力された場合、前記アドレスバスのアドレスを入力して保持し、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値である場合、格納されるデータを前記データバスに出力し、前記アドレス値として前記比較手段に出力し、前記リセット入力端子より入力されるリセットにより初期化される第２の保持手段と、前記書込み信号が出力された場合、前記データバスのデータを入力して保持し、前記読出し信号が出力され且つ前記データバスのデータが特定の値である場合、格納されるデータを前記データバスに出力し、前記データ値として前記比較手段に出力し、前記リセット入力端子より入力されるリセットにより初期化される第３の保持手段とを備えたことを特徴とする。
【００２５】
また、本発明７のデータ処理方法は、本発明７のデータ処理装置におけるデータ処理方法であって、前記第１の保持手段は、電源投入時にＬｏｗを保持し、前記リセットが入力されて解除された後に、前記ＣＰＵは、前記リセットが電源投入時のリセットかどうかを判別するために、前記アドレスバスに前記第１の保持手段を示す特定のアドレスを出力し、前記読出し信号を出力し、前記第１の保持手段は、前記ＣＰＵが前記アドレスバスに特定のアドレスを出力し前記読出し信号を出力すると、格納する値を前記データバスに出力し、前記ＣＰＵは、前記データバスより前記第１の保持手段のデータを入力し、前記第１の保持手段より読込んだ値が電源投入時を示すＬｏｗの場合のみ前記第１の保持手段に値を設定するために、前記アドレスバスに第１の保持手段を示す特定の値を出力し、前記書込み信号を出力し、前記データバスに電源投入時ではないことを示すＨｉｇｈを出力し、前記第１の保持手段は、前記書込み信号が出力され前記アドレスバスが出力されると、前記データバスの値を格納し、前記ＣＰＵは、前記第２の保持手段に保持されるアドレスを読出すために、前記アドレスバスに前記第２の保持手段を特定するアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記第２の保持手段は、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、格納されるデータを前記データバスに出力し、前記ＣＰＵは、前記データバスを入力し、前記メモリより前記第２の保持手段が保持するアドレスに格納するデータを読出すために、前記第２のアドレスバスに前記保持手段より読出したアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記メモリは、前記第２の保持手段が保持するアドレスに格納するデータを前記データバスに出力し、前記ＣＰＵは、前記データバスを入力し、前記第３の保持手段に保持されるアドレスを読出すために、前記アドレスバスに前記第３の保持手段を特定するアドレスを出力し、前記読出し信号線に読出し信号を出力し、前記第３の保持手段は、前記読出し信号が出力され且つ前記アドレスバスのアドレスが特定の値であるため、格納されるデータを前記データバスに出力し、前記ＣＰＵは、前記データバスを入力し、前記メモリから読出したデータバスの値と前記第３の保持手段から読出したデータバスの値との比較をソフトウェアで行い、比較した結果が異なる結果と判断した場合、前記ＣＰＵは前記メモリへ前記第３の保持手段に保持されるデータを書込むために、前記アドレスバスに前記第２の保持手段から読出したアドレスを出力し、前記書込み信号線に書込み信号を出力し、前記データバスに前記第３の保持手段が格納するデータを出力し、前記メモリは、前記第２の保持手段が保持するアドレスに前記第３の保持手段が格納するデータを格納することを特徴とする。
【００２６】
また、本発明８のデータ処理装置は、電源投入処理時および任意時にリセットを入力するリセット入力端子と、前記リセット端子からのリセットを入力し、リセットの立ち上がりのタイミングで出力し、リセットの立ち下がりのタイミングから一定時間後まで伸張して出力するリセット信号伸張手段と、前記リセット信号伸張手段から入力する伸張したリセット信号に対して遅延を与える遅延手段と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、前記遅延手段により入力される伸張したリセット信号に遅延を与えたリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、前記遅延手段により入力される伸張したリセット信号に遅延を与えたリセットにより初期化されるメモリ制御手段と、前記ＣＰＵから、前記メモリ制御手段より入力される書込み信号を保持し、メモリへ書込み信号を出力する第１の保持手段と、前記ＣＰＵから、前記メモリ制御手段より出力されるアドレスを伝達する第２のアドレスバスと、前記ＣＰＵから、前記メモリ制御手段より出力される書込み信号を伝達する第２の書込み信号線と、前記ＣＰＵから、前記メモリ制御手段より出力されるデータを伝達する第２のデータバスと、前記ＣＰＵから、前記第１の保持手段より出力される書込み信号を伝達する第３の書込み信号線と、前記メモリ制御手段から、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第１の保持手段から、前記第３の書込み信号線より伝達される書込み信号を入力した場合、前記メモリ制御手段から、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、電源投入後にＬｏｗを保持し、前記ＣＰＵより前記書込み信号を入力し、前記データバスにＨｉｇｈを入力し、前記アドレスバスのアドレスが特定の値を入力すると、前記データバスにＨｉｇｈを保持し、前記読出し信号を入力し前記アドレスバスのアドレスが特定の値を入力すると、前記データバスに保持する値を出力する第２の保持手段とを備え、前記書込み制御手段は、前記第１の書込み信号が出力された場合前記第１のアドレスバスのアドレスを入力して保持する第３の保持手段と、前記第１の書込み信号が出力された場合前記第１のデータバスのデータを入力して保持する第４の保持手段とを備えたことを特徴とする。
【００２７】
また、本発明８のデータ処理方法は、本発明８のデータ処理装置におけるデータ処理方法であって、前記第３の書込み信号は、前記メモリへの書込み完了後に、前記第２のアドレスバスおよび前記第２のデータバスの値が変化するよりも先に立ち下がる必要があるため、前記ＣＰＵは、前記第１のアドレスバスにアドレスを出力し、前記第１のデータバスにデータを出力し、前記第１の書込み信号線に書込み信号を出力し、前記メモリ制御手段は、前記ＣＰＵから前記第１のアドレスバスが入力されると、前記第３の保持手段へアドレスを格納し、前記第２のアドレスバスへ出力し、前記第１のデータバスが入力されると、前記第４の保持手段へデータを格納し、前記第２のデータバスへ出力し、前記第１の書込み信号が入力されると、前記第２の書込み信号線に出力し、前記第１の保護手段は、前記メモリ制御手段が前記第２の書込み信号を入力すると、前記リセット信号伸張手段からはリセットが入力されていないため、前記第３の書込み信号線に出力し、前記リセット入力端子は、リセットを入力し、前記リセット信号伸張手段は、リセット入力端子よりリセットを入力すると、リセットの立ち上がりのタイミングで出力し、リセットの立ち下がりのタイミングから一定時間後まで伸張して前記第１の保持手段と前記遅延手段へ出力し、前記第１の保持手段は、ゲート端子に前記リセット信号伸張手段より立ち下がりタイミングを伸張したリセットが入力されると、前記メモリ制御手段から入力される前記第２の書込み信号を保持し、前記第３の書込み信号線に出力し、前記遅延手段は、前記リセット信号伸張手段から入力されるリセットに遅延を与え前記メモリ制御手段へ出力し、前記メモリ制御手段は、前記遅延手段がリセットを伸張して遅延を与えたリセットが入力されると、前記第３の保持手段と前記第４の保持手段を除いて初期化され、前記第２の書込み信号は立ち下がり、前記リセット入力端子は、一定時間後にリセットの入力を解除し、前記リセット信号伸張手段は、前記リセット入力端子から入力されるリセットの立ち下がりタイミングを一定時間遅延させてから立ち下がり、前記第１保持手段は、前記リセット信号伸張手段からのリセットが解除されると、前記メモリ制御手段から前記第２の書込み手段へ書込み信号が出力されていないため、前記第３の書込み信号線に出力していた書込み信号を立ち下げることを特徴とする。
【００２８】
また、本発明９のデータ処理装置は、電源投入処理時および任意時にリセットを入力するリセット入力端子と、メモリからの読出し及びメモリへの書込みを行うアドレス、読出し信号及び書込み信号を出力し、メモリとの読出し及び書込みを行うデータを入出力し、割り込み処理発生時に割り込み処理信号と書込みキャンセル信号を出力し、入力された２つのデータの比較を行い、前記リセット入力端子のリセットにより初期化されるＣＰＵと、前記ＣＰＵから出力される割り込み処理信号を伝達する割り込み処理信号線と、前記ＣＰＵから出力される書込みキャンセル信号を伝達する書込みキャンセル信号線と、前記ＣＰＵから出力されるアドレスを伝達する第１のアドレスバスと、前記ＣＰＵから出力される読出し信号を伝達する第１の読出し信号線と、前記ＣＰＵから出力される書込み信号を伝達する第１の書込み信号線と、前記ＣＰＵから出力されるデータと前記ＣＰＵに入力されるデータとを伝達する第１のデータバスと、前記ＣＰＵから、前記第１のデータバスより伝達されるデータを入力してメモリへアドレスを出力して、メモリからのデータを前記第１のデータバスに出力し、前記書込みキャンセル信号線より伝達される書込みキャンセル信号を入力して、メモリへ出力する書込み信号の出力を中止し、前記リセット入力端子のリセットにより初期化されるメモリ制御手段と、前記メモリ制御手段から出力されるアドレスを伝達する第２のアドレスバスと、前記メモリ制御手段から出力される読出し信号を伝達する第２の読出し信号線と、前記メモリ制御手段から出力される書込み信号を伝達する第２の書込み信号線と、前記メモリ制御手段から出力されるデータと前記メモリ制御手段に入力されるデータとを伝達する第２のデータバスと、前記第２のアドレスバスより伝達されるアドレスを入力し、前記第２の読出し信号線より伝達される読出し信号を入力した場合、前記第２のアドレスバスより入力したアドレスに格納されるデータを前記第２のデータバスに出力し、前記第２の書込み信号線より伝達される書込み信号を入力した場合、前記第２のデータバスより伝達されたデータを前記第２のアドレスバスより入力したアドレスに格納するメモリと、前記第１のアドレスバス、前記第１の書込み信号線及び前記第１の読出し信号線を入力し、前記第１のデータバスを入出力し、前記第２の書込み信号を入力し、保持するアドレス値とデータ値を出力し、前記リセットの入力により初期化される書込み保護手段と、電源投入後にＬｏｗを保持し、前記ＣＰＵより前記第１の書込み信号を入力し、前記第１データバスにＨｉｇｈを入力し、前記第１のアドレスバスのアドレスが特定の値を入力すると、前記第１のデータバスにＨｉｇｈを保持し、前記第１の読出し信号を入力し、前記第１のアドレスバスのアドレスが特定の値を入力すると、前記第１のデータバスに保持する値を出力する第１の保持手段とを備え、前記書込み保護手段は、前記第１の書込み信号が出力された場合、前記第１のアドレスバスのアドレスを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、格納されるデータを前記第１のデータバスに出力する第２の保持手段と、前記第１の書込み信号が出力され且つ前記割り込み処理信号が入力された場合、前記第１のデータバスのデータを入力して保持し、前記第１の読出し信号が出力され且つ前記第１のデータバスのデータが特定の値である場合、格納されるデータを前記第１のデータバスに出力する第３の保持手段と、前記第２の書込み信号が出力され、且つ前記割り込み処理信号が立ち上がった場合、再書込みを行うことを示す特定の値を保持し、前記第１の読出し信号が出力され且つ前記第１のアドレスバスのアドレスが特定の値である場合、保持される値を前記第１のデータバスに出力する第４の保持手段とを備えたことを特徴とする。
【００２９】
また、本発明９のデータ処理方法は、本発明９のデータ処理装置におけるデータ処理方法であって、前記第２の保持手段、及び前記第３の保持手段は割り込み処理中に値が変化しないようにする必要があるため、前記ＣＰＵは、割り込み処理発生時に、前記割り込み処理信号を前記書込み保護手段へ出力し、前記書込み保護手段は、前記第１の書込み信号が出力され且つ前記割り込み処理信号が入力された場合、前記第１のアドレスバスのデータを前記第２の保持手段へ格納し、前記第１のデータバスのデータを前記第３の保持手段へ格納することを特徴とする。
【００３０】
また、本発明９のデータ処理方法は、本発明９のデータ処理装置におけるデータ処理方法であって、前記メモリへの書込み中に割り込み処理が発生したことを判定するため、前記メモリ制御手段は、割り込み処理発生時に前記ＣＰＵが入力する前記割り込み処理発生信号の立ち上がりのタイミングで前記第２の書込み信号を第４の保持手段へ格納することを特徴とする。
【発明の効果】
【００３１】
以上のように本発明によれば、メモリへのライトアクセスが終了するまでリセットの入力タイミングを遅延させる機能を、そのための回路構成として従来は必要であったリセットの遅延手段およびリセットの調停手段を不要として、実現することができる。
【００３２】
そのため、リセットに対して、マスク処理や遅延処理を行うための専用の回路構成を設けることなく、簡単な回路構成で、リセットの入力によるメモリへのデータの誤書込みを確実に回避することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を示すデータ処理装置およびデータ処理方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
図１は本実施の形態１のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ９及びメモリ３とから構成される。
【００３４】
システムＬＳＩ９は、ＣＰＵ１、メモリインタフェース２、書込み保護回路４、比較器８、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、マニュアルリセット端子１８、パワーオンリセット端子１９、および論理和回路２０とから構成される。書込み保護回路４は、アドレス保護バッファ５、データ保護バッファ６、および比較結果格納レジスタ７から構成される。
【００３５】
ＣＰＵ１は、内部アドレスバス１０、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３へ各信号の出力を行い、内部データバス１１との間で入出力を行い、マニュアルリセット端子１８からマニュアルリセット信号を入力し、パワーオンリセット端子１９からパワーオンリセット信号を入力する。
【００３６】
メモリインタフェース２は、内部アドレスバス１０、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３の入力値を保持し、内部データバス１１の入出力値を保持し、それらの信号を、外部アドレスバス１４、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７に出力し、内部データバス１１から外部データバス１５への入出力値を保持し、ライト時には保持値を外部データバス１５に出力し、リード時は保持値を内部データバス１１に出力し、論理和回路２０から内部リセット信号を入力する。
【００３７】
メモリ３は、メモリインタフェース２から外部アドレスバス１４、外部データバス１５、および外部ライトイネーブル信号線１６を入力すると、外部データバス１５の値を保持し、メモリインタフェース２から外部アドレスバス１４、外部リードイネーブル信号線１７を入力すると、外部アドレスバス１４のアドレスに保持するデータを、外部データバス１５に出力する。
【００３８】
書込み保護回路４は、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力した場合、内部アドレスバス１０の値をアドレス保護バッファ５へ格納すると共に、内部データバス１１の値をデータ保護バッファ６へ格納し、アドレス保護バッファ５、データ保護バッファ６に格納した値を比較器８へ出力し、比較器８がデータ比較結果と比較結果有効信号を出力し、比較器８が出力する比較結果有効信号とＣＰＵ１が内部リードイネーブル信号線１３に出力する信号とが共にＨｉｇｈ（以下Ｈと称す）の場合に、比較器８の出力するデータ比較結果を比較結果格納レジスタ７へ格納し、ＣＰＵ１が、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、アドレス保護バッファ５を示すアドレスを内部アドレスバス１０へ出力した場合、アドレス保護バッファ５の値を内部データバス１１へ出力し、ＣＰＵ１が、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、データ保護バッファ６を示すアドレスを内部アドレスバス１０へ出力した場合、データ保護バッファ６の値を内部データバス１１へ出力し、ＣＰＵ１が、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、比較結果格納レジスタ７を示すアドレスを内部アドレスバス１０へ出力した場合、比較結果格納レジスタ７の値を内部データバス１１へ出力し、論理和回路２０から内部リセット信号を入力する。
【００３９】
アドレス保護バッファ５は、書込み保護回路４に接続される内部アドレスバス１０からの入力信号を保持し、パワーオンリセット端子１９からパワーオンリセット信号を入力する。データ保護バッファ６は、書込み保護回路４に接続される内部データバス１１からの入力信号を保持し、パワーオンリセット端子１９からパワーオンリセット信号を入力する。比較結果格納レジスタ７は、書込み保護回路４が入力するデータ比較結果を保持し、論理和回路２０からの内部リセット信号を入力する。
【００４０】
比較器８は、内部アドレスバス１０、内部データバス１１からの信号を入力し、書込み保護回路４からアドレス保護バッファ５、データ保護バッファ６の値を入力し、アドレス保護バッファ５が保持する値と内部アドレスバス１０の値とを比較し、データ保護バッファ６が保持する値と内部データバス１１の値とを比較し、アドレス保護バッファ５が保持する値と内部アドレスバス１０の値との比較結果が一致する場合にはＨｉｇｈ（以下、Ｈと称す）を、一致しない場合にはＬｏｗ（以下、Ｌと称す）を、比較結果有効信号として書込み保護回路４へ出力し、データ保護バッファ６の保持する値と内部データバス１１の値との比較結果が一致する場合にはＬを、一致しない場合にはＨを、データ比較結果として書込み保護回路４へ出力する。
【００４１】
内部アドレスバス１０は、ＣＰＵ１が出力するアドレスをメモリインタフェース２、書込み保護回路４、および比較器８に出力する。内部データバス１１は、ＣＰＵ１、メモリインタフェース２、および書込み保護回路４が出力するデータを、ＣＰＵ１、メモリインタフェース２、書込み保護回路４、および比較器８に出力する。内部ライトイネーブル信号線１２は、ＣＰＵ１が出力するライトイネーブル信号線をメモリインタフェース２、および書込み保護回路４に出力する。内部リードイネーブル信号線１３は、ＣＰＵ１が出力するリードイネーブル信号をメモリインタフェース２、および書込み保護回路４に出力する。
【００４２】
外部アドレスバス１４は、メモリインタフェース２が出力するアドレスをメモリ３へ出力する。外部データバス１５は、メモリインタフェース２、およびメモリ３が出力するデータを、メモリインタフェース２およびメモリ３へ出力する。外部ライトイネーブル信号線１６は、メモリインタフェース２が出力するライトイネーブル信号をメモリ３へ出力する。外部リードイネーブル信号線１７は、メモリインタフェース２が出力するリードイネーブル信号をメモリ３へ出力する。
【００４３】
マニュアルリセット端子１８は、マニュアルリセット入力時に外部からＨを入力し、マニュアルリセット信号としてＨをＣＰＵ１および論理和回路２０に出力する。パワーオンリセット端子１９は、パワーオンリセット入力時に外部からＨを入力し、パワーオンリセット信号としてＣＰＵ１、アドレス保護バッファ５、データ保護バッファ６、および論理和回路２０に出力する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９からの各リセットを入力し、論理和演算を実施し、内部リセット信号としてメモリインタフェース２、書込み保護回路４および比較結果格納レジスタ７に出力する。
【００４４】
以上のように構成されたデータ処理装置について、図１乃至図６を参照して以下の動作を説明する。
（１）パワーオンリセット入力時の動作
（２）メモリへの書込み動作
（３）メモリへの書込み中にマニュアルリセットを入力する場合の動作
（４）マニュアルリセット入力後に解除した際の動作
（５）（４）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
（６）（４）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
（１）パワーオンリセット入力時の動作
以下では、パワーオンリセット端子１９へのＨ入力時の動作について、図２を用いて説明する。
【００４５】
ＬＳＩ９およびメモリ３は時刻１に電源を供給する。アドレス保護バッファ５、データ保護バッファ６、およびメモリ３は、時刻１において不定となる。パワーオンリセット端子１９は、時刻２にパワーオンリセット信号としてＨを入力する。
【００４６】
ＣＰＵ１、アドレス保護バッファ５、およびデータ保護バッファ６は、時刻２にパワーオンリセット端子１９がパワーオンリセット信号として、Ｈを入力して初期化する。論理和回路２０は、時刻２にパワーオンリセット端子１９よりパワーオンリセット信号としてＨを入力するので、マニュアルリセット端子１８とパワーオンリセット端子１９からの入力を論理和演算し、内部リセット信号としてＨを出力する。メモリインタフェース２、書込み保護回路４、および比較結果格納レジスタ７は時刻２に論理和回路２０より内部リセット信号にＨを入力して初期化する。
【００４７】
パワーオンリセット端子１９は、パワーオンリセット入力時に最初にＨを入力し、一定期間後にＬを入力する。パワーオンリセット端子１９は、時刻３にパワーオンリセット信号としてＬを入力する。ＣＰＵ１、アドレス保護バッファ５、およびデータ保護バッファ６は、時刻３にパワーオンリセット端子１９よりＬを入力して動作を開始する。
【００４８】
論理和回路２０は、時刻３にパワーオンリセット端子１９よりＬを入力するので、マニュアルリセット端子１８とパワーオンリセット端子１９からの入力を論理和演算し、内部リセット信号Ｌを出力する。メモリインタフェース２、書込み保護回路４、および比較結果格納レジスタ７は、時刻３に論理和回路２０より内部リセット信号にＬを入力して動作を開始する。ＣＰＵ１は時刻４から通常の処理を開始する。
（２）メモリへの書込み時の動作
ＣＰＵ１からメモリ３への書込みを行う際の動作タイミングを、図３を参照して説明する。
【００４９】
ＣＰＵ１は、時刻１に、内部アドレスバス１０、内部データバス１１、および内部ライトイネーブル信号線１２に各信号を出力する。メモリインタフェース２は、時刻１でＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、ＣＰＵ１が出力する内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２の各信号を保持する。書込み保護回路４は、ＣＰＵ１が時刻１で内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、アドレス保護バッファ５に内部アドレスバス１０の値を保持し、データ保護バッファ６に内部データバス１１の値を保持する。メモリインタフェース２は、時刻２で保持した内部アドレスバス１０の値を時刻３で外部アドレスバス１４へ出力し、時刻２で保持した内部データバス１１の値を時刻３で外部データバス１５へ出力し、時刻２で保持した内部ライトイネーブル信号線１２の値を時刻３で外部ライトイネーブル信号線１６へと出力する。メモリ３は、時刻３でメモリインタフェース２が外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６に各値を出力すると、時刻４で、外部アドレスバス１４の示すアドレスに外部データバス１５の値を保持する。
（３）メモリへの書込み中にマニュアルリセットを入力した場合の動作
ＣＰＵ１からメモリ３への書込み中にマニュアルリセットを入力した場合の動作タイミングを、図４を参照して説明する。時刻３までの動作は（２）と同じである。
【００５０】
マニュアルリセット端子１８は、時刻４に、マニュアルリセット信号としてＨをＣＰＵ１および論理和回路２０へ出力する。ＣＰＵ１は、時刻４に、マニュアルリセット端子１８からＨ信号を入力すると、初期化する。論理和回路２０は、時刻４に、マニュアルリセット端子１８とパワーオンリセット端子１９の入力を論理和演算し、マニュアルリセット端子１８からＨを入力すると、内部リセット信号としてＨを出力する。メモリインタフェース２、書込み保護回路４、および比較結果格納レジスタ７は、論理和回路２０より内部リセット信号としてＨを入力すると初期化する。
【００５１】
メモリインタフェース２は、時刻３に、メモリ３へ外部アドレスバス１４、外部データバス１５、および外部ライトイネーブル信号線１６から各信号を出力する。メモリ３は、時刻３にメモリインタフェース２が外部アドレスバス１４、外部データバス１５、および外部ライトイネーブル信号線１６に各信号を入力すると、時刻４に外部アドレスバス１４の示すアドレスに外部データバス１５の値を保持するが、時刻４でマニュアルリセット端子１８にＨ信号を入力する場合、メモリインタフェース２とメモリ３が保持しようとしている外部アドレスバス１４、外部データバス１５、および外部ライトイネーブル信号線１６の各信号を初期化するため、メモリ３は誤ったデータを書込む可能性がある。
（４）マニュアルリセット入力後にマニュアルリセットを解除した場合の動作
マニュアルリセット入力解除後の動作タイミングを、図５を参照して説明する。
【００５２】
アドレス保護バッファ５およびデータ保護バッファ６は、時刻１以前より保持している値を比較器８へ出力する。
メモリ３は、時刻１以前よりデータを保持する。比較器８は、アドレス保護バッファ５と内部アドレスバス１０の値を比較し、データ保護バッファ６の値と内部データバス１１の値を比較し、比較結果有効信号として、アドレス保護バッファ５の値と内部アドレスバス１０の値の比較結果が一致する場合にはＨを、一致しない場合にはＬを、書込み保護回路４へ出力し、データ比較結果として、データ保護バッファ６の値と内部データバス１１の値の比較結果が一致する場合にはＬを、一致しない場合にはＨを、書込み保護回路４へ出力する。
【００５３】
マニュアルリセット端子１８は、時刻１に、マニュアルリセット信号としてＬを入力すると、ＣＰＵ１および論理和回路２０へＬ信号を出力する。ＣＰＵ１は、時刻１に、マニュアルリセット端子１８からマニュアルリセット信号としてＬを入力すると、動作を開始する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の入力を論理和演算し、マニュアルリセット端子１８が時刻１にＬを入力すると、内部リセット信号としてＬを出力する。メモリインタフェース２、書込み保護回路４、および比較結果格納レジスタ７は、論理和回路２０より内部リセット信号のＬを入力して動作を開始する。
【００５４】
ＣＰＵ１は、時刻２に、アドレス保護バッファ５を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号線１３に内部リードイネーブル信号を出力する。書込み保護回路４は、時刻２に、ＣＰＵ１が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻３に、アドレス保護バッファ５の保持する値を内部データバス１１へ出力する。ＣＰＵ１は、時刻４に、内部データバス１１からアドレス保護バッファ５の値を読出す。
【００５５】
ＣＰＵ１は、時刻５に、アドレス保護バッファ５から読出したアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号線１３に内部リードイネーブル信号を出力する。メモリインタフェース２は、ＣＰＵ１が時刻５に内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力すると、時刻６に、ＣＰＵ１が出力する内部アドレスバス１０と内部リードイネーブル信号線１３の各値を保持し、それらの値を、時刻７に、外部アドレスバス１４と外部リードイネーブル信号線１７を通じてメモリ３へ出力する。メモリ３は、時刻７にメモリインタフェース２から外部アドレスバス１４と外部リードイネーブル信号線１７を通じて各信号を入力すると、時刻８に、外部アドレスバス１４の示すアドレスのデータを外部データバス１５に出力する。
【００５６】
メモリインタフェース２は、時刻９に、メモリ３が外部データバス１５へ出力した値を保持し、時刻１０に内部データバス１１に出力する。ＣＰＵ１は、時刻１１に内部データバス１１の信号を入力する。書込み保護回路４は、時刻１１に比較器８から比較結果有効信号と内部リードイネーブル信号線１３に信号が出力されているので、比較器８のデータ比較結果を比較結果格納レジスタ７へ格納する。
【００５７】
ＣＰＵ１は、時刻１２に、内部リードイネーブル信号線１３に内部リードイネーブル信号と、内部アドレスバス１０に比較結果格納レジスタ７を示すアドレスを出力する。書込み保護回路４は、時刻１２にＣＰＵ１が比較結果格納レジスタ７を示すアドレスを内部アドレスバス１０に出力し、内部リードイネーブル信号線１３に内部リードイネーブル信号を出力すると、時刻１３に、比較結果格納レジスタ７が保持する値を内部データバス１１へ出力する。ＣＰＵ１は、時刻１４に、内部データバス１１の値を入力する。
（５）（４）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
ここでも、図５を用いて、（４）の動作の結果、データ保護バッファ６とメモリ３のデータが同じ場合の動作を説明する。
【００５８】
比較結果格納レジスタ７は、時刻１１に、比較器８よりデータ比較結果のＬを入力して保持する。ＣＰＵ１は、時刻１４に、比較結果格納レジスタ７の値を読出して、Ｌであるのでソフトウェアの条件処理で書込みは正常に行われたと判定し、メモリ３へのデータの再書込みは行わない。
（６）（４）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
ここでは、図５に加え図６を用いて、（４）の動作での比較の結果、データ保護バッファ６とメモリ３のデータが異なる場合の動作を説明する。
【００５９】
比較結果格納レジスタ７は、時刻１１に、比較器８よりデータ比較結果のＨを入力して保持する。ＣＰＵ１は、時刻１４に、比較結果格納レジスタ７の値を読出して、Ｈであるのでソフトウェアの条件処理で書込みに異常が生じたと判断し、メモリ３へデータの再書込みを行う。ＣＰＵ１は、時刻１５に、データ保護バッファ６を示すアドレスと内部リードイネーブル信号線１３に内部リードイネーブル信号を出力する。書込み保護回路４は、ＣＰＵ１が時刻１５にデータ保護バッファ６を示すアドレスと、内部リードイネーブル信号線１３に内部リードイネーブル信号を出力すると、時刻１６に、データ保護バッファ６の保持する値を内部データバス１１に出力する。ＣＰＵ１は、時刻１７に内部データバス１１の値を入力する。
【００６０】
ＣＰＵ１は、時刻１８にメモリ３から読込みを行った際のアドレスを内部アドレスバス１０に出力し、データ保護バッファ６から読込んだ値を内部データバス１１へ出力し、内部ライトイネーブル信号を出力する。メモリインタフェース２は、時刻１９に、ＣＰＵ１が出力する内部アドレスバス１０、内部データバス１１、内部ライトアクセス信号線１２の各信号を保持し、それらの信号を、時刻２０に、メモリ３へ外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６へ出力する。メモリ３は、時刻２０に、メモリインタフェース２が外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６へ各信号を出力すると、時刻２１に、外部アドレスバス１４の示すアドレスへ外部データバス１５の値を保持する。メモリ３への書込み終了後、通常の処理へ戻る。
【００６１】
メモリ３への書込み中にマニュアルリセット信号線１８にＨが入力された場合、メモリ３に誤ったデータを書込む可能性がある。そこで本実施の形態では、メモリ３への書込みアドレスおよびデータを予めマニュアルリセットにより初期化されないアドレス保護バッファ５およびデータ保護バッファ６に保持しておき、マニュアルリセット解除後にデータ保護バッファ６に保持した値と、メモリ３が保持するデータの値とを比較し、一致しない場合に再書込みを行うことにより、メモリ３への書込みが失敗した場合でも正しいデータに戻すことができる。
（実施の形態２）
実施の形態１において、メモリ３への書込み中にマニュアルリセットを入力すると、誤ったデータを複数のアドレスに対して誤った書込みを行う可能性があるが、この問題を解消するのが本発明の実施の形態２である。
【００６２】
図７は本実施の形態２のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ２２及びメモリ３とから構成される。システムＬＳＩ２２は、ＣＰＵ１、メモリインタフェース２、書込み保護回路２１、比較器８、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、マニュアルリセット端子１８、パワーオンリセット端子１９、および論理和回路２０とから構成される。さらに、書込み保護回路２１は、アドレス保護バッファ５、データ保護バッファ６、および比較結果格納レジスタ７から構成される。
【００６３】
書込み保護回路２１は、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力した場合、内部アドレスバス１０の値をアドレス保護バッファ５へ格納すると共に、内部データバス１１の値をデータ保護バッファ６へ格納し、アドレス保護バッファ５、データ保護バッファ６に格納した値を比較器８へ出力し、その比較器８でのデータ比較結果と比較結果有効信号を入力し、この比較結果有効信号とＣＰＵ１が内部リードイネーブル信号線１３に出力する信号とが共にＨの場合に、比較器８の出力するデータ比較結果を比較結果格納レジスタ７へ格納し、ＣＰＵ１が内部リードイネーブル信号線１３に内部リードイネーブル信号を出力しアドレス保護バッファ５を示すアドレスを内部アドレスバス１０に出力した場合、アドレス保護バッファ５の値を内部データバス１１へ出力し、ＣＰＵ１が内部リードイネーブル信号線１３に内部リードイネーブル信号を出力し比較結果格納レジスタ７を示すアドレスを内部アドレスバス１０に出力した場合、比較結果格納レジスタ７の値を内部データバス１１へ出力し、論理和回路２０から内部リセット信号を入力する。
【００６４】
以上のように構成されたデータ処理装置について、図５を参照して以下の動作を説明する。
実施の形態１で説明した（１）パワーオンリセット入力時の動作、（２）メモリへの書込み動作、（３）メモリへの書込み中にマニュアルリセットを入力する場合の動作、（４）マニュアルリセット入力後に解除した際の動作、（５）（４）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作までは同じである。
（６）マニュアルリセット入力後に解除した際の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
ここでは、図５および図６を用いて、マニュアルリセット入力後に解除した際の動作での比較の結果、データ保護バッファ６とメモリ３のデータが異なる場合の動作を説明する。
【００６５】
比較結果格納レジスタ７は、時刻１１に、比較器８よりデータ比較結果のＨを入力して保持する。ＣＰＵ１は、時刻１４に、比較結果格納レジスタ７の値を読出して、Ｈであるのでソフトウェアの条件処理で書込みに異常が生じたと判断する。ＣＰＵ１は、時刻１５に、メモリ３のデータが保証できないため、パワーオンリセットの入力解除後と同じ動作を開始する。
【００６６】
メモリ３への書込み中にマニュアルリセットを入力すると、複数のアドレスに正しくないデータを書込む可能性がある。
これに対し、本実施の形態では、データ保護バッファ６に保持した値とメモリ３が保持しているデータの値とを比較し、一致しない場合にはメモリ３のデータが正しくないものとして、ＣＰＵ１はパワーオンリセット入力解除後と同じ動作を行う。
（実施の形態３）
実施の形態１において、ＣＰＵ１がメモリ３にデータを書込む際にメモリ３に正しくないデータが保持された場合には再書込みを行うが、このときには、ＣＰＵ１を介してメモリ３へアクセスするためメモリアクセスのオーバーヘッドが大きくなるという問題がある。この問題を解消するのが本発明の実施の形態３である。
【００６７】
図８は本実施の形態３のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ２７及びメモリ３とから構成される。システムＬＳＩ２７は、ＣＰＵ１、メモリインタフェース２３、書込み保護回路２４、比較器２５、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、マニュアルリセット端子１８、パワーオンリセット端子１９、論理和回路２０、および外部バス要求信号線２６とから構成される。また、書込み保護回路２４は、アドレス保護バッファ５、データ保護バッファ６、および比較結果格納レジスタ７とから構成される。
【００６８】
メモリインタフェース２３は、内部アドレスバス１０、内部ライトイネーブル信号線１２および内部リードイネーブル信号線１３からの入力値を保持し、内部データバス１１の入出力値を保持し、外部バス要求信号線２６の外部バス要求信号を入力し、外部アドレスバス１４、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７へ各信号を出力し、外部データバス１５の入出力値を保持し、ライト時にはその保持値を外部データバス１５に出力し、リード時はその保持値を内部データバス１１に出力し、論理和回路２０から内部リセット信号を入力し、書込み保護回路２４が外部バス要求信号線２６にＨを入力すると、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６および外部リードイネーブル信号線１７をＣＰＵ１より解放し、外部バス要求信号線２６にＬを入力すると、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６および外部リードイネーブル信号線１７をＣＰＵ１に接続する。
【００６９】
書込み保護回路２４は、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２へ各信号を出力した場合、内部アドレスバス１０の値をアドレス保護バッファ５へ格納すると共に、内部データバス１１の値をデータ保護バッファ６へ格納し、アドレス保護バッファ５、データ保護バッファ６に格納した値を比較器２５へ出力し、比較器２５からのデータ比較結果と比較結果有効信号を入力し、比較器２５が入力する比較結果有効信号と書込み保護回路２４が出力する外部リードイネーブル信号線１７の信号とが共にＨの場合に、比較器２５の出力するデータ比較結果を比較結果格納レジスタ７へ格納し、外部バス要求信号線２６の信号をメモリインタフェース２３に出力し、アドレス保護バッファ５に格納した値を外部アドレスバス１４へ出力し、データ保護バッファ６に格納した値を外部データバス１５へ出力し、外部ライトイネーブル信号線１６の信号を入力し、論理和回路２０から内部リセット信号を入力する。
【００７０】
比較器２５は、外部アドレスバス１４、外部データバス１５の各信号を入力し、書込み保護回路２４からアドレス保護バッファ５、データ保護バッファ６の値を入力し、アドレス保護バッファ５が保持する値と外部アドレスバス１４の値とを比較し、データ保護バッファ６が保持する値と外部データバス１５の値とを比較し、アドレス保護バッファ５が保持する値と外部アドレスバス１４の値との比較結果が一致する場合にはＨを、一致しない場合にはＬを、比較結果有効信号として書込み保護回路２４へ出力し、データ保護バッファ６の保持する値と外部データバス１５の値との比較結果が一致する場合にはＬを、一致しない場合にはＨを、データ比較結果として書込み保護回路２４へ出力する。
【００７１】
内部アドレスバス１０は、ＣＰＵ１が出力するアドレスをメモリインタフェース２３および書込み保護回路２４に伝達する。内部データバス１１は、ＣＰＵ１、メモリインタフェース２３および書込み保護回路２４が出力するデータを、ＣＰＵ１、メモリインタフェース２３および書込み保護回路２４に伝達する。内部ライトイネーブル信号線１２は、ＣＰＵ１が出力する内部ライトイネーブル信号をメモリインタフェース２３、および書込み保護回路２４に伝達する。内部リードイネーブル信号線１３は、ＣＰＵ１が出力する内部リードイネーブル信号をメモリインタフェース２３に伝達する。
【００７２】
外部アドレスバス１４は、メモリインタフェース２３および書込み保護回路２４が出力するアドレスをメモリ３および比較器２５へ伝達する。外部データバス１５は、メモリインタフェース２３、メモリ３および書込み保護回路２４が出力するデータを、メモリインタフェース２３、メモリ３、書込み保護回路２４および比較器２５へ伝達する。外部ライトイネーブル信号線１６は、メモリインタフェース２３および書込み保護回路２４が出力する外部ライトイネーブル信号をメモリ３へ伝達する。外部リードイネーブル信号線１７は、メモリインタフェース２３および書込み保護回路２４が出力する外部リードイネーブル信号をメモリ３へ伝達する。
【００７３】
外部バス要求信号線２６は、書込み保護回路２４が出力した外部バス要求信号をメモリインタフェース２３へ伝達する。
以上のように構成されたデータ処理装置について、図８乃至図１０を参照して以下の動作を説明する。
【００７４】
実施の形態１で説明した（１）パワーオンリセット入力時の動作、（２）パワーオンリセット入力解除後の動作、（３）メモリへの書込み動作、および（４）メモリへの書込み中にマニュアルリセットを入力する場合の動作までは同じである。
（５）マニュアルリセット入力後に解除した際の動作
（６）（５）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
（７）（５）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
（５）マニュアルリセット入力後に解除した場合の動作
マニュアルリセット入力解除後の動作タイミングを、図９を参照して説明する。
【００７５】
アドレス保護バッファ５およびデータ保護バッファ６は、時刻１以前より保持する値を比較器２５へ出力する。メモリ３は、時刻１以前よりデータを保持する。比較器２５は、アドレス保護バッファ５の値と外部アドレスバス１４の値を比較し、データ保護バッファ６の値と外部データバス１５の値を比較し、アドレス保護バッファ５の値と外部アドレスバス１４の値の比較結果が一致する場合にはＨを、一致しない場合にはＬを、比較結果有効信号として書込み保護回路２４へ出力し、データ保護バッファ６の値と外部データバス１５の値の比較結果が一致する場合にはＬを、一致しない場合にはＨを、データ比較結果として書込み保護回路２４へ出力する。
【００７６】
マニュアルリセット端子１８は、時刻１に、マニュアルリセット信号としてＬを入力すると、論理和回路２０へＬを出力する。論理和回路２０は、マニュアルリセット端子１８の信号とパワーオンリセット端子１９の入力信号を論理和演算し、マニュアルリセット端子１８がＬ信号を入力すると、内部リセット信号としてＬを出力する。メモリインタフェース２３、書込み保護回路２４および比較結果格納レジスタ７は、論理和回路２０より内部リセット信号のＬを入力して動作を開始する。
【００７７】
書込み保護回路２４は、時刻２に、メモリインタフェース２３へ外部バス要求信号線２６の外部バス要求信号としてＨを出力する。メモリインタフェース２３は、時刻３に、書込み保護回路２４が外部バス要求信号線２６に出力する外部バス要求信号により、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６および外部リードイネーブル信号線１７をＣＰＵ１から解放する。書込み保護回路２４は、時刻４に、アドレス保護バッファ５の値を外部アドレスバス１４へ出力し、外部リードイネーブル信号を外部リードイネーブル信号線１７へ出力する。
【００７８】
メモリ３は、書込み保護回路２４が外部アドレスバス１４と外部リードイネーブル信号線１７に各信号を出力すると、時刻５に、外部アドレスバス１４の示すアドレスに保持する値を外部データバス１５に出力する。書込み保護回路２４は、時刻６に、比較器２５からの比較結果有効信号と外部リードイネーブル信号線１７の信号とが出力されているので、比較器２５のデータ比較結果を比較結果格納レジスタ７へ格納する。
（６）（５）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
ここでも図９を用いて、（５）の動作の結果、データ保護バッファ６とメモリ３のデータが同じ場合の動作を説明する。
【００７９】
比較結果格納レジスタ７は、時刻６に、比較器２５よりデータ比較結果のＬを入力して保持する。書込み保護回路２４は、比較結果格納レジスタ７の値がＬであるので、ソフトウェアの条件処理で書込みは正常に行われたと判定し、メモリ３へのデータの再書込みは行わない。そして、書込み保護回路２４が、メモリインタフェース２３へ外部バス要求信号線２６を通じて外部バス要求信号としてＬを出力すると、メモリインタフェース２３は、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６および外部リードイネーブル信号線１７をＣＰＵ１と接続し、通常の処理へ戻る。
（７）（５）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
ここでは図９に加え図１０を用いて、（５）の動作での比較の結果、データ保護バッファ６とメモリ３のデータが異なる場合の動作を説明する。
【００８０】
比較結果格納レジスタ７は、時刻６に、比較器２５よりデータ比較結果としてＨを入力して保持する。書込み保護回路２４は、比較結果格納レジスタ７の値がＨであるので、ソフトウェアの条件処理で書込みに異常が生じたと判断し、メモリ３へデータの再書込みを行う。書込み保護回路２４は、時刻７に、アドレス保護バッファ５の値を外部アドレスバス１４へ出力し、データ保護バッファ６の値を外部データバス１５へ出力し、外部ライトイネーブル信号線１６へ外部ライトイネーブル信号を出力する。
【００８１】
メモリ３は、時刻８に、書込み保護回路２４が外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６へ各信号を出力すると、外部アドレスバス１４の値の示すアドレスへ外部データバス１５の値を保持する。書込み保護回路２４が、時刻９に、メモリインタフェース２３へ外部バス要求信号線２６を通じて外部バス要求信号としてＬを出力すると、メモリインタフェース２３は、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６および外部リードイネーブル信号線１７をＣＰＵ１に接続し、通常の処理へ戻る。
【００８２】
このように、書込み保護回路２４が外部バス要求信号線２６を通じてメモリインタフェース２３を制御し、ＣＰＵ１と外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６および外部リードイネーブル信号線１７との解放および接続を行うことにより、ＣＰＵ１がメモリ３へ書込む際にメモリ３に正しくないデータを保持した場合に行う再書込みにおいて、ＣＰＵ１を介してメモリ３へアクセスを行うオーバーヘッドを回避することができる。
（実施の形態４）
実施の形態１乃至３において、ＣＰＵ１がメモリ３にデータを書込む際に、メモリ３に正しくないデータが保持されたかどうかの判定に比較器を使用しているため、回路面積が増加するが、この問題を解消するのが本発明の実施の形態４である。
【００８３】
図１１は本実施の形態４のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ２９とメモリ３とから構成される。システムＬＳＩ２９は、ＣＰＵ１、メモリインタフェース２、書込み保護回路２８、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、マニュアルリセット端子１８、パワーオンリセット端子１９および論理和回路２０から構成される。また、書込み保護回路２８は、アドレス保護バッファ５およびデータ保護バッファ６から構成される。
【００８４】
書込み保護回路２８は、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力した場合、内部アドレスバス１０の値をアドレス保護バッファ５へ格納すると共に、内部データバス１１の値をデータ保護バッファ６へ格納し、ＣＰＵ１が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力しアドレス保護バッファ５を示すアドレスを内部アドレスバス１０へ出力した場合、アドレス保護バッファ５の値を内部データバス１１へ出力し、ＣＰＵ１が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力しデータ保護バッファ６を示すアドレスを内部アドレスバス１０へ出力した場合、データ保護バッファ６の値を内部データバス１１へ出力し、論理和回路２０からの内部リセット信号を入力する。
【００８５】
内部アドレスバス１０は、ＣＰＵ１が出力するアドレスをメモリインタフェース２および書込み保護回路２８に伝達する。内部データバス１１は、ＣＰＵ１、メモリインタフェース２および書込み保護回路２８が出力するデータを、ＣＰＵ１、メモリインタフェース２および書込み保護回路２８に伝達する。
【００８６】
内部ライトイネーブル信号線１２は、ＣＰＵ１が出力する内部ライトイネーブル信号をメモリインタフェース２および書込み保護回路２８に伝達する。内部リードイネーブル信号線１３は、ＣＰＵ１が出力する内部リードイネーブル信号をメモリインタフェース２および書込み保護回路２８に伝達する。
【００８７】
論理和回路２０は、マニュアルリセット端子１８のリセット信号とパワーオンリセット端子１９のリセット信号とを入力し、それらの論理和演算を実施し、内部リセット信号としてメモリインタフェース２および書込み保護回路２８に出力する。
【００８８】
以上のように構成されたデータ処理装置について、図１１乃至図１３を参照して以下の動作を説明する。
実施の形態１で説明した（１）パワーオンリセット入力時の動作、（２）パワーオンリセット入力解除後の動作、（３）メモリへの書込み動作、（４）メモリへの書込み中にマニュアルリセットを入力する場合の動作までは同じである。
（５）マニュアルリセット入力後に解除した際の動作
（６）（５）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
（７）（５）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
（５）マニュアルリセット入力後にマニュアルリセットを解除した場合の動作
マニュアルリセット入力解除後の動作タイミングを、図１２を参照して説明する。
【００８９】
アドレス保護バッファ５、データ保護バッファ６およびメモリ３は、時刻１以前よりデータを保持する。マニュアルリセット端子１８は、時刻１に、マニュアルリセット信号としてＬを入力すると、ＣＰＵ１および論理和回路２０へＬ信号を出力する。ＣＰＵ１は、マニュアルリセット端子１８よりマニュアルリセット信号としてＬを入力して動作を開始する。論理和回路２０は、マニュアルリセット端子１８の入力信号とパワーオンリセット端子１９の入力信号との論理和を演算し、マニュアルリセット端子１８がＬ信号を入力すると、論理和回路２０は内部リセット信号としてＬを出力する。メモリインタフェース２、書込み保護回路２８は、論理和回路２０より内部リセット信号としてＬを入力して動作を開始する。
【００９０】
ＣＰＵ１は、時刻２に、アドレス保護バッファ５を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力する。書込み保護回路２８は、時刻２にＣＰＵ１が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻３に、アドレス保護バッファ５の保持する値を内部データバス１１へ出力する。
【００９１】
ＣＰＵ１は、時刻４に、内部データバス１１からアドレス保護バッファ５の値を読出し、時刻５に、アドレス保護バッファ５から読出したアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号線１３を出力する。メモリインタフェース２は、ＣＰＵ１が時刻５に内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力すると、時刻６に、ＣＰＵ１が出力する内部アドレスバス１０と内部リードイネーブル信号線１３の各信号を保持し、時刻７に、外部アドレスバス１４と外部リードイネーブル信号線１７の各信号をメモリ３へ出力する。
【００９２】
メモリ３は、時刻７にメモリインタフェース２から外部アドレスバス１４と外部リードイネーブル信号線１７を通じて各信号を入力すると、時刻８に、外部アドレスバス１４の示すアドレスのデータを外部データバス１５に出力する。メモリインタフェース２は、時刻９に、メモリ３が外部データバス１５にデータを出力すると、そのデータを保持し、時刻１０に内部データバス１１に出力する。
【００９３】
ＣＰＵ１は、時刻１１に内部データバス１１のデータを入力し、時刻１２に、データ保護バッファ６を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号線１３に内部リードイネーブル信号を出力する。書込み保護回路２８は、時刻１２にＣＰＵ１が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻１３に、データ保護バッファ６の保持する値を内部データバス１１へ出力する。ＣＰＵ１は、時刻１４に、内部データバス１１からデータ保護バッファ６の値を読出し、時刻１５に、データ保護バッファ６から読出したデータとメモリ３から読出したデータをソフトウェアで比較する。
（６）（５）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
ここでも図１２を用いて、（５）の動作の結果、データ保護バッファ６とメモリ３のデータが同じ場合の動作を説明する。
【００９４】
ＣＰＵ１は、時刻１５に、データ保護バッファ６から読出したデータとメモリ３から読出したデータをソフトウェアで比較し、その比較結果から、ソフトウェアの条件処理で書込みは正常に行われたと判定し、メモリ３へのデータの再書込みは行わない。
（７）（５）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
ここでは図１２に加え図１３を用いて、（５）の動作での比較の結果、データ保護バッファ６とメモリ３のデータが異なる場合の動作を説明する。
【００９５】
ＣＰＵ１は、時刻１５に、データ保護バッファ６から読出したデータとメモリ３から読出したデータをソフトウェアで比較を行い、時刻１６に比較を完了し、その比較結果から、ソフトウェアの条件処理で書込みに異常が生じたと判断し、メモリ３へデータの再書込みを行う。ＣＰＵ１は、時刻１７に、メモリ３から読込みを行った際のアドレスを内部アドレスバス１０に出力し、データ保護バッファ６から読込んだ値を内部データバス１１へ出力し、内部ライトイネーブル信号を内部ライトイネーブル信号線１２へ出力する。
【００９６】
メモリインタフェース２は、時刻１８に、ＣＰＵ１が出力する内部アドレスバス１０、内部データバス１１、内部ライトアクセス信号線１２の各信号を保持し、それらの信号を、時刻１９に、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６へ出力する。
【００９７】
メモリ３は、時刻１９にメモリインタフェース２が外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６に各信号を出力すると、時刻２０に、外部アドレスバス１４の示すアドレスへ外部データバス１５の値を保持する。ＣＰＵ１は、メモリ３への書込み終了後、通常の処理へ戻る。
【００９８】
以上のように、本実施の形態では、ＣＰＵ１がメモリ３にデータを書込む際にメモリ３に正しくないデータが保持された場合に再書込みを行うが、書込みを行うかどうかの判定を比較器を用いることなくＣＰＵ１の比較演算資源を用いてソフトウェアで実行することにより、回路面積を削減することが可能となる。
（実施の形態５）
実施の形態１乃至４において、ＣＰＵ１はメモリ３へ書込みを行うためにメモリインタフェース２を介してアクセスしているが、ＣＰＵ１からアドレス保護バッファ５およびデータ保護バッファ６へ各値を格納しているときにマニュアルリセットを入力すると、ＣＰＵ１を初期化するので、アドレス保護バッファ５およびデータ保護バッファ６が誤った値が取込む可能性があり、マニュアルリセット解除後にアドレス保護バッファ５およびデータ保護バッファ６から行う再書込みにより誤った更新を行う可能性があるが、この問題を解消するのが本発明の実施の形態５である。
【００９９】
図１４は本実施の形態５のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ３３及びメモリ３とから構成される。システムＬＳＩ３３は、ＣＰＵ１、メモリインタフェース２、書込み保護回路３２、比較器８、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、マニュアルリセット端子１８、パワーオンリセット端子１９および論理和回路２０から構成される。また、書込み保護回路３２は、アドレス保護バッファ５、データ保護バッファ６、比較結果格納レジスタ７、再書込み実行フラグ３０および遅延バッファ３１から構成される。
【０１００】
図１５は書込み保護回路３２において再書込み実行フラグ３０の制御構成を表すブロック図である。書込み保護回路３２は、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力した場合、内部アドレスバス１０の値をアドレス保護バッファ５へ格納すると共に、内部データバス１１の値をデータ保護バッファ６へ格納し、アドレス保護バッファ５、データ保護バッファ６に格納した値を比較器８へ出力し、比較器８がそのデータ比較結果と比較結果有効信号を出力すると、比較器８が出力する比較結果有効信号とＣＰＵ１が内部リードイネーブル信号線１３に出力する値とが共にＨの場合に、比較器８の出力するデータ比較結果を比較結果格納レジスタ７へ格納し、ＣＰＵ１が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力しアドレス保護バッファ５を示すアドレスを内部アドレスバス１０へ出力した場合、アドレス保護バッファ５の値を内部データバス１１へ出力し、ＣＰＵ１が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力しデータ保護バッファ６を示すアドレスを内部アドレスバス１０へ出力した場合、データ保護バッファ６の値を内部データバス１１へ出力し、ＣＰＵ１が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し比較結果格納レジスタ７を示すアドレスを内部アドレスバス１０へ出力した場合、比較結果格納レジスタ７の値を内部データバス１１へ出力し、論理和回路２０から内部リセット信号を入力し、メモリインタフェース２より外部ライトイネーブル信号線１６に出力する信号を遅延バッファ３１により遅延させた信号を、内部リセットの立ち上がりのタイミングで再書込み実行フラグ３０にＨにして保持するように制御する。
【０１０１】
外部ライトイネーブル信号線１６は、メモリインタフェース２が出力する外部ライトイネーブル信号をメモリ３および遅延バッファ３１を通じて書込み保護回路３２へ出力する。パワーオンリセット端子１９は、パワーオンリセット入力時に外部からＨを入力してパワーオンリセット信号として、論理和回路２０に出力し、ＣＰＵ１、アドレス保護バッファ５、データ保護バッファ６および再書込み実行フラグ３０を初期化する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の各信号を入力し、それらの論理和演算をし、内部リセット信号として、メモリインタフェース２、書込み保護回路３２、比較結果格納レジスタ７および再書込み実行フラグ３０に出力する。
【０１０２】
再書込み実行フラグ３０は、図１６に示すように、メモリインタフェース２より外部ライトイネーブル信号線１６に出力する信号を遅延バッファ３１で遅延させた信号を、内部リセット信号の立ち上がりのタイミングで保持し、パワーオンリセット信号により初期化する。遅延バッファ３１は、メモリインタフェース２より外部ライトイネーブル信号線１６に出力する信号に遅延を与えて出力する。
【０１０３】
以上のように構成されたデータ処理装置について、図１４乃至図２０を参照して以下の動作を説明する。
実施の形態１で説明した（１）パワーオンリセット入力時の動作、（２）パワーオンリセット入力解除後の動作、および（３）メモリへの書込み動作までは同じである。
（４）ＣＰＵからメモリインタフェースへの転送中にマニュアルリセットを入力した場合の動作
（５）メモリインタフェースからメモリへの書込み中にマニュアルリセットを入力した場合の動作
（６）マニュアルリセット入力後にマニュアルリセットを解除した際の動作
（７）（６）の動作で再書込み実行フラグがＨの場合の動作
（８）（６）の動作で再書込み実行フラグがＬの場合の動作
（９）（７）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
（１０）（７）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
（４）ＣＰＵからメモリインタフェースへの転送中にマニュアルリセットを入力した場合の動作
ＣＰＵ１からメモリインタフェース２への信号転送中にマニュアルリセットを入力した場合の動作タイミングを、図１６を参照して説明する。
【０１０４】
ＣＰＵ１は、時刻１に、内部アドレスバス１０、内部データバス１１および内部ライトイネーブル信号線１２に各信号を出力する。メモリインタフェース２は、時刻１でＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、ＣＰＵ１が出力する内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２の各信号を保持する。書込み保護回路３２は、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、保護バッファ５に内部アドレスバス１０の値を保持し、データ保護バッファ６に内部データバス１１の値を保持する。
【０１０５】
時刻２に、マニュアルリセット端子１８は、マニュアルリセット信号としてＨを入力すると、そのＨ信号を論理和回路２０へ出力する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の各入力信号を論理和演算し、マニュアルリセット端子１８がＨを入力すると、論理和回路２０は内部リセット信号としてＨを出力する。メモリインタフェース２、書込み保護回路３２および比較結果格納レジスタ７は、論理和回路２０より内部リセット信号としてＨを入力して初期化する。
【０１０６】
ここで、アドレス保護バッファ５およびデータ保護バッファ６は、時刻１にＣＰＵ１が内部アドレスバス１０、内部データバス１１、および内部ライトイネーブル信号線１２に各信号を出力すると、時刻２に、アドレス保護バッファ５は内部アドレスバス１０の値を保持し、データ保護バッファ６は内部データバス１１の値を保持するが、時刻２で、マニュアルリセット端子１８がＨを入力する場合、ＣＰＵ１とアドレス保護バッファ５およびデータ保護バッファ６が保持しようとしている内部アドレスバス１０および内部データバス１１を初期化するために、アドレス保護バッファ５およびデータ保護バッファ６は誤ったデータを取込む可能性がある。
（５）メモリインタフェースからメモリへの書込み中にマニュアルリセットを入力した場合の動作
メモリインタフェース２からメモリ３への信号書込み中にマニュアルリセットを入力した場合の動作タイミングを、図１７を参照して説明する。
【０１０７】
ＣＰＵ１は、時刻１に、内部アドレスバス１０、内部データバス１１および内部ライトイネーブル信号線１２に各信号を出力する。メモリインタフェース２は、時刻１でＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に出力する各信号を保持する。書込み保護回路３２は、ＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、保護バッファ５に内部アドレスバス１０の値を保持し、データ保護バッファ６に内部データバス１１の値を保持する。
【０１０８】
メモリインタフェース２は、時刻３に、メモリ３へ外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６を通じて各信号を出力する。時刻４に、マニュアルリセット端子１８はマニュアルリセット信号としてＨを入力すると、そのＨ信号を論理和回路２０へ出力する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の入力信号を論理和演算し、マニュアルリセット端子１８からＨを入力して内部リセット信号としてＨを出力する。ＣＰＵ１、メモリインタフェース２、書込み保護回路３２および比較結果格納レジスタ７は、論理和回路２０より内部リセット信号としてＨを入力して初期化する。
【０１０９】
ここで、メモリ３は、時刻３にメモリインタフェース２が外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６に各信号を出力すると、時刻４に、外部アドレスバス１４の示すアドレスに外部データバス１５の値を保持するが、時刻４でマニュアルリセット端子１８がＨを入力する場合、メモリインタフェース２とメモリ３が保持しようとしている外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６を初期化するため、メモリ３は誤ったデータを書込む可能性がある。
【０１１０】
再書込み実行フラグ３０は、時刻４にメモリインタフェース２より外部ライトイネーブル信号線１６に出力する信号を遅延バッファ３１で遅延させた信号を、内部リセット信号の立ち上がりのタイミングで取込みＨとして保持する。
（６）マニュアルリセット入力後にマニュアルリセットを解除した際の動作
マニュアルリセット入力解除後の動作タイミングを、図１８を参照して説明する。
【０１１１】
アドレス保護バッファ５およびデータ保護バッファ６は、時刻１以前より保持する値を比較器８へ出力する。メモリ３は、時刻１以前よりデータを保持する。再書込み実行フラグ３０は、時刻１以前よりＨを保持する。
【０１１２】
比較器８は、アドレス保護バッファ５と内部アドレスバス１０との値を比較し、データ保護バッファ６の値と内部データバス１１との値を比較し、アドレス保護バッファ５の値と内部アドレスバス１０の値の比較結果が一致する場合にはＨを、一致しない場合にはＬを、比較結果有効信号として書込み保護回路３２へ出力し、データ保護バッファ６の値と内部データバス１１の値の比較結果が一致する場合にはＬを、一致しない場合にＨを、データ比較結果として書込み保護回路３２へ出力する。
【０１１３】
マニュアルリセット端子１８は、時刻１に、マニュアルリセット信号としてＬを入力すると、そのＬ信号を論理和回路２０へ出力する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の入力信号を論理和演算し、マニュアルリセット端子１８がＬを入力すると、内部リセット信号としてＬを出力する。ＣＰＵ１、メモリインタフェース２、書込み保護回路３２および比較結果格納レジスタ７は、論理和回路２０より内部リセット信号としてＬを入力して動作を開始する。
【０１１４】
ＣＰＵ１は、時刻２に、再書込み実行フラグ３０を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。書込み保護回路３２は、時刻２にＣＰＵ１が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻３に、再書込み実行フラグ３０に保持する値を内部データバス１１へ出力する。ＣＰＵ１は、時刻４に、内部データバス１１から再書込み実行フラグ３０の値を読出す。
（７）（６）の動作で再書込み実行フラグがＨの場合の動作
（６）の動作で再書込み実行フラグ３０がＨの場合の動作を、図１８および図１９を参照して説明する。
【０１１５】
ＣＰＵ１は、時刻４に、再書込み実行フラグ３０を読出し、再書込み実行フラグ３０の値がＨの場合は、時刻５に、アドレス保護バッファ５を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。書込み保護回路３２は、時刻５にＣＰＵ１が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻６に、アドレス保護バッファ５の保持する値を内部データバス１１へ出力する。ＣＰＵ１は、時刻７に、内部データバス１１からアドレス保護バッファ５の値を読出す。
【０１１６】
ＣＰＵ１は、時刻８に、内部アドレスバス１０へアドレス保護バッファ５から読出したアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。メモリインタフェース２は、ＣＰＵ１が時刻８に内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力すると、時刻９に、ＣＰＵ１が内部アドレスバス１０と内部リードイネーブル信号線１３に出力する各信号を保持し、時刻１０に、メモリ３へ外部アドレスバス１４と外部リードイネーブル信号線１７の各信号を出力する。
【０１１７】
メモリ３は、時刻１０にメモリインタフェース２が外部アドレスバス１４と外部リードイネーブル信号線１７に各信号を入力すると、時刻１１に、外部アドレスバス１４の示すアドレスのデータを外部データバス１５に出力する。メモリインタフェース２は、時刻１２に、メモリ３が外部データバス１５に信号を出力すると、その値を保持し、時刻１３に、内部データバス１１に出力する。ＣＰＵ１は、時刻１４に、内部データバス１１の信号を入力する。
【０１１８】
書込み保護回路３２は、時刻１４に比較器８が出力する比較結果有効信号と内部リードイネーブル信号線１３の信号とが出力されているので、比較器８のデータ比較結果を比較結果格納レジスタ７へ格納する。ＣＰＵ１は、時刻１５に、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、比較結果格納レジスタ７を示すアドレスを内部アドレスバス１０へ出力する。書込み保護回路３２は、時刻１５にＣＰＵ１が比較結果格納レジスタ７を示すアドレスを内部アドレスバス１０に出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力すると、時刻１６に、比較結果格納レジスタ７が保持する値を内部データバス１１へ出力する。ＣＰＵ１は、時刻１７に、内部データバス１１の信号を入力する。
（８）（６）の動作で再書込み実行フラグがＬの場合の動作
（６）の動作で再書込み実行フラグ３０がＬの場合、メモリインタフェース２は、マニュアルリセットの入力をした時にメモリ３への書込みは行っていないことから、保護バッファからの再書込みは行わずに、通常の処理へ戻る。
【０１１９】
（９）（７）の動作での比較の結果、データ保護バッファ６とメモリ３のデータが同じ場合の動作
ここでも図１８および図１９を用いて、（７）の動作の結果、データ保護バッファ６とメモリ３のデータが同じ場合の動作を説明する。
【０１２０】
比較結果格納レジスタ７は、時刻１４に、比較器８よりデータ比較結果としてＬを入力して保持する。ＣＰＵ１は、時刻１７に、比較結果格納レジスタ７の値を読出して、その値がＬであるので、ソフトウェアの条件処理で書込みは正常に行われたと判定し、メモリ３へのデータの再書込みは行わない。
（１０）（７）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
ここでは図１８および図１９に加え図２０を用いて、（４）の動作での比較の結果、データ保護バッファ６とメモリ３のデータが異なる場合の動作を説明する。
【０１２１】
比較結果格納レジスタ７は、時刻１４に、比較器８よりデータ比較結果としてＨを入力して保持する。ＣＰＵ１は、時刻１７に、比較結果格納レジスタ７の値を読出して、その値がＨであるので、ソフトウェアの条件処理で書込みに異常が生じたと判断し、メモリ３へデータの再書込みを行う。ＣＰＵ１は、時刻１８に、データ保護バッファ６を示すアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。
【０１２２】
書込み保護回路３２は、ＣＰＵ１が時刻１８にデータ保護バッファ６を示すアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力すると、時刻１９に、データ保護バッファ６の保持する値を内部データバス１１に出力する。ＣＰＵ１は、時刻２０に、内部データバス１１の信号を入力する。ＣＰＵ１は、時刻２１に、メモリ３から読込みを行った際のアドレスを内部アドレスバス１０に出力し、データ保護バッファ６から読込んだ値を内部データバス１１へ出力し、内部ライトイネーブル信号線１２に内部ライトイネーブル信号を出力する。
【０１２３】
メモリインタフェース２は、時刻２２にＣＰＵ１が内部アドレスバス１０、内部データバス１１、内部ライトアクセス信号線１２に出力する各信号を保持し、時刻２３に、それらの信号を、メモリ３へ外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６に出力する。メモリ３は、時刻２３にメモリインタフェース２が外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６に各信号を出力すると、時刻２４に外部アドレスバス１４の示すアドレスへ外部データバス１５の値を保持する。メモリ３への書込み終了後、通常の処理へ戻る。
【０１２４】
なお、本実施の形態で説明する再書込み実行フラグ３０を用いることによる保護バッファの誤った値でのメモリ３への更新の回避については、実施の形態２乃至４にも適用可能である。
【０１２５】
以上のように本実施の形態では、マニュアルリセットの付加タイミングがメモリインタフェース２からメモリ３への書込み中であるか否かの情報を検出して、再書込み実行フラグ３０に保持し、マニュアルリセット解除後の処理で、再書込み実行フラグ３０を参照してメモリ３への再書込みを行うことで、アドレス保護バッファ５、データ保護バッファ６に保持された誤った値での更新を除くことが可能となる。
（実施の形態６）
実施の形態１乃至５において、データ保護バッファ６とメモリ３に保持したデータが一致する比較を行う際に、データを遂次比較しているが、メモリ３への連続書込みを行う場合、複数のデータにわたって誤った書込みを行う可能性があり対応できない。この問題を解消するのが本発明の実施の形態６である。
【０１２６】
図２１は本実施の形態６のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ４２およびメモリ３とから構成される。システムＬＳＩ４２は、ＣＰＵ３４、メモリインタフェース３５、書込み保護回路３７、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、マニュアルリセット端子１８、パワーオンリセット端子１９、論理和回路２０および連続アクセス信号線３６から構成される。また、書込み保護回路３７は、アドレス保護バッファ４１およびチェックサム演算回路３８から構成される。さらに、チェックサム演算回路３８は、ライト用チェックサム格納レジスタ３９およびリード用チェックサム格納レジスタ４０から構成される。
【０１２７】
ＣＰＵ３４は、連続アクセスのライト時には、連続アクセス信号線３６および内部ライトイネーブル信号線１２に各信号を出力し、内部アドレスバス１０へアドレスを出力し、内部データバス１１へ４回連続でデータを出力し、連続アクセスのリード時には、連続アクセス信号線３６および内部リードイネーブル信号線１３に各信号を出力し、内部アドレスバス１０へアドレスを出力し、内部データバス１１より４回連続でデータを入力し、マニュアルリセット端子１８からマニュアルリセット信号を入力し、パワーオンリセット端子１９からパワーオンリセット信号を入力する。
【０１２８】
メモリインタフェース３５は、連続アクセスのライト時には、ＣＰＵ３４より連続アクセス信号線３６を通じて連続アクセス信号を入力し、内部アドレスバス１０よりアドレスを入力して保持し、外部アドレスバス１４へアドレスを１ずつ加算して４回連続で出力し、内部データバス１１より４回連続でデータを入力して保持し、外部データバス１５へ４回連続で出力し、内部ライトイネーブル信号線１２の信号を入力して保持し、外部ライトイネーブル信号線１６へ出力し、連続アクセスのリード時には、ＣＰＵ３４より連続アクセス信号線３６を通じて連続アクセス信号を入力し、内部アドレスバス１０よりアドレスを入力して保持し、外部アドレスバス１４へアドレスを１ずつ加算して４回連続で出力し、内部リードイネーブル信号線１３を入力して保持し、外部リードイネーブル信号線１７へ出力し、外部データバス１５より４回連続でデータを入力して保持し、内部データバス１１へ４回連続で出力し、論理和回路２０から内部リセット信号を入力する。
【０１２９】
書込み保護回路３７は、ＣＰＵ３４より連続アクセス信号線３６、内部ライトイネーブル信号線１２を通じて各信号を入力し、内部アドレスバス１０の信号を入力し、内部データバス１１をＳＹＳＣＬＫ２サイクル毎に４回連続して入力した場合、内部アドレスバス１０の値をアドレス保護バッファ４１へ格納し、４回連続して入力する内部データバス１１の値をチェックサム演算回路３８へ入力し、ＣＰＵ３４がアドレス保護バッファ４１を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力した場合、アドレス保護バッファ４１に保持する値を内部データバス１１へ出力し、ＣＰＵ３４がライト用チェックサム格納レジスタ３９を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力すると、ライト用チェックサム格納レジスタ３９の値を内部データバス１１へ出力し、ＣＰＵ３４がリード用チェックサム格納レジスタ４０を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力すると、リード用チェックサム格納レジスタ４０の値を内部データバス１１へ出力し、論理和回路２０から内部リセット信号を入力する。
【０１３０】
内部アドレスバス１０は、ＣＰＵ１が出力するアドレスをメモリインタフェース３５および書込み保護回路３７に出力する。内部データバス１１は、ＣＰＵ３４、メモリインタフェース３５および書込み保護回路３７が出力するデータを、ＣＰＵ３４、メモリインタフェース３５および書込み保護回路３７に出力する。内部ライトイネーブル信号線１２は、ＣＰＵ３４が出力する内部ライトイネーブル信号をメモリインタフェース３５および書込み保護回路３７に出力する。内部リードイネーブル信号線１３は、ＣＰＵ３４が出力する内部リードイネーブル信号をメモリインタフェース３５および書込み保護回路３７に出力する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の各信号を入力し、それらの信号を論理和演算し、内部リセット信号としてメモリインタフェース３５および書込み保護回路３７に出力する。連続アクセス信号線３６は、ＣＰＵ３４が出力する連続アクセス信号をメモリインタフェース３５および書込み保護回路３７に出力する。
【０１３１】
チェックサム演算回路３８は、書込み保護回路３７に４回連続して入力する内部データバス１０の値を加算してチェックサムを算出し、内部ライトイネーブル信号線１２の信号の入力時にはライト用チェックサム格納レジスタ３９に入力し、内部リードイネーブル信号線１３の信号の入力時にはリード用チェックサム格納レジスタ４０に入力する。ライト用チェックサム格納レジスタ３９は、チェックサム演算回路３８より入力するチェックサムの値を保持し、パワーオンリセット端子１９からパワーオンリセット信号を入力する。リード用チェックサム格納レジスタ４０は、チェックサム演算回路３８より入力するチェックサムの値を保持し、パワーオンリセット端子１９からパワーオンリセット信号を入力する。アドレス保護バッファ４１は、書込み保護回路３７より入力するアドレス値を保持し、パワーオンリセット端子１９からパワーオンリセット信号を入力する。
【０１３２】
以上のように構成されたデータ処理装置について、図２１乃至図２６を参照して以下の動作を説明する。
実施の形態１で説明した（１）パワーオンリセット入力時の動作、（２）パワーオンリセット入力解除後の動作までは同じである。
（３）メモリへの連続書込み動作
（４）メモリへの連続書込み中にマニュアルリセットを入力する場合の動作
（５）マニュアルリセット入力後に解除した際の動作
（６）（５）の動作での比較の結果、ライト用チェックサムとリード用チェックサムが同じ場合の動作
（７）（５）の動作での比較の結果、ライト用チェックサムとリード用チェックサムが異なる場合の動作
（３）メモリへの書込み時の動作
ＣＰＵ３４からメモリ３への書込みを行う際の動作タイミングを、図２２を参照して説明する。
【０１３３】
ＣＰＵ３４は、時刻１に、連続アクセス信号線３６および内部ライトイネーブル信号線１２に各信号を出力し、内部アドレスバス１０に連続して書込みを行うアドレスの先頭のアドレスを出力し、内部データバス１１にＳＹＳＣＬＫ２サイクル毎に４回連続でデータを出力する。メモリインタフェース３５は、ＣＰＵ３４が時刻１に連続アクセス信号線３６および内部ライトイネーブル信号線１２に各信号を出力し、内部アドレスバス１０にアドレスを出力し、および内部データバス１１にデータをＳＹＳＣＬＫ２サイクル毎に４回連続で出力すると、時刻２において、ＣＰＵ３４が内部ライトイネーブル信号線１２と内部アドレスバス１０に出力する各信号およびＳＹＳＣＬＫ２サイクル毎に４回連続で内部データバス１１に出力するデータを保持する。書込み保護回路３７は、ＣＰＵ３４が時刻１に連続アクセス信号線３６、内部ライトイネーブル信号線１２および内部アドレスバス１０に各信号を出力し、内部データバス１１にＳＹＳＣＬＫ２サイクル毎に４回連続でデータを出力すると、時刻２に、アドレス保護バッファ４１に入力する内部アドレスバス１０の値を保持し、チェックサム演算回路３８に内部ライトイネーブル信号線１２を入力し、内部データバス１１の値を４回連続で入力する。
【０１３４】
メモリインタフェース３５は、時刻３に、内部データバス１１に４回目の入力を保持すると、時刻４に、外部アドレスバス１４へＳＹＳＣＬＫ２サイクル毎に保持したアドレスに１ずつ加算して４回連続で出力し、外部データバス１５へＳＹＳＣＬＫ２サイクル毎に保持するデータを４回連続で出力し、時刻１に保持した内部ライトイネーブル信号線１２の信号を時刻４に出力する。チェックサム演算回路３８は、時刻１に書込み保護回路３７より内部ライトイネーブル信号線１２の信号とＳＹＳＣＬＫ２サイクル毎に４回連続でデータを入力すると、遂次加算してチェックサムを計算し、ライト用チェックサム格納レジスタ３９へ格納する。メモリ３は、時刻４にメモリインタフェース３５が外部ライトイネーブル信号線１６に信号を出力し、外部アドレスバス１４および外部データバス１５の各信号をＳＹＳＣＬＫ２サイクル毎に入力すると、時刻５からメモリインタフェース３５が連続して入力する外部アドレスバス１４の示すアドレスに外部データバス１５の値をＳＹＳＣＬＫ２サイクル毎に４回連続して保持する。
（４）メモリへの書込み中にマニュアルリセットを入力した場合の動作
ＣＰＵ１からメモリ３へのデータ書込み中にマニュアルリセットを入力した場合の動作タイミングを、図２３を参照して説明する。
【０１３５】
時刻６以前の動作は（３）と同じである。マニュアルリセット端子１８は、時刻６に、マニュアルリセット信号としてＨを入力すると、そのＨ信号をＣＰＵ３４および論理和回路２０へ出力する。ＣＰＵ３４は、時刻６に、マニュアルリセット信号としてＨを入力し初期化する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の入力信号を論理和演算し、マニュアルリセット端子１８がＨを入力すると、論理和回路２０は内部リセット信号としてＨを出力する。メモリインタフェース３５および書込み保護回路３７は、論理和回路２０より内部リセット信号としてＨを入力して初期化する。
【０１３６】
メモリインタフェース３５は、時刻４より、メモリ３へ、外部ライトイネーブル信号線１６を通じて信号を出力し、外部アドレスバス１４および外部データバス１５を通じて４回連続した信号を出力する。メモリ３は、メモリインタフェース３５が時刻４より保持した外部ライトイネーブル信号を外部ライトイネーブル信号線１６を通じて入力し、ＳＹＳＣＬＫ２サイクル毎に４回連続した外部アドレスバス１４および外部データバス１５の各信号を入力すると、遂次外部アドレスバス１４の示すアドレスに外部データバス１５の値を保持するが、時刻６にマニュアルリセット端子１８がＨを入力する場合、メモリ３への４回連続した書込みの途中で初期化するため、連続書込みの途中までしか書込みができない場合と、メモリインタフェース３５とメモリ３が保持しようとしている外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６の各信号を初期化するため、メモリ３は誤ったデータを書込む場合がある。
（５）マニュアルリセット入力後にマニュアルリセットを解除した場合の動作
マニュアルリセット入力解除後の動作タイミングを、図２４乃至図２６を参照して説明する。
【０１３７】
メモリ３、ライト用チェックサム格納レジスタ３９およびアドレス保護バッファ４１は、時刻１以前より値を保持する。マニュアルリセット端子１８は、時刻１にマニュアルリセット信号としてＬを入力すると、そのＬ信号をＣＰＵ３４および論理和回路２０へ出力する。ＣＰＵ３４は、マニュアルリセット信号としてＬを入力し、動作を開始する。論理和回路２０は、マニュアルリセット端子１８とパワーオンリセット端子１９の入力信号を論理和演算し、マニュアルリセット端子１８がＬを入力すると、内部リセット信号としてＬを出力する。メモリインタフェース３５および書込み保護回路３７は、論理和回路２０より内部リセット信号としてＬを入力して動作を開始する。
【０１３８】
ＣＰＵ３４は、時刻２に、アドレス保護バッファ４１を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。書込み保護回路３７は、時刻２にＣＰＵ３４が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻３に、アドレス保護バッファ４１の保持する値を内部データバス１１へ出力する。ＣＰＵ３４は、時刻４に、内部データバス１１からアドレス保護バッファ４１の値を読出し、時刻５に、連続アクセス信号線３６、内部リードイネーブル信号線１３に各信号を出力し、内部アドレスバス１０へアドレス保護バッファ４１から読出したアドレスを出力する。
【０１３９】
メモリインタフェース３５は、ＣＰＵ３４が時刻５に連続アクセス信号線３６、内部リードイネーブル信号線１３および内部アドレスバス１０に各信号を出力すると、時刻６に、ＣＰＵ３４が出力する連続アクセス信号線３６、内部リードイネーブル信号および内部アドレスバス１０の各信号を保持し、時刻６に保持したアドレスを、ＳＹＳＣＬＫ１サイクル後の時刻７より外部アドレスバス１４へＳＹＳＣＬＫ２サイクル毎に１ずつ加算して４回連続で出力する。
【０１４０】
メモリ３は、メモリインタフェース３５が時刻７に外部リードイネーブル信号線１７に信号を出力し、外部アドレスバス１４にＳＹＳＣＬＫ２サイクル毎に４連続で信号を入力すると、時刻８から外部アドレスバス１４の示すアドレスのデータを外部データバス１５にＳＹＳＣＬＫ２サイクル毎に４連続で出力する。メモリインタフェース３５は、メモリ３が時刻８から外部データバス１５に信号をＳＹＳＣＬＫ２サイクル毎に４連続で出力すると、外部データバス１５の値を時刻９からＳＹＳＣＬＫ２サイクル毎に４連続で保持し、時刻１０より内部データバス１０へＳＹＳＣＬＫ２サイクル毎に４連続で出力する。ＣＰＵ３４は、時刻１１より、内部データバス１１の信号をＳＹＳＣＬＫ２サイクル毎に４連続で入力する。
【０１４１】
書込み保護回路３７は、ＣＰＵ３４が内部リードイネーブル信号線１３に信号を出力し、メモリインタフェース３５が時刻１０より内部データバス１０へＳＹＳＣＬＫ２サイクル毎に４連続でデータを入力すると、ＣＰＵ３４が入力する内部リードイネーブル信号線１３の信号をチェックサム演算回路３８へ入力する。チェックサム演算回路３８は、書込み保護回路３７が入力する内部リードイネーブル信号がＨのときに、メモリインタフェース３５よりＳＹＳＣＬＫ２サイクル毎に４回連続で入力する内部データバス１１の値を加算してチェックサムを計算し、遂次リード用チェックサム格納レジスタ４０へ格納し、時刻１３に、データの４回目の加算を行ったチェックサムを格納する。
【０１４２】
ＣＰＵ３４は、時刻１４に、内部アドレスバス１０にライト用チェックサム格納レジスタ３９のアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力すると、ライト用チェックサム格納レジスタ３９は、時刻１５に、保持するライト時のチェックサムを内部データバス１１へ出力する。ＣＰＵ３４は、時刻１６に、内部データバス１１の信号を入力する。
【０１４３】
ＣＰＵ３４は、時刻１７に、内部アドレスバス１０にリード用チェックサム格納レジスタ４０のアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力すると、リード用チェックサム格納レジスタ４０は、時刻１８に、保持するリード時のチェックサムを内部データバス１１へ出力する。ＣＰＵ３４は、時刻１９に、内部データバス１１の信号を入力する。
【０１４４】
ＣＰＵ３４は、時刻２０に、ライト用チェックサム格納レジスタ３９から読出したライト用チェックサムと、リード用チェックサム格納レジスタ４０から読出したリード用チェックサムを、ソフトウェアで比較する。
（６）（５）の動作での比較の結果、ライト用チェックサムとリード用チェックサムが同じ場合の動作
ここでも図２６を用いて、（５）の動作の結果、ライト用チェックサム格納レジスタ３９の値とリード用チェックサム格納レジスタ４０の値が同じ場合の動作を説明する。
【０１４５】
ＣＰＵ３４は、時刻２０に、時刻１６にライト用チェックサム格納レジスタ３９から読出したライト用チェックサムの値と、時刻１９にリード用チェックサム格納レジスタ４０から読出したリード用チェックサムの値を、ソフトウェアで比較する。ＣＰＵ３４は、上記の比較結果から、ソフトウェアの条件処理で書込みは正常に行われたと判定し、メモリ３へのデータの再書込みは行わずに通常の処理を再開する。
（７）（５）の動作での比較の結果、ライト用チェックサムとリード用チェックサムが異なる場合の動作
ここでも図２６を用いて、（５）の動作の結果、ライト用チェックサム格納レジスタ３９の値とリード用チェックサム格納レジスタ４０の値が異なる場合の動作を説明する。
【０１４６】
ＣＰＵ３４は、時刻２０に、時刻１６にライト用チェックサム格納レジスタ３９から読出したライト用チェックサムの値と、時刻１９にリード用チェックサム格納レジスタ４０から読出したリード用チェックサムの値を、ソフトウェアで比較する。ＣＰＵ３４は、上記の比較結果から、ソフトウェアの条件処理で書込みに異常が生じたと判断する。ＣＰＵ３４は、時刻２０に比較を行った結果から、メモリ３に保持するデータの使用をあきらめ、パワーオンリセットの入力解除後と同じ動作を開始する。
【０１４７】
なお、連続書込みを行う際にアドレスをメモリインタフェース３５で１ずつ加算したが、ＣＰＵ３４で行ってもよい。また、本実施の形態で説明した事項は、前述の実施の形態２から５においても適応可能である。また、メモリ３へ書込みを行う時にチェックサムを使用して書込みが正常に終了したかを判定する際に複数データをまとめて比較することにより、複数のアドレスに誤ったデータを保持した場合にも対応することができる。
（実施の形態７）
実施の形態１乃至６において、パワーオンリセットとマニュアルリセットの動作から区別する必要があり、それぞれパワーオンリセット端子とマニュアルリセット端子を別々に設けているが、この問題を解消するのが本発明の実施の形態７である。
【０１４８】
図２７は本実施の形態７のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ５０及びメモリ３から構成される。システムＬＳＩ５０は、ＣＰＵ４３、メモリインタフェース４４、書込み保護回路４５、状態判定フラグ４６、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、リセット端子４７から構成される。また、書込み保護回路４５は、アドレス保護バッファ４８およびデータ保護バッファ４９から構成される。
【０１４９】
ＣＰＵ４３は、内部アドレスバス１０、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３へ各信号を出力し、内部データバス１１との間でデータを入出力し、リセット端子４７よりリセット信号を入力する。
【０１５０】
メモリインタフェース４４は、内部アドレスバス１０、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３への入力値を保持し、内部データバス１１の入出力値を保持し、それらの値を外部アドレスバス１４、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７へ出力し、外部データバス１５の入出力値を保持し、その保持値を、ライト時には外部データバス１５に出力し、リード時は内部データバス１１に出力し、リセット端子４７よりリセット信号を入力する。
【０１５１】
メモリ３は、メモリインタフェース４４から外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６を通じて各信号を入力すると、外部データバス１５の値を保持し、メモリインタフェース４４から外部アドレスバス１４、外部リードイネーブル信号線１７を通じて各信号を入力すると、外部アドレスバス１４のアドレスに保持するデータを外部データバス１５に出力する。
【０１５２】
書込み保護回路４５は、ＣＰＵ４３が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力した場合、内部アドレスバス１０の値をアドレス保護バッファ４８へ格納すると共に、内部データバス１１の値をデータ保護バッファ４９へ格納し、ＣＰＵ４３が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、アドレス保護バッファ４８を示すアドレスを内部アドレスバス１０へ出力した場合、アドレス保護バッファ４８の値を内部データバス１１へ出力し、ＣＰＵ４３が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、データ保護バッファ４９を示すアドレスを内部アドレスバス１０へ出力した場合、データ保護バッファ４９の値を内部データバス１１へ出力し、リセット端子４７よりリセット信号を入力する。
【０１５３】
アドレス保護バッファ４８は、書込み保護回路４５に接続される内部アドレスバス１０の信号値を保持する。データ保護バッファ４９は、書込み保護回路４５に接続される内部データバス１１の信号値を保持する。
【０１５４】
内部アドレスバス１０は、ＣＰＵ４３が出力するアドレスをメモリインタフェース４４および書込み保護回路４５に出力する。内部データバス１１は、ＣＰＵ４３、メモリインタフェース４４および書込み保護回路４５が出力するデータを、ＣＰＵ４３、メモリインタフェース４４および書込み保護回路４５に出力する。内部ライトイネーブル信号線１２は、ＣＰＵ４３が出力するライトイネーブル信号をメモリインタフェース４４および書込み保護回路４５に出力する。内部リードイネーブル信号線１３は、ＣＰＵ４３が出力するリードイネーブル信号をメモリインタフェース４４および書込み保護回路４５に出力する。
【０１５５】
外部アドレスバス１４は、メモリインタフェース４４が出力するアドレスをメモリ３へ出力する。外部データバス１５は、メモリインタフェース４４およびメモリ３が出力するデータを、メモリインタフェース４４およびメモリ３へ出力する。外部ライトイネーブル信号線１６は、メモリインタフェース４４が出力する外部ライトイネーブル信号をメモリ３へ出力する。外部リードイネーブル信号線１７は、メモリインタフェース４４が出力する外部リードイネーブル信号をメモリ３へ出力する。
【０１５６】
リセット端子４７は、パワーオンリセット入力時およびマニュアルリセット入力時に外部からＨを入力し、その信号を内部リセット信号としてＣＰＵ４３、メモリインタフェース４４および書込み保護回路４５に出力する。
【０１５７】
以上のように構成されたデータ処理装置について、図２７乃至図３１を参照して以下の動作を説明する。
（１）電源投入時の動作
（２）メモリへの書込み中にマニュアルリセットを入力する場合の動作
（３）マニュアルリセット入力後に解除した際の動作
（４）（３）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
（５）（３）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
（１）電源投入時の動作
以下では、リセット端子４７にパワーオンリセット信号としてＨを入力した時の動作について、図２８および図２９を用いて説明する。
【０１５８】
時刻１にシステムＬＳＩ５０およびメモリ３に電源を供給する。状態判定フラグ４６は電源投入時にはＬを保持する。アドレス保護バッファ４８、データ保護バッファ４９およびメモリ３は、時刻１において任意の値を持つものとする。リセット端子４７は、時刻２に、パワーオンリセットとしてＨを入力する。ＣＰＵ４３、メモリインタフェース４４および書込み保護回路４５は、時刻２に、リセット端子４７から入力するリセット信号としてＨにより初期化する。
【０１５９】
リセット端子４７は時刻３にＬを入力すると、ＣＰＵ４３は動作を始める。ＣＰＵ４３は、時刻４に、状態判定フラグ４６を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。状態判定フラグ４６は、時刻４にＣＰＵ４３が状態判定フラグを示すアドレスを内部アドレスバスへ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力すると、時刻５に、保持する値を内部データバス１１へ出力する。ＣＰＵ４３は、時刻６に、状態判定フラグ４６の保持する値を内部データバス１１から入力する。ＣＰＵ４３は、時刻６に状態判定フラグ４６から入力した値がＬのため、リセット端子４７から入力したリセットはパワーオンリセットと判断する。ＣＰＵ４３は、時刻７に、状態判定フラグ４６を示すアドレスを内部アドレスバス１０へ出力し、内部ライトイネーブル信号を内部ライトイネーブル信号線１２に出力し、内部データバス１１にＨを出力する。状態判定フラグ４６は、時刻７にＣＰＵが内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻８に、内部データバスの値Ｈを保持する。ＣＰＵ４３は時刻９から通常の処理を開始する。
（２）メモリへの書込み中にマニュアルリセットを入力した場合の動作
ＣＰＵ４３からメモリ３へのデータ書込み中にマニュアルリセットを入力した場合の動作タイミングを、図２９を参照して説明する。
【０１６０】
ＣＰＵ４３は、時刻１に、内部アドレスバス１０、内部データバス１１および内部ライトイネーブル信号線１２に各信号を出力する。メモリインタフェース４４は、時刻１でＣＰＵ４３が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、ＣＰＵ４３が出力する内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２の各信号を保持する。書込み保護回路４５は、ＣＰＵ４３が時刻１に内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、アドレス保護バッファ４８に内部アドレスバス１０の値を格納し、データ保護バッファ４９に内部データバス１１の値を格納する。
【０１６１】
メモリインタフェース４４は、時刻２で保持した内部アドレスバス１０の値を時刻３で外部アドレスバス１４へ出力し、時刻２で保持した内部データバス１１の値を時刻３で外部データバス１５へ出力し、時刻２で保持した内部ライトイネーブル信号線１２の信号を時刻３で外部ライトイネーブル信号線１６へと出力する。メモリ３は、時刻３でメモリインタフェース４４が外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６に各信号を出力すると、時刻４で外部アドレスバス１４の示すアドレスに外部データバス１５の値を保持する。
【０１６２】
リセット端子４７は、時刻４にマニュアルリセットとしてＨを入力すると、リセット信号としてＨを出力する。ＣＰＵ４３、メモリインタフェース４４および書込み保護回路４５は、時刻４にリセット信号Ｈを入力して初期化する。メモリ３は、時刻３にメモリインタフェース４４が外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６に各信号を出力すると、時刻４に、外部アドレスバス１４の示すアドレスに外部データバス１５の値を保持するが、時刻４でリセット端子４７がＨを入力する場合、メモリインタフェース４４とメモリ３が保持しようとしている外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６の値を初期化するため、メモリ３は誤ったデータを書込む可能性がある。
（３）マニュアルリセット入力後にマニュアルリセットを解除した場合の動作
マニュアルリセット入力解除後の動作タイミングを、図３０および図３１を参照して説明する。
【０１６３】
メモリ３は、時刻１以前よりデータを保持する。リセット端子４７は、時刻１に、マニュアルリセット信号としてＬを入力すると、内部リセット信号としてＬを出力する。ＣＰＵ４３、メモリインタフェース４４および書込み保護回路４５は、内部リセット信号としてＬを入力して動作を開始する。ＣＰＵ４３は、時刻２に、状態判定フラグ４６を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力する。状態判定フラグ４６は、ＣＰＵ４３が時刻２に内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力すると、時刻３に、保持する値を内部データバス１１へ出力する。ＣＰＵ４３は、時刻４に、状態判定フラグ４６の値を内部データバス１１より入力する。
【０１６４】
ＣＰＵ４３は、時刻４に状態判定フラグ４６から入力した値がＨのため、リセット端子４７から入力したリセット信号はマニュアルリセット信号と判断する。ＣＰＵ４３は、時刻５に、アドレス保護バッファ４８を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力する。書込み保護回路４５は、時刻５にＣＰＵ４３が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻６に、アドレス保護バッファ４８の保持する値を内部データバス１１へ出力する。
【０１６５】
ＣＰＵ４３は、時刻７に、内部データバス１１からアドレス保護バッファ４８の値を読出す。ＣＰＵ４３は、時刻８に、内部アドレスバス１０へアドレス保護バッファ４８から読出したアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力する。メモリインタフェース４４は、ＣＰＵ４３が時刻８に内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力すると、時刻９に、ＣＰＵ４３が内部アドレスバス１０と内部リードイネーブル信号線１３に出力する各信号を保持し、それらの信号を、時刻１０に、外部アドレスバス１４と外部リードイネーブル信号線１７に出力する。
【０１６６】
メモリ３は、時刻１０にメモリインタフェース４４が外部アドレスバス１４と外部リードイネーブル信号線１７に各信号を出力すると、時刻１１に、外部アドレスバス１４の示すアドレスのデータを外部データバス１５に出力する。メモリインタフェース４４は、時刻１１にメモリ３が外部データバス１５に出力した値を時刻１２に保持し、時刻１３に内部データバス１１に出力する。ＣＰＵ４３は、時刻１４に内部データバス１１の信号を入力する。
【０１６７】
ＣＰＵ４３は、時刻１５に、データ保護バッファ４９を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力する。書込み保護回路４５は、時刻１５にＣＰＵ４３が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻１６に、データ保護バッファ４９の保持する値を内部データバス１１へ出力する。ＣＰＵ４３は、時刻１７に、内部データバス１１からデータ保護バッファ４９の値を読出す。ＣＰＵ４３は、時刻１８に、データ保護バッファ４９から読出したデータとメモリ３から読出したデータをソフトウェアで比較する。
（４）（３）の動作での比較の結果、データ保護バッファとメモリのデータが同じ場合の動作
ここでも図３１を用いて、（３）の動作の結果、データ保護バッファ４９とメモリ３のデータが同じ場合の動作を説明する。
【０１６８】
ＣＰＵ４３は、時刻１７にデータ保護バッファ４９から読出したデータとメモリ３から読出したデータを、時刻１８にソフトウェアで比較を行う。ＣＰＵ４３は、上記の比較結果から、ソフトウェアの条件処理で書込みは正常に行われたと判定し、メモリ３へのデータの再書込みは行わない。
（５）（３）の動作での比較の結果、データ保護バッファとメモリのデータが異なる場合の動作
ここでも図３１を用いて、（３）の動作での比較の結果、データ保護バッファ４９とメモリ３のデータが異なる場合の動作を説明する。
【０１６９】
ＣＰＵ４３は、時刻１７にデータ保護バッファ４９から読出したデータとメモリ３から読出したデータを、時刻１８にソフトウェアで比較を行う。ＣＰＵ４３は、上記の比較結果から、ソフトウェアの条件処理で書込みに異常が生じたと判断し、メモリ３へのデータの再書込みを行う。ＣＰＵ４３は、時刻１９に、アドレス保護バッファ４８から時刻７で読出したアドレスを内部アドレスバス１０に出力し、データ保護バッファ４９から時刻１７で読込んだ値を内部データバス１１へ出力し、内部ライトイネーブル信号を内部ライトイネーブル信号線１２へ出力する。
【０１７０】
メモリインタフェース４４は、時刻２０に、ＣＰＵ４３が時刻１９に出力する内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２の各信号を保持し、それらの信号を、時刻２１に、メモリ３へ外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６に出力する。メモリ３は、時刻２１にメモリインタフェース４４が外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６に各信号を出力すると、時刻２２に、外部アドレスバス１４の示すアドレスへ外部データバス１５の値を保持する。メモリ３への書込み終了後、通常の処理へ戻る。
【０１７１】
以上のように本実施の形態により、電源投入時に保護バッファとメモリが任意の値を保持した状態でも、パワーオンリセット解除時にはデータ保護バッファ４９に保持する値とメモリ３に保持する値の比較を行うことにより、パワーオンリセットとマニュアルリセットを別々に設けることなく、マニュアルリセット投入時に発生するメモリ３への誤書込み防止に対応することが可能となる。
【０１７２】
なお、本実施の形態で説明した事項は、前述した実施の形態１から３、５から７においても適応可能である。
（実施の形態８）
実施の形態１乃至７において、書込み中にリセットを入力した場合にメモリへの誤った値を書込むのを防ぐために、リセットで初期化されない保護バッファを持つ書込み保護回路を用意したが、複雑な保護回路を必要とする。この問題を解消するのが本発明の実施の形態８である。
【０１７３】
図３２は本実施の形態８のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ６７及びメモリ６６から構成される。システムＬＳＩ６７は、ＣＰＵ４３、メモリインタフェース５１、状態判定フラグ４９、内部アドレスバス５８、内部データバス５９、内部ライトイネーブル信号線６０、内部リードイネーブル信号線６１、外部アドレスバス６２、外部データバス６３、外部ライトイネーブル信号線６４、外部ライトイネーブル保持信号線６５、リセット端子５２、リセット信号伸張回路５３、遅延バッファ５４およびライトイネーブル信号保持ラッチ５５から構成される。また、メモリインタフェース５１は、アドレス保護バッファ５６とデータ保護バッファ５７とから構成される。
【０１７４】
メモリインタフェース５１は、内部アドレスバス５８、内部データバス５９からの各入力値を、リセットで初期化されないアドレス保護バッファ５６およびデータ保護バッファ５７に保持し、内部ライトイネーブル信号線６０の内部ライトイネーブル信号を保持し、それらの信号を外部アドレスバス６２、外部データバス６３および外部ライトイネーブル信号線６４へ出力し、遅延バッファ５４から遅延伸張リセット信号を入力する。メモリ６６は、メモリインタフェース５１から外部アドレスバス６２、外部データバス６３および外部ライトイネーブル保持信号線６５を通じて各信号を入力すると、外部データバス５９の値を外部アドレスバス６０の示すアドレスに保持する。アドレス保護バッファ５６は、メモリインタフェース５１に接続される内部アドレスバス５８の入力を保持する。データ保護バッファ５７は、メモリインタフェース５１に接続される内部データバス５９の入力を保持する。
【０１７５】
内部アドレスバス５８は、ＣＰＵ４３が出力するアドレスをメモリインタフェース５１に伝達する。内部データバス５９は、ＣＰＵ４３が出力するデータをメモリインタフェース５１に伝達する。内部ライトイネーブル信号線６０は、ＣＰＵ４３が出力するライトイネーブル信号をメモリインタフェース５１に伝達する。内部リードイネーブル信号線６１は、ＣＰＵ４３が出力するリードイネーブル信号を状態判定フラグ４９に伝達する。
【０１７６】
外部アドレスバス６２は、メモリインタフェース５１が出力するアドレスをメモリ６６へ伝達する。外部データバス６３は、メモリインタフェース５１が出力するデータをメモリ６６伝達する。外部ライトイネーブル信号線６４は、メモリインタフェース５１が出力するライトイネーブル信号をライトイネーブル信号保持ラッチ５５へ伝達する。外部ライトイネーブル保持信号線６５は、ライトイネーブル信号保持ラッチ５５が出力する信号をメモリ６６へ伝達する。
【０１７７】
リセット端子５２は、リセット入力時に外部からＨを入力し、そのＨ信号をリセット信号伸張回路５３に出力する。リセット信号伸張回路５３は、リセット端子５２からリセット信号を入力し、リセット信号の立ち下がりのタイミングを引き伸ばした伸張リセット信号を、遅延バッファ５４およびライトイネーブル信号保持ラッチ５５に出力する。遅延バッファ５４は、リセット信号伸張回路５３が出力する伸張リセット信号に遅延を与えて、遅延伸張リセット信号としてＣＰＵ４３およびメモリインタフェース５１に出力する。
【０１７８】
ライトイネーブル信号保持ラッチ５５は、リセット信号伸張回路５３から伸張リセット信号の反転信号をゲート端子Ｇに入力し、メモリインタフェース５１から外部ライトイネーブル信号線６４の信号を入力し、伸張リセット信号がＬの場合、外部ライトイネーブル信号線６４からの入力値を外部ライトイネーブル保持信号線６５に出力し、伸張リセット信号がＨの場合、外部ライトイネーブル信号線６４からの入力値を保持した後に、外部ライトイネーブル保持信号線６５に出力する。
【０１７９】
以上のように構成されたデータ処理装置について、図３２乃至図３４を参照して以下の動作を説明する。
実施の形態７で説明した（１）電源投入時の動作までは同じである。
（２）メモリへの書込み動作
（３）メモリへの書込み中にマニュアルリセットを入力し、一定時間後に解除する場合の動作
（２）メモリへの書込み動作
メモリ６６への書込み動作について、図３３を用いて説明する。
【０１８０】
ＣＰＵ４３は、時刻１に、内部アドレスバス５８、内部データバス５９および内部ライトイネーブル信号線６０に各信号を出力する。メモリインタフェース５１は、時刻１にＣＰＵ４３が内部アドレスバス５８、内部データバス５９および内部ライトイネーブル信号線６０に各信号を出力すると、時刻２に、内部ライトイネーブル信号線６０を保持し、内部アドレスバス５８の値をアドレス保護バッファ５６に格納し、内部データバス５９の値をデータ保護バッファ５７に格納し、時刻３に、時刻２で保持した内部ライトイネーブル信号線６０の信号を外部ライトイネーブル信号線６４へ出力し、アドレス保護バッファ５６に保持する値を外部アドレスバス６２に出力し、データ保護バッファ５７に保持する値を外部データバス６３を通じてメモリ６６へ出力する。
【０１８１】
ライトイネーブル信号保持ラッチ５５は、時刻３にメモリインタフェース５１が外部ライトイネーブル信号線５８に信号を出力すると、伸張リセット信号がＬなので、そのまま外部ライトイネーブル保持信号線６５へ出力する。メモリ６６は、時刻３にメモリインタフェース５１が外部アドレスバス６２、外部データバス６３および外部ライトイネーブル信号線６４に各信号を出力すると、時刻４に、外部アドレスバス６２の示すアドレスに外部データバス６３の値を保持する。
（３）メモリへの書込み中にマニュアルリセットを入力し、一定時間後に解除する場合の動作
メモリ６６へのデータ書込み中にマニュアルリセットを入力する場合の動作について、図３４を用いて説明する。
【０１８２】
ＣＰＵ４３は、時刻１に、内部アドレスバス５８、内部データバス５９および内部ライトイネーブル信号線６０に各信号を出力する。メモリインタフェース５１は、時刻１にＣＰＵ４３が内部アドレスバス５８、内部データバス５９および内部ライトイネーブル信号線６０に各信号を出力すると、時刻２に、内部ライトイネーブル信号線６０を保持し、内部アドレスバス５８の値をアドレス保護バッファ５６に格納し、内部データバス５９の値をデータ保護バッファ５７に格納し、時刻３に、時刻２で保持した内部ライトイネーブル信号線６０の信号を外部ライトイネーブル信号線６４へ出力し、アドレス保護バッファ５６に保持する値を外部アドレスバス６２に出力し、データ保護バッファ５７に保持する値を外部データバス６３を通じてメモリ６６へ出力する。
【０１８３】
リセット端子５２は、時刻４に外部からマニュアルリセットとしてＨを入力する。リセット信号伸張回路５３は、時刻４にリセット端子５２からマニュアルリセットとしてＨを入力すると、そのＨ信号を立ち上がりのタイミングで出力する。ライトイネーブル信号保持ラッチ５５は、時刻４にリセット端子５２からリセット信号Ｈを入力すると、ゲート端子ＧはＬとなり、外部ライトイネーブル信号線６４の入力値を保持した後に、外部ライトイネーブル保持信号線６５に出力する。
【０１８４】
遅延バッファ５４は、時刻４にリセット端子５２がＨを入力すると、その信号に遅延を与えて、時刻５に、遅延リセット信号としてＨを出力する。外部ライトイネーブル信号線６４は、遅延バッファ５４から時刻５に遅延伸張リセット信号としてＨを入力すると初期化する。メモリ６６は、時刻３にメモリインタフェース５１およびライトイネーブル信号保持ラッチ５５から、外部アドレスバス６２、外部データバス６３および外部ライトイネーブル保持信号線６５の各信号を入力すると、時刻５に、外部アドレスバス６２の示すアドレスに外部データバス６３の値を保持する。
【０１８５】
リセット端子５２は、時刻６にＬを入力する。リセット信号伸張回路５３は、リセット端子５２が時刻６にＬを入力すると、その立ち下がりのタイミングを、一定時間引き延ばしてから時刻７に立ち下がる。ライトイネーブル信号保持ラッチ５５は、時刻７に伸張リセット信号としてＬを入力すると、ゲート端子ＧはＨとなり、外部ライトイネーブル信号線６４の値を出力する。遅延バッファ５４は、時刻７に伸張リセット信号としてＬを入力すると、その信号に遅延を与えて、時刻８に遅延伸張リセット信号としてＬを出力する。ＣＰＵ４３およびメモリインタフェース５１は、時刻８に遅延バッファ５４より遅延伸張リセット信号としてＬを入力すると動作を開始する。
【０１８６】
実施の形態１から７では、メモリへデータ書込みを行う際に、メモリインタフェースへの信号をインタラップして保護バッファに保持し、リセット解除後に保護バッファから復帰を行ったが、本実施の形態では、保護バッファをメモリインタフェース５１の中に持つことにより、回路を簡略化することができる。
（実施の形態９）
実施の形態１から８において、メモリへの書込み中にリセットが入力された場合、保護バッファから再書込みを行うが、割り込みが入力された場合、割り込み発生時の応答性を高めることができない。この問題を解消するのが本発明の実施の形態９である。
【０１８７】
図３５は本実施の形態９のデータ処理装置の一構成例を示すブロック図である。本実施の形態のデータ処理装置は、システムＬＳＩ７６およびメモリ３から構成される。システムＬＳＩ７６は、ＣＰＵ６８、メモリインタフェース６９、書込み保護回路７０、状態判定フラグ４９、内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、外部アドレスバス１４、外部データバス１５、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７、リセット端子４７、書込みキャンセル信号線７４および割り込み処理信号線７５から構成される。また、書込み保護回路７０は、再書込み実行フラグ７１、アドレス保護バッファ７２およびデータ保護バッファ７３から構成される。
【０１８８】
外部ライトイネーブル信号線１６は、メモリインタフェース６９がライトイネーブル信号線を通じて出力する信号を、メモリ３および書込み保護回路７０へ伝達する。ＣＰＵ６８は、内部アドレスバス１０、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３、書込みキャンセル信号線７４および割り込み処理信号線７５へ各信号を出力し、内部データバス１１との間でデータを入出力し、リセット端子４７より内部リセット信号を入力する。
【０１８９】
メモリインタフェース６９は、内部アドレスバス１０、内部ライトイネーブル信号線１２、内部リードイネーブル信号線１３の各入力値を保持し、内部データバス１１の入出力値を保持し、それらの値を、外部アドレスバス１４、外部ライトイネーブル信号線１６、外部リードイネーブル信号線１７を通じて出力し、外部データバス１５の入出力値を保持し、その保持値を、ライト時には外部データバス１５に出力し、リード時は内部データバス１１に出力し、リセット端子４７よりリセット信号を入力し、書込みキャンセル信号線７４の信号を入力し、書込みキャンセル信号線７４がＨの場合にメモリインタフェース６９の保持するライトイネーブル信号をキャンセルしてＬにする。
【０１９０】
書込み保護回路７０は、ＣＰＵ６８が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力し、割り込み処理信号線７５に割り込み処理信号としてＬを出力した場合、内部アドレスバス１０の値をアドレス保護バッファ７２へ格納すると共に、内部データバス１１の値をデータ保護バッファ７３へ格納し、ＣＰＵ６８が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、アドレス保護バッファ７２を示すアドレスを内部アドレスバス１０へ出力した場合、アドレス保護バッファ７２の値を内部データバス１１へ出力し、ＣＰＵ６８が内部リードイネーブル信号を内部リードイネーブル信号線１３へ出力し、データ保護バッファ７３を示すアドレスを内部アドレスバス１０へ出力した場合、データ保護バッファ７３の値を内部データバス１１へ出力し、外部ライトイネーブル信号線１６の外部ライトイネーブル信号を、割り込み処理信号線７５の割り込み処理信号の立ち上がりで保持し、リセット端子４７よりリセット信号を入力する。
【０１９１】
再書込み実行フラグ７１は、メモリインタフェース６９より外部ライトイネーブル信号線１６を通じて入力する外部ライトイネーブル信号を、割り込み処理信号線７５の割り込み処理信号の立ち上がりで保持する。アドレス保護バッファ７２は、ＣＰＵ６８より割り込み処理信号線７５を通じて入力する割り込み処理信号がＬの場合には、書込み保護回路７０に接続される内部アドレスバス１０からの入力を保持し、ＣＰＵ６８より割り込み処理信号線７５を通じて入力する割り込み処理信号がＨの場合は、内部アドレスバス１０からの入力を保持しない。データ保護バッファ７３は、ＣＰＵ６８より割り込み処理信号線７５を通じて入力する割り込み処理信号がＬの場合には、書込み保護回路７０に接続される内部データバス１１からの入力を保持し、ＣＰＵ６８より割り込み処理信号線７５を通じて入力する割り込み処理信号がＨの場合は、内部データバス１１からの入力を保持しない。割り込み処理信号線７５は、ＣＰＵ６８が割り込み発生時にＨを入力し、そのＨ信号を書込み保護回路７０へ伝達する。
【０１９２】
以上のように構成されたデータ処理装置について、図３５乃至図３９を参照して以下の動作を説明する。
実施の形態７で説明した（１）電源投入時の動作までは同じである。
（２）割り込み発生時の動作
（３）割り込みハンドラでの動作
（２）割り込み発生時の動作
以下では、ＣＰＵ６８からメモリ３へのデータ書込み中に割り込み処理が発生した場合の動作タイミングを、図３６を参照して説明する。
【０１９３】
ＣＰＵ６８は、時刻１に、内部アドレスバス１０、内部データバス１１および内部ライトイネーブル信号線１２に各信号を出力し、割り込み処理信号線７５に割り込み処理信号としてＬを出力する。メモリインタフェース６９は、時刻１でＣＰＵ６８が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力すると、時刻２において、ＣＰＵ６８が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２を通じて出力する各信号を保持する。書込み保護回路７０は、時刻１でＣＰＵ６８が内部アドレスバス１０、内部データバス１１、内部ライトイネーブル信号線１２に各信号を出力し、割り込み処理信号線７５に割り込み処理信号としてＬを出力すると、時刻２において、アドレス保護バッファ７２に内部アドレスバス１０の値を保持し、データ保護バッファ７３に内部データバス１１の値を保持する。
【０１９４】
メモリインタフェース６９は、時刻２で保持した内部アドレスバス１０の信号を、時刻３で外部アドレスバス１４へ出力し、時刻２で保持した内部データバス１１の信号を、時刻３で外部データバス１５へ出力し、時刻２で保持した内部ライトイネーブル信号線１２の信号を、時刻３で外部ライトイネーブル信号線１６へと出力する。ＣＰＵ６８は、時刻４に割り込みが発生し、書込みキャンセル信号線７４と割り込み処理信号線７５に各信号を出力する。書込み保護回路７０は、時刻４に割り込み処理信号線７５の信号の立ち上がりで、外部ライトイネーブル信号線１６の値を、再書込み実行フラグ７１に保持する。ＣＰＵ６８は、時刻５より割り込みハンドラ処理を実行する。
（３）割り込みハンドラでの動作
以下では、ＣＰＵ６８が割り込みハンドラを実行する際の動作を、図３７乃至３９を用いて説明する。
【０１９５】
メモリ書込みの途中に割り込みが発生した場合、メモリ３への書込み処理を途中で打ち切り、割り込みハンドラ処理を実行し、割り込みハンドラの最後でメモリ３への再書込みを行う。ＣＰＵ６８は、時刻６に、内部アドレスバス１０に再書込み実行フラグ７１のアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。書込み保護回路７０は、時刻６にＣＰＵ６８が再書込み実行フラグ７１のアドレスを出力し内部リードイネーブル信号を内部リードイネーブル信号線１３に出力すると、時刻７に、再書込み実行フラグ７１に保持する値を内部データバス１１へ出力する。ＣＰＵ６８は、時刻８に、再書込み実行フラグ７１の値を内部データバス１１より読出し、再書込み実行フラグ７１の値がＨの場合は、メモリ３への再書込みを行う。
【０１９６】
ＣＰＵ６８は、時刻９に、アドレス保護バッファ７２を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。書込み保護回路７０は、時刻９にＣＰＵ６８が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻１０に、アドレス保護バッファ７２の保持する値を内部データバス１１へ出力する。ＣＰＵ６８は、時刻１１に、内部データバス１１からアドレス保護バッファ７２の値を読出す。
【０１９７】
ＣＰＵ６８は、時刻１２に、内部アドレスバス１０へアドレス保護バッファ７２から読出したアドレスを出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。メモリインタフェース６９は、ＣＰＵ６８が時刻１２に内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力すると、時刻１３に、ＣＰＵ６８が内部アドレスバス１０と内部リードイネーブル信号線１３を通じて出力する各信号を保持し、それらの信号を、時刻１４に、メモリ３へ外部アドレスバス１４と外部リードイネーブル信号線１７を通じて出力する。メモリ３は、時刻１４にメモリインタフェース６９が外部アドレスバス１４と外部リードイネーブル信号線１７に各信号を出力すると、時刻１５に、外部アドレスバス１４の示すアドレスのデータを外部データバス１５に出力する。
【０１９８】
メモリインタフェース６９は、時刻１６に、メモリ３が外部データバス１５にデータを出力すると、そのデータを保持し、時刻１７に、内部データバス１１に出力する。ＣＰＵ６８は、時刻１８に内部データバス１１の信号を入力する。ＣＰＵ６８は、時刻１９に、データ保護バッファ７３を示すアドレスを内部アドレスバス１０へ出力し、内部リードイネーブル信号を内部リードイネーブル信号線１３に出力する。書込み保護回路７０は、時刻１９にＣＰＵ６８が内部アドレスバス１０と内部リードイネーブル信号線１３に各信号を出力したことにより、時刻２０に、データ保護バッファ７３に保持する値を内部データバス１１へ出力する。ＣＰＵ６８は、時刻２１に、内部データバス１１からデータ保護バッファ７３の値を読出す。ＣＰＵ６８は、時刻２２に、データ保護バッファ７３から読出したデータとメモリ３から読出したデータをソフトウェアで比較する。この比較の結果、不一致の場合は割り込み処理が入った際の書込みが正常に終わっていないことから、再書込みを行う。
【０１９９】
ＣＰＵ６８は、時刻２３において、時刻１１に読出したアドレス保護バッファ７２のアドレスを内部アドレスバス１０に出力し、時刻２１に読出したデータの値を内部データバス１１に出力し、内部ライトイネーブル信号を内部ライトイネーブル信号線１２に出力する。メモリインタフェース６９は、時刻２３にＣＰＵ６８が内部アドレスバス１０、内部データバス１１および内部ライトイネーブル信号線１２に各信号を出力すると、それらの信号を、時刻２４に保持し、それらの信号を、時刻２５に、外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６を通じて出力する。メモリ３は、時刻２５にメモリインタフェース６９が外部アドレスバス１４、外部データバス１５および外部ライトイネーブル信号線１６に各信号を出力すると、時刻２６に、外部アドレスバス１４の示すアドレスに外部データバス１５の値を保持する。ＣＰＵ６８は、時刻２７に、割り込み処理信号線７５に割り込み処理信号としてＬを出力して割り込みハンドラ処理を終了し、時刻２８より通常の処理を再開する。
【０２００】
以上により、メモリへの書込み中に割り込みが入力された場合に、書込みを途中で打ち切ることにより割り込みの応答性を高めることができる。
【産業上の利用可能性】
【０２０１】
本発明のデータ処理装置およびデータ処理方法は、リセットに対して、マスク処理や遅延処理を行うための専用の回路構成を設けることなく、簡単な回路構成で、リセット信号の入力によるメモリへのデータの誤書込みを確実に回避することができるもので、ＣＰＵが実行する処理動作によりメモリにデータを読出しおよび書込みする半導体集積回路装置等に適用できる。
【図面の簡単な説明】
【０２０２】
【図１】本発明の実施の形態１のデータ処理装置の一構成例を示すブロック図
【図２】同実施の形態１のデータ処理装置におけるデータ処理方法１を示す波形図
【図３】同実施の形態１のデータ処理装置におけるデータ処理方法２を示す波形図
【図４】同実施の形態１のデータ処理装置におけるデータ処理方法３を示す波形図
【図５】同実施の形態１のデータ処理装置におけるデータ処理方法４を示す波形図
【図６】同実施の形態１のデータ処理装置におけるデータ処理方法５を示す波形図
【図７】本発明の実施の形態２のデータ処理装置の一構成例を示すブロック図
【図８】本発明の実施の形態３のデータ処理装置の一構成例を示すブロック図
【図９】同実施の形態３のデータ処理装置におけるデータ処理方法１を示す波形図
【図１０】同実施の形態３のデータ処理装置におけるデータ処理方法２を示す波形図
【図１１】本発明の実施の形態４のデータ処理装置の一構成例を示すブロック図
【図１２】同実施の形態４のデータ処理装置におけるデータ処理方法１を示す波形図
【図１３】同実施の形態４のデータ処理装置におけるデータ処理方法２を示す波形図
【図１４】本発明の実施の形態５のデータ処理装置の一構成例を示すブロック図
【図１５】同実施の形態５のデータ処理装置における書込み保護回路の一構成例を示す回路図
【図１６】同実施の形態５のデータ処理装置におけるデータ処理方法１を示す波形図
【図１７】同実施の形態５のデータ処理装置におけるデータ処理方法２を示す波形図
【図１８】同実施の形態５のデータ処理装置におけるデータ処理方法３を示す波形図
【図１９】同実施の形態５のデータ処理装置におけるデータ処理方法４を示す波形図
【図２０】同実施の形態５のデータ処理装置におけるデータ処理方法５を示す波形図
【図２１】本発明の実施の形態６のデータ処理装置の一構成例を示すブロック図
【図２２】同実施の形態６のデータ処理装置におけるデータ処理方法１を示す波形図
【図２３】同実施の形態６のデータ処理装置におけるデータ処理方法２を示す波形図
【図２４】同実施の形態６のデータ処理装置におけるデータ処理方法３を示す波形図
【図２５】同実施の形態６のデータ処理装置におけるデータ処理方法４を示す波形図
【図２６】同実施の形態６のデータ処理装置におけるデータ処理方法５を示す波形図
【図２７】本発明の実施の形態７のデータ処理装置の一構成例を示すブロック図
【図２８】同実施の形態７のデータ処理装置におけるデータ処理方法１を示す波形図
【図２９】同実施の形態７のデータ処理装置におけるデータ処理方法２を示す波形図
【図３０】同実施の形態７のデータ処理装置におけるデータ処理方法３を示す波形図
【図３１】同実施の形態７のデータ処理装置におけるデータ処理方法４を示す波形図
【図３２】本発明の実施の形態８のデータ処理装置の一構成例を示すブロック図
【図３３】同実施の形態８のデータ処理装置におけるデータ処理方法１を示す波形図
【図３４】同実施の形態８のデータ処理装置におけるデータ処理方法２を示す波形図
【図３５】本発明の実施の形態９のデータ処理装置の一構成例を示すブロック図
【図３６】同実施の形態９のデータ処理装置におけるデータ処理方法１を示す波形図
【図３７】同実施の形態９のデータ処理装置における割り込み処理発生時のフロー図
【図３８】同実施の形態９のデータ処理装置におけるデータ処理方法２を示す波形図
【図３９】同実施の形態９のデータ処理装置におけるデータ処理方法３を示す波形図
【符号の説明】
【０２０３】
１    ＣＰＵ
２    メモリインタフェース
３    メモリ
４    書込み保護回路
５    アドレス保護バッファ
６    データ保護バッファ
７    比較結果格納レジスタ
８    比較器
９    半導体集積回路装置（システムＬＳＩ）
２１    書込み保護回路
２２    半導体集積回路装置（システムＬＳＩ）
２３    メモリインタフェース
２４    書込み保護回路
２５    比較器
２７    半導体集積回路装置（システムＬＳＩ）
２８    書込み保護回路
２９    半導体集積回路装置（システムＬＳＩ）
３０    再書込み実行フラグ
３２    書込み保護回路
３３    半導体集積回路装置（システムＬＳＩ）
３４    ＣＰＵ
３５    メモリインタフェース
３７    書込み保護回路
３８    チェックサム演算回路
３９    ライト用チェックサム格納レジスタ
４０    リード用チェックサム格納レジスタ
４１    アドレス保護バッファ
４２    半導体集積回路装置（システムＬＳＩ）
４３    ＣＰＵ
４４    メモリインタフェース
４５    書込み保護回路
４６    状態判定フラグ
４８    アドレス保護バッファ
４９    データ保護バッファ
５０    半導体集積回路装置（システムＬＳＩ）
５１    メモリインタフェース
５２    半導体集積回路装置（システムＬＳＩ）
５３    リセット信号伸張回路
５６    アドレス保護バッファ
５７    データ保護バッファ
６６    メモリ
６７    半導体集積回路装置（システムＬＳＩ）
６８    ＣＰＵ
６９    メモリインタフェース
７０    書込み保護回路
７１    再書込み実行フラグ
７２    アドレス保護バッファ
７３    データ保護バッファ
７６    半導体集積回路装置（システムＬＳＩ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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