(57)【要約】【課題】  選択トランジスタと不揮発性記憶素子とを備えたプレート電圧固定型の不揮発性半導体記憶装置において、複雑な回路設計と、レイアウト面積の増大を招くことなく、妨害電圧の発生を防止する、または影響のないレベルまで妨害電圧の発生を低減すること。【解決手段】  選択トランジスタと不揮発性記憶素子との接続ノードと、共通プレート線との間に、リセットトランジスタを備える。かつ、電源投入時、および電源遮断時の共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、共通プレート線の電圧遷移期間に、リセットトランジスタのオン・オフにより、不揮発性記憶素子の第１の電極ノードの電圧がフローティングになる期間と、電圧が固定される期間とが、存在し、しかも、上記共通プレート線の電圧遷移期間内でリセットトランジスタＱｎ２がオンしている期間が長くなるよう共通プレート線ＣＰの電位を変化させるようにする。【選択図】  図１
2007149230.tif 000002
【特許請求の範囲】
【請求項１】
プレート電圧固定型の不揮発性半導体記憶装置であって、
各々が、少なくとも一組の選択トランジスタと不揮発性記憶素子とにより構成された複数のメモリセルが、マトリックス状に配置され、
前記メモリセルは、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第１の電極に、それぞれ接続され、前記不揮発性記憶素子の第２の電極が、共通プレート線に接続され、かつ、該共通プレート線と同電位のノードと、前記不揮発性記憶素子の第１の電極との間に、リセットトランジスタが接続され、
電源投入時および電源遮断時における前記共通プレート線の電圧遷移タイミングが、電源電圧の電圧遷移タイミングと同時であり、
前記共通プレート線の電圧遷移期間内に、前記不揮発性記憶素子の第１の電極ノードの電圧がフローティングである期間と、該電圧が固定される期間とが存在し、
前記共通プレート線の電圧遷移期間内において前記電圧が固定される期間は、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しくかつ前記共通プレート線の電圧が一定速度で変化する場合における前記共通プレート線の電圧遷移期間内で前記リセットトランジスタがオンして前記電圧が固定される期間よりも長い、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記リセットトランジスタのゲート電極がリセット信号線に、一方の拡散層が前記不揮発性記憶素子の第１の電極に、他方の拡散層が前記共通プレート線のプレート電圧生成回路の出力に、それぞれ接続され、
前記電源投入時および電源遮断時における前記共通プレート線の電圧遷移期間内において、前記不揮発性記憶素子の第１の電極ノードがフローティングになる期間と電圧固定される期間との切り替えタイミングが、前記リセットトランジスタがオンまたはオフするタイミングで決定される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記電源投入時に前記リセットトランジスタがオンするタイミングは、前記共通プレート線の電圧が一定速度で上昇する場合における前記リセットトランジスタがオンするタイミングよりも早くオンするように設定されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２記載の不揮発性半導体記憶装置において、
前記電源遮断時に前記リセットトランジスタがオフするタイミングは、前記共通プレート線の電圧が一定速度で下降する場合における前記リセットトランジスタがオフするタイミングよりも遅くオフするように設定されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３記載の不揮発性半導体記憶装置において、
前記電源投入時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に該不揮発性記憶素子の第１の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定され、
前記電圧遷移期間後における前記共通プレート線に印加される電圧が、前記最大電圧のほぼ半分の電圧に設定される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項３記載の不揮発性半導体記憶装置において、
前記電源遮断時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に前記不揮発性記憶素子の第１の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５または請求項６記載の不揮発性半導体記憶装置において、
前記プレート電圧生成回路は、前記電源投入時または電源遮断時における前記共通プレート線の電圧遷移期間での前記共通プレート線の電圧の遷移スピードを可変とする、
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項３記載の不揮発性半導体記憶装置において、
前記電源投入時に、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しくかつ前記共通プレート線の電圧が一定速度で上昇する場合における前記リセットトランジスタがオンするタイミングよりも早く前記リセットトランジスタがオンするように、前記リセットトランジスタの閾値が設定されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項４記載の不揮発性半導体記憶装置において、
前記電源遮断時に、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しくかつ前記共通プレート線の電圧が一定速度で下降する場合における前記リセットトランジスタがオフするタイミングよりも遅く前記リセットトランジスタがオフするように、前記リセットトランジスタの閾値が設定されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項８または請求項９記載の不揮発性半導体記憶装置において、
前記リセットトランジスタの閾値が前記選択トランジスタの閾値よりも低い、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項８または請求項９記載の不揮発性半導体記憶装置において、
前記リセットトランジスタの閾値は、該リセットトランジスタのチャネル領域の不純物濃度を所要の値に設定することにより設定されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項３記載の不揮発性半導体記憶装置において、
前記電源投入時に、前記共通プレート線の電圧が一定速度で上昇する場合における前記リセットトランジスタがオンするタイミングよりも早く前記リセットトランジスタがオンするように、前記リセットトランジスタのゲート電圧が制御される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項４記載の不揮発性半導体記憶装置において、
前記電源遮断時に、前記共通プレート線の電圧が一定速度で下降する場合における前記リセットトランジスタがオフするタイミングよりも遅く前記リセットトランジスタがオフするように、前記リセットトランジスタのゲート電圧が制御される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１２または請求項１３記載の不揮発性半導体記憶装置において、
前記リセットトランジスタのゲート電圧の制御は、前記共通プレート線の電圧遷移期間に制御される該リセットトランジスタのゲート電圧を前記選択トランジスタのゲート電圧よりも高くするものである、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４記載の不揮発性半導体記憶装置において、
該不揮発性半導体記憶装置の通常動作時における前記リセットトランジスタのゲート電圧を、前記選択トランジスタのゲート電圧と同電位に設定する、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
プレート電圧固定型の不揮発性半導体記憶装置であって、
各々が、少なくとも一組の選択トランジスタと、不揮発性記憶素子とにより構成された複数のメモリセルがマトリックス状に配置され、
前記メモリセルはウエル内に形成され、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第１の電極に、それぞれ接続され、前記不揮発性記憶素子の第２の電極が共通プレート線に接続され、
電源投入時および電源遮断時における前記共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、
前記共通プレート線の電圧遷移期間において、前記ウエルの電位は前記共通プレート線の電位に近づくよう制御される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１６記載の不揮発性半導体記憶装置において、
前記ウェルの電位固定用の拡散層が前記ウェル内に形成され、
前記ウェルの電位固定用の拡散層に接続するスイッチを介して、前記ウェルが接地または所定の電位に電位固定される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１７記載の不揮発性半導体記憶装置において、
前記電源投入時または電源遮断時における前記共通プレート線の電圧遷移期間においては、前記スイッチがオフされている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１ないし請求項１８のいずれかに記載の不揮発性半導体記憶装置において、
前記不揮発性記憶素子が強誘電体キャパシタである、
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の半導体記憶装置に係わり、例えば強誘電体キャパシタを用いた不揮発性メモリに関するものである。
【背景技術】
【０００２】
フラッシュメモリや、ＥＥＰＲＯＭといった従来からの書換え可能な不揮発性半導体記憶装置と比較して、書換え回数やアクセススピード、消費電力などの特性に優れた不揮発性半導体メモリの一つとして、記憶素子に強誘電体キャパシタを採用した強誘電体メモリ（ＦｅＲＡＭ）が、近年各社で開発されてきた。特に、ここ数年で微細化技術や信頼性技術が急速に進歩し、ＩＣカードやタグといったビット容量の小規模な分野からではあるが、その市場規模を広げつつあり、その優れた特性から、今後も携帯情報機器などを中心に強誘電体メモリへのニーズが増すものと考えられる。
【０００３】
一方、不揮発性メモリに共通する課題として、電源オフ状態でのデータ保持特性以外に、電源投入、遮断時や、待機状態、動作状態でのデータ破壊防止が挙げられる。この点では、ＤＲＡＭやＳＲＡＭといった揮発メモリ以上に、回路設計面、構成面からの十分な対策が不可欠である。フラッシュメモリや、ＥＥＰＲＯＭがフローティングゲートへのキャリア注入、放出によりデータ記録を行うのに比べ、一般的な強誘電体メモリは、ＤＲＡＭと同じ選択トランジスタと、キャパシタの直列接続からなるメモリセル構成を採用し、キャパシタの両電極に印加される電界の向きに応じて２つの異なる極性に分極する特性を利用してデータの記録を行うことから、誤動作やノイズ等によるデータ破壊の危険性が高いと言える。電源投入や、遮断時の誤動作によるデータ破壊防止手段としては、パワーオン・リセット回路を提案した特許が提示されている（例えば、特許文献１〜５参照）。
【０００４】
他方、強誘電体メモリの動作方式としては、従来型のプレート線駆動方式が主流であり、これはデータ記録時においてキャパシタへの印加電圧を電源電圧と同じに設定できるため、より動作マージンを拡大することが理由であるが、デメリットとしては、プレート線を駆動するものであるため、高速動作に難がある。この高速動作を可能とする手段としては、例えばＤＲＡＭと同様に、プレート線電圧を１／２ＶＣＣ（ＶＣＣは電源電圧）レベルに固定する方式があるが、この場合、データ記録時においてキャパシタへの印加電圧が電源電圧の半分になるのは言うまでもないが、待機状態や動作時の非アクセスセルにおけるデータ破壊防止が重要となり、この対策を提案した特許が提示されている（例えば、特許文献５〜９参照）。
【０００５】
この中で、特に特許文献９には、アクセストランジスタと、キャパシタ電極との接続ノードに、リセット用のトランジスタを設けたセル構成が開示されている。
【０００６】
次に、特許文献９に開示された、従来の強誘電体メモリにおけるデータ読み出し動作について、説明する。
まず、プレート線固定型の強誘電体メモリにおけるメモリアレイ部の回路構成図を図１２に示す。
図１２において、１はメモリアレイを構成する１Ｔ１Ｃ型のメモリセル、２はセンスアンプ、３はビット線プリチャージ回路である。
【０００７】
また、メモリセル１の詳細構成図を、図１３に示す。
図１３において、メモリセル１は、複数の行列から成るマトリックス状に配置され、各メモリセル１は、列選択ワード線（ＷＬ０，ＷＬ１・・）およびビット線（ＢＬ０，／ＢＬ０・・）に接続されるが、強誘電体キャパシタＣｓの一方の電極は、共通プレート線ＣＰに接続され、アクセストランジスタＱｎ１に接続される側の電極ノードＳＴ（ストレージノード）には、リセット信号（ＲＳＴ０，ＲＳＴ１・・）によりオン、オフが制御されるリセットトランジスタＱｎ２が接続される。リセットトランジスタＱｎ２のソース、および共通プレート線ＣＰは、それぞれ、ともにプレート電圧生成回路１３０に接続され、ここでは、これらは、同電位である１／２ＶＣＣレベルに設定される。
【０００８】
次に、電源ＶＣＣの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングを、図１４に示す。
図１４において、電源ＶＣＣの投入と同時に、ＶＣＣ、またはワード線昇圧レベルと同じ電位を維持するよう、それぞれビット線プリチャージ信号ＢＰＥと、リセット信号ＲＳＴ０は、“Ｈ”になるが、共通プレート線ＣＰは、これと時間差ｔ１を置いた後に、“Ｌ”レベルから１／２ＶＣＣレベルとなる。次に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が、“Ｌ”になり、リセットトランジスタＱｎ２がオフした後に、選択ワード線ＷＬ０は“Ｈ”になる。これにより、アクセストランジスタＱｎ１がオンし、強誘電体キャパシタＣｓに１／２ＶＣＣに相当する電界が印加され、記憶されたデータ極性（ここでは“１”データ）に応じた電荷チャージにより、ビット線ＢＬ０の電位が上昇する。ここで、対を成すビット線／ＢＬ０には、参照電位が印加され、センスアンプイネーブル信号ＳＡＥは“Ｈ”になることで、ビット線の電位は増幅され、最終的にはデータ線へと読み出されたデータが出力される。
【０００９】
強誘電体メモリにおける読み出し動作は、破壊読出しであるが、センスアンプが活性化している期間に、データは再書き込みされ、ワード線ＷＬ０が“Ｌ”になった後に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が、“Ｈ”になり、リセットトランジスタＱｎ２は、再びオン状態となる。電源遮断シーケンスにおいては、まず共通プレート線ＣＰは、“Ｌ”になった後に、時間差ｔ２をおいて、電源ＶＣＣの遮断と同時に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が、“Ｌ”となる。
【００１０】
本従来例のプレート固定型のメモリ動作においては、メモリセルの非選択時、または待機時において、強誘電体キャパシタＣｓに妨害電圧が印加されデータが若干たりとも破壊されることを防止するために、リセットトランジスタＱｎ２が設置され、データ破壊を防止する期間において、リセットトランジスタＱｎ２はオンして、強誘電体キャパシタＣｓの一方の電極ノードＳＴ（以後ストレージノード）が共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかからないようにしている。
【００１１】
また、本従来例においては、電源ＶＣＣ投入時、および遮断時においても、強誘電体キャパシタＣｓへの妨害電圧によるデータ破壊を防止する手段として、時間差ｔ１，ｔ２を確保して、電源投入時はリセット信号ＲＳＴ０が“Ｈ”になった後に、電源遮断時はリセット信号ＲＳＴ０が“Ｌ”になる前に、共通プレート線ＣＰの電位レベルを遷移させている。
【００１２】
ここで、電源投入時を例に、前述の時間差ｔ１を設定しなかった場合の妨害電圧によるデータ破壊の発生現象について、図１５、図１６、図１７を用いて説明する。
【００１３】
図１５に、電源投入時のリセット信号ＲＳＴ０、共通プレート線ＣＰ、およびストレージノードＳＴの電位変化図を示す。
図１５において、電源ＶＣＣが投入されると同時に、リセット信号ＲＳＴ０は“Ｌ”からワード線昇圧レベルと同電位を、共通プレート線ＣＰは、“Ｌ”から１／２ＶＣＣレベルを、それぞれ維持しながら、最終設定電圧まで電位上昇する。この時、ストレージノードＳＴの電位は、当初、リセット信号ＲＳＴ０と共通プレート線ＣＰとの電位差がリセットトランジスタＱｎ２の閾値電圧ｂ１になりリセットトランジスタＱｎ２がオンするまでは共通プレート線ＣＰの電位よりも低く、図１５に示すａ１の期間の電位差が、強誘電体キャパシタＣｓの両電極間に妨害電圧として発生し、データ破壊の原因となる。
【００１４】
次に、妨害電圧発生のメカニズムを説明図するために、メモリセル１の断面図を、図１６に示す。
図１６において、４はＰ型の半導体基板、５はＰ型不純物濃度の濃い拡散層であり、半導体基板４を接地するための接合部である。強誘電体キャパシタＣｓにおいては、電圧が印加された場合、必ずリーク電流が存在するため、該強誘電体キャパシタＣｓは、抵抗体とみなせる。つまり、共通プレート線ＣＰから、強誘電体キャパシタＣｓ、ストレージノードＳＴ、半導体基板４、Ｐ型拡散層５を経由して接地する、直列抵抗体１６０が形成される。
【００１５】
電源投入時に、共通プレート線ＣＰの電位が上昇するが、この時、前述の直列抵抗体１６０を流れるリーク電流が発生し、強誘電体キャパシタＣｓ電極間には、この電極間の抵抗値により決まる電位差が発生し、これが少なからず、妨害電圧としてデータ破壊の原因となる。
【００１６】
妨害電圧が繰り返し印加された場合のデータ破壊現象を説明するために、強誘電体キャパシタのヒステリシス曲線を、図１７に示す。
図１７において、データ“１”を記録した直後において、強誘電体キャパシタの分極状態は、点Ａにあり、前述した電源投入時の妨害電圧は、マイナス電圧であるため、これが発生した後の分極状態は、最終的にＡ１になる。次回の電源投入において、さらに妨害電圧が発生した場合は、Ａ２の分極状態となり、その後、データアクセスによる再書き込みが行われず電源投入のみが繰り返され、Ａｎの状態になった時点で、データ“１”が正常に読み出されないデータ誤読み出しに至ってしまう。
【００１７】
以上、電源投入時を例にして説明したが、電源遮断時においても、同一の電位関係で同様の妨害電圧が発生する。これら妨害電圧の発生を防止するために、本従来例においては、時間差ｔ１，ｔ２を確保し、電源投入時ではリセット信号ＲＳＴ０が“Ｈ”になった後に、電源遮断時ではリセット信号ＲＳＴ０が“Ｌ”になる前に、リセットトランジスタＱｎ２がオンの状態で共通プレート線ＣＰの電位レベルを遷移させている。
【特許文献１】特開平８−１２４３７７号公報
【特許文献２】特開平８−１２４３７９号公報
【特許文献３】特開平１０−１０６２７２号公報
【特許文献４】再公表特許  国際公開番号ＷＯ９７／０７４０８号
【特許文献５】特開平１１−８６５６６号公報
【特許文献６】特開平６−２０８７９６号公報
【特許文献７】特開平９−６３２８２号公報
【特許文献８】特開２０００−１２３５７８号公報
【特許文献９】特表２００１−５１６９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記したように、従来技術における動作では、電源投入時、および電源遮断時における妨害電圧の発生を防止するために、リセット信号ＲＳＴ０、および共通プレート線ＣＰの、立ち上げ、立ち下げシーケンスにおいて、時間差を確保して、リセットトランジスタＱｎ２を必ずオン状態にした状態で、共通プレート線ＣＰの電位レベルを遷移させている。
【００１９】
しかしながら、この時間差を確保するには、新たな制御回路や信号が必要となり、回路設計の複雑化を生じるとともに、回路搭載に必要なレイアウト面積が増大してしまうという課題があった。
【００２０】
本発明では、上記課題に鑑みて、この回路設計の複雑化と、レイアウト面積の増大を招くことなく、妨害電圧の発生を防止できる、または影響のないレベルまで妨害電圧の発生を低減できる不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、本発明の第１の不揮発性半導体記憶装置は、プレート電圧固定型の不揮発性半導体記憶装置であって、各々が、少なくとも一組の選択トランジスタと不揮発性記憶素子とにより構成された複数のメモリセルが、マトリックス状に配置され、前記メモリセルは、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第１の電極に、それぞれ接続され、前記不揮発性記憶素子の第２の電極が、共通プレート線に接続され、かつ、該共通プレート線と同電位のノードと、前記不揮発性記憶素子の第１の電極との間に、リセットトランジスタが接続され、電源投入時、および電源遮断時の、前記共通プレート線の電圧遷移タイミングが、電源電圧の電圧遷移タイミングと同時であり、前記共通プレート線の電圧遷移期間内に、前記不揮発性記憶素子の第１の電極ノードの電圧がフローティングである期間と、該電圧が固定される期間とが存在し、前記共通プレート線の電圧遷移期間内において前記電圧が固定される期間は、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しく、かつ前記共通プレート線の電圧が一定速度で変化するときに、前記共通プレート線の電圧遷移期間内で前記リセットトランジスタがオンしている期間より長い、ものである。
【００２２】
例えば、この発明では、電源投入時における共通プレート線電位の上昇スピードを１／２ＶＣＣレベルより遅らせ、電源遮断時における共通プレート線電位の下降スピードを１／２ＶＣＣレベルより速めて、妨害電圧の影響を低減することができるようにすることにより、電源投入時、あるいは電源遮断時における妨害電圧のメモリセルへの影響を低減することができる。
【００２３】
また、本発明の第１の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電極がリセット信号線に、一方の拡散層が前記不揮発性記憶素子の第１の電極に、他方の拡散層が前記共通プレート線のプレート電圧生成回路の出力に、それぞれ接続され、前記電源投入時、および電源遮断時における、前記共通プレート線の電圧遷移期間内において、前記不揮発性記憶素子の第１の電極ノードがフローティングになる期間と、電圧固定される期間との切り替えタイミングが、前記リセットトランジスタがオン、またはオフするタイミングで決定される、ことが好ましい。
【００２４】
この構成によれば、データ破壊を防止する期間において、該リセットトランジスタＱｎ２がオンして強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかかることはないようになる。これにより、メモリセルの非選択時、または待機時において、強誘電体キャパシタＣｓに妨害電圧が印加されデータが若干たりとも破壊されることを防止することができる。
【００２５】
また、本発明の第１の不揮発性半導体記憶装置において、前記電源投入時において前記リセットトランジスタがオンするタイミングは、前記共通プレート線の電圧が一定速度で上昇するときに前記リセットトランジスタがオンするタイミングよりも早くオンするように設定されている、ことが好ましい。
【００２６】
また、本発明の第１の不揮発性半導体記憶装置において、前記電源遮断時において前記リセットトランジスタがオフするタイミングは、前記共通プレート線の電圧が一定速度で下降するときに前記リセットトランジスタがオフするタイミングよりも遅くオフするように設定されている、ことが好ましい。
【００２７】
また、本発明の第１の不揮発性半導体記憶装置において、前記電源投入時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に該不揮発性記憶素子の第１の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定され、前記電圧遷移期間後における前記共通プレート線に印加される電圧が、前記最大電圧のほぼ半分の電圧に設定される、ことが好ましい。
【００２８】
また、本発明の第１の不揮発性半導体記憶装置において、前記電源遮断時において、前記共通プレート線の電圧遷移期間における前記共通プレート線に印加される電圧が、前記不揮発性記憶素子が選択アクセスされる際に前記不揮発性記憶素子の第１の電極にかかる最大電圧のほぼ半分よりも低い電圧に設定される、ことが好ましい。
【００２９】
また、本発明の第１の不揮発性半導体記憶装置において、前記プレート電圧生成回路は、前記電源投入時または電源遮断時における、前記共通プレート線の電圧遷移期間での前記共通プレート線の電圧の遷移スピードを可変とする、ことが好ましい。
【００３０】
また、本発明の第１の不揮発性半導体記憶装置において、前記リセットトランジスタは、その閾値を、前記電源投入時において前記リセットトランジスタが、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しく、かつ前記共通プレート線の電圧が一定速度で上昇するときに、前記リセットトランジスタがオンするタイミングよりも早くオンするように設定されていてもよく、また、前記リセットトランジスタは、その閾値を、前記電源遮断時において前記リセットトランジスタが、前記リセットトランジスタの閾値が前記選択トランジスタの閾値と等しく、かつ前記共通プレート線の電圧が一定速度で下降するときに、前記リセットトランジスタがオフするタイミングよりも遅くオフするように設定されていてもよい。
【００３１】
例えば、本発明の不揮発性半導体記憶装置において、電源投入時におけるリセットトランジスタのゲート制御信号の“Ｈ”電位レベルを、アクセストランジスタのゲート制御信号の“Ｈ”電位レベルより高く設定する手段、および、電源遮断時におけるリセットトランジスタのゲート制御信号の“Ｈ”電位レベルを、アクセストランジスタのゲート制御信号の“Ｈ”電位レベルより高く設定する手段を設けることにより、電源投入時および電源遮断時において、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと印加時間をかなり低減することが可能となり、妨害電圧の影響を大きく低減することができる。
【００３２】
また、本発明の第１の不揮発性半導体記憶装置において、前記リセットトランジスタの閾値が、前記選択トランジスタの閾値よりも低い、ことが好ましい。
【００３３】
この構成によれば、電源投入時および電源遮断時において、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと印加時間をかなり低減することが可能となり、妨害電圧の影響を大きく低減することができる。
【００３４】
また、本発明の第１の不揮発性半導体記憶装置において、前記リセットトランジスタの閾値は、該リセットトランジスタのチャネル領域の不純物濃度を所要の値に設定することにより、設定されている、ことが好ましい。
【００３５】
また、本発明の第１の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電圧の制御によって、前記電源投入時において、前記リセットトランジスタが、前記共通プレート線の電圧が一定速度で上昇するときに前記リセットトランジスタがオンするタイミングよりも早くオンするようになされている、ことが好ましい。
【００３６】
また、本発明の第１の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電圧の制御によって、前記電源遮断時において前記リセットトランジスタが、前記共通プレート線の電圧が一定速度で下降するときに前記リセットトランジスタがオフするタイミングよりも遅くオフするようになされている、ことが好ましい。
【００３７】
また、本発明の不揮発性半導体記憶装置において、前記リセットトランジスタのゲート電圧の制御は、前記共通プレート線の電圧遷移期間に制御される該リセットトランジスタのゲート電圧を、前記選択トランジスタのゲート電圧よりも高くするものである、ことが好ましい。
【００３８】
また、本発明の不揮発性半導体記憶装置において、該不揮発性半導体記憶装置の通常動作時における、前記リセットトランジスタのゲート電圧を、前記選択トランジスタのゲート電圧と同電位に設定する、ことが好ましい。
【００３９】
例えば、本発明の第１の不揮発性半導体記憶装置において、電源投入後の通常動作におけるリセットトランジスタのゲート制御信号の“Ｈ”電位レベルを、アクセストランジスタのゲート制御信号の“Ｈ”電位レベルと等しく設定する手段を設け、電源投入後、ワード線昇圧レベルＶＰＰ以上に昇圧したリセット信号ＲＳＴ０の電位を、通常動作開始前に、ワード線昇圧レベルＶＰＰと同じ電位レベルに再設定し、以降の、データ読み出し、またはデータ書き込みの、通常動作サイクルにおけるリセット信号ＲＳＴ０の最高電位レベルを、ワード線昇圧レベルＶＰＰと同一レベルとするようにすることにより、電源投入後の、通常動作時における消費電力の増加を、また、電源遮断前の、通常動作時における消費電力の増加を、防止できる効果が得られる。
【００４０】
本発明の第２の不揮発性半導体記憶装置は、プレート電圧固定型の不揮発性半導体記憶装置であって、各々が、少なくとも一組の選択トランジスタと、不揮発性記憶素子とにより構成された複数のメモリセルがマトリックス状に配置され、前記メモリセルは、ウエル内に形成され、前記選択トランジスタのゲート電極が選択信号線に、一方の拡散層がビット線に、他方の拡散層が前記不揮発性記憶素子の第１の電極に、それぞれ接続され、前記不揮発性記憶素子の第２の電極が、共通プレート線に接続され、電源投入時、および電源遮断時の、前記共通プレート線の電圧遷移が、電源電圧の遷移タイミングと同時であり、前記共通プレート線の電圧遷移期間に、前記ウエルの電位は、前記共通プレート線の電位に近づくよう制御される、ものである。
【００４１】
この発明によれば、電源投入時および電源遮断時において、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと印加時間をかなり低減することが可能となり、妨害電圧の影響を大きく低減することができる。
【００４２】
また、本発明の第２の不揮発性半導体装置において、前記ウェルの電位固定用の拡散層が、前記ウェル内に形成され、前記ウェルの電位固定用の拡散層に接続するスイッチを介して、前記ウェルが接地または所定の電位に電位固定される、ことが好ましい。
【００４３】
また、本発明の第２の不揮発性半導体記憶装置において、前記電源投入時、または電源遮断時の、前記共通プレート線の電圧遷移期間においては、前記スイッチがオフされている、ことが好ましい。
【００４４】
また、本発明の不揮発性半導体記憶装置において、前記不揮発性記憶素子が、強誘電体キャパシタである、ことが好ましい。
【００４５】
以上のような構成により、回路設計の複雑化と、レイアウト面積の増大を招くことなく、電源投入時および電源遮断時の強誘電体キャパシタに対する妨害電圧の発生を防止することができ、または影響のないレベルまでこれを低減することが可能となる。
【発明の効果】
【００４６】
本発明にかかる不揮発性半導体記憶装置の上記構成によれば、電源投入時および電源遮断時の強誘電体キャパシタに対する妨害電圧の発生を防止でき、または影響のないレベルまでこれを低減可能することが可能となり、ひいては、複雑な回路設計とレイアウト面積の増大なしに、データ保持特性に優れた強誘電体メモリを実現することができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施の形態を、図について説明する。
（実施の形態１）
以下、本発明の実施の形態１による不揮発性半導体記憶装置について、図面を参照しながら説明する。まず、本実施の形態１の強誘電体メモリにおけるデータ読み出し動作について説明する。
【００４８】
図１は、本実施の形態１のプレート線固定型の強誘電体メモリにおけるメモリアレイ部の回路構成図を示す。
図１において、６はメモリアレイを構成する１Ｔ１Ｃ型のメモリセル、７はセンスアンプ、８はビット線プリチャージ回路である。
【００４９】
また、図２は、本実施の形態１における、メモリセル６の詳細構成、およびプレート電圧可変速レベル生成回路９の構成を示す。
図２において、メモリセル６は、複数の行列から成るマトリックス状に配置され、各メモリセル６は、列選択ワード線（ＷＬ０，ＷＬ１・・）およびビット線（ＢＬ０，／ＢＬ０・・）に接続されるが、強誘電体キャパシタＣｓの一方の電極は、共通プレート線ＣＰに接続され、アクセストランジスタＱｎ１に接続される側の電極ノードＳＴ（ストレージノード）には、リセット信号（ＲＳＴ０，ＲＳＴ１・・）によりオン、オフが制御されるリセットトランジスタＱｎ２が接続される。リセットトランジスタＱｎ２のソース、および共通プレート線ＣＰは、それぞれ、ともにプレート電圧可変速レベル生成回路９の出力に接続されており、これらは、同電位に設定される。
【００５０】
本実施の形態１におけるプレート電圧可変速レベル生成回路９は、電源投入時においては、共通プレート線電位の当初の上昇スピードを１／２ＶＣＣレベルより遅らせ、電源遮断時においては、共通プレート線電位の当初の下降スピードを１／２ＶＣＣレベルより速めるように、段階的に電位上昇、または電位下降スピードを可変とし、通常動作における共通プレート電圧は、１／２ＶＣＣレベルに設定することを特徴とする。
【００５１】
次に、本実施の形態１における、電源ＶＣＣの投入、遮断シーケンスを含む、読み出し動作時の主要信号の概略タイミングを、図３に示し、さらに共通プレート線電位ＣＰの詳細なタイミングを、図４（ａ）、図４（ｂ）に示している。
【００５２】
まず、電源ＶＣＣの投入と同時に、ＶＣＣ、またはワード線昇圧レベルと同じ電位を維持するように、ビット線プリチャージ信号ＢＰＥと、リセット信号ＲＳＴ０のそれぞれは、“Ｈ”になる。共通プレート線ＣＰは、電源ＶＣＣの投入と同時に電位上昇を始めるが、前述したように、当初の上昇スピードは１／２ＶＣＣレベルより遅らせる（すなわち、図４（ａ）のａ２の領域の上側の斜辺である細線部ＣＰの傾きを緩める）。
【００５３】
次に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が、“Ｌ”になり、リセットトランジスタＱｎ２が、オフした後に、選択ワード線ＷＬ０は、“Ｈ”になる。これにより、アクセストランジスタＱｎ１が、オンし、強誘電体キャパシタＣｓに、１／２ＶＣＣに相当する電界が印加され、記憶されたデータ極性（ここでは“１”データ）に応じた電荷チャージにより、ビット線ＢＬ０の電位が上昇する。ここで、対を成すビット線／ＢＬ０には、参照電位が印加され、センスアンプイネーブル信号ＳＡＥは、“Ｈ”になることで、ビット線の電位、増幅され、最終的にはデータ線へと読み出されたデータが出力される。
【００５４】
この際の強誘電体メモリにおける読み出し動作は、破壊読出しであるが、センスアンプが活性化している期間に、データは再書き込みされ、ワード線ＷＬ０が“Ｌ”になった後に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が、“Ｈ”になり、リセットトランジスタＱｎ２は、再びオン状態となる。
【００５５】
一方、電源遮断シーケンスにおいて、共通プレート線ＣＰは、電源ＶＣＣの遮断と同時に電位下降を始めるが、前述したように、当初の下降スピードは、１／２ＶＣＣレベルより速める（すなわち、図４（ｂ）の破線ＣＰ０２の傾きを実線ｃ１で示す傾きまできつくする）。また、電源ＶＣＣと同時に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が、“Ｌ”となる。
【００５６】
このような本実施の形態１では、プレート固定型のメモリ動作において、メモリセルの非選択時、または待機時に、強誘電体キャパシタＣｓに妨害電圧が印加され、データが若干たりとも破壊されることを防止するためにリセットトランジスタＱｎ２を設置しており、このデータ破壊を防止すべき期間においては、該リセットトランジスタＱｎ２がオンして、強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかかることはないようにしている。
【００５７】
そして、本実施の形態１においては、さらに、上述したように、電源ＶＣＣ投入時、および遮断時において、強誘電体キャパシタＣｓへの妨害電圧によるデータ破壊を問題のないレベルに低減する手段として、電源投入時には、共通プレート線ＣＰの当初上昇スピードを１／２ＶＣＣレベルより遅らせて、リセットトランジスタＱｎ２がオンするタイミングを早めており、また、電源遮断時には、共通プレート線ＣＰの当初下降スピードを１／２ＶＣＣレベルより速め、リセットトランジスタＱｎ２がオフするタイミングを遅らせている。
【００５８】
図４（ａ）は、電源投入時における、リセット信号ＲＳＴ０、共通プレート線ＣＰ、およびストレージノードＳＴ、の電位変化図を示す。
図４（ａ）において、電源ＶＣＣが投入されると同時に、リセット信号ＲＳＴ０は、“Ｌ”からワード線昇圧と同電位（ここではＶＰＰ）になり、共通プレート線ＣＰは、“Ｌ”から当初は１／２ＶＣＣレベル（破線のＣＰ０１により示される）より低いレベル（図４（ａ）のａ２の領域の上側の斜辺である辺ＣＰの電圧）を維持しながら電位上昇する。この時、ストレージノードＳＴの電位は、当初、リセット信号ＲＳＴ０と共通プレート線ＣＰとの電位差がリセットトランジスタＱｎ２の閾値電圧ｂ１になりリセットトランジスタＱｎ２がオンするまでは、共通プレート線ＣＰの電位よりも低く（図４（ａ）のａ２の領域の下側の斜辺である辺ＳＴの電圧）、図４（ａ）に示されるａ２の期間の間、該ストレージノードＳＴと、共通プレート線ＣＰとの電位差が、強誘電体キャパシタＣｓの両電極間にかかる。リセットトランジスタＱｎ２にかかる電圧がｂ１になって該リセットトランジスタＱｎ２がオンした後は、ストレージノードＳＴは共通プレート線ＣＰと同電位となり、また共通プレート線ＣＰの電位の上昇は速くなり（図４（ａ）のａ２の領域の右辺である太い縦線、および図４（ａ）のｅ１，ｅ２の線、参照）、共通プレート線ＣＰの電位は、最終的には１／２ＶＣＣレベルに達する。このようにして、本実施の形態１の動作では、図４（ａ）に示されるように、電源投入時の、共通プレート線ＣＰの電圧遷移期間内に、不揮発性記憶素子である強誘電体キャパシタＣｓの第１の電極ノードが、フローティングになるａ２の期間と、電圧が固定されるｅ１，ｅ２の期間とが存在するようになっている。
【００５９】
本実施の形態１においては、電源投入時のプレート線電位の上昇をこのように制御することで、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較してかなり低減することが可能となる。
【００６０】
また、図４（ｂ）は、電源遮断時における、リセット信号ＲＳＴ０、共通プレート線ＣＰ、およびストレージノードＳＴ、の電位変化図を示す。
図４（ｂ）において、電源ＶＣＣ電位が降下し始めると同時に、リセット信号ＲＳＴ０は、ワード線昇圧と同電位ＶＰＰレベルから下降し、共通プレート線ＣＰの電位も、下降を始めるが、当初は１／２ＶＣＣレベル（破線のＣＰ０２により示される）より低いレベルを維持しながら、ある程度急激に電位下降する（図中、ｃ１の部分）。リセット信号ＲＳＴ０と共通プレート線ＣＰとの電位差は、リセットトランジスタＱｎ２の閾値電圧ｂ１よりも大きく、ストレージノードＳＴの電位は、共通プレート線ＣＰと同電位であるため、強誘電体キャパシタＣｓの両電極間には、電圧はかからない。その後、共通プレート線ＣＰの電位下降が遅くなり（図中、ｃ２の部分）、リセット信号ＲＳＴ０と共通プレート線ＣＰとの電位差が、閾値電圧ｂ１に達したとき、リセットトランジスタＱｎ２はオフし、これ以降は、ストレージノードＳＴと共通プレート線ＣＰとの間に電位差が生じ、強誘電体キャパシタＣｓの両電極間に電圧がかかる（図中のａ２の期間）。
【００６１】
本実施の形態１においては、電源遮断時のプレート電位の下降を、このように制御することで、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して、かなり低減することが可能となる。
【００６２】
このような本実施の形態１による不揮発性半導体記憶装置によれば、プレート固定型の強誘電体メモリにおいて、リセットトランジスタＱｎ２を設置し、メモリセルの非選択時または待機時において、該リセットトランジスタＱｎ２がオンして強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかからないようにするとともに、プレート電圧生成回路として電位上昇および電位下降のスピードが可変なプレート電圧可変速レベル生成回路９を設け、該可変のプレート電圧の電位変化の始動タイミングを電源ＶＣＣの投入、遮断と同時に行なうようにし、電源投入時には、共通プレート線ＣＰの当初上昇スピードを１／２ＶＣＣレベルより遅らせてリセットトランジスタＱｎ２がオンするタイミングを早め、電源遮断時には、共通プレート線ＣＰの当初下降スピードを１／２ＶＣＣレベルより速めてリセットトランジスタＱｎ２がオフするタイミングを遅らせるようにしたので、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較してかなり低減することが可能となり、しかもこれを、複雑な回路設計と、レイアウト面積の増大を生じることなく行うことが可能となり、ひいては、データ保持特性に優れた強誘電体メモリを実現することが可能となる。
【００６３】
（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。
本実施の形態２における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態１と同様なので詳細説明は割愛する。
【００６４】
図５は、本実施の形態２による不揮発性半導体記憶装置におけるメモリセルの詳細構成、およびプレート電圧生成回路の構成を示す。
図５において、リセットトランジスタＱｎ２のソース、および共通プレート線ＣＰは、それぞれともにプレート電圧生成回路５０の出力に接続されており、これらは、同電位に設定される。
【００６５】
本実施の形態２におけるプレート電圧生成回路５０は、電源投入時および電源遮断時において、共通プレート線電位を常時１／２ＶＣＣレベルに設定する、通常の生成回路である。
【００６６】
また、本実施の形態２は、電源ＶＣＣ投入時、および遮断時において、強誘電体キャパシタＣｓへの妨害電圧によるデータ破壊を問題のないレベルに低減するために、上記リセットトランジスタＱｎ２の閾値を、低く設定したものであり、この場合、アクセストランジスタＱｎ１の閾値より低く設定したものである。
【００６７】
本実施の形態２の不揮発性半導体記憶装置におけるメモリセルの断面図を、図６に示す。
図６において、１０はＰ型の半導体基板、１１はリセットトランジスタＱｎ２のゲート下（チャネル領域）での閾値調整用の不純物注入領域であり、１２はアクセストランジスタＱｎ１のゲート下（チャネル領域）での閾値調整用の不純物注入領域である。
【００６８】
本実施の形態２では、不純物注入領域１１の不純物濃度を、不純物注入領域１２の不純物濃度と意図的に異ならしめることで、リセットトランジスタＱｎ２の閾値を、アクセストランジスタＱｎ１の閾値よりも、低く設定する。図６に示される本実施の形態２においては、上記両トランジスタＱｎ２、Ｑｎ１がＰ型の半導体基板上のＮチャネル型ＭＯＳトランジスタよりなり、この場合、リセットトランジスタＱｎ２のゲート下の不純物注入領域１１のＢ（ボロン）濃度を、アクセストランジスタＱｎ１のゲート下の不純物注入領域１２のＢ濃度より低くすることにより、両トランジスタの閾値を上記の如く設定できる。しかしながらここで、リセットトランジスタＱｎ２の閾値を、アクセストランジスタＱｎ１の閾値より低く設定する手段は、これに限定されるものではなく、トランジスタの形成上考え得るあらゆる手段を、採用することが可能である。
【００６９】
次に、本実施の形態２の、電源ＶＣＣの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングについて、図３を用いて説明する。
まず、電源ＶＣＣの投入と同時に、ＶＣＣ、またはワード線昇圧レベルと同じ電位を維持するように、ビット線プリチャージ信号ＢＰＥと、リセット信号ＲＳＴ０のそれぞれは“Ｈ”になる。共通プレート線ＣＰは、電源ＶＣＣの投入と同時に、電位上昇を始めるが、前述したように、上昇スピードは一定で（すなわち、本実施の形態２では、図３中の共通プレート線電位ＣＰの推移におけるＣＰ１の傾きが、一定の傾きである）、１／２ＶＣＣレベルを維持する。
【００７０】
次に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が“Ｌ”になり、リセットトランジスタＱｎ２がオフした後に、選択ワード線ＷＬ０は、“Ｈ”になる。これにより、アクセストランジスタＱｎ１がオンし、強誘電体キャパシタＣｓに１／２ＶＣＣに相当する電界が印加され、記憶されたデータ極性（ここでは“１”データ）に応じた電荷チャージにより、ビット線ＢＬ０の電位が上昇する。ここで、対を成すビット線／ＢＬ０には参照電位が印加され、センスアンプイネーブル信号ＳＡＥが“Ｈ”になることで、ビット線の電位は増幅され、最終的にはデータ線へと読み出されたデータが出力される。
【００７１】
この際の強誘電体メモリにおける読み出し動作は、破壊読出しであるが、センスアンプが活性化している期間に、データは再書き込みされ、ワード線ＷＬ０が“Ｌ”になった後に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０が“Ｈ”になり、リセットトランジスタＱｎ２は、再びオン状態となる。
【００７２】
一方、電源遮断シーケンスにおいて、共通プレート線ＣＰは、電源ＶＣＣの遮断と同時に、電位下降を始めるが、前述したように、その下降スピードは一定で（すなわち、本実施の形態２では、図３中の共通プレート線電位ＣＰの推移におけるＣＰ２の傾きが、一定の傾きである）、１／２ＶＣＣレベルを維持する。また、電源ＶＣＣの遮断と同時に、ビット線プリチャージ信号ＢＰＥ、およびリセット信号ＲＳＴ０は、“Ｌ”となる。
【００７３】
このような本実施の形態２では、プレート固定型のメモリ動作において、メモリセルの非選択時、または待機時に、強誘電体キャパシタＣｓに妨害電圧が印加され、データが若干たりとも破壊されることを防止するためにリセットトランジスタＱｎ２を設置しており、このデータ破壊を防止すべき期間においては、該リセットトランジスタＱｎ２がオンして、強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかかることはないようにしている。
【００７４】
そして、本実施の形態２においては、さらに、上述したように、リセットトランジスタＱｎ２の閾値を、アクセストランジスタＱｎ１の閾値よりも、低く設定している。
【００７５】
図７に、本実施の形態２における、電源投入時のリセット信号ＲＳＴ０、共通プレート線ＣＰ、およびストレージノードＳＴの、電位変化図を示す。
図７に示されるように、電源ＶＣＣが投入されると同時に、リセット信号ＲＳＴ０は、“Ｌ”からワード線昇圧レベルと同電位（ここではＶＰＰ）を、共通プレート線ＣＰは、“Ｌ”から１／２ＶＣＣレベルを維持しながら電位上昇する。この時、ストレージノードＳＴの電位は、当初、リセット信号ＲＳＴ０と共通プレート線ＣＰとの電位差が、リセットトランジスタＱｎ２の閾値電圧ｂ２になりリセットトランジスタＱｎ２がオンするまでは、共通プレート線ＣＰの電位よりも低く、図７に示されるａ３の期間、ストレージノードＳＴと共通プレート線ＣＰとの電位差が、強誘電体キャパシタＣｓの両電極間にかかる。リセットトランジスタＱｎ２がオンした後は、共通プレート線ＣＰと、ストレージノードＳＴの電位とは、同電位となり、強誘電体キャパシタＣｓの両電極間に電圧がかかることはない。
【００７６】
本実施の形態２においては、リセットトランジスタＱｎ２のゲート下の不純物濃度を調整し、リセットトランジスタＱｎ２の閾値電圧ｂ２を、アクセストランジスタＱｎ１の閾値電圧よりも、低く設定する。リセットトランジスタＱｎ２の閾値電圧ｂ２を低く設定することで、電源投入時に強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減することが可能となるものである。
【００７７】
また、電源遮断時においても、リセットトランジスタＱｎ２の閾値電圧ｂ２を低く設定したことにより、電源投入時におけると同様に、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減できる効果が得られる。
【００７８】
このような本実施の形態２による不揮発性半導体記憶装置によれば、プレート固定型の強誘電体メモリにおいて、リセットトランジスタＱｎ２を設置し、メモリセルの非選択時または待機時において、該リセットトランジスタＱｎ２がオンして強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかからないようにするとともに、リセットトランジスタＱｎ２の閾値電圧を低く設定したので、回路設計の複雑化と、レイアウト面積の増大を招くことなく、妨害電圧およびこれによるデータ破壊を影響のないレベルまで低減することが可能であり、ひいてはデータ保持特性に優れた強誘電体メモリを実現することが可能となる。
【００７９】
（実施の形態３）
以下、本発明の実施の形態３による不揮発性半導体記憶装置について、図面を参照しながら説明する。
本実施の形態３における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態１と同様なので、詳細説明は割愛する。
【００８０】
本実施の形態３におけるプレート電圧生成回路は、実施の形態２におけると同じであり、電源投入時および電源遮断時において、共通プレート線電位を常時１／２ＶＣＣレベルに設定する、通常の生成回路である。また、電源ＶＣＣの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングについても、実施の形態２と同じであるため、詳細説明を割愛する。
【００８１】
本実施の形態３におけるプレート固定型のメモリ動作においては、上記実施の形態２におけると同様に、メモリセルの非選択時または待機時において、強誘電体キャパシタＣｓに妨害電圧が印加され、データが若干たりとも破壊されることを防止するために、リセットトランジスタＱｎ２が設置され、データ破壊を防止する期間において、リセットトランジスタＱｎ２はオンして、強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかかることはない。
【００８２】
さらに、本実施の形態３においては、電源ＶＣＣ投入時、および電源遮断時において、強誘電体キャパシタＣｓへの妨害電圧によるデータ破壊を問題のないレベルに低減する手段として、リセットトランジスタＱｎ２のゲート電圧を、アクセストランジスタＱｎ１のゲート電圧よりも高く設定している。
【００８３】
図８に、本実施の形態３における、電源投入時のリセット信号ＲＳＴ０、共通プレート線ＣＰおよびストレージノードＳＴの、電位変化図を示す。
図８において、電源ＶＣＣが投入されると同時に、リセット信号ＲＳＴ０は、“Ｌ”から電位上昇し、最終的にワード線昇圧レベル（ここではＶＰＰ）よりも高い電圧に設定される。共通プレート線ＣＰは、“Ｌ”から１／２ＶＣＣレベルを維持しながら電位上昇する。この時、ストレージノードＳＴの電位は、当初リセット信号ＲＳＴ０と共通プレート線ＣＰとの電位差がリセットトランジスタＱｎ２の閾値電圧ｂ１になりリセットトランジスタＱｎ２がオンするまでは、共通プレート線ＣＰの電位よりも低く、図８に示されるａ４の期間、ストレージノードＳＴと共通プレート線ＣＰとの電位差が、強誘電体キャパシタＣｓの両電極間にかかる。リセットトランジスタＱｎ２がオンした後は、共通プレート線ＣＰとストレージノードＳＴの電位は同電位となり、強誘電体キャパシタＣｓの両電極間には電圧はかからない。
【００８４】
このように、本実施の形態３では、リセット信号ＲＳＴ０の最終的電圧レベルを、ワード線昇圧レベルＶＰＰよりも高い電圧に設定することで、リセット信号ＲＳＴ０と共通プレート線ＣＰとの電位差がリセットトランジスタＱｎ２の閾値電圧ｂ１に達する時間が、リセット信号ＲＳＴ０の最終的電圧レベルをワード線昇圧レベルＶＰＰと同電位に設定した場合よりも早くなるようにしているので、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減することが可能となる。
【００８５】
また、図８においては図示していないが、電源遮断時においても、リセット信号ＲＳＴ０の電圧レベルを、ワード線昇圧レベルＶＰＰよりも高い電圧から下降させることで、上記電源投入時におけると同様に、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧のレベルと、印加時間を、従来と比較して低減できる効果が得られる。
【００８６】
以上のように、本実施の形態３による不揮発性半導体記憶装置によれば、実施の形態２におけると同様に、リセットトランジスタＱｎ２を設置し、メモリセルの非選択時または待機時において、該リセットトランジスタＱｎ２がオンして強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかからないようにするとともに、電源ＶＣＣ投入時、および遮断時において、強誘電体キャパシタＣｓへの妨害電圧によるデータ破壊を問題のないレベルに低減する手段として、電源投入時におけるリセットトランジスタのゲート制御信号の“Ｈ”電位レベルを、アクセストランジスタのゲート制御信号の“Ｈ”電位レベルより高く設定し、かつ、電源遮断時におけるリセットトランジスタのゲート制御信号の“Ｈ”電位レベルを、アクセストランジスタのゲート制御信号の“Ｈ”電位レベルより高く設定するようにしたので、複雑な回路設計と、レイアウト面積の増大を招くことなく、妨害電圧およびこれによるデータ破壊を影響のないレベルまで低減することが可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現可能である効果が得られる。
【００８７】
（実施の形態３の変形例）
次に、本発明の実施の形態３の変形例について説明する。
図９は、本実施の形態３の変形例による不揮発性半導体記憶装置における電位変化シーケンスを示すものである。
ここで、図９に示す、本実施の形態３の変形例における電源投入時の電位変化シーケンスは、ほぼ前述の図８に示される電源投入時の電位変化シーケンスと同じであるが、この図９の本実施の形態３の変形例においては、電源投入後、ワード線昇圧レベルＶＰＰ以上に昇圧したリセット信号ＲＳＴ０の電位を、通常動作開始前に、ワード線昇圧レベルＶＰＰと同じ電位レベル（図９のdの部分）に再設定し、以降の、データ読み出し、またはデータ書き込みの、通常動作サイクルにおけるリセット信号ＲＳＴ０の最高電位レベルを、ワード線昇圧レベルＶＰＰと同一レベルとしているものである。
【００８８】
このように、本実施の形態３の変形例では、電源投入後のリセット信号の電圧レベルの設定を、上記のように行うことで、通常動作時における消費電力の増加を防ぐことが可能である。また、電源遮断時においても、リセット信号ＲＳＴ０の電圧レベルを、通常動作時の電圧レベルＶＰＰより上昇させ、このリセット信号ＲＳＴ０を再びワード線昇圧レベルＶＰＰよりも高い電圧とした電圧から下降させることで、同様に通常動作における消費電力の増加を防止できる効果が得られる。
【００８９】
以上のように、本実施の形態３の変形例による不揮発性半導体記憶装置によれば、上記実施の形態３の構成において、電源投入後、ワード線昇圧レベルＶＰＰ以上に昇圧したリセット信号ＲＳＴ０の電位を、通常動作開始前にワード線昇圧レベルＶＰＰと同じ電位レベルに再設定し、以降のデータ読み出し、またはデータ書き込みの通常動作サイクルにおけるリセット信号ＲＳＴ０の最高電位レベルを、ワード線昇圧レベルＶＰＰと同一レベルとするようにしたので、複雑な回路設計と、レイアウト面積の増大、及び通常動作時における消費電力の増加を招くことなく、妨害電圧、およびこれによるデータ破壊を影響のないレベルまで低減可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現可能である効果が得られる。
【００９０】
（実施の形態４）
以下、本発明の実施の形態４による不揮発性半導体記憶装置について、図面を参照しながら説明する。
本実施の形態４における、強誘電体メモリにおけるメモリアレイ部の回路構成については、実施の形態１と同様なので詳細説明は割愛する。
【００９１】
本実施の形態４におけるプレート電圧生成回路は、実施の形態２におけるプレート電圧生成回路５０と同じであり、電源投入時および電源遮断時において、共通プレート線電位を常時１／２ＶＣＣレベルに設定する通常の生成回路である。また、電源ＶＣＣの投入、遮断シーケンスを含む読み出し動作時の主要信号のタイミングについても、実施の形態２と同じであるため詳細説明を割愛する。
【００９２】
本実施の形態４による不揮発性半導体記憶装置においては、実施の形態２におけると同様に、プレート固定型のメモリ動作において、メモリセルの非選択時または待機時に強誘電体キャパシタＣｓに妨害電圧が印加されデータが若干たりとも破壊されることを防止するためにリセットトランジスタＱｎ２を設置し、データ破壊を防止する期間において該リセットトランジスタＱｎ２がオンして強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかかることがないようにするとともに、さらに、電源ＶＣＣ投入時、および遮断時において、強誘電体キャパシタＣｓへの妨害電圧の印加をなくしてデータ破壊を防止する手段として、メモリセル領域を、別電位ウェル内に形成し、電源投入時、および電源遮断時は、ウェル電位をフローティングとし、妨害電圧の発生を抑制するようにしている。
【００９３】
本実施の形態４による不揮発性半導体記憶装置におけるメモリセルの断面図を、図１０に示す。
図１０において、１３はＰ型のウェル、１４はＰ型不純物濃度の濃い拡散層であり、ウェル１３を接地するための接合部、１５はウェル電位制御用スイッチである。
【００９４】
本実施の形態４における強誘電体キャパシタＣｓにおいては、電圧が印加された場合、必ずリーク電流が存在するため、該キャパシタは抵抗体とみなせる。つまり、共通プレート線ＣＰから、強誘電体キャパシタＣｓ、ストレージノードＳＴ、ウェル１３、Ｐ型拡散層１４を経由して接地する、直列抵抗体１００が形成される。
【００９５】
本実施の形態４において、ウェル電位制御用スイッチ１５がオンした状態のままで、電源投入をした場合、共通プレート線ＣＰの電位が上昇するが、この時、前述の直列抵抗体１００を流れるリーク電流が発生し、強誘電体キャパシタＣｓの電極間には、この電極間の抵抗値により決まる電位差が発生し、これが少なからず妨害電圧となってデータ破壊の原因となる。
【００９６】
本実施の形態４では、電源投入時には、ウェル電位制御用スイッチ１５をオフした状態とする。これにより、前述の直列抵抗体１００を流れるリーク電流は無くなり、強誘電体キャパシタＣｓの電極間に電位差は発生せず、妨害電圧によるデータ破壊を防止できる。
【００９７】
図１１に、本実施の形態４による不揮発性半導体記憶装置における、電源投入時のリセット信号ＲＳＴ０、共通プレート線ＣＰ、およびストレージノードＳＴの、電位変化図を示す。
図１１において、電源ＶＣＣが投入されると同時に、リセット信号ＲＳＴ０は、“Ｌ”からワード線昇圧と同電位（ここではＶＰＰ）になり、共通プレート線ＣＰは、“Ｌ”から１／２ＶＣＣレベルを維持しながら電位上昇する。
【００９８】
本実施の形態４では、電源投入時にウェル電位制御用スイッチ１５をオフしているため、ストレージノードＳＴの電位は、共通プレート線ＣＰの電位と同じであり、強誘電体キャパシタＣｓの両電極間には、電圧がかかることはない。電源投入後は、ウェル電位制御用スイッチ１５をオンにし、通常動作を行う。
【００９９】
このように、本実施の形態４においては、電源投入時のウェル電位を、ウェル電位制御用スイッチ１５で制御することにより、強誘電体キャパシタＣｓの両電極間にかかる妨害電圧の発生をなくすようにしたので、データ破壊を防止することが可能となる。また、電源遮断時においても、ウェル電位を、ウェル電位制御用スイッチ１５で制御することにより、上記と同様に、妨害電圧の発生をなくして、データ破壊を防止することが可能となる。本実施の形態４においては、このように、メモリ領域を別電位ウェル内に形成し、電源投入時、および電源遮断時において、このウェル電位を制御する手段を採用することにより、複雑な回路設計と、レイアウト面積の増大なしに、妨害電圧、およびこれによるデータ破壊を防止することが可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現することが可能である。
【０１００】
以上のように、本実施の形態４による不揮発性半導体記憶装置によれば、リセットトランジスタＱｎ２を設置し、データ破壊を防止する期間において、該リセットトランジスタＱｎ２がオンして強誘電体キャパシタＣｓの一方の電極ノードＳＴが共通プレート線ＣＰの電位と同電位となり、強誘電体キャパシタＣｓの両電極間に電界がかからないようにするとともに、メモリセル領域を別電位ウェル内に形成し、電源投入時、および電源遮断時は、ウェル電位を、フローティングとするようにしたので、複雑な回路設計とレイアウト面積の増大を招くことなく、妨害電圧、およびこれによるデータ破壊を影響のないレベルまで低減可能であり、ひいては、データ保持特性に優れた強誘電体メモリを実現可能である効果が得られる。
【０１０１】
なお、上記実施の形態４では、Ｐ型ウェルは、スイッチ１５を介して接地電位に固定しているが、該Ｐ型ウェルの固定電位は、接地電位に限らず、接地電位以外の所定の電位としてもよい。
【０１０２】
また、上記実施の形態４では、電源投入時および電源遮断時は、ウェル電位をフローティングとするようにしているが、電源投入時および電源遮断時には、該ウェル電位をより高い電位に昇圧するようにしてもよい。
【産業上の利用可能性】
【０１０３】
本発明にかかる不揮発性半導体記憶装置は、複雑な回路設計と、レイアウト面積の増大を招くことなしに、妨害電圧の発生を防止する、または影響のないレベルまで妨害電圧の発生を低減することが可能なものであり、妨害電圧によるデータ破壊がない、高信頼性を要求される不揮発メモリを構成するにおいて有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施の形態１による不揮発性半導体記憶装置におけるメモリアレイ部の回路構成図
【図２】本発明の実施の形態１における、メモリセルの詳細構成、およびプレート電圧生成回路を示す図
【図３】本発明の実施の形態１における読み出し動作時の主要信号のタイミング図
【図４】図４（ａ）は本発明の実施の形態１における電源投入時の信号電位変化図、図４（ｂ）は本発明の実施の形態１における電源遮断時の信号電位変化図
【図５】本発明の実施の形態２による不揮発性半導体記憶装置におけるメモリセルの詳細構成、およびプレート電圧生成回路を示す図
【図６】本発明の実施の形態２におけるメモリセル部の断面図
【図７】本発明の実施の形態２における電源投入時の信号電位変化図
【図８】本発明の実施の形態３における電源投入時の信号電位変化図
【図９】本発明の実施の形態３の変形例における電源投入時の信号電位変化図
【図１０】本発明の実施の形態４におけるメモリセル部の断面図
【図１１】本発明の実施の形態４における電源投入時の信号電位変化図
【図１２】従来におけるメモリアレイ部の回路構成図
【図１３】従来におけるメモリセルの詳細構成、およびプレート電圧生成回路を示す図
【図１４】従来における読み出し動作時の主要信号のタイミング図
【図１５】従来における電源投入時の信号電位変化図
【図１６】従来におけるメモリセル部の断面図
【図１７】従来における強誘電体キャパシタのヒステリシス曲線を示す図
【符号の説明】
【０１０５】
ＭＣ  メモリセル
Ｓ．Ａ  センスアンプ
Ｂ．Ｐ  ビット線プリチャージ回路
Ｎ＋  不純物濃度の濃いＮ型拡散層
Ｐ＋  不純物濃度の濃いＰ型拡散層
Ｐ−  不純物濃度の薄いＰ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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