(57)【要約】【課題】  本発明の課題は、磁気抵抗素子の素子属性を容易に再現でき、かつ、磁気抵抗素子からなる記憶部の動作を容易に再現できる記憶部の動作を表すシミュレーション装置、その装置によるミュレーション方法及び回路設計支援方法を提供することにある。【解決手段】  課題解決のため、本願発明は、ビット線と、磁気抵抗素子の記憶状態を出力する記憶ノードと、記憶ノードと高電位とを接続し、記憶ノードの出力に応じて抵抗値の変化する第１可変抵抗と、記憶ノードと低電位とを接続し、記憶ノードの出力に応じて抵抗値の変化する第２可変抵抗と、記憶ノードと高電位とを接続し、ビット線の電流方向と電流値に応じて抵抗値の変化する第３可変抵抗と、記憶ノードと低電位電源とを接続し、ビット線の電流方向と電流値に応じて抵抗値の変化する第４可変抵抗と、を有することを特徴とする磁気抵抗素子のシミュレーション装置を提供する。【選択図】    図５
2007272749.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
磁気抵抗素子の記憶状態を出力する記憶ノードと、
前記記憶ノードと高電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第１の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第２の可変抵抗と、
前記記憶ノードと高電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第３の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第４の可変抵抗と、
を有することを特徴とする磁気抵抗素子のシミュレーション装置。
【請求項２】
前記記憶ノードは、第１の値と第２の値を出力し、
前記第１の可変抵抗は、前記第１の値の際、第１の抵抗値に変化し、前記第２の値の際、第２の抵抗値に変化し、
前記第２の可変抵抗は、前記第１の値の際、第３の抵抗値に変化し、前記第２の値の際、第４の抵抗値に変化し、
前記第３の可変抵抗は、前記ビット線の第１の方向に流れる電流が、所定の電流値より大きい際、第５の抵抗値に変化し、所定の電流値より小さい際、第６の抵抗値に変化し、
前記第４の可変抵抗は、前記ビット線の第２の方向に流れる電流が、所定の電流値より大きい際、第７の抵抗値に変化し、所定の電流値より小さい際、第８の抵抗値に変化する
ことを特徴とする請求項１記載の磁気抵抗素子のシミュレーション装置。
【請求項３】
前記第１の抵抗値は、前記第２の抵抗値よりも大きく、
前記第３の抵抗値は、前記第４の抵抗値よりも小さく、
前記第５の抵抗値は、前記第６の抵抗値よりも小さく、
前記第７の抵抗値は、前記第８の抵抗値よりも小さいことを
特徴とする請求項２記載の磁気抵抗素子のシミュレーション装置。
【請求項４】
ビット線と、
磁気抵抗素子の記憶状態を出力する記憶ノードと、
前記記憶ノードと高電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第１の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第２の可変抵抗と、
前記記憶ノードと高電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第３の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第４の可変抵抗と、を夫々配置し、
前記ビット線に流す電流の方向と値を変化させることで、前記記憶ノードの出力する記憶状態を変化させる
ことを特徴とする磁気抵抗素子のシミュレーション方法。
【請求項５】
磁気抵抗素子の記憶状態を出力する記憶ノードを含むサブサーキットを入力する工程と、
記憶装置を構成する回路部品間の接続関係を入力する工程と、
前記回路部品間における電圧条件を入力する工程と、
前記電圧条件における前記回路部品間の電圧変化を取得する工程と、
を備えることを特徴とする回路設計支援方法。
【発明の詳細な説明】
【技術分野】
【０００１】
アナログシミュレータで利用可能な磁気抵抗素子のシミュレーション装置、そのシミュレーション装置を用いたシミュレーション方法、及び、回路設計支援方法に関し、特に、磁気抵抗素子を含むメモリ回路装置の記憶部の動作を表すシミュレーション装置を使用したシミュレーション方法及び回路設計支援方法に関する。
【背景技術】
【０００２】
磁気抵抗素子メモリ(ＭＲＡＭ：Magnetoresistive RandomMemory)回路は、次世代のＳｏＣ(System-on-a-Chip)用の混載メモリ回路として期待されている。その理由の一つは、フラッシュメモリ回路や強誘電体メモリ回路等の他の不揮発メモリ回路と比較した場合に、磁気抵抗素子メモリ回路においては、原理的にデータ書き換え回数に制限がないと考えられるところにある。さらに他の理由は、他の不揮発メモリ回路と比較した場合に、データの読み出し及び書込が高速なところにある。従って、各社は競って、磁気抵抗素子メモリ回路を製品化するための研究を進めている。
【０００３】
そこで、磁気抵抗素子メモリ回路の製品化にあたっては、回路シミュレーションが重要な役割を果たす。なぜならば、回路を構成する素子属性はＳｏＣの製造条件により異なるものとなるため、混載メモリ回路の動作を保証する目的で、設計段階において混載メモリ回路全体又はその一部の回路について回路シミュレーションを行う必要があるからである。また、混載メモリ回路の動作の実証に用いられるＣＴＥＧ(Circuit Test Element Group)に搭載する回路についても、同様な理由により、回路シミュレーションによる検証が必要となるからである。
【０００４】
ここで、アナログ的な動作をするメモリ回路の回路シミュレーションには、一般的にはアナログ回路シミュレータＨＳＰＩＣＥ（synopsys社の製品名）が用いられている。そして、ＨＳＰＩＣＥを用いて回路シミュレーションを行う場合、素子属性をまとめたライブラリーが必要となる。
【０００５】
そして、磁気抵抗素子メモリ回路の回路シミュレーションを行うにあたっては、磁気抵抗素子メモリ回路中のデータ記憶を行う磁気抵抗素子(ＭＴＪ:Magnetic Tunnel Junction)についての素子属性が上記のライブラリーに含まれている必要がある。
【０００６】
そこで、実際の磁気抵抗素子の特性を素子属性とする素子をライブラリーに組み込むことで、磁気抵抗素子からなる記憶部の読出し特性を表すことが提案された。また、その記憶部の記憶保持特性及び書き込み特性を表すには、電圧依存電圧発生素子及び理想オペアンプを用いることが提案された（例えば、非特許文献１及び非特許文献２）。
【０００７】
しかし、上記の提案では、ＨＳＰＩＣＥを用いた回路シミュレーションにおいて、上記の記憶部が保持している状態を読み出す動作、又は、上記の記憶部が保持している状態に書き込む動作に限定した動作について、シミュレーションを行うことしかできなかった。また、ＨＳＰＩＣＥを用いた回路シミュレーションを簡易に行うため、単純な素子で書き込み特性を表す必要もあった。
【０００８】
そこで、非特許文献３には、２つの磁気抵抗素子とトランスファーゲートからなる記憶部を、単純な電圧依存抵抗とトランスファートランジスタとからなるサブサーキットに置き換えることが提案されている。そして、上記のモデルは、電圧依存抵抗にかかる電圧に応じて、データ"１"又はデータ"０"の状態を表す。すなわち、上記のモデルは、電圧依存抵抗の素子属性とトランスファーゲートの素子属性により、磁気抵抗素子からなる記憶部からのデータ読み出し特性を表す。
【０００９】
しかし、非特許文献３に示すサブサーキットとそのサブサーキットを構成する素子の素子属性を使用した回路シミュレーションでは、一回の回路シミュレーションにおいては、記憶部のデータが"１"又は"０"の状態のどちらかに限定された読み出し動作しかできなかった。
【非特許文献１】S.Lee, S.Lee, H.Shin and D.Kim; “AdvancedHSPICE Macromodel for Magnetic Tunnel Junction”, Japanese Journalof Applied Physics Vol.44, No.4B, 2005, pp2696-2700
【非特許文献２】B.Das and W.C.Black.Jr; “IEEETRANSACTIONS ON MAGNETICS”, VOL.36, NO.4, JULY 2000, PP2062-2072
【非特許文献３】M.Aoki, et.al.; "A Novel VoltageSensing 1T/2MTJ Cell with Resistance for Highly Stable MRAM", 2005Symposium on VLSI Circuit Digest of Technical papers, pp.170-171
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記に提案されたような方法では、ＨＳＰＩＣＥを用いた回路シミュレーションにおいて、磁気抵抗素子からなる記憶部に対して、読み出し動作及び書き込み動作を交えた複数回の動作を連続して行い得ないこととなる。従って、回路シミュレーションに長時間を必要とするため、磁気抵抗素子を含むメモリ回路の設計において、シミュレーションを行うことは用意ではないという問題がある。
【００１１】
そこで、本発明の目的は、製造条件等に応じた磁気抵抗素子の素子属性を容易に再現でき、かつ、磁気抵抗素子からなる記憶部に対する読み出し及び書込動作を交えた動作を容易に行える上記の記憶部の動作を表すサブサーキット、そのサブサーキットを利用したシミュレーション方法及び回路設計支援方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、本願発明が提供する磁気抵抗素子のシミュレーション装置は、ビット線と、磁気抵抗素子の記憶状態を出力する記憶ノードと、前記記憶ノードと高電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第１の可変抵抗と、前記記憶ノードと低電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第２の可変抵抗と、前記記憶ノードと高電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第３の可変抵抗と、前記記憶ノードと低電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第４の可変抵抗と、を有することを特徴とする。
【００１３】
上記の課題を解決するため、本願発明が提供する磁気抵抗素子のシミュレーション方法は、ビット線と、磁気抵抗素子の記憶状態を出力する記憶ノードと、前記記憶ノードと高電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第１の可変抵抗と、前記記憶ノードと低電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第２の可変抵抗と、前記記憶ノードと高電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第３の可変抵抗と、前記記憶ノードと低電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第４の可変抵抗と、を夫々配置し、前記ビット線に流す電流の方向と値を変化させることで、前記記憶ノードの出力する記憶状態を変化させることを特徴とする。
【００１４】
上記の課題を解決するため、本願発明が提供する回路設計支援方法は、磁気抵抗素子の記憶状態を出力する記憶ノードを含むサブサーキットを入力する工程と、記憶装置を構成する回路部品間の接続関係を入力する工程と、前記回路部品間における電圧条件を入力する工程と、前記電圧条件における前記回路部品間の電圧変化を取得する工程と、を備えることを特徴とする。
【発明の効果】
【００１５】
記憶部を表すサブサーキットに記憶状態を示す記憶ノードを設けて、記憶部を表すサブサーキットはその記憶ノードに応じた動作をする。そのため、記憶部を表すサブサーキットの動作後の状態が保持され、その状態に基づいて、さらに、記憶部を表すサブサーキットは次の動作を連続して行える効果がある。
【００１６】
そうすると、磁気抵抗素子を含む記憶部を用いた記憶装置のアナログシミュレーションを連続して行えるため、上記の記憶部を含む、メモリ回路のシミュレーションを容易に行える磁気抵抗素子のシミュレーション装置、磁気抵抗素子のシミュレーション方法、及び回路設計支援方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例１、実施例２、実施例３、実施例４、実施例５、実施例６、及び、実施例７について説明する。
【実施例１】
【００１８】
実施例１は、磁気抵抗素子メモリ回路のシミュレーション方法、及び、そのシミュレーション方法を使用した磁気抵抗素子メモリ回路の設計支援方法に関する。実施例１を図１乃至図１５を用いて説明する。
【００１９】
図１は、磁気抵抗素子メモリ回路の設計を支援する方法を示すフローチャートである。そして、図１のフローチャートは、磁気抵抗素子メモリ回路の設計を支援する方法が、磁気抵抗素子メモリ回路のシミュレーション工程１、動作検証の支援工程２、及び、ネットリスト変更又は素子属性の変更の支援工程３から構成されているところを示す。
【００２０】
磁気抵抗素子メモリ回路のシミュレーション工程１は、ライブラリー４、記憶部を表すサブサーキット５、ネットリスト６、及び、初期設定電圧７を使用して、メモリ回路に含まれるノードの電圧の時間変化をシミレーションする工程である。
【００２１】
動作確認の支援工程２は、期待電圧８と、磁気抵抗素子メモリ回路のシミュレーション工程１で得られたシミュレーション結果とから、磁気抵抗素子メモリ回路の動作の検証を支援する工程である。
【００２２】
ネットリスト変更又は素子属性の変更の支援工程３は、動作検証の支援工程２において、磁気抵抗素子メモリ回路の動作に不具合があった場合に、ネットリストの変更又は素子属性の変更を行う支援工程である。
【００２３】
図２は、磁気抵抗素子メモリ回路のシミュレーション工程１をさらに詳細に示すフローチャートである。そして、図２のフローチャートは、磁気抵抗素子メモリ回路のシミュレーション工程１が、ライブラリー４からの部品属性の読み込み工程10、ネットリスト７の読み込み工程11、記憶部を表すサブサーキット６の読み込み工程12、初期設定電圧８を読み込む工程13、ノードの電圧の時間解析シミュレーション14、及び、ノードの電圧の時間依存テーブルの作成工程15から構成されていることを示す。
【００２４】
ライブラリー４から部品属性の読込みを行う工程10は、後に図３に示す部品属性をシミュレーション装置入力する工程である。
【００２５】
ネットリストの読込み工程11は、後に図４に例として示すネットリストをシミュレーション装置に読み込ませる、すなわち、入力する工程である。
【００２６】
サブサーキットの読み込み工程12は、後に図５、図６、図７、及び、図８に示す記憶部のサブサーキットをシミュレーション装置に読み込ませる、すなわち、入力する工程である。
【００２７】
初期設定電圧の読み込み工程13は、後に図１０に示す初期設定電圧のテーブルを、シミュレーション装置に読み込ませる、すなわち、入力する工程である。
【００２８】
図３は、部品、すなわち、素子と、その素子の属性を示す表を示す。そして、素子と、その素子の属性を示す表は、素子16の種類及びその素子16の属性17から構成されている。例えば、素子の属性を示す表は、素子transistorＡとその属性A、素子transistorBとその属性B、素子capacitorAとその属性M、素子resisterAとその属性Xを示す。
【００２９】
図４は、ネットリスト７が表す回路の例を示す回路図である。そして、図４の回路は、Ｎ型ＭＯＳトランジスタＭＮ１(20)、ＭＮ２(21)、ＭＮ３(22)、ＭＮ４(23)、ＭＮ５(24)、ＭＮ６(25)、ＭＮ７(26)、ＭＮ８(27)、ＭＮ９(28)、ＭＮ10(29)、ＭＮ11(30)、Ｐ型ＭＯＳトランジスタＭＰ12(31)、ＭＰ13(32)、ＭＰ14(33)、ＭＰ15(34)、サブサーキットＡ(35)、サブサーキットＢ(36)、サブサーキットＣ(37)、及び、サブサーキットＤ(38)から構成されている。また、図４の回路には、ＶＳＳ線39a、ＶDD線39b、Ｖgisource39c、Ｖclamp39d、ｃｏｎｔ１(40a)、ｃｏｎｔ２(40b)、ｃｏｎｔ３(40c)、ｃｏｎｔ４(40d)、ｃｏｎｔ５(40e)、ｃｏｎｔ６(40f)、ｃｏｎｔ７(40g)、ＷＷＬ１(41a)、ＷＷＬ２(41b)、ＲＷＬ１(42a)、及び、ＲＷＬ２(42b)が伝わる配線が配置されている。図４の回路は、ノード１(43a)、ノード２(43b)、ノード３(43c)、ノード４(43d)、ノード５(43e)、ノード６(43f)、ノード７(43g)、ノード８(43h)、ノード９(43i)、及び、ノード１０(43j)を有する。
【００３０】
ここで、ネットリスト７は、部品、すなわち、素子の接続関係及び接続ノードを示すリストである。そして、図４の回路に対応するネットリスト７は、以下のようなものである。
【００３１】
ＭＮ１(ノード1、Ｖclamp、ノード３、ＶＳＳ)  N  L  W
ＭＮ２(ノード２、Ｖclamp、ノード４、ＶＳＳ)  N  L  W
ＭＮ３(ノード３、ＣＯＮＴ２、ＶＳＳ、ＶＳＳ)  N  L  W
ＭＮ４(ノード４、ＣＯＮＴ４、ＶＳＳ、ＶＳＳ)  N  L  W
ＭＮ５(サブサーキットＡのｇｌ端子、ＲＷＬ１、ＶＳＳ、ＶＳＳ)  N  L  W
ＭＮ６(サブサーキットＢのｇｌ端子、ＲＷＬ１、ＶＳＳ、ＶＳＳ)  Ｎ  L  W
ＭＮ７(サブサーキットＣのｇｌ端子、ＲＷＬ２、ＶＳＳ、ＶＳＳ)  N  L  W
ＭＮ８(サブサーキットＤのｇｌ端子、ＲＷＬ２、ＶＳＳ、ＶＳＳ)  Ｎ  L  W
ＭＮ９(サブサーキットＢのwwl2端子、ＣＯＮＴ６、ＶＳＳ、ＶＳＳ)  N  L  W
ＭＮ１０(サブサーキットＤのwwl2端子、ＣＯＮＴ７、ＶＳＳ、ＶＳＳ)  Ｎ  L  W
ＭＮ１１(ノード７、ＣＯＮＴ５、ノード８、ＶＳＳ)  Ｎ  L  W
ＭＰ１２(ＶＤＤ、Ｖgisource、ノード１、ＶＤＤ)  Ｐ  L  W
ＭＰ１３(ＶＤＤ、Ｖgisource、ノード１、ＶＤＤ)  Ｐ  L  W
ＭＰ１４(ＶＤＤ、ＣＯＮＴ１、ノード３、ＶＤＤ)  Ｐ  L  W
ＭＰ１５(ＶＤＤ、ＣＯＮＴ３、ノード４、ＶＤＤ)  Ｐ  L  W
サブサーキットA(ノード３、ノード５、ＷＷＬ１、ノード９、ＭＮ５のソース端子)
サブサーキットB(ノード４、ノード６、ノード９、ＭＮ９のソース端子、ＭＮ６のソース端子)
サブサーキットC(ノード５、ノード７、ＷＷＬ２、ノード１０、ＭＮ７のソース端子)
サブサーキットD(ノード６、ノード８、ノード１０、ＭＮ１０のソース端子、ＭＮ８のソース端子)
上記において、ＭＮ１乃至MN11は図４のＮ型ＭＯＳトランジスタＭＮ１(20)乃至ＭＮ11(30)に相当する。また、ＭＰ12乃至ＭＰ15は図４のＰ型ＭＯＳトランジスタＭＰ12(31)乃至ＭＰ15(34)に相当する。サブサーキットＡ乃至Ｄは図４のサブサーキットＡ(35)、サブサーキットＢ(36)、サブサーキットＣ(37)、及び、サブサーキットＤ(38)に相当する。
【００３２】
ＶＤＤは、高電位を示す電源線、ＶＤＤ線39bに接続していることを示す。ＶＳＳは、低電位を示す電源線、ＶＳＳ線39aに接続していることを示す。ＣＯＮＴ１乃至ＣＯＮＴ７は各々図４のｃｏｎｔ１(40a)乃至ｃｏｎｔ７(40g)に相当し、記憶部を表すサブサーキットＡ（35）等からデータを読み出すとき、又は、サブサーキットＡ（35）等へデータを書き込む時に使用する制御信号である。ＷＷＬ１、ＷＷＬ２はサブサーキットで表した記憶部にデータを書き込むためのライトワード線、ＷＷＬ１(41a)、ＷＷＬ２(41b)に接続していることを示す。ＲＷＬ１、ＲＷＬ２は、サブサーキットで表した記憶部からデータを読み出すためのリードワード線、ＲＷＬ１(42a)、ＲＷＬ２(42b)に接続していることを示す。ノード１乃至ノード１０は図４のノード１(43a)乃至ノード１０(43j)に対応することを示す。
【００３３】
ＭＯＳトランジスタを示すＭＮ１、ＭＰ６等の括弧内は、順に、ドレイン端子、ゲート端子、ソース端子、基板に接続する端子を示す。サブサーキットＡ(35)等の括弧内は、順に、ビット線端子１（ｂｌ１端子）、ビット線端子２（ｂｌ２端子）、ライトワード線端子１（ｗｗｌ１端子）、ライトワード線端子２（ｗｗｌ２端子）、読出線端子（ｇｌ端子）を示す。
【００３４】
ＭＯＳトランジスタの属性を示すもの、例えば、N、L、Wは、順に、導電型、チャネル長(ゲート電極の幅)、チャネル幅を示す。なお、サブサーキットＡ(35)等の端子については、図５Ａで説明する。
【００３５】
図４に示す回路は、２つの２Ｔ２ＭＴＪ方式のメモリセル、読出回路、書込回路を表すものである。ここで、２Ｔ２ＭＴＪ方式とは、２つの選択トランジスタと、２つのＭＴＪ素子によって、記憶状態を保持する方式である。そして、図４に示す回路図では、上記のＭＴＪを、記憶部を表すサブサーキットで置き換えたものである。なお、通常のＭＲＡＭ記憶装置においては、図４に示す回路からＭＲＡＭ記憶装置の出力端子へ、または、ＭＲＡＭ記憶装置の入力端子から図４に示す回路にデータを入出力するためには、図４に示す回路以外に、例えば、次段センスアンプ、カラムスイッチ、アドレスデコーダ、クロックジェネレータ、プリチャージ回路等の回路が必要である。
【００３６】
そこで、図４の回路の読出動作を説明すると、以下のようになる。まず、ＭＰ12(31)、ＭＰ13(32)、ＭＮ１(20)、ＭＮ２(21)は読出回路を構成する。そして、ノード３(43c)、ノード５(43e)、ノード７(43g)から構成されるビット線に対し、ＭＮ１(20)とＭＰ12(31)がＶDD線39bとの間に直列に接続されている。同様に、ノード４(43d)、ノード６(43f)、ノード８(43h)から構成されるビット線に対し、ＭＮ２(21)とＭＰ13(32)がＶDD線39bとの間に直列に接続されている。また、ＭＮ１(20)及びＭＮ２(21)のゲート電極には、一定電位であるＶclamp39dが接続されている。さらに、ＭＰ12(20)及びＭＰ13(21)のゲート電極には、一定電位であるＶgisource39cが接続されている。例えば、ＶDD線39bの電位が1800mVであるとすると、Ｖgisource39cの電位は1200mV、Ｖclamp39dの電位は900mVが望ましい。
【００３７】
そして、上記の読出回路を使用した読出動作は、最初にリードワードライン、例えば、ＲＷＬ１(42a)を"Ｈ"にすることから開始する。そうすると、選択トランジスタＭＮ５(24)、ＭＮ６(25)がオンする。従って、サブサーキットＡ(35)、サブサーキットＢ(36)は、選択トランジスタＭＮ５(24)、ＭＮ６(25)を介して、ＶＳＳ線39aに接続する。その結果、ＶDD線39bは、ＭＰ12(31)と、ノード１(43a)と、ＭＮ１(20)と、サブサーキットA(35)内の記憶状態に応じた抵抗値を示す抵抗と、ＭＮ５(24)と、を介して、ＶＳＳ線39aと接続する。また、ＶDD線39bは、ＭＰ13(32)と、ノード２(43b)と、ＭＮ２(22)と、サブサーキットB(36)内の記憶状態に応じた抵抗値を示す抵抗と、ＭＮ６(25)と、を介して、ＶＳＳ線39aと接続する。従って、ノード３(43c)、ノード５(43e)、ノード７(43g)から構成されるビット線と、ノード４(43d)、ノード６(43f)、ノード８(43h)から構成されるビット線との間に電位差が生じる。そうすると、ノード１(43a)とノード２(43b)の間においても、電位差が生じる。ノード１(43a)及びノード２(43b)は次段センスアンプに接続しており、ノード１(43a)とノード２(43b)の電位差は次段センスアンプにおいて、通常の論理レベルにまで増幅される。すなわち、記憶部を表すサブサーキットA(35)と記憶部を表すサブサーキットＢ(36)で表された記憶状態は読み出される。ここで、次段センスアンプとは、微小信号を増幅する回路であり、例えば、ＭＯＳインバーター、又は、ＭＯＳ差動カレントミラー回路から構成されている。なお、読出動作のときには、ＣＯＮＴ５(40e)は"Ｌ"であるため、ＭＮ11(30)はオフしており、上記のノード３(43c)、ノード５(43e)、ノード７(43g)から構成されるビット線と、ノード４(43d)、ノード６(43f)、ノード８(43h)から構成されるビット線間に接続関係はない。
【００３８】
次に、図４の回路の書込動作を説明すると、以下のようになる。まず、ＣＯＮＴ１(40a)が接続されているＭＰ14(33)、ＣＯＮＴ２(40b)が接続されているＭＮ３(22)、ＣＯＮＴ３(40c)が接続されているＭＰ15(34)、ＣＯＮＴ４(40ｄ)が接続されているＭＮ４(23)、ＣＯＮＴ５(40ｅ)が接続されているＭＮ11(30)、ＣＯＮＴ６(40ｆ)が接続されているＭＮ９(28)、及び、ＣＯＮＴ７(40ｇ)が接続されているＭＮ10(29)は書込回路を構成する。そして、１つの記憶状態を表すため、上記の書込回路によって、２つのＭＴＪには相補な関係にある抵抗状態を書き込む。すなわち、２つのＭＴＪに相当するサブサーキットには相補な関係にある電圧を書き込むこととなる。
【００３９】
そこで、まず、ＣＯＮＴ１(40a)と、ＣＯＮＴ２(40b)と、ＣＯＮＴ７(40g)とを"Ｌ"にし、ＣＯＮＴ３(40c)、ＣＯＮＴ４(40d)、ＣＯＮＴ５(40e)、及び、ＣＯＮＴ６(40ｆ)を"Ｈ"にする。そうすると、ＶDD線39bは、ＭＰ14(33)と、ノード３(43c)と、サブサーキットＡ(35)内のビット線に相当する抵抗と、ノード５(43e)と、サブサーキットＣ(37)内のビット線に相当する抵抗と、ノード７(43g)と、ＭＮ11(30)と、ノード８(43h)と、サブサーキットＤ(38)内のビット線に相当する抵抗と、ノード６(43f)と、サブサーキットＢ(36)内のビット線に相当する抵抗と、ＭＮ４(23)を介して、ＶＳＳ線39aと接続する。その結果、一つの記憶状態を記憶するために、対となる２つのＭＴＪに相当するサブサーキットＡ(35)、サブサーキットＣ(37)には、ビット線に相当する抵抗に、逆の電流が流れる。
【００４０】
上記の状態において、ＣＯＮＴ６(40f)を"Ｈ"とすると、WWL１(41a)を構成する、サブサーキットＡ(35)内のライトワード線に相当する抵抗と、ノード９(43i)と、サブサーキットＢ(36)内のライトワード線に相当する抵抗と、ＭＮ９(28)とを介して、ＶDD線39bはＶＳＳ線39aと接続する。その結果、サブサーキットＡ(35)には高抵抗状態が、サブサーキットＢ(36)には低抵抗状態が書き込まれる。一方、ＣＯＮＴ７(40g)は"Ｌ"のままであるから、WWL２(41b)を構成する、サブサーキットＣ(37)内のライトワード線に相当する抵抗と、ノード１０(43ｊ)と、サブサーキットＤ(38)内のライトワード線に相当する抵抗と、ＭＮ10(29)とには電流は流れず、サブサーキットＣ(37)、サブサーキットＤ(38)には書込は行われない。すなわち、サブサーキットＣ(37)と、サブサーキットＤ(38)の状態は保持される。
【００４１】
一方、まず、ＣＯＮＴ３(40c)、ＣＯＮＴ４(40d)、及び、ＣＯＮＴ７(40g)を"Ｌ"にし、ＣＯＮＴ１(40a)、ＣＯＮＴ２(40b)、ＣＯＮＴ５(40e)、及び、ＣＯＮＴ６(40ｆ)を"Ｈ"にする。そうすると、ＶDD線39bは、ＭＰ15(34)と、ノード４(43d)と、サブサーキットＢ(36)内のビット線に相当する抵抗と、ノード６(43f)と、サブサーキットＤ(38)内のビット線に相当する抵抗と、ノード８(43h)と、ＭＮ11(30)と、ノード７(43g)と、サブサーキットＣ(37)内のビット線に相当する抵抗と、ノード５(43e)と、サブサーキットＡ(35)内のビット線に相当する抵抗と、ノード３(43c)、ＭＮ３(22)を介して、ＶＳＳ線39aと接続する。その結果、一つの記憶状態を記憶するために、対となる２つのＭＴＪに相当するサブサーキットＡ(35)、サブサーキットＣ(37)には、ビット線に相当する抵抗に、逆の電流が流れる。
【００４２】
上記の状態において、ＣＯＮＴ６(40f)を"Ｈ"とすると、WWL１(41a)を構成する、サブサーキットＡ(35)内のライトワード線に相当する抵抗と、ノード９(43i)と、サブサーキットＢ(36)内のライトワード線に相当する抵抗と、ＭＮ９(28)とを介して、ＶDD線39bはＶＳＳ線39aと接続する。その結果、サブサーキットＡ(35)には低抵抗状態が、サブサーキットＢ(36)には高抵抗状態が書き込まれる。抵抗状態が逆になるのは、サブサーキットＡ(35)、サブサーキットＢ(36)に流れる電流が逆になるからである。一方、ＣＯＮＴ７(40g)は"Ｌ"のままであるから、WWL２(41b)を構成する、サブサーキットＣ(37)内のライトワード線に相当する抵抗と、ノード１０(43ｊ)と、サブサーキットＤ(38)内のライトワード線に相当する抵抗と、ＭＮ10(29)とには電流は流れず、サブサーキットＣ(37)、サブサーキットＤ(38)には書込は行われない。すなわち、サブサーキットＣ(37)と、サブサーキットＤ(38)の状態は保持される。
【００４３】
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、及び、図５Ｅは、磁気抵抗素子を用いた記憶部と記憶部を表すサブサーキットを示す図である。
【００４４】
図５Ａは磁気抵抗素子を用いた記憶部を示す図である。そして、その記憶部50は、ビット線端子１(ｂｌ１)（51a）、ビット線端子２(ｂｌ２)(51b)、ビット線端子３(ｂｌ３) (53a)、ライトワード線端子１（ＷＷＬ１端子）(52a)、ライトワード線端子２（ＷＷＬ端子２）(52c)、読出線端子（ｇｌ端子）(53c)を有する。記憶部50は、ビット線端子１（ｂｌ１）(51a)とビット線端子２(ｂｌ２)(51b)間に、磁気抵抗素子53bに影響を及ぼす磁界を発生するビット線51bを有する。記憶部50は、ライトワード線端子１（ＷＷＬ１端子）(51a)とライトワード線端子２（ＷＷＬ端子２）(51c)間に、磁気抵抗素子53bに影響を及ぼす磁界を発生するライトワード線52bを有する。記憶部50は、ビット線端子３(ｂｌ３)(53a)と読出線端子（ｇｌ端子）(53c)間に磁気抵抗素子53bを有する。
【００４５】
ここで、磁気抵抗素子53bは、磁化方向が固定している固定層と、ビット線51b又はライトワード線52bに流れる電流に応じた磁界によって磁化方向が変化する自由層から構成されている。そして、磁気抵抗素子53bにおいて、固定層と自由層は隣接して配置されている。また、磁気抵抗素子53bに自由層から固定層に電流が流れるように端子を配置し、一方の端子をビット線端子３(ｂｌ３)(53a)とし、他方の端子を読出線端子（ｇｌ端子）(53c)とする。そうすると、磁気抵抗素子53bのビット線端子３(ｂｌ３)(53a)と読出線端子（ｇｌ端子）(53c)間の抵抗は、自由層の磁化方向が固定層の磁化方向に対して一方向にあるときには、低い。一方、磁気抵抗素子53bの上記の抵抗は、自由層の磁化方向が固定層の磁化方向に対して他方向にあるときには、高い。
【００４６】
図５Ｂは図５Ａの磁気抵抗素子53bからなる記憶部を表すサブサーキット54を示した図である。そして、記憶部を表すサブサーキット54は、書込に対応する書込サブサーキット55と、読出に対応する読出サブサーキット56とから構成されている。また、書込サブサーキット55は、図５Ａのビット線51b、図５Ａのライトワード線52b、及び、記憶ノードを表すサブサーキット59から構成されている。
【００４７】
図５Ｃは書込サブサーキット55をさらに詳細に示す図である。そして、書込サブサーキット55は図５Ａのビット線51bを表す抵抗57、図５Ａのライトワード線52bを表す抵抗58、及び、記憶ノードを表すサブサーキット59を有する。記憶ノードを表すサブサーキット59は、抵抗57又は抵抗58に流れる電流の大きさにより、抵抗値が変化する抵抗60、抵抗61、抵抗62、抵抗63、高電位電源(Ｖｄｄｍ)64、低電位電源(Ｖｓｓｍ)65、及び、記憶ノード66を有する。なお、記憶ノードを表すサブサーキット59については、後に、図６、図７Ａ、図７Ｂ、及び、図７Ｃを用いて、さらに詳細に説明する。
【００４８】
図５Ｄは、記憶ノードを表すサブサーキット59の変形例となるサブサーキット67を示す図である。サブサーキット67は、抵抗60、抵抗61、抵抗62、抵抗63、高電位電源（Ｖｄｄｍ）64、低電位電源（Ｖｓｓｍ）65、及び、記憶ノード66を有する点では、サブサーキット59と同様であるが、記憶ノード66に接続する容量68を有する点で異なる。
【００４９】
容量68は、記憶ノード66に保持される電圧を維持する効果がある。従って、記憶ノーヂ66に保持されている、記憶状態の切り替わり時間を調整できる効果がある。
【００５０】
図５Ｅは、読出サブサーキット56の詳細を示す図である。そして、読出サブサーキット56は、記憶ノード66の電位に応じて抵抗が変化する抵抗69、抵抗70と、抵抗が高い状態の磁気抵抗素子53bを表す抵抗72、抵抗が低い状態の磁気抵抗素子53bを表す抵抗71から構成されている。なお、読出サブサーキット56について、後に、図８Ａ、図８Ｂ、図８Ｃ、図９Ａ、図９Ｂ、図９Ｃ、及び、図９Ｄを用いて、さらに詳細に説明する。
【００５１】
図６は、図５Ｃの書込サブサーキット55を表した図である。そして、書込サブサーキット55は、ビット線を表す抵抗57、ライトワード線を表す抵抗58、及び、記憶ノードを表すサブサーキット59から構成されている。
【００５２】
抵抗57は、書込サブサーキット55に係わるビット線の抵抗を表し、１ｍΩの一定抵抗である。
【００５３】
抵抗58は、書込サブサーキット55に係わるライトワード線の抵抗を表し、１ｍΩの一定抵抗である。
【００５４】
記憶ノードを表すサブサーキット59は、記憶ノード66に"Ｈ"又は"Ｌ"の状態を書き込むためのものであり、また、"Ｈ"又は"Ｌ"の状態を保持するためのものである。
【００５５】
また、記憶ノードを表すサブサーキット59は抵抗60、抵抗61、抵抗62、抵抗63、高電位電源64、低電位電源65、及び、記憶ノード66から構成されている。そして、抵抗60及び抵抗62の一方の端が高電位電源64に接続されており、他方の端は記憶ノード66に接続されている。また、抵抗61及び抵抗63の一方の端が低電位電源65に接続されており、他方の端は記憶ノード66に接続されている。
【００５６】
抵抗60は、記憶ノード66の電位が"H"である時は、高抵抗状態からある程度低抵抗となる抵抗である。すなわち、記憶ノード66の電位の状態に応じて、抵抗60の抵抗値はスイッチする。
【００５７】
抵抗61は、記憶ノード66の電位が"L"である時は、高抵抗状態からある程度低抵抗となる抵抗である。すなわち、記憶ノード66の電位の状態に応じて、抵抗61の抵抗値はスイッチする。
【００５８】
抵抗62は、抵抗57の正の方向に、７ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、正方向の電流が７ｍＡ以上となった場合に、抵抗62の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【００５９】
抵抗63は、抵抗57の負の方向に、７ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、負方向の電流が７ｍＡ以上となった場合に、抵抗63の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【００６０】
なお、上記の抵抗の属性の記述において、図６において、抵抗57を上から下に流れる電流を正の方向、抵抗57を下から上に流れる電流を負の方向と定義することもできるし、その逆と定義することもできる。
【００６１】
図７A、図７Ｂ、及び、図７Ｃは書込サブサーキット55の動作及び記憶ノードを表すサブサーキット59の動作を説明するための図である。
【００６２】
図７Ａは、記憶ノードを表すサブサーキット59に、"H"の状態又は"Ｌ"の状態を記憶させるために、書込サブサーキット55のビット線に流す電流及び書込サブサーキット55のライトワード線に流す電流の状態を表すグラフである。図７Ａのグラフの横軸はビット線に流す電流を表し、縦軸はライトワード線に流す電流を表す。なお、ライトワード線又はビット線に流れる電流は、発生する磁場に比例する。例えば、ライトワード線又はビット線に流れる電流１ｍＡは、１０エールステッド（Ｏe）の磁場を発生する。そうすると、図７Ａのグラフの横軸は、ビット線から発生する磁場と読み替えることができる。また、図７Ａのグラフの縦軸は、ライトワード線から発生する磁場と読み替えることができる。
【００６３】
そこで、図７Ａのグラフにおいて、横軸の７ｍＡを示すところを縦に横切る長棒点線より右側の領域は、記憶ノードを表すサブサーキット59に、"H"の状態を書き込むための条件を満足する"H"状態書き込み領域である。一方、横軸の−７ｍＡを示すところを縦に横切る長棒点線より左側の領域は、記憶ノードを表すサブサーキット59に、"Ｌ"の状態を書き込むための条件を満足する"Ｌ"状態書き込み領域である。さらに、長棒点線に挟まれた領域は、書き込まれた"H"の状態又は"Ｌ"の状態を保持している保持領域である。
【００６４】
そして、図７Ａのグラフにおいて、ａの状態から始まって、ｂの状態を通り、ｃの状態に至る矢印は、保持状態にある記憶ノードを表すサブサーキット59に、"Ｌ"の状態を書き込む動作を行って、再び保持状態に戻す動きを行うことを示す。一方、ｄの状態から始まって、ｅの状態を通り、ｆの状態に至る矢印は、保持状態にある記憶ノードを表すサブサーキット59に、"H"の状態を書き込む動作を行って、再び保持状態に戻す動きを行うことを示す。
【００６５】
図７Ｂは、ａの状態から始まって、ｂの状態を通り、ｃの状態に至る矢印が示す動作において、記憶ノードを表すサブサーキット59を構成する抵抗の抵抗値の変化及び記憶ノード66の電位変化を示す図である。
【００６６】
書込みサブサーキット55がａの状態にある場合、記憶ノードを表すサブサーキット59において、記憶ノード66が”Ｈ”の状態を保持しているため、抵抗60はある程度低い抵抗、すなわち、100kΩとなっている。そこで、ビット線に負の方向に７mA以上の電流を流して、それに比例する磁場を発生させたとする。そうすると、書込みサブサーキット55はｂの状態となる。
【００６７】
書込みサブサーキット55がｂの状態にある場合、記憶ノードを表すサブサーキット59において、抵抗63がその属性に示したように、１ＫΩとなり、ほぼ導通状態となる。そうすると、記憶ノード66は、”Ｌ”の状態となる。記憶ノード66の電位は抵抗63の抵抗値と、抵抗60の抵抗値の比率によって決定するが、抵抗63の抵抗値が、抵抗60の抵抗値に比較して非常に低いため、低電位となるためである。そうすると、記憶ノード66が”Ｌ”の状態となったため、抵抗60の属性に示すように、抵抗60の抵抗値は上昇し、１ＴΩとなる。一方、抵抗61の属性に示すように、抵抗61の抵抗値は下降し、ある程度低い抵抗、すなわち、100ｋΩとなる。そこで、ライトワード線に電流を流すことを止めると、磁場の発生は止まる。そうすると、書込みサブサーキット55はｃの状態となる。
【００６８】
書込みサブサーキット55がｃの状態にある場合、記憶ノードを表すサブサーキット59において、抵抗63の属性が示すように、抵抗63の抵抗値は、１ＴΩとなる。一方、抵抗61の抵抗値は、100ｋΩのままである。従って、記憶ノード66の”Ｌ”の状態は保持される。
【００６９】
図７Ｃは、ｄの状態から始まって、ｅの状態を通り、ｆの状態に至る矢印が示す動作において、記憶ノードを表すサブサーキット59を構成する抵抗の抵抗値の変化及び記憶ノード66の電位変化を示す図である。
【００７０】
書込サブサーキット55がｄの状態にある場合、記憶ノードを表すサブサーキット59において、記憶ノード66が”Ｌ”の状態を保持しているため、抵抗61はある程度低い抵抗、すなわち、100kΩとなっている。そこで、ビット線に正の方向に７mA以上の電流を流して、それに比例する磁場を発生させたとする。そうすると、書込サブサーキット55はｅの状態となる。
【００７１】
書込みサブサーキット55がｅの状態にある場合、記憶ノードを表すサブサーキット59において、抵抗62がその属性に示したように、１ＫΩとなり、ほぼ導通状態となる。そうすると、記憶ノード66は、”H”の状態となる。記憶ノード66の電位は抵抗61の抵抗値と、抵抗62の抵抗値の比率によって決定するが、抵抗62の抵抗値が、抵抗61の抵抗値に比較して非常に低いため、高電位となるためである。そうすると、記憶ノード66が”Ｈ”の状態となったため、抵抗61の属性に示すように、抵抗61の抵抗値は上昇し、１ＴΩとなる。一方、抵抗60の属性に示すように、抵抗60の抵抗値は下降し、ある程度低い抵抗、すなわち、100ｋΩとなる。そこで、ライトワード線に電流を流すことを止めると、磁場の発生は止まる。そうすると、書込サブサーキット55はｆの状態となる。
【００７２】
書き込みサブサーキット55がｆの状態にある場合、記憶ノードを表すサブサーキット59において、抵抗62の属性が示すように、抵抗62の抵抗値は、１ＴΩとなる。一方、抵抗60の抵抗値は、100ｋΩのままである。従って、記憶ノード66の”Ｌ”の状態は保持される。
【００７３】
なお、図５Ｅの容量68は、記憶ノード66に保持される電圧を維持する効果がある。従って、記憶ノード66に保持されている、記憶状態の切り替わり時間を調整できる効果がある。例えば、書込みサブサーキット55がｅの状態にある場合、記憶ノードを表すサブサーキット59において、抵抗62がその属性に示したように、１ＫΩとなり、ほぼ導通状態となる。そうすると、記憶ノード66は、”H”の状態となるが、”H”の状態となるまでの時間、すなわち、書込時間が、容量68によって調整される。
【００７４】
ところで、図６、図７Ａ、図７Ｂ、及び、図７Ｃにおいて、抵抗57の正の方向及び負の方向の定義を、逆転させたとすると、図７Ａに示す"Ｌ"の状態を書き込む領域と"Ｈ"の状態を書き込む領域が逆転することになる。上記のことは、図９Ｃで説明する磁気抵抗素子にあてはめると、磁気抵抗素子の固定層の磁化方向を逆転させたことに相当する。従って、図６、図７A、図７B、及び、図７Cにおいて、抵抗57の正の方向及び負の方向の定義を逆転させた抵抗によって構成したサブサーキットを用いると、磁気抵抗素子の固定層の磁化方向を逆転させた場合の動作シミュレーションを容易に行うことができる効果がある。
【００７５】
図８Ａ、図８Ｂ、及び、図８Ｃは、読出サブサーキット56と、読出サブサーキット56を構成する抵抗の属性を示す図である。
【００７６】
図８Ａは、図５Ｅの読出サブサーキット56と同様な読出サブサーキット56を示す。すなわち、読出しサブサーキット56は抵抗が低い状態の磁気抵抗素子53bを表す抵抗71、抵抗が高い状態の磁気抵抗素子53bを表す抵抗72、抵抗70、及び、抵抗69から構成されている。
【００７７】
図８Ｂは、読出サブサーキット56を構成する抵抗の属性を示す表である。抵抗69は記憶ノード66が”Ｈ”の状態であるときに、導通状態、例えば、１ｍΩ程度となる。すなわち、抵抗69は、スイッチとして働く電圧依存抵抗である。抵抗70は、記憶ノード66が”Ｌ”の状態であるときに、導通状態、例えば、１ｍΩ程度となる。すなわち、抵抗70は、スイッチとして働く電圧依存抵抗である。
【００７８】
抵抗71及び抵抗72は自分自身の両端にかかる電圧によって抵抗値が変化する抵抗である。そして、抵抗71は”Ｌ”の状態の、すなわち、低抵抗状態の磁気抵抗素子の特性を示す抵抗である。また、抵抗72は”Ｈ”の状態の、すなわち、高抵抗状態の磁気抵抗素子の特性を示す抵抗である。
【００７９】
図８Ｃは上記の抵抗71及び抵抗72において、抵抗値の電圧依存性を示すグラフである。図８Ｃのグラフにおいて、横軸は電圧、縦軸は抵抗値を示す。そして、抵抗71の抵抗値は、例えば、-0.4のときに19ｋΩ、−0.2Ｖのときに19.3ｋΩ、0.0Ｖのときに19.9ｋΩ、0.2Ｖのときに19.9ｋΩ、0.4Ｖのときに19.5ｋΩのように電圧依存性を持っている。また、抵抗72の抵抗値は、例えば、-0.4Ｖのときに23ｋΩ、−0.2Ｖのときに25ｋΩ、0.0Ｖのときに27ｋΩ、0.2Ｖのときに25.5ｋΩ、0.4Ｖのときに24ｋΩのように電圧依存性を持っている。
【００８０】
図８Ａ乃至図８Ｃによれば、記憶ノード66が”Ｌ”の状態である場合には、読出サブサーキット56は、抵抗71とほぼ等価な抵抗となることがわかる。一方、記憶ノード66が”Ｈ”の状態である場合には、読出サブサーキット56は、抵抗72とほぼ等価な抵抗となることがわかる。
【００８１】
以上、図５Ａ乃至図５Ｅ、図６Ａ及び図６Ｂ、図７Ａ乃至図７Ｃ、及び、図８Ａ乃至図８Ｃによれば、磁気抵抗素子を含む記憶部の動作を、サブサーキット54を構成する書込みサブサーキット55と読出しサブサーキット56の働きにより、アナログシミュレータにおいて再現可能となったことがわかる。特に、読出動作において、仮想的に記憶ノード66を用いることにより、磁気抵抗素子の”Ｌ”の状態と”Ｈ”の状態を連続的に再現可能としている。また、書込動作においても、仮想的に記憶ノード66を用いることにより、磁気抵抗素子の”Ｌ”の状態に対する”Ｌ”の状態の書込、磁気抵抗素子の”Ｌ”の状態に対する”Ｈ”の状態の書込、磁気抵抗素子の”Ｈ”の状態に対する”Ｌ”の状態の書込、磁気抵抗素子の”Ｈ”の状態に対する”Ｈ”の状態の書込が連続して再現可能である。また、書込みサブサーキット55と読出しサブサーキット56中の抵抗値の設定、抵抗の構成によって、さまざまな特性をもつ磁気抵抗素子を含む記憶部の動作の再現を行うことができることはいうまでもない。
【００８２】
ここで、実際の磁気抵抗素子を含む記憶部の”Ｌ”の状態又は”Ｈ”の状態どちらか一方の読出動作を、実測に基づいてアナログシミュレータ上で再現することは可能である。例えば、アナログシミュレータ上で磁気抵抗素子を抵抗素子として表し、抵抗素子の属性において、”Ｌ”の状態の抵抗値を設定すれば、磁気抵抗素子を含む記憶部の”Ｌ”の状態の読出動作が再現可能である。しかし、磁気抵抗素子を含む記憶部の”Ｈ”の状態の読出動作を再現するには、改めて、磁気抵抗素子を表す抵抗素子の属性を設定しなおす必要があるため、連続的に”Ｌ”の状態の読出動作と”Ｈ”の状態の読出動作を行うことはできない。
【００８３】
なお、ビット線の両端に係る電圧に応じて、磁気抵抗素子を表す抵抗素子の属性を切り替えることによって、”Ｌ”の状態又は”Ｈ”の状態を連続的に再現することが考えられる。しかし、ビット線に電流が流れなくなった後においては、ビット線に電流が流れていた時の磁気抵抗素子を表す抵抗素子の属性を保持することはできない。アナログシミュレータの抵抗素子の属性を指定するのに、上記のように、所定の状態を保持する動作の指定を行うことができないからである。
【００８４】
一方、本実施例１においては、記憶部を表すサブサーキット54において、複数の抵抗素子と仮想電源によって記憶ノードを表すサブサーキット59を構成し、仮想的な記憶ノード66に”Ｌ”の状態又は”Ｈ”の状態を記憶させることができる。そうすると、本実施例1では、ビット線の両端に係る電圧で、抵抗素子の属性を指定するのではなく、記憶ノード66の電圧に応じて抵抗素子の属性を指定することができる。すなわち、本実施例１の記憶ノードを表すサブサーキット59には、抵抗素子に所定の状態を保持させることができる効果がある。
【００８５】
図９Ａ、図９Ｂ、図９Ｃ、及び、図９Ｄは、図８Ｃのグラフに示す、自分自身の両端にかかる電圧によって抵抗値が変化する抵抗を導き出すもととなった、ＭＴＪを示す図である。
【００８６】
図９Ａは、ＭＴＪ、ビット線、及び、ライトワード線の配置を示す図である。そして、図９Ａは、楕円形のＭＴＪ73ａがビット線73ｂとライトワード線73cの交点に配置されているところを示す。また、ビット線73ｂとライトワード線73cは直交している。
【００８７】
さらに、図９Ａは、ＭＴＪ73ａの自由層の磁化方向である容易軸73ｅがライトワード線73cと平行であり、ＭＴＪ73ａの自由層の磁化方向である困難軸73ｄがビット線73ｂと平行であることを示す。
【００８８】
図９Ｂは、ＭＴＪ73ａ、ビット線73b、及び、ライトワード線73cの大きさを示す表である。そして、ＭＴＪ73ａは、設計値においては、0.15μm×0.3μmの四角形であることを示す。また、ＭＴＪの面積は、設計値においては、0.045μm2であることを示す。さらに、ビット線73ｂの線幅は0.6μmであることを示す。また、ライトワード線73ｃの線幅は0.6μmであることを示す。なお、図９Ａにおいて、ＭＴＪ73ａが楕円形であるのは、ＭＴＪ73ａを形成するときに、角部分が削られるためである。
【００８９】
図９Ｃは、ＭＴＪ73ａ、ビット線73ｂ、及び、ライトワード線73ｃの材質及び厚さを示す表である。そして、図９Ｃは、ビット線配線はアルミニウム（ＡＬ）で構成されており、その厚さは100nm以上であることを示す。図９Ｃは、ライトワード線配線は銅（Cu）で構成されており、その厚さは100nm以上であることを示す。図９Ｃは、ＭＴＪ73aが上部配線、自由層、絶縁膜バリヤ、固定層、反強磁性層、及び、下部配線で構成されていることを示す。ＭＴＪ73aの上部配線は、例えば、厚さ30nmのタンタル(Ta)層と、厚さ10nmのルテニウム(Ru)層とから構成されている。ＭＴＪ73aの自由層は、例えば、厚さ4nmのニッケル鉄（NiFe）層と、厚さ2nmのコバルト鉄(CoFe)とから構成されている。ＭＴＪ73aの固定層は、例えば、厚さ３nmのニッケル鉄（NiFe）層と、厚さ0.8nmのルテニウム(Ru)層と、厚さ3nmのコバルト鉄(CoFe)とから構成されている。ＭＴＪ73aの反強磁性層は、例えば、厚さ15nmの白金マグネシウム（PtMn）から構成されている。ＭＴＪ73aの下部配線は、例えば、厚さ2nmのニッケル鉄(NiFe)と、タンタル(Ta)層とから構成されている。
【００９０】
図９Ｄは、ＭＴＪ73aの上部配線から下部配線までの抵抗値を表したグラフである。そして、図９Ｄのグラフの縦軸は抵抗値を、横軸は抵抗の両端の電圧を示す。また、図９Ｄのグラフにおいて、高い抵抗値を示す実線74aは、ＭＴＪ73aが"Ｈ"状態の時の抵抗値を示す。さらに、図９Ｄのグラフにおいて、低い抵抗を示す実線74bは、ＭＴＪ73aが"Ｌ"状態の時の抵抗値を示す。なお、図８Ｃのグラフに示す抵抗値は、図９Ｄのグラフに示す抵抗値から抽出したものである。
【００９１】
図10は、アナログシミュレータに入力する初期設定値の例を示す図である。そして、図10は、ノード75及び初期値76を示す。
【００９２】
ノード75は、素子と素子の接続点、サブサーキットと素子の接続点、或いは、サブサーキットとサブサーキットとの接続点をいう。そして、ノード75の指定は、ノードインバータからなる回路Ａのノードを指定する場合は、例えば、ＩｎｖＡ・node(a)と表すことにより行う。
【００９３】
初期値76は各ノード75の初期電圧である。そして、初期値76の指定は、ノード75、例えば、ＩｎｖＡ・node(a)に対して行う場合には、ＩｎｖＡ・node(a)  1.0Ｖというように指定する。
【００９４】
図１1は、アナログシミュレータによって作成される時間依存テーブルを示す図である。
【００９５】
図１1の時間依存テーブルはノード名の欄80、初期値の欄81、時刻の欄82、各ノードの電圧を記載する欄83から構成されている。
【００９６】
ノードの欄80は、シミュレーションを行う回路内のすべてのノードが記載されている欄である。初期値の欄81は、初期設定値が与えられたノードに対して、初期値を記載する欄である。時刻の欄82は、シミュレーションによって、結果を得たい時刻を記載する欄である。各ノードの電圧を記載する欄83は、時刻の欄82に記載されている時刻において、シミュレーションで求めた各ノードの電圧を記載する欄である。
【００９７】
なお、アナログシュミレータには、シミュレーション後に、シミュレーションで求めた、各時刻に対する各ノードの電圧値のテーブルが出来上がる。そこで、当初の各ノードに対して設定された初期設定値と、シミュレーションで求めた、各時刻に対する各ノードの電圧値のテーブルを組み合わせて、アナログシミュレータは図１１の時間依存テーブルを作成する。
【００９８】
図１２は図1に示した動作検証の支援工程３の詳細について示すフローチャートである。そして、図１２のフローチャートは、動作検証の支援工程３が、さらに、ノードの電圧の時間依存テーブルを読み込む工程85、期待値の読み込みの工程86、期待値が設定されているノード、時刻において、シミュレーションで求めたノードの電圧と期待値を比較する工程87、及び、指定時刻において、ノード電圧と期待電圧が一致していたかを判断する工程88から構成されていることを示す。
【００９９】
ノードの電圧の時間依存テーブルを読み込む工程85は、図１1に示した時間テーブルを読み込む工程である。期待値の読み込みの工程86は、後に説明する期待値テーブルを読み込む工程である。シミュレーションで求めたノードの電圧と期待値を比較する工程87は、期待値が設定されている時刻において、シミュレーションで求めたノードの電圧と期待値の比較を行ない、比較結果を出力する工程である。ノード電圧と期待値電圧が一致していたかを判断する工程88は、比較結果に基づいて、シミュレーションを行った回路の動作検証の支援を行う工程である。
【０１００】
なお、動作確認を行った結果、良好であれば、磁気抵抗素子メモリ回路の設計の支援は終了する。一方、動作確認を行った結果、期待値と一致しないノードの電圧が存在した場合には、後に詳細を示す、回路変更、素子属性の変更の支援工程へ進む。
【０１０１】
図１３は、期待値テーブルを示す図である。そして、期待値テーブルは、ノードの欄90、期待値の欄91、及び、時刻の欄92から構成されている。
【０１０２】
ノードの欄90は、期待値が設定されているノードの一覧が記載されている欄である。期待値の欄91は、各ノードに対する電圧の期待値を記載する欄である。時刻の欄92は、期待値が設定されている時刻を記載する欄である。
【０１０３】
図１４は、期待値とシミュレーションを行って得たノードの電圧との比較テーブルを示す図である。上記の比較テーブルは、ノードの欄95、期待値の欄96、シミュレーション値の欄97、時刻の欄98、比較結果の欄99から構成されている。
【０１０４】
ノードの欄95は期待値と電圧を比較するノードを記載する欄である。期待値の欄96はノードの欄95に記載されたノードに対する期待値を記載する欄である。シミュレーション値の欄97は、ノードの欄95に記載されたノードに対するものであって、時刻の欄98に記載された時刻に対応する、シミュレーションで求めた電圧を記載する欄である。時刻の欄98は、期待値とノードの電圧の比較を行う時刻を記載する欄である。比較結果の欄99は期待値とシミュレーションで求めたノードの電圧を比較した結果を記載する欄である。
【０１０５】
例えば、ノードの欄95に記載されたノード、ＸA  node(a）  InvAに対して、期待値の欄98に記載された期待値は>0.9V、シミュレーション値の欄97に記載されたノードの電圧は1.0Vであるときには、比較結果の欄99には、YESと記載され、期待値とノード野電圧が合致することが示される。一方、ノードの欄95に記載されたノード、ＸA  node(b)   InvAに対して、期待値の欄98に記載された期待値は>0.9V、シミュレーション値の欄97に記載されたノードの電圧は0.5Vであるときには、比較結果の欄99には、NO goodと記載され、期待値とノード野電圧が合致しないことが示される。
【０１０６】
そして、比較結果の欄99に記載され記載結果がすべて、YESであるときに、期待値とノードの電圧が一致していると判断する。
【０１０７】
図１２乃至図１４によれば、図１の動作検証の支援工程３では、期待値とシミュレーションで求めたノードの電圧を比較し、すべての期待値とノードの電圧が一致しているときに、期待値とノード電圧が一致していると判断する。そして、期待値とノード電圧が一致するときには、磁気抵抗素子を含むメモリ回路の設計支援を終了する。一方、期待値とノード電圧が一致しないときには、磁気抵抗素子を含むメモリ回路の設計をさらに支援するため、回路変更又は素子属性の変更の支援工程へ進む。
【０１０８】
図１５は、回路変更又は素子属性の変更の支援工程の詳細を示すフローチャートである。そして、回路変更又は素子属性の変更の支援工程は、素子属性の変更が必要かを判断する工程100、素子属性の変更の支援工程101、ネットリストの変更が必要かを判断する工程102、及び、ネットリストの変更の支援工程103から構成されている。
【０１０９】
素子属性の変更が必要かを判断する工程100は、期待値とノードの電圧が一致しなかった原因が、負荷の見積もりを誤った等に起因する信号遅延の見積もり誤りの問題なのかを検討し、素子属性の変更が必要か否かを判断する工程である。素子属性の変更の支援工程101は、素子属性の変更が必要と判断する場合に、どのように素子属性とすればよいかを検討し、その素子属性と合致するように、素子属性の変更を支援する工程である。ネットリストの変更が必要かを判断する工程102は、期待値とノードの電圧が一致しなかった原因が、論理の誤り等によるものなのかを検討し、ネットリストの変更が必要か否かを判断する工程である。ネットリストの変更の支援工程103は、ネットリストの変更が必要と判断する場合に、ネットリストの変更を支援する工程である。
【０１１０】
以下に本実施例１の磁気抵抗素子メモリ回路の設計支援方法の効果を説明する。まず、従来の磁気抵抗素子の回路設計を支援する方法において、磁気抵抗素子を含む回路シミュレーションには以下のような問題点があった。すなわち、単に磁気抵抗素子を、アナログシミレーションにおいて扱う抵抗素子で置き換えた場合には、磁気抵抗素子からなる記憶部が保持する”Ｌ”の状態又は”Ｈ”の状態を抵抗素子の属性として表すことになるため、”Ｌ”の状態又は”Ｈ”の状態毎に、異なる抵抗素子を使用して、読出動作に伴うアナログシミュレーションを行わなければならない問題点があった。
【０１１１】
また、書込動作を伴うアナログシミュレーションを行うときに、磁気抵抗素子からなる記憶部の”Ｌ”又は”Ｈ”の保持状態からライト動作を行うことはできるが、そのライト動作が終了した後の、”Ｌ”又は”Ｈ”の保持状態を表すことはできなかった。
【０１１２】
そうすると、単に磁気抵抗素子をアナログシミレーションにおいて扱う抵抗素子で置き換えた場合には、ライト動作及び記憶保持動作について連続的に、磁気抵抗素子メモリ回路のシミュレーションを行うことができない問題点があった。
【０１１３】
本実施例１では、本実施例１の記憶部を表すサブサーキット54において、図５に示すように複数の抵抗素子と仮想電源によって記憶ノードを表すサブサーキット59を構成し、仮想的な記憶ノード66に”Ｌ”の状態又は”Ｈ”の状態を記憶させることができる。そうすると、本実施例１では、記憶ノード66の電圧に応じて素子の属性を指定することができる。すなわち、本実施例１の記憶ノードを表すサブサーキット59には、記憶ノード66の電圧に応じて、素子に所定の状態を保持させることができる。
【０１１４】
従って、本実施例１の磁気抵抗素子メモリ回路のシミュレーション工程２では、磁気抵抗素子からなる記憶部を、記憶部を表すサブサーキット54で表したことによって、磁気抵抗素子の”Ｌ”の状態又は”Ｈ”の状態を連続的に表すことが可能となる効果がある。
【０１１５】
すなわち、ライト動作によって、磁気抵抗素子の状態が変化した後、保持状態に戻したときにも、その状態をそのまま保持する動作が行える効果がある。
【０１１６】
また、”Ｌ”の状態からのリード動作及び”Ｈ”の状態からのリード動作の双方の動作を行ないたい場合には、ライト動作によって磁気抵抗素子からなる記憶部の状態を変えればよいため、連続して動作を行える効果がある。
【実施例２】
【０１１７】
実施例２は、実施例１の磁気抵抗素子の回路設計の支援方法に用いる、記憶部を表すサブサーキットを構成する書込サブサーキットに関するものである。そして、実施例１がライトワード線に流れる電流のみによって記憶状態の書込がされるのに対して、実施例２の書込サブサーキット及び実施例２の変形例に係わる書込サブサーキットは、ライトワード線に流れる電流とビット線に流れる電流の双方が、記憶状態の書込に関係するものである。そうすると、実施例２の書込サブサーキットは、より詳細な書込条件を表現することができる。以下、実施例２の記憶部を表すサブサーキットを図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、及び、図１７Ｃを用いて説明する。また、実施例２の変形例については、図１８Ａ、図１８Ｂ、及び、図１８Ｃを用いて説明する。
【０１１８】
図１６Ａ及び図１６Ｂは実施例２の書込サブサーキット105を示した図である。
図１６Ａは書込サブサーキットの回路図を示す。そして、書込サブサーキット105は、ビット線を表す抵抗106と、ライトワード線を表す抵抗107と、記憶ノードを表すサブサーキット108から構成されている。
【０１１９】
そして、記憶ノードを表すサブサーキット108は、記憶ノード116に"Ｈ"又は"Ｌ"の状態を書き込むためのものであり、また、"Ｈ"又は"Ｌ"の状態を保持するためのものである。
【０１２０】
記憶ノードを表すサブサーキット108は、抵抗109、抵抗110、抵抗111、抵抗112、抵抗113、抵抗114、抵抗115、記憶ノード116、高電位電源(Ｖｄｄｍ)117、及び、低電位電源(Ｖｓｓｍ)118から構成されている。
【０１２１】
抵抗109及び抵抗111の一方の端は高電位電源(Ｖｄｄｍ)117に接続されており、他方の端は記憶ノード116に接続されている。抵抗110及び抵抗112の一方は記憶ノード116に接続されており、他方の端は低電位電源(Ｖｓｓｍ)118に接続されている。
【０１２２】
抵抗114の一方の端は、高電位電源(Ｖｄｄｍ)117に接続されており、他方の端は、抵抗113及び抵抗115に接続されている。抵抗113の他方の端は記憶ノード116に接続されている。抵抗115の他方の端は低電位電源(Ｖｓｓｍ)118に接続されている。
【０１２３】
図１６Ｂは、書込サブサーキット105を構成する抵抗の属性を示す表である。図１６Ｂの表によれば、各抵抗の属性は以下のようである。
【０１２４】
抵抗106は、書込サブサーキット105に係わるビット線の抵抗を表し、１ｍΩの一定抵抗である。
【０１２５】
抵抗107は、書込サブサーキット105に係わるライトワード線の抵抗を表し、１ｍΩの一定抵抗である。
【０１２６】
抵抗109は、記憶ノード116の電位が"H"である時は、ある程度低抵抗となる抵抗である。すなわち、記憶ノード116の電位の状態に応じて、抵抗109の抵抗値はスイッチする。
【０１２７】
抵抗110は、記憶ノード116の電位が"L"である時は、ある程度低抵抗となる抵抗である。すなわち、記憶ノード116の電位の状態に応じて、抵抗110の抵抗値はスイッチする。
【０１２８】
抵抗111は、抵抗106の正の方向に、７ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、正方向の電流が７ｍＡ以上となった場合に、抵抗111の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１２９】
抵抗112は、抵抗106の負の方向に、７ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、負方向の電流が７ｍＡ以上となった場合に、抵抗112の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１３０】
抵抗113は、抵抗107に8ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ライトワード線に流れる電流が8ｍA以上となった場合に、抵抗113の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１３１】
抵抗114は、抵抗106の正の方向に、5ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、正方向の電流が5ｍＡ以上となった場合に、抵抗114の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１３２】
抵抗115は、抵抗106の負の方向に、5ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、負方向の電流が5ｍＡ以上となった場合に、抵抗115の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１３３】
なお、上記の抵抗の属性の記述において、図１６Ａにおいて、抵抗106を上から下に流れる電流を正の方向、抵抗106を下から上に流れる電流を負の方向と定義することもできるし、その逆と定義することもできる。
【０１３４】
図１７Ａ、図１７Ｂ、及び、図１７Ｃは書込サブサーキット105の動作及び記憶ノードを表すサブサーキット108の動作を説明するための図である。
【０１３５】
図１７Ａは、記憶ノードを表すサブサーキット108に、"H"の状態又は"Ｌ"の状態を記憶させるために、書込サブサーキット105のビット線に流す電流及び書込サブサーキット105のライトワード線に流す電流の状態を表すグラフである。図１７Ａのグラフの横軸はビット線に流す電流を表し、縦軸はライトワード線に流す電流を表す。なお、ライトワード線又はビット線に流れる電流は、発生する磁場に比例する。例えば、ライトワード線又はビット線に流れる電流１ｍＡは、１０エールステッド（Ｏe）の磁場を発生する。そうすると、図１７Ａのグラフの横軸は、ビット線から発生する磁場と読み替えることができる。また、図１７Ａのグラフの縦軸は、ライトワード線から発生する磁場と読み替えることができる。
【０１３６】
そこで、図１７Ａのグラフにおいて、横軸の７ｍＡを示すところを縦に横切る長棒点線より右側の領域は、記憶ノードを表すサブサーキット108に、"H"の状態を書き込むための条件を満足する"H"状態書き込み領域である。なお、上記の長棒点線は、（横軸の7mA、縦軸の0mA）、（横軸の７mA、縦軸の8mA）、（横軸の5mA、縦軸の8mA）、(横軸の5mA、縦軸の10ｍＡ)を直線で通過する線である。一方、横軸の−７ｍＡを示すところを縦に横切る長棒点線より左側の領域は、記憶ノードを表すサブサーキット108に、"Ｌ"の状態を書き込むための条件を満足する"Ｌ"状態書き込み領域である。なお、上記の長棒点線は、（横軸の−7mA、縦軸の0mA）、（横軸の−７mA、縦軸の8mA）、（横軸の−5mA、縦軸の8mA）、(横軸の−5mA、縦軸の10ｍＡ)を直線で通過する線である。
さらに、長棒点線に挟まれた領域は、書き込まれた"H"の状態又は"Ｌ"の状態を保持している保持領域である。
【０１３７】
そして、図１７Ａのグラフにおいて、ａの状態から始まって、ｂの状態を通り、ｃの状態に至る矢印は、保持状態にある記憶ノードを表すサブサーキット108に、"Ｌ"の状態を書き込む動作を行って、再び保持状態に戻す動きを行うことを示す。一方、ｄの状態から始まって、ｅの状態を通り、ｆの状態に至る矢印は、保持状態にある記憶ノードを表すサブサーキット108に、"H"の状態を書き込む動作を行って、再び保持状態に戻す動きを行うことを示す。
【０１３８】
ｇの状態から始まって、ｈの状態を通り、ｉの状態に至る矢印は、保持状態にある記憶ノードを表すサブサーキット108に、"Ｌ"の状態を書き込む動作を行って、再び保持状態に戻す動きを行うことを示す。一方、ｊの状態から始まって、ｋの状態を通り、ｌの状態に至る矢印は、保持状態にある記憶ノードを表すサブサーキット108に、"H"の状態を書き込む動作を行って、再び保持状態に戻す動きを行うことを示す。
【０１３９】
図１７Ｂは、ｇの状態から始まって、ｈの状態を通り、ｉの状態に至る矢印が示す動作において、記憶ノードを表すサブサーキット108を構成する抵抗の抵抗値の変化及び記憶ノード116の電位変化を示す図である。
【０１４０】
書込みサブサーキット105がｇの状態にある場合、記憶ノードを表すサブサーキット108において、記憶ノード116が”Ｈ”の状態を保持しているため、抵抗109はある程度低い抵抗、すなわち、100kΩとなっている。そこで、ビット線に−5mA以下の電流を流して、それに比例する磁場を発生させたとする。また、ライトワード線に8mA以上の電流を流してそれに比例する磁場を発生させたとする。そうすると、書込みサブサーキット105はｈの状態となる。
【０１４１】
書込みサブサーキット105がｈの状態にある場合、すなわち、ビット線には−５mA以下の電流が流れ、ライトワード線には８mA以上の電流が流れている場合に、記憶ノードを表すサブサーキット108において、抵抗115がその属性に示したように、１ＫΩとなり、ほぼ導通状態となる。さらに、抵抗113も属性が示すように、１ＫΩとなる。
【０１４２】
そうすると、記憶ノード116は、”Ｌ”の状態となる。記憶ノード116の電位は抵抗115と抵抗113の合成抵抗値と、抵抗109の抵抗値の比率によって決定するが、合成抵抗値が、抵抗109の抵抗値に比較して非常に低いため、低電位となるためである。
【０１４３】
そうすると、記憶ノード116が”Ｌ”の状態となったため、抵抗109の属性に示すように、抵抗109の抵抗値は上昇し、１ＴΩとなる。一方、抵抗110の属性に示すように、抵抗110の抵抗値は下降し、ある程度低い抵抗、すなわち、100ｋΩとなる。そこで、ライトワード線及びビット線に電流を流すことを止めると、磁場の発生は止まる。そうすると、書込みサブサーキット105はｉの状態となる。
【０１４４】
書込みサブサーキット105がｉの状態にある場合、記憶ノードを表すサブサーキット108において、抵抗113の属性及び抵抗115の属性が示すように、抵抗113の抵抗値及び抵抗115の属性は、１ＴΩとなる。一方、抵抗110の抵抗値は、100ｋΩのままである。従って、記憶ノード116の”Ｌ”の状態は保持される。
【０１４５】
図１７Ｃは、ｊの状態から始まって、ｋの状態を通り、ｌの状態に至る矢印が示す動作において、記憶ノードを表すサブサーキット108を構成する抵抗の抵抗値の変化及び記憶ノード116の電位変化を示す図である。
【０１４６】
書込みサブサーキット105がｊの状態にある場合、記憶ノードを表すサブサーキット108において、記憶ノード116が”Ｌ”の状態を保持しているため、抵抗110はある程度低い抵抗、すなわち、100kΩとなっている。そこで、ビット線に5mA以上の電流を流して、それに比例する磁場を発生させたとする。また、ライトワード線に8mA以上の電流を流してそれに比例する磁場を発生させたとする。そうすると、書込みサブサーキット105はｋの状態となる。
【０１４７】
書込みサブサーキット105がｋの状態にある場合、すなわち、ビット線には５mA以上の電流が流れ、ライトワード線には８mA以上の電流が流れている場合に、記憶ノードを表すサブサーキット108において、抵抗114がその属性に示したように、１ＫΩとなり、ほぼ導通状態となる。さらに、抵抗113も属性が示すように、１ＫΩとなる。
【０１４８】
そうすると、記憶ノード116は、”Ｈ”の状態となる。記憶ノード116の電位は抵抗114と抵抗113の合成抵抗値と、抵抗110の抵抗値の比率によって決定するが、合成抵抗値が、抵抗110の抵抗値に比較して非常に低いため、高電位となるからである。
【０１４９】
そうすると、記憶ノード116が”Ｈ”の状態となったため、抵抗110の属性に示すように、抵抗110の抵抗値は上昇し、１ＴΩとなる。一方、抵抗109の属性に示すように、抵抗109の抵抗値は下降し、ある程度低い抵抗、すなわち、100ｋΩとなる。そこで、ライトワード線及びビット線に電流を流すことを止めると、磁場の発生は止まる。そうすると、書込みサブサーキット105はｌの状態となる。
【０１５０】
書込みサブサーキット105がｌの状態にある場合、記憶ノードを表すサブサーキット108において、抵抗113の属性及び抵抗114の属性が示すように、抵抗113の抵抗値及び抵抗114の属性は、１ＴΩとなる。一方、抵抗109の抵抗値は、100ｋΩのままである。従って、記憶ノード116の”Ｈ”の状態は保持される。
【０１５１】
なお、図１７Ａで示す、ａの状態から始まって、ｂの状態を通り、ｃの状態に至る書込みサブサーキット105の動作は、図７Ａで示す、ａの状態から始まって、ｂの状態を通り、ｃの状態に至る書込みサブサーキットの動作と同様なものである。すなわち、図１７Ｂに示す、抵抗111、抵抗112、抵抗109、及び、抵抗110は、図７Ｂに示す抵抗62、抵抗63、抵抗61、及び、抵抗60と同様な動作をする。ただし、図１７Ｂに示す、抵抗114、抵抗115、及び、抵抗113は、抵抗値が１ＴΩの状態を保持する点では異なる。
【０１５２】
一方、図１７Ａで示す、ｄの状態から始まって、ｅの状態を通り、ｆの状態に至る書込サブサーキット105の動作は、図７Ａで示す、ｄの状態から始まって、ｅの状態を通り、ｆの状態に至る書込みサブサーキットの動作と同様なものである。すなわち、図１７Ｃに示す、抵抗111、抵抗112、抵抗109、及び、抵抗110は、図７Ｃに示す抵抗62、抵抗63、抵抗61、及び、抵抗60と同様な動作をする。ただし、図１７Ｃに示す、抵抗114、抵抗115、及び、抵抗113は、抵抗値が１ＴΩの状態を保持する点では異なる。
【０１５３】
図１６Ａ、図１６Ｂ、図１７A、図１７B、及び、図１７Cによれば、記憶ノードを表すサーキット108において、ビット線に７ｍＡ以上の電流が流れたことによるライト動作、及び、ビット線に５mA以上の電流が流れ、かつ、ライトワード線に８ｍＡ以上の電流が流れたことによるライト動作に対応して、記憶ノード116に"H"又は"L"の状態が書き込まれる。その後、ライトワード線に流れる電流、及び、ビット線に流れる電流を遮断すると、記憶ノード116に書き込まれた"H"又は"L"の状態が保持される。従って、同一の記憶ノードを表すサブサーキット108によって、異なるライト動作のシミュレーションを連続的に行うことができる効果がある。
【０１５４】
ところで、図１６Ａ、図１６Ｂ、図１６Ｃ、図１７A、図１７B、及び、図１７Cにおいて、抵抗106の正の方向及び負の方向の定義を、逆転させたとすると、図１７Ａに示す"Ｌ"の状態を書き込む領域と"Ｈ"の状態を書き込む領域が逆転することになる。上記のことを、図９Ｃの磁気抵抗素子にあてはめると、磁気抵抗素子の固定層の磁化方向を逆転させたことに相当する。従って、図１６Ａ、図１６Ｂ、図１６Ｃ、図１７A、図１７B、及び、図１７Cにおいて、抵抗106の正の方向及び負の方向の定義を逆転させた抵抗によって構成したサブサーキットを用いると、磁気抵抗素子の固定層の磁化方向を逆転させた場合の動作シミュレーションを容易に行うことができる効果がある。
【０１５５】
図１８Ａ、図１８Ｂ、及び、図１８Ｃは実施例２の変形例に係わる書込サブサーキット119及び記憶ノードを表すサブサーキット120の"Ｌ"の状態を書き込む領域と"Ｈ"の状態を書き込む領域を示した図である。そして、図１８Ａ、図１８Ｂ、及び、図１８Ｃにおいて使用した符号は、１６Ａ、図１６Ｂ、図１７Ａ乃至図１７Ｃに使用した符号と同様な符号を使用している。
【０１５６】
図１８Ａは、図１６Ａの記憶ノードを表すサブサーキット108から抵抗111及び抵抗112を取り除いた記憶ノードを表すサブサーキット120を有する書込サブサーキット119を示す。
【０１５７】
図１８Ｂは、書込サブサーキット119に使用されている抵抗106、107、109、110、113、114、及び、115について属性を示す表であり、図１６Ｂの表から、抵抗111及び抵抗112の属性を取り除いたものである。
【０１５８】
図１８Cは、記憶ノードを表すサブサーキット120の"Ｌ"の状態を書き込む領域と"Ｈ"の状態を書き込む領域を示した図である。図1７Ａの記憶ノードを表すサブサーキット120の"Ｌ"の状態を書き込む領域と"Ｈ"の状態を書き込む領域を示した図と図１８Ｃの図を比較すると、ライトワード線に流れる電流のみによって、"Ｌ"の状態を書き込む領域と"Ｈ"の状態を書き込む領域が除去されている点で異なる。すなわち、ｇの状態から始まって、ｈの状態を通り、ｉの状態に至る矢印で示す動作と、ｊの状態から始まって、ｋの状態を通り、ｌの状態に至る矢印で示す動作のみが示されている点で異なる。
【０１５９】
図１８Ａ、図１８Ｂ、及び、図１８Ｃによれば、記憶ノードを表すサブサーキット120において、ビット線に５mA以上の電流が流れ、かつ、ライトワード線に８ｍＡ以上の電流が流れたことによるライト動作に対応して、記憶ノードに"H"又は"L"の状態が書き込まれる。その後、ライトワード線に流れる電流、及び、ビット線に流れる電流を遮断すると、記憶ノード116に書き込まれた"H"又は"L"の状態が保持される。すなわち、実施例２の書込サブサーキットは、より詳細な書込条件を表現することができる。従って、同一の記憶ノードを表すサブサーキットによって、異なるライト動作のシミュレーションを連続的に行うことができる効果がある。
【実施例３】
【０１６０】
実施例３は、実施例１の磁気抵抗素子の回路設計の支援方法に用いる、記憶部を表すサブサーキットを構成する書込サブサーキットに関するものである。そして、実施例３の書込サブサーキットは、ライトワード線に流れる電流とビット線に流れる電流の双方が、記憶状態の書込に関係するものである。なお、実施例３においては、記憶ノードに書き込むための条件がさらに増加させることができる。以下、実施例３の記憶部を表すサブサーキットを図１９Ａ、図１９Ｂ、図２０Ａ、及び、図２０Ｂを用いて説明する。
【０１６１】
図１９Ａ及び図１９Ｂは実施例３の書込サブサーキット及び書込サブサーキットを構成する抵抗の属性を示した図である。
【０１６２】
図１９Ａは、書込サブサーキット121が、ビット線を表す抵抗122と、ライトワード線を表す抵抗123と、記憶ノードを表すサブサーキット124から構成されていることを示す。そして、記憶ノードを表すサブサーキット124は、記憶ノード134に"Ｈ"又は"Ｌ"の状態を書き込むためのものであり、また、"Ｈ"又は"Ｌ"の状態を保持するためのものである。記憶ノードを表すサブサーキット124は、抵抗１(125)、抵抗２(126)、抵抗３(127)、抵抗４(128)、抵抗５(129)、抵抗６(130)、抵抗７(131)・・・・・・、抵抗ｎ−１(132a)、抵抗ｎ(132b)、抵抗ｎ＋１(132c)、記憶ノード134、高電位電源(Ｖｄｄｍ)135、及び、低電位電源(Ｖｓｓｍ)136から構成されている。
【０１６３】
そして、抵抗125、抵抗127の一方の端は高電位電源(Ｖｄｄｍ)135に接続し、抵抗125、抵抗127の他方の端は記憶ノード134に接続している。抵抗126、抵抗128の一方の端は記憶ノード134に接続しており、抵抗126、抵抗128の他方の端は低電位電源(Ｖｓｓｍ)136に接続している。
【０１６４】
また、抵抗130の一方の端は、高電位電源(Ｖｄｄｍ)135と接続しており、抵抗130の他方の端は抵抗129と抵抗131に接続している。抵抗131の他方の端は記憶ノード134に接続している。また、抵抗129の他方の端は低電位電源(Ｖｓｓｍ)136に接続している。
【０１６５】
さらに、抵抗ｎ(132ｃ)の一方の端は、高電位電源(Ｖｄｄｍ)135と接続しており、抵抗ｎ(132ｃ)の他方の端は抵抗ｎ−１(132ａ)と抵抗ｎ＋１(132ｂ)に接続している。抵抗ｎ−１(132ｂ)の他方の端は記憶ノード134に接続している。また、抵抗ｎ＋１(132ａ)の他方の端は低電位電源(Ｖｓｓｍ)136に接続している。
【０１６６】
図１９Ｂは、書込サブサーキット121を構成する抵抗の属性を示す表である。図１９Ｂの表によれば、各抵抗の属性は以下のようである。
【０１６７】
ビット線を表す抵抗122は、書込サブサーキット121に係わるビット線の抵抗を表し、１ｍΩの一定抵抗である。
【０１６８】
ライトワード線を表す抵抗123は、書込サブサーキット121に係わるライトワード線の抵抗を表し、１ｍΩの一定抵抗である。
【０１６９】
抵抗１(125)は、記憶ノード134の電位が"H"である時は、ある程度低抵抗となる抵抗である。すなわち、記憶ノード134の電位の状態に応じて、抵抗１(125)の抵抗値はスイッチする。
【０１７０】
抵抗２(126)は、記憶ノード134の電位が"L"である時は、ある程度低抵抗となる抵抗である。すなわち、記憶ノード134の電位の状態に応じて、抵抗２(126)の抵抗値はスイッチする。
【０１７１】
抵抗３(127)は、ビット線を表す抵抗122の正の方向に、７ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、正方向の電流が７ｍＡ以上となった場合に、抵抗３(127)の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７２】
抵抗４(128)は、ビット線を表す抵抗122の負の方向に、７ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、負方向の電流が７ｍＡ以上となった場合に、抵抗４(128)の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７３】
抵抗５(131)は、ライトワード線を表す抵抗123に8ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ライトワード線に流れる電流が8ｍA以上となった場合に、抵抗５(131)の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７４】
抵抗６(130)は、ビット線を表す抵抗122の正の方向に5ｍＡ以上の電流が流れると導通する抵抗である。ビット線に流れる、正方向の電流が5ｍＡ以上となった場合に、抵抗６(130)の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７５】
抵抗７(129)は、ビット線を表す抵抗122の負の方向に、5ｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、負方向の電流が5ｍＡ以上となった場合に、抵抗７(129)の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７６】
抵抗ｎ−１(132b)は、ライトワード線を表す抵抗123にＡｍＡ以上の電流が流れると導通する抵抗である。すなわち、ライトワード線に流れる電流がＡｍA以上となった場合に、抵抗ｎ−１の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７７】
抵抗ｎ(132c)は、ビット線を表す抵抗122の正の方向に、ＢｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、正方向の電流がＢｍＡ以上となった場合に、抵抗ｎの抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７８】
抵抗ｎ＋１(132a)は、ビット線を表す抵抗122の負の方向に、ＣｍＡ以上の電流が流れると導通する抵抗である。すなわち、ビット線に流れる、負方向の電流がＣｍＡ以上となった場合に、抵抗ｎ＋１の抵抗値は、１ＴΩから１ＫΩに、スイッチする。
【０１７９】
上記の抵抗ｎ−１、ｎ、ｎ＋１によれば、記憶ノード134に"Ｈ"又は"Ｌ"の状態を書き込むための、ライトワード線を流れる電流、及び、ビット線に流れる電流の条件を、さらに追加することができる。すなわち、ライトワード線に流れる電流がＡｍＡ以上であって、ビット線に流れる電流が正方向にＢｍＡ以上であった場合には、記憶ノード134に"H"状態の書込がされる。また、ライトワード線に流れる電流がＡｍＡ以上であって、ビット線に流れる電流が負方向にＣｍＡ以上であった場合には、記憶ノード134に"Ｌ"状態の書込がされる。
【０１８０】
なお、上記では、抵抗ｎ−１、ｎ、ｎ＋１を一組として、ライトワード線を流れる電流、及び、ビット線に流れる電流の条件を設定することを記載したが、ｎ−１とｎ＋１の組又はｎ−１とｎの組により、"H"状態の書込条件、又は、"Ｌ"状態の書込条件のみを設定することも可能である。
【０１８１】
図２０Ａ、及び、図２０Ｂは書込サブサーキット121の動作及び記憶ノードを表すサブサーキット124の動作を説明するための図である。
【０１８２】
図２０Ａはビット線又はライトワード線に流れる電流に対して発生する磁場により、"Ｈ"又は"Ｌ"の状態が磁気抵抗素子に書き込まれる条件を示したグラフである。ここで、図２０Ａのグラフは、横軸は図９に示した自由軸方向の磁場を示し、縦軸は図９に示した困難軸方向の磁場を示す。そして、図２０Ａのグラフにおいて、点線と実線はいわゆるアステロイド曲線を構成している。
【０１８３】
図２０Ａのグラフ中の座標点(困難軸方向の磁場−２００エールステッド(Oe)、自由軸方向の磁場−３０エールステッド(Oe))、座標点(困難軸方向の磁場―１０エールステッド(Oe)、自由軸方向の磁場１２０エールステッド(Oe))、及び、(座標点(困難軸方向の磁場２００エールステッド(Oe)、自由軸方向の磁場−３０エールステッド(Oe))を通過する点線の右側のハッチング領域は、磁気抵抗素子に"Ｈ"状態を書き込む条件を満たす領域である。
【０１８４】
また、図２０Ａのグラフ中の座標点(困難軸方向の磁場−２００エールステッド(Oe)、自由軸方向の磁場−３０エールステッド(Oe))、座標点(困難軸方向の磁場０エールステッド(Oe)、自由軸方向の磁場−１５０エールステッド(Oe))、及び、(座標点(困難軸方向の磁場２００エールステッド(Oe)、自由軸方向の磁場−３０エールステッド(Oe))を通過する実線の左側のハッチング領域は、磁気抵抗素子に"Ｌ"状態を書き込む条件を満たす領域である。さらに、上記の実線と点線に挟まれた、ハッチングがかかっていない領域は、磁気抵抗素子が、書き込まれた"Ｈ"の状態又は"Ｌ"の状態を保持する条件となる領域である。
【０１８５】
図２０Ａのグラフによれば、上記の"Ｈ"状態の書込条件を示す実線と"Ｌ"状態の書込条件を示す点線は、いわゆる、アステロイド曲線を形成している。従って、磁気抵抗素子は、ライトワード線に流れる電流が大きい程、ビット線に流れる電流が小さくても、状態の書込が行われることがわかる。
【０１８６】
図２０Ｂは、"Ｈ"又は"Ｌ"の状態を、図１９Ａの記憶ノードを表すサブサーキット124の記憶ノード134に書き込むために、ビット線又はライトワード線に流す電流の条件を示すグラフである。ここで、図２０Ｂのグラフの横軸はビット線に流れる電流を示し、縦軸はライトワード線に流れる電流を示す。
【０１８７】
そして、図２０Ｂのグラフにおいて、点線は、記憶ノードを表すサブサーキット124に"Ｈ"の状態を書き込むために、ビット線とライトワード線に流す電流の境界条件を示す。すなわち、点線の右側の領域に属するビット線とライトワード線に流れる電流の組み合わせによれば、記憶ノード134に"Ｈ"の状態が書き込み可能である。
【０１８８】
一方、図２０Ｂのグラフにおいて、実線は、記憶ノードを表すサブサーキット124に"Ｌ"の状態を書き込むために、ビット線とライトワード線に流す電流の境界条件を示す。すなわち、実線の左側の領域に属するビット線とライトワード線に流れる電流の組み合わせによれば、記憶ノード134に"Ｌ"の状態が書き込み可能である。
【０１８９】
そうすると、図２０Ｂのグラフにおいて、実線と点線に挟まれた領域に属する、ビット線とライトワード線に流れる電流の組み合わせの場合には、記憶ノード134の状態は保持される。
【０１９０】
なお、図２０Ｂの点線は、図２０Ａに示すアステロイド曲線を構成する点線であって、自由軸方向の磁場及び困難軸方向の磁場が正の向きとなる領域にある点線に相当する、ビット線及びライトワーソ線に流す電流を示す。同様に、図２０Ｂの実線は、図２０Ａに示すアステロイド曲線を構成する実線であって、自由軸方向の磁場方向が負、かつ、困難軸方向の磁場が正の向きとなる領域にある実線に相当する、ビット線及びライトワード線に流す電流を示す。
【０１９１】
ここで、図１９Ａの記憶ノードを表すサブサーキット124が、図２０Ｂに示すような、記憶ノード134に書き込むためにビット線又はライトワード線に流す電流の条件を有するのは以下の理由による。
【０１９２】
まず、図１９Ａの記憶ノードを表すサブサーキット124において、抵抗ｎ−１(132b)、抵抗ｎ(132c)、及び、抵抗ｎ＋１(132a)からなる一組の抵抗によって、記憶ノード134に"Ｈ"又は"Ｌ"の状態を書き込む条件を複数個、設定可能である。
【０１９３】
そこで、図２０Ａのアステロイド曲線上に相当する、ビット線又はライトワード線に流れる電流の組み合わせを複数選択し、上記の組み合わせに相当する抵抗の組によって、記憶ノードを表すサブサーキットを構成したからである。
【０１９４】
実施例３の書込サブサーキット121によれば、記憶ノードを表すサブサーキット124に、任意の”Ｈ”又は”Ｌ”の状態の書き込み条件を、抵抗ｎ−１(132b)、抵抗ｎ(132c)、及び、抵抗ｎ＋１(132a)からなる一組の抵抗によって、設定可能であるため、実際の磁気抵抗素子を含む記憶部の書き込み動作と同様な動作を表すことができる。
【実施例４】
【０１９５】
実施例４は、実施例１の磁気抵抗素子の回路設計の支援方法に用いる、記憶部を表すサブサーキットを構成する書込サブサーキットに関するものである。そして、実施例４の書込サブサーキットは、ライトワード線に流れる電流とビット線に流れる電流から算出される中間パラメータに依存して、記憶状態の書込が行われる。従って、より複雑な条件を、実施例４の書込サブサーキットは表現することができる。以下、実施例４の書き込みサブサーキットを図２１Ａ、図２１Ｂ、及び、図２１Ｃを用いて説明する。
【０１９６】
図２１Ａ、図２１Ｂ、及び、図２１Ｃは、実施例４に関わる書き込みサブサーキットの構成、書き込みサブサーキットを構成する抵抗の属性、及び、書き込みサブサーキットの書き込み条件を表す図である。
【０１９７】
図２１Ａは、書き込みサブサーキットの構成を示す図である。そして、図２１Ａの書き込みサブサーキット140は、ライトワード線の抵抗141、ビット線の抵抗142、マッピングのためのサブサーキット143、記憶ノードを表すサブサーキット144から構成されている。
【０１９８】
ライトワード線の抵抗141は、ライトワード線に相当する一定抵抗を表す。ビット線の抵抗142は、ビット線に相当する一定抵抗を表す。
【０１９９】
マッピングのためのサブサーキット143は、ライトワード線に流れる電流に比例する電圧を発生する、電圧発生素子１(145)、３(147)と、ビット線に流れる電流に比例する電圧を発生する電圧発生素子２(146)から構成されている。
【０２００】
そして、接地電圧に電圧発生素子１(145)が接続され、電圧発生素子１(145)に電圧発生素子２(146)が接続され、電圧発生素子２(146)に電圧発生素子３(147)が接続されている。
【０２０１】
記憶ノードを表すサブサーキット144は、抵抗150、抵抗151、抵抗152、抵抗153、抵抗154、抵抗155、抵抗156、抵抗157、記憶ノード158、高電位電源(Ｖｄｄｍ)159、及び、低電位電源(Ｖｓｓｍ)160から構成されている。
【０２０２】
そして、抵抗150は高電位電源159と記憶ノード158とを接続している。抵抗151は記憶ノード158と低電位電源160を接続している。
【０２０３】
また、抵抗156は記憶ノード158と抵抗152及び抵抗153とに接続している。抵抗152及び抵抗153は抵抗156と高電位電源159とに接続している。
【０２０４】
さらに、抵抗157は記憶ノード158と抵抗154及び抵抗155とに接続している。抵抗154及び抵抗155は抵抗157と低電位電源160とに接続している。
【０２０５】
図２１Ｂは、上記の電圧発生素子１(145)乃至電圧発生素子３(148)、及び、抵抗150乃至抵抗157について、属性を示す表である。そして、上記の素子の属性は以下の通りである。
【０２０６】
電圧発生素子１(145)は、ライトワード線に流れる電流に比例する電圧、−Ｉｗ／ｂを発生する。
【０２０７】
電圧発生素子２(146)は、ビット線に流れる電流に比例する電圧、Ｉｂ／ａを発生する。
【０２０８】
電圧発生素子３(147)は、ライトワード線に流れる電流に比例する電圧、Ｉｗ／ｂを発生する。
【０２０９】
記憶ノードを表すサブサーキット144は、抵抗150、抵抗151、抵抗152、抵抗153、抵抗154、抵抗155、抵抗156、抵抗157、及び、記憶ノード158から構成されている。
【０２１０】
抵抗150は、記憶ノード158が"Ｈ"の状態であるときには、ある程度低抵抗である。また、抵抗151は、記憶ノード158が"Ｌ"の状態であるときには、ある程度低抵抗である。
【０２１１】
抵抗152は、電圧発生回路２(146)が発生する電圧と電圧発生回路３(147)が発生する電圧とを加算した電圧、すなわち、Ｖｓｉｇ１＝（Ｉｂ／ａ＋Ｉｗ／ｂ）が１Ｖ以上であるときに、導通する抵抗である。
【０２１２】
抵抗153は、電圧発生回路１(145)が発生する電圧と電圧発生回路２(146)が発生する電圧とを加算した電圧、すなわち、Ｖｓｉｇ２＝（Ｉｂ／ａ−Ｉｗ／ｂ）が１Ｖ以上であるときに、導通する抵抗である。
【０２１３】
抵抗154は、電圧発生回路１(145)が発生する電圧と電圧発生回路２(146)が発生する電圧とを加算した電圧、すなわち、Ｖｓｉｇ２＝(Ｉｂ／ａ−Ｉｗ／ｂ）が−１Ｖ以下であるときに、導通する抵抗である。
【０２１４】
抵抗155は、電圧発生回路２(146)が発生する電圧と電圧発生回路３(147)が発生する電圧とを加算した電圧、すなわち、Ｖｓｉｇ１＝（Ｉｂ／ａ＋Ｉｗ／ｂ）が−１Ｖ以下であるときに、導通する抵抗である。
【０２１５】
抵抗156は、ビット線の抵抗142に正方向に電流が流れると導通する抵抗である。また、抵抗157は、ビット線の抵抗142に負方向に電流が流れると導通する抵抗である。
【０２１６】
図２１Ｃは、記憶ノードを表すサブサーキット144の記憶ノード158に"Ｈ"状態又は"Ｌ"状態を書き込むための、ビット線及びライトワード線に流す電流の条件を示すグラフである。図２１Ｃのグラフにおいて、横軸はビット線(抵抗142)に流れる電流、縦軸はライトワード線(抵抗141)に流れる電流である。
【０２１７】
(ビット線に流れる電流０ｍＡ、ライトワード線に流れる電流−ｂｍＡ)、(ビット線に流れる電流ａｍＡ、ライトワード線に流れる電流０ｍＡ)、(ビット線に流れる電流０ｍＡ、ライトワード線に流れる電流ｂｍＡ)の座標点を通過する点線の左側の領域は、記憶ノード158に"Ｈ"状態の書込のための条件を満たす領域である。一方、(ビット線に流れる電流０ｍＡ、ライトワード線に流れる電流−ｂｍＡ)、(ビット線に流れる電流−ａｍＡ、ライトワード線に流れる電流０ｍＡ)、(ビット線に流れる電流０ｍＡ、ライトワード線に流れる電流ｂｍＡ)の座標点を通過する実線の左側の領域は、記憶ノード158に"Ｌ"状態の書込のための条件を満たす領域である。そして、上記の点線と実線に挟まれた領域は、記憶ノード158が、状態を保持する領域である。
【０２１８】
なお、上記の点線の左側の領域は、（Ｉｂ／ａ＋Ｉｗ／ｂ）が１Ｖ以上、又は、(Ｉｂ／ａ−Ｉｗ／ｂ）を１Ｖ以上の条件を満たす領域である。一方、上記の実線の右側の領域は、（Ｉｂ／ａ＋Ｉｗ／ｂ）が１Ｖ以下、又は、（Ｉｂ／ａ−Ｉｗ／ｂ）を１Ｖ以下の条件を満たす領域である。
【０２１９】
図２１Ａ、図２１Ｂ、及び、図２１Ｃによれば、実施例３の記憶ノードを表すサブサーキット144において、抵抗152は（Ｉｂ／ａ＋Ｉｗ／ｂ）が１Ｖ以上であるときに、導通する抵抗である。また、抵抗153は（Ｉｂ／ａ−Ｉｗ／ｂ）が１Ｖ以上であるときに、導通する抵抗である。さらに、抵抗154は(Ｉｂ／ａ−Ｉｗ／ｂ）が−１Ｖ以下であるときに、導通する抵抗である。また、抵抗155は（Ｉｂ／ａ＋Ｉｗ／ｂ）が−１Ｖ以下であるときに、導通する抵抗である。
【０２２０】
そうすると、図２１Ｃにおいて、点線と実線で構成される菱形の内側の領域は、記憶ノード158が状態を保持する領域であるように、実施例４の記憶ノードを表すサブサーキット144が構成される効果がある。また、点線の右側の領域は、記憶ノード158に"Ｈ"状態を書き込む条件を満たす領域であるように、実施例４の記憶ノードを表すサブサーキット144が構成される効果がある。さらに、実線の左側の領域は、記憶ノード158に"Ｌ"状態を書き込む条件を満たす領域であるように、実施例４の記憶ノードを表すサブサーキット144が構成される効果がある。従って、より複雑な条件を、実施例４の書込サブサーキットは表現することができる。
【０２２１】
ところで、実施例４において、ライトワード線に、正の電流が流れる場合と、負の電流が流れる場合があることを想定している。しかし、ライトワード線には、一方向にのみ電流が流れるように回路設計するのが通常である。
【０２２２】
そこで、一方向にのみしか電流が流れないことを想定した場合は、実施例４の記憶ノードを表すサブサーキット144において、抵抗153と抵抗155は不要となる。上記の一方向にのみ流れる電流を正の電流と定義すると、抵抗153と抵抗155がない場合でも、IB軸より上側においては、抵抗153と抵抗155がある場合と同様になるからである。
【０２２３】
そうすると、ライトワードラインに負の電流が流れないことが保証されている場合には、抵抗153と抵抗155を除いた、実施例４の記憶ノードを表すサブサーキット144を用いることができることはいうまでもない。その場合には、さらに、シミュレーション時間を短くすることが可能である。
【実施例５】
【０２２４】
実施例５は、実施例１の磁気抵抗素子の回路設計の支援方法に用いる、記憶部を表すサブサーキットを構成する書込サブサーキットに関するものである。そして、実施例５の書込サブサーキットは、ライトワード線に流れる電流とビット線に流れる電流から算出される中間パラメータに依存して、記憶状態の書込が行われる。なお、実施例５の中間パラメータと実施例４の中間パラメータは異なるものである。以下、実施例５の書き込みサブサーキットを図２２Ａ、図２２Ｂ、及び、図２２Ｃを用いて説明する。
【０２２５】
図２２Ａ、図２２Ｂ、及び、図２２Ｃは、実施例５に関わる書き込みサブサーキットの構成、書き込みサブサーキットを構成する抵抗の属性、及び、書き込みサブサーキットの書き込み条件を表す図である。
【０２２６】
図２２Ａは、書き込みサブサーキットの構成を示す図である。そして、図２２Ａの書き込みサブサーキット170は、ライトワード線の抵抗171、ビット線の抵抗172、マッピングのためのサブサーキット173、記憶ノードを表すサブサーキット174から構成されている。
【０２２７】
ライトワード線の抵抗171は、ライトワード線に相当する一定抵抗を表す。ビット線の抵抗172は、ビット線に相当する一定抵抗を表す。
【０２２８】
マッピングのためのサブサーキット170は、ライトワード線に流れる電流に比例して変化する抵抗Ａ175、Ｂ176と、ビット線に流れる電流に比例する電流を発生する電流源177から構成されている。
【０２２９】
そして、接地電圧に抵抗Ａ175が接続され、抵抗Ａ175に抵抗Ｂ176が接続され、抵抗Ｂ176に電流源177の一方の端が接続されている。また、電流源177の他方の端は接地電位に接続されている。
【０２３０】
記憶ノードを表すサブサーキット174は、抵抗180、抵抗181、抵抗182、抵抗183、抵抗184、抵抗185、抵抗186、抵抗187、記憶ノード188、高電位電源(Ｖｄｄｍ)189、及び、低電位電源(Ｖｓｓｍ)190から構成されている。
【０２３１】
そして、抵抗180は高電位電源189と記憶ノード188とを接続している。抵抗181は記憶ノード188と低電位電源190を接続している。
【０２３２】
また、抵抗186は記憶ノード188と抵抗182及び抵抗183とに接続している。抵抗182及び抵抗183は抵抗186と高電位電源189とに接続している。
【０２３３】
さらに、抵抗187は記憶ノード188と抵抗184及び抵抗185とに接続している。抵抗184及び抵抗185は抵抗187と低電位電源190とに接続している。
【０２３４】
図２２Ｂは、上記の抵抗Ａ175、抵抗Ｂ176、電流源177、及び、抵抗180乃至抵抗187について、属性を示す表である。そして、上記の素子の属性は以下の通りである。
【０２３５】
抵抗Ａ175は、ライトワード線に流れる電流に比例する抵抗(Ｉｗ−ｄ／ｃ)である。
【０２３６】
抵抗Ｂ176は、ライトワード線に流れる電流に比例する抵抗(Ｉｗ＋ｄ／ｃ)である。
【０２３７】
電流源177は、ビット線に流れる電流に比例する電流(Ib)を発生する電流源である。
【０２３８】
記憶ノードを表すサブサーキット174は、抵抗180、抵抗181、抵抗182、抵抗183、抵抗184、抵抗185、抵抗186、抵抗187、及び、記憶ノード188から構成されている。
【０２３９】
抵抗180は、記憶ノード188が"Ｈ"の状態であるときには、ある程度低抵抗である。また、抵抗181は、記憶ノード188が"Ｌ"の状態であるときには、ある程度低抵抗である。
【０２４０】
抵抗182は、抵抗Ｂの両端に発生する電圧、すなわち、Ｖｓｉｇ３＝Ｉｂ（Ｉｗ＋ｄ／ｃ）がｄＶ以上であるときに、導通する抵抗である。
【０２４１】
抵抗183は、抵抗Ａの両端に発生する電圧、すなわち、Ｖｓｉｇ４＝Ｉｂ（Ｉｗ−ｄ／ｃ）が−ｄＶ以下であるときに、導通する抵抗である。
【０２４２】
抵抗184は、抵抗Ｂの両端に発生する電圧、すなわち、Ｖｓｉｇ３＝Ｉｂ（Ｉｗ＋ｄ／ｃ）が−ｄＶ以下であるときに、導通する抵抗である。
【０２４３】
抵抗185は、抵抗Ａの両端に発生する電圧、すなわち、Ｖｓｉｇ４＝Ｉｂ（Ｉｗ−ｄ／ｃ）がｄＶ以上であるときに、導通する抵抗である。
【０２４４】
抵抗186は、ビット線の抵抗172に正方向に電流が流れると導通する抵抗である。また、抵抗187は、ビット線の抵抗172に負方向に電流が流れると導通する抵抗である。
【０２４５】
図２２Ｃは、記憶ノードを表すサブサーキット174の記憶ノード188に"Ｈ"状態又は"Ｌ"状態を書き込むための、ビット線及びライトワード線に流す電流の条件を示すグラフである。図２２Ｃのグラフにおいて、横軸はビット線(抵抗172)に流れる電流、縦軸はライトワード線(抵抗171)に流れる電流である。
【０２４６】
(ビット線に流れる電流ＣｍＡ、ライトワード線に流れる電流０ｍＡ)の座標点を通過する点線の右側の領域は、記憶ノード1８8に"Ｈ"状態の書込のための条件を満たす領域である。一方、(ビット線に流れる電流−ＣｍＡ、ライトワード線に流れる電流０ｍＡ)の座標点を通過する実線の右側の領域は、記憶ノード188に"Ｌ"状態の書込のための条件を満たす領域である。そして、上記の点線と実線に挟まれた領域は、記憶ノード188が状態を保持する領域である。
【０２４７】
なお、上記の点線の右側の領域は、Ｉｂ(Ｉｗ＋ｄ／ｃ）がｄＶ以上、又は、Ｉｂ（Ｉｗ−ｄ／ｃ）を−ｄＶ以下の条件を満たす領域である。一方、上記の実線の左側の領域は、Ｉｂ(Ｉｗ＋ｄ／ｃ）が−ｄＶ以下、又は、Ｉｂ（Ｉｗ−ｄ／ｃ）を−ｄＶ以上の条件を満たす領域である。
【０２４８】
図２２Ａ、図２２Ｂ、及び、図２２Ｃによれば、実施例３の記憶ノードを表すサブサーキット174において、抵抗182はＩｂ(Ｉｗ＋ｄ／ｃ）がｄＶ以上であるときに、導通する抵抗である。また、抵抗183はＩｂ(Ｉｗ−ｄ／ｃ）が−ｄＶ以下であるときに、導通する抵抗である。さらに、抵抗184はＩｂ(Ｉｗ＋ｄ／ｃ）が−ｄＶ以下であるときに、導通する抵抗である。また、抵抗185はＩｂ(Ｉｗ−ｄ／ｃ）がｄＶ以上であるときに、導通する抵抗である。
【０２４９】
そうすると、図２２Ｃにおいて、点線と実線で構成される放射線の内側の領域は、記憶ノード188が状態を保持する領域であるように、実施例５の記憶ノードを表すサブサーキット174が構成される効果がある。また、点線の右側の領域は、記憶ノード188に"Ｈ"状態を書き込む条件を満たす領域であるように、実施例５の記憶ノードを表すサブサーキット174が構成される効果がある。さらに、実線の左側の領域は、記憶ノード188に"Ｌ"状態を書き込む条件を満たす領域であるように、実施例５の記憶ノードを表すサブサーキット174が構成される効果がある。従って、より複雑な条件を、実施例５の書込サブサーキットは表現することができる。
【０２５０】
ところで、実施例５において、ライトワード線に、正の電流が流れる場合と、負の電流が流れる場合があることを想定している。しかし、ライトワード線には、一方向にのみ電流が流れるように回路設計するのが通常である。
【０２５１】
そこで、一方向にのみしか電流が流れないことを想定した場合は、実施例５の記憶ノードを表すサブサーキット174において、抵抗183、抵抗185、及び、抵抗175は不要となる。上記の一方向にのみ流れる電流を正の電流と定義すると、抵抗183、抵抗185、及び、抵抗175がない場合でも、IB軸より上側においては、抵抗183、抵抗185、及び、抵抗175がある場合と同様になるからである。
【０２５２】
そうすると、ライトワードラインに負の電流が流れないことが保証されている場合には、抵抗183と抵抗185を除いた、実施例５の記憶ノードを表すサブサーキット174を用いることができることはいうまでもない。その場合には、さらに、シミュレーション時間を短くすることが可能である。
【実施例６】
【０２５３】
実施例６は、実施例１の磁気抵抗素子の回路設計の支援方法に用いるサブサーキットであって、記憶部を表すサブサーキットを構成する読出サブサーキット及びその変形例に関するものである。そして、実施例６の読出サブサーキットは実施例１の読出サブサーキットに比較し、抵抗素子の数が少ない点に特徴がある。以下、実施例６の読出サブサーキット及びその変形例を図２３Ａ、図２３Ｂ、図２４Ａ、及び、図２４Ｂを用いて説明する。
【０２５４】
図２３Ａ、及び、図２３Ｂは実施例６に関わる読出サブサーキットの構成、及び、読出サブサーキットを構成する抵抗の属性を表す図である。
【０２５５】
図２３Ａは、読出サブサーキットの構成を示す図である。そして、図２３Ａの読出サブサーキット190は、抵抗191、抵抗192、及び、抵抗193から構成されている。
【０２５６】
抵抗191及び抵抗192は、一方の端はビット線端子(bl端子)に接続し、他方の端は抵抗193の一方の端に接続している。また、抵抗193の他方の端は読出線端子(gl端子)に接続されている。
【０２５７】
図２３Ｂは、読出サブサーキットを構成している抵抗の属性を示す表である。そして、上記の抵抗の属性は以下の通りである。
【０２５８】
抵抗192は、磁気抵抗素子の高抵抗状態の抵抗から低抵抗状態の抵抗を差し引いて得られる抵抗である。なお、抵抗192の抵抗値は、抵抗192と抵抗193の両端にかかる電圧に依存する。
【０２５９】
抵抗193は、磁気抵抗素子の低抵抗状態の抵抗と同様な抵抗である。なお、抵抗193の抵抗値は、抵抗192と抵抗193の両端にかかる電圧に依存する。
【０２６０】
抵抗191は、記憶ノードが"Ｌ"状態の時に、導通状態となる、例えば、抵抗値が１ｍΩとなる。
【０２６１】
図２３Ａと図２３Ｂによれば、実施例６の読出サブサーキットのビット線端子と読出線端子間の抵抗は、記憶ノードが"Ｈ"状態の時は、磁気抵抗素子の高抵抗状態の抵抗と同様である。一方、実施例６の読出サブサーキットのビット線端子と読出線端子間の抵抗は、記憶ノードが"Ｌ"状態の時は、磁気抵抗素子の低抵抗状態の抵抗と同様である。
【０２６２】
そうすると、アナログシミュレーションで使用する抵抗から構成された読出サブサーキットによって、実際の磁気抵抗素子が状態を保持しているのと同様な状態を、表すことができる効果がある。
【０２６３】
図２４Ａ、及び、図２４Ｂは実施例６に関わる読出サブサーキットの変形例の構成、及び、読出サブサーキットの変形例を構成する抵抗の属性を表す図である。
【０２６４】
図２４Ａは、読出サブサーキットの構成を示す図である。そして、図２４Ａの読出サブサーキット197は、抵抗194、抵抗195、及び、抵抗196から構成されている。
【０２６５】
抵抗194は、一方の端はビット線端子(bl端子)に接続され、他方の端は読出線端子(gl端子)に接続されている。抵抗195は、一方の端はビット線端子(bl端子)に接続し、他方の端は抵抗196の一方の端に接続している。また、抵抗196の他方の端は読出線端子(gl端子)に接続されている。 
【０２６６】
図２４Ｂは、読出サブサーキットを構成している抵抗の属性を示す表である。そして、上記の抵抗の属性は以下の通りである。
【０２６７】
抵抗194は、磁気抵抗素子の高抵抗状態の抵抗である。なお、抵抗194の両端にかかる電圧によって、抵抗194の抵抗値がかわることはいうまでもない。
【０２６８】
抵抗195は、磁気抵抗素子の高抵抗状態の抵抗をRＨ、磁気抵抗素子の低抵抗状態の抵抗をＲＬとした場合に、１／（１／ＲＬ−１／ＲＨ）で表される抵抗である。なお、抵抗195の両端にかかる電圧によって抵抗値がかわることはいうまでもない。
【０２６９】
抵抗196は、記憶ノードが"Ｌ"状態の時に、導通状態となる、例えば、抵抗値が１ｍΩとなる抵抗である。
【０２７０】
図２４Ａと図２４Ｂによれば、実施例６の読出サブサーキットの変形例のビット線端子と読出線端子間の抵抗は、記憶ノードが"Ｈ"状態の時は、磁気抵抗素子の高抵抗状態の抵抗と同様である。一方、実施例６の読出サブサーキットのビット線端子と読出線端子間の抵抗は、記憶ノードが"Ｌ"状態の時は、磁気抵抗素子の低抵抗状態の抵抗と同様である。
【０２７１】
そうすると、アナログシミュレーションで使用する抵抗から構成された読出サブサーキットによって、実際の磁気抵抗素子が状態を保持しているのと同様な状態を、表すことができる効果がある。
【実施例７】
【０２７２】
実施例７は実施例１の磁気抵抗素子の回路設計の支援方法に用いる、回路設計支援装置に関するものである。そして、図２５を用いて実施例７の回路設計支援装置を説明する。
【０２７３】
図２５は、実施例７の回路設計支援装置を示す図である。そして、実施例７の回路設計支援装置は磁気抵抗素子メモリ回路のシミュレーション部206、ネットリスト変更又は素子属性の変更部207、動作確認部208、及び、入出力部209から構成されている。
【０２７４】
磁気抵抗メモリ回路のシミュレーション部206は、ライブラリー200、記憶部を表すサブサーキット201、ネットリスト202、及び、初期設定電圧203からの入力データを、入出力部209から受け取り、図２のフローチャートに示す工程を行う部分である。
【０２７５】
動作確認部208は、期待電圧204からの入力データを、入出力部209から受け取り、図12のフローチャートに示す工程を行う部分である。そして、動作確認部208は、指定時刻における期待値と各ノード電圧を比較した結果、ノード電圧と期待電圧の比較が一致したかの判断結果、及び、変更されたネットリスト又は素子属性等が含まれる結果205について、入出力部209を介して出力する。
【０２７６】
ネットリストの変更又は素子属性の変更部は、ネットリスト202及びライブラリー200から、入出力部209を介して受け取ったデータの変更を行う部分である。
【０２７７】
図２５の回路設計支援装置によれば、実施例１の回路設計支援方法を容易に行える効果がある。
以下に本発明の特徴を付記する。
（付記１）
ビット線と、
磁気抵抗素子の記憶状態を出力する記憶ノードと、
前記記憶ノードと高電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第１の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第２の可変抵抗と、
前記記憶ノードと高電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第３の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第４の可変抵抗と、
を有することを特徴とする磁気抵抗素子のシミュレーション装置。
（付記２）
前記記憶ノードは、第１の値と第２の値を出力し、
前記第１の可変抵抗は、前記第１の値の際、第１の抵抗値に変化し、前記第２の値の際、第２の抵抗値に変化し、
前記第２の可変抵抗は、前記第１の値の際、第３の抵抗値に変化し、前記第２の値の際、第４の抵抗値に変化し、
前記第３の可変抵抗は、前記ビット線の第１の方向に流れる電流が、所定の電流値より大きい際、第５の抵抗値に変化し、所定の電流値より小さい際、第６の抵抗値に変化し、
前記第４の可変抵抗は、前記ビット線の第２の方向に流れる電流が、所定の電流値より大きい際、第７の抵抗値に変化し、所定の電流値より小さい際、第８の抵抗値に変化する
ことを特徴とする付記１記載の磁気抵抗素子のシミュレーション装置。
（付記３）
前記第１の抵抗値は、前記第２の抵抗値よりも大きく、
前記第３の抵抗値は、前記第４の抵抗値よりも小さく、
前記第５の抵抗値は、前記第６の抵抗値よりも小さく、
前記第７の抵抗値は、前記第８の抵抗値よりも小さいことを
特徴とする付記２記載の磁気抵抗素子のシミュレーション装置。
（付記４）
ビット線と、
磁気抵抗素子の記憶状態を出力する記憶ノードと、
前記記憶ノードと高電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第１の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、該記憶ノードの出力に応じて抵抗値の変化する第２の可変抵抗と、
前記記憶ノードと高電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第３の可変抵抗と、
前記記憶ノードと低電位電源とを接続し、前記ビット線の電流方向と電流値に応じて抵抗値の変化する第４の可変抵抗と、を夫々配置し、
前記ビット線に流す電流の方向と値を変化させることで、前記記憶ノードの出力する記憶状態を変化させる
ことを特徴とする磁気抵抗素子のシミュレーション方法。
（付記５）
磁気抵抗素子の記憶状態を出力する記憶ノードを含むサブサーキットを入力する工程と、
記憶装置を構成する回路部品間の接続関係を入力する工程と、
前記回路部品間における電圧条件を入力する工程と、
前記電圧条件における前記回路部品間の電圧変化を取得する工程と、
を備えることを特徴とする回路設計支援方法。
（付記６）
磁気抵抗素子を含む記憶部を用いた記憶装置の回路設計を、アナログシミュレータを用いて支援する回路設計支援方法であって、
サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、上記記憶部の記憶状態に対応する電圧を保持する記憶ノードとなっている、前記サブサーキットをアナログシミュレータに入力する第１工程と、
前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストをアナログシミュレータに入力する第２工程と、
アナログシミュレーションを行ない、前記記憶装置を構成する回路部品間の接続ノードの電圧の時間変化を求める第３工程と、
を備えることを特徴とする回路設計支援方法。
（付記７）
時刻及びその時刻における前記記憶装置を構成する回路部品間の接続ノードの電圧の期待値を入力する第４工程と、
前記時刻における、前記アナログシミュレータで求めた、前記記憶装置を構成する回路部品間の接続ノードの電圧と、前記記憶装置を構成する回路部品間の接続ノードの電圧の期待値を比較し、比較結果を出力する第５工程と、
前記比較結果から前記記憶装置の動作が所定のものであるか否かを判断する工程と、
を備えることを特徴とする付記６に記載した回路設計支援方法。
（付記８）
前記記憶装置の動作が所定のものでなかった場合には、前記ネットリストの変更又は回路部品属性の変更を支援する第６工程をさらに備えることを特徴とする付記６に記載した回路設計支援方法。
（付記９）
前記サブサーキットは、
第１の抵抗と、
前記記憶ノードと高電位電源を接続し、前記記憶ノードの電位が所定の電位以上であるときは第１の抵抗値を示し、前記記憶ノードの電位が所定の電位以下であるときは第２の抵抗値以上の抵抗値を示す第２の抵抗と、
前記記憶ノードと低電位電源を接続し、前記記憶ノードの電位が所定の電位以上であるときは第２の抵抗値以上の抵抗値を示し、前記記憶ノードの電位が所定の電位以下であるときは第１の抵抗値を示す第３の抵抗と、
前記記憶ノードと前記高電位電源を接続し、前記第１の抵抗に流れる電流が、第１の方向であって、第１の電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第１の方向であって、第１の電流値以下であるときには第２の抵抗値以上の抵抗値を示す第４の抵抗と、
前記記憶ノードと前記低電位電源を接続し、前記第１の抵抗に流れる電流が、第２の方向であって、第１の電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第２の方向であって、第１の電流値以下であるときには第２の抵抗値以上の抵抗値を示す第５の抵抗と、
を備えることを特徴とする付記６から付記８の内の一の付記に記載した回路設計支援方法。
（付記１０）
前記サブサーキットは、さらに、
第６の抵抗と、
前記高電位電源と接続し、前記第１の抵抗に流れる電流が、第１の方向であって、第２の電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第１の方向であって、第２の電流値以下であるときには第２の抵抗値以上の抵抗値を示す第７の抵抗と、
前記低電位電源と接続し、前記第１の抵抗に流れる電流が、第２の方向であって、第２の電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第２の方向であって、第２の電流値以下であるときには第２の抵抗値以上の抵抗値を示す第８の抵抗と、
前記第７の抵抗及び前記第８の抵抗と前記記憶ノードを接続し、前記第６の抵抗に流れる電流が、第３の電流値以上であるときには、第３の抵抗値を示し、前記第６の抵抗に流れる電流が、第３の電流値以下であるときには、第２の抵抗値以上の抵抗値を示す第９の抵抗と、
を備えることを特徴とする付記９に記載した回路設計支援方法。
（付記１１）
前記サブサーキットは、さらに、
前記高電位電源と接続し、前記第１の抵抗に流れる電流が、第１の方向であって、予め決められた電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第１の方向であって、前記予め決められた電流値以下であるときには第２の抵抗値以上の抵抗値を示す、複数の前記予め決められた電流値に対応する複数の高電位接続抵抗と、
前記低電位電源と接続し、前記第１の抵抗に流れる電流が、第２の方向であって、前記予め決められた電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第２の方向であって、前記予め決められた電流値以下であるときには第２の抵抗値以上の抵抗値を示す、複数の前記予め決められた電流値に対応する複数の低電位接続抵抗と、
同一の前記予め決められた電流値に対応する前記高電位接続抵抗及び前記低電位接続抵抗各々と前記記憶ノードを接続し、前記第６の抵抗に流れる電流が、前記予め決められた電流値に対応して決められた電流値以上であるときには、第３の抵抗値を示し、前記第６の抵抗に流れる電流が、前記予め決められた電流値に対応して決められた電流値以下であるときには、第２の抵抗値以上の抵抗値を示す、複数の前記予め決められた電流値に対応して決められた、複数の電流値に対応する複数の記憶ノード接続抵抗と、
を備えることを特徴とする付記１０に記載した回路設計支援方法。
（付記１２）
前記第３工程において、
前記第１の方向を正の方向とし、前記第２の方向を負の方向としてアナログシミュレーションを行ない、さらに、前記第１の方向を負の方向とし、前記第２の方向を正の方向としてアナログシミュレーションを行うことを特徴とする付記９又は付記１０又は付記１１に記載した回路設計支援方法。
（付記１３）
前記サブサーキットは、
第１の抵抗と、
前記記憶ノードと高電位電源を接続し、前記記憶ノードの電位が所定の電位以上であるときは第１の抵抗値を示し、前記記憶ノードの電位が所定の電位以下であるときは第２の抵抗値以上の抵抗値を示す第２の抵抗と、
前記記憶ノードと低電位電源を接続し、前記記憶ノードの電位が所定の電位以上であるときは第２の抵抗値以上の抵抗値を示し、前記記憶ノードの電位が所定の電位以下であるときは第１の抵抗値を示す第３の抵抗と、
第６の抵抗と、
前記高電位電源と接続し、前記第１の抵抗に流れる電流が、第１の方向であって、第２の電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第１の方向であって、第２の電流値以下であるときには第２の抵抗値以上の抵抗値を示す第７の抵抗と、
前記低電位電源と接続し、前記第１の抵抗に流れる電流が、第２の方向であって、第２の電流値以上であるときには第３の抵抗値を示し、前記第１の抵抗に流れる電流が、第２の方向であって、第２の電流値以下であるときには第２の抵抗値以上の抵抗値を示す第８の抵抗と、
前記第７の抵抗及び前記第８の抵抗と前記記憶ノードを接続し、前記第６の抵抗に流れる電流が、第３の電流値以上であるときには、第３の抵抗値を示し、前記第６の抵抗に流れる電流が、第３の電流値以下であるときには、第２の抵抗値以上の抵抗値を示す第９の抵抗と、
を備えることを特徴とする付記６から付記８の内の一の請求項に記載した回路設計支援方法。
（付記１４）
前記サブサーキットは、
第１０の抵抗と、
第１１の抵抗と、
前記第１０の抵抗に流れる電流に比例した、第１の電圧を発生する第１の電圧発生源と、
前記第１０の抵抗に流れる電流に比例した、第２の電圧を発生する第２の電圧発生源と、
前記第１１の抵抗に流れる電流に比例した、第３の電圧を発生する第３の電圧発生源と、
前記第１の電圧と前記第３の電圧を加算した電圧が、正の第１の電圧値以上であるときには、第３の抵抗値を示し、前記第１の電圧と前記第３の電圧を加算した電圧が、正の第１の電圧値以下であるときには、第２の抵抗値以上の抵抗値を示す第１２の抵抗と、
前記第２の電圧と前記第３の電圧を加算した電圧が、負の第１の電圧値以上であるときには、第２の抵抗値以上の抵抗値を示し、前記第２の電圧と前記第３の電圧を加算した電圧が、負の第１の電圧値以下であるときには、第３の抵抗値を示す第１４の抵抗と、
前記抵抗１０に流れる電流が、第１の方向の電流であるときには、第３の抵抗値を示し、第２の方向の電流であるときには、第２の抵抗値以上の抵抗値を示す第１６の抵抗と、
前記抵抗１０に流れる電流が、第１の方向の電流であるときには、第２の抵抗値以上の抵抗値を示し、第２の方向の電流であるときには、第３の抵抗値を示す第１７の抵抗と、
を備えることを特徴とする付記６から付記８の内の一の付記に記載した回路設計支援方法。
（付記１５）
付記１３に記載したサブサーキットは、
前記第２の電圧と前記第３の電圧を加算した電圧が、正の第１の電圧値以上であるときには、第３の抵抗値を示し、前記第２の電圧と前記第３の電圧を加算した電圧が、正の第１の電圧値以下であるときには、第２の抵抗値以上の抵抗値を示す第１３の抵抗と、
前記第１の電圧と前記第３の電圧を加算した電圧が、負の第１の電圧値以上であるときには、第２の抵抗値以上の抵抗値を示し、前記第１の電圧と前記第３の電圧を加算した電圧が、負の第１の電圧値以下であるときには、第３の抵抗値を示す第１５の抵抗と、を、さらに、
備えることを特徴とする付記６又は付記８に記載した回路設計支援方法。
（付記１６）
前記サブサーキットは、
第１８の抵抗と、
第１９の抵抗と、
前記第１９の抵抗に流れる電流に比例した電流Ｉｂを発生させる、電流源と、
前記電流源と一方の端が接続し、前記第１８の抵抗に流れる電流Ｉｗに比例した第４の抵抗値（Ｉｗ＋ｄ／ｃ）を有する、第２０の抵抗と、
前記第２０の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ＋ｄ／ｃ））が、正の第２の電圧値（ｄ）以上であるときには、第３の抵抗値を示し、前記第２０の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ＋ｄ／ｃ））が、正の第２の電圧値以下であるときには、第２の抵抗値以上の抵抗値を示す第２２の抵抗と、
前記第２０の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ＋ｄ／ｃ））が、負の第２の電圧値（−ｄ）以下であるときには、第３の抵抗値を示し、前記第２０の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ＋ｄ／ｃ））が、負の第２の電圧値以上であるときには、第２の抵抗値以上の抵抗値を示す第２４の抵抗と、
前記第１９の抵抗に流れる電流が、第１の方向の電流であるときには、第３の抵抗値を示し、第２の方向の電流であるときには、第２の抵抗値以上の抵抗値を示す第２６の抵抗と、
前記第１９の抵抗に流れる電流が、第１の方向の電流であるときには、第２の抵抗値以上の抵抗値を示し、第２の方向の電流であるときには、第３の抵抗値を示す第２７の抵抗と、
を備えることを特徴とする付記６から付記８の内の一の付記に記載した回路設計支援方法。
（付記１７）
付記１６に記載したサブサーキットは、
前記第２０の抵抗の他方の端と一方の端が接続し、他方の端が低電位電源に接続し、かつ、前記第１８の抵抗に流れる電流Ｉｗに比例した第５の抵抗値（Ｉｗ−ｄ／ｃ）を有する、第２１の抵抗と、
前記第２１の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ−ｄ／ｃ））が、負の第２の電圧値（−ｄ）以下であるときには、第３の抵抗値を示し、前記第２１の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ−ｄ／ｃ））が、負の第２の電圧値（−ｄ）以上であるときには、第２の抵抗値以上の抵抗値を示す第２３の抵抗と、
前記第２１の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ−ｄ／ｃ））が、正の第１の電圧値（ｄ）以上であるときには、第３の抵抗値を示し、前記第２１の抵抗の両端に発生する電圧（Ｉｂ（Ｉｗ−ｄ／ｃ））が、正の第１の電圧値（ｄ）以下であるときには、第２の抵抗値以上の抵抗値を示す第２５の抵抗と、を、さらに、
備えることを特徴とする付記６から付記８の内の一の付記に記載した回路設計支援方法。
（付記１８）
前記記憶ノードに容量素子を接続したことを特徴とする付記９から付記１７の内の一の付記に記載した回路設計支援方法。
（付記１９）
前記第３の抵抗値よりも、前記第１の抵抗値が高く、
前記第１の抵抗値よりも、前記第２の抵抗値が高いことを特徴とする付記６から付記１８の内の一の付記に記載した回路設計支援方法。
（付記２０）
前記サブサーキットは、
一方の端がビット線に接続し、磁気抵抗素子の高抵抗状態と同様な抵抗値を示す第２８の抵抗と、
一方の端がビット線及び第２８の抵抗の一方の端に接続し、磁気抵抗素子の低抵抗状態と同様な抵抗値を示す第２９の抵抗と、
一方の端が第２８の抵抗の他方の端に接続し、他方の端が読出線に接続し、前記記憶ノードの電位が所定の電位以上であるときは第４の抵抗値を示し、前記記憶ノードの電位が所定の電位以下であるときは第２の抵抗値を示す第３０の抵抗と、
一方の端が第２９の抵抗の他方の端に接続し、他方の端が読出線に接続し、前記記憶ノードの電位が所定の電位以上であるときは第２の抵抗値を示し、前記記憶ノードの電位が所定の電位以下であるときは第４の抵抗値を示す第３１の抵抗と、
を備えることを特徴とする付記６から付記８の内の一の付記に記載した回路設計支援方法。
（付記２１）
前記サブサーキットは、
一方の端がビット線に接続し、磁気抵抗素子の高抵抗状態の抵抗値から磁気抵抗素子の低抵抗状態の抵抗値を差し引いた抵抗値と同様な抵抗値を示す第３２の抵抗と、
一方の端がビット線及び第３２の抵抗の一方の端に接続し、前記記憶ノードの電位が所定の電位以上であるときは第２の抵抗値を示し、前記記憶ノードの電位が所定の電位以下であるときは第４の抵抗値を示す第３３の抵抗と、
一方の端が第３２の抵抗及び第３３の抵抗の他方の端に接続し、他方の端が読出線に接続し、磁気抵抗素子の低抵抗状態と同様な抵抗値を示す第３４の抵抗と、
を備えることを特徴とする付記６から付記８の内の一の請求項に記載した回路設計支援方法。
（付記２２）
前記サブサーキットは、
一方の端がビット線に接続し、他方の端が読出線に接続し、磁気抵抗素子の高抵抗状態の抵抗値を示す第３５の抵抗と、
一方の端がビット線及び前記第３５の抵抗と接続し、磁気抵抗素子の高抵抗状態の抵抗値をＲＨ、磁気抵抗素子の低抵抗状態の抵抗値をＲＬとした場合に、１／（１／ＲＬ−１／ＲＨ）で表される抵抗値を示す第３６の抵抗と、
一方の端がビット線及び前記第３５の抵抗と接続し、他方の端が読出線及び前記第３６の抵抗と接続し、前記記憶ノードの電位が所定の電位以下であるときは第４の抵抗値を示す第３７の抵抗と、を備えることを特徴とする付記６から付記８の内の一の請求項に記載した回路設計支援方法。
（付記２３）
前記磁気抵抗素子の高抵抗状態の抵抗値及び前記磁気抵抗素子の低抵抗状態の抵抗値は、実際の磁気抵抗素子の抵抗値を実測値に基づいて決定したことを特徴とする付記２０から付記２２の内の一の付記に記載した回路設計支援方法。
（付記２４）
前記第４の抵抗値は前記磁気抵抗素子の低抵抗状態の抵抗値よりも低いことを特徴とする付記２０から付記２３の内の一の付記に記載した回路設計支援方法。
（付記２５）
磁気抵抗素子を含む記憶部を用いた記憶装置の回路設計を支援する回路設計支援する回路設計支援装置であって、
サブサーキットを構成する回路部品を接続する接続ノードの内の一つが、上記記憶部の記憶状態に対応する電圧を保持する記憶ノードとなっている、前記サブサーキットのデータ、前記記憶装置を構成する回路部品間の接続関係が記載されているネットリストのデータ、及び、期待値のデータを受け取る入出力部と、
前記サブサーキットのデータ及び前記ネットリストのデータを使用してアナログシミュレーションを行ない、前記記憶装置を構成する回路部品間の接続ノードの電圧の時間変化を求める、シミュレーション部と、
前記期待値のデータから得られた期待値と前記接続ノードの電圧を比較し、比較結果を出力する動作確認部と、
前記比較結果に基づいて、ネットリスト変更又は素子属性の変更を行う変更部と、
を備えることを特徴とする回路設計支援装置。
【産業上の利用可能性】
【０２７８】
本発明によれば、磁気抵抗素子を含む記憶部を用いた記憶装置のアナログシミュレーションを連続して行えるため、上記の記憶部を含む、メモリ回路のシミュレーションを容易に行える磁気抵抗素子のシミュレーション装置、磁気抵抗素子のシミュレーション方法、及び回路設計支援方法を提供することができる。
【図面の簡単な説明】
【０２７９】
【図１】図１は、磁気抵抗素子メモリ回路の設計を支援する方法を示すフローチャートである。
【図２】図２は、磁気抵抗素子メモリ回路のシミュレーション工程１をさらに詳細に示すフローチャートである。
【図３】図３は、部品、すなわち、素子と、その素子の属性を示す表を示す。
【図４】図４は、ネットリスト７が表す回路の例を示す回路図である。
【図５】図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、及び、図５Ｅは、磁気抵抗素子を用いた記憶部と記憶部を表すサブサーキットを示す図である。
【図６】図６は、図５Ｃの書込サブサーキット55を表した図である。
【図７】図７A、図７Ｂ、及び、図７Ｃは書込サブサーキット55の動作及び記憶ノードを表すサブサーキット59の動作を説明するための図である。
【図８】図８Ａ、図８Ｂ、及び、図８Ｃは、読出サブサーキット56と、読出サブサーキット56を構成する抵抗の属性を示す図である。
【図９】図９Ａ、図９Ｂ、図９Ｃ、及び、図９Ｄは、図８Ｃのグラフに示す、自分自身の両端にかかる電圧によって抵抗値が変化する抵抗を導き出すもととなった、ＭＴＪを示す図である。
【図１０】図10は、アナログシミュレータに入力する初期設定値の例を示す図である。
【図１１】図11は、アナログシミュレータによって作成される時間依存テーブルを示す図である。
【図１２】図１２は図1に示した動作検証の支援工程３の詳細について示すフローチャートである。
【図１３】図１３は、期待値テーブルを示す図である。
【図１４】図１４は、期待値とシミュレーションを行って得たノードの電圧との比較テーブルを示す図である。
【図１５】図１５は、回路変更又は素子属性の変更の支援工程の詳細を示すフローチャートである。
【図１６】図１６Ａ及び図１６Ｂは実施例２の書込サブサーキット105を示した図である。
【図１７】図１７Ａ、図１７Ｂ、及び、図１７Ｃは書込サブサーキット105の動作及び記憶ノードを表すサブサーキット108の動作を説明するための図である。
【図１８】図１８Ａ、図１８Ｂ、及び、図１８Ｃは、実施例２の変形例に係わる書込サブサーキット119及び記憶ノードを表すサブサーキット120の"Ｌ"の状態を書き込む領域と"Ｈ"の状態を書き込む領域を示した図である。
【図１９】図１９Ａ及び図１９Ｂは実施例３の書込サブサーキット及び書込サブサーキットを構成する抵抗の属性を示した図である。
【図２０】図２０Ａ、及び、図２０Ｂは書込サブサーキット121の動作及び記憶ノードを表すサブサーキット124の動作を説明するための図である。
【図２１】図２１Ａ、図２１Ｂ、及び、図２１Ｃは、実施例４に関わる書き込みサブサーキットの構成、書き込みサブサーキットを構成する抵抗の属性、及び、書き込みサブサーキットの書き込み条件を表す図である。
【図２２】図２２Ａ、図２２Ｂ、及び、図２２Ｃは、実施例５に関わる書き込みサブサーキットの構成、書き込みサブサーキットを構成する抵抗の属性、及び、書き込みサブサーキットの書き込み条件を表す図である。
【図２３】図２３Ａ、及び、図２３Ｂは実施例６に関わる読出サブサーキットの構成、及び、読出サブサーキットを構成する抵抗の属性を表す図である。
【図２４】図２４Ａ、及び、図２４Ｂは実施例６に関わる読出サブサーキットの変形例の構成、及び、読出サブサーキットの変形例を構成する抵抗の属性を表す図である。
【図２５】図２５は、実施例７の回路設計支援装置を示す図である。
【符号の説明】
【０２８０】
１  磁気抵抗素子メモリ回路のシミュレーション工程
２  動作検証の支援工程
３  ネットリスト変更又は素子属性の変更の支援工程
４  ライブラリー
５  記憶部を表すサブサーキット
６  ネットリスト
７  初期設定電圧
８  期待電圧
10  部品属性の読み込み工程
11ネットリスト７の読み込み工程
12  記憶部を表すサブサーキット６の読み込み工程
13  初期設定電圧８を読み込む工程
14  ノードの電圧の時間解析シミュレーション
15  ノードの電圧の時間依存テーブルの作成工程
16  素子
17  属性
20  ＭＮ１
21  ＭＮ２
22  ＭＮ３
23  ＭＮ４
24  ＭＮ５
25  ＭＮ７
26  ＭＮ10
27  ＭＮ11
28  ＭＮ12
29  ＭＮ13
30  ＭＰ６
31  ＭＰ８
32  ＭＰ９
33  サブサーキットＡ
34  サブサーキットＢ
35  サブサーキットＣ
36  サブサーキットＤ
37a  ＶＲＥＦ線
37b  ＶＳＳ線
37c  ＶＣＣ線
38  ＳＥＬ１
39  ＳＥＬ２
40  ＳＥＬ３
41  ＷＷＬ１
42  ＷＷＬ２
43  ＲＷＬ１
44  ＲＷＬ２
45  ノード１
46  ノード２
47  ノード３
48  ノード４
50  記憶部
51a  ビット線端子１(ｂｌ１)
51b  ビット線
51c  ビット線端子２(ｂｌ２)
52a  ライトワード線端子１（ＷＷＬ１端子）
52b  ライトワード線
52c  ライトワード線端子２（ＷＷＬ端子２）
53a  ビット線端子３(ｂｌ３)
53b  磁気抵抗素子
53c  読出線端子（ｇｌ端子）
54  記憶部を表すサブサーキット
55  書込サブサーキット
56  読出サブサーキット
57  ビット線51bを表す抵抗
58  ライトワード線52bを表す抵抗
59  記憶ノードを表すサブサーキット
60、61、62、63  抵抗
64  高電位電源(Ｖｄｄｍ)
65  低電位電源(Ｖｓｓｍ)
66  記憶ノード
67  変形例となるサブサーキット
68  容量
69、70  抵抗
71  抵抗が低い状態の磁気抵抗素子53bを表す抵抗
72  抵抗が高い状態の磁気抵抗素子53bを表す抵抗
73a  ＭＴＪ
73b  ビット線
73c  ライトワード線
73d  困難軸
73e  自由軸
74a、74b  実線
75  ノード
76  初期値
80  ノード名の欄
81  初期値の欄
82  時刻の欄
83  各ノードの電圧を記載する欄
85  ノードの電圧の時間依存テーブルを読み込む工程
86  期待値の読み込みの工程
87  ノードの電圧と期待値を比較する工程
88  ノード電圧と期待電圧が一致していたかを判断する工程
90  ノードの欄
91  期待値の欄
92  時刻の欄
95  ノードの欄
96  期待値の欄
97  シミュレーション値の欄
98  時刻の欄
99  比較結果の欄
100  素子属性の変更が必要かを判断する工程
101  素子属性の変更の支援工程
102  ネットリストの変更が必要かを判断する工程
103  ネットリストの変更の支援工程
105  書込サブサーキット
106  ビット線を表す抵抗
107  ライトワード線を表す抵抗
108  記憶ノードを表すサブサーキット
109、110、111、112、113、114、115  抵抗
116  記憶ノード
117  高電位電源(Ｖｄｄｍ)
118  低電位電源(Ｖｓｓｍ)
121  書込サブサーキット
122  ビット線を表す抵抗
123  ライトワード線を表す抵抗
124  記憶ノードを表すサブサーキット
125  抵抗１
126  抵抗２
127  抵抗３
128  抵抗４
129  抵抗５
130  抵抗６
131  抵抗７
132a  抵抗ｎ−１
132b  抵抗ｎ
132c  抵抗ｎ＋１
134  記憶ノード
135  高電位電源(Ｖｄｄｍ)
136  低電位電源(Ｖｓｓｍ)
140  書き込みサブサーキット
141  ライトワード線の抵抗
142  ビット線の抵抗
143  マッピングのためのサブサーキット
144  記憶ノードを表すサブサーキット
145  ライトワード線に流れる電流に比例する電圧を発生する、電圧発生素子１
146  ビット線に流れる電流に比例する電圧を発生する電圧発生素子２
147  ビット線に流れる電流に比例する電圧を発生する電圧発生素子３
150、151、152、153、154、155、156、157  抵抗
158  記憶ノード
159  高電位電源(Ｖｄｄｍ)
160  低電位電源(Ｖｓｓｍ)
170  書き込みサブサーキット
171  ライトワード線の抵抗
172  ビット線の抵抗
173  マッピングのためのサブサーキット
174  記憶ノードを表すサブサーキット
175  抵抗Ａ
176  抵抗Ｂ
177  ビット線に流れる電流に比例する電流を発生する電流源
180、181、182、183、184、185、186、187  抵抗
188  記憶ノード
189  高電位電源(Ｖｄｄｍ)
190  低電位電源(Ｖｓｓｍ)
191、192、193  抵抗
200  ライブラリー
201  記憶部を表すサブサーキット
202  ネットリスト
203  初期設定電圧
204  期待電圧
205  結果
206  シミュレーション部
207  ネットリスト変更又は素子属性の変更部
208  動作確認部
209  入出力部
【図１】
2007272749.tif 000003
【図２】
2007272749.tif 000004
【図３】
2007272749.tif 000005
【図４】
2007272749.tif 000006
【図５】
2007272749.tif 000007
【図６】
2007272749.tif 000008
【図７】
2007272749.tif 000009
【図８】
2007272749.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2007272749.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2007272749.tif 000020
【図１９】
2007272749.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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