(57)【要約】【課題】半導体集積回路に内蔵されたチャージポンプ型の昇圧電源回路の電力損失を減らし、高効率化し、電源供給能力の改善また立ち上げ時間の短縮を可能とする。【解決手段】直列接続された複数段の転送ゲートＴＧ１〜ＴＧ７の段間ノードに複数のキャパシタＣ１〜Ｃ６の一端がそれぞれ接続され、クロックバッファから複数段のキャパシタの各他端に二相のクロック信号φ１，φ２が供給され、クロック信号によりキャパシタを充電した後に昇圧電圧を転送ゲートにより次段に転送する動作を繰り返すことにより、入力電圧を昇圧して昇圧電圧を出力するチャージポンプ型の昇圧電源回路において、昇圧電源回路は、キャパシタ群および転送ゲート群がそれぞれ２分割されてクロックバッファ領域２０を挟んでその両側に配設されたパターンレイアウトを有し、２分割されたキャパシタ群の配置領域２１１，２１２には互いに異なる位相のクロック信号が供給される。【選択図】      図２
2007149964.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数段の転送ゲートと、前記複数段の転送ゲートの段間ノードにそれぞれの一端が接続された複数段のキャパシタと、前記複数段のキャパシタの各他端に二相のクロック信号を供給するクロックバッファとを備え、前記クロック信号により前記キャパシタを充電した後に昇圧電圧を前記複数段の転送ゲートにより次段に転送する動作を繰り返すことにより、入力電圧を昇圧して昇圧電圧を出力するチャージポンプ型の昇圧電源回路を内蔵した半導体集積回路において、
前記昇圧電源回路は、前記複数段のキャパシタおよび複数段の転送ゲートがそれぞれ分割されて前記クロックバッファの配置領域を挟んでその両側に配設されたパターンレイアウトを有し、
２分割された前記複数段のキャパシタには互いに異なる位相のクロック信号が供給されることを特徴とする半導体集積回路。
【請求項２】
直列接続された複数段の転送ゲートと、前記複数段の転送ゲートの段間ノードにそれぞれの一端が接続された複数段のキャパシタと、前記複数段のキャパシタのうちの奇数段の第１のキャパシタ群の各他端に第１相のクロック信号を供給するとともに偶数段の第２のキャパシタ群の各他端に第２相のクロック信号を供給するクロックバッファとを備え、前記クロック信号により前記キャパシタを充電した後に昇圧電圧を前記複数段の転送ゲートにより次段に転送する動作を繰り返すことにより、初段の転送ゲートの入力電圧を昇圧して昇圧電圧を出力するチャージポンプ型の昇圧電源回路を内蔵した半導体集積回路において、
前記複数段の転送ゲートおよび前記複数段のキャパシタは、前記第１のキャパシタ群および前記複数段の転送ゲートのうちの奇数段の第１の転送ゲートと、前記第２のキャパシタ群および前記複数段の転送ゲートのうちの偶数段の第２の転送ゲートとに２分割されて前記クロックバッファの配置領域を挟んでその両側に配設されており、
前記クロックバッファの配置領域の両側のうちの一方側の第１の領域には、前記第１のキャパシタ群が一列に配置された領域と前記第１の転送ゲート群が配置された領域とが互いに並行状態で接近して配置されており、かつ前記クロックバッファの一対の出力端のうちの第１の出力端と前記第１のキャパシタ群の各一端とをそれぞれ接続する複数の配線、および、前記第１のキャパシタ群の各他端と第１の転送ゲート群の各一端とを接続する複数の配線が配置されており、
前記クロックバッファの配置領域の両側のうちの他方側の第２の領域には、前記第２のキャパシタ群が一列に配置された領域と前記第２の転送ゲート群が配置された領域とが互いに並行状態で接近して配置されており、かつ前記クロックバッファの一対の出力端のうちの第２の出力端と前記第２のキャパシタ群の各一端とをそれぞれ接続する複数の配線、および、前記第２のキャパシタ群の各他端と第２の転送ゲート群の各一端とを接続する複数の配線が配置されており、
さらに、前記第１の転送ゲート群および第２の転送ゲート群の全体の転送ゲートを直列接続する複数本の配線が配置されている
ことを特徴とする半導体集積回路。
【請求項３】
前記クロックバッファとキャパシタの一端側とを接続する配線に対して、前記キャパシタの他端側と転送ゲートとを接続する配線は直交方向に形成されていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第１の領域において、前記第１のキャパシタ群の各キャパシタは奇数番号が大きくする順に前記クロックバッファから遠去かり、前記第１の転送ゲート群の各転送ゲートは奇数番号が大きくなる順に前記クロックバッファから遠去かるように配置されており、
前記第２の領域において、前記第２のキャパシタ群の各キャパシタは偶数番号が大きくなる順に前記クロックバッファに近付き、前記第２の転送ゲート群の各転送ゲートは偶数番号が大きくなる順に前記クロックバッファに近付くように配置されている
ことを特徴とする請求項２または３記載の半導体集積回路。
【請求項５】
前記チャージポンプ型の昇圧電源回路はフラッシュメモリに内蔵されており、前記昇圧電源回路より書込み電圧および／または消去電圧が生成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にチャージポンプ型の昇圧電源回路を有する回路レイアウトに関する。
【背景技術】
【０００２】
一括消去・書込み可能なフラッシュ(Flash)メモリは、消去／書き替え時に高電圧を必要とするので、電圧昇圧および降圧回路（例えば負電圧生成回路）を内蔵している。チャージポンプ方式の電圧昇圧回路は、複数の転送ゲート、複数のキャパシタ、および二相のクロック信号を生成するクロックバッファを有する。二相のクロック信号により複数のキャパシタが充電され、充電が行われたキャパシタの充電電荷が、転送ゲートを介して順次後段に転送されることにより、昇圧電圧が生成される。例えば６段昇圧を行なう電圧昇圧回路は、例えば2.7V〜3.6Vの電源電圧を12V程度まで昇圧する。
【０００３】
フラッシュメモリの記憶容量が増加すれば、それに伴って電源に要求される能力も増加するので、当然に電源回路の規模は大きくなる。電源回路の規模の増加に伴って、配線の寄生抵抗および寄生容量が著しく増加し、昇圧／降圧の効率が大幅に減少する。
【０００４】
チャージポンプ方式の昇圧電源回路を半導体集積回路上にレイアウトする場合、従来では、二相のクロック信号を生成するクロックバッファ、転送ゲート群、キャパシタ群が一列に配置されたパターンとなるようにレイアウトされる（従来例１）。また、クロックバッファとキャパシタ群とを接続する２本の配線、転送ゲート群とキャパシタ群とを接続する複数本の配線はそれぞれ互いに並行に配置される。
【０００５】
このようなレイアウトパターンは、パターンの縮小には効果的ではあるが、回路規模が増加した場合には配線の寄生抵抗および寄生容量が大幅に増加する。
【０００６】
また、チャージポンプ方式の昇圧電源回路を半導体集積回路上にレイアウトする場合、従来では、二相のクロック信号を生成するクロックバッファ、転送ゲート群、キャパシタ群のうちで第１相のクロック信号が供給される第１のキャパシタ群と第２相のクロック信号が供給される第２のキャパシタ群が一列に配置されたパターンとなるようにレイアウトされる（従来例２）。また、クロックバッファと第１のキャパシタ群とを接続する配線、クロックバッファと第２のキャパシタ群とを接続する配線、および転送ゲート群とキャパシタ群とを接続する複数本の配線がそれぞれ互いに並行に配置される。
【０００７】
このように同相のクロック信号が供給されるキャパシタ同士（奇数段のキャパシタ、偶数段のキャパシタ）をそれぞれ纏めて配置し、それぞれの基板領域であるウェルを共通化するようにレイアウトすることにより、ウェルの寄生容量の削減また縮小化による配線の寄生成分の削減が可能である。しかし、回路規模等が大幅に増加した場合には、やはり配線の寄生成分が著しく増大し、昇圧効率の低下、つまり昇圧回路の電力損失の増加は避けられない。
【０００８】
なお、特許文献１には、半導体記憶装置において複数のＭＯＳトランジスタから形成されるチャージポンプ回路に関して、ＭＯＳトランジスタの接続を第一層目のアルミ配線で行なうようにレイアウトし、チップサイズを抑える点が開示されている。
【０００９】
また、特許文献２には、不揮発性半導体記憶装置に形成されるチャージポンプ回路に関して、チャージポンプ回路の昇圧容量に寄生する寄生容量がフローティング状態の期間中に寄生容量を短絡して、効率よく昇圧する点が開示されている。
【００１０】
また、特許文献３には、半導体集積回路装置に形成されるチャージポンプ回路に関して、分周器の出力信号に従ってチャージポンプ動作を行なって所定の電圧を生成するためのチャージポンプ回路を含むセル化されたアクティブユニットのレイアウトが開示されている。
【００１１】
また、特許文献４には、半導体装置において、単位電極用引出線と対局電極用引出線を異なる方向に引出し、容量素子配線の寄生容量を抑制する点が開示されている。
【特許文献１】特開平１１−６８０５８号公報
【特許文献２】特開２００３−１８７５８６号公報
【特許文献３】特開２００１−１２７２５４号公報
【特許文献４】特開平９−３２１２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は前記した従来の問題点を解決すべくなされたもので、内蔵する昇圧電源回路のの配線に寄生する抵抗および容量を減らし、昇圧電源回路の電力損失を減らし、高効率化することができ、電源供給能力の改善また立ち上げ時間の短縮が可能になる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の態様の半導体集積回路は、直列接続された複数段の転送ゲートと、前記複数段の転送ゲートの段間ノードにそれぞれの一端が接続された複数段のキャパシタと、前記複数段のキャパシタの各他端に二相のクロック信号を供給するクロックバッファとを備え、前記クロック信号により前記キャパシタを充電した後に昇圧電圧を前記複数段の転送ゲートにより次段に転送する動作を繰り返すことにより、入力電圧を昇圧して昇圧電圧を出力するチャージポンプ型の昇圧電源回路を内蔵した半導体集積回路において、前記昇圧電源回路は、前記複数段のキャパシタおよび複数段の転送ゲートがそれぞれ分割されて前記クロックバッファの配置領域を挟んでその両側に配設されたパターンレイアウトを有し、２分割された前記複数段のキャパシタには互いに異なる位相のクロック信号が供給されることを特徴とする。
【００１４】
本発明の第２の態様の半導体集積回路は、直列接続された複数段の転送ゲートと、前記複数段の転送ゲートの段間ノードにそれぞれの一端が接続された複数段のキャパシタと、前記複数段のキャパシタのうちの奇数段の第１のキャパシタ群の各他端に第１相のクロック信号を供給するとともに偶数段の第２のキャパシタ群の各他端に第２相のクロック信号を供給するクロックバッファとを備え、前記クロック信号により前記キャパシタを充電した後に昇圧電圧を前記複数段の転送ゲートにより次段に転送する動作を繰り返すことにより、初段の転送ゲートの入力電圧を昇圧して昇圧電圧を出力するチャージポンプ型の昇圧電源回路を内蔵した半導体集積回路において、前記複数段の転送ゲートおよび前記複数段のキャパシタは、前記第１のキャパシタ群および前記複数段の転送ゲートのうちの奇数段の第１の転送ゲートと、前記第２のキャパシタ群および前記複数段の転送ゲートのうちの偶数段の第２の転送ゲートとに２分割されて前記クロックバッファの配置領域を挟んでその両側に配設されており、前記クロックバッファの配置領域の両側のうちの一方側の第１の領域には、前記第１のキャパシタ群が一列に配置された領域と前記第１の転送ゲート群が配置された領域とが互いに並行状態で接近して配置されており、かつ前記クロックバッファの一対の出力端のうちの第１の出力端と前記第１のキャパシタ群の各一端とをそれぞれ接続する複数の配線、および、前記第１のキャパシタ群の各他端と第１の転送ゲート群の各一端とを接続する複数の配線が配置されており、前記クロックバッファの配置領域の両側のうちの他方側の第２の領域には、前記第２のキャパシタ群が一列に配置された領域と前記第２の転送ゲート群が配置された領域とが互いに並行状態で接近して配置されており、かつ前記クロックバッファの一対の出力端のうちの第２の出力端と前記第２のキャパシタ群の各一端とをそれぞれ接続する複数の配線、および、前記第２のキャパシタ群の各他端と第２の転送ゲート群の各一端とを接続する複数の配線が配置されており、さらに、前記第１の転送ゲート群および第２の転送ゲート群の全体の転送ゲートを直列接続する複数本の配線が配置されていることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体集積回路によれば、内蔵する昇圧電源回路の配線に寄生する抵抗および容量を減らし、昇圧電源回路の高効率化により電源供給能力が改善し、レイアウトの縮小化および電圧の立ち上げ時間を短縮することができ、システム回路全体の動作開始時間の短縮化および高速化を期待することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１７】
＜第１の実施形態＞
図１は、本発明の半導体集積回路の第１の実施形態に係るフラッシュメモリに内蔵されたチャージポンプ型の昇圧電源回路の等価回路を示す。この昇圧電源回路は、書込み電圧および／または消去電圧を生成する。図１に示す昇圧電源回路では、直列接続された複数段の転送ゲートトランジスタ（以下、転送ゲートと称す）の段間ノードに複数段のキャパシタの各一端が接続されており、クロックバッファで生成される二相のクロック信号が複数段のキャパシタの各他端に供給される。なお、図１では転送ゲートが７段設けられており、６段昇圧を行なう場合の昇圧電源回路を例示している。しかし、これに限定されるものではなく、任意段昇圧を行うものに実施できる。
【００１８】
以下、具体的な構成を説明する。図１の昇圧電源回路は、直列接続された７段の転送ゲートＴＧ１〜ＴＧ７と、この７段の転送ゲートの段間ノードにそれぞれの一端が接続された６段のキャパシタＣ１〜Ｃ６と、このキャパシタＣ１〜Ｃ６の各他端に二相のクロック信号φ１，φ２を供給する例えば３個のインバータからなるクロックバッファ１０とを有する。奇数段の第１のキャパシタＣ１，Ｃ３，Ｃ５の各他端に第１相のクロック信号φ１が供給され、偶数段の第２のキャパシタＣ２，Ｃ４，Ｃ６の各他端には第２相のクロック信号φ２が供給される。７段の転送ゲートＴＧ１〜ＴＧ７のうちの初段の転送ゲートＴＧ１は入力電圧Ｖｉを次段へ転送し、二段以降の転送ゲートは昇圧電圧を順次転送する。なお、各転送ゲートは、例えば閾値電圧が零に近いＩタイプのＮＭＯＳＦＥＴが用いられている。
【００１９】
上記構成でなる昇圧電源回路では、二相のクロック信号φ１，φ２により奇数段の第１のキャパシタＣ１，Ｃ３，Ｃ５および偶数段の第２のキャパシタＣ２，Ｃ４，Ｃ６が交互に充電された後、キャパシタ電圧が転送ゲートＴＧ２〜ＴＧ７を介して順次次段に転送される動作が繰り返されることにより、入力電圧Ｖｉが昇圧され、最終段の転送ゲートＴＧ７から昇圧電圧Ｖｏが出力される。
【００２０】
図２は、図１の昇圧電源回路のパターンレイアウトの一例を示す平面図である。二相のクロック信号φ１，φ２を生成するクロックバッファ領域２０を挟んでその両側に、キャパシタＣ１〜Ｃ６群および転送ゲートＴＧ１〜ＴＧ６群がそれぞれ２分割されて配設されている。この場合、第１相のクロック信号φ１が供給される奇数段の第１のキャパシタＣ１，Ｃ３，Ｃ５の配置領域２１１および奇数段の第１の転送ゲートＴＧ１，ＴＧ３，ＴＧ５の配置領域２２１と、第２相のクロック信号φ２が供給される偶数段の第２のキャパシタＣ２，Ｃ４，Ｃ６の配置領域２１２および偶数段の第２の転送ゲートＴＧ２，ＴＧ４，ＴＧ６の配置領域２２２とに２分割されている。換言すれば、互いに異なる位相のクロック信号が供給される２つのキャパシタ群の配置領域２１１，２１２の相互間にクロックバッファ領域２０が配置されている。なお、最終段の転送ゲートＴＧ７は、本例では、クロックバッファ領域２０の内部あるいは近傍に配置される。
【００２１】
以下、具体的に説明する。クロックバッファ領域２０の両側のうちの一方側の第１の領域（本例では右側領域）には、第１のキャパシタＣ１，Ｃ３，Ｃ５が一列に配置されたキャパシタ配置領域２１１と、第１の転送ゲートＴＧ１，ＴＧ３，ＴＧ５が配置された転送ゲート配置領域２２１とが互いに並行状態で極力接近して配置されている。図中では、転送ゲート配置領域２２１がキャパシタ配置領域２１１の図中上方に隣接する配置を示しているが、転送ゲート配置領域２２１がキャパシタ配置領域２１１の図中下方に隣接する配置でもよい。そして、クロックバッファ領域２０の一対の出力端のうちの第１の出力端（φ１出力端）と第１のキャパシタＣ１，Ｃ３，Ｃ５の各一端とをそれぞれ接続する複数（本例では３本）の配線２３１が並行に配置されており、第１のキャパシタＣ１，Ｃ３，Ｃ５の各他端と第１の転送ゲートＴＧ１，ＴＧ３，ＴＧ５の各一端とを接続する複数（本例では３本）の配線２４１，２４３，２４５が並行に配置されている。
【００２２】
上記と同様に、クロックバッファ領域２０の他方側の第２の領域（本例では左側領域）には、第２のキャパシタＣ２，Ｃ４，Ｃ６が一列に配置されたキャパシタ配置領域２１２と、第２の転送ゲートＴＧ２，ＴＧ４，ＴＧ６が配置された転送ゲート配置領域２２２とが互いに並行状態で極力接近して配置されている。そして、クロックバッファ領域２０の第２の出力端（φ２出力端）と第２のキャパシタ群Ｃ２，Ｃ４，Ｃ６の各一端とをそれぞれ接続する複数（本例では３本）の配線２３２が配置されており、第２のキャパシタＣ２，Ｃ４，Ｃ６の各他端と第２の転送ゲートＴＧ２，ＴＧ４，ＴＧ６の各一端とを接続する複数（本例では３本）の配線２４２，２４４，２４６が配置されている。
【００２３】
さらに、第１の転送ゲートＴＧ１，ＴＧ３，ＴＧ５群、第２の転送ゲートＴＧ２，ＴＧ４，ＴＧ６および最終段の転送ゲートＴＧ７の全体を順次に直列接続する複数本の配線２５が、転送ゲート配置領域２２１，２２２の側方近傍で並行に、あるいは転送ゲート配置領域２２１，２２２上に配置されている。即ち、転送ゲートＴＧ１の他端と転送ゲートＴＧ２の一端との相互間が接続され、転送ゲートＹＧ２の他端と転送ゲートＴＧ３の一端との相互間が接続され、以下、同様な要領で、奇数段の第１の転送ゲートＴＧ１，ＴＧ３，ＴＧ５と偶数段の第２の転送ゲートＴＧ２，ＴＧ４，ＴＧ６との間で各１個ずつの転送ゲートが相互に接続されている。
【００２４】
この場合、クロックバッファ領域２０の右側領域においては、奇数段の各キャパシタは奇数番号が大きくなる順（キャパシタＣ１，Ｃ３，Ｃ５の順）にクロックバッファ領域２０から遠去かり、奇数段の各転送ゲートは奇数番号が大きくなる順（ＴＧ１，ＴＧ３，ＴＧ５の順）にクロックバッファ領域２０から遠去かるように配置されている。これに対して、クロックバッファ領域２０の左側領域においては、偶数段の各キャパシタは偶数番号が大きくなる順（Ｃ２，Ｃ４，Ｃ６の順）にクロックバッファ領域２０に近付き、偶数段の各転送ゲートは偶数番号が大きくなる順（ＴＧ２，ＴＧ４，ＴＧ６の順）にクロックバッファ領域２０に近付くように配置されている。
【００２５】
このような配置によれば、転送ゲートＴＧ１とＴＧ２相互間の配線距離、転送ゲートＴＧ２とＴＧ３相互間の配線距離、転送ゲートＴＧ３とＴＧ４相互間の配線距離、転送ゲートＴＧ４とＴＧ５相互間の配線距離、…がそれぞれほぼ等しくなる。
【００２６】
上記した第１の実施形態の構成によれば、同相のクロック信号が供給されるキャパシタ同士（キャパシタＣ１，Ｃ３，Ｃ５）、（キャパシタＣ２，Ｃ４，Ｃ６）をそれぞれ纏めて配置し、それぞれの基板領域であるウェルを共通化するようにレイアウトすることにより、ウェルの寄生容量の削減および縮小化による配線の寄生成分の削減が可能である。
【００２７】
しかも、互いに異なる位相のクロック信号が供給される２つのキャパシタ配置領域２１１，２１２の相互間にクロックバッファ領域２０を配置し、２つのキャパシタ配置領域２１１，２１２にそれぞれ対応する２つの転送ゲート配置領域２２１，２２２を極力接近して配置している。
【００２８】
これにより、クロックバッファ領域２０からキャパシタ配置領域２１１，２１２内の最遠部までの距離、各転送ゲートからキャパシタ配置領域２１１あるいは２１２までの配線距離を最小限（最短距離）に保つことが可能になり、回路規模の増加による寄生成分の増加を最小限に押さえることが可能になる。
【００２９】
したがって、昇圧電源回路の規模等が大幅に増加した場合でも、従来に比べて、昇圧電源回路部の回路配線の寄生成分の増大を抑制できるので、昇圧効率の低下、つまり昇圧回路の電力損失の増加を避けることが可能である。結果として、昇圧電源回路部の電力損失を減らし、高効率化することができ、電源供給能力の改善また立ち上げ時間の短縮が可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体集積回路の第１の実施形態に係るフラッシュメモリに内蔵されたチャージポンプ型の昇圧電源回路の等価回路図。
【図２】図１のチャージポンプ型の昇圧電源回路のパターンレイアウトの一例を示す平面図。
【符号の説明】
【００３１】
ＴＧ１〜ＴＧ７…転送ゲート、Ｃ１〜Ｃ６…キャパシタ、φ１，φ２…二相のクロック信号、Ｖｉ…入力電圧、Ｖｏ…昇圧電圧、２０…クロックバッファ領域、２２１…奇数段のキャパシタの配置領域、２１２…偶数段のキャパシタの配置領域、２２１…奇数段の転送ゲートの配置領域、２２２…偶数段の転送ゲートの配置領域、２３１、２３２、２４１〜２４６、２５…配線。
【図１】
2007149964.tif 000003
【図２】
2007149964.tif 000004