(57)【要約】【課題】ＤＩＰスイッチにより設定した動作パラメータを効率的に読み込み可能とすること。【解決手段】装置の動作パラメータを設定するＤＩＰスイッチ１４をＣＰＵ１０の上位ビットの未使用データバス接続用入出力ピンＤＡＴＡ１６−２３に接続し、ＣＰＵ１０は、装置の電源が投入されプログラムの実行が開始されたときにＤＩＰスイッチ１４を通じて動作パラメータを読み込み、読み込んだ動作パラメータをメモリ１３にコピーし、次いで、ＯＳをブートし、メモリ１３内の動作パラメータを基に装置の動作仕様を設定する。【選択図】図２
2007072992.tif 000002
【特許請求の範囲】
【請求項１】
電源投入後の動作シーケンスにデータバス幅変更機能を有する制御装置において、所定のスイッチ極数を備えそれらスイッチ極の設定により動作パラメータを設定するＤＩＰスイッチと、下位ビットのデータバスと上位ビットのデータバスそれぞれに対応して下位ビットのデータバス接続用入出力ピンと上位ビットでかつ通常動作時に未使用のデータバス接続用入出力ピンを有するＣＰＵとを備え、ディップスイッチの各スイッチ極をＣＰＵの上位ビットのデータバス接続用入出力ピンに上位ビットのデータバスを介して接続してなり、ＣＰＵは、装置の電源が投入されプログラムの実行が開始されてデフォルト値のデータバス幅が上位ビットのデータバスを含むときに、その上位ビットのデータバスを通じてＤＩＰスイッチに設定されている動作パラメータを読み込み、次いで、データバス幅を通常動作用である下位ビットのデータバス幅に設定して上記読み込んだ動作パラメータをメモリにコピーし、次いで、ＯＳのブートを実施してＯＳをロードするとともにＯＳにジャンプして上記メモリ内の動作パラメータを基に当該装置の動作仕様を設定する、ことを特徴とする制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユーザが動作パラメータを設定することが可能なプログラマブル表示器等の制御装置に関するものであり、特に、動作パラメータをより少ない構成部品により読み込むことが可能な制御装置に関するものである。
【背景技術】
【０００２】
プログラマブル表示器は、プログラマブルロジックコントローラ（ＰＬＣ）に制御されて外部機器を表示画面上に表示部品として表示して外部機器の状況を表示したり、表示画面上でその表示部品を操作して外部機器を操作したりすることができるものである（特許文献１参照）。
【０００３】
このようなプログラマブル表示器において、動作パラメータ（表示器サイズや表示解像度等の製品としての仕様）の設定は、図４を参照して説明するように、ＤＩＰ（ディップ）スイッチ１４のスイッチ極の設定により行われ、そのＤＩＰスイッチ１４により設定した動作パラメータは、ＣＰＵ１０からアドレスバスを通じてアドレスデコーダ１９にアドレスを伝送し、アドレスデコーダ１９はそのアドレスに対応するバッファ２０にチップセレクト信号を送信し、バッファ２０はそのチップセレクト信号に応答して開き、ＣＰＵ１０はＤＩＰスイッチ１４で設定した動作パラメータを読み込み、読み込んだ動作パラメータを設定する。この場合、動作パラメータの設定は電源が投入された後、１回だけ行われるものであるから、アドレスデコーダ１９やバッファ２０は、動作パラメータの設定に必要ではあるが、回路規模を増大させている。
【特許文献１】特開２００４−２５２９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電源投入後の動作シーケンスにデータバス幅変更機能を有する制御装置において、アドレスデコーダやバッファを用いずに動作パラメータの設定を可能となしてアドレスデコーダやバッファの削減を可能として回路規模の縮小を可能とすることを解決すべき課題としている。
【０００５】
本発明はまた、上記制御装置がさらに、ＣＰＬＤ（コンプレックスプログラマブルロジックデバイス）を備えている場合において、ＣＰＵにおいてＯＳ起動後に未使用となるデータバス用の入出力ピンを有効活用し、かつ、ＣＰＬＤ内部でアドレスデコーダやバッファを論理構成している場合には、それらの削減により、ＣＰＬＤの入出力ピンを他の用途に有効活用可能とすることを他の解決すべき課題としている。
【課題を解決するための手段】
【０００６】
本発明による制御装置は、電源投入後の動作シーケンスにデータバス幅変更機能を有する制御装置において、所定のスイッチ極数を備えそれらスイッチ極の設定により動作パラメータを設定するＤＩＰスイッチと、下位ビットのデータバスと上位ビットのデータバスそれぞれに対応して下位ビットのデータバス接続用入出力ピンと上位ビットでかつ通常動作時に未使用のデータバス接続用入出力ピンを有するＣＰＵとを備え、ディップスイッチの各スイッチ極をＣＰＵの上位ビットのデータバス接続用入出力ピンに上位ビットのデータバスを介して接続してなり、ＣＰＵは、装置の電源が投入されプログラムの実行が開始されてデフォルト値のデータバス幅が上位ビットのデータバスを含むときに、その上位ビットのデータバスを通じてＤＩＰスイッチに設定されている動作パラメータを読み込み、次いで、データバス幅を通常動作用である下位ビットのデータバス幅に設定して上記読み込んだ動作パラメータをメモリにコピーし、次いで、ＯＳのブートを実施してＯＳをロードするとともにＯＳにジャンプして上記メモリ内の動作パラメータを基に当該装置の動作仕様を設定することを特徴とするものである。ＤＩＰスイッチの形式は何でもよくスライド形やロータリ形やその他に限定されない。
【発明の効果】
【０００７】
本発明によれば、動作パラメータの設定値をＤＩＰスイッチからＣＰＵにデータバスを介して、直接、読み込み可能となして、アドレスデコーダやバッファを不要化して回路規模を縮小することができる。
【０００８】
本発明によればまた、アドレスデコーダやバッファをＣＰＬＤで構成していた場合、アドレスデコーダやバッファの削除によりＣＰＬＤの入出力ピンを他の用途に活用することができるとともに、ＣＰＬＤの内部ロジックを簡素化することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して、本発明の実施の形態に係る制御装置を説明する。この実施の形態では制御装置としてプログラマブル表示器に適用して説明する。図１は、実施の形態のプログラマブル表示器を含む制御システムのブロック図を示す。この制御システムは、センサ等の各種デバイスを制御するプログラマブルロジックコントローラ（ＰＬＣ）１と、ＰＬＣ１に専用ネットワーク２を介して接続されたプログラマブル表示器３と、を備えている。プログラマブル表示器３は、実行プログラムに従い動作し、ＰＬＣ１と通信して外部機器４の状態を表示し、通信結果やオペレータの指示に応じて外部機器４への制御指示をＰＬＣ１へ送信する。制御システムはまた、共通ネットワーク５を介してプログラマブル表示器３との間でデータ通信処理を行い、また、ユーザ画面をプログラマブル表示器３に転送したり、プログラマブル表示器３から配信されたＰＬＣ１の入出力データを収集したりする処理を行うホストコンピュータ６を備える。
【００１０】
図２は図１に示すプログラマブル表示器３の詳細なブロック図である。図２を参照して、プログラマブル表示器３は、当該表示器３の全体を制御する主制御部としてのＣＰＵ１０、インターフェース（Ｉ／Ｆ）１１、ＯＳ（オペレーティングシステム）（ＮＡＮＤ型フラッシュＲＯＭ）１２、メモリ１３、ＤＩＰスイッチ１４、インターフェース（Ｉ／Ｆ）１５、入力部１６、表示部１７、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）１８を備える。ＣＰＵ１０はプログラマブル表示器３の全体の動作を制御する。ＣＰＵ１０はビデオＲＡＭを内蔵している。インターフェース１１は通信ケーブルを介してホストコンピュータ６との間でＰＬＣ１の監視や制御データ、表示データ、その他のデータの転送を行う。プログラマブル表示器３はＯＳ１２を備えることにより汎用のパーソナルコンピュータと同様な機能を備える。ＯＳ１２はＮＡＮＤ型フラッシュＲＯＭに格納されている。このＮＡＮＤ型フラッシュＲＯＭにはアプリケーションプログラムも格納されている。メモリ１３はプログラムやデータ等が格納ないし記憶されるメモリであり、ＲＡＭ、フラッシュＲＯＭ、等により構成されている。これらメモリ１３において、ＲＡＭはＣＰＵ１０の作業エリアを提供することができる。フラッシュＲＯＭにはブートプログラム（ブートローダ）等が格納されている。ビデオＲＡＭには、表示部１７に表示させる表示データを一時的に蓄えることができる。
【００１１】
ＤＩＰスイッチ１４はプログラマブル表示器３の動作パラメータを設定するものであり、８ビット構成のスライド形式のものである。ＤＩＰスイッチ１４の形式は、ロータリー形式、その他の形式でもよいことはもちろんである。インターフェース１５は、通信ケーブルを介してＰＬＣ１との間で外部機器４の制御、監視等のデータを転送する。ＣＰＬＤ１８は、内部の論理回路を外部から与えられるプログラム情報（プログラム言語情報）に従って配線可能な極めて多数の論理素子（ゲート）および記憶素子（フリップフロップ、レジスタ、メモリ）と、与えられたプログラム情報によりそれらを配線するプログラミング回路とを有する。なお、ＣＰＬＤ１８以外のプログラム可能なロジックＩＣとしてはＦＰＧＡ（フィールドプログラマブルゲートアレイ）がある。ＣＰＬＤ１８の詳細なブロック図の図示は略する。
【００１２】
以上のプログラマブル表示器３において、ＣＰＵ１０は、３２ビットのデータバス用の入出力ピンＤＡＴＡ０−ＤＡＴＡ３１を有している。入出力ピンＤＡＴＡ０−ＤＡＴＡ１５は、下位ビットであり、入出力ピンＤＡＴＡ１６−ＤＡＴＡ３１は上位ビットである。この上位ビットの入出力ピンＤＡＴＡ１６−ＤＡＴＡ３１は通常動作時では未使用である。
【００１３】
ＤＩＰスイッチ１４は、８個のスイッチ極１４１−１４８を有し、８ビットで動作パラメータを設定することができる。
【００１４】
ＤＩＰスイッチ１４のスイッチ極１４１−１４８それぞれと、ＣＰＵ１０の１６個の上位ビットの入出力ピンＤＡＴＡ１６−ＤＡＴＡ３１のうちの８個の入出力ピンＤＡＴＡ１６−ＤＡＴＡ２３それぞれとは、個別に８本のデータバスＤＢ１６−ＤＢ２３を介して接続されている。
【００１５】
以上の構成において、プログラマブル表示器３の電源投入に伴いＣＰＵ１０はブートプログラムの実行を開始する。このときのデータバス幅のデフォルトは３２ビットである。ＣＰＵ１０は、下位ビットのデータバス幅ＤＢ０−ＤＢ１５から上記プログラムを読み込んで当該プログラムを実行するとともに、８個の入出力ピンＤＡＴＡ１６−ＤＡＴＡ２３それぞれにデータバスＤＢ１６−ＤＢ２３を介して接続されているＤＩＰスイッチ１４のスイッチ極１４１−１４８それぞれの設定状態から、表示部のサイズ、表示解像度等の各種動作パラメータを読み込み、読み込んだ動作パラメータを一旦、内部レジスタに格納する。
【００１６】
次いで、ＣＰＵ１０は上記プログラムに従い、データバス幅をデフォルトの通常動作用である下位ビットのデータバス幅ＤＢ０−ＤＢ１５に設定してメモリにアクセス可能として上記読み込んだ動作パラメータを内部レジスタからメモリにコピーする。次いで、ＣＰＵ１０は、ＯＳのブートを実施してＯＳをロードするとともにＯＳにジャンプして上記メモリ内の動作パラメータを基に当該装置の動作仕様を設定する。
【００１７】
以上のように実施の形態によると、ＤＩＰスイッチ１４の動作パラメータの設定値をＣＰＵ１０に直接、データバスを介して読み込み可能となしたから、アドレスデコーダやバッファが不要化し、構成部品を削減することができる。
【００１８】
また、実施の形態によると、アドレスデコーダやバッファをＣＰＬＤ１８に構成する場合では、ＣＰＬＤ１８に対するＣＰＵ１０、ＤＩＰスイッチ１４との接続のための入出力ピンを他の用途に活用することができ、かつ、ＣＰＬＤ１８内部にアドレスデコーダやバッファを論理構成する必要がなくなり、ＣＰＬＤ１８内部の論理構成を簡素化することができる。
【図面の簡単な説明】
【００１９】
【図１】図１のプログラマブル表示器を含む制御システムのブロック図である。
【図２】本発明の実施の形態に係るプログラマブル表示器のブロック図である。
【図３】図２のプログラマブル表示器のＣＰＵとＤＩＰスイッチとの接続構成を示す図である。
【図４】従来のプログラマブル表示器におけるＣＰＵとＤＩＰスイッチとの接続構成を示す図である。
【符号の説明】
【００２０】
１  ＰＬＣ
３  プログラマブル表示器
４  外部機器
６  ホストコンピュータ
１０  ＣＰＵ
１４  ＤＩＰスイッチ
１８  ＣＰＬＤ
【図１】
2007072992.tif 000003
【図２】
2007072992.tif 000004
【図３】
2007072992.tif 000005
【図４】
2007072992.tif 000006