(57)【要約】【課題】第１半導体層からの不純物アウトディフュージョンを抑制できるようにした半導体基板の製造方法及び半導体装置の製造方法の提供を目的とする。【解決手段】ＳＢＳＩ法を用いた半導体装置の製造方法であって、スクライブ領域のＳｉ層５及びＳｉＧｅ層３をエッチングしてＳｉ基板１を底面とする開口部ｈ２を形成する工程と、開口部ｈ２が埋め込まれるようにスクライブ領域のＳｉ基板１上に支持体（ＳｉＯ２膜）７を形成する工程と、を含み、レジストパターン２１をマスクにＳｉ層５とＳｉＧｅ層３とをエッチングして取り除く工程では、レジストパターン２１のアライメントマークＭ２が開口部ｈ２の外周から平面視で離れた状態で当該開口部ｈ２の外周によって囲まれるように、アライメントマークＭ２を支持体７上に形成する。【選択図】図９
2007149728.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウェットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる第１の穴を形成する工程と、
前記第２半導体層を前記半導体基材上で支持する支持体を、前記第１の穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、
前記支持体上にマスクパターンを形成し、当該マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次エッチングして、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウェットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記半導体基材に熱酸化処理を施して前記空洞部内に熱酸化膜を形成する工程と、を備えた半導体基板の製造方法であって、
前記マスクパターンを形成する前に、
プロセス確認領域の前記第２半導体層及び前記第１半導体層をエッチングして前記半導体基材を底面とする第２の穴を形成する工程と、
前記第２の穴が埋め込まれるように前記プロセス確認領域の前記半導体基材上に不純物のアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、
前記マスクパターンを形成する工程では、当該マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とする半導体基板の製造方法。
【請求項２】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウェットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる第１の穴を形成する工程と、
前記第２半導体層を前記半導体基材上で支持する支持体を、前記第１の穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、
前記支持体上に第１マスクパターンを形成し、当該第１マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次エッチングして、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウェットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記半導体基材に熱酸化処理を施して前記空洞部内に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後で前記半導体基材の上方全面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後で前記半導体基材の上方全面に平坦化処理を施して、前記第２半導体層上から前記絶縁膜と前記支持体とを取り除く工程と、
前記半導体基材の上方に少なくとも前記熱酸化膜上を覆う第２マスクパターンを形成し、前記第２マスクパターンをマスクに前記第２半導体層及び前記第１半導体層を順次エッチングして取り除く工程と、を備えた半導体基板の製造方法であって、
前記第２マスクパターンを形成する前に、
プロセス確認領域の前記第２半導体層及び前記第１半導体層をエッチングして前記半導体基材を底面とする第２の穴を形成する工程と、
前記第２の穴が埋め込まれるように前記プロセス確認領域の前記半導体基材上に不純物のアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、
前記第２マスクパターンを形成する工程では、当該第２マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とする半導体基板の製造方法。
【請求項３】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウェットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる第１の穴を形成する工程と、
前記第２半導体層を前記半導体基材上で支持する支持体を、前記第１の穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、
前記支持体上に第１マスクパターンを形成し、当該第１マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次エッチングして、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウェットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記半導体基材に熱酸化処理を施して前記空洞部内に熱酸化膜を形成する工程と、
前記熱酸化膜を形成した後で前記半導体基材の上方全面に絶縁膜を形成する工程と、
前記絶縁膜を形成した後で前記半導体基材の上方全面に平坦化処理を施して、前記第２半導体層上から前記絶縁膜と前記支持体とを取り除く工程と、
前記半導体基材の上方に少なくとも前記熱酸化膜上を覆う第２マスクパターンを形成し、前記第２マスクパターンをマスクに前記第２半導体層及び前記第１半導体層を順次エッチングして取り除く工程と、を備えた半導体基板の製造方法であって、
前記第１マスクパターンを形成する前に、
プロセス確認領域の前記第２半導体層及び前記第１半導体層をエッチングして前記半導体基材を底面とする第２の穴を形成する工程と、
前記第２の穴が埋め込まれるように前記プロセス確認領域の前記半導体基材上に不純物のアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、
前記第１マスクパターンを形成する工程では、当該第１マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記第１マスクパターンの前記プロセス確認用マークを前記汚染防止膜上に形成し、
前記第２マスクパターンを形成する工程では、当該第２マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記第２マスクパターンの前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とする半導体基板の製造方法。
【請求項４】
前記第１の穴を形成する工程と、前記第２の穴を形成する工程とをドライエッチング法によって同時に行うことを特徴とする請求項１から請求項３の何れか一項に記載の半導体基板の製造方法。
【請求項５】
前記支持体と前記汚染防止膜は同じ種類の膜であり、
前記支持体を形成する工程と前記汚染防止膜を形成する工程とをＣＶＤ法によって同時に行うことを特徴とする請求項１から請求項４の何れか一項に記載の半導体基板の製造方法。
【請求項６】
請求項１から請求項５の何れか一項に記載の半導体基板の製造方法を行って前記空洞部内に前記熱酸化膜を形成した後で、
前記熱酸化膜上の前記第２半導体層にトランジスタを形成する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
シリコン基板上にシリコンゲルマニウム層を形成する工程と、
前記シリコンゲルマニウム層上にシリコン層を形成する工程と、
前記シリコン層上にマスクパターンを形成し、当該マスクパターンをマスクにシリコン層とシリコンゲルマニウム層とをエッチングして除去する工程と、を備えた半導体装置の製造方法であって、
前記マスクパターンを形成する前に、
プロセス確認領域の前記シリコン層及び前記シリコンゲルマニウム層をエッチングして前記シリコン基板を底面とする穴を形成する工程と、
前記穴が埋め込まれるように前記プロセス確認領域の前記シリコン基板上にゲルマニウムのアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、
前記マスクパターンを形成する工程では、当該マスクパターンのプロセス確認用マークが前記穴の外周から平面視で離れた状態で当該穴の外周によって囲まれるように、前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び、半導体装置の製造方法に関し、特に、第１半導体層からの不純物アウトディフュージョンを抑制する技術に関する。
【背景技術】
【０００２】
近年、半導体分野において、シリコン・オン・インシュレーター（ＳＯＩ）など、絶縁膜基板上の半導体膜にデバイスを形成する技術の開発が盛んとなってきている。特にＳＯＩデバイスでは、低消費電力・高速で、尚且つ低電圧駆動可能なデバイスが実現できる可能性を備えている。
ＳＯＩ基板は、ＳＩＭＯＸ法、貼り合わせ法等、特殊な製造装置により作製されるため、基板コストは非常に高くなっている（バルク基板と比べて、通常、５〜１０倍程度である。）。また、ＳＯＩ基板を用いたデバイスではその特殊な構造のため、ドレイン耐圧が低下したり、静電破壊レベルが低下したりするなど、デメリットとなる部分もあった。そこで、これらの問題を解決するため、バルク基板上に部分的なＳＯＩ構造を作製する方法が提案されている（例えば、特許文献１、非特許文献１参照。）。
【０００３】
例えば、非特許文献１に開示されているＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄｓ）法は、上記提案されている方法の一つである。ＳＢＳＩ法では、支持体を形成した後、ＳｉＧｅ層を選択エッチし、ＳＯＩ構造であれば更にＢＯＸ酸化を行う。この方法によれば、従来の半導体ラインで作製が可能で、なお且つ、バルク基板（ウエーハ）の所望とする領域のみＳＯＩ構造とすることが出来、安価で高性能なＳＯＩデバイスを実現することが可能である。
【０００４】
ここで、通常のＬＳＩ製造過程と同様に、ＳＢＳＩ法を用いたＳＯＩデバイスの製造過程においても、そのデバイス製造に必要なパターンは、露光装置に配備されたレチクル等のフォトマスクを利用した露光パターンの形成を経てウエーハ上に転写される。即ち、フォトリソグラフィ工程によりウエーハ上にレジストパターンを形成し、エッチング工程により所望のパターンを転写する。ウエーハにおいて前の工程と後の工程とで転写される領域の位置合わせ精度（即ち、アライメント精度）は非常に重要である。そこで、アライメント精度を確認するために、各フォトマスクのスクライブ領域に重ね合わせ用のパターン（以下、「アライメントマーク」と呼ぶ。）を設けておき、現像処理後に、ウエーハに転写されたアライメントマークと、前の工程で形成された下地層との重ね合わせ具合をビジュアル検査することが一般的に行われている。
【０００５】
図１２（Ａ）〜図２０は、従来例に係るＳＢＳＩ法を用いた半導体装置の製造方法を示す図である。これらの図の中で、図１２〜図１４、図１９の各図の（Ａ）は半導体装置の製造方法を示す平面図である。また、図１２〜図１４、図１９の各図の（Ｂ）は、上記平面図をＸ１２−Ｘ´１２〜Ｘ１４−Ｘ´１４線、Ｘ１９−Ｘ´１９線でそれぞれ切断したときの断面図である。図１２（Ａ）〜図２０の各図において、左側の領域はダイシング工程でチップ化されるチップ領域（即ち、製品領域）であり、右側の領域は同工程でダイヤモンドカッター等によって削られるスクライブ領域（即ち、切り代となる領域）である。この半導体装置の製造方法では、スクライブ領域にアライメントマークを形成する。
【０００６】
図１２（Ａ）及び（Ｂ）では、まず始めに、バルクのウエーハである単結晶のＳｉ基板１０１上に、単結晶のＳｉＧｅ層１０３を形成し、その上に単結晶のＳｉ層１０５を形成する。これらＳｉＧｅ層１０３及びＳｉ層１０５の形成は、それぞれエピタキシャル成長法により行う。次に、チップ領域のＳｉ層１０５及びＳｉＧｅ層１０３に支持体用の穴ｈ´を形成する。即ち、チップ領域内にある穴形成領域を開口し、その他の全領域を覆う第１のレジストパターン（図示せず）をＳｉ層１０５上に形成する。そして、このレジストパターンをマスクにして、Ｓｉ層１０５とＳｉＧｅ層１０３とを順次エッチングして、レジストパターン下からＳｉ基板１０１の表面を露出させる。これにより、穴ｈ´を形成する。その後、Ｓｉ層１０５上から第１のレジストパターンを取り除く。
【０００７】
次に、図１３（Ａ）及び（Ｂ）に示すように、穴ｈ´が形成された後のＳｉ基板１０１の上方全体に支持体１０７を形成する。この支持体１０７は例えばＳｉＯ２膜であり、ＣＶＤなどの方法により形成する。そして、図１４（Ａ）及び（Ｂ）に示すように、ＳＢＳＩ法によってＳＯＩ構造を形成する領域（以下、「ＳＢＳＩ領域」という。）と穴ｈ´とを含む領域を覆い、その周囲を露出する（即ち、覆わない）第２のレジストパターン１０９を支持体１０７上に形成する。
【０００８】
図１４（Ａ）及び（Ｂ）に示すように、このレジストパターン１０９には、スクライブ領域と平面視で重なる位置に孔からなるアライメントマークＭ´１が設けられている。このアライメントマークＭ´１は、上述したように下地層との重ね合わせ具合を検査するために設けられたものである。レジストパターン１０９の形成後は、例えば、このアライメントマークＭ´１と前工程で形成された下地層（段差等）との距離を測定し、その測定値に基づいてレジストパターン１０９のアライメント精度の良否を判定する。
【０００９】
次に、レジストパターン１０９のアライメント精度に問題が無い場合は、図１５に示すように、レジストパターン１０９をマスクに、支持体１０７と、Ｓｉ層１０５とＳｉＧｅ層１０３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。これにより、ＳｉＧｅ層１０３の側面の一部と、Ｓｉ層１０５の側面の一部とを露出した開口面をチップ領域の支持体１０７下に形成する（図１５において、この開口面は、ＳＢＳＩ領域のＳｉＧｅ層に対して紙面の手前側と奥側とに形成される。）。また、このドライエッチング工程では、レジストパターン１０９のアライメントマークＭ´１とほぼ同径で、その底面がＳｉ基板１０１に達する穴Ｈ´がスクライブ領域に形成される。支持体１０７下に開口面を形成した後は、レジストパターン１０９を例えば硫酸による剥離とアッシングで除去する。
【００１０】
次に、図１６に示すように、支持体１０７下に形成された開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層１０３及びＳｉ層１０５に触れさせることにより、ＳｉＧｅ層１０３だけをエッチングして除去し、ＳＢＳＩ領域のＳｉ基板１０１とＳｉ層１０５との間に空洞部１１１を形成する。また、スクライブ領域では穴の壁面にＳｉＧｅ層１０３が露出しているので、上記ウェットエッチング工程では、穴Ｈ´の壁面から横方向にＳｉＧｅ層１０３がエッチングされ、空洞部１１１が形成される。
【００１１】
次に、図１７に示すように、Ｓｉ基板１０１を酸化炉内で熱酸化して、Ｓｉ基板１０１やＳｉ層１０５の露出した面にＳｉＯ２膜１１３を形成する。このとき、Ｏ２等の酸化種は、支持体１０７下から露出したＳｉ基板１０１の表面だけでなく、支持体１０７下の開口面を通って空洞部１１１内にも到達する。従って、ＳＢＳＩ領域の空洞部１１１内にもＳｉＯ２膜１１３が形成される。このＳＢＳＩ領域の空洞部１１１内に形成されたＳｉＯ２膜１１３が、ＳＯＩ構造のＢＯＸとなる。なお、この熱酸化工程では、スクライブ領域の穴の底面及び壁面にもＳｉＯ２膜１１３が形成される。
【００１２】
その後、ＣＶＤなどの方法によりＳｉ基板１０１の上方全面に素子分離用のＳｉＯ２膜１１５を形成する。そして、ＣＭＰにより、Ｓｉ基板１０１の上方全面を平坦化処理し、図１８に示すように、Ｓｉ層１０５の上方から素子分離用のＳｉＯ２膜や支持体１０７を取り除く。これにより、Ｓｉ層１０５の上面が露出し、且つその下方及び側方が支持体１０７や、ＳｉＯ２膜１１３，１１５等の絶縁膜で素子分離された構造（即ち、ＳＯＩ構造）をチップ領域に完成させる。この一連の工程によって、スクライブ領域でも穴内にＳｉＯ２膜１１５が埋め込まれ、その表面が平坦化される。
【００１３】
次に、図１９（Ａ）及び（Ｂ）に示すように、ＳＢＳＩ領域１０８以外に残っているＳｉ層１０５やＳｉＧｅ層１０３をエッチングで取り除くために、ＳＢＳＩ領域１０８とその周辺の支持体１０７上及びＳｉＯ２膜１１３，１１５上を覆い、それ以外のチップ領域を露出する第３のレジストパターン１２１を形成する。図１９（Ａ）及び（Ｂ）に示すように、このレジストパターン１２１には、スクライブ領域のＳｉ層１０５と平面視で重なる位置にレジストからなるアライメントマークＭ´２が設けられている。レジストパターン１２１の形成後は、例えば、このアライメントマークＭ´２と前工程で形成された下地層（段差等）との離間距離を測定する。そして、その測定値に基づいてレジストパターン１２１のアライメント精度の良否を判定する。
【００１４】
レジストパターン１２１のアライメント精度に問題が無い場合は、このレジストパターン１２１をマスクに、支持体１０７と、Ｓｉ層１０５とＳｉＧｅ層１０３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。これにより、図２０に示すように、チップ領域ではＳＢＳＩ領域にのみＳｉ層１０５が残され、それ以外の領域からはＳｉ層１０５とＳｉＧｅ層１０３とが取り除かれる。また、スクライブ領域では、アライメントマークＭ´２（図１９（Ａ）及び（Ｂ）参照。）で覆われた部分にのみＳｉ層１０５とＳｉＧｅ層１０３とが残され、それ以外の領域からはＳｉ層１０５とＳｉＧｅ層１０３とが取り除かれる。
【００１５】
このようにして、チップ領域の一部にＳＯＩ構造を有する半導体基板（ウエーハ）を完成させる。ＳＯＩ構造の完成以降は、通常のプロセスにより基板にトランジスタ等を作製する。
【特許文献１】特開２００４−３４９７０２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来例では、スクライブ領域を覆うレジストパターンにアライメントマークを形成した後で、当該レジストパターンをマスクにＳｉ層１０５とＳｉＧｅ層１０３とをエッチングしていた。しかしながら、このエッチングによってスクライブ領域に形成されたパターンの側面からＳｉＧｅ層１０３の端面が露出していたため、エッチング以降の工程で、加熱を伴う処理装置（以下、「熱処理装置」という。）内にウエーハを搬入すると、ＳｉＧｅ層１０３の露出した端面からＧｅがアウトディフュージョンし、熱処理装置内をＧｅで汚染してしまうおそれがあった（問題点）。
【００１７】
例えば、図１６では、スクライブ領域に形成された穴Ｈ´の壁面から横方向にＳｉＧｅ層１０３がエッチングされ、その奥でＳｉＧｅ層１０３の端面が露出した状態となっていた。このように、スクライブ領域のＳｉＧｅ層１０３の端面が剥き出しのまま、ウエーハを次工程に流すと、図１７に示したＳｉＯ２膜（ＢＯＸ）１１３の形成工程で、ＳｉＧｅ層１０３の露出した端面からＧｅがアウトディフュージョンし、酸化炉内をＧｅで汚染してしまうおそれがあった。また、図２０では、スクライブ領域においてアライメントマークで覆われていた部分にＳｉ層１０５とＳｉＧｅ層（以下、「第１半導体層」ともいう。）１０３とが残され、それらの端面が露出した状態となっていたので、次工程以降の熱処理でＧｅ（以下、「不純物」ともいう。）がアウトディフュージョンする可能性があった。
【００１８】
そこで、本発明は、このような事情に鑑みてなされたものであって、第１半導体層からの不純物アウトディフュージョンを抑制できるようにした半導体基板の製造方法及び半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、発明１の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウェットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる第１の穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記第１の穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、前記支持体上にマスクパターンを形成し、当該マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次エッチングして、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウェットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記半導体基材に熱酸化処理を施して前記空洞部内に熱酸化膜を形成する工程と、を備えた半導体基板の製造方法であって、前記マスクパターンを形成する前に、プロセス確認領域の前記第２半導体層及び前記第１半導体層をエッチングして前記半導体基材を底面とする第２の穴を形成する工程と、前記第２の穴が埋め込まれるように前記プロセス確認領域の前記半導体基材上に不純物のアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、前記マスクパターンを形成する工程では、当該マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とするものである。
【００２０】
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板であり、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。また、「支持体」は例えばシリコン酸化膜（ＳｉＯ２膜）である。第１半導体層が例えばＳｉＧｅ層である場合、上記開口面を介してのＳｉＧｅ層のウェットエッチングには、例えばフッ硝酸を使用する。
【００２１】
さらに、「プロセス確認領域」とは、素子レベルでの基本的な構造、物性、電気的特性、フォトリソグラフィ工程でのフォトマスクの重ね合わせ、フォーカス等を評価したり、露光に使用したフォトマスクの種類を確認したりするために、チップ領域（即ち、製品領域）とは分けて設けられた非製品領域のことである。プロセス確認領域として、例えばスクライブ領域が使用される。また、「プロセス確認用マーク」とは、アライメントマーク、マスク名称等であり、その平面視での形状は、例えば矩形、Ｌ字マーク又はＹ字マーク等である。また、「不純物」とは、例えば、所望の膜を高純度に形成・成膜する観点から熱処理装置にとって好ましくない成分のことである。このような不純物は例えばゲルマニウム（Ｇｅ）であり、「汚染防止膜」は例えばシリコン酸化膜（ＳｉＯ２膜）である。
【００２２】
発明１の半導体基板の製造方法によれば、マスクパターンを用いた支持体、第２半導体層及び第１半導体層のエッチング工程において、マスクパターンのプロセス確認用マーク下は汚染防止膜であるため、このエッチングでプロセス確認領域に形成されるパターンの側面は汚染防止膜となる。従って、プロセス確認領域において第１半導体層の端面の露出が防止される。これにより、エッチング以降の熱処理工程で、第１半導体層の端面からの不純物のアウトディフュージョンを抑制することができるので、熱処理装置内の汚染を多少でも防止することができる。
【００２３】
発明２の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウェットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる第１の穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記第１の穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、前記支持体上に第１マスクパターンを形成し、当該第１マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次エッチングして、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウェットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記半導体基材に熱酸化処理を施して前記空洞部内に熱酸化膜を形成する工程と、前記熱酸化膜を形成した後で前記半導体基材の上方全面に絶縁膜を形成する工程と、前記絶縁膜を形成した後で前記半導体基材の上方全面に平坦化処理を施して、前記第２半導体層上から前記絶縁膜と前記支持体とを取り除く工程と、前記半導体基材の上方に少なくとも前記熱酸化膜上を覆う第２マスクパターンを形成し、前記第２マスクパターンをマスクに前記第２半導体層及び前記第１半導体層を順次エッチングして取り除く工程と、を備えた半導体基板の製造方法であって、前記第２マスクパターンを形成する前に、プロセス確認領域の前記第２半導体層及び前記第１半導体層をエッチングして前記半導体基材を底面とする第２の穴を形成する工程と、前記第２の穴が埋め込まれるように前記プロセス確認領域の前記半導体基材上に不純物のアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、前記第２マスクパターンを形成する工程では、当該第２マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とするものである。
【００２４】
発明２の半導体基板の製造方法によれば、第２マスクパターンを用いた第２半導体層及び第１半導体層のエッチング工程において、第２マスクパターンのプロセス確認用マーク下は汚染防止膜であるため、このエッチングでプロセス確認領域に形成されるパターンの側面は汚染防止膜となる。従って、プロセス確認領域において第１半導体層の端面の露出が防止される。これにより、エッチング以降の熱処理工程で、第１半導体層の端面からの不純物のアウトディフュージョンを抑制することができるので、熱処理装置内の汚染を多少でも防止することができる。
【００２５】
発明３の半導体基板の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウェットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層及び前記第１半導体層に前記半導体基材を露出させる第１の穴を形成する工程と、前記第２半導体層を前記半導体基材上で支持する支持体を、前記第１の穴が埋め込まれ且つ当該第２半導体層が覆われるようにして該半導体基材上に形成する工程と、前記支持体上に第１マスクパターンを形成し、当該第１マスクパターンをマスクに前記支持体、前記第２半導体層及び前記第１半導体層を順次エッチングして、前記支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウェットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記半導体基材に熱酸化処理を施して前記空洞部内に熱酸化膜を形成する工程と、前記熱酸化膜を形成した後で前記半導体基材の上方全面に絶縁膜を形成する工程と、前記絶縁膜を形成した後で前記半導体基材の上方全面に平坦化処理を施して、前記第２半導体層上から前記絶縁膜と前記支持体とを取り除く工程と、前記半導体基材の上方に少なくとも前記熱酸化膜上を覆う第２マスクパターンを形成し、前記第２マスクパターンをマスクに前記第２半導体層及び前記第１半導体層を順次エッチングして取り除く工程と、を備えた半導体基板の製造方法であって、前記第１マスクパターンを形成する前に、プロセス確認領域の前記第２半導体層及び前記第１半導体層をエッチングして前記半導体基材を底面とする第２の穴を形成する工程と、前記第２の穴が埋め込まれるように前記プロセス確認領域の前記半導体基材上に不純物のアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、前記第１マスクパターンを形成する工程では、当該第１マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記第１マスクパターンの前記プロセス確認用マークを前記汚染防止膜上に形成し、前記第２マスクパターンを形成する工程では、当該第２マスクパターンのプロセス確認用マークが前記第２の穴の外周から平面視で離れた状態で当該第２の穴の外周によって囲まれるように、前記第２マスクパターンの前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とするものである。
【００２６】
発明３の半導体基板の製造方法によれば、第１マスクパターンを用いた支持体、第２半導体層及び第１半導体層のエッチング工程において、第１マスクパターンのプロセス確認用マーク下は汚染防止膜であるため、このエッチングでプロセス確認領域に形成されるパターンの側面は汚染防止膜となる。従って、プロセス確認領域において第１半導体層の端面の露出が防止される。これにより、エッチング以降の熱処理工程で、第１半導体層の端面からの不純物のアウトディフュージョンを抑制することができるので、熱処理装置内の汚染を多少でも防止することができる。
【００２７】
また、第２マスクパターンを用いた第２半導体層及び第１半導体層のエッチング工程において、第２マスクパターンのプロセス確認用マーク下は汚染防止膜であるため、このエッチングでプロセス確認領域に形成されるパターンの側面は汚染防止膜となる。従って、プロセス確認領域において第１半導体層の端面の露出が防止される。これにより、エッチング以降の熱処理工程で、第１半導体層の端面からの不純物のアウトディフュージョンを抑制することができるので、熱処理装置内の汚染を多少でも防止することができる。
【００２８】
発明４の半導体基板の製造方法は、発明１から発明３の何れか一の半導体基板の製造方法において、前記第１の穴を形成する工程と、前記第２の穴を形成する工程とをドライエッチング法によって同時に行うことを特徴とするものである。
発明５の半導体基板の製造方法は、発明１から発明４の何れか一の半導体基板の製造方法において、前記支持体と前記汚染防止膜は同じ種類の膜であり、前記支持体を形成する工程と前記汚染防止膜を形成する工程とをＣＶＤ法によって同時に行うことを特徴とするものである。ここで、「同じ種類の膜」とは、例えばＳｉＯ２膜のことである。
【００２９】
発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体基板の製造方法を行って前記空洞部内に前記熱酸化膜を形成した後で、前記熱酸化膜上の前記第２半導体層にトランジスタを形成する工程、を含むことを特徴とするものである。
発明７の半導体装置の製造方法は、シリコン基板上にシリコンゲルマニウム層を形成する工程と、前記シリコンゲルマニウム層上にシリコン層を形成する工程と、前記シリコン層上にマスクパターンを形成し、当該マスクパターンをマスクにシリコン層とシリコンゲルマニウム層とをエッチングして除去する工程と、を備えた半導体装置の製造方法であって、前記マスクパターンを形成する前に、プロセス確認領域の前記シリコン層及び前記シリコンゲルマニウム層をエッチングして前記シリコン基板を底面とする穴を形成する工程と、前記穴が埋め込まれるように前記プロセス確認領域の前記シリコン基板上にゲルマニウムのアウトディフュージョンが少ない汚染防止膜を形成する工程と、を含み、前記マスクパターンを形成する工程では、当該マスクパターンのプロセス確認用マークが前記穴の外周から平面視で離れた状態で当該穴の外周によって囲まれるように、前記プロセス確認用マークを前記汚染防止膜上に形成する、ことを特徴とするものである。
【００３０】
このような構成であれば、マスクパターンを用いたシリコン層とシリコンゲルマニウム層とのエッチング工程において、マスクパターンのプロセス確認用マーク下は汚染防止膜であるため、プロセス確認領域に形成されるパターンの側面は汚染防止膜となる。従って、プロセス確認領域においてシリコンゲルマニウム（ＳｉＧｅ）層の端面の露出が防止される。これにより、エッチング以降の熱処理工程で、ＳｉＧｅ層の端面からのＧｅのアウトディフュージョンを抑制することができるので、熱処理装置内の汚染防止に寄与することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１（Ａ）〜図１０は、本発明の実施の形態に係るＳＢＳＩ法を用いた半導体装置の製造方法を示す図である。これらの図の中で、図１〜図４、図９の各図の（Ａ）は半導体装置の製造方法を示す平面図である。また、図１〜図４、図９の各図の（Ｂ）は、上記平面図をＸ１−Ｘ′１〜Ｘ４−Ｘ′４線、Ｘ９−Ｘ′９線でそれぞれ切断したときの断面図である。図１（Ａ）〜図１０の各図において、左側の領域はダイシング工程でチップ化されるチップ領域（即ち、製品領域）であり、右側の領域は同工程でダイヤモンドカッター等によって削られるスクライブ領域（即ち、切り代となる領域）である。この半導体装置の製造方法では、スクライブ領域にアライメントマークを形成する。
【００３２】
図１（Ａ）及び（Ｂ）に示すように、まず始めに、バルクのウエーハである単結晶のＳｉ基板１上に、単結晶のＳｉＧｅ層３を形成し、その上に単結晶のＳｉ層５を形成する。これらＳｉＧｅ層３及びＳｉ層５の形成は、それぞれエピタキシャル成長法により行う。
次に、図２（Ａ）及び（Ｂ）に示すように、チップ領域のＳｉ層５及びＳｉＧｅ層３に支持体用の穴ｈ１を形成する。即ち、チップ領域内にある穴形成領域を開口し、その他の全領域を覆う第１のレジストパターン（図示せず）をＳｉ層５上に形成する。そして、このレジストパターンをマスクにして、Ｓｉ層５とＳｉＧｅ層３とを順次ドライエッチングして、レジストパターン下からＳｉ基板１の表面を露出させる。これにより、穴ｈ１を形成する。その後、Ｓｉ層５上から第１のレジストパターンを取り除く。
【００３３】
また、図２（Ａ）及び（Ｂ）に示すように、この実施の形態では、この穴ｈ１を形成するドライエッチング工程で、チップ領域だけではなく、スクライブ領域のＳｉ層５とＳｉＧｅ層３とを選択的にエッチングして、Ｓｉ基板１の表面を底面とする開口部ｈ２を形成する。この開口部ｈ２は、後工程で形成する２つのアライメントマークＭ１、Ｍ２を囲むように形成する。開口部ｈ２の平面視での形状は例えば矩形である。
【００３４】
図１１（Ａ）は、第１のレジストパターンの形成に使用するフォトマスク７０の一例を示す平面図である。例えばレジストがポジ型の場合には、図１１（Ａ）に示すように、ブランクスに形成された遮光パターン７１によって、穴ｈ１（図２（Ａ）参照。）を形成する領域と開口部ｈ２（図２（Ａ）参照。）を形成する領域とだけに光を透過させ、それ以外の領域には光を透過させないようなフォトマスク７０を使用して、第１のレジストパターンを形成する。
【００３５】
次に、図３（Ａ）及び（Ｂ）に示すように、穴ｈ１と開口部ｈ２とが形成された後のＳｉ基板１の上方全体に支持体７を形成する。この支持体７は例えばＳｉＯ２膜であり、ＣＶＤなどの方法により形成する。これにより、穴ｈ１内では、支持体７とＳｉ基板１とが接触した状態となる。
次に、図４（Ａ）及び（Ｂ）に示すように、ＳＢＳＩ法によってＳＯＩ構造を形成する領域（即ち、ＳＢＳＩ領域）８と穴ｈ１とを含む領域を覆い、その周囲を露出する（即ち、覆わない）第２のレジストパターン９を支持体７上に形成する。また、図４（Ａ）及び（Ｂ）に示すように、このレジストパターン９を形成する工程では、そのアライメントマーク（孔）Ｍ１が開口部ｈ２の外周から平面視で離れた状態で開口部ｈ２の外周によって囲まれるように（即ち、開口部ｈ２の内側に余裕を持って収まるように）、アライメントマークＭ１をスクライブ領域の支持体７上に形成（配置）する。
【００３６】
図１１（Ｂ）は、第２のレジストパターン９の形成に使用するフォトマスク８０の一例を示す平面図である。例えばレジストがポジ型の場合には、図１１（Ｂ）に示すように、ブランクスに形成された遮光パターン８１によって、ＳＢＳＩ領域８（図４（Ａ）参照。）と、アライメントマークＭ１（図４（Ａ）参照。）を形成する領域とだけに光を透過させ、それ以外の領域には光を透過させないようなフォトマスク８０を使用して、第２のレジストパターン９を形成する。
【００３７】
次に、図４（Ａ）及び（Ｂ）において、例えば、アライメントマークＭ１と前工程でスクライブ領域に形成された下地層（段差等）との距離を測定する。そして、その測定値に基づいてレジストパターン９のアライメント精度の良否を判定する。レジストパターン９のアライメント精度に問題が無い場合は、図５に示すように、レジストパターン９をマスクに、支持体７と、Ｓｉ層５とＳｉＧｅ層３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。これにより、ＳｉＧｅ層３の側面の一部と、Ｓｉ層５の側面の一部とを露出した開口面をチップ領域の支持体７下に形成する（図５において、この開口面は、ＳＢＳＩ領域のＳｉＧｅ層に対して紙面の手前側と奥側とに形成される。）。また、このドライエッチング工程では、レジストパターン９のアライメントマークＭ１とほぼ同径で、その底面がＳｉ基板１０１に達する穴Ｈがスクライブ領域に形成される。図５に示すように、この穴の壁面は支持体（ＳｉＯ２膜）７とＳｉ基板１とからなる。チップ領域においてＳｉＧｅ層３の端面は全く露出していない。支持体７下に開口面を形成した後は、レジストパターン９を例えば硫酸による剥離とアッシングで除去する。
【００３８】
次に、図６に示すように、支持体７下に形成された開口面Ｈを介して、フッ硝酸等のエッチング液をＳｉＧｅ層３及びＳｉ層５に触れさせることにより、ＳｉＧｅ層３だけをエッチングして除去し、チップ領域のＳｉ基板１とＳｉ層５との間に空洞部１１を形成する。ここで、スクライブ領域の穴Ｈの壁面は支持体７（ＳｉＯ２膜）とＳｉ基板１とで構成されており、スクライブ領域のＳｉＧｅ層３はその端面が支持体７によって覆われている。従って、スクライブ領域ではＳｉＧｅ層３はエッチングされない。
【００３９】
次に、図７に示すように、Ｓｉ基板１を酸化炉内で熱酸化して、Ｓｉ基板１やＳｉ層５の露出した面にＳｉＯ２膜１３を形成する。このとき、Ｏ２等の酸化種は、支持体７下から露出したＳｉ基板１の表面だけでなく、支持体７下の開口面を通って空洞部１１内にも到達する。従って、ＳＢＳＩ領域の空洞部１１内にＳｉＯ２膜が形成される。このＳＢＳＩ領域の空洞部１１内に形成されたＳｉＯ２膜１３が、ＳＯＩ構造のＢＯＸとなる。なお、この熱酸化工程では、スクライブ領域の穴Ｈの底面でＳｉ基板１が露出しているので、その部分にもＳｉＯ２膜１３が形成される。
【００４０】
その後、ＣＶＤなどの方法によりＳｉ基板１の上方全面に素子分離用のＳｉＯ２膜１５を形成する。そして、ＣＭＰにより、Ｓｉ基板１の上方全面を平坦化処理し、図８に示すように、Ｓｉ層５の上方から素子分離用のＳｉＯ２膜１５や支持体７を取り除く。これにより、Ｓｉ層５の上面が露出し、且つその下方及び側方がＳｉＯ２膜１３，１５や支持体７等の絶縁膜で素子分離された構造（即ち、ＳＯＩ構造）をチップ領域に完成させる。この一連の工程によって、スクライブ領域でも穴Ｈ内にＳｉＯ２膜１５が埋め込まれ、その表面が平坦化される。
【００４１】
次に、図９（Ａ）及び（Ｂ）に示すように、ＳＢＳＩ領域８以外に残っているＳｉ層５やＳｉＧｅ層３をエッチングで取り除くために、ＳＢＳＩ領域８とその周辺の支持体７上及びＳｉＯ２膜１３，１５上を覆い、それ以外のチップ領域を露出する第３のレジストパターン２１を形成する。図９（Ａ）及び（Ｂ）に示すように、このレジストパターン２１を形成する工程では、そのアライメントマークＭ２が開口部ｈ２の外周から平面視で離れた状態で開口部ｈ２の外周によって囲まれるように（即ち、開口部ｈ２の内側に余裕を持って収まるように）、アライメントマーク２１をスクライブ領域の支持体７上に形成する。また、図９（Ａ）に示すように、この実施の形態では例えば、アライメントマークＭ２を、先に形成したアライメントマークＭ１と平面視で重ならないように形成する。
【００４２】
図１１（Ｃ）は、第３のレジストパターン２１の形成に使用するフォトマスク９０の一例を示す平面図である。例えばレジストがポジ型の場合には、図１１（Ｃ）に示すように、ブランクスに形成された遮光パターン９１によって、ＳＢＳＩ領域８（図９（Ａ）参照。）とその周辺領域及び、アライメントマークＭ２（図９（Ａ）参照。）を形成する領域には光を透過させず、それ以外の領域には光を透過させるようなフォトマスク９０を使用して、第３のレジストパターン２１を形成する。
【００４３】
次に、図９（Ａ）及び（Ｂ）において、例えば、アライメントマークＭ２と前工程でスクライブ領域に形成された下地層（段差等）との距離を測定する。そして、その測定値に基づいてレジストパターン２１のアライメント精度の良否を判定する。レジストパターン２１のアライメント精度に問題が無い場合は、このレジストパターン２１をマスクに、支持体７と、Ｓｉ層５とＳｉＧｅ層３とを順次エッチングする。これらのエッチングは、異方性のドライエッチング装置を用いて行う。
【００４４】
これにより、図１０に示すように、チップ領域ではＳＢＳＩ領域８にのみＳｉ層５が残され、それ以外の領域からはＳｉ層５とＳｉＧｅ層３とが取り除かれる。また、スクライブ領域では、Ｓｉ基板１の上方に残されていたＳｉ層５とＳｉＧｅ層３とがエッチングされ、それらが全て取り除かれる。このようにして、チップ領域の一部にＳＯＩ構造を有し、且つ、スクライブ領域にはＳｉＧｅ層３が全く残っていない構造の半導体基板（ウエーハ）を完成させる。ＳＯＩ構造の完成以降は、通常のプロセスによりＳＯＩ構造のＳｉ層５に電界効果型トランジスタ等を作製する。
【００４５】
このように、本発明の実施の形態によれば、第２のレジストパターン９を用いた支持体７、Ｓｉ層５及びＳｉＧｅ層３のエッチング工程において、そのスクライブ領域に形成されるアライメントマークＭ１下は支持体（ＳｉＯ２膜）７であるため、このエッチングでスクライブ領域に形成されるパターンの側面はＳｉＯ２膜となる。従って、スクライブ領域においてＳｉＧｅ層３の端面の露出が防止される。これにより、空洞部１１内にＳｉＯ２膜（ＢＯＸ）１３を形成する工程で、ＳｉＧｅ層３の端面からのＧｅのアウトディフュージョンを抑制することができるので、（ＢＯＸ形成用の）酸化炉内の汚染を多少でも防止することができる。
【００４６】
また、第３のレジストパターン２１を用いたＳｉ層５及びＳｉＧｅ層３のエッチング工程において、そのスクライブ領域に形成されるアライメントマークＭ２下は支持体（ＳｉＯ２膜）７であるため、このエッチングでスクライブ領域に形成されるパターンの側面はＳｉＯ２膜となる。従って、スクライブ領域においてＳｉＧｅ層３の端面の露出が防止される。これにより、次工程以降の熱処理（例えば、ＣＶＤ工程）でＧｅのアウトディフュージョンを抑制することができるので、熱処理装置（例えば、ＣＶＤ装置）内の汚染を多少でも防止することができる。
【００４７】
この実施の形態では、Ｓｉ基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ３が本発明の「第１半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」に対応している。また、レジストパターン９が本発明の「マスクパターン」又は「第１マスクパターン」に対応し、レジストパターン２１が本発明の「第２マスクパターン」に対応している。さらに、ＳｉＯ２膜１３が本発明の「熱酸化膜」に対応し、支持体（ＳｉＯ２膜）７が本発明の「支持体」と「汚染防止膜」に対応している。また、支持体用の穴ｈ１が本発明の「第１の穴」に対応し、開口部ｈ２が本発明の「第２の穴」又は「穴」に対応している。また、スクラブ領域が本発明の「プロセス確認領域」に対応し、アライメントマークＭ１，Ｍ２が本発明の「プロセス確認用マーク」に対応している。
【図面の簡単な説明】
【００４８】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【図４】実施の形態に係る半導体装置の製造方法を示す図（その４）。
【図５】実施の形態に係る半導体装置の製造方法を示す図（その５）。
【図６】実施の形態に係る半導体装置の製造方法を示す図（その６）。
【図７】実施の形態に係る半導体装置の製造方法を示す図（その７）。
【図８】実施の形態に係る半導体装置の製造方法を示す図（その８）。
【図９】実施の形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】実施の形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】フォトマスクの一例を示す図。
【図１２】従来例に係る半導体装置の製造方法を示す図（その１）。
【図１３】従来例に係る半導体装置の製造方法を示す図（その２）。
【図１４】従来例に係る半導体装置の製造方法を示す図（その３）。
【図１５】従来例に係る半導体装置の製造方法を示す図（その４）。
【図１６】従来例に係る半導体装置の製造方法を示す図（その５）。
【図１７】従来例に係る半導体装置の製造方法を示す図（その６）。
【図１８】従来例に係る半導体装置の製造方法を示す図（その７）。
【図１９】従来例に係る半導体装置の製造方法を示す図（その８）。
【図２０】従来例に係る半導体装置の製造方法を示す図（その９）。
【符号の説明】
【００４９】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  Ｓｉ層、７  支持体（ＳｉＯ２膜）、８  ＳＢＳＩ領域、９，２１  レジストパターン、１１  空洞部、１３，１５  ＳｉＯ２膜、７０，８０，９０  フォトマスク、７１，８１，９１  遮光パターン、ｈ１  穴、ｈ２  開口部、Ｈ  穴、Ｍ１，Ｍ２  アライメントマーク、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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