(57)【要約】【課題】  参照信号と補間信号間の位相関係を確実に保持し、より小さく、より簡単な構成の装置を実現するために応用可能な位相補間器を提供する。【解決手段】  位相補間器は、２つの可調整遅延器３０及び３１、可調整遅延器３０で遅延された信号と可調整遅延器３１で遅延された信号との位相差を検出する位相比較器３２、位相比較器３２の出力を積分する積分器３３、可調整遅延器３０及び３１の制御電圧を設定する乗算器３４−１、３４−２を備える。位相比較器３２と積分器３３を備えるフィードバックループは、可調整遅延器３０の遅延量を制御し、｛ＡＣＫ１、ＡＣＫ２｝及びＩＣＫ間の位相関係を確実に保持し、安定なＩＣＫ位相を実現する。【選択図】図４Ａ
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【特許請求の範囲】
【請求項１】
補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量だけ遅延させる第１の可調整遅延手段と、
比較用信号を生成するために、第１の基準クロック信号とは異なる位相を持つ第２の基準クロック信号を可変な遅延量だけ遅延させる第２の可調整遅延手段と、
補間クロック信号と比較用信号の位相を比較し、比較結果信号を出力する位相比較手段と、
補間クロック信号と比較用信号の位相差を小さくするように、比較結果信号に基づき、前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
【請求項２】
前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする請求項１に記載の位相補間器。
【請求項３】
前記第２の可調整遅延手段の遅延量は、負の値であることを特徴とする請求項１に記載の位相補間器。
【請求項４】
前記第１の可調整遅延手段と前記第２の可調整遅延手段の遅延量の大きさの和は、前記第１の基準クロック信号と前記第２の基準クロック信号の位相の時間差に等しいことを特徴とする請求項１に記載の位相補間器。
【請求項５】
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＬＣ型アナログ遅延回路で構成されていることを特徴とする請求項１に記載の位相補間器。
【請求項６】
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＲＣ型アナログ遅延回路で構成されていることを特徴とする請求項１に記載の位相補間器。
【請求項７】
補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量で遅延させる第１の可調整遅延手段と、
比較用信号を生成するために、補間クロック信号を可変な遅延量で遅延させる第２の可調整遅延手段と、
第１の基準クロック信号と異なる位相を有する第２の基準クロック信号と比較用信号の位相を比較し、位相結果信号を出力する位相比較手段と、
第２の基準クロック信号と比較用信号の位相差を減らすように、比較結果信号に基づいて、第１の可調整遅延手段と第２の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
【請求項８】
請求項１または７に記載の位相補間器と、
該位相補間器によって生成される基準クロック信号と補間信号に従って、入力データをラッチするデータラッチ手段と、
を備えることを特徴とするクロックデータ再生システム。
【請求項９】
請求項１または７に記載の位相補間器を複数備え、
各位相補間器は、互いに異なる位相を有する入力クロック信号に基づいて、他の位相補間器とは異なる位相の、第１の基準クロック信号と第２の基準クロック信号に互いに置き換えて割り当てられる補間クロック信号を生成することを特徴とする多位相クロック生成器。
【請求項１０】
第１の遅延量で共通クロックを遅延させる第１の可調整遅延手段と、
第２の遅延量で共通クロックを遅延させる第２の可調整遅延手段と、
該第１の可調整遅延手段の出力を伝搬させる経路と該第２の可調整遅延手段の出力を伝搬させる経路とからなる伝搬経路と、
互いに同じ遅延量を有する、該第１の可調整遅延手段の伝搬された出力をフィードバックする第１の経路と、該第２の可調整遅延手段の伝搬された出力をフィードバックする第２の経路とを備えるフィードバック経路と、
該第１の可調整遅延手段の伝搬された出力と、該第２の可調整遅延手段のフィードバックされた出力との位相差を、該第２の可調整遅延手段の伝搬された出力と該第１の可調整遅延手段のフィードバックされた出力との位相差と比較することによって得られる差信号を生成する差信号生成手段と、
該差信号を小さくするように、該第１の遅延量と該第２の遅延量を制御する制御手段と、
を備えるクロック同期装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間器、特には、クロックデータ再生（Clock Data Recovery: CDR）システムのそれに関する。
【背景技術】
【０００２】
位相補間器は、入力データをラッチするためのフロントエンドサンプラに正確な中間クロックが要求されるクロックデータ再生（ＣＤＲ）システム及び位相検出システムのシステムクロック間の位相差を調整するために広く使用されている。
【０００３】
従来の位相補間器（ＰＩ）は、２つの基準クロック間の位相差を調整するために、アナログ素子（加算器、乗算器、あるいは、ミキサ、増幅器等）を用いている。これらのアナログ素子には時間遅延が存在するために、基準クロックと補間クロックの間の位相を調整するために、遅延補償素子が必要である。更に、遅延補償素子には、他の種類のタイムジッタ及び偏差が存在する。このような素子の時間遅延は、入力データレート、プロセスパラメータ、及び、温度の変化にも敏感である。
【０００４】
図１は、従来のクロックデータ再生システムの例を示す。
図１に示されるクロックデータ再生（ＣＤＲ）システムの例では、並列フロントエンドサンプラ１０−１、１０−２、１０−３、・・・、１０−ｎ、デマルチプレクサ（ＤＥＭＵＸ）１１、位相検出ユニット１２、２つの非線形性修正コーダ１３−１、及び、１３−２、遅延補償素子（ｔ＿ｄｌｙ）１４−１、及び、１４−２、位相補間器１５及びチャージポンプ１６がある。入力データＤｉｎは、シリアルデータであり、入力データＤｉｎは、サンプラ１０−１、１０−２、１０−３、・・・、１０−ｎによって並列にラッチされる。サンプラ１０−１、１０−２、１０−３、・・・、１０−ｎは、たとえば、ラッチあるいはフリップフロップである。各サンプラ１０−１、１０−２、１０−３、・・・、１０−ｎは、異なるタイミングでデータをラッチする。これは、入力データＤｉｎがシリアルデータからパラレルデータに変換されることを意味する。ｎ個のサンプラが設けられる場合には、入力データＤｉｎは、ｎ個のパラレルデータに変換される。並列化された入力データＱは、並列化された入力データを互いに同期させ、並列データである出力データＤｏｕｔとして出力するデマルチプレクサ１１に入力される。デマルチプレクサ１１は、並列化された入力データＱの位相情報を検出し、これを位相検出ユニット１２に出力する。位相検出ユニット１２は、並列化された入力データＱ間の位相の差を表す信号を出力する。位相検出ユニット１２からの出力信号は、チャージポンプ１６と非線形性修正コーダ１３−１及び１３−２に供給される。チャージポンプ１６は、位相検出ユニット１２の出力を、データ再生システムの動作のための基準クロック信号（ＣＫ１及びＣＫ２）を生成するＶＣＯ（Voltage Controlled Oscillator）の制御電圧に変換する。制御電圧を変えることにより、基準クロック信号（ＣＫ１及びＣＫ２）の位相あるいは周波数を変えることができる。非線形性修正コーダ１３−１及び１３−２に入力される位相検出ユニット１２の出力は、遅延補償素子１４−１及び１４−２の遅延量制御電圧と、位相補間器１５の重み係数（ｇ１及びｇ２）に変換される。非線形性修正コーダ１３−１及び１３−２は、たとえば、位相検出ユニット１２の出力を遅延補償素子１４−１及び１４−２の適切な電圧信号と、位相補間器１５の重み係数ｇ１及びｇ２に変換するルックアップテーブルからなっている。基準クロック信号ＣＫ１及びＣＫ２は、たとえば、それぞれ、サンプラ１０−１及び１０−３のクロック信号ＡＣＫ１及びＡＣＫ２とするために、遅延補償素子１４−１及び１４−２によって遅延される。位相補間器１５は、基準クロックＣＫ１及びＣＫ２と、重み係数ｇ１及びｇ２を受信し、重み係数ｇ１及びｇ２の値に依存して補間クロック信号ＩＣＫを生成する。補間クロック信号ＩＣＫは、ＡＣＫ１とＡＣＫ２のタイミングの中間のタイミングのデータをラッチするために使用される。Ｑの数が３であれば、位相補間器が１つだけ設けられるが、Ｑの数が３より大きい場合には、複数の位相補間器が設けられる。
【０００５】
図２は、図１の従来のデータ再生システムのタイミングチャートである。
従来の位相補間器においては、ＩＣＫと基準クロック（ＣＫ１とＣＫ２）の間に位相エラーがある。位相エラーが生じると、データ再生システムの出力に、間違ったデータができる。
【０００６】
図２において、入力データＤｉｎは、データ周期Ｔの信号として示されている。信号ＡＣＫ１は、各ｎデータ周期のタイミング（１）でデータをラッチするのに使用される。また、信号ＡＣＫ２は、各ｎデータ周期のタイミング（２）でデータをラッチするのに使用される。信号ＩＣＫは、各ｎデータ周期のタイミング（３）でデータをラッチするのに使用される。ここでは、３つのラッチ用信号のみが示されている。しかし、異なるタイミング（ｎ−３）でｎ個のデータをラッチするためには、より多くのラッチ用信号が必要である。従来の位相補間器の問題を理解するに十分な３つの信号ＡＣＫ１、ＡＣＫ２、及びＩＣＫのみに注目する。
【０００７】
図２において、「不安定位相」として示されているように、従来の位相補間器では、ＡＣＫ１、ＡＣＫ２、及び、ＩＣＫの位相シフトが生じる。この位相シフトは、並列化された入力データＱにデータエラーを発生させる。したがって、並列化された入力データＱから生成される同期化されたデータＤｏｕｔは、誤ったデータを含む。図２において、Ｄｏｕｔに対し、１つの図のみが示されている。これは、Ｄｏｕｔが同期されたｎ個のデータシーケンスを有しているので、１データ周期にｎビットを表すようにすると紙面を節約できるからである。したがって、Ｄｏｕｔのデータ周期（４）は、ｎ個のパラレルビットデータを表し、データ周期（５）は、誤ったデータを含むｎ個のパラレルビットデータを表している。
【０００８】
図３は、図１の従来のクロックデータ再生システムに用いられる従来の位相補間器を示している。
図３（ａ）に示されるように、従来の位相補間器は、乗算器２０−１及び２０−２、アナログ加算器２１、及び、増幅器２２を備えている。信号ＣＫ１は、乗算器２０−１によってｇ１が乗算され、信号ＣＫ２は、乗算器２０−２によって、ｇ２が乗算される。乗算器２０−１及び２０−２からの出力は、アナログ加算器２１に入力され、出力が加算される。以下に説明されるように、中間位相信号は、乗算器２０−１及び２０−２の出力を加算することによって生成される。増幅器２２は、アナログ加算器２１の出力を増幅して、中間信号の振幅を信号ＩＣＫに適したものとする。
【０００９】
アナログ素子（アナログ加算器２１、乗算器２０−１及び２０−２、増幅器２２）が用いられているので、これらのアナログ素子の内在的な動作遅延によって、ＩＣＫの位相に遅延が生じる。適切なラッチ動作を行うために、ＩＣＫの位相に対し、２つの基準クロックＣＫ１及びＣＫ２の位相を調整するために、信号ＡＣＫ１及びＡＣＫ２が、信号ＣＫ１及びＣＫ２を遅延させることによって、これらから生成される。
【００１０】
これらのアナログ素子には、時間遅延が存在するために、遅延補償素子１４−１及び１４−２は、基準クロックＣＫ１及びＣＫ２と、補間クロックＩＣＫ間の位相を調整する必要がある。従来の位相補間器に生じる遅延時間は、「ｔ＿ｄｌｙ」と表される。遅延時間（ｔ＿ｄｌｙ）を補償するために、ＣＫ１とＣＫ２は、遅延されて、ＡＣＫ１とＡＣＫ２が作られる。
【００１１】
数学的には、ｔ＿ｄｌｙ＠ＣＫ１とＩＣＫ間の時間遅延＠ＣＫ２とＩＣＫ間の時間遅延である。
図３（ｂ）において、基準クロックＣＫ１及びＣＫ２は、周期Ｔｃの信号として示されている。信号ＣＫ１及びＣＫ２は、互いに対し位相シフトされている。点線で、望ましい出力として示されている補間信号が必要である。しかし、アナログ加算器ＡＤの出力と増幅器ＩＣＫの出力（実際の出力）は、必要な出力からｔ＿ｄｌｙだけ遅延されている。ＣＫ１、ＣＫ２、及び、ＩＣＫの位相をマッチさせるために、ＣＫ１とＣＫ２の位相は遅延されなければならない。したがって、それぞれ、ＣＫ１とＣＫ２からｔ＿ｄｌｙだけ遅延された信号ＡＣＫ１とＡＣＫ２が生成されている。
【００１２】
しかし、ｔ＿ｄｌｙは、ｇ１、ｇ２の値および動作状況により変化するので、位相ミスマッチは発生する。
更に悪いことには、ＣＫ１とＣＫ２の位相差は、｛ｇ１、ｇ２｝の非線形関数であるので、非線形性修正コーダが、従来のクロックデータ再生システムに必要である。
【００１３】
これらの非線形性デコーダを加えることは、クロックデータ再生システムの複雑さと回路規模を増してしまう。回路が大きいことと、各回路ブロックの時間遅延のために、位相エラーは、すぐには補償できない。結果として、再生データに誤ったデータが存在することになる。これは、分離されたデータに誤りが生じるという結果となる。
【００１４】
以下は、｛ｇ１、ｇ２｝と、ＣＫ１、ＣＫ２間の位相差の関係の説明である。
従来の位相補間器においては、ＩＣＫは、（ｇ１・ＣＫ１＋ｇ２・ＣＫ２）の形状波形として考えることができる。重みｇ１及びｇ２は、｛ＣＫ１、ＣＫ２｝への類似性の比を調整する。ｇ１がｇ２より大きい場合は、補間されたＩＣＫは、ＣＫ２よりもＣＫ１により近く、ｇ２がｇ１より大きい場合には、補間されたＩＣＫは、ＣＫ１よりもＣＫ２に近い。ＣＫ１、ＣＫ２双方が正弦波である場合には、以下の式（１）及び（２）を参照されたい。ＣＫ１とＣＫ２が、三角波あるいは矩形波である場合には、補間クロックは、ｇ１・ＣＫ１とｇ２・ＣＫ２のすべての正弦波の高周波の和となる。
【００１５】
以下は、従来の位相補間器における波形位相を記述するために使用される正弦波の場合の説明である。
ＣＫ１とＣＫ２が両方とも正弦波である場合は、ｗをクロック（ＣＫ１及びＣＫ２）の角周波数とし、ｔを時間とし、ｋをＣＫ１とＣＫ２の位相差とした場合、これらは、ＣＫ１＝ｓｉｎ（ｗｔ）及びＣＫ２＝ｓｉｎ（ｗｔ−ｋ）と表される。
【００１６】
結果として、図３（ｂ）のＡＤの波形表現は
ＡＤ（ｔ)＝ｇ１・ｓｉｎ（ｗｔ）＋ｇ２・ｓｉｎ（ｗｔ−ｋ）
＝ｇ１・ｓｉｎ（ｗｔ）＋ｇ２・［ｓｉｎ（ｗｔ）ｃｏｓ（ｋ）−ｓｉｎ（ｋ）ｃｏｓ（ｗｔ）］
＝［ｇ１＋ｇ２・ｃｏｓ（ｋ）］ｓｉｎ（ｗｔ）−ｇ２・ｓｉｎ（ｋ）ｃｏｓ（ｗｔ）
式（１）
で与えられる。
【００１７】
ＡＤ（ｔ）の交差点は、ＡＤ（ｔ）＝０で定義されるので、対応するｗｔの値は、
ｗｔ＝ａｒｃｔａｎ［ｇ２・ｓｉｎ（ｋ）／（ｇ１＋ｇ２・ｃｏｓ（ｋ）］  式（２）
で与えられる。
【００１８】
あるいは、ＡＤ及びＩＣＫは、式（２）で表される値のＣＫ１からの位相シフトを有する波形である。
式（２）の値は、各ｇ１、ｇ２、及びｋの非線形関数であることに注意されたい。
【００１９】
ＣＫ１、ＣＫ２が三角波や矩形波である場合には、補間クロックは、ｇ１・ＣＫ１及びｇ２・ＣＫ２のすべての正弦波の高周波の和になる。
数学的には、
ＡＤ（ｔ）＝ｇ１・Ｓ（ＣＫ１の正弦波高周波）＋ｇ２・Ｓ（ＣＫ２の正弦波高周波）
式（３）
これはまた、ｇ１、ｇ２及び、ＣＫ１とＣＫ２の位相差の関数である。
【００２０】
結果として、ＡＤ及びＩＣＫの位相は、ｇ１、ｇ２、あるいは、ｋの値のいずれかが変化すると、変化する。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
従来の位相補間器においては、補間信号は、内在的な動作遅延を有するアナログ素子によって生成され、この遅延は、直接補間信号の位相遅延に反映される。したがって、参照信号と補間信号の位相マッチングを確実なものとするためには、参照信号と補間信号の位相遅延を制御しなくてはならない。参照信号と補間信号の位相遅延の制御は、余分な回路を必要とする。したがって、位相補間器を使用するクロックデータ再生システムなどは、参照信号と補間信号の位相関係の不安定さが残ったまま、より大きく、より複雑になる。
【００２２】
本発明の課題は、参照信号と補間信号の位相関係を確実にし、より小さく、より単純な構成の装置を実現するのに応用可能な位相補間器を提供することである。
【課題を解決するための手段】
【００２３】
本発明の目的は、以下に記載のような位相補間器を提供することによって達成される。
本発明の第１の位相補間器は、補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量だけ遅延させる第１の可調整遅延手段と、比較用信号を生成するために、第１の基準クロック信号とは異なる位相を持つ第２の基準クロック信号を可変な遅延量だけ遅延させる第２の可調整遅延手段と、補間クロック信号と比較用信号の位相を比較し、比較結果信号を出力する位相比較手段と、補間クロック信号と比較用信号の位相差を小さくするように、比較結果信号に基づき、前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量を制御する遅延量制御手段とを備えることを特徴とする。
【００２４】
本発明の第２の位相補間器は、補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量で遅延させる第１の可調整遅延手段と、比較用信号を生成するために、補間クロック信号を可変な遅延量で遅延させる第２の可調整遅延手段と、第１の基準クロック信号と異なる位相を有する第２の基準クロック信号と比較用信号の位相を比較し、位相結果信号を出力する位相比較手段と、第２の基準クロック信号と比較用信号の位相差を減らすように、比較結果信号に基づいて、第１の可調整遅延手段と第２の可調整遅延手段の遅延量を制御する遅延量制御手段とを備えることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、参照信号と補間信号の位相関係は、位相補間器のフィードバックループによって確実に保たれる。したがって、位相補間器を使って装置を構成する場合、参照信号と補間信号の位相ミスマッチを補償する余分な回路を設ける必要がない。
【００２６】
結果として、本発明は、より小さく、より単純な構成の装置を実現するために応用できる位相補間器を提供できる。
【発明を実施するための最良の形態】
【００２７】
本発明の位相補間器は、集積回路に搭載しても良いし、単体素子を使って構成しても良い。本発明の位相補間器は、入力信号を合成するのに、周期的なクロックや信号を使うフェーズロックトループやフィードバックシステムにも応用可能である。また、論理システムやデジタルシステムの遠隔部において、システムクロックを合成するために使用することも可能である。
【００２８】
遅延時間（ｔ＿ｄｌｙ）が、従来の位相補間器によって生成された補間クロック（ＩＣＫ）に存在する。そのような遅延時間を補償するために、入力基準クロック（ＣＫ１、ＣＫ２）の双方を遅延させて、調整されたクロック（ＡＣＫ１、ＡＣＫ２）を生成している。しかし、ｔ＿ｄｌｙが、ＩＣＫの位相や動作条件により変化するので、位相ミスマッチが起こる。
【００２９】
本発明の位相補間器は、入力基準クロック（ＣＫ１、ＣＫ２）に対して安定した位相関係を有するＩＣＫを生成する。
本発明の位相補間器においては、ＩＣＫは、ＩＣＫと基準クロック（ＣＫ１、ＣＫ２）間の位相が正確に配置され、細かく調整されるように、フィードバックループによって調整される。更に、本発明の位相補間器を使用したＣＤＲシステムの設計は、中間クロックが、複雑な補償回路やコーディング回路を用いないで、位相補間器から直接使用可能なので、簡素化することが可能である。
【００３０】
図４Ａ及び図４Ｂは、本発明の実施形態の位相補間器を示している。
図４Ａに示されるように、本発明の位相補間器は、ＩＣＫを生成するために、２つの可調整遅延ブロック３０及び３１を用いる。これらの２つの可調整遅延ブロック３０及び３１、位相補間器３２、及び、積分器３３は、入力クロックと出力クロック間の位相を自動的に調整するフィードバックループを形成する。（ＣＫ１、ＣＫ２）及びＩＣＫ間の位相は、（ｔ＿ｄｌｙ２／ｔ＿ｄｌｙ１）＝（ｇ２／ｇ１）を維持するフィードバックループによって監視される。
【００３１】
可調整遅延器３０は、遅延（ｔ＿ｄｌｙ１）でＣＫ１をシフトするのに用いられ、可調整遅延器３１は、遅延（Ｔｃ−ｔ＿ｄｌｙ２）でＣＫ２をシフトするのに用いられる。ここで、Ｔｃは、ＣＫ２の周期である。（Ｔｃ−ｔ＿ｄｌｙ２）の時間遅延は、ＣＫ１とＣＫ２が周期Ｔｃで周期的である場合には、（−ｔ＿ｄｌｙ２）だけ遅らせる（ｔ＿ｄｌｙ２だけ進ませる）ことと同じである。他方、ｔ＿ｄｌｙ１とｔ＿ｄｌｙ２はｔ＿ｄｌｙ１＋ｔ＿ｄｌｙ２＝Ｔｓｅｐを維持するように設定される。
【００３２】
可調整遅延器３０と３１で遅延された遅延クロックは、それぞれ、ＩＣＫ、ｐｈｉとする。ＩＣＫとｐｈｉ間の位相は、位相比較器３２と積分器３３で監視される。位相比較器３２は、ＩＣＫとｐｈｉ間の位相差を信号「Ｈ」として出力する。積分器３３は、ＩＣＫとｐｈｉ間の位相差を示す信号を積分し、位相差によって値が変化する電圧Ｖｓを出力する。ＩＣＫとｐｈｉ間の位相差に比例した値Ｖｓは、生成され、ｔ＿ｄｌｙ１と−ｔ＿ｄｌｙ２を制御するためにフィードバックされる。したがって、ＩＣＫとｐｈｉは、それらの位相差がゼロとなるまで、徐々にシフトされる。ＩＣＫとｐｈｉがマッチする点では、ＩＣＫは、望ましい出力（補間クロック）となっている。
【００３３】
本発明の位相補間器では、ｇ１とｇ２の関数は、ＩＣＫを調整して、結果的に、
【００３４】
【数１】
2007181128.tif 000003
【００３５】
となるようにする。
全体として、本発明の実施形態の位相補間器においては、２つの可調整遅延素子を制御するフィードバックループが存在する。ＩＣＫとｐｈｉ間の位相がゼロになるにつれ、Ｖｓは、安定し、ｔ＿ｄｌｙ１は、上記値に等しくなる。
【００３６】
図４Ａの構成においては、乗算器３４−１及び３４−２、積分器３３及び位相比較器３２の内在的な特性により遅延が存在する。しかし、この遅延は、可調整遅延器３０及び３１の遅延量を可変するタイミングのみに影響し、ＩＣＫ自身の位相には影響は与えない。結果として、従来の位相補間器のような、ＡＣＫ１、ＡＣＫ２及びＩＣＫの位相不安定性は存在しない。
【００３７】
図４Ｂのタイミングチャートでは、ＣＫ１は、直接ＡＣＫ１として使い、ＣＫ２は、直接ＡＣＫ２として使い、ＩＣＫは、ＡＣＫ１からｔ＿ｄｌｙ１だけ遅延され、ＡＣＫ２から−ｔ＿ｄｌｙ２だけ遅延、あるいは、ＡＣＫ２からＴｃ−ｔ＿ｄｌｙ２だけ遅延される。ＩＣＫとｐｈｉは、それぞれ、ｔ＿ｄｌｙ１及び−ｔ＿ｄｌｙ２だけシフトされ、ＩＣＫとｐｈｉ間の位相は、これらが全く一致するまで近づいていく。このとき、位相比較器は、Ｖｓが安定化するように、一定値を出力する。このときには、ＡＣＫ１、ＡＣＫ２及びＩＣＫ間の位相エラーあるいは誤った位相シフトがないので、入力（ｇ１、ｇ２）の値を固定化することができる。このとき、位相比較器は、そのＤＣ値がＶｓを一定に保持する出力を生成する（この値は、ＩＣＫとｐｈｉ間の位相差に比例する）。
【００３８】
図４Ｃ及び図４Ｄは、ｔ＿ｄｌｙ１とｔ＿ｄｌｙ２の時間ｔの関数としての振る舞いを示す。
図４Ｃに示されるように、ＣＫ１、ＣＫ２、ＩＣＫ及びｐｈｉ間の関係は、ＣＫ１の立ち上がりを時間ｔ＝０として定義する時間軸上に示されている。位相比較器の出力Ｈ（ｔ）は、ＩＣＫとｐｈｉ間の位相差に比例しており、
Ｈ（ｔ）＝Ｋｉ・｛［Ｔｓｅｐ−ｔ＿ｄｌｙ２（ｔ）］−ｔ＿ｄｌｙ１（ｔ）｝
＝Ｋｉ・［Ｔｓｅｐ−ｔ＿ｄｌｙ２（ｔ）−ｔ＿ｄｌｙ１（ｔ）］
と表される。
【００３９】
ｔ＿ｄｌｙ１とｔ＿ｄｌｙ２の時間関数表現は以下の通りである。
【００４０】
【数２】
2007181128.tif 000004
【００４１】
ここで、Ｋｄ＝可調整遅延器３０のゲイン、Ｋｉ＝積分器３３のゲインである。
可調整遅延器３１をゲインＫｄで設定すると、
ｔ＿ｄｌｙ１（ｔ）／ｔ＿ｄｌｙ２（ｔ）＝ｇ１／ｇ２      式（５）
である。
【００４２】
式（４）と（５）をあわせると、
【００４３】
【数３】
2007181128.tif 000005
【００４４】
式（６）の典型的な、ｔ＿ｄｌｙ１（ｔ）の解は、
【００４５】
【数４】
2007181128.tif 000006
【００４６】
で与えられる。ここで、Ｍ＝Ｋｄ・Ｋｉ・（ｇ１＋ｇ２）である。
時間「ｔ」が十分大きい、あるいは、「Ｍ」が十分小さい、あるいは、両方の条件が成り立つ場合、
【００４７】
【数５】
2007181128.tif 000007
【００４８】
である。
ｔ＿ｄｌｙ２（ｔ）及びｔ＿ｄｌｙ１（ｔ）間の関係が式（５）で与えられるので、ｔ＿ｄｌｙ２（ｔ）の典型的な解は、
【００４９】
【数６】
2007181128.tif 000008
【００５０】
で与えられる。
図４Ｄにｔ＿ｄｌｙ１、ｔ＿ｄｌｙ２の典型的な振る舞いを示す。時間「ｔ」が十分大きい、あるいは、「Ｍ」が十分小さい、あるいは、両方の条件が成り立つ場合、ｔ＿ｄｌｙ１（ｔ）と（Ｔｓｅｐ−ｔ＿ｄｌｙ２）の両者は、一定値、特に、（Ｔｓｅｐ・ｇ１）／（ｇ１＋ｇ２）に収束する。
【００５１】
図５は、本発明の実施形態の位相補間器のクロックデータ再生（ＣＤＲ）システムへの応用例を示す。
図５において、図１と同様の素子には、同じ参照符号を付けて、説明を省略する。
【００５２】
ＩＣＫと基準クロック（ＣＫ１、ＣＫ２）間の位相は、本発明の実施形態によって正確に整列されるので、中間クロックをＣＤＲシステムに直接使用できる。結果のＣＤＲシステムは、位相補間器４０からのクロックが精緻に調整されているので、簡素化可能である。高性能の位相比較器３２が使用される場合、位相エラーは、ほぼゼロとなる。
【００５３】
図５（ａ）では、位相補間器４０から直接出力されるＡＣＫ１とＡＣＫ２は、図示の通り、サンプラ１０−１と１０−３によって使用される。ＡＣＫ１、ＡＣＫ２及びＩＣＫ間の相対位相は、位相補間器４０のフィードバックループによって確保されるので、位相検出ユニット１２の出力に基づいて、ＡＣＫ１とＡＣＫ２の位相を調整する必要がない。また、ｇ１、及びｇ２を可変して、ＩＣＫの位相を調整する必要もない。ｇ１とｇ２は、固定可能である。したがって、遅延補償素子及び非線形性修正コーダは、必要ではなく、ＣＤＲシステムをより簡素化できる。位相検出ユニット１２の出力は、チャージポンプ１６を介して、ＶＣＯの制御に使われるのみである。図５（ｂ）に示されるように、ＡＣＫ１及びＡＣＫ２には、位相不安定性はない。したがって、データエラーも生じない。
【００５４】
図６は、従来技術の位相補間器と本発明の実施形態の位相特性の比較を示す。
このグラフの値は、カリフォルニア大学バークレー校のバークレー予測技術モデル（ＢＰＴＭ）のような標準０．１８ｕｍＣＭＯＳパラメータを使った典型的なトランジスタ遅延を用いて計算した。ＣＫ１及びＣＫ２、Ｔｓｅｐの時間差は、位相差が９０度となるように（Ｔｃ／４）に設定されている。クロック周期が３６０度として表されていることに注意されたい。このグラフでは、Ｔｓｅｐ／Ｔｃ＊３６０（度）＝９０（度）が、図６（ｂ）に示されているように、仮定されている。図６（ａ）において、横軸は、度を単位とした補間位相を示し、縦軸は、度を単位とした補間エラーを示しており、グラフは、さまざまな補間位相における補間エラーの大きさを示している。従来技術では、補間エラーは、補間位相が約３０度で約−６度、補間位相が約７０度で＋６度である。従来の位相補間器は、図６（ａ）に示されるように、非線形特性を有している。
【００５５】
従来の位相補間器を使うことによって、最大位相エラー幅は、１２度であり、一方、補間位相は、０から９０度の範囲となっている。他方、本発明の実施形態の位相補間器の位相エラーは、内部のフィードバックループによって自動的に補正され、約±１．３度と低く維持されている。位相エラーは、主に、位相比較器のデッドゾーンによって起こっている。デッドゾーンは、位相比較器が入力の位相差を決定できない状態や条件を示す。高性能の位相比較器を使用すれば、位相エラーをほぼゼロとすることができる。
【００５６】
図７及び８は、電圧制御時間遅延器の例を示す。
図７（ａ）及び７（ｂ）において、Ｌｖ１及びＬｖ２は、インダクタ、Ｃｖ１及びＣｖ２は、制御電圧によってその値を変えることのできる可変キャパシタである。｛ｇ１・Ｖｓ、ｇ２・Ｖｓ｝は、本発明の実施形態の位相補間器の乗算器によって生成される電圧である。図７（ａ）において、ｇ１・Ｖｓは、ＣＫ１とＩＣＫ間の時間遅延「ｔ＿ｄｌｙ１」に影響を与える、キャパシタンス値「Ｃｖ１」を調整するための制御電圧として使用される。図７（ｂ）において、制御電圧は、（Ｖｄｃ２−ｇ２・Ｖｓ）であり、Ｖｄｃ２は、ｔ＿ｄｌｙ２＝Ｔｃとなる制御電圧である。したがって、図７（ａ）の構成は、可調整遅延器３０として使用可能であり、図７（ｂ）のそれは、可調整遅延器３１として使用可能である。
【００５７】
図８は、ＲＣ型電圧制御時間遅延ブロックの例を示し、ここで、Ｃｖ１とＣｖ２は、キャパシタ、Ｒｖ１とＲｖ２は、制御電圧によってその値を調整可能な可変抵抗である。｛ｇ１・Ｖｓ、ｇ２・Ｖｓ｝は、本発明の実施形態の位相補間器内の乗算器によって生成される電圧である。図８（ａ）において、ｇ１・Ｖｓは、ＣＫ１とＩＣＫ間の時間遅延「ｔ＿ｄｌｙ１」に影響を与えるキャパシタンス値「Ｒｖ１］を調整する制御電圧として用いられる。図８（ｂ）において、制御電圧は、（Ｖｄｃ２−ｇ２・Ｖｓ）であり、Ｖｄｃ２は、ｔ＿ｄｌｙ２＝Ｔｃとなる制御電圧である。したがって、図８（ａ）の構成は、可調整遅延器３０として使用可能であり、図８（ｂ）のそれは、可調整遅延器３１として使用可能である。
【００５８】
図９は、本発明の位相補間器の多位相クロック生成器への応用例を示す。
図９（ａ）に示されるように、たとえば、ＶＣＯからの２つの基準クロック（ＣＫ＿０、ＣＫ＿１８０）は、６位相クロック生成器を形成するように、４つの位相補間器４５〜４８に入力される。クロック生成器は、互いに６０度離れた位相を有するクロックを出力する。したがって、６つの位相は、０、６０、１２０、１８０、２４０、及び３００度である。位相補間器４５、４６、４７、４８の（ｇ１、ｇ２）値は、ｋを定数として、それぞれ、（ｋ、２ｋ）、（２ｋ、ｋ）、（ｋ、２ｋ）、（２ｋ、ｋ）である。接続されていない出力ポートは、出力線がつながれていない。図７（ｂ）に示されるように、Ｃｋ＿０とＣＫ＿１８０は、そのまま使われる。ＣＫ＿６０、ＣＫ＿１２０、ＣＫ＿２４０及びＣＫ＿３００は、多位相クロック生成器によって生成される。
【００５９】
多位相クロック生成器はＣＤＲシステム、トランシーバ、通信システム用の中間（あるいはパイプライン）クロックを生成するのに使用可能である。多位相クロック生成器によって生成されるクロックの位相の数は、６には限定されず、本発明の原理から離れることなく、いくつにでもできる。
【００６０】
図１０は、ＣＫ１とＣＫ２の位相間の関係と、位相エラーを示す。
図５のように、図１０（ａ）においては、このグラフの値は、標準０．１８ｕｍＣＭＯＳパラメータを用いた、典型的なトランジスタ遅延を使って計算された。このプロットは、従来技術と本発明の位相補間器の位相特性の差を記載している。図７の位相補間器４５と４７の場合のように、比（ｇ２／ｇ１）が２に固定されており、従来の位相補間器の補間クロック（ＩＣＫ）の位相エラーは、（１）位相補間器への入力波形と、（２）入力基準クロック（ＣＫ１、ＣＫ２）の位相差を示す「ａｎｇｌｅ１２」に依存している。ここで、「ａｎｇｌｅ１２」は、図１０（ｂ）に示されるように、ＴｓｅｐをＣＫ１とＣＫ２間の時間差、ＴｃをＣＫ１とＣＫ２の周期としたとき、（Ｔｓｅｐ／Ｔｃ）＊３６０（度）で定義される。（ＣＫ１、ＣＫ２）が矩形波である場合には、ＩＣＫの位相エラーは、「ａｎｇｌｅ１２」と共に、増加する。更に、そのようなエラーの増加は、「ａｎｇｌｅ１２」が約４５度を超えると、劇的に増加する。
【００６１】
（ＣＫ１、ＣＫ２）として、正弦波が従来の位相補間器に入力される場合、ＩＣＫの位相エラーは、ａｎｇｌｅ１２が８０度から１２５度の範囲で、１０度より大きい。ａｎｇｌｅ１２が１８０度に近いと、位相エラーは、ＩＣＫが正確でなくなるほど急激に増加する。
【００６２】
他方、本発明の位相補間器の最大位相エラーは、基準クロックとして正弦波が使われるか、矩形波が使われるかに関わらず、１．５度と低い（９０度の２％より小さい）。これは、本発明の位相補間器の利点を示している。
【００６３】
図１１は、本発明の位相補間器をクロック同期装置として使う例を示す。
システムクロックの大きなシステムの離れた場所（このシステムは、クロック信号に基づいて動作する、互いに遠く離れている論理ブロック５９と６０を含んでいる）への応用において、これらのシステムクロックを同期させるのは通常難しい。この例では、２つのシステムクロック、ＩＣＫ（ｔ）とｐｈｉ（ｔ）は、同じ共通のクロックから生成されるが、システムの異なるレイアウト配線６１と６２を通る。ＩＣＫ（ｔ）は、レイアウト配線６１を通り、ｐｈｉ（ｔ）は、レイアウト配線６２を通る。これらのレイアウト配線の遅延時間には差が存在するので、ＩＣＫ（ｔ）とｐｈｉ（ｔ）は同期しない。
【００６４】
この問題を解決するために、同じ長さで同じ遅延の（遅延量「ａ」）２つの配線を、２つの位相比較器５５と５８へのフィードバック経路６３として用いる。システムクロック（ＩＣＫ（ｔ）とｐｈｉ（ｔ））と、フィードバッククロック（ＩＣＫ（ｔ−ａ）とｐｈｉ（ｔ−ａ））間の位相が比較され、信号（ＰＤ１、ＰＤ２）が生成される。ＰＤ１、ＰＤ２は、それぞれ、積分されて、ｉｎｔ（ＰＤ１）とｉｎｔ（ＰＤ２）となる。信号ｉｎｔ（ＰＤ１）とｉｎｔ（ＰＤ２）は、システムクロックと比較して相対的に低周波数なので、これらの値は、レイアウト配線６１あるいは６２と同じ長さを通っても有効である。変形位相補間器６４では、これらの差は、ＩＣＫ（ｔ）とｐｈｉ（ｔ）の位相を調整するための制御信号として使用されるＶｓを出力する積分器５３に入力される。これらの動作の最後に、フィードバックループの動作は安定化し、ＩＣＫ（ｔ）とｐｈｉ（ｔ）は、同期される。この場合、それぞれ乗算器５０−１と５０−２に入力されるｇ１とｇ２は、同じ値に設定される。そして、可調整遅延器５２の遅延量は、「＋／−」で表される正あるいは負の値とすることができ、「負」の遅延は、共通クロックの周期をＴｃとするとき、「Ｔｃ−ｔ＿ｄｌｙ２」の遅延量を意味する。
【００６５】
図１２は、図１１の位相補間器のタイミングチャートを示す。
ＩＣＫ（ｔ）あるいはｐｈｉ（ｔ）が他より速い場合、図１２（ａ）のＰＤ１部及びＰＤ２部において、横方向の点線として示されているように、それぞれ、ＰＤ１とＰＤ２の積分信号である、ｉｎｔ（ＰＤ１）とｉｎｔ（ＰＤ２）の値の間に差が存在する。この差は、(ｉｎｔ（ＰＤ１）−ｉｎｔ（ＰＤ２））がゼロになるまで、ＩＣＫ（ｔ）とｐｈｉ（ｔ）の位相差が減るように、Ｖｓの値を変える。最終的に、位相制御ループは、安定化されて、図１２（ｂ）に示されるように、ＩＣＫ（ｔ）とｐｈｉ（ｔ）が同期される。
【００６６】
図１３は、本発明の位相補間器の他の実施形態を示す。
図１３の基本素子は、図４のものと同じである。したがって、共通の素子は、図４のものと同じ符号で示し、説明を省略する。
【００６７】
図１３（ａ）の位相比較器３２は、ＩＣＫとｐｈｉの位相ではなく、ＣＫ２とｐｈ２のそれを比較する。「ｐｈ２」は、一回は可調整遅延器３０ａで、一回は可調整遅延器３１ａで、２回遅延されたＣＫ１クロック信号である。可調整遅延器３０ａの遅延量ｔ＿ｄｌｙ１と可調整遅延器３１ａの遅延量ｔ＿ｄｌｙ２の和は、ＣＫ１とＣＫ２間の時間差であるＴｓｅｐに維持される。この実施形態では、可調整遅延器３１ａは、可調整遅延器３０ａの出力を、負の量ではなく、正の量で遅延させる。
【００６８】
この構成の主な利点は、可調整遅延器３１ａの遅延値が、第１の実施形態で記載した「Ｔｃ−ｔ＿ｄｌｙ２」ではなく、単に「ｔ＿ｄｌｙ２」であることである。可調整遅延器３０ａと可調整遅延器３１ａの両方に、図７（ａ）あるいは図８（ａ）に示される例示的構成のような、同じ時間遅延回路を使えるということに注意されたい。
【００６９】
本発明の位相補間器は、クロックデータ再生（ＣＤＲ）システム、高速トランシーバ、及び、ワイヤ線通信システムに応用可能である。位相補間器は、大規模集積回路（ＬＳＩ）や印刷基盤ボード（ＰＣＢ）あるいは、これらの組み合わせのようないかなる形でも構成可能である。これは、図９で説明したように、多位相クロック生成器を作るのに使うことができる。また、図１１に示したように、システムの離れた部分におけるシステムクロックの同期にも使うことができる。
【００７０】
本発明の実施形態では、位相補間器内のフィードバックループが（ＣＫ１、ＣＫ２）及びＩＣＫ間の位相を自動的に調整する。入力基準クロックと出力クロック間の位相関係は、２つの可調整遅延器、位相比較器、及び、積分器を含む位相制御回路によって監視される。定常状態では、位相制御回路（位相フィードバック回路とも言う）は、（ｔ＿ｄｌｙ２／ｔ＿ｄｌｙ１）＝（ｇ２／ｇ１）を維持する。基準クロック（ＣＫ１及びＣＫ２）は、出力クロックあるいは中間クロックとして直接使用できる。ＩＣＫの実際の出力は、望まれる出力として使用できる。ＩＣＫの位相エラー特性は、Ｔｓｅｐ、ｇ１あるいはｇ２の値とは独立している。結果として、非線形性修正コーダをＣＤＲシステムから取り除くことができる。いったん（ＣＫ１、ＣＫ２）とＩＣＫ間の位相が決定されると、定数の（ｇ１、ｇ２）を使うことができる。これらのことは、ＣＤＲシステムの全体構成を簡単化する。位相エラーは、補間位相の値とは独立である。したがって、位相補間器の位相特性は安定している。システムの遠隔地にある素子のシステムクロックを調整するために使用するときは、位相制御回路は、これらのシステムクロックの同期を維持する。ＩＣＫが安定化された状態においても、位相比較器と乗算器のような素子には遅延があるが、「ｔ＿ｄｌｙ１」の遅延値のみがＩＣＫに与えられる。更に、これらの遅延は、ＣＫ１あるいはＣＫ２には影響を与えない。換言すると、位相比較器と乗算器の遅延は、出力クロック｛ＣＫ１、ＩＣＫ、ＣＫ２｝の最終的な品質には影響を与えない。データ再生システムでは、｛ＡＣＫ１、ＩＣＫ、ＡＣＫ２｝のすべてが、シリアル入力データ「Ｄｉｎ」からデータを再生するための時間基準として使用される。従来の位相補間器では、｛ＣＫ１、ＣＫ２｝は、ＩＣＫと適切な位相関係を有しておらず、遅延素子が｛ＡＣＫ１、ＡＣＫ２｝を作るのに用いられる。しかし、本発明の位相補間器を用いると、｛ＡＣＫ１、ＩＣＫ、ＡＣＫ２｝のすべての間の位相関係は、自動的に調整され、｛ＣＫ１、ＣＫ２｝の修正は必要ない。
【００７１】
（付記１）
補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量だけ遅延させる第１の可調整遅延手段と、
比較用信号を生成するために、第１の基準クロック信号とは異なる位相を持つ第２の基準クロック信号を可変な遅延量だけ遅延させる第２の可調整遅延手段と、
補間クロック信号と比較用信号の位相を比較し、比較結果信号を出力する位相比較手段と、
補間クロック信号と比較用信号の位相差を小さくするように、比較結果信号に基づき、前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
【００７２】
（付記２）
前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする付記１に記載の位相補間器。
【００７３】
（付記３）
前記第２の可調整遅延手段の遅延量は、負の値であることを特徴とする付記１に記載の位相補間器。
【００７４】
（付記４）
前記第１の可調整遅延手段と前記第２の可調整遅延手段の遅延量の大きさの和は、前記第１の基準クロック信号と前記第２の基準クロック信号の位相の時間差に等しいことを特徴とする付記１に記載の位相補間器。
【００７５】
（付記５）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＬＣ型アナログ遅延回路で構成されていることを特徴とする付記１に記載の位相補間器。
【００７６】
（付記６）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＲＣ型アナログ遅延回路で構成されていることを特徴とする付記１に記載の位相補間器。
【００７７】
（付記７）
補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量で遅延させる第１の可調整遅延手段と、
比較用信号を生成するために、補間クロック信号を可変な遅延量で遅延させる第２の可調整遅延手段と、
第１の基準クロック信号と異なる位相を有する第２の基準クロック信号と比較用信号の位相を比較し、位相結果信号を出力する位相比較手段と、
第２の基準クロック信号と比較用信号の位相差を減らすように、比較結果信号に基づいて、第１の可調整遅延手段と第２の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
【００７８】
（付記８）
前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする付記７に記載の位相補間器。
【００７９】
（付記９）
前記第１の可調整遅延手段と前記第２の可調整遅延手段の遅延量の大きさの和は、前記第１の基準クロック信号と前記第２の基準クロック信号の位相の時間差に等しいことを特徴とする付記７に記載の位相補間器。
【００８０】
（付記１０）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＬＣ型アナログ遅延回路で構成されていることを特徴とする付記７に記載の位相補間器。
【００８１】
（付記１１）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＲＣ型アナログ遅延回路で構成されていることを特徴とする付記７に記載の位相補間器。
【００８２】
（付記１２）
付記１または７に記載の位相補間器と、
該位相補間器によって生成される基準クロック信号と補間信号に従って、入力データをラッチするデータラッチ手段と、
を備えることを特徴とするクロックデータ再生システム。
【００８３】
（付記１３）
付記１または７に記載の位相補間器を複数備え、
各位相補間器は、互いに異なる位相を有する入力クロック信号に基づいて、他の位相補間器とは異なる位相の、第１の基準クロック信号と第２の基準クロック信号に互いに置き換えて割り当てられる補間クロック信号を生成することを特徴とする多位相クロック生成器。
【００８４】
（付記１４）
第１の遅延量で共通クロックを遅延させる第１の可調整遅延手段と、
第２の遅延量で共通クロックを遅延させる第２の可調整遅延手段と、
該第１の可調整遅延手段の出力を伝搬させる経路と該第２の可調整遅延手段の出力を伝搬させる経路とからなる伝搬経路と、
互いに同じ遅延量を有する、該第１の可調整遅延手段の伝搬された出力をフィードバックする第１の経路と、該第２の可調整遅延手段の伝搬された出力をフィードバックする第２の経路とを備えるフィードバック経路と、
該第１の可調整遅延手段の伝搬された出力と、該第２の可調整遅延手段のフィードバックされた出力との位相差を、該第２の可調整遅延手段の伝搬された出力と該第１の可調整遅延手段のフィードバックされた出力との位相差と比較することによって得られる差信号を生成する差信号生成手段と、
該差信号を小さくするように、該第１の遅延量と該第２の遅延量を制御する制御手段と、
を備えるクロック同期装置。
【００８５】
(付記１５）
参照信号を可変遅延量で遅延させ、参照信号の１つから補間クロック信号を生成する遅延手段と、
補間クロック信号をフィードバックし、補間クロック信号の位相を、基準クロック信号のそれと比較し、該比較結果に基づいて、遅延量を調整するフィードバック手段と、
を備えることを特徴とする位相補間器。
【図面の簡単な説明】
【００８６】
【図１】従来のクロックデータ再生システムを示す。
【図２】図１の従来のデータ再生システムのタイミングチャートを示す。
【図３】図１の従来のクロックデータ再生システムに使われる従来の位相補間器を示す。
【図４Ａ】本発明の実施形態の位相補間器を示す（その１）。
【図４Ｂ】本発明の実施形態の位相補間器を示す（その２）。
【図４Ｃ】時間ｔの関数としてのｔ＿ｄｌｙ１及びｔ＿ｄｌｙ２の振る舞いを示す（その１）。
【図４Ｄ】時間ｔの関数としてのｔ＿ｄｌｙ１及びｔ＿ｄｌｙ２の振る舞いを示す（その２）。
【図５】本発明の実施形態の位相補間器のクロックデータ再生（ＣＤＲ）システムへの応用例を示す。
【図６】従来技術と本発明の実施形態の位相補間器の位相特性の比較を示す。
【図７】電圧制御時間遅延器の第１の例を示す。
【図８】電圧制御時間遅延器の第２の例を示す。
【図９】本発明の位相補間器の多位相クロック生成器への応用例を示す。
【図１０】位相エラーとＣＫ１とＣＫ２の間の位相差の関係を示す。
【図１１】本発明の位相補間器をクロック同期装置として使う例を示す。
【図１２】図１１の位相補間器のタイミングチャートを示す。
【図１３】本発明の位相補間器の別の実施形態を示す。
【符号の説明】
【００８７】
１０−１〜１０−ｎ      サンプラ（ラッチあるいはフリップフロップ）
１１                    デマルチプレクサ
１２                    位相検出ユニット
１３−１、１３−２      非線形性修正コーダ
１４−１、１４−２      遅延補償素子
１５                    従来の位相補間器
１６                    チャージポンプ
２０−１、２０−２      乗算器
２１                    アナログ加算器
２２                    増幅器
３０、３１、３０ａ、３１ａ      可調整遅延器
３２                    位相比較器
３３                    積分器
３４−１、３４−２      乗算器
４０、４５〜４８        本発明の実施形態の位相補間器
５０−１、５０−２      乗算器
５１、５２              可調整遅延器
５３、５６、５７        積分器
５５、５８              位相比較器
５９、６０              論理ブロック
６１、６２              レイアウト配線
６３                    フィードバック配線
【図１】
2007181128.tif 000009
【図２】
2007181128.tif 000010
【図３】
2007181128.tif 000011
【図４Ａ】
2007181128.tif 000012
【図４Ｂ】
2007181128.tif 000013
【図４Ｃ】
2007181128.tif 000014
【図４Ｄ】
2007181128.tif 000015
【図５】
2007181128.tif 000016
【図６】
2007181128.tif 000017
【図７】
2007181128.tif 000018
【図８】
2007181128.tif 000019
【図９】
2007181128.tif 000020
【図１０】
2007181128.tif 000021
【図１１】
2007181128.tif 000022
【図１２】
2007181128.tif 000023
【図１３】
2007181128.tif 000024
【手続補正書】
【提出日】平成18年7月10日(2006.7.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
数学的には、
2007181128.tif 000025
である。
図３（ｂ）において、基準クロックＣＫ１及びＣＫ２は、周期Ｔｃの信号として示されている。信号ＣＫ１及びＣＫ２は、互いに対し位相シフトされている。点線で、望ましい出力として示されている補間信号が必要である。しかし、アナログ加算器ＡＤの出力と増幅器ＩＣＫの出力（実際の出力）は、必要な出力からｔ＿ｄｌｙだけ遅延されている。ＣＫ１、ＣＫ２、及び、ＩＣＫの位相をマッチさせるために、ＣＫ１とＣＫ２の位相は遅延されなければならない。したがって、それぞれ、ＣＫ１とＣＫ２からｔ＿ｄｌｙだけ遅延された信号ＡＣＫ１とＡＣＫ２が生成されている。
【外国語明細書】
[Title of the invention]Phase Interpolator with Adaptive Delay Adjustment
[Technical field]
The present invention relates to a phase interpolator, particularly, that of a Clock Data Recovery (CDR) system. 
[Background art]
Phase interpolators are widely used to adjust phase differences among system clocks in Clock Data Recovery (CDR) systems and phase detection systems, in which accurate interleaving clocks are required for the front-end samplers to latch the input data.
Conventional phase interpolators (PI) use analog elements (adder, multiplier or mixer, amplifier, etc.) to adjust a phase difference between two reference clock(s). Since time delays exist in those analog elements, delay compensation elements are necessary to adjust phase among reference clocks and interpolated clock. Moreover, there are different kinds of time jitter and variation in delay compensation elements. The time delays of such elements are also sensitive to change in incoming data rate, process parameters and temperature.
Fig. 1 shows an example of a conventional clock data recovery system.
In the example of a clock data recovery (CDR) system shown in Fig. 1, there are parallel front-end samplers 10-1, 10-2, 10-3, …, 10-n, a demultiplexer (DEMUX) 11, a phase detect unit 12, 2 non-linearity correction coders 13-1 and 13-2, delay compensation elements (t_dly) 14-1 and 14-2, a phase interpolator 15 and a charge pump 16. Input data Din is serial data and the input data Din is latched by samplers 10-1, 10-2, 10-3, …, 10-n in parallel. The samplers 10-1, 10-2, 10-3, …, 10-n are latches or flip-flops for example. Each sampler 10-1, 10-2, 10-3, …, 10-n latches data at different timing, which means the input data Din is transformed from serial data to parallel data. When n samplers are provided the input data Din is converted to n parallel data. The parallelized input data Q's are input to the demultiplexer 11 where the parallelized input data are synchronized with each other and output as output data Dout which is parallel data. The demultiplexer 11 detects phase information of the parallelized input data Q's and outputs it to the phase detect unit 12. The phase detect unit 12 outputs signals which represent differences in phases between the parallelized input data Q's. The output signals from the phase detect unit 12 are fed to the charge pump 16 and the non-linearity correction coder 13-1 and 13-2. The charge pump 16 converts the output of the phase detect unit 12 to a control voltage for a VCO (voltage controlled oscillator) which generates reference clock signals (CK1 and CK2) for operation of the data recovery system. By changing the control voltage the phases or frequencies of the reference clock signals (CK1 and CK2) can be changed. The outputs of the phase detect unit 12 which are input to the non-linearity correction coder 13-1 and 13-2 are converted to delay amount control voltages for delay compensation elements 14-1 and 14-2 and weight coefficients (g1 and g2) for the phase interpolator 15. The non-linearity correction coder 13-1 and 13-2 are composed of lookup tables, for example, which convert outputs of the phase detect unit 12 to suitable voltage signals for delay compensation elements 14-1 and 14-2 and weight coefficients g1 and g2 for the phase interpolator 15. The reference clock signals CK1 and CK2 are delayed by the delay compensation elements 14-1 and 14-2 to be clock signals ACK1 and ACK2 for samplers 10-1 and 10-3, respectively, for example. The phase interpolator 15 receives the reference clocks CK1 and CK2 and weight coefficients g1 and g2 in order to make an interpolated clock signal ICK depending on values of weight coefficients g1 and g2. The interpolated clock signal ICK is used to latch data of intermediate timing between those of ACK1 and ACK2. If the number of Q's is three only one phase interpolator is provided but if the number of Q's is more than three a plurality of phase interpolators are provided.
Fig. 2 is a timing chart of the conventional data recovery system shown in Fig. 1.
There are phase errors between ICK and reference clocks (CK1, CK2) in conventional phase interpolators. If phase error occurs erroneous data will exist in the output of the data recovery system.
In Fig. 2, the input data Din is shown as signals with data period T. The signal ACK1 is used to latch data at timing (1) for each n data period. Also the signal ACK2 is used to latch data at timing (2) for each n data period. And the signal ICK is used to latch data at timing (3) for each n data period. Here only three signals for latching are shown. However, in order to latch n data at different timing (n-3) more signals for latching are needed. We focus on only three signals ACK1, ACK2 and ICK, which is enough to understand the problems of the conventional phase interpolator.
As indicated as "unstable phases" in Fig. 2, the phase shift of ACK1, ACK2 and ICK occurs in the conventional phase interpolator. This phase shift causes erroneous data occurrence in parallelized input data Q's. Therefore, synchronized data Dout which is generated from the parallelized input data Q's includes erroneous data. In Fig. 2 only one figure is shown for Dout because as Dout has synchronized n data sequences it is space saving to represent n bits in one data period. Therefore, the data period (4) of Dout represents n parallel bit data and the data period (5) represents n parallel bit data with erroneous data.
Fig. 3 shows a conventional phase interpolator used in the conventional clock data recovery system shown in Fig. 1.
As shown in Fig. 3(a), the conventional phase interpolator comprises multipliers 20-1 and 20-2, an analog adder 21 and an amplifier 22. The signal CK1 is multiplied by g1 by multiplier 20-1 and the signal CK2 is multiplied by g2 by multiplier 20-2. The outputs from multiplier 20-1 and 20-2 are input to the analog adder 21 and the outputs are added. As explained below the intermediate phase signal is generated by adding the outputs of multiplier 20-1 and 20-2. The amplifier 22 amplifies the output of the analog adder 21 in order to make the amplitude of the intermediate signal suitable for the signal ICK.
Because analog elements (analog adder 21, multiplier 20-1 and 20-2, amplifier 22) are used, delay in a phase of ICK occurs due to inherent operation delay of these analog elements. In order to adjust phases of two reference clocks CK1 and CK2 with respect to the phase of ICK so that proper latch operation can be performed, the signals ACK1 and ACK2 are generated from the signals CK1 and CK2 by delaying these signals.
Since time delays exist in those analog elements, delay compensation elements 14-1 and 14-2 are necessary to adjust phase among reference clocks CK1 and CK2 and interpolated clock ICK. The delay time occurred in a conventional phase interpolator is denoted by “t_dly”. To compensate for the delay time (t_dly), both CK1 and CK2 are delayed to generate ACK1 and ACK2. 
Mathematically, t_dly @ time delay between CK1 and ICK @ time delay between CK2 and ICK
In Fig. 3(b), the reference clocks CK1 and CK2 are shown as signals with period Tc. The signals CK1 and CK2 are phase-shifted with respect to each other. The interpolated signal shown as a desired output by the dotted line is required. But the output of the analog adder AD and the output of the amplifier ICK (real output) are delayed from the desired output by t_dly. In order to match the phases between CK1, CK2 and ICK the phases of CK1 and CK2 should be delayed. Therefore, the signals ACK1 and ACK2 respectively delayed from CK1 and CK2 by t_dly are generated.
However, phase mismatch occurs because t_dly varies with values of g1, g2, and operating conditions.
Worse, since the phase difference between CK1 and ICK is a non-linear function of {g1,g2}, the non-linearity correction coders are necessary in the conventional clock data recovery system.
Addition of these non-linearity decoders increases the complexity and circuit scale of the clock data recovery system. Due to the large scale of the circuit and time delays in each circuit block, the phase error cannot be compensated immediately. As a result, there will be erroneous data in the recovered data. This will result in errors in the demultiplexed data.
The following is a description of the relation of {g1,g2} and the phase difference between CK1 and ICK.
In a conventional phase interpolator, ICK can be considered as a shaped waveform of (g1.CK1+g2.CK2). The weights g1 and g2 adjust the proportion of likeness to {CK1, CK2}. When g1 is larger than g2, the interpolated ICK is more similar to CK1 than to CK2, and when g2 is larger than g1, the interpolated ICK is more similar to CK2 than CK1. If both of CK1 and CK2 are sinusoidal waves, refer to the equation (1) and equation (2) below. If CK1 and CK2 are triangular waves or square waves, the interpolated clock is a summation of all the sinusoidal harmonics of the g1.CK1 and g2.CK2. 
Below is an explanation in the case of a sinusoidal wave being used to describe a waveforms phase in a conventional phase interpolator. Details of calculation are described as follows.
If both of CK1 and CK2 are sinusoidal waves, they can be expressed as CK1=sin(wt) and CK2=sin(wt-k), where w is the angular frequency of clocks (CK1 and CK2), t is time, and k is the phase difference between CK1 and CK2.
As a result, the waveform expression of AD in Fig. 3(b) is given by
AD(t)= g1. sin(wt) + g2.sin(wt-k)
=  g1.sin(wt) + g2.[sin(wt)cos(k) - sin(k)cos(wt)]
=  [g1+g2.cos(k)] sin(wt) - g2.sin(k)cos(wt)           equation(1)
Since the crossing point of AD(t) is defined as AD(t)=0, the corresponding value of wt is given by
wt = arctan [ g2.sin(k) / (g1 + g2.cos(k))]           equation(2)
In other words, AD and thus ICK are waveforms with a phase shift from CK1 of a value expressed by equation(2).
It is noted that the value in equation(2) is a non-linear function of each of g1, g2 and k.
If CK1 and CK2 are triangular waves or square waves, the interpolated clock is a summation of all the sinusoidal harmonics of the g1.CK1 and g2.CK2. 
Mathematically,     
AD(t) = g1.S(sinusoidal harmonics of CK1) + g2.S(sinusoidal harmonics of CK2)                                             equation(3)
which is also a function of g1, g2 and the phase difference between CK1 and CK2. As a result, the phases of AD and ICK vary when any of the values of g1, g2, or k changes.
[Disclosure of the invention]
[The problem to be solved by the invention]
In the conventional phase interpolator, an interpolated signal is generated by analog elements which have inherent operational delay and this delay is directly reflected in the phase delay of the interpolated signal. Therefore, in order to secure phase matching between reference signals and the interpolated signal, the phase delays of the reference signals and the interpolated signal have to be controlled. The control of the phase delays of the reference signals and the interpolated signal requires additional circuits. Therefore, a clock data recovery system or the like using the phase interpolator becomes bigger and more complex while instability of phase relations between the reference signals and the interpolated signal remains.
An object of the present invention is to provide a phase interpolator which secures phase relations between the reference signals and the interpolated signal and can be applied to realize devices with a smaller and simpler configuration.
[Means to solve the problem]
The object of the present invention is achieved by providing the phase interpolator described below.
The first phase interpolator according to the present invention is a phase interpolator comprising: a first adjustable delay unit delaying a first reference clock signal to generate an interpolated clock signal with variable delay amount; a second adjustable delay unit delaying a second reference clock signal which has different phase from the first reference clock signal to generate a signal for comparison with variable delay amount; a phase comparator unit comparing phase of the interpolated clock signal and the signal for comparison and outputting a comparison result signal; and a delay amount control unit controlling the delay amount of the first adjustable delay unit and the second adjustable delay unit based on the comparison result signal to decrease phase difference between the interpolated clock signal and the signal for comparison.
The second phase interpolator according to the present invention is a phase interpolator comprising: a first adjustable delay unit delaying a first reference clock signal to generate an interpolated clock signal with variable delay amount; a second adjustable delay unit delaying the interpolated clock signal to generate a signal for comparison with variable delay amount; a phase comparator unit comparing a phase of a second reference clock signal, which has a different phase from the first reference clock signal, and the signal for comparison, and outputting a comparison result signal; and a delay amount control unit controlling the delay amount of the first adjustable delay unit and the second adjustable delay unit based on the comparison result signal to decrease the phase difference between the second reference clock signal and the signal for comparison.
[Effect of the invention]
According to the present invention, the phase relations between the reference signals and the interpolated signal are secured by a feedback loop in the phase interpolator. Therefore, there is no need to provide additional circuits which compensate phase mismatch between the reference signals and the interpolated signal when configuring devices using the phase interpolator.
As a result, the present invention can provide the phase interpolator which can be applied to realize devices of smaller and simpler configuration.
[Best mode to carry out the invention]
The phase interpolator of the present invention may be embedded in an integrated circuit or be built from discrete elements. The phase interpolator of the present invention is also applicable to a phase locked loop or feedback system in which periodic clocks and/or signals are used to synchronize input data. It can also be used to synchronize system clocks in remote parts of a logic or digital system.
Delay time (t_dly) exists in the interpolated clock (ICK) generated by a conventional phase interpolator. To compensate for such a delay time, both of input reference clocks (CK1, CK2) are delayed to generate adjusted clocks (ACK1, ACK2). However, phase mismatch occurs because t_dly varies with ICK’s phase and operating conditions.
The phase interpolator of the present invention produces an ICK which has stable phase relations with input reference clocks (CK1, CK2).
In the phase interpolator of the present invention, ICK are adjusted by a feedback loop such that the phases among ICK and reference clocks (CK1, CK2) are accurately aligned and are finely adjusted. Moreover, design of the CDR system using the phase interpolator of the present invention can be simplified because the interleaved clocks can be used directly from the phase interpolator, without using complicated compensation and coding circuits.
Fig. 4A and Fig. 4B show a phase interpolator according to an embodiment of the present invention.
As shown in Fig. 4A, the phase interpolator of the present invention uses two adjustable delay blocks 30 and 31 to generate ICK. These two adjustable delay blocks 30 and 31, a phase comparator 32 and an integrator 33 form a feedback loop which automatically adjust the phase between input and output clocks. The phases among (CK1, CK2) and ICK are monitored by a feedback loop, which maintains (t_dly2/t_dly1) = (g2/g1).
The adjustable delay 30 is used to shift CK1 with a delay (t_dly1), while the adjustable delay 31 is used to shift CK2 with a delay (Tc - t_dly2), where Tc is the cyclic time period of CK2. Note that a time delay of (Tc - t_dly2), is equivalent to delaying by (-t_dly2)(advancing by t_dly2) when CK1 and CK2 are periodic with a cyclic time period Tc. On the other hand, t_dly1 and t_dly2 are set to keep t_dly1+t_dly2=Tsep.
The delayed clocks delayed by the adjustable delay 30 and 31 are named ICK and phi, respectively. Phase between ICKand phi is monitored by a phase comparator 32 and an integrator 33. The phase comparator 32 outputs a phase difference between ICK and phi as a signal, “H”. The integrator 33 integrates the signal indicating the phase difference between ICK and phi outputting voltage Vs, the value of which varies depending on the phase difference. The value Vs, which is proportional to the phase difference between ICK and phi, is generated and fed back to control t_dly1 and -t_dly2. Hence, ICK and phi are shifted gradually until their phase difference becomes zero. At the point where ICK and phi match, ICK becomes the desired output (the interpolated clock).
In the phase interpolator of the present invention, the function of g1 and g2 is to adjust ICK such that eventually
【数１】
2007181128.tif 000026
As a whole, there is a feedback loop which controls the two adjustable delay elements in the phase interpolator of the embodiment of the present invention. While phase between ICK and phi tends to zero, Vs becomes stable and t_dly1 becomes equal to the above value.
In the configuration of Fig. 4A, there is delay according to inherent characteristics of multiplier 34-1 and 34-2, integrator 33 and phase comparator 32. However, this delay affects only the timing of changing delay amount of adjustable delay 30 and 31 and so does not affect the phase of ICK itself. As a result, there is no phase instability of ACK1, ACK2 and ICK like the conventional phase interpolator.
In the timing chart of Fig. 4B, CK1 is used directly as ACK1, CK2 is used directly as ACK2 and ICK is delayed from ACK1 by t_dly1 and delayed from ACK2 by -t_dly2 or delayed from ACK2 by Tc-t_dly2. ICK and phi are shifted by t_dly1 and -t_dly2, respectively, and the phase between ICK and phi become closer and closer until they are completely matched. At this moment, the phase comparator will output a constant value such that Vs is stabilized. Since there is no phase error or incorrect phase shift between ACK1, ACK2 and ICK at this moment, the values of input (g1, g2) can be fixed. At this moment, the phase comparator produces an output whose DC value keeps Vs constant (This value is proportional to the phase difference between ICK and phi).
Fig. 4C and Fig. 4D show behavior of t_dly1 and t_dly 2 as a function of time t.
As shown in Fig. 4C, relations among CK1, CK2, ICK and phi are expressed on a time axis defining a rising edge of CK1 as time, t=0. Then, H(t), output of the phase comparator, is proportional to the phase difference between ICK and phi and is expressed as 
H(t)= Ki . {[Tsep - t_dly2(t)]- t_dly1(t)}
= Ki . [Tsep - t_dly2(t)- t_dly1(t)]
The time function expressions of t_dly1 and t_dly2 are as follows:
【数２】
2007181128.tif 000027
, where Kd = gain of the adjustable delay 30, and 
Ki = gain of the integrator 33.       
By setting the adjustable delay 31 with gain, Kd,  
t_dly1(t) / t_dly2(t)  =  g1 / g2                 -------- equation (5)
Then, by merging equation (4) and (5),
【数３】
2007181128.tif 000028
A typical solution of t_dly1(t) in equation(6) is given by:
【数４】
2007181128.tif 000029
, where M = Kd.Ki. (g1+g2)
As time “t” is large enough, or as “M” is small enough, or both conditions are satisfied,
【数５】
2007181128.tif 000030
Since relation between t_dly2(t) and t_dly1(t) is given by equation(5), typical solution of t_dly2(t) is given by 
【数６】
2007181128.tif 000031
A typical trend of t_dly1, t_dly2 is shown in Fig. 4D. As time “t” is large enough, or as “M” is small enough, or both conditions are satisfied, both of t_dly1(t) and (Tsep- t_dly2(t)) converge to a constant value, namely, (Tsep.g1)/(g1+g2) .   
Fig. 5 shows an application of the phase interpolator of the embodiment of the present invention to the clock data recovery (CDR) system.
In Fig. 5, the components similar to those of Fig. 1 are denoted by the same numerals and the explanations thereof are omitted.
Since the phase among ICK and reference clocks (CK1, CK2) are accurately aligned according to the embodiment of the present invention, the interleaved clocks can be used directly for the CDR system. The final CDR system can be simpler since the clocks from the phase interpolator 40 are finely adjusted. When a high-precision phase comparator 32 is used, the phase error can be as low as zero.
In Fig. 5(a), ACK1 and ACK2 output directly from the phase interpolator 40 are used by samplers 10-1 and 10-3 as shown. Because relative phases between ACK1, ACK2 and ICK are secured by a feedback loop in the phase interpolator 40 there is no need to adjust phases of ACK1 and ACK2 based on the output of the phase detect unit 12. Also there is no need to adjust the phase of ICK by changing g1 and g2. g1 and g2 can be fixed. Therefore, delay compensation elements and non-linearity correction coders are not necessary, resulting in simpler and smaller configuration of CDR system. The output of the phase detect unit 12 is used only for control of a VCO through the charge pump 16. As shown in Fig. 5(b), there is no phase instability of ACK1 and ACK2. Therefore, data error does not occur. 
Fig. 6 shows comparison of phase characteristics of the phase interpolator of conventional technology and the embodiment of the present invention.
Values in this graph are calculated with typical transistor delays using standard 0.18um CMOS parameters, like Berkeley Predictive Technology Model (BPTM) of the University of California at Berkeley. A time separation between CK1 and CK2, Tsep, is set to (Tc/4) such that the phase difference is 90 degrees. Please note that a clock period is expressed as 360 degrees. In this graph, Tsep/Tc*360(degrees) = 90(degrees) are presumed as shown in Fig. 6(b). In Fig. 6(a), the horizontal axis indicates interpolated phase in degrees, the vertical axis indicates interpolation error in degrees and the graph shows the magnitude of interpolation error at various interpolation phases. In the conventional technology, interpolation error is about -6 degrees around 30 degrees of interpolation phase and +6 degrees around 70 degrees of interpolation phase. The conventional phase interpolator has non-linear characteristics as shown in Fig. 6(a).
By using a conventional phase interpolator, the maximum phase error width is 12 degrees while the interpolated phase ranges from 0 to 90 degrees. On the other hand, the phase error of the phase interpolator of the embodiment of the present invention is automatically corrected by the internal feedback loop and can be kept as low as about ±1.3 degrees. The phase error is mainly caused by a dead zone of the phase comparator. A dead zone is a state or condition in which a phase comparator cannot determine the phase difference of the inputs.  If a high-precision phase comparator is used, the phase error can be as low as zero.
Figs. 7 and 8 show examples of voltage controlled time delays.
In Fig. 7(a) and 7(b), Lv1 and Lv2 are inductors, Cv1 and Cv2 are variable capacitors whose values are adjusted by control voltages. {g1.Vs, g2.Vs} are the voltages generated by the multipliers in the phase interpolator of the embodiment of the present invention. In Fig. 7(a), g1.Vs is used as the control voltage to adjust the capacitance value “Cv1”, which affects the time delay “t_dly1” between CK1 and ICK. In Fig. 7(b), the control voltage is (Vdc2-g2.Vs), where Vdc2 is the control voltage at which t_dly2=Tc. Therefore, the configuration of Fig. 7(a) can be used for the adjustable delay 30 and that of Fig. 7(b) can be used for the adjustable delay 31.
Fig. 8 shows an example of an RC type voltage controlled time delay block, in which Cv1 and Cv2 are capacitors, Rv1 and Rv2 are variable resistors whose values are adjusted by control voltages. {g1.Vs, g2.Vs} are the voltage generated by the multipliers in the phase interpolator of the embodiment of the present invention. In Fig. 8(a), g1.Vs is used as the control voltage to adjust the capacitance value “Rv1”, which affects the time delay “t_dly1” between CK1 and ICK. In Fig. 8(b), the control voltage is (Vdc2-g2.Vs), where Vdc2 is the control voltage at which t_dly2=Tc. Therefore, the configuration of Fig. 8(a) can be used for the adjustable delay 30 and that of Fig. 8(b) can be used for the adjustable delay 31.
Fig. 9 shows an example of application of the phase interpolator of the present invention to a multi-phase clock generator.
As shown in Fig. 9(a), two reference clocks (CK_0, CK_180) from e.g. VCO are inputted to four phase interpolators 45 through 48 to form a 6-phase clock generator. The clock generator outputs clocks whose phases are separated by 60 degrees to each other. Hence, the six phases are 0, 60, 120, 180, 240 and 300 degrees. The (g1, g2) values of phase interpolators 45, 46, 47, 48 are (k, 2k), (2k, k), (k, 2k), (2k, k) respectively, where k is a constant. Output ports with no connection have no output lines. As shown in Fig. 7(b), CK_0 and CK_180 are used unchanged. CK_60, CK_120, CK_240 and CK_300 are generated by the multi-phase clock generator.
This multi-phase clock generator can be used to generate interleaving (or pipeline) clocks for CDR systems, transceiver and communication systems. The number of phases of clocks generated by the multi-phase clock generator is not limited to 6 but can be any number without departing from the principle of the present invention.
Fig. 10 shows relations between the phases of CK1 and CK2 and phase error.
Like Fig. 5, in Fig. 10(a), values in this graph are calculated with typical transistor delays using standard 0.18um CMOS parameters. This plot describes the difference between phase characteristics of phase interpolators of conventional technology and of the present invention. While the ratio of (g2/g1) is fixed at 2, as in the case of phase interpolator 45 and 47 in Fig. 7, the phase error of the interpolated clock (ICK) in a conventional phase interpolator depends on (1) the waveform of the input to the phase interpolators and (2) “angle12” which indicates the phase difference between input reference clocks (CK1, CK2). Now "angle12" is defined by (Tsep/Tc)*360(degrees) where Tsep is thet time separation between CK1 and CK2 and Tc is the cyclic time period of CK1 and CK2, as shown in Fig. 10(b). When (CK1, CK2) are square waves, ICK’s phase error increases with “angle12”. Moreover, such error increases dramatically when “angle12” exceeds about 45 degrees. 
Ifsinusoidal waves are inputted as (CK1, CK2) to a conventional phase interpolator, ICK’s phase error is larger than 10 degrees when angle12 is within the range of 80 degrees to 125 degrees. When angle12 is close to 180 degrees, the phase error increases rapidly such that ICK is not accurate. 
On the other hand, the maximum phase error of the phase interpolator of the present invention is as low as 1.5 degrees (less than 2% of 90 degrees), independent of whether sinusoidal or square waves are used as reference clocks, which demonstrates an advantage of the phase interpolator of the present invention. 
Fig. 11 shows an example of using the phase interpolator of the present invention as a clock synchronizer.
In the application of system clocks to distant parts of a large system (this system includes logic blocks 59 and 60 which operate based on clock signals and are distant from each other), it is usually difficult to synchronize these system clocks. In this example, two system clocks, ICK(t) and phi(t), are generated from the same common clock but they travel through different layout wires 61 and 62 in the system. ICK(t) passes through Layout wire 61 and phi(t) passes through Layout wire 62. Since there exists differences in delay times of those Layout wires, ICK(t) and phi(t) are not synchronized. 
To solve this problem, two wires of the same length and the same delay (delay amount "a”) are used as feedback paths 63 to two phase comparators 55 and 58. Phases among system clocks (ICK(t) and phi(t)) and the feedback clocks (ICK(t-a) and phi(t-a)) are compared and the signals (PD1, PD2) are generated. PD1, PD2 are integrated to int(PD1) and int(PD2), respectively. Since signals int(PD1) and int(PD2) are of relatively low frequency as compared with the system clock, their values are valid even if passed through lengths equivalent to Layout wire 61 or 62.  In the modified phase interpolator 64, their difference is input to integrator 53 which outputs, Vs, which is used as a control signal to adjust the phases of ICK(t) and phi(t). At the end of such an operation, the operation of the feedback loop is stabilized while ICK(t) and phi(t) are synchronized. In this case, g1 and g2 input to the multiplier 50-1 and 50-2 respectively are set to the same value. And a delay amount of the adjustable delay 52 can be positive or negative, which is denoted by "+/-", and where the "negative" delay means a delay amount of "Tc-t_dly2" where Tc is a cyclic time period of a common clock.
Fig. 12 shows a timing chart of the phase interpolator in Fig. 11.
If either ICK(t) or phi(t) are faster than the other, there will be a difference between the values of int(PD1) and int(PD2), which are the integrated signals of PD1 and PD2 respectively, as shown in PD1 part and PD2 part of Fig. 12(a) as a horizontal dotted line. Such a difference changes the value of Vs such that a phase difference between ICK(t) and phi(t) is decreased until (int(PD1)-int(PD2)) tends to zero. Eventually, the phase control loop will be stabilized while ICK(t) and phi(t) are synchronized as shown in Fig. 12(b).
Fig. 13 shows another embodiment of the phase interpolator of the present invention.
The basic elements in Fig. 13 are the same as those of Fig.4. Therefore, the common elements are denoted by the same numerals as those of Fig. 4 and the explanations thereof are omitted.
The phase comparator 32 in Fig. 13(a) compares phases of CK2 and ph2, instead of those of ICK and phi.  “ph2” is the CK1 clock signal which is delayed twice, once by the adjustable delay 30a, and once by the adjustable delay 31a. The sum of the delay amount t_dly1 of the adjustable delay 30a and the delay amount t_dly2 of the adjustable delay 31a is maintained at Tsep which is the time separation between CK1 and CK2. In this embodiment, the adjustable delay 31a delays the output of the adjustable delay 30a by a positive amount and not a negative amount.
The main advantage of this configuration is that delay value in the adjustable delay 31a is simply “t_dly2”, and not “Tc-t_dly2” as described in the first embodiment. Note that the same time delay circuit can be used for both adjustable delay 30a and adjustable delay 31a, as in the example structure shown in Fig. 7(a) or Fig. 8(a).
The phase interpolator of the present invention is applicable to clock data recovery (CDR) systems, high speed transceivers, and wire line communication systems. The phase interpolator can be built on any form of Large Scale Integrated (LSI) circuit or Printed Circuit Board (PCB) or a combination of both. It can be used to build a multi-phase clock generator, as described in Fig. 9. It can also be used to synchronize system clocks in remote parts of a system, as shown in Fig. 11.
In the embodiments of the present invention, the feedback loop in the phase interpolator automatically adjusts phases among (CK1, CK2) and ICK. The phase relation between input reference clocks and the output clock is monitored by a phase control circuit which contains two adjustable delays, a phase comparator and an integrator. At steady state, the phase control circuit (also known as a phase feedback circuit) keeps (t_dly2/t_dly1) = (g2/g1). Reference clocks (CK1 and CK2) can be directly used as the output clocks or interleaving clocks. The real output of ICK is usable as the desired one. The phase error characteristics of ICK are independent of the value of Tsep, g1 or g2. As a result, non-linearity correction coders can be eliminated from the CDR system. Once phases among (CK1, CK2) and ICK are determined, constant (g1, g2) can be used. The above simplifies the whole architecture of the CDR system. Phase error is independent of the value of the interpolated phase. Thus, the phase characteristic of the phase interpolator is stable. When used to adjust system clocks for remote elements in a system, the phase control circuit keeps those system clocks synchronous. Even though there are also delays in elements such as a phase comparator and multipliers, in the state in which the ICK is stabilized, only the delay value of “t_dly1” will be imposed on ICK. Moreover, none of those delays will affect CK1 or CK2. In other words, the delays of the phase comparator and multipliers do not affect the final quality of the output clocks {CK1, ICK, CK2}. In the Data Recovery System, all of {ACK1, ICK, ACK2} are used as time references to recover data from the serial input data “Din”. In a conventional phase interpolator, {CK1, CK2} do not have the appropriate phase relation with ICK so that delay elements are inserted to produce {ACK1, ACK2}. However, using the phase interpolator of the present invention, the phase relation among all of {ACK1, ICK, ACK2} is automatically adjusted and correction of {CK1, CK2} is not necessary.
[Appendix 1]
A phase interpolator comprising:
a first adjustable delay unit delaying a first reference clock signal to generate an interpolated clock signal with a variable delay amount;
a second adjustable delay unit delaying a second reference clock signal which has different phase from the first reference clock signal to generate a signal for comparison with a variable delay amount;
a phase comparator unit comparing a phase of the interpolated clock signal and the signal for comparison, and outputting a comparison result signal; and
a delay amount control unit controlling the delay amount of the first adjustable delay unit and the second adjustable delay unit based on the comparison result signal to decrease a phase difference between the interpolated clock signal and the signal for comparison.
[Appendix 2]
The phase interpolator according to appendix 1, wherein
the comparison result signal is a variable voltage which varies depending on the phase difference between the interpolated clock signal and the signal for comparison, and
the delay amount of the first adjustable delay unit and the second adjustable delay unit are controlled by the variable voltage.
[Appendix 3]
The phase interpolator according to appendix 1, wherein
the delay amount of the second adjustable delay is a negative value.
[Appendix 4]
The phase interpolator according to appendix 1, wherein
a sum of magnitudes of the delay amount of the first adjustable delay unit and the second adjustable delay unit is equal to a separation time of phases between the first reference clock signal and the second reference clock signal.
[Appendix 5]
The phase interpolator according to appendix 1, wherein
the first adjustable delay unit and the second adjustable delay unit are constructed by LC type analog delay circuits.
[Appendix 6]
The phase interpolator according to appendix 1, wherein
the first adjustable delay unit and the second adjustable delay unit are constructed by RC type analog delay circuits.
[Appendix 7]
A phase interpolator comprising:
a first adjustable delay unit delaying a first reference clock signal to generate an interpolated clock signal with a variable delay amount;
a second adjustable delay unit delaying the interpolated clock signal to generate a signal for comparison with a variable delay amount;
a phase comparator unit comparing a phase of a second reference clock signal which has different phase from the first reference clock signal and the signal for comparison and outputting a comparison result signal; and
a delay amount control unit controlling the delay amount of the first adjustable delay unit and the second adjustable delay unit based on the comparison result signal to decrease a phase difference between the second reference clock signal and the signal for comparison.
[Appendix 8]
The phase interpolator according to appendix 7, wherein
the comparison result signal is a variable voltage which varies depending on the phase difference between the interpolated clock signal and the signal for comparison, and
the delay amount of the first adjustable delay unit and the second adjustable delay unit is controlled by the variable voltage.
[Appendix 9]
The phase interpolator according to appendix 7, wherein
a sum of magnitudes of the delay amount of the first adjustable delay unit and the second adjustable delay unit is equal to a separation time of phases between the first reference clock signal and the second reference clock signal.
[Appendix 10]
The phase interpolator according to appendix 7, wherein
the first adjustable delay unit and the second adjustable delay unit are constructed by LC type analog delay circuits.
[Appendix 11]
The phase interpolator according to appendix 7, wherein
the first adjustable delay unit and the second adjustable delay unit are constructed by RC type analog delay circuits.
[Appendix 12]
A clock data recovery system, comprising:
a phase interpolator according to appendix 1 or 7;
a data latch unit latching input data according to reference clock signals and an interpolated signal generated by the phase interpolator.
[Appendix 13]
A multi-phase clock generator, comprising:
a plurality of phase interpolators according to appendix 1 or 7,
wherein each of the plurality of the phase interpolators generates an interpolated clock signal with different phase from another phase interpolator based on input clock signals which have different phases to each other and are assigned interchangeably to a first reference clock signal and a second reference clock signal.
[Appendix 14]
A clock synchronizer, comprising:
a first adjustable delay unit delaying a common clock by a first delay amount;
a second adjustable delay unit delaying the common clock by a second delay amount;
propagation paths comprising a path which propagates output of the first adjustable delay unit and a path which propagates output of the second adjustable delay unit;
feedback paths comprising a first path which feeds back the propagated output of the first adjustable delay unit and a second path which feeds back the propagated output of the second adjustable delay unit, the first path and the second path having an equal delay amount;
a difference signal generating unit generating a difference signal obtained by comparing a phase difference between the propagated output of the first adjustable delay unit and a fed back output of the second adjustable delay unit with a phase difference between the propagated output of the second adjustable delay unit and a  fed back output of the first adjustable delay unit; and
a control unit controlling the first delay amount and the second delay amount to decrease the difference signal.
[Appendix 15]
A phase interpolator, comprising:
a delay unit delaying reference clock signals by a variable delay amount and generating an interpolated clock signal from one of the reference signals;
a feedback unit feeding back the interpolated clock signal, comparing the phase of the interpolated clock signal with that of the reference clock signals and adjusting the delay amount based on the comparison result.
[Brief description of the drawings]
[Fig. 1] shows an example of a conventional clock data recovery system.
[Fig. 2] shows a timing chart of the conventional data recovery system shown in Fig. 1.
[Fig. 3] shows a conventional phase interpolator used in the conventional clock data recovery system shown in Fig. 1.
[Fig. 4A] shows a phase interpolator according to an embodiment of the present invention (1).
[Fig. 4B] shows a phase interpolator according to an embodiment of the present invention (2).
[Fig. 4C] shows behavior of t_dly1 and t_dly 2 as a function of time t (1).
[Fig. 4D] shows behavior of t_dly1 and t_dly 2 as a function of time t (2).
[Fig. 5] shows an application of the phase interpolator of the embodiment of the present invention to the clock data recovery (CDR) system.
[Fig. 6] shows comparison of phase characteristics of the phase interpolator of conventional technology and the embodiment of the present invention.
[Fig. 7]shows a first example of a voltage controlled time delay.
[Fig. 8] shows a second example of the voltage controlled time delay.
[Fig. 9] shows an example of application of the phase interpolator of the present invention to a multi-phase clock generator.
[Fig. 10] shows the relationship between the phase error and the phase difference between  CK1 and CK2 .
[Fig. 11] shows an example of using the phase interpolator of the present invention as a clock synchronizer.
[Fig. 12] showsa timing chart of the phase interpolator in Fig. 11.
[Fig. 13] shows another embodiment of the phase interpolator of the present invention.
[Explanation of codes]
10-1 through 10-n           samplers (latches or flip-flops)
11                          de-multiplexer
12                          phase detect unit
13-1 and 13-2        non-linearity correction coders
14-1 and 14-2        delay compensation elements
15                          conventional phase interpolator
16                          charge pump
20-1 and 20-2        multipliers
21                          analog adder
22                          amplifier
30, 31, 30a and 31a         adjustable delay
32                          phase comparator
33                          integrator
34-1 and 34-2        multipliers
40, 45 through 48           phase interpolator of an embodiment of the present invention
50-1 and 50-2        multipliers
51 and 52                   adjustable delays
53, 56 and 57        integrator
55 and 58                   phase comparator
59 and 60                   logic block
61 and 62                   layout wire
63                          feedback wires
[Document name] Claims
[Claim 1]
A phase interpolator comprising:
a first adjustable delay unit delaying a first reference clock signal to generate an interpolated clock signal with a variable delay amount;
a second adjustable delay unit delaying a second reference clock signal which has different phase from the first reference clock signal to generate a signal for comparison with a variable delay amount;
a phase comparator unit comparing a phase of the interpolated clock signal and the signal for comparison and outputting a comparison result signal; and
a delay amount control unit controlling the delay amount of the first adjustable delay unit and the second adjustable delay unit based on the comparison result signal to decrease a phase difference between the interpolated clock signal and the signal for comparison.
[Claim 2]
The phase interpolator according to claim 1, wherein
the comparison result signal is a variable voltage which varies depending on the phase difference between the interpolated clock signal and the signal for comparison, and
the delay amount of the first adjustable delay unit and the second adjustable delay unit is controlled by the variable voltage.
[Claim 3]
The phase interpolator according to claim 1, wherein
the delay amount of the second adjustable delay is a negative value.
[Claim 4]
The phase interpolator according to claim 1, wherein
a sum of magnitudes of the delay amount of the first adjustable delay unit and the second adjustable delay unit is equal to a separation time of phases between the first reference clock signal and the second reference clock signal.
[Claim 5]
The phase interpolator according to claim 1, wherein
the first adjustable delay unit and the second adjustable delay unit are constructed by LC type analog delay circuits.
[Claim 6]
The phase interpolator according to claim 1, wherein
the first adjustable delay unit and the second adjustable delay unit are constructed by RC type analog delay circuits.
[Claim 7]
A phase interpolator comprising:
a first adjustable delay unit delaying a first reference clock signal to generate an interpolated clock signal with variable delay amount;
a second adjustable delay unit delaying the interpolated clock signal to generate a signal for comparison with a variable delay amount;
a phase comparator unit comparing a phase of a second reference clock signal which has a different phase from the first reference clock signal and the signal for comparison and outputting a comparison result signal; and
a delay amount control unit controlling the delay amount of the first adjustable delay unit and the second adjustable delay unit based on the comparison result signal to decrease a phase difference between the second reference clock signal and the signal for comparison.
[Claim 8]
A clock data recovery system, comprising:
a phase interpolator according to claim 1 or 7;
a data latch unit latching input data according to reference clock signals and an interpolated signal generated by the phase interpolator.
[Claim 9]
A multi-phase clock generator, comprising:
a plurality of phase interpolators according to claim 1 or 7,
wherein each of the plurality of the phase interpolators generates an interpolated clock signal with a different phase from another phase interpolator based on input clock signals which have different phases to each other and are assigned interchangeably to a first reference clock signal and a second reference clock signal.
[Claim 10]
A clock synchronizer, comprising:
a first adjustable delay unit delaying a common clock by a first delay amount;
a second adjustable delay unit delaying the common clock by a second delay amount;
propagation paths comprising a path which propagates an output of the first adjustable delay unit and a path which propagates an output of the second adjustable delay unit;
feedback paths comprising a first path which feeds back the propagated output of the first adjustable delay unit and a second path which feeds back the propagated output of the second adjustable delay unit, the first path and the second path having an equal delay amount;
a difference signal generating unit generating a difference signal obtained by comparing a phase difference between the propagated output of the first adjustable delay unit and a fed back output of the second adjustable delay unit with a phase difference between the propagated output of the second adjustable delay unit and a fed back output of the first adjustable delay unit; and
a control unit controlling the first delay amount and the second delay amount to decrease the difference signal.
[Summary]
[Problem] To provide a phase interpolator which secures phase relations between reference signals and an interpolated signal, and can be applied to realize devices with a smaller and simpler configuration.
[Means to solve the problem] The phase interpolator includes two adjustable delays 30 and 31, phase comparator 32 which detects a phase difference between a signal delayed by the adjustable delay 30 and a signal delayed by the adjustable delay 31, an integrator 33 which integrates the outputs of the phase comparator 32 and multipliers 34-1 and 34-2 which set a control voltage for the adjustable delays 30 and 31. The feedback loop comprising phase comparator 32 and integrator 33 controls a delay amount of the adjustable delay 30 thereby securing a phase relation between {ACK1, ACK2} and ICK to achieve a stable ICK phase.
[Selected figure] Fig. 4A
【図１】
2007181128.tif 000032
【図２】
2007181128.tif 000033
【図３】
2007181128.tif 000034
【図４Ａ】
2007181128.tif 000035
【図４Ｂ】
2007181128.tif 000036
【図４Ｃ】
2007181128.tif 000037
【図４Ｄ】
2007181128.tif 000038
【図５】
2007181128.tif 000039
【図６】
2007181128.tif 000040
【図７】
2007181128.tif 000041
【図８】
2007181128.tif 000042
【図９】
2007181128.tif 000043
【図１０】
2007181128.tif 000044
【図１１】
2007181128.tif 000045
【図１２】
2007181128.tif 000046
【図１３】
2007181128.tif 000047