(57)【要約】【課題】メモリセルの微細化を実現することが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。【解決手段】本発明にかかる不揮発性半導体記憶装置の一態様は、半導体基板１０１上に形成されたドレイン１０２と、半導体基板１０１に設けられた溝１０３と、溝１０３底面に形成されたソース１０４と、半導体基板１０１のドレイン１０２の側端部と溝１０３の側面との間の領域上に、第１のゲート絶縁膜１０５を介して設けられた浮遊ゲート１０６と、浮遊ゲート１０６上に、第２のゲート絶縁膜１０７を介して設けられた制御ゲート１０８とを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、溝１０３は、隣接するメモリセル間で共有され、溝１０３の側面は、浮遊ゲート１０６の側端部と略一致して形成され、溝１０３には酸化膜１１０が充填されているものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたドレインと、
前記基板に設けられた溝と、
前記溝底面に形成されたソースと、
前記基板の前記ドレインの側端部と前記溝の側面との間の領域上に、第１の絶縁膜を介して設けられた記憶ノードと、
前記記憶ノード上に、第２の絶縁膜を介して設けられた制御ゲートとを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、
前記溝は、隣接するメモリセル間で共有され、
前記溝の側面は、前記記憶ノードの側端部と略一致して形成され、
前記溝には酸化膜が充填されている不揮発性半導体記憶装置。
【請求項２】
基板上に形成されたドレインと、
前記基板に設けられた溝と、
前記溝底面に設けられたソースと、
前記基板の前記ドレインの側端部と前記溝の側面との間の領域上に、第１の絶縁膜を介して設けられた記憶ノードと、
前記記憶ノード上に、第２の絶縁膜を介して設けられた制御ゲートとを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、
前記溝は、隣接するメモリセル間で共有され、
前記溝の側面は、前記記憶ノードの側端部と略一致し、
前記溝の深さ方向において、前記ソースと前記記憶ノードとの距離が、前記ソースと前記制御ゲートとの距離よりも短い不揮発性半導体記憶装置。
【請求項３】
前記記憶ノードは、浮遊ゲートである請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記記憶ノードは、トラップ絶縁膜である請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】
前記記憶ノードは、導電性ドットである請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項６】
前記溝の側面は、高抵抗のオフセット領域である請求項１〜５に記載の不揮発性半導体記憶装置。
【請求項７】
前記溝の側面にチャネル領域が形成される請求項１〜６に記載の不揮発性半導体記憶装置。
【請求項８】
前記ドレインの側端部と前記ソースとの間の領域において、前記溝の側面及び前記基板表面に形成された半導体薄膜を備え、
前記半導体薄膜にチャネル領域が形成される請求項１〜６に記載の不揮発性半導体記憶装置。
【請求項９】
基板上に形成された溝を隣接するメモリセルで共有する不揮発性半導体記憶装置の製造方法であって、
基板上に第１の絶縁膜、ポリシリコン膜、酸化膜、及び窒化膜を積層し、パターニングして、一定周期の記憶ノード配列を形成し、
前記記憶ノード配列をマスクとして、基板に溝を形成し、
前記記憶ノード配列間において、前記溝底面にソースを、前記基板上にドレインをそれぞれ形成し、
前記記憶ノード配列上の前記酸化膜及び前記窒化膜を除去して、記憶ノード及び制御ゲートを積層形成する不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記記憶ノード上に第２の絶縁層を形成し、
前記第２の絶縁層上に前記制御ゲートを形成する請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記記憶ノードを第１の絶縁膜中に形成する請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記溝が形成された基板上の前記記憶ノード配列間を埋め込むように酸化膜を形成する請求項９〜１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記ドレインの側端部と前記ソースとの間の領域において、前記溝の側面及び前記基板の表面に、半導体薄膜を形成する請求項９〜１２に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、浮遊ゲートやトラップ絶縁膜などの記憶ノードに対してソース側から電子を注入する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、浮遊ゲートなどの記憶ノードに電荷を保持することで情報を記憶する不揮発性の半導体記憶装置が知られている。このような不揮発性の半導体記憶装置では、ドレイン側においてホットエレクトロンを発生させ、これを浮遊ゲートに注入することにより書き込みが行われる。この注入方式は、チャネルホットエレクトロン注入（ＣＨＥI：Channel Hot Electron Injection)方式といわれている。しかしながら、ドレイン側でホットエレクトロンを発生させるには、メモリセルに多くの電流を流す必要があり、大容量化に伴い書き込み時の電流増加、書き込み時間の増加が問題となってきている。
【０００３】
そこで、チャネル領域のソース側からホットエレクトロンを注入するソースサイド注入（ＳＳＩ：Source Side Injection）方式が提案されている。この方式を用いた不揮発性半導体装置では、ソース近傍に高抵抗領域が設けられており、比較的低い電圧でもチャネル領域のソース側に高電界を生じさせることができる。ＳＳＩ方式の不揮発性半導体装置では、この高電界により電子が加速され、ホットエレクトロンとなって浮遊ゲートに注入される。このような不揮発性半導体記憶装置は注入効率が高いため、メモリセルに対して、より少ない書き込み電流で書き込むことができる。そのため、全体としての書き込み電流が減少し、書き込み時に消費する電流が同じであれば、ソース側からホットエレクトロンを注入した方が、一度により多くのメモリセルに対する書き込みが可能である（例えば、特許文献１及び２参照）。
【０００４】
図４に、特許文献１に記載の不揮発性半導体記憶装置の構成を示す。図４に示すように、従来の不揮発性半導体記憶装置１０では、半導体基板１の表面にドレイン２とソース３が形成されている。浮遊ゲート４は、ソース３からオフセット領域と呼ばれる領域６を挟んで離間した位置に設けられている。浮遊ゲート４上には、第２のゲート絶縁膜７と制御ゲート８とが積層して形成されている。
【０００５】
この半導体不揮発性記憶装置１０において、オフセット領域６が上記した高抵抗領域に相当する。ドレイン２および制御ゲート８に電圧を印加すると、オフセット領域６は高抵抗であるため、ソース３側のチャネル部に強い電界集中が発生する。この高電界により発生したホットエレクトロンが浮遊ゲート４に注入され、メモリセルの書き込みが行われる。一方、消去動作を行う際には、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流により浮遊ゲート４から電子を放出することによって行う。
【０００６】
また、特許文献３では、半導体基板に溝が形成され、溝の底面にソースが形成された不揮発性半導体記憶装置が開示されている。特許文献３に記載された半導体記憶装置では、制御ゲートは浮遊ゲート上から溝側面にわたって延在して形成されている。
【特許文献１】特開平７−９４６０９号公報
【特許文献２】特開２０００−１８８３４４号公報
【特許文献３】特許第２７９８９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１および２に記載の不揮発性半導体記憶装置では、ソース側で電界集中を生じさせ、ホットエレクトロンを生成するために、オフセット領域６を所定の寸法以上とすることが必要である。例えば、ソース３と浮遊ゲート４直下部との間の距離が１００ｎｍ〜２００ｎｍ程度となるようなオフセット領域６が必要である。オフセット領域６は、浮遊ゲート４の直下部とソース３との間において、半導体基板１の表面上に横方向に形成されている。このため、メモリセルの面積が増大し、メモリセルの微細化の障害となっていた。
【０００８】
また、特許文献３に記載の不揮発性半導体記憶装置では、制御ゲートが溝の外側から内側にわたって形成されている。このため、安定した形状の制御ゲートを形成することが困難であった。また、溝内部にまで制御ゲートが形成されるため、溝を微細化することが難しく、メモリセルの面積が増大してしまうという問題がある。
【課題を解決するための手段】
【０００９】
本発明にかかる不揮発性半導体記憶装置の一態様は、基板上に形成されたドレインと、前記基板に設けられた溝と、前記溝底面に形成されたソースと、前記基板の前記ドレインの側端部と前記溝の側面との間の領域上に、第１の絶縁膜を介して設けられた記憶ノードと、前記記憶ノード上に、第２の絶縁膜を介して設けられた制御ゲートとを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、前記溝は、隣接するメモリセル間で共有され、前記溝の側面は、前記記憶ノードの側端部と略一致して形成され、前記溝には酸化膜が充填されているものである。このような構成とすることによって、オフセット領域を基板平面上に設けられた溝の深さ方向（縦方向）に形成することができるため、メモリセルの微細化を実現することが可能である。また、溝には酸化膜が充填されているため、溝内部には制御ゲートは形成されず、溝を微細化することができる。
【００１０】
本発明にかかる不揮発性半導体記憶装置の他の態様は、基板上に形成されたドレインと、前記基板に設けられた溝と、前記溝底面に設けられたソースと、前記基板の前記ドレインの側端部と前記溝の側面との間の領域上に、第１の絶縁膜を介して設けられた記憶ノードと、前記記憶ノード上に、第２の絶縁膜を介して設けられた制御ゲートとを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、前記溝は、隣接するメモリセル間で共有され、前記溝の側面は、前記記憶ノードの側端部と略一致し、前記溝の深さ方向において、前記ソースと前記記憶ノードとの距離が、前記ソースと前記制御ゲートとの距離よりも短いものである。このような構成とすることによって、オフセット領域を基板平面上に設けられた溝の深さ方向（縦方向）に形成することができるため、メモリセルの微細化を実現することが可能である。また、溝の深さ方向において、ソースと記憶ノードとの距離が、ソースと制御ゲートとの距離よりも短いため、溝内部には制御ゲートは形成されず、溝を微細化することができる。
【００１１】
本発明にかかる不揮発性半導体記憶装置の製造方法の一態様は、基板上に形成された溝を隣接するメモリセルで共有する不揮発性半導体記憶装置の製造方法であって、基板上に第１の絶縁膜、ポリシリコン膜、酸化膜、及び窒化膜を積層し、パターニングして、一定周期の記憶ノード配列を形成し、前記記憶ノード配列をマスクとして、基板に溝を形成し、前記記憶ノード配列間において、前記溝底面にソースを、前記基板上にドレインをそれぞれ形成し、前記記憶ノード配列上の前記酸化膜及び前記窒化膜を除去して、記憶ノード及び制御ゲートを積層形成する。これによって、記憶ノード配列上の窒化膜をマスクとして利用して簡便に基板上に溝を形成することができる。また、オフセット領域を基板平面上に設けられた溝の深さ方向（縦方向）に形成することができ、メモリセルの微細化を実現することが可能な不揮発性半導体記憶装置を簡便に製造することが可能である。
【発明の効果】
【００１２】
本発明によれば、メモリセルの微細化を実現することが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
本発明の実施の形態１について、図１及び図２（ｆ）を参照して説明する。図１は、本実施の形態にかかる不揮発性半導体記憶装置の１つのメモリセルの構成を示す図である。図２（ｆ）は、不揮発性半導体記憶装置の構成を示す断面図である。図１に示すように、本実施の形態にかかる不揮発性半導体記憶装置の１つのメモリセル１００は、半導体基板１０１、ドレイン１０２、溝１０３、ソース１０４、第１のゲート絶縁膜１０５、浮遊ゲート１０６、第２のゲート絶縁膜１０７、制御ゲート１０８、オフセット領域１０９を有している。本実施の形態においては、請求項にかかる記憶ノードの一例として、浮遊ゲートを用いた例について説明する。
【００１４】
半導体基板１０１の表面には、ドレイン１０２が設けられている。また、半導体基板１０１には溝１０３が設けられおり、溝１０３の底面にはソース１０４が形成されている。ドレイン１０２の側端部と溝１０３の側面との間の半導体基板１０１上に、第１のゲート絶縁膜１０５が形成されている。この第１のゲート絶縁膜１０５上には浮遊ゲート１０６が形成されている。この浮遊ゲート１０６の側端部は、溝１０３の側面と略一致している。
【００１５】
浮遊ゲート１０６上には第２のゲート絶縁膜１０７が形成されている。この第２のゲート絶縁膜１０７上には制御ゲート１０８が形成されている。制御ゲート１０８の側端部は、溝１０３の側面及び浮遊ゲート１０６の側端部と略一致している。また、制御ゲート１０８は、溝１０３の内部には形成されていない。このため、安定した形状の制御ゲート１０８が形成されている。また、溝内部に制御ゲートを形成しないため、溝を微細化することが可能となり、メモリセルの面積も縮小される。この半導体記憶装置では、ソース１０４とドレイン１０２との間の領域がチャネル領域となる。すなわち、チャネル領域は、浮遊ゲート１０６直下部及び溝１０３の側面に沿った領域である。このチャネル領域のうち溝１０３の側面に沿って縦方向に形成される領域が、高抵抗のオフセット領域１０９に相当する。すなわち、オフセット領域１０９は、溝１０３の深さ方向に形成される。
【００１６】
従来は、オフセット領域が浮遊ゲートの直下部とソースとの間において、半導体基板の表面上に横方向に形成されていたため、メモリセルの面積が増大していた。しかしながら、本発明によれば、オフセット領域１０９は縦方向に形成されるため、オフセット領域１０９をメモリセルの面積（素子面積）とは無関係に設定することができる。このため、オフセット領域１０９を十分に確保しても、メモリセルの面積を増大させることはなく、メモリセルの微細化を実現することができる。
【００１７】
なお、図１においては図示していないが、図２（ｆ）に示すように、ソース１０４及びドレイン１０２上には、溝１０３を埋め込むように酸化膜１１０が設けられている。酸化膜１１０の上には、第２のゲート絶縁膜１０７が配置され、その上に制御ゲート１０８が配置されている。
【００１８】
また、図２（ｆ）に示すように、溝１０３は隣接するメモリセル１００において共有されている。すなわち、隣接するトランジスタで、溝１０３の底面に配置されているソース１０４を共有している。これにより、メモリセルの高密度化を実現することができ、半導体記憶装置のサイズを増大させることなく大容量化を実現することが可能である。
【００１９】
ここで、不揮発性半導体記憶装置の動作について説明する。書き込み動作では、まず半導体基板１０１とソース１０４とを接地電位（０Ｖ）にする。そして、制御ゲート１０８に例えば１４Ｖ、ドレイン１０２に例えば４．５Ｖの電圧を印加する。これにより、半導体基板１０１に設けられた溝１０３側面に形成されたオフセット領域１０９において、１ＭＶ/ｃｍ以上の高電界が生じる。この高電界により、チャネル領域内を移動する電子は加速され、ホットエレクトロンが生成される。このホットエレクトロンが第１のゲート絶縁膜１０５のポテンシャル障壁を越えて浮遊ゲート１０６に注入されることにより、メモリセルにデータが書き込まれる。
【００２０】
消去動作では、制御ゲート１０８に負電圧、例えば−９Ｖ、半導体基板１０１に９Ｖを印加する。これにより、浮遊ゲート１０６に蓄積されていた電子は、ＦＮトンネル電流により第１のゲート絶縁膜１０５を介して半導体基板１０１に放出され、メモリセルからデータが消去される。読み出し動作では、例えば制御ゲート１０８に５Ｖ、ソース１０４に２Ｖ、ドレイン１０２に０Ｖの電圧をそれぞれ印加する。これにより、書き込み動作とは反対方向にチャネル領域に電流を流して、この電流を検出することによりデータの読み出しを行う。
【００２１】
ここで、図２を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置の製造方法について説明する。図２は本発明の実施の形態にかかる不揮発性半導体記憶装置の製造工程を説明するための断面図である。
【００２２】
まず、半導体基板１０１表面にＮリンを１．８ＭｅＶ、２×１０１２ｃｍ−２の条件で注入し、ディープＮウエル（不図示）を選択的に形成する。そして、このディープＮウエル内にボロンを３０ＫｅＶ、３×１０１３ｃｍ−２、１００ＫｅＶ、２×１０１３ｃｍ−２の条件で順次注入し、Ｐウエルを形成する。そして、この半導体基板１０１にイオン注入により高抵抗のオフセット領域１０９を形成する。なお、後述する溝１０３を形成した後に、イオン注入によりオフセット領域１０９を形成することも可能である。
【００２３】
そして、図２（ａ）に示すように、半導体基板１０１上に、例えば膜厚８ｎｍの第１のゲート絶縁膜１０５を形成する。そして、第１のゲート絶縁膜１０５上に、浮遊ゲート１０６となる第１のポリシリコン層を堆積する。第１のポリシリコン層の膜厚は、例えば８０ｎｍとすることができる。その後、イオン注入により、堆積した第１のポリシリコン層にＰ（リン）を注入する。この第１のポリシリコン上に、例えば膜厚１０ｎｍの酸化膜１１１と膜厚１２０ｎｍの窒化膜１１２を順次積層する。そして、第１のポリシリコン層、酸化膜１１１及び窒化膜１１２をストライプ状にパターニングして、浮遊ゲート配列を形成する。この浮遊ゲート配列が、請求項に記載した記憶ノード配列となる。
【００２４】
次に、図２（ｂ）に示すように、パターニングした浮遊ゲート配列間の領域を１つおきに覆うようにレジストパターン１１３を配置する。そして、レジストパターン１１３および浮遊ゲート配列上の窒化膜１１２をマスクとして、第１のゲート絶縁膜１０５および半導体基板１０１をエッチングする。このとき、窒化膜１１２が存在するため、レジストパターン１１３に対しての加工精度は緩和され、半導体基板１０１にセルフアラインで深さ約４０ｎｍ程度の溝１０３が形成される。このように、窒化膜１１２を利用してセルフアラインで溝１０３を形成することができるため、簡便に基板上に溝１０３を形成することができる。この工程により、上述の工程において形成したオフセット領域１０９は、溝１０３の側面に沿って縦方向に形成されることとなる。そして、レジストパターン１１３を除去する。その後、浮遊ゲート１０５となる第１のポリシリコン層の側面と溝１０３内の酸化処理を行う。
【００２５】
次に、図２（ｃ）に示すように、形成された溝１０３内部にソース１０６を形成する。これと同時に、溝１０３が形成されていない浮遊ゲート配列の間の領域には、半導体基板１０１の表面にドレイン１０７が形成される。すなわち、浮遊ゲート配列の間に、ソース１０６とドレイン１０７とが交互に形成される。ソース１０６及びドレイン１０７は、半導体基板１０１に砒素を、例えば２ＫｅＶ、５×１０１４ｃｍ−２の条件でイオン注入することにより形成することができる。これにより、溝１０３が、隣接するメモリセル１００において共有される。すなわち、隣接するトランジスタで、溝１０３の底面に配置されているソース１０４が共有される構成となる。
【００２６】
そして、ソース１０６及びドレイン１０７上に酸化膜１１０を形成する。酸化膜１１０は、浮遊ゲート配列の間の領域を埋め込むように形成される。したがって、溝１０３内部は酸化膜１１０により埋め込まれることとなる。また、酸化膜１１０は、窒化膜１１２上にも形成される。その後、形成した酸化膜１１０をＣＭＰ（Chemical Mechanical Polishing）処理し、窒化膜１１２を表面に露出させる。これにより、図２（ｄ）に示す構成となる。
【００２７】
そして、図２（ｄ）に示す酸化膜１１１及び窒化膜１１２をウエットエッチングにより除去し、第１のポリシリコン層の上面を露出させる。これにより、浮遊ゲート１０６が基板上に、第１のゲート絶縁膜１０５を介して形成される。また、浮遊ゲート配列をマスクとして溝１０３を形成したため、この工程により形成される浮遊ゲート１０６の側端部は、溝１０３の側端面と略一致して形成される。この浮遊ゲート１０６上及び酸化膜１１０上に、第２のゲート絶縁膜１０７を形成する。この第２のゲート絶縁膜は、例えば膜厚５ｎｍの酸化膜と膜厚６ｎｍの窒化膜と膜厚５ｎｍの酸化膜との積層膜で構成される。これにより、図２（ｅ）に示す構成となる。そして、図２（ｆ）に示すように、制御ゲート１０８となる第２のポリシリコン層を堆積する。その後、この第２のポリシリコン膜のパターニングを行い、制御ゲート１０８を形成する。このとき、制御ゲート１０８の側端部と溝１０３の側面とが略一致するようにパターニングを行う。また、制御ゲート１０８は溝１０３の内部には形成されない。これにより、安定した形状の制御ゲート１０８を形成することができる。以上の工程により、本発明に係る不揮発性半導体記憶装置が形成される。
【００２８】
実施の形態２．
本発明の実施の形態２について、図３を参照して説明する。図３は、本実施の形態にかかる不揮発性半導体記憶装置の１つのメモリセルの構成を示す断面図である。図３において、図１と同一の構成要素には同一の符号を付している。図３に示すように、本実施の形態にかかる不揮発性半導体記憶装置の１つのメモリセル１００は、半導体基板１０１、ドレイン１０２、溝１０３、ソース１０４、第１のゲート絶縁膜１０５、浮遊ゲート１０６、第２のゲート絶縁膜１０７、制御ゲート１０８、オフセット領域１０９、第１の酸化膜１１０ａ、第２の酸化膜１１０ｂ、半導体膜１１４を有している。実施の形態１においては半導体基板１０１に直接溝１０３を形成したが、本実施の形態においては第１の酸化膜１１０ａ中に溝１０３を形成する。したがって、本実施の形態では第１の酸化膜１１０ａを形成した半導体基板１０１が、請求項にかかる基板となる。なお、本実施の形態においても、請求項にかかる記憶ノードの一例として、浮遊ゲートを用いた例について説明する。
【００２９】
図３に示すように、半導体基板１０１の表面には、ソース１０４が形成されている。また、ソース１０４の上の一部には、第１の酸化膜１１０ａが形成されている。第１の酸化膜１１０ａには溝１０３が設けられている。したがって、第１の酸化膜１１０ａに設けられた溝１０３の底面にソース１０２が配置されることとなる。
【００３０】
また、第１の酸化膜１１０ａの上にはドレイン１０２が形成されている。ドレイン１０２の側端部から溝１０３の上端部にわたって半導体膜１１４が設けられている。また、半導体膜１１４は、溝１０３の側面にも設けられており、酸化膜１１０ａが配置されていないソース１０４上まで形成されている。また、溝１０３内に形成された半導体膜１１４上には第２の酸化膜１１０ｂが形成されている。すなわち、半導体膜１１４は、第１の酸化膜１１０ａ及び第２の酸化膜１１０ｂ中にドレイン１０２の側端部からソース１０４まで連続して形成されている。
【００３１】
ドレイン１０２の側端部から溝１０３の上端部にわたって形成された半導体膜１１４上には、第１のゲート絶縁膜１０５が形成されている。また、第１のゲート絶縁膜１０５上には、浮遊ゲート１０６が形成されている。浮遊ゲート１０６は、その側端部が溝１０３の側面と略一致するように形成される。
【００３２】
浮遊ゲート１０６上には第２のゲート絶縁膜１０７が形成され、さらに、第２のゲート絶縁膜１０７上には制御ゲート１０８が形成されている。制御ゲート１０８は、その側端部が溝１０３の側面と略一致するように形成される。また、制御ゲート１０８は、溝１０３の内部には形成されていない。このため、実施の形態１において説明したように、制御ゲート１０８の形状が不安定とはならず、また、溝を微細化することが可能となり、メモリセルの面積が増大してしまうという問題を解決できる。
【００３３】
本実施の形態においては、ソース１０４とドレイン１０２との間に設けられた半導体膜１１４がチャネル領域となる。すなわち、チャネル領域は、半導体基板１０１平面上において横方向の浮遊ゲート１０６直下部及び半導体基板１０１平面に対して縦方向の溝１０３の側面に沿った領域である。また、半導体膜１１４のうち溝１０３の側面に沿って縦方向に形成される領域は、高抵抗のオフセット領域１０９である。すなわち、オフセット領域１０９は、溝１０３の深さ方向に形成される。このため、オフセット領域１０９は縦方向に形成されるため、オフセット領域１０９をメモリセルの面積（素子面積）とは無関係に設定することができる。このため、オフセット領域１０９を十分に確保しても、メモリセルの面積を増大させることはなく、メモリセルの微細化を実現することができる。
【００３４】
また、ここでは図示していないが、溝１０３は隣接するメモリセル１００において共有されている。これにより、１つのメモリセルの面積をさらに縮小することができる。このため、メモリセルの高密度化を実現することができ、半導体記憶装置のサイズを増大させることなく大容量化を実現することが可能である。
【００３５】
なお、実施の形態１及び実施の形態２においては、記憶ノードとして浮遊ゲート１０６を有して構成される不揮発性半導体記憶装置について説明したが、これに限定されるものではない。例えば、浮遊ゲート１０６の代わりに、記憶ノードとしてトラップ絶縁膜を用いることも可能である。窒化膜からなるトラップ絶縁膜を用いる場合、第１のゲート絶縁膜１０５の代わりに酸化膜からなるトンネル絶縁膜とし、第２のゲート絶縁膜の代わりに酸化膜からなるブロック絶縁膜とする。すなわち、チャネル領域上において、半導体基板１０１と制御ゲート１０８との間に、酸化膜と窒化膜と酸化膜の積ＯＮＯ構造によるトラップ層を設ける。この場合、書き込みの際に注入される電荷は、トンネル絶縁膜とトラップ絶縁膜との界面にトラップされる。
【００３６】
また、このような構造の不揮発性半導体記憶装置を製造する場合、ＯＮＯ構造によるトンネル絶縁膜、トラップ絶縁膜、ブロック絶縁膜の３層の絶縁膜、ポリシリコン膜からなる制御ゲート１０８、酸化膜及び窒化膜を積層し、パターニングしたトラップ絶縁膜配列をマスクとして、溝１０３を形成することができる。
【００３７】
また、記憶ノードとして島状に分離して形成されたシリコンドット（半導体結晶粒）を用いることも可能である。例えば、第１のゲート絶縁膜１０５上に、シリコンドットを含む絶縁膜が形成され、その上に第２のゲート絶縁膜１０７が形成された構成とすることができる。この場合、書き込みの際に注入される電荷は、シリコンドットにトラップされる。また、シリコンドットのほか、金属ドット（金属結晶粒）などを用いることも可能である。
【００３８】
以上説明したように、本発明によれば、オフセット領域１０９を十分に確保しても、メモリセルの面積を縮小させることができる。このため、メモリセルの高密度化を実現することができ、半導体記憶装置のサイズを増大させることなく大容量化を実現することが可能であるソースからホットエレクトロンを注入するソース注入型不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１にかかる不揮発性半導体記憶装置の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる不揮発性半導体記憶装置の製造工程を説明するための図である。
【図３】本発明の実施の形態２にかかる不揮発性半導体記憶装置の構成を示す断面図である。
【図４】従来の不揮発性半導体記憶装置の構成を示す断面図である。
【符号の説明】
【００４０】
１００  不揮発性半導体記憶装置
１０１  半導体基板
１０２  ドレイン
１０３  溝
１０４  ソース
１０５  第１のゲート絶縁膜
１０６  浮遊ゲート
１０７  第２のゲート絶縁膜
１０８  制御ゲート
１０９  オフセット領域
１１０  酸化膜
１１０ａ  第１の酸化膜
１１０ｂ  第２の酸化膜
１１１  酸化膜
１１２  窒化膜
１１３  レジスト
１１４  半導体膜
【図１】
2007149721.tif 000003
【図２】
2007149721.tif 000004
【図３】
2007149721.tif 000005
【図４】
2007149721.tif 000006