(57)【要約】【課題】画素毎にメモリ回路を有する構成において、簡単な構成で、かつ、瞬時に全画素をオフ表示させる手段を提供する。【解決手段】画素１１０は、１ビットを保持するメモリ回路と、保持された１ビットがＨレベルである場合にオン信号Ｖonを選択する一方、Ｌレベルである場合に、オフ信号Ｖoffを選択する選択回路と、選択されたオン信号Ｖonまたはオフ信号Ｖoffが印加され画素電極とを有する。また、コモン電極１８５は、これら画素電極に対向するとともに、コモン信号Ｖcomが印加される。駆動電圧生成回路５０は、コモン信号Ｖcomとオフ信号Ｖoffを同じ論理レベルで出力するとともに、信号／ＤoffがＨレベルである場合には、オン信号Ｖonをオフ信号Ｖoffの反転論理レベルとする一方、信号／ＤoffがＬレベルである場合には、オン信号Ｖonをオフ信号Ｖoffと同一論理レベルとする。【選択図】図１
2007206543.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素にわたって共通であって、所定の電圧のコモン信号が印加されるコモン電極とを有し、
前記画素は、
１ビットを保持するメモリ回路と、
前記メモリ回路に保持された１ビットの論理レベルが一方である場合に、前記コモン信号と同一電圧のオフ信号を選択するとともに、前記保持された１ビットの論理レベルが他方である場合に、所定のオン信号を選択する選択回路と、
前記コモン電極に対向するとともに前記選択回路により選択されたオン信号またはオフ信号が印加される画素電極と、
を備えた電気光学装置の駆動方法であって、
前記メモリ回路により保持された１ビットに基づいて画素に対して表示を行わせる第１モード、および、前記メモリ回路により保持された１ビットにかかわらず、画素をオフ表示とさせる第２モードを有し、
前記第１モードが指定された場合には、前記オン信号を前記コモン信号とは異なる電圧とする一方、
前記第２モードが指定された場合には、前記オン信号を前記コモン信号と同一電圧とする
ことを特徴とする電気光学装置の駆動方法。
【請求項２】
前記第１モードが指定された場合、
前記コモン信号および前記オフ信号については、一定の周期で論理レベルを反転させ、
前記オン信号については、前記コモン信号および前記オフ信号の論理レベルを反転させた
ことを特徴とする請求項１に記載の電気光学装置の駆動方法。
【請求項３】
前記第２モードが指定された場合、
前記コモン信号および前記オフ信号については、論理レベルのいずれかに固定化させる
ことを特徴とする請求項２に記載の電気光学装置の駆動方法。
【請求項４】
前記第２モードが指定された場合、
前記コモン信号および前記オフ信号については、一定の周期で論理レベルを反転させ、
前記オン信号については、前記コモン信号および前記オフ信号と同一の論理レベルとした関係とする、
ことを特徴とする請求項２に記載の電気光学装置の駆動方法。
【請求項５】
各々が１ビットを保持するメモリ回路を有する複数の画素と、
前記複数の画素にわたって共通であって、所定の電圧のコモン信号が印加されるコモン電極と、
前記コモン信号と同一電圧のオフ信号を出力するとともに、
前記メモリ回路により保持された１ビットに基づいて各画素に対して表示を行わせる第１モードが指定された場合には、前記コモン信号とは異なる電圧のオン信号を出力する一方、
前記メモリ回路により保持された１ビットにかかわらず、画素をオフ表示とさせる第２モードが指定された場合には、前記オン信号を前記コモン信号と同一電圧で出力する駆動電圧生成回路と、
を備え、
前記画素は、
１ビットを保持するメモリ回路と、
前記メモリ回路に保持された１ビットの論理レベルが一方である場合に、前記オフ信号を選択するとともに、前記保持された１ビットの論理レベルが他方である場合に、前記オン信号を選択する選択回路と、
前記コモン電極に対向するとともに前記選択回路により選択されたオン信号またはオフ信号が印加される画素電極と、
を含むことを特徴とする電気光学装置。
【請求項６】
前記画素は、
複数のワード線と複数のビット線との交差に対応して設けられ、
前記複数のワード線のうち、選択されたワード線に対応する画素が、当該画素に対応するビット線に供給された１ビットを保持する
ことを特徴とする請求項５に記載の電気光学装置。
【請求項７】
請求項５または６に記載の電気光学装置を備える
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎にメモリ回路を有する電気光学装置の低消費電力化の技術に関する。
【背景技術】
【０００２】
携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置として用いる電気光学装置には、この要求に適した液晶素子や有機ＥＬ素子などの電気光学素子が用いられる。ここで、この種の電気光学装置は、表示内容に関係なく、１フレーム毎に各画素の状態を書き換える（リフレッシュする）ので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されて、低消費電力化を阻害する要因があった。
そこで、画素毎に１ビットを記憶するスタティック型のメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフ表示させる技術が提案された（特許文献１参照）。
この技術では、メモリ回路のリフレッシュが不要となるので、静止画を表示するであれば、駆動回路等を動作させないで済み、その分、低消費電力化を図ることが可能となる。
【特許文献１】特公平３−５７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、電子機器の表示装置には、なんらかの処理の実行途中で全画素をオフさせる場合がある。例えば、メニュー画面の切り替えたり、別のアプリケーションプログラムの動作に切り替えたりする場合に、一時的に画面をオフさせる場合がある。これは、一時的に（一瞬）画面をオフさせることによって、その切り替えが実行されていることをユーザーに意識的に知らせるため等である。また、表示装置の動作を停止させる前は、オフシーケンス動作により全画素をオフ表示させる必要もある。
しかしながら、画素毎にメモリ回路を内蔵する構成において、全画素をオフ表示させようと企図すると、構成の複雑化を招きかねない、といった事情がある。例えば全画素に対してオフ信号を供給するとともに、メモリ回路に記憶させたビットを無視させて、当該オフ信号にしたがってオフ表示させるような論理回路が必要となってしまう。
【０００４】
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素毎にメモリ回路を有する構成において、比較的簡易に画素をオフ表示させることが可能な電気光学装置、その駆動方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、複数の画素と、前記複数の画素にわたって共通であって、所定の電圧のコモン信号が印加されるコモン電極とを有し、前記画素は、１ビットを保持するメモリ回路と、前記メモリ回路に保持された１ビットの論理レベルが一方である場合に、前記コモン信号と同一電圧のオフ信号を選択するとともに、前記保持された１ビットの論理レベルが他方である場合に、所定のオン信号を選択する選択回路と、前記コモン電極に対向するとともに前記選択回路により選択されたオン信号またはオフ信号が印加される画素電極と、を備えた電気光学装置の駆動方法であって、前記メモリ回路により保持された１ビットに基づいて画素に対して表示を行わせる第１モード、および、前記メモリ回路により保持された１ビットにかかわらず、画素をオフ表示とさせる第２モードを有し、前記第１モードが指定された場合には、前記オン信号を前記コモン信号とは異なる電圧とする一方、前記第２モードが指定された場合には、前記オン信号を前記コモン信号と同一電圧とすることを特徴とする。本発明によれば、非常に簡易な構成で、かつ、瞬時に全画素をオフ表示させることが可能となる。
【０００６】
本発明において、前記第１モードが指定された場合、前記コモン信号および前記オフ信号については、一定の周期で論理レベルを反転させ、前記オン信号については、前記コモン信号および前記オフ信号の論理レベルを反転させるのが好ましい。
この方法において、前記第２モードが指定されたときに、前記コモン信号および前記オフ信号については、論理レベルのいずれかに固定化させても良いし、前記コモン信号および前記オフ信号については、一定の周期で論理レベルを反転させ、前記オン信号については、前記コモン信号および前記オフ信号と同一の論理レベルとした関係としても良い。
なお、本発明は、電気光学装置の駆動方法のみならず、電気光学装置としても概念することができる。電気光学装置において、前記画素は、複数のワード線と複数のビット線との交差に対応して設けられ、前記複数のワード線のうち、選択されたワード線に対応する画素が、当該画素に対応するビット線に供給された１ビットを保持する構成とすれば良い。
また、本発明は、当該電気光学装置を有する電子機器としても概念することが可能である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の第１実施形態に係る電気光学装置は、電気光学素子として液晶素子を用いた液晶装置であって、各種トランジスタや画素電極が形成された素子基板と、コモン電極が形成された対向基板とが互いに電極形成面が対向するように、一定の間隙を保って貼付されるとともに、この間隙にＴＮ（twisted nematic）型の液晶が挟持された状態となっている。
【０００８】
図１は、この状態における電気光学装置の電気的な構成を示すブロック図である。
この図に示されるように、電気光学装置１０の表示領域１００では、２４０行のワード線１２１が、それぞれ行（Ｘ）方向に延在する一方、ビット線１３１および相補ビット線１３２の３２０組が、それぞれ列（Ｙ）方向に延在するように設けられている。画素１１０は、２４０行のワード線１２１と３２０列のビット線１３１（相補ビット線１３２）との交差に対応して設けられる。このため、本実施形態において、画素１１０は、縦２４０行×横３２０列のマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。
【０００９】
Ｙアドレスデコーダ２０は、図示省略した上位制御回路から供給されるＹアドレスＡdyで指定された行のワード線１２１に対し、Ｈレベルの行選択信号を排他的に出力するものである。
なお便宜的に、表示領域１００において、上から数えて１、２、３、…、２４０行目のワード線１２１に供給される行選択信号を、Ｓ１、Ｓ２、Ｓ３、…、Ｓ２４０とそれぞれ表記している。また、行選択信号について特に行を特定しないで一般的に説明するときにはＳｉと表記する。ここで、ｉは１≦ｉ≦２４０を満たす整数である。ＹアドレスＡdyが供給される信号線は、図では１本の太線で示されているが、実際には８本（２の８乗＝２５６≧２４０）で構成される。
【００１０】
一方、Ｘアドレスデコーダ３０は、上位制御回路から供給されるＸアドレスＡdxで指定された列に対応する列選択信号Ｘ１、Ｘ２、Ｘ３、…、Ｘ３２０を排他的にＨレベルとして出力するものである。なお、列選択信号について特に列を特定しないで一般的に説明するときにはＸｊと表記する。ここで、ｊは１≦ｊ≦３２０を満たす整数である。
サンプル・ホールド回路４０は、ある列の列選択信号ＸｊがＨレベルとなったときに、上位制御回路から供給されるデータビットＤaを、ｊ列目のビット線１３１にサンプリングして供給するとともに、当該データビットＤaの論理を反転したビットを、ｊ列目の相補ビット線１３２に供給するものである。なお、サンプル・ホールド回路４０は、論理レベルがＬレベルである列選択信号に対応する列に対しては、ビット線１３１および相補ビット線１３２をいずれもＨレベルまたはハイ・インピーダンス状態とさせる。
なお、便宜的に、表示領域１００において、左から数えて１、２、３、…、３２０列目のビット線１３１に供給されるビットを、Ｄ１、Ｄ２、Ｄ３、…、Ｄ３２０と表記し、相補ビット線１３２に供給される反転ビットを、／Ｄ１、／Ｄ２、／Ｄ３、…、／Ｄ３２０と表記し、特に列を特定しないで一般的に説明するときにはＤｊ、／Ｄｊと表記する。また、ＸアドレスＡdxが供給される信号線は、図では１本の太線で示されているが、１アドレスで１ビットだけを指定する場合には９本（２の９乗＝５１２≧３２０）で構成される。
【００１１】
一方、電気光学装置１０には、さらに上記上位制御回路からクロック信号ＣＬＫと、動作モードを規定する信号／Ｄoffとが供給される。このうち、クロック信号ＣＬＫは、周波数が３０Ｈｚであってデューティ比５０％の論理信号である。ここで便宜上、クロック信号ＣＬＫの周期を２Ｆとした場合、クロック信号ＣＬＫは期間Ｆ毎に論理レベルが反転することになる。本実施形態では、この期間Ｆをフレーム期間と称している。
また、本実施形態では、動作モードとして、すべての画素に対し、後述するメモリ回路に保持されたデータビットに応じた表示とさせる表示モード（第１モード）と、上記メモリ回路に保持されたデータビットにかかわらず、オフ表示とさせるオフ・モード（第２モード）とを有する。ここで、信号／ＤoffがＨレベルであれば表示モードが指定され、信号／ＤoffがＬレベルであればオフ・モードが指定される。
【００１２】
駆動電圧生成回路５０は、素子基板においてポリシリコンプロセスにより形成された回路であり、クロック信号ＣＬＫと信号／Ｄoffとの論理演算により、オフ信号Ｖoff（コモン信号Ｖcom）とオン信号Ｖonとを生成するものである。
詳細には、駆動電圧生成回路５０は、図２（ａ）に示されるように、ＮＯＴ回路５０２、ＡＮＤ回路５０４、５０６およびバッファ回路５０８、５１０を有する。このうち、ＮＯＴ回路５０２は、クロック信号ＣＬＫの否定信号を出力し、ＡＮＤ回路５０４は、クロック信号ＣＬＫと信号／Ｄoffとの論理積信号を出力し、ＡＮＤ回路５０６は、クロック信号ＣＬＫの否定信号と信号／Ｄoffとの論理積信号を出力する。なお、バッファ回路５０８は、ＡＮＤ回路５０４による論理積信号の駆動能力を高めるべくバッファリングするものである。同様に、バッファ回路５１０は、ＡＮＤ回路５０６による論理積信号の駆動能力を高めるべくバッファリングするものである。
【００１３】
この構成において、信号／ＤoffがＨレベルであって表示モードが指定された場合、オフ信号Ｖoffはクロック信号ＣＬＫと同一論理レベルとなり、また、オン信号Ｖonは、クロック信号ＣＬＫの論理レベルを反転させた信号となる一方、信号／ＤoffがＬレベルであってオフ・モードが指定された場合、オフ信号Ｖof fおよびオン信号Ｖonは、それぞれ強制的にＬレベルとなる。
なお、図２（ｂ）は、図２（ａ）に示した正論理回路を負論理回路で表したものであり、ＡＮＤ回路５０４がＮＯＴ回路５２２とＮＯＲ回路５２４とに、ＮＯＴ回路５０２およびＡＮＤ回路５０６がＮＯＲ回路５２６とＮＯＲ回路５２８とに、それぞれ置き換わっている。
【００１４】
素子基板における駆動電圧生成回路５０から出力されるオフ信号Ｖoffは、表示領域１００に形成された信号線１４２に供給される一方、導通材等を介して対向基板に導かれて、コモン電極１８５にコモン信号Ｖcomとして印加される。このため、オフ信号Ｖoffとコモン信号Ｖcomの論理レベルは互いに同一である。また、駆動電圧生成回路５０から出力されるオン信号Ｖonは、表示領域１００に形成された信号線１４１に供給される。
なお、オフ信号Ｖoff（コモン信号Ｖcom）およびオン信号Ｖonの論理レベルのうち、Ｈレベルは電源電圧Ｖddに相当し、Ｌレベルは電圧基準の接地電位Ｇnd（０ボルト）に相当する。
【００１５】
次に、画素１１０の詳細について説明する。各画素１１０は、構成的には互いに同一であるので、ｉ行ｊ列に位置する画素１１０で代表させて説明する。図３は、ｉ行ｊ列の画素１１０の構成を示す回路図である。
図３に示されるように、画素１１０は、スタティック型のメモリ回路１５０、選択回路１６０および液晶素子１８０を有する。
このうち、メモリ回路１５０は、ｎチャネル型ＴＦＴ（薄膜トランジスタ）１５１、１５２と、ＮＯＴ回路１５５、１５６を備える。ＴＦＴ１５１については、そのソースがｊ列目のビット線１３１に接続され、そのドレインがＮＯＴ回路１５５の入力端に接続され、そのゲートがｉ行目のワード線１２１に接続されている。ＮＯＴ回路１５５の出力端は、ＮＯＴ回路１５６の入力端に接続され、ＮＯＴ回路１５６の出力端は、ＮＯＴ回路１５５の入力端に帰還されている。
なお、メモリ回路１５０は相補型であるので、ＴＦＴ１５２については、そのソースがｊ列目の相補ビット線１３２に接続され、そのドレインがＮＯＴ回路１５６の入力端に接続され、そのゲートがｉ行目のワード線１２１に接続されている。
【００１６】
したがって、メモリ回路１５０では、ワード線１２１に供給された行選択信号ＳｉがＨレベルになると、ＴＦＴ１５１、１５２がオンして、ビット線１３１に供給されたビットＤｊが端子Ｑにて記憶される（相補ビット線１３２に供給された反転ビット／Ｄｊが端子／Ｑにて記憶される）とともに、以後、行選択信号ＳｉがＬレベルになってＴＦＴ１５１、１５２がオフしても、当該記憶内容がスタティックに保持される構成となる。
なお、ワード線１２１に供給された行選択信号ＳｉがＨレベルになったときでも、ビット線１３１および相補ビット線１３２がともにＨレベルまたはハイ・インピーダンス状態であれば、記憶内容が書き替わることはないように、ＮＯＴ回路１５５、１５６の特性が規定されている。
【００１７】
選択回路１６０は、トランスミッションゲート１６２、１６４を有する。ここで、トランスミッションゲート１６２の入力端は、オン信号Ｖonが供給される信号線１４１に接続される一方、トランスミッションゲート１６４の入力端は、オフ信号Ｖoffが供給される信号線１４２に接続され、トランスミッションゲート１６２、１６４の出力端は、画素毎に個別に形成された画素電極１８１に共通接続されている。
また、トランスミッションゲート１６２の制御ゲートおよびトランスミッションゲート１６４の反転制御ゲートは、メモリ回路１５０における端子Ｑに接続される一方、トランスミッションゲート１６２の反転制御ゲートおよびトランスミッションゲート１６４の制御ゲートは、メモリ回路１５０における端子／Ｑに接続されている。
したがって、端子ＱがＨレベルであれば（端子／ＱがＬレベルであれば）、トランスミッションゲート１６２、１６４は、それぞれオン、オフして、オン信号Ｖonが画素電極１８１に印加される一方、端子ＱがＬレベルであれば（端子／ＱがＨレベルであれば）、トランスミッションゲート１６２、１６４は、それぞれオフ、オンして、オフ信号Ｖoffが画素電極１８１に印加される構成となっている。
【００１８】
液晶素子１８０は、画素毎に個別の画素電極１８１と画素にわたって共通のコモン電極１８５との間に、ＴＮ型の液晶１８３が挟持された構成となっている。
なお、特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。このため、画素電極１８１とコモン電極１８５との間を通過する光は、両電極間の電圧実効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、それぞれ偏光軸が配向方向に一致するように偏光子を配置させると、当該電圧実効値が小さければ光の透過率が高くなる一方、電圧実効値が大きければ透過率が低くなる（ノーマリーホワイトモード）。
【００１９】
なお、本実施形態において、駆動電圧生成回路５０については上述した通りであるが、Ｙアドレスデコーダ２０や、Ｘアドレスデコーダ３０、サンプル・ホールド回路４０についても表示領域１００における画素１１０の構成素子（メモリ回路１５０、選択回路１６０）と共通のポリシリコンプロセスにより形成される。
【００２０】
次に、本実施形態に係る電気光学装置１０の動作について説明する。
まず、電気光学装置１０では、各画素１１０のメモリ回路１５０に、データビットが記憶された状態が前提となるので、このメモリ回路１５０へのデータビットの記憶動作について説明する。
ここで例えばｉ行ｊ列の画素１１０に対してデータビットを記憶させる場合、上位制御回路は、ｉ行目を指定するＹアドレスＡdyとともに、ｊ列目を指定するＸアドレスＡdxを出力し、さらに、当該ｉ行ｊ列の画素１１０に記憶させるべきデータビットＤaを出力する。
【００２１】
このＸアドレスＡdxによってＸアドレスデコーダ３０は、列選択信号ＸｊをＨレベルとする。これにより、サンプル・ホールド回路４０は、記憶させるべきデータビットＤaをサンプリングするとともに、ビットＤｊとしてｊ列目のビット線１３１に、また、サンプリングしたデータビットＤaを論理反転して反転ビット／Ｄｊとしてｊ列目の相補ビット線１３２に、それぞれ供給する。なお、ｊ列目以外のビット線１３１および相補ビット線１３２は、Ｈレベルまたはハイ・インピーダンス状態となる。
【００２２】
一方、ｉ行目を指定するＹアドレスＡdyによって、Ｙアドレスデコーダ２０は、行選択信号ＳｉだけをＨレベルとする。
ｉ行ｊ列の画素１１０では、行選択信号ＳｉがＨレベルとなるのでＴＦＴ１５１、１５２がオン状態となって、ビット線１３１に供給されたビットＤｊが端子Ｑに、相補ビット線１３２に供給された反転ビット／Ｄｊが端子／Ｑに、それぞれ書き込まれる。
この状態において、行選択信号ＳｉがＬレベルになると、ｉ行ｊ列の画素１１０では、それぞれＴＦＴ１５１、１５２がオフして、メモリ回路１５０における端子Ｑはビット線１３１から、端子／Ｑは相補ビット線１３２から、それぞれ電気的に切り離されるが、メモリ回路１５０は、書き込まれたビットを保持し続けることになる。
【００２３】
電源投入直後にあっては、このような書き込み動作が、すべての画素１１０に対して実行され、これにより、すべての画素におけるメモリ回路１５０において、ＨまたはＬレベルのいずれかのデータビットが保持される。
また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットＤaがＸアドレスＡdxおよびＹアドレスＡdyとともに上位制御回路から供給されて、当該ＸアドレスＡdxおよびＹアドレスＡdyで指定された画素のメモリ回路１５０に保持されたデータビットが書き換えられる。
【００２４】
次に、このように各画素１１０においてそれぞれデータビットが保持された場合に、表示モードおよびオフ・モードのそれぞれにおいて液晶素子１８０がどうなるか、という観点で説明する。図４は、表示モードおよびオフ・モードである場合の液晶素子に印加される電圧等を示す図である。
まず、表示モードが指定された場合、上述したように、また図４に示されるように、オフ信号Ｖoffとオン信号Ｖonとは互いに論理レベルが反転した関係になる。
ここで、画素１１０のメモリ回路１５０において、端子ＱにＬレベルのデータビットが保持されているとき（端子／ＱにＨレベルが保持されているとき）、トランスミッションゲート１６２、１６４はそれぞれオフ、オンするので、当該画素の画素電極１８１には、コモン電極１８５に印加されたコモン信号Ｖcomと同一論理レベルの関係にあるオフ信号Ｖoffが印加される。このため、液晶素子１８０に印加される電圧ＶＬＣ、ここでは、画素電極１８１の電位からコモン電極１８５の電位を差し引いた電圧は、図４に示されるように、ゼロとなるので、ノーマリーホワイトモードであれば、当該画素は、明るくなるオフ状態となる。
【００２５】
一方、メモリ回路１５０において、端子ＱにＨレベルのデータビットが保持されているとき（端子／ＱにＬレベルが保持されているとき）、トランスミッションゲート１６２、１６４はそれぞれオン、オフするので、当該画素の画素電極１８１には、コモン信号Ｖcomに対して論理反転の関係にあるオン信号Ｖonが印加される。
このため、液晶素子１８０に印加される電圧ＶＬＣは、＋Ｖddまたは−Ｖddとなるので、ノーマリーホワイトモードであれば、当該画素は暗くなるオン状態となる。
【００２６】
続いて、オフ・モードが指定されている場合、上述したように、また図４に示されるように、オフ信号Ｖoffとオン信号Ｖonとはいずれも強制的にＬレベルになる。
画素１１０のメモリ回路１５０において、端子ＱにＬレベルのデータビットが保持されているとき（端子／ＱにＨレベルが保持されているとき）、当該画素の画素電極１８１には、オフ信号Ｖoffが印加される一方、端子ＱにＨレベルのデータビットが保持されているとき（端子／ＱにＬレベルが保持されているとき）、当該画素の画素電極１８１には、オン信号Ｖonが印加されるが、オフ・モードが指定されていれば、オフ信号Ｖoffとオン信号ＶonとはいずれもＬレベルであるので、保持されているデータビットにかかわらず、液晶素子１８０に印加される電圧ＶＬＣは強制的にゼロとなる。
このため、オフ・モードであれば、すべての画素１１０は、ノーマリーホワイトモードであれば、明るくなるオフ状態となる。
【００２７】
この電気光学装置１０によれば、オフ・モードが指定された場合に、比較的簡易な構成によって、すべての画素１１０を瞬時にオフ表示とさせることが可能となる。
この効果について、従来の技術と比較して述べると、例えば、本実施形態と同様にオフ・モードが指定された場合にすべての画素１１０を瞬時にオフ表示とさせるような効果は、表示領域１００に信号／Ｄoffを供給するとともに、メモリ回路１５０に記憶させたデータビットにかかわらず、当該信号／Ｄoffにしたがってオフ表示させるような論理回路を画素１１０毎に設ける構成によっても可能ではある。しかしながら、このような論理回路を全画素１１０に設ける構成は回路全体の肥大化・複雑化を招き、現実的ではない。
また、サンプル・ホールド回路４０に、データビットと信号／Ｄoffとの論理和信号をビット線１３１に供給する論理回路を列毎に設けるとともに、ワード線１２１を順次選択して、各画素のメモリ回路１５０にオフ表示させるデータビットを書き込むという方法も考えられるが、この方法では、サンプル・ホールド回路４０の構成が複雑化するとともに、すべての画素にオフ表示させるデータビットを書き込むまで、ある程度の時間を要する。
一方、この方法において、すべてのワード線を同時に選択して、すべての画素のメモリ回路１５０にオフ表示させるデータビットを同時に書き込めば、瞬時にオフ表示とさせることも可能ではあるが、この方法では、サンプル・ホールド回路４０によるビット線１３１の駆動能力を非常に高める必要が生じる（最終段バッファ回路の出力インピーダンスを低くする必要がある）。
これに対して、本実施形態に係る電気光学装置１０によれば、サンプル・ホールド回路４０や、表示領域１００になんら構成を付加することなく、また、駆動電圧生成回路５０が全画素１１０にわたって共通であり、さらに、モードを指定する信号／Ｄoffを表示領域１００に供給しないで済むので、オフ・モードが指定されたときに、比較的簡易な構成によって、すべての画素１１０を瞬時にオフ表示とさせることが可能となるのである。
【００２８】
なお、上述した第１実施形態では、オフ・モードが指定された場合、オン信号Ｖon、オフ信号Ｖoffおよびコモン信号ＶcomをＬレベルに固定化したが、Ｈレベルに固定化しても良い。
また、第１実施形態では、オフ・モードが指定された場合、オフ信号Ｖoffおよびコモン信号Ｖcomの論理レベルを一方に固定化するとともに、当該固定化した論理レベルと同一レベルとなるようにオン信号Ｖonを生成するので、論理レベルの反転により消費される電力を抑えることができる、という長所は存在する。ただし、すべての画素を瞬時にオフ表示とさせるためには、必ずしも固定化する必要はない。
そこで、オフ・モードが指定された場合、オフ信号Ｖoffおよびコモン信号Ｖcomの論理レベルを固定化しない第２実施形態について説明する。
【００２９】
図５は、第２実施形態に係る電気光学装置の構成を示すブロック図である。図５が図１と相違する部分は、駆動電圧生成回路５０である。詳細には、第２実施形態では、駆動電圧生成回路５０は、クロック信号ＣＬＫをそのままオフ信号Ｖoff（コモン信号Ｖcom）として出力する一方、クロック信号ＣＬＫと信号／Ｄoffとの論理演算によりオン信号Ｖonを生成するオン信号生成回路６０を含む。
【００３０】
詳細には、オン信号生成回路６０は、図６（ａ）に示されるように、ＮＯＴ回路６０２、６０４、ＮＡＮＤ回路６０６、６０８、６１０およびバッファ回路６１２を有する。このうち、ＮＯＴ回路６０２は、クロック信号ＣＬＫの否定信号を出力し、ＮＯＴ回路６０４は、信号／Ｄoffの否定信号を出力する。また、ＮＡＮＤ回路６０６は、クロック信号ＣＬＫと信号／Ｄoffの否定信号との否定論理積信号を出力し、ＮＡＮＤ回路６０８は、クロック信号ＣＬＫの否定信号と信号／Ｄoffとの否定論理積信号を出力する。さらに、ＮＡＮＤ回路６１０は、ＮＡＮＤ回路６０６、６０８の出力信号同士の否定論理積信号を出力する。バッファ回路６１２は、ＮＡＮＤ回路６１０による否定論理積信号の駆動能力を高めるべくバッファリングするものである。
【００３１】
この構成において、信号／ＤoffがＨレベルであって表示モードが指定された場合、オン信号Ｖonはクロック信号ＣＬＫの論理レベルを反転させた信号となる一方、信号／ＤoffがＬレベルであってオフ・モードが指定された場合、オン信号Ｖonはクロック信号ＣＬＫと同一論理レベルとなる。
【００３２】
なお、このようなオン信号Ｖonを生成するオン信号生成回路は、図６（ａ）に示した構成のほか、図６（ｂ）に示されるような構成でも良い。すなわち、オン信号生成回路６０は、ＮＯＴ回路６２２、６２４、トランスミッションゲート６２６、６２８およびバッファ回路６１２を有し、信号／ＤoffがＨレベルであれば、トランスミッションゲート６２８をオンさせて、ＮＯＴ回路６２２によるクロック信号ＣＬＫの否定信号を、また、信号／ＤoffがＬレベルであれば、トランスミッションゲート６２６をオンさせてクロック信号ＣＬＫを、それぞれ選択してバッファ回路６１２を経てオン信号Ｖonとして出力する構成としても良い。
【００３３】
さて、第２実施形態において、信号／ＤoffがＨレベルであって表示モードが指定された場合には、オン信号Ｖonは、クロック信号ＣＬＫ、すなわちオフ信号Ｖoffおよびコモン信号Ｖcomとは論理レベルが反転した関係となるので、第１実施形態と同様に、各画素１１０は、メモリ回路１５０に保持されたデータビットに応じてオフ表示またはオン表示となる。
一方、第２実施形態において、信号／ＤoffがＬレベルであってオフ・モードが指定された場合には、クロック信号ＣＬＫがそのままオフ信号Ｖoffおよびコモン信号Ｖcomになるので、当該オフ信号Ｖoffおよびコモン信号Ｖcomは、図７に示されるように、Ｌレベルに固定化されることなく、フレーム期間Ｆ毎に論理反転する。
ただし、オフ・モードが指定された場合には、オン信号Ｖonは、オフ信号Ｖoffおよびコモン信号Ｖcomと同一論理の関係に変更されるので、各画素１１０は、第１実施形態と同様に、メモリ回路１５０に保持されたデータビットにかかわらず、強制的にオフ表示となる。
【００３４】
第２実施形態によれば、クロック信号ＣＬＫをそのままオフ信号Ｖoff（コモン信号Ｖcom）として表示領域に供給するので、オフ信号Ｖoff（コモン信号Ｖcom）を出力するためのバッファ回路が不要となる結果、その分、回路面積の縮小を図ることが可能となる。
【００３５】
ところで、オフ信号Ｖoffおよびコモン信号Ｖcomを、例えばＶddに固定化するとともに、表示モードが指定された場合に、オン信号Ｖonを０ボルトと２Ｖddとで交互に変化させる一方、オフ・モードが指定された場合に、オン信号ＶonをＶddで固定化する構成によっても、オフ信号Ｖoff（コモン信号Ｖcom）を出力するためのバッファ回路が不要となる、という第２実施形態と同様な効果を奏することが可能ではある。ただし、この構成では、電圧として０ボルト（Ｇnd）およびＶddのほかに、さらに２Ｖddが必要となるので、電源回路の構成が多少複雑化する点に留意する必要がある。
【００３６】
上述した第１および第２実施形態では、駆動電圧生成回路５０を素子基板に形成するとしたが、素子基板の外部に形成した（すなわち、外付け）構成としても良い。
また、上述した説明において画素１１０は、データビットに応じたオン表示またはオフ表示の２値的な表示しかできないが、１画素を、上述した画素１１０と同様な構成の複数の副画素によって表現するとともに、これら複数の副画素のオン表示（またはオフ表示）の個数（面積）によって、１画素を階調表示する構成としても良い。さらに、画素１１０を、例えばＸ方向に向かってＲＧＢＲＧＢ…の３原色に対応するようにして、それぞれの色についてオンオフさせても良いし、上記面積階調を併用してカラー表示を行う構成としても良い。
実施形態等にあっては、フレーム期間Ｆの周期でレベル反転するクロック信号ＣＬＫを入力して、オフ信号Ｖoff（コモン信号Ｖcom）を表示領域１００に供給するとともに、表示モードが指定された場合に、オン信号Ｖonを、オフ信号Ｖoff（コモン信号Ｖcom）の論理レベルと反転させた関係としたが、その理由は、液晶素子１８０を交流駆動するために過ぎない。このため例えば、クロック信号ＣＬＫを例えば２フレーム期間以上の周期や、他の一定の周期でレベル反転する構成としても良い。
さらに、液晶素子１８０はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。ノーマリーブラックモードとした場合、オフ・モードでは、全画素がオフ表示である黒色となる。
【００３７】
くわえて、透過型に限られず、反射型や、両者の中間的な半透過半反射型であっても良い。さらに、ＴＮ型のほか、ＳＴＮ型など、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。くわえて、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成や、いわゆるＩＰＳ（面内スイッチング方式、ＦＳＳを含む）方式としても良い。
【００３８】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置１０を表示装置として有する電子機器について説明する。図８は、実施形態に係る電気光学装置１０を用いた携帯電話１２００の構成を示す図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１０の表示領域１００を備えるものである。なお、電気光学装置１０のうち、表示領域１００以外の構成要素については外観としては現れない。
【００３９】
なお、電気光学装置１０が適用される電子機器としては、図８に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。そして、いずれの電子機器においても、電気光学装置１０による低消費電力化の恩恵を受けることになる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置における駆動電圧生成回路の構成を示す図である。
【図３】同電気光学装置における画素の構成を示す図である。
【図４】同電気光学装置における動作を示す図である。
【図５】本発明の第２実施形態に係る電気光学装置の構成を示すブロック図である。
【図６】同電気光学装置におけるオン信号生成回路の構成を示す図である。
【図７】同電気光学装置における動作を示す図である。
【図８】実施形態に係る電気光学装置を適用した携帯電話の構成を示す図である。
【符号の説明】
【００４１】
１０…電気光学装置、２０…Ｙアドレスデコーダ、３０…Ｘアドレスデコーダ、４０…サンプル・ホールド回路、５０…駆動電圧生成回路、６０…オン信号生成回路、１００…表示領域、１１０…画素、１５０…メモリ回路、１６０…選択回路、１８０…液晶素子、１８１…画素電極、１８３…液晶、１８５…コモン電極、１２００…携帯電話
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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