(57)【要約】【課題】広い負荷範囲にわたって高い効率で動作するスイッチングレギュレータを提供する。【解決手段】直流電圧入力に結合されかつ負荷に接続可能なコンバータであって、第１の回路点と第２の回路点との間に結合された信号に応答するスイッチを含む。低負荷状態の間のバーストモード動作の代わりに、ピークスイッチ電流は、負荷状態で直接に変化し、スイッチ非作動間隔は、負荷状態と反対に変化される。スイッチ非作動レベルは、音響周波数帯域干渉を避けるように最大レベル内であり、一方、負荷範囲全体で高い効率動作を維持する。【選択図】図３
2007181389.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードから第１の電圧レベルで直流電圧を受け、かつ負荷出力ノードに第２の電圧レベルで出力直流電圧を提供するために接続可能なコンバータ回路であって、
前記入力ノードおよび前記出力ノードに結合される制御されたスイッチと、
作動時に負荷状態にしたがって可変である前記スイッチのための最大電流基準レベルを設定し、かつ負荷状態にしたがって可変であるスイッチ非作動間隔を設定するように構成された制御回路とを備える、コンバータ回路。
【請求項２】
前記設定された最大電流レベルは、高い負荷電流状態に対して最大であり、低い負荷電流状態に対して最小である、請求項１に記載のコンバータ回路。
【請求項３】
前記設定されたスイッチ非作動間隔は、低い負荷電流状態に対して最大に、かつ高い負荷電流状態に対して最小に設定される、請求項１に記載のコンバータ回路。
【請求項４】
前記スイッチが作動されたとき、インダクタを通して前記入力ノードに前記スイッチを結合し、かつ前記負荷をバイパスする電流流れ経路をさらに備える、請求項１に記載のコンバータ回路。
【請求項５】
前記制御回路は、
前記スイッチの制御入力に結合される出力と、
前記スイッチを作動させるように構成されたセット入力と、
前記スイッチを非作動にさせ、それによって前記スイッチ非作動期間を開始するように構成されたリセット入力と、
前記セット入力に結合された出力を有し、かつ前記スイッチ非作動期間の終了時にそれに作動信号を印加するように構成された可変遅延回路とを備える、請求項１に記載のコンバータ回路。
【請求項６】
前記スイッチに直列に結合された電流センサと、
前記電流センサに結合された正入力、設定された最大電流基準レベルに結合された負入力、および前記リセット入力に結合された出力を有する比較器とをさらに備える、請求項５に記載のコンバータ回路。
【請求項７】
前記負荷出力ノードの電圧に比例する電圧を受ける第１の入力と、プリセット基準電位を受ける第２の入力と、前記負荷状態を表しかつ前記比較器の前記負入力に結合された出力ノードとを有する誤差増幅器をさらに備える、請求項６に記載のコンバータ回路。
【請求項８】
前記誤差増幅器の出力ノードと前記可変遅延回路との間に結合された反転増幅器をさらに備える、請求項７に記載のコンバータ回路。
【請求項９】
前記セット入力およびリセット入力は、ラッチのノードであり、前記ラッチは、前記スイッチの前記制御入力に結合された第１の出力と、前記第１の出力の状態に相反する状態の第２の出力とを有し、前記ラッチの前記第２の出力は、前記可変遅延回路入力の入力に結合される、請求項８に記載のコンバータ回路。
【請求項１０】
負荷に電力を供給するレギュレータにおいて、
負荷状態を検知するステップと、
前記検知された負荷状態にしたがって可変である電流閾値レベルを設定するステップと、
前記検知された負荷状態にしたがって可変である時間間隔を設定するステップと、
前記レギュレータの第１の回路ノードを第２の回路ノードに結合するステップと、
前記設定された電流閾値レベルを超える前記第１の回路ノードと前記第２の回路ノードとの間の電流に応答して、前記第１の回路ノードを前記第２の回路ノードから分離するステップと、
前記分離するステップの後で、前記設定された時間間隔の終了時に前記第２の回路ノードに前記第１の回路ノードを再結合するステップとを含む、方法。
【請求項１１】
前記分離するステップおよび前記再結合するステップは、連続して繰り返される、請求項１０に記載の方法。
【請求項１２】
前記検知するステップは、連続して実行され、前記電流閾値レベルを設定するステップおよび前記時間間隔を設定するステップは、前記検知された負荷状態における変化に応答する、請求項１１に記載の方法。
【請求項１３】
前記検知された負荷状態は、負荷電流であり、前記検知するステップは、負荷電圧に比例する電圧を検知することを含む、請求項１０に記載の方法。
【請求項１４】
前記電流閾値レベルは、高い負荷電圧で最小に設定され、かつ低い負荷電圧で最大に設定される、請求項１３に記載の方法。
【請求項１５】
前記時間間隔は、高い負荷電圧で最大に設定され、かつ低い負荷電圧で最小に設定される、請求項１３に記載の方法。
【請求項１６】
前記第２の回路ノードは、電力供給端子である、請求項１０に記載の方法。
【請求項１７】
スイッチング電圧レギュレータであって、
信号に応答するスイッチと、
負荷センサと、
前記スイッチを作動させかつ非作動にさせるために、前記スイッチの制御入力に結合されるスイッチ制御回路と、
前記負荷センサおよび前記スイッチ制御回路に結合される可変遅延回路とを備え、前記可変遅延回路は、検知された負荷状態に基づく連続するスイッチ作動の間の時間間隔と、軽負荷状態の間に設定される最大非作動の時間間隔とを設定するように構成される、スイッチング電圧レギュレータ。
【請求項１８】
前記負荷センサおよび前記スイッチ制御回路に結合される最大電流設定回路をさらに備え、前記最大電流設定回路は、負荷にしたがって最大スイッチ電流を変えるように構成される、請求項１７に記載のレギュレータ。
【請求項１９】
前記スイッチ制御回路に結合される一定ピークスイッチ電流設定回路をさらに備える、請求項１７に記載のスイッチング電圧レギュレータ。
【請求項２０】
前記一定ピークスイッチ電流設定回路は、
スイッチ電流に関連する信号を受けるために結合される第１の入力と、
電圧基準に結合される第２の入力と、
前記スイッチ制御回路に結合される出力とを備え、前記最大スイッチ電流レベルは、前記電圧基準のレベルにしたがって決定される、請求項１９に記載のスイッチング電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、スイッチド電圧レギュレータに関し、より詳細には検知された負荷状態にしたがったピーク電流およびスイッチオフ時間の制御に関する。
【背景技術】
【０００２】
入力電圧より高いレベル、入力電圧より低いレベル、または入力電圧と同じレベルで、直流出力電圧を制御するためにスイッチングレギュレータを使用することは、良く知られている。一般に、１つ以上のスイッチが、出力コンデンサを充電するためにインダクタを介して電流パルスを供給するために作動される。出力電圧レベルは、出力電圧および負荷状態にしたがってスイッチングパルスのオン時間およびオフ時間を調整することによって、所望のレベルで維持される。
【０００３】
従来のステップアップ、またはブーストＤＣ／ＤＣコンバータが、図１に示される。インダクタ１０およびダイオード１２は、入力（ＶＩＮ）ノードと出力（ＶＯＵＴ）ノードとの間に直列に接続される。入力ノードは、一般に直流源に接続され、制御された出力ノードは負荷に結合される。コンデンサ１４は、出力ノードと接地との間に接続される。信号応答スイッチ１６および抵抗器１８は、インダクタ／ダイオード接合部と接地との間に直列に接続される。スイッチは、スイッチドライバ回路２２を通してラッチ２０の出力に接続されたベースを有するトランジスタによって表される。ラッチのセット端子は、論理和ゲート２４の出力に接続される。遅延回路２６は、ラッチのリセット出力に接続された入力と、論理和ゲートの第１の入力に接続された出力とを有する。論理和ゲートの第２の入力は、比較器２８の出力に接続される。比較器の第１の入力は、出力パラメータに関連するフィードバック信号を受ける。出力パラメータは、出力での電圧、フィードバック回路３０から得られるフィードバック信号、比較器の第２の入力に印加される基準電圧ＲＥＦ１３２との比較のために適切な倍率にされたフィードバックであってもよい。ラッチ２０のリセット端子は、第２の比較器３４の出力に接続される。比較器３４の第１の入力は、スイッチ１６と抵抗器１８との間の接合部に接続される。比較器３４の第２の入力は、基準電圧回路３６に接続される。
【０００４】
動作において、スイッチ１６がオン状態または閉じた状態であるとき、電流は、インダクタ１０および抵抗器１８を通して電源ＶＩＮから接地へ流れる。抵抗器１８は、スイッチが閉じられたとき、スイッチを通る電流レベルの指示を提供する検知要素である。スイッチを通る電流が、基準電圧ＲＥＦ２３６の閾値レベルに増大するとき、比較器３４は、ラッチ２０をリセットするための信号を出力し、それによってスイッチ１６をオフにする。スイッチがオフにされたとき、インダクタに蓄積されたエネルギーは、コンデンサ１４に移される。遅延回路２６は、最小時間間隔が生じるまで、ハイラッチリセット出力信号が、論理和ゲート２４の入力に印加されないことを確実にする。このようにスイッチ１６をオンすることは、したがって遅延される。その後、フィードバックレベルが比較器２８への基準入力を超えるとき、スイッチは、再びオンにされる。
【０００５】
ブーストレギュレータとして一般に知られている、示されている特定の従来の回路において、調整された電圧出力ＶＯＵＴは、強度において電圧入力ＶＩＮより高く同じ極性の電圧レベルを有する。例えば知られているコンバータは、Ｌｉｎｅａｒ  Ｔｅｃｈｎｏｌｏｇｙ  ＬＴ３４６３およびＬＴ３４６４コンバータである。インダクタ、スイッチ、および容量要素の適切な配置で、レギュレータ出力電圧は、入力電圧の極性とは反対の極性を与えられることができ、または電圧出力ＶＯＵＴが強度において電圧入力ＶＩＮより低い電圧レベルを有するバック（Ｂｕｃｋ）レギュレータ構成であることができる。
【０００６】
多くの携帯システムにおいて、出力負荷が軽いとき、スイッチングレギュレータは、電力節約スリープモードに進むように制御される。スリープモードにおいて、レギュレータは、いくつかの内部回路をオフにすることによって動作電流を低減し、断続的にバーストモードで動作する。従来の「バースト」モード方式において、ヒステリシス（ｈｙｓｔｅｒｅｔｉｃ）比較器は、出力電圧がスリープモード状態において調整外に低下するとき監視するために使用される。回路は、次に、出力電圧が調整レベル内に戻るまで、バースト電流パルスを送ることを可能にされる。内部回路は、再び電力消費を節約するためにスリープモードにオフされる。軽い出力負荷で、出力電圧は、バーストサイクル内で出力をより高く駆動するためにレギュレータが「起動する」プログラムされたレベルに、より低くドリフトする。
【０００７】
典型的なバースト／スリープモード動作のためのインダクタ電流および出力電圧波形が、図２に示される。時間ｔ０で、出力電圧はロー調整閾値電圧に低下し、バーストサイクルは開始される。スイッチド電流パルスが、出力コンデンサ１４に印加され、ハイ調整閾値電圧が時間ｔ１で得られるまで、出力電圧を増やす。スイッチングは、その後、出力電圧が時間ｔ２でロー閾値に再び低下するまで終了する。動作は、軽負荷状態の間このように連続する。レギュレータは、エネルギーのパルスを送る前の比較的長い時間期間を待機することができる。待機している間、レギュレータは、ロー静止電流でスイッチング活動の無い状態に入り、それによってエネルギーが保存される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
スイッチング波形における断続バーストは、音響帯域の雑音を形成する低周波数の成分を含むことがある。バーストモードにおけるスイッチングレギュレータ動作は、４０ｋＨｚより低いスイッチング周波数を容易に生成することがある。音響スイッチング周波数は、セラミックコンデンサにシステムのエンドユーザには望ましくない音響波を発生させることがある。この問題に対する従来の解決方法は、一定周波数のパルス幅変調レギュレータを使用することであり、このパルス幅変調レギュレータで、内部の固定周波数発振器は、各サイクルでパワースイッチをゲート制御する。そのような制御は、音響周波数範囲の雑音を低下させる。しかしながら、スイッチング周波数が軽負荷状態中に高いままであるとき、軽負荷での効率は悪い。
【０００９】
したがって、望ましくない雑音を生成する欠点が無い、軽負荷状態を含む広い負荷範囲にわたって高い効率で動作するスイッチングレギュレータが必要となる。
【課題を解決するための手段】
【００１０】
本発明は、従来技術の上記必要性を満たす。スイッチングレギュレータにおいて、負荷状態は検知される。検知された負荷状態にしたがって可変である電流閾値レベルが設定され、検知された負荷状態にしたがって可変である時間間隔が設定される。レギュレータスイッチは、スイッチ電流が、設定された電流閾値レベルに達成するまで作動され、次に非作動にされる。スイッチは、設定された時間間隔に対して非作動にされたままであり、次に再作動される。作動および非作動は、負荷状態が検知されたままである間に連続して進行し、設定された電流閾値および設定された時間間隔は、検知された負荷状態における変化にしたがって調整される。負荷状態は、負荷電圧に比例する電圧を検出することによって検知される負荷電流でもよく、電流閾値レベルは、低負荷電圧での最大値に設定され、かつ高負荷電圧での最小値に設定される。時間間隔は、高負荷電圧での最大値に設定され、かつ低負荷電圧での最小値に設定される。
【００１１】
スイッチ制御回路は、スイッチを作動にしかつ非作動にするように、レギュレータスイ
ッチの制御入力に結合される。可変遅延回路は、負荷センサおよびスイッチ制御回路に結合され、可変タイミング回路は、検知された負荷状態に基づき連続するスイッチ作動間の時間間隔を設定するように構成される。最大の非作動時間間隔は、軽負荷状態に対して設定される。最大スイッチ電流が負荷にしたがって変化するように、最大電流設定回路は、負荷センサおよびスイッチ制御回路に結合される。
【００１２】
スイッチ制御回路は、スイッチの制御入力に結合された第１の出力、および第１の出力の状態に対して相反する状態の第２の出力を有するラッチを備えてもよく、第２の出力は、可変遅延回路の入力に結合される。ラッチは、セット入力に印加されるパルスに応答してスイッチを作動させ、リセット入力に印加されるパルスに応答してスイッチを非作動にさせる。可変遅延回路の出力は、セット入力に結合される。
【００１３】
スイッチ電流センサは、比較器の正入力に結合される。比較器の負入力は、設定された最大電流基準レベルに結合される。比較器の出力は、リセット入力に結合される。比較器は、検知された電流が最大電流基準レベルに達するとき、スイッチを非作動にするためにラッチのリセット入力にパルスを印加する。誤差増幅器は、例えば負荷電圧に比例する電圧である負荷状態を表す電圧を受けるための第１の入力を有する。誤差増幅器の第２の入力は、プリセット基準電位に結合される。誤差増幅器出力は、負荷状態を表し、設定された最大電流基準レベルを提供するように、比較器の負入力に印加される。誤差増幅器出力は、反転増幅器を通して可変遅延回路にも結合されてもよい。
【００１４】
このように、レギュレータスイッチは、広範囲にわたる効果的な動作を提供するように、広範囲の負荷状態にわたって連続的な作動および非作動のために継続的且つ適合して制御され、一方、スイッチの非作動時間が所定レベルを超えることを妨げる。最大スイッチオフ時間は、スイッチング周波数が音響帯域内に入らないように、例えば２５マイクロ秒など一定の値に制限されることができる。従来のバーストモード動作が排除される。
【００１５】
本発明のさらなる利点は、本発明の好ましい実施形態だけが、本発明の実行する想定される最良の形態を単に例示することによって示されかつ記載される、以下の詳細な記載から当業者には容易に明らかになろう。理解されるように、本発明は、他の実施形態および異なる実施形態が可能であり、そのいくつかの詳細は、全て本発明から逸脱することなく、様々な明らかな態様で修正が可能である。したがって、図面および記載は、限定ではなく当然例示として考えられるべきである。
【００１６】
本発明は、同様の参照符号が、同様の要素を示す添付の図面の図において、限定ではなく実施例として示される。
【発明を実施するための最良の形態】
【００１７】
図３は、本発明の実施形態によるブーストスイッチングレギュレータのブロック図である。本明細書に記載される原理は、いずれかの極性で、任意の所定の直流源から任意の特定の所望レベルの調整された出力電圧を提供することができる、ブースト、バック（Ｂｕｃｋ）、およびバック−ブースト電流モードのスイッチングコンバータに適用できることは理解されるべきである。インダクタ１１０およびダイオード１１２が、入力ノードＶＩＮと出力ノードＶＯＵＴとの間に直列に結合される。コンデンサ１１４が、出力ノードと接地との間に接続される。トランジスタとして示される信号応答スイッチ１１６および検知抵抗器１１８が、インダクタ１１０およびダイオード１１２の接合点と接地との間に直列に結合される。抵抗器１２９および１３０が、電圧出力ノードと接地との間に直列に結合される。
【００１８】
トランジスタ１１６のベースは、スイッチドライバ回路１２２を介してラッチ１２０の
Ｑ出力に結合される。可変遅延回路１２６は、ラッチ１２０の／Ｑ出力とラッチのセット入力との間に結合される。抵抗器１２９および１３０の接合点は、出力負荷を表し、誤差増幅器１２８の負入力にフィードバックされる。誤差増幅器の正入力は、プリセット基準電位ＶＲＥＦ３によって供給される。誤差増幅器１２８の出力は、タイミングおよびピーク制御回路１３６に結合される。可変遅延回路１２６は、回路１３６のＶ１出力に結合される。トランジスタ１１６および抵抗器１１８の接合点は、比較器１３４の正入力に結合される。比較器１３４の負入力は、回路１３６のＶ２出力に結合される。
【００１９】
トランジスタ１１６は、ラッチ１２０のセット入力に印加されるパルスに応答して、入力電圧源によってインダクタ１１０に印加される電流を伝導するように作動される。ハイレベルＱ出力は、スイッチドライバ１２２に印加される。スイッチ１１６は、比較器１３４によってラッチのリセット入力に印加されるパルスに応答して非作動にされる。抵抗器１１８での電圧レベルによって検知されるスイッチ電流が、比較器の閾値電圧レベルに増大するときに、リセットパルスが印加される。リセットパルスは、Ｑおよび／Ｑラッチ出力の状態を変える。ハイレベル／Ｑ出力は、設定された時間遅延後に可変遅延回路１２６によってセット入力に印加される。
【００２０】
誤差増幅器１２８の出力ＶＣは、負荷状態を表す。軽負荷で、コンデンサ１１４は、ハイＶＯＵＴ電圧レベルを提供するように充電される。誤差増幅器の出力ＶＣは、対応してローである。比較器１３４のピークスイッチ電流閾値は、回路１３６のＶ２出力によって低い値に設定される。可変遅延回路１２６によって設定されるスイッチ非作動間隔は、回路１３６のハイＶ１出力にしたがって最大レベルである。負荷が増大するにつれ、コンデンサ１１４は、より低いＶＯＵＴ、したがって誤差増幅器１２８の負入力に印加されるフィードバック電圧へ放電する。このようにＶＣは、これに応じて増大する。回路１３６は、ＶＣにおける変化に応答して、Ｖ１およびＶ２出力を変える。ＶＣが上昇するとき、Ｖ２は、比較器１３４の負入力での閾値レベルを増大するように増大する。Ｖ１は、可変遅延回路１２６によって設定される遅延を短くするように低減される。コンデンサ１１４に移されるエネルギーは、これに対応して増加される。
【００２１】
タイミングおよびピーク電流制御回路は、図４ａにより詳細に示される。誤差増幅器１２８の出力であるＶＣは、誤差増幅器１４０の正入力に印加される。増幅器１４０は、その出力がその負入力に供給される演算増幅器として構成される。この構成において、出力Ｖ２は、バイアス電圧Ｖ２ＭＡＸおよび接地によって設定される制限内で入力ＶＣに従う。Ｖ２は、図３の比較器１３４の負入力に印加される。Ｖ２は、また、直列抵抗器１４４を介して演算増幅器１４２の負入力に印加される。増幅器１４２の出力は、直列抵抗器１４６によってその負入力に結合される。基準電圧ＶＲＥＦ４は、増幅器１４２の正入力に印加される。この構成において、増幅器１４２は、バイアス電圧Ｖ１ＭＡＸおよび接地によって設定される制限内でＶ２に逆に従う反転増幅器として機能する。Ｖ１出力は、図３の可変遅延回路１２６に印加される。
【００２２】
Ｖ２ＭＡＸ、Ｖ１ＭＡＸ、ＶＲＥＦ、ならびに抵抗器１４４および１４６は、異なるＶＣ／Ｖ１伝達関数およびＶＣ／Ｖ２伝達関数を得るために調整されることができる。２つの代表的な伝達関数の関係は、ＶＣが横座標によって表される図５ａおよび図５ｂに示される。ピークスイッチ電流（ＩＳＷ−ＰＥＡＫ）およびスイッチ非作動間隔（Ｔｏｆｆ）が、各図においてＶＣの関数として示される。Ｔｏｆｆは、ＶＣがポイントＡに増大するまで、軽負荷電流で最大レベルに設定される。ＶＣが連続して増大するにつれ、可変遅延回路１２６に印加されるＶ１における変化は、ＶＣがポイントＢに増大するまで、Ｔｏｆｆにおける対応する低減を生成する。ポイントＢでその後、Ｔｏｆｆは最小に設定される。ＩＳＷ−ＰＥＡＫは、ＶＣがポイントＣに増大するまで、軽負荷で最小レベルに設定される。ＶＣが連続して増大するにつれ、比較器１３４の閾値入力に印加されるＶ２におけ
る変化は、ＶＣがポイントＤに増大するまで、ＩＳＷ−ＰＥＡＫにおける対応する増大を生成する。ポイントＤでその後、ＩＳＷ−ＰＥＡＫは最大に設定される。
【００２３】
図５ａにおいて、例示的なパラメータとして、最小ＩＳＷ−ＰＥＡＫは４０ｍａに設定されることができ、最大ＩＳＷ−ＰＥＡＫは２００ｍａに設定されることができ、最小Ｔｏｆｆは３００ｎｓに設定されることができ、かつ最大Ｔｏｆｆは１５μｓに設定されることができる。ブレークポイントＡおよびＣは、同一の負荷（ＶＣ）で発生し、ブレークポイントＢおよびＤは、同一の負荷で発生する。この伝達関数で、スイッチング周波数は、負荷範囲にわたって比較的一定である。図５ｂにおいて、最小ＩＳＷ−ＰＥＡＫは４０ｍａに設定されることができ、最大ＩＳＷ−ＰＥＡＫは２００ｍａに設定されることができ、最小Ｔｏｆｆは２００ｎｓに設定されることができ、かつ最大Ｔｏｆｆは２５μｓに設定されることができる。ブレークポイントＡおよびＣは、一致する負荷で発生せず、ブレークポイントＢおよびＤでも同じである。ＡおよびＤが同一の負荷で発生する場合、周波数がより一定ではないが、軽負荷での効率がより高い。ＶＣの変化に対するＶ１の変化の勾配は、抵抗器１４４および１４６の値の比に関連する。これらの値の調整は、負荷ブレークポイント関係を変えるために使用されることができる。
【００２４】
さらなる変形例として、適切な制御回路調整で、ＩＳＷ−ＰＥＡＫは、一定レベルに維持されることができ、一方Ｔｏｆｆは、負荷電流の実質的な範囲にわたって負荷と反転して変化するようになされる。図４ｂは、そのような機能性を実施するための図４ａのタイミングおよびピーク電流制御回路の変形例を示す。この回路において、誤差増幅器１４０は排除される。Ｖ２は、代わりに基準電圧ＶＲＥＦ５によって供給される。この基準電圧が、図３の誤差増幅器１３４の負入力に印加されるとき、スイッチ１１６を通って引き出されるピーク電流は一定である。ＶＣ信号は、誤差増幅器１３４の負入力に直列に結合される抵抗器１４４に印加される。抵抗器１４４および１４６の抵抗値、ならびにＶ１ＭＡＸおよびＶＲＥＦ４の電圧値は、ＶＲＥＦ５の値の調整によって設定される最大ピーク電流レベルに対して全体負荷範囲にわたって適切な調整を提供するために、最大値および最小値ならびにＴｏｆｆの傾斜およびブレークポイント値を設定するように調整されることができる。
【００２５】
図６は、図３の可変遅延回路の回路図である。抵抗器１５０およびトランジスタ１５２、電流源１５４およびトランジスタ１５６、ならびに抵抗器１５８およびトランジスタ１６０が、電圧源と接地との間に直列に結合される。トランジスタ１５２のベースは、抵抗器１６２を介して、「ＩＮ」として示されるラッチ１２０の／Ｑ出力に結合される。トランジスタ１５２のコレクタは、抵抗器１６４を通してトランジスタ１５６のベースに結合される。トランジスタ１５６のコレクタは、トランジスタ１６０のベースに結合される。コンデンサ１６６は、トランジスタ１６０のベースおよびエミッタに渡して結合される。トランジスタ１６０のコレクタは、そのエミッタが接地に結合されるトランジスタ１６８のコレクタに結合される。トランジスタ１５２のコレクタは、抵抗器１７０を介してトランジスタ１６８のベースに結合される。
【００２６】
トランジスタ１６８のコレクタは、ワンショット１７２に結合され、ワンショット１７２は、ラッチ１２０のセット入力に印加される出力パルス「ＯＵＴ」を生成する。ワンショットは、トランジスタ１６８のコレクタでパルスの負エッジによって起動される。抵抗器１７４およびトランジスタ１７６は、回路１３６からのＶ１入力と接地との間に直列に結合される。トランジスタ１７６のコレクタおよびベースは、ともに結合される。トランジスタ１７８は、トランジスタ１６０のベースと接地との間に結合される。トランジスタ１７６および１７８のベースは、電流ミラーを形成するようにともに結合される。
【００２７】
ローからハイへの「ＩＮ」入力信号の遷移に応答して、ローからハイのパルスは、「Ｏ
ＵＴ」信号出力で遅延を有して生成される。図７に示される波形を参照する。時間ｔ０で、ＩＮはローである。１５２は非伝導にされるので、そのコレクタおよびトランジスタ１５６のベースでの電圧レベルはハイである。トランジスタ１５６が伝導性であり、それによって、コンデンサ１６６およびトランジスタ１６０のベースでの電圧レベルはローに強制され、トランジスタ１６０を非伝導にする。このとき、電流源１５４は、トランジスタ１５６を通して接地に結合される。トランジスタ１６８は、トランジスタ１５２のコレクタでのハイ電圧レベルのために伝導性である。トランジスタ１６８のコレクタのレベルおよびＯＵＴ信号のレベルは、ローである。
【００２８】
ｔ１で、ラッチは、／ＱおよびＩＮでのローからハイへの遷移を生成するために、比較器１３４から受けた信号に応答してリセットされる。トランジスタ１５２は、そのコレクタおよびトランジスタ１５６のベースでの電圧レベルをローに強制するために伝導性にされる。トランジスタ１５６および１６８はオフにされる。トランジスタ１６８のコレクタ電圧はハイになる。電流源１５４によって、電荷がコンデンサ１６６に印加される。コンデンサ電圧は、その充電速度と同量の速度で増大し、これは、次に、トランジスタ１７６を含む伝導経路によって、トランジスタ１７８に対してミラーされる電流によって影響される。そのベースでのコンデンサ電圧が、そのトリガレベル、一般に０．７Ｖに達するまで、トランジスタ１６０は非導電のままである。ｔ２で、トランジスタ１６０が、伝導にされ、トランジスタ１６８のコレクタでの電圧レベルをローに引き下げる。このハイからローへの遷移は、ラッチ１２０を設定するようにワンショットパルスを初期化する。
【００２９】
スイッチ１１６の再作動は、リセットパルスＩＮの時間であるｔ１とｔ２との間の期間だけ遅延される。この期間は、Ｖ１における変化にしたがって短縮または延長される。トランジスタ１７８を通る電流は、トランジスタ１７６によってミラーされる量だけ、コンデンサ１６６への印加から離れて電流源１５４の電流をシャントする。トランジスタ１７８における増大した電流は、コンデンサ電圧が傾斜する速度の低減を発生し、トランジスタ１６０は、後で伝導にされ、ｔ１とｔ２との間の遅延期間は増大する。トランジスタ１７８における低減した電流は、低減した遅延期間を生成する。トランジスタ１７８内の電流は、Ｖ１における変化で直接変化するトランジスタ１７６における電流をミラーする。したがって負荷の増大は、非作動期間における低減を生成し、逆もまた同じである。
【００３０】
軽負荷電流および重負荷電流状態に対するインダクタ電流ＩＬの波形が、それぞれ図８ａおよび図８ｂに示される。図８ａは、図２に示される従来の軽負荷バーストモード動作のためのインダクタ電流波形と比較されることができる。所定の軽負荷電流で、低いピークレベルで三角形形状の電流パルスが、それらの間の設定最大期間を有して生成される。最大期間は、生成される音響帯域干渉が存在しないことを確実にする。重負荷電流状態のために、より高い周波数の連続電流の三角形波形が生成され、ピーク負荷電流レベルは、低い負荷電流状態での電流レベルより有意により高い。
【００３１】
本開示において、本発明の好ましい実施形態だけが、その多様性のわずかな実施例で示されかつ記載された。本発明は、様々な他の組合せおよび環境で使用することができ、本明細書で表現される発明性のある概念の範囲内の変更または修正ができることは理解されるべきである。例えば、負荷にしたがった最大電流レベルを固定する代わりに、時間での最小スイッチが設定されることができる。示されたレギュレータ回路に関して本明細書で表現された概念は、他の周知のレギュレータ構成に等しく適用できる。
【図面の簡単な説明】
【００３２】
【図１】周知のステップアップＤＣ／ＤＣコンバータの図である。
【図２】図１のコンバータのバーストモード動作のためのインダクタ電流および出力電圧波形の図である。
【図３】本発明によるコンバータのブロック図である。
【図４ａ】図３のタイミングおよびピーク電流制御回路のより詳細な図である。
【図４ｂ】図４ａの図の変形である。
【図５ａ】図４ａのタイミングおよびピーク電流制御回路の伝達関数の図である。
【図５ｂ】図４ａのタイミングおよびピーク電流制御回路の代替的な伝達関数の図である。
【図６】図３の可変遅延回路の回路図である。
【図７】図５の可変遅延回路の動作のタイミング図である。
【図８ａ】図３のコンバータの動作の軽負荷状態に対する負荷電流の波形図である。
【図８ｂ】図３のコンバータの動作の重負荷状態に対する負荷電流の波形図である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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