(57)【要約】      （修正有）【課題】プロセス上において各要素のパターンにバラツキが生じた場合でも表示ムラが生じるのを低減することが可能な電気光学装置等を提供する。【解決手段】第１乃至第４補助容量１８ｄの各々に対応する大きさ（面積）が、第１素子１４ａ及び第２素子１４ｂの各大きさ（面積）と略同一の大きさ（面積）に設定されている。製造過程において、プロセス上の理由により、第１素子１４ａ及び第２素子１４ｂの各要素のパターンにバラツキが生じた場合には、各要素と同一層に位置する、各補助容量の構成要素のパターンも略同一の割合でバラツキが生じることになる。二端子型非線形素子１４の大きさと第１乃至第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子１４の素子容量Ｃｔｆｄと、補助容量Ｃａｄｄとの容量比を一定にすることができ、表示ムラを低減できる。【選択図】図１１
2007072415.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する方向に延在するデータ線及び走査線と、
前記データ線及び前記走査線のうち一方の配線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、
前記第２導電層に接続され、他方の配線との間で電界を発生させる画素電極と、
前記第２導電層に電気的に接続されるとともに、前記他方の配線と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、
前記補助容量部における前記第２電極部の幅と、前記二端子型非線形素子における前記第２導電層の幅と、は略同一に設定されていることを特徴とする電気光学装置。
【請求項２】
互いに交差する方向に延在するデータ線及び走査線と、
前記データ線及び前記走査線のうち一方の配線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、
前記第２導電層に接続された画素電極と、
前記一方の配線と交差する方向に延在し、他方の配線に接続された補助容量線と、
前記補助容量線に接続された第１電極部と、
前記第２導電層に電気的に接続されるとともに、前記第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、
前記補助容量部における前記第２電極部の幅と、前記二端子型非線形素子における前記第２導電層の幅と、は略同一に設定されていることを特徴とする電気光学装置。
【請求項３】
前記補助容量部における前記第１電極部の幅又は前記他の配線の幅と、前記二端子型非線形素子における前記第１導電層の幅と、は略同一に設定されていることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記補助容量部は複数設けられてなり、
複数の前記補助容量部における複数の前記第２電極部の幅は、それぞれが略同一に設定されていることを特徴とする請求項１乃至３のいずれか一項に記載の電気光学装置。
【請求項５】
複数の前記補助容量部における複数の前記第１電極部の幅又は前記他の配線の幅は、それぞれが略同一に設定されていることを特徴とする請求項４に記載の電気光学装置。
【請求項６】
前記二端子型非線形素子は、前記第１導電層と前記絶縁層と前記一方の配線に電気的に導通する前記第２導電層とを積層してなる第１素子と、前記第１導電層と前記絶縁層と前記画素電極に電気的に導通する前記第２導電層とを積層してなる第２素子とを有し、
前記補助容量部の各々は、前記第１素子及び前記第２素子と略同一の大きさに設定されていることを特徴とする請求項４に記載の電気光学装置。
【請求項７】
前記補助容量部における前記第２電極部の各々は、前記他の絶縁層上において一定の間隔をおいて設けられていることを特徴とする請求項４に記載の電気光学装置。
【請求項８】
前記第１導電層は、前記第１電極部又は前記他の配線と同一の層に形成されていると共に、
前記第２電極部は、前記第２導電層と同一の層に形成されていることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項９】
前記他の絶縁層の厚さは、前記絶縁層の厚さより厚いことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項１０】
互いに交差する方向に延在するソース線及びゲート線と、
前記ソース線と前記ゲート線の交差位置に対応して設けられ、前記ゲート線から分岐するゲート電極部と、前記ゲート電極部上に積層された絶縁層と、前記絶縁層上に積層されたドレイン電極部と、前記ソース線から分岐し且つ前記絶縁層上に積層されたソース電極部とを有する三端子型素子と、
前記ドレイン電極部と接続された画素電極と、
前記ゲート線と接続された補助容量線と、
前記補助容量線に接続された第１電極部と、
前記ドレイン電極部に電気的に接続されるとともに、前記第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、
前記補助容量部における前記第２電極部の幅と、前記三端子型素子における前記ドレイン電極部の幅と、は略同一に設定されていることを特徴とする電気光学装置。
【請求項１１】
データ線と、
櫛歯状の形状を構成する複数の櫛歯部分を有し、前記データ線の延在方向と交差する方向に延在する走査線と、
前記データ線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、
前記第２導電層に接続され、前記走査線の延在方向に延び、相隣接する前記櫛歯部分の間に配置され、前記走査線との間で電界を発生させる複数の画素電極と、
前記第２導電層に電気的に接続されるとともに、前記走査線と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、
前記補助容量部における前記第２電極部の幅と、前記二端子型非線形素子における前記第２導電層の幅と、は略同一に設定されていることを特徴とする電気光学装置。
【請求項１２】
前記補助容量部における前記走査線の幅と、前記二端子型非線形素子における前記第１導電層の幅と、は略同一に設定されていることを特徴とする請求項１１に記載の電気光学装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の電気光学装置を表示部として備えることを特徴とする電子機器。
【請求項１４】
互いに交差する方向に延在するデータ線及び走査線と、前記データ線及び前記走査線のうち一方の配線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、前記第２導電層に接続された画素電極と、前記一方の配線と交差する方向に延在し、前記他方の配線に接続された補助容量線と、前記補助容量線に接続された第１電極部と、前記第２導電層に電気的に接続されるとともに、前記第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備える電気光学装置の製造方法であって、
前記二端子型非線形素子が形成されるべき領域に且つ前記絶縁層上に前記第２導電層を積層すると共に、前記補助容量部が形成されるべき領域に且つ前記他の絶縁層上に前記第２導電層と同一の層となる前記第２電極部の層を積層する工程を備え、
前記工程は、前記第２導電層及び前記第２電極部の層を各々パターニングすることにより、前記二端子型非線形素子における前記第２導電層の幅と、前記補助容量部における前記第２電極部の幅とを略同一に形成することを特徴とする電気光学装置の製造方法。
【請求項１５】
前記二端子型非線形素子の前記絶縁層及び前記補助容量部における前記他の絶縁層を各々形成する工程の前工程として、
前記二端子型非線形素子が形成されるべき領域に前記第１導電層を積層すると共に、前記補助容量部が形成されるべき領域に前記第１導電層と同一の層となる前記第１電極部の層を積層する工程を有し、
当該工程は、前記第１導電層及び前記第１電極部の層を各々パターニングすることにより、前記二端子型非線形素子における前記第１導電層の幅と、前記補助容量部における前記第１電極部の幅とを略同一に形成することを特徴とする請求項１４に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種情報の表示に用いて好適な電気光学装置等に関する。
【背景技術】
【０００２】
従来より、電気光学物質の挙動を制御するためにＴＦＤ(Thin Film Diode)素子などの二端子型非線形素子を利用したアクティブマトリクス型の電気光学装置が提案されている。
【０００３】
この種の電気光学装置においては、電極間に電気光学物質を介挿してなる容量（以下、画素容量」と呼ぶ）と二端子型非線形素子とが走査線とデータ線との間に直列に接続されるのが一般的である。この構成の下、走査線とデータ線とに印加された電圧に応じて二端子型非線形素子の抵抗値が変化し、この抵抗値に応じた電荷が画素容量に蓄積されることによって電気光学物質の光学的な特性（例えば透過率）が制御される。
【０００４】
この構成においては、走査線とデータ線とに印加された電圧が、二端子型非線形素子に付随する容量と画素容量とによって容量分割される。したがって、二端子型非線形素子の容量が画素容量に比較して充分に小さければ（すなわち画素容量とニ端子型非線形素子の容量との比が充分に大きければ）、走査線とデータ線との電圧の大部分が二端子型非線形素子に印加されるから、二端子型非線形素子の抵抗値を迅速かつ確実に低下させて画素容量に充分な電荷を蓄積することができる。しかしながら、二端子型非線形素子の容量の低下または画素容量の増大によって画素容量と二端子型非線形素子の容量との比（以下では単に「容量比」という場合がある）を増加させるには限界がある。すなわち、第１に、ニ端子型非線形素了の容量を低下させるためには二端子型非線形素子の小型化が必要となるが、このような小型化には製造技術上の制約が伴い、第２に、画素容量を増大させるためには画素面積の増加が必要となるものの、この面積の増大は表示画像の高精細化の要求に反する結果を招きかねないからである。そして、容量比を充分に確保できない場合には二端子型非線形素子に所期の電圧が印加されないから、二端子型非線形素子を適切に動作させることができず、ひいては表示品位の低下を招くといった問題がある。このような問題を解決するために、例えば特許文献１乃至特許文献４には、画素容量と並列に補助容量を配置した構成が提案されている。この補助容量は、画素容量を構成する画素電極と補助容量線とを絶縁層を挟んで対向させることによって形成される。また、補助容量線は、金属／絶縁体／金属からなるニ端子型非線形素子の下層側の金属電極と同時に形成される。
【０００５】
【特許文献１】特開平５−１９３０２号公報
【特許文献２】特開平１０−３０７２９８９号公報
【特許文献３】特開２０００−３１０７９５号公報
【特許文献４】特開２００４−２５８３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、かかる液晶装置の製造過程において、二端子型非線形素子及び補助容量を構成する各要素のパターン精度にバラツキが生じた場合には、二端子型非線形素子の容量と補助容量との容量比は一定でなくなるため、これに起因して、表示ムラなどが生じてしまうという問題がある。
【０００７】
本発明は、以上の点に鑑みてなされたものであり、プロセス上において各要素のパターンにバラツキが生じた場合でも表示ムラが生じるのを低減することが可能な電気光学装置及び電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の１つの観点では、電気光学装置は、互いに交差する方向に延在するデータ線及び走査線と、前記データ線及び前記走査線のうち一方の配線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、前記第２導電層に接続され、他方の配線との間で電界を発生させる画素電極と、前記第２導電層に電気的に接続されるとともに、前記他方の配線と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、前記補助容量部における前記第２電極部の幅と、前記二端子型非線形素子における前記第２導電層の幅と、は略同一に設定されている。
【０００９】
上記の電気光学装置は、互いに交差する方向に延在するデータ線及び走査線と、データ線及び走査線のうち一方の配線に接続され、タンタルなどからなる第１導電層、酸化タンタルなどからなる絶縁層及びクロムなどからなる第２導電層をこの順に積層してなる、ＴＦＤ素子などの二端子型非線形素子と、二端子型非線形素子の第２導電層に接続され、他方の配線との間で電界（一方の配線の延在方向に生じる横電界）を発生させる画素電極と、二端子型非線形素子の第２導電層に電気的に接続されるとともに、他方の配線と他の絶縁層を介して部分的に重なって補助容量部を構成する、クロムなどからなる第２電極部と、を備えて構成される。これにより、ＩＰＳ方式の電気光学装置を構成することができる。
【００１０】
特に、この電気光学装置では、補助容量部における第２電極部の幅と、二端子非線形素子における第２導電層の幅とは略同一（「略同一」とは同一を含む概念である。）の大きさ（面積）に設定されている。
【００１１】
よって、この電気光学装置の製造過程において、プロセス上の理由により、二端子型非線形素子の第２導電層のパターンにバラツキが生じた場合には、当該第２導電層と同一層に位置する、補助容量部を構成する第２電極部のパターンも略同一の割合でバラツキが生じることになる。好適な例では、前記補助容量部における前記他の配線の幅と、前記二端子型非線形素子における前記第１導電層の幅と、は略同一に設定されているのが好ましい。よって、上記同様の理由により、プロセス上、二端子型非線形素子の第１導電層のパターンにバラツキが生じた場合には、当該第１導電層と同一層に位置する、補助容量部における他の配線のパターンも略同一の割合でバラツキが生じることになる。これらにより、二端子型非線形素子の大きさ（面積）と、補助容量部の大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子の素子容量と、補助容量部との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【００１２】
好適な例では、前記補助容量部は複数設けられてなり、複数の前記補助容量部における複数の前記第２電極部の幅は、それぞれが略同一に設定されているのが好ましい。また、複数の前記補助容量部における前記他の配線の幅は、それぞれが略同一に設定されているのが好ましい。さらに、前記補助容量部における前記第２電極部の各々は、前記他の絶縁層上において一定の間隔をおいて設けられているのが好ましい。これらにより、二端子型非線形素子の大きさ（面積）と、各補助容量部の大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子の素子容量と、各補助容量部との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【００１３】
本発明の他の観点では、電気光学装置は、互いに交差する方向に延在するデータ線及び走査線と、前記データ線及び前記走査線のうち一方の配線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、前記第２導電層に接続された画素電極と、前記一方の配線と交差する方向に延在し、他方の配線に接続された補助容量線と、前記補助容量線に接続された第１電極部と、前記第２導電層に電気的に接続されるとともに、前記第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、前記補助容量部における前記第２電極部の幅と、前記二端子非線形素子における前記第２導電層の幅とは略同一の大きさに設定されている。
【００１４】
上記の電気光学装置は、互いに交差する方向に延在するデータ線及び走査線と、データ線及び走査線のうち一方の配線に接続され、タンタルなどからなる第１導電層、酸化タンタルなどからなる絶縁層及びクロムなどからなる第２導電層をこの順に積層してなる、ＴＦＤ素子などの二端子型非線形素子と、二端子型非線形素子の第２導電層に接続された画素電極と、その一方の配線と交差する方向に延在し、他方の配線に接続された補助容量線と、補助容量線に接続された第１電極部と、二端子型非線形素子の第２導電層に電気的に接続されるとともに、第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する、クロムなどからなる第２電極部と、を備えて構成される。
【００１５】
特に、この電気光学装置では、補助容量部における第２電極部の幅と、二端子非線形素子における第２導電層の幅とは略同一（「略同一」とは同一を含む概念である。）の大きさ（面積）に設定されている。
【００１６】
よって、この電気光学装置の製造過程において、プロセス上の理由により、二端子型非線形素子の第２導電層のパターンにバラツキが生じた場合には、当該第２導電層と同一層に位置する、補助容量部を構成する第２電極部のパターンも略同一の割合でバラツキが生じることになる。好適な例では、前記補助容量部における前記第１電極部の幅と、前記二端子型非線形素子における前記第１導電層の幅と、は略同一に設定されているのが好ましい。よって、上記同様の理由により、プロセス上、二端子型非線形素子の第１導電層のパターンにバラツキが生じた場合には、当該第１導電層と同一層に位置する、補助容量部における第１電極部のパターンも略同一の割合でバラツキが生じることになる。これらにより、二端子型非線形素子の大きさ（面積）と、補助容量部の大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子の素子容量と、補助容量部との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【００１７】
好適な例では、前記補助容量部は複数設けられてなり、複数の前記補助容量部における複数の前記第２電極部の幅は、それぞれが略同一に設定されているのが好ましい。また、複数の前記補助容量部における複数の前記第１電極部の幅は、それぞれが略同一に設定されているのが好ましい。さらに、前記補助容量部における前記第２電極部の各々は、前記他の絶縁層上において一定の間隔をおいて設けられているのが好ましい。これらにより、二端子型非線形素子の大きさ（面積）と、各補助容量部の大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子の素子容量と、各補助容量部との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【００１８】
上記の電気光学装置の一つの態様では、前記二端子型非線形素子は、前記第１導電層と前記絶縁層と一方の配線に電気的に導通する前記第２導電層とを積層してなる第１素子と、前記第１導電層と前記絶縁層と前記画素電極に電気的に導通する前記第２導電層とを積層してなる第２素子とを有し、前記補助容量部の各々は、前記第１素子及び前記第２素子の大きさと略同一に設定されている。
【００１９】
この態様では、第１導電層と、一方の配線に電気的に導通する第２導電層との間に、絶縁層を誘電体とする容量（第１素子の容量）が形成されると共に、第１導電層と、画素電極に電気的に導通する第２導電層との間に、絶縁層を誘電体とする容量（第２素子の容量）が形成される。また、補助容量部の各々は、第１素子及び第２素子と略同一の大きさに設定されている。このため、各補助容量部の容量は、それぞれ第１素子の容量及び第２素子の容量と略同一に設定されている。これにより、上記のようにプロセス上の理由により各要素のパターンにバラツキが生じた場合でも、第１素子の容量及び第２素子の容量を含む二端子型非線形素子の容量（素子容量）と、各補助容量部の容量との容量比を一定にすることができる。
【００２０】
上記の電気光学装置の他の態様では、前記第１導電層は、前記第１電極部又は前記他の配線と同一の層に形成されていると共に、前記第２電極部は、前記第２導電層と同一の層に形成されている。
【００２１】
このため、プロセス上において、第１導電層のパターンにバラツキが生じた場合には、同一層に位置する第１電極部又は他の配線のパターンも略同一の割合でバラツキが生じることになる。また、第２電極部のパターンにバラツキが生じた場合には、同一層に位置する、二端子型非線形素子の第２導電層のパターンも略同一の割合でバラツキが生じることになる。よって、二端子型非線形素子の大きさ（面積）と、補助容量部を構成する第１電極部及び第２電極部の各大きさ（面積）との比を一定にすることができる。
【００２２】
上記の電気光学装置の他の態様では、前記他の絶縁層の厚さは、前記絶縁層の厚さより厚い。これにより、第２電極部と第１電極部との間で他の絶縁層を介して電流リークが生じる（即ち、補助容量部の容量が二端子型非線形素子として作用する）事態を回避することができる。
【００２３】
本発明の他の観点では、電気光学装置は、互いに交差する方向に延在するソース線及びゲート線と、前記ソース線と前記ゲート線の交差位置に対応して設けられ、前記ゲート線から分岐するゲート電極部と、前記ゲート電極部上に積層された絶縁層と、前記絶縁層上に積層されたドレイン電極部と、前記ソース線から分岐し且つ前記絶縁層上に積層されたソース電極部とを有する三端子型素子と、前記ドレイン電極部と接続された画素電極と、前記ゲート線と接続された補助容量線と、前記補助容量線に接続された第１電極部と、前記ドレイン電極部に電気的に接続されるとともに、前記第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、前記補助容量部における前記第２電極部の幅と、前記三端子型素子における前記ドレイン電極部の幅と、は略同一に設定されている。
【００２４】
上記の電気光学装置は、互いに交差する方向に延在するソース線及びゲート線と、ソース線とゲート線の交差位置に対応して設けられ、ゲート線から分岐するゲート電極部と、そのゲート電極部上に積層された絶縁層と、その絶縁層上に積層されたドレイン電極部と、そのソース線から分岐し且つ絶縁層上に積層されたソース電極部とを有する、ＴＦＴ素子などの三端子型素子と、ドレイン電極部と接続された画素電極と、ゲート線と接続された補助容量線と、その補助容量線に接続された第１電極部と、ドレイン電極部に電気的に接続されるとともに、第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備えて構成される。
【００２５】
このため、この電気光学装置では、三端子型素子において、ゲート電極部と、ソース電極部及びドレイン電極部との間に絶縁層（ゲート絶縁層）を誘電体とする容量（素子容量）が形成される。一方、第１電極部と、第２電極部の重なる補助容量部には、他の絶縁層を誘電体とする容量が形成される。
【００２６】
特に、この電気光学装置では、補助容量部における第２電極部の幅と、三端子型素子におけるドレイン電極部の幅と、は略同一に設定されている。
【００２７】
よって、この電気光学装置の製造過程において、プロセス上の理由により、三端子型素子のドレイン電極部のパターンにバラツキが生じた場合には、当該ドレイン電極部と同一層に位置する、補助容量部を構成する第２電極部のパターンも略同一の割合でバラツキが生じることになる。このため、三端子型素子のゲート電極部の大きさ（面積）と、補助容量部を構成する第１電極部の大きさ（面積）とが略同一の大きさ（面積）に設定されていることを条件として、三端子型非線形素子の大きさ（面積）と、補助容量部の大きさ（面積）との比を一定にすることができる。その結果、三端子型素子の素子容量と、補助容量部の容量との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【００２８】
本発明の他の観点では、電気光学装置は、データ線と、櫛歯状の形状を構成する複数の櫛歯部分を有し、前記データ線の延在方向と交差する方向に延在する走査線と、前記データ線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、前記第２導電層に接続され、前記走査線の延在方向に延び、相隣接する前記櫛歯部分の間に配置され、前記走査線との間で電界を発生させる複数の画素電極と、前記第２導電層に電気的に接続されるとともに、前記走査線と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備え、前記補助容量部における前記第２電極部の幅と、前記二端子型非線形素子における前記第２導電層の幅と、は略同一に設定されている。
【００２９】
上記の電気光学装置は、データ線と、櫛歯状の形状を構成する複数の櫛歯部分を有し、データ線の延在方向と交差する方向に延在する走査線と、データ線に接続され、タンタルなどからなる第１導電層、酸化タンタルなどからなる絶縁層及びクロムなどからなる第２導電層をこの順に積層してなる、ＴＦＤ素子などの二端子型非線形素子と、二端子型非線形素子の第２導電層に接続され、走査線の延在方向に延び、相隣接する櫛歯部分との間に配置され、走査線との間で電界（データ線の延在方向に生じる横電界）を発生させる複数の画素電極と、二端子型非線形素子の第２導電層に電気的に接続されるとともに、走査線と他の絶縁層を介して部分的に重なって補助容量部を構成する、クロムなどからなる第２電極部と、を備えて構成される。これにより、ＩＰＳ方式の電気光学装置を構成することができる。
【００３０】
特に、この電気光学装置では、補助容量部における第２電極部の幅と、二端子非線形素子における第２導電層の幅とは略同一（「略同一」とは同一を含む概念である。）の大きさ（面積）に設定されている。
【００３１】
よって、この電気光学装置の製造過程において、プロセス上の理由により、二端子型非線形素子の第２導電層のパターンにバラツキが生じた場合には、当該第２導電層と同一層に位置する、補助容量部を構成する第２電極部のパターンも略同一の割合でバラツキが生じることになる。好適な例では、前記補助容量部における前記走査線の幅と、前記二端子型非線形素子における前記第１導電層の幅と、は略同一に設定されているのが好ましい。よって、上記同様の理由により、プロセス上、二端子型非線形素子の第１導電層のパターンにバラツキが生じた場合には、当該第１導電層と同一層に位置する、補助容量部における走査線のパターンも略同一の割合でバラツキが生じることになる。これらにより、二端子型非線形素子の大きさ（面積）と、補助容量部の大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子の素子容量と、補助容量部との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【００３２】
また、上記の電気光学装置を表示部として備える電子機器を構成することができる。
【００３３】
本発明の他の観点では、互いに交差する方向に延在するデータ線及び走査線と、前記データ線及び前記走査線のうち一方の配線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、前記第２導電層に接続された画素電極と、前記一方の配線と交差する方向に延在し、前記他方の配線に接続された補助容量線と、前記補助容量線に接続された第１電極部と、前記第２導電層に電気的に接続されるとともに、前記第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備える電気光学装置の製造方法は、前記二端子型非線形素子が形成されるべき領域に且つ前記絶縁層上に前記第２導電層を積層すると共に、前記補助容量部が形成されるべき領域に且つ前記他の絶縁層上に前記第２導電層と同一の層となる前記第２電極部の層を積層する工程を備え、前記工程は、前記第２導電層及び前記第２電極部の層を各々パターニングすることにより、前記二端子型非線形素子における前記第２導電層の幅と、前記補助容量部における前記第２電極部の幅とを略同一に形成する。
【００３４】
上記の電気光学装置の製造方法は、互いに交差する方向に延在するデータ線及び走査線と、前記データ線及び前記走査線のうち一方の配線に接続され、第１導電層、絶縁層、第２導電層の順に積層されてなる二端子型非線形素子と、前記第２導電層に接続された画素電極と、前記一方の配線と交差する方向に延在し、前記他方の配線に接続された補助容量線と、前記補助容量線に接続された第１電極部と、前記第２導電層に電気的に接続されるとともに、前記第１電極部と他の絶縁層を介して部分的に重なって補助容量部を構成する第２電極部と、を備える電気光学装置の製造方法である。
【００３５】
この電気光学装置の製造方法は、二端子型非線形素子が形成されるべき領域に且つ二端子型非線形素子を構成する絶縁層上にクロムなどからなる第２導電層を積層すると共に、補助容量部が形成されるべき領域に且つ補助容量部を構成する他の絶縁層上に第２導電層と同一の層となる第２電極部の層を積層する工程を備える。つまり、この工程により、第２導電層と第２電極部の層とが略同時に積層される。特に、かかる工程は、第２導電層及び第２電極部の層を各々、フォトリソグラフィー技術等によってパターニングすることにより、二端子型非線形素子における第２導電層の幅と、補助容量部における第２電極部の幅とを略同一に形成する。
【００３６】
好適な例では、前記二端子型非線形素子の前記絶縁層及び前記補助容量部における前記他の絶縁層を各々形成する工程の前工程として、前記二端子型非線形素子が形成されるべき領域に前記第１導電層を積層すると共に、前記補助容量部が形成されるべき領域に前記第１導電層と同一の層となる前記第１電極部の層を積層する工程を有し、当該工程は、前記第１導電層及び前記第１電極部の層を各々パターニングすることにより、前記二端子型非線形素子における前記第１導電層の幅と、前記補助容量部における前記第１電極部の幅とを略同一に形成するのが好ましい。
【００３７】
上記の各工程により、二端子型非線形素子の大きさ（面積）と、補助容量部の大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子の素子容量と、補助容量部との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
【００３９】
（液晶装置の構成）
図１は、本発明の電気光学装置の一例である液晶装置の電気的な構成を示すブロック図である。この液晶装置Ｄは、液晶に印加される電圧を制御するための非線形素子として二端子型非線形素子を用いたアクティブマトリクス型の表示装置であり、同図に示されるように、Ｘ方向に延在する複数の走査線２１と、Ｘ方向と直交するＹ方向に延在してデータ線駆動回路３３に接続された複数のデータ線１３とを有する。複数の走査線２１のうち図１における上方から数えて偶数行目の走査線２１は走査線駆動回路３１ａに接続される一方、図１における上方から数えて奇数行目の走査線２１は走査線駆動回路３１ｂに接続されている。さらに、本実施形態に係る液晶装置Ｄは、各走査線２１と対をなす複数（走査線２１と同本数）の補助容量線１７を有する。これらの補助容量線１７の各々は、各走査線２１と同様にＸ方向に延在する配線であり、走査線２１に対して電気的に接続されている。したがって、各補助容量線１７はこれに対応する走査線２１と同電位となる。
【００４０】
走査線２１とデータ線１３とが交差する各位置には画素Ｐが配置されている。したがって、これらの画素ＰはＸ方向およびＹ方向にわたって表示領域Ａｄ（二点鎖線にて囲まれる領域）内にマトリクス状に配列する。各画素Ｐは、二端子型非線形素子１４と画素容量Ｇと補助容量１８とを含む。このうち二端子型非線形素子１４は、両端間に印加された電圧に応じて抵抗値が変化する素子であり、一端がデータ線１３に接続されている。画素容量Ｇは、二端子型非線形素子１４に対して直列に接続された容量であり、画素Ｐごとに形成された画素電極と走査線２１との間隙に液晶を介在させた構成となっている。一方、補助容量１８は、画素容量Ｇに対して並列に接続された容量である。すなわち、補助容量１８は、二端子型非線形素子１４および画素容量Ｇの接続点Ｎと補助容量線１７との間に介在する。
【００４１】
図２は各画素Ｐの電気的な等価回路図である。同図に示されるように、各画素Ｐは、素子容量Ｃｔｆｄおよび可変抵抗Ｒｔｆｄを並列に接続してなるニ端子型非線形素子１４と、容量Ｃｌｃｄおよび抵抗Ｒｌｃｄを並列に接続してなる画素容量Ｇとがデータ線１３および走査線２１の間に直列に接続され、さらに補助容量１８（以下、「補助容量Ｃａｄｄ」とも呼ぶ）、具体的には、第１補助容量１８ａ（容量Ｃｓ）、第２補助容量１８ｂ（容量Ｃｓ）、第３補助容量１８ｃ（容量Ｃｓ）及び第４補助容量１８ｄ（容量Ｃｓ）がそれぞれ画素容量Ｇに対して並列に接続された回路として把握される。また、補助容量Ｃａｄｄ＝｛第１補助容量１８ａ（容量Ｃｓ）｝＋｛第２補助容量１８ｂ（容量Ｃｓ）｝＋｛第３補助容量１８ｃ（容量Ｃｓ）｝＋｛第４補助容量１８ｄ（容量Ｃｓ）｝で表される。なお、本明細書中では、それらの各補助容量を区別する場合には、例えば「第１補助容量１８ａ」と表記し、また、それらの各補助容量を区別しない場合には、単に補助容量１８又は補助容量Ｃａｄｄと表記する。
【００４２】
この構成においては、走査線２１とデータ線１３との間に印加される電圧が素子容量Ｃｔｆｄと容量Ｃｌｃｄおよび補助容量Ｃａｄｄとによって容量分割される。ここで、二端子型非線形素子１４に充分な電圧を印加するためには、接続点Ｎからみて走査線２１側の容量Ｃと二端子型非線形素子１４の素子容量Ｃｔｆｄとの容量比α（＝Ｃ／Ｃｔｆｄ）を大きく確保することが必要となる。本実施形態のように画素容量Ｇと並列に補助容量１８を配置した構成によれば、補助容量１８を設けない場合の容量比α（＝Ｃｌｃｄ／Ｃｔｆｄ）と比較して、補助容量１８の分だけ容量比α（＝（Ｃｌｃｄ＋Ｃａｄｄ）／Ｃｔｆｄ）が大きくなるから、ニ端子型非線形素子１４に充分な電圧が印加されることになる。したがって、二端子型非線形素子１４を迅速かつ確実にオン状態に変化させて画素容量Ｇに所期の電荷を精度よく蓄積することができ、ひいては表示品位（特にコントラスト）を高い水準に維持することができる。
【００４３】
次に、図３は、液晶装置Ｄの構成を示す平面図であり、図４は、液晶装置Ｄのうち表示領域Ａｄの構成を示す断面図である。これらの図に示されるように、液晶装置Ｄは、枠状のシール材３５（図３においてハッチングが施された部分）を介して相互に対向するように貼り合わされた第１基板１０と第２基板２０とを有する。第１基板１０および第２基板２０は、ガラスやプラスチックなどの光透過性を有する板状部材である。図４に示されるように、両基板とシール材３５とによって囲まれた空間には液晶３６が封止されている。
【００４４】
各走査線２１は第２基板２０のうち液晶３６と対向する表面上に形成されている。これらの走査線２１は、ＩＴＯなどの光透過性を有する導電性材料からなる帯状の電極である。一方、各データ線１３は第１基板１０のうち液晶３６と対向する表面上に形成されている。なお、実際には、第１基板１０または第２基板２０の表面に複数色のカラーフィルタや各画素Ｐの間隙を遮光するブラックマトリクスが形成され、さらに第１基板１０および第２基板２０の表面には液晶３６の配向方向を規定する配向膜が形成されるが、図４や以下に示す各図においてはこれらの要素の図示が省略されている。
【００４５】
図３に示されるように、第１基板１０は第２基板２０よりも外形の寸法が大きい。第１基板１０のうち第２基板２０の縁辺から張り出した領域１０ａ（以下「張出領域１０ａ」という）には、走査線駆動回路３１（３１ａおよび３１ｂ）とデータ線駆動回路３３とがＣＯＧ（Chip on Glass）技術によって実装されている。各データ線１３のうち張出領域１０ａに引き出された端部はデータ線駆動回路３３に接続されている。
【００４６】
図５は、第１基板１０のうち液晶３６に対向する表面上に形成された要素の構成を示す平面図である。なお、同図においては１つの画素Ｐに関わる要素のみが図示されているが、その他の画素Ｐも同様の構成である。図３乃至図５に示されるように、第１基板１０の表示領域Ａｄには、Ｘ方向およびＹ方向にわたって複数の画素電極１６がマトリクス状に配列されている。各画素電極１６は、走査線２１と同様にＩＴＯなどの導電性材料によって形成された略矩形状の電極である。第２基板２０上の各走査線２１（図５においては外形が二点鎖線によって示されている）はＸ方向に並ぶ１行分の画素電極１６に液晶３６を挟んで対向する。図１に示される画素容量Ｇは、画素電極１６と、これに対向する走査線２１と、その両者の間隙に挟まれた液晶３６とによって構成される。一方、データ線１３は各画素電極１６の間隙においてＹ方向に延在する。図５に示されるように、各画素電極１６とこれに隣接するデータ線１３との間隙には二端子型非線形素子１４が配置されている。
【００４７】
図６は、図５におけるＶＩ−ＶＩ線に沿った断面図であり、図７は、図５におけるＶＩＩ−ＶＩＩ線に沿った断面図である。図５から図７に示されるように、二端子型非線形素子１４は、Ｘ方向を長手方向としてデータ線１３に交差する長尺状の第１導電層１４１と、この第１導電層１４１の表面を陽極酸化することによって形成された絶縁層（誘電体層）１４５と、絶縁層１４５の表面に相互に離間して形成された第２導電層１３１および１４２とを有する。このうち第１導電層１４１は、例えばタンタル（Ｔａ）などの単体金属やタンタルを主成分としてタングステン（Ｗ）などの金属を含む合金といった各種の導電性材料によって形成されている。第１導電層１４１をタンタルによって形成した場合、これを陽極酸化して得られる絶縁層１４５は酸化タンタル（ＴａＯＸ）からなる。
【００４８】
第２導電層１３１はデータ線１３から分岐した分岐部分によって構成されている。すなわち、データ線１３にはＸ方向に分岐する分岐部分が形成されており、この分岐部分かデータ線に平行に延在する（即ち、Ｙ方向に延在する）第１導電層１４１と重なり合うように配置されている。そして、このデータ線１３の分岐部分のうち絶縁層１４５を挟んで第１導電層１４１と重なり合う部分が第２導電層１３１となっている。一方、第２導電層１４２は、絶縁層１４５を挟んで第１導電層１４１と重なりあうようにＸ方向に延在している。この第２導電層１４２は、当該第２導電層１４２より大きい平面形状を有する第２電極部１８２と電気的に接続されている。第２電極部１８２は、その一端側（その下方の縁辺）からＹ方向に延在するように形成された複数の矩形状の電極部分、即ち、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄを有する。上述した画素電極１６は第２電極部１８２と部分的に重なり合うように形成されて第２導電層１４２と電気的に接続されている（図８も参照）。第２電極部１８２の要素である、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄの各々は、補助容量１８の一方の電極として機能する部分であり、図５に示されるように、Ｙ方向に延在するように形成されている。第２導電層１３１を含むデータ線１３と、第２導電層１４２及びこれと一体的に形成された第２電極部１８２とは、第１導電層１４１よりも抵抗率が低い導電性材料によって形成されている。このような導電性材料としては、クロム（Ｃｒ）やアルミニウム（Ａ１）などの単体金属やこれらを主成分とする合金などがある。
【００４９】
図１に示した二端子型非線形素子１４は、第１素子１４ａと第２素子１４ｂとから構成されている。すなわち、図６に示されるように、第１素子１４ａは、第２導電層１３１（デーク線１３）と絶縁層１４５と第１導電層１４１とがデータ線１３側からみてこの順番に積層された構成となっている。このように第１素子１４ａは金属／絶縁体／金属のサンドイッチ構造となっているため、正負双方向のダイオードスイッチング特性を呈する。一方、第２素子１４ｂは、第１導電層１４１と絶縁層１４５と第２導電層１４２とが第１基板１０側からみてこの順番に積層された構成となっている。したがって、第２素子１４ｂは第１素子１４ａとは反対のダイオードスイッチング特性を呈する。このように、二端子型非線形素了１４は、２つのダイオードを互いに逆向きとなるように直列に接続した構成となっているため、ひとつのダイオード（第１素子１４ａおよび第２素子１４ｂの何れか―方のみ）を用いた場合と比較して、電流一電圧の非線形特性が正負双方向にわたって対称化される。なお、二端子型非線形素子１４の素子容量Ｃｔｆｄは、図６等に示すように、第１素子１４ａの素子容量Ｃｔｆｄ１と第２素子１４ｂの素子容量Ｃｔｆｄ２を加算した値になっている。この構成のもと、走査信号の供給によって走査線２１が選択されているとき（水平走査期間）に所望の階調に応じたデータ信号をデータ線１３に供給することによって二端子型非線形素子１４がオン状態になると、このデータ信号に応じた電荷が画素容量Ｇに蓄積されて液晶３６の配向方向が変化する。このように液晶３６の挙動を画素Ｐごとに制御することによって所望の画像が表示される。したがって、画素容量Ｇは表示画像の最小単位となる要素として把握される。一方、電荷が蓄積された後には二端子型非線形素子１４がオフ状態となるから、画素容量Ｇによる電荷は保持される。
【００５０】
図５に示されるように、第１基板１０のうち液晶３６に対向する表面上には、各画素電極１６の間隙においてＸ方向に延在する補助容量線１７が形成されている。図７に示すように、補助容量線１７はデータ線１３と共通の工程において同一の材料によって形成されている。このように抵抗率が低い材料が補助容量線１７に使用されることにより、補助容量線１７がタンタル等の抵抗率が高い材料からなる構成（例えば特許文献１に記載された構成）と比較して、補助容量１８に印加される電圧のばらつきが抑制される。
【００５１】
しかし、この構成では、Ｙ方向に延在するデータ線１３とＸ方向に延在する補助容量線１７とが画素端部において交差するため、一方の配線であるデータ線１３を、データ線１３及び補助容量線１７とは別の層に形成した中継層を介して引き廻している。すなわち、本実施形態では、補助容量線１７の下層側（第１基板側）にデータ線１３を中継する中継層１５１を形成し補助容量線１７をこの上を跨ぐように延在させる一方、データ線１３を補助容量線１７と干渉しないように補助容量線１７を挟んで上下に分割して形成し中継層１５１を介して引き廻すようにしている。中継層１５１は二端子型非線形素子１４の第１導電層１４１と共通の工程において同一の材料によって形成されており、中継層１５１と補助容量線１７とを絶縁する絶縁層（以下、「層間絶縁層」という）１５５は中継層１５１の表面を陽極酸化することによって形成されている。層間絶縁層１５５には、当該層間絶縁層１５５及び中継層１５１を貫通するコンタクトホールＣ２、Ｃ３が形成されており、このコンタクトホールＣ２、Ｃ３の形成によって露出した中継層１５１のエッジ部分において中継層１５１とデータ線１３とが接続されている。
【００５２】
本実施形態において、層間絶縁層１５５は二端子型非線形素子１４の絶縁層１４５よりも充分に厚く形成されている。具体的には、層間絶縁層１５５の膜厚は二端子型非線形素子１４の絶縁層の膜厚の５倍程度となっている。図５および図７に示されるように、補助容量線１７とデータ線１３とが交差する部分（即ち、中継層１５１の形成領域）には、二端子型非線形素子１４と同様に金属／絶縁体／金属という積層構造が形成されることになる。しかしながら、中継層１５１の層間絶縁層１５５はニ端子型非線形素子１４の絶縁層１４５よりも充分に厚いため、この部分はダイオードとして機能せず、補助容量線１７とデータ線１３との電気的な絶縁は維持される。
【００５３】
図５に示されるように、補助容量線１７と画素電極１６との間には、補助容量１８の一方の電極となる導電層（以下、「第１電極部」という）１８１が形成されている。この第１電極部１８１は、中継層１５１及びニ端子型非線形素子１４の第１導電層１４１と共通の工程において同一の材料によって形成されている。この第１電極部１８１は、画素電極１６の縁辺に沿ってＸ方向に延在する第１の部分１８１ａと、当該部分１８１ａから補助容量線１７側に屈曲してＹ方向に延在する第２の部分１８１ｂとからなる。また、第１電極部１８１上には、図６等に示すように、その表面を陽極酸化することによって形成された絶縁層（以下、「容量部絶縁層」）１７５が積層されている。第２電極部１８２の要素である、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄと、第１電極部１８１の第１の部分１８１ａとは、容量部絶縁層１７５を介して、部分的且つ平面的に重なっている。また、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄの各々は、容量部絶縁層１７５上において、補助容量線１７の延在方向に一定の間隔をおいて設けられている。さらに、第１電極部１８１の第１の部分１８１ａと重なる第２電極部１８２の第１部分１８２ａとの間には、容量部絶縁層１７５を誘電体とする第１補助容量１８ａが形成されている。また、第１電極部１８１の第１の部分１８１ａと重なる第２電極部１８２の第２部分１８２ｂとの間には、同じく容量部絶縁層１７５を誘電体とする第２補助容量１８ｂが形成されている。また、第１電極部１８１の第１の部分１８１ａと重なる第２電極部１８２の第３部分１８２ｃとの間には、同じく容量部絶縁層１７５を誘電体とする第３補助容量１８ｃが形成されている。また、第１電極部１８１の第１の部分１８１ａと重なる第２電極部１８２の第４部分１８２ｄとの間には、同じく容量部絶縁層１７５を誘電体とする第４補助容量１８ｄが形成されている。なお、本実施形態において、第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）は、二端子型非線形素子１４の要素である、第１素子１４ａ及び第２素子１４ｂの各大きさ（面積）と略同一となるように設定されているが、この点については後述する。
【００５４】
また、本実施形態において、容量部絶縁層１７５は二端子型非線形素子１４の絶縁層１４５よりも十分に厚く形成されている。具体的には、容量部絶縁層１７５の膜厚Ｄ２はニ端子型非線形素子１４の絶縁層１４５の膜厚Ｄ１の５倍程度となっている（図６を参照）。この容量部絶縁層１７５は中継層１５１の層間絶縁層１５５と共通の工程において形成されている。図６に示されるように、補助容量１８には、二端子型非線形素子１４と同様に金属／絶縁体／金属という積層構造が形成されることになる。しかしながら、容量部絶縁層１７５は二端子型非線形素子１４の絶縁層１４５よりも充分に厚いため、この部分はダイオードとして機能せず、補助容量線１７とデータ線１３との電気的な絶縁は維持される。
【００５５】
また、図５、及び、図５におけるＶＩＩＩ−ＶＩＩＩ線に沿った断面図である図８に示すように、画素電極１６の下端部付近は、第２電極部１８２の一部上に積層されている。第１電極部１８１上には容量部絶縁層１７５が積層されている。また、容量部絶縁層１７５には、当該容量部絶縁層１７５及び第１電極部１８１の第２の部分１８１ｂを貫通するコンタクトホールＣ１が形成されており、このコンタクトホールＣ１の形成によって露出した第２の部分１８１ｂのエッジ部分において第１電極部１８１と補助容量線１７とが接続されている。
【００５６】
次に、補助容量線１７と走査線２１とを電気的に接続するための構成について説明する。図９は走査線２１の端部の近傍（図３において破線で囲まれた領域Ａ）を拡大して示す平面図であり、図１０は図９におけるＸ−Ｘ線に沿った断面図である。なお、図９および図１０においては特に偶数行目の走査線２１の近傍のみが図示されているが、奇数行目の走査線２１も同様の構成となっている。
【００５７】
図９および図１０に示されるように、補助容量線１７は、第１基板１０のうちシール材３５によって覆われた領域（以下「シール被覆領域」という）に至るように引き廻されている。このシール被覆領域に至った端部１７ｂは補助容量線１７の他の部分と比較して幅広となっており、この部分において、図３、図９に示される配線（以下「引き廻し配線」という）４１に接続されている。この引き廻し配線４１は、データ線１３や補助容量線１７と共通の工程において同一の材料により形成された配線である。引き廻し配線４１は、特に図３に示されるように、シール被覆領域内に位置する端部４１１からシール材３５の内側の領域内においてシール材３５の一辺に沿うようにＹ方向に延在し、張出領域１０ａに到達した端部が走査線駆動回路３１の出力端に接続されている。
【００５８】
一方、図３、図９および図１０に示されるように、第２基板２０のシール被覆領域に至った走査線２１の端部は引き廻し配線４１の端部４１１と対向する。図１０に示されるように、走査線２１の端部と引き廻し配線４１の端部（即ち、補助容量線１７の端部１７ｂ）との間隙には導電性粒子３５１が介在する。この導電性粒子３５１はシール材３５に分散された導電性の粒子であり、第１基板１０と第２基板２０との間隙（すなわちセルギヤップ）を一定に維持するスペーサとして機能するほか、走査線２１の端部と補助容量線１７の端部１７ｂとに接触することによって走査線２１と引き廻し配線４１とを導通させる役割も担っている。以上の構成により、走査線２１および補助容量線１７の双方が引き廻し配線４１を介して走査線駆動回路３１に接続され（図１参照）、この結果として補助容量線１７は走査線２１と同電位となる。
【００５９】
（補助容量と素子容量の容量比の変動低減構造）
次に、図１１及び図１２を参照して、補助容量１８（補助容量Ｃａｄｄ）と二端子型非線形素子１４の素子容量Ｃｔｆｄの容量比の変動低減構造について説明する。
【００６０】
図１１（ａ）は、図５における破線領域Ｅ１に対応する部分平面図であり、具体的には、二端子型非線形素子１４を拡大して示す部分平面図である。図１１（ｂ）は、図５における破線領域Ｅ２に対応する部分平面図であり、具体的には、補助容量１８が形成された部分を拡大して示す部分平面図である。
【００６１】
二端子型非線形素子１４の基本的な構成は上述した通りであり、当該二端子型非線形素子１４は、第１素子１４ａ（素子容量Ｃｔｆｄ１）及び第２素子１４ｂ（素子容量Ｃｔｆｄ２）を有する。第１素子１４ａ及び第２素子１４ｂは、図１１（ａ）に示すように、各々縦幅（Ｙ方向に対応する長さ）ｄ３と、横幅（Ｘ方向に対応する長さ）ｄ４に設定されている。このため、第１素子１４ａ及び第２素子１４ｂの各大きさ（面積）は、（ｄ３×ｄ４）で表される。よって、二端子型非線形素子１４の大きさ（面積）Ｓｔｆｄは、第１素子１４ａの大きさ（面積）Ｓａと、第２素子１４ｂの大きさ（面積）Ｓｂを加算した値、即ち、（ｄ３×ｄ４）を２倍した値で表される。
【００６２】
また、二端子型非線形素子１４の素子容量Ｃｔｆｄは、一般的な静電容量の式より、
Ｃｔｆｄ＝（εｒ×ε０×Ｓｔｆｄ）／Ｄ１      （式１）
で表される。ここで、上記の式１において、「εｒ」は絶縁層１４５の比誘電率であり、「ε０」は真空の誘電率であり、「Ｓｔｆｄ」は二端子型非線形素子１４の大きさ（面積）であり、「Ｄ１」は絶縁層１４５の膜厚である。
【００６３】
一方、第１電極部１８１は、図１１（ｂ）に示すように、Ｘ方向に延在する第１の部分１８１ａ等を有する。第１の部分１８１ａの縦幅（Ｙ方向における長さ）は、ｄ４に設定されている。そして、第１の部分１８１ａ上には、膜厚Ｄ２（＝Ｄ１×約５倍）を有する容量部絶縁層１７５が積層されている。また、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄの各々は、補助容量線１７の延在方向であるＸ方向に一定の間隔をおいて且つＹ方向に延在するように形成されている。第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄの各横幅（Ｘ方向における長さ）は、ｄ３に設定されている。なお、本発明では、これに代えて、第１の部分１８１ａの縦幅をｄ３に設定する一方、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄの各横幅をｄ４に設定しても構わない。
【００６４】
そして、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄの一部分は、容量部絶縁層１７５を介して、第１電極部１８１の第１の部分１８１ａと対向し且つ平面的に重なり合っている。これにより、第１の部分１８１ａと重なる第１部分１８２ａの間には、容量部絶縁層１７５を誘電体とする第１補助容量１８ａが、また、第１の部分１８１ａと重なる第２部分１８２ｂの間には、同じく容量部絶縁層１７５を誘電体とする第２補助容量１８ｂが、また、第１の部分１８１ａと重なる第３部分１８２ｃの間には、同じく容量部絶縁層１７５を誘電体とする第３補助容量１８ｃが、また、第１の部分１８１ａと重なる第４部分１８２ｄの間には、同じく容量部絶縁層１７５を誘電体とする第４補助容量１８ｄが夫々形成されている。
【００６５】
第１の部分１８１ａと重なる第１部分１８２ａの大きさ（面積）Ｓｃ、第１の部分１８１ａと重なる第２部分１８２ｂの大きさ（面積）Ｓｃ、第１の部分１８１ａと重なる第３部分１８２ｃの大きさ（面積）Ｓｃ、及び、第１の部分１８１ａと重なる第４部分１８２ｄの大きさ（面積）Ｓｃ、換言すれば、補助容量１８の要素である、第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）Ｓｃは、二端子型非線形素子１４の要素である、第１素子１４ａの大きさ（面積）Ｓａ及び第２素子１４ｂの大きさ（面積）Ｓｂと同一の大きさ、即ち、（ｄ３×ｄ４）に設定されている。よって、補助容量１８に対応する平面的な大きさ（面積）Ｓａｄｄは、（４×ｄ３×ｄ４）となる。
【００６６】
また、補助容量１８、即ち補助容量Ｃａｄｄは、一般的な静電容量の式より、
Ｃａｄｄ＝（εｒ×ε０×Ｓａｄｄ）／Ｄ２      （式２）
で表される。ここで、上記の式２において、「Ｓａｄｄ」は、補助容量１８に対応する平面的な大きさ（面積）であり、また、「Ｄ２」は容量部絶縁層１７５の膜厚である。ここで、「Ｄ２」は、上記したように「Ｄ１×約５倍」となっている。
【００６７】
なお、二端子型非線形素子１４の素子容量Ｃｔｆｄと、画素電極１６の容量Ｃｌｃｄと補助容量１８（補助容量Ｃａｄｄ）を加算した値との比は、１：４〜８に設定されるのが好ましい。また、好適な例では、素子容量Ｃｔｆｄと、補助容量Ｃａｄｄと、画素電極１６の容量Ｃｌｃｄの比は、１：２〜４：２〜４に設定されているのが好ましい。
【００６８】
以上の構成を有する液晶装置では、第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）Ｓｃは、二端子型非線形素子１４の要素である、第１素子１４ａの大きさ（面積）Ｓａ及び第２素子１４ｂの大きさ（面積）Ｓｂと略同一の大きさに設定されている。
【００６９】
よって、この液晶装置の製造過程において、プロセス上の理由により、二端子型非線形素子１４の各要素のパターンにバラツキが生じた場合には、当該各要素と同一層に位置する、補助容量１８の構成要素のパターンも略同一の割合でバラツキが生じることになる。これにより、二端子型非線形素子１４の大きさ（面積）と、第１電極部１８１の第１の部分１８１ａと重なる、第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）Ｓｃとの比を一定にすることができる。その結果、二端子型非線形素子１４の素子容量Ｃｔｆｄと、補助容量１８（補助容量Ｃａｄｄ）との容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【００７０】
この点について、図１１及び図１２等を参照して、比較例と比較してさらに詳述する。図１２は、図１１（ｂ）に対応する比較例に係る補助容量１８ｘ付近を拡大した部分平面図を示す。
【００７１】
まず、比較例の構成について説明する。図１１（ｂ）と図１２とを比較して理解されるように、比較例は、第２電極部１８２の構成が本実施形態と若干異なっている。なお、比較例において、その他の要素は本実施形態と同様である。即ち、比較例において、第２電極部１８２は、第１部分１８２ａ、第２部分１８２ｂ、第３部分１８２ｃ及び第４部分１８２ｄの代わりに幅広部分１８２ｘを有する。幅広部分１８２ｘの横幅（Ｘ方向における長さ）はｄ５（＝ｄ３×４）に設定されている。幅広部分１８２ｘは、Ｙ方向に延在しており、幅広部分１８２ｘの一部分は、容量部絶縁層１７５を介して第１電極部１８１の第１部分１８１ａと対向し且つ平面的に重なり合っている。これにより、第１の部分１８１ａと幅広部分１８２ｘの間には、容量部絶縁層１７５を誘電体とする補助容量１８ｘが形成されている。よって、補助容量１８ｘに対応する平面的な大きさ（面積）Ｓｘは、（ｄ４×ｄ５）、即ち、（４×ｄ３×ｄ４）となる。つまり、補助容量１８ｘ（以下、「補助容量Ｃａｄｄ２」とも呼ぶ）は、本実施形態の補助容量Ｃａｄｄと同一の値に設定されている。なお、比較例に係る二端子型非線形素子は、本実施形態の二端子型非線形素子１４と同様の構成である。
【００７２】
次に、本実施形態及び比較例の製造過程において、プロセス上の理由により、二端子型非線形素子１３等の各要素のパターンにバラツキが生じた場合、当該二端子型非線形素子１４の素子容量Ｃｔｆｄ、補助容量Ｃａｄｄ及び補助容量Ｃａｄｄ２に与える影響ついて検討する。
【００７３】
好適な一例として、本実施形態の図１１において、ｄ３＝ｄ４＝３μｍとした場合、二端子型非線形素子１４の大きさ（面積）Ｓｔｆｄは、Ｓａ＝Ｓｂ＝９μｍ２で、膜厚はＤ１×２になる。これにより、二端子型非線形素子１４の素子容量Ｃｔｆｄは、上記の式１より、４．５εｒε０／Ｄ１となる。一方、補助容量１８の大きさ（面積）Ｓａｄｄは、第１補助容量１８ａに対応する大きさ（面積）Ｓｃ（＝９μｍ２）と、第２補助容量１８ｂに対応する大きさ（面積）Ｓｃ（＝９μｍ２）と、第３補助容量１８ｃに対応する大きさ（面積）Ｓｃ（＝９μｍ２）と、第４補助容量１８ｄに対応する大きさ（面積）Ｓｃ（＝９μｍ２）を加算した値、即ち、３６μｍ２となる。これにより、補助容量Ｃａｄｄは、上記の式２より、３６εｒε０／Ｄ２となる。なお、実際には、上記のように、Ｄ２＝５×Ｄ１であるが、ここでは理解を容易とするためＤ１＝Ｄ２とする。このため、二端子型非線形素子１４の素子容量Ｃｔｆｄ：補助容量Ｃａｄｄ＝１：８となる。
【００７４】
また、比較例の図１２において、ｄ４＝３μｍ、ｄ５＝ｄ３×４＝１２μｍとした場合、補助容量１８ｘに対応する大きさ（面積）Ｓｘは、３６μｍ２となる。これにより、補助容量Ｃａｄｄ２は、上記の式２より、補助容量Ｃａｄｄと同一の値、即ち３６εｒε０／Ｄ２となる。このため、本実施形態と同様に、二端子型非線形素子の素子容量Ｃｔｆｄ：補助容量Ｃａｄｄ２＝１：８となる。
【００７５】
以上のように本実施形態及び比較例では、好適な一例として、上記の寸法を有するように各要素が形成されるのが理想である。しかし、実際には、各要素を形成する際にはプロセス上の理由により各要素のパターンにバラツキが生じる。即ち、本実施形態及び比較例の製造過程において、同一層に形成される各要素は、基本的に略同じ精度で形成され、当該各要素のパターンは略同一の割合でバラツキが生じる。このため、例えば、第２導電層１４２、それと一体的に形成された第２電極部１８２、及び、第２導電層１３１を含むデータ線１３は同一層に形成されるため、当該各要素のパターンは略同一の割合でバラツキが生じる。ここで、プロセス上の理由により、第２導電層１４２、それと一体的に形成される第２電極部１８２、及び、第２導電層１３１を含むデータ線１３が、それらの各外形辺より内側に約０.５μｍ小さく形成されたと仮定する。
【００７６】
そうすると、本実施形態の図１１では、ｄ３＝ｄ４＝２μｍとなる。このため、二端子型非線形素子１４の大きさ（面積）Ｓｔｆｄは、Ｓａ＝Ｓｂ＝４μｍ２で、膜厚はＤ１×２になる。これにより、二端子型非線形素子１４の素子容量Ｃｔｆｄは、上記の式１より、２εｒε０／Ｄ１となる。一方、補助容量１８の大きさ（面積）Ｓａｄｄは、第１補助容量１８ａに対応する大きさ（面積）Ｓｃ（４μｍ２）と、第２補助容量１８ｂに対応する大きさ（面積）Ｓｃ（４μｍ２）と、第３補助容量１８ｃに対応する大きさ（面積）Ｓｃ（４μｍ２）と、第４補助容量１８ｄに対応する大きさ（面積）Ｓｃ（４μｍ２）を加算した値、即ち、１６μｍ２となる。これにより、補助容量Ｃａｄｄは、上記の式２より、１６εｒε０／Ｄ２となる。このため、二端子型非線形素子１４の素子容量Ｃｔｆｄ：補助容量Ｃａｄｄ＝１：８となる。
【００７７】
一方、比較例の図１２では、ｄ４＝２μｍ、ｄ５＝１１μｍ（幅広部分１８２ｘのＸ方向における長さが１μｍ小さくなるため）となる。このため、補助容量１８ｘに対応する大きさ（面積）Ｓｘは、２２μｍ２となる。これにより、補助容量Ｃａｄｄ２は、上記の式２より、２２εｒε０／Ｄ２となる。このため、二端子型非線形素子の素子容量Ｃｔｆｄ：補助容量Ｃａｄｄ２＝２：２２＝１：１１となる。
【００７８】
なお、上記では、プロセス上の理由により、第２導電層１４２、それと一体的に形成される第２電極部１８２、及び、第２導電層１３１を含むデータ線１３が、それらの各外形辺より内側に小さく形成された場合を仮定して説明したが、その逆に、それらの各要素の外形辺より大きく形成された場合においても上記と略同様の結果が生じる。
【００７９】
以上の条件設定において、プロセス上の理由により上記の各要素のパターンにバラツキが生じた場合、本実施形態では、二端子型非線形素子１４の素子容量Ｃｔｆｄ：補助容量Ｃａｄｄ＝１：８の関係となる一方、比較例では、二端子型非線形素子の素子容量Ｃｔｆｄ：補助容量Ｃａｄｄ２＝２：２２＝１：１１の関係となる。よって、この結果より、本実施形態では、同一層の各要素を作製する際に当該各要素のパターンにバラツキが生じた場合でも、二端子型非線形素子１４の素子容量Ｃｔｆｄと補助容量Ｃａｄｄの容量比を一定にすることができる一方、比較例では、同一層の各要素を作製する際に当該各要素のパターンにバラツキが生じた場合、二端子型非線形素子１４の素子容量Ｃｔｆｄと補助容量Ｃａｄｄの容量比を一定にすることができない、ということが理解される。
【００８０】
この理由は、本実施形態では、第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）Ｓｃを、二端子型非線形素子１４の要素である、第１素子１４ａの大きさ（面積）Ｓａ及び第２素子１４ｂの大きさ（面積）Ｓｂと略同一に設定しているので、第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）Ｓｃと、第１素子１４ａの大きさ（面積）Ｓａ及び当該第２素子１４ｂの大きさ（面積）Ｓｂとが略同一の割合でバラツキが生じるからである。一方、比較例では、第１電極部１８１と平面的に重なる幅広部分１８２ｘの大きさＳｘ、換言すれば、補助容量１８ｘに対応する大きさ（面積）Ｓｘを、二端子型非線形素子１４の要素である、第１素子１４ａの大きさ（面積）Ｓａ及び第２素子１４ｂの大きさ（面積）Ｓｂと非同一に設定しているので、容量１８ｘに対応する大きさ（面積）Ｓｘと、第１素子１４ａの大きさ（面積）Ｓａ及び第２素子１４ｂの大きさ（面積）Ｓｂとが同一の割合でバラツキが生じないからである。
【００８１】
よって、上記したように、本発明の実施形態では、プロセス上の理由により、二端子型非線形素子１４及び補助容量１８を構成する各要素のパターンにバラツキが生じた場合であっても、二端子型非線形素子１４の素子容量Ｃｔｆｄと補助容量Ｃａｄｄの容量比を一定にすることができ、これにより表示ムラのない均一な表示を得ることができる。
【００８２】
［変形例］
上記の実施形態では、容量部絶縁層１７５の膜厚Ｄ２を、ニ端子型非線形素子１４の絶縁層１４５の膜厚Ｄ１の５倍程度とした。このため、上記の構成において、かかる条件を下に上記の式１及び式２に基づき二端子型非線形素子１４の素子容量Ｃｔｆｄ及び補助容量Ｃａｄｄを算出した場合、それらの容量比は、好適な例としての、１：２〜４の関係を充たさない。そこで、かかる場合、本発明では、上記の容量比の関係を充たすように、補助容量１８の要素を増加するのが望ましい。即ち、本発明では、補助容量１８の要素の設定数は、上記のように第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの４つだけに限定されず、必要に応じて、その増減が可能である。
【００８３】
また、上記の実施形態では、二端子型非線形素子１４を有する液晶装置に本発明を適用することとしたが、これに代えて、ＴＦＴ（薄膜トランジスタ）素子などの三端子型素子を有する液晶装置に本発明を適用するようにしても構わない。
【００８４】
ここで、かかる液晶装置の構成について簡単に説明する。一般的に、かかる液晶装置は、一対の基板間に液晶を封入して構成される。一対の基板のうち、一方の基板には、相互に交差するソース線及びゲート線、ソース線とゲート線の交差位置に対応して設けられるＴＦＴ素子などの三端子型素子、及び、三端子型素子と接続された画素電極等が形成される一方、他方の基板には、共通電極等が形成される。また、三端子型素子の一例としてのＴＦＴ素子４５０の構成について簡単に説明すると、図１３に示すように、ＴＦＴ素子４５０では、図示しないゲート線から分岐したゲート電極４０１の上に、それを覆うようにゲート絶縁膜４０３が設けられている。ゲート絶縁膜４０３の上には、ゲート電極４０２に重なるようにａ−Ｓｉ層４０５が設けられている。ａ−Ｓｉ層４０５の上には、２つに分断されたｎ＋−ａ−Ｓｉ層４０６ａ、４０６ｂが設けられている。さらに、ｎ＋−ａ−Ｓｉ層４０６ａの上には、図示しないソース線から分岐したソース電極４０８が設けられ、ｎ＋−ａ−Ｓｉ層４０６ｂの上にはドレイン電極４０９が設けられている。ドレイン電極４０９は、画素電極１６と部分的に重なるように設けられている。なお、補助容量線１７は、ゲート線と兼用されるか、或いはゲート線と電気的に接続される。また、第１電極部１８１は、補助容量線１７に接続されると共に、第２電極部１８２は、ドレイン電極４０９に電気的に接続される（図示略）。また、第２電極部１８２は、第１電極部１８１と容量部絶縁層１７５を介して部分的に重なって補助容量１８を構成する（図示略）。さらに、補助容量１８における第２電極部１８２の幅と、ＴＦＴ素子４５０におけるドレイン電極部４０９の幅と、は略同一に設定される（図示略）。
【００８５】
以上の構成を有する液晶装置に本発明を適用すれば、プロセス上の理由により、ＴＦＴ素子４５０及び補助容量を構成する各要素のパターンにバラツキが生じた場合でも、ＴＦＴ素子４５０の素子容量と補助容量の容量比を一定にすることができるという効果が得られる。
【００８６】
また、本発明は、いわゆる横電界方式或いはＩＰＳ（In Plane Switching）方式を有する液晶装置に適用することも可能である。特に、このような構造を有する液晶装置では、画素電極が櫛歯状に形成されており、その画素電極の面積が極めて小さくなっている。したがって、かかる液晶装置に補助容量を設けることは表示品質を向上する上で有効である。かかる場合に本発明を適用すれば、上記した本発明の作用効果が得られ、より一層、表示品質の向上を図ることができる。以下、具体的に、このようなＩＰＳ方式の液晶装置に本発明を適用した各種の例について説明する。なお、本発明では、以下に説明する適用例１及び２に係るＩＰＳ方式の液晶装置に対して、上記した三端子型素子の一例としてのＴＦＴ素子４５０を適用しても構わない。
【００８７】
（適用例１）
まず、図１４を参照して、本発明の適用例１に係るＩＰＳ方式の液晶装置Ｄｘにおける１画素分の構成について説明する。なお、以下では、上記の実施形態と同一の要素については同一の符号を付し、その説明は省略する。図１４（ａ）は、適用例１に係るＩＰＳ方式の液晶装置Ｄｘの１画素Ｐ付近の平面的なレイアウトを示す部分平面図である。図１４（ｂ）は、図１４（ａ）の切断線Ｘ１−Ｘ２に沿った部分断面図である。
【００８８】
上記の実施形態では、データ線１３が第１基板１０側に形成される一方、走査線２１が第２基板２０側に形成されていた。これに対して、適用例１は、ＩＰＳ方式の液晶装置Ｄｘであるため、データ線１３及び走査線２２は第１基板１０側に形成される。
【００８９】
具体的には、データ線１３は、Ｙ方向に適宜の間隔をおいて、Ｘ方向に延在するように形成されている。任意の一対のデータ線１３の間には、１つのＸ方向に列をなす画素Ｐ群が設けられる。
【００９０】
走査線２２は、クロム等の導電材料にて形成されている。走査線２２は、第１基板１０において、Ｙ方向に延在するように形成され、画素Ｐの領域毎に、櫛歯状の形状を有する第１電極２２ａと、Ｙ方向に相隣接する第１電極２２ａ同士を繋ぐ第２電極２２ｂとを有する。走査線２２上には、容量部絶縁膜１７５が形成されている。第１電極２２ａ上に位置する容量部絶縁膜１７５の厚さはＤ２に設定されている。
【００９１】
第１電極２２ａは、複数の櫛歯部分、即ち、Ｙ方向に延在する第１部分２２ａｂ、第２部分２２ａｃ、第３部分２２ａｄ及び第４部分２２ａｅと、Ｘ方向に延在する第５部分２２ａｆとを含んで構成される。第１部分２２ａｂ、第２部分２２ａｃ、第３部分２２ａｄ及び第４部分２２ａｅは、各々Ｘ方向に適宜の間隔をおいて形成され、また、それらの各Ｘ方向の長さはｄ４に設定されている。第１部分２２ａｂ、第２部分２２ａｃ、第３部分２２ａｄ及び第４部分２２ａｅの各一端側は、第５部分２２ａｆに繋がっている。
【００９２】
二端子型非線形素子１４の構成は上記した本実施形態の構成と略同様である。二端子型非線形素子１４の要素である、第１導電層１４１は、Ｘ方向に延在するように形成され、そのＹ方向の長さ（幅）はｄ４に設定されている。第１導電層１４１上には、厚さＤ１（＝Ｄ２／５）を有する絶縁層１４５が形成されている。データ線１３の一部は、画素Ｐ毎に、Ｙ方向に分岐する第２導電層１３１を有する。第２導電層１３１は、絶縁層１４５上に形成されている。第２導電層１３１のＸ方向の長さ（幅）はｄ３に設定されている。第２導電層１３１の一部は、絶縁層１４５を介して第１導電層１４１に平面的に重なっている。そして、この平面的に重なる部分には、面積Ｓａ及び素子容量Ｃｔｆｄ１を有する第１素子１４ａが形成されている。二端子型非線形素子１４の要素である、第２導電層１４２は、鉤状又はＬ字状の平面形状をなし、その幅はｄ３に設定されている。第２導電層１４２の一部分は、絶縁層１４５を介して第１導電層１４１と平面的に重なっている。この平面的に重なる部分には、面積Ｓｂ及び素子容量Ｃｔｆｄ２を有する第２素子１４ｂが形成されている。こうして、第１素子１４ａ及び第２素子１４ｂを含み、それらの素子容量を加算してなる素子容量Ｃｔｆｄを有する二端子型非線形素子１４が設けられている。
【００９３】
また、第２導電層１４２は、Ｘ方向に延在する直線状の形状を有する第２電極部１８２を有し、当該第２電極部１８２は、容量部絶縁層１７５を介して、走査線２２の要素である、第１部分２２ａｂ、第２部分２２ａｃ、第３部分２２ａｄ及び第４部分２２ａｅの各々と平面的に重なっている。第２電極部１８２と第１部分２２ａｂの平面的に重なる部分の面積はＳｃに設定されている。また、第２電極部１８２と第１部分２２ａｂとの間には容量部絶縁層１７５を誘電体とする第１補助容量１８ａが形成され、その第１補助容量１８ａの大きさはＣｓに設定されている。また、第２電極部１８２と、第２部分２２ａｃ、第３部分２２ａｄ又は第４部分２２ａｅとの平面的に重なる部分の面積もＳｃに設定されている。また、第２電極部１８２と第２部分２２ａｃとの間には容量部絶縁層１７５を誘電体とする第２補助容量１８ｂが、また、第２電極部１８２と第３部分２２ａｄとの間には容量部絶縁層１７５を誘電体とする第３補助容量１８ｃが、また、第２電極部１８２と第４部分２２ａｅとの間には容量部絶縁層１７５を誘電体とする第４補助容量１８ｄが夫々形成されている。そして、補助容量１８の面積Ｓａｄｄは、上記の４つ分の面積Ｓｃを加算した値に設定されていると共に、補助容量１８（Ｃａｄｄ）は、第１補助容量１８ａ（Ｃｓ）と第２補助容量１８ｂ（Ｃｓ）と第３補助容量１８ｃ（Ｃｓ）と第４補助容量１８ｄ（Ｃｓ）を加算した値に設定されている。
【００９４】
また、第１部分２２ａｂと第２部分２２ａｃの間にはＹ方向に延在する第１画素電極１６ａが設けられている。第１画素電極１６ａの一端側は第２電極部１８２上に積層され、第１画素電極１６ａは第２電極部１８２と電気的に接続されている。また、第２部分２２ａｃと第３部分２２ａｄの間にはＹ方向に延在する第２画素電極１６ｂが設けられている。第２画素電極１６ｂの一端側は第２電極部１８２上に積層され、第２画素電極１６ｂは第２電極部１８２と電気的に接続されている。また、第３部分２２ａｄと第４部分２２ａｅの間にはＹ方向に延在する第３画素電極１６ｃが設けられている。第３画素電極１６ｃの一端側は第２電極部１８２上に積層され、第３画素電極１６ｃは第２電極部１８２と電気的に接続されている。これらの構成により、第１画素電極１６ａ、第２画素電極１６ｂ及び第３画素電極１６ｃは、各々二端子型非線形素子１４を介してデータ線１３に電気的に接続されている。そして、以上の構成を有する適用例１に係る液晶装置Ｄｘでは、その駆動時、Ｘ方向に電界Ｅが生じて液晶分子の配向が制御される。
【００９５】
特に、この適用例１に係る液晶装置Ｄｘでは、第１補助容量１８ａ、第２補助容量１８ｂ、第３補助容量１８ｃ及び第４補助容量１８ｄの各々に対応する平面的な大きさ（面積）Ｓｃは、二端子型非線形素子１４の要素である、第１素子１４ａの大きさ（面積）Ｓａ及び第２素子１４ｂの大きさ（面積）Ｓｂと略同一の大きさに設定されている。よって、上記した実施形態等と同様の作用効果を奏する。
【００９６】
（適用例２）
次に、図１５を参照して、本発明の適用例２に係るＩＰＳ方式の液晶装置Ｄｙにおける１画素分の構成について説明する。なお、以下では、上記の実施形態及び適用例１と同一の要素については同一の符号を付し、その説明は省略する。図１５（ａ）は、適用例２に係るＩＰＳ方式の液晶装置Ｄｙの１画素Ｐ付近の平面的なレイアウトを示す部分平面図である。図１５（ｂ）は、図１５（ａ）の切断線Ｘ３−Ｘ４に沿った部分断面図である。
【００９７】
本発明の適用例２は上記の適用例１と略同様の構成を有するが、二端子型非線形素子１４及び補助容量１８付近の構成が適用例１と若干異なっている。
【００９８】
具体的には、適用例２に係るデータ線１３は、適用例１に係るデータ線１３と略同様の構成を有するが、適用例１のように画素Ｐ毎に分岐部分を有しない。また、データ線１３のＹ方向の長さ（幅）はｄ３に設定されている。適用例２に係る走査線２２は、適用例１に係る走査線２２の構成と同様である。走査線２２上には、容量部絶縁膜１７５が形成されている。第１電極２２ａ上に位置する容量部絶縁膜１７５の厚さはＤ２に設定されている。
【００９９】
二端子型非線形素子１４の構成は上記した適用例１の構成と略同様である。二端子型非線形素子１４の要素である、第１導電層１４１は、Ｙ方向に延在するように形成され、そのＸ方向の長さ（幅）はｄ４に設定されている。第１導電層１４１上には、厚さＤ１（＝Ｄ２／５）を有する絶縁層１４５が形成されている。データ線１３の一部は、第１導電層１４１と平面的に重なっている。その平面的に重なった部分には、面積Ｓａ及び素子容量Ｃｔｆｄ１を有する第１素子１４ａが形成されている。二端子型非線形素子１４の要素である、第２導電層１４２は、適用例１とは異なる鉤状の形状を有する第２電極部１８２を備えている。第２導電層１４２は、第１導電層１４１と平面的に重なっており、その平面的に重なった部分には、面積Ｓｂ及び素子容量Ｃｔｆｄ２を有する第２素子１４ｂが形成されている。こうして、第１素子１４ａ及び第２素子１４ｂを含み、それらの素子容量を加算してなる素子容量Ｃｔｆｄを有する二端子型非線形素子１４が設けられている。
【０１００】
また、第２電極部１８２は、Ｙ方向に延在する第１部分１８２ａ、第２部分１８２ｂ及び第３部分１８２ｃを有する。第１部分１８２ａ、第２部分１８２ｂ及び第３部分１８２ｃは、各々Ｘ方向に適宜の間隔をおいて形成されている。第１部分１８２ａは、容量部絶縁層１７５上に形成されており、当該第１部分１８２ａは、容量部絶縁層１７５を介して走査線２２の第５部分２２ａｆの一部と平面的に重なっている。そして、第１部分１８２ａと第５部分２２ａｆとの間には、容量部絶縁層１７５を誘電体とする第１補助容量１８ａ（Ｃｓ）が形成されている。また、第２部分１８２ｂ及び第３部分１８２ｃも、容量部絶縁層１７５上に形成されており、第２部分１８２ｂ及び第３部分１８２ｃは、各々容量部絶縁層１７５を介して走査線２２の第５部分２２ａｆの一部と平面的に重なっている。そして、第２部分１８２ｂ又は第３部分１８２ｃと、第５部分２２ａｆとの間には、それぞれ、容量部絶縁層１７５を誘電体とする第２補助容量１８ｂ（Ｃｓ）及び第３補助容量１８ｃ（Ｃｓ）が形成されている。そして、適用例２では、補助容量１８の面積Ｓａｄｄは、上記の３つ分の面積Ｓｃを加算した値に設定されていると共に、補助容量１８（Ｃａｄｄ）は、第１補助容量１８ａ（Ｃｓ）と第２補助容量１８ｂ（Ｃｓ）と第３補助容量１８ｃ（Ｃｓ）を加算した値に設定されている。
【０１０１】
また、適用例２に係る画素電極１６の構成は、適用例１に係る画素電極１６の構成と略同様であるが、第１画素電極１６ａ、第２画素電極１６ｂ及び第３画素電極１６ｃの各一端側は、それぞれ、第１部分１８２ａ、第２部分１８２ｂ及び第３部分１８２ｃ上に形成されている。このため、第１画素電極１６ａ、第２画素電極１６ｂ及び第３画素電極１６ｃは、各々二端子型非線形素子１４を介して、データ線１３に電気的に接続されている。そして、以上の構成を有する適用例２に係る液晶装置Ｄｙでは、その駆動時、Ｘ方向に電界Ｅが生じて液晶分子の配向が制御される。
【０１０２】
特に、この適用例２に係る液晶装置Ｄｘでは、上記の適用例１と同様に、第１補助容量１８ａ、第２補助容量１８ｂ及び第３補助容量１８ｃの各々に対応する平面的な大きさ（面積）Ｓｃは、二端子型非線形素子１４の要素である、第１素子１４ａの大きさ（面積）Ｓａ及び第２素子１４ｂの大きさ（面積）Ｓｂと略同一の大きさに設定されている。よって、上記した実施形態等と同様の作用効果を奏する。
【０１０３】
［液晶装置の製造方法］
次に、図５、図６及び図１１等を参照して、上記の液晶装置Ｄの製造方法についての特徴的な部分について簡単に述べる。なお、以下では、液晶装置Ｄにおける各種の要素、例えばデータ線１３、補助容量線１７、画素電極１６等の要素は一般的に周知な方法によって製造可能であり、その説明は省略する。
【０１０４】
この液晶装置Ｄの製造方法は、特に、ガラス等からなる第１基板１０上の二端子型非線形素子１４が形成されるべき領域に且つ二端子型非線形素子１４の絶縁層１４５上に、クロム等からなる第２導電層１３１及び１４２の層を積層すると共に、補助容量１８が形成されるべき領域に且つ容量部絶縁層１７５上に、クロム等からなる第２電極部１８２の層を積層する工程を備えている。そして、その工程は、更に、第２導電層１３１及び１４２並びに第２電極部１８２の層を、各々フォトリソグラフィー技術等によってパターニングすることにより、二端子型非線形素子１４における第２導電層１３１及び１４２の各幅と、補助容量１８における第２電極部１８２の幅とを略同一に形成する。
【０１０５】
また、二端子型非線形素子１４の絶縁層１４５及び補助容量１８における容量部絶縁層１７５を各々形成する工程の前工程として、二端子型非線形素子１４が形成されるべき領域に第１導電層１４１を積層すると共に、補助容量１８が形成されるべき領域に第１電極部１８１の層を積層する工程を有し、当該工程は、第１導電層１４１及び第１電極部１８１の層を各々フォトリソグラフィー技術等によってパターニングすることにより、二端子型非線形素子１４における第１導電層１４１の幅と、補助容量１８における第１電極部１８１の幅とを略同一に形成するのが好ましい。これらにより、二端子型非線形素子１４の大きさ（面積）と、補助容量１８の大きさ（面積）との比を一定にすることができる。その結果、二端子型非線形素子１４の素子容量Ｃｔｆｄと、補助容量Ｃｔｆｄとの容量比を一定にすることができ、それらの容量比の変動により生じる表示ムラを低減できる。
【０１０６】
［電子機器］
次に、本発明による液晶装置Ｄ、Ｄｘ又はＤｙを電子機器の表示装置として用いる場合の実施形態について説明する。
【０１０７】
図１６は、本実施形態の全体構成を示す概略構成図である。ここに示す電子機器は、上記の液晶装置Ｄ、Ｄｘ又はＤｙと、これを制御する制御手段４１０とを有する。ここでは、液晶装置Ｄ、Ｄｘ又はＤｙを、パネル構造体４０３と、半導体ＩＣなどで構成される駆動回路４０２とに概念的に分けて描いてある。また、制御手段４１０は、表示情報出力源４１１と、表示情報処理回路４１２と、電源回路４１３と、タイミングジェネレータ４１４と、を有する。
【０１０８】
表示情報出力源４１１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などからなるメモリと、磁気記録ディスクや光記録ディスクなどからなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ４１４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号などの形で表示情報を表示情報処理回路４１２に供給するように構成されている。
【０１０９】
表示情報処理回路４１２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路などの周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫとともに駆動回路４０２へ供給する。駆動回路４０２は、走査線駆動回路、データ線駆動回路及び検査回路を含む。また、電源回路４１３は、上述の各構成要素にそれぞれ所定の電圧を供給する。
【０１１０】
次に、本発明に係る液晶装置Ｄ、Ｄｘ又はＤｙを適用可能な電子機器の具体例について図１７を参照して説明する。
【０１１１】
まず、本発明に係る液晶装置Ｄ、Ｄｘ又はＤｙを、可搬型のパーソナルコンピュータ（いわゆるノート型パソコン）の表示部に適用した例について説明する。図１７（ａ）は、このパーソナルコンピュータの構成を示す斜視図である。同図に示すように、パーソナルコンピュータ７１０は、キーボード７１１を備えた本体部７１２と、本発明に係る液晶表示パネルを適用した表示部７１３とを備えている。
【０１１２】
続いて、本発明に係る液晶装置Ｄ、Ｄｘ又はＤｙを、携帯電話機の表示部に適用した例について説明する。図１７（ｂ）は、この携帯電話機の構成を示す斜視図である。同図に示すように、携帯電話機７２０は、複数の操作ボタン７２１のほか、受話口７２２、送話口７２３とともに、本発明に係る液晶装置Ｄ、Ｄｘ又はＤｙを適用した表示部７２４を備える。
【０１１３】
なお、本発明に係る液晶装置Ｄ、Ｄｘ又はＤｙを適用可能な電子機器としては、図１７（ａ）に示したパーソナルコンピュータや図１７（ｂ）に示した携帯電話機の他にも、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどが挙げられる。
【０１１４】
また、本発明は、液晶装置のみでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出素子を用いた装置（Field Emission Display及びSurface-Conduction Electron-Emitter Display等）などの各種の電気光学装置においても本発明を同様に適用することが可能である。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施形態に係る液晶装置の電気的な構成を示すブロック図である。
【図２】同液晶装置の１つの画素に対応する等価回路図である。
【図３】同液晶装置の全体の構成を示す平面図である。
【図４】同液晶装置の表示領域の構成を示す断面図である。
【図５】１つの画素の構成を示す平面図である。
【図６】図５におけるＶＩ−ＶＩ線に沿った断面図である。
【図７】図５におけるＶＩＩ−ＶＩＩ線に沿った断面図である。
【図８】図５におけるＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。
【図９】図３における領域Ａを拡大して示す平面図である。
【図１０】図９におけるＸ−Ｘ線に沿った断面図である。
【図１１】図５における破線領域Ｅ１及びＥ２に対応する部分平面図である。
【図１２】図５の破線領域Ｅ２に対応する比較例に係る部分平面図である。
【図１３】ＴＦＴ素子の構成を模式的に示す断面図。
【図１４】適用例１のＩＰＳ方式の液晶装置の１つの画素の構成を示す平面図である。
【図１５】適用例２のＩＰＳ方式の液晶装置の１つの画素の構成を示す平面図である。
【図１６】本発明の液晶表示装置を適用した電子機器の回路ブロック図を示す。
【図１７】本発明の液晶表示装置を適用した電子機器の例を示す。
【符号の説明】
【０１１６】
１０  第１基板、  １３  データ線、  １４  二端子型非線形素子、  １４ａ  第１素子、  １４ｂ  第２素子、１６  画素電極、  １７  補助容量線、  １８  補助容量、  ２０  第２基板、  ２１、２２  走査線、  １７５  容量部絶縁層、  １８１  第１電極部、  １８２  第２電極部、  ４５０  ＴＦＴ素子、  Ｐ  画素、  Ｄ、Ｄｘ、Ｄｙ  液晶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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