(57)【要約】【課題】ＤＳＰなどのプログラム開発に要する時間を短縮する。【解決手段】開発対象プログラムが動作するＤＳＰ１１を備えるターゲットボード１とＣＰＵボード２とをＶＭＥバス１００を介して接続する。ＣＰＵボード２のＣＰＵ２１は、制御装置３から入力される複数の試験データの一覧を表す試験リストに基づいて、試験データをそれぞれ記憶装置４から読み出してターゲットボード１に転送する。そして、ＣＰＵ２１は、各試験データを用いてＤＳＰ１１上で開発対象プログラムを実行させ、出力される処理結果を取得して記憶装置４に格納する。【選択図】      図１
2007065980.tif 000002
【特許請求の範囲】
【請求項１】
ターゲットボード上のプロセッサに処理させるプログラムを開発対象とし、この開発対象プログラムを前記プロセッサにロードして動作検証を行うプログラム試験装置であって、
前記動作検証のための複数の試験データの一覧を表す試験リストを入力する入力手段と、
前記試験リストに含まれる複数の試験データが格納される試験データ記憶部と、
前記試験リストに含まれる各試験データを用いて前記開発対象プログラムをそれぞれ試験する試験手段と、
前記試験手段の試験結果を格納する試験結果格納部と
を具備し、
前記試験手段は、
前記試験データ記憶部から前記試験リストの指定順序で前記試験データを読み出し前記プロセッサに転送する転送手段と、
前記試験データによる開発対象プログラムの実行を指示する実行指示手段と、
前記開発対象プログラムの実行による試験結果を取得して前記試験結果格納部に出力する試験結果処理手段と
を備えることを特徴とするプログラム試験装置。
【請求項２】
ターゲットボード上のプロセッサに処理させるプログラムを開発対象とし、複数の試験データが格納される試験データ記憶部と、この開発対象プログラムの試験結果を格納する試験結果格納部とを備え、前記開発対象プログラムを前記プロセッサにロードして動作検証を行うプログラム試験装置で用いられ、
前記動作検証のための複数の試験データの一覧を表す試験リストを入力する入力ステップと、
前記試験リストに含まれる各試験データを用いて前記開発対象プログラムをそれぞれ試験する試験ステップと
を具備し、
前記試験ステップは、
前記試験データ記憶部から前記試験リストの指定順序で前記試験データを読み出し前記プロセッサに転送する転送ステップと、
前記試験データによる開発対象プログラムの実行を指示する実行指示ステップと、
前記開発対象プログラムの実行による試験結果を取得して前記試験結果格納部に出力する試験結果処理ステップと
を備えることを特徴とするプログラム試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、ＤＳＰ（Digital Signal Processor）向けのプログラム開発を支援するプログラム試験装置及びプログラム試験方法に関する。
【背景技術】
【０００２】
ＤＳＰは、デジタル信号処理に特化したデバイスであり、レーダーシステムや通信装置などに広く利用されている。このＤＳＰ開発におけるデバッグ工程を効率よく行うために、例えば、ＩＣＥ（In Circuit Emulator：登録商標）のような専用の検証ツールが提供されている。このＩＣＥを用いることにより、プログラムを１命令ずつステップ実行してその動作を確かめたり、動作途中の内部メモリの内容などをダンプ（取り出して表示すること）したりすることができる。
【０００３】
なお、無線通信端末の試験において、内部動作に関するログ情報を解析することで問題点を修正する手法が提案されている（例えば、特許文献１を参照。）。
【特許文献１】特開２００５−７１３２４公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、それぞれの用途に最適なＤＳＰプログラムを開発するには、膨大な試験データを用いて検証する必要がある。従来では、開発担当者が試験データ毎に検証ツールによる動作確認を行っていたため、ＤＳＰの開発に多くの時間と労力がかけられていた。
【０００５】
この発明は上記事情に着目してなされたもので、その目的とするところは、ＤＳＰなどのプログラム開発に要する時間を短縮することができるプログラム試験装置及びプログラム試験方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためにこの発明に係わるプログラム試験装置は、ターゲットボード上のプロセッサに処理させるプログラムを開発対象とし、この開発対象プログラムを前記プロセッサにロードして動作検証を行うプログラム試験装置であって、前記動作検証のための複数の試験データの一覧を表す試験リストを入力する入力手段と、前記試験リストに含まれる複数の試験データが格納される試験データ記憶部と、前記試験リストに含まれる各試験データを用いて前記開発対象プログラムをそれぞれ試験する試験手段と、前記試験手段の試験結果を格納する試験結果格納部とを具備する。そして、前記試験手段は、前記試験データ記憶部から前記試験リストの指定順序で前記試験データを読み出し前記プロセッサに転送する転送手段と、前記試験データによる開発対象プログラムの実行を指示する実行指示手段と、前記開発対象プログラムの実行による試験結果を取得して前記試験結果格納部に出力する試験結果処理手段とを備えるものである。
【０００７】
また、この発明のプログラム試験方法は、ターゲットボード上のプロセッサに処理させるプログラムを開発対象とし、複数の試験データが格納される試験データ記憶部と、この開発対象プログラムの試験結果を格納する試験結果格納部とを備え、前記開発対象プログラムを前記プロセッサにロードして動作検証を行うプログラム試験装置で用いられ、前記動作検証のための複数の試験データの一覧を表す試験リストを入力する入力ステップと、前記試験リストに含まれる各試験データを用いて前記開発対象プログラムをそれぞれ試験する試験ステップとを具備する。そして、前記試験ステップは、前記試験データ記憶部から前記試験リストの指定順序で前記試験データを読み出し前記プロセッサに転送する転送ステップと、前記試験データによる開発対象プログラムの実行を指示する実行指示ステップと、前記開発対象プログラムの実行による試験結果を取得して前記試験結果格納部に出力する試験結果処理ステップとを備えることを特徴とする。
【０００８】
上記構成によるプログラム試験装置及びプログラム試験方法では、試験リストの指定順序にしたがって複数の試験データをそれぞれ用いて開発対象プログラムを実行し、試験結果を試験結果格納部に記憶するようにしている。これにより、試験データの投入から出力データの格納までが自動化されるため、多くの試験データを用いて開発対象プログラムの検証を短時間に行うことが可能となる。
【発明の効果】
【０００９】
したがってこの発明によれば、ＤＳＰなどのプログラム開発に要する時間を短縮することができるプログラム試験装置及びプログラム試験方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態を詳細に説明する。  
図１は、この発明のプログラム試験装置の構成を示す図である。図１において、ＶＭＥ（Versa Module Europe）バス１００には、ボードインタフェース（ボードＩ／Ｆ）１０１，１０２が設けられ、ボードＩ／Ｆ１０１を介してターゲットボード１、ボードＩ／Ｆ１０２を介してＣＰＵ（Central Processing Unit）ボード２がそれぞれ接続される。
【００１１】
ターゲットボード１は、ＤＳＰ１１を備える。ＤＳＰ１１は、デジタル信号処理向けのマイクロプロセッサであり、開発対象のＤＳＰプログラムを格納するプログラムメモリを有する。
【００１２】
ＣＰＵボード２は、ＣＰＵ２１と、メモリ２２と、通信インタフェース（通信Ｉ／Ｆ）２３とを備える。通信Ｉ／Ｆ２３は、例えば、ＬＡＮ（Local Area Network）のインタフェースであり、ＣＰＵ２１による制御の下、後述する制御装置３の間でデータの送受信を行う。また、ターゲットボード１とＣＰＵボード２との間は、ＶＭＥバス１００を介して通信を行う。メモリ２２には、制御装置３から供給される試験対象データの一覧を表す試験リストが記憶される。
【００１３】
制御装置３は、パーソナルコンピュータ等により構成され、ターゲットボート１上のＤＳＰ１１に開発対象プログラムをロードする。また、ＣＰＵボード２に対して、上記試験リストを送信したり、試験リストに基づく試験の開始を指示する制御信号を送信したりする。記憶装置４には、ＤＳＰ１１の動作検証をするための複数の試験データと、ＤＳＰ１１による試験結果と、参照データとが格納される。参照データは、ＤＳＰ１１の動作を検証するために試験結果と比較するデータである。
【００１４】
次に、このプログラム試験装置の動作について説明する。図２は、プログラム試験装置におけるＣＰＵボードの処理手順とその内容を示すフローチャートである。これに先立ち、制御装置３から開発対象のＤＳＰプログラムがターゲットボード１のＤＳＰ１１にロードされ、試験データの一覧を表す試験リストが制御装置３からＣＰＵボード２に供給され、メモリ２２に格納されているものとする。また、制御装置３は、この試験リストに基づく試験の開始を指示する制御信号をＣＰＵボード２に向け送出する。
【００１５】
先ず、ＣＰＵ２１は、メモリ２２に予め格納された試験リストを参照し、試験対象の試験データの有無を判定する（ステップＳ２１）。この判定において、試験対象となる試験データが存在する場合には、ステップＳ２２に移行し、記憶装置４から該当する試験データを読み出す（ステップＳ２２）。そして、ＣＰＵ２１は、読み出した試験データをＶＭＥバス１００を介してターゲットボード１に向け転送する（ステップＳ２３）。
【００１６】
ＣＰＵ２１は、試験データの転送完了を確認すると、この試験データによる開発プログラムの実行を指示する（ステップＳ２４）。この指示を受けて、ターゲットボード１のＤＳＰ１１は、上記転送された試験データを用いてＤＳＰ処理を実行する。ＣＰＵ２１は、ＤＳＰ処理が完了を検知すると、ＤＳＰ１１の試験結果をターゲットボード１からＶＭＥバス１００を介して取得する（ステップＳ２５）。そして、取得した試験結果を記憶装置４に記憶する（ステップＳ２６）。
【００１７】
その後、再びステップＳ２１に移行し、試験リストにおいて指定される試験データがさらに存在する場合は、上記同様にステップＳ２２〜２６の処理を行う。ステップＳ２１の判定において、試験リストで指定される全ての試験データに対して試験が行われると、処理を終了する。このようにして試験を行ったのちに、制御装置３において、記憶装置４に格納された試験結果と参照データとを比較することで、開発対象プログラムによるＤＳＰ１１の動作検証を行う。
【００１８】
ここで、比較のため、従来のプログラム試験装置の構成について図３を参照して説明する。ターゲットボード１には、共有コネクタ１２が設けられており、ＩＣＥ５が専用ケーブルを介して接続される。ＩＣＥ５は、ＤＳＰ１１のデバッグ向けに作成された専用の検証ツールである。また、ＩＣＥ５と制御装置３との間はＵＳＢケーブルにより接続され、制御装置３からＩＣＥ５に対し、試験データを転送及び試験の実行指示をその都度行う必要があった。このため、ＤＳＰの開発に多くの時間と労力がかけられていた。
【００１９】
これに対して本実施形態では、ターゲットボード１とＣＰＵボード２との間はＶＭＥバスにより接続され、ＣＰＵボードと制御端末３との間はＬＡＮ接続される。このため、従来のＵＳＢケーブルを用いた場合と比較すると、高速なデータ通信が可能となるため、試験データの投入や試験結果の取得を高速に行うことができる。さらに、ＣＰＵボード１のＣＰＵ２１は、制御装置３から入力される試験リストの指定順序で複数の試験データをそれぞれターゲットボード１に転送し、ＤＳＰ１１において開発対象プログラムを実行させ、試験結果を記憶装置４に記憶するようにしている。これにより、ターゲットボード１に対する試験データの投入から出力データの記憶までが自動化されるため、開発期間の大きな割合を占めるデバッグ期間を短縮することができる。このため、多くの試験データを用いて開発対象プログラム検証を行い、様々な用途に最適なＤＳＰプログラムを短時間で開発することが可能となる。
【００２０】
なお、この発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、試験データと出力データとを同一の記憶装置４に格納するように構成したが、それぞれ別々の記憶装置に格納するようにしてもよい。また、ハブやスイッチなどのネットワーク機器を用いることにより、ＣＰＵボード２と記憶装置４とを制御装置３を介さずに直接接続するように構成することも可能である。その他にも、プログラム試験装置の構成及びプログラム試験における処理手順とその内容についても、この発明の要旨を逸脱しない範囲で種々に変形して実施できるものとする。
【００２１】
要するにこの発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００２２】
【図１】この発明のプログラム試験装置の構成を示す図。
【図２】図１に示すＣＰＵボードの処理手順とその内容を示すフローチャート。
【図３】従来のプログラム試験装置の構成を示す図。
【符号の説明】
【００２３】
１００…ＶＭＥバス、１０１，１０２…ボードインタフェース、１…ターゲットボード、１１…ＤＳＰ、２…ＣＰＵボード、２１…ＣＰＵ、２２…メモリ、２３…通信インタフェース、３…制御装置、４…記憶装置。
【図１】
2007065980.tif 000003
【図２】
2007065980.tif 000004
【図３】
2007065980.tif 000005