(57)【要約】      （修正有）【課題】単位画素を構成するトランジスタのゲート電極のＦＩＣＤ変動に起因するカラム固定パターンノイズの発生という問題を解決することができるイメージセンサを提供する。【解決手段】フォトダイオードと、該フォトダイオードに蓄積された電荷を１つのカラムラインに転送する複数のトランジスタを備えるＣＭＯＳイメージセンサにおいて、前記トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記トランジスタの飽和領域を拡張させるため、前記複数のトランジスタの少なくともいずれか１つのトランジスタのゲート電極に電圧降下手段を備えるＣＭＯＳイメージセンサを提供する。これにより、各トランジスタをより安定的に動作させることで、カラム固定パターンノイズを除去することができる。【選択図】図８Ａ
2007181216.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードと、該フォトダイオードに蓄積された電荷を１つのカラムラインに転送する複数のトランジスタを備えるＣＭＯＳイメージセンサにおいて、
前記トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記トランジスタの飽和領域を拡張させるため、前記複数のトランジスタの少なくともいずれか１つのトランジスタのゲート電極に電圧降下手段を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記電圧降下手段が、抵抗素子からなることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記抵抗素子が、前記ゲート電極を構成するポリシリコン膜上の一部にシリサイド層が形成され、該シリサイド層が形成された部分と該シリサイド層が形成されていない部分との抵抗値の差により形成されることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記電圧降下手段が、
前記ゲート電圧を供給する電圧供給源と、
該電圧供給源と前記ゲート電極との間に接続されたスイッチング素子と
を備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記スイッチング素子が、ＮＭＯＳトランジスタからなることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
フォトダイオードと、該フォトダイオードをリセットする第１トランジスタと、前記フォトダイオードに蓄積された電荷を増幅して出力する第２トランジスタと、該第２トランジスタから出力された信号をカラムラインに転送する第３トランジスタとを備えるＣＭＯＳイメージセンサにおいて、
前記第１トランジスタ又は第３トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記第１トランジスタ又は第３トランジスタの飽和領域を拡張させるため、前記第１トランジスタ又は第３トランジスタのゲート電極に電圧降下手段を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項７】
前記電圧降下手段が、抵抗素子からなることを特徴とする請求項６に記載のＣＭＯＳイメージセンサ。
【請求項８】
前記抵抗素子が、前記ゲート電極を構成するポリシリコン膜上の一部にシリサイド層が形成され、該シリサイド層が形成された部分と該シリサイド層が形成されていない部分との抵抗値の差により形成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記電圧降下手段が、
前記ゲート電圧を供給する電圧供給源と、
該電圧供給源と前記ゲート電極との間に接続されたスイッチング素子と
を備えることを特徴とする請求項６に記載のＣＭＯＳイメージセンサ。
【請求項１０】
前記スイッチング素子が、ＮＭＯＳトランジスタからなることを特徴とする請求項９に記載のＣＭＯＳイメージセンサ。
【請求項１１】
フォトダイオードと、該フォトダイオードをリセットする第１トランジスタと、前記フォトダイオードに蓄積された電荷をフローティングディフュージョン領域に転送する第２トランジスタと、前記フローティングディフュージョン領域に蓄積された電荷を増幅して出力する第３トランジスタと、該第３トランジスタから出力された信号をカラムラインに転送する第４トランジスタとを備えるＣＭＯＳイメージセンサにおいて、
前記第１トランジスタ、第２トランジスタ及び第４トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記第１トランジスタ、第２トランジスタ及び第４トランジスタの飽和領域を拡張させるため、前記第１トランジスタ、第２トランジスタ及び第４トランジスタのいずれか１つのトランジスタのゲート電極に電圧降下手段を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項１２】
前記電圧降下手段が、抵抗素子からなることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサ。
【請求項１３】
前記抵抗素子が、前記ゲート電極を構成するポリシリコン膜上の一部にシリサイド層が形成され、該シリサイド層が形成された部分と該シリサイド層が形成されていない部分との抵抗値の差により形成されることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサ。
【請求項１４】
前記電圧降下手段が、
前記ゲート電圧を供給する電圧供給源と、
該電圧供給源と前記ゲート電極との間に接続されたスイッチング素子と
を備えることを特徴とする請求項１３に記載のＣＭＯＳイメージセンサ。
【請求項１５】
前記スイッチング素子が、ＮＭＯＳトランジスタからなることを特徴とする請求項１４に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに関する。
【背景技術】
【０００２】
近年、デジタルカメラは、インターネットを用いた映像通信の発展に伴い、その需要が急増する傾向にある。さらに、カメラが装着されたＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＩＭＴ−２０００（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｏｂｉｌｅ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ−２０００）、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）端末機などのような移動通信端末機が普及するにつれ、小型カメラモジュールの需要が増加している。
【０００３】
カメラモジュールは、基本的にイメージセンサを備える。一般的に、イメージセンサとは、光学映像を電気信号に変換させる素子を指す。このようなイメージセンサには、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサや、ＣＭＯＳイメージセンサが広く使用されている。
【０００４】
このうち、ＣＣＤイメージセンサは、駆動方式が複雑で電力消費が多く、マスク工程が多いため製造工程が複雑で、信号処理回路をチップ内に実現することができず、ワンチップ（ｏｎｅ  ｃｈｉｐ）化が難しいなどの短所がある。これに対し、ＣＭＯＳイメージセンサは、１つの単一チップ上に制御、駆動及び信号処理回路のモノリシック集積化が可能なため、最近、注目を集めている。しかも、ＣＭＯＳイメージセンサは、低電圧動作、低電力消費、周辺機器との互換性及び標準ＣＭＯＳ製造工程の有用性により、既存のＣＣＤイメージセンサに比べて製造コストが相対的に低い。
【０００５】
しかし、ＣＭＯＳイメージセンサにおいて、受光素子、例えば、フォトダイオードにより生成されたアナログ信号は、寄生キャパシタンス、抵抗、暗電流の漏れ又は半導体素子特性のばらつきなどにより生じる様々な寄生効果を有する。このような寄生効果は、半導体素子においては必然的に発生するものであって、イメージデータのＳＮ比（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）の低下につながる。したがって、ノイズは、ＣＭＯＳイメージセンサの性能を制限する重要な要因として作用する。
【０００６】
ＣＭＯＳイメージセンサにおいて、ノイズが発生する原因は、イメージデータのサンプリングに関連するｋＴ／Ｃノイズ、イメージ信号を増幅するために用いられる回路に関連する１／ｆノイズ、及びセンサの信号処理回路のばらつきに関連する固定パターンノイズ（ＦＰＮ：Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ）などがある。このうち、ＦＰＮは、イメージ内に縦線又はストライプとして表れてユーザの目に入りやすいため、視覚的に非常によくない。
【０００７】
図１は、正方形状の単位画素を有する従来のＣＭＯＳイメージセンサを示す図である。
【０００８】
同図に示すように、画素アレイ１０を中心として、ロウアドレスを指定する場合、ロウデコード回路２０が画素アレイ１０の一方向に配置され、カラムアドレスを指定する場合、カラムデコード回路３０が画素データの出力に接続され、ロウデコード回路２０に直交する方向に配置される。
【０００９】
以下、このような構成を有するＣＭＯＳイメージセンサからデータを読み出す過程を説明する。
【００１０】
まず、ロウデコード回路２０で第１行を選択すると、カラムデコード回路３０で選択された第１行のそれぞれの画素に対する情報をデコードしてデータを読み出した後、それぞれの読み出されたデータ信号を増幅する。次いで、ロウデコード回路２０で第２行を選択すると、カラムデコード回路３０で選択された第２行のそれぞれの画素に対する情報をデコードしてデータを読み出した後、それぞれの読み出されたデータ信号を増幅する。この方法により、画素全体のデータを読み出す。
【００１１】
ＣＭＯＳイメージセンサに用いられる単位画素には様々な種類があるが、なかでも代表的なのは、３つのトランジスタと１つのフォトダイオードとからなる３−Ｔ（３−ｔｒａｎｓｉｓｔｏｒ）構造の画素、及び４つのトランジスタと１つのフォトダイオードとからなる４−Ｔ（４−ｔｒａｎｓｉｓｔｏｒ）構造の画素である。
【００１２】
図２は、従来のＣＭＯＳイメージセンサにおける単位画素の３−Ｔ構造を示す回路図である。
【００１３】
同図を参照すると、３−Ｔ構造の画素は、光を電子に変換して保存する１つのフォトダイオードＰＤと、３つのＮＭＯＳトランジスタとで構成されている。３つのＮＭＯＳトランジスタは、フォトダイオードＰＤの一端を電源電圧ＶＤＤにリセットするリセットトランジスタＲｘ、フォトダイオードＰＤに蓄積された電荷によって動作し、ソースフォロア構成としてバッファ増幅器の役割を果たすドライブトランジスタＤｘ、及びアドレスするためにスイッチング動作を行うセレクトトランジスタＳｘで構成される。
【００１４】
図４は、従来のＣＭＯＳイメージセンサにおける単位画素の４−Ｔ構造を示す回路図である。
【００１５】
同図を参照すると、４−Ｔ構造の画素は、１つのフォトダイオードＰＤと、４つのＮＭＯＳトランジスタとからなる。４つのＮＭＯＳトランジスタは、フォトダイオードＰＤに蓄積された光電荷をフローティングディフュージョン領域ＦＤに転送するトランスファトランジスタＴｘ、所望の値でフローティングディフュージョン領域ＦＤの電位をセットし、電荷を排出してフローティングディフュージョン領域ＦＤをリセットするリセットトランジスタＲｘ、フローティングディフュージョン領域ＦＤに蓄積された電荷によって動作し、ソースフォロア構成としてバッファ増幅器の役割を果たすドライブトランジスタＤｘ、及びスイッチングでアドレスできるようにするセレクトトランジスタＳｘで構成される。
【００１６】
このように、３−Ｔ構造の画素と４−Ｔ構造の画素との回路構成における最大の相違点は、トランスファトランジスタＴｘとフローティングディフュージョン領域ＦＤが存在するか否かである。３−Ｔ構造の画素は、信号レベルを先に検出した後、リセットトランジスタＲｘをターンオンさせてリセットレベルを検出する。これに対し、４−Ｔ構造の画素は、リセットトランジスタＲｘをターンオンさせてリセットレベルを予め検出した後、トランスファトランジスタＴｘをターンオンさせて信号レベルを検出する。
【００１７】
一方、図３は、図２に示す３−Ｔ構造の画素が１つのカラムラインを共有している画素アレイＡｒｒａｙを示す回路図である。同図に示すように、各単位画素ＵＰ１〜ＵＰｎは、１つのカラムラインに共通して接続され、１つのロードトランジスタＬｏａｄと接続される。
【００１８】
図５は、図４に示す４−Ｔ構造の画素が１つのカラムラインを共有している画素アレイＡｒｒａｙを示す回路図である。同図に示すように、各単位画素ＵＰ１〜ＵＰｎは、１つのカラムラインに共通して接続され、１つのロードトランジスタＬｏａｄと接続される。
【００１９】
図３及び図５に示すように、３−Ｔ構造及び４−Ｔ構造の画素は、複数個が１つのカラムラインを共有し、カラムラインを介して１つのロードトランジスタＬｏａｄと接続されるように構成され、図１のように、信号をカラムライン毎に読み出して出力する。
【００２０】
このように、複数個の画素から出力された画素データが１つのカラムラインを介して読み出されるため、処理過程において画素毎に発生するオフセットの差によりカラム固定パターンノイズ（ＦＰＮ）が発生する。このような固定パターンノイズの原因の１つが、隣接するトランジスタのゲート電極のＦＩＣＤ（Ｆｉｎａｌ  Ｉｎｓｐｅｃｔｉｏｎ  Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）変動によるチャネル長の変化、及びそれによる飽和電流の変動である。
【００２１】
０．１８μｍのＣＭＯＳイメージセンサ技術を適用したトランジスタの特性を下記の表１に示す。
【００２２】
【表１】
2007181216.tif 000003
【００２３】
図６Ａ及び図６Ｂ、前記表１のように、従来技術に係る単位画素は、ドライブトランジスタＤｘのゲート電極長Ｌ´とセレクトトランジスタＳｘとのゲート電極長Ｌが０．３５μｍとして同一に設計される。このため、駆動電流は、ドライブトランジスタＤｘとセレクトトランジスタＳｘで１５０μＡになり、ロードトランジスタＬｏａｄでは約２６０μＡになる。
【００２４】
一般的に、ＣＭＯＳイメージセンサの駆動時における駆動電流は、最小値を有するドライブトランジスタＤｘ又はセレクトトランジスタＳｘの駆動電流値で決定される。このため、ドライブトランジスタＤｘ又はセレクトトランジスタＳｘの製造工程は、精度よく制御されなければならない。
【００２５】
しかし、ドライブトランジスタＤｘとセレクトトランジスタＳｘのゲート電極を画定するためにエッチングを行う際には、ゲート電極のＦＩＣＤが変動するという問題が生じる。このようなゲート変動は、直ちに駆動電流を変動させ、カラム固定パターンノイズの原因となる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
そこで、本発明は、上記の問題を解決するためになされたものであり、その目的は、単位画素を構成するトランジスタのゲート電極のＦＩＣＤ変動に起因するカラム固定パターンノイズの発生という問題を解決することができるイメージセンサを提供することにある。
【課題を解決するための手段】
【００２７】
上記の目的を達成するための一観点による本発明は、フォトダイオードと、該フォトダイオードに蓄積された電荷を１つのカラムラインに転送する複数のトランジスタを備えるＣＭＯＳイメージセンサにおいて、前記トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記トランジスタの飽和領域を拡張させるため、前記複数のトランジスタの少なくともいずれか１つのトランジスタのゲート電極に電圧降下手段を備えるＣＭＯＳイメージセンサを提供する。
【００２８】
上記の目的を達成するための他の観点による本発明は、フォトダイオードと、該フォトダイオードをリセットする第１トランジスタと、前記フォトダイオードに蓄積された電荷を増幅して出力する第２トランジスタと、該第２トランジスタから出力された信号をカラムラインに転送する第３トランジスタとを備えるＣＭＯＳイメージセンサにおいて、前記第１トランジスタ又は第３トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記第１トランジスタ又は第３トランジスタの飽和領域を拡張させるため、前記第１トランジスタ又は第３トランジスタのゲート電極に電圧降下手段を備えるＣＭＯＳイメージセンサを提供する。
【００２９】
上記の目的を達成するためのさらなる観点による本発明は、フォトダイオードと、該フォトダイオードをリセットする第１トランジスタと、前記フォトダイオードに蓄積された電荷をフローティングディフュージョン領域に転送する第２トランジスタと、前記フローティングディフュージョン領域に蓄積された電荷を増幅して出力する第３トランジスタと、該第３トランジスタから出力された信号をカラムラインに転送する第４トランジスタとを備えるＣＭＯＳイメージセンサにおいて、前記第１トランジスタ、第２トランジスタ及び第４トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記第１トランジスタ、第２トランジスタ及び第４トランジスタの飽和領域を拡張させるため、前記第１トランジスタ、第２トランジスタ及び第４トランジスタのいずれか１つのトランジスタのゲート電極に電圧降下手段を備えるＣＭＯＳイメージセンサを提供する。
【発明を実施するための最良の形態】
【００３０】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。なお、明細書全体において、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を表す。
【００３１】
本発明は、単位画素を構成するトランジスタのゲート電圧を、別の工程を追加で用いることなく、マスクの変更だけで減少させ、これにより、トランジスタの飽和領域を拡張させ、トランジスタが常に飽和領域内で動作するように制御することで、カラム間の固定パターンノイズを除去することができる。すなわち、図７に示すように、単位画素を構成するトランジスタのゲート電圧Ｖｇを△Ｖｇ分だけ減少させ、飽和領域Ａを△Ａ分だけ増大させることができる。
【００３２】
＜実施形態１＞
図８Ａ及び図８Ｂ、図９Ａ及び図９Ｂは、本発明の実施形態１に係るＣＭＯＳイメージセンサの単位画素を説明するための回路図である。ここで、図８Ａ及び図８Ｂは、４−Ｔ構造を有する単位画素の構成を説明するための回路図であり、図９Ａ及び図９Ｂは、３−Ｔ構造を有する単位画素の構成を説明するための回路図である。
【００３３】
図８Ａは、セレクトトランジスタＳｘがドライブトランジスタＤｘのソース端と、出力端Ｖｏｕｔとの間に接続された構造を示す回路図であり、図８Ｂは、セレクトトランジスタＳｘがフローティングディフュージョン領域ＦＤとドライブトランジスタＤｘのゲート端との間に接続された構造を示す回路図である。また、図９Ａは、セレクトトランジスタＳｘがリセットトランジスタＲｘとドライブトランジスタＤｘのゲート端との間に接続された構造を示す回路図であり、図９Ｂは、セレクトトランジスタＳｘがドライブトランジスタＤｘと、ロードトランジスタＬｏａｄとの間に接続された構造を示す回路図である。
【００３４】
図８Ａ及び図８Ｂ、図９Ａ及び図９Ｂを参照すると、本発明の実施形態１に係るＣＭＯＳイメージセンサの単位画素は、セレクトトランジスタＳｘのゲート端に入力されるゲート電圧を減少させるため、電源電圧ＶＤＤ１よりも低い電圧レベルを有する電源電圧ＶＤＤ２をゲート電圧として用いる。このため、ゲート端と電源電圧ＶＤＤ２の供給源との間にスイッチング素子１０をさらに備える。このとき、電源電圧ＶＤＤ１は２．５Ｖ、電源電圧ＶＤＤ２は１．８Ｖに設定する。
【００３５】
スイッチング素子１０は、ＮＭＯＳ又はＰＭＯＳトランジスタで構成することができるが、画素を構成するすべてのトランジスタがＮＭＯＳトランジスタからなることにより、製造工程及びゲートバイアス（２．５Ｖ）の供給という側面から、ＮＭＯＳトランジスタＮＭで構成することが好ましい。ＮＭＯＳトランジスタＮＭは、電圧を降下させることなく、スイッチング素子としてのみ機能するように、閾値電圧がほぼ０に近いネイティブトランジスタ（ｎａｔｉｖｅ  ｔｒａｎｓｉｓｔｏｒ）で形成することが好ましい。
【００３６】
＜実施形態２＞
図１０Ａ及び図１０Ｂ、図１１Ａ及び図１１Ｂは、本発明の実施形態２に係るＣＭＯＳイメージセンサの単位画素を説明するための回路図である。ここで、図１０Ａ及び図１０Ｂは、４−Ｔ構造を有する単位画素の構成を説明するための回路図であり、図１１Ａ及び図１１Ｂは、３−Ｔ構造を有する単位画素の構成を説明するための回路図である。
【００３７】
図１０Ａ及び図１０Ｂ、図１１Ａ及び図１１Ｂを参照すると、本発明の実施形態２に係るＣＭＯＳイメージセンサの単位画素は、セレクトトランジスタＳｘのゲート端に入力されるゲート電圧を減少させるため、ゲート端に抵抗素子Ｒを接続させる。これにより、ゲート電圧ｒを抵抗素子Ｒの抵抗値分だけ降下させ、セレクトトランジスタＳｘのゲート端に供給する。
【００３８】
本発明の実施形態２に係るＣＭＯＳイメージセンサでは、抵抗素子Ｒを別の工程を用いて形成するのではなく、サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ  Ａｌｉｇｎ  ｓｉｌｉｃｉｄｅ）工程を用いて形成するため、工程が単純で、さらなる面積を必要としない。このようなサリサイド工程に関する具体的な説明は後述する。
【００３９】
＜実施形態３＞
図１２Ａ及び図１２Ｂ、図１３Ａ及び図１３Ｂは、本発明の実施形態３に係るＣＭＯＳイメージセンサの単位画素を説明するための回路図である。ここで、図１２Ａ及び図１２Ｂは、４−Ｔ構造を有する単位画素の構成を説明するための回路図であり、図１３Ａ及び図１３Ｂは、３−Ｔ構造を有する単位画素の構成を説明するための回路図である。
【００４０】
図１２Ａ及び図１２Ｂ、図１３Ａ及び図１３Ｂを参照すると、本発明の実施形態３に係るＣＭＯＳイメージセンサの単位画素は、セレクトトランジスタＳｘのみならず、トランスファトランジスタＴｘ（３−Ｔ構造の単位画素を除く）、リセットトランジスタＲｘのゲート端に入力されるゲート電圧を減少させるため、ゲート端に抵抗素子Ｒを接続させる。これにより、ゲート電圧を抵抗素子Ｒの抵抗値分だけ降下させ、各トランジスタのゲート端に供給する。
【００４１】
以下、抵抗素子を実現するためのサリサイド工程を説明する。
【００４２】
図１４は、サリサイド工程を説明するために示す４−Ｔ構造を有する単位画素の平面図である。また、図１５Ａは、図１４に示すＩ−Ｉ´線断面図であり、図１５Ｂは、図１５Ａに示す等価回路図である。
【００４３】
図１４に示すように、トランスファトランジスタＴｘ、リセットトランジスタＲｘ、及びセレクトトランジスタＳｘのゲート電極２３の一部にのみシリサイド層２４を形成する。すなわち、ゲート電極２３は、ゲート絶縁膜２１とポリシリコン膜２２との積層構造からなり、シリサイド層２４は、ポリシリコン膜２２上の一部（斜線部分）にのみ形成される。
【００４４】
この構造では、シリサイド層２４が形成される部分と、形成されていない部位とで抵抗値が異なる。すなわち、シリサイド層２４が形成された部分の抵抗値が、そうでない部分の抵抗値より低い。つまり、図１５Ｂのような等価回路が得られる。
【００４５】
以上の本発明の実施形態から分かるように、画素内に構成されたトランジスタのゲート端にゲート電圧を降下させることができる所定の電圧降下手段を備え、この電圧降下手段によってゲート電圧を降下させることにより、図７に示すように、各トランジスタの飽和領域を拡張させ、カラム固定パターンノイズを除去することができる。
【００４６】
本発明によると、画素内に構成されたトランジスタのゲート端にゲート電圧を降下させることができる所定の電圧降下手段を備え、このような電圧降下手段によってゲート電圧を一定レベルに降下させることにより、各トランジスタの飽和領域を拡張させ、各トランジスタをより安定的に動作させることで、カラム固定パターンノイズを除去することができる。
【００４７】
また、本発明によると、電圧降下手段を抵抗素子として提供し、このような抵抗素子を、別途に追加の工程を行うことなく、サリサイド工程の際にマスクを変更することのみで実現することにより、歩留まりを高めることができる。
【００４８】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４９】
【図１】従来のＣＭＯＳイメージセンサの構成を示す構成図である。
【図２】従来のＣＭＯＳイメージセンサにおける３−Ｔ構造の単位画素の構成を示す回路図である。
【図３】図２に示す単位画素が複数個からなる画素アレイを示す回路図である。
【図４】従来のＣＭＯＳイメージセンサにおける４−Ｔ構造の単位画素の構成を示す回路図である。
【図５】図４に示す単位画素が複数個からなる画素アレイを示す回路図である。
【図６Ａ】単位画素のドライブトランジスタとセレクトトランジスタとを示す回路図である。
【図６Ｂ】単位画素のドライブトランジスタとセレクトトランジスタとを示す平面図である。
【図７】本発明の技術原理を説明するための図である。
【図８Ａ】本発明の実施形態１に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図８Ｂ】本発明の実施形態１に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図９Ａ】本発明の実施形態１に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図９Ｂ】本発明の実施形態１に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１０Ａ】本発明の実施形態２に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１０Ｂ】本発明の実施形態２に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１１Ａ】本発明の実施形態２に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１１Ｂ】本発明の実施形態２に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１２Ａ】本発明の実施形態３に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１２Ｂ】本発明の実施形態３に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１３Ａ】本発明の実施形態３に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１３Ｂ】本発明の実施形態３に係るＣＭＯＳイメージセンサの単位画素を示す回路図である。
【図１４】図１２に示すイメージセンサの単位画素の平面図である。
【図１５Ａ】図１４に示すＩ−Ｉ´線断面図である。
【図１５Ｂ】図１５Ａに示すイメージセンサの等価回路図である。
【符号の説明】
【００５０】
Ｄｘ  ドライブトランジスタ
ＦＤ  フローティングディフュージョン領域
Ｌｏａｄ  ロードトランジスタ
ＰＤ  フォトダイオード
Ｒｘ  リセットトランジスタ
Ｓｘ  セレクトトランジスタ
Ｔｘ  トランスファトランジスタ
ＶＤＤ１、ＶＤＤ２  電源電圧
【図１】
2007181216.tif 000004
【図２】
2007181216.tif 000005
【図３】
2007181216.tif 000006
【図４】
2007181216.tif 000007
【図５】
2007181216.tif 000008
【図６Ａ】
2007181216.tif 000009
【図６Ｂ】
2007181216.tif 000010
【図７】
2007181216.tif 000011
【図８Ａ】
2007181216.tif 000012
【図８Ｂ】
2007181216.tif 000013
【図９Ａ】
2007181216.tif 000014
【図９Ｂ】
2007181216.tif 000015
【図１０Ａ】
2007181216.tif 000016
【図１０Ｂ】
2007181216.tif 000017
【図１１Ａ】
2007181216.tif 000018
【図１１Ｂ】
2007181216.tif 000019
【図１２Ａ】
2007181216.tif 000020
【図１２Ｂ】
2007181216.tif 000021
【図１３Ａ】
2007181216.tif 000022
【図１３Ｂ】
2007181216.tif 000023
【図１４】
2007181216.tif 000024
【図１５Ａ】
2007181216.tif 000025
【図１５Ｂ】
2007181216.tif 000026