(57)【要約】【課題】スキャンを利用した冗長方式で冗長救済を行う半導体装置の回路面積を低減する。【解決手段】マスター側ラッチ４１及びスレーブ側ラッチ４２でそれぞれ構成される複数のフリップフロップが縦属接続されたスキャンラッチ回路ＳＬと、複数の通常メモリセル群及び冗長メモリセル群を有し、スキャンラッチ回路に設定されたデータに基づく冗長可否信号に応じて冗長救済が行われるメモリ回路ＭＥＭとを備え、スキャンラッチ回路内の各ラッチより冗長可否信号をそれぞれ出力するようにして、従来の１ビット分に相当する構成で２ビット分のデータに対応させ、スキャンラッチ回路を構成するためのトランジスタ数を削減し、回路面積を低減できるようにする。【選択図】図４
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【特許請求の範囲】
【請求項１】
１組のマスター側ラッチ及びスレーブ側ラッチでそれぞれ構成される複数のフリップフロップが縦属接続されたスキャンラッチ回路と、
複数の通常メモリセル群、及び通常メモリセル群に不具合が生じた場合に当該通常メモリセル群と置き換えるための冗長メモリセル群を有し、上記スキャンラッチ回路に設定されたデータに基づく冗長可否信号に応じて冗長救済が行われるメモリ回路とを備え、
上記スキャンラッチ回路内の各ラッチより上記冗長可否信号をそれぞれ出力することを特徴とする半導体装置。
【請求項２】
上記フリップフロップを構成する１組のマスター側ラッチ及びスレーブ側ラッチは、上記マスター側ラッチが第ｉ番目（ｉは自然数）の通常メモリセル群に係る上記冗長可否信号を出力し、上記スレーブ側ラッチが第（ｉ＋１）番目の通常メモリセル群に係る上記冗長可否信号を出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記スキャンラッチ回路は、上記メモリ回路が有する上記通常メモリセル群の数と同数の上記ラッチを有することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
上記マスター側ラッチ及びスレーブ側ラッチに供給する電源を制御することにより、上記マスター側ラッチ及びスレーブ側ラッチに初期値を設定可能にしたことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
上記ラッチは、入力及び出力が交差結合された第１及び第２のインバータを有し、
出力が上記冗長可否信号として出力される上記第１のインバータには、電源投入後に所定電圧が供給され、
上記第２のインバータには、時間経過とともに電圧を変化させ所定時間経過後に所定電圧となるように電源が供給されることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、冗長救済に用いられる冗長用ラッチ回路に関する。
【背景技術】
【０００２】
近年、ＩＣ（integrated circuit）チップの多機能化及び高機能化が求められており、ＩＣチップにおけるメモリ部の占める領域が増加してきている。メモリ部を有するＩＣチップでは、通常メモリセル群において１つでも不良なメモリセルが存在すると、チップそのものが不良品となってしまうため、一般に冗長メモリセル群を設けて救済を図っている。通常メモリセル群において不具合が存在する場合には、その通常メモリセル群を冗長メモリセル群によって置き換えることで不良メモリセルを救済して歩留まりを向上させることができる。
【０００３】
ここで、冗長メモリセル群によって置き換える通常メモリセル群（不良メモリセルが存在するメモリセル群）を指定するための冗長情報は、一般にヒューズを用いて保持されている。この保持された冗長情報、具体的にはヒューズの切断の有無に応じた切断信号がデコードされ、得られたデコード信号を基にスキャンチェーンにより冗長可否の信号が設定される。この冗長可否の信号に基づいてデータの入出力経路等が切り換えられて冗長救済が行われる。
【０００４】
上述したようなスキャンを利用した冗長方式で不良メモリセルの冗長救済を行うためには、メモリ部のＩ／Ｏ（入出力）部分に冗長用のスキャンラッチ回路を設けておかなければならない。スキャンラッチ回路は、各通常メモリセル群に対応するようにしてデータを保持し、そのデータに基づいてメモリ部における冗長に係る処理が行われる。
【０００５】
【特許文献１】特開２００１−２３６７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、スキャンを利用した冗長方式で冗長救済を行う半導体装置の回路面積を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、１組のマスター側ラッチ及びスレーブ側ラッチでそれぞれ構成される複数のフリップフロップが縦属接続されたスキャンラッチ回路と、複数の通常メモリセル群及び冗長メモリセル群を有し、スキャンラッチ回路に設定されたデータに基づく冗長可否信号に応じて冗長救済が行われるメモリ回路とを備える。そして、スキャンラッチ回路内の各ラッチより冗長可否信号をそれぞれ出力する。
本発明によれば、マスター側ラッチ及びスレーブ側ラッチのそれぞれに保持している情報を冗長可否の信号として出力するので、従来の１ビット分に相当する構成で２ビット分のデータに対応させることができる。
【発明の効果】
【０００８】
本発明によれば、スキャンラッチ回路内のマスター側ラッチ及びスレーブ側ラッチのそれぞれに保持している情報を冗長可否の信号として出力することにより、スキャンラッチ回路を構成するためのトランジスタ数を削減することができ、半導体装置の回路面積を低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
まず、スキャンを利用した冗長方式について説明する。
図１は、本発明の実施形態に適用するスキャンを利用した冗長方式を説明するための図である。
【００１０】
図１において、ＭＥＭは、冗長救済機能付きのメモリである。メモリＭＥＭは、それぞれデータを記憶可能な複数のメモリセルがアレイ状に配置されて構成されており、通常メモリセル群と冗長メモリセル群とに分割されている。通常メモリセル群は、通常用いられるメモリセル群である。冗長メモリセル群は、通常メモリセル群と同様に構成されており、通常メモリセル群の何れかに不具合が生じた場合に、その通常メモリセル群と置き換えられ動作するメモリセル群である。図１に示した例では、３２個の通常メモリセル群（第１Ｂｉｔ〜第３２Ｂｉｔ）及び１つの冗長メモリセル群（冗長Ｂｉｔ）を有する。
【００１１】
また、メモリＭＥＭは、そのＩ／Ｏ（入出力）部分に冗長用のスキャンラッチ回路ＳＬを有している。スキャンラッチ回路ＳＬは、各通常メモリセル群に対応するようにしてデータ（冗長データ）を保持する。スキャンラッチ回路ＳＬは、詳細は後述するが、それぞれがマスター側ラッチ及びスレーブ側ラッチで構成される複数のフリップフロップが縦属接続（カスケード接続）され構成されている。
【００１２】
ＦＵＳＥは、複数のヒューズを有するヒューズ部である。ヒューズ部ＦＵＳＥは、冗長メモリセル群によって置き換える通常メモリセル群（不具合が生じた通常メモリセル群）を指定するための冗長情報を保持する。この冗長情報は、置き換える通常メモリセル群に応じてヒューズ部ＦＵＳＥ内のヒューズが切断されることで保持される。
【００１３】
１０は冗長判定部であり、ヒューズ部ＦＵＳＥから供給される冗長情報、言い換えれば各ヒューズの切断の有無に応じた切断信号をデコードして、冗長救済を行うか否か、及び冗長救済を行う場合にはどの通常メモリセル群を冗長メモリセル群によって置き換えるかを判定する。冗長判定部１０は、その判定結果に基づくデコード信号をメモリＭＥＭ内のスキャンラッチ回路ＳＬに対して供給する。
【００１４】
例えば、図１に示すように、半導体装置の製造後に行われる試験等によりメモリＭＥＭにおける第５Ｂｉｔの通常メモリセル群で不具合が発見された場合には、第５Ｂｉｔが不良メモリセル群であることを示すようなパターンでヒューズ部ＦＵＳＥ内のヒューズが切断される。
【００１５】
そして、通常動作時には、冗長判定部１０は、ヒューズ部ＦＵＳＥに保持されている冗長情報、すなわち各ヒューズの切断の有無に応じた切断信号を読み出してデコードする。デコード結果として得られるデコード信号はメモリＭＥＭに対して転送され、スキャンチェーンにより当該デコード信号に基づく冗長可否の信号（Ｂｉｔの選択信号）がスキャンラッチ回路ＳＬに設定される。ここで、冗長可否の信号は、各Ｂｉｔ毎に設定され、例えば第５Ｂｉｔが冗長される不良メモリセル群である場合には、スキャンラッチ回路ＳＬ内の第１Ｂｉｔ〜第５Ｂｉｔに対応する部分に“１”が設定され、第６Ｂｉｔ〜第３２Ｂｉｔに対応する部分に“０”が設定される。
【００１６】
スキャンラッチ回路ＳＬに設定された信号が、“１”の場合には左側に隣接するＢｉｔに対して接続し、“０”の場合には直上のＢｉｔに対して接続することで、正常なリード／ライト動作が実行可能なように不良メモリセル群（第５Ｂｉｔ）を冗長メモリセル群（冗長Ｂｉｔ）によって置き換え、冗長救済が行われる。第５Ｂｉｔが不良である場合には、第１Ｂｉｔに対応するＩ／Ｏ部が冗長Ｂｉｔに対して接続され、第２Ｂｉｔ〜第５ビットに対応するＩ／Ｏ部が、第１Ｂｉｔ〜第４Ｂｉｔに対してそれぞれ接続される。また、第６Ｂｉｔ〜第３２Ｂｉｔに対応するＩ／Ｏ部は、そのまま第６Ｂｉｔ〜第３２Ｂｉｔに対して接続される。
【００１７】
上述したようにスキャンラッチ回路ＳＬは、それぞれがマスター側ラッチ及びスレーブ側ラッチで構成される複数のフリップフロップが縦属接続され構成されている。マスター側／スレーブ側ラッチにより構成されるフリップフロップは、一般に、図２及び図３に示すように１組のマスター側／スレーブ側ラッチを用いて１ビット分のデータを保持する。
【００１８】
図２及び図３は、スキャンラッチ回路ＳＬの内部構成例を示す図であり、２ビット分のデータを保持する構成を示している。Ｓｃａｎ  Ｉｎよりヒューズ部ＦＵＳＥのデコード信号が入力され、Ｓｃａｎ  Ｏｕｔより後段に接続される同様の回路に対してデータが出力される。
【００１９】
図２において、２１、２３はマスター側ラッチであり、２２、２４はスレーブ側ラッチである。マスター側ラッチ２１及びスレーブ側ラッチ２２により１ビット分のデータを保持するフリップフロップが構成され、同様にマスター側ラッチ２３及びスレーブ側ラッチ２４により１ビット分のデータを保持するフリップフロップが構成される。
【００２０】
マスター側ラッチ２１、２３は、インバータＩＮＶ２１、ＩＮＶ２２、及びＩＮＶ２３を有する。また、スレーブ側ラッチ２２、２４は、インバータＩＮＶ２４、ＩＮＶ２５、及びＩＮＶ２６を有する。
【００２１】
インバータＩＮＶ２１、ＩＮＶ２６は、クロック信号ｃｋ及びその反転信号（反転クロック信号）ｘｃｋにより制御されるクロックドインバータであり、クロック信号ｃｋがハイレベル“Ｈ”（反転クロック信号ｘｃｋがロウレベル“Ｌ”）の期間において出力がハイインピーダンス状態となる。同様に、インバータＩＮＶ２３、ＩＮＶ２４は、クロック信号ｃｋ及び反転クロック信号ｘｃｋにより制御されるクロックドインバータであり、クロック信号ｃｋが“Ｌ”（反転クロック信号ｘｃｋが“Ｈ”）の期間において出力がハイインピーダンス状態となる。
【００２２】
インバータＩＮＶ２１は、デコード信号（前段のスレーブ側ラッチの出力）が入力される。ＩＮＶ２２は、その入力端にインバータＩＮＶ２１の出力端及びインバータＩＮＶ２３の出力端が接続され、その出力端にインバータＩＮＶ２３の入力端、及び後段に接続されるスレーブ側ラッチのインバータＩＮＶ２４の入力端が接続される。また、ＩＮＶ２５は、その入力端にインバータＩＮＶ２４の出力端及びインバータＩＮＶ２６の出力端が接続され、その出力端にインバータＩＮＶ２６の入力端、及び次段のマスター側ラッチのインバータＩＮＶ２１の入力端が接続される。
【００２３】
また、ＩＮＶ２２の出力が、冗長可否の信号（Ｂｉｔの選択信号）として出力される。すなわち、図２に示す回路において、マスター側ラッチ２１におけるインバータＩＮＶ２２の出力が第（ｉ）Ｂｉｔ（ｉは自然数）の冗長可否の信号に対応し、マスター側ラッチ２３におけるインバータＩＮＶ２２の出力が第（ｉ＋１）Ｂｉｔの冗長可否の信号に対応する。
【００２４】
図３において、３１、３３はマスター側ラッチであり、３２、３４はスレーブ側ラッチである。マスター側ラッチ３１及びスレーブ側ラッチ３２により１ビット分のデータを保持するフリップフロップが構成され、同様にマスター側ラッチ３３及びスレーブ側ラッチ３４により１ビット分のデータを保持するフリップフロップが構成される。
【００２５】
マスター側ラッチ３１、３３は、トランスファゲートＴＧ３１、インバータＩＮＶ３１、及びＩＮＶ３２を有する。また、スレーブ側ラッチ３２、３４は、トランスファゲートＴＧ３２、インバータＩＮＶ３３及びＩＮＶ３４を有する。
【００２６】
トランスファゲートＴＧ３１、ＴＧ３２は、クロック信号ｃｋ及び反転クロック信号ｘｃｋにより制御され、トランスファゲートＴＧ３１、ＴＧ３２は排他的にオン／オフ制御される。
【００２７】
インバータＩＮＶ３１は、その入力端にトランスファゲートＴＧ３１の出力端及びインバータＩＮＶ３２の出力端が接続され、その出力端にインバータＩＮＶ３２の入力端、及び後段に接続されるスレーブ側ラッチのトランスファゲートＴＧ３２の入力端が接続される。また、ＩＮＶ３３は、その入力端にトランスファゲートＴＧ３２の出力端及びインバータＩＮＶ３４の出力端が接続され、その出力端にインバータＩＮＶ３４の入力端、及び次段のマスター側ラッチのトランスファゲートＴＧ３１の入力端が接続される。
【００２８】
また、インバータＩＮＶ３２の出力が、冗長可否の信号（Ｂｉｔの選択信号）として出力される。すなわち、図３に示す回路において、マスター側ラッチ３１におけるインバータＩＮＶ３２の出力が第（ｉ）Ｂｉｔ（ｉは自然数）の冗長可否の信号に対応し、マスター側ラッチ３３におけるインバータＩＮＶ３２の出力が第（ｉ＋１）Ｂｉｔの冗長可否の信号に対応する。
【００２９】
以上のように、図２に示したように構成されるスキャンラッチ回路においては、２ビット分のデータを保持するために４０個のトランジスタが必要となる。同様に、図３に示したように構成されるスキャンラッチ回路においては、２ビット分のデータを保持するために２４個のトランジスタが必要となる。
【００３０】
ここで、図２及び図３に示したように、それぞれがマスター側ラッチ及びスレーブ側ラッチで構成される複数のフリップフロップが縦属接続されたスキャンラッチ回路において、スレーブ側ラッチは、次段に接続されるマスター側ラッチへの転送用にデータを保持しているだけである。データ値“０”と“１”が任意に混在するデータをスキャンラッチ回路において転送する場合には、マスター側ラッチ及びスレーブ側ラッチにて同一のデータを保持しないと転送を行うことができない。しかしながら、ヒューズ部ＦＵＳＥのデコード信号のようなデータ値“０”と“１”が明確に分かれるデータ（例えば、“１１１１１０００００”のようなデータ）であれば、マスター側ラッチ及びスレーブ側ラッチにて同一のデータを保持しなくとも転送することが可能である。
【００３１】
そこで、本発明の実施形態では、マスター側ラッチ及びスレーブ側ラッチで構成される複数のフリップフロップが縦属接続されたスキャンラッチ回路において、マスター側ラッチ及びスレーブ側ラッチのそれぞれに保持している情報を冗長可否の信号（Ｂｉｔの選択信号）として出力するようにする。したがって、本発明の実施形態におけるスキャンラッチ回路は、メモリＭＥＭが有する通常メモリセル群の数と同数のラッチで構成可能である。これにより、冗長用のスキャンラッチ回路を構成するためのトランジスタ数を、従来と比較して大幅に削減し、回路面積を低減させる。
【００３２】
（第１の実施形態）
図４は、本発明の第１の実施形態による半導体装置における冗長用のスキャンラッチ回路ＳＬの内部構成例を示す図であり、２ビット分のデータを保持する構成を示している。Ｓｃａｎ  Ｉｎよりヒューズ部ＦＵＳＥのデコード信号が入力され、Ｓｃａｎ  Ｏｕｔより後段に接続される同様の回路に対してデータが出力される。
【００３３】
図４において、４１はマスター側ラッチであり、４２はスレーブ側ラッチである。上述したように、本実施形態では、マスター側ラッチ４１及びスレーブ側ラッチ４２により、それぞれ１ビット分のデータを保持する。
マスター側ラッチ４１は、トランスファゲートＴＧ４１、インバータＩＮＶ４１、及びＩＮＶ４２を有する。また、スレーブ側ラッチ４２は、トランスファゲートＴＧ４２、インバータＩＮＶ４３及びＩＮＶ４４を有する。
【００３４】
トランスファゲートＴＧ４１、ＴＧ４２は、クロック信号ｃｋ及び反転クロック信号ｘｃｋにより制御され、トランスファゲートＴＧ４１、ＴＧ４２は排他的にオン／オフ制御される。
【００３５】
マスター側ラッチ４１においては、トランスファゲートＴＧ４１の入力端がＳｃａｎ  Ｉｎに接続されている。インバータＩＮＶ４１は、その入力端にトランスファゲートＴＧ４１の出力端及びインバータＩＮＶ４２の出力端が接続され、その出力端にインバータＩＮＶ４２の入力端、及び後段に接続されるスレーブ側ラッチのトランスファゲートＴＧ４２の入力端が接続される。すなわち、インバータＩＮＶ４１とＩＮＶ４２は、入力及び出力が交差結合されている。
【００３６】
また、スレーブ側ラッチ４２においては、インバータＩＮＶ４３は、その入力端にトランスファゲートＴＧ４２の出力端及びインバータＩＮＶ４４の出力端が接続され、その出力端にインバータＩＮＶ４４の入力端、及び次段のマスター側ラッチにおけるトランスファゲートの入力端が接続される。すなわち、インバータＩＮＶ４３とＩＮＶ４４は、入力及び出力が交差結合されている。
【００３７】
第１の実施形態では、マスター側ラッチ４１におけるインバータＩＮＶ４２の出力、及びスレーブ側ラッチ４２におけるインバータＩＮＶ４３の出力が、冗長可否の信号（Ｂｉｔの選択信号）として出力される。すなわち、第１の実施形態において、マスター側ラッチ４１におけるインバータＩＮＶ４２の出力が第（ｉ）Ｂｉｔ（ｉは自然数）の冗長可否の信号に対応し、スレーブ側ラッチ４２におけるインバータＩＮＶ４３の出力が第（ｉ＋１）Ｂｉｔの冗長可否の信号に対応する。
【００３８】
以上のように、図４に示したように第１の実施形態におけるスキャンラッチ回路においては、マスター側ラッチ及びスレーブ側ラッチのそれぞれに保持している情報を冗長可否の信号（Ｂｉｔの選択信号）として利用することで、２ビット分のデータをわずか１２個のトランジスタで保持することができる。これにより、従来と比較して冗長用のスキャンラッチ回路ＳＬを構成するトランジスタ数を大幅に削減することができ、半導体装置の回路面積を低減することができる。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
以下に説明する第２の実施形態による半導体装置における冗長用のスキャンラッチ回路は、マスター側ラッチ及びスレーブ側ラッチに初期値を設定することにより更なるトランジスタ数の低減を図るものである。マスター側ラッチ及びスレーブ側ラッチに対する初期値の設定は、供給する電源の電圧を制御することにより行う。
【００４０】
図５（Ａ）は、第２の実施形態における冗長用のスキャンラッチ回路ＳＬの内部構成例を示す図であり、２ビット分のデータを保持する構成を示している。Ｓｃａｎ  Ｉｎよりヒューズ部ＦＵＳＥのデコード信号が入力され、Ｓｃａｎ  Ｏｕｔより後段に接続される同様の回路に対してデータが出力される。
【００４１】
図５（Ａ）において、５１はマスター側ラッチであり、５２はスレーブ側ラッチであり、それぞれ１ビット分のデータを保持する。マスター側ラッチ５１は、トランスファゲートＴＧ５１、インバータＩＮＶ５１及びＩＮＶ５２を有する。また、スレーブ側ラッチ５２は、トランスファゲートＴＧ５２、インバータＩＮＶ５３及びＩＮＶ５４を有する。
トランスファゲートＴＧ５１、ＴＧ５２は、クロック信号ｃｋにより制御されて排他的にオン／オフ制御される。
【００４２】
マスター側ラッチ５１においては、トランスファゲートＴＧ５１の入力端がＳｃａｎ  Ｉｎに接続されている。インバータＩＮＶ５１は、その入力端にトランスファゲートＴＧ５１の出力端及びインバータＩＮＶ５２の出力端が接続され、その出力端にインバータＩＮＶ５２の入力端、及び後段に接続されるスレーブ側ラッチのトランスファゲートＴＧ５２の入力端が接続される。すなわち、インバータＩＮＶ５１とＩＮＶ５２は、入力及び出力が交差結合されている。
【００４３】
また、スレーブ側ラッチ５２においては、インバータＩＮＶ５３は、その入力端にトランスファゲートＴＧ５２の出力端及びインバータＩＮＶ５４の出力端が接続され、その出力端にインバータＩＮＶ５４の入力端、及び次段のマスター側ラッチにおけるトランスファゲートの入力端が接続される。すなわち、インバータＩＮＶ５３とＩＮＶ５４は、入力及び出力が交差結合されている。
【００４４】
インバータＩＮＶ５２の出力及びインバータＩＮＶ５３の出力が、冗長可否の信号（Ｂｉｔの選択信号）として出力される。すなわち、第２の実施形態において、マスター側ラッチ５１におけるインバータＩＮＶ５２の出力が第（ｉ）Ｂｉｔ（ｉは自然数）の冗長可否の信号に対応し、スレーブ側ラッチ５２におけるインバータＩＮＶ５３の出力が第（ｉ＋１）Ｂｉｔの冗長可否の信号に対応する。
【００４５】
ここで、マスター側ラッチ５１におけるインバータＩＮＶ５１及びスレーブ側ラッチ５２におけるインバータＩＮＶ５４には、通常電源Ｖｎｏｒが供給される。出力が冗長可否の信号（Ｂｉｔの選択信号）として出力されるマスター側ラッチ５１におけるインバータＩＮＶ５２及びスレーブ側ラッチ５２におけるインバータＩＮＶ５３には、電源Ｖｓｅｔが供給される。
【００４６】
電源Ｖｓｅｔ及び通常電源Ｖｎｏｒは、図５（Ｂ）に示すように制御される。通常電源Ｖｎｏｒをオンにし、電源Ｖｓｅｔとして供給する電圧をトランジスタサイズには依存するが所定の時間をかけてゆっくりと上昇させる。すなわち、通常電源Ｖｎｏｒは、電源投入後に所定電圧に達し、電源Ｖｓｅｔは、時間経過とともに電圧が変化し所定時間経過後に所定電圧となるように制御される。これにより、マスター側ラッチ５１におけるインバータＩＮＶ５２及びスレーブ側ラッチ５２におけるインバータＩＮＶ５３のそれぞれの出力ノードに、初期値として“Ｌ”を設定することができる。
【００４７】
以上のようにしてマスター側ラッチ５１及びスレーブ側ラッチ５２における出力ノードに、初期値として“Ｌ”が設定されるので、Ｓｃａｎ  Ｉｎからの入力データとしては“Ｈ”のみを入力すれば良い。したがって、マスター側ラッチ５１のトランスファゲートＴＧ５１におけるＮチャネルトランジスタ及びスレーブ側ラッチ５２のトランスファゲートＴＧ５２におけるＰチャネルトランジスタをそれぞれ削除することができる。
【００４８】
第２の実施形態によれば、マスター側ラッチ及びスレーブ側ラッチのそれぞれに保持している情報を冗長可否の信号（Ｂｉｔの選択信号）として利用するとともに、各ラッチに初期値を持たせることで、２ビット分のデータを１０個のトランジスタだけで保持することができる。これにより、冗長用のスキャンラッチ回路ＳＬを構成するトランジスタ数を削減でき、半導体装置の回路面積を低減することができる。
【００４９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態に適用するスキャンを利用した冗長方式を説明するための図である。
【図２】スキャンラッチ回路の内部構成例を示す図である。
【図３】スキャンラッチ回路の内部構成例を示す図である。
【図４】第１の実施形態におけるスキャンラッチ回路の内部構成例を示す図である。
【図５】第２の実施形態におけるスキャンラッチ回路の内部構成例を示す図である。
【符号の説明】
【００５１】
４１、５１  マスター側ラッチ
４２、５２  スレーブ側ラッチ
ＴＧ４１、ＴＧ４２、ＴＧ５１、ＴＧ５２  トランスファゲート
ＩＮＶ４１〜ＩＮＶ４４、ＩＮＶ５１〜ＩＮＶ５４  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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