(57)【要約】【課題】偽造の困難なプリント基板を提供する。【解決手段】プリント基板１０は本体部分１１と切捨部分１２とを含めた基材１０ａから構成される。そして、本体部分１１にメモリチップ１４が形成されている。また、メモリチップ１４にデータを書き込むためのデータ書込用配線１５が本体部分１１と切捨部分１２とに跨って形成されている。そして、データ書込用配線１５を介してメモリチップ１４にデータを書き込んだ後、プリント基板１０から切捨部分１２を切り捨てる。【選択図】図１
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【特許請求の範囲】
【請求項１】
本体部分と、上記本体部分から切り捨てられる切捨部分とを含めた基材と、
上記本体部分に形成されており、データを保存可能な第１記憶装置と、
上記本体部分と上記切捨部分とにまたがって形成されており、データを上記第１記憶装置へ書き込むための第１配線パターンと、
を含むことを特徴とする回路ユニット。
【請求項２】
上記本体部分と上記切捨部分とにまたがって形成されており、上記第１記憶装置に書き込まれたデータを外部装置へ読み出すための第２配線パターンを含んでいることを特徴とする請求項１に記載の回路ユニット。
【請求項３】
上記第１および第２配線パターンとは無関係な配線であって、上記本体部分と上記切捨部分とにまたがって形成されるダミー配線を含むことを特徴とする請求項２に記載の回路ユニット。
【請求項４】
上記第１および第２配線パターンは、上記切捨部分側において論理回路を含む配線パターンであることを特徴とする請求項２または３に記載の回路ユニット。
【請求項５】
上記本体部分には、上記第１記憶装置に保存されているデータが改竄された場合は動作しない制御回路が含まれていることを特徴とする請求項２ないし４のいずれか１項に記載の回路ユニット。
【請求項６】
上記切捨部分に、データの書き込み可能な第２記憶装置が備えられていることを特徴とする請求項１ないし５のいずれか１項に記載の回路ユニット。
【請求項７】
回路ユニットの基材において本体部分と切捨部分とを決定し、本体部分と切捨部分とに跨る第１配線パターンを上記基材に形成し、上記第１配線パターンに接続される第１記憶装置を本体部分に装着し、上記第１配線パターンを用いて上記第１記憶装置に対してデータを書き込み、この書き込み後に上記基材から上記切捨部分を切り捨てることを特徴とする回路ユニットの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路および半導体メモリを実装するプリント基板等の回路ユニット、回路ユニットの製造方法に関する。
【背景技術】
【０００２】
各種電子機器，メモリカード，プログラムカード等においては、集積回路やＲＯＭを実装していると共にデータを記憶したプリント基板が備えられているが、正規の業者以外の業者（以下、「不正業者」と称する）によって、当該プリント基板の偽造が行われることがある。
【０００３】
具体的に説明すると、データを記憶したプリント基板に形成されている各種電子部品は汎用されているものであるため、不正業者からすれば、このプリント基板における回路パターンの解析を容易に行うことができる。それゆえ、当該不正業者からすれば、どのようにしてプリント基板に上記データを書き込むのかを解析でき、さらに、上記プリント基板から上記データを読み出すことによって当該データの内容も解析できる。したがって、上記不正業者からすれば、上記データを記憶したプリント基板の複製を簡単に製造でき、容易に偽造を行うことができる。
【０００４】
これに対し、ホログラムや特殊回路をプリント基板上に設けて当該プリント基板の偽造を困難にする試みが従来からなされているが、プリント基板における回路パターンが解析可能であることには変わらず、プリント基板の偽造を根絶することはできない。
【０００５】
また、特許文献１においては、偽造されたプログラムカードの識別を可能とした技術が開示されている。具体的に、特許文献１によれば、特定装置（プリンタ）のＣＰＵが、エミュレーションプログラムを記憶したプログラムカードからＩＤを読み出し、読み出したＩＤが自装置にユニークなＩＤと一致するか否かを判定し、一致する場合のみ当該エミュレーションプログラムを使用する技術が開示されている。
【特許文献１】特開２００２−１６０４２４（平成１４年６月４日公開）
【特許文献２】実開平４−１２１７７３号公報（平成４年１０月２０日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述したように、特許文献１に開示されている技術は、偽造されたプログラムカードを識別する技術に過ぎず、プログラムカードの偽造自体を防止するものではない。すなわち、特許文献１の技術によれば、偽造されたプログラムカードが使用されることを抑制できるかもしれないが、プログラムカードの偽造自体、つまり、プログラムカードを構成するプリント基板の偽造自体を抑制する事は困難である。
【０００７】
本発明は、正規業者以外の第三者にとって、偽造の困難な回路ユニットおよび回路ユニットの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
以上の目的を達成するために、本発明の回路ユニットは、本体部分と、上記本体部分から切り捨てられる切捨部分とを含む基材と、上記本体部分に形成されており、データを保存可能な第１記憶装置と、上記本体部分と上記切捨部分とにまたがって形成されており、上記データを上記第１記憶装置へ書き込むための第１配線パターンと、を含むことを特徴とする。
【０００９】
上記構成によれば、上記第１記憶装置にデータを書き込むための配線パターンは、本体部分と切捨部分とにまたがって形成されている。ここで、当該回路ユニットの製造プロセスにおいて、上記第１配線パターンを介して上記第１記憶装置にデータの書き込みを行った後で本体部分から切捨部分を切り捨て、切捨部分を切り捨てた本体部分を製品として出荷すれば、正規製造者以外の第三者が、このような本体部分を入手し、入手した本体部分の複製を製造しようとする場合、上記第１記憶装置へのデータの書き込みを行うための第１配線パターンが解析される事態を抑制できる。つまり、切捨部分を切り捨てた本体部分には上記第１配線パターンの全部が残存しないため、上記第三者からすれば、この配線パターンを解析することが困難である。
【００１０】
これにより、当該第三者からすれば、第１記憶装置に対するデータの書き込みがどのようにして行われるのかを解析できない。したがって、当該第三者は、上記データを保存した第１記憶装置を含めた本体部分を複製することはできず、回路ユニットの偽造を抑制することができるという効果を奏する。
【００１１】
なお、上記した特許文献２においては、本体基板と捨て基板とに跨って形成される回路パターンが開示されているが、当該回路パターンは、検査用回路のパターンであって（正常に導通するか否かの検査）、データを記憶装置に書き込むための配線パターンとは異なるものである。
【００１２】
また、本発明の回路ユニットは、上記構成に加えて、上記本体部分と上記切捨部分とにまたがって形成されており、上記第１記憶装置に書き込んだデータを外部装置へ読み出すための第２配線パターンを含んでいることが好ましい。
【００１３】
上記構成によれば、上記第１配線パターンを介して上記第１記憶装置にデータの書き込みを行った後、上記第２配線パターンを介して第１記憶装置に書き込まれているデータを外部装置へ読み出すことによって、上記第１記憶装置に正しくデータが書き込まれたかを確認するアクナリッジ処理を行うことが可能である。さらに、当該アクナリッジ処理後に本体部分から切捨部分を切り捨てて、切捨部分を切り捨てた本体部分を製品として出荷すれば、上記第１記憶装置に書き込まれているデータを外部装置へ読み出すための第２配線パターンが正規製造者以外の第三者によって解析される事態を抑制できる。つまり、切捨部分を切り捨てた本体部分には上記第２配線パターンの全部が残存しないため、上記第三者からすれば、この第２配線パターンを解析することが困難である。
【００１４】
これにより、当該第三者からすれば、第１記憶装置に保存されているデータを外部に読み出すことが困難になり、どのようなデータが第１記憶装置に保存されているのかを解析することが困難になり、より一層、データを保存した第１記憶装置を含めた本体部分全体を複製することが困難になる。
【００１５】
さらに、本発明の回路ユニットは、上記構成に加えて、上記第１および第２配線パターンとは無関係な配線であって、上記本体部分と上記切捨部分とにまたがって形成されるダミー配線を含む構成であってもよい。
【００１６】
上記構成によれば、切捨部分を切り捨てた本体部分を製品として出荷すれば、正規製造者以外の第三者からすれば、上記ダミー配線の存在によって、上記第１および第２配線パターンの解析がますます困難になる。
【００１７】
また、本発明の回路ユニットは、上記構成に加えて、上記第１および第２配線パターンが、上記切捨部分側において論理回路を含む配線パターンであってもよい。
【００１８】
上記構成によれば、切捨部分を切り捨てた本体部分を製品として出荷すれば、当該本体部分には上記論理回路が残存しないため、上記第１および第２配線パターンの解析が上記第三者にとってますます困難になる。
【００１９】
また、本発明の回路ユニットは、上記構成に加えて、上記本体部分には、上記第１記憶装置に保存されているデータが改竄された場合は動作しない制御回路が含まれていてもよい。
【００２０】
上記構成によれば、第１記憶装置に保存されているデータが改竄された場合は動作しない制御回路が本体部分に含まれている。それゆえ、正規製造者以外の第三者が、このような制御回路を含む本体部分を入手し、入手した本体部分の複製を製造する場合、上記本体部分の第１記憶装置に保存されているデータを解析する必要があるが、上記構成によれば、そもそも、正規製造者以外の第三者が上記第１記憶装置に保存されているデータを解析することが困難であるため、このような制御回路を含めた本体部分を複製するのは困難となる。
【００２１】
さらに、本発明の回路ユニットは、上記構成に加えて、上記切捨部分に、データの書き込み可能な第２記憶装置が備えられていてもよい。
【００２２】
上記構成によれば、生産時に回路ユニットに保持させておく必要のある情報であって生産工場外部への流出が禁止される生産管理情報を第２記憶装置に記憶し、切捨部分を切り捨てた後で本体部分のみを出荷するようにすれば、生産ラインに流れる回路ユニットに当該生産管理情報を保持させつつ、この管理情報が外部に流出される危険性を回避できる。
【００２３】
また、本発明は、回路ユニットの基材において本体部分と切捨部分とを決定し、本体部分と切捨部分とに跨る第１配線パターンを上記基材に形成し、上記第１配線パターンに接続される第１記憶装置を本体部分に装着し、上記第１配線パターンを用いて上記第１記憶装置に対してデータを書き込み、この書き込み後に上記基材から上記切捨部分を切り捨てることを特徴とする回路ユニットの製造方法と表現してもよく、この方法によっても、上述した効果と略同一の効果を奏することが可能である。
【発明の効果】
【００２４】
以上のように、本発明の回路ユニットは、本体部分と、上記本体部分から切り捨てられる切捨部分とを含む基材と、上記本体部分に形成されており、データを保存可能な第１記憶装置と、上記本体部分と上記切捨部分とにまたがって形成されており、上記データを上記第１記憶装置へ書き込むための第１配線パターンと、を含むことを特徴とする。
【００２５】
それゆえ、正規製造者以外の第三者は、上記データを保存した第１記憶装置を含めた本体部分全体を複製することはできず、回路ユニットの偽造を抑制することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２６】
本発明の一実施形態について図面に基づいて以下説明する。図１は、本実施形態に係るプリント基板の概略構成を示した模式図であり、基板上面を示した図である。
【００２７】
図１に示すプリント基板１０は、工場における製造途中段階のものであって、基板面に対して垂直方向に沿って複数の絶縁層と信号層とが積層されている多層構造体である。
【００２８】
また、図１に示すように、プリント基板（回路ユニット）１０は、基板面を横断する横断線ａを境界として本体部分１１と切捨部分１２とに区画されている基材１０ａからなる。本体部分１１は、最終的に製品として出荷される部分である。切捨部分１２は、製造最終工程において、本体部分１１から切り捨てられて、出荷されずに処分される部分である。
【００２９】
また、本体部分１１においては、集積回路（integrated circuit）から構成されるコントローラ１３と、ＩＤ保存用のメモリチップ１４とが基板表面に搭載されている。
【００３０】
コントローラ１３は、プリント基板１０に形成される電子回路（不図示）およびメモリ（不図示）を統括的に制御する制御装置である。また、コントローラ１３の内部には、不揮発性の半導体記憶装置である記憶部１３ａが含まれており、この記憶部１３ａには、プリント基板１０にユニークに与えられる第１識別情報が保存されている。
【００３１】
メモリチップ（第１記憶装置）１４は、不揮発性の半導体記憶装置であって、例えば、ＥＥＰＲＯＭまたはＵＶ−ＥＰＲＯＭからなるものである。なお、メモリチップ１４は、後の工程において、第１識別情報と対の関係となる情報であってプリント基板１０にユニークに与えられる第２識別情報が書き込まれるものである。
【００３２】
また、コントローラ（制御回路）１３は、メモリチップ１４と接続されており、メモリチップ１４に保存されている第２識別情報を読み出し、読み出した第２識別情報の認証処理を行う機能も有している（この機能については後述する）。
【００３３】
なお、本実施形態では、コントローラ１３およびメモリチップ１４は、基板面上に搭載されているが、プリント基板１０を構成する各絶縁層のうちのいずれかの層に埋設されている形態であっても構わない。
【００３４】
さらに、プリント基板１０においてはデータ書込用配線１５およびデータ読出用配線１６が形成されている。各配線１５・１６は、図１に示すように、本体部分１１と切捨部分１２とに跨るように形成され、プリント基板１０を構成する各絶縁層のうちのいずれかの層に埋設されている。
【００３５】
データ書込用配線（第１配線パターン）１５は、メモリチップ１４に対してデータを書き込む際に用いられる配線であり、切捨部分１２に設けられているデータ入力端子１７から延設されていると共に切捨部分１２において分岐点が形成されている構成である。そして、分岐点から分岐する一方の配線は、切捨部分１２から本体部分１１へ渡って延設され、コントローラ１３に接続されている。また、分岐点から分岐する他方の配線は、切捨部分１２から本体部分１１へ渡って延設され、メモリチップ１４に接続されている。
【００３６】
データ読出用配線（第２配線パターン）１６は、メモリチップ１４に記憶されたデータを外部装置に対して読み出すための配線であり、切捨部分１２に設けられているデータ出力端子１８から延設されていると共に切捨部分１２において分岐点が形成されている構成である。そして、分岐点から分岐する一方の配線は、切捨部分１２から本体部分１１へ渡って延設され、コントローラ１３に接続されている。また、分岐点から分岐する他方の配線は、切捨部分１２から本体部分１１へ渡って延設され、メモリチップ１４に接続されている。
【００３７】
プリント基板１０の製造プロセスにおいて、図１に示した状態のプリント基板１０が形成されるまで工程が進むと、次の工程として、メモリチップ１４に対する第２識別情報の書き込み（入力）作業が行われる。
【００３８】
具体的には、データ入力端子１７およびデータ出力端子１８に外部装置（不図示）を接続し、コントローラ１３が、外部装置，メモリチップ１４を制御することによって、メモリチップ１４に第２識別情報を書き込む処理を行う。
【００３９】
より詳細に説明すると、コントローラ１３は、メモリチップ１４に対して第２識別情報を書き込む際、上記外部装置に対して第２識別情報の書き込みを要求する。そして、この要求を受けた外部装置は、データ書込用配線１５を介して、第２識別情報書込用の信号をコントローラ１３およびメモリチップ１４に伝送する。この信号が伝送されると、コントローラ１３によってメモリチップ１４に第２識別情報が書き込まれることになる。
【００４０】
また、コントローラ１３は、メモリチップ１４に第２識別情報が書き込まれると、メモリチップ１４に書き込まれている第２識別情報を外部装置へ読み出すことによって、第２識別情報がメモリチップ１４に書き込まれた事を外部装置に確認させるアクノリッジを行う。具体的に、コントローラ１３は、データ読出用配線１６を介して、第２識別情報読出用の信号をコントローラ１３およびメモリチップ１４から外部装置に伝送する制御を行う。この信号が伝送されると、メモリチップ１４に書き込まれている第２識別情報が外部装置に読み出されることになる。
【００４１】
そして、第２識別情報をメモリチップ１４に書き込む作業が行われた後、プリント基板１０から切捨部分１２を切り捨てる工程が行われる（つまり、本体部分１１と切捨部分１２とを分離する）。これにより、本体部分１１には、データ書込用配線１５およびデータ読出用配線１６の一部しか残存しない。その後、切捨部分１２が切り捨てられることによって残存した本体部分１１のみが最終製品（完成品）となって出荷されることになる。
【００４２】
つまり、本実施形態では、プリント基板１０において本体部分１１と切捨部分１２とを決定し、本体部分１１と切捨部分１２とに跨るデータ書込用配線１５およびデータ読出用配線１６を形成し、各配線１５・１６に接続されるメモリチップ１４を本体部分１１に装着し、各配線１５・１６を用いてメモリチップ１４に対して第２識別情報の書き込みおよび読み出しを行い、この書き込みおよび読み出し後にプリント基板１０から切捨部分１２を切り捨てる手順でプリント基板１０が製造されることとなる。
【００４３】
つぎに、出荷後の本体部分１１におけるコントローラ１３の動作について説明する。以上で説明したように、コントローラ１３内部の記憶部１３ａには第１識別情報が記憶されており、メモリチップ１４には、第１識別情報と対の関係となる第２識別情報が記憶されている。
【００４４】
プリント基板１０のコントローラ１３は、起動命令が入力されると、メモリチップ１４に書き込まれている第２識別情報を読み出し、読み出した第２識別情報の認証処理を行う。より具体的に説明すると、コントローラ１３は、メモリチップ１４から読み出した第２識別情報とコントローラ１３内部の記憶部１３ａに記憶されている第１識別情報とを照合し、この第１識別情報と第２識別情報とが対の関係であるか否かを判定することによって上記認証処理を行っている。
【００４５】
コントローラ１３は、この第１識別情報と第２識別情報とが対の関係であると判断した場合、メモリチップ１４に保存されている第２識別情報が真正の情報であるとして、プリント基板１０に形成される電子回路（不図示）およびメモリ（不図示）を制御する動作を開始する。これに対し、コントローラ１３は、この第１識別情報と第２識別情報とが対の関係でないと判断した場合、メモリチップ１４に記憶されている第２識別情報が何らかの手段で不正な第三者に改竄されたものとして、起動しない（つまり、動作しない）。
【００４６】
このように、本実施の形態のコントローラ１３は、メモリチップ１４に保存されている第２識別情報を起動のためのキー情報として利用している。それゆえ、製造者以外の第三者が出荷後の本体部分１１を入手し、この本体部分１１の複製を偽造しようとする場合、この第三者からすれば、メモリチップ１４へ情報の書き込みを行う方法を解析する必要があり、メモリチップ１４に保存されている第２識別情報の内容を解析する必要がある。
【００４７】
しかしながら、本実施形態の構成によれば、正規製造者以外の第三者が、このような本体部分１１を入手し、この本体部分１１の複製を偽造しようとする場合、この第三者からすれば、メモリチップ１４へ第２識別情報の書き込みを行うためのデータ書込用配線１５の配線パターンを解析する事が困難であるため、メモリチップ１４へ情報の書き込みを行う方法を解析することが困難である。これは、切捨部分１２を切り捨てた本体部分１１にはデータ書込用配線１５の全部が残存しないからである。これにより、当該第三者からすれば、第２識別情報を保存したメモリチップ１４を含めた本体部分１１を完全に複製することはできず、本体部分１１の偽造を行うことが困難である。
【００４８】
また、以上のプリント基板１０によれば、メモリチップ１４に書き込まれている第２識別情報を外部装置へ読み出すための第２配線パターンが正規製造者以外の第三者によって解析される事態を抑制できる。これは、切捨部分１２を切り捨てた本体部分１１にはデータ読出用配線１６の全部が残存しないからである。これにより、当該第三者からすれば、メモリチップ１４に保存されている第２識別情報を外部に読み出すことが困難であり、どのような情報がメモリチップ１４に保存されているのかを解析することが困難である。したがって、第２識別情報を記憶したメモリチップ１４を含めた本体部分１１を完全に複製することはできず、本体部分１１の偽造を行うことが困難である。
【００４９】
より具体的に説明すると、切捨部分１２が切り捨てられる前のデータ書込用配線１５およびデータ読出用配線１６の配線パターンが仮に第三者に知られた場合、プリント基板１０においてはデータのリード/ライトのための端子が２つあることが当該第三者に知られることになる。この場合、いずれか一方の端子から信号を入力し、他方の端子から信号を出力する事は容易に推測できるため、第三者からすればデータのリード/ライトのための入力端子と出力端子の特定が容易である。これに対し、切捨部分１２が切り捨てられた後のデータ書込用配線１５およびデータ読出用配線１６の配線パターンが第三者に知られたとしても、切捨部分１２が切り捨てられた後においてはデータのリード/ライトのための４本の配線が基板端部で切断されており（図１参照）、第三者がこのような構成を見ても、どこから信号を入力してどこから信号を出力するのか予測困難であり、また、入力端子が２つなのか１つなのか、出力端子が２つなのか１つなのかも予測することが困難であり、データのリード/ライトのための入力端子と出力端子の特定が困難である。
【００５０】
なお、以上示した第１識別情報および第２識別情報は、プリント基板１０にユニークな情報であって、互いに対の関係となるような情報であるが、このような情報の組み合わせの一例としては、プリント基板１０の製造時のシリアルコードと該シリアルコードの補数とが挙げられる。
【００５１】
例えば、プリント基板１０が、2005年9月20日生産ロットの10005番目（10005台目）に製造されたものとする。この場合、「2005年9月20日」とう製造日付をマイクロソフトエクセルのDATEVALUEによって表現すると、38615（10進数）という値で表現でき、この値を16進数表記にすると96d7（16進数）となる。そして、10005番目（10進数）という製造番号を16進数表記にすると、2715（16進数）になる。さらに、製造日付を16進数表記にした96d7と、製造番号を16進数表記にした2715とを組み合わせることによって、96d72715（16進数）というシリアルコードを規定することができる。そして、このシリアルコードを第１識別情報としてコントローラ１３の記憶部１３ａに書き込んでおき、この第１識別情報の補数である7a39e9fb（16進数）を第２識別情報として製造時にメモリチップ１４に書き込めばよい。
【００５２】
このようにすれば、コントローラ１３は、起動時において、メモリチップ１４から読み出した第２識別情報と、コントローラ１３内部の記憶部１３ａに記憶されている第１識別情報とを加算することによって上記認証処理を行うことができる。つまり、当該加算を行うことによってゼロが得られれば、メモリチップ１４に書き込まれている第２識別情報は、記憶部１３ａに記憶されている第１識別情報と対の関係となる情報であると判断することができる。
【００５３】
また、本実施形態に係るプリント基板１０の構成は図１に示すものに限定されるものではなく、様々な形態に変形することが可能である。例えば、図２に示すように、データ書込用配線１５およびデータ読出用配線１６とは無関係の配線であって、プリント基板１０の本体部分１１と切捨部分１２とにまたがっているダミー配線２０ａ・２０ｂがプリント基板１０に形成されていてもよい。このような構成によれば、正規製造者以外の第三者からすれば、ダミー配線の存在によって、上記第１および第２配線パターンの解析がますます困難になる。
【００５４】
また、図３に示すように、データ書込用配線１５およびデータ読出用配線１６は、切捨部分１２上に論理回路２１ａ・２１ｂを含む配線パターンであってもよい。このような構成によれば、切捨部分１２を切り捨てた本体部分１１を製品として出荷すれば、当該本体部分１１には論理回路２１ａ・２１ｂが残存しないため、正規製造者以外の第三者からすれば、データ書込用配線１５およびデータ読出用配線１６には論理回路が含まれているのか検討がつかず、また、どのような論理回路が含まれているのかも推測しようがないため、上記第１および第２配線パターンの解析が上記第三者にとってますます困難になる。
【００５５】
なお、図３の構成によれば、論理回路２１ａ・２１ｂとしていずれもAND回路が用いられているが、AND回路に限定されるものではなく、他の論理回路を用いても構わないし、異なる論理回路同士の組み合わせを用いてもよい。
【００５６】
さらに、図４に示すように、プリント基板１０の切捨部分１２にＩＣメモリ（第２記憶装置）２２を設け、製造工程において、コントローラ１３の制御または外部装置の制御によって、製造者が保持すべき情報（生産管理に関する情報，生産に関する機密情報等）をＩＣメモリ２２に書き込むようにしてもよい。なお、この生産管理に関する情報としては、基板固有の製造番号やロット番号等が挙げられる。
【００５７】
このような構成によれば、例えば、外部への流出が禁止される生産管理情報を切捨部分１２のＩＣメモリ２２に保存すれば、切捨部分１２は製品出荷前に切り捨てられるため、生産ラインに流れるプリント基板１０に当該生産管理情報を保持させつつ、この管理情報が外部に流出される危険性を回避できる。
【００５８】
なお、以上にて説明したＩＣメモリ２２は不揮発性の記憶装置であればよく、接触型／非接触型のいずれの記憶装置であってもよい。但し、メモリチップ１４は、接触型の記憶装置でなければならない。これは、仮にメモリチップ１４を非接触型の記憶装置で構成した場合、製品出荷後、メモリチップ１４に保存されている第２識別情報が第三者に容易に読み出されてしまうこととなるからである。
【００５９】
なお、本体部分１１から切捨部分１２を切り捨てる方法としては様々な方法が考えられるが、一例として、プリント基板１０の表面または裏面において、境界線ａに平行なラインの切れ目を予め形成しておき、メモリチップ１４に対してのデータの書き込みが終了した後、当該切れ目に沿って本体部分１１と切捨部分１２とを分割する方法が挙げられる。
【００６０】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、上述した実施形態において開示された各技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００６１】
本発明の回路ユニットおよび回路ユニットの製造方法は、各種電子機器，メモリカード，プログラムカード等において備えられるプリント基板に好適である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態に係るプリント基板の概略構成を示した模式図である。
【図２】本発明の一実施形態に係るプリント基板において、ダミー配線を形成した変形例を示した模式図である。
【図３】本発明の一実施形態に係るプリント基板において、論理回路を形成した変形例を示した模式図である。
【図４】本発明の一実施形態に係るプリント基板において、切捨部分側に記憶装置を備えた変形例を示した模式図である。
【符号の説明】
【００６３】
１０    プリント基板（回路ユニット）
１０ａ  基材
１１    本体部分
１２    切捨部分
１３    コントローラ（制御回路）
１３ａ  記憶部
１４    メモリチップ（第１記憶装置）
１５    データ書込用配線（第１配線パターン）
１６    データ読出用配線（第２配線パターン）
１７    データ入力端子
１８    データ出力端子
２０ａ・２０ｂ    ダミー配線
２１ａ・２１ｂ    論理回路
２２    ＩＣメモリ（第２記憶装置）
【図１】
2007149894.tif 000003
【図２】
2007149894.tif 000004
【図３】
2007149894.tif 000005
【図４】
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