(57)【要約】【課題】不揮発性メモリセル間の容量性カップリングによる閾値電圧の見掛け上の変動によって書込み失敗を検出させないようにする。【解決手段】所謂多値記憶を行う書換え可能な不揮発性メモリセル（ＭＣ）を有する。記憶情報の書換え単位には書込むべき情報に応じて書込み選択とされる不揮発性メモリセルと書込み非選択とされる不揮発性メモリセルとを含む。書換え単位に対する書込み処理において書込み選択の不揮発性メモリセルに対して、書込みベリファイ電圧を用いて、その閾値電圧を一方向から所要の分布に収めるように設定し、書込み処理の結果に対して例えば上裾判定電圧を用いて書換え単位の書込み選択及び書込み非選択の不揮発性メモリセルから記憶情報を読み出す。読出した記憶情報の内、書込み非選択の不揮発性メモリセルから読み出した情報を、前記書込み処理に対する成功可否の判定対象から除外する。【選択図】図１
2007149186.tif 000002
【特許請求の範囲】
【請求項１】
書換え可能な複数個の不揮発性メモリセルを有し、前記各々の不揮発性メモリセルは閾値電圧の相違によって２ビット以上の情報を書換え可能に記憶することが可能な不揮発性半導体記憶装置であって、
記憶情報の書換え単位には書込むべき情報に応じて書込み選択とされる不揮発性メモリセルと書込み非選択とされる不揮発性メモリセルとを含み、
書換え単位に対する書込み処理において前記書込み選択の不揮発性メモリセルに対してその閾値電圧を一方向から所要の分布に収めるように設定し、この書込み処理の結果に対して当該分布を他方向から規定する判定電圧を用いて書換え単位の書込み選択及び書込み非選択の不揮発性メモリセルから記憶情報を読み出し、読出した記憶情報の内、書込み非選択の不揮発性メモリセルから読み出した情報を、前記書込み処理に対する成功可否の判定対象から除外する不揮発性半導体記憶装置。
【請求項２】
前記不揮発性メモリセルは閾値電圧を決めるための電荷蓄積領域として不揮発性メモリセル毎に絶縁された導電性のフローティングゲートを有する請求項１記載の不揮発性半導体記憶装置。
【請求項３】
ソース・ドレイン間で並列接続された複数の不揮発性メモリセルから成るストリングを複数有し、１本のグローバルビット線に複数のストリングのデータ経路が選択的に導通可能にされ、グローバルビット線を共有する複数のストリングは相互に同じワード線に選択端子が接続された不揮発性メモリセルを有する請求項２記載の不揮発性半導体記憶装置。
【請求項４】
書換え可能な複数個の不揮発性メモリセルを有し、前記各々の不揮発性メモリセルは閾値電圧の相違によって２ビット以上の情報を書換え可能に記憶することが可能な不揮発性半導体記憶装置であって、
記憶情報の書換え単位には書込むべき情報に応じて書込み選択とされる不揮発性メモリセルと書込み非選択とされる不揮発性メモリセルとを含み、
前記書換え単位に対する書込み処理において、前記書込み選択の不揮発性メモリセルに対してその閾値電圧を一方向から所要の分布に収めるように設定する書込み制御回路と、
前記書込み処理の結果に対して当該分布を他方向から規定する判定電圧を用いて書換え単位の書込み選択及び書込み非選択の不揮発性メモリセルから読み出した情報の内、書込み非選択の不揮発性メモリセルから読み出した情報を、前記書込み処理に対する書込み成功可否の判定対象から除外する回路と、を有する不揮発性半導体記憶装置。
【請求項５】
前記制御回路は書込むべき情報に対応する書込みベリファイ電圧を用いて前記書込み選択不揮発性メモリセルに対してその閾値電圧を一方向から所要の分布に収めるように設定する請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記書込み処理の結果に対して当該分布を他方向から規定する判定電圧は前記書込むべき情報に対応する上裾判定電圧である請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性メモリセルの選択端子に接続するワード線と、
前記不揮発性メモリセルのデータ端子に接続するビット線と、
前記ビット線に接続するセンスラッチと、
書き込み処理単位のセンスラッチのラッチデータが全てメモリディスチャージによる値になっているか否かを判定するオール判定回路と、を有し、
前記除外する回路は、前記センスラッチのラッチデータに応じて前記ビット線の選択ディスチャージ又は選択プリチャージを行なう選択充放電回路であり、
前記選択充放電回路を用いた動作を制御する上裾判定制御回路を更に有する請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記上裾判定制御回路は、前記書込み処理の後、前記書込み選択の不揮発性メモリセルに対応する前記センスラッチには書込み選択制御情報をラッチさせ、前記書込み非選択の不揮発性メモリセルに対応する前記センスラッチには書込み非選択制御情報をラッチさせ、読出し動作のワード線レベルによるメモリディスチャージによって得られるビット線に対し前記センスラッチがラッチするラッチデータを用いた前記選択充放電回路による選択プリチャージを行い、その結果を前記センスラッチにラッチさせ、次に、前記上裾判定レベルを用いたメモリディスチャージによって得られるビット線に対し前記センスラッチがラッチするラッチデータを用いた前記選択充放電回路による選択ディスチャージを行い、その結果を前記センスラッチにラッチさせ、前記オール判定回路に前記センスラッチのラッチデータに基づく判定をさせる請求項７記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所謂多値で情報記憶を行うことができる不揮発性半導体記憶装置に係り、例えばフラッシュメモリの追加書き込みにおける上裾判定の技術に関する。
【背景技術】
【０００２】
４値記憶を行うフラッシュメモリには不揮発性メモリセルに対して２ビットの記憶情報に応じた閾値電圧分布が規定されている。記憶情報の書き込みを行う場合には、先ず、不揮発性メモリセルは消去処理によって低い閾値電圧に揃えられ、その後、不揮発性メモリセルには、段階的に閾値電圧を高くする書込み（追加書込み）処理手順に従って、書込みデータに応ずる閾値電圧が設定される。例えば消去状態の記憶情報を“１１”とし、順次“１０”、“００”、“０１”の記憶情報の順に高い閾値電圧を割り当てる場合、データ“１０”を書込むべき不揮発性メモリセルは、その書込み動作タイミングにおいて書込み選択制御情報が生成されて閾値電圧制御が行われる。このとき、消去状態とされ又はその他のデータが書き込まれるべき不揮発性メモリセルは、書込み非選択制御情報によって書込み処理が抑制される。これと同じようにして、順次“１０”、“００”、“０１”の書込み動作タイミングに応答して書込み選択のメモリセルは書込み選択制御情報に基づく閾値電圧制御が行われる。書込み選択及び書込み非選択の制御情報はセンスラッチにラッチされ、例えばビット線を介してメモリセルに書込み電流を流し、書込み非選択制御情報は書込み電流の発生を抑制するように作用する。上記動作では各々の閾値電圧分布の下側境界を書込みベリファイ電圧によって規定する。閾値電圧分布の上側境界は上裾判定電圧によって規定する。上裾判定では書込み処理単位の全ての不揮発性メモリセルを上裾判定レベルによってワード線選択し、オール判定を行なう。特許文献１にはフラッシュメモリにおける書込みベリファイ及びオール判定について記載がある。
【０００３】
【特許文献１】特開平１０−１０６２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者はフラッシュメモリにおける上裾判定時の誤判定について検討した。集積度向上によって素子が微細化されると、メモリアレイにおける不揮発性メモリセルの間隔が狭くなり、其れによって相対的に寄生容量が大きくなる。フローティングゲート型の不揮発性メモリセルの場合、導電性のフローティングゲートは酸化シリコン等で相互に絶縁されているが、前後左右で相隣り合うフローティングゲートは寄生容量によって容量性結合される。そのような容量性結合においてフローティングゲートは容量電極を構成する。したがって、書込み動作においてフローティングゲートに電子が注入されてその閾値電圧が変化されると、それによるフローティングゲートの電位変化は、これに容量結合する別のフローティングゲートの電位を変化させる。これによって当該別のフローティングゲートを持つ不揮発性メモリセルの閾値電圧が見掛け上変化される。例えば、ワード線を共有する不揮発性メモリセルに対する書込み処理は、消去状態“１１”を基準に書込みデータに応じて“１０”、“００”、“０１”の順に行なわれるから、不揮発性メモリセルの閾値電圧は“１０”データ、“００”データ、“０１”データの順に確定される。従って、メモリセル相互間のカップリング容量が大きいと、先に確定した閾値電圧は、その後の書込み処理によって変化されるフローティングゲートの電荷注入状態に応じて変動することになる。後の書き込み処理ほどフローティングゲートに注入される電荷量が多くなるので、後になるほど、容量性カップリングによって変動する閾値電圧は高くなる傾向にある。要するに、先に閾値電圧状態が確定したメモリセルの閾値電圧が後から見掛け上高くなる。そうすると、“１０”、“００”、“０１”の書込み処理に対する下裾のベリファイ動作がパスした後、ワード線単位で上裾判定動作を行うと、先に閾値電圧状態が確定したメモリセルの閾値電圧が後から見掛け上高くなって上裾判定レベルを超え、上裾判定に誤判定を生ずる可能のあることが本発明者によって見出された。そのような変動は読出しワード線選択レベル（読出し判定レベル）を超えなければメモリ動作上何ら問題はない。上裾判定レベルとその上の閾値電圧分布との間の読出し判定レベルとの電位差に比較的大きなマージンが確保されていれば、容量性カップリングで変動した閾値電圧が隣の分布との間の読出し判定レベルを超えることは実際には起こり難い。逆に、上裾判定におけるそのような誤判定が検出されると、書込み失敗としてホストに通知され、エラー処理の対象等とされることにより、ホストシステムに大きな負担を掛けることになるという問題のあることが本発明者によって明らかにされた。
【０００５】
本発明の目的は、不揮発性メモリセル間の容量性カップリングによる閾値電圧の見掛け上の変動によって書込み失敗を検出させないようにすることにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕本発明に係る不揮発性半導体記憶装置（１）は、書換え可能な複数個の不揮発性メモリセル（ＭＣ）を有し、前記各々の不揮発性メモリセルは閾値電圧の相違によって２ビット以上の情報を書換え可能に記憶することが可能である。この不揮発性半導体記憶装置において、記憶情報の書換え単位には書込むべき情報に応じて書込み選択とされる不揮発性メモリセルと書込み非選択とされる不揮発性メモリセルとを含む。前記不揮発性半導体記憶装置は、書換え単位に対する書込み処理において前記書込み選択の不揮発性メモリセルに対して、例えば書込みベリファイ電圧（ＶＷＶ）を用いて、その閾値電圧を一方向から所要の分布に収めるように設定し、この書込み処理の結果に対して当該分布を他方向から規定する判定電圧（例えば上裾判定電圧（ＶＷＥ）を用いて書換え単位の書込み選択及び書込み非選択の不揮発性メモリセルから記憶情報を読み出し、読出した記憶情報の内、書込み非選択の不揮発性メモリセルから読み出した情報を、前記書込み処理に対する成功可否の判定対象から除外する。
【０００９】
上記した手段によれば、書換え単位において書込み選択とされる不揮発性メモリセルに閾値電圧を設定するとき、目的とする閾値電圧分布の下裾を規定する書き込みベリファイ動作をパスした後、その分布の上裾を規定するための上裾判定の対象を、そのとき書き込み対象とされた書込み選択の不揮発性メモリセルに限定する。要するに、書き換え単位の中に含まれる書込み非選択の不揮発性メモリセルの中には別の書き込みデータが既に書込み完了されているものもある。前述のように、この書込み完了された不揮発性メモリセルの閾値電圧が今回書込み選択とされる不揮発性メモリセルとの容量性カップリングによって見掛け上高くされている場合がある。上裾判定レベルによる読出し対象に、前記見掛け閾値電圧が高くされた不揮発性メモリセルが含まれていても、今回書込み非選択とされる不揮発性メモリセルは上裾判定から除外されるので、見掛け上閾値電圧が高くされた不揮発性メモリセルが原因となる上裾飛び出しの誤判定を抑制することができる。
【００１０】
本発明の一つの具体的な形態として、前記不揮発性メモリセルは閾値電圧を決めるための電荷蓄積領域として不揮発性メモリセル毎に絶縁された導電性のフローティングゲート（ＦＧ）を有する。フローティングゲートが隣接する不揮発性メモリセルとの間で顕著に容量性カップリングを生ずる。
【００１１】
本発明の別の具体的な形態として、ソース・ドレイン間で並列接続された複数の不揮発性メモリセルから成るストリングを複数有し、１本のグローバルビット線（ＧＢＬ）に複数のストリングのデータ経路が選択的に導通可能にされ、グローバルビット線を共有する複数のストリングは相互に同じワード線（ＷＬ）に選択端子が接続された不揮発性メモリセル（ＭＣ）を有する。１本のワード線には複数の書換え単位における不揮発性メモリセルの選択端子が共通接続されるので、異なる書換え単位間でも顕著な容量性カップリングを生ずることになる。
【００１２】
〔２〕上記とは表現を異にする本発明に係る不揮発性半導体記憶装置は、書換え可能な複数個の不揮発性メモリセルを有し、前記各々の不揮発性メモリセルは閾値電圧の相違によって２ビット以上の情報を書換え可能に記憶することが可能である。この不揮発性半導体記憶装置において記憶情報の書換え単位には書込むべき情報に応じて書込み選択とされる不揮発性メモリセルと書込み非選択とされる不揮発性メモリセルとを含む。前記不揮発性メモリセルは、前記書換え単位に対する書込み処理において、前記書込み選択の不揮発性メモリセルに対してその閾値電圧を一方向から所要の分布に収めるように設定する書込み制御回路（１６）を有する。更に、不揮発性半導体記憶装置は、前記書込み処理の結果に対して当該分布を他方向から規定する判定電圧（ＶＷＥ）を用いて書換え単位の書込み選択及び書込み非選択の不揮発性メモリセルから読み出した情報の内、書込み非選択の不揮発性メモリセルから読み出した情報を、前記書込み処理に対する書込み成功可否の判定対象から除外する回路（３２）を有する。
【００１３】
上記した手段によれば、上裾判定レベルによる読出し対象に前記見掛け閾値電圧が高くされた不揮発性メモリセルが含まれていても、今回書込み非選択とされる不揮発性メモリセルは上裾判定から除外されるので、見掛け上閾値電圧が高くされた不揮発性メモリセルが原因となる上裾飛び出しの誤判定を抑制することができる。
【００１４】
本発明の一つの具体的な形態として、前記制御回路は書込むべき情報に対応する書込みベリファイ電圧（ＶＷＶ）を用いて前記書込み選択不揮発性メモリセルに対してその閾値電圧を一方向から所要の分布に収めるように設定する。また、前記書込み処理の結果に対して当該分布を他方向から規定する判定電圧は前記書込むべき情報に対応する上裾判定電圧（ＶＷＥ）である。
【００１５】
本発明の別の具体的な形態として、前記不揮発性メモリセル（ＭＣ）の選択端子に接続するワード線（ＷＬ）と、前記不揮発性メモリセルのデータ端子に接続するビット線（ＧＢＬ）と、前記ビット線に接続するセンスラッチ（２０）と、書き込み処理単位のセンスラッチのラッチデータが全てメモリディスチャージによる値になっているか否かを判定するオール判定回路（３５，３６）と、を有する。前記除外する回路は、前記センスラッチのラッチデータに応じて前記ビット線の選択ディスチャージ又は選択プリチャージを行なう選択充放電回路（３２）である。前記選択充放電回路を用いた動作を制御する上裾判定制御回路（１６）を更に有する。
【００１６】
本発明の更に具体的な形態として、前記上裾判定制御回路は、前記書込み処理の後、前記書込み選択の不揮発性メモリセルに対応する前記センスラッチには書込み選択制御情報をラッチさせ（ＳＸ）、前記書込み非選択の不揮発性メモリセルに対応する前記センスラッチには書込み非選択制御情報をラッチさせ（ＳＸ）、読出し動作のワード線レベルによるメモリディスチャージによって得られるビット線に対し前記センスラッチがラッチするラッチデータを用いた前記選択充放電回路による選択プリチャージを行い（ＳＹ）、その結果を前記センスラッチにラッチさせる（Ｓ３）。次に、上裾判定制御回路は、前記上裾判定レベルを用いたメモリディスチャージ（Ｓ６）によって得られるビット線に対し前記センスラッチがラッチするラッチデータを用いた前記選択充放電回路による選択ディスチャージを行い（Ｓ７）、その結果を前記センスラッチにラッチさせ、前記オール判定回路に前記センスラッチのラッチデータに基づく判定をさせる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１８】
すなわち、不揮発性メモリセル間の容量性カップリングによる閾値電圧の見掛け上の変動によって書込み失敗を検出させないようにすることができる。
【発明を実施するための最良の形態】
【００１９】
《フラッシュメモリの全体的構成》
図２にはフラッシュメモリが示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。
【００２０】
フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、メモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、データコントロール回路（ＤＣＮＴ）６、Ｙアドレスコントロール回路（ＹＡＣＮＴ）７を有する。
【００２１】
前記メモリアレイ３は記憶情報を電気的に書き換え可能な不揮発性メモリセルを多数有する。不揮発性メモリセルは特に制限されないが電荷蓄積領域であるフローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造とされる。特に制限されないが、不揮発性メモリセルは１個につき２ビットのデータを格納する。要するに、４値で情報記憶を行う。４値とは例えば“１１”、“１０”、“００”、“０１”の４値である。記憶情報“１１”は不揮発性メモリセルに対する初期化である消去処理によって得る。消去処理は、特に制限されないが、不揮発性メモリセルのソース、ドレイン及びウェルに回路の接地電位を印加し、コントロールゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くする処理とされる。記憶情報“１０”、“００”、“０１”はプログラム処理（書き込み処理）によって得る。書込み処理は、特に制限されないが、不揮発性メモリセルのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをコントロールゲートの高電圧による電界でフローティングゲートに注入することで閾値電圧を高くする処理とされる。記憶情報“１０”、“００”、“０１”に応じて目的とする閾値電圧が相違される。読出し処理は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとして不揮発性メモリセルを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。記憶情報“１１”、“１０”、“００”、“０１”に応じてワード線選択レベルが相違される。前記メモリアレイ３は前記ビット線に接続された読出し書き込み回路（図示せず）を有する。前記読出し書き込み回路は読み出し処理ではビット線に読み出された記憶情報をラッチし、また、書込み処理では書き込みデータに従ってビット線電位を制御する。
【００２２】
メモリアレイ３において不揮発性メモリセルのコントロールゲートはワード線に接続する。１本のワード線には例えば２ページ（ページ０、ページ１）分の不揮発性メモリセルのコントロールゲートが接続される。前記消去処理は２ページ単位、書き込み処理は1ページ単位、読出し処理は1ページ単位で行なわれる。
【００２３】
前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばデータレジスタ５はＳＲＡＭで構成され、フラッシュメモリアレイ３に書き込む書き込みデータのバッファ、フラッシュメモリアレイ３から読み出されたリードデータのバッファとして機能される。
【００２４】
前記データコントロール回路６はデータレジスタ５へのデータの入出力を制御する。Ｙアドレスコントロール回路７はデータレジスタ５に対するアドレス制御を行なう。
【００２５】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたページアドレスはマルチプレクサ１０からページアドレスバッファ（ＰＡＢＵＦ）１１に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ１０からＹアドレスカウンタ（ＹＡＣＵＮＴ）１２にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６に入力される。データコントロール回路６から出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０に供給されて、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。
【００２６】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ１０から内部コントロール回路（ＯＰＣＮＴ）１６に供給される。
【００２７】
前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ3からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７にカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書込みデータをデータレジスタ５に書き込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。前記ページアドレスバッファ１１に供給されたＹアドレスは前記カウントされたＹアドレスの先頭アドレスに等しい。この先頭のＹアドレスをアクセス先頭Ｙアドレスと称する。
【００２８】
制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
【００２９】
チップイネーブル信号／ＣＥはフラッシュメモリ１の動作を選択する信号であり、ローレベルでフラッシュメモリ（デバイス）１がアクティブ（動作可能）にされ、ハイレベルでフラッシュメモリ１がスタンバイ（動作停止）にされる。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ１は消去及び書込み禁止とされる。
【００３０】
内部コントロール回路１６は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去動作、書込み動作及び読出し動作などの内部動作を制御する。内部コントロール回路１６は、消去制御、読出し制御、書込み制御、上裾判定制御等のハードワイヤード制御ロジック又はプログラム制御ロジックを備える。また、内部コントロール回路１６はレディービジー信号Ｒ／Ｂを出力する。レディービジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にローレベルにされ、これによって外部にビジー状態を通知する。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書込み処理及び消去処理に必要な高電圧は、特に制限されないが、電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。
【００３１】
《グローバルビット線の書込み読出し系回路》
図１にはメモリアレイ３の構成として１本のグローバルビット線に関する構成が代表的に示される。例えば１本のグローバルビット線ＧＢＬに対して並列された不揮発性メモリセルＭＣの列が２列配置されている。第１列目はページ０の一部を構成し、第２列目はページ１の一部を構成する。各列を構成する不揮発性メモリセルＭＣのコモンソース電極は選択信号ＳＴＳ１，ＳＴＳ２によってスイッチ制御されるストリングスイッチＭｎ１，Ｍｎ２で排他的に選択されてグローバルビット線ＧＢＬに導通される。各列を構成する不揮発性メモリセルＭＣのコモンドレイン電極は選択信号ＳＴＤ１，ＳＴＤ２によってスイッチ制御されるストリングスイッチＭｎ３，Ｍｎ４で排他的に選択されてコモンドレイン線ＣＤＬに導通される。ここでは便宜上不揮発性メモリセルＭＣのソース・ドレインの名称は書込み動作における書込み電流の向きを基準とする。したがって読み出し動作ではソース・ドレインが逆になる。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートの矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。
【００３２】
グローバルビットＧＢＬの書込み読出し系回路について説明する。２０はＣＭＯＳスタティックラッチによって構成されたセンスラッチである。高電位側動作電源ノードはＳＬＰ、低電位側動作電源ノードはＳＬＮとされる。センスラッチ２０の一方の入出力ノードはリファレンスノードＲＥＦ、他方の入出力ノードはセンスノードＳＮＳとされる。前記リファレンスノードＲＥＦとセンスノードＳＮＳはカラム選択信号ＹＳにてスイッチ制御されるセレクトＭＯＳトランジスタ２１、２２を介して入出力経路ＩＯＲｉ、ＩＯＳｉに接続可能にされ、また、信号ＲＳＡR、ＲＳＡＳにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ２３，２４を介してプリチャージ電源ノードＦＲＰＣに接続される。入出力経路ＩＯＲｉ、ＩＯＳｉは前記データレジスタ５に接続される。データレジスタ５は４値データと２値データとの間の変換を行なう変換論理を備えている。前記センスノードＳＮＳとリファレンスノードＲＥＦの初期化動作では信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードＲＥＦはセンスノードＳＮＳの大凡半分のレベルにプリチャージされる。センスノードＳＮＳはセンスＭＯＳトランジスタ２５、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ２６を介して回路の接地電位Ｖｓｓに接続される。センスＭＯＳトランジスタ２５はグローバルビット線のレベルに応じてスイッチ制御され、センスノードＳＮＳを選択的に接地電位Ｖｓｓに導通可能にする。これにより、センスラッチ２０はグローバルビット線ＧＢＬがプリチャージレベルからディスチャージされるか否かによってラッチデータの反転が可能にされる。また、センスラッチ２０は入出力経路ＩＯＲｉ、ＩＯＳｉから供給される書き込み制御データ等をラッチすることができる。便宜上リファレンスノードＲＥＦの論理値を、センスラッチ２０が保持するデータ値として表現する。例えばセンスラッチ２０がハイレベル（論理値１データ）を保持するときリファレンスノードＲＥＦはハイレベル（論理値１）になる。
【００３３】
リファレンスノードＲＥＦは信号ＴＲにてスイッチ制御される分離ＭＯＳトランジスタ２８を介してグローバルビット線ＧＢＬに接続可能にされる。分離ＭＯＳトランジスタ２８は書込み動作においてオン状態にされ、その他の動作ではオフ状態にされる。グローバルビット線ＧＢＬと電源ＦＰＣとの間に直列接続された選択ＭＯＳトランジスタ３１とイネーブルＭＯＳトランジスタ３０は選択充放電回路３２を構成する。選択ＭＯＳトランジスタ３１はリファレンスノードＲＥＦのレベルに従ってスイッチ制御され、イネーブルＭＯＳトランジスタ３０は制御信号ＰＣによってスイッチ制御される。選択充放電回路３２は、ＰＣにてＭＯＳトランジスタ３０のオン動作が指示されたとき、センスラッチ２０がハイレベルを保持する場合だけ選択的に、ＦＰＣの電源に応じてグローバルビット線ＧＢＬのディスチャージ又はプリチャージを行う。この意味において、グローバルビット線ＧＢＬは選択プリチャージ又は選択ディスチャージが可能にされる。全てのグローバルビット線ＧＢＬに対する強制的な充放電は制御信号ＲＰＣＤにてスイッチ制御されるＭＯＳトランジスタ３３を用いて行なわれる。ＭＯＳトランジスタ３３がオン動作されるとＦＰＣの電源に応じて全てのグローバルビット線ＧＢＬのディスチャージ又はプリチャージが行われる。この意味において、グローバルビット線ＧＢＬは全プリチャージ又は全ディスチャージが可能にされる。
【００３４】
センスノードＳＮＳには書込み又は消去ベリファイ動作の判定に用いるオール判定ＭＯＳトランジスタ３５のゲートが結合され、そのソースは回路の接地電位Ｖｓｓに、そのドレインの信号ＥＣＤは多入力アンドゲート３６に入力される。当該アンドゲート３６の出力は制御回路１６に与えられる。前記多入力アンドゲート３６には複数ページに共有される各センスラッチのオール判定ＭＯＳトランジスタ３５のドレインが共通接続される。オール判定ＭＯＳトランジスタ３５は、上裾や下裾の判定動作において、其れを超える高い閾値電圧を持つメモリセルに対するメモリディスチャージ動作によりグローバルビット線ＧＢＬがディスチャージされたとき、センスラッチ２０のラッチデータの反転動作によってオン状態にされる。オール判定ＭＯＳトランジスタ３５が一つでもオン状態にされることにより、書込み又は消去ベリファイ動作において異常在りと判定される。
【００３５】
書込み動作では分離ＭＯＳトランジスタ２８がオン状態にされ、センスラッチ２０のリファレンスノードＲＥＦがグローバルビット線ＧＢＬに導通される。書込み選択とされる不揮発性メモリセルＭＣのソースに接続するリファレンスノードＲＥＦのセンスラッチ２０にはローレベルの書込み制御情報がラッチされる。これにより、コモンデータ線ＣＤＬからリファレンスノードＲＥＦを介して電源ＳＬＮに書込み電流が流れるようになる。書込み動作において書込み選択の不揮発性メモリセルのワード線には高電圧が印加されており、書込み電流は書込み選択の不揮発性メモリセルにホットエレクトロンを発生させる。このとき電源ＳＬＮはＶｓｓにされている。書込み非選択とされる不揮発性メモリセルＭＣのソースに接続するリファレンスノードＲＥＦのセンスラッチ２０にはハイレベルの書込み非選択制御情報がラッチされる。これにより、書込み非選択の不揮発性メモリセルに書込み電流が流れるのを抑制する。
【００３６】
読出し動作若しくは書込み又は消去のベリファイ動作における記憶情報の読出し処理では分離ＭＯＳトランジスタ２８はオフ状態にされ、センスラッチ２０のリファレンスノードＲＥＦはグローバルビット線ＧＢＬから切り離される。読出し処理の基本動作形態を説明する。先ず、ＭＯＳトランジスタ３３によってグローバルビット線ＧＢＬのプリチャージが行なわれ、その後、ワード線選択によってメモリディスチャージ動作が開始される。選択された不揮発性メモリセルの閾値電圧がワード線選択レベルよりも低ければグローバルビット線ＧＢＬはディスチャージされ、選択された不揮発性メモリセルの閾値電圧がワード線選択レベルよりも高ければグローバルビット線ＧＢＬはプリチャージレベルを維持する。このメモリディスチャージ動作中に、電源ＦＲＰＣを介してリファレンスノードＲＥＦとセンスノードＳＮＳがプリチャージされる。制御信号ＲＳＡＲとＲＳＡＳのレベル差により、リファレンスノードＲＥＦは、センスノードＳＮＳの約半分のレベルにプリチャージされる。この後、センスイネーブルＭＯＳトランジスタ２６がオン状態にされる。このとき、前記メモリディスチャージ動作によってグローバルビット線ＧＢＬがディスチャージされていればセンスノードＳＮＳにレベル変化はなく、センスラッチ２０は動作電源の投入に応答して増幅動作を行なってローレベルのデータラッチ動作を確定する。一方、前記メモリディスチャージ動作によってグローバルビット線ＧＢＬがプリチャージレベルを維持していればリファレンスノードＲＥＦに対してセンスノードＳＮＳのレベルが反転し、センスラッチ２０は動作電源の投入に応答して増幅動作を行なってハイレベルのデータラッチ動作を確定する。
【００３７】
《上裾判定動作》
図３には書き込み動作によって不揮発性メモリセルに設定される閾値電圧の分布が示される。ＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”，“０１”に応じた下裾判定電圧としてのベリファイ電圧である。ＶＥＷ０，ＶＥＷ１，ＶＥＷ２は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”に応じた上裾判定電圧である。それら上裾判定電圧と下裾判定電圧によって記憶情報“１１”，“１０”，“００”，“０１”に応じた閾値電圧分布が規定される。ＶＲＷ１，ＶＲＷ２，ＶＲＷ３は読み出し動作時に記憶情報“１１”，“１０”，“００”，“０１”を判定可能にするための読み出しワード線電圧（読出し判定レベル）である。ページ単位の書込み動作において、消去状態を基点に書込み処理は、特に制限されないが、“０１”データ書き込み処理、“００”データ書込み処理、“１１”データ書込み処理の順に行なう。特に制限されないが、データ書き込み処理は、書込み処理対象の不揮発性メモリセルの閾値電圧が目的の閾値電圧分布の下裾以上になるように、書込み電圧印加と下裾判定動作を繰り返す処理とされる。特に制限されないが、上裾判定処理は、“０１”、“００”、“１１”の各データ書込み処理が成功である場合に行なうものとする。
【００３８】
図４には不揮発性メモリセルの平面的配置関係が概略的に示される。ＦＧは不揮発性メモリセルのフローティングゲート、ＷＬはワード線である。不揮発性メモリセルのマトリクス配置に応じて各メモリセルのフローティングゲートＦＧは前後左右に隣り合うもの同士容量性結合を生じ、カップリング容量ＣＣの容量電極になっている。したがって、書込み動作においてフローティングゲートＦＧに電子が注入されてその閾値電圧が変化されると、それによるフローティングゲートＦＧの電位変化は、これに容量結合する別のフローティングゲートＦＧの電位を変化させる。これによって当該別のフローティングゲートＦＧを持つ不揮発性メモリセルの閾値電圧が見掛け上変化される。例えば、ワード線を共有する不揮発性メモリセルに対する書込み処理は、消去状態“１１”を基準に書込みデータに応じて“１０”、“００”、“０１”の順に行なわれるから、不揮発性メモリセルの閾値電圧は“１０”データ、“００”データ、“０１”データの順に確定される。先に確定した閾値電圧は、その後に近辺で書込み処理が行なわれる別の不揮発性メモリセルのフローティングゲートに対する電荷注入状態の変化に応じて変動することになる。要するに、図５に例示されるように、破線で示されるところの先に閾値電圧状態が確定したメモリセルの閾値電圧分布が、実線で示されるように後から見掛け上高くなる。所謂Ｖｔｈボケを生ずる。そうすると、“１０”、“００”、“０１”の書込み処理に対する下裾判定電圧ＶＷＶによる下裾判定動作がパスした後、ワード線単位で上裾判定電圧ＶＷＥを用いた上裾判定動作を行うと、先に閾値電圧状態が確定したメモリセルの閾値電圧が後から見掛け上高くなって上裾判定レベルを超えることがある。Ｖｔｈボケによる閾値電圧の見掛け上の変動は読出し動作時の読出し判定レベルＶＲＷを超えなければメモリ動作上何ら問題はない。逆に、上裾判定におけるそのような誤判定が検出されると、書込み失敗としてホストシステムに通知され、エラー処理の対象等とされることにより、ホストシステムに大きな負担を掛けることになるのが問題である。
【００３９】
図６には上裾判定対象を書込み選択メモリセルに制限した上裾判定処理のフローチャートが示される。図７には上裾判定対象を書込み選択メモリセルに制限せずに書込み処理単位のままとした比較例に係る上裾判定処理のフローチャートが示される。図８には図６と図７による処理ステップにおけるグローバルビット線ＧＢＬとセンスラッチ（ＳＬＡＴ）２０の論理値の遷移を示す。図９には図８の遷移図が想定する上裾判定電圧によって選択対象にされる不揮発性メモリセルが採り得る閾値電圧の３状態を示す説明図である。
【００４０】
先ず、図９の３状態を説明する。Ａの状態は、上裾判定電圧ＶＷＥによって選択対象にされる不揮発性メモリセルの閾値電圧が読出し判定電圧ＶＲＷ以上にされている状態である。Ｂの状態は、上裾判定電圧ＶＷＥによって選択対象にされる不揮発性メモリセルの閾値電圧が上裾判定電圧ＶＷＥ以上にされている状態である。この状態は上裾判定にエラーがある状態である。Ｃの状態は、上裾判定電圧ＶＷＥによって選択対象にされる不揮発性メモリセルの閾値電圧が下裾判定電圧ＶＷＶ以上であって上裾判定電圧ＶＷＥよりも低くされている状態である。これは上裾判定にエラーのない正常な状態である。図９に示されるＡ，Ｂ，Ｃの３状態に対して、図８のＣＭＰ−ＴＲＮＳＩＴの欄には図７の処理フローによるグローバルビット線ＧＢＬとセンスラッチ（ＳＬＡＴ）２０の論理値の遷移がＡ，Ｂ，Ｃ毎に示される。同様に、図８のＩＮＶＥＴ−ＴＲＡＮＳＩＴの欄には図６の処理フローによるグローバルビット線ＧＢＬとセンスラッチ（ＳＬＡＴ）２０の論理値の遷移がＡ，Ｂ，Ｃ毎に示される。図８においてＨはハイレベル（論理値１）、Ｌはローレベル（論理値０）を意味する。
【００４１】
先ず、図７の比較例に係る上裾判定処理手順を説明する。書込み処理対象とされたページのグローバルビット線ＧＢＬの全プリチャージを行い（Ｓ１）、当該ページのワード線を読出し判定電圧ＶＲＷを用いて選択することによってメモリディスチャージを行なう（Ｓ２）。メモリディスチャージによって得られたグローバルビット線ＧＢＬの状態に従ってセンスラッチ（ＳＬＡＴ）２０によるセンス動作を行なう（Ｓ３）。その結果、図９に示されるように、Ａ，Ｂ，Ｃの閾値電圧状態に応じてセンスラッチ２０はＨ，Ｌ，Ｌをラッチする。この後、書込み処理単位であるページのグローバルビット線ＧＢＬに対する全ディスチャージを行い（Ｓ４）、更に、同じくグローバルビット線ＧＢＬに対する全プリチャージを行う（Ｓ５）。今度はその後に、当該ページのワード線を上裾判定電圧ＶＷＥを用いて選択することによってメモリディスチャージを行なう（Ｓ６）。これにより、閾値電圧が上裾を越えたＢ，Ｃ状態のメモリセルに接続するグローバルビット線がディスチャージされずにそのままの状態を維持する。図９のＣＭＰ−ＴＲＮＳＩＴとＳ６の交点の論理状態より明らかなように、センスラッチ２０は対応するメモリセルの閾値電圧が読出し電圧ＶＲＷを超えている場合にＨをラッチしている。また、グローバルビット線ＧＢＬは対応するメモリセルの閾値電圧が上裾判定電圧ＶＷＥを超えている場合に論理値Ｈのプリチャージ状態を維持している。ここではHの論理状態は異常を表象している。この後、Ｓ６のメモリディスチャージが行なわれたグローバルビット線ＧＢＬに対し、センスラッチ２０のラッチデータによる選択ディスチャージが行なわれる（Ｓ７）。Ｓ７の処理は、ステップＳ２で得られたグローバルビット線ＧＢＬ上の論理値Ｈの状態（閾値電圧が読出し判定電圧ＶＲＷを超えている読出し不良）をマスクする機能を果たす。この選択ディスチャージの結果がステップＳ８のセンスラッチ動作によりセンスラッチ２０にラッチされることにより、上裾異常を有する揮発性メモリセル（閾値電圧Ｂの状態）に対応するセンスラッチ２０だけが論理値Ｈのデータを保持することになる。前述の通りセンスラッチ２０のラッチデータの論理値はリファレンスノードＲＥＦの論理値であり、これをセンスノードＳＮＳに移すための反転動作を行なう。反転動作は図９にのみ示されており、グローバルビット線ＧＢＬのプリチャージ、グローバルビット線ＧＢＬに対する選択ディスチャージ、センスアンプによるセンス動作を順次行なえば良い。反転動作によってオール判定ＭＯＳトランジスタ３５がオン状態にされることにより、上裾判定に異常ありとされる。ステップＳ２、Ｓ６のメモリディスチャージはワード線を共有する１ページ分の全てのメモリセルに対して行なわれるから、前述のように、相隣り合うメモリセル間の容量性カップリングにより閾値電圧が見掛け上上裾判定電圧ＶＷＥを超えていれば、当然上裾判定異常が検出されることになる。
【００４２】
図６の処理手順はそのような上裾判定異常の検出を除外できるようにするものである。図７との相違点はステップＳＸとＳＹを追加したことである。ステップＳＸはデータレジスタＤＲＧが保有する書込み制御情報をセンスラッチ２０に転送する動作とされる。例えば書き込みデータ“００”の書き込みに対する上裾判定の場合には、書込み対象ページのメモリセル単位に書き込みデータ“００”に応ずる書込み選択制御情報又は書込み非選択制御情報を対応するセンスラッチ２０にラッチさせる。前述のように書込み選択の制御情報はセンスラッチ２０における論理値Ｌのラッチデータである。図９においてＡ，Ｂ，Ｃに対してＣの閾値電圧状態の場合を論理値Ｌとしている。要するに、書込み対象には上裾異常のない正常状態を想定している。ステップＳＹでは、ステップＳＸでセンスラッチ２０にラッチされた書き込み制御情報を用いて、メモリディスチャージ動作（Ｓ２）後のグローバルビット線ＧＢＬに対する選択プリチャージを行う。この選択プリチャージは、書込み非選択制御情報をラッチしたセンスラッチ（ＳＬＡＴ）２０のグローバルビット線をプリチャージ状態に強制するという機能を持つ。従って、選択プリチャージの処理ＳＹは、書込み非選択制御情報をラッチしたセンスラッチ（ＳＬＡＴ）２０のグローバルビットに接続する不揮発性メモリセルの閾値電圧がＢの状態のとき、メモリディスチャージ動作（Ｓ２）によりそのビット線が論理値Ｌにディスチャージされていても、これをＡの状態と同様の論理値Ｈの状態に変更する。この状態がステップＳ３のセンスラッチ動作によってセンスアンプ２０にラッチされる。その結果、書込み非選択であって上裾異常を生ずるメモリセルに接続するセンスラッチ２０は論理値Ｈを保持することができる。ステップＳ３のセンスラッチ動作でセンスラッチ２０にラッチされた論理値Ｈのデータは、Ｓ６の上裾判定電圧ＶＷＥによるメモリディスチャージ動作の結果に対して異常を示すグローバルビット線上の論理値Ｈの状態を、Ｓ７の選択ディスチャージによって正常の論理値Ｌの状態に反転させる機能を有する。従ってＳ８のセンスラッチ動作において、センスラッチ２０のラッチデータは全て論理値Ｌにされる。このように、上裾判定のために書込みページ単位でメモリディスチャージ（Ｓ２，Ｓ６）を行なう処理手順において、書込み選択ではないメモリセルの閾値電圧が見掛け上、上裾判定電圧を越えても、これを実質的な上裾判定から除外することができる。図８において、ＭＳＫは上裾判定対象外になったことを意味し、ＥＲＲＯＲは不所望に上裾不良にされたことを意味する。
【００４３】
ここで、書き込み対象ページ上の書込み選択メモリセルに上裾異常がある場合を想定する。このときは、図９のＩＮＶＮＴ−ＴＲＮＳＩＴとＳＸとの交点において、Ｂの閾値電圧状態の欄を論理値Ｌとして考えればよい。Ａ，Ｃの状態は書込み非選択の場合であるから論理値Ｈになる。このときの真理値の変更点は括弧内に示す通りであり、Ｓ６のメモリディスチャージの結果に対してＳ７の選択ディスチャージではＢの閾値電圧状態におけるグローバルビット線のディスチャージを行なうことができないから、Ｓ８のセンスラッチ動作では書込み選択の不揮発性メモリセルにおける上裾異常は確実に検出可能になる。図６の処理手順は制御回路１６の制御ロジックによって規定されている。
【００４４】
これにより、相隣り合うメモリセル間の容量性カップリングにより閾値電圧が見掛け上上裾判定電圧ＶＷＥを超えても、上裾判定異常として検出されない。容量性カップリングにより不揮発性メモリセルの閾値電圧が見掛け上、上裾判定電圧ＶＷＥを超えても、そのような変動が読出しワード線選択レベル（読出し判定電圧）ＶＲＷを超えなければメモリ動作上何ら問題はない。上裾判定電圧ＶＷＥとその上の読出し判定電圧ＶＲＷとの電位差に比較的大きなマージンを確保してあるから、容量性カップリングで変動した閾値電圧が隣の分布との間の読出し判定電圧を超えることは実際には起こり難い。容量性カップリングにより閾値電圧が見掛け上、上裾判定電圧ＶＷＥを超えも、これに限っては上裾判定異常として検出されないから、実害のない見掛け上の閾値電圧異常の全てを書込み失敗としてホストシステム側に通知することはない。全てを書込み失敗としてホストシステム側に通知することによって引き起こされるホストシステム側の過大な負担の発生を抑制することができる。
【００４５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４６】
例えば、書込み非選択の不揮発性メモリセルから読み出した情報を、前記書込み処理に対する成功可否の判定対象から除外するための具体的な手法は図６の処理手順に限定されず、適宜変更可能である。また、本発明はフラッシュメモリに限定されず、ＥＥＰＲＯＭ、その他の記憶形式の不揮発性メモリにも広く適用することができる。不揮発性半導体記憶装置はメモリ単体に限定されず、システムＬＳＩもしくはマイクロコンピュータなどのＬＳＩ（Large Scale Integrated Circuit）にオンチップされたメモリにも広く適用可能である。
【図面の簡単な説明】
【００４７】
【図１】メモリアレイの構成として１本のグローバルビット線に関する構成を代表的に示す回路図である。
【図２】フラッシュメモリの概略構成を示すブロック図である。
【図３】書き込み動作によって不揮発性メモリセルに設定される閾値電圧分布の説明図である。
【図４】不揮発性メモリセルの平面的配置関係を概略的に示す平面図である。
【図５】所謂Ｖｔｈボケを生じた時の閾値電圧の遷移を例示する説明図である。
【図６】上裾判定対象を書込み選択メモリセルに制限した上裾判定処理のフローチャートである。
【図７】上裾判定対象を書込み選択メモリセルに制限せずに書込み処理単位のままとした比較例に係る上裾判定処理のフローチャートである。
【図８】図６と図７による処理ステップにおけるグローバルビット線ＧＢＬとセンスラッチ（ＳＬＡＴ）の論理値の遷移図である。
【図９】図８の遷移図が想定する上裾判定電圧によって選択対象にされる不揮発性メモリセルの閾値電圧が採り得る３状態を示す説明図である。
【符号の説明】
【００４８】
１  フラッシュメモリ
ＢＮＫ０〜ＢＮＫ３  メモリバンク
３  メモリアレイ（ＡＲＹ）
４  Ｘデコーダ（ＸＤＥＣ）
５  データレジスタ（ＤＲＧ）
６  データコントロール回路（ＤＣＮＴ）
７  Ｙアドレスコントロール回路（ＹＡＣＮＴ）
１１  ページアドレスバッファ（ＰＡＢＵＦ）
１２  Ｙアドレスカウンタ（ＹＡＣＵＮＴ）
１６  内部コントロール回路（ＯＰＣＮＴ）
ＭＣ  メモリセル
ＷＬ  ワード線
ＦＧ  フローティングゲート
ＣＣ  カップリング容量
ＧＢＬ  グローバルビット線
２０  センスラッチ
ＲＥＦ  リファレンスノード
ＳＮＳ  センスノード
３５  オール判定ＭＯＳトランジスタ
３０  イネーブルＭＯＳトランジスタ
３１  選択ＭＯＳトランジスタ
３２  選択充放電回路
ＶＲＷ  読出し判定電圧
ＶＷＥ  上裾判定電圧
ＶＷＶ  下裾判定電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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