(57)【要約】半導体記憶装置（１）用の読み出し増幅器構造（１０）に関して、補正電流（Ｉｃｏｍｐ）を発生でき、それに接続されたビット線（４）に供給できる補正電流源装置（３０）が備えられている。また、この補正電流（Ｉｃｏｍｐ）の選択は、読み出し工程の間に、電位の変化が生じ、および／または、この電位の変化を、時間が経ってもほぼ一定な選択されて相互に連結されたビット線装置（４）上の補正電圧ソース装置（２０）と協働して維持できるように行われる。
2004522242.tif 000002
【特許請求の範囲】
【請求項１】
複数の記憶素子（３）からなる記憶領域（２）を有する記憶装置用の読み出し増幅器構造であって、
駆動中に、記憶領域（２）にある選択された記憶セル（３）のビット線装置（４）および／またはワード線装置（６）からなる選択されたアクセス配線装置（４，６）と接続されるように設計されおり、これによって、記憶領域（２）内の少なくとも１つの選択された記憶素子（３）の記憶状態を検出する入力領域（１２）と、
駆動中に、検出された記憶状態を示す出力信号（Ｉｏｕｔ）を出力できる出力領域（１４）と、
駆動中に、選択されなかった記憶領域（２´）に関連のある選択されたアクセス配線装置（４，６）に印加されている電圧を制御するために形成されている、補正電圧源装置（２０）とを備えた読み出し増幅器構造において、
補正電流源装置（３０）が備えられ、
上記補正電流源装置（３０）を介して、駆動中に補正電流（Ｉｃｏｍｐ）を発生させることができ、それを、アクセス配線装置（４，６）のうちの少なくとも１つに供給でき、
上記補正電流（Ｉｃｏｍｐ）の時間的経過曲線を選択することによって、駆動中に、補正電圧源装置（２０）と相互作用して、選択されなかった記憶領域（２´）に関連のある、選択されたアクセス配線装置（４，６）に、時間が経ってもほぼ一定である電位差を発生させられることを特徴とする読み出し増幅器構造。
【請求項２】
記憶セル構造（２）、好ましくはＭＲＡＭセルまたはそれに類するものを備えた記憶セル構造（２）を読み出すために設計された請求項１に記載の読み出し増幅器構造。
【請求項３】
選択された記憶素子（３）、特に記憶セル（３）またはそれに類するものを介して流れる電流（Ｉｃ）を用いて、記憶装置（１）における選択された記憶領域（２）を読み出すために設計されている請求項１または２に記載の読み出し増幅器構造。
【請求項４】
上記出力信号（Ｉｏｕｔ）を、電流またはそれに類するものの形式で出力できる請求項１〜３のいずれかに記載の読み出し増幅器構造。
【請求項５】
上記補正電圧源装置（２０）が、第１および第２入力端子（２１，２２）と、第１および第２出力端子（２３，２４）と、反転増幅器装置（２５）、特に演算増幅器（２５）またはそれに類するものと、を備えていることを特徴とする請求項１〜４のいずれかに記載の読み出し増幅器構造。
【請求項６】
上記補正電圧源装置（２０）の第１および第２入力端子（２１，２２）が、
一方では演算増幅器装置（２５）の非反転入力部（２５−１）および反転入力部（２５−２）に接続されており、
他方では、入力領域（１２）を介して、特に、選択されなかった記憶領域（２´）の、特に共通の非活性電位または等化電位（Ｖｅｑ）に接続されており、
または、そのアクセス配線装置（６）、特に、選択されなかったワード線（６´）のシステムに接続されており、
または、特に選択・接続されたアクセス配線装置（４）またはビット線装置（４）を介して、選択された記憶素子（３）に接続されていることを特徴とする請求項５に記載の読み出し増幅器構造。
【請求項７】
演算増幅器装置（２５）の出力部（２５−３）が、上記補正電圧源装置（２０）の出力端子（２３，２４）のうちの１つによって接続し、原則的には、特に選択・接続されたアクセス配線装置（４）またはビット線装置（４）を介して選択された記憶素子（３）に接続されており、
このことによって、全体的に見て、選択されなかった記憶領域（２´）と選択・接続されたアクセス配線装置（４）との間の電位差、特に接続されたビット線装置（４）との電位差を、特に時間を経てもほぼ一定な値へと、フィードバックにより制御できることを特徴とする請求項５または６に記載の読み出し増幅器構造。
【請求項８】
上記補正電流源装置（３０）は、その第１端子（３１）により、選択・接続されたアクセス配線装置（４）、特に選択・接続されたビット線装置（４）に接続されており、特に補正電圧源装置（２０）の第２入力端子（２２）および第２出力端子（２４）に接続されており、このことによって、駆動中に、補正電流（Ｉｃｏｍｐ）の少なくとも一部を、選択・接続されたアクセス配線装置（４）に供給することを特徴とする、請求項１〜７のいずれかに記載の読み出し増幅器構造。
【請求項９】
請求項１〜８のいずれかに記載の読み出し増幅器構造において、
上記全記憶領域（２）の記憶素子（３）の抵抗網を介して補正電圧源装置（２０）で起こりうる電圧オフセット（Ｖｏｓ）によって適合する電気的な電流オフセットに、本質的に一致する、または、この電流オフセットを十分に上回る値を有する補正電流（Ｉｃｏｍｐ）を発生、および／または、供給するように、補正電流源装置（３０）が設計されており、
上記補正電流（Ｉｃｏｍｐ）が、関係
【数１】
2004522242.tif 000008
（ここで、Ｒｐａｒは全記憶領域（２）のオーム抵抗器を示し、原則的に、選択されなかった記憶領域（２´）のオーム抵抗器Ｒｐａｒ´と、選択されたセル（３）のオーム抵抗器Ｒｃとの並列回路として示されている）
を満たすように適合することを特徴とする読み出し増幅器構造。
【請求項１０】
値
【数２】
2004522242.tif 000009
にできるだけ近い補正電流（Ｉｃｏｍｐ）用の値を選択するために、駆動中に、補正電流源装置（３０）がトリミングおよび／または自己校正を実施するように設計されていることを特徴とする請求項９に記載の読み出し増幅器構造。
【請求項１１】
上記入力領域（１２）と上記出力領域（１４）との間に、増幅器装置（４０）、特に電流増幅器装置（４０）が備えられており、
上記増幅器装置（４０）が、駆動中に、入力領域（１２）を介して、主に、選択・接続された記憶素子（３）の記憶状態を表す入力信号（Ｉｃ）を受信し、その中から増幅信号を発生させ、その信号を出力領域（１４）を介して出力するように設計されていることを特徴とする請求項１〜１０のいずれかに記載の読み出し増幅器構造。
【請求項１２】
上記増幅器装置（４０）は、少なくとも１つの入力端子（４１，４２）を備えており、この入力端子は、駆動中に入力領域（１２）および特に選択・接続されたアクセス配線装置（４）、特に選択・接続されたビット線装置（４）、および／または、補正電流源装置（３０）に接続できるように設計されていることを特徴とする請求項１１に記載の読み出し増幅器構造。
【請求項１３】
上記増幅器装置（４０）が、駆動中に、出力領域（１４）に接続できる出力端子（４３）を備えていることを特徴とする、請求項１２に記載の読み出し増幅器構造。
【請求項１４】
請求項１１〜１３のいずれかに記載の読み出し増幅器構造において、
上記増幅器装置（４０）には、ソース領域（Ｓ２，Ｓ３）、ドレイン領域（Ｄ２，Ｄ３）、ゲート領域（Ｇ２，Ｇ３）、および／または、ソース端子、ドレイン端子、ゲート端子を有する、特にＭＯＳＦＥＴの形態の２つのトランジスタ装置（Ｔ２，Ｔ３）が備えられており、
上記トランジスタ（Ｔ２，Ｔ３）の、一方のソース領域（Ｓ２，Ｓ３）および／またはソース端子と、他方のゲート領域（Ｇ２，Ｇ３）および／またはゲート端子とが、互いに連結されており、
上記トランジスタ装置（Ｔ２，Ｔ３）のドレイン領域（Ｄ２，Ｄ３）またはドレイン端子が、増幅器装置（４０）の入力端子（４１）および出力端子（４３）に接続されていることを特徴とする、読み出し増幅器構造。
【請求項１５】
上記増幅器装置（４０）が、トランジスタ装置（Ｔ２，Ｔ３）のゲート領域（Ｇ２，Ｇ３）および／またはゲート端子に接続されている、第２入力端子（４２）を備えていることを特徴とする請求項１４に記載の読み出し増幅器構造。
【請求項１６】
駆動中に増幅器装置（４０）の過剰補正電流（Ｉｃｏｍｐ，Ｉｄｉｆｆ）および／または過剰出力信号を均等にするために、特に交互に活性可能な、電流記憶機能および電流放出機能を有するように設計されている校正装置（５０）が備えられていることを特徴とする請求項１〜１５のいずれかに記載の読み出し増幅器構造。
【請求項１７】
上記校正装置（５０）は、増幅器装置（４０）の出力端子（４３）と、読み出し増幅器構造（１０）の出力領域（１４）との間に形成されており、特に、上記校正装置の入力端子（５１）および第１出力端子（５２）を備えていることを特徴とする請求項１６に記載の読み出し増幅器構造。
【請求項１８】
上記校正装置（５０）は、補正電流源装置（３０）の第２端子（３２）に接続されている第２出力端子（５３）を備えていることを特徴とする請求項１７に記載の読み出し増幅器構造。
【請求項１９】
上記校正装置（５０）が、電流記憶機能または電流放出機能を実施するための、電流記憶装置（５４）を備えていることを特徴とする請求項１６〜１８のいずれかに記載の読み出し増幅器構造。
【請求項２０】
電流記憶装置（５４）が、上記電流記憶装置は、読み出し状態前の駆動中に、過剰補正電流（Ｉｃｏｍｐ，Ｉｄｉｆｆ）および／または過剰出力信号（Ｉｏｕｔ）を記憶し、上記過剰補正電流および／または出力信号を、読み出し状態の間、特に、補正電流源装置（３０）および／または増幅器装置（４０）から、または、上記電流記憶装置に、少なくとも部分的に供給するように設計されていることを特徴とする、請求項１９に記載の読み出し増幅器構造。
【請求項２１】
上記電流記憶装置（５４）が、トランジスタ装置（Ｔ４）の形態で、特にＭＯＳＦＥＴまたはそれに類するものの形態で形成されているか、または、そのようなトランジスタ装置（Ｔ４）を備えていることを特徴とする請求項１９または２０に記載の読み出し増幅器構造。
【請求項２２】
上記トランジスタ装置（Ｔ４）が、そのドレイン領域（Ｄ４）によって、校正装置（５０）の入力端子（５１）に接続されており、そのソース領域（Ｓ４）によって、校正装置（５０）の第２出力端子（５３）を介して補正電流源装置（３０）に接続されていることを特徴とする請求項２１に記載の読み出し増幅器構造。
【請求項２３】
上記電流記憶装置（５４）が、スイッチ装置（ＳＷ１）を備えており、
上記読み出し増幅器構造（１０）の読み出し状態の前および間に、電流記憶装置（５４）におけるトランジスタ装置（Ｔ４）のゲート領域（Ｇ４）を、ドレイン領域（Ｄ４）に接続でき、または、ドレイン領域から分離でき、
このことによって、特にトランジスタ装置（Ｔ４）のゲート領域（Ｇ４）におけるゲートキャパシタ（ＣＧ４）を、電流記憶素子として切り換えられることを特徴とする、請求項２２に記載の読み出し増幅器構造。
【請求項２４】
上記校正装置（５０）は、他のスイッチ装置（ＳＷ２）を備えており、それを介して、駆動中の読み出し状態時に、校正装置（５０）の入力端子（５１）と第１出力端子（５２）との間を直接電気的に接続でき、または、この接続を、読み出し状態前に中断できることを特徴とする請求項１６〜２３のいずれかに記載の読み出し増幅器構造。
【発明の詳細な説明】
【０００１】
本発明は、請求項１の前提構成の部分に従った、半導体記憶装置用の読み出し増幅器（センス増幅器）構造に関するものである。
【０００２】
近年の半導体記憶装置は、複数の記憶素子または記憶セルを有する記憶領域を備えている。また、この記憶素子または記憶セルは、マトリックス状の構造に形成され、アクセス配線、または、例えばいわゆるビット線またはワード線のようなアクセス配線を介してアドレス指定することで、各記憶素子または各記憶セルの記憶状態もしくは情報状態の読み取りおよび／または書き換えを行う。
【０００３】
この場合、アドレス指定、つまりはアクセスは、通常、対応する選択装置を用いることによって、例えばワード線用の行選択に基づいて、および、例えばビット線用の列選択を介して行われる。この場合、マトリックス状に配置された記憶セルのシステム、および、アクセス配線の選択および非選択に基づくシステムは、オーム抵抗網（Netzwerk Ohmscher Widerstaende）を形成しており、特に、個々の記憶素子または複数の記憶セルのセル抵抗を、考慮する必要がある。
【０００４】
１つのワード線および１つのビット線の選択は、特に読み出す際に、明確に定義された（wohldefinierte）記憶セルまたは明確に定義された記憶素子を、正確にアドレス指定するために行われる。しかし、記憶領域内の複数の記憶セルの配線は網の目のようになっているので、アドレス指定されたセルの記憶状態または情報状態を示す信号だけでなく、選択されない記憶素子または記憶セル、および／または、アクセス配線から、寄生信号が生じ、実際に検出・分析される選択されたセルの信号に重なり、破損に導いてしまう。
【０００５】
これらの寄生信号を除去するか、あるいは、これらの影響をできる限り減らすために、通常、読み出し増幅器が用いられる。この読み出し増幅器を用いて、選択された記憶領域を、選択されない記憶領域およびその信号から絶縁できる。例えば、交差点に位置するＭＲＡＭ記憶装置（そこでは、記憶セルの記憶状態または情報状態が、検出されるセル電流の大きさに基づいて識別される）の場合は、選択されない記憶領域を介して流れる電流が、実際に評価されるセル電流の検出に決定的な影響を与えないように、選択されない記憶領域を横切って電位差を設定する装置を提供している。この場合、例えば「補正電圧源装置（Kompensationsspannungsquelleneinrichtungen）」というものが用いられる。この装置は、特に、読み出し増幅器構造内に形成される。
【０００６】
これの問題点として、実際の条件下において、ここで用いられる増幅器が限りのあるしばしば変化する電圧オフセットを発生させ、さらに、この増幅器の増幅には限界があるという点が挙げられる。結果として、制御の違いに基づいて、ビット線に位置する選択されない記憶セルによって形成および／または供給される寄生信号が発生する。
【０００７】
この問題を解決するために、オフセット補償の従来の方法のみが使用できる。公知のオフセット補償回路は、ゆっくりと駆動するが、半導体設計図上に比較的大きな領域を必要とする。
【０００８】
本発明の目的は、特に単純な構成で、コンパクトで、面積を縮小して設計しても、記憶装置からの読み出しを特に高速・確実に実施できる、半導体記憶装置用の読み出し増幅器構造を提供することである。
【０００９】
本発明は、半導体記憶装置用の一般的な読み出し増幅器構造において、この目的を、請求項１の特徴部分によって達成する。また、本発明による読み出し増幅器構造の有効な新形態を、従属請求項に示す。
【００１０】
複数の記憶素子からなる記憶領域を有する、半導体記憶装置またはそれに類するもののための、一般的な読み出し増幅器構造には、入力領域が配置されている。この入力領域は、駆動中に、記憶領域、特に選択・接続されたアクセス配線装置（Zugriffsleitungseinrichtungen）（好ましくは選択された記憶セルのビット線装置および／またはワード線装置）と接続・形成されている。これによって、記憶領域内の少なくとも１つの選択された記憶素子の記憶状態を確認および／または検出する。さらに、一般的な読み出し増幅器構造は、出力領域を備えており、この領域は、駆動中に、検出された記憶状態をほぼ示している出力信号を、出力できる。また、寄生信号をできる限り回避するために、従来のように、補正電圧源装置が備えられている。この補正電圧源装置は、特に、駆動中に選択されなかった記憶領域に関連のある、駆動中に、選択・接続されたアクセス配線装置に印加されている電圧を制御するために、形成・配置されている。
【００１１】
本発明の読み出し増幅器構造は、補正電流源装置を備えていることを特徴としている。この補正電流源装置は、本発明に基づいて、駆動中に補正電流を発生させ、それを、アクセス配線装置（特に、選択・接続されたビット線装置）のうちの少なくとも１つに供給するために、設計されている。この場合、本発明に基づいて、補正電流および／またはその時間的経過曲線（zeitlichen Verlauf）を、以下のように選択・形成できる。つまり、駆動中（特に読み出し工程またはそのような工程中、および／または、特に、補正電圧源装置と共に）、特に、選択・接続されたアクセス配線装置（特に選択・接続されたビット線装置）に、および／または、選択されなかった記憶領域に関連して、主として時間が経っても一定である電位差を発生および／または維持できるように、選択・形成できる。
【００１２】
したがって、半導体記憶装置用の本発明による読み出し増幅器構造の基本理念は、補正電圧源装置に加えて補正電流源装置を形成することである。この補正電流源装置は、この装置を介して選択・接続されたアクセス配線装置（つまりビット線装置）に補正電流を供給できるように、接続・形成されている。つまり、補正電流源装置は、選択されなかった記憶領域を介して降下する電位差が、時間が経ってもほぼ一定であるように、接続・形成されている。従来の読み出し増幅器構造と比べて、この装置の利点は、補正電圧源装置のオフセット電圧Ｖｏｓを明確に規定（beruecksichtiget）できる点にある。つまり、このオフセット電圧の実際の値および／または時間的経過曲線に応じて、この電圧を決定できる。所要面積および時間的性能（zeitlichen Performance）に関する不具合のある、従来のオフセット補償に代わって、本発明では、補正電圧源装置用のオフセット電圧を使用できる。本発明によって提示された付加的な補正電流源装置は、選択されなかった記憶領域を介した電位差が少なくとも時間が経っても一定であるように、供給される補正電流を調整する。つまり、選択された記憶領域（すなわち選択されて読み出される記憶セル）を介して流れるセル電流Ｉｃを、重なり合った信号または寄生信号から妨害をほぼ受けずに検出でき、読み出し増幅器構造によって増幅された形で読み出しでき、評価できる。
【００１３】
特に、好ましくはＭＲＡＭセルまたはそれに類するものを含んだ記憶セル構造を読み出すために形成されている読み出し増幅器構造が、有効である。
【００１４】
さらに、この読み出し増幅器構造が、選択された記憶素子（特に記憶セルまたはそれに類するもの）を介して流れる電流を用いて、記憶装置の記憶領域を読み出すことによって形成されているということが、有効である。
【００１５】
この場合、この読み出し増幅器構造は、電流またはそれに類するものの形で、信号を出力信号として出力するために形成されている。
【００１６】
電位差をアクセス配線装置（特に選択・接続されたビット線装置）において形成するために、および／または、選択されなかった記憶領域に関連して、補正電圧源装置は、第１および第２入力端子、第１および第２出力端子、および、反転増幅器装置、特に演算増幅器またはそれに類するものを備えている。
【００１７】
この場合、第１および第２入力端子が、一方では演算増幅器装置の非反転または反転入力部に接続されており、他方では、入力領域を介して、特に選択されなかった記憶領域の、特に共有の非活性電位または等化電位（Deaktivierungs- oder Ausgleichpotenzial）に接続されており、または、そのアクセス配線装置（特に、選択されなかったワード線のシステム）に接続されており、特に選択・接続されたアクセス配線装置またはビット線装置を介して、選択された記憶素子に接続されていることが、さらに有効である。
【００１８】
さらに、補正電圧源装置の出力端子のうちの１つを介して、演算増幅器装置の出力部が、原則的には、特に選択・接続されたアクセス配線装置またはビット線装置を介して選択された記憶素子に接続されていることが、利点である。これによって、全体的に見て、選択されなかった記憶領域の電位差を、選択・接続されたアクセス配線装置（特に選択・接続されたビット線装置）において、特に時間を経てもほぼ一定な値へとフィードバックして調整できる。この結果、選択されなかった記憶領域の電位差を、特に簡単、かつ、高速で調整できる。
【００１９】
本発明による読み出し増幅器構造の他の有効な実施形態では、補正電流源装置は、選択・接続されたアクセス配線装置（４）、特に選択・接続されたビット線装置（４）に備えられた上記補正電流源装置の第１端子（３１）に接続されており、したがって、特に補正電圧源装置の第２入力端子および第２出力端子に接続されている。これによって、駆動中に、補正電流の少なくとも一部を、選択・接続されたアクセス配線装置に供給する。
【００２０】
補正電圧源装置の駆動領域および調整領域の利点は、本発明による読み出し増幅器構造の他の実施形態に従って、以下のような補正電流源装置が形成されている点にある。つまり、この補正電流源装置は、駆動中に、全記憶領域の記憶素子の抵抗網を介して補正電圧源装置の起こりうる場合のある（etwaigen）電圧オフセットに相当するオフセット電流に、ほぼ適しており、または、この電流を十分に上回る値の補正電流を形成および／または使用できる。つまり、関係
【００２１】
【数１】
2004522242.tif 000003
を満たしていることが、有効である。この場合、Ｒｐａｒは全記憶領域のオーム抵抗器であり、基本的に、選択されなかった記憶領域のオーム抵抗器Ｒｐａｒ´と、選択された記憶領域または選択された記憶セルのオーム抵抗器Ｒｃとの並列回路として示されている。さらに、Ｉｃｏｍｐは補正電流であり、Ｖｏｓは補正電圧源装置に内在する電圧オフセットである。
【００２２】
特に、駆動中にトリミングおよび／または自己校正を実施する補正電流源装置が形成されていることによって、値
【００２３】
【数２】
2004522242.tif 000004
にできるだけ近い補正電流Ｉｃｏｍｐ用の値を選択することが、利点である。この結果、検討されるセル電流Ｉｃに関して、寄生電流または信号を最適に抑制する。
【００２４】
選択された記憶領域の測定されたセル電流または入力信号を検討・分類するために、さらに、入力領域と出力領域との間に増幅器装置（特に電流増幅器装置またはそれに類するもの）が形成されていることが、有効である。こうすることによって、増幅器装置は、駆動中に、入力領域を介して、主に選択された記憶素子の記憶状態を表す入力信号を受信し、その中から増幅信号を形成し、その信号を、読み出し増幅器構造の出力領域を介して出力する。
【００２５】
さらに、増幅器装置は、少なくとも１つの入力端子を備えている。この入力端子は、駆動中に入力領域および特に選択・接続されたアクセス配線装置（特に選択・接続されたビット線装置）、および／または、補正電流源装置に接続できるように形成されている。
【００２６】
この場合、さらに、この増幅器装置が、駆動中に読み出し増幅器構造の出力領域に接続できる出力端子を備えていることが、利点である。
【００２７】
この増幅器装置を実現するために、この増幅器装置には、ソース領域、ドレイン領域、ゲート領域、および／または、ソース端子、ゲート端子、ゲート端子を有する、特にいわゆるＭＯＳＦＥＴまたはそのような形状をした２つのトランジスタ装置が備えられている。この場合、このトランジスタ装置の一方ではソース領域またはソース端子、他方ではゲート領域またはゲート端子は、互いに連結されている。さらに、トランジスタ装置のドレイン領域および／またはドレイン端子は、増幅器装置の入力端子または出力端子に接続されている。この構造によって、増幅器装置の入力端子と出力端子との間には、各トランジスタ装置によって規定されている増幅器因子ｎを有する一種の入力信号鏡映または電流ミラー（Stromspiegel）が、実現される。したがって、供給される入力信号（例えばセル信号Ｉｃ）を、補正電流Ｉｃｏｍｐによって低減し、ｎ倍に増幅された出力信号ｎ×Ｉｄｉｆｆ＝Ｉｏｕｔとして読み出し増幅器構造の出力領域に増幅して出力する。
【００２８】
この場合、増幅器装置に、読み出し増幅器構造のトランジスタ装置のゲート領域および／またはゲート端子に接続されている、第２入力端子が備えられていることが、さらに有効である。
【００２９】
上述したように、この補正電流Ｉｃｏｍｐを、補正電圧源装置のオフセット電圧Ｖｏｓの影響を受けて生じる上述した理想値と、できる限り一致させる。しかし、このオフセット電圧Ｖｏｓが認識されない場合がある。つまり、この電圧は、時間によって変化する。しかしこの結果、特定の場合に、発生し供給された補正電流Ｉｃｏｍｐが多くなる。つまり、ここではオフセット電流が提供される。このオフセット電流は、セル電流Ｉｃの確実な検出、および、したがって選択された記憶セルの記憶状態または情報内容の検出を防止できる場合もある。
【００３０】
補正電流Ｉｃｏｍｐに関するこのオフセット問題を回避するために、本発明の読み出し増幅器構造の他の実施形態に従って、以下のような校正装置を形成することが、有効である。つまり、この校正装置は、駆動中に増幅器装置の過剰補正電流および／または過剰出力信号を調整し、駆動中に増幅器装置の過電流および／または過剰出力信号を調整し、特に交互に活性可能な、電流記憶機能および電流放出機能（Stromfreigabefunktionen）を実現する。これによって、例えば、読み出し工程前に発生した補正電流を記憶できる。この補正電流は、測定されたセル電流Ｉｃを考慮せず、主に補正電圧源装置のオフセット電圧Ｖｏｓに基づいて発生する。これによって、読み出し工程の間戻って供給し、従って、同様にオフセット電圧Ｖｏｓによって強いられた過度の補正電流を出力信号Ｉｏｕｔに低減する。この結果、読み出し工程の間、結局、出力信号Ｉｏｕｔは、主に測定されたセル電流Ｉｃを表す。
【００３１】
校正装置は、増幅器装置の出力端子と、読み出し増幅器構造の出力領域との間に配置されている。つまり、この校正装置は、特に入力端子または第１出力端子を備えている。これによって、校正を読み出し増幅器構造の出力領域の直前で実施でき、したがって、妥当な場合に、出力信号Ｉｏｕｔが直接影響を受けることができる。
【００３２】
この校正装置は、補正電流源装置の第２端子に接続されている第２出力端子を備えていることが好ましい。
【００３３】
さらに、電流記憶機能または電流放出機能を実施するために、校正装置には、電流記憶装置が備えられている。
【００３４】
この場合、電流記憶装置（５４）が形成されており、この電流記憶装置は、読み出し状態前の駆動中に、過剰補正電流（Ｉｃｏｍｐ，Ｉｄｉｆｆ）および／または過剰出力信号（Ｉｏｕｔ）を記憶し、それらを、読み出し状態の間、特に、補正電流源装置（３０）および／または増幅器装置（４０）から、または、電流記憶装置に、少なくとも部分的に再び記憶することが、有効である。
【００３５】
電流記憶装置がトランジスタ装置として、特にＭＯＳＦＥＴまたはそれに類するものとして形成されており、または、そのようなトランジスタ装置を備えている場合、電流記憶装置は簡単に設計されている。
【００３６】
トランジスタ装置は、そのドレイン領域によって、校正装置の入力端子に接続されており、そのソース領域によって、校正装置の第２出力端子を介して補正電流源装置に接続されている。
【００３７】
さらに、電流記憶装置はスイッチ装置を備えており、読み出し増幅器構造の読み出し状態の前および間に、トランジスタ装置と電流記憶装置との反対領域をドレイン領域に接続可能であり、または、ドレイン領域から分離できる。これによって、特に電流記憶装置のトランジスタ装置のゲート領域のゲートキャパシタを、電流記憶素子として接続できる。
【００３８】
さらに、校正装置は、駆動中の読み出し状態時に、校正装置の入力端子と第１出力端子との間を直接電気的に接続でき、または、この接続を読み出し状態前に中断できる、他のスイッチ装置を備えていることが有効である。これによって、読み出し状態前に、過電流補償のゆえに同様に超過しており、したがってロジック「０」ではない出力信号が発生するが、読み出し増幅器構造の出力領域には現れない。他方、読み出し増幅器構造の読み出し状態の間に校正装置を介した記憶電流に関する記憶機能および解放機能のゆえに、一般的には、第２スイッチ装置によって同様に（entsprechend）低減された出力信号Ｉｏｕｔを、読み出し増幅器構造の出力領域に接続する。
【００３９】
本発明の他の面および特性について、以下に記載する。
【００４０】
交差点配列に基づいたＭＲＡＭメモリーの読み出し工程は、他のメモリーユニット（例えばＭＲＡＭ、ＥＥＰＲＯＭ、またはそれに類するもの）の読み出し工程とはかなり異なっている。
【００４１】
交差点セルのマトリックスからＭＲＡＭ記憶セルの内容を読み出すためには、初めに、選択された記憶セルを有するワード線の電圧を、読み出し電圧Ｖｗｌにする必要がある。これに対して、選択されなかった全てのワード線の電圧は、等化電圧または等電圧Ｖｅｑとする。この電圧は、ワード線電圧または読み出し電圧Ｖｗｌとは異なっている。選択されなかったビット線の電圧も、等電圧または等化電圧Ｖｅｑである。選択された記憶セルのビット線は、その列マルチプレクサまたはその列選択装置を介して、読み出し増幅器の入力部に接続されている。読み出し増幅器は、理念的には、選択されたビット線を電位Ｖｅｑに、つまりは選択されなかったワード線の電位と等しく保つ。
【００４２】
したがって、選択された記憶セルを介して、電圧差Ｖｅｑ−Ｖｗｌは降下する。これによって、ＭＲＡＭ構想（MRAM-Konzept）に従って、電流の流れＩｃが選択された記憶セルを介して生じる。ワード線電圧または読み出し電圧Ｖｗｌは、等電圧または等化電圧Ｖｅｑとは異なっている必要があるが、そうでなければ、電圧Ｖｅｑよりも小さく、または、大きくできる。
【００４３】
ＭＲＡＭ構想に従って、選択された記憶セルのオーム抵抗器Ｒｃは、制御状態に応じて、つまり、軟磁性層および硬磁性層とは反対の、または、それらと同じ磁化方向が磁気トンネル層（ＭＴＪ：磁気トンネル接合）の近くに存在するかどうかに応じて、高い場合もあれば低い場合もある。選択された記憶セルのオーム抵抗が高いか、または低いかによって、電流の流れＩｃが選択された記憶セルを介して遅くなったり速くなったりする。そして、各セル電流Ｉｃを、選択されたビット線を介して読み出し増幅器または読み出し増幅器構造によって評価し、ロジック「０」または「１」として解釈し、および／または、出力する。
【００４４】
理念的な条件下で、選択されたビット線と、選択されなかったワード線およびビット線との電位は、同じ、つまり等化電位または等電位Ｖｅｑに保たれる。したがって、理想的には、寄生信号としての寄生電流が、選択されなかった記憶セルを介しては生じず、または、取り除かれる。
【００４５】
実際のどの増幅器も、つまり実際のどの補正電圧源装置も、オフセット電圧を有しており、それらの増幅は有限である。つまり、読み出し増幅器構造は、選択されたビット線の電圧を、正確に等化電圧または等電圧Ｖｅｑの値に調整しない。電圧制御差のゆえに、寄生電流が、選択されたビット線に位置する選択されなかった記憶セルを介して生じる。
【００４６】
電圧制御差つまり寄生電流または信号を低減できるかどうかは、従来、選択されたビット線の電圧を等電圧Ｖｅｑにできるだけ近くできる、正確な増幅器を使用するかどうかにかかっている。それゆえ、従来、半導体設計において所要面積が高くなる場合のある、時間のかかる、ゆっくりと駆動するオフセット補償回路が、必要であった。
【００４７】
しかし、従来の読み出し増幅器を介して選択されたビット線の端部の電圧を理想的に設定した場合でさえも、選択された記憶セルのオーム抵抗器Ｒｃを介したセル電流Ｉｃが、選択されたビット線を介して電圧降下を発生させる。この電圧降下は、同様に、たとえ、横に延びる、選択されなかったワード線に対して小さな寄生電流であっても、しかるべく発生する。
【００４８】
本発明は、増幅が有限である場合に回避できないオフセット電圧のゆえに、回避できない制御エラーに対して抵抗力のある、高速でコンパクトに形成された読み出し増幅器用の回路を提示する。
【００４９】
この場合、例えばオフセット電圧のような寄生的影響があっても、有限の増幅および面積が小さいビット線を介した電圧降下によって、選択されて読み出される記憶セルの制御状態の評価を高速に行うことができる。
【００５０】
次に、概略図を参考に、本発明による読み出し増幅器構造の有効な実施形態に基づいて本発明を詳しく説明する。図１は、本発明の読み出し増幅器構造を有する記憶装置の基本的構成を示す概略回路図である。図２は、一実施形態における本発明の読み出し増幅器構造の概略構造を示すブロック図である。図３は、他の実施形態における本発明の読み出し増幅器構造の回路構造を示す図である。図４は、他の実施形態における本発明の読み出し増幅器構造の回路構造を示す図である。図５は、従来の読み出し増幅器構造の回路構造を示す図である。
【００５１】
図１は、本発明による読み出し増幅器構造１０を有する半導体記憶装置１の基本設計を示す概略回路構造である。
【００５２】
この半導体記憶装置１は、記憶領域２を備えている。この記憶領域は、マトリックス状に配置された記憶セル３と３´とを含んでいる。これらの記憶セルまたは記憶素子３´は、図１に示した半導体記憶装置１の状態では、読み出し用には選択されていない。これに対して、記憶領域２の記憶素子３は、読み出し用に選択されている。この選択のために、行選択器または（マルチプレクサ８または列選択器または）マルチプレクサ７の適切なスイッチ状態に応じて、ワード線ＷＬｉが、アクセス配線装置６および４のビット線ＢＬｋと共に実行されている。この選択されたワード線ＷＬｉの電圧は、ワード線電圧または読み出し電圧Ｖｗｌに相当する。アクセス配線装置６および４の選択されなかった全てのワード線およびビット線の電圧は、等電圧Ｖｅｑに相当する。理念的には、選択されたビット線ＢＬｋの電圧も、その端部（つまり接続点７ａ）において、および、本発明による読み出し増幅器構造１０の入力領域１２において、等電圧Ｖｅｑである。
【００５３】
ワード線ＷＬｉおよびビット線ＢＬｋに接続されている、選択されたセル３は、セル抵抗器Ｒｃを有している。このセル抵抗器Ｒｃによって、オーム抵抗器Ｒｃを横切って電圧Ｖｅｑ−Ｖｗｌが降下するので、影響を受けない状態（im ungestoerten Zustand）の時にちょうど測定電流Ｉｓｅｎｓｅに相当するセル電流Ｉｃが生じる。
【００５４】
初めに、図５に基づいて、従来の読み出し増幅器構造１００の構造および機能について述べる。
【００５５】
この従来の読み出し増幅器構造１００は、入力端子２１・２２および出力端子２３・２４を有する補正電圧源装置２０を備えている。これらの入力端子２１・２２は、この場合、入力領域１２を介して等化電位Ｖｅｑに、そして、アクセス配線装置４の選択されたビット線ＢＬｋに接続されている。
【００５６】
補正電圧源装置２０の核となる素子は、非反転入力部２５−１および反転入力部２５−２を備えた演算増幅器２５である。この演算増幅器２５の出力部２５−３は、ＭＯＳＦＥＴ  Ｔ１（つまりそのゲートＧ１）に接続されている。ドレイン領域Ｄ１およびソース領域Ｓ１は、補正電圧源装置２０の出力端子２３・２４である。演算増幅器装置２５は、有限の増幅因子Ａおよびオフセット電圧Ｖｏｓ（概略的に示す）を有している。
【００５７】
従来の読み出し増幅器構造１００は、入力領域１２を介して、記憶領域２に接続されている。記憶領域２の選択されなかった記憶セル３´は、選択されなかった記憶領域２´を形成する。抵抗に関して、この領域は、オーム抵抗器Ｒｃを備えた選択された記憶セル３に並列接続されており、そのオーム抵抗はＲｐａｒ´である。
【００５８】
さらに、補正電圧源２０の第１出力端子２３と読み出し増幅器構造１００の出力領域１４との間には、増幅器装置４０が備えられている。この増幅器装置４０は、入力する測定電流Ｉｓｅｎｓｅを、出力信号Ｉｏｕｔのｎ倍に増幅する。さらに、２つのトランジスタ装置Ｔ２・Ｔ３が、ＭＯＳＦＥＴとして備えられており、それらのソースおよびゲート領域Ｓ２・Ｓ３またはＧ２・Ｇ３は、それぞれ互いに導通しており、補正電圧源装置２０の第１出力端子２３にも接続されている。このように、測定電流Ｉｓｅｎｓｅに関する電流ミラーを、ソースフォロワ（Sourcefolger）Ｔ１に対して実行する。
【００５９】
選択されたセル３のオーム抵抗器Ｒｃは、選択されたビット線ＢＬｋを用いてワード線電圧または読み出し電圧Ｖｗｌを介して接地される。選択されたビット線ＢＬｋから等電圧Ｖｅｑを有する選択されなかったワード線へ導く、選択されなかった記憶領域２´の残りの選択されなかった記憶セル３´は、図５では（および他の全ての図でも）、抵抗器Ｒｐａｒ´によって示されている。Ｒｐａｒ´は、ここでは、選択されなかった記憶セル３´の並列回路である。この場合、このオーム抵抗器Ｒｐａｒ´はセル抵抗器Ｒｃよりも相対的に著しく低いので、Ｒｐａｒ´を介したわずかな電位差が、電流の寄生信号を比較的大きく引き起こしてしまう。
【００６０】
図５に示した従来の読み出し増幅器１００の目的は、ビット線ＢＬｋの端部に印加された電圧を、できるだけ正確に等電圧Ｖｅｑの値に設定し、制御することにある。こうすることによって、電位差が、抵抗器Ｒｐａｒ´を介してごく（nahezu）わずかになり、選択されなかった記憶領域２´を介して平行して流れる電流Ｉｐａｒは、無視できるくらいの量になる。この結果、ほぼ全セル電流Ｉｃは、選択された記憶セル３を介して、ソースフォロワＴ１を介して、電流ミラー４０によって増幅された因子ｎまで増幅して、従来の読み出し増幅器構造１００の出力領域１４用に、出力電流Ｉｏｕｔの形で流れることができる。
【００６１】
しかし、この理念的な読み出し原理は、従来の読み出し増幅器構造１００またはその演算増幅器２５がもともと有するオフセット電圧が、ごくわずかであるか、または、ゼロである場合にのみ、正しく機能する。これによって、増幅Ａが十分に高くなり、選択されたビット線ＢＬｋの電圧を、等電圧Ｖｅｑの値にできるだけ正確に制御できる。
【００６２】
もっとも、セル電流Ｉｃが、読み出し増幅器１００中を流れるようにするのではなく、むしろただ選択されなかった記憶領域２´を介して流出する寄生電流Ｉｐａｒ＝Ｖｏｓ／Ｒｐａｒ´を平衡に保つようにするためには、を、演算増幅器２５において、オフセット電圧Ｖｏｓをミリボルト以下と比較的低い値とすることで十分である。そして、この増幅器１００または演算増幅器２５は、選択されたビット線ＢＬｋの電圧をほぼ値Ｖｅｑ−Ｖｏｓに制御する。
【００６３】
また、オフセット電圧Ｖｏｓが負である場合は、増幅器２５は、選択されたビット線ＢＬｋの電圧を、ほぼ値Ｖｅｑ＋Ｖｏｓに制御する。この場合はしかし、ワード線電圧または読み出し電圧Ｖｗｌを有するＲｃを接続することによるビット線接続点７ａでの電流変化を、読み出し増幅器１００からの増幅された出力電流として常に見ることができる。しかしながら、実際に使用するためには、これでは不十分である。なぜなら、統計手段を用いて分けられて、正オフセット電圧も負オフセット電圧Ｖｏｓも、全体として数ミリボルトの大きさで出力されてしまうからである。
【００６４】
この問題に対してしばしば用いられる従来の解決方法は、オフセット補償された演算増幅器によって実現される。この結果、用いられた演算増幅器２５の残りのオフセット電圧を、確実に１ｍＶ以下にすることができる。しかし、この方法の不都合な点は、増幅器を調整するために複数のクロック段階が必要であるという点にある。このことは、記憶機器に読み出し増幅器１００を使用する上では大きな不都合である。なぜなら、このことによって、読み出しアクセス時間が増し、半導体メモリーを設計する際に、所要面積がさらに大きくなってしまう場合があるからである。
【００６５】
図２は、本発明による読み出し増幅器構造１０の第１実施形態の基本構造を示すブロック図である。なお、上述した図と同じまたは同機能で形成されている構成素子および部分の参照符号は、上記図の参照符号と同じである。この素子に関する詳述については、ここでは省略する。
【００６６】
図５に示した従来の構造と比べて、図２に示した実施形態では、第１に、さらに、選択されたビット線装置ＢＬｋまたは選択されたアクセス配線装置４とグランドとの間に接続された、端子３１・３２を有する１つの補正電流源装置３０が、備えられている。補正電流源装置３０の第１端子３１は、補正電圧源装置２０の第２出力端子２４および第２入力端子２２と、同様に、選択・接続されたビット線装置ＢＬｋまたはアクセス配線装置４とに接続されている。第２に、電流過補償に考慮して、端子５１・５２・５３を有する適切な校正装置５０が、読み出し増幅器構造１０の増幅器装置４０と出力領域１４との間に備えられている。
【００６７】
補正電流源装置４０は、できる限り理想値（Idealwert）
【００６８】
【数３】
2004522242.tif 000005
に相当するか、あるいはそれを上回る補正電流Ｉｃｏｍｐを供給する。
【００６９】
校正装置５０は、補正電流源装置３０による電流過補償に関するあらゆるオフセット問題を回避するために、備えられている。この校正装置によって、読み出し増幅器構造１０の読み出し状態前に、読み出し増幅器構造１０の出力領域１４を分離でき、それに応じて、場合によっては増幅された、過補償された電流Ｉｃｏｍｐを構成装置５０に記憶でき、読み出し増幅器構造１０が読み出し状態であるときは、読み出し増幅器構造１０の出力領域１４が接続された場合に、補償用に適切に再び提供できる。
【００７０】
図３は、図２から実施形態の詳細を示す概略回路構造図である。なお、同様に、同じまたは同機能の回路素子の参照符号は同じであり、これらに関する記載は省略する。
【００７１】
ここで図５の実施形態において、再び演算増幅器２５およびＭＯＳＦＥＴ  Ｔ１からなる列回路によって補正電圧源装置２０を形成する。ここでは、後者は、ソースフォロワとして増幅器装置４０に電流を流し、図５の実施形態に示されている。
【００７２】
読み出し工程の前の記憶領域２における全ワード線の電圧は、同じ等電圧または等化電圧Ｖｅｑである。そして、選択においては、対応する選択の結果として、読み出し電位またはワード線電位Ｖｗｌの供給を受ける。
【００７３】
増幅Ａを有する演算増幅器２５の目的は、ソースフォロワまたはＭＯＳＦＥＴ  Ｔ１、および、補正電流Ｉｃｏｍｐを有する補正電流源装置３０を介して、ビット線の端部の電圧を一定に保つことにある。その際、唯一重要な点は、ビット線ＢＬｋ上のビット線電圧の安定性を制御することでである。しかし、電位差の絶対値は、これもまた知られていない１つのオフセット電圧によって、理想的な電圧Ｖｅｑから逸れることがある。
【００７４】
正オフセット電圧用に、演算増幅器２５は、選択されたビット線ＢＬｋ上の電圧を、ほぼ値Ｖｅｑ−Ｖｏｓに設定する。補正電流Ｉｃｏｍｐの値は、この場合、理想的には、
【００７５】
【数４】
2004522242.tif 000006
である。補正電流Ｉｃｏｍｐの値がこの値よりも小さい場合、ビット線ＢＬｋの端部における値を、Ｖｅｑ−Ｖｏｓよりも大きく設定する。この場合、演算増幅器２５による調整は、機能しない。このことは、選択された記憶セル３からさらに読み出すために、読み出し増幅器１０の使用可能な出力信号Ｉｏｕｔが減少してしまうという大きな不都合がある。
【００７６】
しかし、例えばオフセット電圧Ｖｏｓの変動のゆえに、（例えばトリミングまたは自己校正が複雑となるので）、補正電流Ｉｃｏｍｐを理想値に設定することが常に可能なわけではないので、Ｉｃｏｍｐの値を理想値よりも著しく大きく設定する場合がある。
【００７７】
しかし、キルヒホッフの法則に従って、連続するトランジスタ（Transistorfolge）Ｔ１、Ｔ２、Ｔ３を介する電流
【００７８】
【数５】
2004522242.tif 000007
は、因子ｎに増幅して、読み出し増幅器１０の出力部から流れる。これによって、読み出し増幅器構造１０に生じた出力電流の補正電流Ｉｃｏｍｐを非常に高く設定すると、デジタル値「０」または「１」の検出が不可能になる場合がある。
【００７９】
このオフセット問題を回避するために、今や、スイッチＳＷ１・ＳＷ２および電流記憶素子として用いられるトランジスタ装置Ｔ４を備えた、図３の実施形態の校正装置５０が形成されている。読み出し工程前には、スイッチ装置ＳＷ１がＯＮ状態にあり、過電流Ｉｄｉｆｆは、トランジスタ装置Ｔ４のトランジスタダイオードに流れる。出力領域１４用のスイッチＳＷ２は、この場合、ＯＮ状態にはなく、つまり遮断されている。
【００８０】
また、読み出しサイクルを続行する際、スイッチＳＷ１をＯＦＦ状態にし、スイッチＳＷ２をＯＮ状態にする。この場合、スイッチがＯＮ状態であるときにトランジスタ装置Ｔ４のゲートキャパシタＣＧ４を介して形成された電圧は、維持される。スイッチＳＷ１を遮断した後、トランジスタ装置Ｔ４は、電流メモリーとして駆動し、記憶された電流Ｉｓｔｏｒｅを供給する。このトランジスタ装置、および、特にゲートキャパシタＣＧ４は、電源として機能し、したがって、過電流ｎ×Ｉｄｉｆｆを、増幅器構造１０の出力接続点から取り除く。
【００８１】
そして、この読み出し工程は、以下のように進む。読み出す前に選択されたビット線ＢＬｋの全てのセルの電圧は、横に延びるワード線を介した等電圧Ｖｅｑである。ビット線ＢＬｋをほぼＶｅｑ−Ｖｏｓに制御して、そこでさらなる読み出し工程用にそのままの状態にしておくために、等化電流または補正電流Ｉｃｏｍｐに基づいて、電流をそれに相当するように高く設定する。これによって、演算増幅器２５は適切な動作点に残る。
【００８２】
過電流ｎ×Ｉｄｉｆｆは、スイッチＳＷ１がＯＮ状態である場合、トランジスタ装置Ｔ４のダイオードに流れる。また、スイッチＳＷ２は、ＯＦＦ状態のままであり、こうすることによって、校正状態は妨害されない。
【００８３】
続いて、図３に示したように、スイッチＳＷ１をＯＦＦ状態にし、この状態が続く間はスイッチＳＷ２をＯＮ状態にし、記憶セルを、それに接続されているワード線ＷＬｉを介して選択する。選択されたビット線ＢＬｋの電圧は、並列抵抗器Ｒｐａｒ´を介した場合のみ等電圧Ｖｅｑであり、選択された記憶セル３のセル抵抗器Ｒｃを介した場合はワード線電圧または読み出し電圧Ｖｗｌである。
【００８４】
また、演算増幅器２５が、選択されたビット線ＢＬｋの端部の電圧を、なおも値Ｖｅｑ−Ｖｏｓに保っているので、キルヒホッフの法則は、ビット線ＢＬｋの接続点７ａの電流の第１近似値にのみ考慮できる。また、演算増幅器２５を制御することによって、並列電流Ｉｐａｒはほぼ一定のままである。同様に、補正電流Ｉｃｏｍｐは、この時点では一定に設定されている。
【００８５】
等電圧Ｖｅｑをワード線電圧Ｖｗｌに変えることによって、比較的低い電流Ｖｏｓ／Ｒｃは、Ｉｐａｒに対して平行して低下する。このために、選択されたビット線ＢＬｋのビット線接続点７ａでは、選択された記憶セル３に応じてわずかに高いセル電流Ｉｃ＝（Ｖｅｑ−Ｖｗｌ）／Ｒｃが作用する。ＩｐａｒおよびＩｃｏｍｐが一定なので、ほぼ全てのセル電流Ｉｃが、ソースフォロワＴ１を介して流れる必要がある。ここでは、セル電流Ｉｃを、さらに電流ミラーまたは増幅器装置４０を介して、因子ｎによって増幅できる。電流メモリー５４またはＴ４が、メモリー電流Ｉｓｔｏｒｅを介して、過電流Ｉｄｉｆｆに（auf）、読み出し増幅器構造１０の出力領域１４から除去するので、読み出し増幅器構造１０の出力部からＯＮ状態のスイッチＳＷ２を介して、第１近似値にて（in）、因子ｎによって増幅されたセル電流Ｉｃが流れる。
【００８６】
この構造は、類似した方法によって、負のオフセット電圧Ｖｏｓにも用いられる。演算増幅器２５は、ここでは、選択されたビット線ＢＬｋの電圧をほぼ値Ｖｅｑ−Ｖｏｓに制御する。この場合、機能している制御ループに補正電圧源装置２０の演算増幅器２５があることが、唯一重要である。この場合、このことは、補正電流源装置３０およびそれに応じた補正電流Ｉｃｏｍｐがなくても、保証されている。しかしながら、Ｖｏｓの符号は必ずしも知られていなくてもよいので、つまりは、この場合、Ｉｃｏｍｐを必ずしも供給しないでよい。しかし、このことは、校正装置５０の電流メモリー５４を介して（特にスイッチＳＷ１およびトランジスタ装置Ｔ４を介して）、過電流Ｉｄｉｆｆを補償できる限り、問題ではない。
【００８７】
本発明では、以下の面が特に重要である。
‐補正電圧源装置２０と、特にその中に配置された演算増幅器２５とのオフセット電圧Ｖｏｓは、読み出し工程には用いられない。
‐全てのオフセット電圧Ｖｏｓ用の回路は、補正電流源装置３０、および、特に補正電流Ｉｃｏｍｐを介して、各増幅装置２５を、機能している駆動点に維持できる。
‐補正電流源装置３０および補正電流Ｉｃｏｍｐを、一定の値に設定できるか、または、校正できる。
‐校正装置５０の電流メモリー５４、および、特にスイッチ装置ＳＷ１およびトランジスタ装置Ｔ４は、過剰補正電流Ｉｄｉｆｆを補償する。
‐オフセット電圧Ｖｏｓに適するように補正電流Ｉｃｏｍｐを正確に校正するために、素子ＳＷ１およびＴ４は、電流メモリーを無視できる。
‐簡単なタイミングによって、読み出し回路を、スイッチＳＷ１およびＳＷ２用に非常に速く実施できる。
【００８８】
図４に、本発明に従った読み出し増幅器構造の他の実施形態を示す。ここでは、上述した実施形態と同じであるか、または、同じく作用する素子には、同じ参照符号をつけ、それらについては、ここでは詳述しない。
【００８９】
図４に示した実施形態では、補正電圧源装置２０に備えられた演算増幅器２５は、選択されたビット線ＢＬｋの電圧を、ソースフォロワを介さずに、直接増幅器装置４０のＰＭＯＳトランジスタＴ２を介して制御する。この場合、制御回路を十分に補償する必要があり、また、ＰＭＯＳトランジスタＴ２を外部に形成する必要はない。このトランジスタを、例えば、外部増幅器装置４０ではなく、場合によっては、補正電圧源装置２０の演算増幅器２５の出力段階の構成部分と見なすこともできる。さらに、図４に示した回路は、ＮＭＯＳトランジスタとも、相補的に形成できる。しかし、この場合は、次の点に注意する必要がある。つまり、選択されたビット線ＢＬｋの電圧を一定に保つこと。補正電流源装置３０を介したオフセットの問題および増幅器を除去し、補正電流Ｉｃｏｍｐを除去すること。および、対応する電流メモリー５４および対応する素子ＳＷ１およびＴ４を介した過剰補正電流を補償することである。
【図面の簡単な説明】
【００９０】
【図１】本発明の読み出し増幅器構造を有する記憶装置の基本的構成を示す概略回路図である。
【図２】一実施形態における本発明の読み出し増幅器構造の概略構造を示すブロック図である。
【図３】他の実施形態における本発明の読み出し増幅器構造の回路構造を示す図である。
【図４】他の実施形態における本発明の読み出し増幅器構造の回路構造を示す図である。
【図５】従来の読み出し増幅器構造の回路構造を示す図である。
【符号の説明】
【００９１】
１          半導体記憶装置
２          記憶領域／記憶セル構造
２´        選択されなかった記憶領域
３          記憶素子／記憶セル
４          アクセス配線装置／ビット線装置
６          アクセス配線装置／ワード線装置
１０        読み出し増幅器構造
１２        入力領域／入力端子
１４        出力領域／出力端子
２０        補正電圧源装置
２１        入力端子
２２        入力端子
２３        出力端子
２４        出力端子
２５        演算増幅器装置
２５−１    非反転入力部
２５−２    反転入力部
２５−３    出力部
３０        補正電流源装置
３１        端子
３２        端子
４０        電流増幅器装置
４１        入力端子
４２        入力端子
４３        出力端子
５０        校正装置
５１        入力端子
５２        出力端子
５３        出力端子
５４        電流記憶装置
１００      従来の読み出し増幅器構造
Ａ          増幅
ＣＧ４      ゲートキャパシタ
Ｄ１−Ｄ４  ドレイン領域
Ｇ１−Ｇ４  ゲート領域
Ｉｃ        セル電流
Ｉｃｏｍｐ  補正電流
Ｉｄｉｆｆ  差分電流（Differenzstrom）
Ｉｏｕｔ    出力電流
Ｉｓｅｎｓｅ    検知電流（Abtaststrom）／測定電流
Ｉｓｔｏｒｅ    メモリー電流
Ｒｃ        セル抵抗
Ｒｐａｒ    記憶領域抵抗
Ｒｐａｒ´  記憶領域抵抗
Ｓ１−Ｓ４  ソース領域
ＳＷ１、ＳＷ２    スイッチ装置
Ｖｅｑ      等化電圧
Ｖｏｓ      オフセット電圧
Ｖｗｌ      ワード線電圧／読み出し電圧
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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