(57)【要約】【課題】ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、位相シフタを備える露光用マスクを用いてレジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、第２レジスト膜１１８をマスクとし第２の膜（シリコン酸化膜１０８）をエッチングストッパとして第３の膜（多結晶シリコン膜）を選択的にドライエッチングし、第３の膜を第１のパターンに加工する工程と、前記第２の膜をエッチングストッパとして第３の膜（多結晶シリコン膜１１０ａ）をさらにドライエッチングし、前記第３の膜の一部を除去して前記第３の膜を第２のパターンに加工する工程と、前記第２のパターンに加工された第３の膜（多結晶シリコン膜１１０ｂ）をマスクとして用いる工程と、を含む。【選択図】      図２
2007149768.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、第１の膜と、第２の膜と、第３の膜とを順に形成する工程と、
前記第３の膜上に、レジスト膜を形成する工程と、
位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、
前記レジスト膜をマスクとし前記第２の膜をエッチングストッパとして前記第３の膜を選択的にドライエッチングし、前記第３の膜を第１のパターンに加工する工程と、
前記第２の膜をエッチングストッパとして前記第３の膜をさらにドライエッチングし、前記第３の膜の一部を除去して前記第３の膜を第２のパターンに加工する工程と、
前記第２のパターンに加工された前記第３の膜をマスクとして用いて、前記第２の膜をパターニングする工程と、
前記パターニングされた前記第２の膜をマスクとして用い、前記第１の膜をパターニングする工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の膜は多結晶シリコン膜であり、
前記第１の膜をパターニングする前記工程は、該第１の膜をゲート電極形状に加工する工程である、半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第２の膜がアモルファスカーボン膜であり、前記第３の膜がＳｉＯＣ膜である、半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第２の膜が積層膜である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相シフトマスクを用いて形成された所定のパターンを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの高集積化に伴い、ゲート配線パターンの微細化が求められている。これを実現する手段として、レベンソン位相シフトマスクを用いたパターニングは有効な手段の一つである。しかしながら、レベンソン位相シフトマスクを用いた場合、連続したラインアンドスペース（Ｌｉｎｅ／Ｓｐａｃｅ）パターンしか形成できないため、所望のパターンを形成するためには、レベンソン露光により生じてしまう不要なパターンを除去する必要がある。
【０００３】
従来の半導体装置の製造方法としては、例えば特許文献１に記載されたものがある。同文献に記載された半導体装置の製造方法の工程断面図を図１０〜図１１に示す。
【０００４】
図１０に示すように、まず、シリコン基板２０２上にゲート酸化膜２０４を形成し、その上に多結晶シリコン膜２０６を形成する。さらにその上に、ハードマスク形成用のシリコン酸化膜２０８を形成した後、ポジ型フォトレジスト膜（不図示）を形成する。
【０００５】
このポジ型フォトレジスト膜に対して、レベンソン位相シフトマスク２２０により第１の露光および現像を行う。この際、レベンソン位相シフトマスク２２０の位相シフタ部２２４のエッジ部、およびライン用遮光部２２２に対応する領域には光が照射されず、所定の形状にパターニングされたレジスト膜２１０が形成される(図１０（ａ）)。
【０００６】
次に、このレジスト膜２１０をマスクとして、シリコン酸化膜２０８をエッチングし、多結晶シリコン膜２０６上にマスクパターンが転写されたシリコン酸化膜２０８ａを形成する(図１０（ｂ）)。そして、多結晶シリコン膜２０６およびシリコン酸化膜２０８ａを覆うように、ポジ型フォトレジスト膜（不図示）を形成した後、露光用マスク２２６を介して第２の露光および現像を行う。これにより、形成したいゲートパターンに対応する部分のシリコン酸化膜２０８ａのみ保護用レジスト膜２１２により被覆される(図１０（ｃ）)。
【０００７】
次に、この保護用レジスト膜２１２に被覆されていないシリコン酸化膜２０８ａをエッチングにより除去する。続いて、保護用レジスト膜２１２を除去して、形成したいゲートパターンに対応する所望のシリコン酸化膜２０８ｂを得る(図１１（ｄ）)。そしてこのシリコン酸化膜２０８ｂをマスクとして、多結晶シリコン膜２０６のエッチングを行う。これにより、このシリコン酸化膜２０８ｂに相応したゲートパターンである多結晶シリコン膜２０６ａが形成される（図１１（ｅ））。
【特許文献１】特開２００１−１０２０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に記載の方法は、図１０（ｃ）〜図１１（ｄ）の工程において、多結晶シリコン膜２０６の表面に予定していないパターンが転写され、所望の半導体装置が得られないという点で改善の余地を有していた。
この点を、図１２を参照しながら説明する。
【０００９】
図１２（ａ）に示すように、第２の露光・現像により、形成したいゲートパターンに対応するシリコン酸化膜２０８ａのみ保護用レジスト膜２１２に被覆されている状態になる。次に、不要なシリコン酸化膜２０８ａを除去するためのエッチングを行う。この際、露出している多結晶シリコン膜２０６の表面は、エッチングされる。これにより、多結晶シリコン膜２０６において、露出部分Ａに予定していないパターンが転写され、露出部分Ａと保護用レジスト膜２１２による被覆部分Ｂとの間で、膜厚に差が生じる(図１２（ｂ）)。
【００１０】
次に、所望のハードマスクパターンが形成されたシリコン酸化膜２０８ｂをマスクとして、多結晶シリコン膜２０６をエッチングする。この際、第２露光・現像において、保護用レジスト膜２１２で被覆されていなかった露出部分Ａは、保護用レジスト膜２１２で被覆されていた被覆部分Ｂと比較して、膜厚が薄くなっているため、先にゲート酸化膜２０４が露出する（図１２（ｃ））。
【００１１】
図１２（ｃ）に示すように、保護用レジスト膜２１２で被覆されていた被覆部分Ｂには多結晶シリコン膜２０６ａが残っているため、さらにゲート酸化膜２０４を露出させるまでエッチングを行う。このようなエッチング工程により、保護用レジスト膜２１２で被覆されていなかった多結晶シリコン膜２０６ａの露出部分Ａは、過剰なエッチングが行われ、ゲート酸化膜２０４がエッチングされ、さらにシリコン基板２０２までエッチングが進行してしまうことがあった（図１２（ｄ））。
【００１２】
さらに、近年、トランジスタの高速化、高性能化の要求により、ゲート酸化膜のさらなる薄膜化が進んでおり、ゲート酸化膜のエッチングに対するマージンが少なくなってきている。そのため、シリコン基板等までエッチングされ、得られる半導体装置においてゲートリーク電流や短絡が発生することが顕在化してきた。
【００１３】
このように、多結晶ポリシリコンなどの第１膜の表面において、不要なパターンが形成されたシリコン酸化膜などからなるハードマスクをエッチングすると、そのエッチングの際に第１の膜もエッチングされ、予定していないパターンが第１の膜に形成されることがあった。そのため、その後の工程において、シリコン基板等に予定していないパターンが転写され、ゲートリーク電流の発生や短絡等をもたらすことがあった。
【課題を解決するための手段】
【００１４】
本発明によれば、シリコン基板上に、第１の膜と、第２の膜と、第３の膜とを順に形成する工程と、
前記第３の膜上に、レジスト膜を形成する工程と、
位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、
前記レジスト膜をマスクとし前記第２の膜をエッチングストッパとして前記第３の膜を選択的にドライエッチングし、前記第３の膜を第１のパターンに加工する工程と、
前記第２の膜をエッチングストッパとして前記第３の膜をさらにドライエッチングし、前記第３の膜の一部を除去して前記第３の膜を第２のパターンに加工する工程と、
前記第２のパターンに加工された前記第３の膜をマスクとして用いて、前記第２の膜をパターニングする工程と、
前記パターニングされた前記第２の膜をマスクとして用い、前記第１の膜をパターニングする工程と、を含む半導体装置の製造方法が提供される。
【００１５】
このような半導体装置の製造方法によれば、位相シフタを備える露光用マスクを用いた場合において形成される不要なマスクパターンを、エッチングストッパである第２の膜上で、ドライエッチングにより除去している。そのため、第１の膜の表面に予定していないパターンが形成されることがない。これにより、シリコン基板等に、予定していないパターンが転写されるのを抑制することができ、ゲートリーク電流の発生や短絡等のような特性の劣化を抑制することができる。
【発明の効果】
【００１６】
本発明によれば、ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
以下に、本発明の実施の形態を、第１〜第３の実施の形態により説明する。
【００１８】
（第１実施形態）
本実施形態の半導体装置の製造方法は以下の工程を含む。
（ｉ）シリコン基板１０２上に、第１の膜（多結晶シリコン膜１０６）と、第２の膜（シリコン酸化膜１０８）と、第３の膜（多結晶シリコン膜１１０）とを順に形成する工程（図１（ａ））。
（ii）多結晶シリコン膜１１０上に、レジスト膜を形成する工程（図１（ａ））。
（iii）位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程（図１（ａ））。
（iv）レジスト膜１１４をマスクとし、シリコン酸化膜１０８をエッチングストッパとして、多結晶シリコン膜１１０を選択的にドライエッチングし、多結晶シリコン膜１１０を第１のパターンに加工する工程（図１（ｂ））。
（ｖ）シリコン酸化膜１０８をエッチングストッパとして多結晶シリコン膜１１０ａをさらにドライエッチングし、多結晶シリコン膜１１０ａの一部を除去して多結晶シリコン膜１１０ａを第２のパターンに加工する工程（図２（ｃ）〜（ｄ））。
（vi）第２のパターンに加工された多結晶シリコン膜１１０ｂをマスクとして用いて、シリコン酸化膜１０８をパターニングする工程（図３（ｅ））。
（vii）パターニングされたシリコン酸化膜１０８ａをマスクとして用い、第１の膜１０６をパターニングする工程（図３（ｆ））。
【００１９】
以下、第１の実施形態を各工程に沿って説明する。
図１〜３は、本実施形態の半導体装置の製造方法を工程順に示す平面図（（ａ−１）〜(ｆ−１)）、およびその断面図(（ａ−２）〜（ｆ−２）)である。
【００２０】
図１（ａ）に示すように、シリコン基板１０２上に、ゲート酸化膜１０４と、多結晶シリコン膜１０６とを順に積層する。さらにその上に、ハードマスク形成用のシリコン酸化膜１０８と、多結晶シリコン膜１１０と、反射防止膜１１２と、レジスト膜（不図示）を形成する。そして、レベンソン位相シフトマスク（不図示）を用いて、レジスト膜を露光・現像し、パターニングされた第１レジスト膜１１４を形成する(図１（ａ）)。
【００２１】
次に、第１レジスト膜１１４をマスクとし、シリコン酸化膜１０８をエッチングストッパとして、反射防止膜１１２および多結晶シリコン膜１１０を選択的にドライエッチングする。そして、第１レジスト膜１１４と反射防止膜１１２とを、通常の方法により剥離除去し、多結晶シリコン膜１１０を第１のパターンに加工する(図１（ｂ）)。
【００２２】
一般に、ドライエッチング装置としてポリシリエッチング装置を用いる場合においては、多結晶シリコン膜１１０／シリコン酸化膜１０８のエッチング選択比を大きく取ることができる。これにより、シリコン酸化膜１０８の膜表面に削れが生じることなく、多結晶シリコン膜１１０を選択的にエッチングすることができる。エッチングガスとしては、例えばＣｌ２／Ｏ２，ＨＢｒ／Ｏ２系のガスなどを用いることができる。
【００２３】
そして、シリコン酸化膜１０８上においてエッチングされた多結晶シリコン膜１１０ａを埋め込むように、シリコン反射防止膜１１６およびフォトレジスト（不図示）を形成する。次いで、所定のマスクを用い、フォトレジスト（不図示）の露光・現像を行い、開口部１１９を有する第２レジスト膜１１８を形成する（図２（ｃ））。開口部１１９は、多結晶シリコン膜１１０に転写された不要なパターンの直上領域において開口している。
【００２４】
次いで、第２レジスト膜１１８をマスクとして、反射防止膜１１６と、多結晶シリコン膜１１０ａの一部をエッチングにより除去し、多結晶シリコン膜１１０を第２のパターンに加工する(図２（ｄ）)。これにより、形成したいゲートパターン以外のパターンが除去される。上記したように、シリコン酸化膜１０８を用いることにより、多結晶シリコン膜１１０／シリコン酸化膜１０８のエッチング選択比を大きく取ることができる。そのため、シリコン酸化膜１０８の膜表面に削れを生じさせることなくエッチングを行うことができる。
【００２５】
そして、残ったレジスト膜１１８および反射防止膜１１６を、通常の方法により剥離除去する。
【００２６】
次に、多結晶シリコン膜１１０ｂをマスクにしてシリコン酸化膜１０８のエッチングを行う(図３（ｅ）)。シリコン酸化膜１０８／多結晶シリコン膜１０６のエッチング選択比を取り、多結晶シリコン膜１０６の膜減りが少ない状態で、シリコン酸化膜１０８のエッチングを行う。そして、シリコン酸化膜１０８ａをマスクとして、多結晶シリコン膜１０６のエッチングを行い、ゲート電極１０６ａを作成する(図３（ｆ）)。多結晶シリコン膜１０６の表面には、予期しないパターンが形成されておらず、ゲート酸化膜１０４の表面までエッチングされる。
【００２７】
この後、通常の方法により、ウェル、ゲート電極、拡散層等を作成して、半導体装置を製造する。
【００２８】
このような本実施形態における効果を説明する。
本実施形態においては、シリコン基板等に、予定していないパターンが転写されるのを抑制することができ、ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置を製造することができる。
【００２９】
一方、特許文献１に記載のように、多結晶シリコン膜上に形成されたシリコン酸化膜を単層マスクとする場合においては、シリコン酸化膜／多結晶シリコン膜のエッチング選択比を高く取ることが困難である。そのため、シリコン酸化膜に形成されたマスクパターンのうち不要なパターンを除去する際、多結晶シリコン膜の表面が露出している部分はエッチングされ、不要なパターンが形成されることがあった。そして、多結晶シリコン膜をエッチングする際に、この不要なパターンによりゲート酸化膜およびシリコン基板がエッチングされ、得られる半導体装置においてゲートリーク電流や短絡等が発生することがあった。
【００３０】
これに対し、本実施形態においては、第２の膜（シリコン酸化膜１０８）は第３の膜（多結晶シリコン膜１１０）に対してエッチングストッパとして機能し、さらに第１の膜（多結晶シリコン膜１０６）に対してハードマスクとして機能する。これにより、第１の膜の表面に予定していないパターンが形成されることがなく、さらに、所定のパターンが転写された第２の膜をマスクとして第１の膜を効率よくエッチングすることができる。そのため、シリコン基板等に、予定していないパターンが転写されるのを抑制することができる。これにより、ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置を製造することができ、製品の歩留まりが向上する。
【００３１】
（第２実施形態）
本実施形態の半導体装置の製造方法は以下の工程を含む。
（ｉ）シリコン基板１０２上に、第１の膜（多結晶シリコン膜１０６）と、第２の膜（アモルファスカーボン膜１２０）と、第３の膜（ＳｉＯＣ膜１２２）とを順に形成する工程（図４（ａ））。
（ii）ＳｉＯＣ膜１２２の上に、レジスト膜を形成する工程（図４（ａ））。
（iii）位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程（図４（ａ））。
（iv）レジスト膜１１４をマスクとし、アモルファスカーボン膜１２０をエッチングストッパとして、ＳｉＯＣ膜１２２を選択的にドライエッチングし、多結晶シリコン膜１１０を第１のパターンに加工する工程（図４（ｂ））。
（ｖ）アモルファスカーボン膜１２０をエッチングストッパとしてＳｉＯＣ膜１２２をさらにドライエッチングし、ＳｉＯＣ膜１２２の一部を除去してＳｉＯＣ膜１２２を第２のパターンに加工する工程（図５（ｃ）〜（ｄ））。
（vi）第２のパターンに加工されたＳｉＯＣ膜１２２ｂをマスクとして用いて、アモルファスカーボン膜１２０をパターニングする工程（図６（ｅ））。
（vii）パターニングされたアモルファスカーボン膜１２０ａをマスクとして用い、多結晶シリコン膜１０６をパターニングする工程（図６（ｅ））。
【００３２】
以下、本実施形態を各工程に沿って説明する。
図４〜６は、本実施形態の半導体装置の製造方法を工程順に示す平面図(（ａ−１）〜（ｅ−１）)、およびその断面図((ａ−２)〜(ｅ−２))である。
【００３３】
図４（ａ）に示すように、シリコン基板１０２上に、ゲート酸化膜１０４と、多結晶シリコン膜１０６とを順に積層する。さらにその上に、ハードマスク形成用のアモルファスカーボン膜１２０と、ＳｉＯＣ膜１２２と、レジスト膜（不図示）とを形成する。
【００３４】
そして、レベンソン位相シフトマスク（不図示）を用いて、レジスト膜を露光・現像し、パターニングされた第１レジスト膜１１４を形成する(図４（ａ）)。次に、第１レジスト膜１１４をマスクとし、アモルファスカーボン膜１２０をエッチングストッパとして、ＳｉＯＣ膜１２２を選択的にドライエッチングし、ＳｉＯＣ膜１２２を第１のパターンに加工する(図４（ｂ）)。
【００３５】
ドライエッチング条件を最適化することにより、ＳｉＯＣ膜１２２／アモルファスカーボン膜１２０のエッチング選択比を大きく取ることができる。これにより、アモルファスカーボン膜１２０の膜表面に削れを生じさせることなく、ＳｉＯＣ膜１２２のエッチングを行うことができる。エッチングガスとしては、例えばフルオロカーボン系のガスなどを用いることができる。
【００３６】
そして、エッチングされたＳｉＯＣ膜１２２ａを埋め込むように、アモルファスカーボン膜１２０上に反射防止膜１１６およびフォトレジスト（不図示）を形成する。次いで、所定のマスクを用い、フォトレジスト（不図示）の露光・現像を行い、開口部１１９を有する第２レジスト膜１１８を形成する（図５（ｃ））。開口部１１９は、多結晶シリコン膜１１０に転写された不要なパターンの直上領域において開口している。
【００３７】
次いで、第２レジスト膜１１８をマスクとして、反射防止膜１１６と、ＳｉＯＣ膜１２２ａの一部をエッチングにより除去し、ＳｉＯＣ膜１２２を第２のパターンに加工する(図５（ｄ）)。これにより、形成したいゲートパターン以外のパターンが除去される。上記したように、ドライエッチング条件を最適化することにより、ＳｉＯＣ膜１２２／アモルファスカーボン膜１２０のエッチング選択比を大きく取ることができる。そのため、アモルファスカーボン膜１２０の膜表面に削れを生じさせることなくエッチングを行うことができる。
【００３８】
そして、残ったレジスト膜１１８および反射防止膜１１６を、通常の方法により剥離除去する。
【００３９】
次に、ＳｉＯＣ膜１２２ｂをマスクにしてアモルファスカーボン膜１２０のエッチングを行う。このとき、アモルファスカーボン膜１２０／多結晶シリコン膜１０６のエッチング選択比を取り、多結晶シリコン膜１０６の膜減りが少ない状態で、アモルファスカーボン膜１２０のエッチングを行う。そして、エッチングされたアモルファスカーボン膜１２０ａをマスクとして、多結晶シリコン膜１０６のエッチングし、ゲート電極１０６ａを作成する(図６（ｅ）)。多結晶シリコン膜１０６の表面には、予期しないパターンが形成されておらず、ゲート酸化膜１０４の表面までエッチングされる。
【００４０】
この後、通常の方法により、ウェル、ゲート電極、拡散層等を作成して、半導体装置を製造する。
【００４１】
このような本実施形態における効果を説明する。
本実施形態の半導体装置の製造方法においても、第１実施形態の効果が得られる。さらに、第２の実施形態においては、ＳｉＯＣ膜／アモルファスカーボン積層膜を反射防止膜として使用しており、露光の際における光の反射が抑制されリソグラフィ性能が向上する。そのため、所望のパターンを効率よく形成することができる。
【００４２】
（第３の実施形態）
本実施形態の半導体装置の製造方法は以下の工程を含む。
（ｉ）シリコン基板１０２上に、第１の膜（多結晶シリコン膜１０６）と、第２の膜（アモルファスカーボン膜１２０とＳｉＯＣ膜１２２との積層膜）と、第３の膜（シリコン含有膜１２４）とを順に形成する工程（図７（ａ））。
（ii）シリコン含有膜１２４上に、レジスト膜を形成する工程（図７（ａ））。
（iii）位相シフタを備える露光用マスクを用いて前記レジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程（図７（ａ））。
（iv）レジスト膜１１４をマスクとし、ＳｉＯＣ膜１２２をエッチングストッパとして、シリコン含有膜１２４を選択的にドライエッチングし、シリコン含有膜１２４を第１のパターンに加工する工程（図７（ｂ））。
（ｖ）ＳｉＯＣ膜１２２をエッチングストッパとしてシリコン含有膜１２４ａをさらにドライエッチングし、シリコン含有膜１２４ａの一部を除去してシリコン含有膜１２４ａを第２のパターンに加工する工程（図８（ｃ）〜（ｄ））。
（vi）第２のパターンに加工されたシリコン含有膜１２４ｂをマスクとして用いて、前記積層膜をパターニングする工程（図９（ｅ））。
（vii）パターニングされた前記積層膜をマスクとして用い、第１の膜１０６をパターニングする工程（図９（ｅ））。
【００４３】
以下、本実施形態を各工程に沿って説明する。
図７〜９は、本実施形態の半導体装置の製造方法を工程順に示す平面図(（ａ−１）〜（ｅ−１）)、およびその断面図((ａ−２)〜(ｅ−２))である。
【００４４】
図７（ａ）に示すように、シリコン基板１０２上に、ゲート酸化膜１０４と、多結晶シリコン膜１０６とを順に積層する。さらにその上に、ハードマスク形成用のアモルファスカーボン膜１２０およびＳｉＯＣ膜１２２の積層膜と、シリコン含有膜１２４と、反射防止膜１１２と、レジスト膜（不図示）を形成する。シリコン含有膜１２４としては、アモルファスシリコン膜、ポリシリコン膜等を用いることができる。
【００４５】
そして、レベンソン位相シフトマスク（不図示）を用いて、レジスト膜を露光・現像し、パターニングされた第１レジスト膜１１４を形成する(図７（ａ）)。次に、第１レジスト膜１１４をマスクとし、ＳｉＯＣ膜１２２をエッチングストッパとして、反射防止膜１１２および多結晶シリコン膜１１０を選択的にドライエッチングし、シリコン含有膜１２４を第１のパターンに加工する(図７（ｂ）)。
【００４６】
一般に、ドライエッチング装置としてポリシリエッチング装置を用いる場合においては、シリコン含有膜１２４／ＳｉＯＣ膜１２２のエッチング選択比を大きく取ることができる。これにより、ＳｉＯＣ膜１２２の膜表面に削れを生じさせることなく、シリコン含有膜１２４のエッチングを行うことができる。エッチングガスとしては、例えばＣｌ２／Ｏ２，ＨＢｒ／Ｏ２系などを用いることができる。
【００４７】
そして、エッチングされたシリコン含有膜１２４ａを埋め込むように、シリコン酸化膜１０８上に反射防止膜１１６およびフォトレジスト（不図示）を形成する。次いで、所定のマスクを用い、フォトレジスト（不図示）の露光・現像を行い、開口部１１９を有する第２レジスト膜１１８を形成する（図８（ｃ））。開口部１１９は、シリコン含有膜１２４に転写された不要なパターンの直上領域において開口している。
【００４８】
次いで、第２レジスト膜１１８をマスクとして、反射防止膜１１６と、シリコン含有膜１２４ａの一部をエッチングにより除去し、シリコン含有膜１２４ａを第２のパターンに加工する(図８（ｄ）)。これにより、形成したいゲートパターン以外のパターンが除去される。上記したように、シリコン含有膜１２４を用いることにより、シリコン含有膜１２４／ＳｉＯＣ膜１２２のエッチング選択比を非常に大きく取ることができる。そのため、ＳｉＯＣ膜１２２の膜表面に削れを生じさせることなくエッチングを行うことができる。
【００４９】
そして、残ったレジスト膜１１８および反射防止膜１１６を、通常の方法により剥離除去する。
【００５０】
次に、シリコン含有膜１２４ｂをマスクにして、ＳｉＯＣ膜１２２およびアモルファスカーボン膜１２０のエッチングを行う。そして、エッチングされた積層膜をマスクとして、多結晶シリコン膜１０６のエッチングを行い、ゲート電極１０６ａを作成する(図９（ｅ）)。多結晶シリコン膜１０６の表面には、予期しないパターンが形成されておらず、ゲート酸化膜１０４の表面までエッチングされる。
【００５１】
この後、通常の方法により、ウェル、ゲート電極、拡散層等を作成して、半導体装置を製造する。
【００５２】
このような本実施形態における効果を説明する。
本実施形態の半導体装置の製造方法においても、第１実施形態の効果が得られる。
さらに、本実施形態においては、第２の膜として積層膜（アモルファスカーボン膜およびＳｉＯＣ膜）を用いている。そのため、第２の膜に必要となるエッチングストッパとしての機能と、ハードマスクとしての機能とを、上層膜と下層膜とに分けることができる。これにより、ゲートリーク電流の発生や短絡等のような特性の劣化をさらに抑制することができ、製品の歩留まりが向上する。
【００５３】
またさらに、第３の実施形態においては、第２の膜として積層膜を用いている。そのため、これらの膜の間でもエッチング選択比を取ることができ、設計の自由度が向上する。
【００５４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５５】
たとえば、上述の実施の形態においては、ゲートパターンを形成する態様にについて説明したが、特に限定されず、エッチングによって膜表面の損傷を抑制したい場合においても適用することができる。このような場合、第１の膜としては、多結晶シリコン膜以外に、単結晶シリコン膜等を用いることができる。
【００５６】
また、第１および第２の実施形態においては、エッチングストッパを単層構造とし、第３の実施形態においては、エッチングストッパとして２層構造としたが、特に限定されず、３層以上の積層構造とすることもできる。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図４】第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図７】第３の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図８】第３の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図９】第３の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１０】従来の半導体装置の製造方法を模式的に示した工程断面図である。
【図１１】従来の半導体装置の製造方法を模式的に示した工程断面図である。
【図１２】本発明の課題を説明する工程断面図である。
【符号の説明】
【００５８】
１０２        シリコン基板
１０４        ゲート酸化膜
１０６        多結晶シリコン膜
１０６ａ      ゲート電極
１０８，１０８ａ      シリコン酸化膜
１１０，１１０ａ，１１０ｂ    多結晶シリコン膜
１１２        反射防止膜
１１４        レジスト膜
１１６        反射防止膜
１１８        レジスト膜
１１９        開口部
１２０，１２０ａ      アモルファスカーボン膜
１２２，１２２ａ，１２２ｂ      ＳｉＯＣ膜
１２４，１２４ａ，１２４ｂ      シリコン含有膜
２０２        シリコン基板
２０４        ゲート酸化膜
２０６，２０６ａ      多結晶シリコン膜
２０８，２０８ａ，２０８ｂ      シリコン酸化膜
２１０        レジスト膜
２１２        保護用レジスト膜
２２０        レベンソン位相シフトマスク
２２２        ライン用遮光部
２２４        位相シフタ部
２２６        露光用マスク
Ａ        露出部分
Ｂ        被覆部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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