(57)【要約】本発明の１つの態様は、半導体基板（３２）上に電荷捕獲誘電体の第１層（３４）を形成する工程と、半導体基板上の電荷捕獲誘電体の第１層（３４）の上に、電荷捕獲誘電体の第２層（３６）を形成する工程と、半導体基板上の電荷捕獲誘電体の第２の層（３６）の上に、電荷捕獲誘電体の第３層（３８）を少なくとも部分的に形成する工程と、電荷捕獲誘電体の第３層（３８）がある場合に、必要に応じてその電荷捕獲誘電体の第３層（３８）を除去する工程と、電荷捕獲誘電体の上のソース／ドレイン・マスク（４０）を形成する工程と、電荷捕獲誘電体を介して半導体基板にソース／ドレイン注入物を注入する工程と、電荷捕獲誘電体の第３層（３８）がある場合に、必要に応じてその電荷捕獲誘電体の第３層（３８）を除去する工程と、並びに、半導体基板上の電荷捕獲誘電体の第２層（３６）の上に電荷捕獲誘電体の第３層（３８）を形成する工程と、半導体基板上の電荷捕獲誘電体の第２層（３６）の上に、電荷捕獲誘電体の第３層（３８）を再形成する工程と、電荷捕獲誘電体の第３層（３８）の上に追加の材料（４４）を形成する工程とのうちの１つを実行する工程とを含む、ＳＯＮＯＳ型不揮発性半導体メモリ装置を形成する方法に関する。
2004522312.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＮＯＳ型不揮発性半導体メモリ装置を形成する方法であって、
半導体基板上に電荷捕獲誘電体の第１層を形成する工程と、
前記半導体基板上の前記電荷捕獲誘電体の第１層の上に、電荷捕獲誘電体の第２層を形成する工程と、
必要に応じて、前記半導体基板上の前記電荷捕獲誘電体の第２層の上に、電荷捕獲誘電体の第３層を少なくとも部分的に形成する工程と、
前記電荷捕獲誘電体の第３層がある場合に、必要に応じて、前記電荷捕獲誘電体の第３層を除去する工程と、
前記電荷捕獲誘電体の上にソース／ドレイン・マスクを形成する工程と、
前記電荷捕獲誘電体を介して前記半導体基板にソース／ドレイン注入物を注入する工程と、
前記電荷捕獲誘電体の第３層がある場合に、必要に応じて、前記電荷捕獲誘電体の第３層を除去する工程と、
前記半導体基板上の前記電荷捕獲誘電体の第２層の上に、前記電荷捕獲誘電体の第３層を形成する工程と、前記半導体基板上の前記電荷捕獲誘電体の第２層の上に、前記電荷捕獲誘電体の第３層を再形成する工程と、前記電荷捕獲誘電体の第３層の上に、追加の材料を形成する工程とのうちの１つを実行する工程とを含む方法。
【請求項２】
前記電荷捕獲誘電体の第１層が、二酸化シリコンを含み、前記電荷捕獲誘電体の第２層が、窒化シリコンを含み、前記電荷捕獲誘電体の第３層が、二酸化シリコンを含む請求項１に記載の方法。
【請求項３】
前記ソース／ドレイン注入物を注入した後に、前記電荷捕獲誘電体の第３層が前記電荷捕獲誘電体の第２層の上に形成される請求項１に記載の方法。
【請求項４】
前記ソース／ドレイン・マスクを形成する前に、前記電荷捕獲誘電体の第３層が、前記電荷捕獲誘電体の第２層の上に少なくとも部分的に形成され、前記ソース／ドレイン注入物を注入した後で、前記電荷捕獲誘電体の第３層が除去され、前記電荷捕獲誘電体の第３層が、前記電荷捕獲誘電体の第２層の上に再形成される請求項１に記載の方法。
【請求項５】
前記ソース／ドレイン・マスクを形成する前に、前記電荷捕獲誘電体の第３層が、前記電荷捕獲誘電体の第２層の上に少なくとも部分的に形成され、前記ソース／ドレイン注入物を注入した後で、前記電荷捕獲誘電体の第３層の上に追加の材料が形成される請求項１に記載の方法。
【請求項６】
前記ソース／ドレイン注入物が、最少注入量約１×１０１４ ａｔｏｍｓ／ｃｍ２以上から最大注入量約１×１０１６ ａｔｏｍｓ／ｃｍ２以下で注入されたヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム、及びリンのうちの少なくとも１つを含む請求項１に記載の方法。
【請求項７】
ＳＯＮＯＳ型不揮発性半導体メモリ装置のコア領域内に電荷捕獲誘電体領域とソース／ドレイン領域を形成する方法であって、
半導体基板上に電荷捕獲誘電体の第１層を形成する工程と、
前記半導体基板上の前記電荷捕獲誘電体の第１層の上に、電荷捕獲誘電体の第２層を形成する工程と、
前記半導体基板上の前記電荷捕獲誘電体の第２層の上に、電荷捕獲誘電体の第３層を少なくとも部分的に形成する工程と、
前記電荷捕獲誘電体の第３層がある場合に、必要に応じて、前記電荷捕獲誘電体の第３層を除去する工程と、
前記電荷捕獲誘電体の上にフォトレジストをパターン形成する工程と、
前記電荷捕獲誘電体を介して前記半導体基板に、ヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム、及びリンのうちの少なくとも１つを注入する工程と、
前記電荷捕獲誘電体の第３層がある場合に、必要に応じて前記電荷捕獲誘電体の第３層を除去する工程と、
前記半導体基板上の前記電荷捕獲誘電体の第２層の上に、前記電荷捕獲誘電体の第３層を形成する工程と、前記半導体基板上の前記電荷捕獲誘電体の第２層の上に、前記電荷捕獲誘電体の第３層を再形成する工程と、前記電荷捕獲誘電体の第３層の上に追加の材料を形成する工程とのうちの１つを実行する工程とを含む方法。
【請求項８】
前記フォトレジストをパターン形成する前に、前記電荷捕獲誘電体の第３層が、前記電荷捕獲誘電体の第２層の上に少なくとも部分的に形成され、ヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム及びリンのうちの少なくとも１つを注入した後で、前記電荷捕獲誘電体の第３層が除去され、前記電荷捕獲誘電体の第３層が、前記電荷捕獲誘電体の第２層の上に再形成される請求項７に記載の方法。
【請求項９】
前記フォトレジストをパターン形成する前に、前記電荷捕獲誘電体の第３層が、前記電荷捕獲誘電体の第２層の上に少なくとも部分的に形成され、ヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム及びリンのうちの少なくとも１つを注入した後で、追加の材料が前記電荷捕獲誘電体の第３層の上に形成される請求項７に記載の方法。
【請求項１０】
前記電荷捕獲誘電体が、ＯＮＯ三重層誘電体、酸化物／酸化タンタル／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体、及び酸化物／酸化ハフニウム／酸化物三重層誘電体からなるグループから選択される１つを含む請求項７に記載の方法。
【発明の詳細な説明】
（技術分野）
本発明は、一般に、ＳＯＮＯＳ型不揮発性メモリ半導体装置の製造に関する。本発明は、詳細には、ＳＯＮＯＳ型不揮発性メモリ半導体装置のソース／ドレイン領域と電荷捕獲誘電体を作成する改善された方法に関する。
【０００１】
（背景技術）
従来のフローティング・ゲート・フラッシュ・メモリ・タイプのＥＥＰＲＯＭ（電気的消去可能プログラム可能な読み出し専用メモリ）は、トンネル酸化物、トンネル酸化物上の第１のポリシリコン層、第１のポリシリコン層上のＯＮＯ（酸化物−窒化物−酸化物）層間誘電体、及びＯＮＯ層間誘電体上の第２のポリシリコン層の積み重ねを特徴とするメモリ・セルを使用している。
【０００２】
例えば、Ｇｕｔｅｒｍａｎら（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．２６， Ｎｏ． ４， ｐ．５７６， １９７９）は、層間酸化物上の制御ゲートと共に、ゲート酸化物と層間酸化物の間に挟まれたフローティング・ゲートからなるフローティング・ゲート不揮発性メモリ・セルについて述べている。
【０００３】
一般的に、フラッシュ・メモリ・セルは、ドレイン領域近くのチャネル部分のなどの基板の一部分からフローティング・ゲートにホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎ）を注入することによりプログラムされる。電子の注入によって、フローティング・ゲートに負電荷が導入される。注入のメカニズムは、ソース領域と基板の大部分とをアースし、制御電極に相対的に高い正電圧を印加して電子求引性電界を作り出し、かつドレイン領域に適度な大きさの正電圧を印加して「ホット」（高エネルギー）な電子を生成することにより行うことができる。
【０００４】
フローティング・ゲートに十分な負電荷が蓄積した後、フローティング・ゲートが負電位になるため、電界効果トランジスタ（ＦＥＴ）のしきい電圧が上昇し、その後の「読み出し」モードでのチャネル領域内の電流の流れが抑制される。フラッシュ・メモリ・セルがプログラムされているかどうかの決定には、読み出し電流の大きさが使用される。
【０００５】
フラッシュ・メモリ・セルのフローティング・ゲートを放電させる操作は、消去機能と呼ばれる。消去機能は、一般に、トランジスタのフローティング・ゲートとソース領域間（ソース消去または負ゲート消去）あるいはフローティング・ゲートと基板間（チャネル消去）のファウラー−ノルトハイム・トンネル効果によって実行される。ソース消去操作は、それぞれのメモリ・セルのドレインを浮動させながらソース領域に高い正電圧を印加しかつ制御ゲートと基板をアースすることによって行われる。
【０００６】
続いて、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）型メモリ装置が紹介された。ＣｈａｎらによるＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．８， Ｎｏ．３， ｐ．９３， １９８７を参照されたい。ＳＯＮＯＳ型フラッシュ・メモリ・セルは、電荷を捕獲する非導電性誘電体層、一般に窒化シリコン層が、２つの二酸化シリコン層（絶縁層）の間に挟まれて構成されている。非導電性誘電体層は、電荷捕獲媒体として働く。上側の二酸化シリコン層の上に導電ゲート層が配置される。
【０００７】
電荷は、ドレインとして使用されるどちらの側の近くにも局所的に捕獲されるので、この構造は、２トランジスタ・セルまたは２ビット／セルとして説明することができる。多層構造を使用すると、４ビット以上／セルを実現することができる。マルチビット・セルを使用すると、ＳＯＮＯＳ型メモリ装置は、集積回路チップ上で保持／処理される量を増やすという連続的傾向に役立つという点で、他の装置よりも優れた利点を持つことができる。
【０００８】
簡略化するために、ＳＯＮＯＳの２ビット／セルの実施態様について説明する。ＳＯＮＯＳ型メモリ装置の両方のビットは、ホットエレクトロン・プログラミングを使用するような従来の方式でプログラムされるが、各ビットは、比較的低いゲート電圧でプログラムされるものと逆方向に読み出される。例えば、従来、右側のビットは、ソースがアースされているかまたは低電圧のときにゲートとドレインにプログラミング電圧を印加することによってプログラムされる。
【０００９】
ホットエレクトロンは、十分に加速されて、捕獲誘電体層のドレイン近くの領域に注入される。しかしながら、装置は、書き込まれるときの逆方向に読み出され、すなわち、ドレインがアースされるかまたは低電圧のときにゲートとソースに電圧が印加される。同様に、左側のビットは、ソース端子とドレイン端子の機能を置き換えることによってプログラムされ読み出される。ビットのうちの１つをプログラムするとき、その情報を持つ他のビットはそのままにされる。
【００１０】
逆方向の読み出しは、比較的低いゲート電圧が使用されるときに最も有効である。比較的低いゲート電圧を逆方向の読み出しと組み合わせて利用する利点は、捕獲電荷領域の下のチャネル部分の両側の電位降下が大幅に減少することである。電荷捕獲領域の下のチャネル電位降下が小さいので、プログラム領域または電荷捕獲領域を比較的小さくすることができる。
【００１１】
これにより、局所的捕獲領域内に捕獲された電荷の効果が増幅されるので、プログラミング時間が大幅に高速化される。プログラミング時間は短縮されるが、プログラム状態と非プログラム状態の間のしきい電圧の差は、装置が順方向に読み出されているときと同じままである。
【００１２】
ＳＯＮＯＳ型メモリ装置は、さらに他の利点も提供する。特に、メモリ・セルの消去メカニズムは大幅に強化される。右側ビットの場合はゲートとドレインに適切な消去電圧を印加し、左側ビットの場合はゲートとソースに適切な消去電圧を印加することによって、メモリ・セルの両方のビットを消去することができる。
【００１３】
別の利点には、サイクリングによる損耗が小さく、それにより装置の寿命が長くなることがある。逆方向に読み出す効果は、同じ量のプログラミングのしきい電圧をかなり高くできることである。従って、メモリ・セルのプログラム状態と非プログラム状態のしきい電圧の差を十分に大きくするために、セルを順方向に読み出すときよりもセルを逆方向に読み出すときの方が、必要な捕獲電荷領域がかなり小さくなる。
【００１４】
電荷捕獲領域をできるだけ小さくすると、消去メカニズムが強化される。順方向にプログラミングし逆方向に読み出すことにより、電荷捕獲領域の幅をドレイン（右側ビット）またはソース近くの狭い領域に制限することができる。これにより、メモリ・セルの消去効率をかなり高めることができる。
【００１５】
局部電荷捕獲のもう１つの利点は、消去の際に、ドレインの近くだけが消去されるので、ドレインから遠い窒化物領域には深い空乏が生じないことである。消去した後のセルの最終的なしきい値は、装置構造自体によって自動的に制限される。これは、深い空乏の問題が起きることが多い従来の単一トランジスタ・フローティング・ゲート・フラッシュ・メモリ・セルと正反対である。
【００１６】
以上、多くの利点を説明したが、ＳＯＮＯＳ型メモリ装置と関連したいくつかの欠点がある。いくつかの例では、電荷捕獲層をシリコン基板またはゲート酸化物層上に、高精度かつ均一に、高品質（欠陥なしに）に、汚染なしに形成することは困難である。そのような構成は、所定の厚さを有するＯＮＯ各層を正確かつ均一に形成するための問題を提起する。
【００１７】
さらに、適切に形成されたＯＮＯ誘電体は、十分なポリシリコンとソース／ドレイン間の分離を実現する。ＯＮＯ誘電体に間違って取り込まれた汚染物質及びドーパント／注入物は、ポリシリコン−ソース／ドレイン分離を低下させ、それにより、作成されるメモリ装置の信頼性が低下する。これは、特に、ＯＮＯ誘電体を形成した後にソース／ドレインを注入することによりビット線を形成しようとする場合に問題になる。
【００１８】
しかしながら、ＯＮＯ誘電体を形成する前にソース／ドレインを注入すると、注入物の拡散が起こり望ましくない。これは、ＯＮＯ誘電体の作成及びアニールと関連するいくつかの熱サイクルがあるからである。ポリシリコンとソース／ドレイン間の分離が改善されかつ注入物の拡散がほとんどまたは全くないＳＯＮＯＳ型不揮発性メモリ装置の要求がまだ満たされていない。
【００１９】
（発明の開示）
本発明は、ＳＯＮＯＳ型不揮発性メモリ装置を製造するための簡素化された方法を提供し、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置内の電荷捕獲誘電体及びソース／ドレインを形成する簡素化された方法を提供する。ＳＯＮＯＳ型不揮発性メモリ装置は、高密度で頑強な単数または複数の不揮発性メモリ装置の生産効率を高める。
【００２０】
本発明は、一般にコア領域内のＯＮＯ形成と関連する欠陥、汚染及びコストを最小限に抑え、ポリシリコンとソース／ドレイン間の分離を改善し、ソース／ドレイン注入物の過度の拡散を緩和する。本発明は、また、縮小化を改善しながら均一かつ正確な厚さを有する電荷捕獲誘電体の形成を可能にする。
【００２１】
本発明の１つの態様は、半導体基板上に電荷捕獲誘電体の第１層を形成する工程と、半導体基板上に電荷捕獲誘電体の第１層の上に、電荷捕獲誘電体の第２層を形成する工程と、半導体基板上の電荷捕獲誘電体の第２層の上に、電荷捕獲誘電体の第３層を少なくとも部分的に形成する工程と、電荷捕獲誘電体の第３層がある場合に、必要に応じてその電荷捕獲誘電体の第３層を除去する工程と、電荷捕獲誘電体上にソース／ドレイン・マスクを形成する工程と、電荷捕獲誘電体を介して半導体基板にソース／ドレイン注入物を注入する工程と、電荷捕獲誘電体の第３層がある場合に、必要に応じてその電荷捕獲誘電体の第３層を除去する工程と、並びに、半導体基板上の電荷捕獲誘電体の第２層の上に、電荷捕獲誘電体の第３層を形成する工程と、半導体基板上の電荷捕獲誘電体の第２層の上に、電荷捕獲誘電体の第３層を再形成する工程と、電荷捕獲誘電体の第３層の上に追加の材料を形成する工程とのうちの１つを実行する工程とを含む、ＳＯＮＯＳ型不揮発性半導体メモリ装置を形成する方法に関する。
【００２２】
（発明を実施するための最良の形態）
本発明の様々な態様を説明する際に、段階的な範囲を使用する。そのような段階的な範囲のうちの高いまたは低い数値の１つの範囲が、別の段階的な範囲のうちの高いまたは低い数字の範囲と共に使用できることを理解されたい。
【００２３】
本発明は、ＳＯＮＯＳ型不揮発性メモリ装置を製造する方法、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置内にソース／ドレイン領域と電荷捕獲誘電体を形成するための改善された方法を含む。その結果、ＳＯＮＯＳ型メモリ・セルにおいて、ポリシリコンとソース／ドレイン間の分離が改善され、ソース／ドレイン注入物の過剰拡散がほとんどまたは全くなくなり、かつ／または電荷捕獲誘電体の厚さが正確で欠陥や汚染があっても最少になる。
【００２４】
ＳＯＮＯＳ型メモリ・セルにおいて、捕獲誘電体は、１つまたは２つのビットを記憶することによって機能する。電荷捕獲誘電体の電荷蓄積機能は、ＳＯＮＯＳ型不揮発性メモリ装置の品質と信頼性に影響を及ぼすため、電荷捕獲誘電体を適切に形成することが重要である。
【００２５】
本発明は、ソース／ドレイン・マスクを使用してソース／ドレイン領域及び電荷捕獲誘電体を形成し、かつ／または少なくとも追加の電荷捕獲誘電体層（通常は、上部酸化物層）を形成することによって、厚さが正確でかつ欠陥が最少の電荷捕獲誘電体を有するＳＯＮＯＳ型メモリ・セルを提供する。
【００２６】
一般に、本発明は、メモリ基板の少なくともコア領域上に電荷捕獲誘電体を形成または部分的に形成する工程を含む。電荷捕獲誘電体を部分的に形成する工程は、ＯＮＯ電荷捕獲誘電体の最上酸化物を不完全に形成するような、最上層を部分的または不完全に形成する工程とを含む。
【００２７】
これと関連して、最上層は、部分的に形成されるかまたは全く形成されないことがある。電荷捕獲誘電体または部分的に形成された電荷捕獲誘電体の最上層がある場合は、その最上層が、必要に応じて除去される。基板のコア領域にソース／ドレイン注入物が注入される。電荷捕獲誘電体または部分的に形成された電荷捕獲誘電体の最上層がある場合は、その最上層が、必要に応じて除去される。
【００２８】
ソース／ドレイン注入コア領域上に電荷捕獲誘電体を設けるために、新規または追加の最上層材料が形成される。その結果、ポリシリコンとソース／ドレイン間の分離が改善され、また一般にソース／ドレイン注入を行った後で電荷捕獲層を形成することによって生じる過度のソース／ドレイン拡散が緩和される。
【００２９】
図１を参照して、ＳＯＮＯＳ型メモリ・セルを示す。シリコン基板３上に電荷捕獲誘電体４が配置され、電荷捕獲誘電体４上にポリシリコン層５が配置される。基板３内のセル２の縁の近くにソース６領域とドレイン７領域が配置される。図示したように、電荷捕獲誘電体４は、３つ層、すなわち第１の二酸化シリコン層、窒化シリコン層、及び第２の二酸化シリコン層（ＯＮＯ電荷捕獲誘電体）を含む。詳細には、ＯＮＯ誘電体の場合は、電子捕獲機構は、窒化シリコン層内にある。
【００３０】
電荷捕獲誘電体は、電子捕獲を可能または容易にする任意の誘電体層でよい。換言すると、電子捕獲を容易にするために、電荷捕獲誘電体は、その電荷誘電体を挟んでいる層よりも低い障壁高さの層を有する（相対的に高い障壁高さを有する２つ層が、相対的に低い障壁高さを備えた層を挟んでいる）。ＯＮＯ三重層誘電体の場合は、酸化物層が、約３．１ｅＶの障壁高さを有するのに対し、窒化物層は、約２．１ｅＶの障壁高さを有する。これと関連して、中間層にはウェルが作成されている。
【００３１】
電荷捕獲誘電体の例には、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体（Ｓｉ０２／Ｔａ２Ｏ５）、酸化物／酸化タンタル／酸化物三重層誘電体（Ｓｉ０２／Ｔａ２Ｏ５／Ｓｉ０２）、酸化物／チタン酸ストロンチウム二重層誘電体（ＳｉＯ２／ＳｒＴｉＯ３）、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体（ＳｉＯ２／ＢａＳｒＴｉＯ２）、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体（ＳｉＯ２／ＳｒＴｉＯ３／ＳｉＯ２）、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体（ＳｉＯ２／ＳｒＴｉＯ３／ＢａＳｒＴｉＯ２）、酸化物／酸化ハフニウム／酸化物三重層誘電体などがある（それぞれの例において、示した最初の層が一番下の層であり、示した最後の層が、一番上の層である）。
【００３２】
本明細書において、しばしばＳＯＮＯＳ型不揮発性メモリ装置という語を使用するが、本明細書で使用されるようなＳＯＮＯＳ型不揮発性メモリ装置は、前述の電荷捕獲誘電体のどれを含んでもよいことを理解されたい。換言すると、ＳＯＮＯＳ型不揮発性メモリ装置は、電子捕獲を可能または容易にする任意の誘電体層を含み、ＳＯＮＯＳ型不揮発性メモリ装置は、そのような誘電体が具体的に示されたときだけＯＮＯ電荷捕獲誘電体を含む。
【００３３】
さらに、電荷捕獲誘電体がＯＮＯ誘電体である実施形態において、二酸化シリコン層の一方または両方が、シリコンを多く含む二酸化シリコン層であってもよい。また、二酸化シリコン層の一方または両方が、酸素を多く含む二酸化シリコン層であってもよい。二酸化シリコン層の一方または両方が、熱成長した酸化物または成膜させた酸化物であってもよい。二酸化シリコン層の一方または両方が、窒化酸化物層であってもよい。窒化物は、シリコンを多く含む窒化シリコン層または酸素を含む窒化シリコンであってもよい。また、窒化物は、窒素を多く含む窒化シリコン層であってもよい。
【００３４】
１つの実施形態において、電荷捕獲誘電体１６は、約７５Å〜約３００Åの厚さを有する。もう１つの実施形態において、電荷捕獲誘電体１６は、約１００Å〜約２７５Åの厚さを有する。もう１つの実施形態において、電荷捕獲誘電体１６は、約１１０Å〜２５０Åの厚さを有する。
【００３５】
これと関連して、１つの実施形態において、ＯＮＯ電荷捕獲誘電体において、酸化物層はそれぞれ、約５０Å〜約１５０Åの厚さを有し、窒化物層は、約２０Å〜約１００Åの厚さを有する。もう１つの実施形態において、酸化物層はそれぞれ、約６０Å〜約１４０Åの厚さを有し、窒化物層は、約２５Å〜約９５Åの厚さを有する。さらにもう１つの実施形態において、酸化物層はそれぞれ、約７０Å〜約１３０Åの厚さを有し、窒化物層は、約３０Å〜約９０Åの厚さを有する。
【００３６】
図２〜図４を参照して、本発明の１つの態様を具体的に説明する。特に図２を参照して、半導体構造１０を示す。半導体基板１２は、２つの領域、すなわちメモリ・セルを含むコア領域と、制御ロジックや入出力装置などのチップの残りの部分を含む周辺領域とを含む。コア領域の処理工程は、図２〜図４で焦点が当てられている。
【００３７】
二酸化シリコン層１４が、シリコン基板１２上に形成される。二酸化シリコン層１４は、低圧化学気相成長法（ＬＰＣＶＤ）とプラズマエンハンス型化学気相成長法（ＰＥＣＶＤ）を含む化学気相成長法（ＣＶＤ）、乾式酸化法、湿式酸化法、高速熱酸化法（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）などの任意の適切な手段を使って設けられる。二酸化シリコン層１４の上に窒化シリコン層１６が形成される。窒化シリコン層１６は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤなどの任意の適切な手段を使って形成される。
【００３８】
図３を参照すると、窒化シリコン層１６の上に、ソース／ドレイン・マスク１８が、任意の適切な手段によって形成される。例えば、フォトレジストを使って、コア領域の一部分を覆い、ソース／ドレイン注入物を組み込む基板の領域を露出させることができる。
【００３９】
すなわち、フォトレジストが、基板１２上に成膜され、パターン形成されることでソース／ドレイン・マスク１８が形成される（パターン形成されたフォトレジストからは、後で形成される埋め込みビット線の真上に部分的に形成された電荷捕獲誘電体の領域が露出される）。本発明のこの態様において、基板１２のすべてまたは実質的にすべての周辺領域（図示せず）がマスクされる。
【００４０】
ソース／ドレイン領域の形成を容易にするために、その領域に対応するようにコア領域内のフォトレジストがパターン形成された後で、矢印で示したように基板１２にイオンが注入され、基板１２内のパターン形成したフォトレジストの開口部の真下に注入領域２０が形成される。必要に応じて、注入後に、半導体構造１０は、適切な温度でアニールされる。
【００４１】
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、基本的には、例えばｐ型を使用するかｎ型を使用するかなど、必要な装置タイプに依存する。注入材料の例には、ヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム、及びリンのうちの１つまたは複数がある。１つの実施形態において、注入にｎ型ドーパントを使用する。もう１つの実施形態では、注入にｐ型ドーパントを使用する。注入は、適切な注入量を達成するように行われる。
【００４２】
注入材料は、基板１２内にソース／ドレイン領域を形成するのに適した注入量で注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ ａｔｏｍｓ／ｃｍ２の注入量で注入される。もう１つの実施形態において、注入材料は、約５×１０１４〜約７×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらにもう１つの実施形態において、注入材料は、約１×１０１５〜約５×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。
【００４３】
注入領域２０は、得られるＳＯＮＯＳ型不揮発性メモリ装置内のメモリ・セルのソース／ドレインとなる。注入領域２０の幅は、少なくとも実質的に、ソース／ドレイン・マスク１８の開口の幅に対応する。１つの実施形態において、注入領域２０（及び、その後で形成されるソース／ドレイン）の幅は、約０．１μｍ〜約１．５μｍである。もう１つの実施形態において、注入領域２０の幅は、約０．１２μｍ〜約１μｍである。さらにもう１つの実施形態において、注入領域２０の幅は、約０．１４μｍ〜約０．７５μｍである。
【００４４】
図４を参照すると、ソース／ドレイン・マスク１８が、構造１０から剥離または除去される。ソース／ドレイン・マスク１８を剥がした後で、必要に応じて、窒化シリコン層１６を清浄にする。次に、窒化シリコン層１６の上に、別の二酸化シリコン層２２を形成する。二酸化シリコン層２２は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使って形成される。第２の二酸化シリコン層２２は、第１の二酸化シリコン層１４と同じ方法または異なる方式で形成される。
【００４５】
図示していないが、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完成させるために、その後の処理が行われる。例えば、構造物の上にポリシリコン・ゲート／ワード線が形成され、周辺ソース／ドレイン領域及びゲートがドープされ、スペーサが形成され、サリサイド化が行われ、ＳＯＮＯＳ型フラッシュ・メモリ・セル、選択ゲート、高電圧ゲート及び低電圧ゲートの形成が完了する。周辺のデコーダと制御回路を使って、プログラミング機能、読み出し機能、または消去機能のために、コア領域内に形成された各メモリ・セルをアドレス指定することができる。
【００４６】
図５〜８を参照して、本発明のもう１つの態様を具体的に説明する。図５を参照して、半導体構造３０を示す。半導体基板３２は、２つの領域、メモリ・セルを含むコア領域と、制御ロジックや入出力装置などのチップの残りを含む周辺領域とを含む。コア領域の処理工程は、図５〜図８に強調されている。
【００４７】
シリコン基板３２の上に二酸化シリコン層３４が形成される。二酸化シリコン層３４は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使って形成される。二酸化シリコン層３４の上に窒化シリコン層３６が形成される。窒化シリコン層３６は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤなどの任意の適切な手段を使って形成される。窒化シリコン層３６の上にもう１つの二酸化シリコン層３８が形成される。
【００４８】
二酸化シリコン層３８は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化などの任意の適切な手段を使って形成される。第２の二酸化シリコン層３８は、第１の二酸化シリコン層３４と同じ方法または異なる方法で形成される。第２の二酸化シリコン層３８は、全体または部分的に形成される。
【００４９】
図６を参照すると、第２の二酸化シリコン層３８の上に、ソース／ドレイン・マスク４０が、任意の適切な手段によって設けられる。例えば、基板のソース／ドレイン注入物を注入する領域を露出したまま、フォトレジストを使ってコア領域の一部分を覆う。すなわち、フォトレジストが、基板３２上に成膜され、パターン形成されて、ソース／ドレイン・マスク４０が形成される（パターン形成されたフォトレジストからは、後で形成される埋め込みビット線の真上に全体または部分的に形成された電荷捕獲誘電体領域が露出されている）。本発明のこの態様において、基板３２の周辺領域のすべてまたは実質的にすべて（図示せず）がマスクされる。
【００５０】
ソース／ドレイン領域の形成を容易にするために、その領域に対応するようにコア領域にフォトレジストをパターン形成した後で、矢印で示したように、基板３２にイオンを注入して、パターン形成されたフォトレジストの開口の真下の基板３２に注入領域４２を形成する。必要に応じて、注入後に、半導体構造３０を適切な温度でアニールする。
【００５１】
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、基本的に、例えばｐ型を使用するかｎ型を使用するかなど、必要な装置タイプに依存する。注入材料の例には、ヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム及びリンのうちの１つまたは複数がある。１つの実施形態では、注入にｎ型ドーパントが使用される。もう１つの実施形態において、注入にｐ型のドーパントが使用される。注入は、適切な注入量を達成するように行われる。
【００５２】
注入材料は、基板３２内にソース／ドレイン領域を形成するのに適した注入量で注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ ａｔｏｍｓ／ｃｍ２の注入量で注入される。もう１つの実施形態において、注入材料は、約５×１０１４〜約７×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらにもう１つの実施形態において、注入材料は、約１×１０１５〜約５×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。
【００５３】
注入領域４２は、得られたＳＯＮＯＳ型不揮発性メモリ装置内のメモリ・セルのソース／ドレインとなる。注入領域４２の幅は、少なくとも実質的に、ソース／ドレイン・マスク４０の開口の幅に対応する。１つの実施形態において、注入領域４２（及び後で形成されるソース／ドレイン）の幅は、約０．１μｍ〜約１．５μｍである。もう１つの実施形態において、注入領域４２の幅は、約０．１２μｍ〜約１μｍである。さらにもう１つの実施形態において、注入領域４２の幅は、約０．１４μｍ〜約０．７５μｍである。
【００５４】
図７を参照すると、ソース／ドレイン・マスク４０は、構造３０から剥離または除去される。ソース／ドレイン・マスク４０が剥がされた後で、必要に応じて、第２の二酸化シリコン層３８が清浄にされる。ソース／ドレイン・マスク４０を剥がした後で、構造から第２の二酸化シリコン層３８が、任意の適切な手段によって除去される。構造３０から第２の二酸化シリコン層３８を除去するには、ウェットエッチング、ドライエッチング、プラズマエッチングまたは酸性エッチングを使用することができる。第２の二酸化シリコン層３８を除去した後で、必要に応じて窒化シリコン層３６を清浄にする。
【００５５】
図８を参照すると、窒化シリコン層３６の上に、もう１つの二酸化シリコン層４４を形成する。二酸化シリコン層４４は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使って形成される。第３の二酸化シリコン層４４は、第１の二酸化シリコン層３４と同じ方法または異なる方法で形成される。
【００５６】
図示していないが、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完了するために、さらに他の処理が行われる。例えば、構造の上にポリシリコン・ゲート／ワード線が形成され、周辺ソース／ドレイン領域とゲートがドープされ、スペーサが形成され、サリサイド化され、ＳＯＮＯＳ型フラッシュ・メモリ・セル、選択ゲート、高電圧ゲート、低電圧ゲートが形成される。周辺のデコーダ及び制御回路を使用して、プログラミング機能、読み取り機能、消去機能のために、コア領域内に形成された各メモリ・セルをアドレス指定することができる。
【００５７】
図９〜図１１を参照して、本発明のもう１つの態様について具体的に説明する。図９を参照すると、半導体構造５０が示されている。半導体基板５２は、２つの領域、すなわちメモリ・セルを含むコア領域と、制御ロジックや入出力装置などのチップの残りの部分を含む周辺領域とを含む。図９〜図１１では、コア領域内の処理工程が強調されている。
【００５８】
シリコン基板５２の上に二酸化シリコン層５４が形成される。二酸化シリコン層５４は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化などの任意の適切な手段を使って形成される。二酸化シリコン層５４の上に窒化シリコン層５６が形成される。窒化シリコン層５６は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤなどの任意の適切な手段を使って形成される。窒化シリコン層５６の上に、もう１つの二酸化シリコン層５８が形成される。
【００５９】
二酸化シリコン層５８は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤなどの任意の適切な手段、乾式酸化、湿式酸化法または高速熱酸化を使って形成される。第２の二酸化シリコン層５８は、第１の二酸化シリコン層５４と同じ方法または異なる方式で形成される。第２の二酸化シリコン層５８は、全体または部分的に形成される。
【００６０】
図１０を参照すると、第２の二酸化シリコン層５８の上に、任意の適切な手段によって、ソース／ドレイン・マスク６０が設けられる。例えば、フォトレジストを使って、ソース／ドレイン注入物を注入する基板の領域を露出したままコア領域の一部分を覆う。
【００６１】
すなわち、フォトレジストが基板５２上に成膜され、パターン形成されて、ソース／ドレイン・マスク６０が形成される（フォトレジストからは、後で形成される埋め込みビット線の真上に全体または部分的にパターン形成された電荷捕獲誘電体領域が露出される）。本発明のこの態様において、基板５２の周辺領域（図示せず）のすべてまたは実質的にすべてがマスクされる。
【００６２】
ソース／ドレイン領域の形成を容易にするために、その領域に対応するようにフォトレジストがコア領域にパターン形成された後で、矢印で示したように基板５２にイオンが注入され、パターン形成されたフォトレジストの開口の真下の基板５２に領域６２が形成される。必要に応じて、注入後に、半導体構造５０が適切な温度でアニールされる。
【００６３】
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、基本的に、例えばｐ型を使用するかｎ型を使用するかなど、必要とされる装置タイプに依存する。注入材料の例には、ヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム及びリンのうちの１つまたは複数がある。１つの実施形態において、注入にｎ型ドーパントが使用される。もう１つの実施形態において、注入にｐ型ドーパントが使用される。注入は、適切な注入量を達成するように行われる。
【００６４】
注入材料は、基板５２内にソース／ドレイン領域を形成するのに適した注入量で注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ ａｔｏｍｓ／ｃｍ２の注入量で注入される。もう１つの実施形態において、注入材料は、約５×１０１４〜約７×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらにもう１つの実施形態において、注入材料は、約１×１０１５〜約５×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。
【００６５】
注入領域６２は、得られるＳＯＮＯＳ型不揮発性メモリ装置内のメモリ・セルのソース／ドレインとなる。注入領域６２の幅は、少なくとも実質的にソース／ドレイン・マスク６０の開口の幅に対応する。１つの実施形態において、注入領域６２（及び、後で形成されるソース／ドレイン）の幅は、約０．１μｍ〜約１．５μｍである。もう１つの実施形態において、注入領域６２の幅は、約０．１２μｍ〜約１μｍである。さらにもう１つの実施形態において、注入領域６２の幅は、約０．１４μｍ〜約０．７５μｍである。
【００６６】
図１１を参照すると、ソース／ドレイン・マスク６０が、構造５０から剥離または除去される。ソース／ドレイン・マスク６０を剥がした後で、必要に応じて第２の二酸化シリコン層が清浄にされる。第２の二酸化シリコン層の上に追加の二酸化シリコン材料が形成され、窒化シリコン層５６の上に二酸化シリコン層６４が設けられる。
【００６７】
二酸化シリコン層６４の形成に使用される追加の二酸化シリコン材料は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使って設けられる。追加の二酸化シリコン材料は、第１の二酸化シリコン層５４と同じ方法または異なる方法、あるいは第２の二酸化シリコン層５８と同じ方式または異なる方法で設けられる。
【００６８】
図示していないが、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完了するために、さらに他の処理が行われる。例えば、構造の上にポリシリコン・ゲート／ワード線が形成され、周辺ソース／ドレイン領域及びゲートがドープされ、スペーサが形成され、サリサイド化が行われ、ＳＯＮＯＳ型フラッシュ・メモリ・セル、選択ゲート、高電圧ゲート及び低電圧ゲートの形成が完了される。周辺のデコーダ及び制御回路を使って、プログラミング機能、読み出し機能、または消去機能のために、コア領域内に形成されたそれぞれのメモリ・セルをアドレス指定することができる。
【００６９】
図１２〜図１５を参照して、本発明のさらにもう１つの態様を具体的に説明する。図１２を参照して、半導体構造７０を示す。半導体基板７２は、２つの領域、すなわちメモリ・セルを含むコア領域と、制御ロジックや入出力装置などのチップの残りの部分を含む周辺領域とを含む。図１２〜図１５において、コア領域内の処理工程が強調されている。
【００７０】
シリコン基板７２の上に二酸化シリコン層７４が形成される。二酸化シリコン層７４は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使って形成される。二酸化シリコン層７４の上に窒化シリコン層７６が形成される。窒化シリコン層７６は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤなどの任意の適切な手段を使って形成される。窒化シリコン層７６の上に、もう１つの二酸化シリコン層７８が形成される。
【００７１】
二酸化シリコン層７８は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使用して設けられる。第２の二酸化シリコン層７８は、第１の二酸化シリコン層７４と同じ方法または異なる方法で形成される。第２の二酸化シリコン層７８は、全体または部分的に形成される。
【００７２】
図１３を参照して、全体または部分的に形成された第２の二酸化シリコン層７８が、任意の適切な手段によって構造から剥離または除去される。ウェットエッチング、ドライエッチング、プラズマエッチングまたは酸性エッチングを使用して、構造７０から第２の二酸化シリコン層７８を除去することができる。第２の二酸化シリコン層７８を除去した後で、必要に応じて、窒化シリコン層７６が清浄される。
【００７３】
図１４を参照すると、窒化シリコン層７６の上に、任意の適切な手段によってソース／ドレイン・マスク８０が設けられる。例えば、フォトレジストを使って、ソース／ドレイン注入物を注入する基板の領域を露出させたままコア領域の一部分が覆われる。
【００７４】
すなわち、フォトレジストが、基板７２上に成膜され、パターン形成されて、ソース／ドレイン・マスク８０が形成される（パターン形成されたフォトレジストからは、後で形成される埋め込みビット線の真上の部分的に形成された電荷捕獲誘電体の領域が露出する）。本発明のこの態様において、基板７２の周辺領域（図示せず）のすべてまたは実質的にすべてがマスクされる。
【００７５】
フォトレジストが、ソース／ドレイン領域の形成を容易にするために、その領域に対応するようにコア領域内でパターン形成された後、矢印で示したように、基板７２にイオンが注入され、パターン形成されたフォトレジストの開口の真下の基板７２に注入領域８２が形成される。注入後に、必要に応じて、半導体構造７０が適切な温度でアニールされる。
【００７６】
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、基本的に、例えばｐ型を使用するかｎ型を使用するかなど、必要とされる装置タイプに依存する。注入材料の例には、ヒ素、ホウ素、ＢＦ２＋、アンチモン、インジウム及びリンのうちの１つまたは複数がある。１つの実施形態において、注入にｎ型ドーパントが使用される。もう１つの実施形態において、注入にｐ型ドーパントが使用される。注入は、適切な注入量を達成するように行われる。
【００７７】
注入材料は、基板７２内のソース／ドレイン領域を形成するのに適した注入量で注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ ａｔｏｍｓ／ｃｍ２の注入量で注入される。もう１つの実施形態において、注入材料は、約５×１０１４〜約７×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらにもう１つの実施形態において、注入材料は、約１×１０１５〜約５×１０１５ ａｔｏｍｓ／ｃｍ２の注入量で注入される。
【００７８】
注入領域８２は、得られるＳＯＮＯＳ型不揮発性メモリ装置内のメモリ・セルのソース／ドレインとなる。注入領域８２の幅は、少なくとも実質的にソース／ドレイン・マスク８０の開口の幅に対応している。１つの実施形態において、注入領域８２（及びその後で形成されるソース／ドレイン）の幅は、約０．１μｍ〜約１．５μｍである。もう１つの実施形態において、注入領域８２の幅は、約０．１２μｍ〜約１μｍである。さらにもう１つの実施形態において、注入領域８２の幅は、約０．１４μｍ〜約０．７５μｍである。
【００７９】
図１５を参照すると、ソース／ドレイン・マスク８０が、構造７０から剥離または除去される。ソース／ドレイン・マスク８０を剥がした後で、必要に応じて、窒化シリコン層７６が清浄にされる。次に、窒化シリコン層７６の上にもう１つの二酸化シリコン層８４が形成される。二酸化シリコン層８４は、ＬＰＣＶＤとＰＥＣＶＤを含むＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使って形成される。第２の二酸化シリコン層８４は、第１の二酸化シリコン層７４と同じ方法または異なる方法で形成される。
【００８０】
図示していないが、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完了するために、さらに他の処理が行われる。例えば、構造の上にポリシリコン・ゲート／ワード線が形成され、周辺ソース／ドレイン領域及びゲートがドープされ、スペーサが形成され、サリサイド化が行われ、ＳＯＮＯＳ型フラッシュ・メモリ・セル、選択ゲート、高電圧ゲート及び低電圧ゲートの形成が完了される。周辺のデコーダ及び制御回路を使用することにより、プログラミング機能、読み出し機能、消去機能のために、コア領域内に形成された各メモリ・セルをアドレス指定することができる。
【００８１】
本発明をある一定の実施形態に関して示し説明したが、当業者は、この明細書及び添付図面を読み理解することにより、均等範囲の修正及び変更を想起することが明らかであろう。以上説明した構成要素によって実行される様々な機能に関する特定の事柄において、そのような構成要素を説明するために使用される用語は、本発明の本明細書に示した実施例における機能を実行する開示した構造と構造的に均等でない場合でも、特に断らない限り、示した構成要素（すなわち、機能的に均等なもの）の指定の機能を実行する任意の構成要素に対応するように意図されている。
【００８２】
さらに、本発明の特定の機能をいくつかの実施形態のうちの１つだけに関して開示したが、そのような機能は、所定または特定の任意の用途に望ましくまたは有利なような他の実施形態の１つまたは複数の他の機能と組み合わせることができる。
【００８３】
（産業上の利用可能性）
本発明の装置及び方法は、不揮発性半導体メモリ装置及び製造の分野に役立つ。詳細には、本発明の装置及び方法は、ＥＥＰＲＯＭなどの不揮発性フラッシュ・メモリ装置に役立つ。
【図面の簡単な説明】
【図１】
本発明の１つの態様によるＳＯＮＯＳ型メモリ・セルの断面図である。
【図２】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第１の方法の断面図である。
【図３】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第１の方法のもう１つの断面図である。
【図４】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第１の方法のさらにもう１つの断面図である。
【図５】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第２の方法の断面図である。
【図６】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第２の方法のもう１つの断面図である。
【図７】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第２の方法のさらにもう１つの断面図である。
【図８】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第２の方法のさらに別のもう１つの断面図である。
【図９】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第３の方法の断面図である。
【図１０】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第３の方法のもう１つの断面図である。
【図１１】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第３の方法のさらにもう１つの断面図である。
【図１２】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第４の方法の断面図である。
【図１３】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第４の方法のもう１つの断面図である。
【図１４】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第４の方法のさらにもう１つの断面図である。
【図１５】
本発明の１つの態様によるＳＯＮＯＳ型不揮発性メモリ装置を形成する第２の方法のさらに別のもう１つの断面図である。
【図１】
2004522312.tif 000003
【図２】
2004522312.tif 000004
【図３】
2004522312.tif 000005
【図４】
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【図５】
2004522312.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際公開パンフレット】
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【国際調査報告】
2004522312.tif 000037
2004522312.tif 000038
2004522312.tif 000039