(57)【要約】【課題】並列入出力化能された外部出力信号系から外部入力信号系に対する相互インダクタンスを小さくする。【解決手段】半導体集積回路（３）はパッケージ基板（２）に臨む複数の外部接続端子（ＢＭＰ）を有し、その一部として、並列に入出力可能にされる外部入力端子（ＢＭＰ[Ｄ]）及び外部出力端子（ＢＭＰ[Ｑ]）等を有する。パッケージ基板は、相互に対応する外部接続端子とモジュール端子（ＢＬＬ）とを電気的に接続するために複数の配線層（Ｌ１〜Ｌ４）を有する。半導体集積回路に臨む第１の配線層（Ｌ１）は相互に対応する前記外部入力端子とモジュール端子とを接続する主な配線を有し、モジュール端子が形成される第２の配線層（Ｌ４）は相互に対応する外部出力端子とモジュール端子とを接続する主な配線を有する。ノイズ源と成り得る外部出力端子に接続された外部出力系の主な信号配線は半導体集積回路から離れた配線層に追いやられている。【選択図】図１
2007149977.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と前記パッケージ基板に搭載された半導体集積回路とを有する半導体装置であって、
前記半導体集積回路は前記パッケージ基板に臨む複数の外部接続端子を有し、前記複数の外部接続端子の一部として並列に入出力可能にされる外部入力端子及び外部出力端子と、外部グランド端子と、外部入出力用電源端子、外部電源端子とを有し、
前記パッケージ基板は、前記半導体集積回路が搭載される面とは反対の面にアレイ状に配置された複数のモジュール端子を有し、
前記パッケージ基板は、相互に対応する前記外部接続端子と前記モジュール端子とを電気的に接続するために必要な配線パターンが形成された複数の配線層を有し、
前記複数の配線層の内、前記半導体集積回路に臨む第１の配線層は相互に対応する前記外部入力端子と前記モジュール端子とを接続する主な配線を有し、前記モジュール端子が形成される第２の配線層は相互に対応する前記外部出力端子と前記モジュール端子とを接続する主な配線を有する半導体装置。
【請求項２】
前記半導体集積回路において、前記外部入力端子と前記外部出力端子との間には前記外部グランド端子、前記外部入出力用電源端子または前記外部電源端子の何れかが配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第1の配線層と第２の配線層との間には前記外部グランド端子に接続されるプレーン状の導電パターンが主に形成される第３の配線層と、前記外部入出力用電源端子に接続するプレーン状の導電パターンが主に形成された第４の配線層とを有する請求項１記載の半導体装置。
【請求項４】
前記第３の配線層は前記第２の配線層と前記第４の配線層との間に配置されることを特徴とする請求項３記載の半導体装置。
【請求項５】
更に、前記第２の配線層は、前記外部電源端子に接続するプレーン状の導電パターンを有することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体集積回路は半導体チップと複数の引出し配線とを有し、
前記引出し配線は、前記半導体チップの表面保護膜から露出するパッド電極と対応する前記外部接続端子とを結合する請求項１記載の半導体装置。
【請求項７】
前記半導体集積回路において前記外部入力端子に接続する前記引出し配線は、前記半導体集積回路の外部出力端子に接続する前記第１配線層の配線に対して直交する配置を有する請求項６記載の半導体装置。
【請求項８】
前記外部接続端子として更に、第１の外部クロック入力端子と第２の外部クロック入力端子とを有し、
前記第１の外部クロック入力端子は前記外部出力端子から出力するデータの出力動作を同期させるクロック信号を入力し、
前記第２の外部クロック入力端子は前記外部入力端子から入力するデータの入力動作を同期させるクロック信号を入力する請求項６記載の半導体装置。
【請求項９】
前記引出し配線の内、前記第１の外部クロック入力端子に接続するクロック用第１引出し配線と第２の外部クロック入力端子に接続するクロック用第２引出し配線とは、前記半導体チップの中央部を横切って対応するパッド電極に接続する請求項８記載の半導体装置。
【請求項１０】
前記パッケージ基板は、前記クロック用第１引出し配線及びクロック用第２引出し配線と重なる位置に、異なる配線層の配線を接続するための複数のスルーホールを有する請求項９記載の半導体装置。
【請求項１１】
前記モジュール端子におけるアレイ状配置のピッチに対し前記外部接続端子は当該ピッチの半分のピッチを基本ピッチとして有し、
相互に配列のピッチの等しいモジュール端子と外部接続端子は、前記パッケージ基板と半導体集積回路との表裏方向に重なりを有する請求項１０記載の半導体装置。
【請求項１２】
パッケージ基板と前記パッケージ基板に搭載された半導体集積回路とを有する半導体装置であって、
前記半導体集積回路は、半導体チップと、複数の引出し配線と、前記パッケージ基板に臨む複数の外部接続端子とを有し、
前記引出し配線は、前記半導体チップの表面保護膜から露出するパッド電極と対応する外部接続端子とを結合し、
前記複数の外部接続端子の一部として、並列に入出力可能にされる外部入力端子及び外部出力端子と、外部グランド端子と、外部電源端子と、外部入出力用電源端子とを有し、
外部入出力用電源端子は前記外部出力端子及び外部入力端子に接続する回路に動作電源を供給する端子であり、
前記半導体集積回路の中央部から縁辺部に向かって順次、前記パッド電極の第１配列、前記外部入出力用電源端子と前記外部グランド端子の第２配列、前記外部出力端子の第３配列、前記外部入出力用電源端子と前記外部グランド端子の第４配列、前記外部入力端子の第５配列が形成された半導体装置。
【請求項１３】
前記パッド電極の第１配列を挟んで、前記外部入出力用電源端子と前記外部グランド端子の第２配列とは反対側に、前記外部グランド端子及び前記外部電源端子の第６配列が形成された請求項１２記載の半導体装置。
【請求項１４】
前記外部出力端子に接続する引出し配線と前記外部入力端子に接続する引出し配線との間の領域に、前記外部入出力用電源端子に接続する引出し用配線が配置される請求項１３記載の半導体装置。
【請求項１５】
前記外部出力端子に接続する引出し配線と前記外部入力端子に接続する引出し配線との間の領域に、前記外部グランド端子に接続する引出し用配線が配置される請求項１４記載の半導体装置。
【請求項１６】
前記半導体集積回路において前記外部入力端子に接続する前記引出し配線は、前記半導体集積回路の外部出力端子に接続する前記第１配線層の配線に対して直交する配置を有する請求項１３記載の半導体装置。
【請求項１７】
前記パッケージ基板は、前記半導体集積回路が搭載される面とは反対の面にアレイ状に配置された複数のモジュール端子を有し、
前記パッケージ基板は、前記外部接続端子と対応する前記モジュール端子とを電気的に接続するために必要な配線パターンが形成された複数の配線層を有し、
前記複数の配線層の内、前記半導体集積回路に臨む第１の配線層は前記外部入力端子と対応するモジュール端子とを接続する主な配線を有し、前記モジュール端子が形成される第２の配線層は前記外部出力端子と対応するモジュール端子とを接続する主な配線を有する請求項１３記載の半導体装置。
【請求項１８】
前記第１の配線層と前記第２の配線層との間に、前記グランド端子に接続するプレーン状の導電パターンが主に形成された第３の配線層と、前記外部入出力用電源端子に接続するプレーン状の導電パターンが主に形成された第４の配線層とを有する請求項１７記載の半導体装置。
【請求項１９】
前記第２の配線層は、前記外部電源端子に接続するプレーン状の導電パターンを更に有し、
前記第３の配線層は前記第２の配線層と第４の配線層との間に配置される請求項１８記載の半導体装置。
【請求項２０】
前記外部出力端子から出力するデータの出力動作を同期させるためのクロック信号を入力する第１の外部クロック入力端子と、
前記外部入力端子から入力するデータの入力動作を同期させるためのクロック信号を入力する第２の外部クロック入力端子とを更に有し、
前記半導体集積回路はスタティック・ランダム・アクセス・メモリとして動作可能とされる請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部出力動作と外部入力動作が並列可能にされた半導体装置に関し、特に半導体集積回路を実装したパッケージ基板等に寄生する不所望なインダクタンス成分によって発生するノイズを低減する技術に関する。例えば、複数ビットの外部データ入力動作に対して外部データ出力動作タイミングが可変にされたクワッド・スタティック・ランダム・アクセス・メモリ（クワッドＳＲＡＭ）に適用して有効な技術に関する。
【背景技術】
【０００２】
信号伝播系に電流変化があると自己インダクタンスに比例したノイズ電圧を生ずるのはもとより、隣接する別の信号伝播系に電流変化があっても相互インダクタンスに比例したノイズ電圧を生ずる。半導体装置のパッケージ基板において外部データ出力系配線と外部データ入力系配線が上下又は左右で隣接しているとき、データの外部入力動作中に外部出力状態が変化されると、相互インダクタンスに従って出力系における電流変化が入力系にノイズ電圧を誘起することになる。したがって、入力タイミングが必ず出力動作の確定期間になるように入力動作タイミングを規定すれば、出力動作によって入力データが大きく歪むことはない。特許文献１には、半導体集積回路における相互インダクタンスによるクロストークノイズを低減する技術について記載がある。
【０００３】
また、フルグリッドでパッケージ端子を持つボールグリッドアレイ（ＢＧＡ）によるパッケージ構造では、ＢＧＡを持つパッケージ基板に、パッド電極に引出し配線を介して接続する半田バンプ電極を外部端子として持つＷＰＰ（ウェーハ・プロセス・パッケージ）構造の半導体集積回路を搭載する。多層配線のパッケージ基板では配線層間の接続をスルーホールを介して行なわなければならないから、ＢＧＡのボール及び半田バンプの配置を避けてスルーホールを形成しなければならない。したがって、パッケージ基板のスルーホールの配置を整然とし若しくは規則的にするには、ＢＧＡのボールと半田バンプとの配置を半導体集積化回路とパッケージ基板との積双方向から見て、重なりがあるように配置するのが望ましい。特許文献２にはそのように重なりを持って配置した技術が記載される。
【０００４】
【特許文献１】特開平１１−１３５６６８号公報
【特許文献２】特開２００１−２０３２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、ＢＧＡパッケージ構造の半導体装置において並列動作可能にされる外部出力信号系と外部入力信号系の相互インダクタンスを小さくすることについて検討した。特許文献２に記載の如くパッケージ基板に形成するスルーホールの配置を整然且つ規則的にすれば、部分的にスルーホールが密集する場所を減らすことができ、パッケージ基板上に形成する配線経路の自由度が増し、並列に入出力可能にされる外部出力信号系と外部入力信号系を離間させたりシールドしたりする自由度が増す。
【０００６】
しかしながら、それだけでは十分に相互インダクタンスを小さくすることができない。本発明者は以下の認識を得た。先ず、ＢＧＡパッケージ基板にＷＰＰ構造の半導体集積回路が搭載される場合、ＢＧＡパッケージ基板の最上層配線層は、半田バンプとパッド電極とを結ぶ引出し配線に直接対向することになり、シールド層が介在されない。そのように対向する配線として外部出力信号系配線と外部入力信号系配線が存在することになれば、外部入力信号にノイズが乗ってしまう。この意味において、パッケージ基板の最上配線層に対する主な配線の割り当てが特に重要になることが本発明者によって見出された。即ち、半導体パッケージ基板の配線層に対する機能割り当ての重要性が増すと言うことである。一方、半導体集積回路のＷＰＰ構造におけるパッド電極から半田バンプに至る引出し配線は平面的配置にならざるを得ないから、引出し配線等に関しては、平面的配置においてインダクタンス成分を実効的に小さくしなければならないことが明らかにされた。
【０００７】
本発明の目的は、並列入出力化能された外部出力信号系から外部入力信号系へのノイズの誘起を緩和若しくは抑制することにある。要するに、並列入出力化能された外部出力信号系から外部入力信号系に対する相互インダクタンスを小さくすることにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕《パッケージ基板の配線層割り当て》
本発明に係る半導体装置（１）は、パッケージ基板（２）と前記パッケージ基板に搭載された半導体集積回路（３）とを有する。前記半導体集積回路は前記パッケージ基板に臨む複数の外部接続端子（ＢＭＰ）を有し、前記複数の外部接続端子の一部として並列に入出力可能にされる外部入力端子(ＢＭＰ[Ｄ])及び外部出力端子（ＢＭＰ[Ｑ]）と、外部グランド端子（ＢＭＰ[Ｖｓｓ]）と、外部電源端子（ＢＭＰ[Ｖｄｄ]）とを有する。前記パッケージ基板は、前記半導体集積回路が搭載される面とは反対の面にアレイ状に配置された複数のモジュール端子（ＢＬＬ）を有する。前記パッケージ基板は、相互に対応する前記外部接続端子と前記モジュール端子とを電気的に接続するために必要な配線パターンが形成された複数の配線層（Ｌ１〜Ｌ４）を有する。前記複数の配線層の内、前記半導体集積回路に臨む第１の配線層（Ｌ１）は相互に対応する前記外部入力端子と前記モジュール端子とを接続する主な配線（Ｌ１[Ｄ]）を有し、前記モジュール端子が形成される第２の配線層（Ｌ４）は相互に対応する前記外部出力端子と前記モジュール端子とを接続する主な配線（Ｌ４[Ｑ]）を有する。
【００１１】
上記より、外部出力端子に接続される外部出力系の主な信号配線は半導体集積回路から離れた（半導体集積回路が搭載される面とは反対の面に形成された）配線層に追いやられているから、外部出力系の主な信号配線における電流変化によって半導体集積回路側における外部入力系の信号配線にノイズ電圧が誘起されるのを緩和することができる。
【００１２】
本発明の一つの具体的な形態として、前記第１の配線層と第２の配線層との間には前記外部グランド端子に接続されるプレーン状の導電パターン（ＰＬＮ[Ｖｓｓ]）が主に形成される第３の配線層（Ｌ３）を有する。第３の配線層の導電パターンは外部出力系の主な信号配線上での電流変化により発生する磁界をシールドする。出力動作に並行する入力の耐ノイズ性が更に向上する。
【００１３】
本発明の別の一つの具体的な形態として、前記半導体集積回路は半導体チップ（１０）と複数の引出し配線（ＢＬＮ）とを有し、前記引出し配線は、前記半導体チップの表面保護膜から露出するパッド電極（ＣＰＤ）と対応する前記外部接続端子とを結合する。要するに半導体集積回路には所謂ＷＰＰ構造が採用される。この所謂ＷＰＰ構造において各種引出し配線はパッケージ基板の最上層に面し、シールド層は介在されていない。それ故に、所謂ＷＰＰ構造において、外部出力端子に接続される外部出力系の主な信号配線を半導体集積回路から離れた配線層に追いやった上記構成は、上記耐ノイズ性の実効性が高い。
【００１４】
更に具体的な形態として、前記半導体集積回路において前記外部入力端子に接続する前記引出し配線は、前記半導体集積回路の外部出力端子に接続する前記第１配線層の配線に対して直交する配置を有する。直交する導体間の相互インダクタンスは実質的に無視し得るようになる。
【００１５】
本発明の更に別の一つの具体的な形態では、前記外部接続端子として更に、第１の外部クロック入力端子（ＢＭＰ[Ｃ，／Ｃ]）と第２の外部クロック入力端子（ＢＭＰ[Ｋ，／Ｋ]）とを有する。前記第１の外部クロック入力端子は前記外部出力端子から出力するデータの出力動作を同期させるクロック信号を入力する。前記第２の外部クロック入力端子は前記外部入力端子から入力するデータの入力動作を同期させるクロック信号を入力する。外部入力動作に対して外部出力動作タイミングが可変にされる構成では、入出力動作のタイミングを規制して対処することはできないから、前記パッケージ基板の配線層に対する機能割り当てによるノイズ対策は必須となる。
【００１６】
更に具体的な形態として、前記引出し配線の内、前記第１の外部クロック入力端子に接続するクロック用第１引出し配線（ＢＬＮ[Ｃ，／Ｃ]）と第２の外部クロック入力端子に接続するクロック用第２引出し配線（ＢＬＮ[Ｋ，／Ｋ]）とは、前記半導体チップの中央部を横切って対応するパッド電極（ＣＰＤ［Ｃ，／Ｃ］、ＣＰＤ[Ｋ，／Ｋ]）に接続する。通常、クロックスキュー対策の観点より半導体集積回路の中央部にクロック入力用パッド電極が配置される場合が多い。これを考慮したとき、パッケージ基板の上層配線層で中央にクロック供給配線を通し、当該クロック供給配線に半田ボールのような外部クロック入力端子を接続することも可能である。そうすると、中央部にはスルーホールを打つことができなくなる。これに対して、上述の如くクロック入力パッド電極に接続する引出し配線を半導体集積回路の中央部に形成し、これに半田ボールのような外部クロック入力端子を形成すれば、パッケージ基板の中央にはクロック配線を形成しなくて済む。このことが、パッケージ基板に形成するスルーホールの配置の自由度を向上させ、パッケージ基板上の配線レイアウトの自由度の向上に資することができる。
【００１７】
更に具体的な形態として、例えば前記パッケージ基板は、前記クロック用第１引出し配線及びクロック用第２引出し配線と重なる位置に、異なる配線層の配線を接続するための複数のスルーホール（ＴＨ[Ｖｓｓ]）を有する。
【００１８】
更に具体的な形態として、前記モジュール端子におけるアレイ状配置のピッチに対し前記外部接続端子は当該ピッチの半分のピッチを基本ピッチとして有し、相互に配列のピッチの等しいモジュール端子と外部接続端子は、前記パッケージ基板と半導体集積回路との表裏方向に重なりを有する。これにより、パッケージ基板に形成するスルーホールの配置を整然且つ規則化し易くなる。この点においても、部分的にスルーホールが密集する場所を減らすことができ、パッケージ基板上に形成する配線経路の自由度が増し、並列に入出力可能にされる外部出力信号系と外部入力信号系を離間させたりシールドしたりする自由度を増すのに資することができる。
【００１９】
〔２〕＜ＷＰＰバンプ配列＞
本発明の別の観点による半導体装置（１）は、パッケージ基板（２）と前記パッケージ基板に搭載された半導体集積回路（３）とを有する。前記半導体集積回路は、半導体チップ（１０）と、複数の引出し配線（ＢＬＮ）と、前記パッケージ基板に臨む複数の外部接続端子（ＢＭＰ）とを有する。前記引出し配線は、前記半導体チップの表面保護膜から露出するパッド電極（ＣＰＤ）と対応する外部接続端子（ＢＭＰ）とを結合するものであり、半導体集積回路には所謂ＷＰＰ構造が採用される。前記複数の外部接続端子の一部として、並列に入出力可能にされる外部入力端子（ＢＭＰ[Ｄ]）及び外部出力端子（ＢＭＰ[Ｑ]）と、外部グランド端子（ＢＭＰ[Ｖｓｓ]）と、外部電源端子（ＢＭＰ[Ｖｄｄ]）と、外部入出力用電源端子（ＢＭＰ[Ｖｄｄｑ]）とを有する。外部入出力用電源端子は前記外部出力端子及び外部入力端子に接続する回路に動作電源を供給する端子である。前記半導体集積回路の中央部から縁辺部に向かって順次、前記パッド電極の第１配列、前記外部入出力用電源端子と前記外部グランド端子の第２配列、前記外部出力端子の第３配列、前記外部入出力用電源端子と前記外部グランド端子の第４配列、前記外部入力端子の第５配列が形成される。
【００２０】
上記より、パッド電極の第１配列と、外部出力端子の第３配列と、外部入力端子の第５配列との間には必ず外部グランド端子又は外部入出力用電源端子が配置されるから、隣り合う外部入力端子用の引出し配線及び外部出力端子用の引出し配線の間には外部グランド端子に接続する引出し配線又は外部入出力用電源端子に接続する引出し配線を配置することが容易になる。それら外部グランド端子に接続する引出し配線及び外部入出力用電源端子に接続する引出し配線は、隣り合う外部入力端子用の引出し配線及び外部出力端子用の引出し配線にとって電磁的なシールド配線として機能し、外部出力用の引き出し配線と外部入力用の引出し配線とのクロストークを抑制することができる。
【００２１】
更に、外部入出力用電源又はグランド電源の引出し配線に隣り合うように外部出力用の引出し配線及び外部入力用の引出し配線が配置されれば、信号経路とそのリターンパスを電磁的に密結合することが容易になって、信号系の実効インダクタンスを小さくすることも容易になる。
【００２２】
更に、外部出力端子は外部入力端子よりもパッド電極の第１配列寄りに配置されているから、ノイズ源となり得る出力用の引出し配線を短くでき、この点においても耐ノイズ性が向上される。
【００２３】
本発明の一つの具体的な形態として、前記パッド電極の第１配列を挟んで、前記外部入出力用電源端子と前記外部グランド端子の第２配列とは反対側に、前記外部グランド端子及び前記外部電源端子の第６配列が形成される。前記外部グランド端子及び前記外部電源端子の配列の隣に前記パッド電極の配列があるから、外部グランド端子用の引出し配線と外部電源端子用の引出し配線を隣接させることが容易になる。要するに、電源とそのリターンパスを電磁的に密結合することが容易になって、電源系の実効インダクタンスを小さくすることが可能になる。
【００２４】
本発明の別の一つの具体的な形態として、前記半導体集積回路において前記外部入力端子に接続する前記引出し配線（ＢＬＮ[Ｄ]）は、前記半導体集積回路の外部出力端子に接続する前記第１配線層（Ｌ１）の配線に対して直交する配置を有する。直交配置により原理的に相互インダクタンスがゼロになり、パッケージ基板の外部出力系信号配線と半導体集積回路の外部入力系引出し配線との間のクロストークを抑制することができる。
【００２５】
本発明の別の一つの具体的な形態として、前記パッケージ基板は、前記半導体集積回路が搭載される面とは反対の面にアレイ状に配置された複数のモジュール端子（ＢＬＬ）を有する。前記パッケージ基板は、前記外部接続端子と対応する前記モジュール端子とを電気的に接続するために必要な配線パターンが形成された複数の配線層を有する。前記複数の配線層の内、前記半導体集積回路に臨む第１の配線層（Ｌ１）は前記外部入力端子と対応するモジュール端子とを接続する主な配線を有し、前記モジュール端子が形成される第２の配線層（Ｌ４）は前記外部出力端子と対応するモジュール端子とを接続する主な配線を有する。上記より、外部出力端子に接続される外部出力系の主な信号配線は半導体集積回路から離れた配線層に追いやられているから、外部出力系の主な信号配線における電流変化によって半導体集積回路側における外部入力系の信号配線にノイズ電圧が誘起されるのを緩和することができる。
【００２６】
更に具体的な形態として、前記第１の配線層と前記第２の配線層との間に、前記外部グランド端子に接続するプレーン状の導電パターン（ＰＬＮ[Ｖｓｓ]）が主に形成された第３の配線層（Ｌ３）と、前記外部入出力用電源端子に接続するプレーン状の導電パターン（ＰＬＮ[Ｖｄｄｑ]）が主に形成された第４の配線層（Ｌ２）とを有する。第３の配線層及び第４の配線層の導電パターンは外部出力系の主な信号配線上の電流変化で生ずる磁界に対するシールド層として機能する。
【００２７】
更に具体的な形態として、前記第２の配線層（Ｌ４）は、前記外部電源端子に接続するプレーン状の導電パターン（ＰＬＮ[Ｖｄｄ]）を更に有する。前記第３の配線層は前記前記第２の配線層（Ｌ４）と第４の配線層（Ｌ２）との間に配置される。外部入出力用電源端子に接続するプレーン状の導電パターンと前記外部電源端子に接続するプレーン状の導電パターンは、第３の配線層（Ｌ３）を介して第４の配線層（Ｌ２）と前記第２の配線層に分離されることになるから、外部入出力用電源と外部電源の夫々の電源系インダクタンスの低減になる。さらに、外部入出力用電源端子に接続する第４の配線層のプレーン状の導電パターンは第１の配線層に形成された主な入力信号配線のリターンパスを構成し、また、前記グランド端子に接続する第３の配線層（Ｌ３）のプレーン状の導電パターンは第４配線層に形成された主な出力信号配線のリターンパスを構成するから、それらのデータ出力系とデータ入力系各々の実効インダクタンス低減に資することができる。
【００２８】
配線層の割り当てに関連して更に説明する。本発明はデータの外部入力と外部出力が並列可能にされた半導体集積回路（３）を使用している。外部出力は信号配線上の電流変化によりノイズを発生し易い。そのため、外部入力系の主な信号配線が外部出力系の主な信号配線の近くに配置されていると、外部出力系の主な信号配線における電流変化によって半導体集積回路における外部入力系の信号配線にノイズ電圧が誘起され、誤動作が生じる。そこで、外部入力系の主な信号配線はパッケージ基板の主面上（半導体集積回路が搭載される側）に第1の配線層（Ｌ１）として配置し、外部出力系の主な信号配線はパッケージ基板の主面とは反対側の裏面上（モジュール端子が形成される側）に第２の配線層（Ｌ４）として配置し、更に外部グランド端子に接続するプレーン状の導電パターン（ＰＬＮ[Ｖｓｓ]）が主に形成された第３の配線層（Ｌ３）と、前記外部入出力用電源端子に接続するプレーン状の導電パターン（ＰＬＮ[Ｖｄｄｑ]）が主に形成された第４の配線層（Ｌ２）を第1の配線層（Ｌ１）と第２の配線層（Ｌ４）の間に配置することで、シールド層として機能させることができ、ノイズ対策が可能となる。
【００２９】
ここで、前記外部グランド端子、前記外部入出力用電源端子及び外部電源端子に接続するパッケージ基板内の導電層をプレーン状に形成するのは、かかる電位が高いことから、実効インダクタンスを低減するためである。このとき、各々プレーン状に形成された導電層はパッケージ基板の内層である第３の配線層（Ｌ３）と第４の配線層（Ｌ２）に形成するのがよい。何故ならば、パッケージ基板の主面（Ｌ１）および裏面（Ｌ４）は、複数の外部接続電極、複数のモジュール端子、配線パターンまたはスルーホールなどが配置されるため、そこにプレーン状の大きなパターンに形成することが困難だからだと考えられる。このような理由から、前記外部グランド端子、前記外部入出力用電源端子及び外部電源端子に接続するパッケージ基板内の導電層を内層である第３の配線層（Ｌ３）と第４の配線層（Ｌ２）に形成するのがよいと考えられる。この中で、第３配線層（Ｌ３）に主に形成される外部グランド端子に接続するプレーン状の導電パターン（ＰＬＮ[Ｖｓｓ]）は基準電位であるため、半導体集積回路の安定した電気的動作を得るためには十分に大きな面積を確保したいため、前記外部入出力用電源端子及び外部電源端子に接続するパッケージ基板内の導電層とは異なる配線層に配置することが好ましい。また、前記外部入出力用電源端子及び外部電源端子に接続する導電パターンはどちらも基本的には電源用配線であるが、供給する対象が異なり、扱う電位も異なる。更には、前記外部入出力用電源端子に接続する導電パターンはパッケージ基板の中でも最も高い電位を扱うため、ノイズの発生源でもあることから、外部電源端子に接続する導電パターンとは配線層を分離させることが好ましいと考えられる。ここで、前記外部入出力用電源端子が接続されるパッケージ基板内の導電パターンと外部電源端子に接続するパッケージ基板内の導電パターンとの間に第３の配線層（Ｌ３）を配置しておけば、上記したように、シールド効果が得られるためノイズ対策が可能である。しかしながら、上記したように、第２の配線層において外部出力端子（ＢＭＰ［Ｑ］）に接続する主の配線パターンもノイズを発生し易いため、外部グランド端子に接続する導電パターンは、第２の配線層の近傍であって、パッケージ基板の１層目（Ｌ１）である主面から３層目（Ｌ３）に配置することが好ましい。そして、相対的に高電位である前記外部入出力用電源端子に接続されるプレーン状導電パターンを第１の配線層と第３の配線層の間の第４の配線層に形成すれば、実効インダクタンスも低減できる。これらを考慮して、外部電源端子（ＢＭＰ[Ｖｄｄ]）に接続するプレーン状導電パターン（ＰＬＮ[Ｖｄｄ]）については第２の配線層と同じ配線層（Ｌ４）に配置することで、第４の配線層（Ｌ２）におけるプレーン状導電パターン（ＰＬＮ[Ｖｄｄｑ]）からのノイズの影響を受け難くすることが可能である。
【００３０】
本発明の更に別の一つの具体的な形態として、前記外部出力端子から出力するデータの出力動作を同期させるためのクロック信号を入力する第１の外部クロック入力端子と、前記外部入力端子から入力するデータの入力動作を同期させるためのクロック信号を入力する第２の外部クロック入力端子とを更に有する。前記半導体集積回路はスタティック・ランダム・アクセス・メモリとして動作可能とされる。外部入力動作に対して外部出力動作タイミングが可変にされる構成では、入出力動作のタイミングを規制して対処することはできないから、前記半導体集積回路における外部接続端子の機能別配列によるノイズ対策は必須となる。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、並列入出力化能された外部出力信号系から外部入力信号系へのノイズの誘起を緩和若しくは抑制することができる。並列入出力化能された外部出力信号系から外部入力信号系に対する相互インダクタンスを小さくすることができる。
【発明を実施するための最良の形態】
【００３３】
《ＱＤＲ−ＳＲＡＭ》
図２には本発明に係る半導体装置の一例としてクワッド−スタティック・ランダム・アクセス・メモリ（ＱＤＲ−ＳＲＡＭ）のブロック図が示される。ＱＤＲ−ＳＲＡＭ１は、フルグリッドのボール・グリッド・アレイ（ＢＧＡ）形態のパッケージ基板（ＰＫＧ）２に、ＷＰＰ構造を有する半導体集積回路（ＬＳＩ）３を搭載して構成される。半導体集積回路３はデータの外部入力と外部出力が並列に可能にされ、入力と出力が夫々固有のクロック信号に同期され、各々の動作はクロック信号のフォールエッジとライズエッジの夫々の同期可能にされる。Ｄ[ｉｎ]は外部入力データ、Ｑ[ｏｕｔ]は外部出力データ、Ｖｒｅは参照電位、ＡＤＲＳはアドレス信号、ＳＴＲＶは外部アクセス制御信号を代表的に示す。メモリアレイ（ＡＲＹ）４は、特に制限されないが各々独立にメモリ動作可能な複数のメモリバンクを備え、メモリバンク毎にメモリセルの選択が可能にされる。メモリセルの選択はアドレスデコーダ（ＤＥＣ）５によるアドレス信号ＡＤＲＳのデコード結果従って行われる。書込み動作が選択されたメモリバンクに対する書込みデータの外部入力は入力回路６が行い、読出し動作が選択されたメモリバンクから出力される読出しデータの外部出力は出力回路７が行う。入力回路６は制御回路８へのコマンド入力にも利用される。制御回路８は入力コマンド及びアクセス制御信号に従って内部動作を制御し、その動作タイミングは外部からのクロック信号に同期させる。
【００３４】
図３には入出力動作タイミングが例示される。入力回路６によるデータ入力は差動のクロック信号Ｋ，／Ｋの両クロックエッジに同期される。出力回路７によるデータ出力動作は差動のクロック信号Ｃ，／Ｃの両クロックエッジに同期される。クロック信号Ｋ，／Ｋとクロック信号Ｃ，／Ｃとの位相は同じであっても相違してもよい。要するに、データの入出力動作が並列されるとき、データ入力タイミングはデータ出力タイミングに対して可変化能にされる。仮に、出力データの出力信号配線に対する入力データの入力信号配線の相互インダクタンスが大きいとすれば、入力信号線には出力信号線の電流変化に応じて所謂クロストークによるノイズが誘起される。図３のＮＩＳの部分に示されるように入力データＤ[ｉｎ]の論理値が不所望に変化することになる。本実施形態に係るＱＤＲ−ＳＲＡＭ１においては出力データの出力信号配線に対する入力データの入力信号配線の相互インダクタンスが小さくなるように後述の対策が施されている。
【００３５】
図１にはＱＤＲ−ＳＲＡＭ１の縦断面構造の概略が示される。前記半導体集積回路３のＷＰＰ構造は、半導体チップ（ＣＨＰ）１０の表面保護膜から露出するパッド電極ＣＰＤと対応する外部接続端子ＢＭＰとを引出し配線（ＷＰＰ引出し配線、又は再配線とも称する）ＢＬＮによって結合して構成される。パッド電極ＣＰＤはアルミニウム等から成る半導体チップ１０の表面電極である。外部接続端子ＢＭＰは半田又は金等のバンプ電極であり、半導体ウェーハ状態で蒸着等によって形成される。引出し配線ＢＬＮは例えば銅配線である。パッド電極ＣＰＤは半導体チップ１０の中央部にその縁辺に沿って２列で配置されている。図４にはパッド電極ＣＰＤの配置が例示される。図５にはバンプ電極ＢＭＰの配置が例示される。
【００３６】
パッケージ基板（ＰＫＧ）２は例えばＬ１〜Ｌ４の４層の配線層を有する多層配線基板によって構成される。配線層の配線パターンはアルミニウム等で構成され、配線層間はガラスエポキシ樹脂等で絶縁されている。配線層間における配線パターンの接続はスルーホールＴＨを介して行われる。前記バンプ電極ＢＭＰは配線層Ｌ１の配線パターンに接続される。配線層Ｌ４には多数のモジュール端子としてボール電極ＢＬＬがアレイ状に配置される。ボール電極ＢＬＬは例えば半田等によって構成される。図６にはボール電極ＢＬＬの配置が例示される。図４乃至図６において、電源用にはＶＤＤ、グランド用にはＶＳＳ、外部入出力電源用にはＶＤＤＱ、データ入力用にはＤｉ、データ出力用にはＱｉ、アドレス用にはＳＡ、出力クロック用にはＣ，／Ｃ、入力クロック用にはＫ，／Ｋ、コントロール系には／ＢＷ，／Ｒ，／Ｗの参照符号が付されている。
【００３７】
図７にはＱＤＲ−ＳＲＡＭ１の電源系の概略が例示される。Ｖｄｄは外部から供給される電源電圧、Ｖｄｄｑは外部から供給される入出力回路用電源電圧、Ｖｄｄｉは内部降圧電圧、Ｖｓｓはグランド電圧である。電源電圧Ｖｄｄは降圧回路（ＰＵＰｃｈｇ）、基準電圧発生回路（Ｇｖｒｅｆ）、電源制御回路（Ｃｐｏｗ）、ＪＴＡＧ（Ｊｏｉｎｔ  Ｅｕｒｏｐｅａｎ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）準拠のバウンダリスキャンテスト回路の動作電源とされる。内部降圧電圧Ｖｄｄｉは降圧回路（ＰＵＰｃｈｇ）で生成され、メモリアレイ（ＡＲＹ）４、デコーダ（ＤＥＣ）５及び制御回路（ＣＯＮＴ）８等のＳＲＡＭのコア回路（ＣＯＲＥ）の動作電源とされる。入出力回路用電源電圧Ｖｄｄｑは入力回路（ＢＵＦｉｎ）６、出力回路（ＢＵＦｏｕｔ）７及び入力保護ダイオード（Ｄｅｓｄ）等の動作電源とされる。電源電圧Ｖｄｄは電源ボール電極ＢＬＬ[Ｖｄｄ]及び電源バンプ電極ＢＭＰ[Ｖｄｄ]から供給される。入出力回路用電源電圧Ｖｄｄｑは電源ボール電極ＢＬＬ[Ｖｄｄｑ]及び電源バンプ電極ＢＭＰ[Ｖｄｄｑ]から供給される。グランド電圧Ｖｓｓはグランドボール電極ＢＬＬ[Ｖｓｓ]及びグランドバンプ電極ＢＭＰ[Ｖｓｓ]から供給される。
【００３８】
図８にはＷＰＰ構造の平面的な構成が示される。図９には配線層Ｌ１の平面的な構成が示され、図１０には配線層Ｌ２の平面的な構成が示され、図１１には配線層Ｌ３の平面的な構成が示され、図１２には配線層Ｌ４の平面的な構成が示される。図１３にはバンプ電極ＢＭＰとボール電極ＢＬＬとの平面的な相対位置関係が示される。図１３においてＢＭＰｐｉｔｃｈ（ｍｉｎ）は最小バンプピッチ、ＢＬＬｐｉｔｃｈはボールピッチを意味する。以下、半導体集積回路におけるＷＰＰ構造とパッケージ基板の特徴的な構成について説明する。
【００３９】
《データ入出力系の配線層割り当て》
図１及び図１４の縦断面構造に端的に示されるように、データ入力バンプ電極ＢＭＰ[Ｄ]と対応するデータ入力ボール電極ＢＬＬ[Ｄ]とを接続する主な配線を表層の配線層Ｌ１に形成し、データ出力バンプ電極ＢＭＰ[Ｑ]と対応するデータ出力ボール電極ＢＬＬ[Ｑ]とを裏面の配線層Ｌ４に形成する。データ入力系配線とデータ出力系配線の配線層を分離することにより、相互間のクロストークを低減することができる。半導体集積回路３のパッド電極ＣＰＤは半導体チップ１０の中央部に配置されており、データ出力バンプ電極ＢＭＰ[Ｑ]はデータ入力バンプ電極ＢＭＰ[Ｄ]よりもパッド電極ＣＰＤ寄りの配置を有する。要するに、データ出力バンプ電極ＢＭＰ[Ｑ]に接続するスルーホールＴＨ[Ｑ]はデータ入力バンプ電極ＢＭＰ[Ｄ]に接続するスルーホールＴＨ[Ｄ]よりもパッケージ基板２の中央寄りに配置される。したがって、ノイズ源となる出力信号配線はデータ出力パッド電極ＣＰＤ[Ｑ]の近傍で、遠くのＬ４配線層に追いやられ、その結果、データ入力パッド電極ＣＰＤ[Ｄ]につながるＷＰＰの引出し配線やその他のＷＰＰ引出し配線に対向するパッケージ基板１０上でノイズ源となる出力信号配線の長さが短くなる。これにより、シールド層が介在されていないＬ１配線層とＷＰＰ引出し配線との間において、Ｌ１配線層のＢＭＰ[Ｑ]に接続するノイズ源配線に起因するその他のＷＰＰ引出し配線との間のクロストークについても低減することができる。
【００４０】
図１５には図９のＡ２部分におけるＬ１配線層の配線とＷＰＰ引出し配線との平面上での相対位置関係が例示される。Ｌ１[Ｑ]は配線層Ｌ１においてデータ出力バンプ電極ＢＭＰ[Ｑ]に接続するデータ出力配線、ＢＬＮ[Ｄ]はデータ入力バンプ電極ＢＭＰ[Ｄ]に接続するＷＰＰ引出し配線である。図１５より明らかなように、データ入力ＷＰＰ引出し配線ＢＬＮ[Ｄ]は、データ出力配線Ｌ１[Ｑ]に対して直交する配置を有する。直交する導体間の相互インダクタンスは実質的に無視し得るようになるから、両者間のクロストークは極めて小さくなる。
【００４１】
《電源系配線層割り当て》
外部入出力用電源電圧Ｖｄｄｑのためのプレーン状の導電パターン（Ｖｄｄｐプレーン）ＰＬＮ[Ｖｄｄｑ]はＬ２配線層に割り当てられる。その平面的構成は図１０に示される。グランド電圧Ｖｓｓのためのプレーン状の導電パターン（Ｖｓｓプレーン）ＰＬＮ[Ｖｓｓ]はＬ３配線層に割り当てられる。その平面的構成は図１１に示される。電源電圧Ｖｄｄのためのプレーン状の導電パターン（Ｖｄｄプレーン）ＰＬＮ[Ｖｄｄ]はＬ４配線層に割り当てられる。その平面的構成は図１２に示される。
【００４２】
配線層Ｌ３のＶｓｓプレーンＰＬＮ[Ｖｓｓ]及び配線層Ｌ２のＶｄｄｐプレーンＰＬＮ[Ｖｄｄｑ]は配線層Ｌ４の外部出力系信号配線の電流変化によって生ずる磁界に対するシールド層として機能する。ＶｄｄｑプレーンＰＬＮ[Ｖｄｄｑ]とｖｄｄプレーンＰＬＮ[Ｖｄｄ]は配線層Ｌ３を介して配線層Ｌ２と配線層Ｌ４に分離されることになるから、外部入出力用電源電圧Ｖｄｄｑと外部電源電圧Ｖｄｄの夫々の電源系の実効インダクタンスの低減になる。さらに、配線層Ｌ２に形成されたＶｄｄｑプレーンＰＬＮ［Ｖｄｄｑ］は配線層Ｌ１に形成された主な入力信号配線のリターンパスを構成し、また、配線層Ｌ３に形成されたＶｓｓプレーンＰＬＮ[Ｖｓｓ]は配線層Ｌ４に形成された主な出力信号配線のリターンパスを構成するから、それらのデータ出力系とデータ入力系の各々の実効インダクタンスを低減することができる。
【００４３】
《バンプ電極の配置》
図１の縦断面構造、図８の平面的構成より明らかなように、前記半導体集積回路３の中央部から縁辺部に向かって順次、パッド電極ＣＰＤの第１配列、外部入出力用電源バンプ電極ＢＭＰ[ｖｄｄｑ]とグランドバンプ電極ＢＭＰ[Ｖｓｓ]の第２配列、データ出力バンプ電極ＢＭＰ[Ｑ]の第３配列、外部入出力用電源バンプ電極ＢＭＰ[Ｖｄｄｑ]とグランドバンプ電極ＢＭＰ[Ｖｓｓ]の第４配列、データ入力バンプ電極ＢＭＰ[Ｄ]の第５配列が形成される。図１６には図８のＡ１部分の拡大図が示される。パッド電極ＣＰＤの第１配列と、データ出力バンプ電極ＢＭＰ[Ｑ]の第３配列と、データ入力バンプ電極ＢＭＰ[Ｄ]の第５配列との間には必ず外部入出力用電源バンプ電極ＢＭＰ[ｖｄｄｑ]又はグランドバンプ電極ＢＭＰ[Ｖｓｓ]が配置される。従って、隣り合うデータ入力用の引出し配線ＢＬＮ[Ｄ]とデータ出力用の引出し配線ＢＬＮ[Ｑ]との間にはグランド用引出し配線ＢＬＮ[Ｖｓｓ]又はＶｄｄｑ電源の引出し配線ＢＬＮ[Ｖｄｄｑ]を配置することが容易になる。それらグランド用引出し配線ＢＬＮ[Ｖｓｓ]及びＶｄｄｑ電源の引出し配線ＢＬＮ[Ｖｄｄｑ]は、隣り合うデータ入力用の引出し配線ＢＬＮ[Ｄ]とデータ出力用の引出し配線ＢＬＮ[Ｑ]にとって電磁的なシールド配線として機能し、データ入力用の引出し配線ＢＬＮ[Ｄ]とデータ出力用の引出し配線ＢＬＮ[Ｑ]とのクロストークを抑制することができる。
【００４４】
グランド用引出し配線ＢＬＮ[Ｖｓｓ]又はＶｄｄｑ電源の引出し配線ＢＬＮ[Ｖｄｄｑ]に隣り合うようにデータ入力用の引出し配線ＢＬＮ[Ｄ]及びデータ出力用の引出し配線ＢＬＮ[Ｑ]が配置されるから、信号経路とそのリターンパスを電磁的に密結合することが容易になって、信号系の実効インダクタンスを小さくするのにも資することができる。
【００４５】
データ出力バンプ電極ＢＭＰ[Ｑ]はデータ入力バンプ電極ＢＭＰ[Ｄ]よりもパッド電極ＣＰＤの第１配列寄りに配置されているから、ノイズ源となり得る出力用の引出し配線ＢＬＮ[Ｑ]を短くでき、この点においても耐ノイズ性が向上される。
【００４６】
《Ｖｓｓ、Ｖｄｄｑの給電経路》
図１７にはグランド電圧Ｖｓｓ及び外部入出力電源電圧Ｖｄｄｑの給電経路の縦断面構造が例示される。図１２に示されるように、グランドボール電極ＢＬＬ[Ｖｓｓ]はパッケージ基板２の中央部に配置される。電源プレーンＰＬＮ[Ｖｄｄ]の外側に外部入出力電源ボール電極ＢＬＬ[Ｖｄｄｑ]が配置される。その外側にデータ入力ボール電極ＢＬＬ[Ｄ]及びデータ出力ボール電極ＢＬＬ[Ｑ]が配置される。図１７にはそのうち、グランドボール電極ＢＬＬ[Ｖｓｓ]と外部入出力電源ボール電極ＢＬＬ[Ｖｄｄｑ]が代表的に示される。外部入出力電源ボール電極ＢＬＬ[Ｖｄｄｑ]はスルーホールＴＨ[Ｖｄｄｑ]Ａを介して配線層Ｌ２の電源プレーンＰＬＮ[Ｖｄｄｑ]と配線層Ｌ１の配線Ｌ１[Ｖｄｄｑ]Ａに接続される。配線Ｌ１[Ｖｄｄｑ]Ａはバンプ電極ＢＭＰ[Ｖｄｄｑ]ＡからＷＰＰ引出し配線ＢＬＮ[Ｖｄｄｑ]を通して電源パッドＣＰＤ[Ｖｄｄｑ]に接続する。パッケージ基板２の中央部寄りには外部入出力電源ボール電極ＢＬＬ[Ｖｄｄｑ]に結合されないスルーホールＴＨ[Ｖｄｄｑ]Ｂが形成され、このスルーホールＴＨ[Ｖｄｄｑ]Ｂも、配線Ｌ１[Ｖｄｄｑ]Ｂ及びバンプ電極ＢＭＰ[Ｖｄｄｑ]Ｂ経由で、上記と同じくＷＰＰ引出し配線ＢＬＮ[Ｖｄｄｑ]を通して電源パッドＣＰＤ[Ｖｄｄｑ]に接続する。スルーホールＴＨ[Ｖｄｄｑ]Ａを経由する給電経路は図１６を参照することによって明らかなように、専らＢＬＮ[Ｄ]とＢＬＮ[Ｑ]との間のシールド配線ＢＬＮ[Ｖｄｄｑ]を形成するためである。このシールド配線ＢＬＮ[Ｖｄｄｑ]だけで給電を行おうとすると、当該経路の自己インダクタンスが大きくなり過ぎてしまい、リターン経路とされるべきグランド電圧Ｖｓｓの給電経路と電磁的な特性が大きく相違することになる。スルーホールＴＨ[Ｖｄｄｑ]Ｂを経由する給電経路は、電源プレーンＰＬＮ[Ｖｄｄｑ]を介してグランド電圧Ｖｓｓの給電経路と電磁的特性を同等するための経路である。換言すれば、図１０より容易に理解されるように電源プレーンＰＬＮ[Ｖｄｄｑ]によってインピーダンスの小さな電流経路を確保しようとするものである。この点においても、電源電圧Ｖｄｄｑとグランド電圧Ｖｓｓとの実効インダクタンスが小さくされる。
【００４７】
特に、図１８に例示されるように、電源プレーンＰＬＮ[Ｖｄｄｑ]上においてスルーホールＴＨ[Ｖｄｄｑ]ＡからスルーホールＴＨ[Ｖｄｄｑ]Ｂに向かう電流の向きと、配線層Ｌ１における外部入力データ配線Ｌ１[Ｄ]の配線方向が部分的に平行にされているので、これが入力信号とそのリターンパスとの間の実効インダクタンスを小さくするように作用する。
【００４８】
《スルーホール配置の自由度》
上述した図１４の外部出力データ用のスルーホールＴＨ[Ｑ]、図１７のＶｓｓ用のスルーホールＴＨ[Ｖｓｓ]、同じく図１７の電源Ｖｄｄｑの給電に用いるスルーホールＴＨ[Ｖｄｄｑ]は、いままでの説明より明らかなようにパッケージ基板２の中央寄りに形成することが望ましい。この意味においてスルーホール形成の自由度を高めた構成について説明する。
【００４９】
パッケージ基板２の中央部に対するスルーホール形成の自由度を高めるために、半導体集積回路におけるクロックやコマンド系のパッド電極の配置と、パッケージにおけるそれら信号のボール電極の配置との相違について着目した。半導体集積回路におけるクロックやコマンド系のパッド電極の配置は通常チップの中央部にされる。クロック等長配線を考慮するからである。パッケージにおけるそれら信号のボール電極の配置は通常パッケージ基板の端に配置されることが多い。したがって、両者を接続するのにパッケージ基板の配線層を用いる場合には、少なからずパッケージ基板の中央部の配線を利用しなければならない。それによってパッケージ基板の中央部に対するスルーホール形成の自由度が疎外される。図８のＡ１部分の拡大図である図１９に示されるように、半導体集積回路３におけるクロックやコマンド系のパッド電極ＣＰＤと、パッケージ基板２におけるそれら信号のボール電極ＢＬＬとの接続に、ＷＰＰ引出し配線２０を利用する。図１９においてクロック及びコマンド系の複数のパッド電極ＣＰＤ群２０は、チップの中央部に形成したＷＰＰ引出し配線２１を介してチップ端部の対応する複数のバンプ電極ＢＭ群２２に接続される。クロック信号として入力クロック信号Ｋ，／Ｋが例示される。図示はしないが図８の下半分の中央部も同様に構成され、ここには出力クロック信号Ｃ，／Ｃ等のＷＰＰ引出し配線が形成される。従って図２０に例示されるように、ＷＰＰ引出し配線２０に重なるパッケージ基板２の中央部にはグランドＶｓｓ等のスルーホールＴＨを形成することが可能になる。
【００５０】
パッケージ基板２の左右の外側領域ＰＤＯＵＴにおいてスルーホール形成の自由度を高めるために、例えば図２１に例示されるように、ボール電極ＢＬＬを一定のピッチ（例えば１０００μｍ）でマトリクス配置し、バンプ電極ＢＭＰはボール電極に重なるように或いはボール電極の半分のピッチ上に配置するものとする。スルーホールＴＨはバンプ電極ＢＭＰ又はボール電極ＢＬＬと重なる位置に形成することはできない。ボール電極ＢＬＬとバンプ電極ＢＭＰが平面的に重なる分だけスルーホールＴＨを形成可能な面積が大きくなる。従ってバンプ電極ＢＭＰ及びボール電極ＢＬＬをランダムに配置する場合に比べてスルーホールＴＨの形成箇所に対する自由度が増し、形成可能なスルーホールの数も増やすことが容易になる。図１３ではＡＲ[ＴＨ]がスルーホール形成可能領域になる。外側領域ＰＤＯＵＴの境界はチップのパッド電極ＰＤ列である。左右のパッド電極ＰＤ列の内側領域ＰＤＩＮではバンプ電極ＢＭＰはボール電極ＢＬＬの直近に配置される。図２２にはボール電極ＢＬＬ、スルーホールＴＨ、バンプ電極ＢＭＰの配置の一例が示される。
【００５１】
図２１には前記ＷＰＰ引出し配線２１を信号や電源の種類が例示される。前記ＷＰＰ引出し配線２１にＶｄｄｑ，Ｖｄｄ、Ｖｄｄｉが含まれるのはチップ内部の設計との関係でＷＰＰ引出し配線を一部利用しているに過ぎない。
【００５２】
《評価と修正》
前記ＱＤＲ−ＳＲＡＭ１のデータ並列入出力における出力の変化が入力データに与える影響について評価を行った。評価は、ある出力ピンをノイズ源としたとき、それによる全ての入力ピンの電圧変化を評価するシミュレーションを行い、これを全ての出力ピンに対して繰り返し行うことで図２３に例示されるような実効相互インダクタンスマトリクスを作成して行う。即ち、特定の出力ピンの変化が夫々の入力に与える影響を、実効相互インダクタンスとして全出力ピンについていてシミュレーションにより演算を行った。図２５にはシミュレーション対象回路が模式的に示される。図２５ではチップ側（ＣＨＰ  ｓｉｄｅ）のＳｉｇ０がノイズ源となりチップ側の出力ピン、Ｓｉｇ１，Ｓｉｇ２…が入力ピンを意味する。信号系に対する電源側（ＰＯＷ  ｓｉｄｅ）からのリターンパスとしての電源系にはＶｓｓ，Ｖｄｄｑのパスを考慮する。図２３には、Ｑ１８〜Ｑ３０の出力ピンとＤ１８〜Ｄ３の入力ピンに対するシミュレーション結果が示される。例えば出力ピンＱ１８の電流変化は、相互インダクタンス０．９８ｎＨに比例するノイズ電圧として入力ピンＤ１８に与えられ、相互インダクタンス０．３７ｎＨに比例するノイズ電圧として入力ピンＤ１９に与えられることを示している。ΣＭＱはある入力ピンに関する全出力ピン及び電源分の実効相互インダクタンスの絶対値の総和を意味する。ここで、図２６に例示されるように、テスタボード３０にＱＤＲ−ＳＲＡＭ１を搭載し、信号振幅を徐々に小さくしながら順次リードライトを繰り返し、テスタレシーバ３１から入力したリードデータの正誤を判定したとき、データエラーを生じない最小振幅値Ｄｍｉｎを実測した。このとき、本発明者の検討によれば、図２７に例示されるように、ΣＭＱの値が大きくなると最小振幅値Ｄｍｉｎが大きくなる傾向のあることが明らかになった。即ち、最小振幅値Ｄｍｉｎが大きいほど電磁的耐ノイズ性が小さいと言うことであり、ΣＭＱの値が電磁的耐ノイズ性に対する指標になり、ΣＭＱの値を小さくすることが最小振幅値Ｄｍｉｎを小さくする上において重要であることが本発明者によって見出された。この観点より、図２３の実効相互インダクタンスマトリクスにおいてＤ２７の入力ピンに関するΣＭＱ＝３．８２ｎＨがワーストとなっている。比較例として図２４には今まで説明したＷＰＰ構造とパッケージ基板の特徴的構造を採用しなかったＱＤＲ−ＳＲＡＭ（ｃｏｍｐａｒｉｓｏｎ  ＱＤＲ−ＳＲＱＭ）の場合の実効相互インダクタンスマトリクスが例示される。比較例のワースト値はΣＭＱ＝４．７８ｎＨであり、本願発明に係るＱＤＲ−ＳＲＡＭ１は約１ｎＨの改善がなされたことになる。図２８には双方のＱＤＲ−ＳＲＡＭにおけるΣＭＱの相違が示される。
【００５３】
更に本発明者は図２３の実効相互インダクタンスマトリックスを検証した結果、ΣMQが比較的大きいパッケージ基板の縁辺側に位置するＤ１８、Ｄ２７の入力ピンに着目した。図２９に明示的に示されるように、前記Ｄ１８、Ｄ２７の入力ピンは、最寄のＱ１８、Ｑ２７の出力ピンとの相互インダクタンスが大きいことが分かる。この原因として、隣接する入力ピンと出力ピンの間のクロストークが考えられる。図３０には配線層Ｌ１と配線層Ｌ４を透視した様子が示される。これによれば、Ｄ１８に接続する配線とＱ１８に接続する配線がＳＴＫ１の部分で上下方向に重なり、Ｄ２７に接続する配線とＱ２７に接続する配線がＳＴＫ２の部分で上下方向に重なっていることが分かる。そこで、図３１に例示されるように、Ｄ１８に接続する配線とＱ１８に接続する配線をＳＰＲ１の部分で離し、Ｄ２７に接続する配線とＱ２７に接続する配線がＳＰＲ２の部分で離し、更に配線クロスするところはＣＲＳの部分のように直交配線にする。これによる改善結果は図３２に例示される。ΣＭＱの最大値は改善前に比べて僅かではあるが０．２ｎＨ低減することができた。図３３には改善前と後の双方のＱＤＲ−ＳＲＡＭにおけるΣＭＱの相違が示される。
【００５４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５５】
例えば、半導体集積回路はＱＤＲ−ＳＲＡＭに限定されず、他のメモリ、マイクロコンピュータ、アクセラレータ等のその他のデータ処理ＬＳＩであってよい。並列入出力の対象はデータに限定されない。出力データと入力コマンド、出力データと入力アドレス等であってもよい。半導体集積回路はＷＰＰ構造を有するものに限定されない。パッケージ基板はＢＧＡ構造に限定されず、また、４層の複合配線基板に限定されない。
【図面の簡単な説明】
【００５６】
【図１】本発明の一例に係るＱＤＲ−ＳＲＡＭの縦断面構造を概略的に示す断面図である。
【図２】ＱＤＲ−ＳＲＡＭのブロック図である。
【図３】ＱＤＲ−ＳＲＡＭの入出力動作タイミングを例示するタイミングチャートである。
【図４】ＱＤＲ−ＳＲＡＭにおけるパッド電極ＣＰＤの配置を例示する平面図である。
【図５】ＱＤＲ−ＳＲＡＭにおけるバンプ電極ＢＭＰの配置を例示する平面図である。
【図６】ＱＤＲ−ＳＲＡＭにおけるボール電極ＢＬＬの配置を例示する平面図である。
【図７】ＱＤＲ−ＳＲＡＭの電源系の概略を例示するブロック図である。
【図８】半導体集積回路のＷＰＰ構造を示す平面図である。
【図９】パッケージ基板の配線層Ｌ１の平面的構成を示す平面図である。
【図１０】パッケージ基板の配線層Ｌ２の平面的構成を示す平面図である。
【図１１】パッケージ基板の配線層Ｌ３の平面的構成を示す平面図である。
【図１２】パッケージ基板の配線層Ｌ４の平面的構成を示す平面図である。
【図１３】バンプ電極ＢＭＰとボール電極ＢＬＬとの平面的な相対位置関係を示す平面図である。
【図１４】データ入出力系の配線層割り当てを示す縦断面図である。
【図１５】Ｌ１配線層の配線とＷＰＰ引出し配線との平面上での交差的配置を例示する平面図である。
【図１６】図８のＡ１部分の拡大図である。
【図１７】グランド電圧及び外部入出力電源電圧Ｖｄｄｑの給電経路を示す縦断面図である。
【図１８】電源プレーンＰＬＮ[Ｖｄｄｑ]上に電流の向きと配線層Ｌ１における外部入力データ配線Ｌ１[Ｄ]の配線方向との関係を例示する平面図である。
【図１９】クロック及びコマンド系の複数のパッド電極ＣＰＤ群に接続するＷＰＰ引出し配線をチップの中央部に形成した構成を示す平面図である。
【図２０】チップ中央部のＷＰＰ引出し配線に重なるパッケージ基板の中央部にグランド電圧Ｖｓｓ等のスルーホールＴＨを形成した状態を示す平面図である。
【図２１】ボール電極ＢＬＬを一定のピッチでマトリクス配置し、バンプ電極ＢＭＰをボール電極に重なるように或いはボール電極の半分のピッチ上に配置した状態を示す平面図である。
【図２２】ボール電極ＢＬＬ、スルーホールＴＨ、バンプ電極ＢＭＰの配置の一例を全体的に示す平面図である。
【図２３】ＱＤＲ−ＳＲＡＭのデータ並列入出力における出力の変化が入力データに与える影響について評価を行う点に取得した実効相互インダクタンスマトリクスを示す説明図である。
【図２４】ＷＰＰ構造とパッケージ基板の特徴的構造を採用しなかったＱＤＲ−ＳＲＡＭ場合の実効相互インダクタンスマトリクスを比較例として示す説明図である。
【図２５】相互インダクタンスマトリクスを取得するためのシミュレーション対象回路を模式的に示す回路図である。
【図２６】テストボードによるＱＤＲ−ＳＲＡＭ１最小振幅値Ｄｍｉｎを実測するときのテスタボードとの接続例を示す概略断面図である。
【図２７】ΣＭＱの値が大きくなると最小振幅値Ｄｍｉｎが大きくなる傾向を示す特性図である。
【図２８】本発明と比較例の双方のＱＤＲ−ＳＲＡＭにおけるΣＭＱの相違を示す説明図である。
【図２９】前記Ｄ１８、Ｄ２７の入力ピンは、最寄のＱ１８、Ｑ２７の出力ピンとの相互インダクタンスが大きいことを明示的に示す説明図である。
【図３０】配線層Ｌ１と配線層Ｌ４を透視した様子を示す平面図である。
【図３１】Ｄ１８に接続する配線とＱ１８に接続する配線を離し、Ｄ２７に接続する配線とＱ２７に接続する配線を離し、更に配線クロスするようにレイアウトの修正を行なった状態を示す平面図である。
【図３２】図３１の修正による改善結果を例示する説明図である。
【図３３】図３１の改善前と後の双方のＱＤＲ−ＳＲＡＭにおけるΣＭＱの相違を示す説明図である。
【符号の説明】
【００５７】
１  ＱＤＲ−ＳＲＡＭ
２  パッケージ基板（ＰＫＧ）
３  半導体集積回路（ＬＳＩ）
４  メモリアレイ
５  アドレスデコーダ（ＤＥＣ）
６  入力回路
７  出力回路
８  制御回路
Ｃ，／Ｃ  データ出力動作用の差動クロック信号
Ｋ，／Ｋ  データ入力動作用の差動クロック信号
１０  導体チップ（ＣＨＰ）
ＣＰＤ  パッド電極
ＢＭＰ  バンプ電極（外部接続端子）
Ｌ１〜Ｌ４  配線層
Ｖｄｄ  電源電圧
Ｖｄｄｑ  入出力回路用電源電圧
Ｖｄｄｉ  内部降圧電圧
Ｖｓｓ  グランド電圧
ＴＨ  スルーホール
ＰＬＮ[Ｖｄｄｑ]  Ｖｄｄｐプレーン
ＰＬＮ[Ｖｓｓ]  Ｖｓｓプレーン
ＰＬＮ[Ｖｄｄ]  Ｖｄｄプレーン
２０  チップ中央部のＷＰＰ引出し配線
【図１】
2007149977.tif 000003
【図２】
2007149977.tif 000004
【図３】
2007149977.tif 000005
【図４】
2007149977.tif 000006
【図５】
2007149977.tif 000007
【図６】
2007149977.tif 000008
【図７】
2007149977.tif 000009
【図８】
2007149977.tif 000010
【図９】
2007149977.tif 000011
【図１０】
2007149977.tif 000012
【図１１】
2007149977.tif 000013
【図１２】
2007149977.tif 000014
【図１３】
2007149977.tif 000015
【図１４】
2007149977.tif 000016
【図１５】
2007149977.tif 000017
【図１６】
2007149977.tif 000018
【図１７】
2007149977.tif 000019
【図１８】
2007149977.tif 000020
【図１９】
2007149977.tif 000021
【図２０】
2007149977.tif 000022
【図２１】
2007149977.tif 000023
【図２２】
2007149977.tif 000024
【図２３】
2007149977.tif 000025
【図２４】
2007149977.tif 000026
【図２５】
2007149977.tif 000027
【図２６】
2007149977.tif 000028
【図２７】
2007149977.tif 000029
【図２８】
2007149977.tif 000030
【図２９】
2007149977.tif 000031
【図３０】
2007149977.tif 000032
【図３１】
2007149977.tif 000033
【図３２】
2007149977.tif 000034
【図３３】
2007149977.tif 000035