(57)【要約】【課題】リターン用のケーブルを多数設けることなく、輻射ノイズを低減することができるバスインターフェース回路を提供する。【解決手段】データを奇数配列グループと偶数配列グループに分け、例えば奇数配列グループを論理処理する。ここで、論理処理とは、例えばインバータ５−０〜５−３による符号反転処理、ＸＯＲ４−８〜４−１０等による上位側ビット／下位側ビット入れ替え処理、またはインバータ５−４〜５−７やＸＯＲ４−１２〜４−１５等を用いて、これらを複合させた処理である。そして、マルチプレクサ８は、双方のグループの隣合うビット配列同士が、なるべく異論理となるような論理処理結果を選択して、奇数配列グループを出力ポートＴ１、Ｔ３、Ｔ５、Ｔ７に割り当てる。【選択図】図１
2007156835.tif 000002
【特許請求の範囲】
【請求項１】
バス信号を送信する送信部と、前記送信部よりバス伝送路を介して送信されたバス信号を受信する受信部とを備えたバスインターフェース回路において、
前記送信部は、
前記バス信号を奇数ビット配列と偶数ビット配列の２つのグループに分け、前記２つのグループの何れか一方を論理処理対象となる第１のグループとし、他方のグループを非論理処理対象である第２のグループとして構成し、
前記第２のグループのビット配列と、前記第１のグループの論理処理前のビット配列及び論理処理を施した結果のビット配列とをそれぞれ比較する比較手段と、
前記比較手段によって比較された前記第１と第２のグループのビット配列において逆極性となる組が最も多くなる比較パターンを前記第１のグループの送信出力として前記バス伝送路を介して前記受信部へ出力する出力手段とを有することを特徴とするバスインターフェース回路。
【請求項２】
前記送信部は、前記比較手段の比較結果を論理処理方法通知信号として前記受信部へ出力する手段を更に有し、
前記受信部は、
前記論理処理信号通知信号を基に、前記第１のグループのビット配列を復元する信号復元手段を有することを特徴とする請求項１に記載のバスインターフェース回路。
【請求項３】
前記第１のグループに対する論理処理は、符号反転処理、上位側ビット／下位側ビット入れ替え処理、または、これらを複合させた処理であることを特徴とする請求項１または２に記載のバスインターフェース回路。
【請求項４】
バス信号を送信する送信部と、前記送信部よりバス伝送路を介して送信されたバス信号を受信する受信部とを備えたバスインターフェース回路の信号処理方法であって、
前記送信部において、前記バス信号を奇数ビット配列と偶数ビット配列の２つのグループに分け、前記２つのグループの何れか一方を論理処理対象となる第１のグループとし、他方のグループを非論理処理対象である第２のグループとして予め構成しておき、
前記第２のグループのビット配列と、前記第１のグループの論理処理前のビット配列及び論理処理を施した結果のビット配列とをそれぞれ比較し、
前記比較された前記第１と第２のグループのビット配列において逆極性となる組が最も多くなる比較パターンを前記第１のグループの送信出力として前記バス伝送路を介して前記受信部へ出力すると共に、前記比較した結果を論理処理方法通知信号として前記受信部へ出力し、
前記受信部において、前記論理処理信号通知信号を基に、前記第１のグループのビット配列を復元することを特徴とするバスインターフェース回路の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バスケーブル等のバス伝送路を介してバス信号の送受信を行うバスインターフェース回路及びその信号処理方法に関するものである。
【背景技術】
【０００２】
従来、この種の分野の技術としては、例えば次のようなものがあった（例えば特許文献１を参照）。
【０００３】
図３及び図４は、従来のバスインターフェース回路を示すブロック図である。
【０００４】
図３及び図４において、１００は送信ユニット、１０１は受信ユニット、１０２は、送信ユニット１００から受信ユニット１０１へデータを送信するためのバスケーブルである。１０３は、送信するデータをドライブする出力バッファやデータ処理回路等を含む送信制御ブロック、１０４は、入力バッファやデータ処理回路等を含む受信制御ブロックである。送信制御ブロック１０３及び受信制御ブロック１０４はいずれも電源ＶＣＣに接続されるとともにグランド電位に接地される。
【０００５】
図中Ｌ１は、バスケーブル１０２におけるデータラインであり、このほかにも３本のデータラインがある。データラインＬ１の両隣にあるＬ２、Ｌ３は、リターン用のアースラインであり、データラインＬ１との間に図３の破線で示すような閉電流回路を形成することによって輻射ノイズの低減を行っている。他の３本も同様の処理がなされている。
【０００６】
図４の例では、図３の構成に加えて、更にデータラインＬ１を、該データラインＬ１に沿って平行に形成されるＬ４として送信ユニット１００に戻し、抵抗Ｒを介してグランドレベルに接地している。Ｌ１とＬ４には、ほぼ同じ値の同位相の電流が逆方向に流れるので、アンペアの右ねじの法則によって、Ｌ１が発生する磁界ＡとＬ４が発生する磁界Ｂはお互いに打ち消し合い、輻射ノイズを抑制することができる。
【特許文献１】特開平０７−４７６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来例においては、何れも信号線以外のリターン用のケーブルの本数が嵩み、送受信ユニットのポートの数もその分増えることとなり、コスト的にデメリットが生ずる、といった問題があった。
【０００８】
本発明は上記従来の問題点に鑑み、リターン用のケーブルを多数設けることなく、輻射ノイズを低減することができるバスインターフェース回路及びその信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は上記目的を達成するため、バス信号を送信する送信部と、前記送信部よりバス伝送路を介して送信されたバス信号を受信する受信部とを備えたバスインターフェース回路において、前記送信部は、前記バス信号を奇数ビット配列と偶数ビット配列の２つのグループに分け、前記２つのグループの何れか一方を論理処理対象となる第１のグループとし、他方のグループを非論理処理対象である第２のグループとして構成し、前記第２のグループのビット配列と、前記第１のグループの論理処理前のビット配列及び論理処理を施した結果のビット配列とをそれぞれ比較する比較手段と、前記比較手段によって比較された前記第１と第２のグループのビット配列において逆極性となる組が最も多くなる比較パターンを前記第１のグループの送信出力として前記バス伝送路を介して前記受信部へ出力する出力手段とを有することを特徴とする。
【００１０】
また、本発明は、バス信号を送信する送信部と、前記送信部よりバス伝送路を介して送信されたバス信号を受信する受信部とを備えたバスインターフェース回路の信号処理方法であって、前記送信部において、前記バス信号を奇数ビット配列と偶数ビット配列の２つのグループに分け、前記２つのグループの何れか一方を論理処理対象となる第１のグループとし、他方のグループを非論理処理対象である第２のグループとして予め構成しておき、前記第２のグループのビット配列と、前記第１のグループの論理処理前のビット配列及び論理処理を施した結果のビット配列とをそれぞれ比較し、前記比較された前記第１と第２のグループのビット配列において逆極性となる組が最も多くなる比較パターンを前記第１のグループの送信出力として前記バス伝送路を介して前記受信部へ出力すると共に、前記比較した結果を論理処理方法通知信号として前記受信部へ出力し、前記受信部において、前記論理処理信号通知信号を基に、前記第１のグループのビット配列を復元することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、リターン用のケーブルを多数設けることなく、輻射ノイズを低減することが可能になる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
図１及び図２は、本発明の実施の一形態に係るバスインターフェース回路を示す回路図である。
【００１４】
図１及び図２において、１は送信ユニット、２は受信ユニットであり、それぞれ前述の送信制御ブロック１０３、受信制御ブロック１０４を有する。３は、バスケーブルであり、データライン及びグランドと論理処理方法通知信号線ＴＳから成る。尚、本実施の形態では、送受信されるデータを８ビットとし、その各ビットをＤ０〜Ｄ７と記す。
【００１５】
また、４−０〜４−１５は、排他的論理和（以下、ＸＯＲと記す）を出力する論理ゲートである。ＸＯＲ４−０には、Ｄ０とＤ１が入力され、ＸＯＲ４−１にはＤ２とＤ３が入力される。ＸＯＲ４−２にはＤ４とＤ５が入力され、ＸＯＲ４−３にはＤ６とＤ７が入力される。さらに、ＸＯＲ４−４には、Ｄ０とインバータ５−０を介したＤ１の反転出力とが入力され、ＸＯＲ４−５には、Ｄ２とインバータ５−１を介したＤ３の反転出力とが入力される。同様に、ＸＯＲ４−６には、Ｄ４とインバータ５−２を介したＤ５の反転出力とが入力され、ＸＯＲ４−７には、Ｄ６とインバータ５−３を介したＤ７の反転出力とが入力される。
【００１６】
また、ＸＯＲ４−８にはＤ０とＤ５が、ＸＯＲ４−９にはＤ２とＤ７が、ＸＯＲ４−１０にはＤ４とＤ１が、ＸＯＲ４−１１にはＤ６とＤ３がそれぞれ入力される。さらに、ＸＯＲ４−１２には、Ｄ０とインバータ５−４を介したＤ５の反転出力とが入力され、ＸＯＲ４−１３には、Ｄ２とインバータ５−５を介したＤ７の反転出力が入力される。そして、ＸＯＲ４−１４には、Ｄ４とインバータ５−６を介したＤ１の反転出力とが入力され、ＸＯＲ４−１５にはＤ６とインバータ５−７を介したＤ３の反転出力とが入力される。
【００１７】
以上の組合せは、データの偶数ビットに対して、奇数ビットを、そのまま比較したもの、反転して比較したもの、上位／下位を入れ替えて比較したもの、反転と上位／下位の入れ替えを合成して比較したものである。
【００１８】
また、６−０〜６−３は加算器である。加算器６−０はＸＯＲ４−０〜ＸＯＲ４−３の出力を加算し、加算器６−１はＸＯＲ４−４〜ＸＯＲ４−７の出力を加算する。加算器６−２はＸＯＲ４−８〜ＸＯＲ４−１１の出力を加算し、加算器６−３はＸＯＲ４−１２〜ＸＯＲ４−１５の出力を加算する。これらの加算結果は、４つのＸＯＲゲートへの２つの入力信号が異論理のものが多いほど大きくなる。
【００１９】
７は比較器であって、加算器６−０〜６−３の算出結果を比較して、その結果の２ビットの信号をマルチプレクサ８に送信する。また、この比較結果は、論理処理方法通知信号ＴＳとして、受信ユニット２に送信される。即ち、比較器７の出力としては、加算器６−０の加算結果が最も大きいときは“０”を、加算器６−１の加算結果が最も大きいときは“１”を、加算器６−２の加算結果が最も大きいときは“２”を、加算器６−３の加算結果が最も大きいときは“３”をそれぞれ出力する。
【００２０】
マルチプレクサ８には、Ｄ１、Ｄ３、Ｄ５、Ｄ７とそれらの反転が入力される。マルチプレクサ８は、比較器７からの論理処理方法通知信号ＴＳを基に、これらの入力を送信ユニット１の出力ポートＴ１、Ｔ３、Ｔ５、Ｔ７に以下のように割り当てる。
【００２１】
論理処理方法通知信号ＴＳ＝０のとき、
Ｔ１＝Ｄ１、Ｔ３＝Ｄ３、Ｔ５＝Ｄ５、Ｔ７＝Ｄ７
論理処理方法通知信号ＴＳ＝１のとき、
Ｔ１＝Ｄ１の反転、Ｔ３＝Ｄ３の反転、Ｔ５＝Ｄ５の反転、Ｔ７＝Ｄ７の反転
論理処理方法通知信号ＴＳ＝２のとき、
Ｔ１＝Ｄ５、Ｔ３＝Ｄ７、Ｔ５＝Ｄ１、Ｔ７＝Ｄ３
論理処理方法通知信号ＴＳ＝３のとき、
Ｔ１＝Ｄ５の反転、Ｔ３＝Ｄ７の反転、Ｔ５＝Ｄ１の反転、Ｔ７＝Ｄ３の反転
即ち、送信ユニット１の出力ポートにおいて、極性が異なる隣合うポートの組が最も多くなる奇数配列の論理処理パターンが選択されて割り当てられる。受信ユニット２には、バスケーブル３を介して、データの偶数配列と、マルチプレクサ８からの奇数配列とが送信され、さらに論理処理方法通知信号ＴＳも送信される。受信ユニット２のマルチプレクサ１０には、入力ポートＲ１、Ｒ３、Ｒ５、Ｒ７から入力されるデータと、それらの反転論理ゲート９−０〜９−３を介した出力とが入力される。マルチプレクサ１０は、論理処理方法通知信号ＴＳを基に、これらの入力を、その出力Ｘ１、Ｘ３、Ｘ５、Ｘ７に以下のように割り当てる。
【００２２】
論理処理方法通知信号ＴＳ＝０のとき、
Ｘ１＝Ｒ１、Ｘ３＝Ｒ３、Ｘ５＝Ｒ５、Ｘ７＝Ｒ７
論理処理方法通知信号ＴＳ＝１のとき、
Ｘ１＝Ｒ１の反転、Ｘ３＝Ｒ３の反転、Ｘ５＝Ｒ５の反転、Ｘ７＝Ｒ７の反転
論理処理方法通知信号ＴＳ＝２のとき、
Ｘ１＝Ｒ５、Ｘ３＝Ｒ７、Ｘ５＝Ｒ１、Ｘ７＝Ｒ３
論理処理方法通知信号ＴＳ＝３のとき、
Ｘ１＝Ｒ５の反転、Ｘ３＝Ｒ７の反転、Ｘ５＝Ｒ１の反転、Ｘ７＝Ｒ３の反転
これにより、奇数配列は、送信前の状態に復元され、受信制御ブロック１０４は、そのまま送信されてくる偶数配列と合わせて所望の８ビットデータを受信することとなる。
【００２３】
＜本実施の形態の利点＞
本実施の形態によれば、データを奇数配列グループと偶数配列グループに分け、そのうち例えば奇数配列グループを論理処理する。ここで、論理処理とは、例えばインバータ５−０〜５−３による符号反転処理、ＸＯＲ４−８〜４−１０等による上位側ビット／下位側ビット入れ替え処理、またはインバータ５−４〜５−７やＸＯＲ４−１２〜４−１５等を用いて、これらを複合させた処理である。そして、マルチプレクサ８は、双方のグループの隣合うビット配列同士が、なるべく異論理となるような論理処理結果を選択して、奇数配列グループを出力ポートＴ１、Ｔ３、Ｔ５、Ｔ７に割り当てる。
【００２４】
これにより、データをそのまま送信するより、隣合う信号線同士で発生する磁界を打ち消し合う頻度が高くなるため、アースやリターンラインを多数設けることなく、輻射ノイズを低減することができる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態に係るバスインターフェース回路（送信側）を示す回路図である。
【図２】実施の形態に係るバスインターフェース回路（受信側）を示す回路図である。
【図３】従来のバスインターフェース回路を示すブロック図である。
【図４】従来のバスインターフェース回路を示すブロック図である。
【符号の説明】
【００２６】
１、１００        送信ユニット
２、１０１        受信ユニット
３、１０２        バスケーブル
１０３  送信制御ブロック
１０４  受信制御ブロック
４−０〜４−１５  排他的論理和ゲート
５−０〜５−７、９−０〜９−３  インバータ
６−０〜６−３    加算器
７  比較器
８、１０  マルチプレクサ
【図１】
2007156835.tif 000003
【図２】
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【図３】
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【図４】
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