(57)【要約】複数の電子回路の最適検査、デバッグあるいはプログラム可能な配列を行うため複数電子回路へ同時に（すなわち並列で）アクセスすることを容易にする並列検査アーキテクチャー（ＰＴＡ）が提供されている。ＰＴＡには並列検査バス（ＰＴＢ）、ＰＴＢへ接続された検査コントローラ、及びＰＴＢへ接続されそれぞれアクセスを受ける各電子回路へカプラー接続が可能な複数のアドレス指定可能ＰＴＢコントローラが含まれている。検査コントローラは各アドレス指定可能ＰＴＢコントローラへＰＴＢ上の少なくとも１個の制御信号を送信して各アドレス指定可能なＰＴＢコントローラによってコントローラへカプラー接続可能な電子回路の並列操作アクセスを開始する。さらに、各アドレス指定可能なＰＴＢコントローラは、走査プロトコルを用いかつ検査コントローラによってＰＴＢ全体へ送信された制御信号に基づいて、コントローラへカプラー接続可能な各電子回路へアクセスし、及びＰＴＢ上の生成走査データを各電子回路へのアクセスに応じて第一コントローラへ送信する。
2004522169.tif 000002
【特許請求の範囲】
【請求項１】
検査バス、
前記検査バスへ接続された第一検査資源、及び
前記検査バスへ接続され、それぞれがアクセスを受ける各電子回路へカプラー接続可能な複数コントローラから構成され、
前記コントローラのそれぞれは第一プロトコルを用いて前記第一検査資源によって検査バス全体へ送られた少なくとも１個の第一信号に基づいて前記コントローラへカプラー接続可能な各電子回路へアクセスし、及び前記検査バス全体上の少なくとも１個の第一生成信号を前記各電子回路へアクセスした結果として前記第一検査資源へ与えるように構成されていることを特徴とする、電子回路を検査し、デバッグし、あるいはプログラム可能に配列するための１または２以上の電子回路へのアクセスシステム。
【請求項２】
各コントローラにはＩＥＥＥ１１４９．１検査基準に適合するインターフェースが備えられ、各コントローラはさらにＩＥＥＥ１１４９．１検査基準に与えられたプロトコルを用いて前記コントローラへカプラー接続可能な前記各電子回路へアクセスするように構成されていることを特徴とする請求項１項記載のシステム。
【請求項３】
各コントローラにはＩＥＥＥ１１４９．１検査基準に適合するインターフェースが備えられ、各コントローラはさらにＩＥＥＥ１１４９．１検査基準に与えられたプロトコルを用いて前記コントローラへカプラー接続可能な前記各電子回路へアクセスするように構成されていることを特徴とする請求項１項記載のシステム。
【請求項４】
前記第一検査資源にはＩＥＥＥ１１４９．１検査基準に適合するインターフェースが備えられていることを特徴とする請求項１項記載のシステム。
【請求項５】
前記検査バスはマルチドロップ検査アクセスバスを含み、アクセスを受ける各電子回路にはそれぞれ検査アクセスバスが備えられていることを特徴とする請求項１項記載のシステム。
【請求項６】
各コントローラはさらに、前記マルチドロップ検査アクセスバスを前記コントローラへカプラー接続可能な電子回路中に備えられている各検査アクセスバスへ連結するように構成されていることを特徴とする請求項５項記載のシステム。
【請求項７】
前記検査バスがＩＥＥＥ１１４９．１検査基準に適合することを特徴とする請求項１項記載のシステム。
【請求項８】
前記検査バスがデジタル検査バスを含み、前記システムにはさらにアナログ検査バス、第二検査資源、及び前記第二検査資源を前記第一検査資源へ連結するように構成された交信リンクが備えられ、前記アナログ検査バスが前記第二検査資源へ連結されかつアクセスを受ける各電子回路へカプラー接続可能であることを特徴とする請求項１項記載のシステム。
【請求項９】
前記第二検査資源は第二プロトコルを用いて前記第一検査資源によって前記デジタル検査バス全体上へ送られた少なくとも１個の第二信号に基づいて前記各電子回路へアクセスし、かつ前記交信リンク上の少なくとも１個の第二生成信号を前記各電子回路へアクセスした結果として前記第一検査資源へ与えるように構成されていることを特徴とする請求項８項記載のシステム。
【請求項１０】
前記第二検査資源にはＩＥＥＥ１１４９．３検査基準に適合するインターフェースが含まれ、該第二検査資源がＩＥＥＥ１１４９．４検査基準中に与えられたプロトコルを用いて各電子回路へアクセスするように構成されていることを特徴とする請求項８項記載のシステム。
【請求項１１】
前記第一検査資源がさらに、各コントローラによってアクセスされた結果前記電子回路から受け取られることが予測されるデータを表示する少なくとも１個の予測データ信号を各コントローラへ送信するように構成されていることを特徴とする請求項１項記載のシステム。
【請求項１２】
各コントローラがさらに、各電子回路から少なくとも１個の実データ信号をアクセスされた結果として受け取り、前記実データ信号を前記予測データ信号と比較し、及び前記検査バス上の少なくとも１個の生成データ信号を前記比較の結果として前記第一検査資源へ与えるように構成されていることを特徴とする請求項１１項記載のシステム。
【請求項１３】
各コントローラがさらに前記各電子回路から少なくとも１個の実データ信号をアクセスされた結果として受け取るように構成され、前記第一検査資源がさらに前記実データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を前記各コントローラへ送信するように構成されていることを特徴とする請求項１項記載のシステム。
【請求項１４】
各コントローラがさらに、少なくとも１個の入力データ信号を該コントローラへカプラー接続可能な前記各電子回路へ与えるように構成され、前記第一検査資源がさらに前記入力データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を前記コントローラへ送信するように構成されていることを特徴とする請求項１項記載のシステム。
【請求項１５】
前記各コントローラがさらに前記生成データ信号を保存するように構成されていることを特徴とする請求項１２項記載のシステム。
【請求項１６】
前記第一検査資源がさらに保存された生成データ信号を検索するように構成されていることを特徴とする請求項１５項記載のシステム。
【請求項１７】
前記各コントローラがさらに実データ信号を圧縮するように構成されていることを特徴とする請求項１２項記載のシステム。
【請求項１８】
前記各コントローラがさらに前記入力データ信号の少なくとも一部を生成するように構成されていることを特徴とする請求項１４項記載のシステム。
【請求項１９】
各コントローラには前記第一検査資源によって前記検査バス全体へ送信された少なくとも１個の第二信号に基づいて前記コントローラと前記各電子回路との間へ１または２以上のデジタル信号を伝達するように構成されたデジタル入力／出力回路が備えられていることを特徴とする請求項１項記載のシステム。
【請求項２０】
前記第一検査資源が、前記各コントローラへ前記各コントローラによってアクセスされた結果として前記電子回路によって前記各デジタル入力／出力回路へ送信されることが予測されるデータを表示する少なくとも１個の予測データ信号を送信するように構成されていることを特徴とする請求項１９項記載のシステム。
【請求項２１】
前記各コントローラがさらに該コントローラへカプラー接続可能な電子回路から少なくとも１個の実データ信号を受信し、前記実データ信号を前記予測データ信号と比較し、及び前記比較の結果として前記第一検査資源へ前記検査バス上の少なくとも１個の生成データ信号を与えるように構成されていることを特徴とする請求項２０項記載のシステム。
【請求項２２】
前記各コントローラがさらに該コントローラへカプラー接続可能な前記電子回路から少なくとも１個の実データ信号を受信するように構成され、前記第一検査資源がさらに前記実データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を各コントローラへ送信するように構成されていることを特徴とする請求項１９項記載のシステム。
【請求項２３】
各コントローラが該コントローラへカプラー接続可能な前記各電子回路へ少なくとも１個の入力データ信号を与えるように構成され、前記第一検査資源がさらに前記コントローラによって前記各電子回路へ与えられた前記入力データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を前記コントローラへ送信するように構成されていることを特徴とする請求項１９項記載のシステム。
【請求項２４】
前記各コントローラがさらに前記生成データ信号を保存するように構成されていることを特徴とする請求項２１項記載のシステム。
【請求項２５】
前記第一検査資源がさらに前記保存された生成データ信号を検索するように構成されていることを特徴とする請求項２４項記載のシステム。
【請求項２６】
前記各コントローラがさらに前記実データ信号を圧縮するように構成されていることを特徴とする請求項２１項記載のシステム。
【請求項２７】
前記各コントローラがさらに前記入力データ信号の少なくとも一部を生成するように構成されていることを特徴とする請求項２３項記載のシステム。
【請求項２８】
各コントローラには前記コントローラから前記検査バス上のスタート信号を前記第一検査資源へ送信するように構成されたオートスタート回路が備えられ、前記スタート信号は、アクセスを受ける前記各電子回路が前記コントローラへ連結され、それにより前記第一検査資源に前記少なくとも１個の第一信号を与えることを可能とし前記各コントローラを介して前記電子回路へ並列でアクセスすることを前記第一検査資源へ表示するように働くことを特徴とする請求項１項記載のシステム。
【請求項２９】
各コントローラには、アクセスを受ける前記各電子回路へカプラー接続可能な連結電圧レベルをもつ交信インターフェース及び前記各電子回路との電気的互換性を確実にするため前記交信インターフェースの前記電圧レベルを設定するように構成されたプログラム可能な入力／出力電圧回路が備えられていることを特徴とする請求項１項記載のシステム。
【請求項３０】
前記プログラム可能な入力／出力電圧回路が前記第一検査資源によって前記検査バス全体へ送信された少なくとも１個の第二信号に基づいて前記交信インターフェースの前記電圧レベルを設定することを特徴とする請求項２９項記載のシステム。
【請求項３１】
前記検査バスが複数の検査バスを含み、複数コントローラのそれぞれが前記検査バスへ接続されかつ前記検査バスを連続的に相互連結するように構成された少なくとも１個のバスブリッジをさらに含むことを特徴とする請求項１項記載のシステム。
【請求項３２】
前記バスブリッジが第一検査バスと第二検査バスを相互連結し、前記第一検査バスが資源バスとして構成されていることを特徴とする請求項３１項記載のシステム。
【請求項３３】
前記バスブリッジが第一検査バス及び第二検査バスを相互連結し、前記第一及び第二検査バスのそれぞれには検査データ入力ライン及び検査出力ラインがそれぞれ含まれ、前記バスブリッジが前記第一検査バスの前記検査データ出力ラインを前記第二検査バスの前記検査データ入力ラインへ連結しかつ前記第二検査バスの前記検査データ出力ラインを前記第一検査バスの前記検査データ入力ラインへ連結するように構成されていることを特徴とする請求項３１項記載のシステム。
【請求項３４】
前記第一検査資源が複数のコントローラをアドレス指定する複数モードを表示するデータを保存し、かつアドレス指定モードの１つに従って前記複数のコントローラの少なくとも１つをアドレス指定する少なくとも１つのアプリケーションを実行するように構成されていることを特徴とする請求項１項記載のシステム。
【請求項３５】
各コントローラが付随のアドレス数値を有し、前記アドレス指定モードの１つにおいて前記検査資源がその付随のアドレス数値に基づいて単一のコントローラをアドレス指定することを特徴とする請求項２４項記載のシステム。
【請求項３６】
各コントローラが付随の識別数値を有し、前記アドレス指定モードの１つにおいて前記検査資源が前記複数のコントローラをそれらの付随の識別数値に基づいてアドレス指定することを特徴とする請求項３４項記載のシステム。
【請求項３７】
各コントローラは付随のグループアドレスを有し、前記アドレス指定モードにおいて前記検査資源が同一グループアドレス数値を有する各コントローラをアドレス指定することを特徴とする請求項３４項記載のシステム。
【請求項３８】
前記複数のコントローラの少なくとも１つが付随の別名アドレス数値を有し、前記アドレス指定モードにおいて前記検査資源がその付随の別名アドレス数値に基づいて少なくとも１つのコントローラをアドレス指定することを特徴とする請求項３４項記載のシステム。
【請求項３９】
検査バス、
前記検査バスへ接続された第一検査資源、及び
前記検査バスへ接続され、それぞれがアクセスを受ける電子回路のそれぞれへカプラー接続可能な複数コントローラから構成され、
前記検査バスは、前記第一検査資源から各コントローラへ少なくとも１個の第一信号を運んで前記各コントローラを介して前記電子回路へ並列でアクセスし、かつ前記各コントローラから前記第一値検査資源へ少なくとも１個の第一生成信号を前記バスへカプラー接続可能な前記電子回路の各ポートへアクセスする結果として運ぶように構成されていることを特徴とする、電子回路を検査し、デバッグし、あるいはプログラム可能に配列する１または２以上の電子回路へアクセスする検査バスアーキテクチャー。
【請求項４０】
前記アクセスを受ける電子回路の前記各ポートがＩＥＥＥ１１４９．１検査基準に適合することを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４１】
前記検査バスがマルチドロップ検査アクセスバスを含むことを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４２】
前記検査バスがＩＥＥＥ１１４９．１検査基準に適合することを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４３】
前記検査バスがさらに前記第一検査資源と前記複数のコントローラとの間へ少なくとも１個の検査アクセス信号を運ぶように構成され、前記少なくとも１個の検査アクセス信号が検査クロック信号、検査モード選択信号、検査データ入力信号、検査データ出力信号及び検査リセット信号を含む信号グループから選択されることを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４４】
前記検査バスがさらに前記第一検査資源から前記各コントローラへ少なくとも１個の予測データ信号を運ぶように構成され、前記予測データ信号は前記電子回路から受け取られると予測されるデータを前記各コントローラによってアクセスされた結果として表示することを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４５】
前記各コントローラがさらに前記各電子回路から少なくとも１個の実データ信号を受け取り、かつ前記実データ信号を前記予測データ信号と比較するように構成され、また前記検査バスがさらに前記各コントローラから前記第一検査資源へ少なくとも１個の生成データ信号を前記比較の結果として運ぶように構成されていることを特徴とする請求項４４項記載の検査バスアーキテクチャー。
【請求項４６】
前記各コントローラがさらに前記各電子回路から少なくとも１個の実データ信号を受信するように構成され、及び前記検査バスがさらに前記第一検査資源から前記各コントローラへ前記実データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を運ぶように構成されていることを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４７】
各コントローラは該コントローラへカプラー接続可能な前記各電子回路へ少なくとも１個の入力データ信号を与え、及び前記検査バスはさらに前記第一検査資源から前記コントローラへ前記入力データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を運ぶように構成されていることを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４８】
前記検査バスがさらに前記各コントローラから前記第一検査資源へスタート信号を運ぶように構成され、前記スタート信号はアクセスを受ける前記各電子回路を前記コントローラへカプラー接続することによって前記第一検査資源が前記少なくとも１個の第一信号を与えて前記各コントローラを介して前記電子回路の前記各ポートへ並列でアクセスできるようになっていることを特徴とする請求項３９項記載の検査バスアーキテクチャー。
【請求項４９】
それぞれがアクセスを受ける各電子回路へカプラー接続可能な複数コントローラへ接続された検査バスへ接続可能な交信インターフェース、及び、
前記複数のコントローラを介して前記各電子回路へ並列でアクセスするための少なくとも１個のアプリケーションを保存するように構成された少なくとも１個の保存装置から構成され、
前記検査資源は前記少なくとも１個のアプリケーションを実行して各コントローラへの前記交信インターフェースを介して前記検査バス上の少なくとも１個の第一信号の伝達を制御するように構成され、前記コントローラのそれぞれは第一プロトコルを用いて前記検査資源によって前記検査バス上へ送信された少なくとも１個の第一信号に基づいて該コントローラへカプラー接続可能な前記電子回路へアクセスすることを特徴とする、電子回路を検査し、デバッグし、あるいはプログラム可能に配列する１または２以上の電子回路へのアクセスを制御する検査資源。
【請求項５０】
前記交信インターフェースがＩＥＥＥ１１４９．１検査基準に適合することを特徴とする請求項４９項記載の検査資源。
【請求項５１】
前記少なくとも１つの保存装置が選択されたコントローラによって単一の電子回路へアクセスするための少なくとも１個のアプリケーションを保存するように構成され、前記検査資源が前記少なくとも１個のアプリケーションを実行して前記選択されたコントローラへの前記交信インターフェースを介して前記検査バス上で少なくとも１個の第一信号の伝達制御を行うように構成されていることを特徴とする請求項４９項記載の検査資源。
【請求項５２】
前記少なくとも１つの保存装置が前記複数コントローラをアドレス指定する複数モードを表示するデータを保存するように構成され、前記検査資源が前記少なくとも１個のアプリケーションを実行して前記アドレス指定モードの１つに従って前記複数コントローラの少なくとも１つをアドレス指定するように構成されていることを特徴とする請求項４９項記載の検査資源。
【請求項５３】
各コントローラは付随のアドレス数値を有し、前記アドレス指定モードの１つにおいて前記検査資源がその付随のアドレス数値に基づいて単一のコントローラをアドレス指定することを特徴とする請求項５２項記載の検査資源。
【請求項５４】
各コントローラは付随の識別数値を有し、前記アドレス指定モードの１つにおいて前記検査資源がそれらの付随の識別数値に基づいて前記複数のコントローラの１または２以上をアドレス指定することを特徴とする請求項５２項記載の検査資源。
【請求項５５】
各コントローラは付随のグループアドレス数値を有し、前記アドレス指定モードの１つにおいて前記検査資源が前記同一のグループアドレス数値をもつ各コントローラをアドレス指定することを特徴とする請求項５２項記載の検査資源。
【請求項５６】
前記複数コントローラの少なくとも１つが付随の別名アドレス数値をもち、前記アドレス指定モードの１つにおいて前記検査資源がその付随の別名アドレス数値に基づいて少なくとも１つのコントローラをアドレス指定することを特徴とする請求項５２項記載の検査資源。
【請求項５７】
第一検査バスを付与するステップ、
第一検査資源及び、それぞれがアクセスを受ける各電子回路へカプラー接続可能な複数の第一コントローラを付与するステップ、
前記第一検査資源によって前記第一検査バス上の少なくとも１個の第一信号を各第一コントローラへ送信して前記各第一コントローラを介して前記電子回路へ並列でアクセスするステップ、
第一プロトコルを用いて前記第一検査資源によって前記第一検査バス全体へ送信された前記少なくとも１個の第一信号に基づいて前記各第一コントローラによって前記電子回路へアクセスするステップ、及び
前記第一検査資源へ前記第一検査バス上の少なくとも１個の第一生成信号を前記各第一コントローラによって前記各電子回路へアクセスする結果として付与するステップから構成される、電子回路を検査し、デバッグし、あるいはプログラム可能に配列するための１または２以上の電子回路へのアクセス方法。
【請求項５８】
アクセスを受ける前記各電子回路及び、第二検査バス及び前記第一コントローラへ接続された各第二コントローラへカプラー接続可能な前記第二検査バスを付与するステップと、第二プロトコルを用いて前記第一検査資源によって前記第一検査バス全体へ送信された少なくとも１個の第二信号に基づいて前記第一コントローラによって前記各第二コントローラを介して前記各電子回路へアクセスするステップをさらに含むことを特徴とする請求項５７項記載の方法。
【請求項５９】
前記第一検査資源によって前記各第一コントローラへ少なくとも１個の予測データ信号を送信するステップをさらに含み、前記予測データ信号は前記電子回路から受信されることが予測されるデータを前記各第一コントローラによってアクセスされた結果として表示することを特徴とする請求項５７項記載の方法。
【請求項６０】
前記各電子回路から少なくとも１個の実データ信号を前記第一コントローラによってアクセスされた結果として受信するステップ、前記第一コントローラによって前記実データ信号を前記予測データ信号と比較するステップ、及び前記第一検査資源へ前記検査バス上の少なくとも１個の生成データ信号を前記第一コントローラによる前記比較の結果として付与するステップをさらに含むことを特徴とする請求項５９項記載の方法。
【請求項６１】
前記各電子回路から少なくとも１個の実データ信号を前記第一コントローラによってアクセスされた結果として受信するステップ、及び前記第一検査資源によって前記実データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を前記各第一コントローラへ送信するステップをさらに含むことを特徴とする請求項５７項記載の方法。
【請求項６２】
前記第一コントローラによって少なくとも１個の入力データ信号を前記各電子回路へ付与するステップ、及び前記第一検査資源によって前記入力データ信号の少なくとも一部をマスクするように働く少なくとも１個のマスクデータ信号を前記第一コントローラへ送信するステップをさらに含むことを特徴とする請求項５７項記載の方法。
【請求項６３】
前記第一の付与ステップには複数の検査バスを設ける操作が含まれ、前記第二の付与ステップには前記検査バスへ接続された複数の第一コントローラのそれぞれを設ける操作が含まれ、及び少なくとも１のバスブリッジによって前記検査バスを連続的に相互連結するステップがさらに含まれることを特徴とする請求項５７項記載の方法。
【請求項６４】
前記検査バスを連続的に相互連結するステップには前記バスブリッジによって資源バスである第一検査バスと第二検査バスを相互連結する操作が含まれることを特徴とする請求項６３項記載の方法。
【請求項６５】
前記検査バスを連続的に相互連結するステップには前記バスブリッジによって第一検査バスと第二検査バスを相互連結する操作が含まれ、前記第一及び第二検査バスのそれぞれには各検査データ入力ラインと各検査データ出力ラインがそれぞれ含まれており、その他に前記第一検査バスの前記検査データ出力ラインを前記第二検査バスの前記検査データ入力ラインへ連結するステップと前記第二検査バスの前記検査データ出力ラインを前記第一検査バスの前記検査データ入力ラインへ連結するステップがさらに含まれることを特徴とする請求項６３項記載の方法。
【発明の詳細な説明】
【０００１】
関連出願とのクロスリファレンス
本出願は、２００１年７月５日付で出願された米国仮特許出願、出願番号６０／３０３，０５２、発明の名称「電子回路の最適並列検査及びアクセス方法及び装置」に基づく優先権を主張するものである。
合衆国後援研究開発に関する記述
該当しない。
発明の背景
本発明は総じて集積回路、回路板及びシステムの走査方式による検査に関し、より詳細にはシステム中の複数の電子回路へアクセスしてこれら複数電子回路について並列で最適検査を行う方法及び装置に関する。
【０００２】
走査方式検査は電子部品（例えば集積回路（ＩＣ））及びシステム（例えばプリント回路板（ＰＣＢｓ）及び故障を検出診断して修復するチップ上システム（ＳｏＣ））の開発及び製造においてしばしば採用される。この検査方法は回路の状態素子が直列シフト（すなわち走査）レジスターを形成するように構成されているので一般的に「走査」と呼ばれ、検査モード操作中はしばしば走査パスあるいは走査チェインと呼ばれている。走査検査では一般的に、検査刺激としてデジタル論理値を与えて検査刺激に反応するデジタル論理値を得る方法として検査実行中ユニット（ＵＵＴ）の走査パス中へ（スキャンイン）あるいは走査パスから（スキャンアウト）データを連続的にシフトする操作が行われる。前記反応は通常予測されるスキャンアウトデータと比較され、データ比較中に失敗があった場合はＵＵＴの故障として検出表示される。従って、デジタル回路においては、走査検査モードにはＵＵＴに含まれる組合せ論理の入力及び出力の完全な制御及び監視を行う性能が備えられている。かかる方式により、検査における問題点が単純化され検査の質が向上し検査全体に要する費用の低減が図られる。
【０００３】
連続走査アクセスの付与により物理的探測を必要とせずに回路状態を監視制御する方法が与えられるので、ＵＵＴは検査及びデバッグを目的とする可視機能を行うことが可能となる。走査によらなければ、回路の内部接続点はＵＵＴの物理的ピンを介してのみアクセス可能となろう。その場合、回路の検査あるいはデバッグには内部状態を制御監視するための複雑な連続操作を行うことが必要とされよう。走査装備されたＵＵＴは該ＵＵＴへ接続された他の回路、例えば埋設メモリ及びコア等のＵＵＴ内に埋設された回路あるいはＵＵＴへ外部接続された他の回路等へアクセスするためにも使用できる。このような取り組みは外部メモリ内容をプログラミングする目的、例えばフラッシュメモリへ接続されたＩＣの境界走査パスからフラッシュメモリをプログラミングする目的で外部メモリへアクセスする場合にしばしば採用される。
【０００４】
走査アクセスは一般的には、本願に参考として含めたＩＥＥＥ１１４９．１基準検査アクセスポート及び境界走査アーキテクチャー仕様書に従って行われる。この基準は主としてＰＣＢ検査における問題を解決するために設けられたものである。前記ＩＥＥＥ１１４９．１基準ではＰＣＢへ取り付けられた装置のＩ／Ｏピンへのアクセスを容易にするために境界走査パスが用いられる。また、ＩＥＥＥ１１４９．１基準はＩＣ、ＰＣＢ及びシステムの検査、デバッグ及びシステム内配置を容易にするためにＩＣ内の走査パスへアクセスするためにも使用できる。
【０００５】
図１は従来のＩＥＥＥ１１４９．１境界走査アーキテクチャー１００を説明する図である。図１に示すように、ＩＥＥＥ１１４９．１境界走査アーキテクチャーに従ったＩＣには検査クロック（ＴＣＫ）、検査モード選択（ＴＭＳ）、検査データ入力（ＴＤＩ）及び検査データ出力（ＴＤＯ）（さらに任意的な検査リセット（ＴＲＳＴＮ））と呼ばれる４つ（任意的な検査リセットを含めると５つ）の付加部品であるピンが備えられている。これら専用の検査ピンは一般的に検査アクセスポート（ＴＡＰ）と呼ばれる。さらに、ＩＥＥＥ１１４９．１に従うＩＣは、３つの走査レジスター、すなわち命令レジスター（ＩＲ）１０２及び、バイパスレジスター１０４及び境界操作レジスター（ＢＳＲ）１０６と呼ばれる２つの標準データレジスター（ＤＲ）を実行する。図１にはさらに、ＩＥＥＥ１１４９．１基準がデザイナーに付加検査サポートの実行を許容し内部走査パス及び組み込み自己検査（ＢＩＳＴ）等の前記アーキテクチャー１００中の特徴をデバッグするユーザーＤＲ１０８が示されている。
【０００６】
ＩＥＥＥ１１４９．１基準では、前記５つのＴＡＰピンには次のような機能がある。
【０００７】
ＴＣＫは、個々のＩＣ部品内及びＴＡＰを介してアクセスされる複数のＩＣ部品中において種々検査機能の実行を同期化させるために与えられる入力信号である。ＴＣＫは通常一定周波数で自由に流れる周期的クロック信号である。しかし、その用途によってＴＣＫを発したりあるいは停止させたり、あるいはその周波数を変更させることは可能である。殆どの検査作動はＴＣＫパルスの立上がり縁上で行われるが、いくつかの作動はＴＣＫの立下り縁上のみで起こる。
【０００８】
ＴＭＳはＴＡＰコントローラ１１０の内部状態を制御するために用いられる入力ピンである。前記ＴＡＰコントローラ１１０は前記アーキテクチャー１００内の機能へアクセスする基準ＩＥＥＥ１１４９．１プロトコルを与える１６段階の有限状態機械（ＦＳＭ）である。ＩＥＥＥ１１４９．１基準によって規定された一定の作動が許容され、この作動は特定のＴＡＰコントローラ状態でのみ実行することができる。ＴＭＳ値はＴＣＫの立上がり縁上でサンプリングされる。
【０００９】
ＴＲＳＴＮはＴＡＰコントローラ１１０の非同期的初期化を与える入力信号であり、ＴＲＳＴＮは該入力信号を検査論理リセット状態にしてＩＣ部品にその特命機能の実行を可能とする。ＴＣＫ入力及びＴＭＳ入力の状態に拘らず、目的のＴＡＰコントローラが前記検査論理初期化状態に入り、ＴＲＳＴＮの論理値が０である限り該検査論理初期化状態に留まる。少なくとも５ＴＣＫ期間中はＴＭＳを論理１数値へ設定することによってＴＡＰコントローラ１１０を初期化することも可能であるので、ＴＲＳＴＮは任意な入力信号として定義されてきた。
【００１０】
ＴＤＩは装置へ連続スキャンインデータを与える入力信号である。ＴＤＩは他の装置のＴＤＯあるいは操作コントローラあるいは自動検査器具（ＡＴＥ）等の外部検査資源から検査データを受け取る。ＴＤＩ上の信号の論理値はＴＣＫの立上がり縁上でサンプリングされる。
【００１１】
ＴＤＯは装置からの連続スキャンアウトである。装置がデータを走査できる場合、該装置のＴＤＯは検査データを他の装置のＴＤＯへ送信しあるいは検査装置へデータを戻す。ＴＤＯ上のスキャンアウト数値はＴＣＫの立下り縁における変化を出力する。
【００１２】
ＩＥＥＥ１１４９．１基準は複数部品のＴＡＰポートの相互接続を容易にしてＩＥＥＥ１１４９．１バスを形成し、該バスは共通ＴＡＰプロトコルへ接続された回路へのアクセスを可能としている。かかる構成は一般的には鎖状につなぎ合わされた個々の装置の連続データ端末、ＴＤＩ及びＴＤＯを、鎖に沿った前の装置からのＴＤＯ出力が鎖の次の装置のＴＤＩ入力へ接続されるように接続することによって達成される。次いで、装置の個々のＴＭＳ、ＴＣＫ（及び任意的にＴＲＳＴＮ）信号のすべてを共通に接続することによりＴＡＰバス全体が形成される。
【００１３】
典型的な鎖状につなぎ合わせたＩＥＥＥ１１４９．１バス配列２００を図２に示す。図２に示すように、第一装置２０２．１（ＵＵＴ１）上のＴＤＩ入力及び最終装置２０２．ｎ（ＵＵＴｎ）上のＴＤＯ出力がそれぞれ前記バスの連続データ入力及び連続データ出力として用いられる。図２に示したバス配列を仮定すれば、検査装置はバスのＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫ、及びＴＲＳＴＮを接続することができ、ＩＥＥＥ１１４９．１ＴＡＰプロトコルを用いて装置２０２．１〜２０２．ｎとの交信が行える。
【００１４】
図２の鎖状に繋ぎ合わさせた配列２００は単一ＰＣＢ上で使用できる。しかしながら、ＴＡＰバスがシステムバックプレーン上の複数のＰＣＢを横切って拡がっている場合には別の方法がしばしば用いられる。この場合、前記バックプレーンに沿って図２の鎖状につなぎ合わせたＴＤＩ／ＴＤＯ配列２００を与えることは、もしいずれかのボードが引き抜かれたら走査の連鎖が断たれてしまうので実用的でない。さらに、異なるタイプのボードが加えられたりあるいは取り除かれた時に全体配列（例えば操作連鎖の全長）が変わる可能性もある。こうなると検査装置とボードが適切に区別され検査されるように検査装置が個々のボードと交信することが困難となる。従って、システムバックプレーンを横切る単一連続連鎖を実行するのは複雑を極めることとなるため、マルチドロップバスアーキテクチャーと通常呼ばれるＩＥＥＥ１１４９．１ＴＡＰバス配列の開発及び利用に至っている。
【００１５】
図３に示したように、ＩＥＥＥ１１４９．１バスの従来のマルチドロップ配列３００を用いてバックプレーンを横切る単一ＴＡＰバスを設けて各ボード３０２．１〜３０２．ｎをバス上の同じ対の（すなわち平行の）ワイヤーと接続させることができる。ＴＣＫ、ＴＭＳ、ＴＤＩ及び任意のＴＲＳＴＮは入力信号なので、システムバックプレーンを横切るようにこれらを個々のボード３０２．１〜３０２．ｎの各ＴＡＰと直接接続できる。しかしながら、複数のＴＤＯ出力をマルチドロップバスの単一ＴＤＯワイヤー上へ接続することにより生じ得る信号衝突が起きないように注意を要する。上記接続は、ＩＥＥＥ１１４９．１基準によれば連続データがＴＡＰのＴＤＩ−ＴＤＯピン中へあるいは該ピンから移動するときにＴＤＯ出力が追い出されることを必要とするので可能である。かかる作動は、連続移動がＴＡＰ−ＦＳＭのシフトＩＲあるいはシフトＤＲ状態期間中のみ可能となるようにＴＡＰコントローラ１１０（図１参照）の内部状態によって制御される。他のすべての場合においては、ＴＤＯ出力を不活性化するか高インピーダンス状態にすることによってＴＤＯ出力は不能となる。
【００１６】
しかしながら、マルチドロップ配列３００を用いる場合、すべてのＴＡＰコントローラが同じ対の入力信号を受け取るので互いにロック段階で作動する。すなわち、ＴＡＰコントローラのすべてが、前記アーキテクチャーに何らかの変化が加わらなければ（例えばシフトＤＲ期間中）、いずれかのＴＡＰコントローラからのＴＤＯ出力が可能となればすべての他のＴＡＰコントローラからのＴＤＯ出力も可能となるような同一状態になる。加えて、すべてのＴＡＰコントローラがロック段階で作動し同じ入力データ数値（すなわち共通のバスを備えたＴＤＩからの数値）を受け取るので、アーキテクチャーに特別な考慮を払わなければ異なるボード３０２．１〜３０２．ｎ上で異なる検査動作を行うことは困難である。
【００１７】
ＩＥＥＥ１１４９．１バスのマルチドロップ配列３００の制御には通常特注のＴＡＰコントローラと該コントローラと交信する為の特別なプロトコルの使用が必要である。さらに、前記ＴＡＰコントローラ及びプロトコルは通常マルチドロップバスへインターフェース接続する各装置あるいはパネルを用いて使用される。前記マルチドロップ配列３００には、単一のＴＡＰコントローラがユニークに選択された後に該コントローラがそのＴＤＯ出力を運ぶように前記バス上の複数のＴＡＰコントローラを取り扱う性能が要求される。選択が行われない場合、ＴＡＰコントローラは猶ＴＤＩ入力を受け取ってロック段階で作動するが、マルチドロップバス上でＴＤＯ出力を運ぶことはできない。
【００１８】
平行検査あるいはプログラム可能な回路構成についての現状の解決策としてＵＵＴの「集団アクセス」あるいは「走査掛算器」構成を採用することがある。ＩＥＥＥ１１４９．１バスを用いる従来の集団アクセス走査掛算器配列４００を図４に示す。本構成によれば、ＵＵＴ４０２．１〜４０２．ｎ（すなわちＴＤＩ、ＴＭＳ、ＴＣＫ及びＴＲＳＴＮ）への入力は並列にバスで伝達され、一方においてＵＵＴ４０２．１〜４０２．ｎそれぞれ（すなわちＴＤＯ）からの走査出力は多重送信コントローラ４０８へ個々に接続される。このように、前記バス上の各ＵＵＴ４０２．１〜４０２．ｎには専用のＴＤＯラインが通常必要とされる。高度な並列検査を要求する実用場面ではＵＵＴ４０２．１〜４０２．ｎから多重送信コントローラ４０８へと戻るように接続された多数のＴＤＯ信号が必要とされよう。従って、例えば、本配列４００において１００台のＵＵＴを接続したいならば、１００個の別個のＴＤＯライン（ＵＵＴ１台当り１個）がＴＤＯ選択回路４０６へ戻るように配列されることになる。前記多重送信コントローラ４０８の目的は、図４に示すように、４ないし５個の標準ＴＡＰコントローラピンしか有しない汎用のＩＥＥＥ１１４９．１コントローラ４０４との単一インターフェース接続を可能とすることである。
【００１９】
集団アクセス走査掛算器配列４００への取り組みにより、ＩＥＥＥ１１４９．１コントローラ４０４はすべてのＵＵＴ４０２．１〜４０２．ｎへ並列でＴＡＰプロトコルを与えるので、すべてのＵＵＴ４０２．１〜４０２．ｎは同じＴＡＰ命令データ及び検査データを受け取れる。さらに、図４に示したように、多重送信コントローラ４０８はＵＵＴ１台から単一ＴＤＯ出力を選択してＩＥＥＥ１１４９．１コントローラ４０４へ戻すことができるだけである。従って、集団アクセス走査掛算器配列４００はバス上の共通ＴＤＩ上のスキャンインデータを並列のＵＵＴ４０２．１〜４０２．ｎのすべてへ送ることはできるが、１台のＵＵＴからだけしかＴＤＯ上のスキャンアウトデータを同時に受け取ることができない。かかる取り扱いによって複数装置のプログラムに要する時間の短縮は可能であるが、各ＵＵＴのＴＤＯ出力からのスキャンアウトデータのチェックに要する操作を迅速化することはできない。従って、例えばＵＵＴ上のフラッシュメモリのプログラム内容の照合には各フラッシュメモリの内容を個々に、すなわち１度に１内容を、読み直してチェックすることが要求される。ポーリングあるいはチェック状態を必要とする他の操作にも同様な負担が求められる。検査目的のため、ＴＤＯスキャンアウトを各ＵＵＴ上でスキャンアウトの各ビットについてチェックする。従って、この取り組みにはＵＵＴの連続検査に比べて殆ど利点がないことは明らかである。それゆえ、従来の集団アクセス走査掛算器配列４００は並列検査に関して最適な解決策ではないのである。
【００２０】
技術者によるＩＥＥＥ１１４９．１境界走査、内部走査、及び組み込み自己走査（ＢＩＳＴ）を含む検査性能デザイン（ＤＦＴ）の利用は、ＩＣ、ＰＣＢ及びシステムの複雑化にともなって増加している。このようなＤＦＴの利用の増加により高質な検査が行われ、検査に要する時間と費用の低減が果たされ、デバッグの手間が省かれ、かつ上市までの時間も短縮されてきた。しかしながら、電子回路が成長複雑化し続けるにつれて、検査は猶も難題であり、高度な電子システムのデザイン及び製造におけるボトルネックとなる可能性がある。デザイン上の複雑化の増大に寄与し検査及びデバッグ操作において取り扱われるべき技術の例としては、埋め込みコア、埋め込みメモリ、アナログ／複合信号処理、及びプログラム可能論理（例えばＣＰＬＤ及びＦＰＧＡ）及び非揮発性メモリ（例えばＦＬＡＳＨメモリ）のシステム内配列（ＩＳＣ）がある。さらに、このような製品に対する需要の増大と加えて市場における競合の増大により電子システムメーカーにはコスト削減と上市までの時間の改善が求められ続けている。従って、コストを削減でき、かつ検査、デバッグ、及び複雑なＩＣ、ＰＣＢ及びシステム配列に要する時間を最小限にできる新たな方法が求められている。
【００２１】
発明の要約
本発明に従って、複数の電子回路への同時（すなわち並列）アクセスを容易にする最適検査及びデバッグあるいはプログラム可能な回路の配列を目的とする並列検査アーキテクチャー（ＰＴＡ）が提供されている。一実施態様では、前記ＰＴＡは並列検査バス（ＰＴＢ）、該ＰＴＢに接続された検査コントローラ、及び前記ＰＴＢに接続された複数のアドレス指定可能ＰＴＢコントローラから構成され、前記ＰＴＢコントローラはアクセスを受ける各電子回路と連結できるようになっている。ここで開示されている実施態様においては、検査コントローラはＰＴＢ上の少なくとも１個の制御信号を各アドレス指定ＰＴＢコントローラへ送信して該ＰＴＢコントローラへカプラー接続可能な電子回路の並列走査アクセスを各アドレス指定ＰＴＢコントローラによって開始させるように構成されている。さらに、各アドレス指定ＰＴＢコントローラは、走査プロトコルを用いて検査コントローラによりＰＴＢ全体へ送られた少なくとも１個の制御信号に基づいて該コントローラへカプラー接続可能な各電子回路にアクセスし、生じたＰＴＢ上の走査データを各電子回路へのアクセスに応答して前記ＰＴＢコントローラへと送信する。
【００２２】
前記電子回路はシステム内にＩＣ、ＰＣＢあるいは回路が内蔵されたシリコンウェーハー上に製作されたＩＣダイを備える何らかの回路を含むものでよい。前記ＰＴＡはすべての並列電子回路へアクセスして検査装置が同時に同タイプの複数回路の検査あるいはプログラムを行うことを可能とする。
【００２３】
ここで開示されている並列検査アーキテクチャーは電子回路の検査及びプログラム可能論理装置及びメモリ配列に要するコストを低減する。ＰＴＡを備えることにより、ＰＴＡの制御に必要とされる検査装置を全機能ＡＴＥに代わってパーソナルコンピュータ（ＰＣ）あるいはＵＮＩＸ（登録商標）ベースのワークステーション等の低コストシステムによって実行できることになる。さらに、ＰＴＡは複数回路を同時に検査あるいはプログラムできるので検査及びプログラムに要する時間を短縮できるのでコストの低減に寄与する。またＰＴＡによれば計量性が伝統的ＡＴＥに比べて容易となる。一般的には、ＡＴＥは単一あるいは数個のみ並列のＵＵＴの検査に限定されている。さらに、伝統的ＡＴＥの計量性は、資源（例えばテスターチャネル及びベクトルメモリ）を加え、あるいは複数のＵＵＴの増加「並列」検査を行うために付加的なＡＴＥを用いるためコストがかかるのでしばしば非実用的である。
【００２４】
ＰＴＡは複数のＵＵＴの真正並列検査を行うように構成されている。ＰＴＡは同時に、すなわち１度に１個ではなく並列で、多数のＵＵＴを検査あるいは照合することができる。ＰＴＡを用いた場合の、連続検査と比べての検査時間におけるスピードアップ程度は並列に接続され検査されるＵＵＴ台数に比例する。ＰＴＡは、従来の検査アーキテクチャーにおける各ＵＵＴ用に別個のＴＤＯラインを要する問題等を含めて種々の問題を解決するものである。このためＰＴＡは実用的な使用が実現され種々の用途に使用されている。例えば、ＰＴＡは装置あるいはＵＵＴと切り離して実行することができ、また最終システム構成の一部としてＵＵＴと同時に実行することもできる。また例えば、ウェーハー探針におけるチップ検査の場合、ＰＴＡをテスターあるいは探針インタフェースカードの一部として与えることも可能である。さらに、ＰＴＡをシステムバックプレーン中へ差し込む各ＰＣＢ上へ与えることもかのうである。また、例えばＵＵＴがＳｏＣ内の埋め込みコアである場合において並列検査を行うように、ＩＣ内にＰＴＡを与えることも可能である。
【００２５】
ＰＴＡは高性能検査コントローラ及びＵＵＴと交信するためのプロトコルを利用する。検査コントローラ自体は外部でＵＵＴと接続することができるが、あるいは検査コントローラはＵＵＴを内蔵するシステムに埋め込まれたマスター検査コントローラ（例えばＰＣＢボード上のマスターコントローラ装置）あるいはシステム中のＩＣ（例えばマスターコントローラコア）内に埋め込まれたマスター検査コントローラでもよい。前記外部検査コントローラは適当なアプリケーションソフトウェアを備えた汎用のコンピュータあるいはＰＣであってもよい。
【００２６】
ここで開示されている並列検査アーキテクチャーは電子回路及び／またはプログラム可能な回路配列の並列検査に低コストで最適な解決策を提供するものである。該アーキテクチャーは用途に応じて適切な種々方式において実行できるものである。さらに、ＰＴＡはＵＵＴ検査を行うための例えば境界走査、内部走査及びＢＩＳＴ等のいずれのＤＦＴ方法をも支えるものである。
【００２７】
本発明の他の特徴、機能、及び性状は以下に記載の詳細な説明により明らかにされる。
【００２８】
発明の詳細な説明
参照のため、２００１年７月５日出願の米国仮特許出願Ｎｏ．６０／３０３，０５２を本願に添付した。
【００２９】
図５は本発明に従った並列検査アーキテクチャー（ＰＴＡ）５００の一実施態様を示す図である。本実施態様においては、検査コントローラ５０２が並列検査バス（ＰＴＢ）５０４へ接続されている。例えば、検査コントローラ５０２は、分離された外部検査コントローラであっても、あるいは例えば検査実行中ユニット（ＵＵＴ）５０６．１〜５０６．ｎを含むシステム内に埋め込まれたマスターコントローラであってもよい。検査コントローラ５０２は、以下で述べるＰＴＡ５００のプロトコルを用いてＰＴＢ５０４全体と交信するように構成されている。この図示された実施態様においては、ＵＵＴ５０６．１〜５０６．ｎはアドレス指定可能ＰＴＢコントローラ回路５０８．１〜５０８．ｎのそれぞれを介してＰＴＢ５０４へ接続されている。さらに、ＰＴＡ５００はＰＴＢ５０４へ接続された１〜ｎ個のＵＵＴを備えていてもよい。次いでいずれか適当な個数のＵＵＴ様素子へ検査及び／またはデバッグ目的あるいはプログラム可能な回路配列目的で並列アクセスしてもよい。別態様として、各ＵＵＴが個別にアクセスされるようにすることも可能である。
【００３０】
例えば、検査コントローラ５０２は、データを保存するための読み取り専用メモリ（ＲＯＭ）及びランダムアクセスメモリ（ＲＡＭ）等の少なくとも１個のメモリを含む汎用のコンピュータあるいはＰＣ、作動システム及び、検査、デバッグ、あるいはＵＵＴ５０６．１〜５０６．ｎをプログラム化可能に配列するためのアプリケーションソフトウェアモジュール、及びＰＴＢを介して各ＰＴＢコントローラ回路５０８．１〜５０８．ｎを制御しかつ電子回路検査／デバッグ／配列アプリケーションを実行するための少なくとも１個のプロセッサから構成することができる。
【００３１】
ＰＴＢ５０４は、各アドレス指定可能ＰＴＢコントローラ回路５０８．１〜５０８．ｎを介した検査コントローラ５０２とＵＵＴ５０６．１〜５０６．ｎ間の交信を容易にする。ＰＴＢコントローラは種々方法で実行できることが分かっている。例えば、ＰＴＢコントローラは単一装置として、すなわちＵＵＴ５０６．１〜５０６．ｎ及び検査コントローラ５０２から分離して実行できる。別法として、ＰＴＢコントローラを例えばＰＣＢ上に取り付けられたあるいはＵＵＴの一部として埋め込まれた多数の別個の装置として実行することも可能である。
【００３２】
図示した実施態様においては、ＰＴＢコントローラ５０８．１〜５０８．ｎの各々が各ＵＵＴ５０６．１〜５０６．ｎとの局部交信を取り扱う。ＰＴＢコントローラとそれに接続されたＵＵＴ間の局部交信に用いられるプロトコルは標準ＩＥＥＥ１１４９．１プロトコルである。従って、既存のＵＵＴがＰＴＢコントローラの標準ＩＥＥＥ１１４９．１インターフェースへ直接インターフェース接続できるようにＰＴＡシステムを配列して実行することができる。
【００３３】
ＰＴＢ５０４、ＰＴＢコントローラ５０８．１〜５０８．ｎ、ＰＴＡプロトコル、及び作動の詳細については以下において説明する。
【００３４】
並列検査バス（ＰＴＢ）
図６はＰＴＢ５０４（図５参照）へ接続された例示的並列検査バス（ＰＴＢ）コントローラ５０８を示す図である。図示した実施態様では、ＰＴＢ５０４には拡張マルチドロップバスが含まれている。図６に示すように、ＰＴＢ５０４は標準ＩＥＥＥ１１４９．１信号、すなわちＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ及びＴＭＳ、を有する。さらに、ＰＴＢ５０４には予測データイン（ＥＤＩ）信号及びマスクデータイン（ＭＤＩ）信号が含まれている。
【００３５】
前記ＥＤＩ及びＭＤＩ信号は、ＰＴＡ５００が並列のすべてのＵＵＴ５０６．１〜５０６．ｎについてスキャンアウトデータをチェックし照合できるようにするために与えられている。従って、検査コントローラ５０２及びＰＴＡプロトコルは、ＰＴＢ５０４のＥＤＩ信号上の予測スキャンアウトデータを与えるように作動する。このスキャンアウトデータは次いでＵＵＴ５０６．１〜５０６．ｎから来る実際のＴＤＯデータと比較することができる。
【００３６】
さらに、検査コントローラ５０２はＰＴＢ５０４のＭＤＩ信号上の予測ＴＤＯデータへマスクを与えるように構成される。これにより、ＵＵＴ５０６．１〜５０６．ｎについて「Ｘ」（すなわち中間あるいは未知論理値）として特定されるいずれかの予測ＴＤＯデータをスキャンアウトデータのチェック期間中マスクして無視することが可能となる。従って、ＰＴＡ５００中のＥＤＩ及びＭＤＩ信号は、局部的に、すなわち検査コントローラ５０２ではなくＰＴＢコントローラ５０８．１〜５０８．ｎのそれぞれによって行われるＵＵＴのＴＤＯデータのチェックを可能とする。
【００３７】
ＰＴＢ５０４へマルチドロップバスを用いることにより、ＰＴＡ５００は複数並列ＵＵＴの検査に最適な方法を与えるものとなる。マルチドロップＰＴＢ５０４の利用に際しては、ＴＤＯはＰＴＢコントローラ５０８．１〜５０８．ｎへ並列に接続されているので、ＰＴＡ５００は各ＵＵＴ用に個別のＴＤＯラインを必要としない。これにより、ＵＵＴ５０６．１〜５０６．ｎへの接続ためのワイヤー本数をかなり減らすことができる。さらに、ＰＴＢ５０４上へＥＤＩ及びＭＤＩ信号を含めることにより、すべてのＵＵＴ５０６．１〜５０６．ｎを同時に検査できるスキャンアウトデータの分配チェック方式を採ることが可能となる。
【００３８】
ＴＤＯは並列にバスで運ばれるが、ＰＴＢ５０４は単一の選択ＵＵＴへの交信を支え、必要な場合は該選択ＵＵＴから戻される実際のＴＤＯデータを受け取る。それゆえ、例えば検査コントローラ５０２を選択ＵＵＴのデバッグあるいは修復を行うことに用いることができる。さらに、ＰＴＢ５０４を特定の検査処理に従って適応させ最適化させて与えることができる。例えば、ウェーハー探針の場合、ＰＴＢ５０４をＡＴＥ内へ、すなわち並列電磁界検査されるダイから分離して与えることができる。あるいは別態様として、ＰＴＢ５０４を最終のシステム配列中のＵＵＴ５０６．１〜５０６．ｎとともに、すなわちシステムバックプレーンとともに与えることもできる。ＰＴＢ５０４を含むＰＴＡ５００を前記ＩＥＥＥ１１４９．１走査方法に代わる他の走査プロトコル及び／または方法を支えあるいは用いるように構成できることにも留意すべきである。
【００３９】
アドレス指定可能ＰＴＢコントローラ
図６は例示的ＰＴＢコントローラ５０８を示す図である。図６に示すように、ＰＴＢコントローラ５０８には、ＰＴＢ５０４上でＰＴＢコントローラ５０８．１〜５０８．ｎのアドレス指定及び選択を行いかつＵＵＴ５０６．１〜５０６．ｎ（図５参照）への走査アクセスを制御するアドレス指定可能ＴＡＰリンカー（ＡＴＬ）６０２が備えられている。ＡＴＬ回路６０２はマルチドロップバス処理において独立型装置として、すなわち並列検査性能を必要とされないＰＴＢコントローラ５０８から分離して、用いることができると認められる。図示された実施態様ではＵＵＴごとにＰＴＢ５０４へ接続されたＡＴＬ６０２が与えられている。従って、複数のＰＴＢコントローラ５０８．１〜５０８．ｎをＰＴＢ５０４へ接続し、ＰＴＢ５０８．１〜５０８．ｎ中の各ＡＴＬを順番に単一のＵＵＴ及びＰＴＢ５０４へインターフェース接続することができる。ＰＴＢコントローラ回路５０８にはさらにマスク及び比較回路６０４、デジタルＩ／Ｏ（ＤＩＯ）回路６０６、ＰＴＢオートスタート回路６０８、及びプログラム可能Ｉ／Ｏ電圧回路６１０が含まれている。以下においてＰＴＢコントローラ５０８の各機能ブロックについて説明する。
【００４０】
アドレス指定可能ＴＡＰリンカー
図６に示すように、ＡＴＬ６０２は標準ＩＥＥＥ１１４９．１信号であるＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ及びＴＭＳを介してＰＴＢ５０４へ接続している。このマルチドロップＰＴＢバス５０４への接続は検査コントローラ５０２によって用いられＡＴＬ６０２及びＰＴＡプロトコルを用いるＰＴＢコントローラ５０８中に含まれた他の回路６０４、６０６、６０８及び６１０との交信が行われる。さらに、ＡＴＬ６０２は各ＵＵＴ（図示なし）及びＰＴＢコントローラの他の回路６０４、６０６、６０８及び６１０とインターフェース接続している。
【００４１】
ＵＵＴ側ではＡＴＬ６０２がＵＵＴのＴＡＰバスとインターフェース接続している。前記ＡＴＬは信号ＴＤＯ＿ＵＵＴ、ＴＭＳ＿ＵＵＴ、ＴＣＫ＿ＵＵＴ、ＴＣＫ＿ＵＵＴ、及びＴＲＳＴＮ＿ＵＵＴをＵＵＴへ出力する。これらの信号はＵＵＴの対応するＴＡＰ入力へ接続される（例えばＴＤＯ＿ＵＵＴ出力はＵＵＴのＴＤＩ入力へ接続する）。さらに、ＡＴＬ６０２はＵＵＴのＴＤＯ出力へ接続するＴＤＩ＿ＵＵＴ入力信号を有している。ＰＴＡ５００（図５参照）においては、検査コントローラ５０２はＵＵＴのＴＡＰへのＡＴＬインターフェースを用いてＵＵＴ５０６．１〜５０６．ｎとＰＴＢ５０４上のＰＴＢコントローラ５０８．１〜５０８．ｎ間のＩＥＥＥ１１４９．１プロトコルを管理する。ＡＴＬ６０２は、ＰＴＡプロトコル及び、ＵＵＴ５０６．１〜５０６．ｎが並列にアクセスされているか否か、あるいはＡＴＬ６０２へ接続された特定のＵＵＴがそれ自身によってアクセスされているか否か（例えばＰＴＢ５０４上の特定のＵＵＴのＴＤＯデータを調べること）に基づいてＵＵＴのＴＡＰを制御する。図示された実施態様では、ＡＴＬ６０２も前記マスク及び比較回路６０４、デジタルＩ／Ｏ回路６０６、ＰＴＢオートスタート回路６０８及びプログラム可能Ｉ／Ｏ電圧回路６１０へインターフェース接続している。
【００４２】
ＡＴＬ６０２は前記の通り、ＵＵＴをアドレス指定し選択するための多くの特徴を提供している。
【００４３】
ＵＵＴのアドレス指定及び選択
図６に示したように、ＡＴＬ６０２はＡＴＬ＿ＡＤＤＲ［ｎ：０］バス上及びＵＵＴ＿ＩＤ［ｎ：０］バスの入力を受け取る。これらの入力は、検査コントローラ５０２（図５参照）がＰＴＢ５０４を介してＰＴＢコントローラ５０８．１〜５０８．ｎのそれぞれへ接続されたＵＵＴ５０６．１〜５０６．ｎをアドレス指定及び選択することを可能とする。
【００４４】
図示された実施態様では、ＰＴＢ５０４へ接続されたすべてのＰＴＢコントローラ５０８．１〜５０８．ｎはｎ＋１ビットＡＴＬアドレスを与え、これらアドレスはＡＴＬ＿ＡＤＤＲ［ｎ：０］ライン上のＡＴＬ６０２へ入力される。ＡＴＬアドレスはＰＴＢ５０４上のＰＴＢコントローラ５０８．１〜５０８．ｎのそれぞれがユニークなアドレスを割り当てられるように形成される。このアドレスは、検査コントローラ５０２がマルチドロップＰＴＢ５０４上のＰＴＢコントローラ５０８．１〜５０８．ｎのうちの１つだけをアドレス指定し選択することを可能とする。例えば、もしＰＴＢが１６個のＵＵＴまで支えられるように構成されれば、少なくとも４ビットＡＴＬアドレスが、１６のユニークなＡＴＬアドレスまで与えるＡＴＬ＿ＡＤＤＲ［３：０］入力があるように与えられることになる。
【００４５】
ＵＵＴ＿ＩＤ［ｎ：０］ライン上のＡＴＬ６０２へ入力されるＵＵＴのＩＤを用いて、ＰＴＡ５００中の各ＰＴＢコントローラ５０８．１〜５０８．ｎへ接続されたＵＵＴ５０６．１〜５０６．ｎ用の検査コントローラ５０２へＵＵＴ識別データが与えられる。図示された実施態様では、ＵＵＴのＩＤはＵＵＴタイプ、及び任意にＵＵＴバージョン、ＵＵＴメーカー及び／またはＵＵＴの識別に使われる他のデータを提供する。すべてのＵＵＴが同じタイプ及びバージョンであるようにＰＴＡが与えられるならば、ＡＴＬ６０２へのＵＵＴ＿ＩＤ［ｎ：０］入力は必要とされないであろう。この場合、ＡＴＬ６０２はこれら入力なしに配列できるし、あるいはＵＵＴ＿ＩＤ［ｎ：０］ラインをいずれか所定のあるいはデフォルト論理値へ結びつけることができる。複数のタイプ（あるいはバージョン）のＵＵＴを同一ＰＴＡに与える場合、ＵＵＴのＩＤは支えられるすべてのＵＵＴがユニークな割当てを持てるように構成される。前記ＵＵＴのＩＤは、検査コントローラ５０２が同一タイプ、同一バージョン等のＵＵＴを同時に、すなわちグループとして、アドレス指定及び選択することを可能する。
【００４６】
前記したように、ＡＴＬアドレス及びＵＵＴのＩＤは検査コントローラ５０２が用いるアドレス指定モードに従って１または２以上のＵＵＴのアドレス指定及び選択を可能とする。図示した実施態様では、ＡＴＬ６０２は以下のアドレス指定モードを支える。
【００４７】
ＡＴＬアドレスモード：このアドレス指定モードではＵＵＴのＡＴＬアドレス数値に基づいてＵＵＴがユニークに選択される。本モードでは、すべてのＡＴＬアドレスが１台のＰＴＢコントローラへ割り当てられているので１台のＵＵＴだけしか選択できない。本モードで選択されたＰＴＢコントローラを、そのＴＤＯをＰＴＢ上へ運び出せるようにすることができる。
【００４８】
ＵＵＴタイプモード：本モードではＵＵＴのＩＤによって与えられるＵＵＴのタイプ等に基づいてＵＵＴのアドレス指定が行われる。ＵＵＴタイプモードは同一のタイプ、バージョン及び／またはメーカーのすべてのＵＵＴへの一斉同報通信を可能とする。本モードでは、ＰＴＢコントローラはそのＴＤＯをＰＴＢ上で運ぶことはできない（すなわち、そのＴＤＯは隣接する３部分から成る）。
【００４９】
グループアドレスモード：このモードは、検査コントローラが各ＰＴＢコントローラへグループアドレスを割り当てるプログラム可能なアドレス指定モードである。同一のグループアドレスによって複数のＰＴＢコントローラをプログラムすることができる。その結果、グループアドレスモードを用いることにより、検査コントローラは２またはそれ以上のＵＵＴとグループとして交信できる。これにより、ＵＵＴの一定の特性、例えばそのハードウェアバージョン、あるいは含まれるコンポーネントあるいは機能に基づいてすべてのＵＵＴあるいは選択されたグループへ一斉同報通信を行うことができる。本モードでは、ＰＴＢコントローラはそのＴＤＯをＰＴＢ上で運ぶことはできない（すなわち、そのＴＤＯは隣接する３部分から成る）。
【００５０】
別名アドレスモード：このモードは前記グループアドレスモードに類似するプログラム可能なアドレス指定モードである。しかしながら、別名モードでも単一ＰＴＢコントローラのユニークなアドレス指定は可能である。この場合、すなわち単一のＵＵＴへユニークな別名が割り当てられた場合、ＰＴＢコントローラはそのＴＤＯをＰＴＢ上で運ぶことができる。
【００５１】
従って、ＡＴＬアドレスモードは単一ＵＵＴの選択を可能とし、ＵＵＴのＡＤＯがＰＴＢ上を進むことができ及び後続して検査コントローラがスキャンアウトデータを受け取ることを可能としている。本モードは個々のＵＵＴを検査し及び配列し、また選択されたＵＵＴだけにＴＤＩデータを与え、一方他のＵＵＴは該データを無視するように制御するために用いることができる。このように、ＡＴＬアドレスモードはデバッグ、診断、及び修復に用いることができ、その場合、データを１個のＵＵＴのみに送るかあるいは検査コントローラを用いてＵＵＴからの実際のＴＤＯ出力データを調べることが必要である。前記タイプモード及びグループモードは複数のボードへの一斉同報通信を可能とし、並列配列あるいはＰＴＡ５００を用いる検査に用いることができる。さらに、前記別名モードではユニークな別名アドレスを割り当てることができ、この場合、ＰＴＢコントローラにＰＴＢのＴＤＯを運ばせることができる。ユニークな別名アドレスの割当てによって、一組のベクトルによるＡＴＬアドレスから独立したＵＵＴのプログラム可能な配列あるいは検査が可能とされる。かかるＡＴＬ６０２の特徴により、ＰＴＡ５００のマルチドロップ検査バスの実行において検査ベクトルの再利用が容易となる。
【００５２】
ＰＴＢオートスタート
図６に示したように、ＡＴＬ６０２は、検査実行中のすべてのＵＵＴ５０６．１〜５０６．ｎが存在し、かつ検査コントローラ５０２が一連の検査を開始できるＰＴＢ５０４のＳＴＡＲＴ信号上で、検査コントローラ５０２（図５参照）へ信号を送り返すように構成されたＰＴＢオートスタート回路６０８へインターフェース接続している。このオートスタート性能により、ＰＴＡ５００はオペレーターの介在なしに製造環境における検査を自動的に開始させることができる。
【００５３】
図示した実施態様では、ＰＴＢオートスタート回路６０８はＵＵＴからＵＵＴ＿ＰＲＥＳＥＮＴ信号を受け取る。このＵＵＴ＿ＰＲＥＳＥＮＴ信号はＰＴＢオートスタート回路６０８へ入力され、ＵＵＴがＰＴＢコントローラ５０８へ接続された時に表明される。前記ＰＴＢオートスタート回路６０８のＵＵＴ＿ＰＲＥＳＥＮＴ信号は、このＵＵＴがＡＴＬ６０２のＵＵＴバスへ接続され、アクセスされる準備が整ったことを表明する。一旦すべての検査実行中のＵＵＴ５０６．１〜５０６．ｎがそれらと連結するＰＴＢコントローラ５０８．１〜５０８．ｎへ接続されれば、前記ＳＴＡＲＴ信号がＰＴＢ５０４上に表明され、検査コントローラ５０２によって受け取られる。
【００５４】
ＡＴＬ６０２は、このＰＴＢコントローラ５０８用のＵＵＴが存在することが予測されるか否かによって前記オートスタート能を可能あるいは不能にできるようにＰＴＢオートスタート回路６０８へインターフェース接続している。すべてのＵＵＴ５０６．１〜５０６．ｎ（図５参照）がＰＴＡシステム中にない場合、ユーザー（例えば検査コントローラ５０２を作動するオペレーターまたはプログラム）はどのＵＵＴが存在しないかを検査コントローラ５０２を介して表示することができる。次いでＡＴＬ６０２は存在しない特定のＵＵＴを知覚し該ＵＵＴについて何らかのエラー点検操作及びＰＴＢオートスタート回路６０８を不能とする。もしあるＰＴＢオートスタート回路６０８が不能とされ、かつユーザーがＵＵＴを接続すると、ＰＴＢオートスタート回路６０８はこの条件を感知し、ＡＴＬ６０２のインターフェースを介して読み取られる警報状態ビットを設定する。
【００５５】
データマスク及び比較
図６に示したように、マスク及び比較回路６０４はＰＴＢ５０４へ接続され、かつＡＴＬ６０２へインターフェース接続されている。マスク及び比較回路６０４はＰＴＢ５０４からＥＤＩ信号及びＭＤＩ信号を、及びＡＴＬ６０２から実データイン（ＡＤＩ）信号を受け取り、これらの信号を用いてＵＵＴ及び／またはデジタルＩ／Ｏ回路６０６からのスキャンデータを照合する。予測スキャンデータはＰＴＢ５０４のＥＤＩ信号上で受け取られ、ＵＵＴの選択時にＡＴＬ６０２からＡＤＩ信号上で受け取られたＵＵＴからの実走査データと比較される。ＰＴＢコントローラ５０８が選択されなかった場合は、マスク及び比較回路６０４は自動的に不能とされる。走査操作中、ＡＴＬ６０２は、どんな走査パスがＡＤＯ上のＡＴＬ６０２中に配列されていても、例えばＩＲ走査データ、ＴＤＩ＿ＵＵＴデータ及び／またはデジタルＩ／Ｏ回路６０６からのスキャンアウトデータを入力する。ＥＤＩ及びＡＤＩは連続的にマスク及び比較回路６０４中へシフトされながらビットごとに比較される。ＰＴＢコントローラ５０８もまた、もし唯一的に選択されていれば、このＴＤＯデータをＰＴＢ５０４上へ出力できる。比較される各ビットの結果は、予測データビットと実データビットとの比較が「比較」あるいは「誤比較」かによって合格または不合格のいずれかになる。
【００５６】
ＥＤＩ上へ与えられた予測スキャンデータ中のビットがＸと特定される場合、該データをＰＴＢ５０４のＭＤＩライン上のデータを用いてマスクすることができる。ＥＤＩの各走査ビットはＭＤＩの走査マスクデータ中に対応するＡＤＩ走査ビット数値を無視すると表明された対応ビットを有している。従って、ＥＤＩ走査データ中でマスクされたビットはＡＤＩ数値に関係なく対応するＡＤＩデータとのビット比較に合格する。それゆえ、マスク及び比較回路６０２によっていずれかのＡＤＩ走査ビットをチェックすれば、ＭＤＩが表明されている場合、検査が不合格となることはない。
【００５７】
前記したように、マスク及び比較回路６０４はＡＴＬ６０２へインターフェース接続されている。このインターフェースにより、検査コントローラ５０２はマスク及び比較回路６０４中の機能を制御することができる。図示した実施態様では、マスク及び比較回路６０４はＡＴＬのＴＡＰ命令を介して検査コントローラ５０２によって応答される合格／不合格状態を記憶する。これにより、ＰＴＡ５００は並列の多数のＵＵＴにおいて検査及び照合を行うことができ、連結されたＰＴＢコントローラのそれぞれから返答される合格／不合格状態を受け取る。従って、検査コントローラ５０２は多数のＵＵＴについて並列で検査を行うことができ、各ＰＴＢをチェックして連結されたＵＵＴに不合格があるか否かを調べることができる。不合格なＵＵＴについては、もし該ＵＵＴに診断あるいは修復が必要であれば、ＰＴＢ５０４の通常のＴＤＩ−ＴＤＯアクセスを用いて個々にアクセスすることができる。
【００５８】
マスク及び比較回路６０４にはさらにＡＴＬ６０２へのインターフェースを介して制御される機能性能が備えられていてもよい。図示した実施態様では、マスク及び比較回路６０４の作動可／作動不可機能がある。この機能により、比較走査及びＰＴＢコントローラ５０８における合格／不合格状態のラッチが手動ではできなくなる。さらに、マスク及び比較回路６０４に誤比較を検出した際に一定の動作を行うようにしてもよい。図示した実施態様では、誤比較があるとそれが検出された時にＵＵＴは検査論理リセット状態とされる。かかる動作はＰＴＢコントローラ５０８よりＴＭＳ＿ＵＵＴを強制的にＴＬＲモードにすることによって自動的に行われる。さらに、ＰＴＢコントローラ５０８によって電流走査操作をＵＵＴが検査論理リセット状態にされる前に完了させることが可能となる。これにより、電流走査操作の更新ＤＲあるいは更新ＩＲに皇族してＴＬＲモードが確立される。これにより、予測走査データの誤比較によって検出される製造時の欠陥によってＵＵＴに起こり得る損傷を回避できる。
【００５９】
前記したようにマスク及び比較回路６０４により、並列同一タイプＵＵＴのすべてについてデータ比較が行えるようになる。ＰＴＢのＥＤＩ信号及びＭＤＩ信号と、それらのマスク及び比較回路６０４への接続が並列検査及び照合性能を可能としているのである。かかる特徴により、各ＵＵＴのＴＤＯデータの点検が検査コントローラ５０２ではなくＰＴＢコントローラ５０８．１〜５０８．ｎのそれぞれによって同時に、すなわち並列に行え、ＵＵＴ５０６．１〜５０６．ｎの検査時間の最適化が可能となっている。その結果、ＰＴＡ５００を用いたｎ個の同一タイプＵＵＴの検査に要する時間は、単一のＵＵＴをそれ自身で検査する場合に要する時間と同じになる。
【００６０】
デジタルＩ／Ｏ
図６に示したように、ＰＴＢコントローラ５０８にはＡＴＬ６０２及びＵＵＴとインターフェース接続するデジタルＩ／Ｏ（ＤＩＯ）回路６０６が含まれている。ＤＩＯ回路６０６はＰＴＢコントローラ５０８へ接続されたＵＵＴへ多数の並列（すなわち「横形」）入力及び出力ＤＩＯ＿ＵＵＴ［ｎ：０］を与える。ＤＩＯ＿ＵＵＴラインは検査コントローラ５０２によってＰＴＢ５０４上で制御するか、あるいはＡＴＬ６０２によって直接制御することができ、ＵＵＴの検査、デバッグあるいは配列を容易にするためＵＵＴへの走査インターフェースに加えて用いることができる。図示した実施態様では、ＤＩＯ＿ＵＵＴラインにはプログラム可能な入力／出力（すなわち２方向性）信号としての手段が与えられている。別態様として、ＤＩＯ＿ＵＵＴラインのそれぞれは固定入力あるいは出力信号として与えられてもよい。
【００６１】
図示した実施態様では、ＤＩＯ回路６０６はＡＴＬ６０２へ接続する一連のインターフェースを有し、これらインターフェースを通してＤＩＯ＿ＵＵＴラインの入力／出力データ及び指令制御へのアクセスができる。さらに、ＤＩＯ回路６０６へのアクセスはＡＴＬ６０２へ接続する一連のインターフェースを介して、例えばＰＴＢ５０４の正常ＴＤＩ−ＴＤＯを通して別個に、あるいはＵＵＴの走査パスと鎖状に連続に繋いで行うことができる。これにより、ＤＩＯ回路６０６の並列Ｉ／ＯラインへのＰＴＢ５０４上での検査コントローラ５０２によるＵＵＴ用走査データを伴ったアクセスが可能となる。その結果、ＵＵＴ入力からＤＩＯ＿ＵＵＴラインへのいずれの並列データもＴＤＩ＿ＵＵＴ入力上に順に並べられる。次いでデータはＡＴＬ６０２のＡＤＩ出力上でマスク及び比較回路６０４へと送られた上で検査コントローラ５０２からのＥＤＩデータ及びＭＤＩデータを用いてチェックされる。
【００６２】
プログラム可能なＩ／Ｏ電圧
図６に示したように、ＰＴＢコントローラ５０８にはさらに、同様にＡＴＬ６０２とインターフェース接続しているプログラム可能なＩ／Ｏ電圧回路６１０が備えられている。図示した実施態様では、プログラム可能なＩ／Ｏ電圧回路６１０はＵＵＴとの電気的互換性及びＡＴＬインターフェースとの適切な作動を確実にするためＵＵＴインターフェースへの電圧レベルを設定するために用いられる。ＡＴＬ６０２とのインターフェースを通して、論理１あるいは「高」電圧レベルについての閾値を設定し、その後該閾値をプログラム可能なＩ／Ｏ電圧回路６１０によって制御することができる。例えば、ＵＵＴインターフェースに固有な技術的条件によって前記電圧は５ボルト、３．３ボルト等に選択することができる。さらに、（例えばユーザーによって）外部から供給された電圧レベルがＵＵＴへ接続したインターフェースへ動力を与えるように設定できるように、プログラム可能なＩ／Ｏ電圧回路６１０からの電圧を止めあるいは設定することができる。
【００６３】
ＡＴＬ命令
ＰＴＡ５００において用いられる場合のＡＴＬ６０２（図６参照）に対するＴＡＰコントローラの命令は以下の通りである。ＡＴＬのＴＡＰコントローラ命令は検査コントローラ５０２あるいはＰＴＢ５０４上のマスターコントローラによって発せられる。検査コントローラ５０２はＰＴＢコントローラ５０８．１〜５０８．ｎ（図５参照）との交信においてこれらＡＴＬのＴＡＰ命令を用いてＰＴＡ５００の主要構成部品へアクセスする。複数のＡＴＬがＰＴＢ５０４上で並列に接続されロック段階で作動している時に、すべてのＡＴＬが同じＴＡＰコントローラ命令及びオプコードを実行する。ＡＴＬ６０２は、事前にそのＡＴＬアドレスあるいはユニークな別名アドレスで選択されていなければ、以下に述べるすべての命令についてそのＴＤＯをＰＴＢ５０４上へ運び出せるわけではない。
【００６４】
以下に述べる命令のいくつかは並列検査アーキテクチャー固有の配列次第では任意的であると認められる。例えば、ＡＴＬが独立型アプリケーションあるいは並列検査機能を必要としない他のアプリケーションにおいて用いられる場合、ＣＯＭＰＡＲＥ＿ＳＴＡＴＵＳ命令及びＡＵＴＯ＿ＳＴＡＲＴ命令は、それら命令が独立型のＡＴＬ操作には必要とされないＰＴＢコントローラ５０８中の機能及びデータレジスターを制御するので、実行されない可能性がある。
【００６５】
ＢＹＰＡＳＳ：この命令は標準ＩＥＥＥ１１４９．１ＢＹＰＡＳＳ命令である。この命令はＴＤＩ及びＴＤＯ間のアドレス指定可能ＴＡＰリンカー（ＡＴＬ）中において単一ビットバイパスレジスターを選択する。もし以下に述べるＩＤＣＯＤＥ命令が実行されなければ、ＡＴＬの命令レジスター（ＩＲ）が並列検査バス（ＰＴＢ）５０４上でリセットされる時にＢＹＰＡＳＳ命令は該命令レジスター（ＩＲ）中へロードされる。
【００６６】
ＩＤＣＯＤＥ：ＩＤＣＯＤＥ命令は標準の３２ビットＩＥＥＥ１１４９．１識別コードを与える装置＿ＩＤレジスターを選択するために用いることができる。ＡＴＬ６０２中の前記装置＿ＩＤレジスターはＴＤＩとＴＤＯ間で選択される。実行時、ＩＤＣＯＤＥ命令はＡＴＬのＩＲがリセットされる時に該ＡＴＬのＩＲ中へロードされる。
【００６７】
ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ：この命令はＰＴＢコントローラ５０８のＩ／ＯピンあるいはＰＴＢコントローラの境界走査セルへの前ロード値をサンプリングするために用いることができる。ＰＴＢコントローラ５０８には、ＩＥＥＥ１１４９．１境界走査アーキテクチャーには完全に従っていない専用の検査ピンが備えられていてもよい。それゆえ、この命令はＰＴＢコントローラ５０８のすべてのピンへアクセスできなくともよい。
【００６８】
ＥＸＴＥＳＴ：この命令は標準ＩＥＥＥ１１４９．１ＥＸＲＥＳＴ命令に類似するものである。ＳＡＭＰＬＥ／ＰＲＥＬＯＡＤ命令におけると同様に、ＰＴＢコントローラ５０８の専用検査ピンはＩＥＥＥ１１４９．１境界走査アーキテクチャーに完全に従うことができないので、ＥＸＴＥＳＴ命令はＰＴＢコントローラ５０８のすべてのピンを制御できなくともよい。
【００６９】
ＬＯＡＤ＿ＡＴＬ＿ＡＤＤＲ：ＬＯＡＤ＿ＡＴＬ＿ＡＤＤＲ命令はＡＴＬ６０２がＡＴＬアドレスのロードを行う時に実行される。図示した実施態様では、ＡＴＬ＿ＡＤＤＲ入力はＰＴＢコントローラへの直接並列入力であり、従ってＬＯＡＤ＿ＡＴＬ＿ＡＤＤＲ命令は実行されない。
【００７０】
実行時、ＬＯＡＤ＿ＡＴＬ＿ＡＤＤＲ命令によって、ＡＴＬアドレスがＡＴＬのＡＴＬ＿ＡＤＤＲ入力からＡＴＬ＿アドレスレジスター中へ取得されるようにする。前記実行によって、該ＡＴＬアドレスは連続的にロードされるか（例えばＡＴＬのＴＡＰコントローラの連検査／アイドル状態における場合）、あるいはＡＴＬ＿ＡＤＤＲ入力から直接取得される。いずれの場合においても、ＡＴＬ＿アドレスレジスターは並列ＡＴＬ＿ＡＤＤＲ入力を用いる実行の場合に必要とされると思われる同一サイズすなわちｎ＋１ビットである。検査コントローラ５０２は、もしＡＴＬ６０２が選択されたならば、ＡＴＬ＿アドレスレジスター中に取得されたＡＴＬアドレスを検査することができる。
【００７１】
ＳＥＬＥＣＴ＿ＡＴＬ：ＳＥＬＥＣＴ＿ＡＴＬ命令は単一のＰＴＢコントローラ５０８のＡＴＬアドレスに基づいて該単一ＰＴＢコントローラ５０８を選択するために用いられる。ＳＥＬＥＣＴ＿ＡＴＬ命令は検査コントローラ５０２から選択＿ＡＴＬレジスターへとＡＴＬアドレスを連続的にロードし、また該アドレスをＡＴＬ６０２へのＡＴＬ＿ＡＤＤＲ入力あるいはＡＴＬ＿アドレスレジスター（すなわちＬＯＡＤ＿ＡＴＬ＿ＡＤＤＲ命令によってロードされたもの）と比較する。選択＿ＡＴＬレジスターは同一サイズ、すなわちＡＴＬ＿ＡＤＤＲ入力（あるいはＡＴＬ＿アドレスレジスター）と同様にｎ＋１ビットとなるように構成される。ＬＯＡＤ＿ＡＴＬ＿ＡＤＤＲ命令が実行されない場合、ＳＥＬＥＣＴ＿ＡＴＬ命令はＡＴＬ＿ＡＤＤＲ入力を選択＿ＡＴＬレジスター中へ（すなわちＡＴＬアドレス中で検査コントローラ５０２から移動させる前の捕獲＿ＤＲ期間中に）取得する。
【００７２】
もし選択＿ＡＴＬレジスターがＡＴＬ＿ＡＤＤＲ入力（あるいはＡＴＬ＿アドレスレジスター）との比較を行うならば、ＰＴＢコントローラ５０８はユニークに選択されたものとなり、そのＴＤＯはＰＴＢ５０４上を進むことができるようになる。一旦選択されると、検査コントローラ５０２は他の命令を発しかつ接続されたＵＵＴと交信できる。ＰＴＢコントローラ５０８（後述）はＵＮＳＥＬＥＣＴ＿ＡＬＬ命令が発せられるまで選択されたままであり、このＰＴＢコントローラ５０８を選択しない他の命令（例えば他のＰＴＢコントローラ用ＡＴＬアドレスをロードするＳＥＬＥＣＴ＿ＡＬＩＡＳ命令）が発せられるか、あるいは前記ＡＴＬがリセットされる。ＳＥＬＥＣＴ＿ＡＴＬ命令に続いて、検査コントローラ５０２は、ＰＴＢコントローラが選択されたためにＰＴＢのＴＤＯ上へデータを運んでいることを確認するためのＢＹＰＡＳＳ命令あるいはＩＤＣＯＤＥ命令等の他の命令を発することができる。
【００７３】
ＬＯＡＤ＿ＵＵＴ＿ＩＤ：ＬＯＡＤ＿ＵＵＴ＿ＩＤ命令は、ＡＴＬ６０２がＵＵＴ−ＩＤコードをロードする時に実行される。図示した実施態様では、ＵＵＴのＩＤのローディングは行われず、ＵＵＴのＩＤはＰＴＢコントローラ５０８のＵＵＴ＿ＩＤラインから直接入力される。
【００７４】
実行時、ＬＯＡＤ＿ＵＵＴ＿ＩＤ命令は、ＡＴＬのＵＵＴ＿ＩＤ［ｎ：０］入力からのＵＵＤのＩＤをＵＵＴ＿ＩＤレジスター中に取得させる。実行によっては、該ＩＤは（例えばＡＴＬのＴＡＰコントローラの連検査／アイドル状態で）連続的にロードされるか、あるいはＵＵＴ＿ＩＤ［ｎ：０］入力から直接ロードされる。検査コントローラ５０２は、もしＡＴＬ６０２が選択される場合、ＵＵＴ＿ＩＤレジスター中に取得されたＵＵＴのＩＤを検査することができる。
【００７５】
ＳＥＬＥＣＴ＿ＴＹＰＥ：ＳＥＬＥＣＴ＿ＴＹＰＥ命令は検査コントローラ５０２から選択＿タイプレジスター中へＵＵＴタイプを連続的にロードし、それをＵＵＴのＩＤのＵＵＴタイプビットと比較する。実行によっては、ＵＵＴタイプは、ＵＵＴ＿ＩＤレジスター中のあるいはＡＴＬ６０２のＵＵＩ＿ＩＤ［ｎ：０］ライン上へ直接入力された、ビットフィールドである。ＵＵＴタイプは、ＵＵＴ＿ＩＤレジスター中のあるいはＵＵＴ＿ＩＤ［ｎ：０］入力からの、ＵＵＴタイプフィールドと同じビット数となるように構成される。ＬＯＡＤ＿ＵＵＴ＿ＩＤ命令が実行されない場合、ＳＥＬＥＣＴ＿ＴＹＰＥ命令はＵＵＴ＿ＩＤを選択＿タイプレジスター中へ（すなわちＵＵＴタイプにおける検査コントローラ５０２からの移動前の捕獲ＤＲ期間中に）取得する。
【００７６】
ここで開示されたＡＴＬ６０２の実施態様では、選択＿タイプレジスターはＵＵＴタイプとＵＵＴメーカーコードの双方を比較するように構成されている。この場合、ＵＵＴタイプはＡＴＬ６０２への直接並列入力によって与えられ、ＵＵＴメーカーはＡＴＬ６０２内の内部コードとして与えられている。これにより、ＵＵＴタイプがユーザーによって特定でき、さらに、異なる売主にはユニークなＵＵＴメーカーコードが割り当てられるので、他の売主からのＵＵＴタイプから分離させることができる。従って、たとえ２ユーザーが同じＵＵＴタイプをＵＵＴへ割り当てても、それらＵＵＴは必要な場合にはそれらのユニークなメーカーコードから猶識別可能である。
【００７７】
もし選択＿タイプレジスターが対応するＵＵＴタイプ及びＵＵＴメーカーを比較すれば、ＰＴＢコントローラ５０８は選択されたこととなる。複数のＰＴＢコントローラをこの命令（例えば同一タイプ及び同一売主）で選択できるので、そのＴＤＯはＰＴＢ５０４上を進むことはできない。こうして、検査コントローラ５０２は選択＿タイプレジスターによって特定されたタイプのすべてのＵＵＴと並列で交信するが、ＰＴＢ５０４上でＴＤＯを運ぶことが可能とされたＰＴＢコントローラ５０８は除かれる。
【００７８】
ＰＲＯＧＲＡＭ＿ＧＲＯＵＰ：ＰＲＯＧＲＡＭ＿ＧＲＯＵＰ命令は、検査コントローラ５０２によって割り当てられた通りにグループ＿アドレスレジスターをプログラム可能なグループアドレスとともに連続的にロードする。もしＰＴＢコントローラ５０８がＡＴＬアドレスまたはユニークな別名アドレスによって事前に選択されていたならば、該コントローラはそのＴＤＯをＰＴＢ５０４上で運ぶことができ、また捕獲ＤＲ状態において捕獲された捕獲＿アドレスレジスター内容をスキャンアウトして検査コントローラ５０２によって検査することができる。もしＰＴＢコントローラ５０８がＡＴＬアドレスによって事前に選択されていたら、ＡＴＬ６０２のグループ＿アドレスレジスターは更新され、別名アドレス、ＵＵＴタイプあるいはグループアドレス（以下で述べるＳＥＬＥＣＴ＿ＧＲＯＵＰ命令参照）は適合する。ＰＴＢコントローラ５０８がまだ選択されていない場合は、グループアドレスレジスターの更新は不能とされる。グループ＿アドレスレジスターには、ＡＴＬ６０２がリセットされる時には必ずすべてが０のアドレスが割り当てられる。
【００７９】
ＳＥＬＥＣＴ＿ＧＲＯＵＰ：ＳＥＬＥＣＴ＿ＧＲＯＵＰ命令を用いて、グループアドレスを検査コントローラ５０２から選択＿グループレジスター中へ連続的にロードし、またプログラム可能なグループ＿アドレスレジスターと比較することができる。選択＿グループレジスターは、グループ＿アドレスレジスターと同じビット数になるように構成される。もし選択＿グループレジスター中のグループアドレスがグループアドレスレジスターのグループアドレスと適合すれば、ＰＴＢコントローラ５０８は選択されたことになる。しかしながら、複数のＰＴＢコントローラをこの命令で選択できるので、そのＴＤＯはＰＴＢ５０４上を進むことはできない。従って、検査コントローラ５０２は、ＰＴＢ５０４上でそのＴＤＯを運ぶことが可能とされたＰＴＢコントローラを除いて、同じグループアドレスを割り当てられたすべてのＵＵＴと並列で交信する。
【００８０】
ＰＲＯＧＲＡＭ＿ＡＬＩＡＳ：ＰＲＯＧＲＡＭ＿ＡＬＩＡＳ命令は別名アドレスをＰＴＢコントローラ５０８へ割り当てるために用いられる。この命令は別名＿アドレスレジスターを選択し、該アドレスを検査コントローラ５０２によって割り当てられたプログラム可能な別名アドレスとともにロードする。共通別名アドレスをすべてのＰＴＢコントローラあるいはＰＴＢコントローラの特定のグループへ割り当てることができる。あるいはユニークな別名アドレスを単一のＰＴＢコントローラへ割り当てることができる。ＰＴＢコントローラのグループへ共通の別名を割り当てることによって、検査コントローラ５０２はそれらコントローラをグループとしてアドレス及び選択でき、またこのグループへ並列で一斉同報通信を行えるようになる。この点に関してはＰＲＯＧＲＡＭ＿ＧＲＯＵＰ命令及びＳＥＬＥＣＴ＿ＧＲＯＵＰ命令の場合と同様である。単一ＰＴＢコントローラへユニークな別名アドレスを割り当てることにより、ＵＵＴをプログラム可能に構成し検査するためのベクトルをＡＴＬ６０２へのＡＴＬ＿ＡＤＤＲ入力上で特定され該入力からロードされた物理的ＡＴＬアドレスから独立させることができる。
【００８１】
別名＿アドレスレジスターは、ＰＴＢコントローラが事前に選択された場合のみ、すなわちＡＴＬアドレス、ＵＵＴタイプ、グループアドレス、あるいは他の別名アドレス（以下で述べるＳＥＬＥＣＴ＿ＡＬＩＡＳ命令参照）によって更新される。もしＰＴＢコントローラ５０８が選択されていなければ、別名＿アドレスレジスターの更新は不能とされる。別名＿アドレスレジスターは選択＿ＡＴＬレジスターよりも１ビット長くなるように構成される。このユニーク＿別名ビットと呼ばれる付加的ビットは、ＰＴＢ５０４上で別名＿アドレスがユニークな別名アドレスへプログラムされていることを表示するために用いられる。図示した実施態様では、前記ユニーク＿別名ビットは別名＿アドレスレジスターの最重要ビット（ＭＳＢ）として与えられている。ユニーク＿別名ビットが論理１へ設定される場合、選択されたＰＴＢコントローラはＰＴＢ上でそのＴＤＯを運ぶことができるようになる。ユニークな別名アドレスを割り当てる際、検査コントローラ５０２はその別名アドレスが各ＰＴＢコントローラにとってユニークであるかを確認する。別名＿アドレスレジスターは、ＡＴＬがリセットされる時すべてが０のアドレスとともにロードされる。従って、各ＰＴＢコントローラ中のユニーク＿別名ビットは取り除かれるので、最初の別名アドレスはユニークではなく、ＰＴＢコントローラはＴＤＯを運ぶことを可能とされない。
【００８２】
ＳＥＬＥＣＴ＿ＡＬＩＡＳ：ＳＥＬＥＣＴ＿ＡＬＩＡＳ命令は検査コントローラ５０２から選択＿別名レジスターへ別名アドレスを連続的にロードし、該別名アドレスをプログラム可能な別名＿アドレスレジスターと比較する。前記選択＿アドレスレジスターは選択＿ＡＴＬレジスターと同じビット数になるように構成される。もし選択＿別名レジスター中の別名アドレスがプログラム可能な別名＿アドレスレジスターの別名アドレスに適合すれば、ＰＴＢコントローラ５０８は選択されたことになる。選択＿別名レジスターの別名＿アドレスレジスターに対する比較においては、別名＿アドレスレジスター中のユニーク＿別名ビットは無視される。従って、もし選択＿別名レジスターと別名＿アドレスレジスターが適合すれば、ユニーク＿別名ビットはＰＴＢコントローラ５０８がそのＴＤＯをＰＴＢ５０４上へ運べるかどうかを判定する。複数のＰＴＢコントローラをこの命令によって選択できるので、別名＿アドレスレジスターをプログラムする時に検査コントローラ５０２がユニーク＿別名ビットを設定していなければ、特定のＰＴＢコントローラがＴＤＯをＰＴＢ５０４上において運ぶことはできない。従って、複数のＵＵＴが選択される場合、ＰＴＢコントローラのＴＤＯをＰＴＢ５０４上において運ぶことが可能とされた当該ＰＴＢコントローラを除いて、検査コントローラはすべてのＵＵＴ、すなわち同一別名アドレスにプログラムされたＵＵＴと並列で交信する。
【００８３】
ＵＮＳＥＬＥＣＴ＿ＡＬＬ：ＡＴＬ６０２のＩＲ中へのＵＮＳＥＬＥＣＴ＿ＡＬＬ命令のローディングによってＰＴＢコントローラは選択されていない状態となる。これにより電流アドレス指定モード、すなわちＡＴＬアドレスモード、ＵＵＴタイプモード、グループモードあるいは別名アドレスモードで為されたいずれの選択も「選択されない」。ＵＮＳＥＬＥＣＴ＿ＡＬＬ命令後は、いずれのＰＴＢコントローラもＴＤＯをＰＴＢ５０４上において運ぶことはできない。ＵＮＳＥＬＥＣＴ＿ＡＬＬ命令はバイパスレジスターを選択し、もしＩＤＣＯＤＥ命令が実行されていれば装置＿ＩＤレジスターを選択する。
【００８４】
ＤＩＯ＿ＡＣＣＥＳＳ：ＤＩＯ＿ＡＣＣＥＳＳ命令はＤＩＯ＿ＵＵＴ［ｎ：０］ラインを制御するデータレジスターへアクセスするために用いられる。本命令はＰＴＢ５０４のＴＤＩ及びＴＤＯ間のデジタルＩ／Ｏ回路６０６中にあるＤＩＯ＿ＵＵＴレジスターを選択する。この命令ゆえに、ＡＴＬ６０２は、そのＡＴＬアドレスあるいはユニークな別名アドレスで事前に選択されていなければ、ＰＴＢ５０４上へそのＴＤＯを運び出すことはできない。さらに、もしＰＴＢコントローラ５０８が事前に選択されていれば、ＡＴＬアドレス、ＵＵＴタイプ、グループアドレスあるいは別名アドレスの適合によって、ＤＩＯ＿ＵＵＴレジスターはデータを捕獲し、シフトし、かつ更新する。従って、もしＰＴＢコントローラ５０８だけが選択されていれば、該コントローラはそのＴＤＯをＰＴＢ５０４上において運ぶことができ、電流ＤＩＯ＿ＵＵＴレジスター内容をスキャンアウトして検査コントローラ５０２によって検査することができる。もしＰＴＢコントローラ５０８が未だ選択されていなければ、ＤＩＯ＿ＵＵＴレジスターのシフト、更新及び捕獲は不能とされる。
【００８５】
同様にＤＩＯ＿ＵＵＴレジスターからスキャンアウトされたデータは、ＤＩＯデータがＭＤＩでマスクされかつＰＴＢのＥＤＩ信号と比較できるように、マスク及び比較回路６０４へ選択的に送信される。これにより、ＵＵＴから受け取ったデジタルＩ／ＯをＵＵＴの検査期間中各ＰＴＢコントローラにおいて並列でチェックすることが可能となる。ＤＩＯ＿ＵＵＴレジスターは、ＡＴＬ６０２がリセットされる時には必ずすべてのＵＵＴ＿ＤＩＯ［ｎ：０］ラインが入力となるようにリセットされる。
【００８６】
ＴＭＳ＿ＣＯＮＴＲＯＬ：この命令はＵＵＴのＴＡＰコントローラの操作をＡＴＬ６０２のＴＡＰコントローラと整合させるために用いられる。この命令により、検査コントローラ５０２は、接続されたＵＵＴのＴＡＰコントローラが安定状態に保持されたままでＡＴＬ６０２だけと交信し、あるいは２台のＴＡＰコントローラがロック段階で作動している状態でＡＴＬ６０２を介してＵＵＴと交信できるようになる。
【００８７】
ＴＭＳ＿ＣＯＮＴＲＯＬ命令はＴＭＳ＿制御レジスターを選択し、該レジスターは次いでＴＭＳ制御コードとともに検査コントローラ５０２からロードされる。ＴＭＳ＿制御レジスター中へロードされたＴＭＳ制御コードに依存して、ＡＴＬ６０２のＴＭＳ＿ＵＵＴ出力が以下で述べる４モード中の１モードにおいて制御される。
【００８８】
ＴＬＲ＿モード：ＴＭＳ＿ＵＵＴを、ＴＭＳ＿制御レジスターの更新ＤＲ期間中にＴＣＫの下降端上で論理１へと強要する。これにより、ＵＵＴのＴＡＰコントローラは（少なくとも５ＴＣＫクロック後に）検査論理リセットへ移動され、ＵＵＴのＴＭＳがＴＭＳモードへ戻るまでそこに留まる。いずれの他のＴＭＳモードからもＴＬＲ＿モードへ入ることが可能である。
【００８９】
ＲＴＩ＿モード：ＴＭＳ＿ＵＵＴをＴＭＳ＿制御レジスターの更新ＤＲ期間中にＴＣＫの下降端上で論理０へと強要する。ＵＵＴのＴＡＰコントローラは（ＴＣＫの次の上昇端上での）連検査／アイドルへと移動し、ＵＵＴのＴＭＳがＴＭＳ＿モードあるいはＴＬＲ＿モードへ戻るまでそこに留まる。ＲＴＩ＿モードへは、ＴＬＲ＿モードあるいはＴＭＳ＿モードから、あるいはＲＴＩポーズ＿モード中、あるいはＵＵＴのＴＡＰがポーズＤＲあるいはポーズＩＲ状態で待機していない時に入ることができる。
【００９０】
ＲＴＩポーズ＿モード：ＲＴＩポーズ＿モードは、ＡＴＬ６０２が代わる代わる選択／非選択される時に、ＵＵＴのＴＡＰコントローラが連検査／アイドル中の残りと、ポーズＤＲまたはポーズＩＲのいずれかとの間を交替するようにＴＭＳ＿ＵＵＴを制御する。ＲＴＩポーズ＿モードへは、ＴＬＲ＿モードから、あるいはＴＭＳ＿モードから、あるいはＲＴＩポーズ＿モードにある間に、及びＵＵＴのＴＡＰがポーズＤＲあるいはポーズＩＲ状態で待機している時に入ることができる。
【００９１】
ＴＭＳ＿モード：ＴＭＳ＿モードは、ＴＭＳ＿ＵＵＴをその前のモード次第でＰＴＢのＴＭＳと再同期化させ、該モードはその後にＰＴＢのＴＭＳの数値に従う。
【００９２】
ＴＭＳ＿制御レジスターは、もしＰＴＢコントローラ５０８が前もって選択されたならば、ＡＴＬアドレス、ＵＵＴタイプ、グループアドレス、あるいは別名アドレス適合によってデータを捕獲し、シフトし、及び更新する。従って、もしＰＴＢコントローラ５０８が未だ選択されていなければ、ＴＭＳ＿ＵＵＴ出力はＴＭＳ＿制御レジスター中のコード毎のその最終制御数値に留まる。同様に、ＴＭＳ＿ＵＵＴは、ＡＴＬ６０２が選択されていない限り、ＲＴＩポーズ＿モードにおける状態を変えずに連検査／アイドルあるいはポーズＤＲ／ポーズＩＲから離れて同期する。
【００９３】
ＰＴＢ５０４上でのＰＴＢコントローラ５０８のリセット後、ＴＭＳ＿制御レジスターがＴＬＲ＿モードを用いてＴＭＳ＿ＵＵＴ信号を制御するように該レジスターをリセットする。従って、ＵＵＴのＴＡＰコントローラは、ＴＭＳ制御コードが後にＴＭＳ＿ＣＯＮＴＲＯＬ命令によって変えられるまで検査論理リセット状態に留まる。さらに、ＰＴＢ上のＴＲＳＴＮ全体から独立して、ＵＵＴのＴＡＰコントローラあるいはＵＵＴのＴＡＰコントローラのグループをリセットすることが可能である。例えば、ＧＲＯＵＰ＿ＳＥＬＥＣＴ命令を用いて、残っている（すなわち非選択の）ＵＵＴのＴＡＰコントローラが連検査／アイドル状態で待機しているうちに特定グループのＵＵＴをＴＭＳリセットを用いて検査コントローラ５０２によってリセットすることができる。選択されたグループ中のＴＭＳ＿制御レジスターをＴＬＲ＿モードへ設定することによって、ＡＴＬ６０２が連検査／アイドルへ移動しＴＣＫを計っているうちにＵＵＴの前記グループについてＴＭＳリセットを行うことができる。ＴＭＳ制御モード間の移行については以下に説明する。
【００９４】
ＲＴＩポーズ＿モードは、２以上のＵＵＴが別個に走査される一方で、それらの更新ＤＲあるいは更新ＩＲを同時に実行できるように２以上のＵＵＴを効率的に制御することを可能とする。このモードは例えばシステムにおけるボード間相互連結検査を行うために用いることができる。ＲＴＩポーズ＿モード及び連検査／アイドル中のＵＵＴのＴＡＰコントローラへ設定されたＴＭＳ制御モードを用いれば、選択されたＡＴＬは、ＡＴＬのＴＡＰが連検査／アイドル中を通過しながらＵＵＴのＴＡＯコントローラと同期された状態になる。次いで、ＴＭＳ＿ＵＵＴは、ＡＴＬ６０２がポーズＤＲあるいはポーズＩＲのいずれかの状態に入るまでＰＴＢのＴＭＳに従う。ポーズＤＲ／ＩＲ状態のいずれか一方へ入ることにより、ＴＭＳ＿ＵＵＴは、ＵＵＴのＴＡＰコントローラがポーズＤＲ／ＩＤ状態のそれぞれに留まるように強いる論理０へと制御される。ＡＴＬ６０２が選択され、次いでポーズＤＲあるいはポーズＩＲ状態へ入った場合、ＡＴＬ６０２とＵＵＴのＴＡＰコントローラは同期化された状態となり、ＴＭＳ＿ＵＵＴは再びＰＴＢ５０４のＴＭＳに従う。次いで、ＡＴＬ６０２が次に連検査／アイドルに入る時、ＡＴＬによってＴＭＳ＿ＵＵＴは論理０へと制御され、ＵＵＴのＴＡＰをもう一度連検査／アイドル状態に留まることを強いる。このような連検査／アイドルあるいはポーズＤＲ／ＩＲにおける同期化／残留の連続はＲＴＩポーズ＿モードが実行されている限り継続する。
【００９５】
次いでＴＭＳ＿制御レジスターがＴＭＳ＿モード用の制御コードを用いて更新された時に、ＡＴＬのＴＡＰコントローラが連検査／アイドルあるいはポーズＤＲまたはポーズＩＲ状態へ入るまで、ＴＭＳ＿ＵＵＴ出力は前の安定状態、すなわち検査論理リセット、連検査／アイドル、ポーズＤＲあるいはポーズＩＲ、から変化しない。これらの状態は同期化状態あるいはトリガー状態である。適当な同期化状態へ入った後、ＴＭＳ＿ＵＵＴ信号は前のＴＭＳモードによって決定されたＵＵＴのＴＡＰの前状態からの該ＴＡＰの移行に従って制御されてＡＴＬのＴＡＰコントローラのトリガー状態と同期化された状態となる。一旦両方のＴＡＰコントローラが同期された状態になると、ＴＭＳ＿ＵＵＴはＰＴＢ５０４のＴＭＳ及びＡＴＬ６０２中のＴＡＰコントローラに従い、ＵＵＴはＰＴＢコントローラ５０８が選択されたままである限りロック段階で作動する。同期化のためトリガー状態を与えることにより、検査コントローラ５０２が他のＰＴＢコントローラと交信し、次いでＰＴＢコントローラへの交信後にＵＵＴがＴＭＳ＿モードへ戻るように移行させることが可能となる。
【００９６】
ＴＭＳ＿ＵＵＴがＴＭＳ＿モード（すなわちＰＴＢのＴＭＳに従うこと）で制御されると、命令及びデータは、ＡＴＬ６０２及びＵＵＴ間の走査パスが鎖状に繋がれるのと同時に該ＡＴＬ及びＵＵＴの双方中へと走査される。これにより、ＴＤＯ＿ＵＵＴ出力はＵＵＴへデータを運び出すことができので、ＡＴＬのＴＡＰコントローラがシフトＤＲあるはシフトＩＲ状態にある場合、走査データはＴＤＯ＿ＵＵＴからＵＵＴのＴＤＩへと運ばれる。ＡＴＬのＩＲ及びＵＵＴのＩＲへロードされた命令に基づいて、ＡＴＬ６０２中のいずれかのデータレジスターをＵＵＴ中のいずれかのデータレジスターと鎖状に繋ぐことができる。従って、例えばＡＴＬ６０２のＤＩＯ＿ＵＵＴレジスターをＵＵＴの内部走査レジスターと鎖状に繋ぐことができる。ＴＭＳ＿ＵＵＴ出力がいずれか他のＴＭＳモードへ制御される場合は、ＴＤＯ＿ＵＵＴ出力を運び出すことができない（すなわちＴＤＯ＿ＵＵＴ出力は高インピーダンス状態に留まる）。
【００９７】
ＰＴＢコントローラ５０８が非選択とされる前に、（例えばＲＴＩ＿モードを用いてＴＭＳ＿制御レジスターをロードすることによって）ＵＵＴのＴＡＰコントローラが連検査／アイドル状態に留まるようにＴＭＳ＿ＵＵＴ出力を制御する。これは、非選択の場合にＵＵＴがＰＴＢのＴＭＳに従い続けるようにＵＵＴがＴＭＳ制御モードのまま残らないことを確実にするためである。ここで開示したＰＴＡ５００の実施態様では、ＰＴＢコントローラ５０８はこの制御を自動的に取り扱う。ＰＴＢコントローラ５０８がＴＭＳ＿モードである間、及び該コントローラが続いて非選択状態になる場合、ＡＴＬのＴＡＰコントローラが連検査／アイドルトリガー状態に入る時にＴＭＳ＿ＵＵＴ出力がＲＴＩ＿モードへ入るように暫定的に制御される。ＰＴＢコントローラ５０８が続いて選択状態になる場合、ＴＭＳ＿ＵＵＴは、ＡＴＬのＴＡＰコントローラは連検査／アイドル中を通過した後にＰＴＢ５０４のＴＭＳに従い始める。このように、ＴＭＳ＿モードにある間、ＰＴＢコントローラ５０８は、ＵＵＴが非選択状態になる時に該ＵＵＴがＡＴＬのＴＡＰコントローラのＴＭＳに従い続けないよう確保している。
【００９８】
ＣＯＭＰＡＲＥ＿ＳＴＡＴＵＳ：ＣＯＭＰＡＲＥ＿ＳＴＡＴＵＳ命令はマスク及び比較回路６０４中の比較＿状態レジスターを選択する。検査コントローラ５０２はこの命令を用いて各ＰＴＢコントローラ５０８．１〜５０８．ｎの合格／不合格状態を読み取りあるいは除去し、またマスク及び比較回路６０４の種々機能を制御する。
【００９９】
ここで開示したＰＴＡ５００の実施態様では、比較＿状態レジスターは３ビットデータレジスターである。１ビットは誤比較がマスク及び比較回路６０４によって検出されたときに設定される合格／不合格ビットとして機能する。次いで、検査コントローラ５０２は比較＿状態レジスターを読んで誤比較が起こっているかどうか（すなわち合格／不合格状態ビットが設定されていること）をチェックすることができる。検査コントローラはさらに合格／不合格状態ビット、すなわち次の誤比較、を消去して消去された状態で新たな検査を開始することができる。比較＿状態レジスター中の第２のビット、すなわち比較＿可能は比較機能を可能化／不能かするために用いられ、第３のビット、すなわちＴＬＲ＿可能は失敗に際してＵＵＴのＴＬＲ＿モードへの強要を可能化／不能化するものである。
【０１００】
比較＿状態レジスターは、ＰＴＢコントローラ５０８が前もって選択されている場合、ＡＴＬアドレス、ＵＵＴタイプ、グループアドレスあるいは別名アドレス適合によってデータを捕獲、シフト及び更新する。ＰＴＢコントローラ５０８がリセットされる場合、比較＿状態レジスターは、合格／不合格ビットが合格状態へリセットされ、かつ比較＿可能及びＴＬＲ＿可能機能が与えられるように消去される。
【０１０１】
ＡＵＴＯ＿ＳＴＡＲＴ：ＡＵＴＯ＿ＳＲＡＲＴ命令によってＰＴＢオートスタート回路６０８中のオート＿スタートレジスターが選択される。検査コントローラ５０２はこの命令を用いてＰＴＢオートスタート回路６０８へのＵＵＴ＿ＰＲＥＳＥＮＴ入力を応答送信してＰＴＢ５０４へのＳＴＡＲＴ出力を有効化あるいは無能化する。ここで開示されているＰＴＡ５００の実施態様では、オート＿スタートレジスターは２ビットＤＲであり、第一ビットはＵＵＴ＿ＰＲＥＳＥＮＴラインの状態を取得し、第二ビットはＰＴＢ５０４上でのＳＴＡＲＴラインの有効化を制御する。オート＿スタートレジスターは、もしＰＴＢコントローラ５０８が前もって選択されていれば、ＡＴＬアドレス、ＵＵＴタイプ、グループアドレスあるいは別名アドレス適合によってデータを取得、シフト及び更新する。ＰＴＢコントローラ５０８がリセットされている場合、ＵＵＴ存在ビットが消去され、ＳＴＡＲＴは無能化される。
【０１０２】
ＰＲＯＧＲＡＭ＿ＩＯＶ：ＰＲＯＧＲＡＭ＿ＩＯＶ命令はプログラム可能なＩ／Ｏ電圧回路６１０中のＩＯ＿電圧レジスターを選択し、ＵＵＴインターフェース電圧をプログラムするために用いられる。ここで開示されている実施態様では、ＩＯ＿電圧レジスターは４つのプログラム可能な電圧レベル、すなわち５ボルト、３．３ボルト、ＵＳＥＲ＿ＳＵＰＰＬＩＥＤ、及び「ｏｆｆ」をエンコードする２ビットＤＲである。ＩＯ＿電圧レジスターは、もしＰＴＢコントローラ５０８が前もって選択されている場合、ＡＴＬアドレス、ＵＵＴタイプ、グループアドレスあるいは別名アドレス適合によってデータを取得、シフト及び更新する。ＰＴＢコントローラ５０８がリセットされる場合、ＩＯ＿電圧レジスターはオフに設定される。
【０１０３】
ＰＴＢブリッジング
高度な並列性能を要求する並列検査アーキテクチャー（ＰＴＡ）の装備は並列検査バス上に支持されるＰＴＢコントローラの台数（電気的負荷、伝達距離、あるいは対象物の設計上の制限）によって制限され得る。従って、ここで開示されたＰＴＡには２つの並列検査バス（ＰＴＢｓ）間に橋絡が与えられている。これにより、ＰＴＡは適当な数のＵＵＴを並列で効率的に検査することが可能とされる。この種の性能はウェーハー探針検査アプリケーション及び高処理ボード検査ステーションで要求されるものである。
【０１０４】
図８はＰＴＢブリッジ回路８００の実施態様を説明する図である。ＰＴＢブリッジ８００は、ＡＴＬ（図示なし）及び図８においてＰＴＢ＿ＡＤＤＲ［ｎ：０］としてラベルされた並列検査バス（ＰＴＢ）上のアドレスを含むＰＴＢコントローラ（図６参照）に類似するものである。このＰＴＢアドレスはＡＴＬアドレスからは独立したものでよく、一定のＰＴＡシステム中のすべてのＰＴＢブリッジを支持するのに十分大きなものである。図８に、２つのＰＴＢ、すなわちＰＴＢ＿０  ８０４．０及びＰＴＢ＿１  ８０４．１、間に接続されたＰＴＢブリッジ８０２をＰＴＢ橋絡機能のための回路８０６とともに示す。ＰＴＢブリッジは、資源ＰＴＢとしての１個のＰＴＢを橋絡あるいは連結されたＰＴＢとしての他のＰＴＢへ接続する。図８では、ＰＴＢ＿１  ８０４．１が資源ＰＴＢ＿０  ８０４．０へ橋絡されている。
【０１０５】
図１０及び図１１はＰＴＡの橋絡されたＰＴＢ配列１０００及び１１００の実施態様をそれぞれ説明する図である。図１０に示すように、Ｎ＋１個のＰＴＢがＮ個のＰＴＢブリッジ回路１００２．０〜１００２．Ｎ−１、すなわちＰＴＢ＿０  １００４．０からＰＴＢ＿Ｎ  １００４．Ｎ、を介して連結され、各ＰＴＢ１００４．０〜１００４．Ｎはｎ個のＵＵＴまで支持している。この配列１０００は比較的少ないＰＴＢブリッジで多数のＵＵＴを支持している。図１１に示した橋絡されたＰＴＢ配列１１００には、それぞれがＰＴＢコントローラ１１０８．１〜１１０８．Ｎのそれぞれへ接続されたＮ個の連結状態のＰＴＢ１１０４．１〜１１０４．Ｎが含まれている。かかる方式により、ＰＴＡを多数のＵＵＴ１１０６．１〜１１０６．Ｎを収納するために容易に拡げることができる。アドレス指定可能ＰＴＢコントローラ及び各ＵＵＴ用のＰＴＢブリッジを用いれば、ＰＴＡシステムはマルチドロップバスによって接続された特定数のＵＵＴを支持することに限定されない。配列１０００及び１１００の双方において、ＡＴＬアドレス空間が各ＰＴＢコントローラのためのユニークなアドレスを支えていることが分かる。従って、図１０においては、もしＮ＝２かつｎ＝１２であれば、１４のユニークなＡＴＬアドレスが必要とされる。この場合、ＰＴＢブリッジ回路について２つのユニークなＰＴＢアドレスがあることになる。図１１においては、もしＰＴＢコントローラ及びＰＴＢブリッジが符号１１２０で示される単一回路中へ接続されるならば、ＡＴＬとＰＴＢアドレスを結合することができるようになり（すなわちｎ＝１２の場合１２のみのユニークなアドレスが要求される）、そして少なくともそれらに結びついた命令のいくつかが併合されることになる。但し、ＰＴＢブリッジ回路には他の構成をとることも可能である。
【０１０６】
図８に示したように、ＰＴＢブリッジ８０２中には、２つのレジスター、つまり資源＿ＲＥＧ８１２及びリンク＿ＲＥＧ８１４、が存在する。資源＿ＲＥＧ８１２は資源ＰＴＢ＿０  ８０４．０からのＴＣＫによって時間計測され、またリンク＿ＲＥＧ８１４は連結されたＰＴＢ＿１  ８０４．１を時間計測するＴＣＫ＿ＬＩＮＫクロックによって時間計測される。それゆえ、ＰＴＢブリッジ８０２は資源ＰＴＢ＿０  ８０４．０のＴＣＫクロックのバッファーとして働き、該クロックを用いてＰＴＢブリッジ回路８００の連結側上へ接続されたＰＴＢ＿１  ８０４．１へのＰＴＢ信号を時間計測する。従って、２つのＰＴＢが橋絡された場合、連結されたＰＴＢは資源ＰＴＢから遅延した１つのＴＣＫサイクルである。検査コントローラ５０２は、それが連結されたＰＴＢ全体と交信しかつ橋絡されたＰＴＢ配列用のＰＴＢプロトコルを適切に管理する時にこのＴＣＫ連結サイクルを考慮に入れる。一定のＰＴＡ構成へいかなる数のＰＴＢブリッジ８０２であっても各ＰＴＢブリッジについての単一サイクルＴＣＫ遅延ペナルティーとともに与えることも可能である。
【０１０７】
図９は２つの連結されたＰＴＢ８０４．０〜８０４．１（図８参照）間におけるＰＴＢブリッジ移動のタイミング図を示す。図８に示したように、ＰＴＢ＿０  ８０４．０のＴＲＳＴＮ信号及びＰＴＢ＿１  ８０４．１のＴＲＳＴＮ＿ＬＩＮＫ信号は資源＿ＲＥＧ及びリンク＿ＲＥＧレジスター８１２及び８１４を介して記憶される。この記憶操作では、ＰＴＡの非同期的リセット（すなわちＰＴＢのＴＲＳＴＮの存在を明示する）期間中に、ＴＣＫは図９に示したＰＴＢブリッジのそれぞれを介してＴＲＳＴＮ信号を時間計測する。前記ＰＴＡのさらに別の実施態様においては、ＰＴＢブリッジ８０２の資源及び連結側上、例えばＴＲＳＴＮ及びＴＲＳＴＮ＿ＬＩＮＫ、それぞれの信号をＰＴＢブリッジ回路８００を介してバッファーとして働かせる（すなわち記憶されない）ことも可能である。
【０１０８】
ＰＴＢブリッジ回路８００がリセットされる時にＢＹＰＡＳＳ命令（あるいは実行可能な場合はＩＤＣＯＤＥ命令）がロードされる。さらに、ＰＴＢブリッジは選択されない。すなわち、資源ＰＴＢ＿０  ８０４．０上へそのＴＤＯは運ばれず、資源ＰＴＢ＿０  ８０４．０のＴＤＯ及び連結されたＰＴＢ＿１  ８０４．１のＴＤＩ＿ＬＩＮＫは連結されない。資源側にあるＰＴＢブリッジ８０２への入力（すなわち図８に示されたＴＤＩ、ＴＭＳ等）は、ＰＴＢブリッジ８０２中へロードされたＡＴＬ命令に関係なく連結側（すなわちＴＤＯ＿ＬＩＮＫ、ＴＭＳ＿ＬＩＮＫ等）にあるＰＴＢブリッジ８０２の各出力へ連結されたまま残る。こうして、ＰＴＢブリッジのＴＡＰコントローラは検査コントローラのＴＡＰコントローラとともにロック段階で作動する。さらに、検査コントローラはＰＴＢブリッジを介してすべてのＰＴＢコントローラと並列で交信することができる。
【０１０９】
ＰＴＢブリッジ８０２（図８参照）はそれに接続されたＵＵＴを有しないので、ＰＴＢコントローラ５０８（図６参照）の命令に関連したＵＵＴは必要とされない。従って、ＰＴＢブリッジ８０２中のＡＴＬ（図示なし）はＰＴＢコントローラのＡＴＬ６０２によって用いられる命令の一部に対して応答できるだけである。それゆえ、図示されたＰＴＢブリッジ８０２の実施態様では、ＰＴＢブリッジ８０２用のＡＴＬがＢＹＰＡＳＳ、ＩＤＣＯＤＥ、ＥＸＴＥＳＴ、ＰＲＥＬＯＡＤ及びＵＮＳＥＬＥＣＴ＿ＡＬＬ命令に対して応答する。加えて、ＰＴＢブリッジ０２は以下で説明するＳＥＬＥＣＴ＿ＰＴＢ、ＬＩＮＫ＿ＰＴＢ及びＵＮＬＩＮＫ＿ＡＬＬ命令を実行し、また任意的にＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ命令を実行する。上記に対応して、これらのＰＴＢブリッジの命令はＰＴＢコントローラ５０８のＡＴＬ６０２によって無視される。ＰＴＢコントローラ５０８中のＡＴＬ６０２及びＰＴＢブリッジ８０２中のＡＴＬは、それらのＴＡＰコントローラにおいて同じＩＲ長を有している。
【０１１０】
ＰＴＢブリッジ命令である、ＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ、ＳＥＬＥＣＴ＿ＰＴＢ及びＬＩＮＫ＿ＰＴＢについて以下に説明する。
【０１１１】
ＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ：ＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ命令は、ＰＴＢブリッジ８０２がＰＴＢアドレスのローディングを行う時に実行される。ここで開示されているＰＴＡの実施態様では、ＰＴＢ＿ＡＤＤＲ入力はＰＴＢブリッジ８０２への直接の並列入力であり、ＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ命令は与えられない。
【０１１２】
実行時、ＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ命令によってＰＴＢブリッジのＰＴＢ＿ＡＤＤＲ入力からのＰＴＢアドレスはＰＴＢ＿アドレスレジスター中へ取得される。実行方式によるが、前記アドレスは連続的にロードされるか、あるいはＰＴＢ＿ＡＤＤＲ入力から直接取得される。ＡＴＬ＿アドレスレジスターは同一サイズ、すなわち並列ＰＴＢ＿ＡＤＤＲ入力を用いる実行において要求されるであろうｎ＋１ビット長である。
【０１１３】
ＳＥＬＥＣＴ＿ＰＴＢ：ＳＥＬＥＣＴ＿ＰＴＢ命令は、ＰＴＢブリッジへ割り当てられたＰＴＢアドレスに基づいて単一のＰＴＢブリッジを選択するために用いられる。この命令は検査コントローラから選択＿ＰＴＢレジスター中へＰＴＢアドレスを連続的にロードし、また該アドレスをＰＴＢブリッジ８０２への（あるいは実行可能な場合はＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ命令によってロードされたそのＰＴＢ＿アドレスへの）ＰＴＢ＿ＡＤＤＲ入力との比較を行う。前記選択＿ＰＴＢレジスターはＰＴＢ＿ＡＤＤＲ入力（あるいはＰＴＢ＿アドレスレジスター）と同じサイズ、すなわちｎ＋１ビットになるように構成されている。ＬＯＡＤ＿ＰＴＢ＿ＡＤＤＲ命令が実行されない場合、選択＿ＰＴＢ命令は選択＿ＰＴＢレジスター中へ（すなわちＰＴＢアドレス中で検査コントローラからシフトする前に）ＰＴＢ＿ＡＤＤＲ入力を取得する。
【０１１４】
もしＰＴＢアドレスがＰＴＢ＿ＡＤＤＲアドレス（あるいはＰＴＢ＿アドレスレジスター内容）に適合するならば、ＰＴＢブリッジ８０２が選択されることになる。ＳＥＬＥＣＴ＿ＰＴＢ命令を用いてＰＴＢブリッジが選択される場合、そのＴＤＯをＰＴＢ上において進ませることができ、そしてＰＴＢブリッジ８０２のＤＲ（例えばバイパスレジスター、装置＿ＩＤレジスター等）へアクセスすることが可能となる。ＰＴＢブリッジ８０２はＵＮＳＥＬＥＣＴ＿ＡＬＬ命令あるいはＵＮＬＩＮＫ＿ＡＬＬ命令（後述）が発せられるまで選択された状態のままであり、このＰＴＢブリッジ８０２を選択しない他の命令（例えばＰＴＢコントローラ用のＡＴＬアドレスをロードするＳＥＬＥＣＴ＿ＡＴＬ命令）が発せられるか、あるいはＰＴＢブリッジ８０２がリセットされる。ＳＥＬＥＣＴ＿ＰＴＢ命令に続いて、検査コントローラはＢＹＰＡＳＳあるいはＩＤＣＯＤＥ命令等の他の命令を発してＰＴＢブリッジが選択され、それゆえに該ブリッジがそのＰＴＢのＴＤＯ上へデータを運んでいることを確認することができる。
【０１１５】
ＬＩＮＫ＿ＰＴＢ：ＬＩＮＫ＿ＰＴＢ命令はＰＴＢブリッジ回路（例えばＰＴＢブリッジ８０２）を介して接続された２つのＰＴＢ（例えばＰＴＢ＿０  ８０４．０及びＰＴＢ＿１  ８０４．１）を連結させるものである。前記２つのＰＴＢ８０４．０及び８０４．１が連結される前に、ＳＥＬＥＣＴ＿ＰＴＢ命令を用いて資源ＰＴＢ＿０  ８０４．０ＰＴＢブリッジ８０２がまず選択される。ＬＩＮＫ＿ＰＴＢ命令後に、ＰＴＢブリッジ８０２のＴＤＯは資源ＰＴＢ＿０  ８０４．０上において進めるようになり、そしてＰＴＢ＿０  ８０４．０のＴＤＯと橋絡されたＰＴＢ＿１  ８０４．１のＴＤＩ＿ＬＩＮＫが連結される。
【０１１６】
連結されたＰＴＢは選択され連結されたままであり、ＰＴＢブリッジ回路はＵＮＬＩＮＫ＿ＡＬＬ命令（後述）によってそれらの連結が解かれるまで該回路のＴＤＯを運ぶ。連結されたＰＴＢの連結はＵＮＳＥＬＥＣＴ＿ＡＬＬあるいはＳＥＬＥＣＴ＿ＰＴＢ等の命令では非選択とすることはできず、これらＰＴＢの連結がまず解かれる。これにより、複数のＰＴＢが連結されたまま残され、連結している次のＰＴＢへＰＴＢ信号が移行されることになるので、検査コントローラは連結されたＰＴＢコントローラへ命令を送ることができる。さらに、選択されたＵＵＴからのＴＤＯデータをＰＴＢブリッジ回路を通して検査コントローラへ運び戻すことが可能となる。
【０１１７】
ＵＮＬＩＮＫ＿ＡＬＬ：ＵＮＬＩＮＫ＿ＡＬＬ命令はＰＴＢブリッジ回路のすべてを非選択とし及び連結を解くために用いられる。例えば、ＰＴＢブリッジ８０２のＡＴＬのＩＲ中へのＵＮＬＩＮＫ＿ＡＬＬ命令のローディングは、資源ＰＴＢ＿０  ８０４．０のＴＤＯの橋絡されたＰＴＢ＿１  ８０４．１のＴＤＩ＿ＬＩＮＫとの連結から解き、またＰＴＢブリッジ８０２のＴＤＯがＰＴＢ＿０  ８０４．０上を進むことを不能にする。さらに、ＵＮＳＥＬＥＣＴ＿ＡＬＬ命令で起こるのと同様に、すべてのＰＴＢコントローラが非選択になる。ＵＮＬＩＮＫ＿ＡＬＬ命令はバイパスレジスターを選択するか、あるいはＩＤＣＯＤＥ命令が実行されているならば任意的であるが装置＿ＩＤレジスターを選択する。
【０１１８】
並列検査アーキテクチャー（ＰＴＡ）５００（図５参照）を用いて複数の検査実行中ユニット（ＵＵＴ）の並列検査を行う第一の方法について図１４ａを参照して説明する。図１４ａの方法は、検査コントローラがどのようにＰＴＢコントローラを用いてＰＴＢ全体と交信しＵＵＴ及びＰＴＡの種々機能へアクセスするかを示している。
【０１１９】
ステップ１４０２に示すように、ＰＴＡシステムをリセットする。この操作はＰＴＢのＴＲＳＴＮを論理０へ表明するか、あるいは少なくとも５ＴＣＫクロックサイクルでＴＭＳを論理１へ設定する検査コントローラによって行われる。ＰＴＢコントローラのそれぞれは検査論理リセットへ入り、それらのＩＤＣＯＤＥ命令（あるいはＩＤＣＯＤＥが備わっていなければＢＹＰＡＳＳ命令）がＩＲにおいて更新される。検査論理リセットを登録することにより、さらに以下のような結果が生ずる。
【０１２０】
ＰＴＢへのＡＴＬのＴＤＯ出力及びそのＴＤＯ＿ＵＵＴ出力は隣接する３部分から成り、ＴＭＳ＿ＵＵＴは論理１へ強要され（すなわちＴＬＲ＿モードがＴＭＳ＿制御レジスター中へロードされる）、及びＴＲＳＴＮ＿ＵＵＴ及びＴＣＫ＿ＵＵＴはＰＴＢのＴＲＳＴＮ及びＴＣＫにそれぞれ従う。
【０１２１】
比較＿状態レジスターが消去され、ＳＴＡＲＴが不能となるようにオート＿スタートレジスターがリセットされ、そしてインターフェース電圧がオフになるようにＩＯ＿電圧レジスターがリセットされる。
【０１２２】
選択＿ＡＴＬ、選択＿タイプ、グループ＿アドレス、選択＿グループ、別名＿アドレス、選択別名及びＤＩＯ＿ＵＵＴの各レジスターをリセットしてすべてを０にリセットする。すべてのＰＴＢコントローラが非選択とされ、ＤＩＯ＿ＵＵＴ［ｎ：０］ラインが隣接する３部分から成るに至る。
【０１２３】
次に、ＵＵＴ−ＩＯ電圧をオンにして、ステップ１４０４に示すようにＵＵＴへリセットが発せられる。グループアドレス指定モードを用いるＰＴＡシステム中のすべてのＰＴＢコントローラを選択するためにＳＥＬＥＣＴ＿ＧＲＯＵＰ命令を用いることができる。この選択には、ＰＴＢがリセットされる時グループ＿アドレスレジスターがすべて０にリセットされるので、すべてが０である選択＿グループレジスター数値を用いることができる。次に、検査コントローラは、ＰＲＯＧＲＡＭ＿ＩＯＶ命令を用いてＵＵＴへのインターフェース電圧を設定する。この時点で、検査コントローラはＴＲＳＴＮを表明し、及び少なくとも５ＴＣＫクロックを与えてＴＲＳＴＮが備わっていないＵＵＴのいずれかがリセットされることを確認する。この時点で、ＵＵＴのすべてが、ＴＲＳＴＮ＿ＵＵＴを介して非同期的にあるいは前記５ＴＣＫクロックによって行われたＴＭＳ＿ＵＵＴリセットによってリセットされ、検査論理リセット状態に留まる。
【０１２４】
検査コントローラは次いでステップ１４０６に示したようにＰＴＡシステムを確認する。さらに詳述すれば以下のような結果が起こり得る。
【０１２５】
検査コントローラはＳＥＬＥＣＴ＿ＡＴＬ命令を用いてＡＴＬアドレスの範囲全体をサーチし、各アドレスでのＰＴＢコントローラの存否を確認することができる。一定のＡＴＬアドレスにおけるＰＴＢコントローラの存在は選択＿ＡＴＬレジスター中の点検対象ＡＴＬアドレスをまず更新することによって確認できる。次に、検査コントローラは捕獲＿ＤＲを通してＰＴＢコントローラのＴＡＰコントローラを移動させる。これにより、選択されたＰＴＢコントローラ（もしいずれか選択されている場合）のＡＴＬアドレスを選択＿ＡＴＬレジスター中へ取得させる。次いで検査コントローラはシフトＤＲへ移動し、走査パスの完全性を確認するための特別な検査パターンを用いて選択＿ＡＴＬレジスターを上方から走査する。もしＰＴＢコントローラが選択されていれば、該コントローラは前記検査パターンに従ってＰＴＢのＴＤＯ上にある特定のＡＴＬアドレスを調べる。
【０１２６】
検査コントローラは、一旦ＰＴＢコントローラの存在が確認されれば、ＰＴＡシステムのいかなる必要な検査であっても実施可能である。
【０１２７】
このステップ１４０６が終了した時に、検査コントローラはＵＮＳＥＬＥＣＴ＿ＡＬＬ命令を用いてすべてのＰＴＢコントローラを非選択状態のままに維持し、またＰＴＡシステムをＡＴＬのアドレスレジスターがリセット状態に設定されかつＵＵＴが検査論理リセット状態となるような状態に維持しなければならない。さらに、検査コントローラはＰＴＡ配列及びＰＴＡ中において認められた欠陥あるいは問題を報告しなければならない。もしＰＴＡが正常に機能しているならば、検査コントローラはその配列を該コントローラ中に内蔵されたメモリ中（図示なし）へ保存する。
【０１２８】
ステップ１４０８に示すように、回路の並列検査あるいは配列前、接続されたＵＵＴへ検査コントローラが質問を行うかどうかに関する決定が為される。検査コントローラ質問を行う場合は、ステップ１４１０に示すように検査コントローラはＰＴＢ上の各ＡＴＬをアドレス指定する。すなわち、検査コントローラはＳＥＬＥＣＴ＿ＡＴＬ命令を用いて各ＵＵＴを選択する。検査コントローラが質問を行わない場合は、ステップ１４１２に示すように検査コントローラは該ＵＵＴの並列検査あるいは配列を開始する。すなわち、もしＬＯＡＤ＿ＵＵＴ＿ＩＤ命令が実行されていたら、この時点でＵＵＴのＵＵＴ＿ＩＤレジスターをロードすることができ、検査コントローラはそれらレジスターを検査することができる。次に、検査コントローラはＡＴＬのＴＭＳ＿ＵＵＴ出力を制御し、ＴＭＳ＿ＣＯＮＴＲＯＬ命令を用いかつＴＭＳ＿制御レジスターをＴＭＳ＿モードへ設定してＰＴＢのＴＭＳに従う。これにより、ＵＵＴ走査パスへのＡＴＬを介したアクセスが可能とされる。ここで検査コントローラは、実行可能な場合、ＵＵＴのそれぞれについてＩＤレジスター検査を行うことができ、またＵＵＴ＿ＩＤレジスターとともにＵＵＴタイプ及びバージョンを確認する。これに応じて、検査コントローラは次いでＵＵＴへグループアドレス及び別名アドレスを割り当てることができる。検査コントローラはＵＵＴのそれぞれを連検査／アイドル状態のままにして、実行時にＵＮＳＥＬＥＣＴ＿ＡＬＬ命令を発する。
【０１２９】
次に、検査コントローラは、ステップ１４１４に示すように、複数のＰＴＢコントローラをまず選択してＵＵＴの並列検査及び／または配列を行う。この操作はＳＥＬＥＣＴ＿ＴＹＰＥ命令、ＳＥＬＥＣＴ＿ＧＲＯＵＰ命令あるいはＳＥＬＥＣＴ＿ＡＬＩＡＳ命令の一つを用いて果たされる。次に、ＴＭＳ＿ＣＯＮＴＲＯＬ命令を用いて制御モードがＴＭＳ＿モードへ設定されるので、各ＡＴＬのＴＭＳ＿ＵＵＴ出力はＰＴＢのＴＭＳに従う。その結果、前もって選択されたすべてのＵＵＴへ並列でアクセスできる。並列検査及び配列操作が完了した時、検査コントローラはＴＭＳ＿ＣＯＮＴＲＯＬをＲＴＩ＿モードへ設定することによって前記ＵＵＴを連検査／アイドル状態のまま維持し、そしてＵＮＳＥＬＥＣＴ＿ＡＬＬ命令を発する。
【０１３０】
並列検査処理に続いて、検査コントローラは各ＰＴＢコントローラの比較＿状態レジスターを点検し、ステップ１４１６に示すようにその合格／不合格状態を記録する。ＰＴＢコントローラの比較＿状態レジスターは、次の検査の準備のため点検後には消去されなければならない。すべての比較＿状態レジスターが点検された後に検査コントローラはＵＮＳＥＬＥＣＴ＿ＡＬＬ命令を発する。
【０１３１】
一旦ＵＵＴのそれぞれの合格／不合格状態が分かれば、ステップ１４１８に示すように、作動しないＵＵＴについてのデバッグ及び診断が行われる。ＳＥＬＥＣＴ＿ＡＴＬ命令は作動しないＵＵＴのＰＴＢコントローラを選択するために用いられ、ＴＭＳ＿ＣＯＮＴＲＯＬ命令はＴＭＳ制御をＵＵＴへアクセスするＴＭＳモードへ設定するために用いられる。検査コントローラはここで作動しない検査を再処理し、また診断目的でＰＴＢのＴＤＯにある失敗データを調べる。ＵＵＴがアクセスされていない場合、ＵＵＴのＴＡＰコントローラはＴＭＳ＿ＣＯＮＴＲＯＬ命令を用いかつＲＴＩ＿モードを設定して連検査／アイドル状態に置かれなくてはならない。次に前記コントローラはそれらが検査あるいは配列目的で再度アクセスされるまでその状態のままでいることができる。
【０１３２】
並列検査アーキテクチャー（ＰＴＡ）５００（図５参照）を用いて複数のプリント回路板検査実行中ユニット（ＵＵＴ）上でボードからボードへの相互連結検査を行う第２の方法について図１４ｂを参照しながら説明する。ステップ１４２０に示すように、検査コントローラはＳＥＬＥＣＴ＿ＧＲＯＵＰ命令を用いてシステム中のＵＵＴのすべてを選択し、またＴＭＳ＿ＣＯＮＴＲＯＬ命令を用いてＴＭＳ出力をＲＴＩ＿モードへ制御してすべてのＵＵＴのＴＡＰコントローラを連検査／アイドルモードへ移行させる。
【０１３３】
次に、検査コントローラは、ステップ１４２２に示すように、ＵＵＴを配列する。すなわち、検査コントローラはＳＥＬＥＣＴ＿ＡＴＬ命令を用いる相互連結検査に関わるＵＵＴのうちの１つを選択する。次いで検査コントローラはＰＲＯＧＲＡＭ＿ＡＬＩＡＳ命令を用いて別名アドレスを割当てユニーク＿別名ビットを設定する。次に、検査コントローラはＰＲＯＧＲＡＭ＿ＧＲＯＵＰ命令を用いて１のグループアドレスを割当てる。次いでユニーク別名アドレスを割り当てられた新しいボードのそれぞれを用いて相互連結検査に関わる各ＵＵＴについてステップ１４２２を反復する。
【０１３４】
ステップ１４２４に示すように、検査コントローラは最初にＵＵＴのＩＲをロードする。すなわち、検査コントローラはその別名アドレスを用いてプログラムされたボードの１つを選択し、ＴＭＳ＿ＣＯＮＴＲＯＬ命令を用いてＴＭＳモードをＲＴＩポーズ＿モードへ設定する。次に、検査コントローラはＡＴＬのＴＡＰを連検査／アイドルを通して移行させ、これにより選択されたＡＴＬ及びＵＵＴのＴＡＰコントローラを同期化された状態にする。次いで検査コントローラはＥＸＴＥＳＴ（あるいはＰＲＥＬＯＡＤ）命令を用いてＵＵＴのＩＲをロードし、そしてＳＥＬＥＣＴ＿ＡＬＩＡＳを用いてＡＴＬのＩＲをロードする。次に、検査コントローラはＵＵＴのＴＡＰをポーズＩＲへ移行させる。ＵＵＴのＴＡＰはポーズＩＲ状態に留まり、そしてＡＴＬは連検査／アイドル状態になる。次いで相互連結検査に関わる各ボードについてステップ１４２４が反復される。したがって、ステップ１４２４に続いて、各ＵＵＴはＥＸＴＥＳＴでロードされ、ポーズＩＲ状態で待機している。
【０１３５】
次いで、ステップ１４２６に示すように、検査コントローラはＵＵＴのＩＲを更新する。すなわち、検査コントローラはプログラムされたグループアドレス（例えばグループアドレス１）とともにＳＥＬＥＣＴ＿ＧＲＯＵＰ命令を用いて相互連結検査に関わるすべてのボードを選択する。次に、検査コントローラはＡＴＬのＴＡＰコントローラを捕獲＿ＩＲを通して移行させ、その後前記介在なしにポーズＩＲへと移行させる。これにより、選択されたＡＴＬのＴＡＰコントローラ及び該コントローラへ接続された各ＵＵＴを同期化状態へ至らしめる。次いで検査コントローラはＡＴＬ及びＵＵＴのＴＡＰコントローラを更新ＩＲへと移行させる。これにより、すべてのＵＵＴの同期的ＩＲ更新が為される。前記更新に続いて、連検査／アイドル状態へ進み、これによりＵＵＴのＴＡＰコントローラはそのままそこに留まる。
【０１３６】
ステップ１４２８に示すように、検査コントローラはここで検査ベクトルを働かせることができる。すなわち、検査コントローラはＳＥＬＥＣＴ＿ＡＬＩＡＳ命令を用いるＵＵＴの１つを選択し、その後にその選択＿別名アドレスレジスターをロードする。検査コントローラはＡＴＬのＴＡＰコントローラを連検査／アイドルを通して移行させることを避けて連検査／アイドル中にＵＵＴのＴＡＰコントローラを保持すべきだと認められる。次に、検査コントローラはＢＹＰＡＳＳ命令を用いて選択されたＵＵＴのＡＴＬをロードし、ＡＴＬのＴＡＰコントローラを連検査／アイドルを通して移行させてＵＵＴのＴＡＰコントローラをＡＴＬと同期化させる。次いで検査コントローラはＡＴＬ及びＵＵＴのＴＡＰコントローラを相互連結検査ベクトルを走査する捕獲ＤＲ及びシフトＤＲを通して移行させる。検査ベクトルはポーズＤＲへ進むと終了するためＵＵＴのＴＡＰコントローラはそこに留まることになる。次いで各ＵＵＴが適当な相互連結検査ベクトルを受け取るのと同時に前記相互連結検査に関わる各ボードについてステップ１４２８が反復される。結果的に、ステップ１４２８の後、各ＵＵＴは検査ベクトルとともにロードされ、またポーズＤＲ状態で待機している。
【０１３７】
次に、ステップ１４３０に示すように、検査コントローラはＵＵＴのＤＲを更新する。すなわち、検査コントローラはプログラムされたグループアドレス（例えばグループアドレス１）とともにＳＥＬＥＣＴ＿ＧＲＯＵＰ命令を用いて前記相互連結検査に関わるすべてのボードを選択する。次に、検査コントローラはＡＴＬのＴＡＰコントローラを捕獲ＤＲを通して移行させ、その後さらに該コントローラを直接ポーズＤＲへ移行させる。これにより、選択されたＡＴＬのＴＡＰコントローラ及び該コントローラへ接続されたＵＵＴのそれぞれは同期化状態とされる。次いで検査コントローラはＡＴＬ及びＵＵＴのＴＡＰコントローラを更新ＤＲへ移行させる。これにより、ＵＵＴのすべての同期的ＤＲ更新が行われる。前記更新に続いて連検査／アイドルへと進むと、前記ＵＵＴのＴＡＰコントローラはそこにそのまま留まらされる。
【０１３８】
ステップ１４３２に示すように、検査コントローラによって利用される次の相互連結検査ベクトルの存否についての決定が為される。もし存在すれば、操作の流れはステップ１４２８へ戻る。ステップ１４２８における最初のスキャンインベクトルに関しては、最初の捕獲ＤＲデータは無視できると認められる。最終のスキャンアウト操作後、一連の検査操作はステップ１４３０で終了し、ＢＳＲにおける安全状態が更新される。
【０１３９】
ボードからボードへの相互連結検査を終了させるため、検査コントローラは、ステップ１４３４に示すように、選択されたグループアドレス中のＵＵＴをＲＴＩ＿モードにする。さらに、ＵＵＴのＴＡＰコントローラが再度選択されるまで該コントローラが連検査／アイドルに留まるように検査コントローラはＵＮＳＥＬＥＣＴ＿ＡＬＬ命令を発する。
【０１４０】
以上並列検査アーキテクチャー（ＰＴＡ）の実施態様について述べたが、他のこれらに代わる実施態様あるいは変形も可能であると理解されるべきである。かかる別態様及び変形の例について以下に述べる。
【０１４１】
ＡＴＬ及びＰＴＢコントローラの他の実施態様
図６に示されたＰＴＢコントローラ５０８には種々の他の性能を備えることができる。例えば、ＡＴＬ回路６０２を他の回路とインターフェース接続してＵＵＴの検査を容易にするように適合させることができる。すなわち、ＰＴＢコントローラ５０８をＵＵＴ上の複数の走査パスへアクセスするように構成することができる。前記複数の走査パスには直列あるいは並列のいずれでもアクセスすることができる。前記走査パスが直列でアクセスされる場合、ＰＴＢコントローラはＡＴＬ６０２とＵＵＴとの間に走査パス切替え能及び連結能を付与することができる。並列アクセスされる走査パスについては、ＡＴＬ６０２はＰＴＢコントローラ５０８とＵＵＴとの間の直列イン／並列アウト及び並列アウト／直列イン変換回路へインターフェース接続でき、あるいはＡＴＬ６０２はこれらの変換をその回路構成の一部として含むことができる。さらに、ＡＴＬ６０２はＵＵＴ側にあるＩＥＥＥ１１４９．１以外の走査プロトコル、例えば多重化されたＤフリップフロップ（ＤＦＦ）あるいはレベル感応性走査設計（ＬＳＳＤ）、を制御するように構成することができる。さらに、単一のＰＴＢコントローラが複数ＵＵＴへアクセスできるようにＰＴＢコントローラ５０８を与えてもよい。これにより、ＰＴＢ５０４におけるＡＴＬ６０２の分割ができ、さらに他のＰＴＢコントローラ機能をマスク及び比較回路６０４及びＤＩＯ回路６０６等の単一ＵＵＴの専用とすることができる。さらに、図６に示した実施態様を用いるのと同様に、ＵＵＴへ並列あるいは個別にアクセスすることも猶可能であり、その場合、ＵＵＴの選択はＵＵＴ＿選択レジスター及び該ＵＵＴからのＴＤＩ＿ＵＵＴ信号の多重化を介して果たされる。
【０１４２】
マスク及び比較回路６０４にも種々の他の機能が備えられている。例えば、走査データ誤比較が起こるや否や検査コントローラ５０２へマスク及び比較回路６０４が信号を送るように第一故障検出信号を与えることもできる。この信号は予測データを比較する並列検査中には使用される必要がないので、該信号をＰＴＢ５０４のＴＤＯラインを用いて与えることができる。この場合、ＰＴＢのＴＤＯラインは、故障が検出された時にマスク及び比較回路６０４によって論理０へ運ばれる。さらに、比較操作中に故障した走査ビットあるいは走査ビット数をカウントするように、故障カウンターをマスク及び比較回路６０４中に備えることもできる。
【０１４３】
マスク及び比較回路６０にはＵＵＴからの応答データを圧縮する符号レジスターを付加的に備えることができる。該符号レジスターは直列入力符号レジスター（ＳＩＳＲ）あるいは複数入力符号レジスター（ＭＩＳＲ）として与えることができる。この場合、符号はＵＵＴの検査後の合格／不合格についてチェックされる。ＥＤＩラインは符号検査期間中には用いられないが、ＭＤＩラインはＳＩＳＲあるいはＭＩＳＲへ入力される不確定な応答をマスクするために用いられ、それによって決定論的符号の取得が可能とされる。
【０１４４】
さらに、ＰＴＡ５００の他の実施態様においては、ＰＴＢコントローラにはＵＵＴへ検査パターンを与えるために用いられる線形フィードバックシフトレジスター（ＬＦＳＲ）等のパターン生成回路を備えることができる。ＬＦＳＲ及びＳＩＳＲ／ＭＩＳＲを備えることにより、ＰＴＢコントローラ５０８はＵＵＴへ組込み自己試験（ＢＩＳＴ）を効率的に適用することができる。さらに、ＰＴＢ５０４には、ＬＦＳＲあるいはＰＴＢのＴＤＩ信号のいずれかからＵＵＴへのスキャンインデータを選択するために用いられるＸＤＩ（拡張データイン）信号が含まれていてもよい。これにより、ＸＤＩラインは、（マスクされたデータがＬＦＳＲからのランダムなデータとともに与えられる）ＰＴＢ５０４のＴＤＩデータを「マスク」することができる。
【０１４５】
ＰＴＡ５００のさらに別の実施態様においては、例えば、検査あるいはプログラム可能な配列目的でＵＵＴによって使用されるプログラム可能なクロックあるいは割込みのように、１または２以上のＤＩＯ＿ＵＵＴラインをＡＴＬ６０２によって自動的に制御しあるいは継続的にポーリングすることができる。プログラム可能な割込みが与えられている場合、ＡＴＬ６０２はＤＩＯ＿ＵＵＴラインの状態を継続的にモニターし、その後割込みが起こった時にＰＴＢのＴＤＯ上の検査コントローラ５０２へ信号を戻す。さらに、上記に加えてＴＡＰコントローラをＡＴＬ６０２中に与えてＰＴＡ５００への他の拡張を支持することができる。
【０１４６】
ＰＴＢの他の実施態様
ＰＴＢ５０４は特定な一組の信号あるいは特定なバスの実行に限定されず、図５〜６、８及び１０〜１３に示された態様に加えて種々の他の実施態様があることを理解すべきである。ＰＴＢ５０４には、例えば特定の並列検査への利用、ＵＵＴの台数及び／または複数ＵＵＴへの並列交信に要するコスト及び性能等次第で種々の他の性能を備えることができる。
【０１４７】
例えば、ＰＴＢ５０４の別の実施態様にはＵＵＴ５０６．１〜５０６．ｎの補助的な検査、デバッグ、あるいは配列能力を高める付加的信号を含めることができる。ＵＵＴ５０６．１〜５０６．ｎ用の高速システムクロック等の信号、ＰＴＢ５０４用のマスタークロック、アナログ検査及び測定（後述）を支持する信号あるいはＸＤＩ信号などはその例である。
【０１４８】
ＰＴＢ５０４の構造的及び電気的配列は特定の実行処理に合わせて変更することが可能である。例えば、新しい回路技術が実施可能になるとともに、新たなＰＴＢの実行によって高速及び／または長距離伝達が可能となる。すなわち、低電圧差動送信（ＬＶＤＳ）バス技術を用いるようにＰＴＢを構成することにより、ＰＴＢ信号を高性能ＰＴＢを達成するための差動信号対として与えることができる。さらに、ＰＴＢ５０４を集積化の種々レベルで実行できる。例えば、ＰＴＢをシステムバックプレーンの一部としてあるいはＰＴＡテスターからＵＵＴ５０６．１〜５０６．ｎへ設けられたケーブル布線を通してＰＣＢ上で実行することが可能である。
【０１４９】
さらに他の実施態様において、ＰＴＢ５０４を少ない数の物理的ＰＴＢあるいはワイヤーを用いて実行することもできる。この説明のため、図７には並列検査バス（ＰＴＢ）７０４へのアドレス指定可能ＴＡＰリンカー（ＡＴＬ）７０２の別態様の接続７００を示す。図７に示したように、ＥＤＩライン及びＭＤＩラインはＰＴＢ７０４のＴＤＯライン上で多重送信される。ＴＤＯラインは並列検査及び検証中はＥＤＩ及びＭＤＩラインと共には通常用いられないが、ＰＴＢ７０４上の検査コントローラへスキャンアウトデータが送り戻されるときには用いられるので、前記多重送信は可能である。ＰＴＢ７０４においては、前記ＴＤＯラインは２方向性信号として与えられている。ＴＤＯは並列検査中のＡＴＬ７０２への入力として及び実際のＴＤＯデータが検査コントローラへ送り戻される時のＡＴＬ７０２からの出力として機能する。並列検査処理期間中、両ＥＤＩ及びＭＤＩ信号は異なるＰＴＢクロックサイクルにおいて図７の単一ＴＤＯワイヤーを横切って送られ、それら信号は次いでＡＴＬ７０２中に含まれたＥＤＩ／ＭＤＩ抽出回路７３０によって抽出される。この抽出には、ＰＴＢ７０４のＴＣＫクロック速度がＵＵＴの２倍（すなわち２Ｘ）であることが要求される。従って、データは分離されたＥＤＩラインとＭＤＩラインを用いてＰＴＢの前記速度の半分の速度でＵＵＴへ伝達され、またＵＵＴから受け取られる。これにより、結果的に実行に要するコストが低減される。利用性及び技術が許容する場合であれば、ＰＴＢの他の実施態様によって物理的配線をさらに減らすことも可能である。さらに、技術的に可能であれば、ワイヤレス交信を用いて実行するＰＴＢも達成可能であり、かかるＰＴＢは複数のＵＵＴへ並列アクセスできる面で付加的利点を与えるものである。
【０１５０】
検査コントローラ５０２及びＰＴＢコントローラ５０８．１〜５０８．ｎ間の複数のＰＴＢ５０４を用いてさらに別のＰＴＡ５００（図５参照）の実施態様を与えることができる。例えば、２つの独立したＰＴＢを用いることも可能である。ここで第一のＰＴＢは各ＰＴＢコントローラへ接続し、該ＰＴＢへ接続したＵＵＴへアクセスするために用いられるものであり、別個の第二のＰＴＢは同様に同一のＰＴＢコントローラへ接続し該ＰＴＢコントローラのＤＩＯへアクセスする際に専用で用いられるものである。これにより、複数の走査データストリームを並列で与えることによってＰＴＡ全体としての高い処理能力が得られる。
【０１５１】
アナログ検査能を備えるＰＴＡ
ＰＴＡ５００（図５参照）は検査デジタル回路を超えて拡張でき、また付加的に混合信号（つまりアナログ及びデジタル両回路）検査能を与えることができる。図１２〜１３には、本明細書に参照のため添付したＩＥＥＥ１１４９．４混合信号検査バス基準仕様書中に記載されたＩＥＥＥ１１４９．４混合信号検査バス基準を用いるアナログ検査を支持するＰＴＡの２つの代替の実施態様１２００及び１３００をそれぞれ示す。ＩＥＥＥ１１４９．１ＴＡＰ信号に加えて、図１〜３に示すように、ＩＥＥＥ１１４９．４基準には２つのアナログバス信号ＡＴ１、ＡＴ２が含まれ、これらの信号はＩＥＥＥ１１４９．４アナログ検査アクセスポート（ＡＴＡＰ）用の２つの必須のアナログピンである。ＡＴ１はＵＵＴへ一定の刺激電流を与えるために用いられるＵＵＴへのアナログ入力ピンであり、ＡＴ２は結果として生ずる電圧を測定するために用いられるＵＵＴからのアナログ出力ピンである。
【０１５２】
ＩＥＥＥ１１４９．４基準はＡＴ１／ＡＴ２アナログ検査バス及びＡＴＡＰを含めるためのＩＥＥＥ１１４９．１基準の拡大として発展された基準である。ＩＥＥＥ１１４９．４基準は基礎構造としての、例えばアナログ相互連結検査用のＥＸＴＥＳＴ命令を用いる標準ＩＥＥＥ１１４９．１アーキテクチャーを利用するために設計された基準である。前記基準はさらに境界走査レジスター用の、ＡＴ１／ＡＴ２アナログ検査バスを介したアナログ検査及び測定を行う新たなアナログ境界モジュール（ＡＢＭ）を限定している。ＩＥＥＥ１１４９．４基準は第一に、アナログ信号及び成分に関する製造に関連した相互連結上の欠陥（例えば短絡、開路あるいは誤数値成分がロードされたこと等）の検査を行うことが意図された基準である。しかしながら、ＡＴ１／ＡＴ２アナログ検査バスは、例えば抵抗成分のインピーダンス測定あるいはＤＣパラメトリック検査等のアナログ測定能を与えるためにも用いることができる。ＩＥＥＥ１１４９．４基準を用いて例えば埋め込みアナログコアの内部検査等の内部チップ検査を行うことも可能である。
【０１５３】
アナログ刺激を与えて結果として生ずる応答を測定する特性ゆえに、アナログ検査及び測定はデジタル検査に比べて相対的に緩慢かつ時間のかかる方法である。例えば、簡単なアナログ検査では、検査中の回路へ検査刺激としてＤＣあるいはＡＣ電流または電圧を与えて、結果として生じたアナログ応答を測定及び分析する。この操作には通常、まずアナログ機器あるいはＡＴＬが検査中の回路へ切替えられ、次いで適当なアナログ検査を利用及び測定するように制御されることが要求される。前記アナログ機器の切替え及び後続の操作は一般的には検査／測定当り数ミリ秒のオーダーで行われる。この点は数オーダー少ない時間で完了されるデジタル検査とは対比される点である。かかる理由により、例えばボード製造検査あるいはウェーハー探針検査等においては並列アナログ検査が必要とされる。例えば、このアナログ検査能は、デジタルＩ／ＯのＤＣパラメトリック検査を与える際、あるいは半導体製造プロセスをモニターし特徴化するために用いることができる。この場合、検査系は、典型的な分離型トランジスター構造及びシリコンウェーハー上のダイ間で用いられるウェーハー探針パッドではなく、オンチップに設けてＩＥＥＥ１１４９．４基準を用いてアクセスされるようにする。
【０１５４】
図１２はアナログ並列検査バス配列１２００を示し、かつＰＴＢがどのように拡張されて付加的ＩＥＥＥ１１４９．４アナログ検査バス信号ＡＴ１（１２４０．１）及びＡＴ２（１２４０．２）を与えることができるかを説明する図である。図１２には、デジタルＰＴＢ１２０４に加えて、ＡＴ１及びＡＴ２ライン１２４０．１及び１２４０．２、及びアナログ処理及び測定機器１２６０へ接続されたアナログ共通アース１２４２が示されている。前記ＡＴ１及びＡＴ２ライン１２４０．１及び１２４０．２は説明を明瞭にするため図１２においては別個のバスとして示されているが、一般的にはＡＰＴＢ１２４４を構成する結合型バスであると考えられる。前記ＡＴ１及びＡＴ２ライン１２４０．１及び１２４０．２は、各アナログスイッチ１２５０．１〜１２５０．ｎを通して各ＵＵＴ１２０６．１〜１２０６．ｎのＡＴ１及びＡＴ２信号へ接続されている。アナログユニット１２６０はデジタル検査コントローラ１２０２から分離してあるいは該コントローラと連結して与えることができる。理解を明瞭とするため、図１２はアナログＰＴＢ配列１２００のアナログ及びデジタル部としてのアナログユニット１２６０及び検査コントローラ１２０２を示している。図１２にはさらに前記アナログユニット１２６０と検査コントローラ１２０２間にある交信リンク１２７０も示されている。前記アナログ処理測定機器ユニット１２６０は検査コントローラ１２０２へアナログ検査がＡＴ＿実行済信号を用いて完了したことを信号で知らせ、ＰＴＢコントローラ１２０８．１〜１２０８．ｎは前記アナログユニット１２６０へライン１２７２上のＡＴ＿次信号を介して次のアナログ検査を開始することを信号で知らせる。ＰＴＢコントローラが選択され、そして該コントローラへ接続されたＵＵＴについてアナログ検査が作動された時に前記ＡＴ＿次信号は制御される。
【０１５５】
上記方式によって、アナログユニット１２６０及び検査コントローラ１２０２は自動方式で作動してＵＵＴ１２０６．１〜１２０６．ｎのそれぞれにおけるアナログ検査処理及び測定を行うことができる。ＰＴＢコントローラ１２０８．１〜１２０８．ｎは、ＡＰＴＢのＡＴ１ライン及びＡＴ２ライン１２４０．１及び１２４０．２をＵＵＴ１２０６．１〜１２０６．ｎへ接続する各アナログスイッチ１２５０．１〜１２５０．ｎの自動制御もさらに行う。アナログ検査用のデジタル設定は通常多数のＵＵＴ１２０６．１〜１２０６．ｎ上に並列で行われ、一方処理及び測定操作は通常各ＵＵＴについて直列で行われる。
【０１５６】
図１３は、ＰＴＢ５０４へ接続されたＡＴＬ６０２、マスク及び比較回路６０４、デジタルＩ／Ｏ回路６０６、及びプログラム可能なＩ／Ｏ電圧回路６１０を有するＰＴＢコントローラ１３００示す図である。これら各構成部分については図６を参照して前記した。ＰＴＢコントローラ１３００にはさらに該ＰＴＢコントローラ１３００へアナログ検査能を与えるアナログ検査回路１３８０が含まれている。前記アナログ検査回路１３８０の付加によって、ＰＴＢコントローラ１３００はＡＴ１＿ＵＵＴ信号１３８２．１、ＡＴ２＿ＵＵＴ信号１３８２．２及び該コントローラへ接続されたＵＵＴのアナログ検査用の共通アースを与える。これにより、ＡＴ１＿ＵＵＴ／ＡＴ２＿ＵＵＴ信号１３８２．１及び１３８２．２及びアナログ共通アース１３８４から成るＩＥＥＥ１１４９．４アナログ検査バス１３８６をマルチドロップＰＴＢ５０４上の各ＰＴＢコントローラから直接利用可能にすることができる。さらに、図１２に示すように、単一のＡＰＴＢ１２４４を分割する代わりに各ＵＵＴにはＩＥＥＥ１１４９．４検査バス１３８６が並列に与えられる。
【０１５７】
前記アナログ検査回路１３８０（図１３参照）はデジタルインターフェースを通してＡＴＬ６０２と交信し、これによりＡＰＴＢ１３８６及びアナログ処理測定機器ユニット１２６０等のアナログ部を介したアクセスなしに、該アナログ検査回路１３８０が検査コントローラによってＰＴＢ全体上で直接制御されることを可能とする。従って、ＰＴＢコントローラ１３００に関しては、ＡＴ１信号１２４０．１、ＡＴ２信号１２４０．２及びアナログユニット１２６０は存在せず、ＰＴＢ５０４及び該ＰＴＢコントローラ１３００を備えた検査コントローラ５０２は図５に示したＰＴＡ５００の対応素子と同一のものである。
【０１５８】
前記アナログ検査回路１３８０（図１３参照）には、アナログ検査の「処理」及び「測定」機能をデジタルデータからあるいはデジタルデータへ変換し、それによりすべてのアナログ検査がＰＴＢ５０４上のデジタル検査コントローラのみを用いるＵＵＴの他のデジタル検査と同一の方式で完了できるアナログ−デジタル変換（ＡＤＣ）及びデジタル−アナログ変換（ＤＡＣ）回路１３８８が含まれている。前記アナログ検査回路１３８０は、ＤＡＣ回路１３８８によって制御しながらＡＴ１＿ＵＵＴ信号１３８２．１上のＵＵＴへＤＣあるいはＡＣ電流を印加するように構成されている。さらに、アナログ検査回路１３８０はＡＴ２＿ＵＵＴライン１３８２．２上に結果として生じたＵＵＴ電圧を測定でき、該電圧はその後にアナログ形態からデジタル形態へと変換される。アナログ検査回路１３８０にはさらに、ＡＴ１（１３８２．１）における既知ロードをＡＴ２（１３８２．２）において行われる電圧測定へ与えてＡＴ１／ＡＴ２バスの較正を可能とするアナログマルチプレクサ１３８９が含まれている。複数のＰＴＢコントローラ１３００から成る並列検査アーキテクチャー（ＰＴＡ）は、ＰＴＢ５０４及びＰＴＢコントローラ１３００の並列検査能力に繋がる処理及び測定操作のデジタル変換を行うことにより、アナログ検査が並列で（すなわち複数ＵＵＴにおいて同時に）行われることを可能とする。
【０１５９】
ここで開示された発明概念から逸脱することなく、上記した並列検査アーキテクチャーの変形及び変更を行うことが可能なことは当業者の認識するところである。従って、本発明は添付の特許請求の範囲の記載範囲及び趣旨にのみ基づいて限定されると判断しなければならない。
【図面の簡単な説明】
本発明は以下に説明する図面との関連において下記詳細な説明を参照することによってより完全に理解される。
【図１】従来のＩＥＥＥ１１４９．１検査アクセスポート（ＴＡＰ）及び境界走査アーキテクチャーを示すブロック図である。
【図２】従来の鎖状につなぎ合わせたＩＥＥＥ１１４９．１バスの配列を示すブロック図である。
【図３】従来のＩＥＥＥ１１４９．１バスのマルチドロップ配列を示すブロック図である。
【図４】従来のＩＥＥＥ１１４９．１バスの集団アクセス走査掛算器配列を示すブロック図である。
【図５】本発明に係る並列検査アーキテクチャーを示すブロック図である。
【図６】図５の並列検査アーキテクチャーに内蔵された並列検査バスコントローラを示すブロック図である。
【図７】図６の並列検査バスに内蔵されたアドレス指定可能ＴＡＰリンカーを示すブロック図である。
【図８】本発明に係る並列検査バスブリッジを示すブロック図である。
【図９】図８の並列検査バスブリッジを用いたバスからバスへの移動を示すタイミング図である。
【図１０】は並列検査バスの橋絡配列を含む図５の並列検査アーキテクチャーを示すブロック図である。
【図１１】並列検査バスの別態様の橋絡配列を含む図５の並列検査アーキテクチャーを示すブロック図である。
【図１２】アナログ検査を支える並列検査バス配列を含む図５の並列検査アーキテクチャーを示すブロック図である。
【図１３】アナログ検査を支えるように構成された図６のアドレス指定可能ＴＡＰリンカーを示すブロック図である。
【図１４ａ】図５の本発明に記載の方式で作動する並列検査アーキテクチャーを用いた検査における複数ユニットの並列検査方法を説明するためのフローチャートである。
【図１４ｂ】図５の本発明に記載の方式で作動する並列検査アーキテクチャーを用いてのバックプレーン中の複数プリント回路板上でのボードからボードへの相互連結検査の実施方法を説明するためのフローチャートである。
【国際公開パンフレット】
2004522169.tif 000003
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【国際公開パンフレット（コレクトバージョン）】
2004522169.tif 000086
2004522169.tif 000087
【国際調査報告】
2004522169.tif 000088