(57)【要約】【課題】電流駆動型表示装置等に設けられる電流ドライバ回路において、低階調表示時の誤差の補正と動作速度の高速化を図る。【解決手段】電流ドライバ回路１３０は、NMOS１５１，１５４、及びPMOS１５２，１５３を有している。NMOS１５４は、基準電圧生成回路１４０から与えられる表示電圧Vdataによりゲート制御され、出力端子OUTからグランド端子GNDへ出力電流Ioutを引き込む。PMOS１５１は、補正電圧Voffsetによりゲート制御され、ドレイン・ソース間に補正電流を流す。この補正電流に比例した補正電流Ioffseが、カレントミラー回路を構成するPMOS１５２，１５３により、このPMOS１５３のソース・ドレイン間に流れる。これにより、電源端子VDDから出力端子OUTへ補正電流Ioffseが注入され、グランド端子GNDへ引き込まれる出力電流Ioutの誤差量が補正される。【選択図】図１
2007065230.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と第１の電源電位ノードとの間に接続され、入力信号の大きさに応じた導電率で前記出力端子から前記第１の電源電位ノードへ出力電流を引き込む第１のトランジスタと、
第１のノードと前記第１の電源電位ノードとの間に接続され、補正信号の大きさに応じて導電率が変化する第２のトランジスタと、
第２の電源電位ノードと前記第１のノードとの間に接続され、前記第１のノード及び前記第２のトランジスタを介して、前記第２の電源電位ノードから前記第１の電源電位ノードへ第１の補正電流を流す負荷用の第３のトランジスタと、
前記第２の電源電位ノードと前記出力端子との間に接続され、前記第１の補正電流に対応した第２の補正電流を前記第２の電源電位ノードから前記出力端子へ注入して、前記第１の電源電位ノードへ引き込まれる前記出力電流の誤差量を補正する第４のトランジスタと、
を有することを特徴とする電流ドライバ回路。
【請求項２】
出力ノードと第１の電源電位ノードとの間に接続され、基準電圧の大きさに応じて前記出力ノードから前記第１の電源電位ノードへ電流を引き込む第１のトランジスタと、
前記出力ノード上の電圧を入力信号の大きさに追随させ、前記基準電圧を出力して前記出力ノードへ与える電圧フォロアの増幅器と、
第１のノードと前記第１の電源電位ノードとの間に接続され、補正信号の大きさに応じて導電率が変化する第２のトランジスタと、
第２の電源電位ノードと前記第１のノードとの間に接続され、前記第１のノード及び前記第２のトランジスタを介して、前記第２の電源電位ノードから前記第１の電源電位ノードへ第１の補正電流を流す負荷用の第３のトランジスタと、
前記第２の電源電位ノードと前記出力ノードとの間に接続され、前記第１の補正電流に対応した第２の補正電流を前記第２の電源電位ノードから前記出力ノードへ注入して、前記出力ノードから前記第１の電源電位ノードへ引き込まれる前記電流の誤差量を補正する第４のトランジスタと、
前記出力ノード上の電圧を駆動して出力電流を生成するドライバ手段と、
を有することを特徴とする電流ドライバ回路。
【請求項３】
入力信号を第１のスイッチを介して取り込んでこの入力信号の電荷を保持し、この保持した電荷に対応する第１の制御電圧を出力する第１のキャパシタと、
補正信号を第２のスイッチを介して取り込んでこの補正信号の電荷を保持し、この保持した電荷に対応する第２の制御電圧を出力する第２のキャパシタと、
出力端子と第１の電源電位ノードとの間に接続され、前記第１の制御電圧の大きさに応じた導電率で前記出力端子から前記第１の電源電位ノードへ出力電流を引き込む第１のトランジスタと、
第２の電源電位ノードと前記出力端子との間に接続され、前記第２の制御電圧の大きさに応じた導電率で前記第２の電源電位ノードから前記出力端子へ補正電流を注入して、前記第１の電源電位ノードへ引き込まれる前記出力電流の誤差量を補正する第２のトランジスタと、
を有することを特徴とする電流ドライバ回路。
【請求項４】
請求項１〜３のいずれか１項に記載の電流ドライバ回路と、
前記電流ドライバ回路により駆動される表示パネルと、
を有することを特徴とする表示装置。
【請求項５】
前記入力信号は、前記表示パネルに表示する表示データに対応する信号であり、
前記補正信号は、前記表示データの階調補正量に対応する信号であることを特徴とする請求項４記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（エレクトロルミネセンス）表示装置等の電流駆動型表示装置等を駆動するための電流ドライバ回路、特に階調補正等の出力電流を補正できる電流ドライバ回路及びそれを用いた表示装置に関するものである。
【背景技術】
【０００２】
従来、有機EL表示装置等の電流駆動型表示装置として、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開２０００−２９３２４５号公報
【０００４】
図９は、特許文献１等に記載された従来の電流ドライバ回路を有する電流駆動型表示装置の概略の構成図である。
【０００５】
この電流駆動型表示装置は、有機EL表示装置であり、画像表示用のEL表示パネル１０を有している。EL表示パネル１０は、複数の行線１１と、これに対して直交する複数の列線１２とを有し、これらの行線１１と列線１２との交差箇所に、有機EL素子１３がそれぞれ接続されてマトリクス状に配置されている。複数の行線１１には行選択回路２０が接続されると共に、複数の列線１２に電流ドライバ回路３０が接続されている。行選択回路２０は、図示しない制御回路から与えられる制御信号に基づき、複数の行線１１を選択するための回路であり、各行線１１を選択するための複数のスイッチング素子２１を有している。
【０００６】
電流ドライバ回路３０は、表示データ（例えば、階調データ）に対応した定電流を複数の出力端子OUT1，OUT2，OUT3，・・・に流し、列線１２を駆動して有機EL素子１３を点灯駆動する回路であり、図示しない制御回路や、基準電圧生成回路４０、及び複数のドライバセル５０−１，５０−２，５０−３，・・・等を有している。基準電圧生成回路４０は、電源端子VDDとグランド端子GNDとの間に接続され、基準電圧端子VELから与えられる基準電圧Vvelに基づき、電源端子VDDとグランド端子GNDとの間に基準電流Irefを流し、表示データに対応した基準の表示電圧Vdataを生成する回路であり、この出力側に複数のドライバセル５０−１，５０−２，５０−３，・・・が接続されている。各ドライバセル５０−１，５０−２，５０−３，・・・は、カレントミラー回路により、各列線１２にそれぞれ接続されたドライバ出力端子OUT1，OUT2，OUT3，・・・に対して、基準電流Irefに比例した定電流Iout1，Iout2，Iout3，・・・を流す回路である。
【０００７】
図１０は、図９中の基準電圧生成回路４０を示す概略の構成図である。
この基準電圧生成回路４０は、電源端子VDDとグランド端子GNDとの間に直列に接続された負荷抵抗４１及びＮチャネル型MOSトランジスタ（以下「NMOS」という。）４３を有し、このNMOS４３のゲートが電圧フォローの増幅器（以下「オペアンプ」という。）４２により制御されるようになっている。オペアンプ４２は、非反転入力端子が負荷抵抗４１とNMOS４３の接続点に接続され、反転入力端子が基準電圧端子VELに接続され、出力端子がNMOS４３のゲート及び表示電圧端子DATAに接続されている。
【０００８】
電源端子VDDと表示電圧端子DATAの間に流れる基準電流Irefは、基準電圧端子VELに入力される基準電圧Vvelと負荷抵抗４１によって決定される。負荷抵抗４１の端子電圧Ｖｒは、オペアンプ４２の電圧フォロー動作により、基準電圧Vvelと同一の電圧になる。その結果、基準電流Irefの電流値は、（基準電圧Vvel／負荷抵抗４１の抵抗値ｒ）となり、表示電圧端子DATAから基準の表示電圧Vdataが出力されて複数のドライバセル５０−１，・・・へ供給される。
【０００９】
図１１は、図９中のドライバセル５０−１を示す構成図である。
ドライバセル５０−１は、他のドライバセル５０−２，５０−３，・・・と同一の回路構成であり、NMOS５１により構成されている。NMOS５１は、ゲートが表示電圧端子DATAに接続され、ドレインが出力端子OUT1に接続され、ソースがグランド端子GNDに接続されている。NMOS５１が図１０中のNMOS４３と等しい素子の場合、出力端子OUT1に流れる出力電流Iout1の電流値は、基準電流Irefと等しくなる。
【００１０】
このような出力電流Iout1により列線１２が駆動されると、行選択回路２０の電源端子VDD→オン状態のイッチング素子２１→行線１１→有機EL素子１３→列線１２→出力端子OUT1，・・・、という経路で出力電流Iout1，・・・が流れ、その有機EL素子１３が表示データに応じた階調（輝度）で点灯する。
【００１１】
図１２は、従来の他の電流ドライバ回路を有する電流駆動型表示装置の概略の構成図であり、図９中の要素と共通の要素には共通の符号が付されている。
【００１２】
この電流駆動型表示装置は、有機EL表示装置であり、図９と同様のEL表示パネル１０及び行選択回路２０と、図９とは異なる電流ドライバ回路６０とを有している。電流ドライバ回路６０は、スイッチ切り替え用の制御信号sw1,sw2等を所定のタイミングで出力する制御回路６１、基準電流Irefを生成して基準電圧Vrefを出力する基準電流生成回路６２、表示電流用のディジタルな表示データDinをアナログの表示電流Snkに変換する電流ディジタル／アナログ変換器（以下「カレントDAC」という。）７０、及び複数（Ｎ）の列線１２を駆動する複数のドライバセル８０−１，８０−２，・・・，８０−Ｎ等により構成されている。
【００１３】
図１３は、図１２中のカレントDAC７０を示す概略の構成図である。
このカレントDAC７０は、基準電流生成回路６２から与えられる基準電圧Vrefに基づき、例えば８ビットの表示データDinに比例した表示電流Snk（＝Iref×Din）を出力する回路であり、基準電圧Vrefを入力するNMOS７１、負荷用のＰチャネル型MOSトランジスタ（以下「PMOS」という。）７２、及び電流変換部７３等により構成されている。NMOS７１及びPMOS７２は、グランド端子GNDと電源端子VDDの間に直列に接続されている。電流変換部７３は、PMOS７２と共にカレントミラー回路を構成する複数のPMOS等により構成されている。
【００１４】
図１４は、図１２中のドライバセル８０−１を示す構成図である。
ドライバセル８０−１は、他のドライバセル８０−２，・・・，８０−Ｎと同一の回路構成であり、カレントDAC７０からの表示電流Snkをラッチして列線１２を駆動するための出力電流Iout1を出力端子OUT1に流す回路である。このドライバセル８０−１は、制御信号sw1,sw2によりオン／オフ動作するスイッチ８１，８３、負荷用のNMOS８２、ゲート電圧Vgnを制御する電流／電圧変換（以下「Ｉ／Ｖ変換」という。）用のキャパシタ８４、及びゲート電圧Vgnに応じた出力電流Iout1を出力端子OUT1に流すNMOS８５により構成されている。
【００１５】
図１５は、図１２、図１４のタイミングチャートである。
図１４のドライバセル８０−１において、電流書き込み時間Ｔ１の間、スイッチ８１，８３がオン状態になり、表示データDin（D1,D2,・・・,DN）中のデータD1に比例した表示電流SnkがNMOS８２及びキャパシタ８４に流れ、この電流に比例したゲート電圧Vgnが発生する。この電流書き込み時間Ｔ１は、表示電流Snk、ゲート電圧Vgn、及びキャパシタ８４の容量Capにより決定され、T1＝（Cap×Vgn）／Snkで表される。次の電流保持期間T2の間、スイッチ８１，８３がオフ状態になり、キャパシタ８４に保持されたゲート電圧Vgnにより、NMOS８５のドレイン・ソース間に出力電流Iout1が流れ、出力端子OUT1を介して列線１２が駆動されて有機EL素子１３が点灯する。
【００１６】
他のドライバセル８０−２，・・・，８０−Ｎにおいても、表示データD2，・・・，DNに比例した表示電流Snkの書き込みと保持が行われ、出力端子OUT2，・・・,OUTNに出力電流Iout2，・・・,IoutNが順に流れて他の有機EL素子１３が点灯する。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来の図９、図１２中の電流ドライバ回路３０，６０では、次の（１）、（２）のような課題があった。
【００１８】
（１）  図９の電流ドライバ回路３０
図１０の基準電圧生成回路４０において、基準の表示電圧Vdataは、オペアンプ４２の動作出力電圧範囲により決定される。このため、表示電圧Vdataがグランド電位VSS（＝０Ｖ）に近い電圧の場合（低階調の黒色又はこれに近い色を表示する場合）、オペアンプ４２のオフセット電圧により、入力の基準電圧Vvelに対する出力の表示電圧Vdataの誤差が増加する。又、図１１のドライバセル５０−１において、出力電流Iout1用の出力端子OUT1は、電流引き込みに対して（基準電流Iref  ＞  ０  ）の電流出力を行うため、NMOS５１にサブスレッショルド電流（＝ソース・ドレイン間リーク電流）が流れる場合、低階調表示の際の（基準電流Iref  ＞＞  ０  ）の調整が困難となる。
【００１９】
（２）  図１２の電流ドライバ回路６０
図１４のドライバセル８０−１において、キャパシタ８４への電流書き込み時間T1（＝（Cap×Vgn）／Snk）は、書き込み用の表示電流Snkとゲート電圧Vgn及びキャパシタ８４の容量Capにより決定される。この内、キャパシタ８４のサイズは一定であるから、書き込み用の表示電流Snkの電流値により、ドライバセル８０−１の動作速度が決定される。そのため、低階調の書き込み時（表示電流Snkが微小時）に、ドライバセル８０−１の動作速度が低下するという課題がある。これを解決するために、書き込み時間T1を高速にした場合、ゲート電圧Vgnが低下し、低階調時の出力電流Iout1における電流誤差が増加する。
【課題を解決するための手段】
【００２０】
本発明の内の請求項１に係る発明の電流ドライバ回路は、出力端子と第１の電源電位ノードとの間に接続され、入力信号の大きさに応じた導電率で前記出力端子から前記第１の電源電位ノードへ出力電流を引き込む第１のトランジスタと、第１のノードと前記第１の電源電位ノードとの間に接続され、補正信号の大きさに応じて導電率が変化する第２のトランジスタと、第２の電源電位ノードと前記第１のノードとの間に接続され、前記第１のノード及び前記第２のトランジスタを介して、前記第２の電源電位ノードから前記第１の電源電位ノードへ第１の補正電流を流す負荷用の第３のトランジスタと、前記第２の電源電位ノードと前記出力端子との間に接続され、前記第１の補正電流に対応した第２の補正電流を前記第２の電源電位ノードから前記出力端子へ注入して、前記第１の電源電位ノードへ引き込まれる前記出力電流の誤差量を補正する第４のトランジスタとを有している。
【００２１】
請求項２に係る発明の電流ドライバ回路は、出力ノードと第１の電源電位ノードとの間に接続され、基準電圧の大きさに応じて前記出力ノードから前記第１の電源電位ノードへ電流を引き込む第１のトランジスタと、前記出力ノード上の電圧を入力信号の大きさに追随させ、前記基準電圧を出力して前記出力ノードへ与える電圧フォロアの増幅器と、第１のノードと前記第１の電源電位ノードとの間に接続され、補正信号の大きさに応じて導電率が変化する第２のトランジスタと、第２の電源電位ノードと前記第１のノードとの間に接続され、前記第１のノード及び前記第２のトランジスタを介して、前記第２の電源電位ノードから前記第１の電源電位ノードへ第１の補正電流を流す負荷用の第３のトランジスタと、前記第２の電源電位ノードと前記出力ノードとの間に接続され、前記第１の補正電流に対応した第２の補正電流を前記第２の電源電位ノードから前記出力ノードへ注入して、前記出力ノードから前記第１の電源電位ノードへ引き込まれる前記電流の誤差量を補正する第４のトランジスタと、前記出力ノード上の電圧を駆動して出力電流を生成するドライバ手段とを有している。
【００２２】
請求項３に係る発明の電流ドライバ回路は、入力信号を第１のスイッチを介して取り込んでこの入力信号の電荷を保持し、この保持した電荷に対応する第１の制御電圧を出力する第１のキャパシタと、補正信号を第２のスイッチを介して取り込んでこの補正信号の電荷を保持し、この保持した電荷に対応する第２の制御電圧を出力する第２のキャパシタと、出力端子と第１の電源電位ノードとの間に接続され、前記第１の制御電圧の大きさに応じた導電率で前記出力端子から前記第１の電源電位ノードへ出力電流を引き込む第１のトランジスタと、第２の電源電位ノードと前記出力端子との間に接続され、前記第２の制御電圧の大きさに応じた導電率で前記第２の電源電位ノードから前記出力端子へ補正電流を注入して、前記第１の電源電位ノードへ引き込まれる前記出力電流の誤差量を補正する第２のトランジスタとを有している。
【００２３】
請求項４に係る発明の表示装置では、請求項１〜３のいずれか１項に記載の電流ドライバ回路と、前記電流ドライバ回路により駆動される表示パネルとを有している。
【００２４】
請求項５に係る発明では、請求項４に記載された表示装置において、前記入力信号は、前記表示パネルに表示する表示データに対応する信号であり、前記補正信号は、前記表示データの階調補正量に対応する信号である。
【発明の効果】
【００２５】
請求項１、２、４、５に係る発明によれば、出力端子に対して、第１のトランジスタによる出力電流の引き込みと、第４のトランジスタによる補正電流の注入を行う電流プッシュプル構成にしているので、補正信号により、第１のトランジスタに与えられる入力信号の大きさを任意の値にシフトすることができる。そのため、例えば、表示装置において、低階調表示時における誤差の原因となる第１のトランジスタのリーク電流を補正することができる。
【００２６】
請求項３、４、５に係る発明によれば、出力端子に対して、第１のトランジスタによる出力電流の引き込みと、第４のトランジスタによる補正電流の注入を行う電流プッシュプル構成にしているので、その補正電流によりキャパシタへの書き込み時間を短縮でき、電流ドライバ回路の動作速度を向上できる。そのため、書き込み速度を高速化した場合の出力電流の誤差を減少できる。
【発明を実施するための最良の形態】
【００２７】
本発明の最良の実施形態の電流ドライバ回路では、出力端子とグランド端子との間に接続され、表示電圧の大きさに応じた導電率で前記出力端子から前記グランド端子へ出力電流を引き込む第１のMOSトランジスタと、第１のノードと前記グランド端子との間に接続され、補正電圧の大きさに応じて導電率が変化する第２のMOSトランジスタと、電源電位ノードと前記第１のノードとの間に接続され、前記第１のノード及び前記第２のMOSトランジスタを介して、前記電源電位ノードから前記グランド端子へ第１の補正電流を流す負荷用の第３のMOSトランジスタと、前記電源電位ノードと前記出力端子との間に接続され、前記第１の補正電流に対応した第２の補正電流を前記電源電位ノードから前記出力端子へ注入して、前記グランド端子へ引き込まれる前記出力電流の誤差量を補正する第４のMOSトランジスタとを有している。そして、前記補正された出力電流により、表示パネルが点灯駆動される。
【実施例１】
【００２８】
（構成）
図１は、本発明の実施例１の電流ドライバ回路を有する電流駆動型表示装置（例えば、有機EL表示装置）を示す概略の構成図であり、従来の図９中の要素と共通の要素には共通の符号が付されている。
【００２９】
本実施例１の有機EL表示装置は、従来の図９と同様の画像表示用のEL表示パネル１０と、このEL表示パネル１０の行線１１を選択する行選択回路２０と、EL表示パネル１０の列線１２を駆動するための従来とは異なる構成の電流ドライバ回路１３０とを有している。
【００３０】
電流ドライバ回路１３０は、表示データ（例えば、階調データ）に対応した定電流により複数の列線１２を駆動して有機EL素子１３を点灯駆動する回路であり、種々の制御信号を出力する図示しない制御回路や、基準電圧生成回路１４０、及び複数のドライバセル１５０（但し、図１では１個のドライバセルのみが示されている。）等を有している。
【００３１】
基準電圧生成回路１４０は、例えば、従来の図１０の回路で構成され、第２の電源電位ノード（例えば、電源端子VDD）と、第１の電源電位ノード（例えば、グランド端子GND）との間に接続され、基準電圧端子VELから与えられる基準電圧Vvelに基づき、電源端子VDDとグランド端子GNDとの間に基準電流Irefを流し、入力信号（例えば、表示データに対応した基準の表示電圧Vdata）を生成して表示電圧端子DATAから出力する回路である。この基準電圧発生回路１４０の出力側には、複数のドライバセル１５０が接続されている。
【００３２】
各ドライバセル１５０は、電源端子VDD、グランド端子GND、表示電圧Vdataを入力する表示電圧端子DATA、補正電流を設定するための補正信号（例えば、補正電圧Voffset）を入力する補正電圧端子OFFSET、列線１２に接続された出力端子OUT、電流注入用の第２、第３、第４のトランジスタ（例えば、NMOS１５１、PMOS１５２，１５３）、及び電流引き込み用の第１のトランジスタ（例えば、NMOS１５４）を有している。
【００３３】
補正電圧端子OFFSETは、NMOS１５１のゲートに接続され、このNMOS１５１のソースがグランド端子GNDに接続されている。NMOS１５１のドレイン側の第１のノードは、カレントミラー回路を構成するPMOS１５２，１５３の各ゲートと、このPMOS１５２のドレインとに接続されている。PMOS１５２，１５３のソースは、電源端子VDDに接続され、このPMOS１５３のドレインが、出力端子OUT及びNMOS１５４のドレインに接続されている。NMOS１５４のソースは、グランド端子GNDに接続されている。
【００３４】
（動作）
図２は、図１の動作を説明するための図１中のNMOS１５１，１５４及びPMOS１５３の特性図である。
【００３５】
図２の横軸はNMOS１５１，１５４のゲート・ソース間電圧Vgs、縦軸はドレイン・ソース間電流Idsである。VoffsetはNMOS１５１のゲート・ソース間に印加される補正電圧、VdataはNMOS１５４のゲート・ソース間に印加される表示電圧、IdataはNMOS１５４のドレイン・ソース間に流れる表示電流、IoffsetはPMOS１５３のソース・ドレイン間に流れる補正電流である。
【００３６】
電源端子VDDに電源電圧が印加され、基準電圧端子VELに基準電圧Vvelが入力されると、基準電圧生成回路１４０により、表示データに応じた基準の表示電圧Vdataが生成され、この表示電圧Vdataが表示電圧端子DATAから出力されてNMOS１５４のゲートに与えられる。これにより、NMOS１５４のドレイン・ソース間に表示電流Idataが発生する。補正電圧端子OFFSETから補正電圧Voffsetが入力されると、NMOS１５１のドレイン・ソース間に第１の補正電流が発生し、この補正電流に比例した第２の補正電流Ioffsetが、PMOS１５２，１５３により構成されるカレントミラー回路によって、出力端子OUTに流入する。
【００３７】
出力端子OUTから見える出力電流Ioutは、（Idata−Ioffset）となり、補正電圧Voffsetを調整することで、NMOS１５４による引き込み電流（＝表示電流Idata）だけでなく、PMOS１５３による注入電流（＝補正電流Ioffset）の調整が行われ、低階調時において出力端子OUTに流れる出力電流Ioutの０近傍の誤差が補正される。
【００３８】
このような出力電流Ioutにより列線１２が駆動されると、行選択回路２０の電源端子VDD→オン状態のイッチング素子２１→行線１１→有機EL素子１３→列線１２→出力端子OUT、という経路で出力電流Ioutが流れ、その有機EL素子１３が表示データに応じた階調（輝度）で点灯する。
【００３９】
（効果）
本実施例１では、出力端子OUTに対して、NMOS１５４による表示電流Idataの引き込みと、PMOS１５３による補正電流Ioffsetの注入を行う電流プッシュプル構成にしているので、補正電圧Voffsetを設定することにより、NMOS１５４のゲートに与えられる表示電圧Vdataを任意の電圧値にシフト（移動）することができる。この表示電圧Vdataをシフトすることで、基準電圧発生回路１４０内の例えば図１０のオペアンプ４２の出力電圧を動作出力電圧範囲内に移動することができる。そのため、低階調時における０近傍の表示電圧Vdataの誤差の原因となるNMOS１５４のリーク電流を補正することができる。
【実施例２】
【００４０】
（構成）
図３は、本発明の実施例２の電流ドライバ回路を示す概略の構成図である。
本実施例２の電流ドライバ回路２３０は、実施例１を示す図ｌ中のＥＬパネル１０を駆動する回路であり、種々の制御信号を出力する図示しない制御回路や、基準電圧生成回路２４０、及び複数のドライバセル２５０（但し、図３では１個のドライバセルのみが示されている。）等を有している。
【００４１】
基準電圧生成回路２４０は、従来の図１０の基準電流生成回路４０及び実施例１の図１中の基準電圧生成回路１４０に対応する回路であり、第２の電源電位ノード（例えば、電源端子VDD）、第１の電源電位ノード（例えば、グランド端子GND）、入力信号（例えば、基準電圧Vvel）を入力する基準電圧端子VEL、補正信号（例えば、補正電圧Voffset）を入力する補正電圧端子OFFSET、基準電流Irefを流す出力ノード（例えば、基準電流端子REL）、オペアンプ電流注入用の第２、第３、第４のトランジスタ（例えば、NMOS２４２、PMOS２４３，２４４）、電流引き込み用の第１のトランジスタ（例えば、NMOS２４５）、及び電流設定抵抗２４６を有している。
【００４２】
オペアンプ２４１は、反転入力端子が基準電圧端子VELに接続され、非反転入力端子がPMOS２４４のドレイン、NMOS２４５のドレイン及び基準電流端子RELに接続され、出力端子がNMOS２４５のゲートに接続されている。NMOS２４５のソースは、グランド端子GNDに接続されている。NMOS２４２は、ゲートが補正電圧端子OFFSETに接続され、ソースがグランド端子GNDに接続され、ドレイン側の第１のノードがPMOS２４３のドレイン及びゲートに接続されている。PMOS２４３は、ソースが電源端子VDDに接続され、ドレイン及びゲートがPMOS２４４のゲートに接続されている。PMOS２４４は、ソースが電源端子VDDに接続され、ドレインが基準電流端子REL及びNMOS２４５のドレインに接続されている。基準電流端子RELは、電流設定抵抗２４６を介して電源端子VDDに接続されている。
【００４３】
オペアンプ２４１、NMOS２４５、及び電流設定抵抗２４６により、帰還回路が構成され、更に、PMOS２４３，２４４により、カレントミラー回路が構成されている。基準電流端子RELには、ドライバ手段（例えば、複数のドライバセル２５０）が接続されている。
【００４４】
各ドライバセル２５０は、例えば、基準電圧生成回路２４０のNMOS２４２，２４５及びPMOS２４３，２４４と同様に、NMOS２５１，２５４及びPMOS２５２，２５３により構成されている。NMOS２５１は、ゲートが補正電圧端子OFFSETに接続され、ソースがグランド端子GNDに接続され、ドレインが、カレントミラー回路を構成するPMOS２５２，２５３の各ゲート及びPMOS２５２のドレインに接続されている。PMOS２５２，２５３の各ソースは、電源端子VDDに接続され、このPMOS２５３のドレインが、出力端子OUT及びNMOS２５４のドレインに接続されている。NMOS２５４は、ゲートがオペアンプ２４１の出力端子に接続され、ソースがグランド端子GNDに接続されている。出力端子OUTには、図１の列線１２が接続されている。
【００４５】
（動作）
NMOS２４２，２４５及びPMOS２４４は、実施例１の図２と同様の特性を有する。
電源端子VDDに電源電圧が印加され、基準電圧Vvelが基準電圧端子VELに入力され、補正電圧Voffsetが補正電圧端子OFFSETに入力されると、NMOS２４２のゲートに補正電圧Voffsetが印加され、このNMOS２４２のドレイン・ソース間に第１の補正電流が流れる。この第１の補正電流に比例した第２の補正電流Ioffsetが、PMOS２４３，２４４からなるカレントミラー回路を経由して、基準電流端子RELに流れる。基準電圧端子VELから入力された基準電圧Vvelがオペアンプ２４１の反転入力端子に与えられると、オペアンプ２４１、NMOS２４５、及び電流設定抵抗２４６からなる帰還回路は、
基準電流端子RELの電圧＝電流設定抵抗２４６を流れる基準電流Iref
×  基準設定抵抗２４６の抵抗値Rref
となる表示電流Idataを流すように、NMOS２４５のゲート電圧（＝表示データに応じた基準電圧である表示電圧Vdata）を調整する。電流設定抵抗２４６に流れる基準電流Irefは、補正電流Ioffset及び表示電流Idataにより決定され、Iref＝Idata−Ioffsetとなる。
【００４６】
表示電圧VdataがPMOS２５４のゲートに印加されると共に、補正電圧VoffsetがNMOS２５１のゲートに印加されると、出力端子OUTを介して列線１２が駆動される。すると、行選択回路２０の電源端子VDD→オン状態のイッチング素子２１→行線１１→有機EL素子１３→列線１２→出力端子OUT、という経路で出力電流Ioutが流れ、その有機EL素子１３が表示データに応じた階調（輝度）で点灯する。
【００４７】
（効果）
本実施例２では、実施例１とほぼ同様に、基準電流端子RELに対して、NMOS２４５による表示電流Idataの引き込みと、PMOS２４４による補正電流Ioffsetの注入を行う電流プッシュプル構成にしているので、補正電圧Voffsetを設定することにより、NMOS２４５のゲートに与えられる表示電圧Vdataを任意の電圧値にシフトすることができる。この表示電圧Vdataをシフトすることで、オペアンプ２４１から出力される表示電圧Vdataを動作出力電圧範囲内に移動することができる。そのため、低階調時における０近傍の表示電圧Vdataの誤差の原因となるNMOS２４５のリーク電流を補正することができる。
【実施例３】
【００４８】
（構成）
図４は、本発明の実施例３の電流ドライバ回路を有する電流駆動型表示装置（例えば、有機EL表示装置）の概略の構成図である。
【００４９】
この有機EL表示装置は、従来の図１２と同様の画像表示用のEL表示パネル１０を駆動する回路であり、図１２と同様のEL表示パネル１０及び行選択回路２０と、図１２とは異なる電流ドライバ回路３００とを有している。電流ドライバ回路３００は、スイッチ切り替え用の制御信号sw1,sw2,sw3,sw4等を所定のタイミングで出力する制御回路３５０、基準電流Irefを生成して基準電圧Vrefを出力する基準電流生成回路３６０、表示電流用のディジタルな表示データDinをアナログの入力信号（例えば、表示電流Snk）に変換すると共にオフセット電流用のディジタルな補正データIoffをアナログの補正信号（例えば、補正電流Ｓｒ）に変換するカレントDAC３７０、及び複数（Ｎ）の列線１２を駆動する複数のドライバセル３８０−１，３８０−２，・・・，３８０−Ｎ等により構成されている。
【００５０】
図５は、図４中の基準電流生成回路３６０を示す概略の構成図である。
この基準電圧生成回路３６０は、基準電圧端子VELからの基準電圧Vvelを入力するオペアンプ３６１と、第２の電源電位ノード（例えば、電源端子VDD）と第１の電源電位ノード（例えば、グランド端子GND）との間に直列に接続されたPMOS３６２及び負荷抵抗３６３とを有し、そのPMOS３６２のゲートがオペアンプ３６１により制御されるようになっている。オペアンプ３６１は、非反転入力端子が電源端子VDD及びPMOS３６２のソースに接続され、反転入力端子が基準電圧端子VELに接続され、基準電圧Vrefを出力する出力端子がPMOS３６２のゲートに接続されている。
【００５１】
オペアンプ３６１の電圧フォロー動作により、電源端子VDDの電圧と基準電圧Vrefとが同一になるようにPMOS３６２のゲートが制御され、このPMOS３６２のソース・ドレイン及び負荷抵抗３６３に基準電流Irefが流れる。そして、オペアンプ３６１の出力端子から、基準電流Irefに対応する基準電圧Vrefが出力され、カレントDAC３７０へ供給される。
【００５２】
図６は、図４中のカレントDAC３７０を示す概略の構成図である。
このカレントDAC３７０は、例えば、基準電流生成回路３６０から与えられる基準電圧Vrefに基づき、８ビットの表示データDinに比例した表示電流Snk（＝Iref×Din）を出力すると共に、３ビットの補正データIoffに比例した補正電流Src（＝Iref×Ioff）を出力する回路であり、基準電圧Vrefを入力するNMOS３７１、負荷用のPMOS３７２、及び電流変換部３７３，３７４等により構成されている。NMOS３７１及びPMOS３７２は、グランド端子GNDと電源端子VDDの間に直列に接続されている。電流変換部３７３は、NMOS３７１と共にカレントミラー回路を構成する３個のNMOS３７３ａにより補正電流Srcを出力する回路部分と、PMOS３７２と共にカレントミラー回路を構成する３個のPMOS３７３ｂからなる回路部分とにより構成されている。電流変換部３７４は、３個のPMOS３７３ｂからなる回路部分の出力側に接続され、PMOS３７２と共にカレントミラー回路を構成する複数のPMOS３７４ａにより構成されて表示電流Snkを出力する回路である。
【００５３】
図７は、図４中のドライバセル３８０−１を示す構成図である。
ドライバセル３８０−１は、他のドライバセル３８０−２，・・・，３８０−Ｎと同一の回路構成であり、カレントDAC３７０からの入力信号である表示電流Snk及び補正信号である補正電流Srcをラッチして列線１２を駆動するための出力電流Iout1を出力端子OUT1に流す回路である。このドライバセル３８０−１は、制御信号sw1,sw2によりオン／オフ動作して補正信号Srcを取り込む第２のスイッチ３８１，３８３、負荷用のPMOS３８２、第２の制御電圧（例えば、ゲート電圧Vgp）を制御するＩ／Ｖ変換用の容量値Cap1の第２のキャパシタ３８４、ゲート電圧Vgpに応じた補正電流である注入電流Ioutpを出力端子OUT1へ注入する第２のトランジスタ（例えば、PMOS３８５）、制御信号sw3,sw4によりオン／オフ動作して表示電流Snkを取り込む第１のスイッチ３９１，３９３、負荷用のNMOS３９２、第１の制御電圧（例えば、ゲート電圧Vgn）を制御するＩ／Ｖ変換用の容量値Cap2の第１のキャパシタ３９４、及びゲート電圧Vgnに応じた出力電流である引き込み電流Ioutnを出力端子OUT1から引き込む第１のトランジスタ（例えば、NMOS３９５）により構成されている。
【００５４】
（動作）
図８は、図４、図７のタイミングチャートである。
電源端子VDDに電源電圧が印加され、基準電圧Vvelが図５の基準電流生成回路３６０の基準電圧端子VELに入力されると、オペアンプ３６１の電圧フォロー動作により、負荷抵抗３６３に基準電流Irefが流れ、これに応じた基準電圧Vrefがオペアンプ３６１の出力端子から出力され、図６のカレントDAC３７０に与えられる。
【００５５】
カレントDAC３７０において、基準電圧VrefがNMOS３７１のゲートに入力されると、PMOS３７２及びNMOS３７１に電流が流れ、これらとカレントミラー回路を構成する電流変換部３７３，３７４にも電流が流れる。すると、電流変換部３７３の３個のNMOS３７３ａから、３ビットの補正データIoffに比例した補正電流Src（＝−Ioff×Iref）が出力され、更に、電流変換部３７４の複数個のPMOS３７４ａから、３ビットの補正データIoffと８ビットの表示データDinに比例した表示電流Snk（＝Iref（Ioff＋Din））が出力され、各ドライバセル３８０−１〜３８０−Ｎに与えられる。
【００５６】
図７のドライバセル３８０−１において、電流書き込み時間Ｔ１の間、スイッチ３８１，３８３，３９１，３９３がオン状態になり、表示データDin（D1,D2,・・・,DN）中のデータD1に比例した表示電流SnkがNMOS３９２及びキャパシタ３９４に流れ、この電流に比例したゲート電圧Vgnが発生すると共に、補正電流SrcがPMOS３８２及びキャパシタ３８４に流れ、この電流に比例したゲート電圧Vgpが発生する。次の電流保持期間Ｔ２の間、スイッチ３８１，３８３，３９１，３９３がオフ状態になり、キャパシタ３８４に保持されたゲート電圧Vgpにより、PMOS３８５のソース・ドレイン間に注入電流Ioutpが流れると共に、キャパシタ３９４に保持されたゲート電圧Vgnにより、NMOS３９５のドレイン・ソース間に引き込み電流Ioutnが流れ、出力端子OUT1に、出力電流Iout1（＝Ioutn−Ioutp）が発生する。出力電流Iout1は、下記の式で表され、データD1に比例した電流である。
Iout1＝  Iref×（Ioff−Ioff−D1）
【００５７】
このような出力電流Iout1が出力端子OUT1に流れると、列線１２が駆動されて有機EL素子１３が点灯する。
【００５８】
他のドライバセル３８０−２，・・・，３８０−Ｎにおいても、表示データD2，・・・，DNに比例した表示電流Snkと補正電流Srcの書き込みと保持が行われ、出力端子OUT2，・・・,OUTNに出力電流Iout2，・・・，IoutNが順に流れて他の有機EL素子１３が点灯する。
【００５９】
（効果）
本実施例３では、各ドライバセル３８０−１〜３８０−Ｎの各出力端子OUT1〜OUTNにおいて、表示電流Snkに応じた電流Ioutnの引き込みと、補正電流Srcに応じた電流Ioutpの注入により、出力電流Iout1〜IoutNを調整する構成にしたので、補正電流Src（＝−Ioff×Iref）により、電流書き込み時間T1を短縮でき、電流ドライバ回路３００の動作速度を向上できる。そのため、電流書き込み速度を高速化した場合の電流誤差が減少する。
【００６０】
なお、本発明は、上記実施例１〜３に限定されず、例えば、各実施例１〜３の電流ドライバ回路１３０，２３０，３００を、図示以外のトランジスタや回路構成に変更したり、或いは、電流ドライバ回路１３０，２３０，３００を、電流駆動型表示装置以外の種々の装置にも適用が可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１の電流ドライバ回路を有する電流駆動型表示装置を示す概略の構成図である。
【図２】図１の動作を説明するための図１中のNMOS１５１，１５４及びPMOS１５３の特性図である。
【図３】本発明の実施例２の電流ドライバ回路を示す概略の構成図である。
【図４】本発明の実施例３の電流ドライバ回路を有する電流駆動型表示装置の概略の構成図である。
【図５】図４中の基準電流生成回路３６０を示す概略の構成図である。
【図６】図４中のカレントDAC３７０を示す概略の構成図である。
【図７】図４中のドライバセル３８０−１を示す構成図である。
【図８】図４、図７のタイミングチャートである。
【図９】従来の電流ドライバ回路を有する電流駆動型表示装置の概略の構成図である。
【図１０】図９中の基準電圧生成回路４０を示す概略の構成図である。
【図１１】図９中のドライバセル５０−１を示す構成図である。
【図１２】従来の他の電流ドライバ回路を有する電流駆動型表示装置の概略の構成図でる。
【図１３】図１２中のカレントDAC７０を示す概略の構成図である。
【図１４】図１２中のドライバセル８０−１を示す構成図である。
【図１５】図１２、図１４のタイミングチャートである。
【符号の説明】
【００６２】
１０      EL表示パネル
１３      有機EL素子
１３０，２３０，３００      電流ドライバ回路
１４０，２４０，３６０      基準電圧生成回路
１５０，２５０，３８０−１〜３８０−Ｎ      ドライバセル
１５１，１５４，２４２，２４５，３９２，３９５      NMOS
１５２，１５３，２４３，２４４，３８２，３８５      PMOS
２４１      オペアンプ
３７０      カレントDAC
３８１，３８３，３９１，３９３      スイッチ
３８４，３９４      キャパシタ
【図１】
2007065230.tif 000003
【図２】
2007065230.tif 000004
【図３】
2007065230.tif 000005
【図４】
2007065230.tif 000006
【図５】
2007065230.tif 000007
【図６】
2007065230.tif 000008
【図７】
2007065230.tif 000009
【図８】
2007065230.tif 000010
【図９】
2007065230.tif 000011
【図１０】
2007065230.tif 000012
【図１１】
2007065230.tif 000013
【図１２】
2007065230.tif 000014
【図１３】
2007065230.tif 000015
【図１４】
2007065230.tif 000016
【図１５】
2007065230.tif 000017