(57)【要約】【課題】反転層を配線に利用するメモリ方式を採用した不揮発性半導体記憶装置において、メモリセル間の特性ばらつきを低減することのできる技術を提供する。【解決手段】補助電極（５ｎ−１），５ｎ，５（ｎ＋１）はメモリマットの端部で一本おきに結束されて配線１６，１７に接続されている。拡散層からなるローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）は、選択トランジスタを介してグローバルデータ線１８に接続されている。反転層配線１５へはメモリマットの端部１９とメモリマットの中央部２０において給電されており、メモリマットの中央部２０での給電はワード線ＷＬ（制御電極６）と並行して形成された配線１４が用いられる。【選択図】図８
2007149734.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、第１方向に沿って形成された前記第１導電型とは異なる第２導電型の第１拡散層と、
前記半導体基板の主面上にゲート絶縁膜を介して前記第１方向と直行する第２方向に沿って互いに平行に形成された複数の補助電極と、
隣接する前記補助電極の間の前記半導体基板に、前記第１拡散層が形成された領域に切断部分を有して前記第２方向に沿って互いに平行に形成され、前記補助電極と独立に制御可能である前記第２導電型の第２拡散層からなる複数のローカルデータ線と、
前記補助電極と前記ローカルデータ線との間の前記補助電極の側壁に周囲を絶縁膜で囲まれて形成された電荷蓄積領域と、
前記電荷蓄積領域の上層に、前記第１方向に沿って互いに平行に形成された複数のワード線とを含む半導体記憶装置であって、  
前記補助電極に電圧を印加することにより前記半導体基板に形成される反転層配線が、前記第１拡散層と電気的に接続することを特徴とする半導体記憶装置。
【請求項２】
第１導電型の半導体基板の主面上にゲート絶縁膜を介して第２方向に沿って互いに平行に形成された複数の第１補助電極と、
隣接する前記第１補助電極の間に、前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第２方向に沿って互いに平行に形成され、前記第１補助電極と独立に制御可能である複数の第２補助電極と、
周囲を絶縁膜で囲まれて前記第１補助電極と前記第２補助電極との間に形成された電荷蓄積領域と、
前記第２方向と直行する第１方向に沿って互いに平行に形成された複数のワード線と、
前記第１補助電極に電圧を印加することにより前記半導体基板に形成される第１反転層配線と、
前記第２補助電極に電圧を印加することにより前記半導体基板に形成される第２反転層からなるローカルデータ線とを含む半導体記憶装置であって、
前記第１補助電極は切断部分を有し、前記切断部分の前記半導体基板に前記第１導電型とは異なる第２導電型の拡散層が形成され、前記拡散層が前記ワード線と同一層または前記ワード線よりも上層の前記第１方向に沿って形成された配線に電気的に接続していることを特徴とする半導体記憶装置。
【請求項３】
第１導電型の半導体基板の主面上にゲート絶縁膜を介して第２方向に沿って互いに平行に形成された複数の第１補助電極と、
隣接する前記第１補助電極の間に、前記半導体基板の主面上に前記ゲート絶縁膜を介して前記第２方向に沿って互いに平行に形成され、前記第１補助電極と独立に制御可能である複数の第２補助電極と、
周囲を絶縁膜で囲まれて前記第１補助電極と前記第２補助電極との間に形成された電荷蓄積領域と、
前記第２方向と直行する第１方向に沿って互いに平行に形成された複数のワード線と、
前記第１補助電極に電圧を印加することにより前記半導体基板に形成される第１反転層配線と、
前記第２補助電極に電圧を印加することにより前記半導体基板に形成される第２反転層からなるローカルデータ線とを含む半導体記憶装置であって、
前記第１補助電極は切断部分を有し、前記第１補助電極の切断部分の前記半導体基板に前記第１導電型とは異なる第２導電型の第１拡散層が形成され、前記第１拡散層が前記ワード線と同一層または前記ワード線よりも上層の前記第１方向に沿って形成された第１配線に電気的に接続し、
前記第２補助電極は切断部分を有し、前記第２補助電極の切断部分の前記半導体基板に前記第２導電型の第２拡散層が形成され、前記第２拡散層が前記第１配線よりも上層の前記第２方向に沿って形成された第２配線に電気的に接続していることを特徴とする半導体記憶装置。
【請求項４】
請求項２または３記載の半導体記憶装置において、前記半導体基板に形成された溝の内部に前記第１拡散層を形成し、前記ワード線を前記溝の内部に形成しないことを特徴とする半導体記憶装置。
【請求項５】
以下の工程を含むことを特徴とする半導体記憶装置の製造方法；
（ａ）第１導電型の半導体基板に、レジストパターンをマスクにして前記第１導電型とは異なる第２導電型の不純物をイオン打ち込みして、第１拡散層を第１方向に沿って形成する工程、
（ｂ）前記半導体基板の表面にゲート絶縁膜を形成した後、複数の補助電極を前記第１方向と直行する第２方向に沿って互いに平行に形成する工程、
（ｃ）前記補助電極の側壁に絶縁膜を介して電荷蓄積領域を形成する工程、
（ｄ）前記第１拡散層をレジストパターンで覆い、前記半導体基板に前記第２導電型の不純物をイオン打ち込みして、隣接する前記補助電極の間に、切断部分を有する第２拡散層からなる複数のローカルデータ線を前記第２方向に沿って互いに平行に形成する工程、
（ｅ）前記ローカルデータ線の切断部分において前記第１拡散層を露出させる工程、
（ｆ）前記ローカルデータ線の切断部分以外の領域において、前記電荷蓄積領域の上層に絶縁膜を介して複数のワード線を前記第１方向に沿って互いに平行に形成し、前記複数のローカルデータ線の切断部分の領域において、前記ワード線と同一材料によって、前記第１拡散層に接続する配線を前記第１方向に沿って形成する工程、
（ｇ）前記ローカルデータ線の切断部分の両側を、前記ワード線よりも上層の配線により接続する工程。
【請求項６】
以下の工程を含むことを特徴とする半導体記憶装置の製造方法；
（ａ）第１導電型の半導体基板の表面にゲート絶縁膜を形成した後、第１方向に延びるパターンで互いに接続して、複数の補助電極を前記第１方向と直行する第２方向に沿って互いに平行に形成する工程、
（ｂ）前記補助電極の側壁に絶縁膜を介して電荷蓄積領域を形成する工程、
（ｃ）前記半導体基板に前記第１導電型とは異なる第２導電型の不純物をイオン打ち込みして、前記補助電極の間に、前記パターンの部分で切断された第２拡散層からなる複数のローカルデータ線を前記第２方向に沿って互いに平行に形成する工程、
（ｄ）前記パターンを除去する工程、
（ｅ）前記パターンが除去された部分の前記半導体基板に前記第２導電型の不純物をイオン打ち込みして、第１拡散層を形成する工程、
（ｆ）前記パターンが除去された部分の前記第１拡散層を露出させる工程、
（ｇ）前記パターンが除去された部分以外の領域において、前記電荷蓄積領域の上層に絶縁膜を介して複数のワード線を前記第１方向に沿って互いに平行に形成し、前記パターンが除去された部分の領域において、前記ワード線と同一材料によって、前記第１拡散層に接続する配線を前記第１方向に沿って形成する工程、
（ｈ）前記ローカルデータ線の切断部分の両側を、前記ワード線よりも上層の配線により接続する工程。
【請求項７】
以下の工程を含むことを特徴とする半導体記憶装置の製造方法；
（ａ）第１導電型の半導体基板の表面にゲート絶縁膜を形成した後、複数の第１補助電極と複数の第２補助電極とを交互に第２方向に沿って互いに平行に形成する工程、
（ｂ）前記第１補助電極と前記第２補助電極との間に、絶縁膜を介して電荷蓄積領域を形成する工程、
（ｃ）前記電荷蓄積領域の上層に絶縁膜を介して複数のワード線を前記第２方向と直交する第１方向に沿って互いに平行に形成する工程、
（ｄ）前記第１補助電極に切断部分を形成する工程、
（ｅ）前記切断部分の前記半導体基板に前記第１導電型とは異なる第２導電型の不純物をイオン打ち込みして、拡散層を形成する工程、
（ｆ）前記切断部分の前記拡散層を露出させる工程、
（ｇ）前記拡散層に接続する配線を前記第１方向に沿って形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造技術に関し、特に、不揮発性メモリセルを有する不揮発性半導体記憶装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
携帯性に優れたデータ格納用として、半導体不揮発性メモリであるフラッシュメモリが広く用いられている。フラッシュメモリのビット当りの価格は年々急速に下がっており、その下がり方は微細化のみから期待される下がり方よりも急峻である。これは素子構造上の工夫または多値記憶の導入によるものである。
【０００３】
例えば互いに平行に形成されたソース領域とドレイン領域との間に、これらと平行でかつオーバーラップのない位置に補助電極構造を有し、書込み時には補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース領域またはドレイン領域として用いることにより、メモリセル間の書込み特性のバラツキを低減した半導体記憶装置が開示されている（例えば特許文献１参照）。
【０００４】
また、補助電極を用いたホットエレクトロン注入による書込み方式により、小さい書込み電流と高速の書込みとを両立したファイル用途大容量フラッシュメモリが報告されている（例えば非特許文献１参照）。この方式は補助電極下の基板表面に電気的に形成される反転層をローカルデータ線またはローカルソース線として用いることで、Ｆを加工寸法として４Ｆ２という理想的に小さいメモリセルサイズを実現することができる。
【特許文献１】特開２００４−１５２９７７号公報
【非特許文献１】Y. Sasago et al, IEEE International Electron Devices Meeting p.823-826, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フラッシュメモリの容量増大に従って音楽ファイルまたは動画等のサイズの大きなファイルを扱う応用が広がっている。このため、大容量でしかも書込み速度が速いフラッシュメモリの需要が今後ますます高まってくると予想される。上記特許文献１および非特許文献１に記載されたメモリセルおよびメモリセルアレイ構造は、メモリセルサイズが小さいことから大容量化に適し、書込みも高速である。しかしながら、反転層をローカル配線に用いることから抵抗が高く、このため書込み時または読出し時の電流が減少し、またメモリセルアレイ内の該当メモリセルの位置に依存して書込み特性および読出し特性がばらつくという課題がある。
【０００６】
本発明の目的は、反転層を配線に利用するメモリ方式を採用した不揮発性半導体記憶装置において、メモリセル間の特性ばらつきを低減することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体記憶装置は、半導体基板に第１方向に沿って形成された第１拡散層と、半導体基板の主面上にゲート絶縁膜を介して第１方向と直交する第２方向に沿って互いに平行に形成された複数の補助電極と、隣接する補助電極の間の半導体基板に、第１拡散層が形成された領域に切断部分を有して第２方向に沿って互いに平行に形成され、補助電極と独立に制御可能である第２拡散層からなる複数のローカルデータ線と、補助電極とローカルデータ線との間の補助電極の側壁に周囲を絶縁膜で囲まれて形成された電荷蓄積領域と、電荷蓄積領域の上層に、第１方向に沿って互いに平行に形成された複数のワード線とを含み、補助電極に電圧を印加することにより半導体基板に形成される反転層配線が、第１拡散層と電気的に接続するものである。
【００１０】
本発明による半導体記憶装置の製造方法は、半導体基板に第１拡散層を第１方向に沿って形成する工程と、半導体基板の表面にゲート絶縁膜を形成した後、複数の補助電極を第１方向と直行する第２方向に沿って互いに平行に形成する工程と、補助電極の側壁に絶縁膜を介して電荷蓄積領域を形成する工程と、隣接する補助電極の間に、第１拡散層が形成された領域に切断部分を有する第２拡散層からなる複数のローカルデータ線を、第２方向に沿って互いに平行に形成する工程と、ローカルデータ線の切断部分において第１拡散層を露出させる工程と、ローカルデータ線の切断部分以外の領域において、電荷蓄積領域の上層に絶縁膜を介して複数のワード線を第１方向に沿って互いに平行に形成し、ローカルデータ線の切断部分の領域において、ワード線と同一材料によって、第１拡散層に接続する配線を第１方向に沿って形成する工程と、ローカルデータ線の切断部分の両側を、ワード線よりも上層の配線により接続する工程とを含む。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
反転層配線を複数の給電領域に接続して反転層配線の長さを実効的に短くすることにより、抵抗の影響が小さくなり、メモリセル間の書き込み特性または読出し特性のばらつきの小さい不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１３】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
本発明の実施の形態１である不揮発性半導体記憶装置のメモリ領域を構成するメモリセル（記憶素子）を図１〜図１０を用いて説明する。
【００１７】
図１に、本実施の形態１によるメモリアレイの要部断面図を示す。
【００１８】
ｐ型のシリコン基板１にｎ型ウエル領域２が設けられ、その中にｐ型ウエル領域３が設けられた３重ウエル構造を持ち、さらにｐ型ウエル領域３内にｎ型の拡散層からなるローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）が設けられている。シリコン基板１の主面上にはシリコン基板１の表面の電位を制御するためのｎ型多結晶シリコン膜で形成された補助電極５（ｎ−１），５ｎ，５（ｎ＋１）が設けられている。さらに補助電極５（ｎ−１），５ｎ，５（ｎ＋１）の上層にはｎ型多結晶シリコン膜とタングステン（Ｗ）膜との積層構造で形成された制御電極６、および補助電極５（ｎ−１），５ｎ，５（ｎ＋１）の両側にはｎ型多結晶シリコン膜で形成された電荷蓄積領域７が設けられており、上記制御電極６はワード線ＷＬを兼ねている。
【００１９】
電荷蓄積領域７とシリコン基板１の表面との間には、例えば厚さ８ｎｍ程度のシリコン酸化膜からなるトンネル絶縁膜８が設けられ、電荷蓄積領域７と制御電極６との間には、例えば厚さがそれぞれ５ｎｍ、８ｎｍおよび５ｎｍ程度のシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜からなる積層膜９が設けられ、補助電極５（ｎ−１），５ｎ，５（ｎ＋１）とシリコン基板１との間には、例えば厚さ６ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１０が設けられている。補助電極５（ｎ−１），５ｎ，５（ｎ＋１）下のシリコン基板１の表面不純物濃度と電荷蓄積領域７下のシリコン基板１の表面不純物濃度とは互いに異なる値に設定されている。メモリセルアレイはこのような構造が繰り返されて構成される。なお、このメモリセルには、素子分離に用いられる絶縁膜で埋め込まれた分離溝が設けられていないという特徴がある。
【００２０】
図２〜図６に、本実施の形態１によるメモリアレイの要部平面図を示し、図７に、図６のＡ−Ａ′線における要部断面図を示す。これら図では、同じ場所を異なる形成工程の段階で示している。図２は補助電極形成後、図３はローカルデータ線形成後、図４はワード線形成前、図５は接続部形成後、図６は１層目の金属配線形成後のメモリセルの要部平面図である。また、これら図において点線で囲った部分が単位メモリセルに対応し、図６のＢ−Ｂ′線における要部断面が前記図１に示した要部断面に対応する。
【００２１】
本実施の形態１による不揮発性半導体記憶装置のメモリ領域は、一方向にワード線ＷＬが１２８本繰り返された構造を基本単位（以下、メモリマットという）とし、その両端で補助電極…，５（ｎ−１），５ｎ，５（ｎ＋１），…が１本おきに結束され、隣接する補助電極…，５（ｎ−１），５ｎ，５（ｎ＋１），…に独立な電圧を与えることを可能としている。また、拡散層からなるローカルデータ線…，４（ｎ−１），４ｎ，４（ｎ＋１），…はメモリマットの端部でスイッチを介して金属配線であるグローバルビット線に接続されている。１本のグローバルビット線には複数本のローカルデータ線…４（ｎ−１），４ｎ，４（ｎ＋１），…が接続され、階層化されたデータ線構造をとっている。メモリセルアレイはメモリマットの全体に渡って同様の構造が繰り返される。
【００２２】
しかし、ローカルデータ線…，４（ｎ−１），４ｎ，４（ｎ＋１），…を構成する拡散層にメモリマット内で切断部分が存在し、切断部分の両側の拡散層が金属配線１１（図６に記載）を介して接続されている。また、その切断部分にはローカルデータ線…，４（ｎ−１），４ｎ，４（ｎ＋１），…を構成する拡散層と直交する方向に沿って延びるｎ型の拡散層１２（図２〜図４に記載）が存在する。この拡散層１２は孔パターン１３（図４に記載）を通してワード線ＷＬ（制御電極６）と同じ材料で同じ方向に設けられた配線１４（図５、図６に記載）に接続されている。本実施の形態１では、例えばこのような切断部分をメモリマット内に３箇所、すなわちワード線ＷＬ３２本毎に設けている。
【００２３】
図８に、本実施の形態１によるメモリセルアレイの等価回路図を示す。ここでは、図面の煩雑さを避けるため、ワード線ＷＬ８本を１マットとし、ソース線への給電構造を中央の一箇所にのみ設けた等価回路図を示す。
【００２４】
図８には、読出し時に補助電極５ｎにより反転層配線１５が形成された場合の電気的な接続関係が示されている。補助電極（５ｎ−１），５ｎ，５（ｎ＋１）はメモリマットの端部で一本おきに結束されて配線１６，１７に接続されている。拡散層からなるローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）は、選択トランジスタを介してグローバルデータ線１８に接続されている。反転層配線１５へはメモリマットの端部１９とメモリマットの中央部２０において給電されており、メモリマットの中央部２０での給電はワード線ＷＬ（制御電極６）と並行して形成された配線１４が用いられる。図９に、前記図６と同じ工程におけるメモリマットの端部１９近傍およびメモリマットの中央部２０の近傍の要部平面図を示す。
【００２５】
本実施の形態１では、例えば図８の点線で囲ったメモリセルを読出す際に、補助電極５（ｎ−１），５ｎ，５（ｎ＋１）の下に反転層配線１５を形成してローカルソース線とする。この時、ワード線ＷＬに平行な配線１４とその下のシリコン基板１に設けられた拡散層１２によって給電が行われる。これは拡散層に切断部分を形成しないローカルデータ線をメモリマットの端部で給電する場合と比較して反転層配線１５の長さを短くすることができる。その結果、反転層配線１５の抵抗による電圧降下が小さくなり、メモリマット内の特性ばらつきを低減することができる。
【００２６】
次に動作を説明する。補助電極５ｎの両側に設けられた電荷蓄積領域７に各々４レベルの閾値を用いて２ビットの記憶を行い、単位メモリセル当たり４ビットの記憶を行う。
【００２７】
まず、書込み動作を説明する。補助電極５ｎの右側の電荷蓄積領域７（例えば図１または図８の電荷蓄積領域７Ｒ）に情報を書込むこととする。図１０に、閾値電圧Ｖｔｈおよび情報の対応をまとめる。ここで電圧Ｖ３，Ｖ２Ｈ，Ｖ２Ｌ，Ｖ１Ｈ，Ｖ１Ｌ，Ｖ０Ｈ，Ｖ０Ｌは、Ｖ３＞Ｖ２Ｈ＞Ｖ２Ｌ＞Ｖ１Ｈ＞Ｖ１Ｌ＞Ｖ０Ｈ＞Ｖ０Ｌの関係を有する。なお、“０”または“１”の２ビット情報と閾値電圧Ｖｔｈとは別の対応のさせ方をしても構わない。書き込む閾値電圧Ｖｔｈの順序はどのような順序でも構わないが、本実施の形態１では高い閾値電圧Ｖｔｈから順に書込むこととする。
【００２８】
対象とするメモリセルに書込みたい情報が“０１”である場合、ローカルデータ線４（ｎ＋１）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定する。他端のローカルデータ線４ｎは電圧Ｖｄｗよりも低い電圧Ｖｓｗ（例えば０Ｖ）に設定する。補助電極５ｎを比較的低い電位Ｖｗａ（例えば１Ｖ）に設定し、補助電極５ｎの下のシリコン基板１の表面を高抵抗の導通状態にする。この選択された補助電極５ｎの両隣の補助電極５（ｎ−１），５（ｎ＋１）の電位は、さらに低い電位Ｖｗａｎ（例えば−０．５Ｖ）に設定し、補助電極５ｎの下のシリコン基板１の表面に反転層を形成しないことで補助電極５（ｎ−１），５（ｎ＋１）の両端のローカルデータ線４（ｎ＋１）と４ｎとの間およびローカルデータ線４（ｎ＋１）と４（ｎ＋２）との間を非導通として電気的な絶縁を行う。
【００２９】
制御電極６に高電圧Ｖｗｗ３（例えば１５Ｖ）の書込みパルスを印加すると、補助電極５ｎの下のシリコン基板１の表面以外は低抵抗状態となるため、ローカルデータ線４ｎと４（ｎ＋１）との間に電位差がある場合には補助電極５ｎの右端部の下に電界が集中してホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極６の電位が高いことから制御電極６の方向に引き寄せられて、トンネル絶縁膜８のポテンシャル障壁を跳び越えて電荷蓄積領域７Ｒに注入される。この時、補助電極５ｎの下のシリコン基板１の表面が高抵抗であるため、ローカルデータ線４ｎと４（ｎ＋１）との間に流れる電流は相対的に小さく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたい情報が“０１”でない場合にはローカルデータ線４ｎと４（ｎ＋１）との間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また、非選択ワード線ＷＬは十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線ＷＬで駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。
【００３０】
この後、読出し動作を行い、閾値電圧Ｖｔｈが電圧Ｖ３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書込みたい情報が“０１”でかつ閾値電圧Ｖｔｈが電圧Ｖ３よりも高くない場合は、再度ローカルデータ線４（ｎ＋１）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、書込みパルスを印加する。この後、再び読出し検証動作を行い、必要なら書込みパルスを印加するというシーケンスを繰り返す。
【００３１】
本実施の形態１によるメモリセルアレイの構成では、隣接するメモリセルを電気的な素子分離に用いるため、同じワード線ＷＬで駆動される複数のメモリセルのうち、１個おきのメモリセルの補助電極５（ｎ−１），５ｎ，５（ｎ＋１）について同じ側に対して書込み動作を行うが、これら書込み対象メモリセルが全て検証を通過した時点で“０１”書込みシーケンスは終了する。
【００３２】
次に“００”書込みシーケンスに移る。この場合も書込み対象メモリセルに書込みたい情報が“００”ならば、ローカルデータ線４（ｎ＋１）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、そうでなければ他端と同じ電圧Ｖｓｗ（例えば０Ｖ）に設定する。補助電極５ｎの設定電位Ｖｗａ（例えば１Ｖ）は同じである。この後、ワード線ＷＬに書込みパルスを印加するが、この電圧Ｖｗｗ２には電圧Ｖｗｗ３より低い電圧、例えば１２Ｖを用いる。これに“０１”書込み時と同じパルス幅を用いても注入される電荷量が少なく、より低い閾値電圧Ｖｔｈの書込みができる。
【００３３】
検証も同様に行うが、違いは閾値電圧Ｖｔｈを電圧Ｖ２Ｌよりも高く、電圧Ｖ２Ｈよりも低い値に設定する必要がある。ここでは最初の書込みパルスで電荷を注入しすぎないように設定し、２回目以降のパルス幅を小さくして過剰な電荷注入を防ぐ。書込み対象メモリセルが全て検証を通過した時点で“００”書込みシーケンスは終了し、“１０”書込みシーケンスへ移る。“１０”書込みでは、書込み電圧Ｖｗｗ１に電圧Ｖｗｗ２よりも低い電圧、例えば１０Ｖを用いる。目標の閾値電圧Ｖｔｈの範囲が異なる以外は“００”書込みと同様な動作である。この後、“１１”書込みシーケンスを行って、このメモリセルの書込み動作は終了する。同じメモリセルの補助電極５ｎについて左側の電荷蓄積領域７（例えば図１または図８の電荷蓄積領域７Ｌ）に書込みを行う場合にはローカルデータ線４ｎと４（ｎ＋１）の役割を入れ換えればよい。
【００３４】
ここでは各情報の書込みにおいて、シーケンスを通じてワード線ＷＬ（制御電極６）へ印加する書込みパルスの電圧を一定の値としたが、回数が増えるに従い、高い電圧を加えるようなパルス列を用いることで、書込みシーケンスを短時間で終わらせることが可能である。また、ここで述べた書込み動作において、選択されない補助電極５（ｎ−１），５（ｎ＋１）の下のシリコン基板１の表面は電気的な素子分離に用いるため、閾値電圧Ｖｔｈが低いと負の大きな電圧を使用しないとカットオフが出来ないことになる。一方、電荷蓄積領域７の下のシリコン基板１の表面では電圧降下が少ないことが望ましく、従って、ある程度閾値電圧Ｖｔｈが低いことが望ましい。このため補助電極５ｎの下のシリコン基板１の表面のｐ型不純物濃度は、電荷蓄積領域７の下のシリコン基板１の表面のｐ型不純物濃度よりも高く設定した。
【００３５】
次に、読み出し動作を説明する。上記書込み動作の説明で情報を書込んだ補助電極５ｎの右側の電荷蓄積領域７（例えば図１または図８の電荷蓄積領域７Ｒ）の情報を読み出すこととする。反転層配線１５に所定の電位Ｖｓ（例えば０Ｖ）を与え、補助電極５ｎの電位を電圧Ｖｓよりも大きい電位Ｖａ（例えば３Ｖ）に設定する。補助電極５ｎの下のシリコン基板１には反転層配線１５が形成され、この反転層配線１５の電位はほぼ電圧Ｖｓと同じとなる。この選択された補助電極５ｎの両隣の補助電極５（ｎ−１），５（ｎ＋１）の電位は、補助電極５ｎの下のシリコン基板１の表面に反転層配線１５が形成されない低い電位Ｖａｎ（例えば０Ｖ）に設定する。これによって補助電極５（ｎ−１），５（ｎ＋１）の両端のローカルデータ線４（ｎ＋１）と４ｎとの間およびローカルデータ線４（ｎ＋１）と４（ｎ＋２）との間を非導通とし、電気的な絶縁を行う。
【００３６】
４レベルを読み出すために、まず閾値電圧Ｖｔｈが“００”のレベル以上すなわち電圧Ｖ２Ｌ以上なのか、“１０”のレベル以下すなわち電圧Ｖ１Ｈ以下なのかの判定を行う。グローバルデータ線１８を通じてローカルデータ線４（ｎ＋１）の電位を電圧Ｖｓよりも高い電圧Ｖｄｒ（例えば１Ｖ）にプリチャージする。他端のローカルデータ線４ｎはより低い電圧Ｖｄｒｎ（例えば０Ｖ）に設定する。この後、制御電極６にＶ１Ｈ＜Ｖｒｗ１＜Ｖ２Ｌなる電圧Ｖｒｗ１を印加する。メモリセルの閾値電圧Ｖｔｈが電圧Ｖ１Ｈ以下ならば反転層配線１５とローカルデータ線４（ｎ＋１）との間が導通状態となり、反転層給電用の金属配線に電流が流れる。メモリセルの閾値電圧Ｖｔｈが電圧Ｖ２Ｌ以上ならば非導通あるいは高抵抗状態である。
【００３７】
この結果が電圧Ｖ１Ｈ以下ならば、プリチャージ後、制御電極６にＶ０Ｈ＜Ｖｒｗ０＜Ｖ１Ｌなる電圧Ｖｒｗ０を印加し、流れる電流の違いを利用して“１１”か“１０”かの判定を行う。最初の読出し結果が電圧Ｖ２Ｌ以上であった場合には、プリチャージ後に制御電極６に加える電圧はＶ２Ｈ＜Ｖｒｗ２＜Ｖ３なる電圧Ｖｒｗ２とする。流れる電流の違いを利用して“００”か“０１”かの判定を行う。以上の読出し動作において、電圧Ｖｒｗ１を用いた結果によって次に印加する電圧条件を変えるのではなく、電圧Ｖｒｗ０、Ｖｒｗ１、Ｖｒｗ２による読出し動作を全て行って情報の読出しを行う方法を用いることも可能である。前者は読出し電圧印加が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの制御回路を簡単化することができる。
【００３８】
補助電極５ｎの左側の電荷蓄積領域７（例えば図１または図８の電荷蓄積領域７Ｌ）の情報を読み出す場合にはローカルデータ線４（ｎ＋１）と、これに対応するグローバルデータ線１８の代わりにローカルデータ線４ｎと、これに対応するグローバルデータ線１８を用いればよい。本動作方式では読出し時にグローバルデータ線１８を１本おきに駆動することになる。駆動するグローバルデータ線１８の両隣のグローバルデータ線１８の電位を固定しておくことにより、駆動するグローバルデータ線１８間が電気的にシールドされて、安定した読出し動作が実現できる。
【００３９】
ここでは、反転層配線１５がソースの役割、ローカルデータ線がドレインの役割となるような電位設定を行ったが、これは逆でも構わない。その場合、読み出したい情報と逆側のローカルデータ線の電位は反転層配線１５と同電位に設定する。このような動作は抵抗の低いローカルデータ線がソースとなるため、抵抗による位置依存の特性ばらつきがより小さくなるという特徴がある。ただし、この場合、反転層配線１５がドレインとなるため、ドレイン電流をセンスする場合には接続関係を変える必要がある。すなわち、反転層配線１５の形成時に共通のソース線ではなく、独立なデータ線に電気的に接続することで独立にセンスできるようにすればよい。また、接続関係は変更せず、ソース側であるローカルデータ線の電流をセンスしてもよい。この場合、ソース電位が大きく変化するのは望ましくないため、小振幅でセンスできるセンスアンプを用いると、メモリマット場所依存の特性変動の小さい読み出し動作が可能である。
【００４０】
情報の消去は、同一ワード線ＷＬで駆動される複数のメモリセルに対して一括で行う。ワード線ＷＬに電圧Ｖｗｗ３よりも大きい負電圧Ｖｅｗ（例えば−１８Ｖ）を印加する。電子はシリコン基板１の方へ引き抜かれ、メモリセルの閾値電圧Ｖｔｈが下がる。またｐ型ウエル領域３に負電圧（例えば−３Ｖ）、ローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）に正電圧（例えば３Ｖ）を印加し、さらにワード線ＷＬに負電圧(例えば−１３Ｖ)を印加することでホールを注入し、消去を行ってもよい。
【００４１】
本実施の形態１では、メモリマットをワード線ＷＬ１２８本とし、４分割して給電領域を設けたが、メモリマットを異なる本数のワード線ＷＬで構成してもよいし、４分割をより多く、あるいは少なく分割しても構わない。本実施の形態１では給電用の取り出し部分の両側のワード線ＷＬは上記の諸動作において固定電位とし、メモリセルとして使用しない。これは周囲との容量カップリング等が異なるため、他のメモリセルと特性が異なるためであり、これをダミーとすることでメモリセルの特性が揃い、動作マージンが拡大するという特徴がある。勿論これらをメモリセルとして用いても構わない。メモリセルとして用いればより高密度のメモリを提供できる。前述の理由により、メモリアレイ全体の特性ばらつきはやや大きくなるが、ベリファイ動作によって揃える事が可能である。ただし、ベリファイに要する時間が長くなる。
【００４２】
次に、本実施の形態１による不揮発性半導体記憶装置のメモリ領域の製造工程を前述した図２〜図６を用いて説明する。
【００４３】
まず、ｐ型のシリコン基板１を用意する。シリコン基板１の主面上の所定の領域に素子分離領域を形成した後、深いｎ型ウエル領域２を形成し、さらにｐ型ウエル領域３を形成する。メモリセルのアレイ部分では素子分離は補助電極によって電気的に素子分離を行うため、素子分離領域は存在しない。素子分離領域は、例えばメモリマット端部の各領域のコンタクトへのとり出し部分、周辺回路部分にのみ存在する。高耐圧の周辺回路の閾値電圧調整用のイオン打ち込みを行った後、メモリ領域に閾値電圧調整のためのｐ型不純物、例えばボロン（Ｂ）のイオン打ち込みを行う。高耐圧のトランジスタ用に厚さ２０ｎｍ程度のゲート絶縁膜を形成した後、レジストパターンをマスクにしてメモリ領域及び通常耐圧の周辺回路領域のシリコン基板１の表面の上記ゲート絶縁膜を除去する。改めてシリコン基板１の表面を酸化し、厚さ６ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１０を形成する。補助電極５（ｎ−１），５ｎ，５（ｎ＋１）の形成前に、ｎ型不純物をイオン打ち込みして、ワード線ＷＬと並行方向に延びるソース線給電用の高濃度の拡散層１２を形成する。
【００４４】
この後、図２に示すように、補助電極５（ｎ−１），５ｎ，５（ｎ＋１）、及び周辺回路のゲート電極形成用にノンドープの多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法によって形成し、レジストパターンをマスクにしてｎ型不純物（例えばヒ素（Ａｓ）または燐（Ｐ））のイオン打ち込み、ｐ型不純物（例えばフッ化ボロン（ＢＦ２））のイオン打ち込みを各々行ってｎ型のゲート領域とｐ型のゲート領域とを作り分ける。さらに多結晶シリコン膜上にＣＶＤ法によってシリコン窒化膜を堆積し、レジストパターンをマスクにして補助電極５（ｎ−１），５ｎ，５（ｎ＋１）のパターンを形成する。
【００４５】
次に、ＣＶＤ法によりシリコン酸化膜を、例えば１２ｎｍ程度堆積した後、このシリコン酸化膜をスルー膜として、シリコン基板１の表面に不純物濃度調整用のイオン打ち込みを行う。この後、シリコン基板１の表面のスルー膜を除去し、再度酸化することにより、例えば厚さ８ｎｍ程度のトンネル絶縁膜８を形成する。さらに多結晶シリコン膜を１００ｎｍ程度堆積した後、エッチバックすることで補助電極５（ｎ−１），５ｎ，５（ｎ＋１）の側面に多結晶シリコン膜の側壁を形成する。
【００４６】
次に、図３に示すように、この側壁と、レジストパターンＲＰをマスクにしてｎ型不純物（例えばヒ素（Ａｓ））をイオン打ち込みすることでｎ型拡散層からなるローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）を形成する。
【００４７】
次に、図４に示すように、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜を順次下層から堆積し、積層膜９を形成する。この積層膜９を構成するそれぞれの膜の厚さは、例えば４ｎｍ、８ｎｍおよび４ｎｍ程度である。続いて、レジストパターンをマスクにしてエッチングを行い、ソース線給電用の拡散層１２を露出させる孔パターン１３を形成する。
【００４８】
次に、図５に示すように、ｎ型にドープされた多結晶シリコン膜とタングステン（Ｗ）膜とを順次堆積し、レジストパターンをマスクにしてこの積層膜をエッチングすることでワード線ＷＬ（制御電極６）を形成する。この時、同じレジストパターンを用いてさらにエッチングを進め、上記積層膜９とその下の多結晶シリコン膜もエッチングして、ワード線ＷＬに対して自己整合的に電荷蓄積ノードを加工する。ここで前述した孔パターン１３の上にもワード線ＷＬと平行な配線１４を形成し、ソース線給電用の拡散層１２への給電配線とする。この後、周辺回路用のトランジスタ形成を行う。さらに層間絶縁膜の形成およびその表面の平坦化を行った後、所望する箇所に孔パターンを形成する。ここで、メモリマット内でソース線給電用の拡散層１２によって切れる形となっていたローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）に達する孔パターン２１を形成する。
【００４９】
次に、図６および図７に示すように、孔パターン２１にプラグ２２を埋め込んだ後、第
１層目の金属配線１１を形成する。なお、図示は省略するが、メモリマット間を接続するグローバルビット線は２層目の金属配線を用いて形成される。
【００５０】
本実施の形態１では、ソース線給電用の拡散層１２に接続する配線１４にワード線ＷＬと同じ材料による配線を用いた。ワード線ＷＬと同時に形成できるため、例えば１層目の金属配線１１または２層目の金属配線等と同じ材料による配線を用いる場合と比較して、製造工程数または配線数の増加を抑えることができる。なお、ソース線給電用の拡散層１２に接続する配線は１層目の金属配線１１で行うこともできる。この場合、ローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）へは他層の配線が接続される。また、ソース線給電用の拡散層１２およびローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）の表面をシリサイド化してもよい。この場合、ワード線ＷＬ材料や金属配線を用いなくても低抵抗が実現できる。
【００５１】
また、本実施の形態１では、ｐ型ウエル領域３を用いて電子をキャリアとしたが、ｎ型ウエル領域を用いてホールをキャリアとして用いてもよい。この際、電圧の大小関係が逆となる。これは他の実施の形態においても同様である。
【００５２】
また、本実施の形態１では、メモリセルへの情報書込み時に、隣接するローカルデータ線（例えば４ｎと４（ｎ＋１））間に電流を流して電子注入を行ったが、これを補助電極５ｎによる反転層配線１５とローカルデータ線（４ｎまたは４（ｎ＋１））に電流を流して行ってもよい。この場合、反転層配線１５をローカルデータ線（４ｎまたは４（ｎ＋１））よりも低電位に設定する。電子は反転層配線１５よりローカルデータ線（４ｎまたは４（ｎ＋１））に流れることになるが、ここで補助電極５ｎの電位を低く設定し、反転層配線１５が高抵抗であるように設定する。ここでは１．５Ｖとした。その結果、反転層配線１５よりもローカルデータ線（４ｎまたは４（ｎ＋１））に流れる電流が小さく抑えられるため、多数のメモリセルに同時に書き込みを行うことが可能であり、メモリチップの高い書込みスループットが実現できる。これは、前述した書込み動作におけるローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）と補助電極５（ｎ−１），５ｎ，５（ｎ＋１）の役割を反転層配線１５と補助電極５（ｎ−１），５ｎ，５（ｎ＋１）が果たしていることになる。この書込み動作においては、ソースに対応する反転層配線１５の抵抗が高いため、反転層配線１５に給電する部分からメモリセルまでの距離が長いとメモリセルのソース電位が浮いてしまい、書込み特性がばらつく。しかし、本発明ではメモリマット中の複数の箇所でソース給電を行うため、給電する部分からメモリセルまでの距離が短くなり、特性ばらつきを小さく抑えることができる。
【００５３】
また、本実施の形態１では、電荷蓄積領域７として多結晶シリコン膜による浮遊ゲートを用いたが、シリコン（Ｓｉ）等の他の半導体、金属による微小結晶を複数設けて電荷蓄積領域７としてもよく、またシリコン窒化膜やアルミナ膜等のトラップを有する絶縁膜によって電荷蓄積領域７を構成してもよい。離散よりなる微小粒を用いると、記憶ノードが互いに絶縁されているため、従来のフラッシュメモリの記憶ノードのように加工によって切り離す必要がなく、加工が容易となりプロセスマージンが増大する。またこのような加工容易性はシリコン窒化膜のようなトラップを有する絶縁膜を用いても得られる。シリコン窒化膜はシリコン酸化膜に対して選択比を持つエッチングをすることが可能であり、また微小粒からなる電荷蓄積領域７よりもより加工性に優れている。一方で微小粒からなる電荷蓄積領域７の周囲をシリコン酸化膜のようなトラップを持たない他の絶縁材料で囲むことが可能であるため、一般に微小粒間での電荷移動が起こりにくい材料選択が可能であり、保持特性に優れる。このため閾値電圧Ｖｔｈのマージンの小さい多値記憶に適している。従って、本実施の形態１のような注入電荷量によって複数の情報を記憶し、特性変動を小さく抑えたい用途に好適である。上記電荷蓄積領域７の構成に関して述べたことは全て他の実施の形態でも同様である。
【００５４】
（実施の形態２）
本発明の実施の形態２である不揮発性半導体記憶装置のメモリ領域を構成するメモリセルを図１１〜図１５を用いて説明する。本実施の形態２のメモリセルの等価回路および動作条件は、前述した実施の形態１のメモリセルと同一であるが、前述した実施の形態１と相違する点は、その製造方法にある。
【００５５】
以下では、図１１〜図１５に示したメモリセルアレイの要部平面図を用いて、前述した実施の形態１と異なる部分の製造方法とともに構造の説明を行う。
【００５６】
図１１は、前述した実施の形態１の図３と同じ製造工程におけるメモリセルの要部平面構造図である。補助電極形成用パターン５を形成し、さらに補助電極形成用パターン５の側壁に電荷蓄積ノード形成用パターン７ａを形成し、この状態でｎ型不純物（例えはヒ素（Ａｓ））のイオン打ち込みを行い、ローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）となる拡散層を形成する。補助電極形成用パターン５および電荷蓄積ノード形成用パターン７ａは、例えば多結晶シリコン膜からなる。ここで特徴的なのは、補助電極形成用パターン５である。後に切り離して独立の線となる複数の補助電極５（ｎ−１），５ｎ，５（ｎ＋１）が、この時点では横方向に延びるパターンによって接続されている。このため、ローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）となる拡散層を形成するためのｎ型不純物のイオン打ち込みを自己整合的に行うことが可能であり、より面積ペナルティが小さいセルアレイを実現することができる。
【００５７】
次に、図１２に示すように、レジストパターンをマスクにしてエッチングを行い、補助電極形成用パターン５の繋がっていた部分を切り離し、補助電極５（ｎ−１），５ｎ，５（ｎ＋１）を形成する。同じレジストパターンを用いてｎ型不純物（例えばヒ素（Ａｓ））をイオン打ち込みすることにより、補助電極形成用パターン５が除去された部分２３にｎ型不純物を導入する。
【００５８】
次に、図１３に示すように、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜を順次下層から堆積し、積層膜９を形成する。この積層膜９を構成するそれぞれの膜の厚さは、例えば４ｎｍ、８ｎｍおよび４ｎｍ程度である。続いて、レジストパターンをマスクにしてエッチングを行い、補助電極形成用パターン５が除去された部分２３に接続する孔パターン２４を形成する。
【００５９】
次に、図１４に示すように、ワード線ＷＬ形成用のｎ型多結晶シリコン膜およびタングステン（Ｗ）膜を順次堆積する。ここで堆積したｎ型多結晶シリコン膜は、補助電極形成用パターン５が除去された部分２３であって、ｎ型不純物が導入された領域と電気的に接続される。さらにレジストパターンをマスクにしてタングステン（Ｗ）膜、ｎ型多結晶シリコン膜、積層膜９、電荷蓄積ノード形成用パターン７ａを順次加工することにより、ワード線ＷＬおよびソース線２５が並行に配線される。その後、周辺回路のトランジスタを形成し、さらに層間絶縁膜を堆積し、レジストパターンをマスクにして層間絶縁膜の所望する箇所に孔パターン２６を形成する。
【００６０】
次に、図１５に示すように、ローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）に達する孔パターン２６にプラグを埋め込んだ後、プラグを１層目の金属配線１１で結んでローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）を形成する。その後、さらに上層の金属配線を形成してグローバルビット線や他の配線を形成する。補助電極形成用パターン５が除去された部分２３に接続する配線は孔パターン２４を通して１層目の配線１１で行うこともできる。この場合、ローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）へは他層の配線が接続される。
【００６１】
（実施の形態３）
本発明の実施の形態３である不揮発性半導体記憶装置のメモリ領域を構成するメモリセルを図１６〜図２２を用いて説明する。図１７〜図２０はメモリセルアレイの要部平面図であって、メモリセルの構造を説明するために同じ場所を異なる形成工程の段階で示している。図１６は図１９のＣ−Ｃ′線における要部断面図、図２１は図２０のＤ−Ｄ′線における要部断面図、図２２は図２０のＥ−Ｅ′線における要部断面図である。
【００６２】
まず、図１６と前述した実施の形態１の図１を用いてその相違する点を説明する。本実施の形態３のメモリセルの等価回路および動作条件は、前述した実施の形態１のメモリセルと同一であるが、本実施の形態３では、補助電極が前述した実施の形態１の２倍の密度で配置されている。すなわち、前述した実施の形態１では、ローカルデータ線４（ｎ−１），４ｎ，４（ｎ＋１）はシリコン基板１にｎ型不純物をイオン打ち込みすることにより形成された拡散層によって構成されるが、本実施の形態３では、補助電極３０（ｎ−１），３０ｎ，３０（ｎ＋１）に正の電位を与えることで形成されるｎ型反転層によってローカルデータ線３１（ｎ−１），３１ｎ，３１（ｎ＋１）は構成される。
【００６３】
以下では、図１７〜図２２に示したメモリセルの要部平面図および要部断面図を用いて、前述した実施の形態１と異なる部分の製造方法とともに構造の説明を行う。
【００６４】
まず、図１７に示すように、多結晶シリコン膜からなる補助電極形成用パターン３２を形成した後、レジストパターンと補助電極形成用パターン３２とをマスクにしてシリコン基板１をエッチングし、シリコン基板１の一部領域に溝３３を形成する。続いて、絶縁膜を堆積し、エッチバックした後に、シリコン基板１の表面の絶縁膜を除去する。さらに、酸化処理を施してシリコン基板１の表面にトンネル絶縁膜８を形成する。
【００６５】
次に、図１８に示すように、電荷蓄積ノード形成用のｎ型多結晶シリコン膜を堆積し、その表面を平坦化する。続いて、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜を順次下層から堆積し、積層膜を形成する。この積層膜を構成するそれぞれの膜の厚さは、例えば４ｎｍ、８ｎｍおよび４ｎｍ程度である。続いて、ワード線ＷＬ形成用のｎ型多結晶シリコン膜およびタングステン（Ｗ）膜を順次堆積する。その後、レジストパターンをマスクにしてタングステン（Ｗ）膜、ｎ型多結晶シリコン膜、積層膜、電荷蓄積ノード形成用のｎ型多結晶シリコン膜を加工することにより、ワード線ＷＬが並列に配線される。この結果、シリコン基板１をエッチングして形成された溝３３の内部にワード線ＷＬおよび電荷蓄積ノード形成用のｎ型多結晶シリコン膜が形成されない構造となる。
【００６６】
次に、穴形状のレジストパターン３４をマスクにして補助電極形成用パターン３２のエッチングを行い、切り離す補助電極形成用パターン３２を補助電極５（ｎ−１），５ｎ，５（ｎ＋１）とし、切り離さない補助電極形成用パターン３２を補助電極３０（ｎ−１），３０ｎ，３０（ｎ＋１）とする。切り離す補助電極５（ｎ−１），５ｎ，５（ｎ＋１）により形成される反転層がローカルソース線に対応し、切り離さない補助電極３０（ｎ−１），３０ｎ，３０（ｎ＋１）により形成される反転層がローカルデータ線３１（ｎ−１），３１ｎ，３１（ｎ＋１）に対応する。さらに、同じレジストパターン３４をマスクにしてｎ型不純物をイオン打ち込みすることによりｎ型拡散層３５を形成する。
【００６７】
次に、図１９に示すように、周辺回路のトランジスタを形成し、さらに層間絶縁膜を堆積した後、レジストパターンをマスクにしてソース線給電用のｎ型拡散層３５に接する孔パターン３６および補助電極５（ｎ−１），５ｎ，５（ｎ＋１）に接する孔パターン３７を形成する。ここで、ソース線給電用のｎ型拡散層３５は共通でよいため、孔パターン３６は横一列に形成する。一方、補助電極５（ｎ−１），５ｎ，５（ｎ＋１）に接する孔パターン３７は、補助電極５（ｎ−１），５ｎ，５（ｎ＋１）が途中で切れているため形成するが、ローカルデータ線形成用の補助電極３０（ｎ−１），３０ｎ，３０（ｎ＋１）は繋がっているため孔パターンは形成せず、メモリマット端部で配線のまま結束して、そこに孔パターンを設ける構造を用いた。このため、孔パターン３７は一本置きの補助電極５（ｎ−１），５ｎ，５（ｎ＋１）に対して形成する。また、メモリマット内で孔パターン３７を設ける補助電極５（ｎ−１），５ｎ，５（ｎ＋１）についても、隣り合う補助電極（例えば５（ｎ−１）と５ｎ）は別電位に設定するため、異なる金属配線で接続できるよう位置をずらして形成する。
【００６８】
次に、図２０に示すように、ソース線３８、第１補助電極制御線３９および第２補助電極制御線４０を金属配線によって形成する。ここで、切り離された補助電極５（ｎ−１），５ｎ，５（ｎ＋１）の一方のみにしか接続構造がなく、他方には給電されないように見えるが、このような給電構造はメモリマット内で繰り返し設けられているため、そのようなことはない。また、必要に応じてメモリマットの端部で給電接続を打つものとする。その後、さらに上層の金属配線を形成してグローバルビット線や他の配線を行う。
【００６９】
本実施の形態３では、反転層によるローカルデータ線３１（ｎ−１），３１ｎ，３１（ｎ＋１）はメモリマットの長さ分続くことになる。しかし、より特性に大きな影響を与えるソース線３８の抵抗が下がっているため、位置による特性ばらつきを小さく抑えることができる。また、本実施の形態３では、ソース線給電部分に溝構造を用いたが、これにより、ｎ型拡散層３５と、隣接する補助電極３０ｎ，３０（ｎ＋１）によって反転層として形成されたローカルデータ線３１ｎ，３１（ｎ＋１）との間の距離が実効的に広がり、リーク電流が小さく抑えられるという特徴がある。
【００７０】
なお、本実施の形態３では、ソース線３８、第１補助電極制御線３９および第２補助電極制御線４０を金属配線で形成したが、前述した実施の形態１のように、ワード線ＷＬと同一の材料を用いて接続してもよい。すなわち、ワード線ＷＬの形成前に孔パターン３６，３７と同様の場所に、孔パターンにより絶縁膜を除去してソース線３８、第１補助電極制御線３９および第２補助電極制御線４０の表面を露出した後、ワード線ＷＬ材料を堆積することにより電気的に接続し、ワード線ＷＬの形成工程と同じ工程において形成する。このような配線方法は、金属配線よりも抵抗は高くなってしまうが、金属配線の数を減らすことができて、低コストでの製造が可能である。
【００７１】
また、本実施の形態３においても前述した実施の形態１と同様の別の書込み動作が可能である。書込み動作は、３本の補助電極３０ｎ，５ｎ，３０（ｎ＋１）を用いて、両端の補助電極３０ｎ，３０（ｎ＋１）によって形成したローカルデータ線３１ｎ，３１（ｎ＋１）の間に電流を流して電子注入を行うが、これを隣接する補助電極(例えば５ｎと３１ｎ）による反転層間に電流を流して行ってもよい。この場合、中央の補助電極５ｎによる反転層をｎ型拡散層よりも低電位に設定する。本発明ではメモリマットの中央部に位置する補助電極によって形成される反転層は、メモリマットの複数の箇所で給電されているため、給電する部分からメモリセルまでの距離が短くなり、特性ばらつきを小さく抑えることができる。
【００７２】
（実施の形態４）
本発明の実施の形態４である不揮発性半導体記憶装置のメモリ領域を構成するメモリセルを図２３〜図２６を用いて説明する。図２３〜図２５はメモリセルの要部平面図であって、メモリセルの構造を説明するために同じ場所を異なる形成工程の段階で示している。図２６は図２５のＦ−Ｆ′線における要部断面図である。
【００７３】
本実施の形態４のメモリセルの等価回路および動作条件は、前述した実施の形態３のメモリセルと同一であるが、ローカルソース線に加えてローカルデータ線の低抵抗化をも図っている点において異なる。これにより、メモリアレイ内の電圧降下が抑えられて、印加電圧を低くすることができる。また、メモリアレイ内において、特性のばらつきをより小くすることができるので、ベリファイ回数を少なくすることによって高い書込みスループットを実現することができる。本実施の形態４では基板としてＳＯＩ（Silicon On Insulator）基板を用いた。以下では、前述した実施の形態３と異なる部分の製造方法とともに構造の説明を行う。
【００７４】
図２３は前述した実施の形態３の図１９に対応する要部平面図である。ローカルソース線への給電用に補助電極５（ｎ−１），５ｎ，５（ｎ＋１）が途中で切れ、ｎ型拡散層３５および孔パターン３６が形成されている点は前述した実施の形態３と同様である。それに加え、ローカルデータ線への給電用に補助電極３０（ｎ−１），３０ｎ，３０（ｎ＋１）が途中で切れ、ｎ型拡散層３５および孔パターン４１が形成されており、これによって切断された補助電極３０（ｎ−１），３０ｎ，３０（ｎ＋１）に対する孔パターン４２が形成されている。
【００７５】
図２４は１層目の金属配線とさらにスルーホール４３が示してある。制御電極への給電線は第１、第２、第３および第４補助電極制御線３９，４０，４４，４５の４本となり、さらにソース線３８がある。ローカルデータ線への給電接続は、この層ではパッドパターン４６であり、さらにスルーホール４３で上層に引き上げられている。
【００７６】
図２５は２層目の金属配線が示してある。２層目の金属配線を用いてローカルデータ線４７が形成されている。グローバルデータ線には３層目の金属配線を用いる。本実施の形態４においても前述した実施の形態３と同様、ソース線３８への給電線、補助電極制御線をワード線ＷＬと同じ材料で形成することが有効である。これにより、ローカルデータ線４７の接続を１層目の金属配線を用いて行うことができるので、グローバルデータ線に２層目の金属配線と同一層が用いられるため、配線数を少なくでき、低コストでの製造が可能である。
【００７７】
図２６は前述した実施の形態３の図２２に対応するソース線給電部の要部断面図である。本実施の形態４ではＳＯＩ基板を用いている。すなわち、ｐ型のシリコン基板４８上に埋め込みシリコン酸化層４９が存在し、その上にシリコン層５０が存在する。シリコン層５０の厚さは、例えば３０ｎｍ程度である。前述した実施の形態３と同様、シリコン層５０をエッチングするのであるが、本実施の形態４では完全にシリコン層５０を除去した。このため、補助電極間の距離が小さくてもシリコン層５０を介したリークが存在せず、より微細化に適する。なお、本実施の形態４の接続関係においても、前述した実施の形態３と同様のシリコン基板１を用いてもよく、また、他の実施の形態１、２または３において本実施の形態４のようにＳＯＩ基板を用いてもよい。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリ単体に適用した場合について説明したが、それに限定されるものではなく、例えばＥＥＰＲＯＭ単体の半導体装置、ＥＥＰＲＯＭまたはフラッシュメモリを有するシステムＬＳＩ（Large Scale Integrated circuit）等のようなメモリ混載の半導体装置にも適用できる。
【産業上の利用可能性】
【００８０】
本発明の半導体装置は、フラッシュメモリ等のような不揮発性メモリセルを有する不揮発性半導体記憶装置に適用できる。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態１によるメモリセルアレイの要部断面図である。
【図２】本発明の実施の形態１によるメモリセルアレイの要部平面図である。
【図３】本発明の実施の形態１によるメモリセルアレイの要部平面図である。
【図４】本発明の実施の形態１によるメモリセルアレイの要部平面図である。
【図５】本発明の実施の形態１によるメモリセルアレイの要部平面図である。
【図６】本発明の実施の形態１によるメモリセルアレイの要部平面図である。
【図７】図６のＡ−Ａ′線における要部断面図である。
【図８】本発明の実施の形態１によるメモリセルアレイの等価回路図である。
【図９】本発明の実施の形態１によるメモリマットの端部および中央部の要部平面図である。
【図１０】本発明の実施の形態１による情報、書込み電圧および閾値電圧の設定をまとめた表である。
【図１１】本発明の実施の形態２によるメモリセルアレイの要部平面図である。
【図１２】本発明の実施の形態２によるメモリセルアレイの要部平面図である。
【図１３】本発明の実施の形態２によるメモリセルアレイの要部平面図である。
【図１４】本発明の実施の形態２によるメモリセルアレイの要部平面図である。
【図１５】本発明の実施の形態２によるメモリセルアレイの要部平面図である。
【図１６】本発明の実施の形態３によるメモリセルアレイの要部断面図である。
【図１７】本発明の実施の形態３によるメモリセルアレイの要部平面図である。
【図１８】本発明の実施の形態３によるメモリセルアレイの要部平面図である。
【図１９】本発明の実施の形態３によるメモリセルアレイの要部平面図である。
【図２０】本発明の実施の形態３によるメモリセルアレイの要部平面図である。
【図２１】図２０のＤ−Ｄ′線における要部断面図である。
【図２２】図２０のＥ−Ｅ′線における要部断面図である。
【図２３】本発明の実施の形態４によるメモリセルアレイの要部平面図である。
【図２４】本発明の実施の形態４によるメモリセルアレイの要部平面図である。
【図２５】本発明の実施の形態４によるメモリセルアレイの要部平面図である。
【図２６】図２５のＦ−Ｆ′線における要部断面図である。
【符号の説明】
【００８２】
１  シリコン基板
２  ｎ型ウエル領域
３  ｐ型ウエル領域
４（ｎ−１），４ｎ，４（ｎ＋１），４（ｎ＋２）  ローカルデータ線
５  補助電極形成用パターン
５（ｎ−１），５ｎ，５（ｎ＋１）  補助電極
６  制御電極
７  電荷蓄積領域
７ａ  電荷蓄積ノード形成用パターン
７Ｌ，７Ｒ  電荷蓄積領域
８  トンネル絶縁膜
９  積層膜
１０  ゲート絶縁膜
１１  金属配線
１２  拡散層
１３  孔パターン
１４  配線
１５  反転層配線
１６，１７  配線
１８  グローバルデータ線
１９  メモリマットの端部
２０  メモリマットの中央部
２１  孔パターン
２２  プラグ
２３  補助電極形成用パターンが除去された部分
２４  孔パターン
２５  ソース線
２６  孔パターン
３０（ｎ−１），３０ｎ，３０（ｎ＋１）  補助電極
３１（ｎ−１），３１ｎ，３１（ｎ＋１）  ローカルデータ線
３２  補助電極形成用パターン
３３  溝
３４  レジストパターン
３５  ｎ型拡散層
３６，３７  孔パターン
３８  ソース線
３９  第１補助電極制御線
４０  第２補助電極制御線
４１，４２  孔パターン
４３  スルーホール
４４  第３補助電極制御線
４５  第４補助電極制御線
４６  パッドパターン
４７  ローカルデータ線
４８  シリコン基板
４９  埋め込みシリコン酸化層
５０  シリコン層
ＲＰ  レジストパターン
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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