(57)【要約】【課題】ＭＩＭ型電子放出素子等の冷陰極電子放出素子を駆動する出力回路のチップサイズを小さくする。【解決手段】行選択バルスの出力が低くなると、選択行のｎＭＯＳ非選択スイッチ４２がオフし、ｐＭＯＳ選択スイッチ４１がオンし、出力電圧Ｇｉが非選択電圧ＶＧＯＦＦから選択電圧ＶＧＯＮへと上昇する。次に、行選択バルスの出力が高くなると、選択行のｐＭＯＳ選択スイッチ４１がオフし、ｎＭＯＳ非選択スイッチ４２がオンし、出力電圧Ｇｉが選択電圧ＶＧＯＮから非選択電圧ＶＧＯＦＦへと低下する。このとき、ｎＭＯＳ非選択スイッチ４２のオン抵抗がｐＭＯＳ選択スイッチ４１のオン抵抗より大きい。【選択図】図４
2007072319.tif 000002
【特許請求の範囲】
【請求項１】
複数の行配線と複数の列配線とそれらの各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられる前面板とを有する表示パネルと、前記行配線の選択を行う走査回路と、前記列配線に変調電圧を与える変調回路とを備えた表示装置において、
前記走査回路は、走査回路出力点と電源線間に設けられた非選択電圧をオンオフする非選択スイッチと、走査回路出力点と電源線間に設けられた選択電圧をオンオフする選択スイッチとを備え、
前記非選択スイッチのオン抵抗が前記選択スイッチのオン抵抗より大きいことを特徴とする表示装置。
【請求項２】
複数の行配線と複数の列配線とそれらの各交点に配置された複数の電子放出素子を有する背面板と、アノード電圧が与えられる前面板とを有する表示パネルと、前記行配線の選択を行う走査回路と、前記列配線に変調電圧を与える変調回路とを備えた表示装置において、
前記変調回路が出力回路を備え、白レベル電圧から黒レベル電圧への変化時の出力回路の出力抵抗が黒レベル電圧から白レベル電圧への変化時の出力回路の出力抵抗より大きいことを特徴とする表示装置。
【請求項３】
前記選択スイッチ又は前記黒レベル電圧から白レベル電圧への変化時の出力回路がバイポーラトランジスタで構成され、前記非選択スイッチ又は前記白レベル電圧から黒レベル電圧への変化時の出力回路がＭＯＳＦＥＴで構成されることを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
前記バイポーラトランジスタが前記ＭＯＳＦＥＴより出力に近く配置されていることを特徴とする請求項３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面伝導型電子放出素子、電界放出型電子放出素子等の冷陰極電子放出素子、特に、金属／絶縁膜／金属（ＭＩＭ）型電子放出素子を用いた表示装置に関する。
【背景技術】
【０００２】
冷陰極電子放出素子を駆動する駆動回路としては、下記特許文献１、図１９に示されるＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとにより構成されるＣＭＯＳ出力バッファ、図２０に示されるＰＮＰトランジスタとＮＰＮトランジスタとにより構成される出力バッファが知られている。
【特許文献１】特開２００４−８６１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
冷陰極電子放出素子を用いた表示装置では、配線に付随する容量により、駆動回路の出力波形がなまり、有効な発光期間が減少したり、誤発光が生じたり、輝度の面内の不均一性が生じたりする。
【０００４】
これを防ぐために、配線の抵抗と共に駆動回路の出力抵抗を小さくする必要があるが、上記特許文献１の段落００１１から００１３にも記載されているように、駆動回路を構成する半導体集積回路からなるドライバのチップサイズが増加し、チップ単価が高くなるという課題が生じる。特に、ＭＩＭ型電子放出素子を用いた表示装置では、１０ｎｍ程度の薄い絶縁膜を上部電極と下部電極で挟んでいるため、配線の容量値が大きく、この課題が顕著となっている。
【課題を解決するための手段】
【０００５】
そこで、この課題を解決するためにドライバ出力回路を検討した。まず、一般に電子放出素子の放出電流は、電圧に対して指数関数的に変化する。また、一般に容量の充放電曲線は時間に対して指数関数的に変化し、初期の電圧変化が急激に起こる。これらから、放出電流の立上がり時には、放出電流は電圧より緩やかに増加し、放出電流の立下がり時には、放出電流は電圧より急速に減少する。
【０００６】
したがって、放出電流の立下がり時の電圧変化を放出電流立上がり時の電圧変化より緩やかにしても輝度への影響はわずかとなる。
【０００７】
本発明では、この特性を利用して、請求項１では、走査回路の非選択スイッチのオン抵抗を選択スイッチのオン抵抗より大きくすることで、非選択スイッチの素子サイズを小さくし、表示特性に悪影響を与えることなく、走査回路を構成する半導集積回路からなるスキャンドライバのチップサイズを小さくした。
【０００８】
同様に、請求項２では、変調回路の白レベル電圧から黒レベル電圧への変化時の出力回路の抵抗を黒レベル電圧から白レベル電圧への変化時の出力回路抵抗より大きくすることで、出力回路内の白レベル電圧から黒レベル電圧への変化のための回路の素子サイズを小さくし、変調回路を構成する半導集積回路からなるデータドライバのチップサイズを小さくした。
【０００９】
また、請求項３では、バイポーラトランジスタのオン抵抗はＭＯＳＦＥＴのオン抵抗より小さいという特性を利用し、低いオン抵抗が必要な選択スイッチをバイポーラトランジスタにより構成することで、素子サイズを小さくし、スキャンドライバのチップサイズを小さくした。この時、オン抵抗が高くてもよい非選択スイッチを、スキャンドライバの他の部分で用いられていると同様のＭＯＳＦＥＴで構成することにより、工程数の増加をわずかにした。
【００１０】
同様に、黒レベル電圧から白レベル電圧への変化のための出力回路だけをバイポーラトランジスタにより構成することで、工程数の増加をわずかにしつつ素子サイズを小さくした。
【００１１】
さらに、請求項４では出力回路を構成するバイポーラトランジスタをＭＯＳＦＥＴより出力近くに配置することにより、異常放電現象により表示パネル配線に高電圧が生じても、バイポーラトランジスタのコレクタ拡散層と基板間の接合が順方向になり、電流が基板に流れＭＯＳＦＥＴ部の電圧上昇は低減される。この結果、ＭＯＳＦＥＴのゲート絶縁膜が破壊されることがない。
【発明の効果】
【００１２】
本発明では、駆動回路を構成する半導体集積回路のチップサイズを小さくできるので、チップ単価を下げることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を用いて、本発明の実施例を説明する。
【実施例１】
【００１４】
図１は、本発明に係るＭＩＭ型電子放出素子を用いた表示装置の全体回路構成を示すブロック図であって、表示パネル４は、ＭＩＭ型電子放出素子３、ＭＩＭ型電子放出素子３の下部電極に接続された列配線１、ＭＩＭ型電子放出素子３の上部電極に接続された行配線２を備える背面板と、背面板の対向面に蛍光膜１０と蛍光膜１０を覆うように形成されたメタルバック１１を備える前面板と、パネル内を真空にするためにパネル周辺に設けられた側壁（図示せず）とからなる。蛍光膜１０は、ＭＩＭ型電子放出素子３の各列毎に塗分けられた赤、緑、青の３原色からなる。
【００１５】
５は列配線に変調信号を出力する変調回路、６−１、６−２は表示パネル４の両側に配置され行選択を行う走査回路である。
【００１６】
ドライバ電源７は、走査回路６−１と６−２に、論理回路用電圧Ｖｃｃ、選択電圧ＶＧＯＮ及び非選択電圧ＶＧＯＦＦを供給し、また、変調回路５と表示コントローラ８に、論理回路用電圧Ｖｃｃ、発光電圧ＶＥＯＮ、非発光電圧ＶＥＯＦＦを供給する。
【００１７】
表示コントローラ８は、走査回路６−１と６−２に、制御信号としての垂直クロックＶＣＬＫ、スタートパルスＶＩＯ及び出力切り替え信号ＳＴＢを出力し、また、変調回路５に、制御信号としての水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ及び変調回路用参照電圧Ｖ０〜ＶＭと、表示データとしての赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。これらの信号において、変調回路用参照電圧Ｖ０〜ＶＭ以外の信号は、全て論理回路用電圧Ｖｃｃの振幅を持つ。
【００１８】
また、アノード電源９は、メタルバック１１に蛍光体を発光させるためのアノード電圧ＶＡを供給する。
【００１９】
図２は、図１に示す変調回路５を構成する半導体集積回路からなるデータドライバの構成図である。変調回路５はこのデータドライバを直列接続したものである。
【００２０】
図２において、２５は表示データを取り込むためのラッチ信号を生成するシフトレジスタ、２４は表示コントローラから同時に入力される赤、緑、青に対応するＤ００〜Ｄ０ｎ−１、Ｄ１０〜Ｄ１ｎ−１、Ｄ２０〜Ｄ２ｎ−１の３出力ｎビットの表示データを順次取り込むデータレジスタ、２３はデータレジスタの表示データを出力切り替え信号ＳＴＢに同期して取り込むデータラッチ、２６は表示コントローラ８の出力する変調回路用参照電圧Ｖ０〜ＶＭから抵抗分割により２のｎ乗個の階調電圧を発生させる階調電圧生成部、２２はデータラッチの出力するｎビット表示データに応じ２のｎ乗個の階調電圧から電圧を選択するデコーダ、２１はデコーダ出力電圧を出力電圧Ｙ１〜Ｙｍとして表示パネル４の列配線１の各々に出力するためのボルテージフォロワーからなる出力回路である。
【００２１】
ここで、ＨＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。
【００２２】
また、変調回路用参照電圧Ｖ０〜ＶＭは、非発光電圧ＶＥＯＦＦから最大発光電圧ＶＥＯＮの間をＭ等分した電圧であり、階調電圧生成部２６を構成する抵抗の分割抵抗値は全て等しく、階調と出力電圧の関係は線形となっている。
【００２３】
まず、一水平走査期間が開始されると、スタートパルスＨＩＯが第１のデータドライバのＨＩＯ１（又はＨＩＯ２）信号として入力され、シフトレジスタ２５内を水平クロックＨＣＬＫに同期してシフトし、ラッチ信号が出力されると、３出力ｎビットの表示データが同時かつ順次にデータレジスタ２４に取り込まれる。
【００２４】
第１のデータドライバのデータレジスタ２４への表示データ取り込みが終了するとＨＩＯ２（又はＨＩＯ１）の電圧が、論理回路用電圧Ｖｃｃとなり第２のデータドライバのＨＩＯ１（又はＨＩＯ２）に入力され、第２のデータドライバへの表示データ取り込みが開始される。
【００２５】
このようにして、全表示データのデータレジスタ２４への取り込みが終了すると、一水平走査期間終了直前に、出力切り替え信号ＳＴＢの立ち上がりに同期して、全表示データがデータレジスタ２４からデータラッチ２３に取り込まれる。
【００２６】
取り込まれた表示データは、それぞれデコーダ２２により階調電圧に変換され、階調電圧は出力回路２１により各列配線に出力される。
【００２７】
図３は、図１に示す走査回路６−１、６−２を構成する半導体集積回路からなるスキャンドライバの構成図である。走査回路６−１、６−２は、それぞれこのスキャンドライバの直列接続よりなる。
【００２８】
図３において、３３は一水平走査期間毎に選択行を順次切り替えるための選択信号を生成するシフトレジスタ、３２はシフトレジスタ出力を論理回路用電圧Ｖｃｃ−ＧＮＤのレベルから選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルに変換するレベルシフタ、３１はレベルシフトされたシフトレジスタ出力に応じ選択電圧ＶＧＯＮ又は非選択電圧ＶＧＯＦＦを出力電圧Ｇ１〜Ｇｎとして表示パネル４の行配線２の各々に出力するための出力回路である。
【００２９】
ここで、ＶＲ／Ｌはシフトレジスタのシフト方向を決めるための信号で、論理回路用電圧Ｖｃｃ又は接地電圧ＧＮＤに固定されている。
【００３０】
まず、一垂直走査期間が開始されると、スタートパルスＶＩＯが第１のスキャンドライバのＶＩＯ１（又はＶＩＯ２）信号として入力され、一水平走査期間毎にシフトレジスタ３３内を垂直クロックＶＣＬＫに同期してシフトし、選択信号が順次出力される。
【００３１】
出力された選択信号と出力切り替え信号ＳＴＢの反転信号との論理積がレベルシフタ３２により選択電圧ＶＧＯＮ−非選択電圧ＶＧＯＦＦのレベルにレベルシフトされ、表示パネル４の選択行配線に選択電圧ＶＧＯＮとして出力される。他方、表示パネル４の非選択行配線には非選択電圧ＶＧＯＦＦが出力される。
【００３２】
第１のスキャンドライバ内のシフトが終了するとＶＩＯ２（又はＶＩＯ１）の電圧が論理回路用電圧Ｖｃｃとなり、第２のスキャンドライバのＶＩＯ１（又はＶＩＯ２）に入力され、第２のスキャンドライバ内のシフトが開始される。このようにして全行が順次選択される。
【００３３】
図４は、図３に示すスキャンドライバ内の出力回路３１の詳細図であって、３１−１は各行毎に設けられた出力回路３１のユニットを示す。
【００３４】
図４において、４２は非選択電圧ＶＧＯＦＦをオンオフするｎＭＯＳ非選択スイッチ、４１は選択電圧ＶＧＯＮをオンオフするｐＭＯＳ選択スイッチである。また、４３はｎＭＯＳ非選択スイッチ４２に非選択電圧ＶＧＯＦＦを供給する電源線、４４はｐＭＯＳ選択スイッチ４１に選択電圧ＶＧＯＮを供給する電源線である。
【００３５】
ここで、ｎＭＯＳ非選択スイッチ４２のオン抵抗は、ｐＭＯＳ選択スイッチ４１のオン抵抗の約２倍と大きい。
【００３６】
まず、出力切り替え信号ＳＴＢが立下がると、選択行の行選択バルスの出力が低くなり、選択行のｎＭＯＳ非選択スイッチ４２がオフし、ｐＭＯＳ選択スイッチ４１がオンし、出力回路の出力電圧Ｇｉが非選択電圧ＶＧＯＦＦから選択電圧ＶＧＯＮへと上昇する。
【００３７】
ついで、出力切り替え信号ＳＴＢが立ち上がると、選択行の行選択バルスの出力が高くなり、選択行のｐＭＯＳ選択スイッチ４１がオフし、ｎＭＯＳ非選択スイッチ４２がオンし、出力回路の出力電圧Ｇｉが選択電圧ＶＧＯＮから非選択電圧ＶＧＯＦＦへと低下する。
【００３８】
図５は、一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図である。
【００３９】
まず、出力切り替え信号ＳＴＢの立ち上がりに同期してデータドライバ出力が切り替わる。次に、列配線の抵抗及び容量並びにデータドライバの出力インピーダンスにより決まるデータドライバ出力立ち上がり時間ｔｄｒ又は立下がり時間ｔｄｆのうち大きい方での遅延後、出力切り替え信号ＳＴＢの立ち下がりに同期して、選択行スキャンドライバ出力が非選択電圧ＶＧＯＦＦから選択電圧ＶＧＯＮに変化する。
【００４０】
一水平走査期間の終了時点で、選択行スキャンドライバ出力が選択電圧ＶＧＯＮから非選択電圧ＶＧＯＦＦに変化するとともにデータドライバ出力が切り替わる。
【００４１】
本実施例では、発光時間がスキャンドライバの出力時間により決定されているため、発光強度が前後の行でのデータの影響を受けない。
【００４２】
すなわち、データドライバ出力が切り替わった後、データドライバ出力立ち上がり時間ｔｄｒ又は立下がり時間ｔｄｆの大きい方だけの時間が経過して出力電圧が安定した後、選択行スキャンドライバ出力が非選択電圧ＶＧＯＦＦから選択電圧ＶＧＯＮに変化する。この結果、発光強度が前行のデータの影響を受けることがない。また、データドライバ出力が切り替わると同時に、選択行スキャンドライバ出力が選択電圧ＶＧＯＮから非選択電圧ＶＧＯＦＦに変化し、発光強度が次行のデータの影響を受けることがない。
【００４３】
また、行配線の抵抗及び容量並びにスキャンドライバのオン抵抗により決まるスキャンドライバ出力の立ち下がり時間ｔｓｆが立ち上がり時間ｔｓｒより長い。
【００４４】
ここで、ＭＩＭ電子放出素子の放出電流は、図６に示すように、電圧に対して指数関数的に変化する。また、一般に容量の充放電曲線は時間に対して指数関数的に変化し、初期の電圧変化が急激に起こる。これらから、スキャンドライバ出力電圧の立上がり時には、電流は電圧より緩やかに増加し、立下がり時には、電流の減少は電圧の減少よりも早い。したがって、立ち下がり時間ｔｓfを立ち上がり時間ｔｓｒより長くしても輝度への影響はわずかとなる。
【００４５】
本発明では、この特性を利用して、スキャンドライバ出力回路を構成するｎＭＯＳ非選択スイッチのオン抵抗をｐＭＯＳ選択スイッチのオン抵抗より大きくしている。この結果、ｎＭＯＳ非選択スイッチの素子サイズを小さくし、スキャンドライバのチップサイズを小さくできる。
【実施例２】
【００４６】
上記実施例１では、ＭＩＭ型電子放出素子３の上部電極に行配線２を接続し、ＭＩＭ型電子放出素子３の下部電極に列配線１を接続したが、本実施例では、ＭＩＭ型電子放出素子３の上部電極に列配線１を接続し、ＭＩＭ型電子放出素子３の下部電極に行配線２を接続した。
【００４７】
これに伴いスキャンドライバ内の出力回路において、実施例１でのｐＭＯＳ選択スイッチ４１をｐＭＯＳ非選択スイッチとして、このスイッチにより非選択電圧ＶＧＯＦＦをオンオフし、実施例１でのｎＭＯＳ非選択スイッチ４２をｎＭＯＳ選択スイッチとして、このスイッチにより選択電圧ＶＧＯＮをオンオフする。
【００４８】
図７は、一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図であって、上・下部電極と、列・行配線の接続が実施例１と逆であるため、パルスの極性が図５と逆になる。
【００４９】
本実施例でも実施例１と同様に、発光時間がスキャンドライバの出力時間により決定されているため、発光強度が前後の行でのデータの影響を受けない。
【００５０】
本実施例では、行配線の抵抗及び容量並びにスキャンドライバのオン抵抗により決まるスキャンドライバ出力の立ち上がり時間ｔｓｒが立下がり時間ｔｓｆより長く、スキャンドライバ出力回路を構成するｐＭＯＳ非選択スイッチのオン抵抗をｎＭＯＳ選択スイッチのオン抵抗より大きくしている。
【００５１】
この結果、ｐＭＯＳ非選択スイッチの素子サイズを小さくし、スキャンドライバのチップサイズを小さくできる。なお、ｐＭＯＳの移動度はｎＭＯＳの１／２程度であるので、同じオン抵抗を得ようとするとｐＭＯＳの方が約２倍程度の大きさになる。
【００５２】
したがって、本実施例では、ｐＭＯＳの素子サイズを小さくできるため、実施例１よりスキャンドライバのチップサイズを小さくできる。
【実施例３】
【００５３】
図８は、図３に示すスキャンドライバ内の出力回路３１の詳細図であって、本実施例は、実施例１の図４に示すｐＭＯＳ選択スイッチ４１をｐｎｐトランジスタ８１にしたものである。
【００５４】
図８において、３１−２は各行毎に設けられた出力回路３１のユニットを示す。４２は非選択電圧ＶＧＯＦＦをオンオフするｎＭＯＳ非選択スイッチ、８１は選択電圧ＶＧＯＮをオンオフするｐｎｐトランジスタ選択スイッチである。また、４３はｎＭＯＳ非選択スイッチ４２に非選択電圧ＶＧＯＦＦを供給する電源線、４４はｐｎｐトランジスタ選択スイッチ８１に選択電圧ＶＧＯＮを供給する電源線である。
【００５５】
ｎＭＯＳ非選択スイッチ４２のオン抵抗は、ｐｎｐトランジスタ選択スイッチ８１のオン抵抗より大きい。
【００５６】
図９（ａ）（ｂ）は、それぞれ、図８に示す各行毎に設けられた出力回路３１のユニット３１−２の平面図と、この平面図に示す一点鎖線Ａ−Ａ'とＢ−Ｂ'部の断面図を示す。
【００５７】
図９（ａ）（ｂ）で、斜線領域が第１層アルミ配線、点線領域が第２層アルミ配線、塗りつぶし領域がポリシリコン等からなるゲート電極である。
【００５８】
図９において、９１は図８の３１−２で示すスキャンドライバ内の出力回路のユニット領域、９２は行配線との接続のためのボンディングパッド部配線、９３はｐｎｐトランジスタ８１のコレクタ部配線、９４はｐｎｐトランジスタのエミッタ部配線、９５はエミッタ部配線９４に接続された図８の４４に示す選択電圧ＶＧＯＮを供給する電源配線、９６はｐｎｐトランジスタ８１のベース部配線、９７はｎチャネルＭＯＳＦＥＴのドレイン部配線、９８はベース部配線に接続されたｎチャネルＭＯＳＦＥＴのゲート電極、９９はｎチャネルＭＯＳＦＥＴのソース部配線、１００はソース部配線９９に接続された図８の４３に示す非選択電圧ＶＧＯＦＦを供給する電源配線である。
【００５９】
また、１０１はｎ基板、１０２−１はｐ型ウェル、１０３はｎチャネルＭＯＳＦＥＴのｎ型ソース・ドレイン拡散層、１０２−２は、ｐ型ウェル１０２−１と同層のｐｎｐトランジスタコレクタ拡散層、１０４はｐｎｐトランジスタベース拡散層、１０５は、ｐチャネルＭＯＳＦＥＴ（図示せず）のｐ型ソース・ドレイン拡散層と同じ層のエミッタ拡散層である。
【００６０】
本実施例では、低いオン抵抗が必要な選択スイッチ８１をバイポーラトランジスタにより構成している。このバイポーラトランジスタのオン抵抗は、同一サイズのＭＯＳＦＥＴのオン抵抗より小さいため、ｐｎｐトランジスタ選択スイッチ８１の素子サイズを小さくし、スキャンドライバのチップサイズを小さくできる。
【００６１】
さらに、オン抵抗が高くてもよいｎＭＯＳ非選択スイッチ４２を、スキャンドライバの他の部分で用いられていると同様のＭＯＳＦＥＴで構成することにより、工程数の増加をわずかにできる。なお、図９（ｂ）に示した例では、バイポーラトランジスタのベース拡散層１０４の形成工程が増加するにすぎない。
【００６２】
また、選択スイッチを構成するバイポーラトランジスタを、非選択スイッチを構成するＭＯＳＦＥＴよりボンディングパッド部配線９２の近く配置することにより、耐電圧特性を向上している。
【００６３】
一般に，電子放出素子を用いた表示装置では、アノードに高い電圧が印加されるため、時として生じる表示パネル内の異常放電現象により配線に高電圧が生じる。
【００６４】
しかし、本実施例では、ボンディングパッド部配線９２に高い電圧が生じても、選択スイッチとしてのバイポーラトランジスタのコレクタ拡散層１０２−２と基板１０１間の接合が順方向になり電流が基板１０１に流れる。
【００６５】
このように、バイポーラトランジスタで構成しても選択スイッチの面積は大きいので、非選択スイッチＭＯＳＦＥＴのドレイン部配線９７の電圧上昇は低減される。この結果、ＭＯＳＦＥＴのゲート絶縁膜が破壊されることがない。
【００６６】
なお、よく知られているダイオードと抵抗あるいはダイオードと抵抗とＭＯＳＦＥＴからなる保護回路を、コレクタ部配線９３とドレイン部配線９７に設けて、さらに保護を行ってもよい。
【実施例４】
【００６７】
本実施例では、発光時間をデータドライバの出力時間により決定している。実施例１と同様に、ＭＩＭ型電子放出素子３の下部電極に列配線１を接続し、ＭＩＭ型電子放出素子３の上部電極に行配線２を接続している。
【００６８】
図１０は、一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図である。
【００６９】
図１０において，出力切り替え信号ＳＴＢの立ち上がりに同期して、選択行スキャンドライバの出力が非選択電圧ＶＧＯＦＦから選択電圧ＶＧＯＮに立ち上がる。
【００７０】
次に，行配線の抵抗及び容量並びにスキャンドライバのオン抵抗により決まるスキャンドライバ出力立ち上がり時間ｔｓｒだけ遅延後、出力切り替え信号ＳＴＢの立ち下がりに同期して、データドライバの出力が黒レベル電圧ＶＥＯＦＦから、発光量に応じたＶＥＯＦＦからＶＥＯＮの間の値を持つ白レベル電圧に立下がる。
【００７１】
一水平走査期間の終了時点で、データドライバの出力が白レベル電圧から黒レベル電圧ＶＥＯＦＦに立ち上がった後、選択行スキャンドライバの出力が選択電圧ＶＧＯＮから非選択電圧ＶＧＯＦＦに立下がる。
【００７２】
本実施例では、発光時間はデータドライバの出力時間により決定されている。
【００７３】
また、配線の抵抗及び容量並びにデータドライバの出力抵抗により決まるデータドライバの出力の立ち上がり時間ｔｄｒは、立下がり時間ｔdｆより長く、データドライバの出力回路の白レベル電圧から黒レベル電圧への立ち上げでの出力抵抗を、黒レベル電圧から白レベル電圧への立ち下げでの出力抵抗より大きくすることで、データドライバの出力回路の立ち上げを行う素子サイズを小さくし、データドライバのチップサイズを小さくしている。
【実施例５】
【００７４】
本実施例でも発光時間をデータドライバの出力時間により決定している。実施例２と同様に、ＭＩＭ型電子放出素子３の上部電極に列配線１を接続し、ＭＩＭ型電子放出素子３の下部電極に行配線２を接続している。
【００７５】
図１１は、一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図である。
【００７６】
図１１において，出力切り替え信号ＳＴＢの立ち上がりに同期して、選択行スキャンドライバの出力が非選択電圧ＶＧＯＦＦから選択電圧ＶＧＯＮに立ち下がる。
【００７７】
次に，行配線の抵抗及び容量並びにスキャンドライバのオン抵抗により決まるスキャンドライバの出力立下がり時間ｔｓｆだけ遅延後、出力切り替え信号ＳＴＢの立ち下がりに同期して、データドライバの出力が黒レベル電圧ＶＥＯＦＦから発光量に応じ、ＶＥＯＦＦからＶＥＯＮの間の値を持つ白レベル電圧に立ち上がる。
【００７８】
一水平走査期間の終了時点で、データドライバの出力が白レベル電圧から黒レベル電圧ＶＥＯＦＦに立ち下がった後、選択行スキャンドライバの出力が選択電圧ＶＧＯＮから非選択電圧ＶＧＯＦＦに立ち上がる。
【００７９】
本実施例では、発光時間はデータドライバの出力時間により決定されている。
【００８０】
また、配線の抵抗及び容量並びにデータドライバの出力抵抗により決まるデータドライバ出力の立ち下がり時間ｔｄｆは、立ち上がり時間ｔdｒより長く、データドライバの出力回路の白レベル電圧から黒レベル電圧への立ち下げでの出力抵抗を、黒レベル電圧から白レベル電圧への立ち上げでの出力抵抗より大きくすることで、データドライバの出力回路の立ち上げを行う素子サイズを小さくし、データドライバのチップサイズを小さくしている。
【実施例６】
【００８１】
図１２は、画面を上下ブロックに分割し上下ブロックに画像を同時表示した本実施例の全体回路構成を示すブロック図である。なお、符号２、４、７、９、１０、１１は、図１と同様である。
【００８２】
図１２において、１２１−１と１２１−２は表示パネル４の中央で分割された列配線、１２５−１、１２５−２はそれぞれ上下の列配線に変調信号を出力する変調回路、１２６−１１、１２６−１２は表示パネル４の両側に配置され画面上部の行選択を行う走査回路、１２６−２１、１２６−２２は表示パネル４の両側に配置され画面下部の行選択を行う走査回路である。
【００８３】
ドライバ電源７は、走査回路１２６−１１、１２６−１２、１２６−２１、１２６−２２に、論理回路用電圧Ｖｃｃ、選択電圧ＶＧＯＮ、非選択電圧ＶＧＯＦＦを、変調回路１２５−１、１２５−２と表示コントローラ１２８に最大発光電圧ＶＥＯＮ、非発光電圧ＶＥＯＦＦ、論理回路用電圧Ｖｃｃを供給する。
【００８４】
表示コントローラ１２８は、走査回路１２６−１１、１２６−１２、１２６−２１、１２６−２２に、垂直クロックＶＣＬＫ、スタートパルスＶＩＯ、選択期間信号ＶＧＯを、変調回路１２５−１、１２５−２に、水平クロックＨＣＬＫ、スタートパルスＨＩＯ、出力切り替え信号ＳＴＢ、参照電圧Ｖ０〜ＶＭ、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。
【００８５】
これらの信号中、参照電圧Ｖ０〜ＶＭ以外の信号は、全て論理回路用電圧Ｖｃｃの振幅を持つ。なお、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２は変調回路１２５−１、１２５−２で異なるものが入力される。
【００８６】
変調回路１２５−１、１２５−２及び走査回路１２６−１１、１２６−１２、１２６−２１、１２６−２２の構成と動作は実施例１と同様である。
【００８７】
表示コントローラ１２８は、それぞれ変調回路１２５−１、１２５−２に、同時に３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を出力する。
【００８８】
表示コントローラ１２８の他の部分には、フレームメモリが設けられ、表示コントローラ１２８は、表示装置外部から画像信号を受取り、上下ブロックに対応して、赤、緑、青に対応する３出力ｎビットの表示データＤ０、Ｄ１、Ｄ２を変調回路１２５−１、１２５−２に出力し、走査回路１２６−１１、１２６−１２、１２６−２１、１２６−２２に制御信号を出力する。
【００８９】
本実施例では、画面を上下ブロックに分割し上下ブロックに画像を同時表示した。この結果、一行の表示時間を従来に比べ２倍にできるため、輝度を同一とすると行配線に流れる電流を１／２とできる。さらに、列配線を分割しているので、変調回路１２５−１、１２５−２の駆動容量が１／２となり、変調回路１２５−１と１２５−２で消費される電力を１／２とできる。なお、実施例では、走査回路を両側に配置したが、走査回路を片側に配置してもよい。
【００９０】
なお、本発明において、実施例２の選択スイッチ４１と、実施例４の黒レベル電圧から白レベル電圧の立ち下げ回路にｎｐｎトランジスタを、実施例５の黒レベル電圧から白レベル電圧への立ち下げ回路にｐｎｐトランジスタを用いることにより、実施例３と同様の効果が得られる。
【図面の簡単な説明】
【００９１】
【図１】本発明に係る表示装置の全体回路構成を示すブロック図。
【図２】図１に示す変調回路５を構成する半導体集積回路からなるデータドライバの構成図。
【図３】図１に示す走査回路６−１、６−２を構成する半導体集積回路からなるスキャンドライバの構成図。
【図４】図３に示すスキャンドライバ内の出力回路３１の詳細図。
【図５】実施例１における一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図。
【図６】ＭＩＭ電子放出素子の電流電圧特性図。
【図７】実施例２における一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図。
【図８】実施例３における図３に示すスキャンドライバ内の出力回路３１の詳細図。
【図９】図８に示すユニット３１−２の平面図（ａ）と、この平面図に示す一点鎖線Ａ−Ａ'とＢ−Ｂ'部の断面図（ｂ）。
【図１０】実施例４における一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図。
【図１１】実施例５における一水平走査期間内のデータドライバとスキャンドライバの最遠端出力電圧波形図。
【図１２】実施例６の表示装置の全体回路構成を示すブロック図。
【符号の説明】
【００９２】
１…列配線、２…行配線、３…ＭＩＭ型電子放出素子、４…表示パネル、５…変調回路、６−１，６−２…走査回路、７…ドライバ電源、８…表示コントローラ、９…アノード電源、１０…蛍光膜、１１…メタルバック、２１…出力回路、２２…デコーダ、２３…データラッチ、２４…データレジスタ、２５…シフトレジスタ、２６…階調電圧生成部、３１…出力回路、３１−１，３１−２…出力回路３１のユニット、３２…レベルシフタ、３３…シフトレジスタ、４１…ｐＭＯＳ選択スイッチ、４２…ｎＭＯＳ非選択スイッチ、４３，４４…電源線、８１…ｐｎｐトランジスタ選択スイッチ、９１…出力回路ユニット領域、９２…ボンディングパッド部配線、９３…コレクタ部配線、９４…エミッタ部配線、９５…電源配線、９６…ベース部配線、９７…ドレイン部配線、９８…ゲート電極、９９…ソース部配線、１００…電源配線、１０１…ｎ基板、１０２−１…ｐ型ウェル、１０２−２…コレクタ拡散層、１０３…ｎ型ソース・ドレイン拡散層、１０４…ベース拡散層、１０５…エミッタ拡散層、１２１−１，１２１−２…列配線、１２５−１，１２５−２…変調回路、１２６−１１，１２６−１２，１２６−２１，１２６−２２…走査回路、１２８…表示コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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