(57)【要約】【課題】  走査線に接続された引き回し線をゲート絶縁膜の上下に並列に設けた液晶表示装置において、下層引き回し線のピッチを最小ピッチとし、上層引き回し線をフォトリソグラフィ法により形成するときにパターン不良（不要な膜残り）が発生しても、上層引き回し線間でショートが発生しにくいようにする。【解決手段】  上層引き回し線７の間隔Ｌは、下層引き回し線６の線幅Ｗの２倍に該下層引き回し線６の間隔Ｄを加えた値（２Ｗ＋Ｄ）となっている。このように、上層引き回し線７の間隔Ｌを２Ｗ＋Ｄとすると、下層引き回し線６の間隔Ｄよりもかなり大きくなり、下層引き回し線６のピッチ（Ｗ＋Ｄ）を最小ピッチとし、上層引き回し線７をフォトリソグラフィ法により形成するときにパターン不良（不要な膜残り）が発生しても、上層引き回し線７間でショートが発生しにくいようにすることができる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
絶縁膜下に設けられた複数の下層配線と前記絶縁膜上に設けられた複数の上層配線とが並列された液晶表示装置の配線パターンにおいて、前記上層配線の間隔は、前記下層配線の線幅Ｗの２倍に該下層配線の間隔Ｄを加えた値以上であり、前記上層配線は前記下層配線と重合しない位置に配置されていることを特徴とする液晶表示装置の配線パターン。
【請求項２】
請求項１に記載の発明において、前記上層配線の間隔は（ｎ＋１）Ｗ＋ｎＤ（ｎは正の整数）であることを特徴とする液晶表示装置の配線パターン。
【請求項３】
請求項１に記載の発明において、前記上層配線の間隔は一定であることを特徴とする液晶表示装置の配線パターン。
【請求項４】
請求項１に記載の発明において、前記上層配線の間隔は異なることを特徴とする液晶表示装置の配線パターン。
【請求項５】
請求項１に記載の発明において、前記上層配線及び下層配線は、アクティブマトリクス型の液晶表示装置の走査線と走査線駆動用ドライバ搭載領域内に設けられた接続パッドとを接続する走査用引き回し線の少なくとも一部であることを特徴とする液晶表示装置の配線パターン。
【請求項６】
請求項５に記載の発明において、前記走査線は前記絶縁膜下に設けられ、前記下層配線は前記絶縁膜下において前記走査線に接続され、前記上層配線は前記絶縁膜に設けられたコンタクトホールを介して前記走査線に接続されていることを特徴とする液晶表示装置の配線パターン。
【請求項７】
請求項１に記載の発明において、前記上層配線及び前記下層配線は、アクティブマトリクス型の液晶表示装置のデータ線とデータ線駆動用ドライバ搭載領域内に設けられた接続パッドとを接続するデータ用引き回し線の少なくとも一部であることを特徴とする液晶表示装置の配線パターン。
【請求項８】
請求項７に記載の発明において、前記データ線は前記絶縁膜上に設けられ、前記上層配線は前記絶縁膜上において前記データ線に接続され、前記下層配線は前記絶縁膜に設けられたコンタクトホールを介して前記データ線に接続されていることを特徴とする液晶表示装置の配線パターン。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は液晶表示装置の配線パターンに関する。
【背景技術】
【０００２】
例えば、従来のアクティブマトリクス型の液晶表示装置には、アクティブ基板上の表示領域に複数の走査線と複数のデータ線とが互いに直交するように設けられ、アクティブ基板上の表示領域の外側に走査線駆動用ドライバ用の接続パッド及びデータ線駆動用ドライバ用の接続パッドが設けられ、アクティブ基板上の表示領域内及びその外側に走査線と走査線駆動用ドライバ用の接続パッドとを接続する走査用引き回し線及びデータ線とデータ線駆動用ドライバ用の接続パッドとを接続するデータ用引き回し線が設けられたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特許第２７７６０８４号公報
【０００４】
上記従来の液晶表示装置では、走査用引き回し線及びデータ用引き回し線のいずれにおいても、多数の引き回し線を可及的に狭い幅の引き回し線配置領域に配置し、且つ、隣接する引き回し線間でのショートを防止するため、引き回し線を絶縁膜の上下に１本おきに配置し、すなわち、絶縁膜下に設けられる下層引き回し線と絶縁膜上に設けられる上層引き回し線とを交互に配置している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の液晶表示装置では、上層引き回し線を隣接する下層引き回し線間における絶縁膜上にフォトリソグラフィ法により形成するとき、次のような問題があった。第１に、絶縁膜は下層引き回し線を含むアクティブ基板上に形成されるため、その上面が凸凹となり、その上に成膜された上層引き回し線形成用膜上に塗布されたレジスト膜の膜厚が下層引き回し線に対応する領域でその他の領域よりも薄くなってしまう。
【０００６】
第２に、塗布されたレジスト膜を露光するとき、下層引き回し線の線幅方向両端のエッジに追従する形状が上層引き回し線形成用膜の上面にそのまま現れるため、上層引き回し線形成用膜のそのようなエッジ部分で散乱光やハレーションが発生し、レジスト膜の露光量が不均一となってしまう。
【０００７】
第３に、上層引き回し線形成用膜をウェットエッチングで形成する場合には、エッチングを均一に進行させるには、エッチング液を滞留しないように十分撹拌する必要があるが、上層引き回し線形成用膜のエッジ部分でエッチング液の撹拌が阻害されてしまう。上層引き回し線形成用膜をドライエッチングで形成する場合には、上層引き回し線形成用膜の凸凹な上面形状で電位分布が変動し、上層引き回し線形成用膜のエッジ部分でのエッチングが速くなったり遅くなったりするローディング現象が生じてしまう。
【０００８】
以上のような要因により、上層引き回し線形成用膜の加工時にパターン不良（上層引き回し線形成用膜の不要な残り）が発生しやすく、絶縁膜の上下に１本おきに配置される下層引き回し線及び上層引き回し線のピッチを最小ピッチにすると、上層引き回し線間でショートが発生しやすいという問題があった。
【０００９】
そこで、この発明は、下層配線のピッチを最小ピッチとしても、上層配線間でショートが発生しにくいようにすることができる配線パターンを提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明は、上記目的を達成するため、絶縁膜下に設けられた複数の下層配線と前記絶縁膜上に設けられた複数の上層配線とが並列された液晶表示装置の配線パターンにおいて、前記上層配線の間隔は、前記下層配線の線幅Ｗの２倍に該下層配線の間隔Ｄを加えた値以上であり、前記上層配線は前記下層配線と重合しない位置に配置されていることを特徴とするものである。
【発明の効果】
【００１１】
この発明によれば、上層配線の間隔を、下層配線の線幅Ｗの２倍に該下層配線の間隔Ｄを加えた値以上としているので、上層配線の間隔が下層配線の間隔よりもかなり大きくなり、下層配線のピッチを最小ピッチとし、上層配線をフォトリソグラフィ法により形成するときにパターン不良（不要な膜残り）が発生しても、上層配線間でショートが発生しにくいようにすることができる。
【発明を実施するための最良の形態】
【００１２】
図１はこの発明の一実施形態としての配線パターンを備えた液晶表示装置の要部の等価回路的透過平面図を示す。この液晶表示装置は、アクティブ基板１と該アクティブ基板１の上方に位置する対向基板２とがほぼ方形枠状のシール材（図示せず）を介して貼り合わされ、シール材の内側における両基板１、２間に液晶（図示せず）が封入されたものからなっている。この場合、アクティブ基板１の下辺部は対向基板２から突出されている。以下、この突出された部分を突出部１ａという。また、図１において一点鎖線で囲まれた長方形状の領域は表示領域３となっている。
【００１３】
アクティブ基板１上の表示領域３には複数の走査線４及び複数のデータ線５が行方向及び列方向に延びてつまり互いに直交して設けられている。走査線４とデータ線５とで囲まれた領域内には、ここでは図示していないが、画素電極がスイッチング素子としての薄膜トランジスタを介して走査線４及びデータ線５に接続されて設けられている。
【００１４】
走査線４の１本おきの右端部及び左端部は、その右側及び左側に設けられた第１、第２の走査用引き回し線６、７を介して、アクティブ基板１の突出部１ａ上の右側及び左側の点線で示す走査線駆動用ドライバ搭載領域８内に設けられた出力側接続パッド９に接続されている。この場合、第１、第２の走査用引き回し線６、７は、走査線４の延長線上に設けられた延長部分６ａ、７ａと、この延長部分６ａ、７ａに直交して設けられた直交部分６ｂ、７ｂとを有している。
【００１５】
データ線５の下端部は、その下側に設けられたデータ用引き回し線１０を介して、アクティブ基板１の突出部１ａ上の中央部の点線で示すデータ線駆動用ドライバ搭載領域１１内に設けられた出力側接続パッド１２に接続されている。
【００１６】
走査線駆動用ドライバ搭載領域８内には入力側接続パッド１３が設けられている。入力側接続パッド１３は、その下側に設けられた引き回し線１４を介して、その下側に設けられた外部接続端子１５に接続されている。データ線駆動用ドライバ搭載領域１１内には入力側接続パッド１６が設けられている。入力側接続パッド１６は、その下側に設けられた引き回し線１７を介して、その下側に設けられた外部接続端子１８に接続されている。
【００１７】
次に、図２は薄膜トランジスタ及び画素電極の部分の一例の断面図を示す。アクティブ基板１の上面の所定の箇所にはクロムやアルミニウム系金属等からなるゲート電極２１及び該ゲート電極２１に接続された走査線４が設けられている。ゲート電極２１及び走査線４を含むアクティブ基板１の上面には窒化シリコンからなるゲート絶縁膜２２が設けられている。
【００１８】
ゲート電極２１上におけるゲート絶縁膜２２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜２３が設けられている。半導体薄膜２３の上面の所定の箇所には窒化シリコンからなるチャネル保護膜２４が設けられている。チャネル保護膜２４の上面両側及びその両側における半導体薄膜２３の上面にはｎ型アモルファスシリコンからなる一対のオーミックコンタクト層２５、２６が設けられている。
【００１９】
一方のオーミックコンタクト層２５の上面にはクロムやアルミニウム系金属等からなるソース電極２７が設けられている。他方のオーミックコンタクト層２６の上面及びゲート絶縁膜２２の上面の所定の箇所にはクロムやアルミニウム系金属等からなるドレイン電極２８及び該ドレイン電極２８に接続されたデータ線５が設けられている。
【００２０】
そして、ゲート電極２１、ゲート絶縁膜２２、半導体薄膜２３、チャネル保護膜２４、一対のオーミックコンタクト層２５、２６、ソース電極２７及びドレイン電極２８により、ボトムゲート型の薄膜トランジスタ２９が構成されている。ゲート絶縁膜２２の上面の所定の箇所にはＩＴＯからなる画素電極３０が設けられている。この場合、画素電極３０はソース電極２７及び一方のオーミックコンタクト層２５に接続されている。
【００２１】
次に、図３は走査線４、第１の走査用引き回し線６及び出力側接続パッド９の部分の断面図を示す。第１の走査用引き回し線６は、図１では延長部分６ａ及び直交部分６ｂを有しているが、図３に示すように、アクティブ基板１の上面に走査線４に接続されて設けられた下層引き回し線のみからなっている。この場合、第１の走査用引き回し線６は走査線４と同一の材料によって形成されている。
【００２２】
出力側接続パッド９は、アクティブ基板１の上面に第１の走査用引き回し線６に接続されて設けられた下層接続パッド９ａと、ゲート絶縁膜２２の上面に設けられ、ゲート絶縁膜２２に設けられたコンタクトホール２２ａを介して下層接続パッド９ａに接続された上層接続パッド９ｂとからなっている。この場合、下層接続パッド９ａは走査線４と同一の材料によって形成され、上層接続パッド９ｂはデータ線５と同一の材料によって形成されている。
【００２３】
次に、図４は走査線４、第２の走査用引き回し線７及び出力側接続パッド９の部分の断面図を示す。第２の走査用引き回し線７は、図１では延長部分７ａ及び直交部分７ｂを有しているが、図４に示すように、ゲート絶縁膜２２の上面に設けられ、ゲート絶縁膜２２に設けられたコンタクトホール２２ｂを介して走査線４に接続された上層引き回し線のみからなっている。
【００２４】
出力側接続パッド９は、ゲート絶縁膜２２の上面に第２の走査用引き回し線７に接続されて設けられた上層接続パッドのみからなっている。この場合、第２の走査用引き回し線７及び出力側接続パッド９はデータ線５と同一の材料によって形成されている。ここで、第２の走査用引き回し線７のコンタクトホール２２ｂの部分における上下導通部は、図１において黒丸で示す部分である。
【００２５】
次に、図５は図１のＶ−Ｖ線に沿う部分の断面図を示す。アクティブ基板１の上面には複数の第１の走査用引き回し線（下層配線）６が一定のピッチで並列に配置されている。ゲート絶縁膜２２の上面には複数の第２の走査用引き回し線（上層配線）７が一定のピッチで並列に配置されている。この場合、第１の走査用引き回し線６の線幅はＷであり、その間の間隔はＤである。第２の走査用引き回し線７の線幅はＷであり、その間の間隔はＬである。また、第２の走査用引き回し線７は、第１の走査用引き回し線６と重合しない位置に配置されている。
【００２６】
そして、第２の走査用引き回し線７の間隔Ｌは、第１の走査用引き回し線６の線幅Ｗの２倍に該第１の走査用引き回し線６の間隔Ｄを加えた値（２Ｗ＋Ｄ）となっている。このように、第２の走査用引き回し線７の間隔Ｌを２Ｗ＋Ｄとすると、第１の走査用引き回し線６の間隔Ｄよりもかなり大きくなり、第１の走査用引き回し線６のピッチ（Ｗ＋Ｄ）を最小ピッチとし、第２の走査用引き回し線７をフォトリソグラフィ法により形成するときにパターン不良（不要な膜残り）が発生しても、第２の走査用引き回し線７間でショートが発生しにくいようにすることができる。
【００２７】
ところで、第２の走査用引き回し線７のコンタクトホール２２ｂの部分における上下導通部は、図１において黒丸で示す部分であり、表示領域３内に配置されている。しかし、この黒丸で示す上下導通部は、コンタクトホール２２ｂの部分において、走査線４及び第２の走査用引き回し線７がそれ本来の線幅よりも幅広となるため、走査線４の延長線の途中に配置する方が好ましい。
【００２８】
この場合、例えば、図６に示すように、第２の走査用引き回し線７の延長部分７ａは、アクティブ基板１の上面に走査線４に接続されて設けられた下層引き回し線７ａ−１と、ゲート絶縁膜２２の上面に設けられ、ゲート絶縁膜２２に設けられたコンタクトホール２２ｂを介して下層引き回し線７ａ−１に接続された上層引き回し線７ａ−２とからなっている。第２の走査用引き回し線７の直交部分７ｂは、ゲート絶縁膜２２の上面に上層引き回し線７ａ−２に接続されて設けられた上層引き回し線のみからなっている。
【００２９】
なお、例えば、図７に示すように、第２の走査用引き回し線７の間隔Ｌは３Ｗ＋２Ｄであってもよい。すなわち、第２の走査用引き回し線７の間隔Ｌは（ｎ＋１）Ｗ＋ｎＤ（ｎは正の整数）であってもよい。また、第２の走査用引き回し線７の間隔Ｌは一定であってもよく、また、例えば、２Ｗ＋Ｄと３Ｗ＋２Ｄとが混在するように、異なっていてもよい。さらに、第１、第２の走査用引き回し線６、７の線幅は互いに異なっていてもよい。
【００３０】
また、上記実施形態では、この発明を、走査線４に接続された第１、第２の走査用引き回し線６、７に適用した場合について説明したが、これに限定されることなく、データ線５に接続されたデータ用引き回し線１０にも適用することができ、また、液晶表示装置のアクティブ基板１以外の配線基板にも適用することができる。
【００３１】
データ用引き回し線１０に適用する場合には、例えば、図８及び図９に示すようにしてもよい。すなわち、図８に示すように、第１のデータ用引き回し線１０ａは、アクティブ基板１の上面に設けられた下層引き回し線のみからなっている。この場合、第１のデータ用引き回し線１０ａは走査線４と同一の材料によって形成されている。データ線５は、ゲート絶縁膜２２に設けられたコンタクトホール２２ｃを介して第１のデータ用引き回し線１０ａに接続されている。
【００３２】
出力側接続パッド１２は、アクティブ基板１の上面に第１のデータ用引き回し線１０ａに接続されて設けられた下層接続パッド１２ａと、ゲート絶縁膜２２の上面に設けられ、ゲート絶縁膜２２に設けられたコンタクトホール２２ｄを介して下層接続パッド１２ａに接続された上層接続パッド１２ｂとからなっている。この場合、下層接続パッド１２ａは走査線４と同一の材料によって形成され、上層接続パッド１２ｂはデータ線５と同一の材料によって形成されている。
【００３３】
次に、図９に示すように、第２のデータ用引き回し線１０ｂは、ゲート絶縁膜２２の上面にデータ線５に接続されて設けられた上層引き回し線のみからなっている。出力側接続パッド１２は、ゲート絶縁膜２２の上面に第２のデータ用引き回し線１０ｂに接続されて設けられた上層接続パッドのみからなっている。この場合、第２のデータ用引き回し線１０ｂ及び出力側接続パッド１２はデータ線５と同一の材料によって形成されている。
【図面の簡単な説明】
【００３４】
【図１】この発明の一実施形態としての配線パターンを備えた液晶表示装置の要部の等価回路的透過平面図。
【図２】図１に示す液晶表示装置における薄膜トランジスタ及び画素電極の部分の断面図。
【図３】図１に示す液晶表示装置における走査線、第１の走査用引き回し線及び出力側接続パッドの部分の断面図。
【図４】図１に示す液晶表示装置における走査線、第２の走査用引き回し線及び出力側接続パッドの部分の断面図。
【図５】図１のＶ−Ｖ線に沿う部分の断面図。
【図６】走査線及び第２の走査用引き回し線の部分の他の例の断面図。
【図７】第２の走査用引き回し線の間隔の他の例を説明するために示す断面図。
【図８】この発明をデータ用引き回し線に適用した場合における第１のデータ用引き回し線の部分の断面図。
【図９】この発明をデータ用引き回し線に適用した場合における第２のデータ用引き回し線の部分の断面図。
【符号の説明】
【００３５】
１  アクティブ基板
１ａ  突出部
２  対向基板
３  表示領域
４  走査線
５  データ線
６  第１の走査用引き回し線
７  第２の走査用引き回し線
８  走査線駆動用ドライバ搭載領域
９  出力側接続パッド
１０  データ用引き回し線
１１  データ線駆動用ドライバ搭載領域
１２  出力側接続パッド
【図１】
2007156049.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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