(57)【要約】【課題】冗長救済可能な複数のメモリマクロを有する半導体装置の回路面積を低減する。【解決手段】複数の通常メモリセル群及び冗長メモリセル群を有し冗長救済機能を有する複数のメモリマクロＲＡＭ０１〜ＲＡＭ０７に対して１つのヒューズマクロＦＵＳＥ−Ａを設け、メモリマクロＲＡＭ０１〜ＲＡＭ０７における不良メモリセル群を救済するための冗長情報を１つのヒューズマクロＦＵＳＥ−Ａにより保持することで、半導体装置が備えるべきヒューズの本数を削減し、半導体装置の回路面積を低減できるようにする。【選択図】図１
2007272940.tif 000002
【特許請求の範囲】
【請求項１】
冗長救済機能をそれぞれ有し、かつ複数のメモリセル群をそれぞれ有する複数のメモリマクロと、
上記メモリマクロにおける不良メモリセル群を救済するための冗長情報を保持するヒューズ部とを備え、
上記複数のメモリマクロに対して１つの上記ヒューズ部を設けたことを特徴とする半導体装置。
【請求項２】
上記メモリマクロの各々は、
複数のメモリセルが配置されたセルアレイと、
入力アドレス信号に応じてアクセスする上記セルアレイ内のメモリセルを選択するデコーダと、
上記デコーダを制御する制御回路とを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記メモリマクロの各々は、
複数の通常メモリセル群と、
上記通常メモリセル群に不具合が生じた場合に、当該通常メモリセル群と置き換えるための冗長メモリセル群とを有することを特徴とする請求項１記載の半導体装置。
【請求項４】
上記１つのヒューズ部に対応する複数のメモリマクロ内のメモリセル群であって、上記冗長救済に用いられるメモリセル群を除いた各メモリセル群に、互いに異なり、かつ連続する番号を割り当て、当該番号に基づいて上記冗長情報が保持されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
上記１つのヒューズ部に対応する複数のメモリマクロが有するメモリセル群の総数（上記冗長救済に用いられるメモリセル群を除く。）が、２N-1個（Ｎは自然数）より多くかつ２N個以下である場合に、上記ヒューズ部はＮ本のヒューズを備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数のメモリマクロを有する半導体装置における冗長救済技術に関する。
【背景技術】
【０００２】
近年、ＩＣ（integrated circuit）チップの多機能化及び高機能化が求められており、ＩＣチップにおけるメモリ部の占める領域が増加してきている。メモリ部を有するＩＣチップでは、通常メモリセル群において１つでも不良なメモリセルが存在すると、チップそのものが不良品となってしまうため、一般に冗長メモリセル群を設けて救済を図っている。通常メモリセル群において不具合が存在する場合には、その通常メモリセル群を冗長メモリセル群によって置き換えることで不良メモリセルを救済して歩留まりを向上させることができる（例えば、特許文献１〜３参照）。
【０００３】
ここで、冗長メモリセル群によって置き換える通常メモリセル群（不良メモリセルが存在するメモリセル群）を指定するための冗長情報は、特許文献１〜３等に記載のように、一般にヒューズを用いて保持している。
【０００４】
図４は、従来の冗長救済技術を説明するための図である。
図４（Ａ）は、複数のメモリマクロを有する半導体装置の構成を示している。図４（Ａ）において、ＲＡＭ０１〜ＲＡＭ０７は、冗長救済機能付きのメモリマクロである。メモリマクロＲＡＭ０１〜ＲＡＭ０７のそれぞれは、通常用いられる通常メモリセル群、及び通常メモリセル群に不具合が生じた場合に置き換えられる冗長メモリセル群を有している。
【０００５】
また、ＦＵＳＥ０１〜ＦＵＳＥ０７は、メモリマクロＲＡＭ０１〜ＲＡＭ０７に対応してそれぞれ設けられるヒューズマクロである。ヒューズマクロＦＵＳＥ０１〜ＦＵＳＥ０７は、複数のヒューズを有し構成されており、冗長メモリセル群によって置き換える通常メモリセル群を指定するための冗長情報を保持する。具体的には、冗長情報は、置き換える通常メモリセル群に応じてヒューズが適宜切断されることによりヒューズマクロＦＵＳＥ０１〜ＦＵＳＥ０７にて保持される。
【０００６】
このように構成された半導体装置の冗長救済についてメモリマクロＲＡＭ０１を例に説明する。
図４（Ｂ）は、従来の冗長救済方法を説明するための図である。メモリマクロＲＡＭ０１は、９つの通常メモリセル群及び１つの冗長メモリセル群を有するものとし、説明の便宜上、各メモリセル群を「Ｂｉｔ（ビット）」と称す。
【０００７】
メモリマクロＲＡＭ０１の通常メモリセル群（第１Ｂｉｔ〜第９Ｂｉｔ）の何れかにおいて不具合が生じている場合には、その不良Ｂｉｔに応じてヒューズマクロＦＵＳＥ０１内のヒューズが切断されることで冗長情報が記憶される。これにより、第１Ｂｉｔ〜第９Ｂｉｔのうちの１つのＢｉｔのみの不良Ｂｉｔが救済される。
【０００８】
通常動作時には、ヒューズマクロＦＵＳＥ０１から読み出された冗長情報、具体的にはヒューズマクロＦＵＳＥ０１から供給される各ヒューズの切断の有無に応じた切断信号が図示しないデコーダ等によりデコードされ、冗長信号が生成される。その生成された冗長信号がメモリマクロＲＡＭ０１に供給され、当該冗長信号に基づいてデータの入出力経路等が切り換えられて冗長救済が行われる。
【０００９】
例えば、メモリマクロＲＡＭ０１において、第５Ｂｉｔにて不具合が生じた場合には、第１Ｂｉｔに対応するデータ入出力部が冗長Ｂｉｔに対して接続され、ｉ＝２〜５の整数として第ｉＢｉｔに対応する入出力部が第（ｉ−１）Ｂｉｔに対してそれぞれ接続されるように切り換えられる。なお、第６Ｂｉｔ〜第９Ｂｉｔに対応する入出力部は、第６Ｂｉｔ〜第９Ｂｉｔに対して接続される。このようにして、不具合の生じた第５Ｂｉｔを冗長Ｂｉｔによって置き換えることで、正常な動作を可能にする。
【００１０】
近年、半導体プロセスの微細化が進むに従って、メモリマクロの回路面積（レイアウト面積）は縮小しているが、メモリマクロに係る冗長情報を保持するためのヒューズマクロの回路面積は縮小することが困難である。特に、ヒューズマクロ内のヒューズにレーザーヒューズを用いる場合には、レーザーによる制限のために個々のヒューズを配置する距離をある程度確保しなければならないため、ヒューズマクロの回路面積を小さくするには限界がある。この問題を解決する方法として、半導体装置が有するヒューズの本数を削減するための方法が種々提案されている（例えば、特許文献１、２参照。）。
【００１１】
【特許文献１】特開２００４−３９６８０号公報
【特許文献２】特開平６−２９５５９２号公報
【特許文献３】特開２００５−２２２６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、このような事情に鑑みてなされたものであり、冗長救済可能な複数のメモリマクロを有する半導体装置の回路面積を低減することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、冗長救済機能及び複数のメモリセル群をそれぞれ有する複数のメモリマクロと、不良メモリセル群を救済するための冗長情報を保持するヒューズ部とを備える。複数のメモリマクロに対して１つのヒューズ部を設ける。
本発明によれば、複数のメモリマクロについての冗長情報を１つのヒューズ部により保持することで、半導体装置が備えるべきヒューズの本数を削減することができる。
【発明の効果】
【００１４】
本発明によれば、冗長救済機能をそれぞれ有する複数のメモリマクロに対して１つのヒューズ部を設け、その冗長情報を保持することで、半導体装置が備えるべきヒューズの本数を削減し、半導体装置全体の回路面積を低減することができる。
【発明を実施するための最良の形態】
【００１５】
上述した図４に示したように、従来、９つの通常メモリセル群（第１Ｂｉｔ〜第９Ｂｉｔ）及び１つの冗長メモリセル群（冗長Ｂｉｔ）を有するメモリマクロＲＡＭ０１に対するヒューズマクロＦＵＳＥ０１は、４本のヒューズを備えている。４本のヒューズを用いると、２進数表現により最大で１６まで表現可能であり、デコード結果として第１６Ｂｉｔまでの冗長信号として使用可能である。したがって、図４に示した従来例におけるヒューズマクロＦＵＳＥ０１においては、全１６Ｂｉｔに対する冗長信号が作成可能であるが、第１０Ｂｉｔ〜第１６Ｂｉｔに相当する分が利用されず無駄になっていることとなる。
【００１６】
また、一般に、テクノロジーの開発初期においては、１つのメモリマクロに対して１つのヒューズマクロを搭載している。しかし、開発が進みテクノロジーが安定してくると冗長救済を行う頻度は低下し、１つのメモリマクロに対して１つのヒューズマクロを搭載する必要性も低下する。
【００１７】
そこで、本発明の実施形態による半導体装置は、冗長救済機能付きのメモリマクロを複数有していながらも、１つのメモリマクロに対して１つのヒューズマクロを設けるのではなく、複数のメモリマクロに対して１つのヒューズマクロを設けるようにする。
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
図１は、本発明の一実施形態による半導体装置の構成例を示す図である。
図１（Ａ）は、本実施形態による半導体装置の全体構成を示している。
【００１９】
図１（Ａ）に示すように、本実施形態による半導体装置は、メモリマクロＲＡＭ０１〜ＲＡＭ０７、及びヒューズマクロＦＵＳＥ−Ａを有する。
メモリマクロＲＡＭ０１〜ＲＡＭ０７は、冗長救済機能付きのメモリマクロであり、同様の構成とされている。
【００２０】
図２は、メモリマクロＲＡＭ０１〜ＲＡＭ０７の構成例を示す図である。
メモリマクロＲＡＭ０１〜ＲＡＭ０７のそれぞれは、セルアレイ２０、カラム回路２１、デコーダ２２、及びＣＰＧ（Clock Pulse Generator）２３を有する。
【００２１】
セルアレイ２０は、複数のメモリセルがアレイ状に配置されて構成されており、データを記憶することが可能とされている。セルアレイ２０は、複数の通常メモリセル群と、冗長メモリセル群とに分割される。冗長メモリセル群は、通常メモリセル群と同様に構成される。通常メモリセル群は、通常用いられるメモリセル群であり、冗長メモリセル群は、通常メモリセル群の何れかに不具合が生じた場合に、その通常メモリセル群と置き換えられ動作する。本実施形態においては、セルアレイ２０は、９つの通常メモリセル群（第１Ｂｉｔ〜第９Ｂｉｔ）及び１つの冗長メモリセル群（冗長Ｂｉｔ）を有するものとする。
【００２２】
カラム回路２１は、センスアンプ等によって構成され、セルアレイ２０の所定のカラム（列）に対してデータを読み書きするとともに、不具合を有する通常メモリセル群が存在している場合には冗長メモリセル群によって置き換えるための処理（例えば、入出力されるデータに係る伝達経路の切り換え等）を行う。
【００２３】
デコーダ２２は、入力されたアドレス信号に応じて、データを読み書きする対象となるメモリセル群を図示しないワード線によって選択する。
ＣＰＧ２３は、外部から供給されたクロック信号を分周する等して、内部用のクロック信号を生成して、カラム回路２１及びデコーダ２２に供給する。
【００２４】
ヒューズマクロＦＵＳＥ−Ａは、メモリマクロＲＡＭ０１〜ＲＡＭ０７に係る冗長情報を保持するものであり、冗長情報を記憶するための複数のヒューズを有する。ここで、冗長情報は、不具合が生じたために冗長メモリセル群によって置き換える通常メモリセル群を指定するための情報であり、置き換える通常メモリセル群に応じたパターンでヒューズが適宜切断されることにより保持される。
【００２５】
本実施形態では、メモリマクロＲＡＭ０１〜ＲＡＭ０７の各通常メモリセル群に対して、互いに異なり、かつ連続する番号を割り当てて、この割り当てた番号に基づいて冗長情報の管理、保持を行っている。
【００２６】
例えば、メモリマクロＲＡＭ０１の通常メモリセル群である第１Ｂｉｔ〜第９Ｂｉｔに番号（１）〜（９）をそれぞれ割り当て、メモリマクロＲＡＭ０２の通常メモリセル群である第１Ｂｉｔ〜第９Ｂｉｔに番号（１０）〜（１８）をそれぞれ割り当てる。以下、同様にして番号を割り当て、メモリマクロＲＡＭ０７の通常メモリセル群である第１Ｂｉｔ〜第９Ｂｉｔに番号（５５）〜（６３）をそれぞれ割り当てる。
【００２７】
これにより、複数のメモリマクロＲＡＭ０１〜ＲＡＭ０７内の各通常メモリセル群に対して、１対１対応の通し番号を割り当てることで、当該番号のみに基づいて通常メモリセル群を一意に特定することが可能となる。したがって、ヒューズマクロＦＵＳＥ−Ａは、１〜６３までを表現可能な６本のヒューズを備えれば良く、この６本のヒューズの切断パターンに応じて、メモリマクロＲＡＭ０１〜ＲＡＭ０７における１つの通常メモリセル群を一意に特定できる。
【００２８】
本実施形態における半導体装置の動作について説明する。
図４（Ｂ）は、本実施形態における半導体装置の動作を説明するための図である。
本実施形態における半導体装置が製造された後、試験等によりメモリマクロＲＡＭ０１〜ＲＡＭ０７における通常メモリセル群の何れかにおいて不具合が発見された場合には、その不良メモリセル群（不良Ｂｉｔ）に割り当てられた番号に応じてパターンでヒューズマクロＦＵＳＥ−Ａ内のヒューズを切断する。これにより、ヒューズマクロＦＵＳＥ−Ａに不良Ｂｉｔを救済するための冗長情報が保持される。
【００２９】
そして、通常動作時には、デコード部１０は、ヒューズマクロＦＵＳＥ−Ａに保持されている冗長情報、すなわちヒューズマクロＦＵＳＥ−Ａ内の各ヒューズの切断の有無に応じた切断信号を読み出してデコードする。デコードの結果、冗長信号が生成され、生成された冗長信号がデコード部１０からメモリマクロＲＡＭ０１〜ＲＡＭ０７に供給される。メモリマクロＲＡＭ０１〜ＲＡＭ０７では、供給される冗長信号に基づいてデータの入出力経路の切り換えがカラム回路２１等にて実施され冗長救済が行われる。このようにして、不具合の生じた通常メモリセル群が冗長メモリセル群によって置き換えられ、正常な動作が可能となる。
【００３０】
以上、説明したように本実施形態によれば、複数のメモリマクロＲＡＭ０１〜ＲＡＭ０７に対して１つのヒューズマクロＦＵＳＥ−Ａを設け、メモリマクロＲＡＭ０１〜ＲＡＭ０７に係る冗長情報を保持する。また、複数のメモリマクロＲＡＭ０１〜ＲＡＭ０７の各通常メモリセル群に対して、互いに異なりかつ連続する番号を割り当て、この割り当てた番号を用いて冗長情報を保持する。
【００３１】
これにより、複数のメモリマクロＲＡＭ０１〜ＲＡＭ０７でヒューズを共通化し、メモリマクロＲＡＭ０１〜ＲＡＭ０７が有する通常メモリセル群の総数が、２N-1個（Ｎは自然数）より多くかつ２N個以下である場合にはＮ本のヒューズを備えれば良いので、半導体装置が備えるべきヒューズの本数を削減することができ、半導体装置全体の回路面積を低減することができる。
【００３２】
例えば、メモリマクロＲＡＭ０１〜ＲＡＭ０７が９つの通常メモリセル群を有する場合、従来のように各メモリマクロＲＡＭ０１〜ＲＡＭ０７に対してそれぞれ１つのヒューズマクロを割り当てると、半導体装置全体では４本×７＝２８本のヒューズを備える必要がある。それに対して、本実施形態によれば、１〜６３までを表現可能なように６本のヒューズのみを備えていれば良いので大幅に低減できる。そのヒューズに係るレイアウト面積（回路面積）を２５％弱に削減することができる。
【００３３】
なお、上述したような構成によれば、７つのメモリマクロＲＡＭ０１〜ＲＡＭ０７のなかで１つの通常メモリセル群のみ冗長可能となるが、テクノロジーが安定すれば複数のメモリマクロＲＡＭ０１〜ＲＡＭ０７に同時に不具合が発生することは非常に稀であるので問題とはならない。
【００３４】
図３は、本発明の実施形態による半導体装置の他の構成例を示す図である。
上記図１に示した半導体装置においては、メモリマクロＲＡＭ０１〜ＲＡＭ０７に対して１つのヒューズマクロＦＵＳＥ−Ａを設けているが、図３に示す半導体装置においては、メモリマクロＲＡＭ０１〜ＲＡＭ０３に対して１つのヒューズマクロＦＵＳＥ−Ｂを設けるとともに、メモリマクロＲＡＭ０４〜ＲＡＭ０７に対して１つのヒューズマクロＦＵＳＥ−Ｃを設ける。これにより、図３に示した半導体装置においては、７つのメモリマクロＲＡＭ０１〜ＲＡＭ０７において２つの通常メモリセル群の冗長救済が可能となる。
【００３５】
図３（Ａ）は、２つの通常メモリセル群の冗長救済を可能にした半導体装置の全体構成を示しており、メモリマクロＲＡＭ０１〜ＲＡＭ０７、及びヒューズマクロＦＵＳＥ−Ｂ、ＦＵＳＥ−Ｃを有する。なお、図３（Ａ）に示すメモリマクロＲＡＭ０１〜ＲＡＭ０７は、図１（Ａ）に示したメモリマクロＲＡＭ０１〜ＲＡＭ０７と同様に構成され、図３（Ａ）に示すヒューズマクロＦＵＳＥ−Ｂ、ＦＵＳＥ−Ｃは、図１（Ａ）に示したヒューズマクロＦＵＳＥ−Ａと同様に構成されるので説明は省略する。
【００３６】
ただし、ヒューズマクロＦＵＳＥ−Ｂは、メモリマクロＲＡＭ０１〜ＲＡＭ０３が有する２７個の通常メモリセル群に係る冗長情報を保持するので５本のヒューズを備える。また、ヒューズマクロＦＵＳＥ−Ｃは、メモリマクロＲＡＭ０４〜ＲＡＭ０７が有する３６個の通常メモリセル群に係る冗長情報を保持するので６本のヒューズを備える。
【００３７】
図３（Ａ）に示す半導体装置の動作についても、図３（Ｂ）に示すように、ヒューズマクロＦＵＳＥ−Ｂに保持されている冗長情報に基づく冗長信号をデコード部１０Ａが生成してメモリマクロＲＡＭ０１〜０３に供給し、ヒューズマクロＦＵＳＥ−Ｃに保持されている冗長情報に基づく冗長信号をデコード部１０Ｂが生成してメモリマクロＲＡＭ０４〜０７に供給するだけで、上述した半導体装置と同様である。
【００３８】
なお、上述した実施形態では、メモリマクロＲＡＭ０１〜ＲＡＭ０７が有する通常メモリセル群の数は９つとしているが、メモリマクロＲＡＭ０１〜ＲＡＭ０７が有する通常メモリセル群の数は任意である。また、メモリマクロＲＡＭ０１〜ＲＡＭ０７は同様に構成されて各メモリマクロＲＡＭ０１〜ＲＡＭ０７が同数の通常メモリセル群を有するようにしているが、メモリマクロＲＡＭ０１〜ＲＡＭ０７が有する通常メモリセル群の数が異なっていても良い。
【００３９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態による半導体装置の構成例を示す図である。
【図２】本実施形態におけるメモリマクロの構成例を示す図である。
【図３】本発明の実施形態による半導体装置の他の構成例を示す図である。
【図４】従来の冗長救済技術を説明するための図である。
【符号の説明】
【００４１】
ＲＡＭ０１〜ＲＡＭ０７  メモリマクロ
ＦＵＳＥ−Ａ、ＦＵＳＥ−Ｂ、ＦＵＳＥ−Ｃ  ヒューズマクロ
１０、１０Ａ、１０Ｂ  デコード部
２０  セルアレイ
２１  カラム回路
２２  デコーダ
２３  ＣＰＧ
【図１】
2007272940.tif 000003
【図２】
2007272940.tif 000004
【図３】
2007272940.tif 000005
【図４】
2007272940.tif 000006