(57)【要約】【課題】  各トランジスタの特性ばらつき及び電源電圧の変動に対する高い動作信頼性を実現し、さらに単相入力信号により高速な信号レベル変換動作を行うことができる信号レベル変換回路を提供する。【解決手段】  信号レベル変換回路１において、互いに同じ極性チャネルであって低振幅の入力信号ＩＮを高振幅の出力信号ＯＵＴに変換するための入力トランジスタＴ１及び入力トランジスタＴ２と、入力トランジスタＴ１、Ｔ２と同じ極性チャネルであって入力信号ＩＮに第１のオフセット電圧を加えて入力トランジスタＴ１のゲートに印加するオフセットトランジスタＴ５と、入力トランジスタＴ１、Ｔ２と同じ極性チャネルであって入力信号ＩＮに重畳する第１のバイアス電圧ＧＮＤに第２のオフセット電圧を加えて入力トランジスタＴ２のゲートに印加するオフセットトランジスタＴ６とを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号を高振幅の出力信号に変換するための第１の入力トランジスタ及び第２の入力トランジスタと、
前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第１の電流源に接続され、前記入力信号に第１のオフセット電圧を加えて前記第１の入力トランジスタのゲートに印加する第１のオフセットトランジスタと、
前記第１の入力トランジスタ及び前記第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第２の電流源に接続され、前記入力信号に重畳する第１のバイアス電圧に第２のオフセット電圧を加えて前記第２の入力トランジスタのゲートに印加する第２のオフセットトランジスタと、
を備えることを特徴とする信号レベル変換回路。
【請求項２】
前記第２のオフセットトランジスタは、前記第２の電流源から供給される電流量に応じて前記第２のオフセット電圧を変更し、前記第１のバイアス電圧に加えて前記第２の入力トランジスタのゲートに印加することを特徴とする請求項１に記載の信号レベル変換回路。
【請求項３】
前記第１の入力トランジスタは、第１の負荷トランジスタを介して電源に接続されており、
前記第２の入力トランジスタは、第２の負荷トランジスタを介して前記電源に接続されていることを特徴とする請求項１又は２に記載の信号レベル変換回路。
【請求項４】
前記第１の入力トランジスタ、前記第２の入力トランジスタ、前記第１のオフセットトランジスタ及び前記第２のオフセットトランジスタは、Ｎチャネルトランジスタであり、
前記第１の入力トランジスタのソースには、前記第１のバイアス電圧が印加され、前記第１の入力トランジスタのゲートは前記第１のオフセットトランジスタのドレインに接続されており、前記第１の入力トランジスタのドレインは第１の負荷トランジスタを介して電源に接続されており、
前記第２の入力トランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第２の入力トランジスタのゲートは前記第２のオフセットトランジスタのドレインに接続されており、前記第２の入力トランジスタのドレインは第２の負荷トランジスタを介して電源に接続されるとともに、前記出力信号が出力される出力端子に接続されており、
前記第１のオフセットトランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第１のオフセットトランジスタのドレインは前記第１のオフセットトランジスタのゲートに接続されるとともに前記第１の電流源を介して前記電源に接続されており、
前記第２のオフセットトランジスタのソースには、前記第１のバイアス電圧が印加され、前記第２のオフセットトランジスタのドレインは前記第２のオフセットトランジスタのゲートに接続されるとともに前記第２の電流源を介して前記電源に接続されており、
前記第１の負荷トランジスタのゲートは前記第２の負荷トランジスタのドレインに接続されており、
前記第２の負荷トランジスタのゲートは前記第１の負荷トランジスタのドレインに接続されていることを特徴とする請求項３に記載の信号レベル変換回路。
【請求項５】
前記第１の電流源は、Ｐチャネルの第１の電流源トランジスタであり、
前記第１の電流源トランジスタのソースは電源に接続されており、前記第１の電流源トランジスタのゲートには、第２のバイアス電圧が印加され、前記第１の電流源トランジスタのドレインは前記第１の入力トランジスタのゲートに接続されるとともに前記第１のオフセットトランジスタのドレイン及びゲートに接続されていることを特徴とする請求項１乃至４のいずれか一に記載の信号レベル変換回路。
【請求項６】
前記第２の電流源は、Ｐチャネルの第２の電流源トランジスタであり、
前記第２の電流源トランジスタのソースは電源に接続されており、前記第２の電流源トランジスタのゲートは、前記入力信号が入力される入力端子に接続されており、前記第２の電流源トランジスタのドレインは前記第２の入力トランジスタのゲートに接続されるとともに前記第２のオフセットトランジスタのドレイン及びゲートに接続されていることを特徴とする請求項１乃至５のいずれか一に記載の信号レベル変換回路。
【請求項７】
前記第１の入力トランジスタの電流能力は前記第２の入力トランジスタの電流能力に比べて小さく設定されていることを特徴とする請求項１乃至６のいずれか一に記載の信号レベル変換回路。
【請求項８】
前記第１の入力トランジスタのチャネル幅／チャネル長は前記第２の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されていることを特徴とする請求項７に記載の信号レベル変換回路。
【請求項９】
前記第１の入力トランジスタの電流能力は前記第２の入力トランジスタの電流能力に比べて小さく設定されており、
前記第１の負荷トランジスタの電流能力は前記第１の入力トランジスタに比べて小さく設定されており、
前記第２の負荷トランジスタの電流能力は前記第２の入力トランジスタに比べて小さく設定されていることを特徴とする請求項３に記載の信号レベル変換回路。
【請求項１０】
前記第１の入力トランジスタのチャネル幅／チャネル長は前記第２の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されており、
前記第１の負荷トランジスタのチャネル幅／チャネル長は前記第１の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されており、
前記第２の負荷トランジスタのチャネル幅／チャネル長は前記第２の入力トランジスタのチャネル幅／チャネル長に比べて小さく設定されていることを特徴とする請求項９に記載の信号レベル変換回路。
【請求項１１】
前記第１のバイアス電圧はグランド電位であることを特徴とする請求項１乃至１０のいずれか一に記載の信号レベル変換回路。
【請求項１２】
前記第１のバイアス電圧及び前記第２のバイアス電圧はグランド電位であることを特徴とする請求項５に記載の信号レベル変換回路。
【請求項１３】
請求項１乃至１２のいずれか一に記載の信号レベル変換回路と、
前記信号レベル変換回路により変換された出力信号に応じて画像を表示する表示部と、
を備えることを特徴とする平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号レベル変換回路及びこの信号レベル変換回路を備える平面表示装置に関する。
【背景技術】
【０００２】
信号レベル変換回路は、低振幅（以下、低信号レベルと称する）の入力信号を高振幅（以下、高信号レベルと称する）の出力信号に変換する回路である。この信号レベル変換回路は、例えば、高信号レベルの制御信号により駆動制御されるアクティブマトリックス型の平面表示装置（例えば液晶表示装置やＥＬ表示装置等）と、この平面表示装置に低信号レベルの制御信号を供給するコントローラとの間に設けられる。この信号レベル変換回路は、コントローラからの低信号レベルの制御信号を高信号レベルの制御信号に変換して平面表示装置に供給する両者間のインターフェース回路として用いられる。
【０００３】
このような信号レベル変換回路としては、互いに反対極性の２相入力信号を用いる信号レベル変換回路が提案されている（例えば、特許文献１参照）。この２相入力信号を用いる信号レベル変換回路は、２相入力信号を入力するための信号インターフェースとして一対の入力端子が必要になる。このように必要とする内部信号の数が増加すると、それに伴って入力端子の数が増大し、結線作業が煩雑になるとともに回路の小型化を阻害してしまう。
【０００４】
これを解決するため、単相入力信号のみを用いる信号レベル変換回路も提案されている。ここで、この信号レベル変換回路について図１２を参照して説明する。
【０００５】
図１２に示すように、信号レベル変換回路１０１は、Ｎチャネル薄膜トランジスタからなる入力トランジスタＴ１０１及び入力トランジスタＴ１０２と、Ｐチャネル薄膜トランジスタからなる負荷トランジスタＴ１０３及び負荷トランジスタＴ１０４と、Ｐチャネル薄膜トランジスタからなるトランジスタＴ１０５及びトランジスタＴ１０６と、電流源Ｄ１０１及び電流源Ｄ１０２とを備えている。
【０００６】
入力トランジスタＴ１０１のドレインは負荷トランジスタＴ１０３を介して電源Ｖｄｄに接続されており、入力トランジスタＴ１０２のドレインは負荷トランジスタＴ１０４を介して電源Ｖｄｄに接続されている。入力トランジスタＴ１０１のソースには、固定バイアス電圧ＶＧが印加される。入力トランジスタＴ１０２のソースは、低信号レベルの入力信号ＩＮが入力される入力端子１１１に接続されており、入力トランジスタＴ１０２のドレインは、高信号レベルの出力信号ＯＵＴが出力される出力端子１１２に接続されている。
【０００７】
負荷トランジスタＴ１０３及び負荷トランジスタＴ１０４の各ゲートは、互いに接続されるとともに入力トランジスタＴ１０１のドレインに接続されている。なお、入力トランジスタＴ１０１、入力トランジスタＴ１０２、負荷トランジスタＴ１０３及び負荷トランジスタＴ１０４はカレントミラー回路を構成している。
【０００８】
トランジスタＴ１０５のゲートは入力端子１１１に接続されており、トランジスタＴ１０５のソースは電流源Ｄ１０１を介して電源Ｖｄｄに接続されるとともに入力トランジスタＴ１０１のゲートに接続されており、トランジスタＴ１０５のドレインはグランドＧに接続されている。また、トランジスタＴ１０６のゲートには、固定バイアス電圧ＶＧが印加され、トランジスタＴ１０６のソースは電流源Ｄ１０２を介して電源Ｖｄｄに接続されるとともに入力トランジスタＴ１０２のゲートに接続されており、トランジスタＴ１０６のドレインはグランドＧに接続されている。
【０００９】
電流源Ｄ１０１は、Ｐチャネルトランジスタからなる電流源トランジスタＤＴ１０１により構成されており、電流源Ｄ１０２は、Ｐチャネルトランジスタからなる電流源トランジスタＤＴ１０２により構成されている。なお、電流源Ｄ１０１及び電流源Ｄ１０２は、カレントミラー回路等の他の回路により構成されてもよい。
【００１０】
電流源トランジスタＤＴ１０１及び電流源トランジスタＤＴ１０２の各ゲートは、それぞれグランドＧに接続されており、電流源トランジスタＤＴ１０１及び電流源トランジスタＤＴ１０２の各ソースは電源Ｖｄｄに接続されている。電流源トランジスタＤＴ１０１及び電流源トランジスタＤＴ１０２の各ドレインは、トランジスタＴ１０５及びトランジスタＴ１０６の各ソースに接続されている。なお、電流源トランジスタＤＴ１０１及び電流源トランジスタＤＴ１０２はソースフォロワ回路を構成している。
【００１１】
このような構成の信号レベル変換回路１０１では、入力信号ＩＮがハイレベルになると、入力トランジスタＴ１０１及び負荷トランジスタＴ１０４がオン状態となり、ハイレベルの出力信号ＯＵＴが出力端子１１２から出力される。一方、入力信号ＩＮがロウレベルになると、負荷トランジスタＴ１０４がオフ状態になるとともに、入力トランジスタＴ１０２のゲート電位は、トランジスタＴ１０６の作用により固定バイアス電圧ＶＧにオフセット電圧に印加した電位となるため、オン状態となり、ロウレベルの出力信号ＯＵＴが出力端子１１２から出力される。ここで、このような信号変換動作を実行するため、オフセット電圧及び固定バイアス電圧ＶＧは適切に設定されている。なお、出力信号ＯＵＴの応答性は、負荷トランジスタＴ１０４のオン電流と入力トランジスタＴ１０２のオフ電流との比によって決定される。
【００１２】
一方、信号レベル変換動作の安定を目的として補助トランジスタを追加した信号レベル変換回路も提案されている。この信号レベル変換回路は、図１２に示す信号レベル変換回路に補助トランジスタを追加した回路である。補助トランジスタは、入力トランジスタＴ１０１、Ｔ１０２のゲート電位を適切に確定し、入力トランジスタＴ１０１がオン状態である場合、入力トランジスタＴ１０２をオフ状態にし、入力トランジスタＴ１０２がオン状態である場合、入力トランジスタＴ１０１をオフ状態にして、信号レベル変換動作の誤動作を防止している。
【特許文献１】特開２００２−２８０８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、入力トランジスタＴ１０１、Ｔ１０２とトランジスタＴ１０５、Ｔ１０６とはそれぞれ異なる極性チャネルのトランジスタ、すなわちＮチャネルトランジスタ及びＰチャネルトランジスタにより構成されているため、それぞれ異なる製造工程により製造されている。このため、各トランジスタの特性ばらつきが発生してしまう。
【００１４】
ここで、Ｎチャネルトランジスタのしきい値特性とＰチャネルトランジスタのしきい値特性とに偏りが生じた場合、例えばＮチャネルトランジスタが浅いしきい値特性を有し、Ｐチャネルトランジスタが深いしきい値特性を有する場合には、トランジスタＴ１０５、Ｔ１０６のオフセット電圧が大きくなると、入力トランジスタＴ１０１、Ｔ１０２はわずかな電位差でオン状態になるため、出力信号ＯＵＴの電位が不定になったり、電源Ｖｄｄの電位とグランド電位との中間レベルになったりする誤動作が発生し、信号レベル変換動作の信頼性が低下してしまう。このような誤動作は固定バイアス電圧ＶＧの設定が不適切である場合にも発生してしまう。
【００１５】
さらに、各トランジスタの特性のばらつきによっては、入力トランジスタＴ１０２のオフ電流を十分に小さくすることができず、負荷トランジスタＴ１０４のオン電流と入力トランジスタＴ１０２のオフ電流との比を大きくすることができない場合がある。このため、出力信号ＯＵＴの応答性が低下し、高速な信号レベル変換動作を行うことは困難になってしまう。また、電源Ｖｄｄの電圧変動等により入力信号ＩＮのハイレベル電位が変動する場合や固定バイアス電圧ＶＧの電位が変動する場合等にも、誤動作が発生し、信号レベル変換動作の信頼性が低下してしまう。なお、単相入力信号及び固定バイアス電圧ＶＧを用いる信号レベル変換回路は、通常、２相入力信号を用いる信号レベル変換回路に比べ、負荷トランジスタＴ１０４のオン電流と入力トランジスタＴ１０２のオフ電流との比が小さくなるため、高速な信号レベル変換動作を行うことは困難である。
【００１６】
一方、補助トランジスタを追加した信号レベル変換回路では、信号レベル変換動作の誤動作を防止することはできるが、出力信号ＯＵＴのディレイが大きくなり、出力信号ＯＵＴをハイレベル電位（電源Ｖｄｄの電圧）に高速に充電することが難しい。このため、高速な信号レベル変換動作を行うことが困難である。また、近年、平面表示装置の大型化に伴ってその走査線の数も多くなり、走査時間も短くなってきているため、出力信号ＯＵＴのディレイ（遅延）が大きくなると、平面表示装置は十分な表示駆動を行うことができない場合がある。さらに、信号レベル変換回路に補助トランジスタを設けるため、図１２に示すような信号レベル変換回路に比べ、信号レベル変換回路のサイズが大きくなってしまう。
【００１７】
本発明は、上記に鑑みてなされたものであり、その目的は、各トランジスタの特性ばらつき及び電源電圧の変動に対する高い動作信頼性を実現することができ、さらに単相入力信号により高速な信号レベル変換動作を行うことができる信号レベル変換回路及び平面表示装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明の実施の形態に係る第１の特徴は、信号レベル変換回路において、互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号を高振幅の出力信号に変換するための第１の入力トランジスタ及び第２の入力トランジスタと、第１の入力トランジスタ及び第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第１の電流源に接続され、入力信号に第１のオフセット電圧を加えて第１の入力トランジスタのゲートに印加する第１のオフセットトランジスタと、第１の入力トランジスタ及び第２の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第２の電流源に接続され、入力信号に重畳する第１のバイアス電圧に第２のオフセット電圧を加えて第２の入力トランジスタのゲートに印加する第２のオフセットトランジスタとを備えることである。
【００１９】
本発明の実施の形態に係る第１の特徴では、同じ極性チャネルのトランジスタにより第１の入力トランジスタ、第２の入力トランジスタ、第１のオフセットトランジスタ及び第２のオフセットトランジスタを構成することによって、各トランジスタを同じ製造工程で形成し、各トランジスタの特性をほぼ同じにすることが可能になるので、各トランジスタの特性ばらつき及び電源電圧の変動に対する動作信頼性は高くなり、さらに、各トランジスタの特性ばらつきによる出力信号の応答性の低下が抑えられ、高速な信号レベル変換動作が実現される。
【００２０】
本発明の実施の形態に係る第２の特徴は、平面表示装置において、前述の第１の特徴に係る信号レベル変換回路と、その信号レベル変換回路により変換された出力信号に応じて画像を表示する表示部とを備えることである。
【００２１】
本発明の実施の形態に係る第２の特徴では、前述の第１の特徴と同様の作用を奏する。
【発明の効果】
【００２２】
本発明によれば、各トランジスタの特性ばらつき及び電源電圧の変動に対する高い動作信頼性を実現することができ、さらに単相入力信号により高速な信号レベル変換動作を行うことができる信号レベル変換回路及び平面表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施の形態）
本発明の第１の実施の形態について図１乃至図９を参照して説明する。
【００２４】
図１に示すように、本発明の実施の形態に係る信号レベル変換回路１は、コントローラ等の外部から入力される例えば３〜５Ｖ程度の低信号レベル（低振幅）の制御信号である入力信号ＩＮを例えば９Ｖ程度の高信号レベル（高振幅）の出力信号ＯＵＴとして出力する回路である。
【００２５】
この信号レベル変換回路１は、低信号レベルの入力信号ＩＮを高信号レベルの出力信号ＯＵＴに変換するための信号レベル変換部２、電源Ｖｄｄから電流を供給する第１の電流源Ｄ１に接続され入力信号ＩＮに第１のオフセット電圧を加える第１のオフセット部３、及び、電源Ｖｄｄから電流を供給する第２の電流源Ｄ２に接続され、入力信号ＩＮに重畳する第１のバイアス電圧に第２のオフセット電圧を加える第２のオフセット部４を備えている。
【００２６】
信号レベル変換部２は、第１の入力トランジスタＴ１、第２の入力トランジスタＴ２、第１の負荷トランジスタＴ３及び第２の負荷トランジスタＴ４を備えている。第１の入力トランジスタＴ１及び第２の入力トランジスタＴ２は、それぞれＮチャネル薄膜トランジスタから構成されている。また、第１の負荷トランジスタＴ３及び第２の負荷トランジスタＴ４は、それぞれＰチャネル薄膜トランジスタから構成されている。
【００２７】
第１のオフセット部３は第１のオフセットトランジスタＴ５を備えている。この第１のオフセットトランジスタＴ５はＮチャネルトランジスタから構成されている。また、第２のオフセット部４は第２のオフセットトランジスタＴ６を備えている。この第２のオフセットトランジスタＴ６もＮチャネルトランジスタから構成されている。このような第２のオフセット部４は、第２の電流源Ｄ２から供給される電流量に応じて第２のオフセット電圧を変更し、第１のバイアス電圧に加える。ここで、第１の実施の形態では、第１のバイアス電圧はグランド電位である。
【００２８】
第１の電流源Ｄ１は第１の電流源トランジスタＤＴ１を備えている。この第１の電流源トランジスタＤＴ１はＰチャネルトランジスタから構成されている。また、第２の電流源Ｄ２は第２の電流源トランジスタＤＴ２を備えている。この電流源トランジスタＤＴ２もＰチャネルトランジスタから構成されている。
【００２９】
第１の入力トランジスタＴ１のソースは、グランド電位を印加するグランドＧに接続されている。また、第１の入力トランジスタＴ１のゲートは第１のオフセットトランジスタＴ５のドレインに接続されている。第１の入力トランジスタＴ１のドレインは第１の負荷トランジスタＴ３を介して電源Ｖｄｄに接続されるとともに、第２の負荷トランジスタＴ４のゲートに接続されている。
【００３０】
第２の入力トランジスタＴ２のソースは、入力信号ＩＮが入力される入力端子１１に接続されている。これにより、入力信号ＩＮが外部から第２の入力トランジスタＴ２のソースに印加される。第２の入力トランジスタＴ２のゲートは第２のオフセットトランジスタＴ６のドレインに接続されている。また、第２の入力トランジスタＴ２のドレインは第２の負荷トランジスタＴ４を介して電源Ｖｄｄに接続されるとともに、出力信号ＯＵＴが出力される出力端子１２に接続されている。これにより、出力信号ＯＵＴが第２の入力トランジスタＴ２のドレインから外部に出力される。
【００３１】
第１の負荷トランジスタＴ３のソースは電源Ｖｄｄに接続されている。第１の負荷トランジスタＴ３のゲートは第２の負荷トランジスタＴ４のドレインに接続されるとともに、第２の入力トランジスタＴ２のドレインに接続されている。第１の負荷トランジスタＴ３のドレインは第２の負荷トランジスタＴ４のゲートに接続されるとともに、第１の入力トランジスタＴ１のドレインに接続されている。
【００３２】
第２の負荷トランジスタＴ４のソースは電源Ｖｄｄに接続されている。第２の負荷トランジスタＴ４のゲートは第１の負荷トランジスタＴ３のドレインに接続されるとともに、第１の入力トランジスタＴ１のドレインに接続されている。第２の負荷トランジスタＴ４のドレインは第１の負荷トランジスタＴ３のゲートに接続されるとともに、第２の入力トランジスタＴ２のドレインに接続されている。
【００３３】
ここで、第１の負荷トランジスタＴ３及び第２の負荷トランジスタＴ４の各々のソースが他方のゲートに接続されているため、第１の負荷トランジスタＴ３がオン状態である場合には、第２の負荷トランジスタＴ４は、そのゲート電位が電源Ｖｄｄの電位に持ち上げられてオフ状態となり、また、第２の負荷トランジスタＴ４がオン状態である場合には、第１の負荷トランジスタＴ３は、そのゲート電位が電源Ｖｄｄの電位に持ち上げられてオフ状態となる。すなわち、第１の負荷トランジスタＴ３及び第２の負荷トランジスタＴ４は、一方の負荷トランジスタがオン状態である場合、他方の負荷トランジスタがオフ状態となるフリップフロップ回路を構成している。
【００３４】
第１のオフセットトランジスタＴ５のソースは入力端子１１に接続されている。これにより、入力信号ＩＮが外部からオフセットトランジスタＴ５のソースに印加される。第１のオフセットトランジスタＴ５のゲートは同オフセットトランジスタＴ５のドレインに接続されるとともに、第１の電流トランジスタＤＴ１を介して電源Ｖｄｄに接続されている。
【００３５】
第２のオフセットトランジスタＴ６のソースは、第１のバイアス電圧としてグランド電位ＧＮＤが入力されるグランドＧに接続されている。また、第２のオフセットトランジスタＴ６のゲートは同オフセットトランジスタＴ６のドレインに接続されるとともに、第２の電流トランジスタＤＴ２を介して電源Ｖｄｄに接続されている。
【００３６】
第１の電流源トランジスタＤＴ１のソースは電源Ｖｄｄに接続されている。第１の電流源トランジスタＤＴ１のゲートは、第２のバイアス電圧として固定バイアス電圧ＶＲＥＦが入力されるバイアス端子１３に接続されている。これにより、固定バイアス電圧ＶＲＥＦが外部から第１の電流源トランジスタＤＴ１のゲートに印加される。第１の電流源トランジスタＤＴ１のドレインは第１の入力トランジスタＴ１のゲートに接続されるとともに、第１のオフセットトランジスタＴ５のドレインに接続されている。
【００３７】
第２の電流源トランジスタＤＴ２のソースは電源Ｖｄｄに接続されている。第２の電流源トランジスタＤＴ２のゲートは入力端子１１に接続されている。これにより、入力信号ＩＮが外部から第２の電流源トランジスタＤＴ２のゲートに印加される。第２の電流源トランジスタＤＴ２のドレインは第２の入力トランジスタＴ２のゲートに接続されるとともに、第２のオフセットトランジスタＴ６のドレインに接続されている。
【００３８】
ここで、このような信号レベル変換回路１の各トランジスタサイズを加味した信号レベル変換回路１の一例を図２に示す。
【００３９】
図２に示すように、第１の入力トランジスタＴ１は、並列に接続された２個のＮチャネルトランジスタＴ１ａ、Ｔ１ｂから構成されている。また、第２の入力トランジスタＴ２は、並列に接続された３個のＮチャネルトランジスタＴ２ａ、Ｔ２ｂ、Ｔ２ｃから構成されている。第１の負荷トランジスタＴ３は、直接に接続された２個のＰチャネルトランジスタＴ３ａ、Ｔ３ｂから構成されている。第２の負荷トランジスタＴ４も、第１の負荷トランジスタＴ３と同様に、直列に接続された２個のＰチャネルトランジスタＴ４ａ、Ｔ４ｂから構成されている。
【００４０】
第１の入力トランジスタＴ１のＷ（チャネル幅）／Ｌ（チャネル長）は第２の入力トランジスタＴ２のＷ／Ｌに比べて小さく、かつ、第１の負荷トランジスタＴ３のＷ／Ｌは第１の入力トランジスタＴ１のＷ／Ｌに比べて小さく、かつ、第２の負荷トランジスタＴ４のＷ／Ｌは第２の入力トランジスタＴ２のＷ／Ｌに比べて小さく、それぞれ設定されている。なお、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４のＷ／Ｌは、各トランジスタの電流能力（電流を流す能力）をそれぞれ決定する数値である。
【００４１】
これにより、第１の入力トランジスタＴ１の電流能力は第２の入力トランジスタＴ２の電流能力に比べて小さく、また、第１の負荷トランジスタＴ３の電流能力は第１の入力トランジスタＴ１の電流能力に比べて小さく、また、第２の負荷トランジスタＴ４の電流能力は第２の入力トランジスタＴ２の電流能力に比べて小さくなっている。
【００４２】
次に、このような構成の信号レベル変換回路１の動作について説明する。なお、ここでは、ロウレベルの入力信号ＩＮの電圧（ロウレベル電圧）をグランド電位ＧＮＤとほぼ等しい０Ｖとし、ハイレベルの入力信号ＩＮの電圧（ハイレベル電圧）を入力振幅電圧ＶＩＨ（ＶＩＨ＞０Ｖ）とする。
【００４３】
まず、ハイレベルの入力信号ＩＮが信号レベル変換回路１に入力された場合について説明する。なお、ハイレベルの入力信号ＩＮは、第１のオフセットトランジスタＴ５のソース、第２の入力トランジスタＴ２のソース及び第２の電流源トランジスタＤＴ２のゲートに印加される。
【００４４】
ハイレベルの入力信号ＩＮが第１のオフセットトランジスタＴ５のソースに印加されると、第１のオフセットトランジスタＴ５のソースとゲートとの間には、その第１のオフセットトランジスタＴ５のしきい値電圧に相当する電圧が発生する。図３に示すように、その電圧を第１のオフセット電圧Ｖａとしてハイレベルの入力信号ＩＮの電圧ＶＩＨに加算した電圧（ＶＩＨ＋Ｖａ）が第１のオフセットトランジスタＴ５のドレインに発生し、第１の入力トランジスタＴ１のゲートに印加される。このとき、第１の入力トランジスタＴ１のソース電位はグランド電位ＧＮＤであるため、第１の入力トランジスタＴ１のソースとゲートとの間に印加される電圧Ｖｏｎは、Ｖｏｎ＝ＶＩＨ＋Ｖａとなる。
【００４５】
ここで、第１のオフセット電圧Ｖａは、図４に示すように、第１のオフセットトランジスタＴ５（ダイオード接続されたトランジスタ）の電流−電圧特性に基づいて第１の電流源Ｄ１の電流量（Ｉｃｏｎｓｔ）を固定することにより設定されている。この第１の電流源Ｄ１の電流量は、固定バイアス電圧ＶＲＥＦを調整することにより設定される。ここでは、電圧Ｖｏｎ（＝ＶＩＨ＋Ｖａ）が第１の入力トランジスタＴ１のしきい値電圧Ｖｔよりも大きくなるように（ＶＩＨ＋Ｖａ＞Ｖｔ）、固定バイアス電圧ＶＲＥＦを調整して設定することにより、第１の電流源Ｄ１の電流量が適切な値に固定され、第１のオフセット電圧Ｖａが設定されている。
【００４６】
これにより、第１の入力トランジスタＴ１はオン状態になり、第２の負荷トランジスタＴ４はゲート電位がグランド電位ＧＮＤになるため、オン状態になる。また、第１の負荷トランジスタＴ３のゲート電位は、オン状態の第２の負荷トランジスタＴ４により電源Ｖｄｄの電位になるため、第１の負荷トランジスタＴ３はオフ状態になる。
【００４７】
また、ハイレベルの入力信号ＩＮが第２の電流源トランジスタＤＴ２のゲートに印加されると、図５に示すように、第２の電流源Ｄ２の電流量は小さくなり（Ｉｓｍａｌｌ）、図６に示すように、第２のオフセット電圧は第２のオフセットトランジスタＴ６（ダイオード接続されたトランジスタ）の電流−電圧特性に応じて自動的に小さい電圧、すなわち弱オフセット電圧Ｖａ１となる。これにより、第２のオフセットトランジスタＴ６のドレインには、グランド電位ＧＮＤに弱オフセット電圧Ｖａ１を加算した電圧（ＧＮＤ（０Ｖ）＋Ｖａ１＝Ｖａ１）が発生し、第２の入力トランジスタＴ２のゲートに印加される。
【００４８】
このとき、第２の入力トランジスタＴ２のソースには、入力信号ＩＮのハイレベル電圧ＶＩＨが印加されているので、第２の入力トランジスタＴ２のゲートとソースとの間に印加される電圧Ｖｏｆｆは、Ｖｏｆｆ＝Ｖａ１−ＶＩＨとなる。ここで、弱オフセット電圧Ｖａ１は十分に小さい電圧であるから、電圧Ｖｏｆｆは第２の入力トランジスタＴ２のしきい値電圧よりも小さくなり、第２の入力トランジスタＴ２は確実にオフ状態になる。
【００４９】
このようにして、ハイレベルの入力信号ＩＮが信号レベル変換回路１に入力されると、第２の負荷トランジスタＴ４がオン状態になると同時に、第２の入力トランジスタＴ２がオフ状態になる。これにより、第２の入力トランジスタＴ２のドレイン電位は、オン状態の第２の負荷トランジスタＴ４を介した電源Ｖｄｄの電位にほぼ等しい最大電位となり、この最大電位の電圧が出力信号ＯＵＴとして出力される。
【００５０】
すなわち、図７に示すように、電源Ｖｄｄの最大電圧ＶＤＤが出力信号ＯＵＴとして出力される。したがって、出力信号ＯＵＴは、電源Ｖｄｄの最大電圧ＶＤＤを振幅とする出力波形Ｈ１となる。なお、図７では、ハイレベルの入力信号ＩＮの電圧ＶＩＨの信号波形Ｈ２も示しており、この信号波形Ｈ２に第１のオフセット電圧Ｖａを印加した電圧の信号波形Ｈ３も示している。
【００５１】
次いで、ロウレベルの入力信号ＩＮが信号レベル変換回路１に入力された場合について説明する。なお、ロウレベルの入力信号ＩＮは、第１のオフセットトランジスタＴ５のソース、第２の入力トランジスタＴ２のソース及び電流源トランジスタＤＴ２のゲートに印加される。
【００５２】
ロウレベルの入力信号ＩＮが第１のオフセットトランジスタＴ５のソースに印加されると、第１のオフセットトランジスタＴ５のソースとゲートとの間には、その第１のオフセットトランジスタＴ５のしきい値電圧に相当する電圧が発生する。図８に示すように、その電圧を第１のオフセット電圧Ｖａとしてロウレベルの入力信号ＩＮの電圧（ＧＮＤ＝０Ｖ）に加算した電圧（ＧＮＤ（０Ｖ）＋Ｖａ＝Ｖａ）が第１のオフセットトランジスタＴ５のドレインに発生し、第１の入力トランジスタＴ１のゲートに印加される。このとき、第１の入力トランジスタＴ１のソース電位はグランド電位ＧＮＤであるため、第１の入力トランジスタＴ１のソースとゲートとの間に印加される電圧Ｖｏｆｆは、Ｖｏｆｆ＝Ｖａ−ＧＮＤ（０Ｖ）＝Ｖａとなる。
【００５３】
ここでは、電圧Ｖｏｆｆ（＝Ｖａ）が第１の入力トランジスタＴ１のしきい値電圧Ｖｔよりも小さくなるように（Ｖａ＜Ｖｔ）、固定バイアス電圧ＶＲＥＦを調整して設定することにより、第１の電流源Ｄ１の電流量が適切な値に固定され、第１のオフセット電圧Ｖａが設定されている。これにより、第１の入力トランジスタＴ１はオフ状態になる。
【００５４】
また、ロウレベルの入力信号ＩＮが電流源トランジスタＤＴ２のゲートに印加されると、図９に示すように、第２の電流源Ｄ２の電流量は大きくなり（Ｉｌａｒｇｅ）、図６に示すように、第２のオフセット電圧は第２のオフセットトランジスタＴ６（ダイオード接続されたトランジスタ）の電流−電圧特性に応じて自動的に大きい電圧、すなわち強オフセット電圧Ｖａ２となる。これにより、第２のオフセットトランジスタＴ６のドレインには、グランド電位ＧＮＤに強オフセット電圧Ｖａ２が加算された電圧（ＧＮＤ（０Ｖ）＋Ｖａ２＝Ｖａ２）が発生し、第２の入力トランジスタＴ２のゲートに印加される。
【００５５】
このとき、第２の入力トランジスタＴ２のソースには、ハイレベルの入力信号ＩＮの電圧（ＧＮＤ＝０Ｖ）が印加されているので、第２の入力トランジスタＴ２のゲートとソースとの間に印加される電圧Ｖｏｎは、Ｖｏｎ＝Ｖａ２−ＧＮＤ（０Ｖ）＝Ｖａ２となる。ここで、強オフセット電圧Ｖａ２は十分に大きい電圧であるから、電圧Ｖｏｎは第２の入力トランジスタＴ２のしきい値電圧よりも大きくなり、第２の入力トランジスタＴ２は確実にオン状態になる。第１の負荷トランジスタＴ３のゲート電位は、オン状態の第２の入力トランジスタＴ２によりロウレベルの入力信号ＩＮの電圧（ＧＮＤ＝０Ｖ）と同電位に引き下げられ、オン状態になる。続いて、第２の負荷トランジスタＴ４のゲート電位は、オン状態の第１の負荷トランジスタＴ３により、電源Ｖｄｄと同電位に引き上げられ、オフ状態になる。
【００５６】
このようにして、ロウレベルの入力信号ＩＮが信号レベル変換回路１に入力されると、第２の入力トランジスタＴ２がオン状態になると同時に、第１の入力トランジスタＴ１がオフ状態になり、第２の負荷トランジスタＴ４がオフ状態になる。これにより、第２の入力トランジスタＴ２のドレイン電位はグランド電位ＧＮＤにほぼ等しい０Ｖとなり、この０Ｖの電圧が出力信号ＯＵＴとして出力される。
【００５７】
すなわち、図７に示すように、グランド電位ＧＮＤにほぼ等しい０Ｖが出力信号ＯＵＴとして出力される。したがって、出力信号ＯＵＴは、電源Ｖｄｄの最大電圧ＶＤＤを振幅とする出力波形Ｈ１となる。
【００５８】
以上説明したように、第１の実施の形態によれば、第１の入力トランジスタＴ１、第２の入力トランジスタＴ２、第１のオフセットトランジスタＴ５及び第２のオフセットトランジスタＴ６をＮチャネルトランジスタ、すなわち同じ極性チャネルのトランジスタにより構成することによって、各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６を同じ製造工程で形成し、各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６の特性をほぼ同じにすることが可能になる。これにより、各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６を異なる製造工程で形成した場合の各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６の特性ばらつき及び電源電圧の変動に対する高い動作信頼性を実現することができる。また、各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６の特性ばらつきによる出力信号ＯＵＴの応答性の低下が抑えられるので、単相入力信号により高速な信号レベル変換動作を実行することができる。
【００５９】
さらに、各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６が同じ製造工程で形成されていることから、第１の入力トランジスタＴ１及び第２の入力トランジスタＴ２の各しきい値電圧が小さい場合でも、それに応じて第１のオフセットトランジスタＴ５及び第２のオフセットトランジスタＴ６の各しきい値電圧も同様に小さくなっているので、各オフセット電圧も自動的に小さくなり、第１の入力トランジスタＴ１及び第２の入力トランジスタＴ２を確実にオフ状態にすることができる。
【００６０】
また、第１の入力トランジスタＴ１及び第２の入力トランジスタＴ２の各しきい値電圧が大きい場合でも、それに応じて第１のオフセットトランジスタＴ５及び第２のオフセットトランジスタＴ６の各しきい値電圧も同様に大きくなっているので、各オフセット電圧も自動的に大きくなり、第１の入力トランジスタＴ１及び第２の入力トランジスタＴ２を確実にオン状態にすることができる。これにより、高い動作信頼性を実現することができる。
【００６１】
また、入力信号ＩＮのレベル変動に応じて第２の電流源Ｄ２から第２のオフセットトランジスタＴ６に供給される電流量が変動するため、第２の入力トランジスタＴ２をオフする場合には、第２のオフセットトランジスタＴ６によるオフセット電圧が弱オフセットトランジスタＶａ１として小さくなり、第２の入力トランジスタＴ２をより確実にオフ状態にし、第２の入力トランジスタＴ２をオンする場合には、第２のオフセットトランジスタＴ６によるオフセット電圧が強オフセット電圧Ｖａ２として大きくなり、第２の入力トランジスタＴ２をより確実にオン状態にする。これにより、高い動作信頼性を実現することができ、さらに、第２の入力トランジスタＴ２のオフ電流を十分に小さくすることができる。その結果として、第２の負荷トランジスタＴ４のオン電流と第２の入力トランジスタＴ２のオフ電流との比を大きくすることが可能になるので、高速な信号レベル変換動作を実現することができる。
【００６２】
また、第２の入力トランジスタＴ２がオン状態である場合、第１の負荷トランジスタＴ３はオフ状態であることから、電源ＶｄｄからグランドＧに向かって流れる電流を遮断することが可能になるので、出力端子１２からハイレベルの出力信号ＯＵＴを出力する際の動作消費電流を大幅に削減することができる。
【００６３】
また、第１の入力トランジスタＴ１の電流能力を入力トランジスタＴ２の電流能力に比べて小さくすることによって、固定バイアス電圧ＶＲＥＦが変動し、第１のオフセット電圧Ｖａが第１の入力トランジスタＴ１のしきい値電圧Ｖｔに近い値になった場合でも、第２の入力トランジスタＴ２のオン状態が強力であるため、第１の負荷トランジスタＴ３及び第２の負荷トランジスタＴ４のオン／オフ状態は確定するので、固定バイアス電圧ＶＲＥＦの変動に応じる誤動作を防止することが可能になり、高い動作信頼性を実現することができる。
【００６４】
加えて、第１の入力トランジスタＴ１の電流能力を入力トランジスタＴ２の電流能力に比べて小さくすることによって、製造工程のばらつき等によりＮチャネルトランジスタのしきい値特性が深く、キャリア移動度が小さく、かつ、Ｐチャネルトランジスタのしきい値特性が浅く、キャリア移動度が大きくなる場合でも、出力信号ＯＵＴの誤反転や立ち下がりディレイの悪化を防止することが可能になり、高い動作信頼性を実現することができる。
【００６５】
さらに、第１の負荷トランジスタＴ３の電流能力を第１の入力トランジスタＴ１の電流能力に比べて小さく、また、第２の負荷トランジスタＴ４の電流能力を第２の入力トランジスタＴ２の電流能力に比べて小さくすることによって、固定バイアス電圧ＶＲＥＦの変動による誤動作をより確実に防止することができ、高い動作信頼性を実現することができる。
【００６６】
また、第１の入力トランジスタＴ１のＷ（チャネル幅）／Ｌ（チャネル長）を第２の入力トランジスタＴ２のＷ／Ｌに比べて小さく、かつ、第１の負荷トランジスタＴ３のＷ／Ｌを第１の入力トランジスタＴ１のＷ／Ｌに比べて小さく、かつ、第２の負荷トランジスタＴ４のＷ／Ｌを第２の入力トランジスタＴ２のＷ／Ｌに比べて小さくそれぞれ設定することによって、容易に、第１の入力トランジスタＴ１の電流能力を第２の入力トランジスタＴ２の電流能力に比べて小さく、また、第１の負荷トランジスタＴ３の電流能力を第１の入力トランジスタＴ１に比べて小さく、また、第２の負荷トランジスタＴ４の電流能力を第２の入力トランジスタＴ２に比べて小さくすることができる。特に、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の電流能力に差をつけるために製造工程を増やす必要はなく、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４のチャネルに関する設計値を変更するだけで、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の電流能力に差をつけることができる。
【００６７】
ここで、固定バイアス電圧ＶＲＥＦの設定方法についてまとめると、入力信号ＩＮがハイレベルである場合には、電圧Ｖｏｎ（＝ＶＩＨ＋Ｖａ）が第１の入力トランジスタＴ１のしきい値電圧Ｖｔよりも大きくなるように固定バイアス電圧ＶＲＥＦを設定し（Ｖｏｎ＝ＶＩＨ＋Ｖａ＞Ｖｔ）、また、入力信号ＩＮがロウレベルである場合には、電圧Ｖｏｆｆ（＝Ｖａ）が第１の入力トランジスタＴ１のしきい値電圧Ｖｔよりも小さくなるように固定バイアス電圧ＶＲＥＦを設定する（Ｖｏｆｆ＝Ｖａ＜Ｖｔ）。したがって、固定バイアス電圧ＶＲＥＦは、ＶＩＨ＋Ｖａ＞Ｖｔ＞Ｖａという関係式が成立するように設定されている。なお、ＶＩＨがＶｔよりも大きい場合には、Ｖａは十分に小さい値でよいことから、第１のオフセットトランジスタＴ５に流す電流は小さくてよく、固定バイアス電圧ＶＲＥＦをある程度高い電圧に設定することが可能になるので、第１の電流源トランジスタＤＴ１の電流を小さくすることができ、その結果として、消費電力を抑えることができる。
【００６８】
（第２の実施の形態）
本発明の第２の実施の形態について図１０を参照して説明する。
【００６９】
本発明の第２の実施の形態は、基本的に第１の実施の形態と同様である。第２の実施の形態では、第１の実施の形態との相違点について説明する。なお、第１の実施の形態で説明した部分と同一部分は同一符号で示し、その説明は省略する。
【００７０】
第２の実施の形態では、第１の電流源トランジスタＤＴ１のゲートが固定バイアス電圧ＶＲＥＦに代えてグランドＧに接続されている。
【００７１】
以上説明したように、第２の実施の形態によれば、固定バイアス電圧ＶＲＥＦを供給する固定バイアス電源回路等は必要なくなるので、固定バイアス電圧回路等を取り除くことが可能になり、低価格化及び低消費電力化を実現することができる。特に、固定バイアス電圧ＶＲＥＦをグランド電位ＧＮＤに置き換えた場合でも、第１の入力トランジスタＴ１の電流能力は第２の入力トランジスタＴ２に比べて小さく、第１の負荷トランジスタＴ３の電流能力は第１の入力トランジスタＴ１の電流能力に比べて小さく、また、第２の負荷トランジスタＴ４の電流能力は第２の入力トランジスタＴ２の電流能力に比べて小さく設定されているので、第１の実施の形態と同様の効果を得ることができる。
【００７２】
（第３の実施の形態）
本発明の第３の実施の形態について図１１を参照して説明する。
【００７３】
本発明の第３の実施の形態は、第１又は第２の実施の形態の信号レベル変換回路１を備える平面表示装置２１の一例である。第３の実施の形態に係る平面表示装置２１は、アクティブマトリックス型の液晶表示装置である。なお、第１又は第２の実施の形態で説明した部分と同一部分は同一符号で示し、その説明は省略する。
【００７４】
第３の実施の形態に係る平面表示装置２１は、互いに交差させて設けられた複数本の走査線Ｇ１、Ｇ２、〜Ｇｎ（総称してＧｎとする）及び複数本の信号線Ｓ１、Ｓ２、〜Ｓｍ（総称してＳｍとする）を有する表示部２２、各走査線Ｇｎを駆動する走査線駆動回路２３、各信号線Ｓｍを駆動する信号線駆動回路２４、これらの走査線駆動回路２３及び信号線駆動回路２４に電気的に接続された第１又は第２の実施の形態の信号レベル変換回路１等を備えている。この平面表示装置２１には、例えばＣＭＯＳゲートアレイ等から構成されているコントローラ２５が電気的に接続されている。
【００７５】
表示部２２は、各走査線Ｇｎ及び各信号線Ｓｍの交差点毎にそれぞれ設けられた複数の画素部２６を備えている。画素部２６は、走査線Ｇｎ及び信号線Ｓｍの交差点に設けられたスイッチ素子２７、スイッチ素子２７にそれぞれ接続された画素容量２８及び蓄積容量２９から構成されている。画素容量２８及び蓄積容量２９は、走査線Ｇｎに平行に設けられた共通電極線３０に接続されている。また、スイッチ素子２７としては、例えば薄膜トランジスタを用いる。この薄膜トランジスタのゲートは走査線Ｇｎに接続され、そのソースは信号線Ｓｍに接続され、そのドレインは画素容量２８及び蓄積容量２９に接続されている。画素容量２８としては、例えば液晶材料により構成された液晶容量を用いる。
【００７６】
コントローラ２５は、例えば３〜５Ｖの低信号レベル（低振幅）の制御信号Ｓ１を信号レベル変換回路１に入力する。なお、制御信号Ｓ１は、走査線駆動回路２３及び信号線駆動回路２４を駆動制御するための信号である。
【００７７】
信号レベル変換回路１は、コントローラ２５からの制御信号Ｓ１を例えば約９Ｖの高信号レベル（高振幅）の制御信号Ｓ２に変換し、変換した制御信号Ｓ２を出力信号ＯＵＴとして走査線駆動回路２３及び信号線駆動回路２４に出力する。
【００７８】
走査線駆動回路２３は、信号レベル変換回路１から供給された制御信号Ｓ２に応じて、各走査線Ｇｎに対し１水平走査期間毎に走査信号を順次出力して各走査線Ｇｎをそれぞれ駆動する。ここで、走査信号はスイッチ素子２７を駆動（オン）する信号である。
【００７９】
信号線駆動回路２４は、信号レベル変換回路１から供給された制御信号Ｓ２に応じて、各信号線Ｓｍに対し走査信号に同期させて画像信号をそれぞれ出力して各信号線Ｓｍをそれぞれ駆動する。ここで、画像信号は表示データに基づいて画素容量２８に電圧を与える信号である。
【００８０】
このような構成の平面表示装置２１は、制御信号Ｓ２に応じて走査線駆動回路２３により各走査線Ｇｎに対して１水平走査期間毎に走査信号を順方向又は逆方向に順次出力し、１走査線毎に複数のスイッチ素子２７を駆動する。次いで、平面表示装置２１は、制御信号Ｓ２に応じて信号線駆動回路２４により、スイッチ素子２７が駆動状態（オン状態）にある走査線Ｇｎに接続された各画素容量２８及び蓄積容量２９に画像信号を走査信号に同期させて１走査線毎に順次書き込む。このような書込動作により、所定の表示データに基づく画像信号が全ての画素容量２８に書き込まれ、１フレーム分の画像が表示される。
【００８１】
以上説明したように、第３の実施の形態によれば、第１又は第２の実施の形態の信号レベル変換回路１を設けることによって、第１又は第２の実施の形態と同様の効果を得ることができる。特に、例えばＣＭＯＳゲートアレイ等のコントローラ２５から平面表示装置２１を直接制御することが可能になり、高速なインターフェース信号（例えば制御信号Ｓ１）に対応する平面表示装置２１を実現することができる。
【００８２】
また、薄膜トランジスタを用いた平面表示装置２１と信号レベル変換回路１とを同一の製造工程により形成することができ、さらに特別なインターフェース素子を用いずに一般的な低電源電圧のＣＭＯＳ回路との高速で直接的なインターフェースを可能にすることができる。さらに、平面表示装置２１の大型化や高精細化に伴って配線負荷が増大した場合にも、平面表示装置２１は確実な表示駆動を行うことができる。
【００８３】
また、平面表示装置２１の各駆動回路２３、２４と表示部２２の各スイッチ素子２７とをガラス基板等の同一基板上に形成する場合にも、少ないトランジスタ数で信号レベル変換回路１を形成することが可能になるので、平面表示装置２１の表示部２２の周辺の額縁を小さくし、平面表示装置２１の小型化を実現することができる。
【００８４】
（他の実施の形態）
なお、本発明は、前述の実施の形態に限るものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【００８５】
例えば、前述の実施の形態においては、第１の入力トランジスタＴ１の電流能力＜第２の入力トランジスタＴ２の電流能力、第１の負荷トランジスタＴ３の電流能力＜第１の入力トランジスタＴ１の電流能力、及び第２の負荷トランジスタＴ４の電流能力＜第２の入力トランジスタＴ２の電流能力という関係が成立するように各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の電流能力に差をつけているが、これに限るものではなく、少なくとも第１の入力トランジスタＴ１の電流能力＜第２の入力トランジスタＴ２の電流能力という関係式が成立すればよい。
【００８６】
また、前述の実施の形態においては、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の各チャネル幅Ｗ／チャネル長Ｌをそれぞれ前述のように設定することによって、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の電流能力に差をつけているが、これに限るものではなく、例えばチャネルに不純物をイオン注入することにより、各トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４の電流能力に差をつけるようにしてもよい。
【００８７】
また、前述の第３の実施の形態においては、画素容量２８として液晶材料により構成された液晶層を用いているが、これに限るものではなく、例えば発光体により形成された発光層を用いて、平面表示装置２１を有機ＥＬディスプレイとして形成するようにしてもよい。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施の形態に係る信号レベル変換回路の概略構成を示す回路図である。
【図２】図１に示す信号レベル変換回路のトランジスタサイズを加味した概略構成を示す回路図である。
【図３】図１及び図２に示す信号レベル変換回路の入力信号がハイレベルである場合の第１のオフセットトランジスタのドレイン電位を説明するための説明図である。
【図４】図１及び図２に示す信号レベル変換回路の第１のオフセットトランジスタの電流−電圧特性を示す説明図である。
【図５】図１及び図２に示す信号レベル変換回路の入力信号がハイレベルである場合の第２のオフセットトランジスタのドレイン電位を説明するための説明図である。
【図６】図１及び図２に示す信号レベル変換回路の第２のオフセットトランジスタの電流−電圧特性を示す説明図である。
【図７】図１及び図２に示す信号レベル変換回路の出力信号を説明するための説明図である。
【図８】図１及び図２に示す信号レベル変換回路の入力信号がロウレベルである場合の第１のオフセットトランジスタのドレイン電位を説明するための説明図である。
【図９】図１及び図２に示す信号レベル変換回路の入力信号がロウレベルである場合の第２のオフセットトランジスタのドレイン電位を説明するための説明図である。
【図１０】本発明の第２の実施の形態に係る信号レベル変換回路のトランジスタサイズを加味した概略構成を示す回路図である。
【図１１】本発明の第３の実施の形態に係る平面表示装置の概略構成を示す模式図である。
【図１２】本発明の先行技術に係る信号レベル変換回路の概略構成を示す回路図である。
【符号の説明】
【００８９】
１        信号レベル変換回路
１１      入力端子
１２      出力端子
２１      平面表示装置
２２      表示部
Ｄ１      第１の電流源
Ｄ２      第２の電流源
ＤＴ１    第１の電流源トランジスタ
ＤＴ２    第２の電流源トランジスタ
Ｔ１      第１の入力トランジスタ
Ｔ２      第２の入力トランジスタ
Ｔ３      第１の負荷トランジスタ
Ｔ４      第２の負荷トランジスタ
Ｔ５      第１のオフセットトランジスタ
Ｔ６      第２のオフセットトランジスタ
Ｖｄｄ    電源
【図１】
2007072079.tif 000003
【図２】
2007072079.tif 000004
【図３】
2007072079.tif 000005
【図４】
2007072079.tif 000006
【図５】
2007072079.tif 000007
【図６】
2007072079.tif 000008
【図７】
2007072079.tif 000009
【図８】
2007072079.tif 000010
【図９】
2007072079.tif 000011
【図１０】
2007072079.tif 000012
【図１１】
2007072079.tif 000013
【図１２】
2007072079.tif 000014