(57)【要約】【課題】ｐｎｐｎ接合のサイリスタ構成を有する半導体装置において、同一伝導型に挟まれた異伝導型の領域中に再結合中心となる領域を形成して少数キャリアを再結合させることで、ライフタイムを短くし、ｏｎからｏｆｆへのスイッチング速度の高速化を図る。【解決手段】第１伝導型（ｎ型）の第１領域（第１ｐ型領域）ｐ１と、第２伝導型（ｐ型）の第２領域（第１ｎ型領域）ｎ１と、第１伝導型の第３領域（第２ｐ型領域）ｐ２と、第２伝導型の第４領域（第２ｎ型領域）ｎ２とが順に接合されてなるサイリスタを有し、第２領域ｎ１および第３領域ｐ２のいずれか一方の領域にゲート絶縁膜１２を介してゲート電極１３が形成されている半導体装置１において、第２領域ｎ１および第３領域ｐ２のうちゲート電極１３が形成されていない領域中にキャリアの再結合中心となる欠陥領域２１が形成されているものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導型の第２伝導型の第２領域と、前記第１伝導型の第３領域と、前記第２伝導型の第４領域とが順に接合されてなるサイリスタを有し、
前記第２領域および前記第３領域のいずれか一方の領域にゲート絶縁膜を介してゲート電極が形成されている半導体装置において、
前記第２領域および前記第３領域のうち前記ゲート電極が形成されていない領域中にキャリアの再結合中心となる欠陥領域が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記欠陥領域は空乏層が形成されない領域に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導型の第２伝導型の第２領域と、前記第１伝導型の第３領域と、前記第２伝導型の第４領域とが順に接合されてなるサイリスタを有し、
前記第２領域および前記第３領域のいずれか一方の領域にゲート絶縁膜を介してゲート電極が形成されている半導体装置の製造方法において、
前記第２領域および前記第３領域のうち前記ゲート電極が形成されていない領域中にキャリアの再結合中心となる欠陥領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
前記欠陥領域はイオン注入法により形成する
ことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタ構成の半導体装置においてスイッチング動作、特にオフ動作を速めることに優れた半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのｏｆｆ領域を「０」、ｏｎ領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている。
【０００４】
例えば、図１０（１）に示すように、サイリスタ構成の半導体装置は、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に４層設けてｐ１／ｎ１／ｐ２／ｎ２構造としている。そして、端部側に設けられた第１ｐ型領域ｐ１にアノード電極Ａが接続され、反対側端部に設けられた第２ｎ型領域ｎ２にカソード電極Ｋが接続されている。さらに内側に配置された第２ｐ型領域ｐ２にゲート電極Ｇが配置されているものである。このようなサイリスタは、シリコン基板の表面層にｐ１／ｎ１／ｐ２／ｎ２構造を縦型に設けた構成、およびＳＯＩ基板を用いてｐ１／ｎ１／ｐ２／ｎ２構造を横型に設けた構成がある。
【０００５】
上記サイリスタ構成の半導体装置では、図１０（２）に示すように、アノード電極Ａとカソード電極Ｋとの間に順バイアスを印加するとアノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１とｐ型領域ｐ２と間の接合部で再結合することによって電流が流れ、オン状態となる。
【０００６】
また、図１０（３）に示すように、アノード電極Ａとカソード電極Ｋとの間に逆バイアスを印加することによりオフ状態となるが、実質的なオフ状態となるのに数ｍｓ程度の時間を要する。つまり、一度オン状態になると、アノード電極Ａとカソード電極Ｋとの間に逆バイアス印加しただけでは自発的にオフ状態になることはなく、電流を保持電流未満にするか、電源を落とすことにより、ｎ型領域ｎ１およびｐ型領域ｐ２に流れている過剰なキャリアを全てこれらの領域から掃き出させるか、または再結合させることができる。
【０００７】
このため、オン状態からオフ状態とする場合には、アノード電極Ａとカソード電極Ｋとの間に逆バイアスを印加するとともに、ｐ型領域ｐ２に設けたゲート電極に電圧を印加することにより、ｐ型領域ｐ２中に電界を発生させて強制的に過剰キャリアである電子を吐き出させ、より速く実質的なオフ状態となるように動作させている。
【０００８】
次に、上記サイリスタ構成の半導体装置におけるアノード電極Ａとカソード電極Ｋとの間の電圧（ＶAK）と、この半導体装置に流れる電流（Ｉ）との関係を、図１１によって説明する。
【０００９】
図１１に示すように、アノードＡに正の電圧を印加していくと、電圧ＶAKが臨界電圧ＶFBに達したところでｎ型領域ｎ１とｐ型領域ｐ２との間のｐｎ接合が順バイアスとなり、電圧ＶAKが低下して保持電流ＩH以上の電流が流れ始める。ただし、臨界電圧ＶFBまでは、保持電流ＩHよりも低いスイッチング電流ＩSしか流れず、これを越えたところで保持電流ＩHよりも高い電流が流れ始める。
【００１０】
また以上のようなスイッチング動作を早めるために、ゲート電極の構成を、ｐ型領域ｐ２上に絶縁膜を介して電極を配置したＭＯＳ構造とする構成が提案されている（例えば、特許文献１および非特許文献１〜３参照）。
【００１１】
また、従来からある一般のサイリスタにおいて、ｏｆｆスピードを速めるために、ｎ型領域ｎ１に白金（Ｐｔ）などを拡散させ、ｎ型領域ｎ１中にある少数キャリアのライフタイムを短くし高速化する方法が多く行われている（例えば、非特許文献４参照）。しかしながら、ＣＭＯＳシリコン半導体の分野では、白金等の遷移金属は汚染物質とされることがあるため、この方法では現実的ではない。
【００１２】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【非特許文献４】M. Stoisiek and H.Strack著  「MOS GTO-A TURN OFF THYRISTOR WITH MOS-CONTROLLED EMITTER SHORTS」 1985 IEEE IEDM Tech., p.158 1985年
【発明の開示】
【発明が解決しようとする課題】
【００１３】
解決しようとする問題点は、スイッチング速度、特にｏｎからｏｆｆの速度が遅いという点である。
【００１４】
本発明は、ｎ型領域ｎ１中に再結合中心となる領域を形成して、ｎ型領域ｎ１中にある少数キャリアを再結合させることでライフタイムを短くし、特にｏｎからｏｆｆへのスイッチング速度を高速化することを課題とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導型の第２伝導型の第２領域と、前記第１伝導型の第３領域と、前記第２伝導型の第４領域とが順に接合されたサイリスタを有し、前記第２領域および前記第３領域のいずれか一方の領域にゲート絶縁膜を介してゲート電極が形成されている半導体装置において、前記第２領域および前記第３領域の前記ゲート電極が形成されていない領域中にキャリアの再結合中心となる欠陥領域が形成されていることを特徴とする。
【００１６】
本発明の半導体装置では、ゲート電極が第２領域に形成されている場合には第３領域中に、ゲート電極が第３領域に形成されている場合には第２領域中に、キャリアの再結合中心となる欠陥領域が形成されていることから、この欠陥領域が形成されている領域中にある過剰キャリアは、欠陥領域を再結合中心として少数キャリアが再結合して消失する。その結果、半導体装置の消去時間を短くすることが可能になる。
【００１７】
本発明の半導体装置の製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導型の第２伝導型の第２領域と、前記第１伝導型の第３領域と、前記第２伝導型の第４領域とが順に接合されたサイリスタを有し、前記第２領域および前記第３領域のいずれか一方の領域にゲート絶縁膜を介してゲート電極が形成されている半導体装置の製造方法において、前記第２領域および前記第３領域の前記ゲート電極が形成されていない領域中にキャリアの再結合中心となる欠陥領域を形成することを特徴とする。
【００１８】
本発明の半導体装置の製造方法では、ゲート電極を第２領域に形成する場合には第３領域中に、ゲート電極を第３領域に形成する場合には第２領域中に、キャリアの再結合中心となる欠陥領域を形成することから、この欠陥領域が形成された領域中にある過剰キャリアは、欠陥領域を再結合中心として少数キャリアを再結合して消失される。このため、消去時間を短くすることが可能となるサイリスタを有する半導体装置が製造される。
【発明の効果】
【００１９】
本発明の半導体装置は、ゲート電極が第２領域に形成されている場合には第３領域中に、ゲート電極が第３領域に形成されている場合には第２領域中に、キャリアの再結合中心となる欠陥領域が形成されているため、この欠陥領域を少数キャリアの再結合中心とすることができるので、当該領域中の少数キャリアを速く消失することができる。このため、半導体装置のｏｎからｏｆｆへのスイッチング速度を高速化することができるという利点がある。
【００２０】
本発明の半導体装置の製造方法は、ゲート電極を第２領域に形成する場合には第３領域中に、ゲート電極を第３領域に形成する場合には第２領域中に、キャリアの再結合中心となる欠陥領域を形成するため、欠陥領域を再結合中心として当該領域中にある少数キャリアを再結合させて消失させることができるので、ｏｎからｏｆｆへのスイッチング速度を高速化したサイリスタ構成を有する半導体装置を製造することができるという利点がある。
【発明を実施するための最良の形態】
【００２１】
本発明の半導体装置に係る一実施の形態の第１例を、図１の概略構成断面図によって説明する。
【００２２】
図１に示すように、半導体装置１は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００２３】
半導体基板１１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板１１の素子形成領域の少なくとも上層は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。この半導体基板１１には例えばシリコン基板を用いる。上記第２領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）、アルミニウム（Ａｌ）等が用いられる。
【００２４】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このゲート電極１３上にはハードマスク１４が形成されていてもよい。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００２５】
上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１３を形成する際に用いたハードマスク１４をゲート電極１３上に残してもよい。このハードマスク１４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００２６】
上記ゲート電極１３の一方側の上記半導体基板１１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００２７】
上記ゲート電極１３の他方側の上記半導体基板１１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００２８】
上記ゲート電極１３の側壁にはサイドウォール１５、１６が形成されている。このサイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。このサイドウォール１５、１６の膜厚は、例えば第２ｐ型領域ｐ２と上記第１ｎ型領域ｎ１との接合（ジャンクション）が、第１ｎ型領域ｎ１上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極１３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極（図示せず）を形成する効果が十分に得られるようになる。
【００２９】
上記第１ｎ型領域ｎ１中には、少数キャリアの再結合中心となる欠陥領域２１が形成されている。この欠陥領域２１は、後に説明する第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合（ジャンクション）深さよりも深く、また、上記第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合（ジャンクション）下部にかからない深さに設定されている。この欠陥領域２１は、キャリアを捕獲することが可能な欠陥を有する領域であり、その欠陥としては、原子空孔、格子間原子の点欠陥、積層欠陥、刃状転位、螺旋転位、これらの混合転位、もしくは原子間の結合が切れたダングリングボンド等がある。このような欠陥領域２１は例えばイオン注入法により形成されている。例えば、イオン種にアルゴン（Ａｒ）を用いた場合には、ドーパント濃度が１×１０21ｃｍ-3程度となるようにイオン注入されている。
【００３０】
上記欠陥領域２１を形成するドーパントには、シリコン半導体の汚染源とならないような元素、分子等が選択されている。したがって、汚染源となる可能性がある、遷移元素、アルカリ金属、アルカリ土類金属元素以外のものが選択され、その一例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの４族元素、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素、または、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素などである。また、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などのｐ型ドーパントや、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）などのｎ型ドーパントも用いることができる。このようなドーパントの場合には、第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタの不純物プロファイルに注意しながら設定することが必要である。また上記欠陥領域２１は、空乏層の形成領域にかからないように形成することが好ましい。
【００３１】
また、上記第１ｎ型領域ｎ１の上層中の一部には、上記第１ｎ型領域ｎ１に接合する第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えばｐ型ドーパントのホウ素（Ｂ）が、例えばドーパント濃度が１×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。また、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物を用いることもできる。
【００３２】
さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしていないが、アノード電極Ａが接続される第１ｐ型領域ｐ１およびカソード電極Ｋが接続される第２ｎ型領域ｎ２の上部には、サリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）が形成されて、低抵抗化されていることが好ましい。
【００３３】
なお、図示はしないが、上記ゲート電極１３に対して上記サイドウォール１６を介した上記第１ｎ型領域ｎ１上にゲート絶縁膜を介して第２ゲート電極（図示せず）を形成することもできる。
【００３４】
上記説明した第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタ構成を有する半導体装置１では、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１中にキャリアの再結合中心となる欠陥領域２１が形成されていることから、欠陥領域２１を再結合中心として第１ｎ型領域ｎ１中にある少数キャリアを再結合させて消失させられる。その結果、消去時間を短くすることが可能となり、半導体装置のｏｎからｏｆｆへのスイッチング速度を高速化することができるという利点がある。
【００３５】
次に、本発明の半導体装置に係る一実施の形態の第２例およびその変形例を、図２の概略構成断面図によって説明する。第２例はＳＯＩ（Silicon on insulator）基板に形成したものであり、図２（１）に第２例を示し、図２（２）にその変形例を示す。
【００３６】
図２（１）に示すように、半導体装置２は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００３７】
ＳＯＩ（Silicon on insulator）基板５０の半導体層５１に素子形成領域を分離する素子分離領域（図示せず）が形成され、上記半導体層５１の素子形成領域は第１伝導型（ｐ型）の領域に形成されていて、この領域がサイリスタの第２ｐ型領域ｐ２になっている。上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）、アルミニウム（Ａｌ）等が用いられる。また、上記半導体層５１の下部にはＢＯＸ（Berried Oxide）といわれる内部埋め込み酸化膜が形成されている。
【００３８】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜５２を介してゲート電極５３が形成されている。このゲート電極５３上にはハードマスク５４が形成されていてもよい。このゲート絶縁膜５２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜５２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００３９】
上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極を形成する際に用いたハードマスク１４をゲート電極１３上に残してもよい。このハードマスク１４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００４０】
上記ゲート電極５３の一方側の上記半導体層５１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００４１】
上記ゲート電極５３の他方側の上記半導体層５１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００４２】
上記ゲート電極５３の側壁にはサイドウォール５５、５６が形成されている。このサイドウォール５５、５６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。このサイドウォール５５、５６の膜厚は、例えば第２ｐ型領域ｐ２と上記第１ｎ型領域ｎ１との接合（ジャンクション）が、第１ｎ型領域ｎ１上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極５３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極を形成する十分な効果が得られるようになる。
【００４３】
上記第１ｎ型領域ｎ１中には、少数キャリアの再結合中心となる欠陥領域７１が形成されている。この欠陥領域７１は、キャリアを捕獲することが可能な欠陥を有する領域であり、その欠陥としては、原子空孔、格子間原子の点欠陥、積層欠陥、刃状転位、螺旋転位、これらの混合転位、もしくは原子間の結合が切れたダングリングボンド等がある。このような欠陥領域７１は例えばイオン注入法により形成されている。例えば、イオン種にアルゴン（Ａｒ）を用いた場合には、ドーパント濃度が１×１０21ｃｍ-3程度となるようにイオン注入されている。
【００４４】
上記欠陥領域７１を形成するドーパントには、シリコン半導体の汚染源とならないような元素、分子等が選択されている。したがって、汚染源となる可能性がある、遷移元素、アルカリ金属、アルカリ土類金属元素以外のものが選択され、その一例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの４族元素、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素、または、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素などである。また、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などのｐ型ドーパントや、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）などのｎ型ドーパントも用いることができる。このようなドーパントの場合には、第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタの不純物プロファイルに注意しながら設定することが必要である。また上記欠陥領域７１は、空乏層の形成領域にかからないように形成することが好ましい。
【００４５】
また、上記第２ｐ型領域ｐ２の他方側には、上記第１ｎ型領域ｎ１を介して、上記第１ｎ型領域ｎ１に接合する第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えばｐ型ドーパントのホウ素（Ｂ）が、例えばドーパント濃度が１×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。また、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物を用いることもできる。
【００４６】
さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしていないが、アノード電極Ａが接続される第１ｐ型領域ｐ１およびカソード電極Ｋが接続される第２ｎ型領域ｎ２の上部には、シリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）が形成されて、低抵抗化されていることが好ましい。
【００４７】
なお、図示はしないが、上記ゲート電極５３に対して上記サイドウォール５６を介した上記第１ｎ型領域ｎ１上にゲート絶縁膜を介して第２ゲート電極（図示せず）を形成することもできる。
【００４８】
上記説明した第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタ構成を有する半導体装置２では、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１中にキャリアの再結合中心となる欠陥領域７１が形成されていることから、欠陥領域７１を再結合中心として第１ｎ型領域ｎ１中にある少数キャリアを再結合させて消失させられる。その結果、消去時間を短くすることが可能となり、半導体装置のｏｎからｏｆｆへのスイッチング速度を高速化することができるという利点がある。
【００４９】
次に、図２（２）に示した概略構成断面図によって、第２例の変形例を説明する。図２（２）に示すように、第２例の変形例の半導体装置２（２ｂ）は、前記説明した第２例の半導体装置２において、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１とを前記第１例の半導体装置１と同様に、２重拡散層構造にしたものである。そして、上記第１ｎ型領域ｎ１中には、少数キャリアの再結合中心となる欠陥領域２１が形成されている。この欠陥領域２１は、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との接合（ジャンクション）深さよりも深く、また、上記第１ｎ型領域ｎ１内に形成されている。この欠陥領域２１は、キャリアを捕獲することが可能な欠陥を有する領域であり、その欠陥としては、原子空孔、格子間原子の点欠陥、積層欠陥、刃状転位、螺旋転位、これらの混合転位、もしくは原子間の結合が切れたダングリングボンド等がある。このような欠陥領域２１は例えばイオン注入法により形成されている。例えば、イオン種にアルゴン（Ａｒ）を用いた場合には、ドーパント濃度が１×１０21ｃｍ-3程度となるようにイオン注入されている。
【００５０】
上記欠陥領域２１を形成するドーパントには、シリコン半導体の汚染源とならないような元素、分子等が選択されている。したがって、汚染源となる可能性がある、遷移元素、アルカリ金属、アルカリ土類金属元素以外のものが選択され、その一例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの４族元素、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素、または、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素などである。また、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などのｐ型ドーパントや、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）などのｎ型ドーパントも用いることができる。このようなドーパントの場合には、第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタの不純物プロファイルに注意しながら設定することが必要である。また上記欠陥領域２１は、空乏層の形成領域にかからないように形成することが好ましい。
【００５１】
また、上記第１ｐ型領域ｐ１は、例えばｐ型ドーパントのホウ素（Ｂ）が、例えばドーパント濃度が１×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。また、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物を用いることもできる。
【００５２】
その他の構成は、前記第２例の半導体装置２と同様である。すなわち、ＳＯＩ（Silicon on insulator）基板５０の半導体層５１に素子形成領域を分離する素子分離領域（図示せず）が形成され、上記半導体層５１の素子形成領域は第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２を順に接合したサイリスタ構造を有する。上記第２ｐ型領域ｐ２上には、ゲート絶縁膜５２を介してゲート電極５３が形成されている。このゲート電極５３上にはハードマスク５４が形成されていてもよい。上記ゲート電極５３の一方側の上記半導体層５１には、上記第２ｐ型領域ｐ２に接合する第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。上記ゲート電極５３の他方側の上記半導体層５１には、上記第２ｐ型領域ｐ２に接合する上記第１ｎ型領域ｎ１および上記第１ｐ型領域ｐ１が形成されている。上記ゲート電極５３の側壁にはサイドウォール５５、５６が形成されている。さらに、上記第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、上記第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしていないが、アノード電極Ａが接続される第１ｐ型領域ｐ１およびカソード電極Ｋが接続される第２ｎ型領域ｎ２の上部には、シリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）が形成されても好ましい。
【００５３】
上記説明した第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタ構成を有する半導体装置２（２ｂ）では、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１中にキャリアの再結合中心となる欠陥領域２１が形成されていることから、欠陥領域２１を再結合中心として第１ｎ型領域ｎ１中にある少数キャリアを再結合させて消失させられる。その結果、消去時間を短くすることが可能となり、半導体装置のｏｎからｏｆｆへのスイッチング速度を高速化することができるという利点がある。
【００５４】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第１例を、図３〜図５の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１を製造する方法の一例である。
【００５５】
図３（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。この半導体基板１１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。
【００５６】
次に、図３（２）に示すように、上記半導体基板１１上にゲート絶縁膜１２を形成する。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００５７】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜１２上にゲート電極１３を形成する。上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００５８】
上記ゲート電極１３は、例えば、上記ゲート絶縁膜１２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク１４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００５９】
次に、図３（３）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１３の一方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク３１を形成する。次いで、上記イオン注入マスク３１を用いたイオン注入技術により、上記ゲート電極１３の一方側に半導体基板１１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３１を除去する。
【００６０】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００６１】
次に、図４（４）に示すように、上記ゲート電極１３の側壁にサイドウォール１５、１６を形成する。例えば、ゲート電極１３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール１５、１６を形成することができる。上記サイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。また、サイドウォールの形成は後に形成する第２ｎ型領域を形成するイオン注入工程の前に行ってもよい。なお、上記サイドウォール１５、１６の膜厚は、例えば第２ｐ型領域ｐ２と後に形成される第１ｎ型領域との接合（ジャンクション）が、第１ｎ型領域上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極１３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極を形成する十分な効果が得られるようになる。
【００６２】
次に、図４（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１３の他方側、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク３３を形成する。次いで、上記イオン注入マスク３３を用いたイオン注入技術により、上記ゲート電極１３の他方側の上記サイドウォール１５を介した半導体基板１１中に第２伝導型（ｎ型）のドーパントを導入して、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３３を除去する。
【００６３】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００６４】
次に、図４（６）に示すように、第１ｎ型領域ｎ１中に少数キャリアの再結合中心となる欠陥領域２１を形成する。この欠陥領域２１は、後に形成する第１ｐ型領域（図示せず）と第１ｎ型領域ｎ１との接合（ジャンクション）深さよりも深く、また、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２との接合（ジャンクション）下部にかからない深さに設定する。この欠陥領域は、キャリアを捕獲することが可能な欠陥を有する領域であり、その欠陥としては、原子空孔、格子間原子の点欠陥、積層欠陥、刃状転位、螺旋転位、これらの混合転位、もしくは原子間の結合が切れたダングリングボンド等がある。このような欠陥領域は例えばイオン注入法により形成することができる。なお、上記イオン注入マスク３３を用いることもできるが、上記イオン注入マスク３３を除去した後、新たにイオン注入マスクを形成してもよい。そして、上記イオン注入後は、イオン注入マスクを除去する。
【００６５】
上記イオン注入では、シリコン半導体の汚染源とならないような元素、分子等を選択することが好ましい。したがって、汚染源となる可能性がある、遷移元素、アルカリ金属、アルカリ土類金属元素以外のものを選択することが望ましい。その一例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの４族元素、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素、または、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素などがある。また、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などのｐ型ドーパントや、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）などのｎ型ドーパントも、サイリスタの不純物プロファイルに注意しながら設定すれば十分に使用可能である。
【００６６】
ここでは一例として、アルゴン（Ａｒ）元素を用いて、ドーパント濃度が１×１０21ｃｍ-3程度となるようにイオン注入を行う。さらにこのイオン注入工程は、第１ｎ型領域ｎ１を形成する前、もしくは第１ｐ型領域（図示せず）を形成した後に行ってもよく、最終的に第１ｎ型領域ｎ１中に欠陥が形成されていればよい。また上記欠陥領域２１は、空乏層の形成領域にかからないように形成することが好ましい。
【００６７】
次に、図５（７）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１の第１ｐ型領域が形成される領域上を開口したイオン注入マスク３５を形成する。次いで、上記イオン注入マスク３５を用いたイオン注入技術により、上記第１ｎ型領域ｎ１の一部の上層中にｐ型のドーパントを導入して、第１ｐ型領域ｐ１を形成する。このイオン注入条件は、例えばドーパントにホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。またイオン注入前にサイドウォールを形成してもよく、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物であればよい。その後、上記イオン注入マスク３５を除去する。
【００６８】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００６９】
次に、図５（８）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００７０】
なお、上記ゲート電極１３に対して上記サイドウォール１６を介した上記第１ｎ型領域ｎ１上にゲート絶縁膜を介して第２ゲート電極（図示せず）を形成することもできる。
【００７１】
上記説明した第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタ構成を有する半導体装置１の製造方法では、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１中にキャリアの再結合中心となる欠陥領域２１を形成することから、欠陥領域２１を再結合中心として第１ｎ型領域ｎ１中にある少数キャリアを再結合させて消失させられる。その結果、消去時間を短くすることが可能となり、ｏｎからｏｆｆへのスイッチング速度を高速化したサイリスタ構成を有する半導体装置を製造することができるという利点がある。
【００７２】
次に、本発明の半導体装置の製造方法に係る一実施の形態の第２例を、図６〜図７の製造工程断面図によって説明する。この製造方法は、前記図２によって説明した半導体装置２の製造方法の一例である。
【００７３】
図６（１）に示すように、ＳＯＩ（Silicon on insulator）基板５０を用いる。このＳＯＩ基板５０の半導体層５１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体層５１に第１伝導型（ｐ型）領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。また、上記半導体層５１の下部にはＢＯＸ（Berried Oxide）といわれる内部埋め込み酸化膜が形成されている。なお、上記第２ｐ型領域ｐ２となる半導体層５１のＳＯＩ基板を用いてもよい。
【００７４】
次に、上記半導体基板５０上にゲート絶縁膜５２を形成する。このゲート絶縁膜５２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜５２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００７５】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜５２上にゲート電極５３を形成する。上記ゲート電極５３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００７６】
上記ゲート電極５３は、例えば、上記ゲート絶縁膜５２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク５４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００７７】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極５３の一方側、すなわち第２伝導型（ｎ型）の第２ｎ型領域が形成される領域上を開口したイオン注入マスク８１を形成する。次いで、上記イオン注入マスク８１を用いたイオン注入技術により、上記ゲート電極５３の一方側に半導体層５１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク８１を除去する。
【００７８】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００７９】
次に、図６（２）に示すように、上記ゲート電極５３の側壁にサイドウォール５５、５６を形成する。例えば、ゲート電極５３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール５５、５６を形成することができる。上記サイドウォール５５、５６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。また、サイドウォールの形成は後に形成する第２ｎ型領域ｎ２を形成するイオン注入工程の前に行ってもよい。なお、上記サイドウォール５５、５６の膜厚は、例えば第２ｐ型領域ｐ２と後の形成される第１ｎ型領域（図示せず）との接合（ジャンクション）が、第１ｎ型領域上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極５３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極を形成する十分な効果が得られるようになる。
【００８０】
次に、図６（３）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極５３の他方側、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク８３を形成する。次いで、上記イオン注入マスク８３を用いたイオン注入技術により、上記ゲート電極５３の他方側の上記サイドウォール５６を介した半導体層５１中にｎ型のドーパントを導入して、第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク８３を除去する。
【００８１】
続いて、活性化のアニールとして例えば１０５０℃０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００８２】
次に、図７（４）に示すように、通常のレジスト塗布技術により、イオン注入マスク８５を形成した後、リソグラフィー技術により、上記イオン注入マスク８５の上記第１ｎ型領域ｎ１となる領域上で、後に形成される第１ｐ型領域上にかからないように開口部８６を形成する。次いで、上記イオン注入マスク８５を用いたイオン注入技術により、第１ｎ型領域ｎ１中に少数キャリアの再結合中心となる欠陥領域７１を形成する。この欠陥領域７１は、キャリアを捕獲することが可能な欠陥を有する領域であり、その欠陥としては、原子空孔、格子間原子の点欠陥、積層欠陥、刃状転位、螺旋転位、これらの混合転位、もしくは原子間の結合が切れたダングリングボンド等がある。このような欠陥領域７１は例えばイオン注入法により形成することができる。
【００８３】
上記イオン注入では、シリコン半導体の汚染源とならないような元素、分子等を選択することが好ましい。したがって、汚染源となる可能性がある、遷移元素、アルカリ金属、アルカリ土類金属元素以外のものを選択することが望ましい。その一例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの４族元素、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素、または、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素などがある。また、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などのｐ型ドーパントや、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）などのｎ型ドーパントも、ｐ１／ｎ１／ｐ２／ｎ２のサイリスタの不純物プロファイルに注意しながら設定すれば十分に使用可能である。
【００８４】
ここでは一例として、アルゴン（Ａｒ）元素を用いて、ドーパント濃度が１×１０21ｃｍ-3程度となるようにイオン注入を行う。さらにこのイオン注入工程は、第１ｎ型領域ｎ１を形成する前、もしくは第１ｐ型領域（図示せず）を形成した後に行ってもよく、最終的に第１ｎ型領域ｎ１中に欠陥が形成されていればよい。その後、イオン注入マスク８５を除去する。上記欠陥領域７１は、空乏層の形成領域にかからないように形成することが好ましい。その後、上記イオン注入マスク８５を除去する。
【００８５】
次に、図７（５）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１の第１ｐ型領域が形成される領域上を開口したイオン注入マスク８７を形成する。次いで、上記イオン注入マスク８７を用いたイオン注入技術により、上記第１ｎ型領域ｎ１の一部の上層中にｐ型のドーパントを導入して、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。このイオン注入条件は、例えばドーパントにホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。またイオン注入前にサイドウォールを形成してもよく、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物であればよい。その後、イオン注入マスク８７を除去する。
【００８６】
続いて、活性化のアニールとして例えば１０００℃０．０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００８７】
次に、図７（６）に示すように、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されたカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）（図示せず）を形成することが好ましい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００８８】
なお、上記ゲート電極５３に対して上記サイドウォール５６を介した上記第１ｎ型領域ｎ１上にゲート絶縁膜（図示せず）を介して第２ゲート電極（図示せず）を形成することもできる。
【００８９】
上記説明した第１ｐ型領域ｐ１／第１ｎ型領域ｎ１／第２ｐ型領域ｐ２／第２ｎ型領域ｎ２構成のサイリスタ構成を有する半導体装置２の製造方法では、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１中にキャリアの再結合中心となる欠陥領域７１を形成することから、欠陥領域７１を再結合中心として第１ｎ型領域ｎ１中にある少数キャリアを再結合させて消失させられる。その結果、消去時間を短くすることが可能となり、ｏｎからｏｆｆへのスイッチング速度を高速化したサイリスタ構成を有する半導体装置を製造することができるという利点がある。
【００９０】
また、前記図７（４）の工程で、欠陥領域７１を、第１ｎ型領域ｎ１中で、後に形成する第１ｐ型領域ｐ１よりも深い領域に形成し、前記図７（６）の工程で、上記第１ｐ型領域ｐ１を、上記欠陥領域７１にかからないように上記第１ｎ型領域ｎ１の上層に形成することで、前記図２（２）によって説明した第２例の変形例の半導体装置２（２ｂ）を製造することができる。この製造方法でも上記第２例の製造方法と同様なる効果を得ることができる。
【００９１】
次に、本発明の半導体装置に係る一実施の形態の第３例を、図８の概略構成断面図によって説明する。この第３例の半導体装置３は、上記第１例において、各構成部品の伝導型を逆にして、欠陥領域２１を第１ｐ型領域ｐ１に形成したものである。すなわち、半導体装置３は、第１伝導型（以下ｎ型とする）の第１領域（以下第１ｎ型領域という）ｎ１、第１伝導型とは逆伝導型の第２伝導型（以下ｐ型とする）の第２領域（以下第１ｐ型領域という）ｐ１、第１伝導型（ｎ型）の第３領域（以下第２ｎ型領域という）ｎ２、第２伝導型（ｐ型）の第４領域（以下第２ｐ型領域という）ｐ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【００９２】
図８に示すように、半導体基板１１には、素子形成領域を分離する素子分離領域（図示せず）が形成され、この半導体基板１１の素子形成領域の少なくとも上層（表面層）は第２伝導型（ｎ型）領域に形成されていて、この領域がサイリスタの第２ｎ型領域ｎ２になっている。この半導体基板１１には例えばシリコン基板を用いる。上記第２ｎ型領域ｎ２は、例えば、ｎ型ドーパントとしてリン（Ｐ）が１×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｎ型領域ｎ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｎ型ドーパントは、リンの代わりにガリウム、ヒ素、アンチモン等を用いることもできる。
【００９３】
上記第２ｎ型領域ｎ２上には、ゲート絶縁膜１２を介してゲート電極１３が形成されている。このゲート電極１３上にはハードマスク１４が形成されていてもよい。このゲート絶縁膜１２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００９４】
上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極を形成する際に用いたハードマスク１４をゲート電極１３上に残してもよい。このハードマスク１４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００９５】
上記ゲート電極１３の一方側の上記半導体基板１１には、上記第２ｎ型領域ｎ２に接合する第１伝導型（ｐ型）の第２ｐ型領域ｐ２が形成されている。この第２ｐ型領域ｐ２は、例えばｐ型ドーパントのホウ素（Ｂ）を、例えばドーパント濃度が３×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から３×１０21ｃｍ-3程度が望ましいが、上記第２ｎ型領域ｎ２のドーパント濃度より高いことが必要である。また、ホウ素（Ｂ）の代わりにインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型ドーパントを用いることもできる。
【００９６】
上記ゲート電極１３の他方側の上記半導体基板１１には、上記第２ｎ型領域ｎ２に接合する第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えばｐ型ドーパントのホウ素（Ｂ）を、例えばドーパント濃度が３×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｎ型領域ｎ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００９７】
上記ゲート電極１３の側壁にはサイドウォール１５、１６が形成されている。このサイドウォール１５、１６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。このサイドウォール１５、１６の膜厚は、例えば第２ｎ型領域ｎ２と上記第１ｐ型領域ｐ１との接合（ジャンクション）が、第１ｐ型領域ｐ１上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極１３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極を形成する十分な効果が得られるようになる。
【００９８】
上記第１ｐ型領域ｐ１中には、少数キャリアの再結合中心となる欠陥領域２１が形成されている。この欠陥領域２１は、後に説明する第１ｎ型領域と第１ｐ型領域ｐ１との接合（ジャンクション）深さよりも深く、また、上記第２ｎ型領域ｎ２と第１ｐ型領域ｐ１との接合（ジャンクション）下部にかからない深さに設定されている。この欠陥領域２１は、キャリアを捕獲することが可能な欠陥を有する領域であり、その欠陥としては、原子空孔、格子間原子の点欠陥、積層欠陥、刃状転位、螺旋転位、これらの混合転位、もしくは原子間の結合が切れたダングリングボンド等がある。このような欠陥領域２１は例えばイオン注入法により形成されている。例えば、イオン種にアルゴン（Ａｒ）を用いた場合には、ドーパント濃度が１×１０21ｃｍ-3程度となるようにイオン注入されている。また上記欠陥領域２１は、空乏層の形成領域にかからないように形成することが好ましい。
【００９９】
上記欠陥領域２１を形成するドーパントには、シリコン半導体の汚染源とならないような元素、分子等が選択されている。したがって、汚染源となる可能性がある、遷移元素、アルカリ金属、アルカリ土類金属元素以外のものが選択され、その一例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの４族元素、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素、または、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素などである。また、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などのｐ型ドーパントや、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）などのｎ型ドーパントも用いることができる。このようなドーパントの場合には、ｎ１／ｐ１／ｎ２／ｐ２のサイリスタの不純物プロファイルに注意しながら設定することが必要である。
【０１００】
また、上記第１ｐ型領域ｐ１の上層中の一部には、上記第１ｐ型領域ｐ１に接合するｍので第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）が、例えばドーパント濃度が１×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第１ｐ型領域ｐ１のドーパント濃度より高いことが必要である。また、ドーパントはガリウム、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のｎ型不純物を用いることもできる。
【０１０１】
さらに、上記第１ｎ型領域ｎ１にはアノード電極Ａが接続されているとともに、上記第２ｐ型領域ｐ２にはカソード電極Ｋが接続されている。また、図示はしていないが、アノード電極Ａが接続される第１ｎ型領域ｎ１およびカソード電極Ｋが接続される第２ｐ型領域ｐ２の上部には、シリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）が形成されて、低抵抗化されていることが好ましい。
【０１０２】
なお、図示はしないが、上記ゲート電極１３に対して上記サイドウォール１６を介した上記第１ｐ型領域ｐ１上にゲート絶縁膜を介して第２ゲート電極（図示せず）を形成することもできる。
【０１０３】
上記説明した第１ｎ型領域ｎ１／第１ｐ型領域ｐ１／第２ｎ型領域ｎ２／第２ｐ型領域ｐ２構成のサイリスタ構成を有する半導体装置３では、第１ｎ型領域ｐ１と第２ｎ型領域ｐ２とに挟まれた第１ｐ型領域ｐ１中にキャリアの再結合中心となる欠陥領域２１が形成されていることから、欠陥領域２１を再結合中心として第１ｐ型領域ｐ１中にある少数キャリアを再結合させて消失させられる。その結果、消去時間を短くすることが可能となり、半導体装置のｏｎからｏｆｆへのスイッチング速度を高速化することができるという利点がある。
【０１０４】
次に、本発明の半導体装置に係る一実施の形態の第４例を、図９の概略構成断面図によって説明する。この第４例の半導体装置４は、上記第２例において、各構成部品の伝導型を逆にして、欠陥領域２１を第１伝導型（ｐ型）の第１ｐ型領域ｐ１に形成したものである。すなわち、半導体装置４は、第１伝導型（以下ｎ型とする）の第１領域（以下第１ｎ型領域という）ｎ１、第１伝導型とは逆伝導型の第２伝導型（以下ｐ型とする）の第２領域（以下第１ｐ型領域という）ｐ１、第１伝導型（ｎ型）の第３領域（以下第２ｎ型領域という）ｎ２、第２伝導型（ｐ型）の第４領域（以下第２ｐ型領域という）ｐ２を順に接合したサイリスタ構造を有する。以下、詳細に説明する。
【０１０５】
すなわち、図９に示すように、ＳＯＩ（Silicon on insulator）基板５０の半導体層５１に素子形成領域を分離する素子分離領域（図示せず）が形成され、上記半導体層５１の素子形成領域は第２伝導型（ｎ型）領域に形成されていて、この領域がサイリスタの第２ｎ型領域ｎ２になっている。上記第２ｎ型領域ｎ２は、例えば、ｎ型ドーパントとしてリン（Ｐ）が３×１０18ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｎ型領域ｎ２のドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｎ型ドーパントは、リン（Ｐ）の他に、ガリウム、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が用いられる。
【０１０６】
上記第２ｎ型領域ｎ２上には、ゲート絶縁膜５２を介してゲート電極５３が形成されている。このゲート電極５３上にはハードマスク５４が形成されていてもよい。このゲート絶縁膜５２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜５２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【０１０７】
上記ゲート電極１３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極を形成する際に用いたハードマスク１４をゲート電極１３上に残してもよい。このハードマスク１４は、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【０１０８】
上記ゲート電極５３の一方側の上記半導体層５１には、上記第２ｎ型領域ｎ２に接合する第１伝導型（ｐ型）の第２ｐ型領域ｐ２が形成されている。この第２ｐ型領域ｐ２は、例えばｐ型ドーパントのホウ素（Ｂ）を、例えばドーパント濃度が３×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｎ型領域ｎ２のドーパント濃度より高いことが必要である。また、ホウ素（Ｂ）の代わりにインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型ドーパントを用いることもできる。
【０１０９】
上記ゲート電極５３の他方側の上記半導体層５１には、上記第２ｎ型領域ｎ２に接合する第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えばｐ型ドーパントのホウ素（Ｂ）を、例えばドーパント濃度が５×１０18ｃｍ-3になるように導入して形成されている。このドーパント濃度は、1×１０18ｃｍ-3から1×１０21ｃｍ-3程度が望ましいが、上記第２ｎ型領域ｎ２のドーパント濃度より高いことが必要である。また、ホウ素（Ｂ）の代わりにインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型ドーパントを用いることもできる。
【０１１０】
上記ゲート電極５３の側壁にはサイドウォール５５、５６が形成されている。このサイドウォール５５、５６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。このサイドウォール５５、５６の膜厚は、例えば第２ｎ型領域ｎ２と上記第１ｐ型領域ｐ１との接合（ジャンクション）が、第１ｐ型領域ｐ１上に第２ゲート電極（図示せず）を形成した際に、上記ゲート電極５３とこの第２ゲート電極との間になるように設定する。このように設定することにより、第２ゲート電極を形成する十分な効果が得られるようになる。
【０１１１】
上記第１ｐ型領域ｐ１中には、少数キャリアの再結合中心となる欠陥領域７１が形成されている。この欠陥領域７１は、第１ｐ型領域に形成される空乏層にかからないように設定されている。この欠陥領域７１は、キャリアを捕獲することが可能な欠陥を有する領域であり、その欠陥としては、原子空孔、格子間原子の点欠陥、積層欠陥、刃状転位、螺旋転位、これらの混合転位、もしくは原子間の結合が切れたダングリングボンド等がある。このような欠陥領域７１は例えばイオン注入法により形成されている。例えば、イオン種にアルゴン（Ａｒ）を用いた場合には、ドーパント濃度が１×１０21ｃｍ-3程度となるようにイオン注入されている。
【０１１２】
上記欠陥領域７１を形成するドーパントには、シリコン半導体の汚染源とならないような元素、分子等が選択されている。したがって、汚染源となる可能性がある、遷移元素、アルカリ金属、アルカリ土類金属元素以外のものが選択され、その一例として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの４族元素、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素、または、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素などである。また、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）などのｐ型ドーパントや、リン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）などのｎ型ドーパントも用いることができる。このようなドーパントの場合には、第１ｎ型領域ｎ１／第１ｐ型領域ｐ１／第２ｎ型領域ｎ２／第２ｐ型領域ｐ２のサイリスタの不純物プロファイルに注意しながら設定することが必要である。また上記欠陥領域７１は、空乏層の形成領域にかからないように形成することが好ましい。
【０１１３】
また、上記第２ｎ型領域ｎ２の他方側には、上記第１ｐ型領域ｐ１を介して、上記第１ｐ型領域ｐ１に接合する第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）が、例えばドーパント濃度が1×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、1×１０18ｃｍ-3から３×１０21ｃｍ-3程度が望ましいが、上記第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。また、ドーパントはガリウム（Ｇａ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のｐ型不純物を用いることもできる。
【０１１４】
さらに、上記第１ｎ型領域ｎ１にはアノード電極Ａが接続されているとともに、上記第２ｐ型領域ｐ２にはカソード電極Ｋが接続されている。また、図示はしていないが、アノード電極Ａが接続される第１ｎ型領域ｎ１およびカソード電極Ｋが接続される第２ｐ型領域ｐ２の上部には、シリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）が形成されて、低抵抗化されていることが好ましい。
【０１１５】
なお、図示はしないが、上記ゲート電極５３に対して上記サイドウォール５６を介した上記第１ｐ型領域ｐ１上にゲート絶縁膜を介して第２ゲート電極（図示せず）を形成することもできる。
【０１１６】
上記説明した第１ｎ型領域ｎ１／第１ｐ型領域ｐ１／第２ｎ型領域ｎ２／第２ｐ型領域ｐ２構成のサイリスタ構成を有する半導体装置４では、第１ｎ型領域ｎ１と第２ｎ型領域ｎ２とに挟まれた第１ｐ型領域ｐ１中にキャリアの再結合中心となる欠陥領域７１が形成されていることから、欠陥領域７１を再結合中心として第１ｐ型領域ｐ１中にある少数キャリアを再結合させて消失させられる。その結果、消去時間を短くすることが可能となり、半導体装置のｏｎからｏｆｆへのスイッチング速度を高速化することができるという利点がある。
【０１１７】
また、上記第３例および第４例の各製造方法については、上記第１例、第２例の製造方法と同様な工程で行うことができる。その際、伝導型がｎ型はｐ型に、ｐ型はｎ型となる。したがって、イオン注入工程では、それぞれの伝導型に適したドーパントが選択される。上記説明したように、ｐ型ドーパントとしてはホウ素（Ｂ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）等が用いられ、ｎ型ドーパントとしてはリン（Ｐ）、ガリウム（Ｇａ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が用いられる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態の第２例を示した概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態の第１例を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態の第２例を示した製造工程断面図である。
【図８】本発明の半導体装置に係る一実施の形態の第３例を示した概略構成断面図である。
【図９】本発明の半導体装置に係る一実施の形態の第４例を示した概略構成断面図である。
【図１０】従来のサイリスタ構成の半導体装置を示した構成図および動作説明図である。
【図１１】従来のサイリスタ構成の半導体装置の電圧−電流（Ｖ−Ｉ）特性を示した電圧−電流特性図である。
【符号の説明】
【０１１９】
１…半導体装置、１２…ゲート絶縁膜、１３…ゲート電極、２１…欠陥領域、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第２ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2007149906.tif 000009
【図８】
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【図９】
2007149906.tif 000011
【図１０】
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【図１１】
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