(57)【要約】たとえば１μｍ以下のピッチ（Ｙｃ）を有するパワーＭＯＳＦＥＴセルのような微細なトレンチゲート半導体デバイスは、側壁スペーサ（５２）を様々な方法で使用するセルフアライン技術によって製造される。トレンチゲート（１１）は、本体表面（１０ａ）にあるマスク（５１）の、より広い窓（５１ａ）の側壁にあるスペーサ（５２）によって画定される狭い窓（５２ｂ）を介してエッチングされた狭いトレンチ（２０）内に収容される。スペーサ（５２）は、トレンチゲート（１１）に隣接するソース領域（１３）およびトレンチゲート（１１）上の絶縁被覆層（１８）をこの狭いトレンチ（２０）にセルフアラインするのを可能にする。ソース電極（３３）のためのコンタクト窓（１８ａ）を画定する被覆層（１８）が、スペーサ（５２）を取り除いた後、成膜およびエッチバックによって、簡単ではあるが再現性のある形で提供される。被覆層（１８）の本体表面（１０ａ）と重なり合った部分（ｙ４、ｙ４'）は明確に画定され、それによってソース電極（３３）とトレンチゲート（１１）とが短絡する危険性を減少させる。さらに、ソース領域（１３）の打ち込みが容易になり、また絶縁被覆層（１８）を提供した後、高エネルギー打ち込み（６１）を用いて、チャンネル収容領域（１５）を提供することができる。
2004522305.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域からチャンネル収容領域を貫通してドレイン領域まで延びるトレンチ内にトレンチゲートを有するトレンチゲート半導体デバイスを製造する方法であって、
（ａ）半導体本体の表面にある第１のマスクの、より広い窓の側壁に側壁拡張部を提供することによって狭い窓が画定され、
（ｂ）トレンチが、前記狭い窓から本体内にエッチングされ、ゲートが前記トレンチ内に設けられ、
（ｃ）前記ソース領域が、前記トレンチの側壁に隣接するように設けられ、
（ｄ）次の一連のステップ、すなわち
・前記側壁拡張部を取り除き、より広い窓を備えた前記第１のマスクの少なくとも一部分を前記本体の表面に残すステップと、
・前記より広い窓を埋め、前記より広い窓よりも上に達し、かつ前記第１のマスク部分を覆うのに十分な厚さにまで絶縁材料を成膜するステップと、
・前記絶縁材料をエッチバックし、前記第１のマスク部分の前記より広い窓内に前記絶縁被覆層を残すステップと、
・その後、ソース電極を提供し、前記ソース領域とそれに隣接する前記本体表面領域とを接触させ、かつトレンチゲート上の前記絶縁被覆層を覆う前に、前記第１のマスク部分を取り除くステップと、
を用いて、絶縁被覆層がトレンチゲート上に設けられる方法。
【請求項２】
請求項１記載の方法において、
ステージ（ｂ）および（ｃ）を含む前記シーケンスが、ステージ（ｃ）において画定されるソース領域がステージ（ｂ）において前記トレンチ内に前記ゲートが設けられた後に前記本体内に導入された第１の伝導型のドーピング濃度を有するようなシーケンスである方法。
【請求項３】
請求項１または２記載の方法において、
前記ソース領域が、ステージ（ｃ）において、前記側壁拡張部によって前記トレンチゲートにセルフアラインされるような形で設けられる方法。
【請求項４】
請求項３記載の方法において、
前記絶縁被覆層のための前記絶縁材料を成膜する前に、
前記側壁拡張部を取り除き、前記より広い窓を備えた前記第１のマスクの少なくとも一部分を前記本体表面に残し、かつ前記第１のマスク部分と前記トレンチゲートとの間のドーピング窓を前記より広い窓内に形成するステップと、
前記より広い窓を介して、第１の伝導型のドーパントを本体内に導入し、それによって、前記トレンチゲートに隣接しかつ前記第１のマスク部分よりも僅かに下において横方向に張り出る前記ソース領域を形成するステップと、
を含むステップシーケンスを用いて、前記ソース領域が、前記ゲートの後に設けられる方法。
【請求項５】
請求項１ないし4記載の方法において、
前記トレンチが、ステージ（ｂ）において、前記表面から前記ドレイン領域の一部分を設けるためのその下にある領域内まで延びる、前記第１の伝導型のドーピング濃度を有するシリコン本体部分を貫通してエッチングされ、ゲート誘電体層が、前記トレンチの前記壁における前記シリコン本体部分の熱酸化によって形成される方法。
【請求項６】
請求項１ないし５記載の方法において、
ステージ（ｄ）において、前記第１のマスク部分を取り除き、前記絶縁被覆層内にドーピング窓を形成するステップと、
このドーピング窓を介して、前記第２の伝導型のドーパントを前記本体内に導入し、それによって、前記ドーピング窓においてかつ前記絶縁被覆層の下において横方向に前記トレンチまで張り出る前記チャンネル収容領域を形成するステップと、
を含む一連のステップを用いて、第２の伝導型のチャンネル収容領域が、前記トレンチゲートに隣接して形成される方法。
【請求項７】
請求項６記載の方法において、
ステージ（ｄ）の後、前記ドーピング窓から前記絶縁被覆層内に打ち込まれる前記ドーパントイオンが、前記絶縁被覆層の下において横方向に散乱して前記トレンチに到達するほど十分に高いエネルギーでかつ十分に大きなドーズ量で第２の伝導型を有する前記ドーパントイオンを打ち込むことによって、前記チャンネル収容領域が形成される方法。
【請求項８】
請求項７記載の方法において、
前記ドーパントイオンが、２００ｋｅＶ以上の打ち込みエネルギーを有するホウ素である方法。
【請求項９】
請求項１ないし８記載の方法において、
前記ゲートが前記本体表面の高さよりも下にある部分の前記トレンチ内に設けられ、その後に成膜されかつエッチバックされるステージ（ｄ）の絶縁材料が前記トレンチの前記上部内に残され、かつ前記トレンチから前記第１のマスク部分の前記より広い窓内へ横方向に張り出る方法。
【請求項１０】
請求項１ないし９記載の方法において、
ステージ（ａ）における前記第１のマスクが下層部分上にある上層部分を備えた複合物であり、前記上層部分が前記下層部分とは異なる材料であり、そのために、前記下層部分からエッチングすることができ、前記絶縁被覆層をステージ（ｄ）において設ける前に、前記上層部分がエッチングによって前記下層部分から取り除かれる方法。
【請求項１１】
請求項１０記載の方法において、
前記上層部分が２酸化ケイ素であり、前記下層部分が窒化シリコンである方法。
【請求項１２】
請求項１ないし１１の何れかに記載の方法において、
前記絶縁被覆層をステージ（ｄ）において設けた後、
前記第１のマスク部分を取り除き、前記絶縁被覆層にコンタクト窓を形成するステップと、
前記コンタクト窓を介して、前記第２の伝導型のドーパントを前記本体内に導入し、それによって、前記チャンネル収容領域のためにより高濃度にドーピングされたコンタクト領域を形成するステップと、
前記ソース電極を成膜し、前記コンタクト窓において前記ソース領域と前記コンタクト領域とを接触させ、前記トレンチゲート上の前記絶縁被覆層を覆うステップと、
を含む一連のステップを用いて、前記チャンネル収容領域が接触させられる方法。
【請求項１３】
請求項１ないし１２の何れかに記載の方法において、
前記第１のマスク部分をステージ（ｄ）において取り除いた後に、かつ前記ソース電極を設ける前に、前記絶縁被覆層の前記絶縁材料が前記絶縁被覆層によって覆われていない前記ソース領域の面積を増加させるのに十分な距離だけ等方性でエッチバックされる方法。
【請求項１４】
請求項１ないし１３の何れかに記載の方法において、
前記側壁拡張部を取り除き、再び前記より広い窓を開ける前に、前記ゲートが前記トレンチ内に設けられる方法。
【請求項１５】
請求項１ないし１４の何れかに記載の方法において、
前記トレンチをエッチングした後、前記側壁拡張部が取り除かれて、再び前記より広い窓を開け、その後、ゲート材料が成膜され、前記より広い窓およびその中の前記トレンチを埋め、そして、そのゲート材料がエッチバックされて、前記トレンチ内の前記ゲートとして残される方法。
【請求項１６】
請求項１５記載の方法において、
前記側壁拡張部を取り除く前に、絶縁材料が前記トレンチを埋め、前記トレンチよりも上に達し、かつ前記側壁拡張部および前記第１のマスクを覆うのに十分な厚さにまで成膜され、その後、その絶縁材料が前記トレンチの下部にだけ残された状態になるまで絶縁材料をエッチバックするエッチングステップであって、前記側壁拡張部が取り除かれ、その後に、前記ゲートが前記下部にあるその絶縁材料よりも上の前記トレンチ部分に設けられる方法。
【請求項１７】
請求項１ないし１６記載の方法において、
前記第１のマスクが前記窒化シリコンを含み、前記側壁拡張部が２酸化ケイ素を含み、前記絶縁被覆層が２酸化ケイ素を含む方法。
【請求項１８】
請求項１ないし１６記載の方法において、
前記側壁拡張部が薄い絶縁層上の多結晶シリコン材料を含み、前記側壁拡張部の前記多結晶シリコン材料が前記トレンチを設ける前記エッチング・ステージ（ｂ）において取り除かれる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばパワーＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）のようなトレンチゲート半導体デバイスに関し、またそれらのデバイスを微細な幾何学的配列でもって加工するためのセルフアライン技術を用いた製造方法に関する。
【背景技術】
【０００２】
トレンチゲート半導体デバイスは、公知であり、ソース領域からチャンネル収容領域を貫通し第１の伝導型を有するドレイン領域まで延びるトレンチ内にトレンチゲートを有する。米国特許第6,087,224号明細書(本願出願人の整理番号PHB34245号)は、そのようなトレンチゲート半導体デバイスを製造する有益な方法を開示しており、この方法においては、（ａ）半導体本体の表面にある第１のマスクの、より広い窓の側壁に側壁拡張部を提供することによって、狭い窓が規定され、（ｂ）狭い窓において、トレンチが、本体内にエッチングされ、ゲートがそのトレンチ内に提供され、（ｃ）側壁拡張部によってトレンチゲートにセルフアラインされるように、ソース領域が提供され、（ｄ）絶縁被覆層が、トレンチゲート上に提供される。
【０００３】
この方法は、柔軟性のあるデバイスプロセスにおいて、良好な再現性でもって、セルフアラインマスク技術を使用するのを可能にする。取り分け、側壁拡張部を様々な段階で使用することによって、狭いトレンチゲートを形成することができ、この狭いトレンチに対してセルフアラインされた形で、ソース領域およびソース電極のためのコンタクト窓を定めることができる。このために、米国特許第6,087,224号明細書の内容全体が、参考資料としてここで援用される。
【０００４】
米国特許第6,087,224号明細書は、様々な形態の方法を開示している。したがって、たとえば、ソース領域およびチャンネル収容領域の少なくとも一方は、トレンチゲートを形成する前または形成した後に提供されてもよく、深いかまたは浅くより高濃度にドーピングされた領域が、（これもまた、セルフアラインされた形で）チャンネル収容領域内に提供されてもよく、ドーピングされた半導体、金属、シリサイドの何れかがゲートに使用されてもよく、また酸化絶縁被覆層かまたは堆積絶縁被覆層が、（これもまた、セルフアラインされた形で）トレンチゲート上に提供されてもよい。記載された詳細な実施形態においては、絶縁被覆層は、側壁拡張部の存在下において提供され、それらの側壁拡張部によって制約される。さらにまた、側壁拡張部が、ソース領域を形成するドーピング窓を形成するために取り除かれると、第１のマスク部分およびトレンチゲート上に、以前に提供された被覆層の両方が同時に存在することによって、ドーピングが制約される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、そのような方法の変形を提供することであり、その変形は、絶縁被覆層を形成するのを容易にしかつ改善することができ、それに関連して、その他の有益なデバイス構造を提供することができる新しいシーケンスを含むプロセスステップを含む。
【課題を解決するための手段】
【０００６】
本発明によれば、たとえば絶縁ゲート電界効果デバイスなどのトレンチゲート半導体デバイスを製造するそのような方法が提供され、この方法においては、（ａ）半導体本体の表面にある第１のマスクの、より広い窓の側壁に側壁拡張部を提供することによって、狭い窓が規定され、（ｂ）トレンチが狭い窓から本体内にエッチングされ、ゲートがトレンチ内に提供され、（ｃ）ソース領域がトレンチの側壁に隣接するように提供され（かつ、そのソース領域は、好ましくは側壁拡張部によってトレンチゲートにセルフアラインされる）、（ｄ）側壁拡張部を取り除き、より広い窓を備えた第１のマスクの少なくとも一部分を本体の表面に残すステップと、より広い窓を埋め、より広い窓よりも上に達し、かつ第１のマスク部分を覆うのに十分な厚さにまで絶縁材料を成膜するステップと、絶縁材料をエッチバックし、第１のマスク部分のより広い窓内に絶縁被覆層を残すステップと、その後、ソース電極を提供し、ソース領域とそれに隣接する本体表面領域とを接触させ、かつトレンチゲート上の絶縁被覆層を覆う前に、第１のマスク部分を取り除くステップと、を含むステップシーケンスを用いて、絶縁被覆層がトレンチゲート上に提供される。
【０００７】
本発明の発明者らは、（トレンチをエッチングしかつトレンチゲートを提供した後の）第１のマスク部分にある、より広い窓のエッジ品質が、側壁拡張部のエッジ品質よりも良質であること、また（側壁拡張部を取り除くことによって）より広い窓を再び開けることは、このより広い窓を埋める簡単な成膜プロセスおよびエッチバックプロセスによって、再現性のある形で絶縁被覆層を提供するのを可能にすることを確認している。したがって、側壁拡張部のエッジは、典型的には、テーパーを有し、場合によっては、エッチバックにむらができるのに対して、第１のマスク部分は、明確に規定された垂直なエッジを有することが可能である。この明確に規定された垂直なエッジのプロフィールは、本発明によって、第１のマスク部分を取り除くことによって絶縁被覆層に形成されるコンタクト窓のエッジに再現性をもって転写されることが可能である。結果として得られる絶縁被覆層のエッジは、以下で説明するように、様々な形で使用することができる。さらに、側壁拡張部は、すでに取り除かれているので、絶縁被覆層の形成は、これらの側壁拡張部の存在に制約されることがない。
【０００８】
絶縁被覆層は、第１のマスク部分のより広い窓を埋めて形成されるので、絶縁被覆層は、トレンチゲート上から隣接する本体表面上へ明確に規定された横方向距離だけ張り出る。このように、明確に規定された再現性のある間隔が、トレンチの側壁とコンタクト窓のエッジとの間に存在する。この明確に規定された再現性のある間隔は、コンタクト窓のエッジにおいて、ソース電極がトレンチゲートと短絡するのを十分に防止する。さらに、結果として得られる絶縁被覆層は、少し下がった位置にあるトレンチゲート上に容易に形成することができ、それによって、絶縁被覆層は、ゲートトレンチの上部の中へも延びる。このように、ゲートトレンチの上隅上に信頼性のある絶縁を提供することができ、そこに短絡回路が形成されるのを回避できる。
【０００９】
さらに、本発明によるプロセスシーケンスは、幾つかのステージにおいてソース領域をドーピングする機会を増加させ、それらのステージにおいては、第１のマスク部分およびトレンチゲート上に以前に提供された被覆層の両方が同時に存在することによって、ドーピング・プロセスが、制約されることがない。
【００１０】
したがって、ソース領域は、有利には、絶縁被覆層のための絶縁材料を成膜する前に、側壁拡張部を取り除き、より広い窓を備えた第１のマスクの少なくとも一部分を本体表面に残し、かつ第１のマスク部分とトレンチゲートとの間のドーピング窓をより広い窓内に形成するステップと、（このドーピング窓を含む）より広い窓を介して、第１の伝導型のドーパントを本体内に導入し、それによって、トレンチゲートに隣接するソース領域を形成するステップと、を含むステップシーケンスを用いて、設けられる。
【００１１】
絶縁被覆層のための絶縁材料を成膜する前に、ソース領域を設ける（または、少なくともソース領域をドーピングする）その他の別のプロセスシーケンスも可能である。したがって、側壁拡張部設ける前に、ソース領域は、第１のマスク部分のより広い窓からイオンを打ち込まれてもよく、あるいは第１のマスクを提供する前に、ソース領域のドーピングは、本体表面における層として、イオンを打ち込まれてもよい。しかしながら、これらの何れの場合においても、その後に、トレンチが、ドーピングしたソース領域を貫通してエッチングされ、これは、あまり有益なものではない（以下で説明するように）。
【００１２】
デバイスのその他の構造がどのようにして形成されるかに応じて、より広い窓を埋めることによって規定される絶縁被覆層の最大幅は、製造されるデバイスにおいてそのままに維持されてもよい。しかしながら、その最大幅は、その後のプロセスにおいて変更されてもよい。したがって、たとえばステージ（ｄ）において第１のマスク部分を取り除いた後に、かつソース電極を提供する前に、絶縁被覆層の絶縁材料が、絶縁被覆層によって覆われていないソース領域の面積を増加させるのに十分な距離だけ等方性でエッチバックされてもよい。
【００１３】
本発明による方法は、取り分け、パワーＭＯＳＦＥＴのような微細なデバイスセルを製造するのに有益である。したがって、第１のマスクおよびそれの対応する窓は、約１μｍかまたはそれ以下のセルピッチでデバイスセルを規定する幾何学的レイアウトを有してもよい。
【００１４】
好ましくは、チャンネル収容領域は、トレンチゲートの後に設けられ、それによって、トレンチゲート構造を形成するのに使用されてもよい高温プロセス（たとえば、高品質のゲート誘電体を形成するための熱酸化のような）は、その後に設けられるチャンネル収容領域のドーピング分布に影響を与えない。側壁拡張部は、様々なやり方で、ソース領域をトレンチゲートにセルフアラインするのに使用されてもよい。好ましくは、ソース領域のドーピング分布は、トレンチゲート構造を形成した後に設けられ、そのために、トレンチゲート構造を形成することによって影響を受けることはない。ソース領域を形成する簡単かつ容易な方法は、ステージ（ｄ）において側壁拡張部を取り除くことによって形成された窓を介して、第１の伝導型を有するそれのドーピング濃度を本体内に導入することである。
【００１５】
したがって、本発明による容易でかつ好ましい方法においては、トレンチは、ステージ（ｂ）において、表面からドレイン領域の一部分を設けるためのその下にある領域内まで延びる第１の伝導型のドーピング濃度を有するシリコン本体部分を貫通してエッチングされる。絶縁ゲートデバイスの場合、トレンチの壁面に絶縁層を成膜することによって、ゲート誘電体が形成されてもよい。しかしながら、ゲート誘電体層は、トレンチの壁のシリコン本体部分を熱酸化することによって形成されてもよい。したがって、トレンチゲート構造を形成するための、これらの初期のステップは、その後に設けられるソース領域およびチャンネル収容領域のドーピング分布を乱すことがない。さらに、トレンチのエッチングおよび高品質のゲート誘電体を形成するための、そのトレンチ壁における熱酸化は、均質な本体部分において実施することができ、（その後に設けられる）ソース領域およびチャンネル収容領域のドーピング濃度によって影響を受けることはない。
【００１６】
ステージ（ｄ）において絶縁被覆層を設けた後に、チャンネル収容領域のドーピング分布を設けてもよい。トレンチゲートに隣接する本体表面を覆う被覆層の横幅は、（側壁拡張部によって定められるので）十分に小さく、そのためにチャンネル収容領域のためのドーパントの提供は、被覆層の下においてトレンチまで横方向に張り出てもよい。ある実施形態においては、ドーパントを提供するために、熱拡散が使用されてもよい。しかしながら、簡単な活性化アニーリングを伴う高エネルギー打ち込みが、正確に制御するにはもっとも都合のよいものかもしれない。この打ち込みは、被覆層の窓から打ち込まれるドーパントイオンが被覆層の下において横方向に散乱して、トレンチの側壁に到達するほど十分に高いエネルギーでかつ十分に大きなドーズ量で実施することができる。それどころか、イオンエネルギーは、ドーパントイオンが被覆層を貫通し、トレンチに隣接するその下にある本体部分内に打ち込まれるほど高いものであってもよい。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面を参照して、本発明によるこれらのおよびその他の特徴が、例としての本発明の実施形態によって説明される。
【００１８】
図１から図２１は概略図であり、これらの図面の様々な部分の相対的な大きさおよび比率は、図面を明確かつ分り易くするために、寸法を拡大または縮小して示されていることに注意されたい。変形された実施形態および異なる実施形態において対応しまたは類似する構造には、同じ符号が使用される。
【００１９】
図１は、絶縁されたトレンチゲート１１を有するパワーＭＯＳＦＥＴデバイスセルの好ましい実施形態を示す。このデバイスのトランジスタセル領域においては、第２の伝導型（すなわち、この例においてはｐ型）を有するチャンネル収容領域１５が、第１の伝導型（この例においてはｎ型）を有するソース領域１３とドレイン領域１４とをそれぞれ分離する。ドレイン領域１４は、すべてのセルに共通である。ゲート１１は、領域１３および１５を貫通して下層部分であるドレイン１４の中に延びるトレンチ２０内に存在する。ゲート１１は、トレンチ２０の壁面において、中間誘電体層１７によってチャンネル収容領域１５に容量結合される。デバイスのオン状態において、ゲート１１に電圧信号を印加することによって、公知のように、領域１５内に導電チャンネル１２を誘起し、ソース領域１３とドレイン領域１４との間のこの導電チャンネル１２を流れる電流を制御することができる。
【００２０】
ソース領域１３は、デバイス本体１０の上部主表面１０ａに隣接して配置され、そこで、領域１３および１５は、ソース電極３３に接触する。トレンチゲート１１は、中間絶縁被覆層１８によって、被覆電極３３から絶縁される。図１は、垂直なパワーデバイス構造を示す。領域１４は、ドレインドリフト領域であり、この領域は、高い抵抗率を有するエピタキシャル層によって、同じ伝導型を有するより高濃度にドーピングされた基板１４ａ上に形成されてもよい。この基板１４ａは、デバイス本体１０の下部主表面１０ｂにおいて、ドレイン電極３４に接触する。
【００２１】
典型的には、デバイス本体１０は単結晶シリコンであり、またゲート１１は、典型的には、導電性を有するようにドーピングされた多結晶シリコンである。典型的には、中間ゲート誘電体層１７は、熱成長させた２酸化ケイ素または堆積させた２酸化ケイ素である。
【００２２】
図１に示されるデバイスは、本発明に基づいた方法によって、セルフアラインされた構造を備えて製造され、この方法は、次のステージを含む。すなわち、
（ａ）半導体ウェーハ本体１００（これがデバイス本体１０を提供する）の上面１０ａにある第１のマスク５１（図３）のより広い窓５１ａの側壁に側壁拡張部５２（一般には、「スペーサ」と呼ばれる）を設けることによって、狭い窓５２ａが、画定され（図４）、
（ｂ）トレンチ２０が、狭い窓５２ａから本体１００内にエッチングされ、絶縁ゲート１１がトレンチ２０内に設けられ（図５）、
（ｃ）スペーサ５２によってトレンチゲート１１にセルフアラインされるように、ソース領域１３が設けられ（図７）、
（ｄ）次のシーケンスを含むステップを用いて、絶縁被覆層１８がトレンチゲート上に設けられる。すなわち、
・側壁拡張部５２を取り除き、より広い窓５１ａを備えた第１のマスク５１の少なくとも一部分５１ｎを本体の表面１０ａに残し（図６）、より広い窓５１ａを埋め、窓５１ａよりも上に達し、かつ
・第１のマスク部分５１，５１ｎを覆うのに十分な厚さにまで絶縁材料１８'を成膜し（図８）、
・絶縁材料１８'をエッチバックし、第１のマスク部分５１，５１ｎのより広い窓５１ａ内に絶縁被覆層１８を残し（図９）、
・その後、ソース電極３３（図１２）を設け、ソース領域１３とそれに隣接する本体表面領域１３とを接触させ、かつトレンチゲート１１上の絶縁被覆層１８を覆う前に、第１のマスク部分５１，５１ｎを取り除く（図１０）。
【００２３】
これは、より広い窓５１ａを埋める簡単な成膜プロセスおよびエッチバックプロセスによって、絶縁被覆層１８が再現性のある形で設けられるのを可能にする（および、その絶縁被覆層１８がソース電極３３のためのコンタクト窓１８ａを画定するのを可能にする）。これは、第１のマスク部分５１、５１ｎの窓５１ａに良質のエッジが存在するので、すなわち、トレンチをエッチングしかつトレンチゲート１１を形成した後に、エッチバックされたスペーサ５２のテーパーエッジよりも良質で、より垂直でありかつ明確に画定されたエッジが存在するので、実現することができる。さらにまた、スペーサ５２は、すでに取り除かれているので、この絶縁被覆層１８の形成は、これらのスペーサ５２の存在によって制約されることがない。したがって、このプロセスは、米国特許第6,087,224号明細書に記載された詳細な実施形態よりも都合の良いものである。
【００２４】
しかしながら、この方法は、狭いトレンチゲート１１を形成するために、また狭いトレンチ２０に対してセルフアラインされた形で、ソース領域１３およびそのソース領域１３のコンタクトを定めるために、米国特許第6,087,224号明細書に記載された発明によるスペーサ５２を依然として使用している。実際には、ただ１つのマスクパターン４５，５１（これは、図２においては、フォトリソグラフィーによって規定される）が、その後のすべての窓（エッチング、平坦化、ドーピング、コンタクト、などのための）を図１から図１２に示されるセル領域において定めるために、セルフアラインされた形で使用される。このセルフアラインは、製造を容易にし、かつたとえば約１μｍまたはそれ以下のセルピッチＹｃでトランジスタセルを微細な間隔で再現性をもって配置するのを可能にする。
【００２５】
しかしながら、本発明によれば、第１のマスク部分５１、５１ｎの窓５１ａ内に絶縁被覆層１８を形成することによって、更なる改善および利点が得られる。それによって、被覆層１８は、トレンチゲート１１上から隣接する本体表面１０ａ上へ、明確に規定された横方向距離ｙ４（図９および図１０）だけ張り出る。このようにして、トレンチ２０の側壁とコンタクト窓１８ａのエッジとの間の再現可能な間隔ｙ４またはｙ４'が明確に画定される。この明確に画定された再現可能な間隔ｙ４またはｙ４'は、コンタクト窓１８ａのエッジにおいてソース電極３３がトレンチゲート１１と短絡するのを十分に防止する。また、図１３を参照して以下で説明するように、絶縁被覆層のためのキャップ＆プラグ構造を採用することによって、短絡するのをさらに防止することができる。
【００２６】
さらにまた、本発明によるプロセスシーケンスは、幾つかのステージにおいてソース領域をドーピング６３する機会を増やし、それらのステージにおいては、第１のマスク部分５１と被覆層１８とが同時に存在することによって、そのドーピング・プロセスが、何らかの制約を受けることはない。したがって、たとえばソース領域１３は、以下で説明するように、図７に示されるステージにおいて都合よく提供されてもよい。
【００２７】
絶縁されたトレンチゲート１１に隣接するチャンネル収容領域１５のドーピング分布は、チャンネル１２のゲート制御特性を決めるのに重要である。図１０において矢印６１によって示されるように、チャンネル収容領域１５は、絶縁被覆層１８を形成した後に、好ましくは高エネルギー・ドーパントイオン打ち込みを用いて設けられてもよい。これは、チャンネル領域の上方にある被覆層１８のエッジおよび横幅ｙ４の良好な再現性のために達成することができる。さらに、以下で説明するように、このドーピング・プロセスは、たとえば、約１μｍまたはそれ以下の微細なセルピッチＹｃで配置されるセルには極めて適切なものである。
【００２８】
デバイスのセルピッチおよび幾何学的レイアウトは、図２および図３に示されるフォトリソグラフィー・ステージおよびエッチング・ステージによって定められる。図１から図１２に示される方法は、セルの公知の多種多様な幾何学的配列に使用することができるので、幾何学的セルレイアウトの平面図は図示されない。したがって、たとえばセルは、四角形の幾何学的配列または細密６角形の幾何学的配列を有してもよく、あるいはそれらのセルは、細長いストライプの幾何学的配列を有してもよい。何れの場合においても、トレンチ２０（それのゲート１１とともに）は、それぞれのセルの境界に沿って延びる。図１は、ほんの僅かなセルしか図示していないが、典型的には、デバイスは、何千ものこれらの並列セルを電極３３と３４との間に備える。デバイスの能動セル領域は、公知の様々な周辺終端機構（これも図示しない）によって、デバイス本体１０の周辺に境界を有してもよい。そのような機構は、通常、トランジスタセル加工ステップの前に、本体表面１０ａの周辺デバイス領域に厚いフィールド酸化膜を形成することを含む。さらに、公知の様々な回路（ゲート制御回路のような）が、本体１０の領域の能動セル領域と周辺終端機構との間にデバイスとともに集積されてもよい。典型的には、それらの回路素子は、トランジスタセルに使用されたものと同じ幾つかのマスクステップおよびドーピングステップを用いて、その回路領域内においてそれら自身のレイアウトでもって加工されてもよい。
【００２９】
ここで、特定の実施形態の例として、図２から図１２のシーケンスを参照して、トランジスタセルの加工における一連のステージについて説明する。
【００３０】
図２は、デバイス製造の初期ステージにおける図１の本体部分を示す。この特定の実施形態においては、厚い窒化シリコン層５１'が、シリコン本体表面１０ａ上の薄い２酸化ケイ素層５０上に成膜される。
【００３１】
典型的には、酸化物層５０は、３０ｎｍから５０ｎｍの厚さであればよい。図１から図１２に示されるこの実施形態における窒化物層５１'の厚さは、
・ 図４に示されるスペーサ５２を形成するための窓５１ａの深さと幅との適切な比、
・ 図１０に示される高エネルギー打ち込みステージにおけるドーパントイオン６１のその厚さによる適切な侵入能力、および図７に示されるより低いエネルギー打ち込みステージにおけるイオン６３の適切な遮蔽能力、
・ 図９に示される平坦化ステージにおいて形成される絶縁被覆層１８の適切な厚さ、
に基づいて選択される。
【００３２】
特定のデバイスの実施形態においては、特定の例として、窒化物層５１'は、０．４μｍから０．５μｍの範囲にある厚さであってもよく、窓５１ａは、約０．５μｍの幅であってもよい。
【００３３】
窓５１ａは、公知のフォトリソグラフィー技術を用いて画定される。図２に示されるように、対応する窓５１ａ'を備えたフォトレジスト・マスク４５が、窒化物層５１'上に提供される。このマスク４５は、窓５１ａを層５１'内にエッチングし、図３に示されるマスク５１を形成するためのエッチング液マスクの役割をなす。このマスク５１およびそれに対応する窓（図３に示される５１ａおよび図４に示される狭い窓５２ａ）は、幾何学的レイアウトを有し、それは、デバイスセルのレイアウトおよびそれらのピッチＹｃを画定する。
【００３４】
したがって、窓５１ａおよび５２ａは、セルのゲート境界を規定し、それは、たとえば細密６角形セルの幾何学的配列の場合には、６角形の網状構造である。図１から図１２に示される実施形態のために、どのような幾何学的レイアウトが選択されようが、隣り合った窓５１ａ間のマスク５１の幅ｙ１は、電極３３のためのコンタクト窓１８ａの適切な接触面積に基づいて選択される。
【００３５】
この特定の実施形態においては、ここで、酸化物層５２'が、窒化物マスク５１の上部および側壁の輪郭に沿って成膜され、かつ窓５１ａの底部に成膜される。その後、この酸化物層５２'は、窒化物マスク５１の上部から、および窓５１ａの底部からその酸化物層５２'を取り除き、そして、スペーサ５２を側壁に残すために、公知のように、方向性エッチングを用いてエッチバックされる。さらに、エッチバックは、露出した薄い酸化物層５０を窓５２ａから取り除く。典型的には、輪郭に沿って成膜された酸化物層５２'は、約０．２μｍの厚さであってもよく、そのために、スペーサ５２の残された幅ｙ２は、０．１μｍから０．２μｍの範囲にある。図４は、その結果として得られた構造を示し、幅ｙ２のスペーサ５２によって画定される幅ｙ３の、より狭い窓５２ａを備える。
【００３６】
ここで、トレンチ２０が、窓５２ａから本体１００内にエッチングされる。図２から図５に示されるように、トレンチ２０がエッチングされたシリコン本体部分１４'は、表面１０ａからドレイン領域１４の一部分を提供する領域すなわちドレインドリフト領域まで、同じ伝導型のドーピング濃度ｎを有してもよい。このドーピング濃度ｎは、ほぼ均一であってもよく、たとえばリンまたはヒ素の原子の数は、約２×１０１６／ｃｍ−３または３×１０１６／ｃｍ−３である。あるいは、米国特許第5,612,567号明細書に記載されるように、ドーピング濃度ｎは、表面１０ａにおけるリンまたはヒ素の原子の数が５×１０１６／ｃｍ−３以下の濃度（たとえば、１×１０１６／ｃｍ−３）から、基板１４ａとの境界面における１０倍以上の濃度（たとえば、リンまたはヒ素の原子の数が３×１０１７／ｃｍ−３）にまで次第に増加してもよい。
【００３７】
特定の実施形態においては、トレンチ２０がエッチングされる深さは、たとえば約１．５μｍであってもよい。これは、マスク５１の厚さの３倍であり、そのために、これらの概略図においては、便宜上、異なる縮尺で寸法が示される。
【００３８】
その後、ゲート誘電体層１７が、たとえばトレンチ２０の壁であるシリコン本体部分１４'を熱酸化することによって形成される。図１から図１１に示される実施形態においては、この誘電体層１７は、トレンチ２０内の側壁だけでなく底部も覆う。その後、ゲート１１が、公知のようにトレンチ２０を埋め、窓５２ａよりも上に達し、かつマスク５１，５２を覆うのに十分な厚さにまでゲート材料１１'を成膜し、その後に、ゲート材料１１'をエッチバックし、トレンチゲート１１を形成するゲート材料１１'を残すことによって設けられる。典型的には、ゲート１１は、ドーピングされた多結晶シリコンまたはその他の半導体材料からなってもよい。それのドーピング濃度は、材料１１'が成膜されているとき、あるいは成膜された後、たとえば図５に示されるエッチバック・ステップにおいて決定されてもよい。この実施形態においては、このゲートのドーピング濃度は、第１の伝導型（この例では、ｎ型）を有し、かつこのドーピング濃度は、チャンネル収容領域１５のための図１０に示されるステップにおいて導入される第２の伝導型のドーピング濃度よりも高い。
【００３９】
ここで、酸化物スペーサ５２が、エッチングによって取り除かれ、窓５１ａを再び開け、それによって、マスク５１とトレンチゲート１１との間にドーピング窓５１ｂを形成する。このエッチングはまた、酸化物スペーサ５２の下にある薄い酸物５０も取り除く。窓５１ｂは、打ち込みに使用されるので、ここで、薄い酸化物５０'が、この窓５１ａ内において、シリコン本体表面１０ａの露出した領域上に再び成長させられる（また、露出したシリコンゲート１１上でも成長する）。その結果として得られた構造が、図６に示される。
【００４０】
図７に示されるように、ここで、ソース領域１３のドーピング濃度ｎ＋が、ドーピング窓５１ｂを介して、本体１００内に導入される。窒化物層５１は、マスクの役割をなす。このソースドーピングは、好ましくは、ヒ素イオン６３を打ち込むことによって実施される。典型的には、ヒ素の原子の数が１０２０／ｃｍ−３から１０２２／ｃｍ−３のドーピング濃度を提供するために、極めて大きなドーズ量が、使用される。イオンエネルギーは、典型的には、約３０ｋｅＶである。このドーズ量およびエネルギーにおいて、ヒ素イオンは、マスク５１のエッジの下へ散乱する。１回またはそれ以上のアニーリングの後、たとえば、９００℃において１時間アニーリングした後、ソース領域１３は、典型的には、マスク５１の窓エッジラインを越えて約０．１μｍから０．２μｍだけ横方向に張り出る。
【００４１】
図８および図９に示されるように、ここで、絶縁被覆層１８が、第１のマスク５１の、より広い窓５１ａ内のトレンチゲート１１上に設けられる。これは、平坦化プロセスと呼ばれてもよいプロセスにおいて、本発明に基づいて達成される。絶縁材料１８'（たとえば２酸化ケイ素）は、窓５１ａを埋め、窓５１ａよりも上に達し、かつマスク５１を覆うのに十分な厚さにまで成膜される。その後に、絶縁材料１８'は、エッチバックされ、トレンチゲート１１上およびドーピング窓５１ｂがあった本体表面１０ａ上にその絶縁材料１８'を残す。結果として得られた被覆層１８の厚さは、製造のこのステージにおけるマスク５１の厚さにほぼ一致する。特定の例においては、被覆層１８は、０．３μｍから０．４μｍの厚さであってもよい。被覆層１８がシリコン本体表面１０ａと重なり合った横幅ｙ４は、スペーサの幅ｙ２によって、再現性をもって定められる。
【００４２】
その後、図１０に示されるように、マスク５１が取り除かれ、窓１８ａが絶縁被覆層１８内に形成される。マスク５１の下にあるそれの横幅によって定められるので、ソース領域１３は、この窓１８ａ内へ横方向に張り出る。この横幅は、取り分け、図１０および図１１に示される打ち込みアニーリングの後に、十分に小さい抵抗でソース電極３３に接触するものであればよい。しかしながら、図１０に示される被覆層１８は、重なり合った部分を減少させ（ｙ４からｙ４'に）、それによって、被覆層１８によって被覆されていないソース領域１３の面積を増加させるのに十分な距離だけ等方性でもってエッチバックされてもよい。この更なるエッチバックは、図１０に破線１８ｃによって示され、それの意義は、図１１を参照して以下で説明される。
【００４３】
ここで、図１０に示される高エネルギードーパントイオン打ち込みが実施され、チャンネル収容領域１５が提供される。ドーパントイオン６１が、十分に高いエネルギーで、かつ十分に大きなドーズ量で打ち込まれるので、窓１８ａから打ち込まれるそれらのドーパントイオン６１は、被覆層１８の本体表面１０ａ上にある部分の下において横方向に散乱する。イオンエネルギーは、被覆層１８に衝突するそれらのドーパントイオンがその被覆層１８を貫通してその下にある本体部分１００に打ち込まれるほどに、十分に高いものであってもよい。典型的には、ドーパントイオンは、２００ｋｅＶ以上の打ち込みエネルギーを有するホウ素イオンであってもよい。被覆層１８が、この打ち込みに対してトレンチゲート１１を十分に遮蔽していなくても、このホウ素ドーピング濃度は、多結晶シリコンゲート材料を含むトレンチゲート１１をオーバードーピングするのには不十分なものである。
【００４４】
本発明の発明者は、たとえば窓１８ａから打ち込まれる２６０ｋｅＶのイオンエネルギーにおける２×１０１３／ｃｍ−２のホウ素イオンのドーズ量が、マスクエッジの下において横方向に０．４μｍ以上散乱することを確認している。そのような散乱は、トレンチ２０の近くにおいて、すなわち本体表面１０ａ上にある被覆層１８の０．１５μｍから０．２μｍの幅を有する拡張部（ｙ４またはｙ４'）の下において横方向に、適切なホウ素ドーピング濃度を提供することができる。さらに、この高いエネルギーによって、ドーパントイオン６１は、（たとえば、０．３μｍから０．４μｍ）の厚さを有する被覆層１８を貫通することができ、このドーピング濃度をトレンチ２０の近くにおいて増加させる。典型的には、このドーピング濃度は、たとえばホウ素の原子の数が約１０１７／ｃｍ−３であってもよい。トレンチ２０に隣接する領域１５のこのドーピング濃度は、再現性をもって定めることができる。なぜなら、本発明による上述した方法を用いて、正確に画定されかつ再現可能な被覆層１８の厚さ、横幅、およびエッジを提供することができるからである。その後、打ち込み損傷をアニーリングし、ドーパントを活性化するために、加熱ステップが、たとえば１１００℃で４０分間、実施される。この加熱ステップ中に、打ち込まれたドーパントのある程度の熱拡散が発生し、またこれは、領域１５のドーピング濃度を均一にするのに役立つ。
【００４５】
コンタクト窓１８ａを介してチャンネル収容領域１５をこのようにして提供した後、第２の伝導型（すなわち、ｐ型）を有する更なるドーパントが、本体１００内に導入され（これもまた、コンタクト窓１８ａを介して）、それによって、チャンネル収容領域１５のための、より高濃度にドーピングされたコンタクト領域３５が形成される。図１１に示されるように、これは、好ましくはホウ素イオン６５を打ち込むことによって実施される。結果として得られたホウ素濃度は、窓１８ａにおいて露出するソース領域をオーバードーピングするには、不十分なものである。典型的には、このドーピング濃度は、たとえばホウ素の原子の数が約１０１９／ｃｍ−３であってもよい。
【００４６】
図１０および図１１に示されるように、薄い酸化物５０が、打ち込み窓１８に存在する。この酸化物層５０を取り除くために、ここで、短時間ディップエッチングが使用されてもよく、それによって、窓１８ａがソース電極３３のためのコンタクト窓として開けられる。極めて短い時間のエッチングでさえも、酸化物層１８のある程度の等方性エッチバックが、この酸化物層５０の除去中に発生する（垂直方向および水平方向の両方において）。それどころか、このステージにおけるこのエッチングは、時間を延長してもよく、それにより図１０に破線１８ｃで示されるように、被覆層１８のエッチバックを実施してもよい。それによって、ソース領域１３と電極３３との間のより広い接触面積を達成することができる。そのようなエッチバックをこの時点で実施するか、あるいは図１０に示される打ち込みの前に実施するかは、この技術において任意に変更することのできる設計オプションである。エッチバックが、図１０に示される打ち込み６１の前に実施されるのであれば、そのエッチバックが、チャンネル収容領域１５に打ち込まれるイオンの分布に及ぼす影響を考慮に入れなければならない。
【００４７】
その後、図１２に示されるように、ソース電極３３が成膜され、コンタクト窓１８ａにおいてソース領域１３およびコンタクト領域３５の両方を接触させ、トレンチゲート１１上の絶縁被覆層１８を覆う。典型的には、ソース電極３３は、シリサイドコンタクト層上のアルミニウムの厚い層を含む。それのレイアウトは、ソース電極３３を形成し、かつトレンチゲート１１に接続されたゲートボンディングパッドを形成する個々のメタライゼーション領域内に規定される（公知のフォトリソグラフィー技術およびエッチング技術によって）。ゲートボンディングパッド・メタライゼーションおよびそれの接続は、図１１の平面の範囲外に存在する。そして、ドレイン電極３４を形成するために、裏面１０ｂがメタライズされ、その後に、ウェーハ本体１００が個々のデバイス本体１０に分割される。
【００４８】
本発明の範囲内において多くの変更および変形が可能であることが分る。（スペーサ５２、狭いトレンチ２０、トレンチゲート１１、ソース領域１３、絶縁被覆層１８、およびチャンネル収容領域１５を形成する）この方法のステージ（ａ）から（ｄ）においてまたはそれらのステージ（ａ）から（ｄ）間において使用することができ、またデバイスのその他の部分を形成するのに使用することができる具体的な技術には、大きな柔軟性があってもよい。したがって、（従来技術における多くの特徴も含めて）更なる新しい特徴が、本発明と組み合わせて使用されてもよい。
【００４９】
例として、図５は、本体表面１０ａよりも僅かに下で停止するゲート材料１１'のエッチバックを示す。この場合、図１に示される絶縁被覆層１８は、トレンチ２０の上部に僅かに入り込むとともに、表面１０ａの隣接する領域を横方向に覆う。被覆層１８のこの構造は、図１３の拡大図に示されるように、取り分け、ゲートトレンチ２０の上隅において好ましくない短絡回路が形成されるのを極めて確実に防止するのに都合がよい。
【００５０】
このように、ゲート誘電体１７が設けられた後、様々なプロセスステージを施されるとき、ゲート誘電体１７のある程度の浸食が、ゲートトレンチ２０の上隅において発生することがある。この浸食は、最終的なデバイスにおいて、ゲート１１とソース領域１３およびソース電極３３の少なくとも一方との間に好ましくない短絡回路を形成する恐れがある。しかしながら、図１３に示されるように、成膜されかつエッチバックされた酸化物材料１８が残り、トレンチ２０の上部に絶縁プラグを形成し、ソース領域１３のトレンチエッジにおける絶縁キャップとして、トレンチ２０から横方向に延びる。被覆層１８のこのプラグとキャップとを組み合わせた構造は、ゲートトレンチ２０の上隅を極めて確実に絶縁し、それによって、そのような短絡回路が形成されるのを防止する。
【００５１】
しかしながら、ゲート材料１１'のエッチバックは、本体表面１０ａと同じ高さで停止されてもよく、あるいはそれどころか、本体表面１０ａよりも僅かに高い時点で停止されてもよい。さらに、後者の場合、トレンチゲート１１は、本体表面１０ａの高さよりも僅かに上に突き出ることになり、被覆層１８は、トレンチ２０の中へ入り込むのではなく、突き出たトレンチゲート１１を這い上がるようにして覆う（スペーサ５２によって空けられた空間において）。
【００５２】
これまでに図１から図１３を参照して説明した特定の実施形態においては、マスク５１およびスペーサ５２のそれぞれは、単一材料（それぞれ、窒化シリコンおよび酸化シリコン）を含む。異なる材料を含む複合層が使用された別の実施形態も可能である。したがって、たとえば厚い複合マスク５１が、プロセスの初期のステージにおいて使用されてもよく、その後に、上部を取り除くことによって、マスク５１を薄くしてもよい。係属中のＰＣＴ出願EP01/09330号（それに対応する米国特許出願第09/932073号および英国特許出願第0020126.9号と第0101690.6号：本願出願人の整理番号PHNL010059号）は、複合側壁スペーサの使用を開示している。取り分け、酸化物のトレンチエッチングマスク（５１）が開示されており、そのマスクの窓は、薄い窒化シリコン層上に多結晶シリコンを備えた複合側壁スペーサ（５２）によって狭められる。
【００５３】
本発明の変更された実施形態においては、マスク５１は、窒化シリコンであってもよく、かつスペーサ５２は、薄い窒化物層（５０'）上に多結晶シリコンを備えた複合物であってもよい。窒化物の代わりに２酸化物が使用された更なる変形も可能である。したがって、スペーサは、薄い層５０'上に多結晶シリコン材料５２'を輪郭に沿って成膜することによって形成された複合物であってもよい。この場合には、トレンチ２０が、図１４に示されるように、本体領域１４'内にエッチングされるとき、そのエッチングは、スペーサ５２の多結晶シリコン部分（５２ｍ、図示しない）も取り除く。その結果として得られた構造が、図１４に示される。狭められたトレンチエッチング窓５２ａが、薄い層５０'（すなわち、その下にあるスペーサ部分５２ｎ）によって画定されたままで残る。その後、上述したように、ゲート誘電体１７、ゲート１１、ならびに領域１３および１５が設けられる。上部スペーサ部分５２ｍを取り除くことによって形成された、より広い窓５１ａは、本発明に基づいて絶縁被覆層１８をゲート１１上に設けるのに使用される。
【００５４】
全体が窒化シリコンを含む最初のマスク５１によってこれまでに説明した特定の実施形態に関しては、製造プロセスシーケンスが進行するとき酸化する環境下におかれると、オキシ窒化物がそれの表面に形成されることに注意されたい。したがって、たとえば図５および図８の少なくとも一方に示されるステージにおいては、窒化物マスク５１は、オキシ窒化物の表皮を含むことがあり、その表皮は、酸化物スペーサ５２および酸化物材料１８'の少なくとも一方がエッチングされるときに、そのエッチングによって取り除かれ、そのために、これらのステージにおいて、マスク５１は、薄くなる。これは、図７の打ち込みステージおよび図９の酸化物平坦化ステージのために残されたマスク部分５１の厚さにある程度の不確かさをもたらすかも知れない。さらに、厚い窒化シリコンをマスク５１として使用することは、製造中にシリコンウェーハ本体１００を歪ませかつ撓ませる。
【００５５】
これらの欠点は、ステージ（ａ）において、下層部分５１ｎ上に上層部分５１ｍを備えた複合物として第１のマスク５１を形成することによって、回避することができる。上層部分５１ｍは、下層部分５１ｎ（典型的には、窒化物）とは異なる材料（たとえば、酸化物）であり、そのために、それを下層部分５１ｎからエッチングすることができる。そのような複合マスク５１ｍ，５１ｎが、図４の変形として図１５に示される。上層部分５１ｍは、ソース領域６３を形成するためにドーパントイオン６３を打ち込む前か後に、下層部分５１ｎからエッチングによって取り除かれてもよい。上層部分５１ｍを取り除くことによって、図１６に示されるように、ステージ（ｄ）において、マスク５１の下層部分５１ｎだけが、成膜されかつエッチバックされる絶縁被覆層１８の範囲を画定する役割をなす。（厚い窒化物層５１と比較すれば）厚さが減少した窒化物層５１ｎは、シリコンウェーハ本体１００上に歪みをもたらすことがほとんどなく、そのために、製造中にウェーハ本体１００を撓ませることが殆どない。
【００５６】
図１０に示される実施形態においては、チャンネル収容領域１５を形成するために打ち込まれるドーパントイオン６１は、被覆層１８の下に散乱し、あるいはその被覆層１８を貫通さえもするほど高いエネルギーを有する。このようにして、長時間のドライブイン拡散を必要とせずに、チャンネル収容領域１５のための適切なドーピング分布が、この打ち込みによって得られる。しかしながら、デバイスによっては、取り分けかなり大きなセルピッチＹｃを備えたデバイスの場合および取り分け低エネルギーによるドーパント６１の打ち込みが用いられる場合の少なくとも一方の場合には、ドライブイン拡散が使用されてもよい。
【００５７】
図１から図１２に示される実施形態においては、ソース領域１３は、スペーサ５２を取り除くことによって形成されたドーピング窓５１ｂからドーパントイオン６３を打ち込むことによって、最も容易に形成される。しかしながら、スペーサ５２は、ソース領域をトレンチゲートにセルフアラインさせるために、別のやり方で使用されてもよい。
【００５８】
１つのそのような別のやり方においては、ソース領域１３は、スペーサそのものに、またはそれどころか、被覆層１８の一部分にヒ素またはリンをドーピングすることによって本体１００内へ拡散されてもよい。
【００５９】
もう１つの別のやり方においては、ソース領域１３は、表面１０ａにおけるｎ型の層１３'によって形成されてもよい。これは、マスク５１を形成する前にドーピングされた層１３'を設けることによって、そして、表面１０ａ上にある被覆層１８の横方向拡張部ｙ４またはｙ４'をエッチング液マスクとして使用して、層１３'を貫通してその下にある領域１５までエッチングすることによって、実施することができる。被覆層１８のこの横方向拡張部は、スペーサ５２によって定められる。ソース領域１３のこのエッチング範囲の画定は、図１０に破線１８ｃによって示されるように、被覆層１８をエッチバックする前に実施されてもよい。
【００６０】
図１７および図１８は、すべてのトランジスタセルを通って延びる更なるソース領域ストライプを提供する更なる変形とともに、ソース領域１３のそのようなエッチング範囲の画定を示す。したがって、図１７および図１８に示される変更された実施形態においては、セルは、細長いストライプの幾何学的配列を有する。それぞれのセルの、それぞれのソース領域１３は、ゲートトレンチ２０の側壁に沿って延びるセルフアラインされた部分１３ａと、ゲートトレンチ２０を横断して延びる横断部分１３ｂとを備えた複合構造である。セルフアラインされた部分１３ａの横幅は、被覆層１８の横方向拡張部ｙ４またはｙ４'によって、すなわちスペーサ５２によって画定される。横断部分１３ｂの横幅は、ゲートトレンチ２０を横断して延びるストライプを含む更なるマスク８３（たとえば、フォトレジスト）によって画定され、すなわち狭いトレンチ２０に対してのそれらのアライメントは、厳格なものではない。エッチング範囲の画定ではなく打ち込みによって複合ソース領域構造１３ａ，１３ｂを形成することも可能である。したがって、図７のステージにおいてセルフアラインされた部分１３ａを形成した後、たとえば図１０のステージにおいて、細長いストライプ状のセルのすべてを横断するストライプのマスク８３'間の窓から更なるソース打ち込みを実施してもよい。
【００６１】
さらに別の形態においては、ソースドーパント６３は、図３のステージにおいて窓５１ａから打ち込まれてもよく、それによって、スペーサ５２を形成する前に、窓５１全体に初期ソース領域１３'を設ける。その後に、層５２'が成膜され、スペーサ５２が図４に示されるように形成され、そして、トレンチ２０が図５に示されるように狭い窓５２ａからエッチングされる。この場合、トレンチ２０は、初期領域１３'を貫通して本体部分１４'内にエッチングされる。領域１３'のスペーサ５２の下に残された部分は、トレンチ２０にセルフアラインされたソース領域１３を形成する。ソース領域１３を形成するためのこのプロセスシーケンスは、図７のプロセスシーケンスほど有益なものではない。なぜなら、高濃度にドーピングされた打ち込み領域１３'は、典型的には、本体部分１４'よりも僅かに速くエッチングされ、そのためにトレンチ２０の上部を広げるからである。
【００６２】
より高濃度にドーピングされた基板１４ａ上のエピタキシャル層によってドレインドリフト領域１４を形成する代わりに、場合によっては、デバイスのより高濃度にドーピングされた領域１４ａは、ドリフト領域１４を提供する高い抵抗率を持った基板の裏面１０ｂへのドーパント拡散によって形成されてもよい。これまでに説明したデバイスは、より高濃度にドーピングされた基板１４ａまたは領域１４ａがドレインドリフト領域１４として同じ伝導型（この例においては、ｎ型）を有するＭＯＳＦＥＴである。しかしながら、より高濃度にドーピングされた基板１４ａまたは領域１４ａは、ＩＧＢＴを提供するために、反対の伝導型（この例においては、ｐ型）を有してもよい。ＩＧＢＴの場合、電極３４は、アノード電極と呼ばれる。
【００６３】
本体１０の裏面１０ｂにおいて基板またはその他の領域１４ａに接触するそれの第２の主電極３４を有する垂直なディスクリートデバイスについて、図１を参照して説明した。しかしながら、本発明によれば、集積されたデバイスも可能である。この場合、領域１４ａは、デバイス基板とエピタキシャル低濃度ドーピングドレイン領域１４との間にあるドーピングされた埋込層であってもよい。この埋込層領域１４ａは、表面１０ａから埋込層の深さまで延びるドーピングされた周辺コンタクト領域を経由して、上部主表面１０ａにおいて電極３４と接触してもよい。
【００６４】
導電性ゲート１１は、上述したように、ドーピングされた多結晶シリコンから形成されてもよい。しかしながら、その他の公知のゲート技術が、特定のデバイスに使用されてもよい。したがって、たとえば金属シリサイドなどのその他の材料がゲートに使用されてもよい。あるいは、ゲート１１全体が多結晶シリコンの代わりに高融点金属であってもよい。
【００６５】
図１ないし図１８の実施形態においては、ゲート誘電体層１７は、トレンチ２０内の側壁だけでなく底部も覆う。しかしながら、トレンチ２０が僅かにより深くかつそれの底部に厚い絶縁材料１７ｂを有する別の実施形態も可能である。トレンチ２０の底部にある厚い絶縁体１７ｂは、デバイスのゲートドレイン・キャパシタンスを減少させる。そのような実施形態が、図１９から図２１に示される。
【００６６】
この場合、僅かにより深いトレンチ２０は、酸化物スペーサ５２によって画定される狭い窓５２ａからエッチングされる。その後、絶縁材料１７ｂ'がトレンチ２０を埋め、トレンチ２０よりも上に達し、かつスペーサ５２およびマスク５１を覆うのに十分な厚さにまで成膜される。材料１７ｂ'は、たとえば２酸化ケイ素であってもよい。このステージが、図１９に示される。
【００６７】
その後、材料１７ｂ'がトレンチ２０の下部にだけ残され、そして、厚い絶縁体１７ｂが形成されるまで、その材料１７ｂ'がエッチバックされる。このエッチバックはまた、酸化物スペーサ５２も取り除き、それによって、再び、より広い窓５１ａを開ける。その後、薄いゲート誘電体層１７がトレンチ２０の露出した側壁に設けられ、また、スペーサ５２とともに酸化物層５０が取り除かれた表面１０ａにも設けられる。その結果として得られた構造が、図２０に示される。
【００６８】
その後、ゲート材料１１'が成膜され、広い窓５１ａおよびその中のトレンチ２０を埋め、かつマスク５１を覆う。その後、図２１に示されるように、ゲート材料１１'がエッチバックされ、トレンチ２０内のゲート１１として残される。この場合、図２０および図２１に示されるように、ゲート１１がトレンチ２０内に設けられる前に、スペーサ５２が取り除かれ、窓５２ｂが画定される。したがって、図２１に示される構造は、図１４に示される構造に類似していると言える。図２１のステージの後、領域１３および１５が、図７および図１０に示されるようなドーパント６１の打ち込みおよびドーパント６３の打ち込みによって、そして、それに続いて、たとえば図１１および図１２に示されるようなその後のプロセスによって、形成される。
【００６９】
高品質のゲート誘電体層としては、熱酸化膜が好ましいが、層１７を堆積させてもよい。
【００７０】
上述した特定の例は、ｎチャンネルデバイスであり、このデバイスにおいては、領域１３および１４はｎ型の伝導型を有し、領域１５および３５はｐ型の伝導型を有し、ゲート１１によって、電子反転チャンネル１２が領域１５内に誘起される。本発明による方法によって、反対の伝導型のドーパントを使用することによって、ｐチャンネルデバイスを製造することができる。この場合、領域１３および１４はｐ型の伝導型を有し、領域１５および３５はｎ型の伝導型を有し、ゲート１１によって、正孔反転チャンネル１２が領域１５内に誘起される。
【００７１】
たとえば、炭化ケイ素などのシリコン以外の半導体材料が、本発明によるデバイスに使用されてもよい。
【００７２】
図面は、適切に配置された通常の絶縁ゲート構造を示すものであり、これらの図面においては、導電性ゲート１１は、誘電体層１７によって、チャンネル収容領域１５に容量結合される。しかしながら、デバイスによっては、取り分け、チャンネル収容本体領域１５が高濃度にドーピングされたソース領域１３およびドレイン領域１４と同じ伝導型を有する蓄積モードデバイスには、その代わりに、いわゆるショットキーゲート技術が使用されてもよい。この場合、ゲート誘電体層１７は存在せず、導電性ゲート１１が、領域１５の低濃度ドーピングチャンネル収容部分とともにショットキー障壁を形成する金属である。ショットキーゲート１１は、ショットキー障壁に存在する空乏層によって、チャンネル収容領域１５に容量結合される。
【００７３】
本明細書を読むことによって、この分野に精通する者は、その他の変形および変更を考え出すことができる。そのような変形および変更は、この技術分野ですでに知られており、かつここで説明した特徴の代わりに使用されてもよい、あるいはその特徴に加えて使用されてもよい等価な特徴およびその他の特徴を含んでもよい。
【００７４】
本願において、特徴の特定の組み合わせに対して、特許請求の範囲が明確に表現されているが、本発明の開示範囲は、それが何れかの請求項に記載されたものと同じ発明に関係していてもしていなくても、またそれは本発明が軽減するものと同じ技術的問題の何れかまたはすべてを軽減していてもしていなくても、明示的または暗示的にここに開示されたあらゆる新しい特徴または特徴のあらゆる新しい組み合わせまたはそれらのあらゆる概念化を含むことを理解されたい。
【００７５】
これによって、本出願の手続中、あるいは本出願から派生するあらゆる更なる出願の手続中に、本出願人は、あらゆるそのような特徴およびそのような特徴の組み合わせの少なくとも一方に対して、新しい特許請求の範囲が明確に表現されてもよいことを予告する。
【００７６】
したがって、どのようにして被覆層１８が設けられかつ使用されるかに関係なく、絶縁トレンチゲート半導体デバイスを製造する新しい方法（図１９から図２１に示される）が提供され、この方法においては、
（ａ）半導体本体の表面にある第１のマスクの、より広い窓の側壁に側壁拡張部を設けることによって、狭い窓が画定され、
（ｂ）トレンチが狭い窓から本体内にエッチングされ、
（ｃ）トレンチがその内部を絶縁材料で覆われ、その後に、ゲートがトレンチ内のその絶縁材料上に提供され、
（ｄ）側壁拡張部によってトレンチゲートにセルフアラインされるように、ソース領域が設けられ、ここで、ステージ（ｃ）は、次のシーケンスを含むステップを用いて、トレンチの側壁にゲート誘電体として設けられる絶縁材料よりも厚い第１の絶縁材料をゲートの下に設けることを含む。すなわち、
・トレンチを埋め、トレンチよりも上に達し、かつ側壁拡張部および第１のマスクを覆うのに十分な厚さにまで第１の絶縁材料を成膜し、
・第１の絶縁材料をエッチバックし、トレンチの底部にその第１の絶縁材料を残し、さらにこのエッチバックプロセスは、側壁拡張部を取り除き、再び第１のマスク部分により広い窓を開け、
・より薄いゲート誘電体層をトレンチの側壁に設け、ゲート材料を成膜し、
・より広い窓およびその窓内の絶縁されたトレンチを埋め、
・その後、第１の絶縁材料上にありかつゲート誘電体層に隣接するゲートとして残されるように、ゲート材料をエッチバックする。
【００７７】
さらに、どのようにして被覆層１８が提供されかつ使用されるかに関係なく、細長いストライプ状のセルおよび複合ソース領域構造を有する新しいトレンチゲート半導体デバイスを製造する新しい方法（それの一実施形態が、図１７および図１８に示される）が提供される。細長く配置されたセルは、ソース領域（１３）からチャンネル収容領域（１５）を貫通し、その下にあるドレイン領域（１４）まで延びるトレンチ（２０）内のトレンチゲート（１１）同士が境界を接する。複合ソース領域構造は、ゲートトレンチ（２０）の側壁に沿って延びるセルフアラインされた部分（１３ａ）と、ゲートトレンチ（２０）を横断して延びる横断部分（１３ｂ）とを備える。
【００７８】
このデバイスを製造する新しい方法においては、横断部分（１３ｂ）の横幅は、ゲートトレンチ（２０）を横断して延びるストライプを含むマスク（８３）（たとえば、フォトレジスト）によって画定される。狭いトレンチ（２０）に対してのそれらのストライプのアライメントは、厳しいものではない。典型的には、マスク（８３）は、ドーピングマスク（たとえば、打ち込みマスク）またはエッチングマスクであってもよい。
【００７９】
ソース領域のもう一方の部分（１３ａ）は、ゲートトレンチ（２０）に対してセルフアラインされる。それらの横幅は、スペーサ（５２）によって画定することができ、それらのスペーサ（５２）自身は、狭められたエッチングマスク窓（５１ａ、５２ａ）から半導体本体内へのトレンチのエッチング範囲を画定する。１つの例は、トレンチエッチングマスク（５１，５２）にある窓（５１ａおよび５１ｂの少なくとも一方）からのドーピングによるものであり、それの一実施形態が図７に示される。もう１つの例は、図１７および図１８に示されるように、被覆層（１８）を使用したエッチングによるものである。更なる例は、スペーサ（５２）自身からのドーピングによるものである。しかしながら、またスペーサが何ら考慮されない製造方法においてすらも、セルフアラインされた部分（１３ａ）を形成するその他の様々な方法が可能である。したがって、たとえばセルフアラインされた部分（１３ａ）は、ゲートトレンチの上部にあるドーピングされた絶縁プラグからの横方向の拡散によって形成されてもよく、あるいはトレンチ上部の側壁における斜め打ち込みによって形成されてもよい。
【図面の簡単な説明】
【００８０】
【図１】本発明方法によって製造されたトレンチゲート半導体デバイスの一例の能動的な中央部分を示す断面図である。
【図２】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図３】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図４】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図５】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図６】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図７】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図８】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図９】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図１０】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図１１】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図１２】本発明方法の一実施例によってデバイスを製造する際の一連のステージにおける、図１に示される部分を示す断面図である。
【図１３】本発明によって製造されるトレンチゲート半導体デバイスの、絶縁ゲートトレンチ構造の特定の例を示す拡大断面図である。
【図１４】図２から図１２に示されるものに対応するトレンチゲート半導体デバイスの能動的な中央部分を示す断面図であるが、本発明による製造方法でのトレンチエッチング・ステージにおけるものである。
【図１５】本発明の修正された製造方法における図４および図９に示されるステージに対応するトレンチゲート半導体デバイスの能動的な中央部分を示す断面図である。
【図１６】本発明の修正された製造方法における図４および図９に示されるステージに対応するトレンチゲート半導体デバイスの能動的な中央部分を示す断面図である。
【図１７】図１０に示されるものに類似する断面の部分斜視図であるが、ソース領域が変更されて設けられている。
【図１８】図１０に示されるものに類似する断面の部分斜視図であるが、ソース領域が変更されて設けられている。
【図１９】本発明による方法の更なる実施例によってデバイスを製造する際の一連のステージにおけるトレンチゲート半導体デバイスの更なる例の能動的な中央部分の断面図である。
【図２０】本発明による方法の更なる実施例によってデバイスを製造する際の一連のステージにおける、トレンチゲート半導体デバイスの更なる例の能動的な中央部分の断面図である。
【図２１】本発明による方法の更なる実施例によってデバイスを製造する際の一連のステージにおける、トレンチゲート半導体デバイスの更なる例の能動的な中央部分の断面図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004522305.tif 000044
【国際調査報告】
2004522305.tif 000045
2004522305.tif 000046