(57)【要約】【課題】バーストモードでの高速化を実現した半導体記憶装置を提供する。【解決手段】複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有する。上記複数ビットに対応して幾何学的に纏めて複数メモリブロックを配置し、アドレス選択回路により上記複数メモリブロックのメモリセルを選択する。上記複数メモリブロックからの読み出しデータを出力回路にパラレルに伝える。上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。【選択図】図１
2007149206.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有し、
上記複数ビットに対応して幾何学的に纏めて配置された複数メモリブロックと、
上記複数メモリブロックのメモリセルを選択するアドレス選択回路と、
上記複数メモリブロックのメモリセル選択動作による読み出しデータがパラレルに伝えられ、クロックの両エッジに同期して上記固定順序でシリアルに出力させる出力回路とを備え、
上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初に出力するデータとすることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記出力回路は複数からなることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
上記複数メモリブロック相互におけるメモリセルのアドレス割り付けは、幾何学的にＸ及びＹ方向に移動させた関係とされ、
上記出力回路において最初に出力されるデータは、上記クロック入力回路及び上記出力回路から最も近く配置されたメモリブロックからのデータとすることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
シリアルに入力された書き込みデータを上記固定順序に対応してパラレルデータに変換し、上記複数メモリブロックに同時に書き込む書き込み系回路を更に備え、
上記書き込みデータの入力端子と、上記出力データの出力端子とは隣接して配置されてなることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
上記メモリセルは、スタティック型メモリセルであることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
上記出力回路は、
上記複数メモリブロックからパラレルに伝えられるデータをクロックに従って保持する複数のラッチ回路を備え、
上記クロック入力回路から伝えられるクロック信号は、上記複数メモリブロックから伝えられるデータを考慮して、遅延されたクロックが上記ラッチ回路に伝えられることを特徴とする半導体記憶装置。
【請求項７】
請求項５において、
上記複数メモリブロックは、４個からなり、
四角形の半導体チップの縦中央部と横中央部とにより分割された４つのエリアに、上記  ４個のメモリブロックが割り当てられ、
上記横中央部であって上記各メモリブロックとの境界部に上記入力端子及び出力端子がそれぞれ配置され、
上記縦中央部に上記アドレス選択回路を含む周辺回路が配置されてなることを特徴とする半導体記憶装置。
【請求項８】
請求項５において、
上記複数メモリブロックは、４個からなり、
四角形の半導体チップの縦中央部と横中央部とにより分割された４つのエリアに、上記  ４個のメモリブロックが割り当てられ、
上記縦方向の両側部に上記入力端子及び出力端子がそれぞれ配置される間接回路が設けられ、
上記縦中央部に上記アドレス選択回路を含む周辺回路が配置されてなることを特徴とする半導体記憶装置。
【請求項９】
請求項５において、
上記複数メモリブロックは、４個からなり、
四角形の半導体チップの縦中央部と横中央部とにより分割された４つのエリアに、上記  ４個のメモリブロックが割り当てられ、
上記縦方向の両側部に上記入力端子及び出力端子がそれぞれ配置される間接回路が設けられ、
上記縦中央部に上記アドレス選択回路を含む周辺回路が配置され、
上記横方向の両側部にアドレス端子及びコントロール端子が配置される間接回路が設けられてなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えばバーストモードを備えたスタティック型ＲＡＭに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＤＲ  ＳＲＡＭに関しては、特開２００５−２０９３３３公報がある。同公報に記載の技術は、ＣＣモードでのデータ入力動作に関するものである。また、複数ビットをパラレル読み出しを行ってシリアル出力させて高速化するＤＲＡＭの例として、特開２０００−２９８９８１公報がある。
【特許文献１】特開２００４−２０６７４５公報
【特許文献２】特開２０００−２９８９８１公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＤＤＲ  ＳＲＡＭのバーストモードでの読み出し動作では、１回の書き込み又は読み出し動作で扱うデータ（２個、もしくは４個）全てのデータの中で最も遅いデータが動作スピードの限界を決定することになる。本願発明者においては、大量のデータを転送する際に用いられるバッファメモリ等では、データ列の順序が固定的になることに着目し、バーストモードでのデータの入出力順序を固定化し、メモリセル配置を工夫することにより、上記のような限界を超えたバースト動作の高速化を考えた。
【０００４】
この発明の目的は、バーストモードでの高速化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数ビットのデータをクロックの両エッジに同期して固定順序でシリアルに読み出すバーストモードを有する。上記複数ビットに対応して幾何学的に纏めて複数メモリブロックを配置し、アドレス選択回路により上記複数メモリブロックのメモリセルを選択する。上記複数メモリブロックからの読み出しデータを出力回路にパラレルに伝える。上記出力回路は、上記複数メモリブロックのうち最も速くデータが伝えられるメモリブロックからのデータを最初にして上記クロックの両エッジに同期して上記固定順序でシリアルに出力させる。
【発明の効果】
【０００６】
全てのデータの中で最も速いデータにより動作速度が決められるから高速化が可能になる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明が適用されたＳＲＡＭの一実施例の全体ブロック図が示されている。同図において、各ブロックの配置は実際の半導体チップ上での幾何学的な配置に合わせて示されている。半導体チップは、同図において縦長形状とされる。上記半導体チップの縦中央部及び横中央部により全体として４つのエリアに分けられる。これらの４つのエリアには、それぞれメモリセルアレイが形成される。
【０００８】
上記４つのメモリセルアレイは、上記縦中央部に対して左右対称に配置され、上記横中央部に対して上下対称に配置される。１つのメモリアレイは、縦方向にブロックＢＫ０〜ＢＫ１５のように１６分割され、横方向にマットＭＡＴ０〜ＭＡＴ１５のように１６分割される。上記ブロックＢＫ０〜ＢＫ１６は、Ｘ系アドレスにより選択される。マットＭＡＴ０〜ＭＡＴ１５は、Ｙ系アドレスにより選択される。例えばブロックＢＫ０とＭＡＴ０で選択される１つのメモリマットは、２５６ワード線と、９×３２対の相補ビット線から構成される。それ故、２５６×３２×９＝７３７２８個のメモリセルが配置される。上記メモリセルは、スタティック型メモリセルとされる。
【０００９】
上記１つのメモリセルアレイは、上記のように１６ブロック（ＢＫ０〜ＢＫ１５）と１６マット（ＭＡＴ０〜ＭＡＴ１５）により指定される２５６（１６×１６）個のメモリマットが設けられる。この２５６個のメモリマットは、例えば４ビットをバーストモードで読み出し／書き込むようにする場合には４組に分けられる。この場合、上記１つのメモリセルアレイは、上下及び左右に２等分して構成された８×８＝６４個ずつの４個のメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）に纏められる。これら４個のメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）は、バーストモードでの出力順序に（Burst0）→（Burst1）→（Burst2）→（Burst3）に対応している。
【００１０】
上記最初に出力されるデータに対応したメモリブロック（Burst0）が、４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）のうち最も速くデータが伝えられるように、出力端子Ｑ及びチップ中央部に設けられたクロック入力端子ＣＫから見て最も短い距離となるような配置のものが選ばれる。つまり、同図において、点線で示したクロックＣＫに同期した選択経路に対応した直線経路（Ａ）と、９ビットのデータの出力経路に対応した直線経路（Ｂ）の合計が最も短いメモリマットを含むブロックＢＫ８〜ＢＫ１５及びマットＭＡＴ８〜ＭＡＴ１５で指定される同図に斜線を付したチップ中央寄りの６４個のメモリマットが最初に出力されるデータに対応したメモリブロック（Burst0）とされる。上記直線経路（Ａ）と（Ｂ）で指定されるメモリマットは、上記メモリブロック（Burst0）のうちで最も遅くデータが出力されるものであり、この経路での遅延時間が前記バーストモードでの動作速度を決定することになり高速化が可能となる。
【００１１】
次いで、ブロックＢＫ０〜ＢＫ７及びマットＭＡＴ８〜ＭＡＴ１５で指定されるチップ縦中央寄りの６４個のメモリマットが２番目に出力されるデータに対応したメモリブロック（Burst1）とされる。ブロックＢＫ８〜ＢＫ１５及びマットＭＡＴ０〜ＭＡＴ８で指定されるチップ横中央寄りの６４個のメモリマットが３番目に出力されるデータに対応したメモリブロック（Burst2）とされる。そして、ブロックＢＫ０〜ＢＫ８及びマットＭＡＴ０〜ＭＡＴ８で指定されるチップ角部寄り６４個のメモリマットが最後に出力されるデータに対応したメモリブロック（Burst3）とされる。
【００１２】
上記１つのメモリマットは、９個のセンスアンプを持っており、９ビットの単位でのデータの読み出しと書き込みが行われる。例えば、上記９ビットは、１バイトのデータと１ビットのパリティビットから構成される。それ故、横中央部の間接回路において、上記メモリセルアレイに接する領域に９個のデータ出力端子Ｑ及びデータ入力端子Ｄが配置される。これらのデータ出力端子Ｑとデータ入力端子Ｄは、上記９ビットのデータに対応して一対とされて交互に配置される。これらのデータ出力端子Ｑとデータ入力端子Ｄに対応して出力回路及び入力回路が配置される。半導体チップ全体では、前記のように４つのメモリセルアレイが設けられるから、それぞれのメモリセルアレイと接する領域に９個のデータ出力端子Ｑ及びデータ入力端子Ｄがそれぞれ配置される。これにより、全体として９×４＝３６個の端子が配置される。そして、チップ中央部には、非反転ロックＣＫと反転クロック／ＣＫが配置される。
【００１３】
１つのメモリセルアレイにおいて、４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）の中の１つのメモリマットが同時に選択されて、それぞれから９×４ビットのデータが同図に縦方向に配置された信号線を経由して出力端子Ｑに対応した出力回路にパラレルに伝えられる。残り３つのメモリセルアレイにおいても、上記同様な選択動作が行われてそれぞれから９×４ビットのデータが縦方向に配置された信号線を経由して出力端子Ｑに対応した出力回路にパラレルに伝えられる。そして、チップ全体としては上記３６×４ビットのデータが、３６ビットずつ４回に分けてシリアルに上記データ出力端子Ｑから出力される。
【００１４】
メモリチップ全体としては、上記のような３６個のデータ入力端子Ｄに対して３６ビットのデータが４回に分けてシリアルに入力回路に入力される。各メモリセルアレイに対応したそれぞれの入力回路において９×４ビットのパラレルデータに変換された後に、上記４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）の中の１つのメモリマットに対してライトアンプにより同時に書き込みが行われる。
【００１５】
上記チップ横中央部の間接回路は、前記のような出力回路や入力回路、クロック入力回路の他に、同図では省略されているが、アドレス端子及び制御端子も設けられ、これらの入力回路も配置される。チップ縦中央部の周辺回路には、主としてアドレス選択回路が設けられる。例えばアドレス選択回路としては、ワード線選択回路、ビット線選択回路、センスアンプ／ライトアンプ選択回路等である。選択回路にはデコーダ、プリデコーダ等の論回路や、タイミング信号を伝える中継バッファも設けられる。また、メモリマット間には、サブワードドライバ等が配置される。つまり、ワード線は、メインワード線とサブワード線のような階層ワード線とされ、サブワード線をサブワードドライバで選択する。このサブワード線にメモリセルが接続されるようにされる。このような階層ワード線方式を採ることにより、選択されるメモリセルが接続されるワード選択動作の高速化と、非選択メモリセルでの消費電流を低減させる。
【００１６】
図２には、この発明が適用されたＳＲＡＭの他の一実施例の全体ブロック図が示されている。この実施例は、図１の実施例の変形例であり、最初に読み出されるデータを記憶するメモリブロック（Burst0）は、ブロックＢＫ１２〜ＢＫ１５及びマットＭＡＴ０〜ＭＡＴ１５で指定される同図に斜線を付したチップ中央寄りの６４個のメモリマットとされる。２番目に読み出されるデータを記憶するメモリブロック（Burst1）は、ブロックＢＫ８〜ＢＫ１１及びマットＭＡＴ０〜ＭＡＴ１５で指定される６４個のメモリマットとされる。３番目に読み出されるデータを記憶するメモリブロック（Burst2）は、ブロックＢＫ４〜ＢＫ７及びマットＭＡＴ０〜ＭＡＴ１５で指定される６４個のメモリマットとされる。そして、最後に読み出されるデータを記憶するメモリブロック（Burst3）は、ブロックＢＫ０〜ＢＫ３及びマットＭＡＴ０〜ＭＡＴ１５で指定される６４個のメモリマットとされる。
【００１７】
同図において、上記メモリブロック（Burst0）のうちで最も遅くデータが出力されるメモリマットは、左上端部のメモリマットとされる。このメモリマットのメモリセルの選択経路及びデータ出力経路での遅延時間が前記バーストモードでの動作速度を決定することになり高速化が可能となる。なお、図２の構成は、前記図１との比較では、クロックＣＫでみるとＹ方向の距離が短くなるがＸ方向の距離が長くなる。また、端子Ｑのうち右端に至るデータ出力経路もＹ方向の距離が短くなるがＸ方向の距離が長くなる。
【００１８】
図３には、この発明が適用されたＳＲＡＭの他の一実施例の全体ブロック図が示されている。この実施例では、チップ上下端に間接回路が振り分けられて設けられる。つまり、上記メモリセルアレイに接する領域に９個のデータ出力端子Ｑ及びデータ入力端子Ｄが配置される。これらのデータ出力端子Ｑとデータ入力端子Ｄは、上記９ビットのデータに対応して一対とされて交互に配置される。これらのデータ出力端子Ｑとデータ入力端子Ｄに対応して出力回路及び入力回路が配置される。
【００１９】
最初に読み出されるデータを記憶するメモリブロック（Burst0）は、ブロックＢＫ０〜ＢＫ７及びマットＭＡＴ８〜ＭＡＴ１５で指定される同図に斜線を付したチップ上下中央寄りの６４個のメモリマットとされる。２番目に読み出されるデータを記憶するメモリブロック（Burst1）は、ブロックＢＫ８〜ＢＫ１５及びマットＭＡＴ８〜ＭＡＴ１５で指定されるチップ中央寄りの６４個のメモリマットとされる。３番目に読み出されるデータを記憶するメモリブロック（Burst2）は、ブロックＢＫ０〜ＢＫ７及びマットＭＡＴ０〜ＭＡＴ７で指定されるチップ上下外側の６４個のメモリマットとされる。そして、最後に読み出されるデータを記憶するメモリブロック（Burst3）は、ブロックＢＫ８〜ＢＫ１５及びマットＭＡＴ０〜ＭＡＴ７で指定されるチップ中央外側の６４個のメモリマットとされる。
【００２０】
同図において、上記メモリブロック（Burst0）のうちで最も遅くデータが出力されるメモリマットは、かかるメモリブロック中の右下端部又は左上端部のメモリマットとされる。つまり、データ出力経路は、メモリブロック中の右下端部であり、クロックの伝達経路であるメモリセル選択経路でみるとメモリブロック中の左上端部であるので、いずれか遅く方に対応した遅延時間により前記バーストモードでの動作速度を決定することになり高速化が可能となる。
【００２１】
図４には、この発明が適用されたＳＲＡＭの他の一実施例の全体ブロック図が示されている。この実施例では、図１の間接回路のうちクロックＣＫ、／ＣＫやアドレスやコントロール端子に対応した間接回路がチップ上下に振り分けられて設けられる。クロックＣＫ、／ＣＫは、上端部にのみ配置され、下端部にはアドレス、コントロール端子の約半分が振り分けられる。この実施例では、４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）の配置は、前記図１の実施例と同様である。この実施例では、データ端子Ｑに着目して、上記のように４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）の配置を決定するものである。もしも、クロックＣＫによるメモリセルの選択経路での遅延時間が、データ経路での遅延時間よりも長いときには、（Burst0）（Burst1）を入れ替えるようにすればよい。この場合には、同様に（Burst2）（Burst3）も入れ替えるようにしてもよい。
【００２２】
図５には、この発明が適用されたＳＲＡＭの他の一実施例の全体ブロック図が示されている。この実施例では、図４の中央部に設けられたデータ出力端子Ｑとデータ入力端子Ｄと出力回路及び入力回路からなる間接回路もチップ上下に振り分けられて設けられる。かかる間接回路のうちクロックＣＫ、／ＣＫは、上端部にのみ配置され、下端部にはアドレス、コントロール端子の約半分が振り分けられる。この実施例で４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）の配置は、前記図３の実施例と同様である。
【００２３】
図６には、この発明が適用されたＳＲＡＭの他の一実施例の全体ブロック図が示されている。この実施例では、図１の周辺回路が設けられる縦中央部にアドレスやコントロールといった間接回路が設けられる。それ故、かかる縦中央部は、間接周辺回路とされる。他の構成は、前記図１と同様である。
【００２４】
図７には、この発明が適用されたＳＲＡＭの更に他の一実施例の全体ブロック図が示されている。この実施例では、図５の上下端部に設けられたアドレスやコントロールといった間接回路がチップ左右端部に振り分けられて設けられる。この実施例で４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）の配置は、前記図５の実施例と同様である。この構成では、外部端子に対応したパッドは全てメモリチップの周辺に沿って配置される。これにより、パッケージに組み立て時は、ワイヤボンディングによりリード端子と接続させることができる。
【００２５】
図８には、図１でのメモリセル選択経路とデータ出力経路と遅延時間の説明図が示されている。同図は、図１のメモリチップの上半分が例示的に示され、２つのメモリセルアレイのうち左側部分を例にして信号伝達経路及びそこでの遅延時間が例示的に示されている。クロックＣＫにより入力されたクロックに基づいて、アドレス信号が入力され、周辺回路に設けられたデコーダのようなアドレス選択回路により、４つのメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）において、それぞれ９個のメモリセルが並列して選択される。また、メモリセルからの読み出しの信号伝達経路は、メモリセルアレイの縦中央部、つまりはメモリブロック（Burst0）（Burst1）と（Burst2）（Burst3）との間に沿って設けられるものとする。
【００２６】
同図においては、各メモリブロック（Burst0）（Burst1）（Burst2）（Burst3）において最も遅延時間が長くされるメモリセルを選択して、データ出力させる経路が細線によって示されている。つまり、周辺回路（図８で横、図１では縦）に沿ってクロックが伝えられて、かかるクロックに同期して前記ブロック選択信号、マット選択信号及びワード線選択及び後述するようなセンスアンプ選択信号、ビット線選択信号等が各メモリマットに伝えられる。つまり、上記の各選択信号は、同図のチップ縦中央に配置される周辺回路に対して直交する方向（図８で下側、図１では左側）に向かって伝達される。
【００２７】
そして、選択されたメモリセルからのデータは、同図の右側（図１では下側）に配置された上記間接回路の出力端子Ｄに向けて伝達される。間接回路として、４つのレジスタが配置される。この４つのレジスタＲ０〜Ｒ３には、上記クロックＣＫが回路Ａを通して伝えられ、上記伝達されたデータの取り込みを行う。この実施例では、高速バースト動作を実現するために、上記４つのレジスタＲ０〜Ｒ３に対して同じタイミングでデータの取り込みを行うのではなく、回路ＡによってレジスタＲ０〜Ｒ３に伝えられるデータのタイミングに対応して時間差を持つようなクロック信号が生成される。これにより、レジスタＲ０を基準にしてＲ１、Ｒ２及びＲ３は順序に遅れたクロックによりデータの取り込みが行われる。
【００２８】
上記メモリブロック（Burst0）を基準にすると、上記周辺回路に沿って方向では、メモリブロック（Burst1）（Burst3）においてはΔｔ１だけ多くの遅延時間が発生する。また、周辺回路に対して直交する方向では、メモリブロック（Burst3）においてはΔｔ３だけ多くの遅延時間が発生する。メモリセルからのデータ読み出し経路に関しては、メモリブロック（Burst1）（Burst3）においてはΔｔ２だけ多く遅延時間が発生する。メモリブロック（Burst2）（Burst3）においては、左端のメモリセルからの読み出し信号を右端の上記メモリセルアレイの縦中央部に至る遅延時間Δｔ４だけ多く遅延時間が発生する。
【００２９】
図９には、図８の回路Ａの一実施例の回路図が示されている。クロックＣＫは、インバータ回路で構成されたドライバをメモリブロック（Burst0）に対応したレジスタＲ０に伝えられる。これを基準にし、メモリブロック（Burst1）に対応したレジスタＲ１に伝えられるクロックは、前記遅延時間Δｔ１＋Δｔ２に相当する遅延回路を通してものとされる。以下、メモリブロック（Burst2）に対応したレジスタＲ２に伝えられるクロックは、前記遅延時間Δｔ３＋Δｔ４に相当する遅延回路を通してものとされる。メモリブロック（Burst3）に対応したレジスタＲ３に伝えられるクロックは、前記遅延時間Δｔ１＋Δｔ２＋Δｔ３＋Δｔ４に相当する遅延回路を通してものとされる。
【００３０】
上記Δｔ１＋Δｔ２＋Δｔ３＋Δｔ４のように最も遅く伝えられるデータの取り込みを行った後に、パラレル／シリアル変換動作を行う従来のバースストモードに比べて、この実施例では上記レジスタＲ０にデータが取り込まれた時点で、かかるレジスタＲ０に取り込まれたデータを出力させることができるので、バースト動作での高速化が可能になるものである。
【００３１】
図１０には、図１でのメモリセル選択経路とデータ出力経路に着目した説明図が示されている。同図は、メモリチップの全体を簡略して示している。回路（ａ）は、アドレス入力部を示し、回路（ｂ）はメモリマット部を示し、回路（ｃ）は出力部を示している。間接回路のうち前記４つのメモリセルアレイに対応して、上記回路（ａ）は共通に用いられるが、上記回路（ｃ）はそれぞれのメモリセルアレイに対応して設けられる。同図では、１つのメモリセルアレイに対して１つが例示的に示されている。
【００３２】
図１１には、前記図１０の回路（ａ）〜（ｃ）の一実施例の構成図が示されている。図１１（Ａ）には、回路（ａ）のアドレス入力部が示されている。アドレス信号ＡＸは、アドレスバッファＡＢを通してレジスタＲＥＧ（ラッチ回路）に伝えられる。このレジスタＲＥＧは、クロック端子ＣＫ及びクロックバッファＣＢにより入力されたクロックに同期して上記伝えられたアドレス信号を取り込む。レジスタＲＥＧの出力信号は、マルチプレクサＭＰＸを通してプリデコーダＰＤＥＣに伝えられる。マルチプレクサＭＰＸは、書き込み動作のときには書き込み系デコーダに上記取り込んだアドレス信号を伝えるために設けられている。プリデコーダＰＤＥＣの出力信号は、前記図１０のワードデコーダＷＤＥＣに伝えられてワード線の選択信号が形成される。
【００３３】
図１１（Ｂ）には、回路（ｂ）のメモリマット部が示されている。メモリセルは、選択端子がワード線ＷＬに接続され、相補ビットＢＬに入出力端子が接続される。メモリセルは、公知のスタティック型メモリセルからなり、例えばＣＭＯＳインバータ回路の入力と出力とを交差接続したＣＭＯＳラッチ回路と、その一対の入出力端子と上記相補ビット線との間に設けられたアドレス選択用のＭＯＳＦＥＴから構成される。上記相補ビット線は、前記３２対の相補ビット線の中の一対がカラムスイッチＣＳＷにより選択されてセンスアンプＳＡの入力端子に接続される。１つのメモリマットには、上記同様な構成の相補ビット線ＢＬ、カラムスイッチＣＳＷ及びセンスアンプＳＡが９組設けられており、全体して９ビットの単位でのデータ読み出しが行われる。
【００３４】
図１１（Ｃ）には、回路（ｃ）の出力部が示されている。メモリブロック（Burst0）（Burst1）（Burst2）（Burst3）に対応したレジスタＲ０、Ｒ１、Ｒ２、Ｒ３に取り込まれたデータは、パラレル／シリアル変換回路ＰＳＣによりシリアルデータに変換される。そして、レベル変換回路ＬＶＣによりレベル変換されて出力バッファを戸閉じて出力される。特に制限されないが、この実施例のＳＲＡＭは、アドレス、データ等の周辺回路が１．５Ｖで動作し、メモリセルをアドレス選択回路等の内部回路は１Ｖで動作する。レベル変換回路ＬＶＣは、上記１Ｖ振幅のデータを１．５Ｖ振幅のデータに変換する動作を行うものである。
【００３５】
図１２には、この発明に係るＤＤＲ  ＳＲＡＭの一実施例の動作波形図が示されている。アドレス信号とコントロール信号の入力によりライトモードが指示されると、クロックＣＫの１クロック遅れたタイミングの立ち上がりと立ち下がりに同期してメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）に対応した入力データBurst0−Burst1−Burst2−Burst3がそれぞれ取り込まれる。上記入力データBurst0−Burst1−Burst2−Burst3は、セットアップ時間を持つよう上記のそれぞれのタイミングに対して先行するように入力される。
【００３６】
アドレス信号とコントロール信号の入力によりリードモードが指示されると、クロックＣＫの１クロック半遅れたタイミングの立ち上がりと立ち下がりに同期してメモリブロック（Burst0）（Burst1）（Burst2）（Burst3）に対応した出力データBurst0−Burst1−Burst2−Burst3が出力される。上記ライトモードでの入力中にリードモードの設定を行うことができる。アドレス信号は、リードとライトとでラッチ回路に保持されており、上記のようなシアル入力とシリアル出力とは入力端子Ｄと出力端子Ｑが独立して設けられているので同時に行うことができる。ライト動作は、上記データが入力された後にパラレルに一斉に書き込みが行われる。ライト動作は上記必要なデータがパラレルに読み出されて上記レジスタＲ０〜Ｒ３に保持されるので、上記メモリセルへの選択動作が競合しないようにして、データ入力とデータ出力とは同時に行うようにすることができる。
【００３７】
図１３には、この発明に係る半導体記憶装置の応用例の概念図が示されている。ＰＣは、パーソナルコンピュータであり、支社Ａにおいては部門Ａ〜Ｂ毎にＬＡＮにより相互に接続される。また、支社Ａの部門間のＬＡＮはルータにより相互により接続される。また、支社Ａ〜Ｃは、ルータを介してインターネットにより相互に接続される。この実施例のＤＤＲ  ＳＲＡＭは、上記ルータに搭載されており、パーソナルコンピュータＰＣ同士のデータ転送を行う中継メモリとして使用される。このようなデータ転送は、１纏まりのデータが伝送されるために、それを中継するメモリにおいては、シリアルデータ列は固定になるので、上記バースト動作でのシリアル入力、シリアル出力順序を固定化しても問題ない。
【００３８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリマット、メモリブロック及びメモリセルアレイの構成は、種々の実施形態を採ることができる。この発明は、バーストモードを備えた半導体記憶装置に広く利用することができる。
【図面の簡単な説明】
【００３９】
【図１】この発明が適用されたＳＲＡＭの一実施例を示す全体ブロック図である。
【図２】この発明が適用されたＳＲＡＭの他の一実施例を示す全体ブロック図である。
【図３】この発明が適用されたＳＲＡＭの他の一実施例を示す全体ブロック図である。
【図４】この発明が適用されたＳＲＡＭの他の一実施例を示す全体ブロック図である。
【図５】この発明が適用されたＳＲＡＭの他の一実施例を示す全体ブロック図である。
【図６】この発明が適用されたＳＲＡＭの他の一実施例を示す全体ブロック図である。
【図７】この発明が適用されたＳＲＡＭの更に他の一実施例を示す全体ブロック図である。
【図８】図１のメモリセル選択経路とデータ出力経路と遅延時間の説明図である。
【図９】図８の回路Ａの一実施例を示す回路図である。
【図１０】図１のメモリセル選択経路とデータ出力経路に着目した説明図である。
【図１１】図１０の回路（ａ）〜（ｃ）の一実施例の構成図である。
【図１２】この発明に係るＤＤＲ  ＳＲＡＭの一実施例を示す動作波形図である。
【図１３】この発明に係る半導体記憶装置の応用例の概念図である。
【符号の説明】
【００４０】
（Burst0）（Burst1）（Burst2）（Burst3）…メモリブロック、ＷＤＥＣ…ワードデコーダ、Ｒ０〜Ｒ３，ＲＥＧ…レジスタ、ＡＢ…アドレスバッファ、ＣＢ…コントロールバッファ、ＭＰＸ…マルチプレクサ、ＰＤＥＣ…プリデコーダ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…相補ビット線、ＣＳＷ…カラムスイッチ、ＳＡ…センスアンプ、ＰＳＣ…パラレル／シリアル変換回路、ＬＶＣ…レベル変換回路、ＰＣ…パーソナルコンピュータ。
【図１】
2007149206.tif 000003
【図２】
2007149206.tif 000004
【図３】
2007149206.tif 000005
【図４】
2007149206.tif 000006
【図５】
2007149206.tif 000007
【図６】
2007149206.tif 000008
【図７】
2007149206.tif 000009
【図８】
2007149206.tif 000010
【図９】
2007149206.tif 000011
【図１０】
2007149206.tif 000012
【図１１】
2007149206.tif 000013
【図１２】
2007149206.tif 000014
【図１３】
2007149206.tif 000015