(57)【要約】【課題】複数のフィン型ＦＥＴを含む半導体装置において、微細化しつつ複数のフィン型ＦＥＴを所望の電流駆動能力を有するようにする。【解決手段】半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８をそれぞれ含む第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８とを含む。第１のフィン型シリコン層１０６は、第２のフィン型シリコン層１０８よりも高さが低い。【選択図】図１
2007149942.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のフィン型半導体層および第２のフィン型半導体層をそれぞれ含む第１のフィン型ＦＥＴおよび第２のフィン型ＦＥＴと、
を含み、
前記第１のフィン型半導体層は、前記第２のフィン型半導体層よりも高さが低い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のフィン型半導体層および前記第２のフィン型半導体層は、異なる幅を有する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１のフィン型半導体層は、前記第２のフィン型半導体層よりも幅が狭い半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１のフィン型半導体層および前記第２のフィン型半導体層は、幅が実質的に等しい半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記第１のフィン型半導体層および前記第２のフィン型半導体層は、それぞれ、ソース領域およびドレイン領域を含み、
前記第１のフィン型半導体層の前記ソース領域およびドレイン領域は、前記第２のフィン型半導体層の前記ソース領域およびドレイン領域と高さ方向において異なる不純物の濃度プロファイルを有する半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
前記第１のフィン型ＦＥＴはｎ型ＦＥＴで、前記第２のフィン型ＦＥＴはｐ型ＦＥＴである半導体装置。
【請求項７】
請求項１から６いずれかに記載の半導体装置において、
前記半導体基板上には、コアトランジスタが形成される第１の領域およびＩ／Ｏ領域またはアナログ領域である第２の領域が設けられ、
前記第１のフィン型ＦＥＴは前記第１の領域に設けられ、前記第２のフィン型ＦＥＴは前記第２の領域に設けられた半導体装置。
【請求項８】
請求項１から６いずれかに記載の半導体装置において、
前記半導体基板上には、コアトランジスタが形成される第１の領域およびＩ／Ｏ領域またはアナログ領域である第２の領域が設けられ、
前記第１のフィン型ＦＥＴおよび前記第２のフィン型ＦＥＴは、前記第１の領域または前記第２の領域のいずれか一方に設けられた半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体基板上に形成された第３のフィン型半導体層を含み、前記第１の領域または前記第２の領域のいずれか他方に設けられた第３のフィン型ＦＥＴをさらに含み、
前記第３のフィン型半導体層は、前記第１のフィン型半導体層および前記第２のフィン型半導体層と異なる高さを有する半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第３のフィン型半導体層は、前記第１のフィン型半導体層および前記第２のフィン型半導体層と異なる幅を有する半導体装置。  
【請求項１１】
第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のマスクを形成する工程と、
前記第１のマスクを用いて前記開口部に露出した前記半導体層の高さを低くする工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のマスクを形成する工程と、
前記第２のマスクを用いたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記第１のマスクを形成する工程は、前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のレジスト膜を形成する工程を含み、
前記半導体層の高さを低くする工程は、前記第１のレジスト膜をマスクとしたエッチングにより、前記開口部に露出した前記半導体層の高さを低くする工程と、前記第１のレジスト膜を除去する工程と、を含み、
前記第２のマスクを形成する工程は、前記所定形状の第２のレジスト膜を形成する工程を含む半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法であって、
前記第１のマスクを形成する工程の前に、前記絶縁層上に第２の絶縁層を形成する工程をさらに含み、
前記第１のマスクを形成する工程は、前記第２の絶縁層上に前記第１の領域に開口部を有するとともに前記第２の領域を覆う第１のレジスト膜を形成する工程を含み、
前記半導体層の高さを低くする工程は、前記第１のレジスト膜を前記第１のマスクとした異方性エッチングにより、前記開口部に露出した前記第２の絶縁層を選択的に除去して前記半導体層を選択的に露出させる工程と、前記第１のレジスト膜を除去する工程と、前記開口部に露出した前記半導体層を熱酸化して熱酸化膜を形成する工程と、前記熱酸化膜をウェットエッチングにより除去する工程と、前記第２の絶縁層を除去する工程と、を含み、
前記第２のマスクを形成する工程は、前記所定形状の第２のレジスト膜を形成する工程を含む半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第２の絶縁層がＮまたはＣを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、フィン型ＦＥＴを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ソース・ドレイン間のリーク電流等を防ぐことを目的とした３次元構造の電界効果型トランジスタ（ＦＥＴ）の一種に、フィン型ＦＥＴ（ＦｉｎＦＥＴ）がある。フィン型ＦＥＴは、半導体基板上に薄いひれ（フィン）状に加工したシリコン層を形成し、このシリコン層をチャネルとした構成を有する。フィン状のシリコン層の両面、またはコの字状に３面をゲート絶縁膜およびゲート電極で覆うことにより、ダブルゲート構造またはトリプルゲート構造のトランジスタが構成される。これにより、トランジスタのスイッチング特性が改善されることが期待される。
【０００３】
特許文献１には、少なくとも５面チャンネル型のＦｉｎＦＥＴの構造およびその製造方法が開示されている。
【０００４】
特許文献２には、縦型ＭＯＳトランジスタにおいて、柱状部の厚さを異ならせて、閾値電圧を異ならせた構成が開示されている。
【特許文献１】２００５−２０３７９８号公報
【特許文献２】特開平９−８２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、通常、半導体チップ内には、コアトランジスタが形成されるコアトランジスタ領域やＩ／Ｏ領域、アナログ領域等の複数種の素子形成領域が存在する。たとえば、一般的に、Ｉ／Ｏ領域やアナログ領域では、比較的大電流駆動が必要である。また、同じ素子形成領域内に形成されるトランジスタでも、求められる機能等に応じて異なる電流駆動能力を有する構成とする必要がある。
【０００６】
たとえば、Ｉ／Ｏ領域やアナログ領域において、ＦＥＴの素子数を増やすことにより、大電流駆動に対応することが考えられる。しかし、このような構成とすると、トランジスタの占有面積を広げてしまい、微細化の妨げとなってしまう。また、特許文献２に記載されたように、柱状部の厚さを異ならせる構成をフィン型ＦＥＴに適用したとしても、微細化が阻害される。従来、フィン型ＦＥＴを含む半導体装置において、微細化するとともに所望の電流駆動能力を有するＦＥＴを適宜設ける効果的な構成が提案されていなかった。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板と、
前記半導体基板上に形成された第１のフィン型半導体層および第２のフィン型半導体層をそれぞれ含む第１のフィン型ＦＥＴおよび第２のフィン型ＦＥＴと、
を含み、
前記第１のフィン型半導体層は、前記第２のフィン型半導体層よりも高さが低い半導体装置が提供される。
【０００８】
このような構成により、占有面積を拡大してチップ内面積を増大させることなく、ＦＥＴ毎に所望の拡散層長を任意に設定することができる。たとえば、Ｉ／Ｏ領域やアナログ領域では大電流駆動が必要である。そのため、これらの領域に設けられるＦＥＴの拡散層長は、コアトランジスタ領域に設けられるＦＥＴよりも大きくする必要があることもある。このような場合、Ｉ／Ｏ領域やアナログ領域において、ＦＥＴのフィン型半導体層のフィン高さを高くすることにより拡散層長を大きくすることができる。このようにすれば、横方向の面積を大きくすることなく、所望の電流駆動能力を有するＦＥＴを提供することができるため、占有面積の縮小された半導体装置を提供することができる。また、たとえば同一領域内に設けられるＦＥＴでも、ｐ型かｎ型かによって、必要な拡散層長が異なることもある。このような場合、ＦＥＴのフィン型半導体層の高さを異ならせることにより、拡散層長を調整することができる。なお、フィン型半導体層はフィン型シリコン層とすることができる。
【０００９】
本発明によれば、
第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のマスクを形成する工程と、
前記第１のマスクを用いて前記開口部に露出した前記半導体層の高さを低くする工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のマスクを形成する工程と、
前記第２のマスクを用いたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１０】
このようにすれば、フィン型半導体層のフィン高さが異なる複数のＦＥＴを簡易な工程で製造することができる。
【００１１】
本発明によれば、
第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとしたエッチングにより、前記開口部に露出した前記半導体層の高さを低くする工程と、
前記第１のレジスト膜を除去する工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとしたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１２】
半導体層の高さを低くする工程において、異方性エッチングにより半導体層の高さを低くすることができる。また、第１のフィン型半導体層および第２のフィン型半導体層を形成する工程において、異方性エッチングにより第１のフィン型半導体層および第２のフィン型半導体層を形成することができる。
【００１３】
本発明によれば、
第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された第１の絶縁層上に半導体層を形成する工程と、
前記半導体層上に第２の絶縁層を形成する工程と、
前記第２の絶縁層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとしたエッチングにより、前記開口部に露出した前記第２の絶縁層を選択的に除去し、前記半導体層を露出させる工程と、
前記第１のレジスト膜を除去する工程と、
前記開口部に露出した前記半導体層を熱酸化して熱酸化膜を形成する工程と、
前記熱酸化膜をエッチングにより除去する工程と、
前記第２の絶縁層を除去する工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとしたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１４】
半導体層を露出させる工程において、異方性エッチングにより第２の絶縁層を選択的に除去することができる。また、熱酸化膜をエッチングにより除去する工程において、ウェットエッチングにより熱酸化膜を除去することができる。また、第１のフィン型半導体層および第２のフィン型半導体層を形成する工程において、異方性エッチングにより第１のフィン型半導体層および第２のフィン型半導体層を形成することができる。
【発明の効果】
【００１５】
本発明によれば、複数のフィン型ＦＥＴを含む半導体装置において、微細化しつつ複数のフィン型ＦＥＴを所望の電流駆動能力を有するようにすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を部分的に示す断面図である。
本実施の形態において、半導体装置１００は、トリプルゲート構造のフィン型ＦＥＴ（ＦｉｎＦＥＴ：フィン型電界効果型トランジスタ）を有する。
【００１８】
半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された絶縁層１０４と、絶縁層１０４上に形成された第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８とを含む。ここで、シリコン基板１０２上には、同一チップ内に、コアトランジスタ（Core Tr）領域２００とＩ／Ｏ・アナログ（analog）領域２０２とが設けられている。第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８は、それぞれ、コアトランジスタ領域２００およびＩ／Ｏ・アナログ領域２０２に設けられる。ここで、Ｉ／Ｏ・アナログ領域２０２は、Ｉ／Ｏ領域およびアナログ領域をまとめて模式的に示したものである。
【００１９】
第１のフィン型ＦＥＴ１７０は、第１のフィン型シリコン層１０６と、第１のフィン型シリコン層１０６の両側面および上面の周囲３面をコの字状に覆う第１のゲート絶縁膜１１０と、第１のゲート絶縁膜１１０のさらに周囲に設けられた第１のゲート電極１１４とを含む。第２のフィン型ＦＥＴ１７８は、第２のフィン型シリコン層１０８と、第２のフィン型シリコン層１０８の両側面および上面の周囲３面をコの字状に覆う第２のゲート絶縁膜１１２と、第２のゲート絶縁膜１１２のさらに周囲に設けられた第２のゲート電極１１６とを含む。このような構成により、フィン型シリコン層の両側面および上面にそれぞれチャネルが形成されるトリプルゲート構造とすることができる。
【００２０】
本実施の形態において、第１のフィン型ＦＥＴ１７０の第１のフィン型シリコン層１０６と第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８とは、異なる高さを有する。第１のフィン型シリコン層１０６の高さＢは、第２のフィン型シリコン層１０８の高さＡよりも低い。このように、第２のフィン型シリコン層１０８を第１のフィン型シリコン層１０６よりも高さが高い構成とすることにより、第２のフィン型ＦＥＴ１７８のチャネルの拡散層長を長くすることができ、電流駆動能力を高めることができる。このようにすることにより、電流駆動能力の大きいトランジスタを形成する場合でも、横方向のサイズを抑えることができ、Ｉ／Ｏ・アナログ領域２０２におけるトランジスタ専有面積の拡大を抑えることができる。
【００２１】
また、本実施の形態において、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８は、異なる幅を有する。第１のフィン型シリコン層１０６の幅は、第２のフィン型シリコン層１０８の幅よりも狭い。これにより、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の上面においてもチャネルの拡散層長に差を生じさせることができる。他の例において、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８とが実質的に等しい幅を有するようにすることもできる。
【００２２】
絶縁層１０４は、シリコン酸化膜とすることができる。第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２は、たとえば、ＳｉＯ２、ＳｉＯＮ、またはＨｆ等を含む高誘電率（high-k）膜により構成することができる。第１のゲート絶縁膜１１０と第２のゲート絶縁膜１１２とは同じ材料により構成してもよく、異なる材料により構成してもよい。第１のゲート電極１１４および第２のゲート電極１１６は、たとえば、多結晶シリコン、またはＮｉＳｉ等のメタル材料により構成することができる。
【００２３】
図２は、図１に示した半導体装置１００の上面模式図である。図１は、図２のＡ−Ａ断面図に該当する。
第１のフィン型ＦＥＴ１７０において、第１のチャネル領域１７２の両側方にそれぞれ第１のドレイン領域１７４および第１のソース領域１７６が設けられる。また、第２のフィン型ＦＥＴ１７８において、第２のチャネル領域１８０の両側方にそれぞれ第２のドレイン領域１８２および第２のソース領域１８４が設けられる。
【００２４】
図３は、半導体装置１００の半導体チップの平面図である。
図３（ａ）に示した構成において、半導体チップの中央部にコアトランジスタ領域２００が設けられ、その周囲にＩ／Ｏ領域２０２ａが設けられている。また、コアトランジスタ領域２００中にアナログ領域２０２ｂが設けられている。
【００２５】
図３（ｂ）に示した構成において、半導体チップは、エリアＩ／Ｏを有する。半導体チップ全面にコアトランジスタ領域２００が設けられ、その中に複数のＩ／Ｏ領域２０２ａが分散配置されている。また、コアトランジスタ領域２００中にアナログ領域２０２ｂが設けられている。図１および図２は、図３に示したコアトランジスタ領域２００、Ｉ／Ｏ領域２０２ａおよびアナログ領域２０２ｂに配置されたフィン型ＦＥＴを一つずつ例示的に示した図である。
【００２６】
次に、図１に示した半導体装置１００の製造手順を説明する。図４および図５は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
【００２７】
まず、シリコン基板１０２上に絶縁層１０４が形成された基板を準備し、絶縁層１０４上にシリコン層１５０を形成する。絶縁層１０４は、たとえばシリコン酸化膜（ＳｉＯ２）とすることができる。シリコン層１５０の膜厚は、コアトランジスタ領域２００またはＩ／Ｏ・アナログ領域２０２に形成される複数のフィン型ＦＥＴのうち、もっともシリコン層の高さが高くなるフィン型ＦＥＴのシリコン層の高さに応じて適宜設定することができる。たとえば、ここで、シリコン層１５０の膜厚は、図１に示した高さＡとすることができる。シリコン層１５０は、エピタキシャル成長により形成することができる。また、このとき、シリコン層１５０には、所定濃度ｐ型またはｎ型の不純物を導入することができる。この段階でシリコン層１５０に不純物を導入しておくことにより、第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８の第１のチャネル領域１７２および第２のチャネル領域１８０中の不純物濃度をそれぞれ高さ方向に均一にすることができる。これにより、第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８の駆動能力を所望の範囲に制御することができる。
【００２８】
つづいて、シリコン層１５０上に、コアトランジスタ領域２００に開口部を有するレジスト膜１５２（第１のマスク）を形成する（図４（ａ））。次いで、レジスト膜１５２をマスクとして、異方性エッチングを行い、コアトランジスタ領域２００におけるシリコン層１５０を選択的に除去して高さを低くする（図４（ｂ））。ここで、コアトランジスタ領域２００におけるシリコン層１５０の膜厚が、図１に示した高さＢとなるようにすることができる。この後、レジスト膜１５２を除去する。
【００２９】
つづいて、既知のリソグラフィ技術により、段差が設けられたシリコン層１５０を第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の形状に形成する。まず、コアトランジスタ領域２００およびＩ／Ｏ・アナログ領域２０２において、シリコン層１５０上にそれぞれレジスト膜１５４およびレジスト膜１５６（第２のマスク）を形成する（図５（ａ））。次いで、異方性エッチングによりレジスト膜１５４およびレジスト膜１５６をマスクとしてシリコン層１５０を選択的に除去して第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８を形成する。ここで、レジスト膜１５４およびレジスト膜１５６のパターン幅は、各素子領域で必要な拡散層長に応じて適宜設定することができる。その後、レジスト膜１５４およびレジスト膜１５６を除去する（図５（ｂ））。
【００３０】
なお、シリコン層１５０に設けられた段差の度合いが大きい場合、段階的に複数回の露光を行うことができる。たとえば、段差の底部と高部とをそれぞれターゲットとした２回の露光を行うことができる。これにより、焦点深度の関係によらず、良好なパターニングを行うことができる。
【００３１】
さらにこの後、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８上に第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２をそれぞれ形成する。第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２は、たとえば次のように形成することができる。まず、シリコン基板１０２上全面に絶縁膜を形成する。これにより、第１のゲート絶縁膜１１０が形成される。つづいて、Ｉ／Ｏ・アナログ領域２０２に選択的に絶縁膜を形成する。これにより、Ｉ／Ｏ・アナログ領域２０２において、第１のゲート絶縁膜１１０よりも膜厚の厚い第２のゲート絶縁膜１１２を形成することができる。他の例において、第１のゲート絶縁膜１１０と第２のゲート絶縁膜１１２とは、同じ膜厚を有するようにすることもできる。
【００３２】
その後、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８上の所定の領域に第１のゲート電極１１４および第２のゲート電極１１６をそれぞれ形成する。
【００３３】
つづいて、第１のゲート電極１１４および第２のゲート電極１１６をそれぞれマスクとして、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８に不純物注入を行う。これにより、第１のソース領域１７６および第１のドレイン領域１７４、ならびに第２のドレイン領域１８２および第２のソース領域１８４がそれぞれ形成される。
【００３４】
なお、第１のフィン型シリコン層１０６への不純物注入および第２のフィン型シリコン層１０８への不純物注入は、それぞれ異なる工程で行うことができる。たとえば、まずＩ／Ｏ・アナログ領域２０２をレジスト膜等で覆い、コアトランジスタ領域２００の第１のフィン型シリコン層１０６に不純物注入を行う。つづいて、コアトランジスタ領域２００をレジスト膜等で覆い、Ｉ／Ｏ・アナログ領域２０２の第２のフィン型シリコン層１０８に不純物注入を行う。このとき、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８の高さの違いを考慮して、たとえば高さが高い方の第２のフィン型シリコン層１０８においては、不純物打ち込みエネルギーを高くして、第２のフィン型シリコン層１０８の底部まで不純物が注入されるようにすることができる。このように、第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８のソース・ドレイン領域形成のための不純物注入を別工程で行なった場合、第１のフィン型ＦＥＴ１７０の第１のドレイン領域１７４および第１のソース領域１７６は、第２のフィン型ＦＥＴ１７８の第２のドレイン領域１８２および第２のソース領域１８４と高さ方向において異なる不純物の濃度プロファイルを有する。
【００３５】
以上により、図１に示した構成の半導体装置１００が得られる。これ以降、既知のプロセスに従い、配線形成等を行う。以上の手順により、占有面積を拡大してチップ内面積を増大させることなく、所望の電流駆動能力を有するＦＥＴが得られる。
【００３６】
図６から図８は、図１に示した半導体装置１００の製造手順の他の例を示す工程断面図である。
まず、シリコン基板１０２上に絶縁層１０４が形成された基板を準備し、絶縁層１０４上にシリコン層１５０を形成する。シリコン層１５０は、図４を参照して説明したのと同様にして形成することができる。つづいて、シリコン層１５０上に第２の絶縁層１６０を形成する。
【００３７】
つづいて、第２の絶縁層１６０上に、コアトランジスタ領域２００に開口部を有するレジスト膜１６２を形成する（図６（ａ））。次いで、レジスト膜１６２をマスクとして、異方性エッチングを行い、コアトランジスタ領域２００における第２の絶縁層１６０を選択的に除去してシリコン層１５０表面を露出させる。この後、レジスト膜１６２を除去する（図６（ｂ））。
【００３８】
つづいて、熱酸化によりコアトランジスタ領域２００のシリコン層１５０表面を酸化して第３の絶縁層１６４を形成する（図７（ａ））。第３の絶縁層１６４は、たとえば熱酸化により形成したＳｉＯ２とすることができる。ここで、コアトランジスタ領域２００における第３の絶縁層１６４の膜厚が、図１に示した高さＡと高さＢとの高低差となるようにすることができる。また，このとき第２の絶縁層１６０は、ＮまたはＣを含む材料により構成することができる。第２の絶縁層１６０は、たとえばシリコン窒化膜（ＳｉＮ）、ＳｉＣＮ等とすることができる。第２の絶縁層１６０をＮまたはＣを含む材料により構成することにより、第３の絶縁層１６４を熱酸化で形成させるときに第２の絶縁層１６０の下への第３の絶縁層１６４の食い込み（バーズビーク）を低減することができる。これにより、コアトランジスタ領域２００とＩ／Ｏ・アナログ領域２０２の間隔を狭くすることができ，チップ内におけるトランジスタの占有面積を低減することができる。この後、ウェットエッチングにより、第３の絶縁層１６４を選択的に除去する（図７（ｂ））。つづいて、第２の絶縁層１６０を除去する。
【００３９】
その後、既知のリソグラフィ技術により、段差が設けられたシリコン層１５０を第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の形状に形成する（図８（ａ）および図８（ｂ））。これ以降の手順は、図５を参照して説明したのと同様とすることができる。
【００４０】
以上の手順により、シリコン層１５０に制御性よく段差を設けることができる。とくに、拡散層長の短いＦＥＴにおいては、拡散層長バラツキによる特性変動を抑える必要がある。そのため、フィン型シリコン層のフィン高さをウエハ面内において厳密に制御する必要がある。図６から図８を参照して説明した手順を用いるころにより、簡便にフィン高さの面内均一性を向上させることができる。これにより、特性向上に貢献することができる。
【００４１】
（第２の実施の形態）
図９は、本実施の形態における半導体装置１００の構成の一例を部分的に示す断面図である。
本実施の形態において、半導体装置１００は、ダブルゲート構造のフィン型ＦＥＴを有する点で、トリプルゲート構造のフィン型ＦＥＴを有する第１の実施の形態における半導体装置１００と異なる。
【００４２】
本実施の形態においても、第１の実施の形態と同じく、同一チップ内には、コアトランジスタ領域２００とＩ／Ｏ・アナログ領域２０２とが設けられる。
【００４３】
コアトランジスタ領域２００に設けられた第１のフィン型ＦＥＴ１７０は、第１のフィン型シリコン層１０６の一面に設けられた第１のフロントゲート電極１１４ｄおよび第１のフィン型シリコン層１０６の一面とは反対面に設けられた第１のバックゲート電極１１４ｅを含む。また、Ｉ／Ｏ・アナログ領域２０２に設けられた第２のフィン型ＦＥＴ１７８は、第２のフィン型シリコン層１０８の一面に設けられた第２のフロントゲート電極１１６ｄおよび第２のフィン型シリコン層１０８の一面とは反対面に設けられた第２のバックゲート電極１１６ｅを含む。
【００４４】
本実施の形態においても、第１のフィン型ＦＥＴ１７０の第１のフィン型シリコン層１０６と第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８とは、異なる高さを有する。第１のフィン型シリコン層１０６の高さＢは、第２のフィン型シリコン層１０８の高さＡよりも低い。このように、第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８を第１のフィン型シリコン層１０６よりも高さが高い構成とすることにより、チャネルの拡散層長を長くすることができ、大電流駆動を可能とすることができる。このようにすることにより、Ｉ／Ｏ・アナログ領域２０２におけるトランジスタ専有面積の拡大を抑えることができる。
【００４５】
また、本実施の形態においても、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８は、異なる幅を有する。第１のフィン型シリコン層１０６の幅を制御することにより、たとえば第１のフロントゲート電極１１４ｄ側に設けられた第１のフィン型シリコン層１０６の一面のチャネルに与える第１のバックゲート電極１１４ｅの影響を制御することができる。第２のフィン型シリコン層１０８についても同様である。第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の幅は、フロントゲート電極およびバックゲート電極が互いに及ぼす影響等を考慮して適宜設定することができる。図９では、第１のフィン型シリコン層１０６の幅は、第２のフィン型シリコン層１０８の幅よりも狭い構成を示している。しかし、たとえば第１のフィン型シリコン層１０６の幅および第２のフィン型シリコン層１０８の幅は略等しくすることもでき、第１のフィン型シリコン層１０６の幅が第２のフィン型シリコン層１０８の幅よりも広くなるように構成することもできる。
【００４６】
次に、本実施の形態における半導体装置１００の製造手順を説明する。本実施の形態においても、第１の実施の形態で図４および図５を参照して説明した手順、または図６から図８を参照した手順と同様の手順で半導体装置１００を製造することができる。本実施の形態において、図１に示した第１の実施の形態における半導体装置１００と同様の構造を形成した後、第１のゲート電極１１４および第２のゲート電極１１６、ならびに第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２の上面を異方性エッチングにより除去することにより、図９に示した構成の半導体装置１００を得ることができる。これ以降、既知のプロセスに従い、配線形成等を行う。
【００４７】
なお、本実施の形態におけるダブルゲート構造のフィン型ＦＥＴにおいては、各ＦＥＴのフロントゲートおよびバックゲートには、同じ電圧が印加される構成とすることもできるが、異なる電圧が印加される構成とすることもできる。たとえば、ＦＥＴのオフ時に、バックゲートにのみ所定の電圧を印加することにより、オフリーク電流を低減するようにすることもできる。また、バックゲートに印加する電圧を制御することにより、ＦＥＴのオン時の反転層の広がりを制御することもできる。第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の幅を制御することにより、バックゲートがフロントゲートに及ぼす影響やトランジスタの閾値電圧Ｖｔを制御することができる。
【００４８】
（第３の実施の形態）
図１０は、本実施の形態における半導体装置１００の構成の一例を部分的に示す断面図である。
本実施の形態において、コアトランジスタ領域２００には、第３のフィン型ＦＥＴ１７０ａおよび第４のフィン型ＦＥＴ１７０ｂが設けられる。コアトランジスタ領域２００に設けられた第３のフィン型ＦＥＴ１７０ａの第３のフィン型シリコン層１０６ａと第４のフィン型ＦＥＴ１７０ｂの第４のフィン型シリコン層１０６ｂとは異なる高さを有する。第３のフィン型シリコン層１０６ａおよび第４のフィン型シリコン層１０６ｂは、Ｉ／Ｏ・アナログ領域２０２に形成された第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８ともそれぞれ異なる高さを有する構成とすることができる。ここで、第２のフィン型シリコン層１０８は高さＡ、第４のフィン型シリコン層１０６ｂは高さＢ、第３のフィン型シリコン層１０６ａは高さＣ（Ａ＞Ｂ＞Ｃ）を有する。
【００４９】
また、第３のフィン型シリコン層１０６ａと第４のフィン型シリコン層１０６ｂとは、図示したように、実質的に等しい幅を有してもよく、異なる幅を有するようにしてもよい。
【００５０】
ここで、一例として、第３のフィン型ＦＥＴ１７０ａと第４のフィン型ＦＥＴ１７０ｂとは、導電型が異なるトランジスタとすることができる。たとえば、第３のフィン型ＦＥＴ１７０ａをｎ型、第４のフィン型ＦＥＴ１７０ｂをｐ型とすることができる。ｎ型のトランジスタにおいては、キャリアが電子であるため、ｐ型のトランジスタよりも拡散層幅を狭くしても、ｐ型のトランジスタと同等の駆動能力を発揮させることができる。このように、導電型に応じてフィン型シリコン層の高さを異ならせることにより、たとえばＣＭＯＳにおいて、ｎ型のトランジスタとｐ型のトランジスタとの電流駆動能力を調整することができる。
【００５１】
他の例として、同じ導電型であっても、フィン型シリコン層の高さを異ならせることにより、種々の閾値電圧や電流駆動能力の異なる複数のトランジスタを同一領域内に形成することができる。
【００５２】
図１１は、本実施の形態における半導体装置１００の他の例を示す図である。ここで、第３のフィン型ＦＥＴ１７０ａ、第４のフィン型ＦＥＴ１７０ｂおよび第２のフィン型ＦＥＴ１７８は、それぞれ、ダブルゲート構造である。
【００５３】
（第４の実施の形態）
図１２は、本実施の形態における半導体装置１００の構成の一例を部分的に示す断面図である。
本実施の形態において、Ｉ／Ｏ・アナログ領域２０２に設けられた第５のフィン型ＦＥＴ１７８ａの第５のフィン型シリコン層１０８ａと第６のフィン型ＦＥＴ１７８ｂの第６のフィン型シリコン層１０８ｂとが異なる高さを有する。第５のフィン型シリコン層１０８ａおよび第６のフィン型シリコン層１０８ｂは、コアトランジスタ領域２００に形成された第１のフィン型ＦＥＴ１７０の第１のフィン型シリコン層１０６ともそれぞれ異なる高さを有する構成とすることができる。
【００５４】
ここで、第６のフィン型シリコン層１０８ｂは高さＡ、第５のフィン型シリコン層１０８ａは高さＢ、第１のフィン型シリコン層１０６は高さＣ（Ａ＞Ｂ＞Ｃ）を有する。
【００５５】
本実施の形態においても、たとえば、第５のフィン型ＦＥＴ１７８ａと第６のフィン型ＦＥＴ１７８ｂとは導電型が異なるトランジスタとすることができる。また、第５のフィン型ＦＥＴ１７８ａと第６のフィン型ＦＥＴ１７８ｂとは導電型が同じであってもよい。この場合でも、フィン型シリコン層の高さを異ならせることにより、種々の閾値電圧や電流駆動能力の異なる複数のトランジスタを同一領域内に形成することができる。
【００５６】
図１３は、本実施の形態における半導体装置１００の他の例を示す図である。ここで、第１のフィン型ＦＥＴ１７０、第５のフィン型ＦＥＴ１７８ａおよび第６のフィン型ＦＥＴ１７８ｂは、それぞれ、ダブルゲート構造である。
【００５７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５８】
以上の実施の形態においては、Ｉ／Ｏ領域２０２ａとアナログ領域２０２ｂとをあわせてＩ／Ｏ・アナログ領域２０２として説明したが、Ｉ／Ｏ領域２０２ａに形成されたフィン型ＦＥＴとアナログ領域２０２ｂに形成されたフィン型ＦＥＴとで、フィン型シリコン層の高さを異ならせることもできる。たとえば、アナログ領域２０２ｂに、Ｉ／Ｏ領域２０２ａに設けられたフィン型ＦＥＴよりもフィン型シリコン層の高さが低いフィン型ＦＥＴを設けた構成やその逆とすることができる。また、たとえば、アナログ領域２０２ｂまたはＩ／Ｏ領域２０２ａに、コアトランジスタ領域２００に設けられたフィン型ＦＥＴと高さが同等またはそれよりも低いフィン型シリコン層を有するフィン型ＦＥＴを設けた構成とすることもできる。
【００５９】
また、コアトランジスタ領域２００に第２のフィン型ＦＥＴ１７８を設け、Ｉ／Ｏ・アナログ領域２０２に第１のフィン型ＦＥＴ１７０を設けた構成とすることもできる。以上のように、どの領域にどのようなフィン型ＦＥＴを設けるかは、目的の半導体装置に必要な素子性能に応じて適宜設定することができる。各領域には、フィン型シリコン層の高さが異なる複数のフィン型ＦＥＴが混在して設けられた構成とすることもできる。
【００６０】
なお、複数のフィン型シリコン層の高さの差はそれぞれに求められる特性に応じて適宜設定することができるが、高さの異なる２つのフィン型シリコン層が同一領域内に設けられた場合、たとえば高さが高い方のフィン型シリコン層の高さを他方の約１．５倍程度以上とすることができる。また、高さの異なる２つのフィン型シリコン層が異なる領域にそれぞれ設けられた場合、たとえば高さが高い方のフィン型シリコン層の高さを他方の約２から３倍程度以上とすることができる。
【００６１】
また、以上の実施の形態で説明した各種構成を適宜組み合わせることができる。たとえば、同一チップ内に、ダブルゲート構造のトランジスタとトリプル構造のトランジスタとを混在して形成することもできる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。
【図２】図１に示した半導体装置の上面模式図である。
【図３】本発明の実施の形態における半導体装置の半導体チップの平面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。
【図１０】本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。
【図１１】本発明の実施の形態における半導体装置の構成の他の例を部分的に示す断面図である。
【図１２】本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。
【図１３】本発明の実施の形態における半導体装置の構成の他の例を部分的に示す断面図である。
【符号の説明】
【００６３】
１００  半導体装置
１０２  シリコン基板
１０４  絶縁層
１０６  第１のフィン型シリコン層
１０６ａ  第３のフィン型シリコン層
１０６ｂ  第４のフィン型シリコン層
１０８  第２のフィン型シリコン層
１０８ａ  第５のフィン型シリコン層
１０８ｂ  第６のフィン型シリコン層
１１０  第１のゲート絶縁膜
１１０ａ  第３のゲート絶縁膜
１１０ｂ  第４のゲート絶縁膜
１１２  第２のゲート絶縁膜
１１２ａ  第５のゲート絶縁膜
１１２ｂ  第６のゲート絶縁膜
１１４  第１のゲート電極
１１４ａ  第３のゲート電極
１１４ｂ  第４のゲート電極
１１４ｄ  第１のフロントゲート電極
１１４ｅ  第１のバックゲート電極
１１６  第２のゲート絶縁膜
１１６ａ  第５のゲート電極
１１６ｂ  第６のゲート電極
１１６ｄ  第２のフロントゲート電極
１１６ｅ  第２のバックゲート電極
１５０  シリコン層
１５２  レジスト膜
１５４  レジスト膜
１５６  レジスト膜
１６０  第２の絶縁層
１６２  レジスト膜
１６４  第３の絶縁層
１７０  第１のフィン型ＦＥＴ
１７０ａ  第３のフィン型ＦＥＴ
１７０ｂ  第４のフィン型ＦＥＴ
１７２  第１のチャネル領域
１７４  第１のドレイン領域
１７６  第１のソース領域
１７８  第２のフィン型ＦＥＴ
１７８ａ  第５のフィン型ＦＥＴ
１７８ｂ  第６のフィン型ＦＥＴ
１８０  第２のチャネル領域
１８２  第２のドレイン領域
１８４  第２のソース領域
２００  コアトランジスタ領域
２０２  Ｉ／Ｏ・アナログ領域
２０２ａ  Ｉ／Ｏ領域
２０２ｂ  アナログ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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