(57)【要約】【課題】  タイミング・クローズ作業の前に行う電源線前処理に係る作業量を低減することが可能な電源配線設計方法及び電源配線設計システムを提供する。【解決手段】  電源線処理は、タイミング・クローズ作業Ｓ２４の前に行う電源線前処理Ｓ２３と、該タイミング・クローズ作業Ｓ２４の後に行う電源線後処理Ｓ２５とに分けて行う。該電源線前処理Ｓ２３は、電源支線生成及び電源幹線生成からなり、一方、該電源線後処理Ｓ２５は、利用可能領域抽出Ｓ２５−１と、配線図形生成Ｓ２５−２と、接続関係生成Ｓ２５−３とからなる。該タイミング・クローズ作業Ｓ２４の前に行う電源線前処理Ｓ２３に係る作業は、電源支線生成及び電源幹線生成で、利用可能領域抽出Ｓ２５−１と、配線図形生成Ｓ２５−２と、接続関係生成Ｓ２５−３とは、該タイミング・クローズ作業Ｓ２４の後に行う。【選択図】      図２
2007072832.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造における電源線処理の一部の処理を行う第１の電源線処理工程と、
前記第１の電源線処理工程の後に行うタイミング・クローズ処理工程と、
前記タイミング・クローズ処理工程の後に、前記電源線処理の残りの処理を行う第２の電源線処理工程と、
を少なくとも含む電源配線設計方法。
【請求項２】
前記第１の電源線処理工程は、電源支線生成及び電源幹線生成の少なくとも１つを含む請求項１に記載の電源配線設計方法。
【請求項３】
前記第１の電源線処理工程は、前記多層配線構造における下位２層を利用した、信号線生成及び電源支線生成並びに電源幹線生成を含む請求項１に記載の電源配線設計方法。
【請求項４】
前記第２の電源線処理工程は、電源線として利用可能な領域を抽出する工程を含む請求項１に記載の電源配線設計方法。
【請求項５】
前記利用可能領域抽出工程は、前記多層配線構造における配線層毎に、前記第１の電源線処理工程において利用済みである利用済領域と、該利用済領域から予め定められた最小配線間隔分だけ拡張した拡張領域とを抽出する工程と、コア領域に対する該利用済領域と該拡張領域との排他処理を行うことで、利用可能領域を特定する工程とを含む請求項４に記載の電源配線設計方法。
【請求項６】
前記第２の電源線処理工程は、前記利用可能領域抽出工程により抽出された利用可能領域に対し電源線の幅を変えた配線図形を生成する工程を更に含む請求項５に記載の電源配線設計方法。
【請求項７】
前記配線図形生成工程は、前記多層配線構造における上位２層を利用して行う請求項６に記載の電源配線設計方法。
【請求項８】
前記第２の電源線処理工程は、前記配線図形生成工程により生成された配線図形のクロスポイントのうち選択したクロスポイントにスルーホールを生成する工程を更に含む請求項６又は７に記載の電源配線設計方法。
【請求項９】
多層配線構造における電源線処理の一部の処理を行う第１の電源線処理部と、
前記第１の電源線処理の後にタイミング・クローズ処理を行うタイミング・クローズ処理部と、
前記タイミング・クローズ処理の後に、前記電源線処理の残りの処理を行う第２の電源線処理部と、
を少なくとも含む電源配線設計システム。
【請求項１０】
前記第１の電源線処理部は、電源支線生成及び電源幹線生成の少なくとも１つを行う請求項９に記載の電源配線設計システム。
【請求項１１】
前記第１の電源線処理部は、前記多層配線構造における下位２層を利用した、信号線生成及び電源支線生成並びに電源幹線生成を行う請求項９に記載の電源配線設計システム。
【請求項１２】
前記第２の電源線処理部は、電源線として利用可能な領域を抽出する利用可能領域抽出部を含む請求項９に記載の電源配線設計システム。
【請求項１３】
前記利用可能領域抽出部は、前記多層配線構造における配線層毎に、前記第１の電源線処理部において利用済みである利用済領域と、該利用済領域から予め定められた最小配線間隔分だけ拡張した拡張領域とを抽出し、コア領域に対する該利用済領域と該拡張領域との排他処理を行うことで、利用可能領域を特定する請求項１２に記載の電源配線設計システム。
【請求項１４】
前記第２の電源線処理部は、前記利用可能領域抽出部により抽出された利用可能領域に対し電源線の幅を変えた配線図形を生成する請求項１３に記載の電源配線設計システム。
【請求項１５】
前記配線図形生成部は、前記多層配線構造における上位２層を利用して配線図形生成を行う請求項１４に記載の電源配線設計システム。
【請求項１６】
前記第２の電源線処理部は、前記配線図形生成部により生成された配線図形のクロスポイントのうち選択したクロスポイントにスルーホールを生成する請求項１４又は１５に記載の電源配線設計システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のレイアウト設計における電源配線を設計する方法及びシステムに関し、特に、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のコア領域内の電源配線を設計する方法及びシステム、並びに、Ｉ／Ｏリング電源からの電源引出し方法及びシステムに関する。
【背景技術】
【０００２】
電源配線のレイアウト方法に関する各種方法が知られている。例えば、特許文献１には、マクロブロックを含むチップのレイアウト設計において、電源配線の設計を行う際に、チップ上でマクロブロックの部分集合を見出して、各部分集合毎に、電源配線の幹線および支線の配線処理を独立して行うことが開示される。このため、処理を並列して行うことができ、処理時間を短縮化することが可能となる。
【０００３】
更に、特許文献２には、電源母線を配線し、その後、電源供給線の本数と配線幅を算出し、その後、電源供給線の配線を行うことが開示されている。
【０００４】
従来は、特許文献１及び特許文献２に開示されるように、電源配線の設計を一連の連続した工程で行う。従来のＬＳＩレイアウト設計フローの一般を以下説明する。データをレイアウト専用ソフトウエアに入力し、その後、フロアプランを実施する。該フロアプランでは、チップサイズ、ハードマクロの配置位置、及び、スタンダードセル配置領域を決定する。ハードマクロは、既知のものであってよく、例えば、ＲＡＭ、ＩＰ等を含んでもよい。該フロアプラン工程に続き、電源配線工程を行う。電源配線工程では、マクロや実装する素子数を考慮して電源線幅を決定し、コア領域の外周にリング状の電源配線を実施する。更にその後、各マクロおよびスタンダードセルへの接続に対して最適な電源幹線を生成する。更に、該電源幹線作成に続いて、各ハードマクロの電源端子への配線、スタンダードセル領域の電源支線を、電源幹線と結線する。
【０００５】
該電源配線工程の後、タイミング・クローズ工程を行う。用語「タイミング・クローズ」は、「タイミング・クロージャー」ともいうが、本願では、「タイミング・クローズ」を使用する。タイミング・クローズ工程では、スタンダードセルを配置する。更に、駆動能力変更、クロック合成、といったＬＳＩを動作させるために必要なタイミング違反除去を行う。更に、随時、配線収束確認として、信号線が全て問題なく結線できるかを確認する。配線が収束しなかった場合には、その不具合状況に応じて、電源配線の調整や、フロアプランの変更を行い、再度タイミング・クローズ作業を行う。この作業は、配線が収束することを確認できるまで行う。
【０００６】
タイミング・クローズ作業が完了し、全ての信号線の結線が終了した後は、レイアウト検証を行う。
【特許文献１】特開２００３−５８５９２号公報（段落番号００１９、第１図）
【特許文献２】特開平０６−０２９５０１号公報（段落番号００７１、００７２、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記ＬＳＩレイアウト手法ではタイミング・クローズ作業の実施中に、実施後やレイアウト完了後の部分変更が発生し、電源配線が不可能になった場合、チップサイズのサイズアップや作成済みの電源配線やグランド配線をやり直す必要がある。即ち、電源配線が不可能になった場合、フロアプラン工程からやり直す必要がある。このため、設計期間の長期化を招いていた。予め配線リソースに十分な余裕を持たせたフロアプランを採用した場合、チップサイズの増大を引き起こし、このことは、製造コストの増大を招く結果となる。
【０００８】
そこで、本発明の目的は、前述した問題のない集積回路の電源配線設計方法を提供することである。
【０００９】
本発明の更なる目的は、前述した問題のない集積回路の電源配線設計システムを提供することである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点は、多層配線構造における電源線処理の一部の処理を行う第１の電源線処理工程と、前記第１の電源線処理工程の後に行うタイミング・クローズ処理工程と、前記タイミング・クローズ処理工程の後に、前記電源線処理の残りの処理を行う第２の電源線処理工程と、を少なくとも含む電源配線設計方法を提供することである。
【００１１】
本発明の第２の視点は、多層配線構造における電源線処理の一部の処理を行う第１の電源線処理部と、前記第１の電源線処理の後にタイミング・クローズ処理を行うタイミング・クローズ処理部と、前記タイミング・クローズ処理の後に、前記電源線処理の残りの処理を行う第２の電源線処理部と、を少なくとも含む電源配線設計システムを提供することである。
【発明の効果】
【００１２】
本発明によれば、電源線処理は、タイミング・クローズ作業の前に行う電源線前処理と、該タイミング・クローズ作業の後に行う電源線後処理とに分けて行う。該電源線前処理は、電源支線生成及び電源幹線生成からなり、一方、該電源線後処理は、利用可能領域抽出と、配線図形生成と、接続関係生成とからなる。該タイミング・クローズ作業の前に行う電源線前処理に係る作業は、電源支線生成及び電源幹線生成で、利用可能領域抽出と、配線図形生成と、接続関係生成とは、該タイミング・クローズ作業の後に行う。このことは、該タイミング・クローズ作業の前に行う電源線前処理に係る作業量を低減することを意味する。電源線前処理に係る作業量の低減は、信号配線に対する自由度を大幅に増加させる。該自由度の大幅な増加は、配線収束を目的としたフロアプラン修正の可能性を大幅に低減する。
【発明を実施するための最良の形態】
【００１３】
（１）第１実施形態
本発明の第１の実施形態は、集積回路の電源配線設計方法及び電源配線設計システムを提供する。図１は、本発明の第１の実施形態に係る電源配線設計システムの構成を示すブロック図である。
【００１４】
（電源配線設計システムの構成）
本発明の第１の実施形態に係る電源配線設計システム１０００は、回路情報記憶部１１０と、領域情報記憶部１２０と、フロアプラン作成部１３０と、電源線生成部１４０と、パターン配線・タイミング制御部１５０と、利用可能領域抽出部１６０と、配線図形生成部１７０と、接続関係生成部１８０と、レイアウト検証部１９０とを含む。
【００１５】
回路情報記憶部１１０は、集積回路の回路情報に関するデータを記憶する。集積回路の回路情報に関するデータは、レイアウト専用ソフトウエアにより入力される。領域情報記憶部１２０は、コア領域における電源配線の配線用に利用可能な領域に関するデータを記憶する。回路情報記憶部１１０及び領域情報記憶部１２０の各々は、既知の利用可能な記憶装置であればよく、特定の記憶装置に限定する必要はないが、典型的には、ライブラリーで構成することが可能である。
【００１６】
フロアプラン作成部１３０は、回路情報記憶部１１０から回路情報を読み出し、該回路情報に基づき、ハードマクロ、及びスタンダードセルを配置するチップのコア領域を決定し、その後コア領域内にハードマクロを配置すると共に、スタンダードセル配置領域及び電源幹線領域を画定する。図３は、本発明の第１の実施形態に係る電源配線設計方法におけるフロアプラン工程前のコア領域とＩ／Ｏリング領域との関係を示す平面図である。図３に示すように、コア領域２１０は、Ｉ／Ｏリング領域２２０により囲まれる。コア領域２１０は、Ｉ／Ｏリング領域２２０からマージン２２２を介して離間する。そして、Ｉ／Ｏリング領域２２０には、複数のＩ／Ｏセル２２１が配列される。該複数のＩ／Ｏセル２２１は、典型的には、一定間隔で配列される。該複数のＩ／Ｏセル２２１の各々は、既知の構成を有する。コア領域２１０の外周２２３とＩ／Ｏリング領域２２０の内周２２４との距離が、マージン２２２に相当する。該マージン２２２は、Ｉ／Ｏセル２２１と信号配線を結線するためのマージンである。よって、該マージン２２２は、典型的には、５０μｍ以上であることが望ましいが、必ずしも５０μｍ以上必要になるとは限らない。
【００１７】
図４は、本発明の第１の実施形態に係る電源配線設計方法におけるフロアプラン工程後のスタンダードセル配置領域とハードマクロ配置領域とを示す平面図である。フロアプラン作成部１３０は、Ｉ／Ｏセル２２１と信号配線を結線するためのマージン２２２を考慮してコア領域２１０を決定して、該コア領域２１０内にハードマクロ２４０を配置すると共に、該コア領域２１０内にスタンダードセル配置領域２３０及び電源幹線領域２５０を画定する。該電源幹線領域２５０は、該コア領域２１０の領域を更に複数の区画に分割するように延在する。該電源幹線領域２５０で画定された複数の区画は、ハードマクロ２４０と、スタンダードセル配置領域２３０とからなる。フロアプラン作成部１３０の機能及び構成は、既知の技術である。図４に示すフロアプランは一例であり、このプランに限定するものではない。
【００１８】
電源線生成部１４０は、フロアプラン作成部１３０からスタンダードセル配置領域２３０及び該電源幹線領域２５０の情報を受取り、該スタンダードセル配置領域２３０内に、多層配線層のうち最下位層或いは下位２層を使用して信号線、電源支線３１０及び電源幹線を生成する。更に、電源線生成部１４０は、図４に示すように、スタンダードセル配置領域２３０の外側に、電源支線３１０の端部に相当する突起部３２０を生成する。
【００１９】
前述の電源支線生成と電源幹線生成とは、電源配線前処理に相当する。即ち、従来技術では電源配線処理を一連の連続する工程で行うのに対し、本発明では、電源配線処理を電源配線前処理工程と電源配線後処理工程とに分離して行う。電源線生成部１４０は、従って、電源配線前処理工程を行う。
【００２０】
パターン配線・タイミング制御部１５０は、電源線生成部１４０により生成された電源支線に基づきタイミング・クローズを実施し、更に、配線収束確認を行う。タイミング・クローズと配線収束確認とはそれぞれ従来と同様に行う。タイミング・クローズでは、スタンダードセル配置領域２３０にスタンダードセルを配置する他、駆動能力変更、クロック合成、といったＬＳＩを動作させるために必要なタイミング違反除去を行い、更に、随時、配線収束確認として、信号線が全て問題なく結線できるかを確認する。配線が収束しなかった場合には、その不具合状況に応じて、電源線生成部１４０による電源配線の調整や、フロアプラン作成部１３０によるフロアプランの変更を行った後、パターン配線・タイミング制御部１５０により再度タイミング・クローズを行う。これら一連の工程は、信号線が全て問題なく結線できることを確認するまで行う。
【００２１】
パターン配線・タイミング制御部１５０によるタイミング・クローズ作業及び配線収束確認作業が完了した後、前述した電源配線後処理工程を行う。本発明では、電源配線処理を電源配線前処理工程と電源配線後処理工程とに分離して行うことが重要である。電源配線後処理工程は、利用可能領域抽出部１６０と、配線図形生成部１７０と、接続関係生成部１８０とで行う。
【００２２】
利用可能領域抽出部１６０は、コア領域２１０内における利用可能領域の抽出を行う。具体的には、利用可能領域抽出部１６０は、領域情報記憶部１２０から領域情報を読み出し、多層配線構造における配線層毎に、電源支線及び信号配線として利用済みである利用済領域と、該利用済領域から最小配線間隔分だけ拡張した拡張領域とを抽出し、コア領域に対し該利用済領域と該拡張領域とを排他処理を行い、利用可能領域を特定する。
【００２３】
配線図形生成部１７０は、パターン配線・タイミング制御部１５０により信号線が全て問題なく結線できることを確認されたことを受け、利用可能領域抽出部１６０により特定された利用可能領域に基づき配線図形の生成を行う。具体的には、該配線図形生成部１７０は、利用可能領域として抽出した部分に対し、電源線の幅を変えた配線図形を生成する。例えば、電源線の幅を電源支線の幅の２倍にしてもよい。図５は、Ｉ／Ｏセル２２１と該Ｉ／Ｏセル２２１近傍の電源配線領域３３０とを示す部分平面図である。図６は、Ｉ／Ｏセル２２１と該Ｉ／Ｏセル２２１近傍の電源配線領域３３０とを示す部分平面図である。図７は、利用可能領域として抽出した部分に対し、電源線の幅を変えて生成した配線図形の一例を示す部分平面図である。利用可能領域の電源線の幅を変えることで、視覚的に容易に利用可能な電源線であることを認識することが可能となる。図５及び図６において、電源配線領域３３０中に、利用済電源支線３１０は示されているが、利用可能な電源線は示されていない。一方、図７では、電源配線領域３３０中に、利用済電源支線３１０のみでなく利用可能電源線３４０が示されている。利用可能電源線３４０は、利用済電源支線３１０より幅を太く変更されているので、利用可能電源線３４０と利用済電源支線３１０との区別が容易である。
【００２４】
配線図形生成部１７０は、配線図形を生成の際、信号配線と同じ配線層の電源配線が同方向に最小線幅間隔で延在するよう配線図形を生成すると同時に、該生成した電源配線に対して、電源（ＶＤＤ）およびグランド（ＧＮＤ）の属性を交互に付与する。更に、配線図形生成部１７０は、コア領域２１０とＩ／Ｏセル２２１との境界領域においては、最上位２層を使用し、コア領域２１０にて使用した線幅と同じ幅、かつ最小線間隔ＭＤで、Ｉ／Ｏリング領域２２０上のリング配線までの電源配線拡張部を生成する。該拡張部は、具体的には、最上位電源層３５０、最上位グランド層３６０、第２番目の上位電源層３７０及び第２番目の上位グランド層３８０で構成される。図８は、コア領域２１０からＩ／Ｏリング領域２２０上のリング配線まで延在する電源配線拡張部を示す部分平面図である。
【００２５】
図８に示すように、配線図形生成部１７０は、Ｉ／Ｏリング領域２２０内に、最小線間隔ＭＤで第１の方向に沿って延在する複数の電源リング配線３９０と複数のグランドリング配線３９４とを生成する。複数の電源リング配線３９０と複数のグランドリング配線３９４とは、Ｉ／Ｏセル２２１上方を延在する。更に、配線図形生成部１７０は、Ｉ／Ｏリング領域２２０内に、最小線間隔ＭＤで第２の方向に沿って延在する複数の電源リング配線３９２と複数のグランドリング配線３９６とを生成する。ここで、第２の方向は第１の方向に対し直交する。複数の電源リング配線３９２と複数のグランドリング配線３９６とは、Ｉ／Ｏセル２２１上方を延在する。
【００２６】
更に、配線図形生成部１７０は、複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とを生成する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、電源配線領域３３０から複数の電源リング配線３９２と複数のグランドリング配線３９６との上方まで第２の方向に沿って延在する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、複数の電源リング配線３９２及び複数のグランドリング配線３９６より上位の層であり、複数の電源リング配線３９０及び複数のグランドリング配線３９４と同一レベルの層で構成する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、第２の方向に沿って延在し、複数の電源リング配線３９２と複数のグランドリング配線３９６と立体的に交差する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、第１の方向に交互に最小線間隔ＭＤで配列される。
【００２７】
更に、配線図形生成部１７０は、複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とを生成する。複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、電源配線領域３３０から複数の電源リング配線３９０と複数のグランドリング配線３９４との上方まで第１の方向に沿って延在する。複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、複数の電源リング配線３９０、複数のグランドリング配線３９４、複数の第２番目の上位電源層拡張部３７０及び複数の第２番目の上位グランド層拡張部３８０より上位の層で構成する。複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、第１の方向に沿って延在し、複数の第２番目の上位電源層拡張部３７０、複数の第２番目の上位グランド層拡張部３８０、複数の電源リング配線３９０及び複数のグランドリング配線３９４と立体的に交差する。数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、第２の方向に交互に最小線間隔ＭＤで配列される。
【００２８】
例えば、５層からなる多層配線構造の場合、電源リング配線３９２及びグランドリング配線３９６を、第３層で構成する。第２番目の上位電源層拡張部３７０、第２番目の上位グランド層拡張部３８０、電源リング配線３９０及びグランドリング配線３９４を、第４層で構成する。最上位電源層拡張部３５０及び最上位グランド層拡張部３６０を、第５層で構成する。
【００２９】
接続関係生成部１８０は、配線図形生成部１７０による配線図形生成完了の後、電源配線の接続関係を生成する。接続関係生成部１８０は、生成済配線図形に付与された属性５００と、Ｉ／Ｏリング領域２２０の電源リング配線３９０、３９２の電源電位及びグランドリング配線３９４、３９６のグランド電位を考慮して、配線図形のクロスポイントのうち選択したクロスポイントにスルーホールを生成する。具体的には、図８に示すように、最上位電源層拡張部３５０と第２番目の上位電源層拡張部３７０とのクロスポイントにスルーホール４００を生成する。最上位電源層拡張部３５０と電源リング配線３９０とのクロスポイントにスルーホール４１０を生成する。最上位グランド層拡張部３６０と第２番目の上位グランド層拡張部３８０とのクロスポイントにスルーホール４２０を生成する。最上位グランド層拡張部３６０とグランドリング配線３９４とのクロスポイントにスルーホール４３０を生成する。第２番目の上位電源層拡張部３７０と電源リング配線３９２とのクロスポイントにスルーホール４４０を生成する。第２番目の上位グランド層拡張部３８０とグランドリング配線３９６とのクロスポイントにスルーホール４５０を生成する。電源リング配線３９０と電源リング配線３９２とのクロスポイントにスルーホール４６０を生成する。グランドリング配線３９４とグランドリング配線３９６とのクロスポイントにスルーホール４７０を生成する。接続関係生成部１８０によるスルーホール４００、４１０、４２０，４３０、４４０，４５０、４６０、４７０の生成が完了すると、電源配線後処理が完了する。
【００３０】
電源配線後処理が完了した後、レイアウト検証部１９０によりレイアウト検証を行う。このレイアウト検証は、従来から行われてきたレイアウト検証と同じであり、デザインルールチェック及びレイアウトに対する回路の等価検証を含む。
【００３１】
前述したように、電源線処理は、パターン配線・タイミング制御部１５０によるタイミング・クローズ作業の前に行う電源線前処理と、該タイミング・クローズ作業の後に行う電源線後処理とに分けて行う。該電源線前処理は、電源線生成部１４０による電源支線生成からなり、一方、該電源線後処理は、利用可能領域抽出部１６０による利用可能領域抽出と、配線図形生成部１７０による配線図形生成と、接続関係生成部１８０による接続関係生成とからなる。電源線処理を電源線前処理と電源線後処理とに分けて行うことで、信号配線時に障害となる電源配線の大部分をタイミング・クローズ作業後に生成するため、信号配線に対する自由度を大幅に向上することができ、配線収束を目的としたフロアプラン修正の可能性を大幅に低減することができる。
【００３２】
また、図８を参照して前述したように、電源リング配線３９０、３９２及びグランドリング配線３９４、３９６を、Ｉ／Ｏセル２２１の上方を延在するようＩ／Ｏリング領域２２０内に生成し、更に、最上位電源層拡張部３５０、最上位グランド層拡張部３６０、第２番目の上位電源層拡張部３７０及び第２番目の上位グランド層拡張部３８０を、電源リング配線３９０、３９２及びグランドリング配線３９４、３９６の上方まで延在させることで、Ｉ／Ｏリング領域２２０上の電源リング配線３９０、３９２及びグランドリング配線３９４、３９６をコアリングとして使用できるため、コア領域２１０をその分小さくすることができ、その結果、チップサイズを小さくすることができる。
【００３３】
以下、本実施形態に係る電源配線設計方法につき説明する。図２は、本発明の第１の実施形態に係る電源配線設計方法を示すフローチャートである。
【００３４】
（電源配線設計方法）
工程Ｓ２１において、集積回路の回路情報及び領域情報に関するデータを、レイアウト専用ソフトウエアにより入力し、該入力された回路情報に関するデータは、回路情報記憶部１１０に記憶される。一方、領域情報に関するデータは、領域情報記憶部１２０に記憶される。
【００３５】
工程Ｓ２２において、フロアプラン作成部１３０により、回路情報が回路情報記憶部１１０から読み出され、該回路情報に基づき、ハードマクロ、及びスタンダードセルを配置するチップのコア領域が決定され、その後コア領域内にハードマクロが配置されると共に、スタンダードセル配置領域及び電源幹線領域が画定される。図３を参照して前述したように、コア領域２１０は、複数のＩ／Ｏセル２２１が配列されるＩ／Ｏリング領域２２０により囲まれる。コア領域２１０は、Ｉ／Ｏリング領域２２０からマージン２２２を介して離間する。フロアプラン作成部１３０により、Ｉ／Ｏセル２２１と信号配線を結線するためのマージン２２２を考慮してコア領域２１０が決定され、該コア領域２１０内にハードマクロ２４０が配置されると共に、該コア領域２１０内にスタンダードセル配置領域２３０及び電源幹線領域２５０が画定される。
【００３６】
工程Ｓ２３において、電源線生成部１４０により電源配線前処理工程が行われる。電源配線前処理工程は、以下の２つの工程Ｓ２３−１、Ｓ２３−２を含む。
【００３７】
工程Ｓ２３−１において、フロアプラン作成部１３０により画定されたスタンダードセル配置領域２３０及び該電源幹線領域２５０の情報に基づき、電源線生成部１４０により、該スタンダードセル配置領域２３０内に、多層配線層のうち最下位層或いは下位２層を使用して信号線、電源支線３１０及び電源幹線が生成される。
【００３８】
工程Ｓ２３−２において、電源線生成部１４０により、スタンダードセル配置領域２３０の外側に、電源支線３１０の端部に相当する突起部３２０が生成される。
【００３９】
工程Ｓ２４において、電源線生成部１４０により生成された電源支線に基づき、パターン配線・タイミング制御部１５０によりタイミング・クローズが行われる。タイミング・クローズでは、スタンダードセル配置領域２３０にスタンダードセルを配置する他、駆動能力変更、クロック合成、といったＬＳＩを動作させるために必要なタイミング違反除去を行う。
【００４０】
工程Ｓ２４−１において、パターン配線・タイミング制御部１５０により配線収束確認が行われる。配線が収束しなかった場合には、その不具合状況に応じて、電源線生成部１４０による電源配線の調整や、フロアプラン作成部１３０によるフロアプランの変更を行った後、パターン配線・タイミング制御部１５０により再度タイミング・クローズを行う。これら一連の工程は、信号線が全て問題なく結線できることを確認するまで行う。これら一連の工程は、信号線が全て問題なく結線できることを確認するまで行う。
【００４１】
工程Ｓ２５において、電源配線後処理工程を、利用可能領域抽出部１６０と、配線図形生成部１７０と、接続関係生成部１８０とで行う。
【００４２】
工程Ｓ２５−１において、利用可能領域抽出部１６０により、コア領域２１０内における利用可能領域の抽出が行われる。具体的には、利用可能領域抽出部１６０により、領域情報記憶部１２０から領域情報が読み出され、多層配線構造における配線層毎に、電源支線及び信号配線として利用済みである利用済領域と、該利用済領域から最小配線間隔分だけ拡張した拡張領域とが抽出され、コア領域に対する該利用済領域と該拡張領域との排他処理が行われ、利用可能領域が特定される。
【００４３】
工程Ｓ２５−２において、パターン配線・タイミング制御部１５０により信号線が全て問題なく結線できることを確認されたことを受け、利用可能領域抽出部１６０により特定された利用可能領域に基づき、配線図形生成部１７０により配線図形の生成が行われる。具体的には、図７に示すように、該配線図形生成部１７０により、利用可能領域として抽出した部分に対し電源線の幅を変えた配線図形を生成される。例えば、電源線の幅を電源支線の幅の２倍にしてもよい。配線図形を生成の際、配線図形生成部１７０により、信号配線と同じ配線層の電源配線が同方向に最小線幅間隔で延在するよう配線図形を生成すると同時に、該生成した電源配線に対して、電源（ＶＤＤ）およびグランド（ＧＮＤ）の属性が交互に付与される。更に、コア領域２１０とＩ／Ｏセル２２１との境界領域においては、最上位２層を使用し、コア領域２１０にて使用した線幅と同じ幅、かつ最小線間隔ＭＤで、Ｉ／Ｏリング領域２２０上のリング配線までの電源配線拡張部が配線図形生成部１７０により生成される。該拡張部は、具体的には、図８に示す最上位電源層３５０、最上位グランド層３６０、第２番目の上位電源層３７０及び第２番目の上位グランド層３８０で構成される。
【００４４】
工程Ｓ２５−３において、配線図形生成部１７０による配線図形生成完了の後、接続関係生成部１８０により電源配線の接続関係が生成される。接続関係生成部１８０により、生成済配線図形に付与された属性５００と、Ｉ／Ｏリング領域２２０の電源リング配線３９０、３９２の電源電位及びグランドリング配線３９４、３９６のグランド電位とが考慮され、図８に示すように、配線図形のクロスポイントのうち選択したクロスポイントにスルーホール４００、４１０，４２０，４３０，４４０，４５０，４６０、４７０が生成される。
【００４５】
工程Ｓ２６において、レイアウト検証部１９０によりレイアウト検証を行う。このレイアウト検証は、従来から行われてきたレイアウト検証と同じであり、デザインルールチェック及びレイアウトに対する回路の等価検証を含む。
【００４６】
電源線の幅を電源支線の２倍としたが、この線幅は変更が可能である。また、あらかじめこの電源配線をコアサイズで配線およびスルーホールによる接続を実施しておき、その後、信号線を被せ、信号線及び信号線最小線間隔領域とポストプロセッシング処理にて信号線部分を削除し、次に、電源系の接続を実施することも可能である。
【００４７】
（効果）
前述したように、電源線処理は、パターン配線・タイミング制御部１５０によるタイミング・クローズ作業の前に行う電源線前処理と、該タイミング・クローズ作業の後に行う電源線後処理とに分けて行う。該電源線前処理は、電源線生成部１４０による電源支線生成及び電源幹線生成からなり、一方、該電源線後処理は、利用可能領域抽出部１６０による利用可能領域抽出と、配線図形生成部１７０による配線図形生成と、接続関係生成部１８０による接続関係生成とからなる。該タイミング・クローズ作業の前に行う電源線前処理に係る作業は、電源線生成部１４０による電源支線生成及び電源幹線生成で、利用可能領域抽出部１６０による利用可能領域抽出と、配線図形生成部１７０による配線図形生成と、接続関係生成部１８０による接続関係生成とは、該タイミング・クローズ作業の後に行う。このことは、該タイミング・クローズ作業の前に行う電源線前処理に係る作業量を低減することを意味する。電源線前処理に係る作業量の低減は、信号配線に対する自由度を大幅に増加させる。該自由度の大幅な増加は、配線収束を目的としたフロアプラン修正の可能性を大幅に低減する。
【００４８】
また、図８を参照して前述したように、電源リング配線３９０、３９２及びグランドリング配線３９４、３９６を、Ｉ／Ｏセル２２１の上方を延在するようＩ／Ｏリング領域２２０内に生成し、更に、最上位電源層拡張部３５０、最上位グランド層拡張部３６０、第２番目の上位電源層拡張部３７０及び第２番目の上位グランド層拡張部３８０を、電源リング配線３９０、３９２及びグランドリング配線３９４、３９６の上方まで延在させることで、Ｉ／Ｏリング領域２２０上の電源リング配線３９０、３９２及びグランドリング配線３９４、３９６をコアリングとして使用できるため、コア領域２１０をその分小さくすることができ、その結果、チップサイズを小さくすることができる。
【００４９】
更に、現在実施されている配線層でのパターンレシオを満たすための工程(ダミーメタル発生工程)が不必要になるため処理工程削減になる。
【００５０】
（２）第２実施形態
本発明の第２の実施形態は、複数の電源系を有する集積回路の電源配線設計方法及び電源配線設計システムを提供する。前述した第１の実施形態では、単一の電源系を有する集積回路における電源配線を設計するためのシステム及び方法を提供した。本発明の第２の実施形態では、複数の異なる電源系を有する集積回路における電源配線を設計するためのシステム及び方法を提供する。図９は、本発明の第２の実施形態に係る電源配線設計システムの構成を示すブロック図である。
【００５１】
（電源配線設計システムの構成）
本発明の第２の実施形態に係る電源配線設計システム１０００は、回路情報記憶部１１０と、領域情報記憶部１２０と、フロアプラン作成部１３０と、分離電源属性付与ダミー電源配線生成部１３２と、電源線生成部１４０と、パターン配線・タイミング制御部１５０と、利用可能領域抽出部１６０と、配線図形生成部１７０と、接続関係生成部１８０と、分離電源属性付与ダミー電源配線削除部１８２と、レイアウト検証部１９０とを含む。
【００５２】
回路情報記憶部１１０は、集積回路の回路情報に関するデータを記憶する。集積回路の回路情報に関するデータは、レイアウト専用ソフトウエアにより入力される。領域情報記憶部１２０は、コア領域における電源配線の配線用に利用可能な領域に関するデータを記憶する。回路情報記憶部１１０及び領域情報記憶部１２０の各々は、既知の利用可能な記憶装置であればよく、特定の記憶装置に限定する必要はないが、典型的には、ライブラリーで構成することが可能である。
【００５３】
フロアプラン作成部１３０は、回路情報記憶部１１０から回路情報を読み出し、該回路情報に基づき、ハードマクロ、及びスタンダードセルを配置するチップのコア領域を決定する。更に、フロアプラン作成部１３０は、コア領域の一部を分離する分離領域を決定する。この分離領域とそれ以外のコア領域とは、それぞれ異なる電源系に属するものとする。換言すると、コア領域が属する電源系と、分離領域が属する電源系とは互いに異なる。その後、コア領域内にハードマクロを配置すると共に、スタンダードセル配置領域及び電源幹線領域を画定する。
【００５４】
図１１は、本発明の第２の実施形態に係る電源配線設計方法におけるフロアプラン工程前のコア領域とＩ／Ｏリング領域と分離領域との関係を示す平面図である。図１１に示すように、コア領域２１０は、Ｉ／Ｏリング領域２２０により囲まれる。コア領域２１０は、Ｉ／Ｏリング領域２２０からマージン２２２を介して離間する。そして、Ｉ／Ｏリング領域２２０には、複数のＩ／Ｏセル２２１が配列される。該複数のＩ／Ｏセル２２１は、典型的には、一定間隔で配列される。該複数のＩ／Ｏセル２２１の各々は、既知の構成を有する。更に、コア領域２１０の一部は、分離領域６００として分離される。この分離領域は、コア領域２１０が属する電源系とは異なる電源系に属する。
【００５５】
図１２は、本発明の第２の実施形態に係る電源配線設計方法におけるフロアプラン工程後のスタンダードセル配置領域とハードマクロ配置領域と異電源系領域とを示す平面図である。フロアプラン作成部１３０は、Ｉ／Ｏセル２２１と信号配線を結線するためのマージンを考慮してコア領域２１０内にハードマクロ２４０を配置すると共に、該コア領域２１０内にスタンダードセル配置領域２３０及び電源幹線領域２５０を画定する。該電源幹線領域２５０は、該コア領域２１０の領域を更に複数の区画に分割するように延在する。該電源幹線領域２５０で画定された複数の区画は、ハードマクロ２４０と、スタンダードセル配置領域２３０とからなる。フロアプラン作成部１３０の機能及び構成は、既知の技術である。図４に示すフロアプランは一例であり、このプランに限定するものではない。フロアプランを行うことは、周知技術である。
【００５６】
更に、分離電源属性付与ダミー電源配線生成部１３２は、分離領域６００とコア領域２１０との境界に沿って延在するダミー電源配線５００を生成し、該ダミー電源配線５００に分離電源属性（SPLIT_POWER アトリビュート）を付与する。該ダミー電源配線５００の幅は、後に生成する電源支線の幅より太くしても良く、例えば、該電源支線の幅の２倍の幅としてもよい。該分離電源属性付与ダミー電源配線５００は、最終的に電源線として使用しないダミー配線のため、信号線とショートしても問題ない。
【００５７】
電源線生成部１４０は、フロアプラン作成部１３０からスタンダードセル配置領域２３０の情報を受取り、該スタンダードセル配置領域２３０内に、多層配線層のうち最下位層或いは下位２層を使用して電源支線３１０を生成する。
【００５８】
前述の電源支線生成は、電源配線前処理に相当する。即ち、従来技術では電源配線処理を一連の連続する工程で行うのに対し、本発明では、電源配線処理を電源配線前処理工程と電源配線後処理工程とに分離して行う。電源線生成部１４０は、従って、電源配線前処理工程を行う。
【００５９】
パターン配線・タイミング制御部１５０は、電源線生成部１４０により生成された電源支線に基づきタイミング・クローズを実施し、更に、配線収束確認を行う。タイミング・クローズと配線収束確認とはそれぞれ従来と同様に行う。タイミング・クローズでは、スタンダードセル配置領域２３０にスタンダードセルを配置する他、駆動能力変更、クロック合成、といったＬＳＩを動作させるために必要なタイミング違反除去を行い、更に、随時、配線収束確認として、信号線が全て問題なく結線できるかを確認する。配線が収束しなかった場合には、その不具合状況に応じて、電源線生成部１４０による電源配線の調整や、フロアプラン作成部１３０によるフロアプランの変更を行った後、パターン配線・タイミング制御部１５０により再度タイミング・クローズを行う。これら一連の工程は、信号線が全て問題なく結線できることを確認するまで行う。
【００６０】
パターン配線・タイミング制御部１５０によるタイミング・クローズ作業及び配線収束確認作業が完了した後、前述した電源配線後処理工程を行う。本発明では、電源配線処理を電源配線前処理工程と電源配線後処理工程とに分離して行うことが重要である。電源配線後処理工程は、利用可能領域抽出部１６０と、配線図形生成部１７０と、接続関係生成部１８０とで行う。
【００６１】
利用可能領域抽出部１６０は、コア領域２１０内における利用可能領域の抽出を行う。具体的には、利用可能領域抽出部１６０は、領域情報記憶部１２０から領域情報を読み出し、多層配線構造における配線層毎に、電源支線及び信号配線として利用済みである利用済領域と、該利用済領域から最小配線間隔分だけ拡張した拡張領域とを抽出し、コア領域に対し該利用済領域と該拡張領域とを排他処理を行い、利用可能領域を特定する。
【００６２】
配線図形生成部１７０は、パターン配線・タイミング制御部１５０により信号線が全て問題なく結線できることを確認されたことを受け、利用可能領域抽出部１６０により特定された利用可能領域に基づき配線図形の生成を行う。具体的には、該配線図形生成部１７０は、利用可能領域として抽出した部分に対し、電源線の幅を変えた配線図形を生成する。例えば、電源線の幅を電源支線の幅の２倍にしてもよい。
【００６３】
配線図形生成部１７０は、配線図形を生成の際、信号配線と同じ配線層の電源配線が同方向に最小線幅間隔で延在するよう配線図形を生成すると同時に、該生成した電源配線に対して、電源（ＶＤＤ）およびグランド（ＧＮＤ）の属性を交互に付与する。更に、配線図形生成部１７０は、コア領域２１０とＩ／Ｏセル２２１との境界領域においては、最上位２層を使用し、コア領域２１０にて使用した線幅と同じ幅、かつ最小線間隔ＭＤで、Ｉ／Ｏリング領域２２０上のリング配線までの電源配線拡張部を生成する。該拡張部は、具体的には、最上位電源層３５０、最上位グランド層３６０、第２番目の上位電源層３７０及び第２番目の上位グランド層３８０で構成される。
【００６４】
配線図形生成部１７０は、Ｉ／Ｏリング領域２２０内に、最小線間隔ＭＤで第１の方向に沿って延在する複数の電源リング配線３９０と複数のグランドリング配線３９４とを生成する。複数の電源リング配線３９０と複数のグランドリング配線３９４とは、Ｉ／Ｏセル２２１上方を延在する。更に、配線図形生成部１７０は、Ｉ／Ｏリング領域２２０内に、最小線間隔ＭＤで第２の方向に沿って延在する複数の電源リング配線３９２と複数のグランドリング配線３９６とを生成する。ここで、第２の方向は第１の方向に対し直交する。複数の電源リング配線３９２と複数のグランドリング配線３９６とは、Ｉ／Ｏセル２２１上方を延在する。
【００６５】
更に、配線図形生成部１７０は、複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とを生成する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、電源配線領域３３０から複数の電源リング配線３９２と複数のグランドリング配線３９６との上方まで第２の方向に沿って延在する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、複数の電源リング配線３９２及び複数のグランドリング配線３９６より上位の層であり、複数の電源リング配線３９０及び複数のグランドリング配線３９４と同一レベルの層で構成する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、第２の方向に沿って延在し、複数の電源リング配線３９２と複数のグランドリング配線３９６と立体的に交差する。複数の第２番目の上位電源層拡張部３７０と複数の第２番目の上位グランド層拡張部３８０とは、第１の方向に交互に最小線間隔ＭＤで配列される。
【００６６】
更に、配線図形生成部１７０は、複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とを生成する。複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、電源配線領域３３０から複数の電源リング配線３９０と複数のグランドリング配線３９４との上方まで第１の方向に沿って延在する。複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、複数の電源リング配線３９０、複数のグランドリング配線３９４、複数の第２番目の上位電源層拡張部３７０及び複数の第２番目の上位グランド層拡張部３８０より上位の層で構成する。複数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、第１の方向に沿って延在し、複数の第２番目の上位電源層拡張部３７０、複数の第２番目の上位グランド層拡張部３８０、複数の電源リング配線３９０及び複数のグランドリング配線３９４と立体的に交差する。数の最上位電源層拡張部３５０と複数の最上位グランド層拡張部３６０とは、第２の方向に交互に最小線間隔ＭＤで配列される。
【００６７】
接続関係生成部１８０は、配線図形生成部１７０による配線図形生成完了の後、電源配線の接続関係を生成する。接続関係生成部１８０は、生成済配線図形に付与された属性５００と、Ｉ／Ｏリング領域２２０の電源リング配線３９０、３９２の電源電位及びグランドリング配線３９４、３９６のグランド電位を考慮して、配線図形のクロスポイントのうち選択したクロスポイントにスルーホールを生成する。具体的には、最上位電源層拡張部３５０と第２番目の上位電源層拡張部３７０とのクロスポイントにスルーホール４００を生成する。最上位電源層拡張部３５０と電源リング配線３９０とのクロスポイントにスルーホール４１０を生成する。最上位グランド層拡張部３６０と第２番目の上位グランド層拡張部３８０とのクロスポイントにスルーホール４２０を生成する。最上位グランド層拡張部３６０とグランドリング配線３９４とのクロスポイントにスルーホール４３０を生成する。第２番目の上位電源層拡張部３７０と電源リング配線３９２とのクロスポイントにスルーホール４４０を生成する。第２番目の上位グランド層拡張部３８０とグランドリング配線３９６とのクロスポイントにスルーホール４５０を生成する。電源リング配線３９０と電源リング配線３９２とのクロスポイントにスルーホール４６０を生成する。グランドリング配線３９４とグランドリング配線３９６とのクロスポイントにスルーホール４７０を生成する。接続関係生成部１８０によるスルーホール４００、４１０、４２０，４３０、４４０，４５０、４６０、４７０の生成が完了すると、電源配線後処理が完了する。
【００６８】
電源配線後処理が完了した後、分離電源属性付与ダミー電源配線削除部１８２は、最終的に電源線として使用しないダミー配線としての分離電源属性付与ダミー電源配線５００を削除する。
【００６９】
その後、レイアウト検証部１９０によりレイアウト検証を行う。このレイアウト検証は、従来から行われてきたレイアウト検証と同じであり、デザインルールチェック及びレイアウトに対する回路の等価検証を含む。
【００７０】
以下、本実施形態に係る電源配線設計方法につき説明する。図１０は、本発明の第２の実施形態に係る電源配線設計方法を示すフローチャートである。
【００７１】
（電源配線設計方法）
工程Ｓ２１において、集積回路の回路情報及び領域情報に関するデータを、レイアウト専用ソフトウエアにより入力し、該入力された回路情報に関するデータは、回路情報記憶部１１０に記憶される。一方、領域情報に関するデータは、領域情報記憶部１２０に記憶される。
【００７２】
工程Ｓ２２において、フロアプラン作成部１３０により、回路情報が回路情報記憶部１１０から読み出され、該回路情報に基づき、ハードマクロ、及びスタンダードセルを配置するチップのコア領域が決定され、その後コア領域内にハードマクロが配置されると共に、スタンダードセル配置領域及び電源幹線領域が画定される。図３を参照して前述したように、コア領域２１０は、複数のＩ／Ｏセル２２１が配列されるＩ／Ｏリング領域２２０により囲まれる。コア領域２１０は、Ｉ／Ｏリング領域２２０からマージン２２２を介して離間する。フロアプラン作成部１３０により、Ｉ／Ｏセル２２１と信号配線を結線するためのマージン２２２を考慮してコア領域２１０が決定され、該コア領域２１０内にハードマクロ２４０が配置されると共に、該コア領域２１０内にスタンダードセル配置領域２３０及び電源幹線領域２５０が画定される。
【００７３】
工程Ｓ２２―１において、分離電源属性付与ダミー電源配線生成部１３２により、分離領域６００とコア領域２１０との境界に沿って延在するダミー電源配線５００が生成され、該ダミー電源配線５００に分離電源属性（SPLIT_POWER アトリビュート）が付与される。
【００７４】
工程Ｓ２３において、電源線生成部１４０により電源配線前処理工程が行われる。電源配線前処理工程は、以下の２つの工程Ｓ２３−１、Ｓ２３−２を含む。
【００７５】
工程Ｓ２３−１において、フロアプラン作成部１３０により画定されたスタンダードセル配置領域２３０及び該電源幹線領域２５０の情報に基づき、電源線生成部１４０により、該スタンダードセル配置領域２３０内に、多層配線層のうち最下位層或いは下位２層を使用して信号線、電源支線３１０及び電源幹線が生成される。
【００７６】
工程Ｓ２３−２において、電源線生成部１４０により、スタンダードセル配置領域２３０の外側に、電源支線３１０の端部に相当する突起部３２０が生成される。
【００７７】
工程Ｓ２４において、電源線生成部１４０により生成された電源支線に基づき、パターン配線・タイミング制御部１５０によりタイミング・クローズが行われる。タイミング・クローズでは、スタンダードセル配置領域２３０にスタンダードセルを配置する他、駆動能力変更、クロック合成、といったＬＳＩを動作させるために必要なタイミング違反除去を行う。
【００７８】
工程Ｓ２４−１において、パターン配線・タイミング制御部１５０により配線収束確認が行われる。配線が収束しなかった場合には、その不具合状況に応じて、電源線生成部１４０による電源配線の調整や、フロアプラン作成部１３０によるフロアプランの変更を行った後、パターン配線・タイミング制御部１５０により再度タイミング・クローズを行う。これら一連の工程は、信号線が全て問題なく結線できることを確認するまで行う。これら一連の工程は、信号線が全て問題なく結線できることを確認するまで行う。
【００７９】
工程Ｓ２５において、電源配線後処理工程を、利用可能領域抽出部１６０と、配線図形生成部１７０と、接続関係生成部１８０とで行う。
【００８０】
工程Ｓ２５−１において、利用可能領域抽出部１６０により、コア領域２１０内における利用可能領域の抽出が行われる。具体的には、利用可能領域抽出部１６０により、領域情報記憶部１２０から領域情報が読み出され、多層配線構造における配線層毎に、電源支線及び信号配線として利用済みである利用済領域と、該利用済領域から最小配線間隔分だけ拡張した拡張領域とが抽出され、コア領域に対する該利用済領域と該拡張領域との排他処理が行われ、利用可能領域が特定される。
【００８１】
工程Ｓ２５−２において、パターン配線・タイミング制御部１５０により信号線が全て問題なく結線できることを確認されたことを受け、利用可能領域抽出部１６０により特定された利用可能領域に基づき、配線図形生成部１７０により配線図形の生成が行われる。具体的には、図７に示すように、該配線図形生成部１７０により、利用可能領域として抽出した部分に対し電源線の幅を変えた配線図形を生成される。例えば、電源線の幅を電源支線の幅の２倍にしてもよい。配線図形を生成の際、配線図形生成部１７０により、信号配線と同じ配線層の電源配線が同方向に最小線幅間隔で延在するよう配線図形を生成すると同時に、該生成した電源配線に対して、電源（ＶＤＤ）およびグランド（ＧＮＤ）の属性が交互に付与される。更に、コア領域２１０とＩ／Ｏセル２２１との境界領域においては、最上位２層を使用し、コア領域２１０にて使用した線幅と同じ幅、かつ最小線間隔ＭＤで、Ｉ／Ｏリング領域２２０上のリング配線までの電源配線拡張部が配線図形生成部１７０により生成される。該拡張部は、具体的には、図８に示す最上位電源層３５０、最上位グランド層３６０、第２番目の上位電源層３７０及び第２番目の上位グランド層３８０で構成される。
【００８２】
工程Ｓ２５−３において、配線図形生成部１７０による配線図形生成完了の後、接続関係生成部１８０により電源配線の接続関係が生成される。接続関係生成部１８０により、生成済配線図形に付与された属性５００と、Ｉ／Ｏリング領域２２０の電源リング配線３９０、３９２の電源電位及びグランドリング配線３９４、３９６のグランド電位とが考慮され、図８に示すように、配線図形のクロスポイントのうち選択したクロスポイントにスルーホール４００、４１０，４２０，４３０，４４０，４５０，４６０、４７０が生成される。
【００８３】
工程Ｓ２７において、電源配線後処理が完了した後、分離電源属性付与ダミー電源配線削除部１８２により、最終的に電源線として使用しないダミー配線としての分離電源属性付与ダミー電源配線５００が削除される。
【００８４】
工程Ｓ２６において、レイアウト検証部１９０によりレイアウト検証を行う。このレイアウト検証は、従来から行われてきたレイアウト検証と同じであり、デザインルールチェック及びレイアウトに対する回路の等価検証を含む。
【００８５】
電源線の幅を電源支線の２倍としたが、この線幅は変更が可能である。また、あらかじめこの電源配線をコアサイズで配線およびスルーホールによる接続を実施しておき、その後、信号線を被せ、信号線及び信号線最小線間隔領域とポストプロセッシング処理にて信号線部分を削除し、次に、電源系の接続を実施することも可能である。
【００８６】
（効果）
前述した第２の実施形態によれば、前述した第１の実施形態で述べた効果に加えて、更に、以下の効果が得られる。分離電源属性付与ダミー電源配線生成部１３２により、分離電源属性付与ダミー電源配線５００を形成した後、電源線を形成するため、コア領域２１０内の電源線は、該コア領域２１０から分離電源属性付与ダミー電源配線５００により分離された異電源系領域７００の電源線とショートする可能性がない。このため、異電源間ショート解析により発生する解析が不要となる。更に、レイアウト修正が必要になることがない。よって、異電源間ショート解析により発生する解析時間およびレイアウト修正時間が発生しない。このことは、開発ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の短縮を可能にする。更に、複数の異なる電源系が存在する回路の設計を行う際でも、電源配線をミスなく実施することが容易になる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る電源配線設計システムの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る電源配線設計方法を示すフローチャートである。
【図３】本発明の第１の実施形態に係る電源配線設計方法におけるフロアプラン工程前のコア領域とＩ／Ｏリング領域との関係を示す平面図である。
【図４】本発明の第１の実施形態に係る電源配線設計方法におけるフロアプラン工程後のスタンダードセル配置領域とハードマクロ配置領域とを示す平面図である。
【図５】Ｉ／Ｏセルと該Ｉ／Ｏセル近傍の電源配線領域とを示す部分平面図である。
【図６】Ｉ／Ｏセルと該Ｉ／Ｏセル近傍の電源配線領域とを示す部分平面図である。
【図７】本発明の第１の実施形態に係る電源配線設計方法において、利用可能領域として抽出した部分に対し、電源線の幅を変えて生成した配線図形の一例を示す部分平面図である。
【図８】本発明の第１の実施形態に係る電源配線設計方法において、コア領域からＩ／Ｏリング領域上のリング配線まで延在する電源配線拡張部を示す部分平面図である。
【図９】本発明の第２の実施形態に係る電源配線設計システムの構成を示すブロック図である。
【図１０】本発明の第２の実施形態に係る電源配線設計方法を示すフローチャートである。
【図１１】本発明の第２の実施形態に係る複数の異なる電源系を有する集積回路に関する電源配線設計方法におけるフロアプラン工程前のコア領域とＩ／Ｏリング領域と分離領域との関係を示す平面図である。
【図１２】本発明の第２の実施形態に係る複数の異なる電源系を有する集積回路に関する電源配線設計方法におけるフロアプラン工程後のスタンダードセル配置領域とハードマクロ配置領域と異電源系領域とを示す平面図である。
【符号の説明】
【００８８】
１０００  電源配線設計システム
１１０  回路情報記憶部
１２０  領域情報記憶部
１３０  フロアプラン作成部
１３２  分離電源属性付与ダミー電源配線生成部
１４０  電源支線生成部
１５０  パターン配線・タイミング制御部
１６０  利用可能領域抽出部
１７０  配線図形生成部
１８０  接続関係生成部
１８２  分離電源属性付与ダミー電源配線削除部
１９０  レイアウト検証部
２１０  コア領域
２２０  Ｉ／Ｏリング領域
２２１  Ｉ／Ｏセル
２２２  マージン
２２３  コア領域外周
２２４  Ｉ／Ｏリング領域内周
２３０  スタンダードセル配置領域
２４０  ハードマクロ
２５０  電源幹線領域
３１０  電源支線
３２０  突起部
３３０  電源配線領域
３４０  利用可能電源支線
３５０  最上位電源層拡張部
３６０  最上位グランド層拡張部
３７０  第２番目の上位電源層拡張部
３８０  第２番目の上位グランド層拡張部
３９０  電源リング配線
３９２  電源リング配線
３９４  グランドリング配線
３９６  グランドリング配線
４００  スルーホール
４１０  スルーホール
４２０  スルーホール
４３０  スルーホール
４４０  スルーホール
４５０  スルーホール
４６０  スルーホール
４７０  スルーホール
５００  分離電源属性付与ダミー電源配線
６００  分離領域
７００  異電源系領域
ＭＤ  最小線間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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