(57)【要約】      （修正有）【課題】メモリのテストツールの正当性を簡易に検証する。【解決手段】テストアドレス入力部と、前記テストアドレスに格納されたメモリデータを出力するメモリ部と、故障アドレスを保持する故障アドレス保持部と、前記テストアドレスと、前記故障アドレス保持部に保持された故障アドレスとを比較し、両者が一致する場合はアドレス一致信号を出力し、一致しない場合はアドレス不一致信号を出力するアドレス比較部と、前記メモリデータの加工条件を示すデータ加工情報を保持したデータ加工情報保持部と、前記アドレス比較部からアドレス一致信号が入力された場合は、前記メモリ部から出力されたメモリデータを前記データ加工情報保持部に保持されたデータ加工情報に基づいて加工し、アドレス不一致信号が入力された場合は、前記メモリ部から出力されたメモリデータをそのまま通過させるデータ加工部と、メモリデータを出力するメモリデータ出力部と、を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
テストアドレスが入力されるテストアドレス入力部と、
前記テストアドレスに格納されたメモリデータを出力するメモリ部と、
故障アドレスを保持する故障アドレス保持部と、
前記テストアドレスと、前記故障アドレス保持部に保持された故障アドレスとを比較し、両者が一致する場合はアドレス一致信号を出力し、両者が一致しない場合はアドレス不一致信号を出力するアドレス比較部と、
前記メモリデータの加工条件を示すデータ加工情報を保持したデータ加工情報保持部と、
前記アドレス比較部からアドレス一致信号が入力された場合は、前記メモリ部から出力されたメモリデータを前記データ加工情報保持部に保持されたデータ加工情報に基づいて加工し、前記アドレス比較部からアドレス不一致信号が入力された場合は、前記メモリ部から出力されたメモリデータをそのまま通過させるデータ加工部と、
前記データ加工部を経たメモリデータを出力するメモリデータ出力部と、
を備えたデータ処理装置。
【請求項２】
前記故障アドレス保持部は、前記故障アドレスの所定ビットをマスクするためのマスクデータを保持し、
前記アドレス比較部は、前記マスクデータによってマスクされていない前記故障アドレスのビットについてのみ、前記テストアドレスと比較することを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記データ加工情報保持部は、前記データ加工情報として、加工の有無を示す有無情報と、加工すべきビット位置を指定するビット位置情報と、前記ビット位置の値を示すビット値情報とを有することを特徴とする請求項１又は２に記載のデータ処理装置。
【請求項４】
前記故障アドレス保持部は前記故障アドレスを格納するレジスタであることを特徴とする請求項１乃至３のいずれかに記載のデータ処理装置。
【請求項５】
前記データ加工情報保持部は前記データ加工情報を格納するレジスタであることを特徴とする請求項１乃至４のいずれかに記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関する。
【背景技術】
【０００２】
メモリのどの部分が故障しているかを図表示するフェイルビットマップ（Fail bit Map）を用いた解析手法は、歩留まり解析、戻入品の解析等に有効な手段のひとつである。フェイルビットマップの作成は、テストツールを備えたテスト装置を用いて行うが、実際のメモリの解析前に、当該テストツールの正当性（バグ等がないか）を検証しておく必要がある。
【０００３】
従来では、この検証のために、予め、集束イオンビーム(FIB：Focused Ion Beam)又はレーザーなどを用いて、実際にチップ上に故障を作り込み、このチップを対象にフェイルビットマップを作成しテストツールの正当性を検証していた。即ち、作成したフェイルビットマップに示される不良個所が、予め作り込んだ不良の個所に一致するか否かによりテストツールの正当性を検証していた。
【０００４】
しかし、チップへの故障の作り込みには時間を要するため、テストツールの検証に時間がかかる問題があった。また、近年の微細化の傾向により故障の作り込みは困難になってきている。
【特許文献１】特開2004-158820公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリのテストツールの正当性を簡易に検証できるデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に従ったデータ処理装置は、テストアドレスが入力されるテストアドレス入力部と、前記テストアドレスに格納されたメモリデータを出力するメモリ部と、故障アドレスを保持する故障アドレス保持部と、前記テストアドレスと、前記故障アドレス保持部に保持された故障アドレスとを比較し、両者が一致する場合はアドレス一致信号を出力し、両者が一致しない場合はアドレス不一致信号を出力するアドレス比較部と、前記メモリデータの加工条件を示すデータ加工情報を保持したデータ加工情報保持部と、前記アドレス比較部からアドレス一致信号が入力された場合は、前記メモリ部から出力されたメモリデータを前記データ加工情報保持部に保持されたデータ加工情報に基づいて加工し、前記アドレス比較部からアドレス不一致信号が入力された場合は、前記メモリ部から出力されたメモリデータをそのまま通過させるデータ加工部と、前記データ加工部を経たメモリデータを出力するメモリデータ出力部と、を備える。
【発明の効果】
【０００７】
本発明により、メモリのテストツールの正当性を簡易に検証できる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の実施の形態としてのデータ処理装置２０を含むテストプログラム検証システムの構成を概略的に示すブロック図である。
【０００９】
テスト装置１０は、テストツールに含まれるテストプログラムを実行して、メモリ１１におけるテストすべきアドレス（テストアドレス）を生成して出力する。テスト装置１０から出力されたテストアドレスは入力部２１に入力される。
【００１０】
メモリ１１は、例えばＲＡＭであり、入力部２１からテストアドレスが入力されると、このテストアドレスに格納されたメモリデータを出力する。本実施の形態においてメモリ１１は、予めビット不良が無いことが確認されたものを用いることとする。
【００１１】
故障アドレス指定用レジスタ１２は、メモリ１１において意図的に故障状態を作るためのアドレス（故障アドレス）を保持する。この故障アドレスは、メモリデータを加工すべきメモリ１１内のメモリアドレスを示す。故障アドレス指定用レジスタ１２内の値は例えばテスト装置１０によって書き換え可能である。ここでは故障レジスタをレジスタに保持しているが、レジスタの代わりにピン設定により故障アドレスを保持してもよい。即ち、複数のピンをそれぞれ所定の電位に設定することにより故障アドレスを保持してもよい。
【００１２】
アドレス比較回路１３は、入力部２１から入力されたテストアドレスと、故障アドレス指定用レジスタ１２によって保持される故障アドレスとを比較し、両者が一致する場合は一致信号を出力し、一致しない場合は不一致信号を出力する。
【００１３】
ここで、故障アドレスの所定ビットをマスクするマスクデータを故障アドレス指定用レジスタ１２内に用意し、このマスクデータによってマスクされない故障アドレスのビット部分のみをテストアドレスとの比較対象とすることで、同時に複数の故障アドレスを指定してもよい。例えば故障アドレスの下位２ビットをマスクするマスクデータを用意することで、下位から数えて３ビット以上が共通のアドレスを同時に故障アドレスとして指定できる。
【００１４】
データ加工指定用レジスタ１４は、メモリ１１から出力されたメモリデータの加工条件を示すデータ加工情報を保持する。データ加工指定用レジスタ１４内の値は例えばテスト装置１０によって書き換え可能である。ここではデータ加工情報をレジスタに保持しているが、レジスタの代わりにピン設定によりデータ加工情報を保持してもよい。即ち、複数のピンをそれぞれ所定の電位に設定することによりデータ加工情報を保持しても良い。
【００１５】
図２は、データ加工情報の例を示す図である。
【００１６】
データ加工情報は、メモリ１１から出力されたメモリデータに対する加工の有無を示す加工有無情報と、加工するビット位置を示すビット位置情報と、ビット位置情報に示されるビットを０又は１のどちらにセットするかを示すビット値情報とを含む。図２の例では、加工有無情報が加工有り“１”を示し、ビット位置情報が第２ビットを示し（第２ビットが“１”）、ビット値情報が第２ビットを１にセットすること（第２ビットが“１”）を示している。図２に示すデータ加工情報の形式は一例であり本発明はこのような形式に限定されない。
【００１７】
図１に戻り、データ加工回路１５は、アドレス比較回路１３から一致信号が入力された場合は、データ加工指定用レジスタ１４によって保持されるデータ加工情報に基づき、メモリ１１から出力されたメモリデータを加工する。データ加工回路１５は、生成した加工メモリデータを、出力部２２を介してテスト装置１０に出力する。一方、データ加工回路１５は、アドレス比較回路１３から不一致信号が入力された場合は、メモリ１１から読み出されたメモリデータをそのまま出力し、このメモリデータ（非加工メモリデータ）は出力部２２を介してテスト装置１０に入力される。
【００１８】
テスト装置１０は、入力部２１に向けて出力したテストアドレスおよび出力部２２から受け取った加工メモリデータ／非加工メモリデータに基づき、テストプログラムを含むテストツールが正当であるか否かを検証する。例えば、テストアドレスおよび加工メモリデータ／非加工メモリデータ等に基づいてテストツールによってフェイルビットマップを生成し、フェイルビットマップに示される不良個所が、予め与えられた不良個所と一致した場合は、テストツールは正当であると判断できる。テストツールが正当でない場合としては、例えばアドレスの生成アルゴリズムが適正でなくて生成すべきアドレスが生成されていない（例えばテストプログラムにおいてアドレスのインクリメントに誤りがある）などがあり得る。
【００１９】
図３は、図１のテストツール検証システムによる動作を説明するフローチャートである。
【００２０】
テスト装置１０がテストアドレスを生成して入力部２１に出力し、入力部２１は、入力されたテストアドレスをメモリ１１およびアドレス比較回路１３に出力する（Ｓ１）。
【００２１】
メモリ１１は、入力部２１から入力されたテストアドレスに格納されたメモリデータをデータ加工回路１５に出力する（Ｓ２）。
【００２２】
アドレス比較回路１３は、入力部２１から入力されたテストアドレスが、故障アドレス指定用レジスタ１２に保持された故障アドレスと一致する場合は（Ｓ３のＹＥＳ）、一致信号を出力し（Ｓ４）、一致しない場合は（Ｓ３のＮＯ）不一致信号を出力する（Ｓ５）。
【００２３】
データ加工回路１５は、アドレス比較回路１３から不一致信号が入力された場合はメモリ１１から読み出されたメモリデータをそのまま出力する（Ｓ６）。一方、データ加工回路１５は、アドレス比較回路１３から一致信号が入力された場合は、データ加工指定用レジスタ１４に保持されたデータ加工情報に基づいて、メモリ１１から読み出されたメモリデータを加工して出力する（Ｓ７）。
【００２４】
以上を繰り返し（Ｓ８のＮＯ）、この繰り返しにおいては、例えばテスト装置１０は、故障アドレス指定用レジスタ１２及びデータ加工指定用レジスタ１４の値を随時書き換えてもよい。テストプログラムが終了したら（Ｓ８のＮＯ）、以上により得た結果を用いてテストツールの検証を行う。
【００２５】
以上のように本実施の形態によれば、メモリから読み出したメモリデータを加工して擬似的に故障状態を作り出すため、故障サンプルをわざわざ作ることなく、テストツールの正当性を簡易に検証できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態に従ったデータ処理装置を備えたテストツール検証システムの構成を示すブロック図である。
【図２】データ加工情報の一例を示す。
【図３】図１のテストツール検証システムによる動作を説明するフローチャートである。
【符号の説明】
【００２７】
１０  テスト装置
１１  メモリ
１２  故障アドレス指定用レジスタ
１３  アドレス比較回路
１４  データ加工指定用レジスタ
１５  データ加工回路
２０  データ処理装置
２１  入力部
２２  出力部
【図１】
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【図２】
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【図３】
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