(57)【要約】【課題】ビアと配線間のビア抵抗不良の発生を良好に防ぐ。【解決手段】半導体基板と、その上に形成された容量と、当該容量に電気的に接続された配線と、配線上に形成されるとともに当該配線に接続されたビアとを含む半導体装置の設計方法が提供される。この設計方法は、容量の容量膜の膜厚を考慮して、配線に接続されたビア１個あたりの許容容量値を設定する工程を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、その上に形成された容量と、当該容量に電気的に接続された配線と、前記配線上に形成されるとともに当該配線に接続されたビアとを含む半導体装置の設計方法であって、
前記容量の容量膜の膜厚を考慮して、前記配線に接続された前記ビア１個あたりの許容容量値を設定する半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法において、
前記容量の容量膜の膜厚に応じて、前記配線に接続された前記ビア１個あたりの許容容量値を設定する半導体装置の設計方法。
【請求項３】
請求項１または２に記載の半導体装置の設計方法において、
前記容量の容量膜の膜厚が厚いほど、前記許容容量値が小さくなるように設定する半導体装置の設計方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の設計方法において、
容量値が等しい前記容量において、容量膜の膜厚が厚いほど、前記配線に接続されるビアの数が多くなるように設定する半導体装置の設計方法。
【請求項５】
請求項１から４いずれかに記載の半導体装置の設計方法において、
前記容量膜の膜厚と、前記ビアと前記配線との接続不良が生じない容量上限値との相関式を取得する工程と、
設計対象のビアが接続される配線に接続された容量の容量膜の膜厚を取得する工程と、
前記相関式を参照して、前記容量膜の膜厚および対応する前記容量上限値に基づき、前記許容容量値を算出する工程と、
を含む半導体装置の設計方法。
【請求項６】
請求項１から４いずれかに記載の半導体装置の設計方法において、
前記容量に含まれる容量膜の膜厚を取得する工程と、
前記容量膜の膜厚に基づき、前記許容容量値を算出する工程と、
を含む半導体装置の設計方法。
【請求項７】
請求項５または６に記載の半導体装置の設計方法において、
設計対象のビアが接続される配線に接続された容量の容量値を取得する工程と、
前記容量の容量値と、前記許容容量値とに基づき、前記配線に接続されるビアの必要個数を算出する工程と、
をさらに含む半導体装置の設計方法。
【請求項８】
請求項１から７いずれかに記載の半導体装置の設計方法において、
前記容量膜は、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＺｒＯｘ、ＨｆＯｘ、またはＨｆＳｉＯｘを含む半導体装置の設計方法。
【請求項９】
請求項１から８いずれかに記載の半導体装置の設計方法において、
前記配線は、バリアメタル膜を含み、前記ビアは、前記バリアメタル膜を介して前記配線と接続される半導体装置の設計方法。
【請求項１０】
半導体基板と、
前記半導体基板上に、
第１の下部電極、第１の容量膜および第１の上部電極がこの順で積層された第１の容量と、
第２の下部電極、前記第１の容量膜よりも膜厚が厚い第２の容量膜および第２の上部電極がこの順で積層された第２の容量と、
前記第１の容量および前記第２の容量にそれぞれ電気的に接続された第１の配線および第２の配線と、
前記第１の配線および前記第２の配線の上部にそれぞれ接続された第１のビアおよび第２のビアと、
を含み、
前記第１のビアは、ビア１個あたりの前記第１の容量の容量値が第１の所定の値以下となるように構成され、前記第２のビアは、ビア１個あたりの前記第２の容量の容量値が前記第１の所定の値よりも低い第２の所定の値以下となるように構成された半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に、下部電極、容量膜および上部電極がこの順で積層された容量、前記容量に電気的に接続された配線、および前記配線の上部に接続されたビアの複数の組合せと、を含み、
前記複数の組合せにおいて、複数の前記ビアは、前記容量の前記容量膜の膜厚が厚い程、ビア１個あたりの前記容量の容量値が低くなるように構成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、配線に接続されるビアは、電気的に低抵抗であることが求められている。しかし、とくに、大容量と電気的に接続されているビアは、ビア抵抗の不良率が高くなりやすい。半導体装置には、多数のビアが含まれ、ビア形成時の検査で全ての不良を検出することは困難である。そのため、ビア抵抗の不良が生じないように、半導体装置の設計を行う必要がある。
【０００３】
特許文献１には、配線層上に配置する接続孔の総底面積と配線層の上面積との比が１：３００〜１００００に設定された半導体装置が開示されている。これにより、接続孔の形成の際に接続孔内への反応生成物等の堆積および蓄積を有効に防止することができ、この接続孔を介して導電材料が接続される場合に、コンタクト抵抗の増大や変動等を防止することができるとされている。
【０００４】
特許文献２には、半導体基板から電気的にフローティングになっているとともに、所定の配線に設けられるビア１個あたりの金属配線と半導体基板との間の容量値が所定の値以下である半導体装置が開示されている。以下、詳細に説明する。
【０００５】
図４は、一般的なビアを含む半導体装置の構成を示す断面図である。配線１０は、層間絶縁膜１上に形成された下部バリアメタル２、金属配線３およびその上に形成された上部バリアメタル４により構成されている。下部バリアメタル２はＴｉ層２ａおよびＴｉＮ層２ｂにより構成され、上部バリアメタル４はＴｉ層４ａおよびＴｉＮ層４ｂにより構成される。なお、バリアメタルはＴｉＮの単層で構成されていてもよい。ここで、上部バリアメタル４上に形成された層間絶縁膜６には、上部バリアメタル４の一部を残すようにビアホールが形成されており、この中に金属（タングステンなど）を充填することによってビア５が形成されている。ビア５は、不図示の上層の配線に接続されている。
【０００６】
このような構造の配線１０およびビア５においては、配線１０の直下の不図示の配線が大面積かつフローティング状態にある金属配線であるか、配線１０が直接または他の配線を介して大容量のＭＯＳ（ゲート電極）に繋がる場合は、金属配線３に電荷が蓄積されやすい。この場合は、層間絶縁膜６にビアホールを形成する際に上部バリアメタル４の表層に高抵抗層が形成されやすくなる。上部バリアメタル４の表層に高抵抗層が形成されてしまうと、不図示の上層の配線と配線１０との導通が不良となってしまう。
【０００７】
図５は、大面積のゲート電極に配線を介して接続されたビア１個あたりのゲート電極と半導体基板との間の容量値（ｐＦ）と、上下配線間での導通不良の発生率（％）との関係を示す図である。なお、ビアの断面は、設計上では、概ね０．４μｍ×０．４μｍの正方形（完成物では直径が概ね０．４μｍの円）である。
【０００８】
ビア１個あたりのゲート電極と半導体基板との間の容量値（即ち、ゲート電極と半導体基板との間の容量値をビア個数で除した値）が約２０ｐＦのときには、３０ｐＦ以上のときに比べてビア抵抗不良率が大幅に低減している。また、８ｐＦ以下であれば、上下の配線間で導通不良がほとんど発生していないことが確認できる。よってこのような場合には、ビア１個あたりのゲート電極と半導体基板との間の容量値が８ｐＦを超えないようにビアの数を設定する。これにより、金属配線を複数備える多層配線構造の半導体装置において、ビア形成時に生成されてしまうことのある高抵抗層に起因する導通不良を低減することが期待される。
【特許文献１】特開２００１−３０８０６７号公報
【特許文献２】特開２００５−２５２０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、本発明者の検討により、半導体装置の構成によって、ビア１個あたりのゲート電極と半導体基板との間の容量値が８ｐＦ以下となるようにしても、ビアの導通不良が生じる場合があることが明らかになった。
【課題を解決するための手段】
【００１０】
本発明者は、上記のようなビアの導通不良が生じる原因を詳細に検討した結果、以下の現象を見出した。
図３は、容量を構成する容量膜（ＳｉＯ２）の膜厚（Å）とビア抵抗不良を発生させないためのビア１個あたりの許容容量値（容量上限値）との相関関係を示す図である。図中、斜線で示した領域が、ビアの抵抗不良が発生しなかった領域である。ここで、ビア１個あたりの直径が０．４０μｍの場合を示す。
【００１１】
この図から、容量の容量膜の厚さが異なると、ビア抵抗不良を発生させないための上限容量値が異なることがわかる。容量膜の厚さが厚いほど、上限容量値が低くなっている。ここでは、ビア１個あたりの容量値Ｙ（ビア直径０．４０μｍにおける容量値（ｐＦ））と、前記容量膜の膜厚Ｘ（Å）との関係が、ｌｏｇＹ≦−ａｌｏｇＸ＋ｂ（ａ＝約０．８７９、ｂ＝約２．３１７）で表される。このように、ビアの抵抗不良の発生の有無の境界は、ＸとＹの対数により直線で表され、ＸとＹの値がその直線よりも小さい領域にあればビアの抵抗不良が発生しない。たとえば、容量膜の膜厚が１０００Åの場合、ビア１個あたりの容量値が１ｐＦより低くなるように設計しないと、ビア抵抗不良が生じてしまう。一方、容量膜の膜厚が１００Åの場合、ビア１個あたりの容量値が１ｐＦよりも高くても、ビア抵抗不良が生じない。
【００１２】
しかし、従来、容量膜の膜厚を考慮することなく容量上限値を設定していた。そのため、容量膜の膜厚が厚い場合にビア抵抗不良が生じてしまうということがあった。
【００１３】
本発明によれば、
半導体基板と、その上に形成された容量と、当該容量に電気的に接続された配線と、前記配線上に形成されるとともに当該配線に接続されたビアとを含む半導体装置の設計方法であって、
前記容量の容量膜の膜厚を考慮して、前記配線に接続された前記ビア１個あたりの許容容量値を設定する半導体装置の設計方法
が提供される。
【００１４】
ここで、許容容量値とは、ビア抵抗不良を発生させない範囲の容量値のことであり、図３に示した容量上限値と同等とすることができる。このように、容量の容量膜の膜厚を考慮してビア１個あたりの許容容量値を設定するので、たとえば容量膜の膜厚が厚いような場合でも、ビア抵抗不良の発生を良好に防ぐことができる。また、容量の容量膜の膜厚に応じてビア１個あたりの許容容量値を設定することにより、過剰な設計制限を行うことなく、ビア抵抗不良の発生を効果的に防ぐことができる。
【００１５】
本発明によれば、
前記半導体基板上に、
第１の下部電極、第１の容量膜および第１の上部電極がこの順で積層された第１の容量と、
第２の下部電極、前記第１の容量膜よりも膜厚が厚い第２の容量膜および第２の上部電極がこの順で積層された第２の容量と、
前記第１の容量および前記第２の容量にそれぞれ電気的に接続された第１の配線および第２の配線と、
前記第１の配線および前記第２の配線の上部にそれぞれ接続された第１のビアおよび第２のビアと、
を含み、
前記第１のビアは、ビア１個あたりの前記第１の容量の容量値が第１の所定の値以下となるように構成され、前記第２のビアは、ビア１個あたりの前記第２の容量の容量値が前記第１の所定の値よりも低い第２の所定の値以下となるように構成された半導体装置
が提供される。
【００１６】
本発明によれば、
半導体基板と、
前記半導体基板上に、下部電極、容量膜および上部電極がこの順で積層された容量、前記容量に電気的に接続された配線、および前記配線の上部に接続されたビアの複数の組合せと、を含み、
前記複数の組合せにおいて、複数の前記ビアは、前記容量の前記容量膜の膜厚が厚い程、ビア１個あたりの前記容量の容量値が低くなるように構成された半導体装置
が提供される。
【００１７】
このような構成により、過剰な設計制限を行うことなく、ビア抵抗不良の発生を効果的に防ぐことができる。
【発明の効果】
【００１８】
本発明によれば、ビアと配線間のビア抵抗不良の発生を良好に防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
本実施の形態において、半導体基板と、その上に形成された容量と、当該容量に電気的に接続された配線と、配線上に形成されるとともに当該配線に接続されたビアとを含む半導体装置を、容量の容量膜の膜厚を考慮して、配線に接続されたビア１個あたりの許容容量値を設定するように設計する。
【００２１】
図１は、本実施の形態における半導体装置の設計手順を示すフローチャートである。
まず、設計対象のビアが接続される配線に接続された容量を構成する容量膜の膜厚を取得する（Ｓ１０）。つづいて、ステップＳ１０で取得した容量膜の膜厚に基づき、ビア１個あたりの許容容量値を算出する（Ｓ１２）。なお、本実施の形態において、予め、図３に示したような、ビアと配線との接続不良が生じない容量上限値との相関式を取得しておくことができる。ステップＳ１２において、この相関式を参照して、ステップＳ１０で取得した容量膜の膜厚および対応する容量上限値に基づき、許容容量値を算出することができる。
【００２２】
つづいて、設計対象のビアが接続される配線に接続された容量の容量値を取得する（Ｓ１４）。その後、ステップＳ１４で取得した容量の容量値と、ステップＳ１２で算出した許容容量値とに基づき、配線に接続されるビアの必要個数を算出する（Ｓ１６）。この後、設計結果に基づき、半導体装置が製造される。
【００２３】
なお、図３では、ビア１個あたりの容量値と容量膜の膜厚との相関式を示しているが、ビアと配線との接続面積の単位あたりの容量値と容量膜の膜厚との相関式を用いることもできる。この場合も、ステップＳ１２で説明したのと同様に、相関式を参照して、ステップＳ１０で取得した容量膜の膜厚および対応する容量上限値に基づき、許容容量値を算出することができる。さらに、ステップＳ１６において、各ビアと配線との接触面積を考慮して、配線に接続されるビアの必要個数を算出することができる。
【００２４】
図２は、本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。ここでは、半導体装置に含まれる容量の容量膜の膜厚に応じて、ビア１個あたり（すなわちビアと下層配線との接触面積あたり）の容量値が、許容容量値以下となるようにビアの数を設定した例を模式的に示す。
【００２５】
図２（ａ）に示すように、半導体装置１００ａは、半導体基板（不図示）、半導体基板上に形成された第１の絶縁層１０２およびその上に形成された第２の絶縁層１０４を含む。第１の絶縁層１０２には、第１の容量１１２ａが設けられる。第１の容量１１２ａは、第１の下部電極１０６ａ、第１の上部電極１１０ａおよび第１の下部電極１０６ａと第１の上部電極１１０ａとの間に設けられた第１の容量膜１０８ａを含む。第１の容量膜１０８ａは、たとえばＳｉＯ２やＴａ２Ｏ５、Ａｌ２Ｏ３、ＺｒＯｘ、ＨｆＯｘ、またはＨｆＳｉＯｘ等の高誘電率材料により構成することができる。また、第１の容量膜１０８ａは、高誘電率材料の酸化膜とすることができる。第１の容量膜１０８ａは、たとえばＣＶＤ法やＡＬＤ（原子層堆積）法等により成膜することができる。
【００２６】
第２の絶縁層１０４には、第１の下層配線１２２ａが設けられる。第１の下層配線１２２ａは、第１の配線金属膜１１８ａならびにその上下にそれぞれ設けられた第１の下部バリアメタル膜１１６ａおよび第１の上部バリアメタル膜１２０ａを含む。第１の下部バリアメタル膜１１６ａおよび第１の上部バリアメタル膜１２０ａとしては、たとえば、Ｔｉ、ＴｉＮ、これらの積層膜、たとえば下層Ｔｉ層、上層ＴｉＮ層からなる積層膜等が例示される。
【００２７】
第１の下層配線１２２ａは、下層ビア１１４ａおよび下層ビア１１４ｂを介して第１の容量１１２ａに接続される。第２の絶縁層１０４上には第１の上部配線１２６ａが設けられている。第１の下層配線１２２ａは、第１の上部ビア１２４ａ、第２の上部ビア１２４ｂおよび第３の上部ビア１２４ｃを介して第１の上部配線１２６ａと接続される。
【００２８】
本実施の形態において、第１の上部ビア１２４ａ、第２の上部ビア１２４ｂおよび第３の上部ビア１２４ｃは、同じ断面積を有する構成とすることができる。
【００２９】
図２（ｂ）は、図２（ａ）に示した半導体装置１００ａの他の例を部分的に示す。
半導体装置１００ｂは、半導体装置１００ａとほぼ同様の構成を有するが、第１の容量１１２ａにかえて第２の容量１１２ｂを有する。第２の容量１１２ｂは、第２の下部電極１０６ｂ、第２の上部電極１１０ｂおよび第２の下部電極１０６ｂと第２の上部電極１１０ｂとの間に設けられた第２の容量膜１０８ｂを含む。ここで、第２の容量膜１０８ｂは、第１の容量膜１０８ａと同じ材料により構成される。
【００３０】
また、半導体装置１００ｂは、第２の下層配線１２２ｂおよび第２の上層配線１２６ｂを含む。第２の下層配線１２２ｂは、第２の配線金属膜１１８ｂならびにその上下に設けられた第２の下部バリアメタル膜１１６ｂおよび第２の上部バリアメタル膜１２０ｂを含む。第２の下層配線１２２ｂは、下層ビア１１４ｃおよび下層ビア１１４ｄを介して第２の容量１１２ｂに接続される。第２の下層配線１２２ｂは、第４の上層ビア１２４ｄを介して第２の上層配線１２６ｂと接続される。第２の下層配線１２２ｂは、第１の下層配線１２２ａと同様の材料により構成することができる。
【００３１】
ここで、第２の容量１１２ｂは、第１の容量１１２ａと実質的に等しい容量値を有するものとすることができる。第２の容量膜１０８ｂは、第１の容量膜１０８ａよりも膜厚が薄く形成される。
【００３２】
以上のような構成の半導体装置１００ａおよび半導体装置１００ｂにおいて、第１の下層配線１２２ａおよび第２の下層配線１２２ｂにそれぞれ接続されるビアは、以下のようにして形成することができる。ここでは、第１の下層配線１２２ａに接続されるビアを例として説明する。第２の下層配線１２２ｂに接続されるビアも同様に形成される。
【００３３】
第２の絶縁層１０４中に第１の下層配線１２２ａを形成した後、ビアを形成するためのスルーホールをエッチングにより形成する。スルーホールは、第１の下層配線１２２ａの第１の上部バリアメタル膜１２０ａに達するように形成される。このとき、第１の下層配線１２２ａが第１の容量１１２ａ等の容量に接続されていると、スルーホール形成時のエッチング時に、反応生成物が堆積しやすくなったり、エッチング選択比が変動したりして接続不良が生じやすくなる。また、とくに、第１の下層配線１２２ａが上面に第１の上部バリアメタル膜１２０ａを有した構成の場合、このような接続不良が生じやすい。
【００３４】
本実施の形態において、スルーホール形成時に、第１の下層配線１２２ａに接続された第１の容量１１２ａの第１の容量膜１０８ａの膜厚に応じて、スルーホールの数や面積が設定される。そのため、ビア１個あたりの帯電量を分散することができる。これにより、第１の上部バリアメタル膜１２０ａに高抵抗層が形成されたり、反応生成物が堆積するのを防ぐことができ、ビアの抵抗不良を防ぐことができる。また、本実施の形態において、各ビアのビア径を等しく形成し、第１の容量膜１０８ａの膜厚に応じて、ビア数が多くなるように形成することができる。これにより、万一導通不良のビアが生じた場合でも、他のビアによって電流の迂回路を確保することもできる。
【００３５】
なお、半導体装置１００ａと半導体装置１００ｂとは、別の半導体装置を示したものとすることもできるが、同じ半導体装置内の異なる部分を示したものとすることもできる。また、半導体装置は、半導体基板（不図示）上に、下部電極、容量膜および上部電極がこの順で積層された容量、容量に電気的に接続された配線、および配線の上部に接続されたビアの複数の組合せを含むことができる。この場合、複数の組合せにおいて、複数のビアは、容量の容量膜の膜厚が厚い程、ビア１個あたりの容量の容量値が低くなるように構成することができる。さらに、たとえば半導体装置１００ａにおいて、第１の下層配線１２２ａが膜厚の異なる複数の容量に接続されている場合、各容量毎に必要なビア数を算出し、その合計数を第１の下層配線１２２ａの上部に接続するビアの数として設定することができる。
【００３６】
次に、具体例を説明する。
図２の第１の容量１１２ａおよび第２の容量１１２ｂの容量値が同じであると想定する。また、図２（ａ）の第１の容量膜１０８ａの膜厚が１０００Å、図２（ｂ）の第２の容量膜１０８ｂの膜厚が１００Åであると想定する。
【００３７】
従来、第１の容量膜１０８ａおよび第２の容量膜１０８ｂの膜厚を考慮せずに、各ビアの許容容量値を設定していた。そのため、第１の容量１１２ａおよび第２の容量１１２ｂの容量値が同じ場合、第１の下層配線１２２ａに接続されるビアの数と第２の下層配線１２２ｂに接続されるビアの数が同じに設定されていた。たとえば、第１の下層配線１２２ａに接続されるビアおよび第２の下層配線１２２ｂに接続されるビアのいずれも直径が０．４０μｍ、第１の容量１１２ａおよび第２の容量１１２ｂの容量のいずれも約６ｐＦであるとする。ここで、図３の相関式に従うと仮定する。この場合に、第１の下層配線１２２ａと第１の上部配線１２６ａとの間のビア数を、第２の下層配線１２２ｂと第２の上層配線１２６ｂとの間のビア数と同じ１つにすると、半導体装置１００ａにおいて、許容容量値を超えてしまいビアの抵抗不良が生じるおそれがある。
【００３８】
本実施の形態においては、容量の容量膜の膜厚を考慮して各ビアの許容容量値を設定しているため、上述したようにビアと配線との接続箇所に高抵抗層が生成されるのを防ぐことができる。これにより、ビアの抵抗不良や導通不良を防ぐことができ、高い信頼性が得られる。
【００３９】
さらに、容量膜の膜厚に応じて適切な許容容量値を設定することにより、過剰な設計制限を行うことなく、ビアの抵抗不良を防ぐことができる。
【００４０】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態における半導体装置の設計手順を示すフローチャートである。
【図２】本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。
【図３】容量を構成する容量膜の膜厚（Å）とビア抵抗不良を発生させないためのビア１個あたりの許容容量値（容量上限値）との相関関係を示す図である。
【図４】一般的なビアを含む半導体装置の構成を示す断面図である。
【図５】大面積のゲート電極に配線を介して接続されたビア１個あたりのゲート電極と半導体基板との間の容量値（ｐＦ）と、上下配線間での導通不良の発生率（％）との関係を示す図である。
【符号の説明】
【００４２】
１００ａ  半導体装置
１００ｂ  半導体装置
１０２  第１の絶縁層
１０４  第２の絶縁層
１０６ａ  第１の下部電極
１０６ｂ  第２の下部電極
１０８ａ  第１の容量膜
１０８ｂ  第２の容量膜
１１０ａ  第１の上部電極
１１０ｂ  第２の上部電極
１１２ａ  第１の容量
１１２ｂ  第２の容量
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ  下層ビア
１１６ａ  第１の下部バリアメタル膜
１１６ｂ  第２の下部バリアメタル膜
１１８ａ  第１の配線金属膜
１１８ｂ  第２の配線金属膜
１２０ａ  第１の上部バリアメタル膜
１２０ｂ  第２の上部バリアメタル膜
１２２ａ  第１の下層配線
１２２ｂ  第２の下層配線
１２４ａ  第１の上部ビア
１２４ｂ  第２の上部ビア
１２４ｃ  第３の上部ビア
１２４ｄ  第４の上層ビア
１２６ａ  第１の上部配線
１２６ｂ  第２の上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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