(57)【要約】【課題】  記憶素子に１ライト型SRAM素子を用いながら、複数のロウアドレスにまたがる連続データの書き込みを可能とする半導体記憶装置を提供する。【解決手段】  ロウアドレスが偶数の偶数アドレスデータをそれぞれ保存する偶数アドレス用記憶素子M001〜M424、対応する行に接続された偶数アドレス用記憶素子M001〜M424を行毎に選択する偶数アドレス用ワード線WW0〜WW4、対応する列に接続された偶数アドレス用記憶素子M001〜M424に偶数アドレスデータを伝送する偶数アドレス用ビット線WBE1a〜WBE24b、ロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M101〜M524、対応する行に接続された奇数アドレス用記憶素子M101〜M524を行毎に選択する奇数アドレス用ワード線WW1〜WW5、及び対応する列に接続された奇数アドレス用記憶素子M101〜M524に奇数アドレスデータを伝送する複数の奇数アドレス用ビット線WBO1a〜WBO24bを備える。【選択図】    図２
2007149176.tif 000002
【特許請求の範囲】
【請求項１】
偶数アドレス用メモリアレイに配置され、ロウアドレスが偶数の偶数アドレスデータをそれぞれ保存する複数の偶数アドレス用記憶素子と、
それぞれ前記偶数アドレス用メモリアレイの行方向に延伸し、対応する行に接続された前記複数の偶数アドレス用記憶素子を行毎に選択可能にする複数の偶数アドレス用ワード線と、
それぞれ前記偶数アドレス用メモリアレイの列方向に延伸し、対応する列に接続された前記複数の偶数アドレス用記憶素子に前記偶数アドレスデータを伝送可能にする複数の偶数アドレス用ビット線と、
奇数アドレス用メモリアレイに配置され、前記ロウアドレスが奇数の奇数アドレスデータを保存する複数の奇数アドレス用記憶素子と、
それぞれ前記奇数アドレス用メモリアレイの行方向に延伸し、対応する行に接続された前記複数の奇数アドレス用記憶素子を行毎に選択可能にする複数の奇数アドレス用ワード線と、
それぞれ前記奇数アドレス用メモリアレイの列方向に延伸し、対応する列に接続された前記複数の奇数アドレス用記憶素子に前記奇数アドレスデータを伝送可能にする複数の奇数アドレス用ビット線
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記複数の偶数アドレス用ビット線のそれぞれに前記偶数アドレスデータを出力する偶数アドレス用ライトアンプを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の偶数アドレス用ビット線のそれぞれを介して前記複数の偶数アドレス用記憶素子のそれぞれに保存された前記偶数アドレスデータを読み出す偶数アドレス用リードアンプを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の奇数アドレス用ビット線のそれぞれに前記奇数アドレスデータを出力する奇数アドレス用ライトアンプを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記複数の奇数アドレス用ビット線のそれぞれを介して前記複数の奇数アドレス用記憶素子のそれぞれに保存された前記奇数アドレスデータを読み出す奇数アドレス用リードアンプを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にスタティックRAM(SRAM)に関する。
【背景技術】
【０００２】
SRAM素子には、1系統のデータの入出力ポートを有するシングルポート型と、複数系統の入出力ポートを有するマルチポート型とがある（例えば、特許文献1参照。）。マルチポート型のSRAM素子には、1つの書き込み用ポートと1つの読み出し用ポートを有する1リード1ライト型、2つの書き込み用ポートと1つの読み出し用ポートを有する1リード2ライト型等がある。一般的なSRAMアレイにおいては、アレイ状にSRAM素子が配置されている。そのため、例えば書き込まれる連続データの先頭データのロウアドレスが偶数で、最終データのロウアドレスが奇数である場合、データが書き込まれるSRAM素子の配置は行方向の複数行にまたがる。この場合、1リード1ライト型のSRAM素子を用いると、ロウアドレスが偶数のデータがロウアドレスが奇数のSRAM素子に書き込まれたり、ロウアドレスが奇数のデータがロウアドレスが偶数のSRAM素子に書き込まれるという問題があった。そのため、バッファメモリ等の連続データを記憶する必要がある記憶装置では、1リード1ライト型のSRAM素子よりも高価な1リード2ライト型あるいは2リード2ライト型のSRAM素子を用いなければならないという問題があった。
【特許文献１】特開2003−132684号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、記憶素子に１ライト型SRAM素子を用いながら、複数のロウアドレスにまたがる連続データの書き込みを可能とする半導体記憶装置を提供する。
【課題を解決するための手段】
【０００４】
本発明の態様によれば、偶数アドレス用メモリアレイに配置され、ロウアドレスが偶数の偶数アドレスデータをそれぞれ保存する複数の偶数アドレス用記憶素子と、それぞれ偶数アドレス用メモリアレイの行方向に延伸し、対応する行に接続された複数の偶数アドレス用記憶素子を行毎に選択可能にする複数の偶数アドレス用ワード線と、それぞれ偶数アドレス用メモリアレイの列方向に延伸し、対応する列に接続された複数の偶数アドレス用記憶素子に偶数アドレスデータを伝送可能にする複数の偶数アドレス用ビット線と、奇数アドレス用メモリアレイに配置され、ロウアドレスが奇数の奇数アドレスデータを保存する複数の奇数アドレス用記憶素子と、それぞれ奇数アドレス用メモリアレイの行方向に延伸し、対応する行に接続された複数の奇数アドレス用記憶素子を行毎に選択可能にする複数の奇数アドレス用ワード線と、それぞれ奇数アドレス用メモリアレイの列方向に延伸し、対応する列に接続された複数の奇数アドレス用記憶素子に奇数アドレスデータを伝送可能にする複数の奇数アドレス用ビット線とを備える半導体記憶装置が提供される。
【発明の効果】
【０００５】
本発明によれば、記憶素子に１ライト型SRAM素子を用いながら、複数のロウアドレスにまたがる連続データの書き込みを可能とする半導体記憶装置が提供可能である。
【発明を実施するための最良の形態】
【０００６】
次に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお以下の示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００７】
（第1の実施の形態）
第1の実施の形態に係る半導体記憶装置は、144ビットのアドレス空間中の任意の24ビットの書き込みが可能であり、図1に示すように、偶数アドレス用メモリアレイ20及び奇数アドレス用メモリアレイ21を有する。偶数アドレス用メモリアレイ20には、図2に示すように、ロウアドレスが偶数の偶数アドレスデータを保存する複数の偶数アドレス用記憶素子M001, …, M009, M010, …, M024, M201, …, M209, M210, …, M224, M401, …, M409, M410, …, M424が3行24列のアレイ状に配置されている。なお、ここでは偶数は0を含むものとする。具体的には、複数の偶数アドレス用記憶素子M001, …, M009, M010, …, M024のそれぞれは、ロウアドレスが0の偶数アドレスデータを保存する。複数の偶数アドレス用記憶素子M201, …, M209, M210, …, M224のそれぞれは、ロウアドレスが2の偶数アドレスデータを保存する。複数の偶数アドレス用記憶素子M401, …, M409, M410, …, M424のそれぞれは、ロウアドレスが4の偶数アドレスデータを保存する。複数の偶数アドレス用記憶素子M001, …, M009, M010, …, M024は偶数アドレスメモリアレイ20の行方向に配置されている。複数の偶数アドレス用記憶素子M201, …, M209, M210, …, M224は、複数の偶数アドレス用記憶素子M001, …, M009, M010, …, M024のそれぞれに平行に配置されている。複数の偶数アドレス用記憶素子M401, …, M409, M410, …, M424は、複数の偶数アドレス用記憶素子M201, …, M209, M210, …, M224のそれぞれに平行に配置されている。
【０００８】
さらに偶数アドレス用メモリアレイ20は、偶数アドレスデータの書き込み時に、対応する行に接続された複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424を行毎に選択可能にする複数の偶数アドレス用書き込みワード線WW0, WW2, WW4を有する。複数の偶数アドレス用書き込みワード線WW0, WW2, WW4のそれぞれは、偶数アドレスメモリアレイ20の行方向に延伸する。具体的には、偶数アドレス用書き込みワード線WW0は、複数の偶数アドレス用記憶素子M001〜M024のそれぞれに含まれる後述する一対の書き込みトランジスタのゲートに電気的に接続されている。偶数アドレス用書き込みワード線WW2は、複数の偶数アドレス用記憶素子M201〜M224のそれぞれに含まれる一対の書き込みトランジスタのゲートに電気的に接続されている。偶数アドレス用書き込みワード線WW4は、複数の偶数アドレス用記憶素子M401〜M424のそれぞれに含まれる一対の書き込みトランジスタのゲートに電気的に接続されている。
【０００９】
また偶数アドレス用メモリアレイ20は、偶数アドレスデータの読み出し時に、対応する行に接続された複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424を行毎に選択可能にする複数の偶数アドレス用読み出しワード線RW0, RW2, RW4を有する。複数の偶数アドレス用読み出しワード線RW0, RW2, RW4のそれぞれは、偶数アドレスメモリアレイ20の行方向に延伸する。偶数アドレス用読み出しワード線RW0は、複数の偶数アドレス用記憶素子M001〜M024のそれぞれに含まれる後述する一対の読み出しトランジスタのゲートに電気的に接続されている。偶数アドレス用読み出しワード線RW2は、複数の偶数アドレス用記憶素子M201〜M224のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。偶数アドレス用読み出しワード線RW4は、複数の偶数アドレス用記憶素子M401〜M424のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。
【００１０】
偶数アドレス用メモリアレイ20は、書き込み時に対応する列に接続された複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424のいずれかに偶数アドレスデータを伝送可能にする複数の偶数アドレス用書き込みビット線WBE1a, WBE1b, …, WBE9a, WBE9b, WBE10a, WBE10b, …WBE24a, WBE24bをさらに有する。複数の偶数アドレス用書き込みビット線WBE1a, WBE1b, …, WBE9a, WBE9b, WBE10a, WBE10b, …WBE24a, WBE24bのそれぞれは、偶数アドレス用メモリアレイ20の列方向に延伸する。一対の偶数アドレス用書き込みビット線WBE1a, WBE1bは、カラムアドレスが1でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M001, M201, M401のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の偶数アドレス用書き込みビット線WBE9a, WBE9bは、カラムアドレスが9でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M009, M209, M409のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の偶数アドレス用書き込みビット線WBE10a, WBE10bは、カラムアドレスが10でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M010, M210, M410のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の偶数アドレス用書き込みビット線WBE24a, WBE24bは、カラムアドレスが24でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M024, M224, M424のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。
【００１１】
偶数アドレス用メモリアレイ20は、読み出し時に対応する列に接続された複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424のいずれかから読み出される偶数アドレスデータを伝送する複数の偶数アドレス用読み出しビット線RBE1a, RBE1b, …, RBE9a, RBE9b, RBE10a, RBE10b, …RBE24a, RBE24bをさらに有する。複数の偶数アドレス用読み出しビット線RBE1a, RBE1b, …, RBE9a, RBE9b, RBE10a, RBE10b, …RBE24a, RBE24bは、それぞれ偶数アドレス用メモリアレイ20の列方向に延伸する。一対の偶数アドレス用読み出しビット線RBE1a, RBE1bは、カラムアドレスが1でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M001, M201, M401のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の偶数アドレス用読み出しビット線RBE9a, RBE9bは、カラムアドレスが9でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M009, M209, M409のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の偶数アドレス用読み出しビット線RBE10a, RBE10bは、カラムアドレスが10でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M010, M210, M410のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の偶数アドレス用読み出しビット線RBE24a, RBE24bは、カラムアドレスが24でロウアドレスが偶数の偶数アドレスデータを保存する偶数アドレス用記憶素子M024, M224, M424のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。
【００１２】
図1に示す偶数アドレス用ライトデコーダ60は、偶数アドレスデータを複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424のいずれかに書き込む際に、図2に示す複数の偶数アドレス用書き込みワード線WW0, WW2, WW4のいずれかに書き込み時偶数アドレス選択信号を出力し、偶数アドレスデータのロウアドレスを特定する。また図1に示す偶数アドレス用リードデコーダ62は、偶数アドレスデータを複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424のいずれかから読み出す際に、図2に示す複数の偶数アドレス用読み出しワード線RW0, RW2, RW4のいずれかに読み出し時偶数アドレス選択信号を出力し、偶数アドレスデータのロウアドレスを特定する。
【００１３】
図1に示す偶数アドレス用ライトプリチャージ回路40は、図2に示す複数の偶数アドレス用書き込みビット線WBE1a, WBE1b, …, WBE24a, WBE24bのそれぞれの電位を高レベル電位にプリチャージする。図1に示す偶数アドレス用ライトアンプ30は、図2に示す複数の偶数アドレス用書き込みビット線WBE1a, WBE1b, …, WBE24a, WBE24bのそれぞれを介して、複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424のそれぞれに偶数アドレスデータを書き込む。
【００１４】
図1に示す偶数アドレス用リードプリチャージ回路42は、図2に示す複数の偶数アドレス用読み出しビット線RBE1a, RBE1b, …, RBE24a, RBE24bのそれぞれの電位を高レベル電位にプリチャージする。図1に示す偶数アドレス用リードアンプ50は、図2に示す複数の偶数アドレス用読み出しビット線RBE1a, RBE1b, …, RBE24a, RBE24bのそれぞれを介して、複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424のそれぞれに書き込まれた偶数アドレスデータを読み出す。
【００１５】
図1に示す奇数アドレス用メモリアレイ21は、図2に示すように、ロウアドレスが奇数の奇数アドレスデータを保存する複数の奇数アドレス用記憶素子M101, …, M109, M110, …, M124, M301, …, M309, M310, …, M324, M501, …, M509, M510, …, M524が3行24列のアレイ状に配置されている。具体的には、複数の奇数アドレス用記憶素子M101, …, M109, M110, …, M124のそれぞれは、ロウアドレスが1の奇数アドレスデータを保存する。複数の奇数アドレス用記憶素子M301, …, M309, M310, …, M324のそれぞれは、ロウアドレスが3の奇数アドレスデータを保存する。複数の奇数アドレス用記憶素子M501, …, M509, M510, …, M524のそれぞれは、ロウアドレスが5の奇数アドレスデータを保存する。複数の奇数アドレス用記憶素子M101, …, M109, M110, …, M124は奇数アドレスメモリアレイ21の行方向に配置されている。複数の奇数アドレス用記憶素子M301, …, M309, M310, …, M324は、複数の奇数アドレス用記憶素子M101, …, M109, M110, …, M124のそれぞれに平行に配置されている。複数の奇数アドレス用記憶素子M501, …, M509, M510, …, M524は、複数の奇数アドレス用記憶素子M301, …, M309, M310, …, M324のそれぞれに平行に配置されている。
【００１６】
さらに奇数アドレス用メモリアレイ21は、奇数アドレスデータの書き込み時に、対応する行に接続された複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524を行毎に選択可能にする複数の奇数アドレス用書き込みワード線WW1, WW3, WW5を有する。複数の奇数アドレス用書き込みワード線WW1, WW3, WW5のそれぞれは、奇数アドレスメモリアレイ21の行方向に延伸する。具体的には、奇数アドレス用書き込みワード線WW1は、複数の奇数アドレス用記憶素子M101〜M124のそれぞれに含まれる一対の書き込みトランジスタのゲートに電気的に接続されている。奇数アドレス用書き込みワード線WW3は、複数の奇数アドレス用記憶素子M301〜M324のそれぞれに含まれる一対の書き込みトランジスタのゲートに電気的に接続されている。奇数アドレス用書き込みワード線WW5は、複数の奇数アドレス用記憶素子M501〜M524のそれぞれに含まれる一対の書き込みトランジスタのゲートに電気的に接続されている。
【００１７】
また奇数アドレス用メモリアレイ21は、奇数アドレスデータの読み出し時に、対応する行に接続された複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524を行毎に選択可能にする複数の奇数アドレス用読み出しワード線RW1, RW3, RW5を有する。複数の奇数アドレス用読み出しワード線RW1, RW3, RW5のそれぞれは、奇数アドレスメモリアレイ21の行方向に延伸する。奇数アドレス用読み出しワード線RW1は、複数の奇数アドレス用記憶素子M101〜M124のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。奇数アドレス用読み出しワード線RW3は、複数の奇数アドレス用記憶素子M301〜M324のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。奇数アドレス用読み出しワード線RW5は、複数の奇数アドレス用記憶素子M501〜M524のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。
【００１８】
奇数アドレス用メモリアレイ21は、書き込み時に対応する列に接続された複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524のいずれかに奇数アドレスデータを伝送可能にする複数の奇数アドレス用書き込みビット線WBO1a, WBO1b, …, WBO9a, WBO9b, WBO10a, WBO10b, …WBO24a, WBO24bをさらに有する。複数の奇数アドレス用書き込みビット線WBO1a, WBO1b, …, WBO9a, WBO9b, WBO10a, WBO10b, …WBO24a, WBO24bのそれぞれは、奇数アドレス用メモリアレイ21の列方向に延伸する。一対の奇数アドレス用書き込みビット線WBO1a, WBO1bは、カラムアドレスが1でロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M101, M301, M501のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の奇数アドレス用書き込みビット線WBO9a, WBO9bは、カラムアドレスが9でロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M109, M309, M509のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の奇数アドレス用書き込みビット線WBO10a, WBO10bは、カラムアドレスが10でロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M110, M310, M510のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の奇数アドレス用書き込みビット線WBO24a, WBO24bは、カラムアドレスが24でロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M124, M324, M524のそれぞれに含まれる一対の書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。
【００１９】
奇数アドレス用メモリアレイ21は、読み出し時に対応する列に接続された複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524のいずれかから読み出される奇数アドレスデータを伝送可能にする複数の奇数アドレス用読み出しビット線RBO1a, RBO1b, …, RBO9a, RBO9b, RBO10a, RBO10b, …RBO24a, RBO24bをさらに有する。複数の奇数アドレス用読み出しビット線RBO1a, RBO1b, …, RBO9a, RBO9b, RBO10a, RBO10b, …RBO24a, RBO24bのそれぞれは、奇数アドレス用メモリアレイ21の列方向に延伸する。一対の奇数アドレス用読み出しビット線RBO1a, RBO1bは、カラムアドレスが1の奇数アドレス用記憶素子M101, M301, M501のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の奇数アドレス用読み出しビット線RBO9a, RBO9bは、カラムアドレスが9でロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M109, M309, M509のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の奇数アドレス用読み出しビット線RBO10a, RBO10bは、カラムアドレスが10でロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M110, M310, M510のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の奇数アドレス用読み出しビット線RBO24a, RBO24bは、カラムアドレスが24でロウアドレスが奇数の奇数アドレスデータを保存する奇数アドレス用記憶素子M124, M324, M524のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。
【００２０】
図1に示す奇数アドレス用ライトデコーダ61は、奇数アドレスデータを複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524のいずれかに書き込む際に、図2に示す複数の奇数アドレス用書き込みワード線WW1, WW3, WW5のいずれかに書き込み時奇数アドレス選択信号を出力し、奇数アドレスデータのロウアドレスを特定する。また図1に示す奇数アドレス用リードデコーダ63は、奇数アドレスデータを複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524のいずれかから読み出す際に、図2に示す複数の奇数アドレス用読み出しワード線RW1, RW3, RW5のいずれかに読み出し時奇数アドレス選択信号を出力し、読み出される奇数アドレスデータのロウアドレスを特定する。
【００２１】
図1に示す奇数アドレス用ライトプリチャージ回路41は、図2に示す複数の奇数アドレス用書き込みビット線WBO1a, WBO1b, …, WBO24a, WBO24bのそれぞれの電位を高レベル電位にプリチャージする。図1に示す奇数アドレス用ライトアンプ31は、図2に示す複数の奇数アドレス用書き込みビット線WBO1a, WBO1b, …, WBO24a, WBO24bのそれぞれを介して、複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524のそれぞれに奇数アドレスデータを書き込む。
【００２２】
図1に示す奇数アドレス用リードプリチャージ回路43は、図2に示す複数の奇数アドレス用読み出しビット線RBO1a, RBO1b, …, RBO24a, RBO24bのそれぞれの電位を高レベル電位にプリチャージする。図1に示す奇数アドレス用リードアンプ51は、図2に示す複数の奇数アドレス用読み出しビット線RBO1a, RBO1b, …, RBO24a, RBO24bのそれぞれを介して、複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524のそれぞれに書き込まれた奇数アドレスデータを読み出す。
【００２３】
図2に示す偶数アドレス用記憶素子M001は、1リード1ライト型のSRAM素子であり、図3に示すように、ドレイン領域が一方の偶数アドレス用書き込みビット線WBE1aに電気的に接続された一方の書き込みトランジスタWTr1a、ドレイン領域が書き込みトランジスタWTr1aのソース領域に電気的に接続された一方の負荷素子LTr1a、及びドレイン領域が書き込みトランジスタWTr1aのソース領域に電気的に接続された一方のドライバトランジスタDTr1aを有する。さらに偶数アドレス用記憶素子M001は、ドレイン領域が他方の偶数アドレス用書き込みビット線WBE1bに電気的に接続された他方の書き込みトランジスタWTr1b、ドレイン領域が書き込みトランジスタWTr1bのソース領域に電気的に接続された他方の負荷素子LTr1b、及びドレイン領域が書き込みトランジスタWTr1bのソース領域に電気的に接続された他方のドライバトランジスタDTr1bを有する。また偶数アドレス用記憶素子M001は、ドレイン領域が一方の偶数アドレス用読み出しビット線RBE1aに電気的に接続され、ソース領域が書き込みトランジスタWTr1aのソース領域に電気的に接続された一方の読み出しトランジスタRTr1a、及びドレイン領域が他方の偶数アドレス用読み出しビット線RBE1bに電気的に接続され、ソース領域が書き込みトランジスタWTr1bのソース領域に電気的に接続された他方の読み出しトランジスタRTr1bを有する。
【００２４】
書き込みトランジスタWTr1a, WTr1b、読み出しトランジスタRTr1a, RTr1b、及びドライバトランジスタDTr1a, DTr1bのそれぞれはnMOSトランジスタである。負荷素子LTr1a, LTr1bのそれぞれはpMOSトランジスタである。なお、書き込みトランジスタWTr1a, WTr1bにおいて、「ソース領域」及び「ドレイン領域」は互いに交換可能であり、どちらを「ソース領域」若しくは「ドレイン領域」と呼ぶかは単なる名称の選択に過ぎない。
【００２５】
負荷素子LTr1a, LTr1bのそれぞれのソース領域には高位電源VDDが電気的に接続されている。また、ドライバトランジスタDTr1a, DTr1bのそれぞれのソース領域には低位電源VSSが電気的に接続されている。負荷素子LTr1aのゲートとドライバトランジスタDTr1aのゲートはそれぞれ互いに電気的に接続され、CMOSインバータの入力を構成している。また、負荷素子LTr1bのゲートとドライバトランジスタDTr1bのゲートも、それぞれ互いに電気的に接続され、CMOSインバータの入力を構成している。
【００２６】
負荷素子LTr1a及びドライバトランジスタDTr1aからなるCMOSインバータの出力は、書き込みトランジスタWTr1bのソース領域に電気的に接続されると同時に、負荷素子LTr1b及びドライバトランジスタDTr1bからなるCMOSインバータの入力にフィードバックされる。負荷素子LTr1b及びドライバトランジスタDTr1bからなるCMOSインバータの出力は、書き込みトランジスタWTr1aのソース領域にそれぞれ電気的に接続されると同時に、負荷素子LTr1a及びドライバトランジスタDTr1aからなるCMOSインバータの入力にフィードバックされる。書き込みトランジスタWTr1a, WTr1bのそれぞれのゲートは、偶数アドレス用書き込みワード線WW0にそれぞれ電気的に接続されている。読み出しトランジスタRTr1a, RTr1bのそれぞれのゲートは、偶数アドレス用読み出しワード線RW0にそれぞれ電気的に接続されている。図2に示す他の複数の偶数アドレス用記憶素子M002〜M024, M201〜M224, M401〜M424、及び複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524のそれぞれも1リード1ライト型のSRAM素子であり、図3と同様の構成を有する。
【００２７】
次に、ロウアドレス2、カラムアドレス10が半導体記憶装置に書き込まれる連続データの先頭アドレスで、ロウアドレス3、カラムアドレス9が半導体記憶装置に書き込まれる連続データの最終アドレスである場合、すなわち二つの行にまたがって連続データが書き込まれる場合の、図1乃至図3に示した第1の実施の形態に係る半導体記憶装置の書き込み動作例を説明する。
【００２８】
(a) 図1に示す偶数アドレス用ライトアンプ30から図2に示す一方の偶数アドレス用書き込みビット線WBE10a〜WBE24aに高レベル電位の信号が供給され、他方の偶数アドレス用書き込みビット線WBE10b〜WBE24bに低レベル電位の信号が供給される。さらに、図1に示す偶数アドレス用ライトデコーダ60によって、図2に示す偶数アドレス用書き込みワード線WW2に書き込み時偶数アドレス選択信号である高レベル電位の電圧が印可され、複数の偶数アドレス用記憶素子M201〜M224のそれぞれに含まれる図3に示す書き込みトランジスタWTr1a, WTr1bがオン状態となる。
【００２９】
(b) 書き込みトランジスタWTr1a, WTr1bがオン状態となることにより、偶数アドレス用記憶素子M210の書き込みトランジスタWTr1a側のノードに、ロウアドレス2、カラムアドレス10の偶数アドレスデータに対応する高レベル電位の信号が書き込まれる。偶数アドレス用記憶素子M211〜M224のそれぞれにも、ロウアドレスが2で対応するカラムアドレスの偶数アドレスデータが書き込まれる。
【００３０】
(c) また、図1に示す奇数アドレス用ライトアンプ31から図2に示す一方の奇数アドレス用書き込みビット線WBO1a〜WBO9aに高レベル電位の信号が供給され、他方の奇数アドレス用書き込みビット線WBO1b〜WBO9bに低レベル電位の信号が供給される。さらに、図1に示す奇数アドレス用ライトデコーダ61によって、図2に示す奇数アドレス用書き込みワード線WW3に書き込み時奇数アドレス選択信号である高レベル電位の電圧が印可され、複数の奇数アドレス用記憶素子M301〜M324のそれぞれに含まれる図3に示す書き込みトランジスタWTr1a, WTr1bがオン状態となる。
【００３１】
(d) 書き込みトランジスタWTr1a, WTr1bがオン状態となることにより、奇数アドレス用記憶素子M301の書き込みトランジスタWTr1a側のノードに、ロウアドレス3、カラムアドレス1の奇数アドレスデータが書き込まれる。奇数アドレス用記憶素子M302〜M308のそれぞれにも、ロウアドレスが3で対応するカラムアドレスの奇数アドレスデータが書き込まれる。また、奇数アドレス用記憶素子M309の書き込みトランジスタWTr1a側のノードにも、最終アドレスであるロウアドレス3、カラムアドレス9の奇数アドレスデータが書き込まれ、半導体記憶装置は連続データの書き込み動作を終了する。
【００３２】
次に、ロウアドレス1、カラムアドレス10が半導体記憶装置に書き込まれる連続データの先頭アドレスで、ロウアドレス2、カラムアドレス9が半導体記憶装置に書き込まれる連続データの最終アドレスである場合、すなわち二つの行にまたがって連続データが書き込まれる場合の、図1乃至図3に示した第1の実施の形態に係る半導体記憶装置の書き込み動作例を説明する。
【００３３】
(a) 図1に示す奇数アドレス用ライトアンプ31から図2に示す一方の奇数アドレス用書き込みビット線WBO10a〜WBO24aに高レベル電位の信号が供給され、他方の奇数アドレス用書き込みビット線WBO10b〜WBO24bに低レベル電位の信号が供給される。さらに、図1に示す奇数アドレス用ライトデコーダ61によって、図2に示す奇数アドレス用書き込みワード線WW1に書き込み時奇数アドレス選択信号である高レベル電位の電圧が印可されると、複数の奇数アドレス用記憶素子M101〜M124のそれぞれに含まれる図3に示す書き込みトランジスタWTr1a, WTr1bがオン状態となる。
【００３４】
(b) 書き込みトランジスタWTr1a, WTr1bがオン状態となることにより、奇数アドレス用記憶素子M110の書き込みトランジスタWTr1a側のノードに、ロウアドレス1、カラムアドレス10の奇数アドレスデータが書き込まれる。奇数アドレス用記憶素子M111〜M124のそれぞれにも、ロウアドレスが1で対応するカラムアドレスの奇数アドレスデータが書き込まれる。
【００３５】
(c) また、図1に示す偶数アドレス用ライトアンプ30から図2に示す一方の偶数アドレス用書き込みビット線WBE1a〜WBE9aに高レベル電位の信号が供給され、他方の偶数アドレス用書き込みビット線WBE1b〜WBE9bに低レベル電位の信号が供給される。さらに、図1に示す偶数アドレス用ライトデコーダ60によって、図2に示す偶数アドレス用書き込みワード線WW2に書き込み時偶数アドレス選択信号である高レベル電位の電圧が印可されると、複数の偶数アドレス用記憶素子M201〜M224のそれぞれに含まれる図3に示す書き込みトランジスタWTr1a, WTr1bがオン状態となる。
【００３６】
(d) 書き込みトランジスタWTr1a, WTr1bがオン状態となることにより、偶数アドレス用記憶素子M201の書き込みトランジスタWTr1a側のノードに、ロウアドレス2、カラムアドレス1の偶数アドレスデータが書き込まれる。偶数アドレス用記憶素子M202〜M208のそれぞれにも、ロウアドレスが2で対応するカラムアドレスの偶数アドレスデータが書き込まれる。また、偶数アドレス用記憶素子M209の書き込みトランジスタWTr1a側のノードにも、最終アドレスであるロウアドレス2、カラムアドレス9の偶数アドレスデータが書き込まれ、半導体記憶装置は連続データの書き込み動作を終了する。
【００３７】
次に、ロウアドレス2、カラムアドレス10が半導体記憶装置から読み出される連続データの先頭アドレスで、ロウアドレス3、カラムアドレス9が半導体記憶装置から読み出される連続データの最終アドレスである場合、すなわち二つの行にまたがって記憶された連続データが読み出される場合の、図1乃至図3に示した第1の実施の形態に係る半導体記憶装置の読み出し動作例を説明する。
【００３８】
(a) 図1に示す偶数アドレス用リードプリチャージ回路42から図2に示す一方の偶数アドレス用読み出しビット線RBE10a〜RBE24aに高レベル電位の電圧がプリチャージされる。さらに、図1に示す偶数アドレス用リードデコーダ62によって、図2に示す偶数アドレス用読み出しワード線RW2に読み出し時偶数アドレス選択信号である高レベル電位の電圧が印可され、複数の偶数アドレス用記憶素子M201〜M224のそれぞれに含まれる図3に示す読み出しトランジスタRTr1a, RTr1bがオン状態となる。
【００３９】
(b) 偶数アドレス用記憶素子M210の読み出しトランジスタRTr1a側のノードに、ロウアドレス2、カラムアドレス10の偶数アドレスデータに対応する高レベル電位の信号が記憶されていた場合、読み出しトランジスタRTr1aがオン状態となっても、偶数アドレス用読み出しビット線RBE10aの電圧は高レベル電位を維持する。偶数アドレス用リードアンプ50は、偶数アドレス用読み出しビット線RBE10aの電位状態に基づいて、偶数アドレス用記憶素子M210に記憶されていたロウアドレス2、カラムアドレス10の偶数アドレスデータを読み出す。偶数アドレス用リードアンプ50は、偶数アドレス用記憶素子M211〜M224のそれぞれに記憶されていた偶数アドレスデータも読み出す。
【００４０】
(c) また、図1に示す奇数アドレス用リードプリチャージ回路43から図2に示す一方の奇数アドレス用読み出しビット線RBO1a〜RBO9aに高レベル電位の電圧がプリチャージされる。さらに、図1に示す奇数アドレス用リードデコーダ63によって、図2に示す奇数アドレス用読み出しワード線RW3に読み出し時奇数アドレス選択信号である高レベル電位の電圧が印可され、複数の奇数アドレス用記憶素子M301〜M324のそれぞれに含まれる図3に示す読み出しトランジスタRTr1a, RTr1bがオン状態となる。
【００４１】
(d) 奇数アドレス用記憶素子M301の読み出しトランジスタRTr1a側のノードに、ロウアドレス3、カラムアドレス1の奇数アドレスデータに対応する高レベル電位の信号が記憶されていた場合、読み出しトランジスタRTr1aがオン状態となっても、奇数アドレス用読み出しビット線RBO1aの電圧は高レベル電位を維持する。奇数アドレス用リードアンプ51は、奇数アドレス用読み出しビット線RBO1aの電位状態に基づいて、奇数アドレス用記憶素子M301に記憶されていたロウアドレス3、カラムアドレス1の奇数アドレスデータを読み出す。奇数アドレス用リードアンプ51は、偶数アドレス用記憶素子M302〜M309のそれぞれに記憶されていた奇数アドレスデータも読み出し、半導体記憶装置は連続データの読み出し動作を終了する。
【００４２】
次に第1の実施の形態の比較例に係る半導体記憶装置は、図4に示すように、メモリアレイ120を有する。メモリアレイ120は、図5に示すように、ロウアドレスが0のデータを保存する複数の記憶素子N001, …, N009, N010, …, N024、ロウアドレスが1のデータを保存する複数の記憶素子N101, …, N109, N110, …, N124、ロウアドレスが2のデータを保存する複数の記憶素子N201, …, N209, N210, …, N224、ロウアドレスが3のデータを保存する複数の記憶素子N301, …, N309, N310, …, N324、ロウアドレスが4のデータを保存する複数の記憶素子N401, …, N409, N410, …, N424、及びロウアドレスが5のデータを保存する複数の記憶素子N501, …, N509, N510, …, N524を有する。複数の記憶素子N001, …, N009, N010, …, N024はメモリアレイ120の行方向に配置されている。複数の記憶素子N101, …, N109, N110, …, N124は、複数の記憶素子N001, …, N009, N010, …, N024のそれぞれに平行に配置されている。複数の記憶素子N201, …, N209, N210, …, N224は、複数の記憶素子N101, …, N109, N110, …, N124のそれぞれに平行に配置されている。複数の記憶素子N301, …, N309, N310, …, N324は、複数の記憶素子N201, …, N209, N210, …, N224のそれぞれに平行に配置されている。複数の記憶素子N401, …, N409, N410, …, N424は、複数の記憶素子N301, …, N309, N310, …, N324のそれぞれに平行に配置されている。複数の記憶素子N501, …, N509, N510, …, N524は、複数の記憶素子N401, …, N409, N410, …, N424のそれぞれに平行に配置されている。
【００４３】
メモリアレイ120は、データの書き込み時に複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかを選択する書き込み時第1アドレス選択信号を伝送する複数の第1書き込みワード線WW0a, WW1a, WW2a, WW3a, WW4a, WW5a、及び書き込み時第2アドレス選択信号を伝送する複数の第2書き込みワード線WW0b, WW1b, WW2b, WW3b, WW4b, WW5bを有する。複数の第1書き込みワード線WW0a, WW1a, WW2a, WW3a, WW4a, WW5a、及び書き込み時第2アドレス選択信号を伝送する複数の第2書き込みワード線WW0b, WW1b, WW2b, WW3b, WW4b, WW5bのそれぞれは、メモリアレイ120の行方向に延伸する。具体的には、第1書き込みワード線WW0aは、複数の記憶素子N001, …, N009, N010, …, N024のそれぞれに含まれる後述する一対の第1書き込みトランジスタのゲートに電気的に接続されている。第2書き込みワード線WW0bは、複数の記憶素子N001, …, N009, N010, …, N024のそれぞれに含まれる後述する一対の第2書き込みトランジスタのゲートに電気的に接続されている。第1書き込みワード線WW1aは、複数の記憶素子N101, …, N109, N110, …, N124のそれぞれに含まれる一対の第1書き込みトランジスタのゲートに電気的に接続されている。第2書き込みワード線WW1bは、複数の記憶素子N101, …, N109, N110, …, N124のそれぞれに含まれる一対の第2書き込みトランジスタのゲートに電気的に接続されている。第1書き込みワード線WW2aは、複数の記憶素子N201, …, N209, N210, …, N224のそれぞれに含まれる一対の第1書き込みトランジスタのゲートに電気的に接続されている。第2書き込みワード線WW2bは、複数の記憶素子N201, …, N209, N210, …, N224のそれぞれに含まれる一対の第2書き込みトランジスタのゲートに電気的に接続されている。第1書き込みワード線WW3aは、複数の記憶素子N301, …, N309, N310, …, N324のそれぞれに含まれる一対の第1書き込みトランジスタのゲートに電気的に接続されている。第2書き込みワード線WW3bは、複数の記憶素子N301, …, N309, N310, …, N324のそれぞれに含まれる一対の第2書き込みトランジスタのゲートに電気的に接続されている。第1書き込みワード線WW4aは、複数の記憶素子N401, …, N409, N410, …, N424のそれぞれに含まれる一対の第1書き込みトランジスタのゲートに電気的に接続されている。第2書き込みワード線WW4bは、複数の記憶素子N401, …, N409, N410, …, N424のそれぞれに含まれる一対の第2書き込みトランジスタのゲートに電気的に接続されている。第1書き込みワード線WW5aは、複数の記憶素子N501, …, N509, N510, …, N524のそれぞれに含まれる一対の第1書き込みトランジスタのゲートに電気的に接続されている。第2書き込みワード線WW5bは、複数の記憶素子N501, …, N509, N510, …, N524のそれぞれに含まれる一対の第2書き込みトランジスタのゲートに電気的に接続されている。
【００４４】
またメモリアレイ120は、データの読み出し時に複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかを選択する読み出し時アドレス選択信号を伝送する複数の読み出しワード線RW0, RW1, RW2, RW3, RW4, RW5をさらに有する。複数の読み出しワード線RW0, RW1, RW2, RW3, RW4, RW5のそれぞれは、メモリアレイ120の行方向に延伸する。読み出しワード線RW0は、複数の記憶素子N001, …, N009, N010, …, N024のそれぞれに含まれる後述する一対の読み出しトランジスタのゲートに電気的に接続されている。読み出しワード線RW1は、複数の記憶素子N101, …, N109, N110, …, N124のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。読み出しワード線RW2は、複数の記憶素子N201, …, N209, N210, …, N224のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。読み出しワード線RW3は、複数の記憶素子N301, …, N309, N310, …, N324のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。読み出しワード線RW4は、複数の記憶素子N401, …, N409, N410, …, N424のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。読み出しワード線RW5は、複数の記憶素子N501, …, N509, N510, …, N524のそれぞれに含まれる一対の読み出しトランジスタのゲートに電気的に接続されている。
【００４５】
メモリアレイ120は、書き込み時に複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかにデータを伝送する複数の第1書き込みビット線WB1aa, WB1ab, …, WB9aa, WB9ab, WB10aa, WB10ab, …WB24aa, WB24abをさらに有する。複数の第1書き込みビット線WB1aa, WB1ab, …, WB9aa, WB9ab, WB10aa, WB10ab, …WB24aa, WB24abのそれぞれは、メモリアレイ120の列方向に延伸する。一対の第1書き込みビット線WB1aa, WB1abは、カラムアドレスが1のデータを保存する記憶素子N001, N101, N201, N301, N401, N501のそれぞれに含まれる一対の第1書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の第1書き込みビット線WB9aa, WB9abは、カラムアドレスが9のデータを保存する記憶素子N009, N109, N209, N309, N409, N509のそれぞれに含まれる一対の第1書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の第1書き込みビット線WB10aa, WB10abは、カラムアドレスが10のデータを保存する記憶素子N010, N110, N210, N310, N410, N510のそれぞれに含まれる一対の第1書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の第1書き込みビット線WB24aa, WB24abは、カラムアドレスが24のデータを保存する記憶素子N024, N124, N224, N324, N424, N524のそれぞれに含まれる一対の第1書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。
【００４６】
メモリアレイ120は、書き込み時に複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかにデータを伝送する複数の第2書き込みビット線WB1ba, WB1bb, …, WB9ba, WB9bb, WB10ba, WB10bb, …WB24ba, WB24bbをさらに有する。複数の第2書き込みビット線WB1ba, WB1bb, …, WB9ba, WB9bb, WB10ba, WB10bb, …WB24ba, WB24bbのそれぞれは、メモリアレイ120の列方向に延伸する。一対の第2書き込みビット線WB1ba, WB1bbは、カラムアドレスが1のデータを保存する記憶素子N001, N101, N201, N301, N401, N501のそれぞれに含まれる一対の第2書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の第2書き込みビット線WB9ba, WB9bbは、カラムアドレスが9のデータを保存する記憶素子N009, N109, N209, N309, N409, N509のそれぞれに含まれる一対の第2書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の第2書き込みビット線WB10ba, WB10bbは、カラムアドレスが10のデータを保存する記憶素子N010, N110, N210, N310, N410, N510のそれぞれに含まれる一対の第2書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の第2書き込みビット線WB24ba, WB24bbは、カラムアドレスが24のデータを保存する記憶素子N024, N124, N224, N324, N424, N524のそれぞれに含まれる一対の第2書き込みトランジスタのドレイン領域のそれぞれと電気的に接続されている。
【００４７】
メモリアレイ120は、読み出し時に複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかから読み出されるデータを伝送する複数の読み出しビット線RB1a, RB1b, …, RB9a, RB9b, RB10a, RB10b, …RB10a, RB10bをさらに有する。複数の読み出しビット線RB1a, RB1b, …, RB9a, RB9b, RB10a, RB10b, …RB10a, RB10bのそれぞれは、メモリアレイ120の列方向に延伸する。一対の読み出しビット線RB1a, RB1bは、カラムアドレスが1のデータを保存する記憶素子N001, N101, N201, N301, N401, N501のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の読み出しビット線RB9a, RB9bは、カラムアドレスが9のデータを保存する記憶素子N009, N109, N209, N309, N409, N509のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の読み出しビット線RB10a, RB10bは、カラムアドレスが10のデータを保存する記憶素子N010, N110, N210, N310, N410, N510のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。一対の読み出しビット線RB24a, RB24bは、カラムアドレスが24のデータを保存する記憶素子N024, N124, N224, N324, N424, N524のそれぞれに含まれる一対の読み出しトランジスタのドレイン領域のそれぞれと電気的に接続されている。
【００４８】
図5に示す記憶素子N001は、1リード2ライト型のSRAM素子であり、図6に示すように、ドレイン領域が一方の第1書き込みビット線WB1aaに電気的に接続された一方の第1書き込みトランジスタWTr1aa、及びドレイン領域が他方の第1書き込みビット線WB1abに電気的に接続された他方の第1書き込みトランジスタWTr1abを有する。第1書き込みトランジスタWTr1aa, WTr1abのそれぞれのゲートは第1書き込みワード線WW0aに電気的に接続されている。また記憶素子N001は、ドレイン領域が一方の第2書き込みビット線WB1baに電気的に接続された一方の第2書き込みトランジスタWTr1ba、及びドレイン領域が他方の第2書き込みビット線WB1bbに電気的に接続された他方の第2書き込みトランジスタWTr1bbを有する。第2書き込みトランジスタWTr1ba, WTr1bbのそれぞれのゲートは、第2書き込みワード線WW0bに電気的に接続されている。さらに記憶素子N001は、ドレイン領域が一方の読み出しビット線RB1aに電気的に接続された一方の読み出しトランジスタRTr1a、及びドレイン領域が他方の読み出しビット線RB1bに電気的に接続された他方の読み出しトランジスタRTr1bを有する。読み出しトランジスタRTr1a, RTr1bのそれぞれのゲートは、読み出しワード線RW0に電気的に接続されている。
【００４９】
第1書き込みトランジスタWTr1aa, WTr1ab、第2書き込みトランジスタWTr1ba, WTr1bb、及び読み出しトランジスタRTr1a, RTr1bのそれぞれはnMOSトランジスタである。さらに記憶素子N001は図3に示す偶数アドレス用記憶素子M001と同様に、それぞれCMOSインバータを構成する負荷素子LTr1a, LTr1b及びドライバトランジスタDTr1a, DTr1bを有する。図5に示す他の複数の記憶素子N009〜N524のそれぞれも1リード2ライト型のSRAM素子であり、図6と同様の構成を有する。
【００５０】
図4に示す第1ライトデコーダ160は、データを複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかに書き込む際に、図5に示す複数の第1書き込みワード線WW0a〜WW5aのいずれかに書き込み時第1アドレス選択信号を出力し、データのロウアドレスを特定する。また図4に示す第2ライトデコーダ161も、データを複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかに書き込む際に、図5に示す複数の第2書き込みワード線WW0b〜WW5bのいずれかに書き込み時第2アドレス選択信号を出力し、データのロウアドレスを特定する。さらに図4に示すリードデコーダ162は、データを複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のいずれかから読み出す際に、図5に示す複数の読み出しワード線RW0〜RW5のいずれかに読み出し時アドレス選択信号を出力し、データのロウアドレスを特定する。
【００５１】
図4に示す第1ライトプリチャージ回路140は、図5に示す複数の第1書き込みビット線WB1aa, WB1ab, …, WB24aa, WB24abのそれぞれの電位を高レベル電位にプリチャージする。図4に示す第2ライトプリチャージ回路141は、図5に示す複数の第2書き込みビット線WB1ba, WB1bb, …, WB24ba, WB24bbのそれぞれの電位を高レベル電位にプリチャージする。図4に示す第1ライトアンプ130は、図5に示す複数の第1書き込みビット線WB1aa, WB1ab, …, WB24aa, WB24abのそれぞれを介して、複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のそれぞれにデータを書き込む。図4に示す第2ライトアンプ131は、図5に示す複数の第2書き込みビット線WB1ba, WB1bb, …, WB24ba, WB24bbのそれぞれを介して、複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のそれぞれにデータを書き込む。
【００５２】
図4に示すリードプリチャージ回路142は、図5に示す複数の読み出しビット線RB1a, RB1b, …, RB10a, RB10bのそれぞれの電位を高レベル電位にプリチャージする。図4に示すリードアンプ150は、図5に示す複数の読み出しビット線RB1a, RB1b, …, RB10a, RB10bのそれぞれを介して、複数の記憶素子N001〜N024, N101〜N124, N201〜N224, N301〜N324, N401〜N424, N501〜N524のそれぞれに書き込まれたデータを読み出す。
【００５３】
次に、ロウアドレス2、カラムアドレス10が半導体記憶装置に書き込まれる連続データの先頭アドレスで、ロウアドレス3、カラムアドレス9が半導体記憶装置に書き込まれるデータの最終アドレスである場合、すなわち二つの行にまたがって連続データが書き込まれる場合の、図4乃至図6に示した第1の実施の形態の比較例に係る半導体記憶装置の書き込み動作例を説明する。
【００５４】
(a) 第1ライトアンプ130から図5に示す一方の第1書き込みビット線WB10aa〜WB24aaに高レベル電位の信号が供給され、他方の第1書き込みビット線WB10ab〜WB24abに低レベル電位の信号が供給される。また、図4に示す第2ライトアンプ131から図5に示す一方の第2書き込みビット線WB1ba〜WB9baに高レベル電位の信号が供給され、他方の第2書き込みビット線WB1bb〜WB9bbに低レベル電位の信号が供給される。
【００５５】
(b) 図4に示す第1ライトデコーダ160によって、図5に示す第1書き込みワード線WW2aに高レベル電位の電圧が印可され、複数の記憶素子N201〜N224のそれぞれに含まれる図6に示す第1書き込みトランジスタWTr1aa, WTr1abがオン状態となる。そのため、図2に示す記憶素子N210の第1書き込みトランジスタWTr1aa側のノードに、ロウアドレス2、カラムアドレス10のデータに対応する高レベル電位の信号が書き込まれる。記憶素子N211〜N224のそれぞれにも、ロウアドレスが2で対応するカラムアドレスのデータが書き込まれる。
【００５６】
(c) 図4に示す第2ライトデコーダ161によって、図5に示す第2書き込みワード線WW3bに高レベル電位の電圧が印可され、複数の記憶素子N301〜N324のそれぞれに含まれる図6に示す第2書き込みトランジスタWTr1ba, WTr1bbがオン状態となる。そのため、図2に示す記憶素子N301の第2書き込みトランジスタWTr1ba側のノードに、ロウアドレス3、カラムアドレス1のデータに対応する高レベル電位の信号が書き込まれる。記憶素子N302〜N308のそれぞれにも、ロウアドレスが3で対応するカラムアドレスのデータが書き込まれる。また、記憶素子N309の第2書き込みトランジスタWTr1ba側のノードにも、最終アドレスであるロウアドレス3、カラムアドレス9のデータが書き込まれ、比較例に係る半導体記憶装置は連続データの書き込み動作を終了する。
【００５７】
図5に示した比較例においては、複数の記憶素子N001〜N524のそれぞれに1リード1ライト型のSRAM素子を採用することができない。例えば、カラムアドレス1に対応する記憶素子N001, N101, N201, N301, N401, N501は、ビット線を共有している。そのため、1リード1ライト型のSRAM素子を採用すると、上記動作例において、記憶素子N201にも記憶素子N301に書き込むデータが意図に反して書き込まれることになる。記憶素子N202〜N209についても同様である。
【００５８】
これに対し、図1乃至図3に示した第1の実施の形態に係る半導体記憶装置によれば、ロウアドレスが偶数の偶数アドレスデータを記憶する偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424への偶数アドレスデータの書き込みは、偶数アドレス用書き込みビット線WBE1a, WBE1b, …, WBE24a, WBE24bを介して行われる。また、ロウアドレスが奇数の奇数アドレスデータを記憶する奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524への奇数アドレスデータの書き込みは、偶数アドレス用書き込みビット線WBE1a, WBE1b, …, WBE24a, WBE24bとは異なる奇数アドレス用書き込みビット線WBO1a, WBO1b, …, WBO24a, WBO24bを介して行われる。そのため、1リード1ライト型のSRAM素子を採用しながらも、複数行にまたがる連続データの書き込みの際に上述したような意図に反する記憶素子への書き込みが生じない。複数行にまたがる連続データの読み出し時においても同様である。さらに、1リード1ライト型のSRAM素子は1リード2ライト型のSRAM素子よりもトランジスタが少ない分小面積であるため、第1の実施の形態によれば半導体記憶装置の小面積化も可能となる。また、1リード1ライト型のSRAM素子は1リード2ライト型のSRAM素子よりも製造が容易であるため、第1の実施の形態によれば半導体記憶装置製造時の歩留まりの向上も可能となる。
【００５９】
（第2の実施の形態）
第2の実施の形態に係る半導体記憶装置も、図7に示すように、偶数アドレス用メモリアレイ220及び奇数アドレス用メモリアレイ221を有する。第2の実施の形態に係る偶数アドレス用メモリアレイ220は、図8に示すように、4行24列のアレイ状に配置された複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424, M601〜M624を有する。複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424, M601〜M624のそれぞれは、図3に示すように、1リード1ライト型のSRAM素子である。第2の実施の形態に係る半導体記憶装置は、図8に示すように、ビット線に階層構造を採用している。具体的には、グローバルな偶数アドレス用書き込みビット線WGE1a, WGE1bに偶数アドレス用ローカルライトアンプWAE1aが接続されている。偶数アドレス用ローカルライトアンプWAE1aにはローカルな偶数アドレス用書き込みビット線WLE1aa, WLE1abが接続されている。偶数アドレス用ローカルライトアンプWAE1aは、グローバルな偶数アドレス用書き込みビット線WGE1a, WGE1bの電位状態に基づいて、ローカルな偶数アドレス用書き込みビット線WLE1aa, WLE1abのそれぞれに電圧を印可する。ローカルな偶数アドレス用書き込みビット線WLE1aa, WLE1abは、偶数アドレス用記憶素子M001, M201のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな偶数アドレス用書き込みビット線WLE1aa, WLE1abは、偶数アドレス用ローカルライトプリチャージ回路WPE1aに接続されている。偶数アドレス用ローカルライトプリチャージ回路WPE1aは、ローカルな偶数アドレス用書き込みビット線WLE1aa, WLE1abのそれぞれの電位を高レベル電位にプリチャージする。
【００６０】
また、グローバルな偶数アドレス用読み出しビット線RGE1a, RGE1bに偶数アドレス用ローカルリードアンプRAE1aが接続されている。偶数アドレス用ローカルリードアンプRAE1aにはローカルな偶数アドレス用読み出しビット線RLE1aa, RLE1abが接続されている。ローカルな偶数アドレス用読み出しビット線RLE1aa, RLE1abは、偶数アドレス用記憶素子M001, M201のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。偶数アドレス用ローカルリードアンプRAE1aは、ローカルな偶数アドレス用読み出しビット線RLE1aa, RLE1abの電位状態に基づいて、グローバルな偶数アドレス用読み出しビット線RGE1a, RGE1bのそれぞれに電圧を印可する。またローカルな偶数アドレス用読み出しビット線RLE1aa, RLE1abは、偶数アドレス用ローカルリードプリチャージ回路RPE1aに接続されている。偶数アドレス用ローカルリードプリチャージ回路RPE1aは、ローカルな偶数アドレス用読み出しビット線RLE1aa, RLE1abのそれぞれの電位を高レベル電位にプリチャージする。
【００６１】
グローバルな偶数アドレス用書き込みビット線WGE1a, WGE1bには、さらに偶数アドレス用ローカルライトアンプWAE1bが接続されている。偶数アドレス用ローカルライトアンプWAE1bにはローカルな偶数アドレス用書き込みビット線WLE1ba, WLE1bbが接続されている。偶数アドレス用ローカルライトアンプWAE1bは、グローバルな偶数アドレス用書き込みビット線WGE1a, WGE1bの電位状態に基づいて、ローカルな偶数アドレス用書き込みビット線WLE1ba, WLE1bbのそれぞれに電圧を印可する。ローカルな偶数アドレス用書き込みビット線WLE1ba, WLE1bbは、偶数アドレス用記憶素子M401, M601のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな偶数アドレス用書き込みビット線WLE1ba, WLE1bbは、偶数アドレス用ローカルライトプリチャージ回路WPE1bに接続されている。偶数アドレス用ローカルライトプリチャージ回路WPE1bは、ローカルな偶数アドレス用書き込みビット線WLE1ba, WLE1bbのそれぞれの電位を高レベル電位にプリチャージする。
【００６２】
グローバルな偶数アドレス用読み出しビット線RGE1a, RGE1bには、偶数アドレス用ローカルリードアンプRAE1bがさらに接続されている。偶数アドレス用ローカルリードアンプRAE1bにはローカルな偶数アドレス用読み出しビット線RLE1ba, RLE1bbが接続されている。ローカルな偶数アドレス用読み出しビット線RLE1ba, RLE1bbは、偶数アドレス用記憶素子M401, M601のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。偶数アドレス用ローカルリードアンプRAE1bは、ローカルな偶数アドレス用読み出しビット線RLE1ba, RLE1bbの電位状態に基づいて、グローバルな偶数アドレス用読み出しビット線RGE1a, RGE1bのそれぞれに電圧を印可する。またローカルな偶数アドレス用読み出しビット線RLE1ba, RLE1bbは、偶数アドレス用ローカルリードプリチャージ回路RPE1bに接続されている。偶数アドレス用ローカルリードプリチャージ回路RPE1bは、ローカルな偶数アドレス用読み出しビット線RLE1ba, RLE1bbのそれぞれの電位を高レベル電位にプリチャージする。
【００６３】
グローバルな偶数アドレス用書き込みビット線WGE9a, WGE9bには、偶数アドレス用ローカルライトアンプWAE9aが接続されている。偶数アドレス用ローカルライトアンプWAE9aにはローカルな偶数アドレス用書き込みビット線WLE9aa, WLE9abが接続されている。偶数アドレス用ローカルライトアンプWAE9aは、グローバルな偶数アドレス用書き込みビット線WGE9a, WGE9bの電位状態に基づいて、ローカルな偶数アドレス用書き込みビット線WLE9aa, WLE9abのそれぞれに電圧を印可する。ローカルな偶数アドレス用書き込みビット線WLE9aa, WLE9abは、偶数アドレス用記憶素子M009, M209のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな偶数アドレス用書き込みビット線WLE9aa, WLE9abは、偶数アドレス用ローカルライトプリチャージ回路WPE9aに接続されている。偶数アドレス用ローカルライトプリチャージ回路WPE9aは、ローカルな偶数アドレス用書き込みビット線WLE9aa, WLE9abのそれぞれの電位を高レベル電位にプリチャージする。
【００６４】
また、グローバルな偶数アドレス用読み出しビット線RGE9a, RGE9bに偶数アドレス用ローカルリードアンプRAE9aが接続されている。偶数アドレス用ローカルリードアンプRAE9aにはローカルな偶数アドレス用読み出しビット線RLE9aa, RLE9abが接続されている。ローカルな偶数アドレス用読み出しビット線RLE9aa, RLE9abは、偶数アドレス用記憶素子M009, M209のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。偶数アドレス用ローカルリードアンプRAE9aは、ローカルな偶数アドレス用読み出しビット線RLE9aa, RLE9abの電位状態に基づいて、グローバルな偶数アドレス用読み出しビット線RGE9a, RGE9bのそれぞれに電圧を印可する。またローカルな偶数アドレス用読み出しビット線RLE9aa, RLE9abは、偶数アドレス用ローカルリードプリチャージ回路RPE9aに接続されている。偶数アドレス用ローカルリードプリチャージ回路RPE9aは、ローカルな偶数アドレス用読み出しビット線RLE9aa, RLE9abのそれぞれの電位を高レベル電位にプリチャージする。
【００６５】
グローバルな偶数アドレス用書き込みビット線WGE9a, WGE9bには、さらに偶数アドレス用ローカルライトアンプWAE9bが接続されている。偶数アドレス用ローカルライトアンプWAE9bにはローカルな偶数アドレス用書き込みビット線WLE9ba, WLE9bbが接続されている。偶数アドレス用ローカルライトアンプWAE9bは、グローバルな偶数アドレス用書き込みビット線WGE9a, WGE9bの電位状態に基づいて、ローカルな偶数アドレス用書き込みビット線WLE9ba, WLE9bbのそれぞれに電圧を印可する。ローカルな偶数アドレス用書き込みビット線WLE9ba, WLE9bbは、偶数アドレス用記憶素子M409, M609のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな偶数アドレス用書き込みビット線WLE9ba, WLE9bbは、偶数アドレス用ローカルライトプリチャージ回路WPE9bに接続されている。偶数アドレス用ローカルライトプリチャージ回路WPE9bは、ローカルな偶数アドレス用書き込みビット線WLE9ba, WLE9bbのそれぞれの電位を高レベル電位にプリチャージする。
【００６６】
グローバルな偶数アドレス用読み出しビット線RGE9a, RGE9bには、偶数アドレス用ローカルリードアンプRAE9bがさらに接続されている。偶数アドレス用ローカルリードアンプRAE9bにはローカルな偶数アドレス用読み出しビット線RLE9ba, RLE9bbが接続されている。ローカルな偶数アドレス用読み出しビット線RLE9ba, RLE9bbは、偶数アドレス用記憶素子M409, M609のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。偶数アドレス用ローカルリードアンプRAE9bは、ローカルな偶数アドレス用読み出しビット線RLE9ba, RLE9bbの電位状態に基づいて、グローバルな偶数アドレス用読み出しビット線RGE9a, RGE9bのそれぞれに電圧を印可する。またローカルな偶数アドレス用読み出しビット線RLE9ba, RLE9bbは、偶数アドレス用ローカルリードプリチャージ回路RPE9bに接続されている。偶数アドレス用ローカルリードプリチャージ回路RPE9bは、ローカルな偶数アドレス用読み出しビット線RLE9ba, RLE9bbのそれぞれの電位を高レベル電位にプリチャージする。
【００６７】
グローバルな偶数アドレス用書き込みビット線WGE24a, WGE24bには、偶数アドレス用ローカルライトアンプWAE24aが接続されている。偶数アドレス用ローカルライトアンプWAE24aにはローカルな偶数アドレス用書き込みビット線WLE24aa, WLE24abが接続されている。偶数アドレス用ローカルライトアンプWAE24aは、グローバルな偶数アドレス用書き込みビット線WGE24a, WGE24bの電位状態に基づいて、ローカルな偶数アドレス用書き込みビット線WLE24aa, WLE24abのそれぞれに電圧を印可する。ローカルな偶数アドレス用書き込みビット線WLE24aa, WLE24abは、偶数アドレス用記憶素子M024, M224のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな偶数アドレス用書き込みビット線WLE24aa, WLE24abは、偶数アドレス用ローカルライトプリチャージ回路WPE24aに接続されている。偶数アドレス用ローカルライトプリチャージ回路WPE24aは、ローカルな偶数アドレス用書き込みビット線WLE24aa, WLE24abのそれぞれの電位を高レベル電位にプリチャージする。
【００６８】
また、グローバルな偶数アドレス用読み出しビット線RGE24a, RGE24bに偶数アドレス用ローカルリードアンプRAE24aが接続されている。偶数アドレス用ローカルリードアンプRAE24aにはローカルな偶数アドレス用読み出しビット線RLE24aa, RLE24abが接続されている。ローカルな偶数アドレス用読み出しビット線RLE24aa, RLE24abは、偶数アドレス用記憶素子M024, M224のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。偶数アドレス用ローカルリードアンプRAE24aは、ローカルな偶数アドレス用読み出しビット線RLE24aa, RLE24abの電位状態に基づいて、グローバルな偶数アドレス用読み出しビット線RGE24a, RGE24bのそれぞれに電圧を印可する。またローカルな偶数アドレス用読み出しビット線RLE24aa, RLE24abは、偶数アドレス用ローカルリードプリチャージ回路RPE24aに接続されている。偶数アドレス用ローカルリードプリチャージ回路RPE24aは、ローカルな偶数アドレス用読み出しビット線RLE24aa, RLE24abのそれぞれの電位を高レベル電位にプリチャージする。
【００６９】
グローバルな偶数アドレス用書き込みビット線WGE24a, WGE24bには、さらに偶数アドレス用ローカルライトアンプWAE24bが接続されている。偶数アドレス用ローカルライトアンプWAE24bにはローカルな偶数アドレス用書き込みビット線WLE24ba, WLE24bbが接続されている。偶数アドレス用ローカルライトアンプWAE24bは、グローバルな偶数アドレス用書き込みビット線WGE24a, WGE24bの電位状態に基づいて、ローカルな偶数アドレス用書き込みビット線WLE24ba, WLE24bbのそれぞれに電圧を印可する。ローカルな偶数アドレス用書き込みビット線WLE24ba, WLE24bbは、偶数アドレス用記憶素子M424, M624のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな偶数アドレス用書き込みビット線WLE24ba, WLE24bbは、偶数アドレス用ローカルライトプリチャージ回路WPE24bに接続されている。偶数アドレス用ローカルライトプリチャージ回路WPE24bは、ローカルな偶数アドレス用書き込みビット線WLE24ba, WLE24bbのそれぞれの電位を高レベル電位にプリチャージする。
【００７０】
グローバルな偶数アドレス用読み出しビット線RGE24a, RGE24bには、偶数アドレス用ローカルリードアンプRAE24bがさらに接続されている。偶数アドレス用ローカルリードアンプRAE24bにはローカルな偶数アドレス用読み出しビット線RLE24ba, RLE24bbが接続されている。ローカルな偶数アドレス用読み出しビット線RLE24ba, RLE24bbは、偶数アドレス用記憶素子M424, M624のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。偶数アドレス用ローカルリードアンプRAE24bは、ローカルな偶数アドレス用読み出しビット線RLE24ba, RLE24bbの電位状態に基づいて、グローバルな偶数アドレス用読み出しビット線RGE24a, RGE24bのそれぞれに電圧を印可する。またローカルな偶数アドレス用読み出しビット線RLE24ba, RLE24bbは、偶数アドレス用ローカルリードプリチャージ回路RPE24bに接続されている。偶数アドレス用ローカルリードプリチャージ回路RPE24bは、ローカルな偶数アドレス用読み出しビット線RLE24ba, RLE24bbのそれぞれの電位を高レベル電位にプリチャージする。
【００７１】
図7に示す偶数アドレス用グローバルライトプリチャージ回路240は、図8に示す複数のグローバルな偶数アドレス用書き込みビット線WGE1a, WGE1b, …, WGE24a, WGE24bのそれぞれの電位を高レベル電位にプリチャージする。図7に示す偶数アドレス用グローバルライトアンプ230は、図8に示すグローバルな複数の偶数アドレス用書き込みビット線WGE1a, WGE1b, …, WGE24a, WGE24bのそれぞれを介して、複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424, M601〜M624のそれぞれに偶数アドレスデータを書き込む。
【００７２】
図7に示す偶数アドレス用グローバルリードプリチャージ回路242は、図8に示すグローバルな複数の偶数アドレス用読み出しビット線RGE1a, RGE1b, …, RGE24a, RGE24bのそれぞれの電位を高レベル電位にプリチャージする。図7に示す偶数アドレス用グローバルリードアンプ250は、図8に示すグローバルな複数の偶数アドレス用読み出しビット線RGE1a, RGE1b, …, RGE24a, RGE24bのそれぞれを介して、複数の偶数アドレス用記憶素子M001〜M024, M201〜M224, M401〜M424, M601〜M624のそれぞれに書き込まれた偶数アドレスデータを読み出す。
【００７３】
第2の実施の形態に係る奇数アドレス用メモリアレイ221は、図9に示すように、4行24列のアレイ状に配置された複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524, M701〜M724を有する。複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524, M701〜M724のそれぞれは、図3に示すように、1リード1ライト型のSRAM素子である。奇数アドレス用メモリアレイ221においては、図9に示すように、グローバルな奇数アドレス用書き込みビット線WGO1a, WGO1bに奇数アドレス用ローカルライトアンプWAO1aが接続されている。奇数アドレス用ローカルライトアンプWAO1aにはローカルな奇数アドレス用書き込みビット線WLO1aa, WLO1abが接続されている。奇数アドレス用ローカルライトアンプWAO1aは、グローバルな奇数アドレス用書き込みビット線WGO1a, WGO1bの電位状態に基づいて、ローカルな奇数アドレス用書き込みビット線WLO1aa, WLO1abのそれぞれに電圧を印可する。ローカルな奇数アドレス用書き込みビット線WLO1aa, WLO1abは、奇数アドレス用記憶素子M101, M301のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな奇数アドレス用書き込みビット線WLO1aa, WLO1abは、奇数アドレス用ローカルライトプリチャージ回路WPO1aに接続されている。奇数アドレス用ローカルライトプリチャージ回路WPO1aは、ローカルな奇数アドレス用書き込みビット線WLO1aa, WLO1abのそれぞれの電位を高レベル電位にプリチャージする。
【００７４】
また、グローバルな奇数アドレス用読み出しビット線RGO1a, RGO1bに奇数アドレス用ローカルリードアンプRAO1aが接続されている。奇数アドレス用ローカルリードアンプRAO1aにはローカルな奇数アドレス用読み出しビット線RLO1aa, RLO1abが接続されている。ローカルな奇数アドレス用読み出しビット線RLO1aa, RLO1abは、奇数アドレス用記憶素子M101, M301のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。奇数アドレス用ローカルリードアンプRAO1aは、ローカルな奇数アドレス用読み出しビット線RLO1aa, RLO1abの電位状態に基づいて、グローバルな奇数アドレス用読み出しビット線RGO1a, RGO1bのそれぞれに電圧を印可する。またローカルな奇数アドレス用読み出しビット線RLO1aa, RLO1abは、奇数アドレス用ローカルリードプリチャージ回路RPO1aに接続されている。奇数アドレス用ローカルリードプリチャージ回路RPO1aは、ローカルな奇数アドレス用読み出しビット線RLO1aa, RLO1abのそれぞれの電位を高レベル電位にプリチャージする。
【００７５】
グローバルな奇数アドレス用書き込みビット線WGO1a, WGO1bには、さらに奇数アドレス用ローカルライトアンプWAO1bが接続されている。奇数アドレス用ローカルライトアンプWAO1bにはローカルな奇数アドレス用書き込みビット線WLO1ba, WLO1bbが接続されている。奇数アドレス用ローカルライトアンプWAO1bは、グローバルな奇数アドレス用書き込みビット線WGO1a, WGO1bの電位状態に基づいて、ローカルな奇数アドレス用書き込みビット線WLO1ba, WLO1bbのそれぞれに電圧を印可する。ローカルな奇数アドレス用書き込みビット線WLO1ba, WLO1bbは、奇数アドレス用記憶素子M501, M701のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな奇数アドレス用書き込みビット線WLO1ba, WLO1bbは、奇数アドレス用ローカルライトプリチャージ回路WPO1bに接続されている。奇数アドレス用ローカルライトプリチャージ回路WPO1bは、ローカルな奇数アドレス用書き込みビット線WLO1ba, WLO1bbのそれぞれの電位を高レベル電位にプリチャージする。
【００７６】
グローバルな奇数アドレス用読み出しビット線RGO1a, RGO1bには、奇数アドレス用ローカルリードアンプRAO1bがさらに接続されている。奇数アドレス用ローカルリードアンプRAO1bにはローカルな奇数アドレス用読み出しビット線RLO1ba, RLO1bbが接続されている。ローカルな奇数アドレス用読み出しビット線RLO1ba, RLO1bbは、奇数アドレス用記憶素子M501, M701のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。奇数アドレス用ローカルリードアンプRAO1bは、ローカルな奇数アドレス用読み出しビット線RLO1ba, RLO1bbの電位状態に基づいて、グローバルな奇数アドレス用読み出しビット線RGO1a, RGO1bのそれぞれに電圧を印可する。またローカルな奇数アドレス用読み出しビット線RLO1ba, RLO1bbは、奇数アドレス用ローカルリードプリチャージ回路RPO1bに接続されている。奇数アドレス用ローカルリードプリチャージ回路RPO1bは、ローカルな奇数アドレス用読み出しビット線RLO1ba, RLO1bbのそれぞれの電位を高レベル電位にプリチャージする。
【００７７】
グローバルな奇数アドレス用書き込みビット線WGO10a, WGO10bには、奇数アドレス用ローカルライトアンプWAO10aが接続されている。奇数アドレス用ローカルライトアンプWAO10aにはローカルな奇数アドレス用書き込みビット線WLO10aa, WLO10abが接続されている。奇数アドレス用ローカルライトアンプWAO10aは、グローバルな奇数アドレス用書き込みビット線WGO10a, WGO10bの電位状態に基づいて、ローカルな奇数アドレス用書き込みビット線WLO10aa, WLO10abのそれぞれに電圧を印可する。ローカルな奇数アドレス用書き込みビット線WLO10aa, WLO10abは、奇数アドレス用記憶素子M110, M310のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな奇数アドレス用書き込みビット線WLO10aa, WLO10abは、奇数アドレス用ローカルライトプリチャージ回路WPO10aに接続されている。奇数アドレス用ローカルライトプリチャージ回路WPO10aは、ローカルな奇数アドレス用書き込みビット線WLO10aa, WLO10abのそれぞれの電位を高レベル電位にプリチャージする。
【００７８】
また、グローバルな奇数アドレス用読み出しビット線RGO10a, RGO10bに奇数アドレス用ローカルリードアンプRAO10aが接続されている。奇数アドレス用ローカルリードアンプRAO10aにはローカルな奇数アドレス用読み出しビット線RLO10aa, RLO10abが接続されている。ローカルな奇数アドレス用読み出しビット線RLO10aa, RLO10abは、奇数アドレス用記憶素子M110, M310のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。奇数アドレス用ローカルリードアンプRAO10aは、ローカルな奇数アドレス用読み出しビット線RLO10aa, RLO10abの電位状態に基づいて、グローバルな奇数アドレス用読み出しビット線RGO10a, RGO10bのそれぞれに電圧を印可する。またローカルな奇数アドレス用読み出しビット線RLO10aa, RLO10abは、奇数アドレス用ローカルリードプリチャージ回路RPO10aに接続されている。奇数アドレス用ローカルリードプリチャージ回路RPO10aは、ローカルな奇数アドレス用読み出しビット線RLO10aa, RLO10abのそれぞれの電位を高レベル電位にプリチャージする。
【００７９】
グローバルな奇数アドレス用書き込みビット線WGO10a, WGO10bには、さらに奇数アドレス用ローカルライトアンプWAO10bが接続されている。奇数アドレス用ローカルライトアンプWAO10bにはローカルな奇数アドレス用書き込みビット線WLO10ba, WLO10bbが接続されている。奇数アドレス用ローカルライトアンプWAO10bは、グローバルな奇数アドレス用書き込みビット線WGO10a, WGO10bの電位状態に基づいて、ローカルな奇数アドレス用書き込みビット線WLO10ba, WLO10bbのそれぞれに電圧を印可する。ローカルな奇数アドレス用書き込みビット線WLO10ba, WLO10bbは、奇数アドレス用記憶素子M510, M710のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな奇数アドレス用書き込みビット線WLO10ba, WLO10bbは、奇数アドレス用ローカルライトプリチャージ回路WPO10bに接続されている。奇数アドレス用ローカルライトプリチャージ回路WPO10bは、ローカルな奇数アドレス用書き込みビット線WLO10ba, WLO10bbのそれぞれの電位を高レベル電位にプリチャージする。
【００８０】
グローバルな奇数アドレス用読み出しビット線RGO10a, RGO10bには、奇数アドレス用ローカルリードアンプRAO10bがさらに接続されている。奇数アドレス用ローカルリードアンプRAO10bにはローカルな奇数アドレス用読み出しビット線RLO10ba, RLO10bbが接続されている。ローカルな奇数アドレス用読み出しビット線RLO10ba, RLO10bbは、奇数アドレス用記憶素子M510, M710のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。奇数アドレス用ローカルリードアンプRAO10bは、ローカルな奇数アドレス用読み出しビット線RLO10ba, RLO10bbの電位状態に基づいて、グローバルな奇数アドレス用読み出しビット線RGO10a, RGO10bのそれぞれに電圧を印可する。またローカルな奇数アドレス用読み出しビット線RLO10ba, RLO10bbは、奇数アドレス用ローカルリードプリチャージ回路RPO10bに接続されている。奇数アドレス用ローカルリードプリチャージ回路RPO10bは、ローカルな奇数アドレス用読み出しビット線RLO10ba, RLO10bbのそれぞれの電位を高レベル電位にプリチャージする。
【００８１】
グローバルな奇数アドレス用書き込みビット線WGO24a, WGO24bには、奇数アドレス用ローカルライトアンプWAO24aが接続されている。奇数アドレス用ローカルライトアンプWAO24aにはローカルな奇数アドレス用書き込みビット線WLO24aa, WLO24abが接続されている。奇数アドレス用ローカルライトアンプWAO24aは、グローバルな奇数アドレス用書き込みビット線WGO24a, WGO24bの電位状態に基づいて、ローカルな奇数アドレス用書き込みビット線WLO24aa, WLO24abのそれぞれに電圧を印可する。ローカルな奇数アドレス用書き込みビット線WLO24aa, WLO24abは、奇数アドレス用記憶素子M124, M324のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな奇数アドレス用書き込みビット線WLO24aa, WLO24abは、奇数アドレス用ローカルライトプリチャージ回路WPO24aに接続されている。奇数アドレス用ローカルライトプリチャージ回路WPO24aは、ローカルな奇数アドレス用書き込みビット線WLO24aa, WLO24abのそれぞれの電位を高レベル電位にプリチャージする。
【００８２】
また、グローバルな奇数アドレス用読み出しビット線RGO24a, RGO24bに奇数アドレス用ローカルリードアンプRAO24aが接続されている。奇数アドレス用ローカルリードアンプRAO24aにはローカルな奇数アドレス用読み出しビット線RLO24aa, RLO24abが接続されている。ローカルな奇数アドレス用読み出しビット線RLO24aa, RLO24abは、奇数アドレス用記憶素子M124, M324のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。奇数アドレス用ローカルリードアンプRAO24aは、ローカルな奇数アドレス用読み出しビット線RLO24aa, RLO24abの電位状態に基づいて、グローバルな奇数アドレス用読み出しビット線RGO24a, RGO24bのそれぞれに電圧を印可する。またローカルな奇数アドレス用読み出しビット線RLO24aa, RLO24abは、奇数アドレス用ローカルリードプリチャージ回路RPO24aに接続されている。奇数アドレス用ローカルリードプリチャージ回路RPO24aは、ローカルな奇数アドレス用読み出しビット線RLO24aa, RLO24abのそれぞれの電位を高レベル電位にプリチャージする。
【００８３】
グローバルな奇数アドレス用書き込みビット線WGO24a, WGO24bには、さらに奇数アドレス用ローカルライトアンプWAO24bが接続されている。奇数アドレス用ローカルライトアンプWAO24bにはローカルな奇数アドレス用書き込みビット線WLO24ba, WLO24bbが接続されている。奇数アドレス用ローカルライトアンプWAO24bは、グローバルな奇数アドレス用書き込みビット線WGO24a, WGO24bの電位状態に基づいて、ローカルな奇数アドレス用書き込みビット線WLO24ba, WLO24bbのそれぞれに電圧を印可する。ローカルな奇数アドレス用書き込みビット線WLO24ba, WLO24bbは、奇数アドレス用記憶素子M524, M724のそれぞれに含まれる書き込み用トランジスタWTr1a, WTr1bに接続されている。またローカルな奇数アドレス用書き込みビット線WLO24ba, WLO24bbは、奇数アドレス用ローカルライトプリチャージ回路WPO24bに接続されている。奇数アドレス用ローカルライトプリチャージ回路WPO24bは、ローカルな奇数アドレス用書き込みビット線WLO24ba, WLO24bbのそれぞれの電位を高レベル電位にプリチャージする。
【００８４】
グローバルな奇数アドレス用読み出しビット線RGO24a, RGO24bには、奇数アドレス用ローカルリードアンプRAO24bがさらに接続されている。奇数アドレス用ローカルリードアンプRAO24bにはローカルな奇数アドレス用読み出しビット線RLO24ba, RLO24bbが接続されている。ローカルな奇数アドレス用読み出しビット線RLO24ba, RLO24bbは、奇数アドレス用記憶素子M524, M724のそれぞれに含まれる読み出し用トランジスタRTr1a, RTr1bに接続されている。奇数アドレス用ローカルリードアンプRAO24bは、ローカルな奇数アドレス用読み出しビット線RLO24ba, RLO24bbの電位状態に基づいて、グローバルな奇数アドレス用読み出しビット線RGO24a, RGO24bのそれぞれに電圧を印可する。またローカルな奇数アドレス用読み出しビット線RLO24ba, RLO24bbは、奇数アドレス用ローカルリードプリチャージ回路RPO24bに接続されている。奇数アドレス用ローカルリードプリチャージ回路RPO24bは、ローカルな奇数アドレス用読み出しビット線RLO24ba, RLO24bbのそれぞれの電位を高レベル電位にプリチャージする。
【００８５】
図7に示す奇数アドレス用グローバルライトプリチャージ回路241は、図9に示す複数のグローバルな奇数アドレス用書き込みビット線WGO1a, WGO1b, …, WGO24a, WGO24bのそれぞれの電位を高レベル電位にプリチャージする。図7に示す奇数アドレス用グローバルライトアンプ231は、図9に示すグローバルな複数の奇数アドレス用書き込みビット線WGO1a, WGO1b, …, WGO24a, WGO24bのそれぞれを介して、複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524, M701〜M724のそれぞれに奇数アドレスデータを書き込む。
【００８６】
図7に示す奇数アドレス用グローバルリードプリチャージ回路243は、図9に示すグローバルな複数の奇数アドレス用読み出しビット線RGO1a, RGO1b, …, RGO24a, RGO24bのそれぞれの電位を高レベル電位にプリチャージする。図7に示す奇数アドレス用グローバルリードアンプ251は、図9に示すグローバルな複数の奇数アドレス用読み出しビット線RGO1a, RGO1b, …, RGO24a, RGO24bのそれぞれを介して、複数の奇数アドレス用記憶素子M101〜M124, M301〜M324, M501〜M524, M701〜M724のそれぞれに書き込まれた奇数アドレスデータを読み出す。
【００８７】
次に、ロウアドレス1、カラムアドレス10が半導体記憶装置に書き込まれる連続データの先頭アドレスで、ロウアドレス2、カラムアドレス9が半導体記憶装置に書き込まれる連続データの最終アドレスである場合、すなわち二つの行にまたがって連続データが書き込まれる場合の、図7乃至図9に示した第2の実施の形態に係る半導体記憶装置の書き込み動作例を説明する。
【００８８】
(a) 図7に示す奇数アドレス用グローバルライトアンプ231は、図9に示す一方のグローバルな奇数アドレス用書き込みビット線WGO10a〜WGO24aに高レベル電位の信号を供給する。グローバルな奇数アドレス用書き込みビット線WGO10a〜WGO24aの電位の変化に応じて、奇数アドレス用ローカルライトアンプWAO10a〜WAO24aは、一方のローカルな奇数アドレス用書き込みビット線WLO10aa〜WLO24aaに高レベル電位の信号を供給する。
【００８９】
(b) また図7に示す奇数アドレス用グローバルライトアンプ231は、図9に示す他方のグローバルな奇数アドレス用書き込みビット線WGO10b〜WGO24bに低レベル電位の信号を供給する。グローバルな奇数アドレス用書き込みビット線WGO10b〜WGO24bの電位の変化に応じて、奇数アドレス用ローカルライトアンプWAO10a〜WAO24aは、他方のローカルな奇数アドレス用書き込みビット線WLO10ab〜WLO24abに低レベル電位の信号を供給する。
【００９０】
(c) 図7に示す奇数アドレス用ライトデコーダ61によって、図9に示す奇数アドレス用書き込みワード線WW1に書き込み時奇数アドレス選択信号である高レベル電位の電圧が印可されると、複数の奇数アドレス用記憶素子M101〜M124のそれぞれに含まれる図3に示す書き込みトランジスタWTr1a, WTr1bがオン状態となる。よって、奇数アドレス用記憶素子M110の書き込みトランジスタWTr1a側のノードに、ロウアドレス1、カラムアドレス10の奇数アドレスデータが書き込まれる。奇数アドレス用記憶素子M111〜M124のそれぞれにも、ロウアドレスが1で対応するカラムアドレスの奇数アドレスデータが書き込まれる。
【００９１】
(d) 偶数アドレス用グローバルライトアンプ230は、図8に示す一方のグローバルな偶数アドレス用書き込みビット線WGE1a〜WGE9aに高レベル電位の信号を供給する。グローバルな偶数アドレス用書き込みビット線WGE1a〜WGE9aの電位の変化に応じて、偶数アドレス用ローカルライトアンプWAE1a〜WAE9aは、一方のローカルな偶数アドレス用書き込みビット線WLE1aa〜WLE9aaに高レベル電位の信号を供給する。
【００９２】
(e) また図7に示す偶数アドレス用グローバルライトアンプ230は、図8に示す他方のグローバルな偶数アドレス用書き込みビット線WGE1b〜WGE9bに低レベル電位の信号を供給する。グローバルな偶数アドレス用書き込みビット線WGE1b〜WGE9bの電位の変化に応じて、偶数アドレス用ローカルライトアンプWAE1a〜WAE9aは、他方のローカルな偶数アドレス用書き込みビット線WLE1ab〜WLE9abに低レベル電位の信号を供給する。
【００９３】
(f) 図7に示す偶数アドレス用ライトデコーダ60によって、図8に示す偶数アドレス用書き込みワード線WW2に書き込み時偶数アドレス選択信号である高レベル電位の電圧が印可されると、複数の偶数アドレス用記憶素子M201〜M224のそれぞれに含まれる図3に示す書き込みトランジスタWTr1a, WTr1bがオン状態となる。よって、偶数アドレス用記憶素子M201の書き込みトランジスタWTr1a側のノードに、ロウアドレス2、カラムアドレス1の偶数アドレスデータが書き込まれる。偶数アドレス用記憶素子M202〜M209のそれぞれにも、ロウアドレスが2で対応するカラムアドレスの偶数アドレスデータが書き込まれ、半導体記憶装置は連続データの書き込み動作を終了する。
【００９４】
次に、ロウアドレス1、カラムアドレス10が半導体記憶装置から読み出される連続データの先頭アドレスで、ロウアドレス2、カラムアドレス9が半導体記憶装置から読み出される連続データの最終アドレスである場合、すなわち二つの行にまたがって記憶された連続データが読み出される場合の、図7乃至図9に示した第2の実施の形態に係る半導体記憶装置の読み出し動作例を説明する。
【００９５】
(a) 奇数アドレス用グローバルリードプリチャージ回路243は、図9に示す一方の奇数アドレス用読み出しビット線RGO10a〜RGO24aに高レベル電位の電圧をプリチャージする。グローバルな奇数アドレス用読み出しビット線RGO10a〜RGO24aの電位の変化に応じて、奇数アドレス用ローカルリードプリチャージ回路RPO10a〜RPO24aは、一方のローカルな奇数アドレス用読み出しビット線RLO10aa〜RLO24aaに高レベル電位の電圧をプリチャージする。
【００９６】
(b) 図7に示す奇数アドレス用リードデコーダ63によって、図9に示す奇数アドレス用読み出しワード線RW1に読み出し時奇数アドレス選択信号である高レベル電位の電圧が印可され、複数の奇数アドレス用記憶素子M110〜M124のそれぞれに含まれる図3に示す読み出しトランジスタRTr1a, RTr1bがオン状態となる。
【００９７】
(c) 奇数アドレス用記憶素子M110の読み出しトランジスタRTr1a側のノードに、ロウアドレス1、カラムアドレス10の奇数アドレスデータに対応する高レベル電位の信号が記憶されていた場合、読み出しトランジスタRTr1aがオン状態となっても、ローカルな奇数アドレス用読み出しビット線RLO10aaの電圧は高レベル電位を維持する。
【００９８】
(d) 奇数アドレス用ローカルリードアンプRAO10aは、ローカルな奇数アドレス用読み出しビット線RLO10aaから伝達された高レベル電位の信号を増幅し、増幅した高レベル電位の信号をグローバルな奇数アドレス用読み出しビット線RGO10aに伝達する。図7に示す奇数アドレス用グローバルリードアンプ251は、グローバルな奇数アドレス用読み出しビット線RGO10aの電位状態に基づいて、奇数アドレス用記憶素子M110に記憶されていたロウアドレス1、カラムアドレス10の奇数アドレスデータを読み出す。また奇数アドレス用グローバルリードアンプ251は、奇数アドレス用記憶素子M110〜M124のそれぞれに記憶されていた奇数アドレスデータも読み出す。
【００９９】
(e) また、偶数アドレス用グローバルリードプリチャージ回路242は、図8に示す一方の偶数アドレス用読み出しビット線RGE1a〜RGE9aに高レベル電位の電圧をプリチャージする。グローバルな偶数アドレス用読み出しビット線RGE1a〜RGE9aの電位の変化に応じて、偶数アドレス用ローカルリードプリチャージ回路RPE1a〜RPE9aは、一方のローカルな偶数アドレス用読み出しビット線RLE1aa〜RLE9aaに高レベル電位の電圧をプリチャージする。
【０１００】
(f) 図7に示す偶数アドレス用リードデコーダ62によって、図8に示す偶数アドレス用読み出しワード線RW2に読み出し時偶数アドレス選択信号である高レベル電位の電圧が印可され、複数の偶数アドレス用記憶素子M201〜M209のそれぞれに含まれる図3に示す読み出しトランジスタRTr1a, RTr1bがオン状態となる。
【０１０１】
(g) 図8に示す偶数アドレス用記憶素子M201の読み出しトランジスタRTr1a側のノードに、ロウアドレス2、カラムアドレス1の偶数アドレスデータに対応する高レベル電位の信号が記憶されていた場合、読み出しトランジスタRTr1aがオン状態となっても、ローカルな偶数アドレス用読み出しビット線RLE1aaの電圧は高レベル電位を維持する。
【０１０２】
(h) 偶数アドレス用ローカルリードアンプRAE1aは、ローカルな偶数アドレス用読み出しビット線RLE1aaから伝達された高レベル電位の信号を増幅し、増幅した高レベル電位の信号をグローバルな偶数アドレス用読み出しビット線RGE1aに伝達する。図7に示す偶数アドレス用グローバルリードアンプ250は、グローバルな偶数アドレス用読み出しビット線RGE1aの電位状態に基づいて、偶数アドレス用記憶素子M201に記憶されていたロウアドレス2、カラムアドレス1の偶数アドレスデータを読み出す。また偶数アドレス用グローバルリードアンプ250は、偶数アドレス用記憶素子M202〜M209のそれぞれに記憶されていた偶数アドレスデータも読み出し、半導体記憶装置は連続データの読み出し動作を終了する。
【０１０３】
以上示したように、ビット線に階層構造を用いても、第2の実施の形態に係る半導体記憶装置は1リード1ライト型のSRAM素子を用いて複数行にまたがる連続データの書き込み及び読み出しが可能となる。
【０１０４】
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図1においては、偶数アドレス用メモリアレイ20と奇数アドレス用メモリアレイ21が隣接している場合を示した。しかし、偶数アドレス用メモリアレイ20と奇数アドレス用メモリアレイ21のそれぞれは独立したリードアンプ及びライトアンプを有しており、必ずしも偶数アドレス用メモリアレイ20と奇数アドレス用メモリアレイ21は隣接している必要はなく、隔離された場所に配置されてもよい。図7においても同様である。  このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明からは妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施の形態に係る半導体記憶装置を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のメモリアレイの回路図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の記憶素子の回路図である。
【図４】本発明の第１の実施の形態の比較例に係る半導体記憶装置を示すブロック図である。
【図５】本発明の第１の実施の形態の比較例に係る半導体記憶装置のメモリアレイの回路図である。
【図６】本発明の第１の実施の形態の比較例に係る半導体記憶装置の記憶素子の回路図である。
【図７】本発明の第２の実施の形態に係る半導体記憶装置を示すブロック図である。
【図８】本発明の第２の実施の形態に係る半導体記憶装置のメモリアレイの第１の回路図である。
【図９】本発明の第２の実施の形態に係る半導体記憶装置のメモリアレイの第２の回路図である。
【符号の説明】
【０１０６】
M001, …, M009, M010, …, M024, M201, …, M209, M210, …, M224, M401, …, M409, M410, …, M424…偶数アドレス用記憶素子
WW0, WW2, WW4…偶数アドレス用書き込みワード線
WBE1a, WBE1b, …, WBE9a, WBE9b, WBE10a, WBE10b, …WBE24a, WBE24b…偶数アドレス用書き込みビット線
M101, …, M109, M110, …, M124, M301, …, M309, M310, …, M324, M501, …, M509, M510, …, M524…奇数アドレス用記憶素子
WW1, WW3, WW5…奇数アドレス用書き込みワード線
WBO1a, WBO1b, …, WBO9a, WBO9b, WBO10a, WBO10b, …WBO24a, WBO24b…奇数アドレス用書き込みビット線
【図１】
2007149176.tif 000003
【図２】
2007149176.tif 000004
【図３】
2007149176.tif 000005
【図４】
2007149176.tif 000006
【図５】
2007149176.tif 000007
【図６】
2007149176.tif 000008
【図７】
2007149176.tif 000009
【図８】
2007149176.tif 000010
【図９】
2007149176.tif 000011