(57)【要約】【課題】  デバイスにストレス印加やテストなどが実施されているかを正確に判別する。【解決手段】  半導体装置２０には、第１のテスト回路１、第２のテスト回路２、テストモード検出回路３、及び端子Ｐａｄ１が設けられている。第１のテスト回路１は、入力信号ＩＮ１が“Ｈｉｇｈ”レベルのとき活性となり、“Ｌｏｗ”レベルのときと“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化したあと非活性となる。一方、第２のテスト回路２は、入力信号ＩＮ２が“Ｌｏｗ”レベルのとき非活性となり、“Ｈｉｇｈ”レベルのときと“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後活性となり、“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後は内部に設けられたＰｃｈ  ＭＯＳトランジスタＰＴ１のゲートにバイアス印加が継続される。【選択図】  図１
2007206029.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号を入力し、前記第１の入力信号にもとづいて動作して第１の出力信号を出力する第１のテスト回路と、
第２の入力信号を入力し、前記第２の入力信号にもとづいて動作して第２の出力信号を出力する第２のテスト回路と、
前記第１及び第２のテスト回路外に設けられたトランジスタと、
前記第１及び第２の入力信号を比較し、前記第１及び第２の出力信号を検出して、前記トランジスタに所定のスクリーニング或いはテストが正常に印加されたかどうか、或いは想定外のノイズが印加されたかどうかを判別するテストモード検出回路と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２のテスト回路は、前記第２の入力信号がｅｎａｂｌｅ信号レベルからｄｉｓａｂｌｅ信号レベルに変化した後も前記第２の出力信号を活性状態に保持し、高電位側電源を所定の電圧以下或いは前記高電位側電源を“ＯＦＦ”にすることにより、前記第２の出力信号を非活性状態に戻すことができることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のテスト回路には、第１のＰｃｈ  ＭＯＳトランジスタが設けられ、前記第２のテスト回路には、第２のＰｃｈ  ＭＯＳトランジスタが設けられ、前記第２のＰｃｈ  ＭＯＳトランジスタには、ＮＢＴＩ現象により閾値電圧の絶対値を増大させるゲート電圧が印加されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１の入力信号を入力し、前記第１の入力信号にもとづいて動作して第１の出力信号を出力する第１のテスト回路と、
第２の入力信号を入力し、前記第２の入力信号にもとづいて動作して第２の出力信号を出力する第２のテスト回路と、
第ｎ（ｎは、３以上の整数）の入力信号を入力し、前記第ｎの入力信号にもとづいて動作して第ｎの出力信号を出力する第ｎのテスト回路と、
前記第１乃至第ｎのテスト回路外に設けられたトランジスタと、
前記第１乃至第ｎの入力信号を比較し、前記第１乃至第ｎの出力信号を検出し、前記トランジスタに所定のスクリーニング或いはテストが正常に印加されたかどうか、或いは想定外のノイズが印加されたかどうかを判別するテストモード検出回路と、
を具備することを特徴とする半導体装置。
【請求項５】
前記第２のテスト回路は、前記第２の入力信号がｅｎａｂｌｅ信号レベルからｄｉｓａｂｌｅ信号レベルに変化した後も前記第２の出力信号を活性状態に保持し、高電位側電源を所定の電圧以下或いは前記高電位側電源を“ＯＦＦ”にすることにより、前記第２の出力信号を非活性状態に戻すことができ、前記第３乃至第ｎ（ｎは、４以上の整数）のテスト回路は、前記第３乃至第ｎの入力信号がｅｎａｂｌｅ信号レベルからｄｉｓａｂｌｅ信号レベルに変化した後も前記第３乃至第ｎの出力信号を活性状態に保持し、前記高電位側電源を所定の電圧以下或いは前記高電位側電源を“ＯＦＦ”にすることにより、前記第３乃至第ｎの出力信号を非活性状態に戻すことができ、前記第１のテスト回路には、第１のＰｃｈ  ＭＯＳトランジスタが設けられ、前記第２のテスト回路には、第２のＰｃｈ  ＭＯＳトランジスタが設けられ、前記第３乃至第ｎのテスト回路には、第３乃至第ｎのＰｃｈ  ＭＯＳトランジスタが設けられ、前記第２のＰｃｈ  ＭＯＳトランジスタには、ＮＢＴＩ現象により閾値電圧の絶対値を最も増大させる第１のゲート電圧（Ｖｓｇ＝Ｖｄｄ  ここで、Ｖｇｓはゲート・ソース間電圧、Ｖｄｄは前記高電位側電源電圧）が印加され、前記第３乃至第ｎのＰｃｈ  ＭＯＳトランジスタには、ＮＢＴＩ現象により閾値電圧の絶対値を増大させる前記第１のゲート電圧に対して順次緩和された第２乃至第（ｎ−１）のゲート電圧（Ｖｇｓ≦Ｖｄｄ−(ｎ−１)×ΔＶ  ここで、ΔＶはｍ番目のゲート電圧とｍ＋１番目のゲート電圧の差、ただし１≦ｍ≦（ｎ−１））が印加されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレス印加やテストなどの判定ができるテスト回路に関する。
【背景技術】
【０００２】
半導体メモリやＳｏＣ（system  on  a  chip）などの半導体装置では、初期不良を低減し、実使用状態での信頼性及び品質を向上させるためにバーイン試験や、電源を印加して動作させながら、誤動作の有無を確認するダイナミック・モニタ・バーイン試験（Dynamic  Monitored  Burn−In  Test  ＤＭＢＴとも呼称される）などが行われている（例えば、特許文献１参照。）。
【０００３】
近年、半導体メモリやＳｏＣなどの半導体装置の高集積度化、多機能化等の進展により、種々のテストモードを実行する必要が生じ、所定のストレスが半導体装置を構成している素子に印加されているかの判定が困難となる可能性がある。また、所定のストレスが印加され、多数の素子が活性化するようにＬＳＩとしての半導体装置を動作させるとともにその動作が正常動作か否かを容易にモニターできるようなＤＭＢＴ装置では、装置コストが膨大になり、しかもテスト時間が増加するという問題点がある。
【特許文献１】特開２００２−２９６３２４号公報（頁２０、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、デバイスにストレス印加や特殊モードテストなどが期待通り実施されたか、または想定外のストレスが印加されていないかどうかを正確に判別できるテスト回路を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体装置は、第１の入力信号を入力し、前記第１の入力信号にもとづいて動作して第１の出力信号を出力する第１のテスト回路と、第２の入力信号を入力し、前記第２の入力信号にもとづいて動作して第２の出力信号を出力する第２のテスト回路と、前記第１及び第２のテスト回路外に設けられたトランジスタと、前記第１及び第２の入力信号を比較し、前記第１及び第２の出力信号を検出して、前記トランジスタに所定のスクリーニング或いはテストが正常に印加されたかどうか、或いは想定外のノイズが印加されたかどうかを判別するテストモード検出回路とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、第１の入力信号を入力し、前記第１の入力信号にもとづいて動作して第１の出力信号を出力する第１のテスト回路と、第２の入力信号を入力し、前記第２の入力信号にもとづいて動作して第２の出力信号を出力する第２のテスト回路と、第ｎ（ｎは、３以上の整数）の入力信号を入力し、前記第ｎの入力信号にもとづいて動作して第ｎの出力信号を出力する第ｎのテスト回路と、前記第１乃至第ｎのテスト回路外に設けられたトランジスタと、前記第１乃至第ｎの入力信号を比較し、前記第１乃至第ｎの出力信号を検出し、前記トランジスタに所定のスクリーニング或いはテストが正常に印加されたかどうか、或いは想定外のノイズが印加されたかどうかを判別するテストモード検出回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、デバイスにストレス印加や特殊モードテストなどが期待通り実施されていたか、または想定外のストレスが印加されていないかどうかを正確に判別できるテスト回路を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示すブロック図、図２は第１のテスト回路を示す回路図、図３は第２のテスト回路を示す回路図である。本実施例では、２種類のテスト回路が設けられている。
【００１０】
図１に示すように、半導体装置２０には、第１のテスト回路１、第２のテスト回路２、テストモード検出回路３、及び端子Ｐａｄ１が設けられ、半導体装置２０は揮発性半導体集積回路である。
【００１１】
第一のテスト回路１及び第二のテスト回路２は、図示しない半導体集積回路部の初期不良スクリーニング工程や製品出荷工程などで、ストレス印加やテストが正常に実施されているか、つまり半導体装置２０を構成する素子に過度のストレスが印加されていないか、期待するストレスが正常に印加されたかの判別に利用することができる。具体的には、ゲート酸化膜厚が数ｎｍレベルの微細Ｐｃｈ  ＭＯＳトランジスタ或いはゲート絶縁膜厚が数ｎｍレベルの微細Ｐｃｈ  ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）で発生するＮＢＴＩ（Negative  Bias  Temperature  Instability）現象を用い、微細Ｐｃｈ  ＭＯＳトランジスタの閾値電圧の絶対値の変動量から判別を行うことができるものである。
【００１２】
ここで、ＮＢＴＩ現象とは、ボロン、窒素、やゲート絶縁膜或いはゲート酸化膜ダメージなどでエンハンスされ、Ｐｃｈ  ＭＯＳトランジスタの閾値電圧の絶対値が増大することをいう。なお、Ｐｃｈ  ＭＯＳトランジスタは、Ｐｃｈ  ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１３】
第１のテスト回路１は、半導体装置２０内部或いは端子を介して外部から出力される入力信号ＩＮ１を入力し、入力信号ＩＮ１により動作して出力信号Ｏｕｔ１を出力する。第２のテスト回路２は、半導体装置２０内部或いは端子を介して外部から出力される入力信号ＩＮ２を入力し、入力信号ＩＮ２により動作して出力信号Ｏｕｔ２を出力する。
【００１４】
テストモード検出回路３は、第１のテスト回路１及び第２のテスト回路２と端子Ｐａｄ１の間に設けられ、第１のテスト回路１から出力される出力信号Ｏｕｔ１と第２のテスト回路２から出力される出力信号Ｏｕｔ２を入力し、出力信号Ｏｕｔ１と出力信号Ｏｕｔ２が“活性”或いは“非活性”を検出し、双方が活性となる時、出力信号Oｕｔ１と出力信号Ｏｕｔ２の差異を検出して、検出出力信号Ｔｏｕｔを端子Ｐａｄ１に出力する。また、テストモード検出回路３は、入力信号ＩＮ１と入力信号ＩＮ２を比較し、出力信号Oｕｔ１と出力信号Ｏｕｔ２の差異を増幅する事が出来る。
【００１５】
図２に示すように、第１のテスト回路１には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、インバータＩＮＶ１、インバータＩＮＶ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられている。
【００１６】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ１に接続され、ゲートに入力信号ＩＮ１が入力される。抵抗Ｒ２は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１のソースに接続され、他端が接地電位としての低電位側電源Ｖｓｓに接続されている。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ２に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが高電位側電源Ｖｄｄに接続され、高電位側電源Ｖｄｄが供給されているとき、“ＯＮ”している。
【００１８】
インバータＩＮＶ１は、ノードＮ２の信号を入力し、その信号を反転する。インバータＩＮＶ２は、ＩＮＶ１から出力された信号を入力し、その信号を反転し、ノードＮ２と同相の信号をノードＮ３に出力する。
【００１９】
図３に示すように、第２のテスト回路２には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至５、インバータＩＮＶ１乃至４、及び抵抗Ｒ１乃至４が設けられている。
【００２０】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１１に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ１１に接続され、ゲートに入力信号ＩＮ２が入力される。抵抗Ｒ２は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１のソースに接続され、他端が接地電位としての低電位側電源Ｖｓｓに接続されている。
【００２１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ１２に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが高電位側電源Ｖｄｄに接続され、高電位側電源Ｖｄｄが供給されているとき、“ＯＮ”している。
【００２２】
インバータＩＮＶ１は、ノードＮ１２の信号を入力し、その信号を反転する。インバータＩＮＶ２は、ＩＮＶ１から出力された信号を入力し、その信号を反転し、ノードＮ１２と同相の信号をノードＮ１３に出力する。
【００２３】
抵抗Ｒ３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１４に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ１４に接続され、ゲートに入力信号ＩＮ１３が入力される。抵抗Ｒ４は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ３のソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。
【００２４】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１４に接続され、ドレインがノードＮ１５に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ４は、ドレインがノードＮ１５に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが高電位側電源Ｖｄｄに接続され、高電位側電源Ｖｄｄが供給されているとき、“ＯＮ”している。
【００２５】
インバータＩＮＶ３は、ノードＮ１５の信号を入力し、その信号を反転する。インバータＩＮＶ４は、ＩＮＶ３から出力された信号を入力し、その信号を反転し、ノードＮ１５と同相の信号をノードＮ１６に出力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１６は、ドレインがノードＮ１１に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに入力信号ＩＮ１６が入力される。
【００２６】
ここで、抵抗Ｒ１の抵抗値をＲａ、抵抗Ｒ２の抵抗値をＲｂ、抵抗Ｒ３の抵抗値をＲｃ、抵抗Ｒ４の抵抗値をＲｄ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１の“ＯＮ”抵抗値をＲｎｔ１、Ｎｃｈ  ＭＯＳトランジスタＮＴ２の“ＯＮ”抵抗値をＲｎｔ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ３の“ＯＮ”抵抗値をＲｎｔ３、Ｎｃｈ  ＭＯＳトランジスタＮＴ４の“ＯＮ”抵抗値をＲｎｔ４、Ｎｃｈ  ＭＯＳトランジスタＮＴ５の“ＯＮ”抵抗値をＲｎｔ５、Ｐｃｈ  ＭＯＳトランジスタＰＴ１の“ＯＮ”抵抗値をＲｐｔ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のしきい値電圧Ｖｐｔ１を、例えば、−２Ｖ、Ｐｃｈ  ＭＯＳトランジスタＰＴ２の“ＯＮ”抵抗値をＲｐｔ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２のしきい値電圧Ｖｐｔ２を、例えば、−１Ｖとすると、ここでは、例えば、
Ｒａ＝Ｒｂ・・・・・・・・・・・・・・・・・・・・式（１）
Ｒｃ＝Ｒｄ・・・・・・・・・・・・・・・・・・・・式（２）
Ｒｎｔ２＝Ｒｐｔ１・・・・・・・・・・・・・・・・式（３）
Ｒｎｔ４＝Ｒｐｔ２・・・・・・・・・・・・・・・・式（４）
Ｒａ、Ｒｂ＞＞Ｒｎｔ１、Ｒｎｔ２、Ｒｐｔ１・・・・式（５）
Ｒｃ、Ｒｄ＞＞Ｒｎｔ３、Ｒｎｔ４、Ｒｐｔ２・・・・式（６）
Ｒａ＞＞Ｒｎｔ５・・・・・・・・・・・・・・・・・式（７）
と設定している。
【００２７】
次に、テスト回路の動作について図４乃至６を参照して説明する。図４は入力信号に対するテスト回路の出力信号の状態を示す図、図４（ａ）は入力信号に対する第１のテスト回路の出力信号の状態を示す図、図４（ｂ）は入力信号に対する第２のテスト回路の出力信号の状態を示す図、図５はテスト回路内のＰｃｈ  ＭＯＳトランジスタのソース・ゲート間電圧に対する閾値電圧の絶対値の変動量を示す図、図６はテスト回路内のＰｃｈ  ＭＯＳトランジスタのソース・ゲート間電圧のストレス時間に対する閾値電圧の絶対値の変動量を示す図である。
【００２８】
図４（ａ）に示すように、第１のテスト回路１では、“Ｌｏｗ”レベル（ｄｉｓａｂｌｅ信号レベル）の入力信号ＩＮ１が入力されると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＦＦ”しているので出力信号Ｏｕｔ１は“Ｌｏｗ”レベル（非活性）となる。
【００２９】
“Ｈｉｇｈ”レベル（ｅｎａｂｌｅ信号レベル）の入力信号ＩＮ１が入力されると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＮ”する。ノードＮ１は“１／２Ｖｄｄ”レベル（式（１）及び式（５）で設定されているから）となり、例えば、高電位側電源Ｖｄｄ電圧が４Ｖ以上でＰｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”し、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のソース・ゲート間電圧は略１／２“Ｖｄｄ”レベルとなる。
【００３０】
ノードＮ２は“１／２Ｖｄｄ”レベル（式（３）で設定されているから）となり、出力信号Ｏｕｔ１としてのノードＮ３の信号レベルはＶｄｄレベル（出力信号Ｏｕｔ１が“活性”）となる。
【００３１】
入力信号ＩＮ１が“Ｈｉｇｈ”レベル（ｅｎａｂｌｅ信号レベル）から“Ｌｏｗ”レベル（ｄｉｓａｂｌｅ信号レベル）に変化すると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＦＦ”しているので出力信号Ｏｕｔ１は“Ｌｏｗ”レベル（出力信号Ｏｕｔ１が“非活性”となる）。
【００３２】
一方、図４（ｂ）に示すように、第２のテスト回路２では、“Ｌｏｗ”レベル（ｄｉｓａｂｌｅ信号レベル）の入力信号ＩＮ２が入力されると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＦＦ”しているので出力信号Ｏｕｔ２は出力されない（出力信号が“非活性”となる）。
【００３３】
“Ｈｉｇｈ”レベル（ｅｎａｂｌｅ信号レベル）の入力信号ＩＮ２が入力されると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＮ”する。ノードＮ１１は“１／２Ｖｄｄ”レベル（式（１）及び式（５）で設定されているから）となり、例えば、Ｖｄｄ≧４Ｖ以上でＰｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”する。ノードＮ１２は“１／２Ｖｄｄ”レベル（式（３）で設定されているから）となり、出力信号Ｏｕｔ２としてのノードＮ１３の信号レベルは“活性”状態となる。
【００３４】
なお、Ｎｃｈ  ＭＯＳトランジスタＮＴ３がノードＮ１３の信号を入力して“ＯＮ”し、Ｐｃｈ  ＭＯＳトランジスタＰＴ２がノードＮ１４の信号を入力して“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ５がノードＮ１６の信号を入力して“ＯＮ”している。
【００３５】
入力信号ＩＮ２が“Ｈｉｇｈ”レベル（ｅｎａｂｌｅ信号レベル）から“Ｌｏｗ”レベル（ｄｉｓａｂｌｅ信号レベル）に変化すると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＦＦ”するが、Ｎｃｈ  ＭＯＳトランジスタＮＴ５が“ＯＮ”しているので、ノードＮ１１は略“Ｖｓｓ”（式（７）で設定されているから）となる。即ち、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のソース・ゲート間電圧は略“Ｖｄｄ”レベルとなる。ノードＮ１２は“１／２Ｖｄｄ”レベル（式（３）で設定されているから）となり、出力信号Ｏｕｔ２としてのノードＮ１３の信号レベルは“Ｖｄｄ”レベルとなる（出力信号が“活性”のままとなる）。
【００３６】
このため、入力信号ＩＮ２が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化しても、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のゲートには、ソースの電圧と比較して略 “−Ｖｄｄ”の印加電圧がずっと印加されることになる。この印加電圧は、高電位側電源Ｖｄｄを“ＯＦＦ”し、再度“ＯＮ”させるか、或いは高電位側電源Ｖｄｄ電圧を、例えば、２Ｖ以下に低下させないと解除できない。
【００３７】
図５に示すように、第２のテスト回路のＰｃｈ  ＭＯＳトランジスタＰＴ１が、例えば、ゲート絶縁膜厚が数ｎｍレベルの微細ＭＯＳトランジスタの場合、比較的高温（１００℃以上）、Ｓｔａｔｉｃ（ＤＣ的）に比較的長時間ソース・ゲート間に連続バイアス印加すると、ＮＢＴＩ現象が発生する。ＮＢＴＩ現象によるＰｃｈ  ＭＯＳトランジスタＰＴ１の閾値電圧の増加である｜ΔＶｔｈｐ｜は、ソース・ゲート間電圧に大きく依存し、ソース・ゲート間電圧が大きくなると変化量が急増する。
【００３８】
図６に示すように、第２のテスト回路のＰｃｈ  ＭＯＳトランジスタＰＴ１が、例えば、ゲート絶縁膜厚が数ｎｍレベルの微細ＭＯＳトランジスタの場合、比較的高温（１００℃以上）、Ｓｔａｔｉｃ（ＤＣ的）にソース・ゲート間にバイアス印加すると、ストレス印加時間とともに｜ΔＶｔｈｐ｜は増大する。｜ΔＶｔｈｐ｜の変化量は、ソース・ゲート間のバイアス印加電圧が大きいほど顕著になる。
【００３９】
なお、半導体装置２０の動作で一般に使用されるパルス信号をＰｃｈ  ＭＯＳトランジスタのゲートに印加（Dynamic印加）しても｜ΔＶｔｈｐ｜の変化量は若干低くなるが同様に変化する。この変化量は、ゲ−ト酸化膜に窒素原子を添加する事でコントロールする事も可能である。
【００４０】
次に、第１のテスト回路１及び第２のテスト回路２の電源電圧マージンとＰｃｈ  ＭＯＳトランジスタＰＴ１のＮＢＴＩ現象による｜ΔＶｔｈｐ｜の変化量について説明する。
【００４１】
入力信号ＩＮ１及びＩＮ２が、“Ｈｉｇｈ”レベル（ｅｎａｂｌｅ信号レベル）から“Ｌｏｗ”レベル（ｄｉｓａｂｌｅ信号レベル）に変化し、この状態が所定時間（ｔ）経過したとすると、第１のテスト回路１のＰｃｈ  ＭＯＳトランジスタＰＴ１のＮＢＴＩ現象による｜ΔＶｔｈｐ｜変化量はほとんど変化しないので、測定される第１のテスト回路１の電源電圧マージンＶｄｄｍｉｎ．１（出力信号Ｏｕｔ１が活性化する最低の電源電圧）は、
Ｖｄｄｍｉｎ．１＝Ｖｄｄｍｉｎ．１（Init.）・・・・・・・式（８）
と表せる。ここで、Ｖｄｄｍｉｎ．１（Init.）は初期の電源電圧マージンである。
【００４２】
一方、第２のテスト回路２のＰｃｈ  ＭＯＳトランジスタＰＴ１は、ＮＢＴＩ現象により｜ΔＶｔｈｐ｜増大・変化するので、測定される第２のテスト回路２の電源電圧マージンをＶｄｄｍｉｎ．２（出力信号Ｏｕｔ２が活性化する最低の電源電圧）とすると、第２のテスト回路２の電源電圧マージンＶｄｄｍｉｎ．２は、初期の電源電圧マージンよりも悪化しているので、第１のテスト回路１の初期の電源電圧マージンと第２のテスト回路２の初期の電源電圧マージンが同一とすれば、第２のテスト回路２の電源電圧マージンの劣化分ΔＶｄｄｍｉｎ．は、
ΔＶｄｄｍｉｎ．＝Ｖｄｄｍｉｎ．２−Ｖｄｄｍｉｎ．１・・式（９）
と表せる。
【００４３】
第２のテスト回路２の電源電圧マージンの変化量と第２のテスト回路２のＰｃｈ  ＭＯＳトランジスタＰＴ１の閾値電圧の絶対値の変化量の関係を事前にデータベースとして取得しておけば、観測されるΔＶｄｄｍｉｎ．から第２のテスト回路２のＰｃｈ  ＭＯＳトランジスタＰＴ１の閾値電圧の絶対値の変化量｜ΔＶｔｈｐ｜を算出することができる。ここで、テストモード回路３に、例えば、差動増幅回路などを使用すれば第２のテスト回路の電源電圧マージンの劣化分ΔＶｄｄｍｉｎ．の係数倍増幅されたレベルを直接出力する事も可能である。
【００４４】
上述したように、本実施例の半導体装置では、第１のテスト回路１、第２のテスト回路２、テストモード検出回路３、及び端子Ｐａｄ１が設けられている。第１のテスト回路１は、入力信号ＩＮ１が“Ｈｉｇｈ”レベルのとき活性となり、“Ｌｏｗ”レベルのときと“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化したあと非活性となる。一方、第２のテスト回路２は、入力信号ＩＮ２が“Ｌｏｗ”レベルのとき非活性となり、“Ｈｉｇｈ”レベルのときと“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後活性となり、“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後は内部に設けられたＰｃｈ  ＭＯＳトランジスタＰＴ１のゲートにバイアス印加が継続される。
【００４５】
このため、第１のテスト回路１から出力される出力信号Ｏｕｔ１と第２のテスト回路２から出力される出力信号Ｏｕｔ２をテストモード検出回路３で検出及び比較することにより、第２のテスト回路２の電源電圧マージンの劣化分ΔＶｄｄｍｉｎ．を算出でき、この値から第２のテスト回路２のＰｃｈ  ＭＯＳトランジスタのＮＢＴＩ現象による閾値電圧の絶対値の変化量｜ΔＶｔｈｐ｜を算出することができる。
【００４６】
したがって、バーイン装置やＤＭＢＴ（Dynamic  Monitored  Burn−In  Test）装置などで、半導体装置２０を構成する素子が正常にストレス印加やテストされているかの判別や信頼性レベルを満足しているかの判別を第１のテスト回路１及び第２のテスト回路２を用いて行える。また、半導体装置２０の実使用状態で、定格を超える過度のストレス（例えば、異常な高電圧や異常な高圧パルス信号など）が印加されていないかの判別に使用できる。更に、ストレス印加やテストにより素子が変動し、その変動量がまだ所定の規格を満足するか否かの判別を行うことができる。
【００４７】
なお、本実施例では、半導体装置をＭＯＳトランジスタで構成しているが、ゲートが絶縁物からなるＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  transistor）を使用してもよい。
【実施例２】
【００４８】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図７は半導体装置を示すブロック図、図８は第３のテスト回路を示す回路図である。本実施例では、入力信号により通常動作する第１のテスト回路と入力信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化した後も“活性状態”を保持する（ｎ−１）個のテスト回路が設けられている。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図７に示すように、半導体装置２０ａには、第１のテスト回路１、１番目としての第２のテスト回路２、・・・（ｎ−１）番目としての第ｎのテスト回路４、テストモード検出回路３ａ、及び端子Ｐａｄ１が設けられ、入力信号の変化したとき第１のテスト回路と異なる信号を出力する（ｎ−１）個のテスト回路が設けられている。そして、半導体装置２０ａは揮発性半導体集積回路である。ここで、２番目から（ｎ−２）番目までのテスト回路の図示及び説明を省略する。
【００５１】
第ｎのテスト回路４は、半導体装置２０ａ内部或いは端子を介して外部から出力される入力信号ＩＮｎを入力し、入力信号ＩＮｎにより動作して出力信号Ｏｕｔｎを出力する。
【００５２】
テストモード検出回路３ａは、第１のテスト回路１、第２のテスト回路２、・・・及び、第ｎのテスト回路４と端子Ｐａｄ１の間に設けられ、第１のテスト回路１から出力される出力信号Ｏｕｔ１、第２のテスト回路２から出力される出力信号Ｏｕｔ２、・・・及び第ｎのテスト回路４の出力信号Ｏｕｔｎを入力し、出力信号Ｏｕｔ１、出力信号Ｏｕｔ２、・・・及び出力信号Ｏｕｔｎが“活性”或いは“非活性”を検出し、第１のテスト回路１、第２のテスト回路２、・・・及び第ｎのテスト回路４が活性となるとき、出力信号Ｏｕｔ１と出力信号Ｏｕｔ２、・・・及び出力信号Ｏｕｔ１と出力信号Ｏｕｔｎの差異を検出して、検出出力信号Ｔｏｕｔを端子Ｐａｄ１に出力する。また、テストモード検出回路３ａは、入力信号ＩＮ１、入力信号ＩＮ２、・・・・・及び入力信号ＩＮｎを比較し、出力信号Ｏｕｔ１と出力信号Ｏｕｔ２、・・・及び出力信号Ｏｕｔ１と出力信号Ｏｕｔｎの差異を増幅することができる。このため、何らかの原因で想定外の過度のストレスが半導体装置２０ａに印加された場合に、第１のテスト回路１、第２のテスト回路２、・・・及び第ｎのテスト回路４を介して想定外の過度のストレスを検出することができる。
【００５３】
図８に示すように、第ｎのテスト回路４には、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至４、Ｎｃｈ  ＭＯＳトランジスタＮＴ３１、Ｎｃｈ  ＭＯＳトランジスタＮＴ３（ｎ−１）、インバータＩＮＶ１乃至４、及び抵抗Ｒ１乃至４が設けられている。ここで、ノードＮ２１と低電位側電源Ｖｓｓの間にＮｃｈ  ＭＯＳトランジスタＮＴ３１、・・・Ｎｃｈ  ＭＯＳトランジスタＮＴ３（ｎ−１）を含め（ｎ−１）個のＮｃｈ  ＭＯＳトランジスタが縦続接続されている。なお、ｍ番目（ｍは（ｎ−１）≧ｍ≧２）のテスト回路には、ノードＮ２１と低電位側電源Ｖｓｓの間にｍ個のＮｃｈ  ＭＯＳトランジスタが縦続接続されている。
【００５４】
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ２１に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ドレインがノードＮ２１に接続され、ゲートに入力信号ＩＮｎが入力される。抵抗Ｒ２は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ１のソースに接続され、他端が接地電位としての低電位側電源Ｖｓｓに接続されている。
【００５５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ２１に接続され、ドレインがノードＮ２２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ２２に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが高電位側電源Ｖｄｄに接続され、高電位側電源Ｖｄｄが供給されているとき、“ＯＮ”している。
【００５６】
インバータＩＮＶ１は、ノードＮ２２の信号を入力し、その信号を反転する。インバータＩＮＶ２は、ＩＮＶ１から出力された信号を入力し、その信号を反転し、ノードＮ２２と同相の信号をノードＮ２３に出力する。
【００５７】
抵抗Ｒ３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ２４に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ２４に接続され、ゲートがノードＮ２３に接続されている。抵抗Ｒ４は、一端がＮｃｈ  ＭＯＳトランジスタＮＴ３のソースに接続され、他端が低電位側電源Ｖｓｓに接続されている。
【００５８】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ２４に接続され、ドレインがノードＮ２５に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ４は、ドレインがノードＮ２５に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが高電位側電源Ｖｄｄに接続され、高電位側電源Ｖｄｄが供給されているとき、“ＯＮ”している。
【００５９】
インバータＩＮＶ３は、ノードＮ２５の信号を入力し、その信号を反転する。インバータＩＮＶ４は、ＩＮＶ３から出力された信号を入力し、その信号を反転し、ノードＮ２５と同相の信号をノードＮ２６に出力する。
【００６０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３１は、ドレインがノードＮ２１に接続され、ゲートがノードＮ２６に接続され、ソースが図示しない縦続接続された隣接のＮｃｈ  ＭＯＳトランジスタのドレインに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮＴ３（ｎ−１）は、ドレインが図示しない縦続接続された隣接のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ゲートがノードＮ２６に接続され、ソースが低電位側電源Ｖｓｓに接続されている。
【００６１】
ここで、抵抗Ｒ１の抵抗値をＲａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ３１の“ＯＮ”抵抗値をＲｎｔ３１、Ｎｃｈ  ＭＯＳトランジスタＮＴ３（ｎ−１）の“ＯＮ”抵抗値をＲｎｔ３１とすると、入力信号ＩＮｎが“Ｈｉｇｈ”レベル（ｅｎａｂｌｅ信号レベル）から“Ｌｏｗ”レベル（ｄｉｓａｂｌｅ信号レベル）に変化すると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＦＦ”するが、Ｎｃｈ  ＭＯＳトランジスタＮＴ３１・・・及びＮｃｈ  ＭＯＳトランジスタＮＴ３（ｎ−１）の計（ｎ−１）個のＮｃｈ  ＭＯＳトランジスタが“ＯＮ”しているので、ノードＮ２１の信号レベルＶ(n−1)は、
V(n−1)＝Vdd×[{(n−1)×Rnt31}／{Ra＋(n−1)×Rnt31}]・・・・・式（１０）
と表せる。また、ｍ番目のテスト回路での信号レベルＶｍは、
V(ｍ)＝Vdd×[{m×Rnt31}／{Ra＋m×Rnt31}]・・・・・・・・・・・式（１１）
と表せる。ここで、ｍは、１≦ｍ≦（ｎ−１）である。
【００６２】
そして、ｍ番目のＰｃｈ  ＭＯＳトランジスタＰＴ１とｍ＋１番目のＰｃｈ  ＭＯＳトランジスタＰＴ１に印加されるゲート電圧差をΔＶとすると、
V(ｍ)＝Vdd−(n−1)×ΔV・・・・・・・・・・・・・・・・・・・式（１２）
と表せる。
【００６３】
このように、縦続接続されるＮｃｈ  ＭＯＳトランジスタの個数を変化させた（ｎ−１）個のテスト回路を設けることにより、Ｐｃｈ  ＭＯＳトランジスタＰＴ１のソース・ゲート間に（ｎ−１）種類の所定の電圧を印加でき、所定の電圧に対応したＮＢＴＩ現象にもとづく閾値電圧の絶対値の変化量｜ΔＶｔｈｐ｜を発生させることができ、しかもその値を実施例１と同様に算出することができる。
【００６４】
上述したように、本実施例の半導体装置では、第１のテスト回路１、１番目としての第２のテスト回路２、・・・（ｎ−１）番目として第ｎのテスト回路４、テストモード検出回路３ａ、及び端子Ｐａｄ１が設けられ、入力信号の変化したとき第１のテスト回路と異なる信号を出力する（ｎ−１）個のテスト回路が設けられている。
【００６５】
第１のテスト回路１は、入力信号ＩＮ１が“Ｈｉｇｈ”レベルのとき活性となり、“Ｌｏｗ”レベルのときと“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化したあと非活性となる。第２のテスト回路２は、入力信号ＩＮ２が“Ｌｏｗ”レベルのとき非活性となり、“Ｈｉｇｈ”レベルのときと“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後活性となり、“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後は内部に設けられたＰｃｈ  ＭＯＳトランジスタＰＴ１のゲートにバイアス印加が継続される。第ｎのテスト回路４は、入力信号ＩＮｎが“Ｌｏｗ”レベルのとき非活性となり、“Ｈｉｇｈ”レベルのときと“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後活性となり、“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後は内部に設けられたＰｃｈ  ＭＯＳトランジスタＰＴ１のゲートにバイアス印加が継続される。そして、“Ｈｉｇｈ”レベルから“Ｌｏｗ”に変化した後に、第ｎのテスト回路４のＰｃｈ  ＭＯＳトランジスタＰＴ１のゲートに印加される電圧の絶対値は、第２のテスト回路２のＰｃｈ  ＭＯＳトランジスタＰＴ１のゲートに印加される電圧の絶対値よりも大きく設定されている。
【００６６】
このため、第１のテスト回路１から出力される出力信号Ｏｕｔ１、第２のテスト回路２から出力される出力信号Ｏｕｔ２、・・・第ｎのテスト回路４から出力される出力信号Ｏｕｔｎをテストモード検出回路３で検出し、出力信号Ｏｕｔ１と出力信号Ｏｕｔ２を比較し、・・・出力信号Ｏｕｔ１と出力信号Ｏｕｔｎを比較することにより、第２のテスト回路２の電源電圧マージンの劣化分ΔＶｄｄｍｉｎ．乃至第ｎのテスト回路４の電源電圧マージンの劣化分ΔＶｄｄｍｉｎ．の（ｎ−１）種類それぞれ算出でき、この値から第２のテスト回路２のＰｃｈ  ＭＯＳトランジスタのＮＢＴＩ現象による閾値電圧の絶対値の変化量｜ΔＶｔｈｐ｜乃至第ｎのテスト回路４のＰｃｈ  ＭＯＳトランジスタのＮＢＴＩ現象による閾値電圧の絶対値の変化量｜ΔＶｔｈｐ｜の（ｎ−１）種類それぞれ算出することができる。
【００６７】
したがって、バーイン装置やＤＭＢＴ（Dynamic  Monitored  Burn−In  Test）装置などで、半導体装置２０を構成する素子が正常にストレス印加やテストされているかの判別や信頼性レベルを満足しているかの判別を第１のテスト回路１乃至第ｎのテスト回路４を用いて実施例１よりも詳細に行える。また、半導体装置２０の実使用状態で、定格を超える過度のストレス（例えば、異常な高電圧や異常な高圧パルス信号など）が印加されていないかの判別に使用できる。更に、ストレス印加やテストにより素子が変動し、その変動量がまだ所定の規格を満足するか否かの判別を行うことができる。
【００６８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６９】
例えば、実施例では揮発性半導体集積回路としての半導体装置に適用した場合について説明したが、ＳｏＣ（system  on  a  chip）や不揮発性半導体集積回路などにも適用することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係る半導体装置を示すブロック図。
【図２】本発明の実施例１に係る第１のテスト回路を示す回路図。
【図３】本発明の実施例１に係る第２のテスト回路を示す回路図。
【図４】本発明の実施例１に係る入力信号に対するテスト回路の出力信号の状態を示す図。
【図５】本発明の実施例１に係るテスト回路内のＰｃｈ  ＭＯＳトランジスタのソース・ゲート間電圧に対する閾値電圧の絶対値の変化量を示す図。
【図６】本発明の実施例１に係るテスト回路内のＰｃｈ  ＭＯＳトランジスタのソース・ゲート間電圧のストレス時間に対する閾値電圧の絶対値の変化量を示す図。
【図７】本発明の実施例２に係る第１のテスト回路を示す回路図。
【図８】本発明の実施例２に係る第ｎのテスト回路を示す回路図。
【符号の説明】
【００７１】
１  第１のテスト回路
２  第２のテスト回路
３、３ａ  テストモード検出回路
４  第ｎのテスト回路
２０、２０ａ  半導体装置
ＩＮ１、ＩＮ２、ＩＮｎ  入力信号
ＩＮＶ１〜４  インバータ
Ｎ１〜３、Ｎ１１〜１６、Ｎ２１〜２６  ノード
ＮＴ１〜５、ＮＴ３１、ＮＴ３（ｎ−１）  Ｎｃｈ  ＭＯＳトランジスタ
Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔｎ  出力信号
Ｐａｄ１  端子
ＰＴ１、ＰＴ２  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜４  抵抗
Ｔｏｕｔ  検出出力信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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