(57)【要約】【課題】素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域に、トレンチゲートを有するＭＯＳトランジスタの各セルが、分散して配置されてなる半導体装置であって、結晶欠陥でのリーク等による特性劣化が抑制され、高い信頼性を有する半導体装置およびその製造方法を提供する。【解決手段】素子分離トレンチ４により取り囲まれたＳＯＩ層１からなる素子分離領域１ｓが、素子分離トレンチ４に隣接する外殻領域１ａと、外殻領域１ａの内側の内部領域１ｂに区分され、トレンチゲート３ｂを有するＭＯＳトランジスタの各セルが、内部領域１ｂに分散して配置され、素子分離トレン４より浅いダミーゲートトレンチ３ａが、外殻領域１ａに分散して配置されてなる半導体装置１０とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域が、前記素子分離トレンチに隣接する外殻領域と、前記外殻領域の内側の内部領域に区分され、
トレンチゲートを有するＭＯＳトランジスタの各セルが、前記内部領域に分散して配置され、
前記素子分離トレンチより浅いダミーゲートトレンチが、前記外殻領域に分散して配置されてなることを特徴とする半導体装置。
【請求項２】
前記ダミーゲートトレンチの深さが、前記トレンチゲートと同じ深さであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離トレンチ上に、ＬＯＣＯＳが形成されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記外殻領域と内部領域の境界が、前記素子分離トレンチから３０μｍ以上の距離にあることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ダミーゲートトレンチの配置ピッチが、３．１μｍ以上、５．６μｍ以下であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記トレンチゲートの深さが、５μｍ以下であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域が、前記素子分離トレンチに隣接する外殻領域と、前記外殻領域の内側の内部領域に区分され、
トレンチゲートを有するＭＯＳトランジスタの各セルが、前記内部領域に分散して配置され、
前記素子分離トレンチより浅いダミーゲートトレンチが、前記外殻領域に分散して配置されてなる半導体装置の製造方法であって、
前記トレンチゲートと前記ダミーゲートトレンチを、同一のトレンチ形成工程を用いて形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記トレンチ形成工程後において、熱処理温度１１５０℃以上、熱処理時間１０秒以上の条件で、ランプ加熱による急熱急冷処理工程を実施することを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離トレンチにより取り囲まれたＳＯＩ（Silicon On Insulator）層からなる素子分離領域に、トレンチゲートを有するＭＯＳ（Metal Oxide Semiconductor）トランジスタの各セルが、分散して配置されてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域内に、ＭＯＳトランジスタの各セルが配置されてなる半導体装置が、例えば、特開平８−２１３６０４号公報（特許文献１）と特開平１０−３１３０６４号公報（特許文献２）に開示されている。特許文献１，２で開示された半導体装置におけるＭＯＳトランジスタは、いずれも、平面ゲート構造の横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal Oxide Semiconductor）である。
【０００３】
一方、素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域では、一般的に、素子分離トレンチの周辺において結晶欠陥が発生し易いことが知られている。結晶欠陥が存在する領域にＭＯＳトランジスタを形成すると、当該半導体装置の特性がリーク等によって劣化すると共に、当該半導体装置の信頼性が低下する。
【０００４】
このため、上記した素子分離トレンチに起因した結晶欠陥の発生を抑制する方法が、例えば、特開２００２−３３３８２号公報（特許文献３）に開示されている。特許文献３に開示された半導体装置の製造方法によれば、素子分離領域を取り囲む素子分離トレンチの外側を非デバイス形成領域とし、当該非デバイス形成領域に高濃度のイオン注入を行う。これによって、その後のＬＯＣＯＳ（Local Oxidation of Silicon）酸化時の増速酸化によって大きな応力を生じさせ、当該非デバイス形成領域に優先的に結晶欠陥を発生させて、デバイスを形成する素子分離トレンチにより取り囲まれた素子分離領域での欠陥発生を抑制している。
【特許文献１】特開平８−２１３６０４号公報
【特許文献２】特開平１０−３１３０６４号公報
【特許文献３】特開２００２−３３３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献３に開示された素子分離トレンチに起因する結晶欠陥の抑制方法は、素子分離領域での結晶欠陥発生を抑制できるものの、ＬＯＣＯＳ酸化に伴う応力が素子分離トレンチ近傍の素子分離領域に残存することは避けられない。
【０００６】
上記のように、素子分離トレンチ近傍の素子分離領域に大きな残留応力が存在すると、ＬＯＣＯＳ酸化以降の製造工程において、この残留応力が依然として結晶欠陥の発生要因となる。特に、素子分離領域にトレンチゲート構造のＭＯＳトランジスタを形成する場合には、上記ＬＯＣＯＳ酸化時の残留応力とトレンチゲート形成時の応力が相関して、結晶欠陥の発生に繋がり易いと考えられる。
【０００７】
そこで本発明は、素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域に、トレンチゲートを有するＭＯＳトランジスタの各セルが、分散して配置されてなる半導体装置であって、結晶欠陥でのリーク等による特性劣化が抑制され、高い信頼性を有する半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域が、前記素子分離トレンチに隣接する外殻領域と、前記外殻領域の内側の内部領域に区分され、トレンチゲートを有するＭＯＳトランジスタの各セルが、前記内部領域に分散して配置され、前記素子分離トレンチより浅いダミーゲートトレンチが、前記外殻領域に分散して配置されてなることを特徴としている。
【０００９】
当該半導体装置においては、ダミーゲートトレンチが分散して配置された外殻領域を、結晶欠陥を積極的に発生させる領域として利用することができる。すなわち、素子分離トレンチ形成時の残留応力とダミーゲートトレンチ形成時の残留応力を相関させて、外殻領域に多量の結晶欠陥を発生させることができる。この結晶欠陥の積極的な発生によって、当該半導体装置では、素子分離トレンチの形成に伴って発生した外殻領域における残留応力を緩和することができる。これによって、ＭＯＳトランジスタの各セルが分散して配置される内部領域において、結晶欠陥の発生が抑制される。
【００１０】
以上のようにして、当該半導体装置は、トレンチゲートを有するＭＯＳトランジスタの各セルが、分散して配置されてなる半導体装置であって、結晶欠陥でのリーク等による特性劣化が抑制され、高い信頼性を有する半導体装置とすることができる。
【００１１】
請求項２に記載のように、上記半導体装置においては、前記ダミーゲートトレンチの深さが、前記トレンチゲートと同じ深さであることが好ましい。
【００１２】
これによって、後述するように、同一のトレンチ形成工程を用いて、トレンチゲートとダミーゲートトレンチを同時形成することができる。従って、ダミーゲートトレンチの形成によるコストアップもないため、安価な半導体装置とすることができる。
【００１３】
請求項３に記載のように、上記半導体装置は、前記素子分離トレンチ上に、ＬＯＣＯＳが形成されてなる場合に好適である。
【００１４】
当該半導体装置においては、ＬＯＣＯＳ酸化時の大きな残留応力とダミーゲートトレンチ形成時の残留応力を相関させて、外殻領域に多量の結晶欠陥を発生させることができる。この結晶欠陥の積極的な発生によって、当該半導体装置では、ＬＯＣＯＳの形成に伴って発生した外殻領域における大きな残留応力を十分に低減することができる。
【００１５】
請求項４に記載のように、上記半導体装置においては、
前記外殻領域と内部領域の境界が、前記素子分離トレンチから３０μｍ以上の距離にあることが好ましい。
【００１６】
これによって、ＭＯＳトランジスタの各セルが分散して配置される内部領域での結晶欠陥の発生を、確実に抑制することができる。
【００１７】
請求項５に記載のように、上記半導体装置においては、前記ダミーゲートトレンチの配置ピッチが、３．１μｍ以上、５．６μｍ以下であることが好ましい。
【００１８】
素子分離トレンチに付随した残留応力の存在する外殻領域において、ダミーゲートトレンチの配置ピッチと結晶欠陥の発生個数を調査したところ、ダミーゲートトレンチの配置ピッチが、３．１μｍ以上、５．６μｍ以下の範囲において、内部領域での結晶欠陥の発生を確実に抑制することができることが判明した。ダミーゲートトレンチの配置ピッチが５．６μｍより大きい場合は、素子分離トレンチに付随した残留応力の緩和効果が小さいため、結晶欠陥の発生個数は全体的に低減するものの、素子分離トレンチから遠い距離まで発生領域が延びて内部領域まで及ぶ。一方、ダミーゲートトレンチの配置ピッチが３．１μｍより小さい場合は、ダミーゲートトレンチ自体による結晶欠陥が発生し、素子分離トレンチから遠い距離まで結晶欠陥の発生領域が延びると共に、発生個数も全体的に増大する。
【００１９】
請求項６に記載のように、上記半導体装置は、例えば、前記トレンチゲートの深さが、５μｍ以下である構成とすることができる。
【００２０】
請求項７と８に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００２１】
請求項７に記載の発明は、素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域が、前記素子分離トレンチに隣接する外殻領域と、前記外殻領域の内側の内部領域に区分され、トレンチゲートを有するＭＯＳトランジスタの各セルが、前記内部領域に分散して配置され、前記素子分離トレンチより浅いダミーゲートトレンチが、前記外殻領域に分散して配置されてなる半導体装置の製造方法であって、前記トレンチゲートと前記ダミーゲートトレンチを、同一のトレンチ形成工程を用いて形成することを特徴としている。
【００２２】
これによれば、ダミーゲートトレンチを形成するための特別な工程が必要ないため、ダミーゲートトレンチの形成に伴うコストアップを防止することができる。
【００２３】
請求項８に記載のように、上記半導体装置の製造方法においては、前記トレンチ形成工程後において、熱処理温度１１５０℃以上、熱処理時間１０秒以上の条件で、ランプ加熱による急熱急冷処理工程を実施することが好ましい。
【００２４】
ランプ加熱による急熱急冷処理工程を実施することで、外殻領域のダミーゲートトレンチの周りに誘起される結晶欠陥の発生量を増大することができ、これに伴って、残留応力の低減効果もより確実なものにすることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２６】
図１は、本発明の半導体装置の一例で、図１（ａ）は、半導体装置１０の模式的な上面図であり、図１（ｂ）は、半導体装置１０の模式的な断面図である。
【００２７】
図１（ａ），（ｂ）に示す半導体装置１０では、埋め込み酸化膜２に達する素子分離トレンチ４により取り囲まれて、ＳＯＩ（Silicon On Insulator）層１からなる素子分離領域１ｓが設けられている。半導体装置１０では、図中の一点鎖線で示したように、素子分離領域１ｓが、素子分離トレンチ２に隣接する外殻領域１ａと、外殻領域１ａの内側の内部領域１ｂに区分されている。半導体装置１０では、トレンチゲート３ｂを有するＭＯＳ （Metal Oxide Semiconductor）トランジスタの各セルが、内部領域１ｂに分散して配置されている。また、素子分離トレンチ４の深さ（ＳＯＩ層１の厚さ）ｄ４より浅く、配線接続されていないダミーゲートトレンチ３ａが、外殻領域１ａに分散して配置されている。
【００２８】
図１の半導体装置１０においては、ダミーゲートトレンチ３ａが分散して配置された外殻領域１ａを、結晶欠陥を積極的に発生させる領域として利用することができる。すなわち、素子分離トレンチ４形成時の残留応力とダミーゲートトレンチ３ａ形成時の残留応力を相関させて、外殻領域１ａに多量の結晶欠陥を発生させることができる。この結晶欠陥の積極的な発生によって、半導体装置１０では、素子分離トレンチ４の形成に伴って発生した外殻領域１ａにおける残留応力を緩和することができる。これによって、ＭＯＳトランジスタの各セルが分散して配置される内部領域１ｂにおいて、結晶欠陥の発生が抑制される。
【００２９】
特に、図１の半導体装置１０のように、素子分離トレンチ４上に、ＬＯＣＯＳ（Local Oxidation of Silicon）５が形成されている場合には、ＬＯＣＯＳ酸化時に素子分離トレンチ４の周囲に大きな残留応力が発生する。この場合にも、図１の半導体装置１０では、ＬＯＣＯＳ酸化時の大きな残留応力とダミーゲートトレンチ３ａ形成時の残留応力を相関させて、外殻領域１ａに多量の結晶欠陥を発生させることができる。この結晶欠陥の積極的な発生によって、半導体装置１０では、ＬＯＣＯＳ５の形成に伴って発生した外殻領域１ａにおける大きな残留応力を十分に低減することができる。
【００３０】
以上のようにして、図１に示す半導体装置１０は、トレンチゲート３ｂを有するＭＯＳトランジスタの各セルが、分散して配置されてなる半導体装置であって、結晶欠陥でのリーク等による特性劣化が抑制され、高い信頼性を有する半導体装置とすることができる。
【００３１】
尚、図１の半導体装置１０においては、図１（ｂ）に示すダミーゲートトレンチ３ａの深さｄ３ａが、トレンチゲート３ｂの深さｄ３ｂと同じであることが好ましい。これによって、後述するように、同一のトレンチ形成工程を用いて、トレンチゲート３ｂとダミーゲートトレンチ３ａを同時形成することができる。従って、ダミーゲートトレンチ３ａの形成によるコストアップもないため、安価な半導体装置とすることができる。
【００３２】
例えば、半導体装置１０においては、トレンチゲート３ｂとダミーゲートトレンチ３ａの深さを、５μｍ以下とすることができる。
【００３３】
図２〜図４は、図１の半導体装置１０に関する評価結果の一例で、ダミーゲートトレンチ３ａの深さを一般的に用いられるトレンチゲート３ｂの深さと同じにして、図１（ａ）に示すダミーゲートトレンチ３ａの配置ピッチＰを変え、素子分離トレンチ４からの距離と結晶欠陥の発生個数の関係を調査した結果である。図２（ａ）は、ダミーゲートトレンチ３ａを形成しない場合であり、図２（ｂ）は、ダミーゲートトレンチ３ａの配置ピッチＰを５．６μｍとした場合である。図３（ａ）は、ダミーゲートトレンチ３ａの配置ピッチＰを４．４μｍとした場合であり、図３（ｂ）は、ダミーゲートトレンチ３ａの配置ピッチＰを３．１μｍとした場合である。また、図４は、ダミーゲートトレンチ３ａの配置ピッチＰを１．８μｍとした場合である。
【００３４】
上記評価試験において、図２（ｂ），図３（ａ），図３（ｂ）の各図で示したように、ダミーゲートトレンチ３ａの配置ピッチＰが、３．１μｍ以上、５．６μｍ以下の範囲において、内部領域１ｂでの結晶欠陥の発生を確実に抑制することができることが判明した。ダミーゲートトレンチ３ａの配置ピッチが５．６μｍより大きい場合およびダミーゲートトレンチ３ａを形成しない場合は、素子分離トレンチに付随した残留応力の緩和効果が小さいため、図２（ａ）に示すように、結晶欠陥の発生個数は全体的に低減するものの、素子分離トレンチ４から遠い距離まで発生領域が延びて内部領域１ｂまで及ぶ。一方、ダミーゲートトレンチ３ａの配置ピッチが３．１μｍより小さい場合は、ダミーゲートトレンチ自体による結晶欠陥が発生し、図４に示すように、素子分離トレンチ４から遠い距離まで結晶欠陥の発生領域が延びると共に、発生個数も全体的に増大する。以上の結果から、上記半導体装置においては、ダミーゲートトレンチ３ａの配置ピッチＰが、３．１μｍ以上、５．６μｍ以下であることが好ましい。
【００３５】
特に、図３（ａ）と図３（ｂ）の試料では、素子分離トレンチ４からの距離が３０μｍより小さい領域では多量の結晶欠陥が発生しているのに対して、素子分離トレンチ４から３０μｍ以上離れた領域では、結晶欠陥がほとんど発生していない。
【００３６】
従って、図１の半導体装置１０においては、（ａ）
に一点鎖線で示した外殻領域１ａと内部領域１ｂの境界の素子分離トレンチ４からの距離Ｌａが、３０μｍ以上であることが好ましい。これによって、ＭＯＳトランジスタの各セルが分散して配置される内部領域１ａでの結晶欠陥の発生を、確実に抑制することができる。
【００３７】
次に、図１（ａ），（ｂ）に示す半導体装置１０の製造方法を説明する。
【００３８】
図５（ａ）〜（ｅ）と図６（ａ）〜（ｄ）は、半導体装置１０の製造方法を示す工程別断面図である。
【００３９】
最初に、図５（ａ）に示すように、埋め込み酸化膜２を有するＳＯＩ基板を準備し、ＳＯＩ層１の表面を、５００Å程度の熱酸化膜２で覆う。
【００４０】
次に、図５（ｂ）に示すように、熱酸化膜２ｓ上にフォトレジスト膜マスクＭ１を形成し、例えば４０ｋｅＶのエネルギーで１×１０１３ｃｍ−２程度、選択的にボロン（Ｂ）をイオン注入してボロン注入領域ｉｐを形成する。次に、フォトレジスト膜マスクＭ１を除去した後、同様にして、例えば１００ｋｅＶのエネルギーで５×１０１３ｃｍ−２程度、選択的にリン（Ｐ）をイオン注入してリン注入領域（図示省略）を別位置に形成する。
【００４１】
次に、図５（ｃ）に示すように、フォトレジスト膜マスクを除去した後、窒素（Ｎ２）雰囲気で、例えば１１５０℃で３００分間熱処理を行い、ボロン拡散層からなるＰ導電型のウエル１ｐとリン拡散層からなるＮ導電型のウエル（図示省略）を形成する。
【００４２】
次に、図５（ｄ）に示すように、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法を用いて、熱酸化膜２ｓ上に、１５０〜２００ｎｍの厚さの窒化シリコン（Ｓｉ３Ｎ４）膜Ｎ１を堆積する。続いて、窒化シリコン膜Ｎ１上にフォトレジスト膜マスクＭ２を形成する。次に、フォトレジスト膜マスクＭ２を用いて、窒化シリコン膜Ｎ１と熱酸化膜２ｓを選択的にドライエッチングし、所定位置においてＳＯＩ層１を露出させる。
【００４３】
次に、図５（ｅ）に示すように、フォトレジスト膜マスクＭ２を除去した後、窒化シリコン膜Ｎ１をマスクとしてＳＯＩ層１をドライエッチングし、埋め込み酸化膜２に達するトレンチ溝を形成する。続いて、トレンチ溝の表面に形成されたエッチングによるダメージ層を、ケミカルドライエッチングを用いて１５０ｎｍ除去する。次に、例えばＬＰ−ＣＶＤ法により、トレンチ溝の側壁部に５００ｎｍの厚さのＢＰＳＧ膜４ｓを形成する。その後、リン（Ｐ）をドープしたポリシリコン４ｐをＬＰ―ＣＶＤ法で堆積して、トレンチ溝を埋め戻す。これによって、素子分離トレンチ４が完成する。
【００４４】
次に、図６（ａ）に示すように、窒化シリコン膜Ｎ１上にフォトレジスト膜マスクＭ３を形成する。次に、フォトレジスト膜マスクＭ３を用いて、窒化シリコン膜Ｎ１を選択的にドライエッチングし、所定位置において熱酸化膜２ｓを露出させる。
【００４５】
次に、図６（ｂ）に示すように、フォトレジスト膜マスクＭ３を除去した後、窒化シリコン膜Ｎ１をマスクとして、例えば１０００℃で４００〜５００分間、熱酸化する。これによって、厚いＬＯＣＯＳ５が形成される。
【００４６】
尚、このＬＯＣＯＳ酸化の際に、素子分離トレンチ４の近傍に、大きな残留応力が発生する。
【００４７】
次に、図６（ｃ）に示すように、窒化シリコン膜Ｎ２を、ＬＰ−ＣＶＤ法で１５０〜２００ｎｍの厚さ堆積する。続いて、窒化シリコン膜Ｎ２上にフォトレジスト膜マスクＭ４を形成する。次に、フォトレジスト膜マスクＭ４を用いて、窒化シリコン膜Ｎ２と熱酸化膜２ｓを選択的にドライエッチングし、所定位置においてＳＯＩ層１を露出させる。
【００４８】
次に、図６（ｄ）に示すように、フォトレジスト膜マスクＭ４を除去した後、窒化シリコン膜Ｎ２をマスクとしてＳＯＩ層１をドライエッチングし、トレンチゲート３ｂおよびダミーゲートトレンチ３ａのトレンチ溝を形成する。続いて、トレンチ溝の表面に形成されたエッチングによるダメージ層を、ケミカルドライエッチングを用いて１５０ｎｍ除去する。次に、窒化シリコン膜Ｎ２をリン酸でエッチング除去し、更に、熱酸化膜２ｓを希フッ酸（ＨＦ）により除去する。その後、例えば１１００℃で熱酸化を行い、厚さ１００ｎｍの犠牲酸化膜を形成した後、希ＨＦによりこの犠牲酸化膜を除去する。
【００４９】
次いで、例えば１０００℃の酸素雰囲気で熱酸化を行い、所定厚さのゲート酸化膜２ｔを形成する。
【００５０】
尚、このゲート酸化の際に、素子分離トレンチ４形成時の残留応力と、ダミーゲートトレンチ３ａの形成時の残留応力が相関し、この応力によって外殻領域１ａに多量の結晶欠陥が発生する。
【００５１】
その後、リン（Ｐ）をドープしたポリシリコンをＬＰ―ＣＶＤ法で堆積して、トレンチ溝を埋め戻す。次に、堆積したポリシリコン上にフォトレジスト膜マスクを形成し、平坦部に堆積したポリシリコンをドライエッチングして、所定パターンのゲート電極とする。これによって、トレンチゲート３ｂおよびダミーゲートトレンチ３ａが完成する。
【００５２】
以後、通常用いられる一般的な工程を経て、ＭＯＳトランジスタのソースとドレイン（図示省略）、層間絶縁膜６、配線７、パッシベーション膜８を形成する。
【００５３】
以上で、図１（ａ），（ｂ）に示す半導体装置１０が完成する。
【００５４】
図５と図６に示した半導体装置１０の製造方法は、トレンチゲート３ｂとダミーゲートトレンチ３ａを、同一のトレンチ形成工程を用いて形成している。これによれば、ダミーゲートトレンチ３ａを形成するための特別な工程が必要ないため、ダミーゲートトレンチ３ａの形成に伴うコストアップを防止することができる。
【００５５】
また、上記半導体装置の製造方法においては、図６（ｄ）に示したトレンチ形成工程後において、熱処理温度１１５０℃以上、熱処理時間１０秒以上の条件で、ランプ加熱による急熱急冷処理工程を実施することが好ましい。このランプ加熱による急熱急冷処理工程を実施することで、外殻領域１ａにあるダミーゲートトレンチ３ａの周りに誘起される結晶欠陥の発生量を増大することができ、これに伴って、残留応力の低減効果もより確実なものにすることができる。
【００５６】
以上のようにして、上記した本発明の半導体装置およびその製造方法は、素子分離トレンチ４により取り囲まれたＳＯＩ層１からなる素子分離領域１ｓに、トレンチゲート３ｂを有するＭＯＳトランジスタの各セルが、分散して配置されてなる半導体装置１０であって、結晶欠陥でのリーク等による特性劣化が抑制され、高い信頼性を有する半導体装置およびその製造方法となっている。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体装置の一例で、（ａ）は、半導体装置１０の模式的な上面図であり、（ｂ）は、半導体装置１０の模式的な断面図である。
【図２】図１の半導体装置１０に関する評価結果の一例で、（ａ）は、ダミーゲートトレンチ３ａを形成しない場合であり、（ｂ）は、ダミーゲートトレンチ３ａの配置ピッチＰを５．６μｍとした場合である。
【図３】図１の半導体装置１０に関する評価結果の一例で、（ａ）は、ダミーゲートトレンチ３ａの配置ピッチＰを４．４μｍとした場合であり、（ｂ）は、ダミーゲートトレンチ３ａの配置ピッチＰを３．１μｍとした場合である。
【図４】図１の半導体装置１０に関する評価結果の一例で、ダミーゲートトレンチ３ａの配置ピッチＰを１．８μｍとした場合である。
【図５】（ａ）〜（ｅ）は、図１の半導体装置１０の製造方法を示す工程別断面図である。
【図６】（ａ）〜（ｄ）は、図１の半導体装置１０の製造方法を示す工程別断面図である。
【符号の説明】
【００５８】
１０  半導体装置
１  ＳＯＩ層
１ｓ  素子分離領域
１ａ  外殻領域
１ｂ  内部領域
２  埋め込み酸化膜
３ａ  ダミーゲートトレンチ
３ｂ  トレンチゲート
４  素子分離トレンチ
５  ＬＯＣＯＳ
Ｌａ  外殻領域と内部領域の境界の素子分離トレンチからの距離
【図１】
2007149869.tif 000003
【図２】
2007149869.tif 000004
【図３】
2007149869.tif 000005
【図４】
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【図５】
2007149869.tif 000007
【図６】
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