(57)【要約】      （修正有）【課題】超多ピン高密度多層配線基板構造で、且つ、多電源で多機能なマクロブロックを有した半導体チップへの安定電源供給構造を有する半導体装置を高速で効率的に設計する。【解決手段】半導体チップのＸＹ平面での中心座標を半導体基板のＸＹ平面での中心座標を合わせて半導体基板に半導体チップを重ね合わせ（Ｓ６）、半導体チップの配線の始点から電源層／グランド層／配線層のうち配線層に接続するビアをＺ方向に配置すると共に、半導体基板の電源層／グランド層／配線層の配線層数を設定（Ｓ１１）し、ＸＹ平面とＸＺ平面の２次元座標系で配線の始点と終点を基点に、ＸＹ方向とＸＺ方向に格子線を描き、格子線の交点にビアを配置する３次元直交座標系のＸＹＺ座標とするビアマトリクスを求め、ビアマトリクスに基づいてビアをＸＺ方向に配置して指定された電源層／グランド層／配線層に接続（Ｓ１３）するように構成する。【選択図】図２
2007206883.tif 000002
【特許請求の範囲】
【請求項１】
Ｚ方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層及び複数のビアを有する半導体基板と、複数のパッドやランドを有し該半導体基板上のＸＹ平面に設けられた半導体チップとを備えた半導体装置の設計方法であって、
該半導体チップのＸＹ平面での中心座標を該半導体基板のＸＹ平面での中心座標を合わせて該半導体基板に該半導体チップを重ね合わせる重ね合わせステップと、
該半導体チップの配線の始点から該電源層／グランド層／配線層のうち配線に接続するビアをＺ方向に配置すると共に、該半導体基板の該電源層／グランド層／配線層の配線層数を設定する配線層数設定ステップと、
ＸＹ平面とＸＺ平面の２次元座標系で配線の始点と終点を基点に、ＸＹ方向とＸＺ方向に格子線を描き、該格子線の交点にビアを配置する３次元直交座標系のＸＹＺ座標とするビアマトリクスを求め、該ビアマトリクスに基づいてビアをＸＺ方向に配置して指定された電源層／グランド層／配線層に接続する接続ステップとを含むことを特徴とする、半導体装置の設計方法。
【請求項２】
該配線層数設定ステップは、該半導体チップの配線の始点から該電源層／グランド層／配線層のうち各配線層までＺ方向にＸＺ平面上Ｖ字形状のパターンでビアを配置すると共に、該配線層数が十分でないと配線総数を増加することを特徴とする、請求項１記載の半導体装置の設計方法。
【請求項３】
該接続ステップは、該複数の電源層／グランド層／配線層のうち、上部及び／又は下部のプレーン層を電源／グランドプレーン層として用いることを特徴とする、請求項１又は２記載の半導体装置の設計方法。
【請求項４】
コンピュータに、請求項１〜３のいずれか１項記載の半導体装置の設計方法の各ステップを実行させる手順を含むことを特徴とする、プログラム。
【請求項５】
Ｚ方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層及び複数のビアを有する半導体基板と、複数のパッドやランドを有し該半導体基板上のＸＹ平面に設けられた半導体チップとを備えた半導体装置の設計装置であって、
該半導体チップのＸＹ平面での中心座標を該半導体基板のＸＹ平面での中心座標を合わせて該半導体基板に該半導体チップを重ね合わせる重ね合わせ手段と、
該半導体チップの配線の始点から該電源層／グランド層／配線層のうち配線層に接続するビアをＺ方向に配置すると共に、該半導体基板の該電源層／グランド層／配線層の配線層数を設定する配線層数設定手段と、
ＸＹ平面とＸＺ平面の２次元座標系で配線の始点と終点を基点に、ＸＹ方向とＸＺ方向に格子線を描き、該格子線の交点にビアを配置する３次元直交座標系のＸＹＺ座標とするビアマトリクスを求め、該ビアマトリクスに基づいてビアをＸＺ方向に配置して指定された電源層／グランド層／配線層に接続する接続手段とを備えたことを特徴とする、半導体装置の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の設計方法及び装置、並びにプログラムに係り、特にアナログマクロブロック、デジタルマクロブロック、高速インターフェースマクロブロック等のハードマクロブロック（機能ブロック）を具備したストラクチャードＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路装置からなりシングルチップモジュール装置等と呼ばれる半導体装置の設計方法及び装置、並びにコンピュータにそのような半導体装置を設計させるプログラムに関する。本発明は、プログラムを格納したコンピュータ読み取り可能な記憶媒体にも関する。
【背景技術】
【０００２】
基幹系の通信機器やハイエンドコンピュータ等に利用される半導体装置では、年々、高速化、高性能化への要求が高まっている。こうした要求に応えるには、半導体装置の多ピン化や優れた電気特性を実現する必要があり、その解決策の１つとなるのがＦＣＢＧＡ（Flip Chip Ball Grid Array）である。
【０００３】
半導体チップ（ベアチップ）と半導体基板（パッケージ基板）を電気的に接続する方法としては、チップの回路面を上にして金の細線を使って端子と配線するワイヤボンディング方式が一般的である。しかし、ＦＣＢＧＡでは、チップの回路面を下にして、半田や金の端子（バンプ）を使ってチップを半導体基板に接続することで電気的な接続を行うフリップチップ方式を採用している。このため、ＦＣＢＧＡはワイヤボンディング方式に比べて配線の長さが短いため電気的に優れ、高速化や高密度化に対応できる。又、チップの真下にもピンを二次元的に配置できるため、数千ピンという多ピン化が容易である。更に、ＦＣＢＧＡによれば、チップの構造上、チップ背面から熱を逃がすことが可能なため、放熱性にも優れている。
【０００４】
しかしその一方で、ＦＣＢＧＡの半導体装置の製造は難しいという問題があった。多ピン化を進めることで、ピン間の距離は非常に狭くなるので、ＦＣＢＧＡでは、チップと半導体基板を接続する際に、いかに隣のピンに影響を与えずに接続するかと全ピンを隣のピンに影響を与えずに電気的に接続することが重要となる。
【０００５】
そこで従来のＦＣＢＧＡパッケージの構造及びコンデンサ配置方法には、ＦＣＢＧＡパッケージのＢＧＡの配列に変更を与えることなく、デカップリングコンデンサをチップの電源パッドの近傍に配置する方法があった。又、コンデンサ実装基板とチップとパッケージ基板を固着し、チップ及びコンデンサ実装基板の側面及びコンデンサ上面をモールド樹脂で覆った樹脂パッケージと、パッケージ基板の裏面側に半田ボールが配列された外部端子用のＢＧＡとを具備した構造の半導体装置も例えば特許文献１に提案されている。
【０００６】
従来のチップは、信号入出力（Ｉ／Ｏ）数が少なく、半導体基板の外形寸法も比較的小さいため、半導体基板のピンアサインやネットアサインはチップの４辺の１辺ずつから対角線方向で囲まれた領域にファンアウトする際に、始点と終点を直線で結ぶラッツネスで交差がない状態のピンアサインやネットアサインのものや、例えば特許文献２で提案されているようにＷ形状にネットアサインして配線する方法があった。
【０００７】
又、従来の自動配線手法には、迷路法、線分検索法、線分検索法等が使われていた。
【０００８】
近年のチップでは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）のゲート寸法の微細化が進み集積規模が上がり、配線の高密度化や微細化も進んできている。基幹業務に適用できるメインフレームクラス等に使われる９０ｎｍＣＭＯＳテクノロジの５００万ゲート規模ＳＯＣ（System On Chip）のハイエンドＡＳＩＣでは、信号Ｉ／Ｏ数が増大してきている。ハイエンドＡＳＩＣ等の接合バンプとして使われるＣ４（Controlled Collapsed Chip Connection）バンプのバンプピッチは１７６μｍまできており、狭バンプピッチの傾向にある。
【０００９】
このため、半導体基板では高密度配線や超多ピン傾向となり、外形寸法が拡大してきた。
【００１０】
又、超高速Ｉ／Ｏインターフェース回路を具備したチップの場合、システムボード上のチップ間では８００ＭＨｚや１.３３ＧＨｚの超高速のチップ間同期型伝送が採用され、ＧＨｚオーダの超高速クロックで動作するものもある。
【００１１】
特許文献３には、複数のハードマクロコアが混在しても広い動作温度範囲を保証する構成の半導体装置が提案されている。又、特許文献４には、高周波半導体素子からの放熱を効率的に行う構成の半導体装置が提案されている。
【特許文献１】特開２００４−２１４５０９号公報
【特許文献２】特表２００５−５１５６１２号公報
【特許文献３】特開２０００−２６９４１７号公報
【特許文献４】特開２０００−３１３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のＦＣＢＧＡの設計方法では、平面の２次元的な要素で設計を行っており、設計者自身の頭の中で３次元的な思考を考えながら設計していた。又、手動で配線設計をしていたため、長い設計時間を必要とした。又、平面の２次元的な要素で設計を行っていると、ビアという３次元的な要素が加わると、熟練した設計者でないと設計が難しくなり、初心者では設計がしにくかった。
【００１３】
超高速クロックには、シングルエンド配線以外の差動配線という配線設計をする必要があり、又、電源／グランド（ＧＮＤ）ピンのアサインの仕方によっては配線後の修正が多くなる。この場合、手動で配線を設計し直すことが多いので、長い設計時間を必要とした。又、ＧＨｚオーダの超高速クロックで動作する信号を少ないロスで、且つ、タイミングを考慮して、半導体基板上で転送することは難しかった。
【００１４】
又、チップのＩ／Ｏ数増加に伴い一本、一本手動で配線を設計していると、短時間で配線及び基板層数の見積もりを行うことは難しかった。又、手動で配線設計するため、信号Ｉ／Ｏ数に比例して設計作業時間が増大した。更に、チップの信号Ｉ／Ｏ数増加に伴い、多ピン化、狭バンプピッチ化を進めることで、バンプ間（＝ビア間）の距離は非常に狭くなるため、チップと半導体基板を接続する際、隣のバンプに影響を与えずに接続し、狭バンプピッチのビア間の配線引き出しやパッドピッチのビア間で高密度配線を設計することが難しかった。又、チップ側のバンプのピッチから半導体基板上のＢＧＡのピッチへ変換するには、半導体基板内で高密度配線をデザインルールに従い高速、且つ、正確に設計する必要がある。
【００１５】
他方、デカップリングコンデンサは、チップのハードマクロブロック近傍に配置して、且つ、電源及びＧＮＤピンのＢＧＡピンアサインは設計変更に応じて対応する必要がある。しかし、従来の設計方法では、半導体装置の構造上、配線の物理的及び電気的制約条件を満足するように高密度配線を高速で設計することは難しかった。
【００１６】
以上の如く、従来の設計方法では、ピンが多数設けられた構成であっても安定した性能を有する半導体装置を高速で効率的に設計することは困難であるという問題があった。
【００１７】
そこで、本発明は、超多ピン高密度多層配線基板構造で、且つ、多電源で多機能なマクロブロックを有した半導体チップへの安定電源供給構造を有する半導体装置を高速で効率的に設計することができる半導体装置の設計方法及び装置、並びにプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題は、Ｚ方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層及び複数のビアを有する半導体基板と、複数のパッドやランドを有し該半導体基板上のＸＹ平面に設けられた半導体チップとを備えた半導体装置の設計方法であって、該半導体チップのＸＹ平面での中心座標を該半導体基板のＸＹ平面での中心座標を合わせて該半導体基板に該半導体チップを重ね合わせる重ね合わせステップと、該半導体チップの配線の始点から該電源層／グランド層／配線層のうち配線層に接続するビアをＺ方向に配置すると共に、該半導体基板の該電源層／グランド層／配線層の配線層数を設定する配線層数設定ステップと、ＸＹ平面とＸＺ平面の２次元座標系で配線の始点と終点を基点に、ＸＹ方向とＸＺ方向に格子線を描き、該格子線の交点のビアを配置する３次元直交座標系のＸＹＺ座標とするビアマトリクスを求め、該ビアマトリクスに基づいてビアをＸＺ方向に配置して指定された電源層／グランド層／配線層に接続する接続ステップとを含むことを特徴とする半導体装置の設計方法によって達成できる。
【００１９】
上記の課題は、コンピュータに、上記半導体装置の設計方法の各ステップを実行させる手順を含むことを特徴とするプログラムによっても達成できる。
【００２０】
上記の課題は、上記プログラムを格納したことを特徴とするコンピュータ読み取り可能な記憶媒体によっても達成できる。
【００２１】
上記の課題は、Ｚ方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層及び複数のビアを有する半導体基板と、複数のパッドやランドを有し該半導体基板上のＸＹ平面に設けられた半導体チップとを備えた半導体装置の設計装置であって、該半導体チップのＸＹ平面での中心座標を該半導体基板のＸＹ平面での中心座標を合わせて該半導体基板に該半導体チップを重ね合わせる重ね合わせ手段と、該半導体チップの配線の始点から該電源層／グランド層／配線層のうち配線に接続するビアをＺ方向に配置すると共に、該半導体基板の該電源層／グランド層／配線層の配線層数を設定する配線層数設定手段と、ＸＹ平面とＸＺ平面の２次元座標系で配線の始点と終点を基点に、ＸＹ方向とＸＺ方向に格子線を描き、該格子線の交点にビアを配置する３次元直交座標系のＸＹＺ座標とするビアマトリクスを求め、該ビアマトリクスに基づいてビアをＸＺ方向に配置して指定された電源層／グランド層／配線層に接続する接続手段とを備えたことを特徴とする半導体装置の設計方法によっても達成できる。
【発明の効果】
【００２２】
本発明によれば、ピンが多数設けられた構成であっても安定した性能を有する半導体装置を比較的簡単に設計することができる半導体装置の設計方法及び装置、並びにプログラムを実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明になる半導体装置の設計方法及び装置、並びにプログラムの各実施例を、図面と共に説明する。
【実施例】
【００２４】
図１は半導体装置の第１比較例を示す断面図である。図１に示す半導体装置１０１は、半導体基板３１、半導体基板３１の上面に設けられたデカップリングコンデンサ３２、半導体基板３１の上面に半田バンプ３４を介して設けられた半導体集積回路装置（チップ）３０、半導体基板３１の上面に接着シート３３を介して設けられたヒートスプレッダ２８、チップ３０の上面とヒートスプレッダ２８の間に設けられた熱伝導性接着材２９、及び半導体基板３１の下面に設けられた半田ボールピン３５からなる。尚、チップ３０と半導体基板３１との間の半田バンプ以外の部分には、アンダーフィル樹脂３６が設けられている。各デカップリングコンデンサ３２は、ヒートスプレッダ２８と半導体基板３１との間に設けられた空間に配置されている。
【００２５】
例えば、チップ３０の外形寸法は１４.０ｍｍ×１５.３ｍｍ、最小バンプピッチ（パッドピッチ）は１７６μｍ、バンプ配置はフルマトリクス、Ｉ／Ｏ部の周辺外周コラムは１７個、外周ロウは１５個、スタガードコア（Staggered Core）でバンプピッチは３５２μｍ、バンプピッチは水平方向では１７６μｍ（バンプ７８個）、垂直方向では１７６μｍ（バンプ８６個）の合計５,１３２バンプ構成である。
【００２６】
チップ３０の中心部のコア領域以外の周辺のハードマクロブロック領域のマクロブロックは合計１２ブロックとＰＬＬ制御回路の１ブロックとで構成されている。ＰＬＬ制御回路以外の１２ブロック中の各ブロック内には、出力信号用差動クロックの１組（ネガティブ、ポジティブの２本／組）と入力信号用差動クロックの１組（ネガティブ、ポジティブの２本／組）の２組（４本）があり、電気的制約条件として、クロック信号は差動組内で等遅延である。つまり、８００ＭＨｚ又は１.３３ＧＨｚの超高速クロックでも動作可能なような電気的制約条件とした。
【００２７】
半導体基板３１の外形寸法は４７.５ｍｍ×４７.５ｍｍ（JEDEC Standard）、ピン配置はフルマトリクス、ピンピッチは水平方向では１.０ｍｍ（ピン４６個）、垂直方向では１.０ｍｍ（ピン４６個）の合計２,１１６ピンでＢＧＡ構成を有する。
【００２８】
デカップリングコンデンサ３２は例えば３種類からなる。その内の１種類のデカップリングコンデンサ３２の外形寸法は１.６ｍｍ×１.８５ｍｍ、ピン配置はフルマトリクス、ピンピッチは水平方向では０.４ｍｍ（ピン４個）、垂直方向では０.４ｍｍ（ピン４個）の合計１６ピンが５個から最大で１０個設けられている。２種類目のデカップリングコンデンサ３２の外形寸法は２.５ｍｍ×２.０ｍｍ、ピンピッチは水平方向では０.２５ｍｍ（ピン８個）、垂直方向では０.５ｍｍ（ピン２個）の合計１６ピンが最大で４個設けられている。３種類目のデカップリングコンデンサ３２の外形寸法は２.５ｍｍ×１.７５ｍｍ、合計１０ピンが８個から最大で２０個設けられている。
【００２９】
上記のチップ３０とコンデンサ３２を半導体基板３１に搭載し、バンプからピンへの信号Ｉ／Ｏ数＝１１９６本（その中で差動配線３４組）の配線を配線層数５層、電源／グランド（ＧＮＤ）ベタプレーン層含めて総層数＝１９層で、２,０００超の多ピン、高密度配線の半導体装置（半導体パッケージ）１０１の設計をすることができる。
【００３０】
又、ヒートスプレッダ２８をチップ３０の上面に備えることによって放熱が良いハイパフォーマンスパッケージのＦＣＢＧＡ構造の半導体装置１０１を提供できる。
【００３１】
次に、上記半導体装置１０１の設計方法を説明する。
【００３２】
図２は、本発明の半導体装置１０１の設計方法の一実施例を説明するフローチャートである。
【００３３】
先ず、ステップＳ１では、部品情報やネットリスト等が入力される。ステップＳ２では、チップ３０のバンプ座標、即ち、図３に示す配線の始点４が入力される。ステップＳ３では、入力されたチップ３０の全バンプ３４の中心座標点を基点に、Ｙ軸方向の格子縦線１及びＸ軸方向の格子横線２からなるＸＹ格子線を描く。格子線の縦軸と横軸には、図３に示すようにピンナンバ３が割り当てられる。
【００３４】
ステップＳ４では、図４に示す如く半導体基板３１のピン座標が入力される。ここでも、入力された半導体基板３１のピン座標、即ち、配線の終点５が入力される。又、ステップＳ５では、入力された半導体基板３１の全ピンの中心座標点を基点に、Ｙ軸方向の格子縦線１及びＸ軸方向の格子横線２からなるＸＹ格子線を描く。格子線の縦軸と横軸には、ピンナンバ３が割り当てられる。
【００３５】
ステップＳ６では、図５に示す如く上記最大外形寸法の半導体基板３１にチップ３０を重ね合わせる。この時、チップ３０の中心座標を半導体基板３１の中心座標を合わせる。尚、このステップＳ６の詳細については後述する。ステップＳ７では、半導体基板３１の終点５とチップ３０の始点４が共有できる場合は共有できる位置へと再配置する第１のビア座標共有化処理を行う。図５は、半導体基板外形６と半導体集積回路装置外形７を示し、９はレイアウト分割領域の目安線を示す。ハッチングで示すＸＹ平面領域８については後述する。
【００３６】
図６は、チップ３０のＸＹ平面図を示す。図６のＸＹ平面中で、始点４にランド１０を作成する。図７は、半導体基板３１のＸＹ平面図を示す。図７のＸＹ平面中で、終点５にランド１０を作成する。
【００３７】
次に、ステップＳ８では、コンデンサ１２の配置の制約条件としてヒートスプレッダ２８の座標が入力され、ステップＳ９では、受動素子であるコンデンサ１２の配置範囲の物理的制約条件（レイアウトルール）が入力される。図８は、ヒートスプレッダ２８とコンデンサ１２の配置を搭載部品が透視された状態で示すＸＹ平面図である。図８において、半導体基板３１の外形寸法Ｄ５を１.００とした場合、ヒートスプレッダ２８の外形寸法Ｄ４の寸法Ｄ５に対する寸法比が０.９１〜０.８７である。
【００３８】
ステップＳ１０では、図９に示すように、受動素子であるコンデンサ１２のバンプ（端子）の中心座標を半導体基板３１の終点５の座標と共有できる位置に配置する第２のビア座標共有化処理を行い、部品のＸＹ格子線の交点である始点４と終点５にビア１１を垂直Ｚ方向に発生させる。図９は、搭載部品の配置を、搭載部品が透視された状態で示すＸＹ平面図である。ここでは、コンデンサ１２はチップ３０のマクロブロック近傍に配置される。このコンデンサ１２は、当該マクロの電源とＧＮＤプレーン間にビア１１を介して接続して、インダクタンスを低減させることにより、最小のインピーダンスで最小のループエリアにして電源ノイズを低減させて電源を安定させている。ＰＬＬマクロ電源用コンデンサ１３に関してもコンデンサ１２と同様に、チップ３０に具備されたＰＬＬマクロ近傍に配置される。これらのコンデンサ１２，１３は、図１に示すコンデンサ３２に対応する。
【００３９】
図１０は、ステップＳ６の処理をより詳細に説明するフローチャートである。図１０に示すマクロブロック及びネットアサイン処理が開始されると、ステップＳ６１では、チップ３０のマクロブロックの数と種類を確認し、ステップＳ６２では、各マクロブロック毎のＩ／Ｏバンプ数を確認する。図１１は、チップ３０のマクロ配置を示す図であり、この場合、チップ３０は１３個のマクロブロックＣ−１〜Ｃ−１３からなる。マクロブロックＣ−１〜Ｃ−１２のバンプピッチは１７６μｍであり、マクロブロックＣ−１３のバンプピッチは３５２μｍである。
【００４０】
ステップＳ６３では、半導体基板３１の合計のＩ／Ｏピン数と電源／ＧＮＤピン数の比を確認する。この場合、Ｉ／Ｏピン数が１,１９６本であり、合計のピン数は２,１１６程度であることがわかるので、これらのピン数の差である９２０ピンが電源／ＧＮＤピンに割り当てられる。
【００４１】
ステップＳ６４では、ＪＥＤＥＣ標準のＢＧＡであるか否かが判定され、判定結果がＮＯであると、処理はステップＳ６２へ戻る。この場合は、Ｉ／Ｏピン数が１,１９６本、電源ピン数が４６０本、ＧＮＤピン数が４６０本の合計２,１１６ピンであり、ＪＥＤＥＣ標準のＢＧＡであるため、ステップＳ６４の判定結果はＹＥＳであり、処理はステップＳ６５へ進む。
【００４２】
ステップＳ６５では、図１２に示すようにＢＧＡのピン数を決定する。図１２は、半導体基板３１上のピン配置を示す図であり、半導体基板３１がマクロブロックＢ−１〜Ｂ−１３からなる場合を示す。図１１に示すチップ３０のマクロブロックＣ−１〜Ｃ−１３が図１２に示す半導体基板３１のマクロブロックＢ−１３に配置される。半導体基板３１のコア電源／ＧＮＤピンは、マクロブロックＢ−１３内に収められている。ステップＳ６６では、図１３に示すように半導体装置１０１の基本構造を決定する。図１３は、半導体装置１０１のマクロ配置とピン配置を示す図である。図１３に示すように、チップ３０の外形寸法が、半導体基板３１のマクロブロックＢ−１３内のコア電源／ＧＮＤピンの領域内に収まった状態で、即ち、チップ３０の中心座標と半導体基板３１の中心座標とが合わせられた状態で、チップ３０と半導体基板３１が重ね合わせられる。
【００４３】
ステップＳ６７では、例えば図１４に示すように、ビアマトリクスに従ってチップ３０のマクロブロックＣ−２の格子線の交点（始点）から半導体基板３１のマクロブロックＢ−９の格子線の交点（終点）へネットアサインを行い、処理は終了して図２に示すステップＳ７へ進む。図１４は、チップ３０のマクロブロックと半導体基板３１のマクロブロックへのネットアサインを説明する図である。
【００４４】
以上の処理までが、ＸＹ平面である２次元での処理内容である。次に、ＸＺ平面である２次元での処理内容について説明する。
【００４５】
図２に示すステップＳ１１では、半導体基板３１の配線層１６の配線層数１４が設定される配線層数設定処理が行われる。図１５は、ステップＳ１１の処理をより詳細に説明するフローチャートである。図１５において、ステップＳ１１１では、図１６に示すように、半導体基板３１の配線層数１４が設定される。図１６は、半導体基板３１の配線層１６のみを取り出して示すＸＺ平面図（半導体基板３１の断面図）であり、配線層数１４は５、即ち、５つの配線層１６が設けられている場合を示す。
【００４６】
ステップＳ１１２では、図１６に示すように、半導体基板３１の配線層１６と半導体基板３１のピン中心座標を基点にＸＺ格子線が描かれる。これにより、上記ＸＹ平面のＸＹ格子線の交点である始点４と終点５について、ＸＺ平面から上記と同様にＸＺ格子線が描かれる。ここで、格子線の縦軸と横軸にピンナンバ３が割り当てられる。ステップＳ１１３では、図１６に太い実線で示すように、チップ３０の始点から各配線層１６の配線ＷＬ１〜ＷＬ５まで縦垂直方向にＶ字形状のパターンでビア１１を発生させる。この結果、チップ３０のバンプから各配線ＷＬ１〜ＷＬ５に向けて順々に接続したことになる。ステップＳ１１４では、配線層数１４は十分であるか否かを判定し、判定結果がＮＯであると処理はステップＳ１１１へ戻り、必要に応じてステップＳ１１１において配線総数１４を増加させる。他方、ステップＳ１１４の判定結果がＹＥＳであると、処理は終了して図２に示すステップＳ１２へ進む。
【００４７】
図２に示すステップＳ１２では、電源／ＧＮＤの接続設定処理が行われる。図１７は、ステップＳ１２の処理をより詳細に説明するフローチャートである。図１７において、ステップＳ１２１では、図１８に示す電源／ＧＮＤプレーン層１８を定義して半導体基板３１の基板層数１７を設定する。図１８は、半導体基板３１の層数を示すＸＺ平面図である。具体的には、ステップＳ１２１では、１.２Ｖと２.５ＶのＩ／Ｏマクロブロック用電源及びそれらのＧＮＤ、１.２Ｖのコア電源及びそのＧＮＤ、ＰＬＬ用の電源及びＰＬＬ用のＧＮＤが設定される。図１８において、層構成上、Ｌ１はＣ４（Controlled Collapsed Chip Connection）パッド層、Ｌ２は２.５Ｖ電源用プレーン層、Ｌ３はＧＮＤプレーン層、Ｌ４は１.２Ｖ電源用プレーン層、Ｌ５はＧＮＤプレーン層とＰＬＬ用電源配線とＰＬＬ用ＧＮＤ配線、Ｌ６は１.２Ｖ電源用プレーン層、Ｌ７は配線ＷＬ１層、Ｌ８はＧＮＤプレーン層、Ｌ９は配線ＷＬ２層、Ｌ１０は１.２Ｖ用電源プレーン層、Ｌ１１は配線ＷＬ３層、Ｌ１２はＧＮＤプレーン層、Ｌ１３は配線ＷＬ４層、Ｌ１４は１.２Ｖ用電源プレーン層、Ｌ１５は配線ＷＬ５層とＧＮＤプレーン層、Ｌ１６は１.２Ｖ電源プレーン層、Ｌ１７はＧＮＤプレーン層とＰＬＬ電源用配線とＰＬＬ用ＧＮＤ配線、Ｌ１８は１.２Ｖ用電源プレーン層、Ｌ１９はパッド層となっている。つまり、この場合の基板層数１７は１９である。図１８中、配線ＷＬ１〜ＷＬ５層Ｌ７，Ｌ９，Ｌ１１，Ｌ１３，Ｌ１５は太い実線で示す。
【００４８】
後述するように、各電源／ＧＮＤプレーン層１８を構成するＣｕ等からなる導体層のうち、図１８において縦方向上隣り合う２つの導体層は、例えばガラスセラミックス等からなる絶縁層で絶縁されている。
【００４９】
尚、絶縁層の膜厚、導体層の膜厚及び配線ルールは、インピーダンス整合を可能とするものである。
【００５０】
ステップＳ１２２では、チップ３０から電源バンプとＧＮＤバンプを始点４とし、コンデンサ１２の電源端子とＧＮＤ端子を同様に始点４とし、上記のように定義した層Ｌ１〜Ｌ１９のうち指定された層まで太い実線で示すように縦垂直方向にビア１１を発生させる。又、半導体基板３１の終点５であるピンに電源やＧＮＤが指定されている場合は、各電源／ＧＮＤプレーン層１８から終点５に向けて、太い実線で示すように縦垂直方向にビア１１を発生させる。
【００５１】
尚、図１８は、コンデンサ１２，１３が３つの端子を有する場合を示すが、端子の数は２以上であれば良い。３以上の端子を有する周知の構成のコンデンサ１２，１３を用いれば、同じコンデンサ１２，１３を用いて２種類以上の容量を実現することができる。
【００５２】
ステップＳ１２３では、２次元のＸＹ平面座標系で、ビアタイルの集合体を検証する。図９に示すＸＹ平面領域８は、このように検証される一部分を示す。ここでは、ＸＹ平面座標系で見た場合、１ビアタイルは１６通りある。
【００５３】
ステップＳ１２４では、３次元のＸＹＺ（直交）座標系で、ビアキュービック集合体を検証する。
【００５４】
図１９は、上記ＸＹ平面とＸＺ平面の格子線で囲まれた３次元での基本最小単位のＸＹ／ＸＺ平面取り出し図である。これは、図５、図７、図９、図１６からの抜粋であり、一例として配線ＷＬ３，ＷＬ４に関係するＸＹ平面領域８とＸＺ平面領域１３を重ね合わせたものに対応する。
【００５５】
図２０は、図１９を座標値（Ｘ，Ｙ，Ｚ）に置き換えたものであり、Ｘ軸及びＹ軸はピンナンバ３を示し、Ｚ軸方向は配線層数１４又は基板層数１７であるが、ここでは電源及びＧＮＤピンが決定していない場合を想定して、配線層数１４であるものとする。
【００５６】
図２１は、図２０をより幾何学的に考えるため、行列展開図として示している。Ｚ軸の配線ＷＬ３の配線層１６のみを単層平面で見た場合、（Ｘ，Ｙ，Ｚ）＝（Ｃ，５，Ｌ１１）＝ａ１１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，５，Ｌ１１）＝ａ１２、（Ｘ，Ｙ，Ｚ）＝（Ｃ，４，Ｌ１１）＝ａ２１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，４，Ｌ１１）＝ａ２２と置き換えて示している。又、Ｚ軸の配線ＷＬ４の配線層１６のみを単層で見た場合、（Ｘ，Ｙ，Ｚ）＝（Ｃ，５，Ｌ１３）＝ａ１１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，５，Ｌ１３）＝ａ１２、（Ｘ，Ｙ，Ｚ）＝（Ｃ，４，Ｌ１３）＝ａ２１、（Ｘ，Ｙ，Ｚ）＝（Ｄ，４，Ｌ１３）＝ａ２２と置き換えて示している。
【００５７】
図２１の行列展開図でビア１１がある場合を「１」、ビアがない場合を「０」としてビア行列（マトリクス）の組み合わせを示した結果を図２２に示す。このように、配線ＷＬ３の単層平面では、４の２乗＝１６通りの組み合わせができる。又、配線ＷＬ４の単層平面でも同様に、４の２乗＝１６通りの組み合わせができ、最小基本単位で考えた場合にはこのいずれかになる。この最小基本単位で配線ＷＬ１〜ＷＬ５が描かれるＢＧＡのＸＹＺ格子の組み合わせを行い、ＸＹＺ座標系のビアマトリクスが完成される。
【００５８】
ステップＳ１２５では、発生したビア１１の電源／ＧＮＤプレーン層１８への接続ができているか否かを判定し、判定結果がＮＯであると処理はステップＳ１２３へ戻る。他方、ステップＳ１２５の判定結果がＹＥＳであると、ステップＳ１２６は、電源／ＧＮＤプレーン層１８の層数が半導体基板３１の全てのピンに接続できる層数であるか否かを判定する。ステップＳ１２６の判定結果がＮＯであると、処理はステップＳ１２１へ戻り、ステップＳ１２６の判定結果がＹＥＳであると、処理は終了して図２に示すステップＳ１３へ進む。
【００５９】
このようにして発生させたビア１１は、配線を配線層１６で引く場合の障害物となるが、配線層１６ではそのビア１１及び物理的制約条件であるビア１１のクリアランスルールを満足しながら、配線を引く準備を行ったことになる。
【００６０】
図２に示すステップＳ１３では、配線設計処理が行われる。図２３は、ステップＳ１３の処理をより詳細に説明するフローチャートである。チップ３０の始点４のランド１０の直下は、図２４に示すように、半導体基板３１の終点５のランド１０と重なる箇所になる。この場合、始点４のランド１０は１７６μｍのバンプピッチであるが、半導体基板３１の終点５のランド１０は１.０ｍｍのピンピッチであるため、始点４のランド１０を優先させてビア共有座標点１９を始点及び終点の座標点とする。図２３において、ステップＳ１３１では、チップ３０の始点４から図２４に示すように９０度配線で（格子線に対して平行に）配線を引き出す。尚、このような９０度配線は、物理的制約条件を満たしているので、配線密度は最大となる。このようにして、ステップＳ１３１では、実配線で配線の引き出しが行われる。この場合、引き出された配線は第一のビア１１が障害物となる箇所で第一の構成点を持つので、ステップＳ１３２では、この第一の構成点で配線角度を変更する。
【００６１】
図２４に示す第一の構成点からは、配線間のクロストークノイズを考慮して、配線間隔が物理的制約条件を満たすことは勿論のこと、電気的制約条件も満たすものへと配線ルール変換２０を行う。
【００６２】
つまり、ステップＳ１３３では、図２５に示すように各マクロブロック別に配線方向２６を検証する。図２５及び後述する図２７〜図３１、図３３及び図３７において、破線の矢印は配線方向２６を示し、破線の矢印で示される各配線方向２６に対しては配線方向２６を設定可能な９０度の範囲を示す一対の実線の矢印が示されている。図２６は、ファンアウト可能な配線角度θ１〜θ３の一例を示す図である。図２６において、下側に示すビア１１−１〜１１−４に対して、破線で示す一対の矢印は配線方向を逆戻りさせることなく（配線を迂回させることなく）ビア１１−１,１１−２間を配線可能な配線角度θ１を示し、実線で示す一対の矢印は配線方向を逆戻りさせることなくビア１１−２,１１−３間を配線可能な配線角度θ２を示し、一点鎖線で示す一対の矢印は配線方向を逆戻りさせることなくビア１１−３,１１−４間を配線可能な配線角度θ３を示す。
【００６３】
図２７は、配線方向２６の数を説明する図であり、マクロブロックの数だけある。図２７に示す配線方向２６の数は、図２８に示す従来の配線方向の数と比べて多く、配線自由度が高いことがわかる。図２９は、マクロブロックの端面に沿って次のマクロブロックに角度をつけながら両方からファンインしていく配線方向２６を示す図である。図２９に示す配線方向２６の数は、図３０に示す従来のファンアウトしていく配線方向に比べて数が多く、配線自由度が高いことがわかる。
【００６４】
ステップＳ１３４では、マクロブロック毎の配線領域を検証する。図３１は、半導体装置１０１のマクロブロックの配置とピンアサイン領域２７を示す図である。ステップＳ１３５では、図３１において、作成されたビアタイルのビア１１間の配線本数を検証する。この場合、差動配線は単配線と等価として検証する。
【００６５】
ステップＳ１３６では、終点にネットアサインを行うことができたか否かを図３２に示すチップ３０のマクロブロックから半導体基板３１のマクロブロックへのネットアサインの関係から判定する。ステップＳ１３６の判定結果がＮＯであると、処理はステップＳ１３３へ戻る。他方、ステップＳ１３６の判定結果がＹＥＳであると、ステップＳ１３７では、半導体基板３１のマクロブロック別にネットアサインしたマクロブロックＢ−１〜Ｂ−１３の集合体が正方形（JEDEC Standard BGA）になったか否かを図３３に示すチップ３０のマクロブロックから半導体基板３１のマクロブロックへのネットアサインの関係から判定する。ステップＳ１３７の判定結果がＮＯであると、処理はステップＳ１３３へ戻る。
【００６６】
図３２及び図３３は、図１２に示す場合と比べて半導体基板３１の外形寸法が大きくなった場合を示す。
【００６７】
ステップＳ１３７の判定結果がＹＥＳであると、ステップＳ１３８では、配線を迂回させることなく終点まで接続できたか否かを判定する。ステップＳ１３８の判定結果がＮＯであると、ステップＳ１３９では、ピンのスワッピング、即ち、ネットの入れ替えを行い、配線の迂回を防止し、処理はステップＳ１３８へ戻る。他方、ステップＳ１３８の判定結果がＹＥＳであると、ステップＳ１４０では、上記図１９〜図２２と共に説明したように、ビアマトリクスが最小単位の場合、単層で１６通りの組み合わせのいずれかに設定される。
【００６８】
ステップＳ１４１では、配線方向２６と配線領域内でピンアサインを決定する。ピンアサインの決定は、図２５、図２６、図３１、図３４〜図３６に基づいて行える。つまり、配線方向２６と配線領域については図２５及び図２６と共に説明したように決定でき、ピンアサイン領域２７については図３１と共に説明したように決定できる。又、単配線／差動配線については図３４に示すように決定でき、ビア１１間の配線については図３５に示すように決定できる。更に、ビア１１間の配線可能寸法の拡大は、図３６に示すように決定できる。ステップＳ１４１の後、処理は終了して図２に示すステップＳ１４へ進む。
【００６９】
上記の如く、図９に示すＸＹＺ格子線で作られたＸＹ平面図と図１６に示すＸＺ平面図で図２０に示す座標値の図ができており、図１６に示したＶ字形状のパターンで発生させたビア１１と図８に示した電源やＧＮＤ用に縦垂直方向にビア１１が発生できているので、レイアウトデータ上はビアマトリクスの最小基本単位のいずれかの集合体となっている。図３４〜図３６は、この集合体の中でシングルエンド配線と差動配線を描く方法を示している。
【００７０】
図３４は、隣接するビア１１間の距離がｄ、２ｄ、√２ｄの場合を示す。
【００７１】
図３５はビア１１間の配線方法を示しており、前提として、差動配線は２本１組をシングルエンド配線と等価であると考える。物理的制約条件と電気的制約条件を考慮すると、ビア１１間には配線２２は１本のみとした場合（ケースＣ１）、その２倍のビア１１間では物理的制約条件と電気的制約条件のデザインルール２１を考慮すると配線可能領域２３では配線２２を４本通すことができる（ケースＣ２）。但し、この場合、配線２２は全て９０度配線であり、配線密度は最大の場合という前提になる。図３５において、ケースＣ１の配線可能寸法２３はｄ１であり、ケースＣ２の配線可能寸法２３はｄ２である。又、ＤＤ１，ＤＤ２は、デザインルール２１に従って配線２２とその左右のビア１１との間に設けられる間隔を示す。
【００７２】
又、ビア１１間の配線可能領域２３を拡大したい場合は、ビア１１を動かして図３６に示すように配線均等化２４をする。配線均等化２４をすることにより、半導体基板３１の製造マージンを広げて製造性を改善する効果がある。又、ビア１１を動かすことなく、ビア１１のランド１０を動かし配線可能寸法２３を拡大して、最小配線間隔２５で配線均等化２４をすることにより高密度配線を行うことができる。図３６では、上記ケースＣ１，Ｃ２に加えて、配線可能寸法２３がｄ３で５本の配線２２が通されるケースＣ３と、配線可能寸法２３がｄ４で６本の配線３３が通されるケースＣ４とが示されている。
【００７３】
次に、配線方向２６とピンアサイン領域２７内で半導体基板３１のピンアサインする方法を、図２５を用いてより詳細に説明する。従来は、図３７に示すように、半導体基板３１の対角線方向に、チップ３０の１辺からの配線２２を引き出し、その配線方向２６−１は図３７に示すようになり、ピンアサイン領域２７−１は塗りつぶした箇所となっていた。
【００７４】
しかし、チップ３０内のＦＥＴ（Field-Effect Transistor）の集積度が増大し、チップ３０が高機能化されることにより、配線の微細化、配線の高密度化が進み、信号Ｉ／Ｏ数が増大してきている。上記チップ３０のバンプ３４のバンプピッチは１７６μｍであり、狭バンプピッチ傾向である。このため、半導体基板３１では、高密度配線や超多ピン傾向となり、半導体基板３１の外形寸法６が拡大してきている。又、半田ボールピン３６のピンピッチは１.０ｍｍであり、１７６μｍからＢＧＡの１.０ｍｍへとピッチ変換するには従来の図３７で示した配線方向２６やピンアサイン領域２７を変えないとピンアサインが出来なくなってきた。
【００７５】
図２５には、ＢＧＡのピン数が２,１１６、信号Ｉ／Ｏ数が１１９６本の場合の配線方向２６とピンアサイン領域２７の概要図を示す。先ず、配線方向２６の実線の矢印から略直角の方向の配線方向２６の破線の矢印までに囲まれた領域がピンアサイン領域２７となる。
【００７６】
チップ３０の次のマクロブロックからは、隣の配線方向２６の実線の矢印の方向へと角度を付ける。その実線の矢印方向と略直角の方向の配線方向２６の破線の矢印までに囲まれた領域が、ピンアサイン領域２７となる。
【００７７】
図３１では、チップ３０のハードマクロブロックを背景パターンを変えて示している。図３１からわかるように、チップ３０のマクロブロック内の信号のピンアサインはその傍であり、時計方向、半時計方向の４５度の角度から順に内側、所謂、半導体基板３１の対角線方向にビアマトリクスの組み合わせ通り内で配線を描き、ピンアサインは決定される。
【００７８】
この時、配線は迷路法のように９０度で折り曲げて迂回するような配線ではなく、始点４から終点５に向けて配線方向に従い、ビアマトリクスの組み合わせ通りに配線をしていく。又、配線は縦方向の層間を跨ぐことなく、始点４直下のビア１１の座標点から終点５の直上のビア１１の座標点まで結線する。これは、配線が層間を跨ぐとスタブ配線になり、配線間やビア１１間に寄生容量ができるのを防ぐためである。
【００７９】
図２において、ステップＳ１４では、結線表とネットリスト及びレイアウトデータが出力される。つまり、ピンアサインが終わり、結線が終わったものについてはネットリストが出力され、結線が合っていることを比較検査し、検証後には設計が完了する。又、必要に応じて、ＬＣＲ（インダクタンスＬ，容量Ｃ，抵抗Ｒ）のレポート、ＩＢＩＳ（Input/output Buffer Information Specification）データの作成、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）ネットの抽出等をして設計を完了するようにしても良い。又、ステップＳ１５では、出力されたデータに基づいて半導体層装置１０１の図面が作成され、処理は終了する。
【００８０】
上記設計方法は、以下の特徴（１）〜（１１）を有する。
（１）ＸＹ平面及びＸＺ平面の２次元ビア情報の組み合わせから、ビアマトリクスの組み合わせに展開し、３次元ビア情報とする。このように、３次元的なビアマトリクスの組み合わせで半導体装置を設計できるので、熟練者以外の例えば初心者であっても、半導体装置の設計を行うことが可能となる。
（２）半導体装置の部品（チップ及び半導体基板）の端子座標点を基点としたＸＹ平面の格子線で重ね合わせを行う。これにより、ビアの共有ができ（第１のビア座標共有化処理）、ビア形成用の金型のコストが削減でき、且つ、無駄なスタブ線や寄生容量の削減が可能となる。
（３）ＸＹ平面（２次元）の格子線とＸＺ平面（２次元）の格子線で作られた、３次元要素でビアの配置を検証する。これにより、高速設計及び高密度配線の実現と、半導体基板の層数の削減が可能となる。
（４）ＸＹ平面とＸＺ平面のビアマトリクスの組み合わせを考え、その組み合わせ通り分、予めビアという配線障害物を検証しておく。これにより、配線ルートを高速で効果的に検索でき、配線層数を高速に見積もることができる。
（５）差動配線をシングルエンド配線と等価として置き換えて設計する。これにより、配線ルートを高速で効果的に検索でき、配線層数を高速で見積もることができる。
（６）チップのマクロブロック内の信号をＢＧＡ側にネットアサインをしていく場合、チップのマクロブロックの配置箇所を第一に考慮して、その近傍のＢＧＡ領域にネットアサインする。これにより、配線長を短くすることができ、回路負荷を減少させることができる。
（７）チップのハードマクロブロック領域近傍のＢＧＡネットアサイン領域に、デカップリングコンデンサを配置し、マクロブロック用電源とＧＮＤのプレーン間をビアを複数個介して接続する。これにより、インダクタンスを低減でき、最小のインピーダンスで最小のループエリアにして電源ノイズを低減させて電源を安定化することができる。
（８）チップのハードマクロブロックのＩ／Ｏ信号はその近傍にネットアサインし、Ｉ／Ｏマクロブロックの駆動電源の電源プレーンとＧＮＤプレーンで半導体基板の上部、下部の層を構成する。これにより、配線層と対となる電源プレーン層とＧＮＤプレーン層を上部、又は、下部に設けた組み合わせができ、シグナルインティグリティが改善され、高密度配線を実現できる。
（９）半導体基板上のピンにネットアサインする場合、半導体基板を十字にとり、その中央から時計方向、半時計方向の４５度の角度から順に内側にファンインし、所謂、半導体基板の対角線方向にビアマトリクスの組み合わせ通り内で配線を描き、ネットアサインを決定する。これにより、半導体基板のコーナ箇所の領域まで、領域の無駄を少なくして高密度配線を行うことができる。
（１０）配線引き出し部分のみ物理的制約条件の基板製造限界のデザインルールである９０度配線の高密度配線設計を行い、第一番目の構成点から配線ルール変換をする。これにより、配線の引き出し部は、パッドオンビア構造の半導体基板内の層で配線する構成であるため、ビア部分がインピーダンスの不整合部分となる。従って、第一の構成点以降から電気的制約条件であるインピーダンス整合を図ることによりシグナルインティグリティが改善され、高密度配線を実現できる。又、ピッチ変換を効果的に行うことができる。
（１１）半導体基板のＢＧＡの格子線のビアマトリクスの組み合わせ領域内（即ち、配線領域内）のビア間の配線は均等化（配線均等化）する。これにより、基板の製造性が向上でき、歩留を向上することが可能となる。
【００８１】
図３８は、半導体装置の第２比較例を示す断面図であり、半導体装置１０２を示す。図３９は、半導体装置の第３比較例を示す断面図であり、半導体装置１０３を示す。図３８、図３９及び後述する図４０〜図４５中、図１と同一部分には同一符号を付し、その説明は省略する。
【００８２】
図３８に示す半導体装置１０２は、図３９に示す半導体装置１０３と共通のビア１１を有するが、コンデンサ３２の数は半導体装置１０２の方が半導体装置１０３よりも少ない。  又、図３９に示す半導体装置１０３は、コンデンサ３２のビア１１の数が半導体装置１０２と比較して多い。半導体装置１０２，１０３は、いずれも電源及びＧＮＤ層を上層で構成することにより、ビア１１を共有し易い構成になっている。
【００８３】
図４０は、半導体装置の第４比較例を示す断面図であり、半導体装置１０４を示す。半導体装置１０４では、放熱板であるヒートスプレッダ２８が省略されている。
【００８４】
図４１は、半導体装置の第５比較例を示す断面図であり、半導体装置１０５であり、ヒートスプレッダ２８の形状を変えた比較例である。
【００８５】
図３８〜図４１に示す半導体装置１０２〜１０５は、いずれも多ピン高密度配線可能な構造を有する。
【００８６】
図４２は、半導体装置の第６比較例を示す断面図であり、半導体装置１０６を示す。半導体装置１０６の半導体基板３１の下面には、チップ３０の下方に凹部３７が設けられており、デカップリングコンデンサ３２はこの凹部３７内にも配置されている。ＢＧＡの半田ボールピン３５の数は少ないため、シングルエンド配線での多ピン構造には向かないが、今後、マクロブロック内の高速信号伝化が進むことにより、差動配線化へと向かう場合には有効な構造である。尚、半導体基板３１の下面に設けられたデカップリングコンデンサ３２は、チップ３０の下方以外の領域に設けるようにしても良い。
【００８７】
図４３は、半導体装置の第７比較例を示す断面図であり、半導体装置１０７を示す。半導体装置１０７の半導体基板３１の下面には、チップ３０の下方に凹部３７が設けられており、この凹部３７内に全てのデカップリングコンデンサ３２が配置されている。この場合、配線密度が最大となるという点で有効な構造である。尚、デカップリングコンデンサ３２は、半導体基板３１の下面で、且つ、チップ３０の下方以外の領域に設けるようにしても良い。
【００８８】
図４４は、半導体装置の第８比較例を示す断面図であり、半導体装置１０８を示す。又、図４５は、半導体装置の第９比較例を示す断面図であり、半導体装置１０９を示す。半導体装置１０８，１０９は、いずれも放熱構造を変えた場合の例であり、半導体装置１０８はスティフナ３８を介してヒートスプレッダ２８を半導体基板３１に固着した例であり、半導体装置１０９はモールド樹脂３９で半導体基板３１の表面を封止した例である。
【００８９】
図４２〜図４５に示す半導体装置１０６〜１０９は、いずれも多ピン高密度配線可能な構造を有する。
【００９０】
次に、半導体装置１０１〜１０９のパッケージインダクタンスを低く抑えるための構造について説明する。
【００９１】
第１の構造では、半導体装置のパッケージインダクタンスを低く抑えるために、コンデンサ１２，１３（又は、３２）のうち、高周波の信号やノイズに効果のある等価直列インダクタンスが小さいコンデンサを、チップ３０の近くに、且つ、チップ３０から均等の距離にある位置に配置する。例えば、このように等価直列インダクタンスが小さいコンデンサを、チップ３０の各辺に沿って配置する。図４６は、半導体基板３１の配線層１６のみを取り出して示すＸＺ平面図である。図４６中、図１６と同一部分には同一符号を付し、その説明は省略する。この例では、寸法Ｄ１〜Ｄ７のうち、チップ３０とコンデンサ１３の互いに対向する辺間の寸法Ｄ６が２ｍｍであり、チップ３０とコンデンサ１３の互いに対向する辺間の寸法Ｄ７が３ｍｍである。
【００９２】
第２の構造では、シートインダクタンスを低く抑えるために、電源／ＧＮＤプレーン層１８のうち、半導体基板３１の上部に電源層とＧＮＤ層を絶縁層を介して交互に配置する。図４７は半導体基板３１の層数を示すＸＺ平面図である。図４７中、図１８と同一部分には同一符号を付し、その説明は省略する。この例では、半導体基板３１の上部の層Ｌ２〜Ｌ６を、絶縁層を介して交互に配置する。電源層とＧＮＤ層の間の距離は、短い程シートインダクタンスを小さくできるので、半導体基板３１の上部に電源層とＧＮＤ層が交互に配置されていると、図４７においてチップ３０からビア１１を介して縦垂直方向に降りてすぐの層に低インダクタンスの電源／ＧＮＤシートがあるように見えるので、コンデンサ１２，１３へ流れる高周波電流のパスを確保することができる。
【００９３】
第３の構造では、図４６及び図４７に太い実線で示すように、半導体基板３１の上側に設けられたチップ３０の始点（バンプ３４）から電源／ＧＮＤプレーン層１８のうち信号層、具体的には縦垂直方向上半導体基板３１の中間部に設けられた配線層Ｌ７〜Ｌ１５等まで、縦垂直方向にＶ字形状のパターンでビア１１を発生させる。他方、半導体基板３１の下側のピン３５から電源／ＧＮＤプレーン層１８のうち任意の層へは、上記Ｖ字形状のパターンに合わせて縦垂直方向に逆Ｖ字形状のパターンでビア１１を発生させる。チップ３０のＩ／Ｏバンプ（Ｉ／Ｏマクロブロック）領域の下方では、多くのビア１１が縦垂直方向に延びているので、半導体基板３１の上下方向（縦垂直方向）の電流のパスを確保することができる。
【００９４】
半導体基板３１において、チップ３０のＩ／Ｏバンプ（Ｉ／Ｏマクロブロック）領域の下方で迂回配線があると、電源／ＧＮＤプレーン層１８に接続するビア１１を配置可能な領域が減少してしまうが、上記第３の構造によれば、そのような不都合は生じない。又、電源／ＧＮＤプレーン層１８のうち、電源層やＧＮＤ層に多くのビアホールが開いていると、信号のリターン電流が信号配線直下を通ることができないため迂回配線が必要となり、その結果リターンパスが長くなり余分なインダクタンスが付加されてしまうが、上記第３の構造によれば、そのような不都合も生じない。
【００９５】
図４８は、半導体基板３１の層構造を示す断面図である。図４８中、図４７と同一部分には同一符号を付し、その説明は省略する。図４８では、縦方向上隣り合う２つの導体層が、ガラスセラミックスからなる絶縁層５０１で絶縁されている。又、絶縁層５０１は、Ｃ４パッド層Ｌ１の上面と、パッド層Ｌ１９の下面にも設けられている。
【００９６】
第４の構造では、電源／ＧＮＤプレーン層１８のうち、半導体基板３１の下部に電源層とＧＮＤ層は夫々、絶縁層を介して交互に配置する。図４９は、半導体基板３１の各層Ｌ１〜Ｌ１９の膜厚を示す断面図である。図４９に示すように、層Ｌ１，Ｌ２の上面間の距離は０.０７６２ｍｍ、層Ｌ２，Ｌ６の上面間の距離は０.０５０８ｍｍ×４（層Ｌ２〜Ｌ６のうち、隣り合う２層の上面間の距離が０.０５０８ｍｍ）、層Ｌ６，Ｌ１６の上面間の距離は０.１０１６ｍｍ×１０（層Ｌ６〜Ｌ１６のうち、隣り合う２層の上面間の距離が０.１０１６ｍｍ）、層Ｌ１６，Ｌ１８の上面間の距離は０.０５０８ｍｍ×２（層Ｌ１６〜Ｌ１８のうち、隣り合う２層の上面間の距離が０.０５０８ｍｍ）、層Ｌ１８，Ｌ１９の上面間の距離は０．２０３２ｍｍである。この例では、半導体基板３１の下部の層Ｌ１６〜Ｌ１９を、絶縁層を介して交互に配置する。半導体基板３１の下部ではビアホールの数が比較的少ないので、低周波電流のパスを確保することができる。他方、チップ３０のＩ／Ｏバンプ（Ｉ／Ｏマクロブロック）領域の下方では、上記第３の構造と同様に、多くのビア１１が縦垂直方向に延びる構成とすることができるので、半導体基板３１の上下方向（縦垂直方向）の電流のパスを確保することができる。
【００９７】
図５０は、半導体基板３１の層構造を示す斜視図である。又、図５１は、半導体基板３１の上層及び下層部分を説明する斜視図である。図５０及び図５１中、図１、図４７及び図４８と同一部分には同一符号を付し、その説明は省略する。又、図５０及び図５１では、説明の便宜上、絶縁層５０１の図示を省略する。図５１において、３４−１は信号バンプ、３４−２は電源バンプ、３４−３はＧＮＤバンプ、３２−１はデカップリングコンデンサ３２の電源バンプ、３２−２はデカップリングコンデンサ３２のＧＮＤバンプである。第５の構造では、デカップリングコンデンサ３２に対しては、１つのビア領域（１つのビアホール）内に複数のビア１１（図５１の例では２つのビア１１）を設けてある。このように、デカップリングコンデンサ３２のバンプ３２−１，３２−２を、半導体基板３１の電源／ＧＮＤプレーン層１８のうち下部の電源層及びＧＮＤ層とビア１１により接続することで（図１８の左側のコンデンサ１２の接続と同様）、ＸＹ方向の電源面を並列化してシートインダクタンスを低く抑えることができる。又、チップ３０の下方の領域では、バンプ３４に接続するビア１１が並列化されているので、ビア１１のインダクタンスを低く抑えることもできる。尚、チップ３０の下方の領域と、デカップリングコンデンサ３２下方の領域とでは、半導体基板３１に設けられるビア１１のピッチ（ビアピッチ）に対する制約条件が異なるので、ビアピッチは夫々の領域内で適宜設定可能である。
【００９８】
上記第１〜第５の構造のうち、２以上を適宜組み合わせ可能であることは、言うまでもない。
【００９９】
本発明の半導体装置の設計装置の一実施例は、図２に示す半導体装置の設計方法の一実施例、本発明になるプログラムの一実施例及び本発明になる記憶媒体の一実施例を用いる。本実施例では、本発明がコンピュータシステムに適用されている。図５２は、本実施例において本発明が適用されるＣＡＤ装置等のコンピュータシステムを示す斜視図である。
【０１００】
図５２に示すコンピュータシステム１００は、ＣＰＵやディスクドライブ等を内蔵した本体部１０１、本体部１０１からの指示により表示画面１０２ａ上に画像を表示するディスプレイ１０２、コンピュータシステム１００に種々の情報を入力するためのキーボード１０３、ディスプレイ１０２の表示画面１０２ａ上の任意の位置を指定するマウス１０４及び外部のデータベース等にアクセスして他のコンピュータシステムに記憶されているプログラム等をダウンロードするモデム１０５を有する。
【０１０１】
ディスク１１０等の可搬型記録媒体に格納されるか、モデム１０５等の通信装置を使って他のコンピュータシステムの記録媒体１０６からダウンロードされる、コンピュータシステム１００にＣＡＤ機能或いはＣＡＤ機能の少なくとも半導体装置設計機能を持たせるプログラム（ＣＡＤソフトウェア或いは半導体装置設計ソフトウェア）の本実施例は、コンピュータシステム１００に入力されてコンパイルされる。プログラムの本実施例は、コンピュータシステム１００（即ち、後述するＣＰＵ２０１）内にＣＡＤ機能を有する設計装置の本実施例として動作させる。記憶媒体の本実施例は、プログラムの本実施例を格納した、例えばディスク１１０等のコンピュータ読み取り可能な記録媒体からなる。記録媒体の本実施例は、ディスク１１０、ＩＣカードメモリ、フロッピー（登録商標）ディスク等の磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ等の可搬型記録媒体に限定されるものではなく、モデム１０５やＬＡＮ等の通信装置や通信手段を介して接続されるコンピュータシステムでアクセス可能な各種記録媒体を含む。
【０１０２】
図５３は、コンピュータシステム１００の本体部１０１内の要部の構成を説明するブロック図である。同図中、本体部１０１は、バス２００により接続されたＣＰＵ２０１、ＲＡＭやＲＯＭ等からなるメモリ部２０２、ディスク１１０用のディスクドライブ２０３及びハードディスクドライブ２０４からなる。本実施例では、ディスプレイ１０２、キーボード１０３及びマウス１０４も、バス２００を介してＣＰＵ２０１に接続されているが、これらは直接ＣＰＵ２０１に接続されていても良い。又、ディスプレイ１０２は、入出力画像データの処理を行う周知のグラフィックインタフェース（図示せず）を介してＣＰＵ２０１に接続されていても良い。
【０１０３】
尚、コンピュータシステム１００の構成は図５２及び図５３に示す構成に限定されるものではなく、代わりに各種周知の構成を使用しても良い。
【０１０４】
半導体装置の設計装置及びプログラムは、ＣＰＵ２０１により設計対象となる半導体装置を図２に示す手順に従って自動的に設計する。
【０１０５】
尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）  Ｚ方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層及び複数のビアを有する半導体基板と、複数のパッドやランドを有し該半導体基板上のＸＹ平面に設けられた半導体チップとを備えた半導体装置の設計方法であって、
該半導体チップのＸＹ平面での中心座標を該半導体基板のＸＹ平面での中心座標を合わせて該半導体基板に該半導体チップを重ね合わせる重ね合わせステップと、
該半導体チップの配線の始点から該電源層／グランド層／配線層のうち配線に接続するビアをＺ方向に配置すると共に、該半導体基板の該電源層／グランド層／配線層の配線層数を設定する配線層数設定ステップと、
ＸＹ平面とＸＺ平面の２次元座標系で配線の始点と終点を基点に、ＸＹ方向とＸＺ方向に格子線を描き、該格子線の交点にビアを配置する３次元直交座標系のＸＹＺ座標とするビアマトリクスを求め、該ビアマトリクスに基づいてビアをＸＺ方向に配置して指定された電源層／グランド層／配線層に接続する接続ステップとを含むことを特徴とする、半導体装置の設計方法。
（付記２）  該重ね合わせステップの後、該半導体基板の配線の終点と該半導体チップの配線の始点が共有できる場合は共有できる位置へと再配置する第１のビア座標共有化ステップを更に含むことを特徴とする、付記１記載の半導体装置の設計方法。
（付記３）  該重ね合わせステップの後、該半導体基板上、該半導体チップの周辺に設けられる複数の受動素子の配置の制約条件を入力する制約条件入力ステップを更に含むことを特徴とする、付記１又は２記載の半導体装置の設計方法。
（付記４）  該制約条件入力ステップは、該制約条件として、該半導体チップ及び該複数の受動素子を覆うように該半導体基板上に設けられるヒートスプレッダのＸＹ座標を入力することを特徴とする、付記３記載の半導体装置の設計方法。
（付記５）  該制約条件入力ステップの後、任意の受動素子の端子の中心座標を該半導体基板の配線の終点の座標と共有できる位置に配置する第２のビア座標共有化ステップを含むことを特徴とする、付記３又は４記載の半導体装置の設計方法。
（付記６）  該配線層数設定ステップは、該半導体チップの配線の始点から該電源層／グランド層／配線のうち各配線層までＺ方向にＸＺ平面上Ｖ字形状のパターンでビアを配置すると共に、該配線層数が十分でないと配線総数を増加することを特徴とする、付記１〜５のいずれか１項記載の半導体装置の設計方法。
（付記７）  該接続ステップは、該複数の電源層／グランド層／配線層のうち、上部及び／又は下部のプレーン層を電源／グランドプレーン層として用いることを特徴とする、付記１〜６のいずれか１項記載の半導体装置の設計方法。
（付記８）  該配線層数設定ステップは、該複数の電源層／グランド層／配線層のうち、中間部の層を配線層として用いることを特徴とする、付記１〜７のいずれか１項記載の半導体装置の設計方法。
（付記９）  該重ね合わせステップは、該半導体チップのハードマクロブロックの入出力信号はその近傍にネットアサインすることを特徴とする、付記１〜８のいずれか１項記載の半導体装置の設計方法。
（付記１０）  該接続ステップの後、該半導体基板上のピンにネットアサインする際に、該半導体基板を十字にとり、その中央から時計方向、半時計方向の４５度の角度から順に内側にファンインし、該半導体基板の対角線方向にビアマトリクスの組み合わせ通り内で配線を描き、ネットアサインを決定する配線設計ステップを含むことを特徴とする、付記１〜９のいずれか１項記載の半導体装置の設計方法。
（付記１１）  該配線設計ステップは、配線引き出し部分のみ物理的制約条件の基板製造限界のデザインルールである９０度配線の高密度配線設計を行い、第一番目の構成点から配線ルール変換をすることを特徴とする、付記１０記載の半導体装置の設計方法。
（付記１２）  該配線設計ステップは、該半導体基板の配線領域内のビア間の配線を均等化することを特徴とする、付記１０記載の半導体装置の設計方法。
（付記１３）  コンピュータに、付記１〜１２のいずれか１項記載の半導体装置の設計方法の各ステップを実行させる手順を含むことを特徴とする、プログラム。
（付記１４）  付記１３記載のプログラムを格納したことを特徴とする、コンピュータ読み取り可能な記憶媒体。
（付記１５）  Ｚ方向に隣り合う層が絶縁層を介して絶縁された複数の電源層／グランド層／配線層及び複数のビアを有する半導体基板と、複数のパッドやランドを有し該半導体基板上のＸＹ平面に設けられた半導体チップとを備えた半導体装置の設計装置であって、
該半導体チップのＸＹ平面での中心座標を該半導体基板のＸＹ平面での中心座標を合わせて該半導体基板に該半導体チップを重ね合わせる重ね合わせ手段と、
該半導体チップの配線の始点から該電源層／グランド層／配線のうち配線層に接続するビアをＺ方向に配置すると共に、該半導体基板の該電源層／グランド層／配線層の配線層数を設定する配線層数設定手段と、
ＸＹ平面とＸＺ平面の２次元座標系で配線の始点と終点を基点に、ＸＹ方向とＸＺ方向に格子線を描き、該格子線の交点にビアを配置する３次元直交座標系のＸＹＺ座標とするビアマトリクスを求め、該ビアマトリクスに基づいてビアをＸＺ方向に配置して指定された電源層／グランド層／配線層に接続する接続手段とを備えたことを特徴とする、半導体装置の設計装置。
（付記１６）  該配線層数設定ステップは、該半導体チップの配線の始点から該電源層／グランド層／配線のうち各配線層までＺ方向にＸＺ平面上Ｖ字形状のパターンでビアを配置すると共に、該配線層数が十分でないと配線総数を増加することを特徴とする、付記１５記載の半導体装置の設計装置。
（付記１７）  該接続ステップは、該複数の電源層／グランド層／配線層のうち、上部及び／又は下部のプレーン層を電源／グランドプレーン層として用いることを特徴とする、付記１５又は１６記載の半導体装置の設計装置。
（付記１８）  該配線層数設定ステップは、該複数の電源層／グランド層／配線層のうち、中間部の層を配線層として用いることを特徴とする、付記１５〜１７のいずれか１項記載の半導体装置の設計装置。
【０１０６】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【０１０７】
【図１】半導体装置の第１比較例を示す断面図である。
【図２】本発明の半導体装置の設計方法の一実施例を説明するフローチャートである。
【図３】チップの始点格子図である。
【図４】半導体基板の終点格子図である。
【図５】チップと半導体基板の重ね合わせを示す図である。
【図６】チップのＸＹ平面図を示す図である。
【図７】半導体基板のＸＹ平面図を示す図である。
【図８】ヒートスプレッダとコンデンサの配置を搭載部品が透視された状態で示すＸＹ平面図である。
【図９】搭載部品の配置を搭載部品が透視された状態で示すＸＹ平面図である。
【図１０】ステップＳ６の処理をより詳細に説明するフローチャートである。
【図１１】チップのマクロ配置を示す図である。
【図１２】半導体基板上のピン配置を示す図である。
【図１３】半導体装置のマクロ配置とピン配置を示す図である。
【図１４】チップのマクロブロックと半導体基板のマクロブロックへのネットアサインを説明する図である。
【図１５】ステップＳ１１の処理をより詳細に説明するフローチャートである。
【図１６】半導体基板の配線層のみを取り出して示すＸＺ平面図である。
【図１７】ステップＳ１２の処理をより詳細に説明するフローチャートである。
【図１８】半導体基板の層数を示すＸＺ平面図である。
【図１９】ＸＹ平面とＸＺ平面の格子線で囲まれた３次元での基本最小単位のＸＹ／ＸＺ平面取り出し図である。
【図２０】図１９を座標値（Ｘ，Ｙ，Ｚ）に置き換えて示す図である。
【図２１】図２０を行列展開図として示す図である。
【図２２】ビアマトリクスを示す図である。
【図２３】ステップＳ１３の処理をより詳細に説明するフローチャートである。
【図２４】ビア共有座標と引き出し配線ルール変換を説明する図である。
【図２５】配線方向と配線領域を説明する図である。
【図２６】ファンアウト可能な配線角度の一例を示す図である。
【図２７】配線方向の数を説明する図である。
【図２８】従来の配線方向を説明する図である。
【図２９】マクロブロックの端面に沿って次のマクロブロックに角度をつけながら両方からファンインしていく配線方向を示す図である。
【図３０】従来の配線方向を説明する図である。
【図３１】チップのマクロブロックの配置とピンアサイン領域を示す図である。
【図３２】チップのマクロブロックから半導体基板のマクロブロックへのネットアサインを説明する図である。
【図３３】チップのマクロブロックから半導体基板のマクロブロックへのネットアサインを説明する図である。
【図３４】単配線／差動配線方法を説明する図である。
【図３５】ビア間の配線方法を説明する図である。
【図３６】ビア間の配線可能寸法の拡大方法を説明する図である。
【図３７】従来の配線方向と配線領域を説明する図である。
【図３８】半導体装置の第２比較例を示す断面図である。
【図３９】半導体装置の第３比較例を示す断面図である。
【図４０】半導体装置の第４比較例を示す断面図である。
【図４１】半導体装置の第５比較例を示す断面図である。
【図４２】半導体装置の第６比較例を示す断面図である。
【図４３】半導体装置の第７比較例を示す断面図である。
【図４４】半導体装置の第８比較例を示す断面図である。
【図４５】半導体装置の第９比較例を示す断面図である。
【図４６】半導体基板の配線層のみを取り出して示すＸＺ平面図である。
【図４７】半導体基板の層数を示すＸＺ平面図である。
【図４８】半導体基板の層構造を示す断面図である。
【図４９】半導体基板の各層の膜厚を示す断面図である。
【図５０】半導体基板の層構造を示す斜視図である。
【図５１】半導体基板の上層及び下層部分を説明する斜視図である。
【図５２】本発明が適用されるコンピュータシステムを示す斜視図である。
【図５３】図５２に示すコンピュータシステムの要部を示すブロック図である。
【符号の説明】
【０１０８】
１  格子縦線
２  格子横線
３  ピンナンバ
４  始点
５  終点
６  半導体基板外形
７  チップ外形
８  ＸＹ平面領域
９  レイアウト分割領域の目安線
１０  ランド
１１  ビア
１２  コンデンサ
１３  ＰＬＬ電源用コンデンサ
１４  配線層数
１５  ＸＺ平面領域
１６  配線層
１７  基板層数
１８  電源／ＧＮＤプレーン層
１９  ビア共有座標点
２０  配線ルール変換
２１  デザインルール
２２  配線
２３  配線可能寸法
２４  配線均等化
２５  最小配線間隔
２６  配線方向
２７  ピンアサイン領域
２８  ヒートスプレッダ
２９  熱伝導性接着材
３０  チップ
３１  半導体基板
３２  （デカップリング）コンデンサ
３３  接着シート
３４  半田バンプ
３５  半田ボールピン
３６  アンダーフィル樹脂
３７  基板凹部
３８  スティフナ
３９  モールド樹脂
１００  コンピュータシステム
２０１  ＣＰＵ
５０１  絶縁層
【図１】
2007206883.tif 000003
【図２】
2007206883.tif 000004
【図３】
2007206883.tif 000005
【図４】
2007206883.tif 000006
【図５】
2007206883.tif 000007
【図６】
2007206883.tif 000008
【図７】
2007206883.tif 000009
【図８】
2007206883.tif 000010
【図９】
2007206883.tif 000011
【図１０】
2007206883.tif 000012
【図１１】
2007206883.tif 000013
【図１２】
2007206883.tif 000014
【図１３】
2007206883.tif 000015
【図１４】
2007206883.tif 000016
【図１５】
2007206883.tif 000017
【図１６】
2007206883.tif 000018
【図１７】
2007206883.tif 000019
【図１８】
2007206883.tif 000020
【図１９】
2007206883.tif 000021
【図２０】
2007206883.tif 000022
【図２１】
2007206883.tif 000023
【図２２】
2007206883.tif 000024
【図２３】
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【図２４】
2007206883.tif 000026
【図２５】
2007206883.tif 000027
【図２６】
2007206883.tif 000028
【図２７】
2007206883.tif 000029
【図２８】
2007206883.tif 000030
【図２９】
2007206883.tif 000031
【図３０】
2007206883.tif 000032
【図３１】
2007206883.tif 000033
【図３２】
2007206883.tif 000034
【図３３】
2007206883.tif 000035
【図３４】
2007206883.tif 000036
【図３５】
2007206883.tif 000037
【図３６】
2007206883.tif 000038
【図３７】
2007206883.tif 000039
【図３８】
2007206883.tif 000040
【図３９】
2007206883.tif 000041
【図４０】
2007206883.tif 000042
【図４１】
2007206883.tif 000043
【図４２】
2007206883.tif 000044
【図４３】
2007206883.tif 000045
【図４４】
2007206883.tif 000046
【図４５】
2007206883.tif 000047
【図４６】
2007206883.tif 000048
【図４７】
2007206883.tif 000049
【図４８】
2007206883.tif 000050
【図４９】
2007206883.tif 000051
【図５０】
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【図５１】
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【図５２】
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【図５３】
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