(57)【要約】送信された論理信号をプリエンファシスする方法および回路。本方法および回路は、シングル・エンド中間タップ終端入出力線に応用することができる。一実施形態において、ドライバ回路は、そのドライバ回路によって送信された信号の論理値（すなわち、論理０、論理１、または論理低、論理高）を監視するように構成することができる。本ドライバ回路は、送信される次の論理信号の論理値と、第１の先に送信された信号および第２の先に送信された信号とを比較することができる。送信される次の論理信号の論理値、ならびに第１および第２論理信号の論理値に基づいて、次の論理信号のプリエンファシスを行うことができる。第１および第２論理信号が同じ論理値を有し、次の論理信号が異なる値を有する場合、次の論理値をプリエンファシスすることができる。次の論理信号が、第１論理信号または第２論理信号のいずれかと等価である論理値を有する場合、その信号は、プリエンファシスなしで送信することができる。
2004522359.tif 000002
【特許請求の範囲】
【請求項１】
送信された論理信号をプリエンファシスする方法であって、
ドライバ回路によって送信された論理信号の論理値を監視すること、
第１論理信号が次の論理信号を送信する前に送信され、第２論理信号が第１論理信号を送信する前に送信されるとき、次の論理信号の論理値と第１論理信号の論理値および第２論理信号の論理値とを比較すること、
第１論理信号の論理値と第２論理信号の論理値が等価であり、次の論理信号の論理値が第１論理信号の論理値に等価でない場合に、次の論理信号をプリエンファシスするように構成されているドライバ回路で次の論理信号を送信することを含む方法。
【請求項２】
第１論理信号の論理値が第２論理信号の論理値と等価でない場合に、次の論理信号をプリエンファシスせずに送信することをさらに含む請求項１に記載の方法。
【請求項３】
第１論理信号の論理値が次の論理信号の論理値と等価である場合に、次の論理信号の論理値をプリエンファシスせずに次の論理信号を送信することをさらに含む請求項２に記載の方法。
【請求項４】
プリエンファシスが、次の論理信号のドライブ強度を増加させることを含む請求項１に記載の方法。
【請求項５】
ドライバ回路が、第１出力バッファおよび第２出力バッファを有する出力回路を含む請求項４に記載の方法。
【請求項６】
通常の論理信号送信のために第１出力バッファが活動状態にされ、プリエンファシスされる論理信号送信のために第１出力バッファと第２出力バッファの両方が活動状態にされる請求項５に記載の方法。
【請求項７】
ドライバ回路が、前記監視および前記比較を実行するように構成される選択論理回路を含む請求項６に記載の方法。
【請求項８】
プリエンファシスされた論理信号送信のために第２出力バッファを活動状態にするように選択論理回路が構成される請求項７に記載の方法。
【請求項９】
選択論理回路が、論理１をプリエンファシスしまたは論理０をプリエンファシスするように第２出力バッファを構成する請求項８に記載の方法。
【請求項１０】
事前イネーブル信号を受け取り、第１イネーブル信号および第２イネーブル信号を生成するように構成されたプリエンファシス・コントローラをドライバ回路がさらに備える請求項９に記載の方法。
【請求項１１】
第１イネーブル信号のアサートに応答して、論理１信号にプリエンファシスを提供するように、第２出力バッファが構成される請求項１０に記載の方法。
【請求項１２】
第２イネーブル信号のアサートに応答して、論理０信号にプリエンファシスを与えるように第２出力バッファが構成される請求項１０に記載の方法。
【請求項１３】
第１イネーブル信号がデアサートされ、第２イネーブル信号がデアサートされるときに、第２出力バッファが非活動状態にされ、次の論理信号が第１出力バッファによってドライブされる請求項１０に記載の方法。
【請求項１４】
事前イネーブル信号がデアサートされるときに、第２出力バッファが非活動状態であり、すべての論理信号が第１出力バッファによってドライブされる請求項１０に記載の方法。
【請求項１５】
送信された論理回路をプリエンファシスするように構成されるドライバ回路であって、
ドライバ回路によって送信された論理信号の論理値を監視するように構成される監視回路と、
第１論理信号が次の論理信号を送信する前に送信され、第２論理信号が第１論理信号を送信する前に送信されるときに、次の論理信号の論理値と第１論理信号の論理値および第２論理信号の論理値とを比較するように構成された比較回路と、
第１論理信号の論理値と第２論理信号の論理値が等価であり、次の論理信号の論理値が第１論理信号の論理値と等価でない場合に、次の論理信号をプリエンファシスして送信するように構成される出力回路と
を備えるドライバ回路。
【請求項１６】
第１論理信号の論理値が第２論理信号の論理値と等価でない場合に、次の論理信号をプリエンファシスせずに送信するようにドライバ回路が構成される請求項１５に記載のドライバ回路。
【請求項１７】
第１論理信号の論理値が次の論理信号の値と等価である場合に、プリエンファシスせずに次の論理信号を送信するようにドライバ回路が構成される請求項１６に記載のドライバ回路。
【請求項１８】
プリエンファシスすることが、次の論理信号のドライブ強度を増加させることを含む請求項１５に記載のドライバ回路。
【請求項１９】
出力回路が、第１出力バッファおよび第２出力バッファを含む請求項１５に記載のドライバ回路。
【請求項２０】
通常の論理信号送信のために第１出力バッファが活動状態にされ、プリエンファシスされた論理送信のために第１出力バッファおよび第２出力バッファが活動状態にされる請求項１６に記載のドライバ回路。
【請求項２１】
監視回路および比較回路を備える選択論理回路をさらに備える請求項２０に記載のドライバ回路。
【請求項２２】
プリエンファシスされた論理信号送信のために第２出力バッファを活動状態にするように選択論理回路がさらに構成される請求項２０に記載のドライバ回路。
【請求項２３】
事前イネーブル信号を受け取り第１イネーブル信号および第２イネーブル信号を生成するように構成されたプリエンファシス・コントローラをさらに備える請求項２２に記載のドライバ回路。
【請求項２４】
事前イネーブル信号を受け取り第１イネーブル信号および第２イネーブル信号を生成するようにプリエンファシス・コントローラが構成される請求項２３に記載のドライバ回路。
【請求項２５】
第１イネーブル信号がアサートされるときに論理１信号にプリエンファシスを与えるように第２出力バッファが構成される請求項２４に記載のドライバ回路。
【請求項２６】
第２イネーブル信号がアサートされるときに論理０信号にプリエンファシスを与えるように第２出力バッファが構成される請求項２４に記載のドライバ回路。
【請求項２７】
第１イネーブル信号がデアサートされ第２イネーブル信号がデアサートされるときに、第２出力バッファが非活動状態であり、次の論理信号が第１出力バッファによってドライブされる請求項２４に記載のドライバ回路。
【請求項２８】
事前イネーブル信号がデアサートされるときに、第２出力バッファが非活動状態であり、すべての論理信号が第１出力バッファによってドライブされる請求項２４に記載のドライバ回路。
【発明の詳細な説明】
【０００１】
（発明の背景）
１．発明の分野
本発明は、電子システムに関し、より詳細には高速デジタル・シグナリングに関する。
【０００２】
２．関連技術の説明
デジタル・システムの動作スピードは近年著しく増加した。ドライバからレシーバに１ＧＢ／ｓのデータ・レートでデータを送信することができるシステムが一般化している。レシーバ回路が送信されたデータを確実に適切に復元するためには、特定の条件が満たされなければならない。
【０００３】
アイ・パターンは、デジタル・シグナリング技術においてよく知られている。アイ・パターンを定義するパラメータは、セットアップ時間および保持時間の両方を含む。アイ・パターンはしばしば、ソース同期線およびリンクなど様々なタイプのデジタル入出力リンクを特徴付けるために使用される。ソース同期入出力は、送信されたデータ信号とともにソースにおけるクロック信号を送信することを含む。ソース同期レシーバが送信されたデータを適切に復元するために、アイ・パターンは、転送されたクロックを基準にして充分なセットアップ時間および保持時間を見込んでおかなければならない。
【０００４】
ソース同期データ線および他の多数のタイプの高速デジタル・シグナリング・リンクは通常、中間タップ終端（ＣＴＴ）入出力バッファとして知られているものを含む。図１は、例示的ＣＴＴ入出力バッファを示す。ＣＴＴ入出力バッファ１０は、送信線１４によって結合されたドライバ回路１２およびレシーバ回路１９を含む。送信線１４は、プルアップ抵抗１６およびプルダウン抵抗１８が存在するので、中間タップ終端と称する。これらの２つの抵抗は、等しい抵抗値でよい。これらの抵抗の抵抗値は、送信線を効果的に終端させるように選択され、それによって反射および他の送信線効果を防止または最小化することができる。しかし、送信線の効果的終端にもかかわらず、信号劣化を引き起こす要素は依然存在する。
【０００５】
周波数依存分散は、送信線上を送信される信号に影響する可能性のある１つの要素である。周波数依存分散は、送信線媒体から生じる表皮効果および誘電損失などの要素からもたらされる。周波数依存分散は、信号エッジ劣化および振幅減衰をもたらす可能性がある。これらの効果は、部分的には高データ・レートのため、ＧＢ／ｓのシグナリング速度でより深刻になる可能性がある。問題をさらに大きくするのは、低から高および／または高から低の遷移上での信号エッジの高周波数含有量である。
【０００６】
周波数依存分散は、データ依存ジッタとして知られているものに陥る可能性がある。データ依存ジッタは、様々な周波数成分に関連付けられたデータ・パターンに対する周波数依存タイミング遅延として観測することができる。データ依存ジッタは、アイ・パターンを歪ませ、それによって妥当なセットアップおよび保持ウインドウを減少させる。したがって、送信されたデジタル信号のための許容可能なセットアップおよび保持時間は、著しく減少する可能性がある。これは、高速デジタル・シグナリング・オペレーションの信頼性を著しく減少させる可能性がある。
【０００７】
周波数依存分散およびその結果としてのデータ依存ジッタと戦うために開発された一手法がプリエンファシスとして知られている。プリエンファシスは、高速デジタル・システムにおいて送信されたデジタル信号のドライブ強度を増加することを含む。図２Ａおよび２Ｂは、伝統的デジタル信号送信とプリエンファシスされたデジタル信号送信との相違を示す。図２Ａに示す信号は、プリエンファシスなしで送信されている。図２Ｂでは、低から高または高から低の遷移のそれぞれにおいて、比較信号（ｃｏｍｐａｒａｔｉｖｅ ｓｉｇｎａｌ）がプリエンファシスされる。ここに示すように、プリエンファシスは、１つの全ビット時間に及ぶほど充分強くすることができる。次に送信された信号の論理値がプリエンファシスされた信号と同じであれば、ドライブ強度は、通常のドライブ強度に戻してエンファシス（強調）を止めることができる。同じ論理値の連続送信は通常、プリエンファシスされない。
【０００８】
図２Ｂに示すように、送信された論理信号のプリエンファシスの間に、この手法に伴う著しいオーバヘッドがある。高から低および低から高の遷移の全てに対するプリエンファシスは、送信された信号のデータ整合性を改善することができるが、電力消費が著しく増加する可能性がある。さらに、何らかのデジタル信号送信をプリエンファシスすることは、データ整合性を改善することができるが、遷移のそれぞれおよび全てに対するプリエンファシスを実施することは、データ整合性に著しい改善を加えることができない。
【０００９】
（発明の概要）
送信された論理信号をプリエンファシスするための方法および回路が提供される。本方法および回路は、シングル・エンド中間タップ終端入出力線、またはプリエンファシスに適合する他のタイプの信号送信回路／媒体に応用することができる。一実施態様において、ドライバ回路は、そのドライバ回路によって送信された信号の論理値（すなわち論理０、論理１、または論理低、論理高）を監視するように構成される。ドライバ回路は、送信される次の論理信号の論理値と、第１の以前に送信された信号および第２の以前に送信された信号とを比較する。次の論理信号のプリエンファシスは、送信される次の論理信号の論理値、ならびに第１および第２の論理信号の論理値に基づいて行うことができる。第１および第２の論理信号が、同じ論理値を有し、次の論理信号が異なる値を有する場合、次の論理値はプリエンファシスされる。次の論理信号が、第１論理信号または第２論理信号のいずれかに等価な論理値を有する場合、その信号はプリエンファシスなしで送信される。
【００１０】
一実施態様において、ドライバ回路は、監視回路、比較回路、および出力回路を含む。監視回路は、ドライバ回路によって送信された論理信号の論理値または状態を監視するように構成される。比較回路は、最近送信された論理信号の諸論理値を比較するように構成される。比較回路は、送信される次の論理信号をプリエンファシスすべきかどうかを判断する。比較回路は、プリエンファシス・コントローラを含んでもよい。次の論理信号がプリエンファシスで送信される場合、プリエンファシス・コントローラは、出力回路に結合され第１または第２のいずれかのイネーブル信号を生成するように構成されてもよい。送信される次の論理信号が論理高信号（または論理１）であり、プリエンファシスされる場合、第１イネーブル信号をアサートする。同様に、送信される次の論理信号が論理低信号（または論理０）であり、プリエンファシスされる場合、第２イネーブル回路をアサートする。
【００１１】
一実施態様において、出力バッファは、第１出力バッファおよび第２出力バッファを含む。第１および第２出力バッファは、共通の出力を共用することができる。通常の（すなわちプリエンファシスでない）信号送信中に、第１出力バッファは、送信された論理信号をドライブすることができ、一方、第２出力バッファは非活動状態のままでよい。プリエンファシスを有する信号送信中は、第１および第２出力バッファの両方が活動状態であってよい。第１および第２出力バッファが共通の出力を共用するので、第２出力バッファを活動状態にすることは、送信された信号に追加的ドライブ強度を与え、それによって希望するプリエンファシスを与えることができる。
【００１２】
したがって、様々な実施態様において、送信された論理信号をプリエンファシスする本方法および回路は、高データ整合性を有する高速デジタル信号送信が可能である。送信された論理信号を特定の条件下でのみプリエンファシスすることによって、電力消費の著しい節約を行うことができる。
【００１３】
次の詳細な説明を読み、添付の図面を参照すれば、本発明の他の形態が明らかになろう。
【００１４】
本発明は、様々な修正および代替形態が可能であるが、その具体的実施形態を図面に例として示し、本明細書に詳細に述べる。しかし、図面およびその説明は、本発明を開示された特定の形態に限定するものではなく、対照的に、本発明は、添付の請求の範囲によって定義される本発明の精神および範囲に該当するすべての修正、等価物、および代替例をカバーするものであることを理解されたい。
【００１５】
（発明の詳細な説明）
次に図３に移ると、デジタル信号遷移が条件付きでプリエンファシスされる方法の一実施形態を示す一例示的タイミング図を示す。プリエンファシスのない信号遷移のタイミング図を比較のために含める。タイミング・パターン２０は、プリエンファシスなしで送信されたデータ・パターンを示す。タイミング・パターン２２は、選択された遷移にプリエンファシスを与えた送信されたデータ・パターンを示す。タイミング図に示すように、
第１プリエンファシスは、論理信号の同じ論理値または論理状態が２ビット時間経過した後に送信される信号の論理値が反対になるときに行われる。次いで次の論理信号がプリエンファシスされて送信される。プリエンファシスされた信号は、増加されたドライブ強度で送信される。増加されたドライブ強度を有する送信は、通常の（プリエンファシスのない）送信より大きい電圧、通常の送信より大きい電流、または両方を有する信号を含む。ここに示す例において、プリエンファシスを有する第１送信の後に、プリエンファシスされた送信と同じ論理値を有する２つの追加された送信を示している。これらの２ビット時間の間は論理状態が不変のままなので、これらの２つの送信は通常の送信である。同じ論理値の２ビット時間後に遷移が行われているので、これらの２ビット時間後の次の遷移は、プリエンファシスされる。したがって、ここに示す実施形態では、２ビット時間以上の同じ論理状態に続いて遷移が行われるときに、デジタル信号のためのプリエンファシスが行われる。
【００１６】
図４は、図３に示す実施形態の信号がプリエンファシスされる条件を示す真理値表であり、プリエンファシスが行われる条件をさらに示す。真理値表の左側では、４つの条件付き入力が使用されて、送信時に次のデジタル信号がプリエンファシスされるべきかどうかが判断される。条件は、第２論理信号Ａ（ｎ−２）の論理値、第１論理信号Ａ（ｎ−１）の論理値、送信される次の論理信号Ａ（ｎ）の論理値、および事前イネーブルの信号（ｐｒｅ−ｅｎａｂｌｅ）の状態の論理値である。事前イネーブル信号は、アサートされるときに、特定の条件が満たされるときにプリエンファシスが行われるようにする。この実施形態では、事前イネーブル信号がデアサートされるとき、プリエンファシスは行われない。事前イネーブル信号は以下にさらに詳細に議論する。第２論理信号は、第１論理信号の前に送信され、第１論理信号は、次の論理信号の前に送信される。
【００１７】
この真理値表の目的では、論理０および論理低が等価であると仮定する。さらに、論理信号は、その信号が論理０または論理低であるときにデアサートされると仮定する。同様に、この実施例では論理１および論理高は等価であり、信号は論理１または論理高状態でアサートされると仮定する。この実施例は、アサートまたはデアサートされた論理信号を特定の論理レベルや定義に限定するものではないことに留意されたい。対照的に、本明細書に開示された実施形態および実施例は例示的であり、論理０および／または論理１、論理高および／または論理低、あるいはアサート／デアサートの定義が本明細書に議論された定義と異なる実施形態も本開示の範囲内である。
【００１８】
真理値表の第１行において、Ａ（ｎ−２）およびＡ（ｎ−１）は論理０であり、次の論理信号Ａ（ｎ）は論理１である。したがって、この実施形態において低から高の遷移を含むという、次の論理信号のプリエンファシスのための条件は満たされる。真理値表の第２行において、Ａ（ｎ−２）およびＡ（ｎ−１）は論理１であるが、Ａ（ｎ）は論理０である。したがって、次の論理信号のプリエンファシスのための条件は再び満たされ、したがって高から低の遷移に対するプリエンファシスが行われる。真理値表の第３および第４行では、Ａ（ｎ−２）およびＡ（ｎ−１）は異なる論理値であり、したがってプリエンファシスのための条件は満たされず、次の遷移に対するプリエンファシスは行われない。真理値表の第５および第６行では、Ａ（ｎ−１）とＡ（ｎ）の論理値が等価であり、したがってＡ（ｎ−２）の論理値にかかわらず、Ａ（ｎ）の送信中のプリエンファシスは行われない。真理値表の最終行では、事前イネーブル信号がデアサートされ、したがって、第１、第２および次の論理信号の状態にかかわらず、プリエンファシスは行われない。
【００１９】
次に図５に移ると、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態のブロック図を示す。ドライバ回路５０は、選択論理回路５１、プリエンファシス・コントローラ５６、および出力回路５８を含む。選択論理回路は、監視回路５２および比較回路５４を含む。様々な機能ブロックを異なる形態に組合わせる他の実施形態が可能であり検討される。例えば、いくつかの実施形態は、監視回路と比較回路によって実行される機能を単一ブロックに組合わせることができる。同様に、いくつかの実施形態において、プリエンファシス・コントローラによって実行される機能は比較回路に統合することができる。一般に、本実施形態の機能ブロックによって実行される様々な機能は、特定の実施例に適合する任意の方法で組合わせることができる。
【００２０】
選択論理回路５１は、送信される次のデータ信号Ａ（ｎ）を出力回路５８にドライブするように構成することができる。同様に、プリエンファシス・コントローラ５６は、プリエンファシスが行われるときに、信号を出力回路５８にドライブする。ここに示す実施形態において、ｎ＿ｅｎ信号は、高から低の遷移に対してプリエンファシスが行われることをイネーブルし、かつ示す一方、ｐ＿ｅｎ信号は、低から高の遷移に対してプリエンファシスが行われることをイネーブルし、かつ示す。いくつかの実施形態では、ｎ＿ｅｎおよびｐ＿ｅｎ信号を異なるソースにおいて生成することができる。他の実施形態では、ｎ＿ｅｎおよびｐ＿ｅｎ信号が、本来同じソースから生成される互いの補数でよい。プリエンファシス・コントローラ５６は、本実施形態において、比較回路５４からプリエンファシス信号を受け取ることに応答して、イネーブル信号の１つを生成する。いくつかの実施形態では、プリエンファシス信号をイネーブル信号として使用することもできる。プリエンファシス・コントローラ５６は、事前イネーブル信号を受け取るように構成することもまたでき、この信号は、アサートされると、適切な条件が満たされるときにプリエンファシスが行われることをイネーブルすることができる。事前イネーブル信号をデアサートすることは、条件にかかわらずプリエンファシスが行われることを阻止する。
【００２１】
監視回路５２は、ドライバ回路５１によって送信された論理信号の値を監視するように構成されている。ここに示す実施形態において、監視回路５１は、送信される次の論理信号を、集積回路の内部論理回路から受け取ることができる。監視回路は、以前に送信された論理信号の論理値を記憶すること、および送信される次の論理信号の論理値を記憶することのために、フリップフロップまたはレジスタなど様々な記憶デバイスを含むことができる。これらの論理信号の論理値は、比較回路５４に転送することができる。
【００２２】
比較回路５４は、以前に送信された２つの論理信号Ａ（ｎ−２）およびＡ（ｎ−１）の論理値と、送信される次の論理信号Ａ（ｎ）の値を比較する。Ａ（ｎ−１）はＡ（ｎ）の前に送信され、Ａ（ｎ−２）はＡ（ｎ−１）の前に送信されることに留意されたい。以前に送信された信号の論理状態は、プリエンファシスが行われるべきかどうかを判断するために、次の論理信号の状態と比較される。以前に送信された２つの論理信号が同じ論理値であり、次の論理信号が異なる論理値である場合、図４に示す真理値表にしたがって、次の論理信号の送信中にプリエンファシスを行う。第１論理信号Ａ（ｎ−１）の論理値が、第２論理信号Ａ（ｎ−２）の論理値と異なる場合、Ａ（ｎ）の論理値にかかわらず、プリエンファシスは行われない。同様に、Ａ（ｎ−２）の論理値がＡ（ｎ）の論理値に等しい場合、Ａ（ｎ−１）の値にかかわらず、プリエンファシスは行われない。
【００２３】
出力回路５８は、次の論理信号Ａ（ｎ）を受け取り、その出力回路が結合されているレシーバにその信号をドライブように構成されている。出力回路５８は、次の論理信号の送信をプリエンファシスすることをイネーブルする回路を含む。プリエンファシスは、本実施形態に示すｐ＿ｅｎまたはｎ＿ｅｎ信号などのイネーブル信号を受け取ることに応答して行う。
【００２４】
次に図６Ａに移ると、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態の略図を示す。ドライバ回路５０の図に示す実施形態は、選択論理回路５１および出力回路５８を含む。この特定の実施形態では、選択論理回路５１は、監視回路５２、比較論理回路５４、およびプリエンファシス・コントローラ５６を含む。出力回路５８は、第１出力バッファ５９−１と第２出力バッファ５９−２を含む。
【００２５】
ここに示す実施形態において、送信される次の論理信号Ａ（ｎ）は、監視回路５２内のシフト・レジスタによって受け取られる。出力回路５８によって信号Ａ（ｎ）を受け取ることもできる。監視回路５２のシフト・レジスタは、Ａ（ｎ）の論理値、ならびにＡ（ｎ−１）およびＡ（ｎ−２）の論理値を取り込むように構成されている。それぞれのクロック・サイクルで、シフト・レジスタ内の論理値はシフト・レジスタ内で１つ分シフトされる。したがって、監視回路のシフト・レジスタは、任意のクロック・サイクルに対してＡ（ｎ）、Ａ（ｎ−１）、およびＡ（ｎ−２）の状態を格納することができる。
【００２６】
比較回路５４は、監視回路５２内に格納された値に基づいて、Ａ（ｎ）に対するプリエンファシスを実行するかどうかを判断するように構成されている。ここに示す実施形態において、比較回路５４は、２つの３入力ＡＮＤゲートに対する入力に基づいて、プリエンファシス信号を生成するように構成されている。プリエンファシス信号をアサートすることは、ドライバ回路５０による送信時にＡ（ｎ）がプリエンファシスされるべきであることを示す。これらの第１ＡＮＤゲート（「１」）は、Ａ（ｎ）が論理１で、Ａ（ｎ−１）とＡ（ｎ−２）の両方が論理０である場合に、プリエンファシス信号をアサートする。第２ＡＮＤゲート（「２」）は、Ａ（ｎ）が論理０で、Ａ（ｎ−１）とＡ（ｎ−２）が論理１である場合に、プリエンファシス信号をアサートする。いずれかのＡＮＤゲートによって生成されると、図に示すＯＲゲートを介してプリエンファシス信号をプリエンファシス・コントローラ５６に伝える。
【００２７】
プリエンファシス・コントローラ５６は、プリエンファシス信号を比較論理回路５４から受け取り、次の論理信号Ａ（ｎ）および事前イネーブル信号ｐｒｅ＿ｅｎを受け取るように構成されている。アサートされると事前イネーブル信号は、適切な条件が発生するときにプリエンファシスを行わせる。デアサートされるとき、プリエンファシスは行われない。プリエンファシス・コントローラ５６は、２つの可能なイネーブル信号ｐ＿ｅｎまたはｎ＿ｅｎの１つを生成するように構成される。ｐ＿ｅｎイネーブル信号は、Ａ（ｎ）の送信時に論理低から高（または論理０から１）の遷移が行われる場合に生成される。ｎ＿ｅｎ信号は、Ａ（ｎ）の送信時に論理高から低（または論理１つから０）の遷移が行われる場合に生成される。プリエンファシスのための条件が満たされない場合、事前イネーブル信号のアサートにもかかわらず、いずれのイネーブル信号も生成されない。
【００２８】
出力回路５８は、本実施形態で、２つの出力バッファ、すなわち出力バッファ５９−１および出力バッファ５９−２を含む。これらの出力バッファのそれぞれは、２つのトランジスタを有するＣＭＯＳ（相補型金属酸化膜半導体）出力バッファである。出力バッファ５９−１は、トランジスタＱ１およびＱ２を含み、これらは、Ｑ１のソースおよびＱ２のドレイン間の共通電気ノードを共用する。共通電気ノードは、出力バッファの出力として機能する。同様に、出力バッファ５９−２は、トランジスタＱ３およびＱ４を含み、Ｑ３のソースをＱ４のドレインに接続する点において出力ノードを有する。出力バッファ５９−１および５９−２の出力ノードは、互いに電気的に接続され、したがってそれらの出力ノードに共通の出力を与える。
【００２９】
ここに示す実施形態において、出力バッファ５９−１は、通常の論理信号送信（すなわちプリエンファシスのない信号送信）をドライブするように構成されている。出力バッファ５９−２は、通常の信号送信中にアイドルのままであるように構成される。送信される信号Ａ（ｎ）が、論理高である場合、その信号は、入力に示されているインバータを介して出力バッファ５９−１に伝えることができ、論理低になる。次いで論理低信号は、トランジスタＱ１をターンオンし、それによって出力の電圧レベルをドレインのポテンシャル近くのレベル（本実施形態ではＶＤＤ）にプルダウンする。送信される次の信号が論理低レベルである場合、（インバータにより）Ｑ２の入力において論理高が現れ、それによってＱ２をターンオンし、出力の電圧レベルをＱ２のソースのポテンシャル（本実施形態ではＶＳＳ）にする。
【００３０】
プリエンファシスされた送信中に、両方の出力バッファ５９−１および５９−２を活動状態にすることができる。送信される次の論理信号Ａ（ｎ）が論理高であり、ｐ＿ｅｎ信号がアサートされる場合、Ｑ３のゲートに結合されているＮＡＮＤゲートが強制的に論理低レベルにされ、それによってＱ３をターンオンする。インバータがトランジスタ・ゲートを論理低レベルにすると、Ｑ１は同時にターンオンする。このように、Ｑ１とＱ３が同時にターンオンすると、共通出力での電圧レベルは、Ｑ１のみがターンオンした場合よりＶＤＤに近くすることができる。さらに、共通出力での電流レベルは、Ｑ１のみがターンオンした場合より大きくすることができる。同様に、Ａ（ｎ）が論理低レベルでプリエンファシスされるべきである場合、Ｑ２およびＱ４の両方を、送信中に同時にターンオンすることができ、Ｑ２のみがターンオンされる場合より電圧レベルをＶＳＳにより近くする。同時に動作している両方のトランジスタによって流し出される電流レベルは、Ｑ２のみが動作している場合より大きくすることができる。
【００３１】
図６Ｂは、選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の代替実施形態の略図である。図６Ｂに示すドライバ回路５０の実施形態は、監視回路５２、比較回路５４、および選択論理回路５１を含む。選択論理回路５１にはプリエンファシス・コントローラ５６を含む。ドライバ回路５０は、出力バッファ５９−１および５９−２を有する出力回路５８も含む。出力バッファ５９−１および５９−２は、図６Ａに示す実施形態と同様の方法で動作し、出力バッファ５９−１が通常の信号送信をドライブし、出力バッファ５９−１および５９−２の両方が、プリエンファシスされた送信をドライブすることに関連して動作する。
【００３２】
図６Ｂに示す実施形態は、ダブル・データ・レート（ＤＤＲ）で動作するシステム内の論理信号をドライブするように構成することができる。ＤＤＲシステムでは、クロックの立ち上がりエッジおよび立ち下がりエッジの両方を、クロック・デバイスをトリガするために使用することができる。これにより、例えば５００ＭＨｚクロックを有するシステムが、毎秒１ギガビットでデータを送信することが可能になる。図６Ｂのドライバ回路５０は、４つのｄ型フリップフロップを含み、フリップフロップＡおよびＣは、クロック信号の立ち上がりエッジでトリガされ、フリップフロップＢおよびＤは、クロック信号の立ち下がりエッジでトリガされる。クロック信号は、マルチプレクサ１および２に結合することもまたできる。フリップフロップＡからの一出力は、クロック・サイクルの低部分中にマルチプレクサ１を通過することが可能であり、一方フリップフロップＢからの一出力は、クロック信号の高部分中に通過することができる。同様に、フリップフロップＣの一出力は、クロック・サイクルの低部分中にマルチプレクサ２を通貨することができ、一方フリップフロップＤからの出力は、クロック・サイクルの高部分中にマルチプレクサを通過することができる。
【００３３】
監視回路５２は、この特定の実施形態に示すように、フリップフロップＡおよびＢ、ならびにマルチプレクサ１を備える。ドライバ回路５０によって送信される論理信号は、一代替方法では、回路に入力ＤＡおよびＤＢから入力させる。動作の一実施形態において、ドライバ回路５０への入力は、第１信号を入力ＤＡから、次の入力を入力ＤＢへ、第３入力をＤＡへ、第４入力をＤＢへなどのように入力させる。ＤＡを介した論理信号入力は、クロック信号の次の立ち上がりエッジに続いてフリップフロップＡを介して伝えることができ、次のクロック信号の低部分中に、マルチプレクサ１を介して伝えることができる。ＤＢを介した論理信号入力は、クロック信号の立ち下がりエッジに続いてフリップフロップＢを介し、クロック信号の高部分中にマルチプレクサ１を介して伝えることができる。任意の時点でのマルチプレクサ１の出力は、Ａ（ｎ）、すなわち送信される次の論理信号でよい。
【００３４】
プリエンファシス・コントローラ５６は、この特定の実施形態において比較論理回路５４を含む。比較論理回路５４は、２つのインバータおよび排他的ＯＲゲートを備える。ドライバ回路５０を介した信号のタイミングにより、比較論理回路５４の入力に現れる信号は、以前に送信された２つの論理信号Ａ（ｎ−２）およびＡ（ｎ−１）である。その２つの信号が等価な論理値である場合、マルチプレクサ２を介してプリエンファシス・コントローラ５６のＮＡＮＤゲートに論理１を伝えることができる。論理１がマルチプレクサから受け取られるときに事前イネーブル信号がアサートされる場合、ＮＡＮＤゲートの出力は論理低である。この実施形態において、ｎ＿ｅｎおよびｐ＿ｅｎ信号は、（インバータを介した伝搬遅延を見込んで）同時にアサートすることができる。ｎ＿ｅｎ信号は、論理０（または論理低）としてアサートすることができ、一方ｐ＿ｅｎ信号は、論理１（または論理高）としてアサートされる。図６Ａに示す実施形態とは対照的に、プリエンファシス信号は提示されないが、ｎ＿ｅｎおよびｐ＿ｅｎのアサートは、Ａ（ｎ）が送信時にプリエンファシスされるべきであることを示す。Ａ（ｎ）が論理高である場合、トランジスタＱ１およびＱ３は（伝搬遅延を見込んで）同時にターンオンされ、Ａ（ｎ）が送信される論理高レベルをプリエンファシスする。Ａ（ｎ）が論理低である場合、Ｑ２およびＱ４は（再び伝搬遅延を見込んで）同時にターンオンされ、それによって、Ａ（ｎ）が送信される論理低レベルをプリエンファシスする。
【００３５】
図６Ｃは、図６Ｂ内の回路の動作を示すタイミング図である。先に述べたように、図６Ｂに示す回路は、ＤＤＲシステム用に構成される。クロック・サイクルの立ち上がりエッジにおいて、データ入力ＤＡをフリップフロップＡにラッチすることができる。クロック・サイクルの高部分中に、フリップフロップＡの出力は、マルチプレクサ１を介して、何らかの伝搬遅延後に、最終的には回路の出力（「ｏｕｔ」）に伝えることができる。クロック・サイクルの立ち下がりエッジ時に、データ入力ＤＢをフリップフロップＢにラッチすることができる。クロック・サイクルの次の低部分中に、データを、マルチプレクサ１を介して回路の出力に伝えることができる。したがって、図６Ｂに示すドライバ回路５０の実施形態の出力は、クロック・サイクルの連続する高および低部分時に入力ＤＡおよびＤＢによってそれぞれ交互にドライブされる。
【００３６】
本発明を特定の実施形態を参照しながら述べたが、本実施形態が例示的であり、本発明の範囲がそのように限定されないことが理解されよう。記載した実施形態に対する任意の変形形態、修正、追加、および改善が可能である。これらの変形形態、修正、追加および改善は、次の請求の範囲に詳述する発明の範囲内にある。
【図面の簡単な説明】
【図１】
シングル・エンド中間タップ終端入出力バッファの一実施形態の略図である（従来技術）。
【図２】
プリエンファシスのないデジタル信号送信の一例示的タイミング図（Ａ）と遷移が行われる各信号のためにプリエンファシスが行われるデジタル信号送信の一例示的タイミング図（Ｂ）である（従来技術）。
【図３】
デジタル信号遷移が条件付きでプリエンファシスされる方法の一実施形態を示す一例示的タイミング図である。
【図４】
図３に示す実施形態の信号がプリエンファシスされる条件を示す真理値表である。
【図５】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態のブロック図である。
【図６Ａ】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一実施形態の略図である。
【図６Ｂ】
選択論理回路、プリエンファシス・コントローラ、および出力回路を有するドライバ回路の一代替実施形態の略図である。
【図６Ｃ】
図６Ｂ内の回路のオペレーションを示すタイミング図である。
【図４】
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【図５】
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【図６Ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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