(57)【要約】【課題】半導体記憶装置の検査の際に、その検査時間を従来よりもさらに短縮化することができるとともに、検査コストの削減を実現することができる半導体記憶装置およびその検査方法を提供する。【解決手段】半導体記憶装置３として混載ＬＳＩ等の検査の際に、少ないデータバス幅のデータ信号をメモリコア部４の複数のメモリセルに同時に書き込み、データ一致が期待される複数のメモリセルから読み出したデータを一致検出回路７で比較し、一致を検出した場合に、そのときの比較データをデータ圧縮回路８で圧縮して出力する。【選択図】図１
2007272982.tif 000002
【特許請求の範囲】
【請求項１】
１チップに集積化された半導体装置にロジック部とともに搭載された半導体記憶装置において、
前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、
前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路とを備え、
前記制御回路は、
前記検査時に、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込むように、制御するよう構成した
ことを特徴とする半導体記憶装置。
【請求項２】
１チップに集積化された半導体装置にロジック部とともに搭載され、
前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、
前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路と
を備えた半導体記憶装置の検査方法であって、
前記検査時に、前記制御回路により、前記テストデータとして同一データを前記データ入出力回路を通じて前記複数のメモリセルに書き込む
ことを特徴とする半導体記憶装置の検査方法。
【請求項３】
１チップに集積化された半導体装置にロジック部とともに搭載された半導体記憶装置において、
前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、
前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路と、
前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、
前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備え、
前記制御回路は、
前記検査時に、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとするように、制御するよう構成した
ことを特徴とする半導体記憶装置。
【請求項４】
１チップに集積化された半導体装置にロジック部とともに搭載され、
前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、
前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路と、
前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、
前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路と
を備えた半導体記憶装置の検査方法であって、
前記検査時に、前記制御回路により、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとする
ことを特徴とする半導体記憶装置の検査方法。
【請求項５】
前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、
前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備え、
前記制御回路は、
前記検査時に、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込み、
前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとするように、制御するよう構成した
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、
前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路と
を備えた請求項１に記載の半導体記憶装置の検査方法であって、
前記検査時に、前記制御回路により、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込み、
前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとする
ことを特徴とする半導体記憶装置の検査方法。
【請求項７】
前記制御回路は、
前記検査時に、その検査項目により、前記複数のメモリセルに前記テストデータとして同一データを書き込むことを選択可能に構成した
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記検査時に、その検査項目により、前記複数のメモリセルに前記テストデータとして同一データを書き込むことを選択可能にする
ことを特徴とする請求項２に記載の半導体記憶装置の検査方法。
【請求項９】
前記制御回路は、
前記検査時に、その検査項目により、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能に構成した
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項１０】
前記検査時に、その検査項目により、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能にする
ことを特徴とする請求項４に記載の半導体記憶装置の検査方法。
【請求項１１】
前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、
前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備え、
前記制御回路は、
前記検査時に、その検査項目により、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込むことを選択可能にし、
前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能に構成した
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１２】
前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、
前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路と
を備えた請求項７に記載の半導体記憶装置の検査方法であって、
前記検査時に、その検査項目により、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込むことを選択可能にし、
前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能にする
ことを特徴とする半導体記憶装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路が１チップに集積化された半導体装置にロジック部とともに搭載された半導体記憶装置の検査技術に関するものである。
【背景技術】
【０００２】
近年、半導体回路がチップ内に集積化された半導体装置の高密度化や高集積化の要求から、半導体装置として複数の機能ブロックを単一のチップ内に集積した構成のシステムＬＳＩが進展してきており、さらに、このシステムＬＳＩにロジック部とともに半導体記憶装置としてダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などの大容量メモリを同一のチップ内に混載してなるＤＲＡＭ混載ＬＳＩも多くなってきている。このようなＤＲＡＭ混載ＬＳＩなどにおいては、混載の特徴を活かし多ビットバス幅でのデータアクセスを可能にし性能の向上を行っている。
【０００３】
しかしながら、ＤＲＡＭ混載ＬＳＩにおいて、ＤＲＡＭなどのメモリブロックを単体検査する場合、メモリブロックに対して直接多ビットバス幅でのデータの入出力を行うための端子数がないため、通常、数ビットのデータ入出力でメモリ検査を行う。
【０００４】
以上のような従来の半導体記憶装置（例えば、特許文献１を参照）について、図面を用いて以下に説明する。
図８は従来の半導体記憶装置が搭載された半導体装置のブロック図を示している。図８において、１は半導体装置、２はロジック部、３は半導体記憶装置である。半導体記憶装置３は、メモリコア部４と、それを制御する制御回路５と、通常動作時にはロジック部２とデータのやり取りを行い、テスト動作時にはテストデータを入出力する外部端子とテストデータのやり取りを行い、メモリコア部４と内部データを入出力するデータ入出力回路６とで構成されている。
【０００５】
上記で構成される半導体装置において、半導体記憶装置の検査時における書き込み及び読み出しの動作シーケンスを、図９及び図１０を用いて以下に説明する。
図９は検査時における書き込み時の動作シーケンスを示している。図９に示すように、複数のメモリセルブロックからなるメモリセルアレイにおいて、検査時のデータビット幅（図９では例として４ビット）には限りがあり、そのビット幅（４ビット）毎に書き込み動作を行い、例えば一つのメモリセルブロックの書き込みには、ライト（１）→ライト（２）→ライト（３）→ライト（ｎ）というように、ｎ回の書き込み動作が必要になる。
【０００６】
また、図１０は検査時における読み出し時の動作シーケンスを示している。図１０に示すように、読み出し時も上記書き込み時と同様に、検査時のデータビット幅毎に読み出し動作を行い、一つのメモリセルブロックの読み出しには、リード（１）→リード（２）→リード（３）→リード（ｎ）というように、ｎ回の読み出し動作が必要になる。
【特許文献１】特開平６−２９０５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のような従来の半導体記憶装置、例えばＤＲＡＭなどのような大容量メモリとロジックとを同一のチップ内に混載してなる混載ＬＳＩの検査時において、通常動作時に半導体装置内のロジック部とのデータのやり取りが行われるデータビット幅でのデータの入出力を行うための端子数が確保できないため、数ビットから十数ビット程度のデータバス幅での検査を行う必要があり、そのため多くの検査時間および検査コストが掛かるという問題点を有していた。
【０００８】
本発明は、上記従来の問題点を解決するもので、半導体記憶装置の検査の際に、その検査時間を従来よりもさらに短縮化することができるとともに、検査コストの削減を実現することができる半導体記憶装置およびその検査方法を提供する。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明の請求項１に記載の半導体記憶装置は、１チップに集積化された半導体装置にロジック部とともに搭載された半導体記憶装置において、前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路とを備え、前記制御回路は、前記検査時に、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込むように、制御するよう構成したことを特徴とする。
【００１０】
また、本発明の請求項２に記載の半導体記憶装置の検査方法は、１チップに集積化された半導体装置にロジック部とともに搭載され、前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路とを備えた半導体記憶装置の検査方法であって、前記検査時に、前記制御回路により、前記テストデータとして同一データを前記データ入出力回路を通じて前記複数のメモリセルに書き込むことを特徴とする。
【００１１】
以上により、検査時にライトイネーブル発生回路で生成されるライトイネーブル信号ＷＥ（ｉ：０）を複数イネーブルにすることにより、同時に複数のメモリセルへの書き込みが可能となる。
【００１２】
また、本発明の請求項３に記載の半導体記憶装置は、１チップに集積化された半導体装置にロジック部とともに搭載された半導体記憶装置において、前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路と、前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備え、前記制御回路は、前記検査時に、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとするように、制御するよう構成したことを特徴とする。
【００１３】
また、本発明の請求項４に記載の半導体記憶装置の検査方法は、１チップに集積化された半導体装置にロジック部とともに搭載され、前記半導体装置に対して入出力されるデータを記憶する複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイに対して前記入出力されるデータの書き込み及び読み出しを制御する制御回路と、前記制御回路からの制御信号に従って、通常動作時の通常データと検査時のテストデータの前記メモリセルアレイに対する前記書き込み及び読み出しを切り替えるデータ入出力回路と、前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備えた半導体記憶装置の検査方法であって、前記検査時に、前記制御回路により、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとすることを特徴とする。
【００１４】
以上により、検査時にリードイネーブル発生回路で生成されるリードイネーブル信号ＰＯＥＡ（ｍ）〜ＰＯＥＤ（ｍ）及びＰＯＥ（ｎ）を複数イネーブルにすることにより、同時に複数のメモリセルのデータを読み出しで、一致検出回路でデータ比較し、その比較結果をデータ圧縮回路で判定しデータを圧縮した状態での読み出しを可能とする。
【００１５】
また、本発明の請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備え、前記制御回路は、前記検査時に、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込み、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとするように、制御するよう構成したことを特徴とする。
【００１６】
また、本発明の請求項６に記載の半導体記憶装置の検査方法は、前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備えた請求項１に記載の半導体記憶装置の検査方法であって、前記検査時に、前記制御回路により、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込み、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に読み出して、前記一致検出回路および前記データ圧縮回路への前記テストデータとすることを特徴とする。
【００１７】
以上により、同時に複数のメモリセルへのデータ書き込みを可能とするとともに、同時に複数のメモリセルからのデータ読み出しを可能とする。
また、本発明の請求項７に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記制御回路は、前記検査時に、その検査項目により、前記複数のメモリセルに前記テストデータとして同一データを書き込むことを選択可能に構成したことを特徴とする。
【００１８】
また、本発明の請求項８に記載の半導体記憶装置の検査方法は、請求項２に記載の半導体記憶装置の検査方法であって、前記検査時に、その検査項目により、前記複数のメモリセルに前記テストデータとして同一データを書き込むことを選択可能にすることを特徴とする。
【００１９】
また、本発明の請求項９に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置であって、前記制御回路は、前記検査時に、その検査項目により、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能に構成したことを特徴とする。
【００２０】
また、本発明の請求項１０に記載の半導体記憶装置の検査方法は、請求項４に記載の半導体記憶装置の検査方法であって、前記検査時に、その検査項目により、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能にすることを特徴とする。
【００２１】
また、本発明の請求項１１に記載の半導体記憶装置は、請求項７に記載の半導体記憶装置であって、前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備え、前記制御回路は、前記検査時に、その検査項目により、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込むことを選択可能にし、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能に構成したことを特徴とする。
【００２２】
また、本発明の請求項１２に記載の半導体記憶装置の検査方法は、前記メモリセルアレイから前記データ入出力回路を通じて読み出した前記複数のメモリセルの前記テストデータを比較して一致を検出する一致検出回路と、前記一致検出回路からの一致検出の判定信号を受けて、前記一致を検出したときに前記メモリセルアレイから前記データ入出力回路を通じて読み出した当該テストデータを圧縮するデータ圧縮回路とを備えた請求項７に記載の半導体記憶装置の検査方法であって、前記検査時に、その検査項目により、前記テストデータとして同一データを、前記データ入出力回路を通じて前記複数のメモリセルに書き込むことを選択可能にし、前記データ入出力回路を通じて前記複数のメモリセルのデータを同時に前記テストデータとして読み出すことを選択可能にすることを特徴とする。
【００２３】
以上により、半導体記憶装置を検査モードにより切り替え可能とする。
【発明の効果】
【００２４】
本発明の請求項１に記載の半導体記憶装置及び請求項２に記載の半導体記憶装置の検査方法は、検査時にライトイネーブル発生回路で生成されるライトイネーブル信号を複数イネーブルにすることにより、同時に複数のメモリセルへの書き込みを可能とし、少数のテストデータ入力端子からのデータを同時に複数のメモリセルへ書き込むことができ、メモリコアへの書き込み時間を短縮することができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。
【００２５】
また、本発明の請求項３に記載の半導体記憶装置及び請求項４に記載の半導体記憶装置の検査方法は、検査時にリードイネーブル発生回路で生成されるリードイネーブル信号を複数イネーブルにすることにより、同時に複数のメモリセルからの読み出しを可能とし、また、データ一致検出回路及びデータ圧縮回路で、少数のテストデータ入力端子からのデータを同時に複数のメモリセルから読み出すことにより、メモリコアへの読み出し時間を短縮する効果を得ることができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。
【００２６】
また、本発明の請求項５に記載の半導体記憶装置及び請求項６に記載の半導体記憶装置の検査方法は、検査時にライトイネーブル発生回路で生成されるライトイネーブル信号を複数イネーブルにすることにより、同時に複数のメモリセルへの書き込みを可能とし、また、リードイネーブル発生回路で生成されるリードイネーブル信号を複数イネーブルにすることにより、同時に複数のメモリセルからの読み出しを可能とし、また、データ一致検出回路及びデータ圧縮回路で、少数のテストデータ入力端子からのデータを同時に複数のメモリセルから読み出すことにより、メモリコアへの書き込み時間及び読み出し時間を短縮する効果を得ることができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。
【００２７】
また、本発明の請求項７に記載の半導体記憶装置及び請求項８に記載の半導体記憶装置の検査方法は、請求項１及び請求項２と同様に、検査時にメモリコアへの書き込み時間を短縮する効果を得ることができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。さらに検査項目により同時書き込みと非同時書き込みを選択することにより、さまざまな検査データパターンに対応可能な半導体記憶装置が実現できる。
【００２８】
また、本発明の請求項９に記載の半導体記憶装置及び請求項１０に記載の半導体記憶装置の検査方法は、請求項３及び請求項４と同様に、検査時にメモリコアからの読み出し時間を短縮する効果を得ることができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。さらに検査項目により同時読み出しと非同時読み出しを選択することにより、さまざまな検査データパターンに対応可能な半導体記憶装置が実現できる。
【００２９】
また、本発明の請求項１１に記載の半導体記憶装置及び請求項１２に記載の半導体記憶装置の検査方法は、請求項７から請求項１０と同様に、検査時にメモリコアへの書き込み時間、及びメモリセルからの読み出し時間を短縮する効果を得ることができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。さらに検査項目により同時書き込みと非同時書き込み及び同時読み出しと非同時読み出しを選択することにより、さまざまな検査データパターンに対応可能な半導体記憶装置が実現できる。
【００３０】
以上のように本発明によれば、半導体記憶装置として混載ＬＳＩ等の検査の際に、少ないデータバス幅のデータ信号をメモリコア部の複数のメモリセルに同時に書き込み、データ一致が期待される複数のメモリセルから読み出したデータを比較し、一致を検出した場合に、そのときの比較データを圧縮して出力することができ、その結果、半導体記憶装置の検査の際に、その検査時間を従来よりもさらに短縮化することができるとともに、検査コストの削減を実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を示す半導体記憶装置およびその検査方法について、図面を参照しながら具体的に説明する。
図１は本実施の形態の半導体記憶装置が搭載された半導体装置の構成図、図２は検査時における書き込みの動作シーケンスの模式図、図３は検査時における読み出しの動作シーケンスの模式図、図４は図１で示す制御回路５の一部のリード／ライトイネーブル制御回路図、図５は図１で示すデータ入出力回路６の回路図、図６は図１で示す一致検出回路７の回路図、図７は図１で示すデータ圧縮回路８の回路図である。
【００３２】
図１で示すように、半導体装置１は、本発明に係る半導体記憶装置３と、ロジック部２とが、同一のチップ内に混載して構成されており、半導体記憶装置３は、外部からテスト制御端子を通じて入力されるテスト制御信号とロジック部２からの通常制御信号とを、通常動作時と検査時で制御入力を切り替え、内部制御信号として、内部ロウアドレスストローブ信号や内部ライト動作制御信号、内部リードアドレス制御信号、及び内部ロウアドレス信号、内部カラムアドレス信号などを生成する制御回路５と、複数のメモリセルブロックからなるメモリセルアレイで構成されるメモリコア部４と、通常データ入出力とテストデータ入出力を切り替え、メモリコア部４と内部データ入出力のやり取りを行うデータ入出力回路６と、内部テストデータ出力の比較を行いそれらの一致を検出する一致検出回路７と、一致検出回路７からの比較結果を受けて内部テストデータ出力のデータ圧縮を行うデータ圧縮回路８と、テストモードの種類に対応して状態（例えば、電位のハイレベルまたはローレベル）が変化するテストデータ出力切り替え信号に従って、非同時読み出しのテストモード時に非同時読み出しされた内部テストデータ出力１と同時読み出しのテストモード時にデータ圧縮回路８から出力された同時読み出しされた内部テストデータ出力２とを切り替えるセレクタ９とで構成される。
【００３３】
以上のように構成された半導体記憶装置３での同時書き込み動作のシーケンスを模式化した図が図２である。図２において、テストデータ入力のデータバス幅は簡略化のため４ビットで示してあるが、他のビット幅アクセスの場合も容易に実現できることはもちろんである。複数のメモリセルブロックからなるメモリセルアレイにおいて、テストデータ入力のデータバス幅で同時に複数のメモリセルへ書き込むことにより、１回のライト動作で書き込むメモリセルの数を増やすことで、メモリセルアレイ全体にデータを書き込むのに要するライト動作の回数を減らすことができ、検査時間を短縮して検査コストを削減することができる。
【００３４】
また、半導体記憶装置３での同時読み出し動作のシーケンスを模式化した図が図３である。図３において、テストデータ出力のデータバス幅は簡略化のため４ビットで示してあるが、他のビット幅アクセスの場合も容易に実現できることはもちろんである。複数のメモリセルブロックからなるメモリセルアレイにおいて、テストデータ出力のデータバス幅で同時に複数のメモリセルからのデータを読み出すことにより、１回のリード動作で読み出すメモリセルの数を増やすことで、メモリセルアレイ全体からデータを読み出すのに要するリード動作の回数を減らすことができ、検査時間を短縮し、検査コストを削減することができる。
【００３５】
同時に複数のメモリセルからデータを読み出す方法としては、あらかじめメモリセルアレイに同一データが読み出されるようなデータを書き込んでおき、他の同一データとの比較を行うための一致検出回路７にデータを出力する。一致検出回路７により一致／不一致の判定を行い、その結果をデータ圧縮回路８へ出力する。データ圧縮回路８では、一致検出回路７での判定結果をもとに、全て一致していた場合は、任意のメモリセルのデータを出力する。一つでも不一致の場合はデータ圧縮回路８において任意のデータに置き換えて出力する。例えば“１００１”というような固定データを出力するようにしておくことで、メモリセルの欠陥を判別できる。
【００３６】
次に図４において、通常ライト制御信号とテストライト制御信号をテスト切り替え信号により選択するセレクタ１０と、セレクタ１０の出力信号をクロックＣＬＫでラッチするラッチ回路１３と、通常カラムアドレスとテストカラムアドレスをテスト切り替え信号により選択するセレクタ１１と、セレクタ１１の出力信号をクロックＣＬＫでラッチするラッチ回路１４と、通常リード制御信号とテストリード制御信号をテスト切り替え信号により選択するセレクタ１２と、セレクタ１２の出力信号をクロックＣＬＫでラッチするラッチ回路１５と、ラッチ１４からの出力である内部カラムアドレス信号をデコードするカラムデコーダ１６と、ラッチ１３からの出力である内部ライト制御信号とカラムデコーダ１６からの出力である内部カラムデコード信号と同時ライト動作で書き込みを行うテスト信号であるＭＬＴＷＴＴＥＳＴ信号を受けてライトイネーブル信号ＷＥ（ｉ：０）を生成するライトイネーブル発生回路１７と、ラッチ１５からの出力である内部リード制御信号とカラムデコーダ１６からの出力である内部カラムデコード信号と同時リード動作で読み出しを行うテスト信号であるＣＭＰＴＥＳＴ信号を受けてテストリードイネーブル信号ＰＯＥＡ（ｍ）〜ＰＯＥＤ（ｍ）、ＰＯＥ（ｎ）、通常リードイネーブル信号ＯＥＡ〜ＯＥＤを生成するリードイネーブル発生回路１８とで構成され、同時書き込み、同時読み出しを別々に行えるような構成となっている。
【００３７】
また、半導体記憶装置３でのデータ入出力回路６を示した図が図５である。
図５は通常データアクセスビット幅が２５６ビット、テストデータアクセスビット幅が８ビットの場合の基本単位構成を示しており、上記構成の場合、この基本構成が６４個配置されることとなる。また、他のビット幅アクセスの場合も容易に実現できることはもちろんである。
【００３８】
図５において、書き込み時のデータ経路として、テストデータ入力ＰＤＩ＿０と通常データ入力ＤＩ（８ｍ＋ｎ）、ＤＩ（８ｍ＋ｎ＋１２８）、ＤＩ（８ｍ＋ｎ＋６４）、及びＤＩ（８ｍ＋ｎ＋１９２）を、通常動作時には“１”テスト動作時には“０”となるモード切り替え信号ＭＮＯＲＭＡＬにより選択するセレクタ３１〜３４と、その出力信号をＣＬＫでラッチするラッチ回路３５〜３８と、そのラッチ回路３５〜３８の出力信号を内部データ入力ＤＩＮ（８ｍ＋ｎ）、ＤＩＮ（８ｍ＋ｎ＋１２８）、ＤＩＮ（８ｍ＋ｎ＋６４）、及びＤＩＮ（８ｍ＋ｎ＋１９２）としてメモリコア部４に出力する。尚、テストデータ入力ＰＤＩ＿０は図５の基本単位構成８個に接続され、ＰＤＩ＿１〜ＰＤＩ＿７も同様に、それぞれ図５の基本単位構成８個に接続されるので基本単位構成が６４個となる。同時書き込みモードにおいては、このＰＤＩ＿０〜ＰＤＩ＿７までのテストデータ入力が接続されるそれぞれ８個の基本単位構成において同一データが入力され、このデータに相当する図４のライトイネーブル発生回路１７で生成されるライトイネーブル信号ＷＥ（ｉ：０）のうち、８個のＷＥ信号が同時にイネーブルになることで、同一データを複数のメモリセルに書き込む。
【００３９】
なお、通常のテスト時の書き込み動作においては、図５の基本単位構成における内部データ入力は同じであるが、図４で生成されるライトイネーブル信号ＷＥ（ｉ：０）のうち、１個のみがイネーブルとなり、複数のメモリセルに同一データが書き込まれることはない。
【００４０】
また図５において、読み出し時のデータ経路として、メモリコア部４からの内部データ出力ＮＤＯＵＴ（８ｍ＋ｎ）、ＮＤＯＵＴ（８ｍ＋ｎ＋１２８）、ＮＤＯＵＴ（８ｍ＋ｎ＋６４）、及びＮＤＯＵＴ（８ｍ＋ｎ＋１９２）を、通常動作時は図４のリードイネーブル発生回路１８で生成される通常リードイネーブル信号ＯＥＡ〜ＯＥＤで、トライステートインバータ４３〜４６を制御し、通常データ出力ＤＯ（８ｍ＋ｎ）、ＤＯ（８ｍ＋ｎ＋１２８）、ＤＯ（８ｍ＋ｎ＋６４）、及びＤＯ（８ｍ＋ｎ＋１９２）に読み出しデータを出力し、ロジック部２にデータを引き渡す。
【００４１】
これに対し、本発明のテスト動作時の同時読み出しの経路としては、前記内部データ出力ＮＤＯＵＴ（８ｍ＋ｎ）、ＮＤＯＵＴ（８ｍ＋ｎ＋１２８）、ＮＤＯＵＴ（８ｍ＋ｎ＋６４）、及びＮＤＯＵＴ（８ｍ＋ｎ＋１９２）を、図４のリードイネーブル発生回路１８で生成されるＰＯＥＡ（ｍ）〜ＰＯＥＤ（ｍ）で、通常動作時とは別のトライステートインバータ３９〜４２を制御し、通常動作時にテストデータ経路のデータを固定するためのＮＡＮＤ４７を介し、同時読み出しテスト（ＣＭＰＴＥＳＴ）時のみにテストデータが伝播するように配置されたＮＡＮＤ４９を通って、一致検出回路７へのデータＣＭＰＩＮ＿Ａにデータを引き渡す。またテスト時において、非同時読み出しのテストモード時には、ＮＡＮＤ４７を介して伝播してきたテストデータを、図４のリードイネーブル発生回路１８で生成されるＰＯＥ（ｎ）で制御されるトライステートインバータ４８により、通常テスト動作のデータ出力経路であるＰＤＯ＿０〜ＰＤＯ＿７へデータの引き渡しを行う。
【００４２】
また、半導体記憶装置３での一致検出回路７を示した図が図６である。図６において、同時読み出しされた８ビットづつのデータＣＭＰＩＮ＿Ａ＿０〜７及びＣＭＰＩＮ＿Ｂ＿０〜７を各ビット毎にＥＸＮＯＲ２０〜２７で論理演算し、各ビット毎の結果をＮＡＮＤ２８、２９及びＮＯＲ３０でＡＮＤ論理をとることにより、各ビット全てが一致している場合は“１”を１ビットでも不一致の場合は“０”を出力する回路である。
【００４３】
また、半導体記憶装置３でのデータ圧縮回路８を示した図が図７である。図７において、複数の一致検出回路７の判定結果ＣＭＰ＿０、ＣＭＰ＿１、ＣＭＰ＿２、ＣＭＰ＿ｘ、及び同時読み出しのテストモード信号ＣＭＰＴＥＳＴで、ＮＡＮＤ５０、ＩＮＶ５１で論理演算を行う。
【００４４】
この結果と、あるメモリセル出力の８ビットＣＭＰＩＮ＿Ａ＿０〜７で、５２、５３のＯＲ論理及び５４のＡＮＤ論理をとることにより、全データが一致の場合は、ＣＭＰＩＮ＿Ａ＿０〜７のデータがそのままテストのリード時に“１”となる出力コントロールフラグＰＯＥＣＦによりトライステート制御されＰＤＯＯＵＴ＿０〜７へ出力される。
【００４５】
ここで、あるひとつのデータで不一致となった場合、５２、５３のＯＲ論理及び５４のＡＮＤ論理部でデータが“１００００００１”に固定され、ＣＭＰＩＮ＿Ａ＿０〜７のデータは出力されない。データが固定されることにより検査におけるＰＡＳＳ／ＮＧ判定が行える。尚、データ不一致時に出力する“１００００００１”は一例であり、その他の固定データであっても構わない。
【００４６】
以上説明したように、検査時にライトイネーブル発生回路１７で生成されるライトイネーブル信号ＷＥ（ｉ：０）を複数イネーブルにすることにより、同時に複数のメモリセルへの書き込みを可能とし、少数のテストデータ入力端子からのデータを同時に複数のメモリセルへ書き込むことにより、メモリコアへの書き込み時間を短縮することができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。
【００４７】
また、検査時にリードイネーブル発生回路１８で生成されるリードイネーブル信号ＰＯＥＡ（ｍ）からＰＯＥＤ（ｍ）の変数ｍで表される同一リードイネーブル信号のうち、複数をイネーブルにすることにより、同時に複数のメモリセルからの読み出しを可能とし、また、データの一致検出回路７及びデータ圧縮回路８で、少数のテストデータ入力端子からのデータを同時に複数のメモリセルから読み出すことにより、メモリコアへの読み出し時間を短縮することができる。また、検査時間短縮により検査コスト削減の効果も得ることができる。
【００４８】
上記同時書き込みと同時読み出しは独立しており、組み合わせることも可能であるため、検査時の一連の書き込み／読み出し動作を同時書き込み／同時読み出しすることにより、検査時間短縮及び検査コスト削減の効果は倍増する。
【００４９】
また、検査項目により同時書き込みと非同時書き込みを選択することも可能であり、さまざまな検査データパターンに対応可能な半導体記憶装置が実現できる。
また、検査項目により同時読み出しと非同時読み出しを選択することも可能であり、さまざまな検査データパターンに対応可能な半導体記憶装置が実現できる。
【００５０】
また、検査項目により同時書き込みと非同時書き込み及び同時読み出しと非同時読み出しを選択することも可能であり、さまざまな検査データパターンに対応できる半導体記憶装置が実現できる。
【産業上の利用可能性】
【００５１】
本発明の半導体記憶装置およびその検査方法は、半導体記憶装置の検査の際に、その検査時間を従来よりもさらに短縮化することができるとともに、検査コストの削減を実現することができるもので、ＤＲＡＭなどのような大容量メモリとロジックとを同一のチップ内に混載してなる半導体記憶装置の検査技術等に適用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態の半導体記憶装置が搭載された半導体装置の構成図
【図２】同実施の形態の半導体記憶装置の検査方法における書き込み動作を示すシーケンス図
【図３】同実施の形態の半導体記憶装置の検査方法における読み出し動作を示すシーケンス図
【図４】同実施の形態の半導体記憶装置におけるリード／ライトイネーブル制御回路の構成を示す回路図
【図５】同実施の形態の半導体記憶装置におけるデータ入出力回路の基本単位の構成を示す回路図
【図６】同実施の形態の半導体記憶装置における一致検出回路の構成を示す回路図
【図７】同実施の形態の半導体記憶装置におけるデータ圧縮回路の構成を示す回路図
【図８】従来の半導体記憶装置が搭載された半導体装置の構成図
【図９】従来の半導体記憶装置の検査方法における書き込み動作を示すシーケンス図
【図１０】従来の半導体記憶装置の検査方法における読み出し動作を示すシーケンス図
【符号の説明】
【００５３】
１    半導体装置
２    ロジック部
３    半導体記憶装置
４    メモリコア部
５    制御回路
６    データ入出力回路
７    一致検出回路
８    データ圧縮回路
９    セレクタ
１０、１１、１２    セレクタ
１３、１４、１５    ラッチ
１６    カラムデコーダ
１７    ライトイネーブル発生回路
１８    リードイネーブル発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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