(57)【要約】【課題】コンデンサ電圧値と抑止信号の立ち上がりエッジの間のタイミングの如何によらず、スリープ状態解除時にシステムが予期せずリセットされてしまうことを防止する。【解決手段】ウォッチドッグタイマ２０２は、ＣＰＵから周期的に発生される制御信号watch_clk２０４でクリアされ、ＣＰＵからの当該制御信号watch_clk２０４がとぎれたときにＣＰＵに対するリセット信号２０３を発生する。画像形成装置が、ＣＰＵの内部クロックを停止させるスリープモードに入っている間、ＣＰＵから出力される抑止信号inhibit２０５にしたがってゲート回路２０６によりウォッチドッグタイマ２０２からのリセット信号の出力を抑止する。ＣＰＵがスリープモードから復帰する際には、微分回路１０１により抑止信号inhibitの変化点を検出したときinhibit_b信号１０３を生成し、論理和ゲート１０４を経由してウォッチドッグタイマ２０２に対してクリア信号を生成する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
装置動作を制御するためのＣＰＵを備えた画像形成装置において、
このＣＰＵから周期的に発生される制御信号でクリアされ、ＣＰＵからの当該制御信号がとぎれたときに少なくともＣＰＵに対するリセット信号を発生するウォッチドッグタイマと、
装置が、前記ＣＰＵの内部クロックを停止させるスリープモードに入っている間、前記ＣＰＵから出力される抑止信号にしたがって前記ウォッチドッグタイマからのリセット信号の出力を抑止するゲート手段と、
前記ＣＰＵがスリープモードから復帰する際に、前記抑止信号の変化点を検出したとき前記ウォッチドッグタイマに対してクリア信号を生成する手段と
を備えたことを特徴とする画像形成装置。
【請求項２】
前記抑止信号を所定の時間遅延させて前記ゲート手段に入力する遅延手段を備えたことを特徴とする請求項１記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央処理装置（ＣＰＵ：Central Processing Unit)とウォッチドッグタイマを有する画像形成装置に関するものである。
【背景技術】
【０００２】
従来の複写機のような画像形成装置のデジタル化にともない、最近の画像形成装置には、コピー機能以外に、プリンタ機能、ＦＡＸ機能等の他の機能が併せて求められるようになってきた。
【０００３】
ＦＡＸ機能の場合、常に電話回線を監視していつでもＦＡＸを受け取れる状態になければならない。また、プリンタ機能の場合、ネットワーク経由で送られてきたデータを即座にプリントアウトしなければならない。このため、画像形成装置は、常にスタンバイ状態でなければならない。
【０００４】
ところが、常に電源を入れたスタンバイ（待機）状態では、装置の消費電力が高くなってしまう。そこで、スタンバイ時には電気回路の不必要部分の電源をカットしてしまい、最低限必要な回路部分のみに通電しておくエナジーセーブモードが知られている。これは、制御回路と、ＦＡＸからの復帰要因、ネットワークやパソコンからのプリント復帰要因、および操作部キーからの復帰要因に関連する回路部分とにのみ通電を行い、他の部分へは電源を供給しないようにするものである。
【０００５】
しかし、近年、省エネルギーの要求が厳しくなり、さらに待機時の消費電力を低減しなければならなくなった。そこで、ＣＰＵ内のクロック動作を停止させるスリープモードが使用されるようになった。ＣＰＵ内部のクロックを停止させることによりＣＰＵの消費電力が格段に減少し消費電力が低減される。ＣＰＵのスリープからの復帰は、ノンマスカラブル割り込み（ＮＭＩ）もしくは、割り込み端子（ＩＮＴ）に信号を入れることで実現される。そのために、これらの割り込み端子に上記復帰要因に関する信号を接続している。
【０００６】
ここで、従来の画像形成装置の動作状態の状態遷移を説明する。図４に状態遷移図を示す。画像形成装置の状態として、電源ＯＦＦ４０１、スリープ４０２、スタンバイ４０３、コピーｏｒプリントｏｒＦＡＸ４０４の４個の状態が存在する。スリープ４０２からスタンバイヘ４０３の復帰は、ＮＭＩｏｒＩＮＴによる復帰割り込み４０５により行われる。「復帰割り込み」は、スリープキーＯＦＦ、および、ＦＡＸ，ネットワーク，パーソナルコンピュータ（パソコン）による復帰要求を含む。逆に、スタンバイ４０３からスリープ４０２への状態遷移は、スリープキーＯＮ４０６により行われる。スリープキーＯＮは、ユーザによるキー操作による他、装置の所定時間以上の外部からの要求（コピー、プリント、ＦＡＸ）がない場合に発生する。スタンバイ４０３の状態と、コピー、プリント、ＦＡＸ４０４の状態との間の遷移は、各要求４０７（コピーキーＯＮ、プリント要求またはＦＡＸ要求）と、その各動作の終了４０８による。電源ＯＦＦ４０１の状態へは、スリープ４０２、スタンバイ４０３、コピー、プリント、ＦＡＸ４０４の各状態からコンセントＯＦＦにより遷移する。電源ＯＦＦ４０１からは、スタンバイ４０３へのみの遷移であり、この状態遷移はコンセントＩＮによって行われる。上記で説明してきた消費電力を低減させるスリープは、遷移図（図４）におけるスリープ４０２に相当する。
【０００７】
図２に、本発明が適用される画像形成装置におけるＣＰＵとウォッチドッグタイマ等の関係を表すブロック図を示す。ＣＰＵ２０１は、ＲＯＭ２１１内に格納された制御プログラムに従い、ＲＡＭ２１２内の作業領域およびデータ一時記憶領域を利用して、本装置に必要な制御を行う。この制御において、入出力インタフェース（ＩＯ）２１３を介して外部装置と通信を行い、受信した画像データ等をゲートアレイ２１４を介してＤ−ＲＡＭ２１５に格納し、この画像データに基づいて図示しないプリンタエンジン部で画像形成動作を行う。
【０００８】
ＣＰＵ２０１は、正常に動作している間、周期的にウォッチドッグタイマ２０２に対して直接的にまたは間接的にｗａｔｃｈ_ｃｌｋ（ウォッチクロック）２０４を与える。このウォッチドッグタイマ２０２は、一定電流で充電される内部コンデンサの電圧が所定の閾値に達したときにｒｅｓｅｔ（リセット）信号を発生するよう構成されている。しかし、図５に示すように、ｗａｔｃｈ_ｃｌｋ２０４が一定周期（ｔ１）で発生するたびにタイマ内コンデンサ電圧が上記閾値に達する前にクリアされるため、リセット出力（Ｌ）は発生しない。
【０００９】
上述したスリープ状態４０２において、ＣＰＵ２０１では、その内部ＣＬＫが停止してしまう。このままであれば、ウォッチドッグタイマ２０２をＣＰＵからのｗａｔｃｈ−ｃｌｋ２０４で周期的にクリアすることができなくなる。その結果、ウォッチドッグタイマ２０２はＣＰＵ２０１等に対してリセット信号を出力してしまう。ＣＰＵ２０１等（ＩＯ２１３，ゲートアレイ２１４も含む）がリセットされると、装置の電源ＯＮ時と同じ初期化処理が開始されてしまい、スリープ状態４０２へ移行するつもりが、初期化処理の後に再びスタンバイ状態に戻ってしまう。すなわち図６に示すように、ＣＰＵが一定周期でｗａｔｃｈ_ｃｌｋ２０４を発生できなくなったとき、所定の幅（ｔ４）のｒｅｓｅｔ信号（Ｌ）が発生する。ｗａｔｃｈ_ｃｌｋ２０４が発生しない間、所定の周期（ｔ３）でこのｒｅｓｅｔ信号が発生する。
【００１０】
このような不具合を回避する為、スリープ状態への移行時にｉｎｈｉｂｉｔ（抑止）信号２０５を生成してゲート回路２０６を遮断することにより、ウォッチドッグタイマ２０２からのｒｅｓｅｔ信号を遮断する。
【００１１】
ＣＰＵのスリープ状態への移行時にｗａｔｃｈ_ｃｌｋ２０４停止に伴ってこのようなｒｅｓｅｔ信号が発生することを防止するため、図３にリセット回路部分を拡大して示したように、ｒｅｓｅｔ信号２０７はゲート回路２０６に入力される。このゲート回路２０６は、その制御信号としてｉｎｈｉｂｉｔ信号２０５を受け、この制御信号に応じて開閉する。すなわち、ｉｎｈｉｂｉｔ信号２０５がオン（Ｌ）となったとき、ゲート回路２０６を閉じてリセット信号２０７の通過を遮断し、ｉｎｈｉｂｉｔ信号２０５がオフ（Ｈ）となったとき、ｒｅｓｅｔ信号２０７は、ｒｅｓｅｔ信号２０３として、ＣＰＵ２０１、ＩＯインタフェース２１３およびゲートアレイ２１４（図２）へ入力される。よって、図７および図８に示すように、ＣＰＵのスリープ状態への移行時にｗａｔｃｈ_ｃｌｋ２０４が停止しても、ｉｎｈｉｂｉｔ信号がオン（Ｌ）となっていれば、ｒｅｓｅｔ信号の発生が抑止される。図７はスリープ状態に移行した直後の信号状態を示している。図８はスリープ状態から復帰する際の信号状態を示している。特に図８では、タイマ内コンデンサの充電時間ｔ５の後の放電完了直後の時点でｉｎｈｉｂｉｔ信号はＨとなり、この時点から時間ｔ８後にｗａｔｃｈ＿ｃｌｋが周期的（ｔ７＝ｔ１）に発生開始している様子を示している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記構成のシステムにおいてスリープ状態からスタンバイ状態に復帰するときに、ｗａｔｃｈ_ｃｌｋ２０４が発生する前にｒｅｓｅｔ信号２０３（Ｌ）が発生しまう場合がある。
【００１３】
図９と図１０にその状態をタイミング図で示す。スリープ状態中でも、ウォッチドックタイマ内のコンデンサは、一定の周期で充放電を繰り返している。図１０に示すように、ｉｎｈｉｂｉｔ信号２０５が上記閾値付近でＨになるとｗａｔｃｈ_ｃｌｋ２０４が発生する前にｒｅｓｅｔ信号２０３をＬにして出力してしまう。ｉｎｈｉｂｉｔ信号２０５が立ち上がってから時間ｔ９後にｗａｔｃｈ＿ｃｌｋが発生開始しても間に合わない。また、図９に示すように、コンデンサが放電中にｉｎｈｉｂｉｔ信号２０５がＨになる場合は、ｉｎｈｉｂｉｔ信号２０５がＨになると同時に、ｒｅｓｅｔ信号２０３をＬにして出力してしまう。この場合も、ｉｎｈｉｂｉｔ信号２０５が立ち上がってから時間ｔ９後にｗａｔｃｈ＿ｃｌｋが発生開始しても間に合わない。このように、コンデンサ電圧値とｉｎｈｉｂｉｔ信号２０５の立ち上がりエッジの間の特定のタイミング関係において、スリープ状態解除と同時もしくは、スリープ解除直後にリセットがシステムにかかってしまうという問題がある。
【００１４】
本発明は、このような背景においてなされたものであり、コンデンサ電圧値と抑止信号の立ち上がりエッジの間のタイミングの如何によらず、スリープ状態解除時にシステムが予期せずリセットされてしまうことを防止することができる画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明による画像形成装置は、装置動作を制御するためのＣＰＵを備えた画像形成装置において、このＣＰＵから周期的に発生される制御信号でクリアされ、ＣＰＵからの当該制御信号がとぎれたときに少なくともＣＰＵに対するリセット信号を発生するウォッチドッグタイマと、装置が、前記ＣＰＵの内部クロックを停止させるスリープモードに入っている間、前記ＣＰＵから出力される抑止信号にしたがって前記ウォッチドッグタイマからのリセット信号の出力を抑止するゲート手段と、前記ＣＰＵがスリープモードから復帰する際に、前記抑止信号の変化点を検出したとき前記ウォッチドッグタイマに対してクリア信号を生成する手段とを備えたことを特徴とする。
【００１６】
この装置は、スリープモードからの復帰時に前記抑止信号の変化点を検出し、この時点で、ウォッチドッグタイマに対してクリア信号を生成してウォッチドッグタイマをクリアする。したがって、ＣＰＵから周期的に発生される制御信号のタイミングの如何に拘わらず、スリープモードからの復帰の時点でウォッチドッグタイマをクリアすることができる。これによって、スリープモードからの復帰時に、ウォッチドッグタイマから予期せずリセット信号が発生することが防止される。
【００１７】
好ましくは、前記抑止信号を所定の時間遅延させて前記ゲート手段に入力する遅延手段を備える。これによって、ウォッチドッグタイマのクリアが行われるまで確実にリセット信号の抑止機能を働かせることができる。
【発明の効果】
【００１８】
本発明によれば、コンデンサ電圧値と抑止信号の立ち上がりエッジの間のタイミングの如何によらず、スリープ状態解除時にシステムが予期せずリセットされてしまうことを防止することにより、画像形成装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について詳細に説明する。
【００２０】
図１に、図３に対応する本実施の形態におけるリセット回路の構成を示す。このリセット回路では、図３の回路構成に対して、ｉｎｈｉｂｉｔ信号（抑止信号）２０５を微分する（立上りエッジを検出する）微分回路１０１と、ｉｎｈｉｂｉｔ信号２０５を所定の時間（遅延時間ｔｄ）遅延させる遅延回路１０２と、微分回路１０１から出力されるｉｎｈｉｂｉｔ＿ｂ信号１０３とｗａｔｃｈ_ｃｌｋ（ウォッチクロック）２０４との論理和をとる論理和ゲート１０４とが追加される。この論理和ゲート１０４の出力であるｗａｔｃｈ_ｃｌｋ＿ａ信号１０５がウォッチドッグタイマ２０２に入力される。このウォッチドッグタイマ２０２の出力と、遅延回路１０２の出力であるｉｎｈｉｂｉｔ＿ａ信号１０８とがゲート回路２０６に入力され、ゲート回路２０６の出力がｒｅｓｅｔ信号２０３となる。
【００２１】
図１１に、図１のリセット回路のより具体的な回路構成例を示す。
【００２２】
ウォッチドッグタイマ２０２は、定電流源５０２の電流を充電するコンデンサ５０１とこのコンデンサ５０１に充電された電荷を放電させるスイッチとしてのトランジスタ５０６、この充放電を、コンデンサ電圧（電位）の上限および下限の閾値電圧ＶＨ５０３，ＶＬ５０７の間で反復させるための比較器５０８ａ，５０８ｂ、論理和ゲート５０５およびＳＲラッチ（フリップフロップ）５０４を有する。ウォッチドッグタイマ２０２は、さらに、コンデンサ電圧が閾値電圧ＶＨ５０３に達したときにｒｅｓｅｔ信号２０７を発生させるＳＲラッチ５１２、およびｗａｔｃｈ_ｃｌｋ＿ａ信号１０５の立ち下がりエッジを受けて、ゲート５０５の一方の入力端に負のパルス信号を生成するパルス発生回路５０３を有する。
【００２３】
定電流源５０２からコンデンサ５０１へ充電電流が流れ込むと、コンデンサ５０１の電圧が徐々に増加していく。このコンデンサ電圧が閾値電圧ＶＨ５０３に達する前にｗａｔｃｈ_ｃｌｋ２０４が立ち下がると、ｗａｔｃｈ_ｃｌｋ＿ａ信号１０５も立ち下がり、その結果、パルス発生回路５０３にて微分パルスが発生され、ＳＲラッチ５０４がセットされ、トランジスタ５０６がＯＮし、コンデンサ５０１が放電され、そのコンデンサ電圧が下がる。コンデンサ電圧が閾値電圧ＶＬ５０７より低下すると、ＳＲラッチ５０４がリセットされトランジスタ５０６がＯＦＦとなり、コンデンサ５０１にふたたび充電が開始される。再度、コンデンサ電圧が閾値電圧ＶＨ５０３に達する前にｗａｔｃｈ_ｃｌｋ２０４が立ち下がると、上記動作を繰り返す。
【００２４】
ｗａｔｃｈ_ｃｌｋ２０４が入力されなくなると、コンデンサ電圧が閾値電圧ＶＨ５０３に達し、ゲート５０９を介してＳＲラッチ５１２をセットし、これによりｒｅｓｅｔ信号２０７が発生する。このｒｅｓｅｔ信号２０７はｉｎｈｉｂｉｔ信号１０８がオフ状態（Ｈ）であれば、ゲート５１０を通過してトランジスタ５１１で反転され、ｒｅｓｅｔ信号２０３をＬレベルにする。
【００２５】
微分回路１０１および遅延回路１０２を含めて図１１の回路全体の動作（特にｉｎｈｉｂｉｔ解除時の動作）を、図１２のタイミング図にしたがってより具体的に説明する。
【００２６】
スリープ状態からスタンバイ状態への復帰時にｉｎｈｉｂｉｔ信号２０５がＬからＨへと変化すると、微分回路１０１からのｉｎｈｉｂｉｔ＿ｂ信号１０３がＨとなる。このｉｎｈｉｂｉｔ＿ｂ信号１０３は、論理和ゲート１０４を通してウォッチドッグタイマ２０２内のコンデンサ電位をクリア（０Ｖ）する。すなわち、ｉｎｈｉｂｉｔ信号１０８によってリセット出力のゲートが開かれる直前に必ずｉｎｈｉｂｉｔ＿ｂ信号１０３によりウォッチドッグタイマがクリアされる。よって、ｉｎｈｉｂｉｔ信号２０５がどのようなタイミングで立ち上がっても、スリープ状態からの復帰後の最初のｗａｔｃｈ_ｃｌｋ２０４が発生する前にコンデンサ電圧が閾値電圧ＶＨ５０３に達するということがなくなる。
【００２７】
換言すれば、ｉｎｈｉｂｉｔ信号２０５をＨにした後、コンデンサ５０１の放電によりコンデンサ電圧が閾値電圧ＶＨ５０３に充電されるまでに時間ｔ５が確実に確保されるために、スリープ状態解除と同時もしくは、スリープ解除後すぐにリセットがシステムにかかってしまうという事態が発生しなくなる。
【００２８】
また、ｉｎｈｉｂｉｔ信号２０５の立ち上がりエッジは遅延回路１０２により時間ｔｄだけ遅延されてｉｎｈｉｂｉｔ＿ａ信号１０８となる。すなわち、遅延回路１０２によってｉｎｈｉｂｉｔ信号２０５より時間ｔｄだけ遅れた信号ｉｎｈｉｂｉｔ＿ａ信号１０８がウォッチドッグタイマ２０２のクリア直後にゲート回路２０６を開けてウォッチドッグタイマ２０２からの出力を許可している。逆に言えば、ウォッチドッグタイマ２０２がクリアされるまではその出力を抑止している。これにより、リセット信号抑止の動作を確実にしている。
【００２９】
遅延回路１０２は、必須のものではないが、ｉｎｈｉｂｉｔ信号２０５に基づくウォッチドッグタイマ２０２のクリアが確実に行われた後にｒｅｓｅｔ信号２０３発生の抑止を解除することを保証するために有用なものである。
【００３０】
以上、本発明の好適な実施の形態について説明したが、上記で言及した以外にも、種々の変形、変更を行うことが可能である。例えば、ＦＡＸ機能やプリンタ機能、コピー機能を兼ね備えたいわゆる複合機について説明したが、本発明は複合機に限るものではなく単一の機能を有する画像形成装置にも適用することが可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態におけるリセット回路の構成を示す図である。
【図２】本発明が適用される画像形成装置におけるＣＰＵとウォッチドッグタイマ等の関係を表すブロック図である。
【図３】図２のリセット回路部分を拡大して示すブロック図である。
【図４】従来の画像形成装置の動作状態の状態遷移図である。
【図５】ウォッチドッグタイマ内コンデンサ電圧が閾値に達する前に周期的にクリアされる様子を示すタイミング図である。
【図６】ＣＰＵが一定周期でｗａｔｃｈ_ｃｌｋを発生できなくなったときにｒｅｓｅｔ信号が発生する様子を示すタイミング図である。
【図７】ＣＰＵのスリープ状態への移行時にｗａｔｃｈ_ｃｌｋが停止しても、ｉｎｈｉｂｉｔ信号によりｒｅｓｅｔ信号の発生が抑止される様子を示すタイミング図である。
【図８】図７のタイミング図に続くタイミング図である。
【図９】ｉｎｈｉｂｉｔ信号を用いても、スリープ状態からスタンバイ状態に復帰するときに、ｒｅｓｅｔ信号（Ｌ）が発生しまう場合の説明図である。
【図１０】ｉｎｈｉｂｉｔ信号を用いても、スリープ状態からスタンバイ状態に復帰するときに、ｒｅｓｅｔ信号（Ｌ）が発生しまう他の場合の説明図である。
【図１１】図１のリセット回路のより具体的な回路構成例を示す回路図である。
【図１２】図１１の回路全体の動作（特にｉｎｈｉｂｉｔ解除時の動作）を説明するためのタイミング図である。
【符号の説明】
【００３２】
１０１  微分回路
１０２  遅延回路
１０３  inhibit_b信号
１０４  論理和ゲート
１０５  watch_clock_a信号
１０８  inhibit_a信号
２０２  ウォッチドッグタイマ
２０４  watch_clk
２０５  inhibit信号
２０６  ゲート回路
２１４  ゲートアレイ
５０２  定電流源
５０１  コンデンサ
５０２  定電流源
５０３  パルス発生回路
５０４  ＳＲラッチ
５０５  論理和ゲート
５０６  トランジスタ
５０８ａ，５０８ｂ  比較器
５０９  ゲート
５１０  ゲート
５１１  トランジスタ
５１２  ＳＲラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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