(57)【要約】【課題】チップ面積の増大を抑制しつつ、効率良くクロストークを防ぐことが可能なスイッチ回路を提供する。【解決手段】第１スイッチＳＷ１と、第１スイッチと交互に配置された第２スイッチＳＷ２とを具備するスイッチ回路を用いる。第１スイッチＳＷ１は、第１導電型Ｐの基板１５上に形成された第１導電型Ｐの第１拡散層領域１１と、第１拡散層領域１１上に形成された第１ＭＯＳトランジスタ１０とを備える。第２スイッチＳＷ２は、基板１５上に形成された第２導電型Ｎの第２拡散層領域１４と、第２拡散層領域１４に囲まれた第１導電型Ｐの第３拡散層領域１１ａと、第２拡散層領域１１ａ上に形成された第２ＭＯＳトランジスタ１０ａとを備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１スイッチと、
前記第１スイッチと交互に配置された第２スイッチと
を具備し、
前記第１スイッチは、
第１導電型の基板上に形成された前記第１導電型の第１拡散層領域と、
前記第１拡散層領域上に形成された第１ＭＯＳトランジスタと
を備え、
前記第２スイッチは、
前記基板上に形成された第２導電型の第２拡散層領域と、
前記第２拡散層領域に囲まれた前記第１導電型の第３拡散層領域と、
前記第３拡散層領域上に形成された第２ＭＯＳトランジスタと
を備える
スイッチ回路。
【請求項２】
請求項１に記載のスイッチ回路において、
前記第１スイッチ及び前記第２スイッチは複数あり、複数の前記第１スイッチの各々と複数の前記第２スイッチの各々とが交互に配置されている
スイッチ回路。
【請求項３】
請求項１又は２に記載のスイッチ回路において、
前記第２導電型は、Ｎ型であり、
前記第２拡散層領域に接続されている電源ラインは、少なくとも最も近い他の前記第２拡散層領域に接続されている電源ラインと分割されている
スイッチ回路。
【請求項４】
請求項１乃至３のいずれか一項に記載のスイッチ回路において、
前記第１拡散層領域近傍の前記基板上に接続された第１接地ラインと、
前記第１拡散層領に対して少なくとも最も近い前記第２拡散層領域近傍の前記基板上に接続され、前記第１接地ラインと異なる第２接地ラインと
を更に具備する
スイッチ回路。
【請求項５】
請求項１乃至４のいずれか一項に記載のスイッチ回路において、
前記第１スイッチは、
前記基板上に形成された前記第２導電型の第４拡散層領域と、
前記第４拡散層領域上に形成された第３ＭＯＳトランジスタと
を更に備える
スイッチ回路。
【請求項６】
請求項１乃至５のいずれか一項に記載のスイッチ回路において、
前記第２スイッチは、
前記基板上に形成された前記第２導電型の第５拡散層領域と、
前記第５拡散層領域上に形成された第４ＭＯＳトランジスタと
を更に備える
スイッチ回路。
【請求項７】
請求項５又は６に記載のスイッチ回路において、
前記第２導電型は、Ｎ型であり、
前記第１スイッチ及び前記第２スイッチにおいて、前記第２導電型を有する各拡散層領域に接続されている電源ラインは、前記第２導電型を有する少なくとも最も近い他の拡散層領域に接続されている電源ラインと分割されている
スイッチ回路。
【請求項８】
請求項５乃至７のいずれか一項に記載のスイッチ回路において、
前記第１スイッチ及び前記第２スイッチは、各ＭＯＳトランジスタごとに、その近傍の前記基板に接続された接地ラインを更に備える
スイッチ回路。
【請求項９】
複数の入力信号から一つの入力信号を選択する請求項１乃至８のいずれか一項に記載のスイッチ回路と、
選択された前記入力信号を信号処理する信号処理回路と
を具備する
入力信号切換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路及び入力信号切換回路に関する。
【背景技術】
【０００２】
複数のビデオ入力信号をスイッチ回路により切り換えて選択し、様々な信号処理を施して出力する入力信号切換回路が知られている。図１は、従来の入力信号切換回路を示す回路ブロック図である。入力信号切換回路１０１は、スイッチ回路１０３、アンプ回路１０４、及び信号処理回路１０５を具備する。
【０００３】
スイッチ回路１０３は、複数のアナログスイッチを備えている。複数のスイッチを操作することにより、供給された複数のビデオ入力信号（例示：複数のＧ信号、複数のＲ信号、又は複数のＢ信号）から一つの入力信号（例示：一つのＧ信号、一つのＲ信号、又は一つのＢ信号）を選択して出力する。アンプ回路１０４は、選択されたビデオ入力信号を増幅して出力する。信号処理回路１０５は、増幅されたビデオ入力信号に所定の信号処理を行い出力する。所定の信号処理は、γ処理やローパスフィルタのようなフィルタ処理に例示される。
【０００４】
スイッチ回路１０３、アンプ回路１０４、及び信号処理回路１０５は、複数あっても良い。ここでは、スイッチ回路１０３、アンプ回路１０４、及び信号処理回路１０５を一組として、Ｇ信号、Ｒ信号及びＢ信号のそれぞれに対応して一組ずつ設けられている。一つのスイッチ回路１０３は、Ｇ（Ｙ）信号がＧ１（Ｙ１）信号〜Ｇ５（Ｙ５）信号の５系統供給され、そこから１系統を選択する。その隣のスイッチ回路１０３は、Ｒ（Ｐｒ）信号がＲ１（Ｐｒ１）信号〜Ｒ５（Ｐｒ５）信号の５系統供給され、そこから１系統を選択する。更にその隣のスイッチ回路１０３は、Ｂ（Ｐｂ）信号がＢ１（Ｐｂ１）信号〜Ｂ５（Ｐｂ５）信号の５系統供給され、そこから１系統を選択する。すなわち、この図は、ビデオ入力信号をＲＧＢ５系統、出力を１系統とする例を示している。
【０００５】
図２は、従来のスイッチ回路１０３の構成の一例を示す回路図である。スイッチ回路１０３は、ｎ個（ｎは２以上の自然数）のアナログスイッチであるスイッチＳＷ（ＳＷ１〜ＳＷｎ）を含んでいる。この例では、スイッチＳＷとしてＮＭＯＳトランジスタ１１０が用いられている。ビデオ入力信号を切り換えるためのアナログスイッチは、入力系統が多い場合は、例えば数百個程度設けることがある（ｎ＝数百）。一般に、このような複数のスイッチは、レイアウトの容易性と信号間の相対誤差、並びに占有面積を削減することを考慮して、互いに比較的近傍に配置されることが多い。ここでは、隣り合うＮＭＯＳトランジスタ１１０同士は、互いの近い端部同士の距離がｄ１だけ離れて配置されている。ｄ１は、例えば、ＮＭＯＳトランジスタ１１０一個分の長さ以内である。
【０００６】
図３は、図２のスイッチ回路１０３の構成を示す平面図と断面図である。図３（ａ）が平面図、図３（ｂ）が断面図である。各スイッチＳＷ（ＳＷ１〜ＳＷｎ）は、Ｐ型基板１１５上に形成されたＰウエル１１１と、Ｐウエル１１１上に形成されたＮＭＯＳトランジスタ（Ｎｃｈ  ＭＯＳトランジスタ）１１０とを備える。ＮＭＯＳトランジスタ１１０は、Ｐウエル１１１上に形成された二つのＮ型拡散層１１２と、二つのＮ型拡散層１１２間のＰ型基板１１５上に設けられたゲート１１３とを含む。Ｐウエル１１１は接地ライン１１６に接続されている。Ｐ型基板１１５は接地ライン１１７に接続されている。
【０００７】
この場合、一つのスイッチＳＷ（例示：スイッチＳＷ１）に供給された信号が、Ｐ型基板１１５を介して隣り合う他のスイッチＳＷ（例示：スイッチＳＷ２）へ混入する可能性がある。これは、ＮＭＯＳトランジスタ１１０を含むＰウエル１１１とＰ型基板１１５とが電気的に導通しており、全てのＮＭＯＳトランジスタ１１０のバックゲートであるＰウエル１１１が互いに電気的に接続されている（図中、抵抗１１９で表示）ことになるからである。特にＮＭＯＳトランジスタ１１０の三個分の長さ以内の距離しか離れていない場合、その効果が顕著になる。したがって、例えば、スイッチＳＷ１に与えられるビデオ信号や、スイッチを切り換えた際のスイッチングノイズ等が、Ｐ型基板１１５を介してスイッチＳＷ２に回り込んでしまう可能性がある。すなわち、クロストークが発生してしまう。
【０００８】
図４は、従来のスイッチ回路１０３の構成の他の一例を示す回路図である。スイッチ回路１０３は、ｎ個（ｎは２以上の自然数）のアナログスイッチであるスイッチＳＷ（ＳＷ１〜ＳＷｎ）を含んでいる。ビデオ入力信号を切り換えるためのアナログスイッチは、例えば数百個程度設ける（ｎ＝数百）。この例では、スイッチＳＷとしてＮＭＯＳトランジスタ１１０とＰＭＯＳトランジスタ１２０とを組み合わせたトランスファゲートが用いられている。この複数のスイッチＳＷも同様に互いに比較的近傍に配置される。ここでは、隣り合うスイッチＳＷのＮＭＯＳトランジスタ１１０同士は、互いの近い端部同士の距離がｄ２だけ離れて配置されている。ｄ２は、例えば、ＮＭＯＳトランジスタ１１０又はＰＭＯＳトランジスタ１２０一個分の長さ以内である。
【０００９】
図５は、図４のスイッチ回路１０３の構成を示す平面図と断面図である。図５（ａ）が平面図、図５（ｂ）が断面図である。各スイッチＳＷ（ＳＷ１〜ＳＷｎ）は、Ｐ型基板１１５上に形成されたＰウエル１１１と、Ｐウエル１１１上に形成されたＮＭＯＳトランジスタ（Ｎｃｈ  ＭＯＳトランジスタ）１１０と、Ｐ型基板１１５上に形成されたＮウエル１２１と、Ｎウエル１２１上に形成されたＰＭＯＳトランジスタ（Ｐｃｈ  ＭＯＳトランジスタ）１２０とを備える。ＮＭＯＳトランジスタ１１０は、Ｐウエル１１１上に形成された二つのＮ型拡散層１１２と、二つのＮ型拡散層１１２間のＰ型基板１１５上に設けられたゲート１１３とを含む。Ｐウエル１１１は接地ライン１１６に接続されている。ＰＭＯＳトランジスタ１２０は、Ｎウエル１２１上に形成された二つのＰ型拡散層１２２と、二つのＰ型拡散層１２２間のＰ型基板１１５上に設けられたゲート１２３とを含む。Ｎウエル１２１は電源ライン１２６に接続されている。Ｐ型基板１１５は接地ライン１１７に接続されている。
【００１０】
この場合も、図３の場合と同様の理由から、一つのスイッチＳＷ（例示：スイッチＳＷ１）のＮＭＯＳトランジスタ１１０に供給された信号が、Ｐ型基板１１５を介して隣り合う他のスイッチＳＷ（例示：スイッチＳＷ２）のＮＭＯＳトランジスタ１１０へ混入する可能性がある。特にＮＭＯＳトランジスタ１１０又はＰＭＯＳトランジスタの三個分の長さ以内の距離しか離れていない場合、その効果が顕著になる。したがって、この場合も、例えば、スイッチＳＷ１に与えられるビデオ信号や、スイッチを切り換えた際のスイッチングノイズ等が、Ｐ型基板１１５を介してスイッチＳＷ２に回り込んでしまう可能性がある。すなわち、クロストークが発生してしまう。
【００１１】
関連する技術として特開２００５−１１６５８６号公報に半導体装置が開示されている。この半導体装置は、デジタル回路とスイッチドキャパシタフィルタとを各々有するアナログ−デジタル変換回路またはデジタル−アナログ変換回路を内蔵している。その半導体装置において、電気的に分離される状態に基板上に形成された複数個の領域に、前記デジタル回路と前記スイッチドキャパシタフィルタとがそれぞれ分割して配置している。すなわち、基板を介して各回路へ回り込むクロストークノイズによりＳＮ比が悪化することを防止するために、回路が設けられたウエルをＮ型拡散層で囲むことで、Ｐ型基板と回路とを電気的に分離している。この場合、回路同士を分離していて、素子同士を分離しているのではない。
【００１２】
また、特開平５−３２６８６２号公報に半導体装置が開示されている。この半導体装置は、第１の導電型のチャネルを持つ第１のトランジスタ（Ｑ５）と、該第１の導電型とは逆の導電型の第２の導電型のチャネルを持つ第２のトランジスタ（Ｑ６）とを該第１の導電型の半導体基板（４１）上に設けてなる。その半導体装置において、前記半導体基板（４１）上に設けられた前記第２の導電型の第１のウェル領域（４２）上に前記第１のトランジスタ（Ｑ５）を形成する。それと共に、前記半導体基板（４１）上の前記第１のトランジスタ（Ｑ５）が形成された前記第１のウェル領域（４２）とは別の領域に、前記第２の導電型の第２のウェル領域（４８）を形成し、該第２のウェル領域（４８）内に前記第１の導電型の第３のウェル領域（４９）を形成し、該第３のウェル領域（４９）上に前記第２のトランジスタ（Ｑ６）を形成する。すなわち、隣接して設けられたＦＥＴ間に生じるラッチアップ現象を低減するために、ＣＭＯＳトランジスタのうちＮチャネルトランジスタのみＰ型基板と電気的に分離するためのＮ型ウエル領域を設けている。
【００１３】
また、特開昭６１−１８４０６３号公報、及び実開平６−２３３２４号公報には、隣接したアナログスイッチに映像信号を入力して切り換えるときに生じる映像信号間のクロストークを回避する映像信号切換装置が記載されている。
【００１４】
すなわち、特開昭６１−１８４０６３号公報に開示されている映像信号切換装置は、複数の映像信号を切り換えて出力する集積回路化されたアナログスイッチ回路と、その映像信号の切換状態を表示する発光ダイオード駆動回路と、上記アナログスイッチ回路の入力側に接続され、上記発光ダイオードの表示制御信号によって制御されて、上記アナログスイッチ回路で選択されない映像信号を接地するトランジスタとを備えている。
【００１５】
また、実開平６−２３３２４号公報に開示されている高周波切替回路の構成は、サブ・プリント基板上にアナログ・スイッチをその入力端子が近接して相対するように配置し、各入力端子及びグランド端子は短距離で相互接続すると同時に、コネクタ端子にも接続するように構成し、これに接続するメイン・プリント基板のコネクタ端子より各ビデオ入力へ配線し、配線によるＬと、アナログ・スイッチの入力容量により構成される複数の寄生共振回路によるトラップを使用周波数帯域外となる如くしている。
【００１６】
【特許文献１】特開平５−３２６８６２号公報
【特許文献２】特開２００５−１１６５８６号公報
【特許文献３】特開昭６１−１８４０６３号公報
【特許文献４】実開平６−２３３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし、クロストークを低減するために、特開２００５−１１６５８６号公報や特開平５−３２６８６２号公報のような構造を、図３や図５のようなスイッチ回路１０３に適用する場合、全てのＮＭＯＳトランジスタ１１０にｎウエル領域を設けることになる。すなわち、特開２００５−１１６５８６号公報のＮ型拡散層領域や特開平５−３２６８６２号公報のｎウエル領域（以下、「分離ウエル」ともいう）は、一つの素子（ＮＭＯＳトランジスタ１１０）ごとに設ける必要がある。そのため一素子あたりの面積が大きくなってしまうという問題がある。アナログスイッチの数は、例えば、数百個程度となることから、結果としてチップ面積が増大してしまう。
【課題を解決するための手段】
【００１８】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
従って、上記課題を解決するために、本発明のスイッチ回路は、第１スイッチ（ＳＷ１）と、第１スイッチと交互に配置された第２スイッチ（ＳＷ２）とを具備する。第１スイッチ（ＳＷ１）は、第１導電型（Ｐ）の基板（１５）上に形成された第１導電型（Ｐ）の第１拡散層領域（１１）と、第１拡散層領域（１１）上に形成された第１ＭＯＳトランジスタ（１０）とを備える。第２スイッチ（ＳＷ２）は、基板（１５）上に形成された第２導電型（Ｎ）の第２拡散層領域（１４）と、第２拡散層領域（１４）に囲まれた第１導電型（Ｐ）の第３拡散層領域（１１ａ）と、第２拡散層領域（１１ａ）上に形成された第２ＭＯＳトランジスタ（１０ａ）とを備える。
隣り合う第１スイッチ（ＳＷ１）と第２スイッチ（ＳＷ２）とは、基板（１５）から第２ＭＯＳトランジスタ（１０ａ）を電気的に分離する第２拡散層領域（１４）を介して隣接している。そのため、隣り合う第１スイッチ（ＳＷ１）と第２スイッチ（ＳＷ２）との間で、基板（１５）を介して信号が混入することを防ぐことができる。第２拡散層領域（１４）を設けていないスイッチ同士（ＳＷ１とＳＷ３）は、スイッチ間距離が離れているため信号混入による影響は少なくなる。また、第２ＭＯＳトランジスタに対してのみ基板から電気的に分離する第２拡散層領域を設けることにより、すべてのＭＯＳトランジスタに第２拡散層領域を設ける場合と比較してチップ面積の増大を大幅に抑制することができる。
【発明の効果】
【００２０】
本発明により、チップ面積の増大を抑制しつつ、効率良くクロストークを防ぐことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明のスイッチ回路及び入力信号切換回路の実施の形態に関して、添付図面を参照して説明する。
【００２２】
（第１の実施の形態）
本発明のスイッチ回路及び入力信号切換回路の第１の実施の形態について、添付図面を参照して説明する。まず、本発明のスイッチ回路及び入力信号切換回路の第１の実施の形態の構成について説明する。図６は、本発明の入力信号切換回路の第１の実施の形態の構成を示す回路ブロック図である。入力信号切換回路１は、図１に示す従来例と同様にスイッチ回路３、アンプ回路１０４、及び信号処理回路１０５を具備する。なお、図１に示す従来例と同一の構成要素は同一の参照番号で示し、その説明を省略する。
【００２３】
スイッチ回路３は、図１に示す従来例と同様に、複数のアナログスイッチを備えている。なお、スイッチ回路３の機能は、図１に示すスイッチ回路１０３と実質同一であるので、その説明を省略する。
【００２４】
また、本発明のスイッチ回路３の回路図については、図２に示すスイッチ回路１０３の回路図と同様であるのでその説明を省略する。ただし、図２のＮＭＯＳトランジスタ１１０は、本発明におけるＮＭＯＳトランジスタ１０に対応する。
【００２５】
図７は、本発明のスイッチ回路３の第１の実施の形態の構成を示す平面図と断面図である。図７（ａ）が平面図、図７（ｂ）が断面図である。スイッチ回路３は、ｎ個（ｎは２以上の自然数）のアナログスイッチであるスイッチＳＷ（ＳＷ１〜ＳＷｎ）を含んでいる。この例では、スイッチＳＷとしてＮＭＯＳトランジスタ１０が用いられている。ビデオ入力信号を切り換えるためのアナログスイッチは、例えば数百個程度設ける（ｎ＝数百）。隣り合うＮＭＯＳトランジスタ１０同士は、互いの近い端部同士の距離がｄ３だけ離れて配置されている。ｄ３は、例えば、ＮＭＯＳトランジスタ１０の一個分の長さ以内である。各スイッチＳＷ（ＳＷ１〜ＳＷｎ）のうち、奇数番目のスイッチＳＷ（ＳＷ（２ｋ−１）：ｋは自然数）は、Ｐ型基板１５上に形成されたＰウエル１１と、Ｐウエル１１上に形成されたＮＭＯＳトランジスタ（Ｎｃｈ  ＭＯＳトランジスタ）１０とを備える。ＮＭＯＳトランジスタ１０は、Ｐウエル１１上に形成された二つのＮ型拡散層１２と、二つのＮ型拡散層１２間のＰ型基板１５上に設けられたゲート１３とを含む。Ｐウエル１１は接地ライン１６に接続されている。Ｐウエル１１近傍のＰ型基板１５は接地ライン１７に接続されている。
【００２６】
各スイッチＳＷ（ＳＷ１〜ＳＷｎ）のうち、偶数番目のスイッチＳＷ（ＳＷ（２ｋ）：ｋは自然数）は、Ｐ型基板１５上に形成されたＮウエル１４と、Ｎウエル１４に囲まれるようにＮウエル１４上に形成されたたＰウエル１１ａと、Ｐウエル１１ａ上に形成されたＮＭＯＳトランジスタ（Ｎｃｈ  ＭＯＳトランジスタ）１０ａとを備える。ＮＭＯＳトランジスタ１０ａは、Ｐウエル１１ａ上に形成された二つのＮ型拡散層１２と、二つのＮ型拡散層１２間のＰ型基板１５上に設けられたゲート１３とを含む。Ｐウエル１１ａは接地ライン１６に接続されている。Ｎウエル１４は電源ライン１８に接続されている。Ｎウエル１４近傍のＰ型基板１５は接地ライン１７に接続されている。
【００２７】
本発明では、このように、Ｎ型拡散層領域を形成しないＮＭＯＳトランジスタ１０を有するスイッチＳＷ（２ｋ−１）と、Ｐ型基板１５上にＮ型拡散層領域であるＮウエル１４を形成したＮＭＯＳトランジスタ１０ａを有するスイッチＳＷ（２ｋ）とを交互に配置する。ここで、スイッチＳＷ（２ｋ−１）は、Ｎウエル１４を有していないので、ＮＭＯＳトランジスタ１０がＰ型基板１５から電気的に分離していない。しかし、スイッチＳＷ（２ｋ）は、Ｎウエル１４を有しているので、ＮＭＯＳトランジスタ１０ａがＰ型基板１５から電気的に分離している。したがって、隣り合うスイッチＳＷ（２ｋ）とスイッチＳＷ（２ｋ−１）との間の信号の漏れ込みをスイッチＳＷ（２ｋ）のＮウエル１４により防ぐことができる。すなわち、隣り合うスイッチＳＷ（２ｋ）とスイッチＳＷ（２ｋ−１）との間のクロストークを防止することができる。
【００２８】
Ｐ型基板１５を電気的に分離するＮウエル１４を有さないスイッチＳＷ同士（ＳＷ（２ｋ−１）とＳＷ（２ｋ＋１））は、それらスイッチＳＷの間にＮウエル１４を有するスイッチＳＷ（ＳＷ（２ｋ））が設けられていること、及び、それらスイッチＳＷ同士の距離が離れていることから、信号の混入は極めて少ない。すなわち、Ｎウエル１４を有さないスイッチＳＷ同士（ＳＷ（２ｋ−１）とＳＷ（２ｋ＋１））の間のクロストークについては無視することが可能となる。
【００２９】
また、Ｎウエル１４に設けられた電源ライン１８は、他のＮウエル１４の電源ライン１８と分割されていることが望ましい。それにより、電源ラインを介した信号の干渉を防止することができる。図９は、電源ラインと半導体チップのパッドとの関係を示す概略図である。図９（ａ）は、半導体チップにおける一つのボンディングパッド３３から複数の電源ライン３２が伸び、それぞれが別個のＮウエル１４と接続点１４で接続している様子を示している。ただし、本図における電源ライン３２は、図６の電源ライン１８である。このように各Ｎウエル１４ごとに電源ライン３２を接続し、各電源ライン３２をボンディングパッド３３まで、又はボンディングパッド３３にできるだけ近い位置まで相互に接続しないようにすることで、電源ラインを介した信号の干渉を防止することができる。
【００３０】
更に、図９（ｂ）は、半導体チップにおける一つのボンディングパッド３３から一本の電源ライン３２が伸び、それが一つのＮウエル１４と接続点１４で接続している様子を示している。ただし、本図における電源ライン３２も、図７の電源ライン１８である。このように各Ｎウエル１４ごとに電源ライン３２を接続し、各電源ライン３２ごとに別個のボンディングパッド３３を接続することで、電源ラインを介した信号の干渉をより効果的に防止することができる。
【００３１】
なお、複数のＮウエル１４のいくつかについて図９（ａ）の方法を用い、他のＮウエル１４に図９（ｂ）の方法を用いるというように、二つの方法を組み合わせて使用しても良い。その場合、設計の自由度を高めることができる。
【００３２】
全てのスイッチＳＷに対してＰ型基板１５から電気的に分離したＮ型拡散層領域（Ｎウエル１４）を設けた場合、これら全ての分離用のＮウエル１４に対して異なる電源ライン１８（３２）を設けなくてはならない。しかし、本発明の場合、分離用のＮウエル１４が設けられているスイッチＳＷの数を約半分に減らしているため、分離すべき電源ライン１８の数を少なくすることができる。その結果、そのために設けなければならない配線領域も小さくすることができる。したがって、本発明によれば、チップ面積の増大を最小限に抑えつつ、効率的に信号混入を防ぐことが可能となる。
【００３３】
本発明は、スイッチＳＷの数が多ければ多いほどその効果が顕著である。すなわち、スイッチ回路３に含まれる互いに隣り合うスイッチＳＷの数が多いほど、また、隣り合うスイッチ回路３の数が多いほど信号混入の影響が大きくなり、かつ、従来技術を適用したときのチップ面積の増大が非常に大きくなる。しかし、本願発明を適用することで、そのような場合でも、チップ面積の増大を最小限に抑えつつ信号混入を防止することができる。
【００３４】
上記図８では、複数の電源ラインの分割方法について説明をしている。しかし、複数の接地ライン１６、１７の分割に対しても、電源ラインの場合と同様にその分割方法を適用することができる。その場合にも、チップ面積の増大を最小限に抑えつつ、効率的に信号混入を防ぐことができる。
【００３５】
なお、本発明では、Ｐ型基板上に複数のＮＭＯＳトランジスタを有するスイッチ回路について説明しているが、Ｎ型基板上に複数のＰＭＯＳトランジスタを有するスイッチ回路についても同様に適用することができる。更に、Ｐウエル上に複数のＮＭＯＳトランジスタを有するスイッチ回路や、Ｎウエル上に複数のＰＭＯＳトランジスタを有するスイッチ回路についても同様に適用することができる。
【００３６】
次に、本発明のスイッチ回路を含む入力信号切換回路の第１の実施の形態の動作について説明する。図１０は、本発明の入力信号切換回路の第１の実施の形態の動作を示すフローチャートである。ここでは、図６の入力信号切換回路１におけるＧ（Ｙ）信号に関わる動作を例として説明する。この場合、スイッチ回路３は、スイッチＳＷ１〜ＳＷ５の５つを有している。
【００３７】
ビデオ入力信号として５系統のＧ（Ｙ）信号（Ｇ１（Ｙ１）信号〜Ｇ５（Ｙ５）信号）がスイッチ回路３へ入力（供給）される（Ｓ０１）。Ｇ１（Ｙ１）信号〜Ｇ５（Ｙ５）信号は、それぞれスイッチＳＷ１〜ＳＷ５へ供給される。スイッチ回路３は、制御信号（図示されず）に基づいて、５系統のＧ（Ｙ）信号のうちから１系統のＧ（Ｙ）信号を選択する（Ｓ０２）。例えば、Ｇ２（Ｙ２）信号を選択する場合、スイッチＳＷ２をオンにする。選択された１系統のＧ（Ｙ）信号は、スイッチＳＷ２のＮＭＯＳトランジスタ１０ａを通り、アンプ回路４へ出力される。このとき、スイッチＳＷ２はＮウエル１４を有しているので、スイッチＳＷ２と隣り合うスイッチＳＷ１やＳＷ３のＮＭＯＳトランジスタ１０は、ＮＭＯＳトランジスタ１０ａを通るＧ２（Ｙ２）信号の影響を受けることがない。すなわち、隣り合うスイッチＳＷ１やＳＷ３への信号混入を防ぐことができる。アンプ回路４は、選択されたＧ（Ｙ）信号を増幅して出力する。信号処理回路５は、増幅されたＧ（Ｙ）信号に所定の信号処理を行い（Ｓ０３）出力する（Ｓ０４）。
【００３８】
本発明により、隣り合うスイッチＳＷ同士の信号の干渉を防止でき、スイッチＳＷ間のクロストークについては無視することが可能となる。
【００３９】
（第２の実施の形態）
本発明のスイッチ回路及び入力信号切換回路の第２の実施の形態について、添付図面を参照して説明する。まず、本発明のスイッチ回路及び入力信号切換回路の第２の実施の形態の構成について説明する。本発明の入力信号切換回路の第２の実施の形態の構成は図６に示す第１の実施の形態の回路ブロック図と同一であるのでその説明を省略する。
【００４０】
本発明のスイッチ回路３の回路図については、図４に示すスイッチ回路１０３の回路図と同様であるのでその説明は省略する。ただし、図４のＮＭＯＳトランジスタ１１０及びＰＭＯＳトランジスタ１２０は、それぞれ本発明におけるＮＭＯＳトランジスタ１０及びＰＭＯＳトランジスタ２０に対応する。
【００４１】
図８は、本発明のスイッチ回路３の第２の実施の形態の構成を示す平面図と断面図である。図８（ａ）が平面図、図８（ｂ）が断面図である。スイッチ回路３は、ｎ個（ｎは２以上の自然数）のアナログスイッチであるスイッチＳＷ（ＳＷ１〜ＳＷｎ）を含んでいる。この例では、スイッチＳＷとしてＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタとを組み合わせたトランスファゲートが用いられている。ビデオ入力信号を切り換えるためのアナログスイッチは、例えば数百個程度設ける（ｎ＝数百）。隣り合うスイッチＳＷのＮＭＯＳトランジスタ１０同士は、互いの近い端部同士の距離がｄ４だけ離れて配置されている。ｄ４は、例えば、ＮＭＯＳトランジスタ１０又はＰＭＯＳトランジスタ三個分の長さ以内である。
【００４２】
各スイッチＳＷ（ＳＷ１〜ＳＷｎ）のうち、奇数番目のスイッチＳＷ（ＳＷ（２ｋ−１）：ｋは自然数）は、Ｐ型基板１５上に形成されたＰウエル１１と、Ｐウエル１１上に形成されたＮＭＯＳトランジスタ（Ｎｃｈ  ＭＯＳトランジスタ）１０と、Ｐ型基板１５上に形成されたＮウエル２１と、Ｎウエル２１上に形成されたＰＭＯＳトランジスタ（Ｐｃｈ  ＭＯＳトランジスタ）２０とを備える。ＮＭＯＳトランジスタ１０は、Ｐウエル１１上に形成された二つのＮ型拡散層１２と、二つのＮ型拡散層１２間のＰ型基板１５上に設けられたゲート１３とを含む。Ｐウエル１１は接地ライン１１６に接続されている。ＰＭＯＳトランジスタ２０は、Ｎウエル２１上に形成された二つのＰ型拡散層２２と、二つのＰ型拡散層１２２間のＰ型基板１５上に設けられたゲート２３とを含む。Ｎウエル２１は電源ライン２６に接続されている。Ｐウエル１１近傍及びＮウエル２１近傍のＰ型基板１５は、それぞれ接地ライン１７及び接地ライン２７に接続されている。
【００４３】
各スイッチＳＷ（ＳＷ１〜ＳＷｎ）のうち、偶数番目のスイッチＳＷ（ＳＷ（２ｋ）：ｋは自然数）は、Ｐ型基板１５上に形成されたＮウエル１４と、Ｎウエル１４に囲まれるようにＮウエル１４上に形成されたたＰウエル１１ａと、Ｐウエル１１ａ上に形成されたＮＭＯＳトランジスタ（Ｎｃｈ  ＭＯＳトランジスタ）１０ａと、Ｐ型基板１５上に形成されたＮウエル２１と、Ｎウエル２１上に形成されたＰＭＯＳトランジスタ（Ｐｃｈ  ＭＯＳトランジスタ）２０とを備える。ＮＭＯＳトランジスタ１０ａは、Ｐウエル１１ａ上に形成された二つのＮ型拡散層１２と、二つのＮ型拡散層１２間のＰ型基板１５上に設けられたゲート１３とを含む。Ｐウエル１１ａは接地ライン１６に接続されている。Ｎウエル１４は電源ライン１８に接続されている。ＰＭＯＳトランジスタ２０は、Ｎウエル２１上に形成された二つのＰ型拡散層２２と、二つのＰ型拡散層１２２間のＰ型基板１５上に設けられたゲート２３とを含む。Ｎウエル２１は電源ライン２６に接続されている。Ｐウエル１１近傍及びＮウエル２１近傍のＰ型基板１５は接地ライン１７に接続されている。Ｎウエル１４近傍及びＮウエル２１近傍のＰ型基板１５は、それぞれ接地ライン１７及び接地ライン２７に接続されている。
【００４４】
本発明では、このように、Ｎ型拡散層領域を形成しないＮＭＯＳトランジスタ１０を有するスイッチＳＷ（２ｋ−１）と、Ｐ型基板１５上にＮ型拡散層領域であるＮウエル１４を形成したＮＭＯＳトランジスタ１０ａを有するスイッチＳＷ（２ｋ）とを交互に配置する。ここで、スイッチＳＷ（２ｋ−１）は、Ｎウエル１４を有していないので、ＮＭＯＳトランジスタ１０がＰ型基板１５から電気的に分離していない。しかし、スイッチＳＷ（２ｋ）は、Ｎウエル１４を有しているので、ＮＭＯＳトランジスタ１０ａがＰ型基板１５から電気的に分離している。したがって、隣り合うスイッチＳＷ（２ｋ）とスイッチＳＷ（２ｋ−１）との間の信号の漏れ込みをスイッチＳＷ（２ｋ）のＮウエル１４により防ぐことができる。すなわち、隣り合うスイッチＳＷ（２ｋ）とスイッチＳＷ（２ｋ−１）との間のクロストークを防止することができる。
【００４５】
Ｐ型基板１５を電気的に分離するＮウエル１４を有さないスイッチＳＷ同士（ＳＷ（２ｋ−１）とＳＷ（２ｋ＋１））は、それらスイッチＳＷの間にＮウエル１４を有するスイッチＳＷ（ＳＷ（２ｋ））が設けられていること、及び、それらスイッチＳＷ同士の距離が離れていることから、信号の混入は極めて少ない。すなわち、Ｎウエル１４を有さないスイッチＳＷ同士（ＳＷ（２ｋ−１）とＳＷ（２ｋ＋１））の間のクロストークについては無視することが可能となる。また、ＰＭＯＳトランジスタ２０については、Ｎウエル２１でＰ型基板１５から電気的に分離されているので問題はない。
【００４６】
また、Ｎウエル１４に設けられた電源ライン１８は、他のＮウエル１４の電源ライン１８と分割されていることが望ましい。それにより、電源ラインを介した信号の干渉を防止することができる。図９に関する電源ラインの分割方法については、第１の実施の形態と同様であるのでその説明を省略する。この場合にも、電源ラインを介した信号の干渉を防止することができる。
【００４７】
全てのスイッチＳＷに対してＰ型基板１５から電気的に分離したＮ型拡散層領域（Ｎウエル１４）を設けた場合、これら全ての分離用のＮウエル１４に対して異なる電源ライン１８（３２）を設けなくてはならない。しかし、本発明の場合、分離用のＮウエル１４が設けられているスイッチＳＷの数を約半分に減らしているため、分離すべき電源ライン１８の数を少なくすることができる。その結果、そのために設けなければならない配線領域も小さくすることができる。したがって、本発明によれば、チップ面積の増大を最小限に抑えつつ、効率的に信号混入を防ぐことが可能となる。
【００４８】
本発明は、スイッチＳＷの数が多ければ多いほどその効果が顕著である。すなわち、スイッチ回路３に含まれる互いに隣り合うスイッチＳＷの数が多いほど、また、隣り合うスイッチ回路３の数が多いほど信号混入の影響が大きくなり、かつ、従来技術を適用したときのチップ面積の増大が非常に大きくなる。しかし、本願発明を適用することで、そのような場合でも、チップ面積の増大を最小限に抑えつつ信号混入を防止することができる。
【００４９】
上記図９では、複数の電源ラインの分割方法について説明をしている。しかし、複数の接地ライン１６、１７、２７の分割に対しても、電源ラインの場合と同様にその分割方法を適用することができる。その場合にも、チップ面積の増大を最小限に抑えつつ、効率的に信号混入を防ぐことができる。
【００５０】
なお、本発明では、Ｐ型基板上に複数のＮＭＯＳトランジスタを有するスイッチ回路について説明しているが、Ｎ型基板上に複数のＰＭＯＳトランジスタを有するスイッチ回路についても同様に適用することができる。更に、Ｐウエル上に複数のＮＭＯＳトランジスタを有するスイッチ回路や、Ｎウエル上に複数のＰＭＯＳトランジスタを有するスイッチ回路についても同様に適用することができる。
【００５１】
なお、本発明のスイッチ回路を含む入力信号切換回路の第２の実施の形態の動作については第１の実施の形態における入力信号切換回路の動作と実質同一なのでその説明を省略する。
【００５２】
本発明により、隣り合うスイッチＳＷ同士の信号の干渉を防止しでき、スイッチＳＷ間のクロストークについては無視することが可能となる。
【図面の簡単な説明】
【００５３】
【図１】図１は、従来の入力信号切換回路を示す回路ブロック図である。
【図２】図２は、従来のスイッチ回路の構成の一例を示す回路図である。
【図３】図３は、図２のスイッチ回路の構成を示す平面図と断面図である。
【図４】図４は、従来のスイッチ回路の構成の他の一例を示す回路図である。
【図５】図５は、図４のスイッチ回路の構成を示す平面図と断面図である。
【図６】図６は、本発明の入力信号切換回路の実施の形態の構成を示す回路ブロック図である。
【図７】図７は、本発明のスイッチ回路の第１の実施の形態の構成を示す平面図と断面図である。
【図８】図８は、本発明のスイッチ回路の第２の実施の形態の構成を示す平面図と断面図である。
【図９】図９は、電源ラインと半導体チップのパッドとの関係を示す概略図である。
【図１０】図１０は、本発明の入力信号切換回路の実施の形態の動作を示すフローチャートである。
【符号の説明】
【００５４】
１、１０１    入力信号切換回路
３、１０３    スイッチ回路
１０４    アンプ回路
１０５    信号処理回路
１０、１０ａ、１１０    ＮＭＯＳトランジスタ（Ｎｃｈ  ＭＯＳトランジスタ）
１１、１１ａ、１１１    Ｐウエル
１２、１１２    Ｎ型拡散層
１３、１１３    ゲート
１４    Ｎウエル
１５、１１５    Ｐ型基板
１６、１７、２７、１１６、１１７    接地ライン
１８、２６、１２６    電源ライン
２０、１２０    ＰＭＯＳトランジスタ（Ｐｃｈ  ＭＯＳトランジスタ）
２１、１２１    Ｎウエル
２２、１２２    Ｐ型拡散層
２３、１２３    ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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