(57)【要約】【課題】交流駆動型の表示装置において、チャージシェア期間終了の際のラッシュ電流の発生に起因するライン状のノイズの発生を防止する。【解決手段】ソースドライバ３００のサンプリング回路３２に取り込まれた１行分のデータを一斉にラッチ回路３３に転送するためのラッチストローブ信号ＬＳの論理レベルがハイレベルになっている期間中にソースチャージシェアが行われる。ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化するタイミングでは、データの取り込みを行うためのソースクロック信号ＳＣＫのクロックパルスの出力を停止させる。また、ソースクロック信号ＳＣＫのクロックパルスの出力の停止期間に応じて、表示制御回路２００からソースドライバ３００に送信されるデジタル映像信号ＤＡを遅延させる。【選択図】図１
2007072230.tif 000002
【特許請求の範囲】
【請求項１】
表示部に配設された複数の映像信号線に駆動用の映像信号を印加することにより前記表示部に画像を表示する表示装置の駆動回路であって、
前記駆動用の映像信号を生成するためのデジタル映像信号と、前記デジタル映像信号と同期して変化するクロック信号と、１表示ライン期間のうち所定の期間だけ第１のレベルとなり残余の期間には第２のレベルとなる制御信号とを出力し、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には前記デジタル映像信号および前記クロック信号の出力を停止する表示制御回路と、
前記デジタル映像信号と前記クロック信号と前記制御信号とを受け取り、前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶し、前記制御信号が第１のレベルである期間には、前記複数の映像信号線において隣接する映像信号線を互いに短絡させ、前記制御信号が第２のレベルである期間には、前記記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を前記複数の映像信号線に印加する映像信号線駆動回路と
を備えることを特徴とする、駆動回路。
【請求項２】
前記映像信号線駆動回路は、
前記制御信号に基づいて前記隣接する映像信号線の短絡を開始または終了する映像信号線短絡制御部と、
前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶するデータサンプリング部と、
前記データサンプリング部によって記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を生成し、当該駆動用の映像信号を前記複数の映像信号線に印加する駆動用映像信号生成出力部と
を備えることを特徴とする、請求項１に記載の駆動回路。
【請求項３】
前記データサンプリング部は、前記クロック信号のクロックパルスに基づいて前記デジタル映像信号のサンプリングを行い、
前記表示制御回路は、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号のクロックパルスの出力を停止し、当該クロックパルスの出力を停止する期間に応じて前記デジタル映像信号を遅延させることを特徴とする、請求項２に記載の駆動回路。
【請求項４】
前記表示制御回路は、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号を第１のレベルまたは第２のレベルのいずれかに固定することを特徴とする、請求項１から３までのいずれか１項に記載の駆動回路。
【請求項５】
請求項１から４までのいずれか１項に記載の駆動回路を備えることを特徴とする、交流駆動型の表示装置。
【請求項６】
表示部に配設された複数の映像信号線に駆動用の映像信号を印加することにより前記表示部に画像を表示する表示装置の駆動方法であって、
前記駆動用の映像信号を生成するためのデジタル映像信号と、前記デジタル映像信号と同期して変化するクロック信号と、１表示ライン期間のうち所定の期間だけ第１のレベルとなり残余の期間には第２のレベルとなる制御信号とを出力する表示制御ステップと、
前記デジタル映像信号と前記クロック信号と前記制御信号とを受け取り、前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶し、前記制御信号が第１のレベルである期間には、前記複数の映像信号線において隣接する映像信号線を互いに短絡させ、前記制御信号が第２のレベルである期間には、前記記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を前記複数の映像信号線に印加する映像信号線駆動ステップとを備え、
前記表示制御ステップにおいて、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には前記デジタル映像信号および前記クロック信号の出力を停止することを特徴とする、駆動方法。
【請求項７】
前記映像信号線駆動ステップは、
前記制御信号に基づいて前記隣接する映像信号線の短絡を開始または終了する映像信号線短絡制御ステップと、
前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶するデータサンプリングステップと、
前記データサンプリングステップで記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を生成し、当該駆動用の映像信号を前記複数の映像信号線に印加する駆動用映像信号生成出力ステップと
を含むことを特徴とする、請求項６に記載の駆動方法。
【請求項８】
前記データサンプリングステップでは、前記クロック信号のクロックパルスに基づいて前記デジタル映像信号のサンプリングを行い、
前記表示制御ステップにおいて、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号のクロックパルスの出力を停止し、当該クロックパルスの出力を停止する期間に応じて前記デジタル映像信号を遅延させることを特徴とする、請求項７に記載の駆動方法。
【請求項９】
前記表示制御ステップにおいて、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号を第１のレベルまたは第２のレベルのいずれかに固定することを特徴とする、請求項６から８までのいずれか１項に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置ならびにその駆動回路および駆動方法に関し、特に、ソースチャージシェアによって映像信号線の予備充電が行われる交流駆動型の表示装置に関する。
【背景技術】
【０００２】
近年、スイッチング素子としてＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を備えるアクティブマトリクス型液晶表示装置が知られている。この液晶表示装置は、互いに対向する２枚の絶縁性の基板から構成される液晶パネルを備えている。液晶パネルの一方の基板には、ゲートバスライン（走査信号線）とソースバスライン（映像信号線）とが格子状に設けられ、ゲートバスラインとソースバスラインとの交差部近傍にＴＦＴが設けられている。ＴＦＴは、ゲートバスラインから分岐しているゲート電極、ソースバスラインから分岐しているソース電極、およびドレイン電極とを有している。ドレイン電極は、画像を形成するために基板上にマトリクス状に配置された画素電極と接続されている。また、液晶パネルの他方の基板には、液晶層を介して画素電極との間に電圧を印加するための電極（以下「対向電極」という）が設けられており、画素電極と対向電極と液晶層とによって個々の画素が形成される（なお、このようにひとつの画素が形成される領域のことを便宜上「画素形成部」という）。そして、各ＴＦＴのゲート電極がゲートバスラインからアクティブな走査信号（ゲート信号）を受けたときに当該ＴＦＴのソース電極がソースバスラインから受ける映像信号（ソース信号）に基づいて、画素形成部に電圧が印加される。画素形成部には画素容量が形成されており、画素容量には画素値を示す電圧（以下、「画素電圧」という。）が保持される。
【０００３】
ところで、液晶には、直流電圧が加わり続けると劣化するという性質がある。このため、液晶表示装置において、液晶層には交流電圧が印加される。この液晶層への交流電圧の印加は、各画素形成部に印加する電圧の極性を１フレーム期間毎に反転させることによって、すなわち、１フレーム期間毎に対向電極の電位を基準とするソース電極の電圧（信号電圧）の極性を反転させることによって実現されている。これを具現化する技術として、ドット反転駆動と呼ばれる駆動方式やライン反転駆動と呼ばれる駆動方式が知られている。
【０００４】
図７は、従来の液晶表示装置における画素電圧の極性反転について説明するための極性図である。図７（ａ）には、或るフレーム期間（「第ｎフレーム」とする。）に表示画面上の各画素形成部に印加される画素電圧の極性が示されており、図７（ｂ）には、その次のフレーム期間（「第（ｎ＋１）フレーム」とする。）に表示画面上の各画素形成部に印加される画素電圧の極性が示されている。図７（ａ）および（ｂ）に示すように、第ｎフレームと第（ｎ＋１）フレームとでは、各画素形成部に印加される画素電圧の極性は逆になっている。また、ゲートバスラインの延びる方向に隣接する任意の２個の画素形成部の画素電圧に着目すると、一方の極性と他方の極性とは逆極性になっている。このように、ドット反転駆動が採用されている液晶表示装置においては、ゲートバスラインの延びる方向に隣接する２個の画素形成部の画素電圧の極性は互いに逆になっており、各画素形成部の画素電圧の極性はフレーム期間毎に反転している。
【０００５】
ところが、上述のような交流駆動が行われると、各画素形成部の画素電圧の極性がフレーム期間毎に反転するため、消費電力が大きくなる。そこで、「ソースチャージシェア」と呼ばれる駆動方法を採用することにより消費電力を低減させている液晶表示装置もある。「ソースチャージシェア」とは、各行（各ゲートバスライン）についてアクティブな走査信号の印加が開始される時のそれぞれをフレーム期間の開始時点と仮定したときに、それら各行についてのフレーム期間が切り替わる際の一定期間に、ソースドライバからソースバスラインへの電圧の印加を停止し、かつ、隣接する２本のソースバスラインの端子間を短絡させることによって、各画素形成部の電荷を放電させて画素電圧を中間電位にまで戻すことである。これにより、各ソースバスラインの電位を目標電位にする前に各ソースバスラインが予備的に充電され、消費電力が低減される。
【０００６】
図８は、駆動方法にソースチャージシェアが採用されている従来の液晶表示装置の信号波形図である。ソースチャージシェアは、サンプリングパルスＳＡ１〜ＳＡｎに基づいて１行分のデータについてのデジタル映像信号ＤＡのソースドライバへの取り込みが行われた後の一定期間に行われる。図８に示す例においては、時点ｔ０から時点ｔ１までの間に、ｉ行目のデータについてのデジタル映像信号ＤＡがソースドライバに与えられて当該データのソースドライバへの取り込みが行われる。そして、時点ｔ２にｉ行目のデータを一斉にラッチするためのラッチストローブ信号ＬＳの論理レベルがローレベルからハイレベルに変化し、その時点ｔ２からラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化する時点ｔ４までの期間中にソースチャージシェアが行われる。以下、ソースチャージシェアが行われる期間のことを「チャージシェア期間」という。
【０００７】
チャージシェア期間中に、書き込みの対象となる画素形成部の画素電圧が中間電位に戻る。これにより、各画素形成部について、マイナス極性の電位を中間電位に戻すための電力の供給およびプラス極性の電位を中間電位に戻すための電力の供給が不要となる。このため、ソースドライバにおいて、消費電力が低減される。また、ソースチャージシェアを行うことにより、表示装置の発熱が抑制されるという効果もある。
【特許文献１】特開平３−２９６７１１号公報
【特許文献２】特表平９−５０４３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、チャージシェア期間の終了後、ソースドライバから全てのソースバスラインに一斉に電圧が印加されるので、ソースドライバ内でラッシュ電流（突入電流）が発生する。このため、ソースドライバのグラウンド電位が一時的に上昇する。図９は、ラッシュ電流が液晶表示装置に与える影響を説明するための信号波形図である。図９に示すように、ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化するとチャージシェア期間が終了し、グラウンド電位ＧＮＤが一時的に上昇する。ここで、書き込み対象となる画素形成部の画素電圧が中間電位に戻るための十分な期間を確保するために、図８に示すように、次の行のデータについてのデジタル映像信号ＤＡの取り込みが行われている時までチャージシェア期間が継続している場合がある。このような場合、図９において参照符号ＣＬで示すソースクロック信号ＳＣＫのクロックパルスのタイミングで取り込まれたデジタル映像信号ＤＡについては、デジタル値の取り込みが正しく行われていないことがある。その理由は、ソースドライバのグラウンド電位ＧＮＤは上昇しているのに対し、外部から与えられるデジタル映像信号ＤＡはラッシュ電流の影響を受けないからである。また、全ての行について同様のタイミングでチャージシェア期間は終了する。その結果、図１０に示すように、表示部５００にライン状のノイズが現れる。
【０００９】
そこで、本発明は、交流駆動型の表示装置において、チャージシェア期間終了の際のラッシュ電流の発生に起因するライン状のノイズの発生を防止することを目的とする。
【課題を解決するための手段】
【００１０】
第１の発明は、表示部に配設された複数の映像信号線に駆動用の映像信号を印加することにより前記表示部に画像を表示する表示装置の駆動回路であって、
前記駆動用の映像信号を生成するためのデジタル映像信号と、前記デジタル映像信号と同期して変化するクロック信号と、１表示ライン期間のうち所定の期間だけ第１のレベルとなり残余の期間には第２のレベルとなる制御信号とを出力し、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には前記デジタル映像信号および前記クロック信号の出力を停止する表示制御回路と、
前記デジタル映像信号と前記クロック信号と前記制御信号とを受け取り、前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶し、前記制御信号が第１のレベルである期間には、前記複数の映像信号線において隣接する映像信号線を互いに短絡させ、前記制御信号が第２のレベルである期間には、前記記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を前記複数の映像信号線に印加する映像信号線駆動回路と
を備えることを特徴とする。
【００１１】
第２の発明は、第１の発明において、
前記映像信号線駆動回路は、
前記制御信号に基づいて前記隣接する映像信号線の短絡を開始または終了する映像信号線短絡制御部と、
前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶するデータサンプリング部と、
前記データサンプリング部によって記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を生成し、当該駆動用の映像信号を前記複数の映像信号線に印加する駆動用映像信号生成出力部と
を備えることを特徴とする。
【００１２】
第３の発明は、第２の発明において、
前記データサンプリング部は、前記クロック信号のクロックパルスに基づいて前記デジタル映像信号のサンプリングを行い、
前記表示制御回路は、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号のクロックパルスの出力を停止し、当該クロックパルスの出力を停止する期間に応じて前記デジタル映像信号を遅延させることを特徴とする。
【００１３】
第４の発明は、第１から第３の発明において、
前記表示制御回路は、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号を第１のレベルまたは第２のレベルのいずれかに固定することを特徴とする。
【００１４】
第５の発明は、交流駆動型の表示装置であって、
第１から第４までのいずれかの発明に係る駆動回路を備えることを特徴とする。
【００１５】
第６の発明は、表示部に配設された複数の映像信号線に駆動用の映像信号を印加することにより前記表示部に画像を表示する表示装置の駆動方法であって、
前記駆動用の映像信号を生成するためのデジタル映像信号と、前記デジタル映像信号と同期して変化するクロック信号と、１表示ライン期間のうち所定の期間だけ第１のレベルとなり残余の期間には第２のレベルとなる制御信号とを出力する表示制御ステップと、
前記デジタル映像信号と前記クロック信号と前記制御信号とを受け取り、前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶し、前記制御信号が第１のレベルである期間には、前記複数の映像信号線において隣接する映像信号線を互いに短絡させ、前記制御信号が第２のレベルである期間には、前記記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を前記複数の映像信号線に印加する映像信号線駆動ステップとを備え、
前記表示制御ステップにおいて、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には前記デジタル映像信号および前記クロック信号の出力を停止することを特徴とする。
【００１６】
第７の発明は、第６の発明において、
前記映像信号線駆動ステップは、
前記制御信号に基づいて前記隣接する映像信号線の短絡を開始または終了する映像信号線短絡制御ステップと、
前記クロック信号に基づいて前記デジタル映像信号をサンプリングして１表示ライン分ずつ記憶するデータサンプリングステップと、
前記データサンプリングステップで記憶されたデジタル映像信号に基づいて前記駆動用の映像信号を生成し、当該駆動用の映像信号を前記複数の映像信号線に印加する駆動用映像信号生成出力ステップと
を含むことを特徴とする。
【００１７】
第８の発明は、第７の発明において、
前記データサンプリングステップでは、前記クロック信号のクロックパルスに基づいて前記デジタル映像信号のサンプリングを行い、
前記表示制御ステップにおいて、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号のクロックパルスの出力を停止し、当該クロックパルスの出力を停止する期間に応じて前記デジタル映像信号を遅延させることを特徴とする。
【００１８】
第９の発明は、第６から第８の発明において、
前記表示制御ステップにおいて、前記制御信号が第１のレベルから第２のレベルに変化した時以降の所定の期間には、前記クロック信号を第１のレベルまたは第２のレベルのいずれかに固定することを特徴とする。
【発明の効果】
【００１９】
上記第１の発明によれば、表示制御回路から出力される制御信号に基づいて、隣接する映像信号線が互いに短絡する。すなわち、制御信号によって、ソースチャージシェアの開始タイミングおよび終了タイミングの制御が行われる。ソースチャージシェアの終了後には、全ての映像信号線に一斉に電圧が印加されるので、ラッシュ電流が発生して映像信号線駆動回路のグラウンド電位が上昇する。ところが、制御信号の論理レベルが第１のレベル（ハイレベル）から第２のレベル（ローレベル）に変化してソースチャージシェアが終了した時以降の所定の期間中には、デジタル映像信号およびクロック信号の表示制御回路からの出力が停止される。このため、ソースチャージシェアの終了後の所定の期間中には、デジタル映像信号の映像信号線駆動回路への取り込みは行われない。これにより、ソースチャージシェアの終了後に、映像信号線駆動回路において、デジタル映像信号の信号値が誤って読み取られることがなくなる。その結果、ソースチャージシェア終了後のラッシュ電流の発生に起因するライン状のノイズの発生が解消される。
【００２０】
上記第２の発明によれば、映像信号線駆動回路には、隣接する映像信号線の短絡を開始または終了する映像信号線短絡制御部と、デジタル映像信号をサンプリングして１表示ライン分ずつ記憶するデータサンプリング部と、データサンプリング部に記憶されたデジタル映像信号に基づいて駆動用の映像信号を映像信号線に印加する駆動用映像信号生成出力部とが含まれている。このため、映像信号線駆動回路の構成を従来と異なる構成とすることなく、上記第１の発明と同様、ソースチャージシェア終了後のラッシュ電流の発生に起因するライン状のノイズの発生が解消される。
【００２１】
上記第３の発明によれば、映像信号線駆動回路では表示制御回路から出力されるクロック信号のクロックパルスに基づいてデジタル映像信号のサンプリングが行われるところ、当該クロックパルスはソースチャージシェアの終了後の所定の期間中には停止する。このため、ソースチャージシェアの終了後の所定の期間中には、デジタル映像信号の映像信号線駆動回路への取り込みは行われない。また、クロックパルスの出力の停止期間に応じてデジタル映像信号が遅延する。このため、デジタル映像信号の取り込みに欠落が生じることがない。これにより、表示上の不具合が生じることなく、ソースチャージシェアの終了後のラッシュ電流の発生に起因するライン状のノイズの発生が解消される。
【００２２】
上記第４の発明によれば、ソースチャージシェアの終了後の所定の期間中、クロック信号の論理レベルをハイレベルまたはローレベルのいずれかに固定することにより、デジタル映像信号のサンプリングが停止される。このため、ハードウェアを追加することなく、本発明に係る駆動回路を実現することができる。
【００２３】
上記第５の発明によれば、ソースチャージシェアの終了後のラッシュ電流の発生に起因するライン状のノイズの発生を解消することができる交流駆動型の表示装置を実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の一実施形態について添付図面を参照しつつ説明する。
【００２５】
＜１．液晶表示装置の全体構成および動作＞
図２は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、ソースドライバ（映像信号線駆動回路）３００と、ゲートドライバ（走査信号線駆動回路）４００と、表示部５００とを備えている。表示部５００には、複数本（ｎ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｎ（以下、「１列目〜ｎ列目のソースバスライン」ともいう。）と、複数本（ｍ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｍ（以下、「１行目〜ｍ行目のゲートバスライン」ともいう。）とが設けられており、それら複数本のソースバスラインＳＬ１〜ＳＬｎと複数本のゲートバスラインＧＬ１〜ＧＬｍとの交差点近傍にＴＦＴ１０が設けられている。ＴＦＴ１０のゲート端子はゲートバスラインに接続され、ソース端子はソースバスラインに接続され、ドレイン端子は画像を形成するために基板上にマトリクス状に配置された画素電極に接続されている。また、表示部５００には、各ＴＦＴ１０にそれぞれ対応して設けられた複数個の画素形成部が含まれている。各画素形成部は、ＴＦＴ１０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される容量により画素容量Ｃｐが構成される。
【００２６】
表示制御回路２００は、外部から送られる画像信号ＤＡＴを受け取り、デジタル映像信号ＤＡと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫを出力する。なお、デジタル映像信号ＤＡとソースクロック信号ＳＣＫとは同期して変化する。
【００２７】
ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＡ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、表示部５００内の各画素形成部の画素容量を充電するために駆動用映像信号を各ソースバスラインＳＬ１〜ＳＬｎに印加する。また、ソースドライバ３００では、ソースクロック信号ＳＣＫのクロックパルスの発生タイミングに応じて、各ソースバスラインＳＬ１〜ＳＬｎに印加すべき電圧を示すデジタル映像信号ＤＡの信号値（デジタル値）が標本化データとして順次に取り込まれる。そして、その標本化データは、ラッチストローブ信号ＬＳに基づいて、アナログ電圧に変換され、駆動用映像信号として全てのソースバスラインＳＬ１〜ＳＬｎに一斉に印加される。このように、本実施形態においては、ソースバスラインＳＬ１〜ＳＬｎの駆動方式には線順次駆動方式が採用されている。
【００２８】
ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ１〜ＧＬｍへの印加を１垂直走査期間を周期として繰り返す。
【００２９】
以上のようにして、各ソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号が印加され、各ゲートバスラインＧＬ１〜ＧＬｍに走査信号が印加されることにより、表示部５００に画像が表示される。
【００３０】
＜２．ソースドライバ＞
＜２．１  ソースドライバの構成および動作＞
次に、本実施形態におけるソースドライバ３００の構成について説明する。図３は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。このソースドライバ３００は、シフトレジスタ３１とサンプリング回路３２とラッチ回路３３と選択回路３４と出力回路３５とを備えている。
【００３１】
シフトレジスタ３１にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとが入力され、シフトレジスタ３１は、これらの信号ＳＳＰ、ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれる各パルスを入力端から出力端へと順次に転送する。この転送に応じて、サンプリング回路３２には、サンプリングパルスＳＡ１〜ＳＡｎが順次に入力される。サンプリング回路３２は、表示制御回路２００から送られるデジタル映像信号ＤＡを、サンプリングパルスＳＡ１〜ＳＡｎのタイミングで標本化メモリＳＭ１〜ＳＭｎに取り込む。１行分のデータについてのデジタル映像信号ＤＡの標本化メモリＳＭ１〜ＳＭｎへの取り込みが終了すると、ラッチストローブ信号ＬＳに基づいて、標本化メモリＳＭ１〜ＳＭｎに取り込まれたデータが一斉にラッチ回路３３内の保持メモリＨＭ１〜ＨＭｎに転送される。ラッチ回路３３は、保持メモリＨＭ１〜ＨＭｎに転送されたデータを内部画像信号ｄ１〜ｄｎとして出力する。本実施形態においては、ラッチストローブ信号ＬＳの論理レベルがローレベル（第２のレベル）からハイレベル（第１のレベル）に変化した時の保持メモリＨＭ１〜ＨＭｎの値が内部画像信号ｄ１〜ｄｎとして出力される。選択回路３４は、ラッチ回路３３から出力された内部画像信号ｄ１〜ｄｎにデジタルアナログ変換を施し、アナログ信号を出力する。より詳しくは、選択回路３４では、内部画像信号ｄ１〜ｄｎに基づいて、例えば６４階調の階調基準電圧（不図示）のいずれかが選択され、その選択された階調基準電圧がアナログの電圧信号として出力される。出力回路３５は、選択回路３４から出力されたアナログ信号にインピーダンス変換を施し、変換後の信号を駆動用映像信号として出力する。なお、本実施形態においては、シフトレジスタ３１とサンプリング回路３２とラッチ回路３３とによってデータサンプリング部が実現されている。また、ラッチ回路３３と選択回路３４と出力回路３５とによって駆動用映像信号生成出力部が実現されている。
【００３２】
＜２．２  出力回路の構成および動作＞
図４は、本実施形態における出力回路３５の構成を示す回路図である。なお、図４には、１列目と２列目のソースバスラインＳＬ１、ＳＬ２に対応する部分のみを示している。この出力回路３５は、１列目のソースバスラインＳＬ１に対応してバッファアンプＢＦ１とスイッチＳＷ１とを備え、２列目のソースバスラインＳＬ２に対応してバッファアンプＢＦ２とスイッチＳＷ２とを備えている。また、この出力回路３５は、１列目のソースバスラインＳＬ１と２列目のソースバスラインＳＬ２との接続をオン／オフするためのスイッチＳＷ１２を備えている。３列目からｎ列目までのソースバスラインＳＬ３〜ＳＬｎについても、同様に、各ソースバスラインに対応してバッファアンプとスイッチとが設けられ、奇数列目のソースバスラインと偶数列目のソースバスラインとの接続をオン／オフするためのスイッチが設けられている。また、各バッファアンプＢＦ１〜ＢＦｎには、電源電圧ＶＬＳとグラウンド電位ＧＮＤとが与えられている。
【００３３】
図４に示す構成において、スイッチＳＷ１、ＳＷ２、およびＳＷ１２のオン／オフは、表示制御回路２００から出力される制御信号としてのラッチストローブ信号ＬＳによって制御される。具体的には、ラッチストローブ信号ＬＳの論理レベルがハイレベルである時には、スイッチＳＷ１およびＳＷ２はオフ状態となり、スイッチＳＷ１２はオン状態となる。その結果、奇数列目のソースバスラインと偶数列目のソースバスラインとが短絡する。一方、ラッチストローブ信号ＬＳの論理レベルがローレベルである時には、スイッチＳＷ１およびＳＷ２はオン状態となり、スイッチＳＷ１２はオフ状態となる。なお、本実施形態においては、スイッチＳＷ１、ＳＷ２、およびＳＷ１２によって映像信号線短絡制御部が実現されている。
【００３４】
＜３．駆動方法＞
次に、本実施形態における駆動方法について説明する。図１は、本実施形態における信号波形図である。表示制御回路２００は、図１に示すような信号波形のソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、デジタル映像信号ＤＡ、およびラッチストローブ信号ＬＳを出力する。ソーススタートパルス信号ＳＳＰについては、水平走査期間（１表示ライン期間）毎にパルスが出力される。ラッチストローブ信号ＬＳについては、チャージシェア期間として確保したい期間中、論理レベルがハイレベルで維持される。ソースクロック信号ＳＣＫについては、デジタル映像信号ＤＡによって各列のデータが送られるタイミングに同期してクロックパルスが出力されるが、ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化する時にはクロックパルスは出力されない。すなわち、ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化する時には、ソースクロック信号ＳＣＫの論理レベルはハイレベル（第１のレベル）またはローレベル（第２のレベル）に固定される。デジタル映像信号ＤＡについては、一定間隔で各列のデータが送られるが、ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化する時にはデータの送信は行われない。
【００３５】
＜４．作用＞
次に、図１を参照しつつ、上述のような駆動方法による作用について説明する。なお、ｉ行目のデータについてのデジタル映像信号ＤＡをソースドライバ３００に取り込むために、時点ｔ０にソーススタートパルス信号ＳＳＰのパルスが発生するものとして説明する。図１に示すように、ソーススタートパルス信号ＳＳＰのパルスの発生後、ソースクロック信号ＳＣＫのクロックパルスに応じて、各ソースバスラインＳＬ１〜ＳＬｎに対応してサンプリングパルスＳＡ１〜ＳＡｎが順次に出力される。時点ｔ１に、表示制御回路２００からソースドライバ３００へのデジタル映像信号ＤＡによるｉ行目のデータの送信が終了する。この時点ｔ１においては、ｉ行目のデータが標本化データとしてサンプリング回路３２内の標本化メモリＳＭ１〜ＳＭｎに保持されている。その後、時点ｔ２に、ラッチストローブ信号ＬＳの論理レベルがローレベルからハイレベルに変化する。これにより、標本化メモリＳＭ１〜ＳＭｎに保持されているｉ行目のデータが一斉にラッチ回路３３内の保持メモリＨＭ１〜ＨＭｎに転送される。
【００３６】
上述のとおり、ラッチストローブ信号ＬＳの論理レベルがハイレベルである時には、スイッチＳＷ１およびＳＷ２はオフ状態となり、スイッチＳＷ１２はオン状態となる。従って、時点ｔ２になると、出力回路３５の状態は図５に示すようなものとなる。これにより、ソースチャージシェアが開始する。より詳しくは、ソースドライバ３００とソースバスラインＳＬ１〜ＳＬｎとは切り離され、隣接するソースバスラインが２本ずつ互いに接続される（短絡する）。その結果、各ソースバスラインＳＬ１〜ＳＬｎの電位が中間電位へと変化し始める。
【００３７】
時点ｔ３になると、（ｉ＋１）行目のデータについての表示制御回路２００からソースドライバ３００へのデジタル映像信号ＤＡの送信が開始する。（ｉ＋１）行目のデータについても、ｉ行目のデータと同様に、ソースクロック信号ＳＣＫのクロックパルスに応じて出力されるサンプリングパルスＳＡ１〜ＳＡｎに基づいて、サンプリング回路３２内の標本化メモリＳＭ１〜ＳＭｎへの取り込みが行われる。
【００３８】
時点ｔ４になると、ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化する。上述のとおり、ラッチストローブ信号ＬＳの論理レベルがローレベルである時には、スイッチＳＷ１およびＳＷ２はオン状態となり、スイッチＳＷ１２はオフ状態となる。従って、時点ｔ４になると、出力回路３５の状態は図６に示すようなものとなる。これにより、時点ｔ４になると、ソースチャージシェアは終了し、全てのソースバスラインＳＬ１〜ＳＬｎに一斉に駆動用映像信号が印加される。この時、出力回路３５のバッファアンプＢＦ１〜ＢＦｎにラッシュ電流が発生するが、本実施形態においては、図１に示すように、チャージシェア期間の終了時には、ソースクロック信号ＳＣＫのクロックパルスの出力は停止されている。従って、チャージシェア期間の終了時には、デジタル映像信号ＤＡをサンプリング回路３２に取り込むためのサンプリングパルスは出力されない。このため、ラッシュ電流の発生に起因するグラウンド電位ＧＮＤの上昇があっても、デジタル映像信号ＤＡの取り込みが行われず、デジタル映像信号ＤＡの信号値の読み取りの誤りによるノイズが発生することはない。また、図１に示すように、ソースクロック信号ＳＣＫのクロックパルスの出力の停止に応じて、表示制御回路２００からソースドライバ３００へのデジタル映像信号ＤＡの送信が遅延されている。このため、データの取り込みに欠落が生じることはない。
【００３９】
＜５．効果＞
以上のように、本実施形態によると、ソースドライバ３００の出力回路３５には、ソースバスラインとバッファアンプとの接続をオン／オフするためのスイッチと、奇数列目のソースバスラインと偶数列目のソースバスラインとの接続をオン／オフするためのスイッチとが設けられており、それらのスイッチのオン／オフはラッチストローブ信号ＬＳによって制御される。或る行のデータについてのソースドライバ３００内のサンプリング回路３２への取り込みが終了すると、サンプリング回路３２に取り込まれたデータを一斉にラッチ回路３３へ転送するために、ラッチストローブ信号ＬＳの論理レベルがローレベルからハイレベルに変化する。これにより、ソースバスラインＳＬ１〜ＳＬｎとバッファアンプＢＦ１〜ＢＦｎとは切り離され、奇数列目のソースバスラインと偶数列目のソースバスラインとは接続され、ソースチャージシェアが行われる。その後、ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化すると、ソースバスラインＳＬ１〜ＳＬｎとバッファアンプＢＦ１〜ＢＦｎとは接続され、奇数列目のソースバスラインと偶数列目のソースバスラインとは切り離される。これにより、ソースチャージシェアは終了し、全てのソースバスラインＳＬ１〜ＳＬｎに駆動用映像信号が一斉に印加される。ここで、ソースチャージシェアが終了するタイミングにおいては、ソースクロック信号ＳＣＫのクロックパルスの出力は停止されている。従って、ソースチャージシェアの終了時には、ソースドライバ３００において、デジタル映像信号ＤＡの取り込みは行われない。このため、バッファアンプＢＦ１〜ＢＦｎにラッシュ電流が発生してグラウンド電位ＧＮＤが上昇しても、デジタル映像信号ＤＡの信号値が誤って読み取られることはない。これにより、ソースチャージシェアの終了後のラッシュ電流の発生に起因するライン状のノイズの発生が解消される。
【００４０】
＜６．その他＞
上記実施形態においては、アクティブマトリクス型液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。交流駆動型の表示装置であれば、本発明を適用することができる。
【００４１】
また、上記実施形態においては、ソースチャージシェアの開始タイミングおよび終了タイミングはラッチストローブ信号ＬＳに基づいて制御されているが、本発明はこれに限定されない。ソースチャージシェアの終了タイミングにはデジタル映像信号ＤＡの取り込みが行われない構成であれば、本発明を適用することができる。
【００４２】
さらに、上記実施形態においては、ソースチャージシェアの終了後、ソースクロック信号ＳＣＫのクロックパルスの出力は１クロック周期に相当する期間中のみ停止しているが、本発明はこれに限定されない。例えば、ソースチャージシェアの終了後、ソースクロック信号ＳＣＫの３クロック周期に相当する期間だけラッシュ電流の発生に起因してグラウンド電位ＧＮＤが上昇しているのであれば、ソースクロック信号ＳＣＫのクロックパルスの出力を３クロック周期だけ停止させて当該期間だけデジタル映像信号ＤＡの伝送を遅延させる構成にすれば良い。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置における信号波形図である。
【図２】上記実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。
【図３】上記実施形態におけるソースドライバの構成を示すブロック図である。
【図４】上記実施形態における出力回路の構成を示す回路図である。
【図５】上記実施形態において、チャージシェア期間における出力回路の状態を示す回路図である。
【図６】上記実施形態において、チャージシェア期間以外の期間における出力回路の状態を示す回路図である。
【図７】従来例において、画素電圧の極性反転について説明するための極性図である。
【図８】従来例における信号波形図である。
【図９】従来例において、ラッシュ電流が液晶表示装置に与える影響を説明するための信号波形図である。
【図１０】従来例において、ラッシュ電流に起因する表示部のノイズについて説明するための図である。
【符号の説明】
【００４４】
３１…シフトレジスタ
３２…サンプリング回路
３３…ラッチ回路
３４…選択回路
３５…出力回路
２００…表示制御回路
３００…ソースドライバ
４００…ゲートドライバ
５００…表示部
ＤＡ…デジタル映像信号
ＬＳ…ラッチストローブ信号
ＳＡ１〜ＳＡｎ…サンプリングパルス
ＳＣＫ…ソースクロック信号
ＳＳＰ…ソーススタートパルス信号
ＳＬ１〜ＳＬｎ…ソースバスライン（映像信号線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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