(57)【要約】【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さいポリイミド（膜厚２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部のポリイミドの配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。【選択図】    図３
2007149885.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板にスイッチング素子を集積化し、第１ＲＦポートと、第２ＲＦポートと、制御端子に接続するスイッチ回路装置であって、
前記基板上に設けられた櫛状のソース電極、ゲート電極、ドレイン電極と、
前記ソース電極およびドレイン電極にそれぞれ接続するソース配線電極およびドレイン配線電極と、
前記ゲート電極の一端を曲折し、前記ソース配線電極またはドレイン配線電極の一端の近傍に配置された曲折部と、
前記ゲート電極の他端が接続し、前記ソース配線電極または前記ドレイン配線電極と交差して延在するゲート配線と、
前記ゲート配線上を覆って設けられた比誘電率の大きい第１絶縁膜と、
前記第１絶縁膜上に設けられた比誘電率の小さい第２絶縁膜と、
を具備することを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
化合物半導体基板上にスイッチング素子を集積化し、第１ＲＦポート、第２ＲＦポート及び制御端子に接続する化合物半導体スイッチ回路装置であって、
前記基板上に積層され、バッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む半導体層と、
前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、
前記動作領域上に設けられ、前記第１ＲＦポート、前記第２ＲＦポートおよび前記制御端子にそれぞれ接続する櫛状のソース電極、ドレイン電極およびゲート電極と、
前記ソース電極およびドレイン電極にそれぞれ接続するソース配線電極およびドレイン配線電極と、
前記ゲート電極の一端を曲折し、前記ソース配線電極またはドレイン配線電極の一端の近傍に配置された曲折部と、
前記ゲート電極の他端が接続し、前記ソース配線電極または前記ドレイン配線電極と交差して延在するゲート配線と、
前記ゲート配線上を覆って設けられた比誘電率の大きい第１絶縁膜と、
前記第１絶縁膜上に設けられた比誘電率の小さい第２絶縁膜と、
を具備することを特徴とする化合物半導体スイッチ回路装置。
【請求項３】
前記第１絶縁膜は、前記第２絶縁膜より膜厚が薄いことを特徴とする請求項１または請求項２に記載の化合物半導体スイッチ回路装置。
【請求項４】
前記第１絶縁膜は窒化膜であることを特徴とする請求項１または請求項２に記載の化合物半導体スイッチ回路装置。
【請求項５】
前記第２絶縁膜はポリイミドであることを特徴とする請求項１または請求項２に記載の化合物半導体スイッチ回路装置。
【請求項６】
前記ソース配線電極および前記ドレイン配線電極は、それぞれソース配線およびドレイン配線とを有し、前記ゲート配線は、前記ソース配線または前記ドレイン配線に沿って延在することを特徴とする請求項１または請求項２に記載の化合物半導体スイッチ回路装置。
【請求項７】
前記曲折部は隣り合う前記ソース電極またはドレイン電極の櫛歯の一端と、前記ドレイン配線または前記ソース配線との間に配置されることを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項８】
１つの曲折部と他の曲折部は連続することを特徴とする請求項１または請求項２に記載の化合物半導体スイッチ回路装置。
【請求項９】
前記スイッチング素子は、前記ソース電極、ゲート電極、ドレイン電極により構成されるＦＥＴを直列に多段接続してなることを特徴とする請求項１または請求項２に記載の化合物半導体スイッチ回路装置。
【請求項１０】
前記第１ＲＦポートおよび第２ＲＦポート間に高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項１１】
第１ＲＦポートと、第２ＲＦポートと、制御端子に接続するスイッチング素子を化合物半導体基板に集積化する化合物半導体スイッチ回路装置の製造方法において、
前記基板上に動作領域を形成する工程と、
該動作領域上に櫛状のソース電極およびドレイン電極を形成する工程と、
前記動作領域とショットキー接合を形成する櫛状のゲート電極と、該ゲート電極に接続するゲート配線とを形成する工程と、
前記ゲート配線上を比誘電率の大きい第１絶縁膜で被覆する工程と、
前記第１絶縁膜上を比誘電率の小さい第２絶縁膜で被覆する工程と、
前記第１絶縁膜および前記第２絶縁膜上に延在し前記ソース電極または前記ドレイン電極と接続するソース配線電極またはドレイン配線電極を形成する工程と、
を具備することを特徴とする化合物半導体スイッチ回路装置の製造方法。
【請求項１２】
第１ＲＦポートと、第２ＲＦポートと、制御端子に接続し、高周波アナログ信号をスイッチングするスイッチング素子を化合物半導体基板上に集積化する化合物半導体スイッチ集積回路装置の製造方法であって、
前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化領域により動作領域を分離する工程と、
該動作領域上に櫛状のソース電極およびドレイン電極を形成する工程と、
前記動作領域とショットキー接合を形成する櫛状のゲート電極と、該ゲート電極に接続するゲート配線とを形成する工程と、
前記ゲート配線上を比誘電率の大きい第１絶縁膜で被覆する工程と、
前記第１絶縁膜上を比誘電率の小さい第２絶縁膜で被覆する工程と、
前記第１絶縁膜および前記第２絶縁膜上に延在し前記ソース電極または前記ドレイン電極と接続するソース配線電極またはドレイン配線電極を形成する工程と、
を具備することを特徴とする化合物半導体スイッチ回路装置の製造方法。
【請求項１３】
前記第１絶縁膜は、前記第２絶縁膜より膜厚を薄く形成することを特徴とする請求項１１または請求項１２に記載の化合物半導体スイッチ回路装置の製造方法。
【請求項１４】
前記第１絶縁膜は窒化膜であることを特徴とする請求項１１または請求項１２に記載の化合物半導体スイッチ回路装置の製造方法。
【請求項１５】
前記第２絶縁膜はポリイミドであることを特徴とする請求項１１または請求項１２に記載の化合物半導体スイッチ回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体スイッチ回路装置およびその製造方法に係り、特に高周波信号の漏れを抑制し、歪み特性の劣化を防止した化合物半導体スイッチ回路装置およびその製造方法に関する。
【背景技術】
【０００２】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチング素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている（例えば特願２００４−３７１８３１号明細書参照。）。
【０００３】
図２４は、従来の化合物半導体チップの一例として、ＦＥＴを複数段接続した２つのスイッチング素子からなるスイッチＭＭＩＣを示す。
【０００４】
化合物半導体基板に第１および第２スイッチング素子ＳＷ１、ＳＷ２となる２つのＦＥＴ群を配置する。各ＦＥＴ群は４つのＦＥＴを直列に接続したものである。各ＦＥＴ群を構成する８つのゲート電極にはそれぞれ、第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２が接続されている。また共通入力端子ＩＮおよび出力端子ＯＵＴ１およびＯＵＴ２に接続する電極パッドＩ、Ｏ１、Ｏ２と、制御端子Ｃｔｌ１およびＣｔｌ２にそれぞれ接続する２つの電極パッドＣ１およびＣ２が基板の周辺に設けられている。
【０００５】
点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極を形成するゲート金属層２２０であり、実線で示した第３層目の金属層による配線は各素子の接続およびパッドの形成を行う配線金属層２３０である。第１層目の金属層であるオーミック金属層は各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図２４では、配線金属層と重なるために図示されていない。
【０００６】
第１スイッチング素子ＳＷ１のＦＥＴ１−１〜ＦＥＴ１−４、および第２スイッチング素子ＳＷ２のＦＥＴ２−１〜ＦＥＴ２−４は全て同様の構成である。例えば、ＦＥＴ１−１は上側から伸びる櫛状の６本の配線金属層２３０が共通入力端子パッドＩに接続されるソース電極２１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）が設けられる。各ソース電極２１５は配線金属層２３０によるソース配線２３１によりそれぞれ接続されている。
【０００７】
また下側から伸びる櫛歯状の６本の配線金属層２３０がＦＥＴ１−１のドレイン電極２１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）が設けられる。各ドレイン電極２１６は配線金属層２３０によるドレイン配線２３２によりそれぞれ接続されている。
【０００８】
ソース電極２１５およびドレイン電極２１６は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２２０で形成されるゲート電極２１７が１１本の櫛歯形状に配置されている。各ゲート電極２１７は、実線で示す動作領域１００外でゲート配線２２１によってそれぞれ接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２４において第１スイッチング素子ＳＷ１の交差部ＣＰ’（丸印部分）は、ゲート配線２２１と、ソース電極２１５またはドレイン電極２１６が窒化膜（不図示）を介して交差する領域である。しかし実験の結果、このような構造では２次高調波歪が悪化することが判った。
【００１０】
これは、例えば第１スイッチング素子ＳＷ１がオフ側のスイッチング素子の場合、交差部ＣＰ’においてはソース電極２１５またはドレイン電極２１６を通過する高周波信号が窒化膜を介してゲート配線２２１に漏れるためと考えられる。
【００１１】
詳細は後述するが、交差部ＣＰ’の面積を決定するゲート配線幅ｄｇを変化させて２次高調波レベルを測定した結果によれば、ゲート配線２２１の幅が小さい方が２次高調波レベルが改善される。つまり、スイッチＭＭＩＣ全体として交差部ＣＰ’の面積を低減し、寄生容量を低下させることによって、２次高調波レベルを改善できる。
【００１２】
しかし現在のスイッチＭＭＩＣにおいて、ゲート配線２２１の抵抗値が大きくなり過ぎないようにするためゲート配線の幅の最小値は１μｍ程度であり、これ以上の細線化は現実的でない。また、ゲート配線の幅を１μｍまで細線化したとしても２次高調波の改善は十分なレベルに達しない。具体的には、入力パワーが２９ｄＢｍにおいて、ゲート配線の幅が１μｍの場合の２次高調波レベルは−６２ｄＢｃである。しかし、ＣＤＭＡ(Code  Division  Multiple  Access：符号分割多重接続)方式の携帯電話端末で使用されるスイッチＭＭＩＣの２次高調波は２９ｄＢｍ程度のパワーを入力した場合、−７５ｄＢｃ程度のレベルが要求される。これは、ＣＤＭＡ方式の携帯電話端末において混信を防ぐために必要なレベルであり、ゲート配線の幅を１μｍまで細線化して寄生容量の低減を図っても、このレベルには不足である。
【課題を解決するための手段】
【００１３】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、化合物半導体基板にスイッチング素子を集積化し、第１ＲＦポートと、第２ＲＦポートと、制御端子に接続するスイッチ回路装置であって、前記基板上に設けられた櫛状のソース電極、ゲート電極、ドレイン電極と、前記ソース電極およびドレイン電極にそれぞれ接続するソース配線電極およびドレイン配線電極と、前記ゲート電極の一端を曲折し、前記ソース配線電極またはドレイン配線電極の一端の近傍に配置された曲折部と、前記ゲート電極の他端が接続し、前記ソース配線電極または前記ドレイン配線電極と交差して延在するゲート配線と、前記ゲート配線上を覆って設けられた比誘電率の大きい第１絶縁膜と、前記第１絶縁膜上に設けられた比誘電率の小さい第２絶縁膜と、を具備することにより解決するものである。
【００１４】
第２に、化合物半導体基板上にスイッチング素子を集積化し、第１ＲＦポート、第２ＲＦポート及び制御端子に接続する化合物半導体スイッチ回路装置であって、前記基板上に積層され、バッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む半導体層と、前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、前記動作領域上に設けられ、前記第１ＲＦポート、前記第２ＲＦポートおよび前記制御端子にそれぞれ接続する櫛状のソース電極、ドレイン電極およびゲート電極と、前記ソース電極およびドレイン電極にそれぞれ接続するソース配線電極およびドレイン配線電極と、前記ゲート電極の一端を曲折し、前記ソース配線電極またはドレイン配線電極の一端の近傍に配置された曲折部と、前記ゲート電極の他端が接続し、前記ソース配線電極または前記ドレイン配線電極と交差して延在するゲート配線と、前記ゲート配線上を覆って設けられた比誘電率の大きい第１絶縁膜と、前記第１絶縁膜上に設けられた比誘電率の小さい第２絶縁膜と、を具備することにより解決するものである。
【００１５】
第３に、第１ＲＦポートと、第２ＲＦポートと、制御端子に接続するスイッチング素子を化合物半導体基板に集積化する化合物半導体スイッチ回路装置の製造方法において、前記基板上に動作領域を形成する工程と、該動作領域上に櫛状のソース電極およびドレイン電極を形成する工程と、前記動作領域とショットキー接合を形成する櫛状のゲート電極と、該ゲート電極に接続するゲート配線とを形成する工程と、前記ゲート配線上を比誘電率の大きい第１絶縁膜で被覆する工程と、前記第１絶縁膜上を比誘電率の小さい第２絶縁膜で被覆する工程と、前記第１絶縁膜および前記第２絶縁膜上に延在し前記ソース電極または前記ドレイン電極と接続するソース配線電極またはドレイン配線電極を形成する工程と、を具備することにより解決するものである。
【００１６】
第４に、第１ＲＦポートと、第２ＲＦポートと、制御端子に接続し、高周波アナログ信号をスイッチングするスイッチング素子を化合物半導体基板上に集積化する化合物半導体スイッチ集積回路装置の製造方法であって、  前記基板上にバッファ層、第１電子供給層、チャネル層、第２電子供給層、該第２電子供給層と格子整合する第１ノンドープ層、該第１ノンドープ層と格子整合する第２ノンドープ層、該第２ノンドープ層と格子整合する第３ノンドープ層、該第３ノンドープ層と格子整合する安定層、該安定層と格子整合するキャップ層を含む複数の半導体層を積層し、絶縁化領域により動作領域を分離する工程と、該動作領域上に櫛状のソース電極およびドレイン電極を形成する工程と、前記動作領域とショットキー接合を形成する櫛状のゲート電極と、該ゲート電極に接続するゲート配線とを形成する工程と、前記ゲート配線上を比誘電率の大きい第１絶縁膜で被覆する工程と、前記第１絶縁膜上を比誘電率の小さい第２絶縁膜で被覆する工程と、前記第１絶縁膜および前記第２絶縁膜上に延在し前記ソース電極または前記ドレイン電極と接続するソース配線電極またはドレイン配線電極を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１７】
本発明に依れば以下の効果が得られる。
【００１８】
第１に、ゲート配線とソース配線電極、またはドレイン配線電極との交差部において、ゲート配線上に窒化膜およびポリイミドを配置し、その上にソース配線電極またはドレイン配線電極を延在する。これによりゲート電極のパターンが櫛状であっても交差部の寄生容量は十分小さくなり、高周波信号の漏れが発生しなくなる。従って、２次高調波レベルを十分低くできる。
【００１９】
第２に、ゲート電極のパターンが櫛状であるので、メアンダー形状のゲート電極と比較して静電破壊電圧を向上させることができる。
【００２０】
第３に、ゲート配線の上方にポリイミドを配置すればよく、従来のスイッチＭＭＩＣのゲート配線、配線金属層のパターンを変更せずに実施できる。従ってチップ面積を維持して寄生容量の低減が実現できる。
【００２１】
第４に、ゲート電極の櫛歯の一端を延在して曲折部を設け、曲折部を全てのソース配線電極−ドレイン配線電極間に配置する。
【００２２】
これにより、ソース配線電極−ドレイン配線電極間（櫛歯のソース電極−ドレイン配線間および櫛歯のドレイン電極−ソース配線間）において、基板を介して流れる高周波電流をゲート電極（曲折部）により遮断できる。すなわち、スイッチＭＭＩＣにおいて、１層目および２層目のソース電極−ドレイン電極間の従来の高周波信号のリーク経路は全てゲート電極またはゲート配線で遮断できる。
【００２３】
オフ側ＦＥＴにおいてゲート電極またはゲート配線は、高周波信号としてＧＮＤ電位である。従って、オフ側ＦＥＴの従来の高周波信号の全てのリーク経路において、ソース電極とドレイン電極の電位の間にＧＮＤ電位が配置されたこととなる。つまりソース電極およびドレイン電極間の直接的な高周波信号の電界が、ソース電極およびドレイン電極間に高周波信号としてＧＮＤ電位のゲート電極またはゲート配線を配置することにより、大幅に弱まるため、ソース電極−ドレイン電極間の高周波信号の漏れを防止できる。このことにより３次高調波レベルを十分に低くできる。
【００２４】
第５に、ポリイミドは従来より他の金属層の交差箇所においてショート防止のために設けられていたものである。すなわち、特別な工程を付加することなくポリイミド形成パターンの変更のみで寄生容量の低減を図ることができる。
【発明を実施するための最良の形態】
【００２５】
図１から図２３を参照し、本発明の実施の形態を詳細に説明する。
【００２６】
まず、図１から図８を参照して第１の実施形態を説明する。図１は、ＦＥＴを複数段接続した４つのスイッチング素子からなるＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣの一例を示す回路図である。
【００２７】
ＤＰＤＴは、ＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、２つの第１ＲＦポート（第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２）と２つの第２ＲＦポート（第１共通出力端子ＯＵＴ１、第２共通出力端子ＯＵＴ２）を有する。第１および第２スイッチング素子ＳＷ１、ＳＷ２で構成されるＳＰＤＴスイッチと、第３および第４スイッチング素子ＳＷ３、ＳＷ４で構成される他のＳＰＤＴスイッチを、第２ＲＦポートで互いに接続した構成である。
【００２８】
各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。これらのスイッチング素子を構成するＦＥＴはディプレッション型ＦＥＴ（Ｄ−ＦＥＴ）である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。
【００２９】
第１スイッチング素子ＳＷ１の一端（ＦＥＴ１−３）のドレイン電極（またはソース電極）は、第３スイッチング素子ＳＷ３の一端（ＦＥＴ３−３）のドレイン電極（またはソース電極）と接続し、第２スイッチング素子ＳＷ２の一端（ＦＥＴ２−３）のドレイン電極（またはソース電極）は、第４スイッチング素子ＳＷ４の一端（ＦＥＴ４−３）のドレイン電極（またはソース電極）と接続する。
【００３０】
第１および第２スイッチング素子ＳＷ１、ＳＷ２の他端（ＦＥＴ１−１、ＦＥＴ２−１）のソース電極（またはドレイン電極）は第１共通入力端子ＩＮ１に接続し、第３および第４スイッチング素子ＳＷ３、ＳＷ４の他端（ＦＥＴ３−１、ＦＥＴ４−１）のソース電極（またはドレイン電極）は第２共通入力端子ＩＮ２に接続する。
【００３１】
また第１、第３スイッチング素子ＳＷ１、ＳＷ３に共通の第１共通出力端子ＯＵＴ１、およびまた第２、第４スイッチング素子ＳＷ２、ＳＷ４に共通の第２共通出力端子ＯＵＴ２を有する。尚、スイッチＭＭＩＣにおいては、ソース電極およびドレイン電極は等価である。従って以下ソース電極およびドレイン電極はこれらを入れ替えても同様である。
【００３２】
また、第１スイッチング素子ＳＷ１と第４スイッチング素子ＳＷ４のＦＥＴのゲート電極にはそれぞれコントロール抵抗ＣＲが接続し、破線で示すロジック素子Ｌを介して制御端子Ｃｔｌに接続する。また第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３のゲート電極もそれぞれコントロール抵抗ＣＲを介してロジック素子ＬのポイントＰに接続する。
【００３３】
コントロール抵抗ＣＲは、交流接地となる制御端子Ｃｔｌの直流電位およびロジック素子ＬのポイントＰの直流電位に対して、ゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲの抵抗値はそれぞれ５ＫΩ〜１０ＫΩ程度である。
【００３４】
第１実施形態のスイッチＭＭＩＣはロジック素子Ｌを備える。ロジック素子Ｌはインバータ回路であり、構成は次のとおりである。
【００３５】
ソース電極がＧＮＤ端子に接続されたエンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）のドレイン電極がポイントＰであり、ポイントＰに負荷抵抗Ｒｌの一端が接続し、負荷抵抗Ｒｌの他端が電源端子ＶＤＤに接続する。Ｅ−ＦＥＴのゲート電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。
【００３６】
制御端子ＣｔｌとＧＮＤ端子間およびポイントＰとＧＮＤ端子間には、雑音吸収および発振防止のためそれぞれ容量Ｃｉおよび容量Ｃｒが接続されている。また入力抵抗Ｒｉは静電破壊防止、雑音吸収および発振防止のために配置されている。
【００３７】
ロジック素子Ｌ（インバータ回路）の動作は次のとおりである。制御端子Ｃｔｌに印加されたロジック信号はインバータにより反転され、ポイントＰに制御信号の反転信号が発生する。すなわち制御端子Ｃｔｌが３ＶのときはポイントＰは０Ｖとなり、制御端子Ｃｔｌが０ＶのときはポイントＰは３Ｖとなる。
【００３８】
図１のＤＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。制御端子Ｃｔｌに３Ｖが印加されるとき、制御端子Ｃｔｌの信号がそのままゲート電極に入力される第１スイッチング素子ＳＷ１および第４スイッチング素子ＳＷ４が、オンとなる。これにより、第１共通入力端子ＩＮ１−第１共通出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２共通出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。
【００３９】
一方ポイントＰの信号、すなわち反転信号０Ｖがゲート電極に入力される第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は、オフとなる。従って、第１共通入力端子ＩＮ１−第２共通出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１共通出力端子ＯＵＴ１間が遮断される。制御端子Ｃｔｌに０Ｖが印加されるときはその逆の動作である。
【００４０】
このようなＤＰＤＴでは、第１ＲＦポートと第２ＲＦポートを入れ替えて使用することができる。その場合には共通入力端子から共通出力端子へ向かう高周波信号の経路が逆向きとなる。
【００４１】
図２は、上記のＤＰＤＴを化合物半導体基板の１チップに集積化した平面図である。回路を構成するそれぞれの素子のパターン配置は図１の回路図の配置とほぼ同様である。ＦＥＴはＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）のいずれでも良いが、ここでは主にＨＥＭＴを用いて説明する。
【００４２】
ＨＥＭＴの基板構造は、例えば半絶縁性ＧａＡｓ基板上にバッファ層、電子供給層、チャネル（電子走行）層、キャップ層等を積層したものである。また、ＨＥＭＴにおいては、バッファ層に達する絶縁化領域６０で分離することにより、動作領域１００、コントロール抵抗ＣＲ、負荷抵抗Ｒｌや入力抵抗Ｒｉなどの伝導領域を形成する。ここでは伝導領域はたとえばｎ型の不純物領域である。
【００４３】
第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４は、それぞれ３つのＦＥＴを直列接続したＦＥＴ群である。各スイッチング素子ＳＷ１〜ＳＷ４のゲート電極にはそれぞれ、コントロール抵抗ＣＲが接続されている。また第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２、第１共通出力端子ＯＵＴ１、第２共通出力端子ＯＵＴ２に接続する第１共通入力端子パッドＩ１、第２共通入力端子パッドＩ２、第１共通出力端子パッドＯ１、第２共通出力端子パッドＯ２が基板の周辺に設けられている。破線で囲まれたロジック素子Ｌは、図２の如くＥ−ＦＥＴや各端子に対応するパッドＶ、Ｇ、Ｃ、負荷抵抗Ｒｌ、入力抵抗Ｒｉ、容量Ｃｒ、Ｃｉなどが配置される。ロジック素子Ｌの構成および動作は上記の通りであり詳細については、ここでの説明は省略する。
【００４４】
また各スイッチング素子は、同様の構成であるので、以下第１スイッチング素子ＳＷ１について説明する。
【００４５】
ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３はそれぞれ、第１層目の金属層であり基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）によって、第１ソース電極１３および第１ドレイン電極１４が形成される。尚、図２ではオーミック金属層は第２配線金属層４０と重なるために図示されていない。
【００４６】
第２層目の金属層はゲート金属層（例えばＰｔ／Ｍｏ）２０であり、ゲート配線電極Ｇを形成する。ゲート配線電極Ｇは櫛状であり、ゲート配線電極Ｇの各櫛歯（以下ゲート電極１７）がゲート配線２１により接続されたものである。ゲート配線２１もゲート金属層２０により形成され、すなわちゲート電極１７とゲート配線２１は連続している。
【００４７】
第３層目の金属層は第１配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０であり、ハッチングの如く各電極パッド（Ｖ、Ｇ、Ｃ、Ｉ１、Ｉ２、Ｏ１、Ｏ２）、容量Ｃｉ、Ｃｒの下部電極および配線を形成する。
【００４８】
第４層目の金属層は第２配線金属層（Ｔｉ／Ｐｔ／Ａｕ）４０であり、オーミック金属層に重畳しソース配線電極ＳＥおよびドレイン配線電極ＤＥを形成する。ソース配線電極ＳＥは櫛状であり、第１ソース電極１３と重畳するソース配線電極ＳＥの各櫛歯（以下第２ソース電極１５）がソース配線３１により接続されたものである。ソース配線３１も第２配線金属層４０により形成され、すなわち第２ソース電極１５とソース配線３１は連続してソース配線電極ＳＥを構成する。
【００４９】
ドレイン配線電極ＤＥは櫛状であり、第１ドレイン電極１４と重畳するドレイン配線電極ＤＥの各櫛歯（以下第２ドレイン電極１６）がドレイン配線３２により接続されたものである。ドレイン配線３２も第２配線金属層４０により形成され、すなわち第２ドレイン電極１６とドレイン配線３２は連続してドレイン配線電極ＤＥを構成する。第２配線金属層４０は、パッドも形成する。
【００５０】
すなわち、ソース配線電極ＳＥ、ドレイン配線電極ＤＥは第２配線金属層４０のみで形成されるが、各パッドは第１配線金属層３０および第２配線金属層４０の２層を積層して形成される。
【００５１】
また第１配線金属層３０、第２配線金属層４０により、第１スイッチング素子ＳＷ１〜〜第４スイッチング素子ＳＷ４とロジック素子Ｌとを接続する所望のパターンの配線が形成される。配線は、第１配線金属層３０および第２配線金属層４０がそれぞれ単層でパターンニングされる領域と、絶縁膜を介して互いに交差する領域がある。
【００５２】
動作領域１００において、ＦＥＴ１−１は左側から伸びる３本の第２配線金属層４０が第１共通入力端子パッドＩ１に接続される第２ソース電極１５であり、この下にオーミック金属層で形成される第１ソース電極１３がある。また右側から伸びる３本の第２配線金属層４０がＦＥＴ１−１の第２ドレイン電極１６であり、この下に第１ドレイン電極１４がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が５本配置されている。
【００５３】
ＦＥＴ１−２では、左側から延びる３本の第２ドレイン電極１６は、ＦＥＴ１−１の第２ドレイン電極１６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、右側から延びる４本の第２ソース電極１５は、ＦＥＴ１−３の第２ソース電極１５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本の櫛状に配置されている。
【００５４】
ＦＥＴを多段に直列に接続したスイッチＭＭＩＣはＦＥＴ１段のスイッチＭＭＩＣに比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチＭＭＩＣとなる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
【００５５】
ＦＥＴ１−３は左側から伸びる３本の第２配線金属層４０が第２ソース電極１５であり、この下に第１ソース電極１３がある。また右側から伸びる櫛状の４本の第２配線金属層４０が、第１共通出力端子パッドＯ１に接続する第２ドレイン電極１６であり、この下に第１ドレイン電極１４がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本配置されている。ゲート配線２０は、コントロール抵抗ＣＲを介して制御端子パッドＣと接続する。  
【００５６】
コントロール抵抗ＣＲは、前述の如く絶縁化領域６０により分離された伝導領域により構成される。本実施形態ではコントロール抵抗ＣＲを高抵抗体で構成する。高抵抗体は、ＨＥＭＴ構造のキャップ層を除去し、下層の高シート抵抗値を有する半導体層のみを抵抗層としたものである。コントロール抵抗ＣＲは高周波信号の漏れを防止するため、高い抵抗値にする必要があるが、高抵抗体で構成することにより、短い距離で抵抗値を高めることができる。一方負荷抵抗Ｒｌや入力抵抗Ｒｉは精度の良い抵抗値を得るためＨＥＭＴ構造のキャップ層を除去しない伝導領域より構成されている。
【００５７】
また、各パッドＩ１、Ｉ２、Ｏ１、Ｏ２周辺には、高周波信号の漏れを防ぎ、アイソレーション向上のため一点鎖線の如く周辺伝導領域７０が配置される。また、各パッド−各ＦＥＴ間、各パッド−ソース（ドレイン）配線間、抵抗−抵抗間にも同様に周辺伝導領域７０が形成されている。周辺伝導領域７０は、例えばｎ型の高濃度の不純物領域である。
【００５８】
更に、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２とロジック素子Ｌの間にも周辺伝導領域７０を配置し、アイソレーションを向上させる。これらの周辺伝導領域７０も絶縁化領域６０により分離される。周辺伝導領域７０は近接するパッドなどの金属層と直流的に接続するか、あるいはフローティング電位である。
【００５９】
図３は、図２の例えばＦＥＴ１−１の動作領域１００付近の拡大図である。図３（Ａ）が平面図、図３（Ｂ）が図３（Ａ）のａ−ａ線断面図、図３（Ｃ）が図３（Ａ）のｂ−ｂ線断面図である。
【００６０】
図３（Ａ）の如く、動作領域１００上に櫛状の第１ソース電極１３、第１ドレイン電極１４が配置され、それぞれソース領域およびドレイン領域（ここでは不図示）とコンタクトする。また、それらに重畳して櫛状の第２ソース電極１５、第２ドレイン電極１６が配置される。
【００６１】
各ゲート電極１７は、均等な幅の櫛状に形成され第２ソース電極１５および第２ドレイン電極１６間に配置される。またゲート電極１７は、その一端（先端）を曲折した曲折部１７ａを有し、他端がゲート配線２１に接続する。ここでは、隣り合うゲート電極１７の曲折部１７ａが互いに対向して延在し、曲折部１７ａ同士が接続したパターンを示す。すなわち、ゲート電極１７と曲折部１７ａにより閉ループ形状が構成される。曲折部１７ａは、第２ソース電極１５または第２ドレイン電極１６のそれぞれの一端の近傍に配置される。また、第２ソース電極１５および第２ドレイン電極１６は、一端が曲折部１７ａに近接し、他端はそれぞれソース配線３１およびドレイン配線３２に接続する。
【００６２】
第２ソース電極１５または第２ドレイン電極１６と、ゲート配線２１は、交差部ＣＰにおいて交差する。ゲート配線２１上には、第１絶縁膜（ここでは不図示）が配置され、更にその上層に、ゲート配線２１に沿って第２絶縁膜５２０が配置される。
【００６３】
図３（Ｂ）は、図３（Ａ）のａ−ａ線断面図である。基板１３０は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、ｎ＋型ＡｌＧａＡｓ層の第１電子供給層１３３ａ、スペーサ層１３４、ノンドープＩｎＧａＡｓ層のチャネル（電子走行）層１３５、スペーサ層１３４、第２電子供給層（ｎ＋型ＡｌＧａＡｓ層）１３３ｂ、第１ノンドープ層１４１、第２ノンドープ層１４２、第３ノンドープ層１４３、安定層１４４、キャップ層１３７を積層したものである。
【００６４】
バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。
【００６５】
電子供給層１３３は第１電子供給層１３３ａおよび第２電子供給層１３３ｂの２層があり、それぞれチャネル層１３５の下層および上層に配置される。また、チャネル層１３５と各電子供給層１３３間にはそれぞれスペーサ層１３４が配置される。
【００６６】
電子供給層１３３はｎ＋型ＡｌＧａＡｓ層であり、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また、電子供給層１３３のｎ＋型ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、ＨＥＭＴのオン抵抗Ｒｏｎおよびピンチオフ電圧に関係し、本実施形態では２．６×１０１８ｃｍ−３とする。
【００６７】
このような構造により、電子供給層１３３のドナー不純物から発生した電子が、チャネル層１３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層１３５を走行するが、チャネル層１３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００６８】
また、チャネル層１３５の上下に、第１電子供給層１３３ａおよび第２電子供給層１３３ｂを配置する。このようなダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
【００６９】
第１ノンドープ層１４１は、第２電子供給層１３３ｂと当接してその上に設けられ、両者は格子整合する。第１ノンドープ層１４１はノンドープのＡｌＧａＡｓ層であり膜厚は１５０Åである。チャネル層１３５に近い部分に結晶歪みが少しでも発生する場合があると、良好なＨＥＭＴの特性を再現性良く得ることができない。しかし第１ノンドープ層１４１は、チャネル層１３５に近い第２電子供給層１３３ｂと同じＡｌＧａＡｓ層のため、チャネル層１３５に近い部分に結晶歪みが発生する要素を完全に無くすことができる。
【００７０】
第２ノンドープ層１４２は、第１ノンドープ層１４１と当接してその上に設けられ、第１ノンドープ層１４１と格子整合する。第２ノンドープ層１４２はノンドープのＩｎＧａＰ層であり膜厚は５０Åである。又、第２ノンドープ層１４２は、その上に当接する第３ノンドープ層１４３のエッチングストップ層として機能する。
【００７１】
第３ノンドープ層１４３は、第２ノンドープ層１４２と当接してその上に設けられ、第２ノンドープ層１４２と格子整合する。第３ノンドープ層１４３はノンドープのＡｌＧａＡｓ層であり膜厚は５０Åである。第３ノンドープ層１４３表面にはゲート電極１７が設けられる。ＡｌＧａＡｓ層はＩｎＧａＰ層と比較して結晶成長が安定している。従ってＡｌＧａＡｓ層表面にゲート電極１７を形成することにより、ＨＥＭＴの特性を安定して得られる効果もある。
【００７２】
第１乃至第３ノンドープ層１４１〜１４３のトータル厚みはＨＥＭＴの所定の耐圧とオン抵抗が得られるよう設計されている。
【００７３】
安定層１４４は、第３ノンドープ層１４３と当接してその上に設けられ、第３ノンドープ層１４３と格子整合する。また、安定層１４４はその上層のキャップ層１３７とも格子整合する。安定層１４４は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層またはドープドＩｎＧａＰ層であり、膜厚は１００Åである。
【００７４】
製造工程は後に詳述するが、本実施形態ではゲート電極１７の形成前にキャップ層１３７のエッチングマスクとなった窒化膜５１の一部を、プラズマエッチングにより除去する工程がある。従って、動作領域１００をプラズマダメージから保護するため、キャップ層１３７の下層に化学的に安定なＩｎＧａＰ層を配置する。安定層１４４の厚みは１００Åあればプラズマダメージから動作領域１００を十分保護できる。安定層１４４はプラズマダメージを受けるが、ゲート電極１７形成時には安定層１４４が除去されるので、ゲート電極１７を清浄な第３ノンドープ層１４３上に形成することができる。また安定層１４４は、その上層のキャップ層１３７のエッチングストップ層としても機能し、キャップ層１３７と同じパターンでエッチングされている。
【００７５】
このように、それぞれエッチングストップ層となるＩｎＧａＰ層とＡｌＧａＡｓ層を繰り返し積層した構造とすることにより、所定の耐圧を容易に且つ再現性よく実現することができる。
【００７６】
また、ＩｎＧａＰ層をＧａＡｓ層およびノンドープＡｌＧａＡｓ層と格子整合させることにより、結晶の歪みを回避し、スリットなどの結晶欠陥を防止できる。
【００７７】
また、安定層（ＩｎＧａＰ層）１４４をＧａＡｓ層およびノンドープＡｌＧａＡｓ層と格子整合させることにより、結晶の歪みを回避し、スリットなどの結晶欠陥を防止できる。
【００７８】
キャップ層となるｎ＋型ＧａＡｓ層１３７は、最上層に積層される。キャップ層１３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
【００７９】
ＨＥＭＴの動作領域１００は、バッファ層１３２に達する絶縁化領域６０によって、図３（Ａ）の細線の如く他の領域と分離される。ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度の不純物領域といえる。
【００８０】
以下、ＨＥＭＴの動作領域１００とは、絶縁化領域６０で分離され、ＨＥＭＴの第１ソース電極１３、第２ソース電極１５、第１ドレイン電極１４、第２ドレイン電極１６およびゲート電極１７が配置される領域の半導体層をいう。すなわち電子供給層１３３、チャネル（電子走行）層１３５、スペーサ層１３４、第１〜第３ノンドープ層１４１、１４２、１４３、安定層１４４、キャップ層１３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【００８１】
絶縁化領域６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域６０にもエピタキシャル層として不純物は存在しているが、絶縁化のための不純物（Ｂ＋）注入により不活性化されている。
【００８２】
動作領域１００では図３（Ｂ）のごとく、高濃度不純物が添加されたキャップ層１３７を部分的に除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄにはオーミック金属層１０で形成される第１ソース電極１３、第１ドレイン電極１４が接続し、その上層には第２配線金属層４０により第２ソース電極１５、第２ドレイン電極１６が形成される。
【００８３】
また、動作領域１００の一部のキャップ層１３７をエッチングにより除去して、耐圧およびオン抵抗に応じて例えば第３ノンドープ層１４３を露出し、ゲート電極１７（および曲折部１７ａ）を形成する。
【００８４】
ゲート電極１７は、蒸着金属の最下層金属（Ｐｔ）の一部が熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１７ｂと称する）もゲート電極１７の一部であり、ゲート電極１７として機能する。埋め込み部１７ｂの底部は、第３ノンドープ層１４３および第２ノンドープ層１４２を貫通して第１ノンドープ層１４１に達する。すなわち、埋め込み部１７ｂを含むゲート電極１７は、第１ノンドープ層１４１、第２ノンドープ層１４２および第３ノンドープ層１４３とショットキー接合を形成する。
【００８５】
このように本実施形態では、Ｐｔの一部を動作領域１００表面に埋め込んだ、埋め込み電極構造を採用する。これにより、埋め込み部１７ｂの底部の端を湾曲形状にできる。
【００８６】
後に詳述するが、ゲート電極１７の形成工程においてゲート金属層の蒸着前に安定層１４４はプラズマダメージを受ける。その状態で安定層１４４上にゲート電極１７を形成して埋め込むと、埋め込み部１７ｂの形成は所定の曲率半径を有する連続した曲線とならない。そこで、本実施形態では安定層１４４を除去し、清浄な第３ノンドープ層１４３表面にゲート金属層を蒸着する。これにより、埋め込み部１７ｂの端部、すなわちショットキー接合の端部の形状が所定の曲率半径を有する連続した曲線となる。従って、ゲート電極１７に逆バイアスが印加される際、電界強度が分散される。つまり、電界集中の緩和により最大電界強度が弱まり、大きな耐圧を得ることができる。
【００８７】
また、埋め込み部１７ｂは第１ノンドープ層１４１に達するが、埋め込み部１７ｂの底部が第１乃至第３ノンドープ層１４１〜１４３層のうちどの層にあったとしても、ゲート電極１７から電子供給層１３３（第２電子供給層１３３ｂ）に至るまでの間に不純物が添加された層が無く、実質的に電子供給層１３３に連続する第１ノンドープ層１４１に、ゲート電極１７が設けられたことと等価となる。
【００８８】
このように、ダブルへテロ接合構造で、電子供給層１３３に連続するノンドープ層にゲート電極１７が設けられた構造により、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。すなわち、ＨＥＭＴは所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。これにより、Ｖｐ＝−０．８Ｖにおいて２０Ｖの耐圧を有しながら、ゲート幅１ｍｍあたりのオン抵抗としてゲート電圧Ｖｇ＝０Ｖでオン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
【００８９】
第１ノンドープ層１４１、第３ノンドープ層１４３はＡｌＧａＡｓ層であり、第２ノンドープ層１４２、安定層１４４はＩｎＧａＰ層である。ＩｎＧａＰ層とＡｌＧａＡｓ層はエッチングの選択比が高いため、ウェットエッチングで容易に所望の層を露出させることができる。
【００９０】
すなわち、第２ノンドープ層１４２は第１ノンドープ層１４１を露出する際のエッチングストップ層となる。また、第３ノンドープ層１４３は、プラズマダメージを受けた安定層１４４を選択エッチングにより除去し、清浄なノンドープ層にゲート電極１７を形成するために設けられる。
【００９１】
図３（Ａ）（Ｃ）のごとく、ゲート配線２１とドレイン配線電極ＤＥ（詳細には第２ドレイン電極１６）は交差部ＣＰにおいて第１絶縁膜５１０および第２絶縁膜５２０を介して交差する。以下第２ドレイン電極１６について説明するが、ゲート配線２１とソース配線電極ＳＥ（第２ソース電極１５）も同様である。
【００９２】
ゲート配線２１と第２ドレイン電極１６は互いに直交する方向に延在する。ゲート配線２１は、ゲート電極１７と同様にキャップ層１３７および安定層１４４をエッチングして露出した第３ノンドープ層１４３上に設けられ、その一部が基板１３０表面に埋め込まれる。すなわち、ゲート配線２１の埋め込み部２１ｂは、第３ノンドープ層１４３、第２ノンドープ層１４２を貫通し、第１ノンドープ層１４１に達する。
【００９３】
ゲート配線２１はその周囲に高濃度の不純物領域（伝導領域）、すなわちキャップ層１３７を含む基板１３０が配置されるように、バッファ層１３２に達する絶縁化領域６０により動作領域１００と分離される。ゲート配線２１と周囲の伝導領域（周辺伝導領域７０）は、直流電流が流れる状態で接続（以下直流的に接続）する。これにより、ゲート配線２１付近のアイソレーションが向上する。
【００９４】
ここで、ＨＥＭＴのゲート電極１７およびゲート配線２１は、第３ノンドープ層１４３上に蒸着される。製造工程は後述するが、ゲート電極１７、ゲート配線２１の形成領域のフォトリソグラフィ工程の後、窒化膜エッチングと、さらにキャップ層１３７のサイドエッチングを０．３μｍ程度行い、ゲート電極１７、ゲート配線２１が形成される。
【００９５】
すなわち、ゲート配線２１の直下は、第１ノンドープ層１４１〜第３ノンドープ層１４３が配置され、ゲート配線２１が直流的に接続する周辺伝導領域７０は、周囲に配置されたキャップ層１３７を含む基板１３０である。つまり、ゲート配線２１は周辺伝導領域７０と直接固着してはいないが、わずか０．３μｍ程度の離間距離であれば直流的に十分接続しているといえる。
【００９６】
このように、絶縁化領域６０は、周辺伝導領域７０と動作領域１００を分離する。尚、図示は省略するが、スイッチＭＭＩＣにおいては抵抗も伝導領域（不純物領域）により形成され、また各パッドの周辺にもアイソレーション向上のため周辺伝導領域（不純物領域）７０が形成される。そしてこれらのパターンは、それぞれ図３（Ｃ）の如く、絶縁化領域６０によって分離される。
【００９７】
ゲート配線２１上には、比誘電率の大きい第１絶縁膜５１０と、比誘電率の小さい第２絶縁膜５２０が配置され、その上を第２ドレイン電極１６が交差する。第１絶縁膜５１０は、少なくとも１層の例えば窒化膜である。以下第１絶縁膜５１０および第２絶縁膜５２０について詳細に説明する。
【００９８】
ゲート配線２１（ゲート電極１７も同様）の周囲のキャップ層１３７表面には、それぞれのマスクやパッシベーション膜となる第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３、第４窒化膜５１４が積層される。一方、ゲート配線２１（ゲート電極１７）とその周囲に露出した第３ノンドープ層１４３は、第３窒化膜５１３、第４窒化膜５１４で被覆される。第３窒化膜５１３、第４窒化膜５１４の膜厚はそれぞれ１５００Å程度である。本実施形態では一例として第３窒化膜５１３、第４窒化膜５１４によって第１絶縁膜となる窒化膜５１０が構成される場合を例に説明するが、前述の如く第１絶縁膜５１０は、第２絶縁膜５２０よりも比誘電率が大きい、少なくとも１層の絶縁膜により構成されればよい。
【００９９】
更にゲート配線２１上には膜厚２μｍ程度のポリイミド５２０がゲート配線２１に沿って配置される。すなわち、少なくとも交差部ＣＰのゲート配線２１上には、第３窒化膜５１３、第４窒化膜５１４からなる第１絶縁膜５１０（窒化膜：比誘電率εｓ１＝７．５）が配置され、その上に第２絶縁膜５２０（ポリイミド：比誘電率εｓ２＝３．２）が積層される。そして、ゲート配線２１の延在方向と直交する方向に、第２ドレイン電極１６が延在する。また、第２ドレイン電極１６に接続するドレイン配線３２は、ゲート配線２１と並行に延在する。
【０１００】
図３（Ａ）、（Ｃ）において、高周波信号の流れを矢印Ｘで示した。すなわち、本実施形態では厚く比誘電率の小さいポリイミド５２０によって、高周波信号が伝搬する第２ドレイン電極１６とゲート配線２１の交差部ＣＰでの寄生容量を十分小さくできる。これにより、高周波信号の漏れの発生を防ぐことができる。
【０１０１】
図４には比較のため、従来（図２４）の交差部ＣＰ’付近の拡大図を示す。図４（Ａ）が平面図であり、図４（Ｂ）が図４（Ａ）のｃ−ｃ線断面図である。尚、基板１３０の構造は、図３と同様であるので説明は省略する。また他の構成要素についても図３と同様のものは同一符号とし、説明を省略する。
【０１０２】
図４（Ｂ）は、本実施形態では図３（Ｃ）に相当する断面である。このように従来では、ドレイン電極２１６とゲート配線２２１は、交差部ＣＰ’において第３窒化膜５１３を介して交差する。第３窒化膜５１３の膜厚は、１５００Åである。
【０１０３】
すなわち、ゲート配線２２１と高周波信号の流れるドレイン電極２１６間には、比誘電率の大きい第３窒化膜５１３が１５００Åの膜厚で配置されるのみである。従って、この間の寄生容量が大きく、そのために高周波信号の漏れが発生する問題があった。
【０１０４】
具体的に、図３の構造におけるゲート配線２１−第２ドレイン電極１６間の容量値Ｃ１および図４の構造におけるゲート配線２２１−ドレイン電極２１６間の容量値Ｃ２を比較する。容量値Ｃは以下の式で与えられる。
【０１０５】
Ｃ＝ε０・εＳ・Ｓ／ｄ
ここで、ε０：真空の誘電率（Ｆ／ｃｍ）、εＳ：比誘電率、Ｓ：面積（ｃｍ２）、ｄ：厚み（ｃｍ）である。また、ゲート配線幅ｄｇを１μｍ、ゲート配線の長さ１００μｍあたりの容量値とする。
【０１０６】
図３の場合は、ゲート配線２１−第２ドレイン電極１６間に、第１絶縁膜（第３窒化膜および第４窒化膜）５１０および第２絶縁膜（ポリイミド）５２０が配置される。第１絶縁膜５１０の容量値Ｃ１１＝（８．８５Ｅ−１４×７．５×１００Ｅ−８）／３０００Ｅ−８＝２２．１ｆＦであり、第２絶縁膜５２０の容量値Ｃ１２＝（８．８５Ｅ−１４×３．２×１００Ｅ−８）／２Ｅ−４＝１．４２ｆＦである。従って、トータルの容量値Ｃ１＝１／（１／２２．１＋１／１．４２）＝１．３３ｆＦとなる。
【０１０７】
一方、図４の場合は、ゲート配線２２１−ドレイン電極２１６間は、第３窒化膜５１３のみである。従って、容量値Ｃ２＝（８．８５Ｅ−１４×７．５×１００Ｅ−８）／１５００Ｅ−８＝４４．３ｆＦとなる。
【０１０８】
つまり、本実施形態（図３）によれば、容量値Ｃ１は図４の如く第３窒化膜５１３のみが配置される場合のわずか３％となり、交差部ＣＰにおける寄生容量の大幅な低減が可能となる。
【０１０９】
尚、後述するが、第２絶縁膜５２０であるポリイミド層は第１配線金属層３０と第２配線金属層４０の交差部においても、これらのショート防止のために配置される。
【０１１０】
次に、図５および図６を参照し、寄生容量と２次高調波の関係について説明する。
【０１１１】
図５は、本実施形態のゲート電極１７のレイアウトと比較するための他のゲート電極Ｇ’のレイアウトを示す。図５はゲート電極Ｇ’を櫛状に設けず、１本のゲート電極Ｇ’を曲折させてソース配線電極Ｓ’−ドレイン配線電極Ｄ’間に延在するレイアウト（以下メアンダー形状）のスイッチＭＭＩＣの一例である。
【０１１２】
この場合は、ゲート電極Ｇ’同士を接続するゲート配線は存在せず、ソース配線電極Ｓ’またはドレイン配線電極Ｄ’とゲート電極Ｇ’との交差部も存在しない。このため、後述する２次高調波レベルが低いことが知られており、スイッチＭＭＩＣにはメアンダー形状のゲート電極レイアウトが採用されることが多い。
【０１１３】
しかしこのレイアウトはゲート−ドレイン間、またはゲート−ソース間に外部より印加される静電気に極めて弱いという問題がある。その理由は、このようなゲート電極Ｇ’のパターンの場合、制御端子Ｃｔｌに印加された静電エネルギーが動作領域１００上のゲート電極Ｇ’の始点ＳＴ（コントロール抵抗ＣＲに最も近い部分）に集中するためである。従ってこのようなゲート電極Ｇ’は低い静電気電圧でゲート電極Ｇ’の始点ＳＴ部分が破壊するため、結果的にスイッチＭＭＩＣとして静電破壊電圧が低く、信頼性上好ましくないレイアウトである。
【０１１４】
図６は、本実施形態と、図４（図２４）および図５に示す従来構造の各パターンにおける、２次高調波の入力パワー依存性を示す。実線が図３に示す本実施形態の場合で、ゲート配線幅ｄｇ＝１μｍの場合である。また、破線および一点鎖線が図４の場合であり、破線がゲート配線幅ｄｇ＝５μｍ、一点鎖線がｄｇ＝１μｍの場合である。更に、点Ｍが図５のメアンダー形状のゲート電極レイアウトで、図２４の如きスイッチＭＭＩＣを構成した場合である。尚、ここでは特に２９ｄＢｍの入力パワーにおける比較を行うため、メアンダー形状の場合は、点Ｍのみ示している。
【０１１５】
入力パワーが２９ｄＢｍにおける２次高調波レベルは、ゲート電極形状が櫛状の従来構造でｄｇ＝５μｍの場合に−５１ｄＢｃ、ｄｇ＝１μｍの場合に−６２ｄＢｃである。つまり、ゲート配線幅ｄｇを狭めることにより、矢印のごとく１０ｄＢｃ程度改善される。
【０１１６】
一方、図５のメアンダー形状のゲート電極Ｇ’の場合、２９ｄＢｍの入力パワーにおける２次高調波レベルは−７５ｄＢｃであり（点Ｍ）、２次高調波レベルとしては要求レベルに達している。これは、前述の如くゲート電極Ｇ’とソース配線電極Ｓ’およびドレイン配線電極Ｄ’間に交差部が存在しないためである。
【０１１７】
これらのデータにより、スイッチＭＭＩＣに採用されるＦＥＴにおいて、ソース（配線）電極またはドレイン（配線）電極とゲート配線（ゲート電極）との間の寄生容量が小さいほど、２次高調波レベルが低いことがわかる。すなわち、２次高調波歪を悪くする原因はＦＥＴにおいて、ソース電極またはドレイン電極を通過する高周波信号が窒化膜を介してゲート配線に漏れていることにある、といえる。
【０１１８】
ＣＤＭＡ携帯電話端末では通話における混信を防ぐ必要があり、これに使用されるスイッチＭＭＩＣは、２９ｄＢｍ程度のパワーを入力した場合、−７５ｄＢｃ程度以下の２次高調波レベルが要求される。つまり、図２４の場合ではゲート配線幅ｄｇを、例えば１μｍまで狭めて寄生容量を低減しても、要求されるレベルには不足である。また、櫛状のレイアウトの場合、ゲート配線幅ｄｇの縮小は１μｍ程度が限界値であり、これ以上細線化することは困難である。
【０１１９】
一方、２次高調波レベルが十分低い値を示すメアンダー形状のゲート電極Ｇ’のレイアウトでは、前述の如く静電破壊に弱い問題があり、高い信頼性が要求される製品には採用できない。
【０１２０】
一方本実施形態によれば、図３の如く交差部ＣＰにおける寄生容量を、図４（図２４）の場合の３％にまで低減できる。従って、入力パワーが２９ｄＢｍの２次高調波レベルは、メアンダー形状のレイアウトと同程度の−７５ｄＢｃまで低減できる。従って、ＣＤＭＡ携帯電話端末に採用されるスイッチＭＭＩＣとして十分な２次高調波レベルを実現できる。更に、本実施形態では複数の櫛状のゲート電極１７をゲート配線２１によって束ねている。これにより、制御端子Ｃｔｌに印加された静電エネルギーを、ゲート配線２１を介してＦＥＴ全体に渡ってまんべんなく振り分けることができる。従って、静電破壊に対する耐性を十分高め、なおかつメアンダー形状と同程度の低い２次高調波が実現できる。
【０１２１】
更に、本実施形態のゲート電極１７は曲折部１７ａを有しており、これにより高周波信号の漏れを防ぎ、３次高調波レベルを低減することができる。
【０１２２】
再び図３を参照して説明する。各ゲート電極１７は均等な間隔で形成され一端（先端）を動作領域１００外まで延在し曲折部１７ａを構成する。また１つのゲート電極１７の他端は、他のゲート電極１７の他端とゲート配線２１により接続し各櫛歯が束ねられる。
【０１２３】
ここでは、ゲート配線２１は動作領域１００外に配置され、曲折部１７ａおよび第２ソース電極１５の先端、第２ドレイン電極１６の先端も動作領域１００外に配置される。尚ゲート配線２１は動作領域１００内に配置されていてもよい。ここで、櫛状の第２ソース電極１５、第２ドレイン電極１６およびゲート電極１７の一端とは、それぞれソース配線３１、ドレイン配線３２、ゲート配線２１によって接続されない側の端部とする。また、第２ソース電極１５および第２ドレイン電極１６にそれぞれ重畳する第１ソース電極１３および第１ドレイン電極１４についても同様とする。
【０１２４】
すなわち、第２ソース電極１５に重畳する第１ソース電極１３の一端は動作領域１００外に配置される。また、第２ドレイン電極１６に重畳する第１ドレイン電極１４の一端も動作領域１００外に配置される。また、第１ソース電極１３の他端および第１ドレイン電極１４の他端も動作領域１００外に配置される。
【０１２５】
第２ソース電極１５の他端は他の第２ソース電極１５の他端とソース配線３１により接続する。第２ドレイン電極１６の他端は他の第２ドレイン電極１６の他端とドレイン配線３２により接続する。第１ソース電極１３および第２ソース電極１５の一端とドレイン配線３２は近接し、第１ドレイン電極１４および第２ドレイン電極１６の一端とソース配線３１は近接する。
【０１２６】
以降、１層目の第１ソース電極１３と、２層目のソース配線電極ＳＥ（第２ソース電極１５およびソース配線３１）を総称してソース電極Ｓとする。同様に１層目の第１ドレイン電極１４と、２層目のドレイン配線電極ＤＥ（第２ドレイン電極１６およびドレイン配線３２）を総称してドレイン電極Ｄとする。すなわちソース電極Ｓの一端とは櫛歯の先端側であり、他端とは櫛歯が束ねられたソース配線３１側である。同様に、ドレイン電極Ｄの一端とは櫛歯の先端側であり、他端とは櫛歯が束ねられたドレイン配線３２側である。
【０１２７】
図３（例えばＦＥＴ１−１）において、曲折部１７ａはドレイン電極Ｄの一端に沿って、ソース電極Ｓの他端との間に配置される。そして、図３においては１つのドレイン電極Ｄの櫛歯に対して、両側に配置されるゲート電極１７の曲折部１７ａがそれぞれ対向して延在し、曲折部１７ａが連続する。すなわち、ゲート電極１７および曲折部１７ａによって、ゲート配線２１を始点ＳＰとしドレイン電極Ｄの櫛歯の先端を囲み、再びゲート配線２１方向に延在して終点ＥＰにおいてゲート配線２１と接続する閉ループ形状が構成される。
【０１２８】
これにより、ドレイン電極Ｄの先端は曲折部１７ａおよびゲート電極１７により完全に包囲される。また、ドレイン電極Ｄとソース電極Ｓとの間に、必ずゲート配線電極Ｇ（ゲート電極１７、曲折部１７ａ、ゲート配線２１のいずれか）が配置されるパターンが実現できる。
【０１２９】
尚、ＦＥＴ１−２ではソース電極Ｓおよびドレイン電極ＤがＦＥＴ１−１と逆になる。すなわち、ＦＥＴ１−２の動作領域１００においては、ソース電極Ｓの先端に沿って、ドレイン電極Ｄの他端との間に曲折部１７ａが配置される。曲折部１７ａは隣り合うゲート電極１７間で連続し閉ループ形状を構成する。ソース電極Ｓの先端は曲折部１７ａおよびゲート電極１７により完全に包囲される。
【０１３０】
ＦＥＴ１−３は、ＦＥＴ１−１と同様である。ここではＦＥＴ１−１およびＦＥＴ１−２のドレイン同士が接続されドレイン配線３２を共通とし、ＦＥＴ１−２およびＦＥＴ１−３のソース同士が接続されソース配線３１を共通としている。これにより、ソース電極Ｓ−ドレイン電極Ｄ間にゲート配線電極Ｇを配置することができる。
【０１３１】
従ってソース電極Ｓ−ドレイン電極Ｄ間の高周波信号が漏れる恐れのあるどの経路にも必ずその間をゲート配線電極Ｇで遮断しているため、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止することができる。
【０１３２】
特に、ソース電極Ｓ（ドレイン電極Ｄ）の先端はゲート電極１７および曲折部１７ａにより完全に包囲されるため、高周波信号の漏れを防止し、３次高調波レベルを低減するパターンとして有利である。
【０１３３】
ＦＥＴを多段接続したハイパワースイッチＭＭＩＣでは、ソース電極およびドレイン電極が隣接し直接対向する箇所において、高周波信号のリークがＦＥＴのチャネル層外で発生し、高調波レベルを増大させていることがわかっている。
【０１３４】
つまり、図２４においてソース電極２１５−ドレイン電極２１６が隣接し直接対向する実線で囲われたＹ領域において、ソース電極２１５−ドレイン電極２１６間で高周波信号の漏れが発生する。オフ側のスイッチング素子ではＦＥＴのチャネル層（図２４では動作領域１００）を高周波信号が通過することはほとんどないが、オフ側のＹ領域においては、高周波信号のリーク経路がＦＥＴのチャネル層外に形成されてしまう。このため出力信号の歪みレベルは設計通りの値を確保できず、３次高調波レベルが所定の値より高くなる問題があった。
【０１３５】
しかし、本実施形態では、ＦＥＴのチャネル層（動作領域１００）外においては何れの領域においてもソース電極Ｓ−ドレイン電極Ｄ間にゲート配線電極Ｇ（ゲート電極１７の曲折部１７ａまたはゲート配線２１）が配置されているため、ソース電極Ｓ−ドレイン電極Ｄ間において基板を介して高周波電流が流れることを阻止することができ、高周波信号の漏れを防ぐことができる。
【０１３６】
また、高周波信号の漏れを防止するためには、ソース電極Ｓ−ドレイン電極Ｄ間のリーク経路に対して曲折部１７ａが途切れることなく連続して配置されることが望ましい。しかし、閉ループ形状の場合、正確なパターンが形成されない場合がある。ゲート配線電極Ｇは、ゲート金属層２０のリフトオフで形成する。つまりリフトオフの際レジスト除去液を不要なゲート金属層２０の下のレジストに滲入させ、レジストと共にゲート金属層を除去する。このときゲート配線電極Ｇが連続していると、レジスト除去液が十分滲入しない場合がある。
【０１３７】
つまり、図３の如く閉ループ形状のゲート電極１７のパターン形成をリフトオフで行う場合、ループの内側にループの外側からレジスト除去液が入り込めないため、一般にはリフトオフが容易でない問題がある。しかし本実施形態ではリフトオフが可能である。
【０１３８】
図７は、例えば図３（Ｂ）に示す断面において、ゲート電極を形成するためにゲート金属層２０を蒸着した後のゲート電極付近の断面図である。スイッチＭＭＩＣの場合に限り、ゲート電極１７は５〜１０ＫΩ程度以上のコントロール抵抗ＣＲが接続されるためゲート電極１７の抵抗値が大きくても問題はない。つまり、ゲート金属層２０の金属蒸着膜厚ｄを１００Å程度と薄くできる。このように蒸着膜厚ｄを薄くすると、レジストマスクＰＲのエッジでゲート金属層２０は必ず不連続となる。従って不連続部分からレジスト除去液がゲート金属層２０下のレジストＰＲに十分滲入する（矢印）ため、閉ループ形状であっても全く問題なくリフトオフできる。
【０１３９】
以下、図８を参照して高周波信号の漏れを防ぐメカニズムについて説明する。
【０１４０】
図８は本実施形態を示す図であり、図３（Ａ）のｄ−ｄ線断面図である。図８の如くドレイン電極Ｄの一端（先端）およびソース配線３１は、動作領域１００外（絶縁化領域６０上）に配置される。そして絶縁化領域６０の上のドレイン電極Ｄおよびソース配線３１には高周波信号が通過する。
【０１４１】
ここで、図８においてソース配線３１およびドレイン電極Ｄの間に、ゲート配線電極Ｇ（曲折部１７ａ）が配置されない場合を考える。高周波信号は窒化膜５１を介して、絶縁化領域６０に伝わる。絶縁化領域６０は窒化膜５１同様誘電体として高周波信号を通す。つまり、この場合、ソース配線３１−ドレイン電極Ｄ間において高周波信号の漏れが発生する。
【０１４２】
また、この状態ではソース配線３１−ドレイン電極Ｄが直接対向配置されているためソース配線３１−ドレイン電極Ｄ間で直接的な電界が存在している。このため高周波信号のリーク電流が流れることになる。本実施形態の場合ＦＥＴを多段接続したスイッチング素子によるハイパワーのスイッチＭＭＩＣのため高周波信号の振幅が大きく、高周波リーク電流の振幅も大きい。
【０１４３】
このため、従来（図２４）のＹ領域の如く、ドレイン配線２３２と、ソース電極２１５の櫛歯の先端が、対向して配置されている場合に、高周波信号の漏れが発生してしまう。
【０１４４】
一方本実施形態では、ソース配線３１−ドレイン電極Ｄ間にゲート電極１７の曲折部１７ａが配置される。従って、ソース配線３１−ドレイン電極Ｄ間の高周波信号の漏れを曲折部１７ａ（ゲート電極１７）で遮断することができる。以下そのメカニズムについて説明する。
【０１４５】
第１に、ゲート配線電極Ｇは５〜１０ＫΩのコントロール抵抗ＣＲを介して制御端子Ｃｔｌに接続されている（図２参照）。制御端子Ｃｔｌには制御信号が印加されるが、制御信号はＤＣ信号であるため制御端子は高周波信号のＧＮＤ電位となる。またゲート配線電極Ｇがロジック素子ＬのポイントＰに接続される場合も同様である。
【０１４６】
オン側のＦＥＴにおいて、ゲート電極１７は動作領域１００表面に直接接してショットキー接合を形成している。つまりＦＥＴのチャネル層を流れる高周波電流の影響を受けてゲート電極１７の電位は高周波振動している。しかしオフ側のＦＥＴにおいてはチャネル層には電流が流れておらず、従って動作領域１００表面の電位はほとんど高周波振動していない。つまりゲート電極１７は、オン側ＦＥＴのように高周波振動することはなく、制御端子Ｃｔｌと同様ほとんど高周波信号のＧＮＤ電位と見なすことができる。
【０１４７】
従ってオフ側のＦＥＴのソース配線３１−ドレイン電極Ｄ間に曲折部１７ａを配置することにより、平面パターンとしての配置がソース配線３１−高周波信号としてのＧＮＤ電位−ドレイン電極Ｄとなる。
【０１４８】
曲折部１７ａを配置しない場合は、ソース配線３１−ドレイン電極Ｄ間に直接的な高周波信号の電界が存在するが、間に高周波信号としてのＧＮＤ電位を挟むことで、これらの間の直接的な電界が大幅に弱まる。従ってこれらの間において基板を介して高周波電流が流れることを阻止することができ、高周波信号の漏れを防ぐことができる。特にＦＥＴを多段接続したハイパワースイッチＭＭＩＣにおいては高周波信号の振幅が大きく、従ってソース電極Ｓ−ドレイン電極Ｄ間に強い高周波信号の電界が発生するため、曲折部１７ａを配置しない場合は大きな高周波電流が流れる。本実施形態では多段接続のハイパワースイッチＭＭＩＣであっても高周波信号の漏れを防止できる。
【０１４９】
このメカニズムはゲート配線２１側でも同様である。すなわち、ゲート配線２１側においては図３（Ａ）の如く、ドレイン配線３２−ソース電極Ｓ間の高周波信号の漏れをゲート配線２１によって防止できる。
【０１５０】
このように、本実施形態によればソース電極Ｓ−ドレイン電極Ｄ間の高周波信号が漏れる恐れのあるどの経路にも必ずその間にゲート配線電極Ｇが配置されているため、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止することができる。
【０１５１】
第２に、動作領域１００外の部分において曲折部１７ａは絶縁化領域６０に直接接してショットキー接合を形成する。従って絶縁化領域６０に漏れた高周波信号を直接吸収することができ、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れをさらに大幅に防ぐことができる。
【０１５２】
以上２つのメカニズムは、ゲート配線２１が動作領域１００内にある場合も同様に働く。すなわち動作領域１００内にあるゲート配線２１（またはゲート電極１７）を挟むことによりソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防ぐことができる。
【０１５３】
すなわち本実施形態によれば、メアンダー形状のゲート電極レイアウトで問題であった静電気に弱いという信頼性上の問題を克服できる。従って、櫛状のゲート電極構造を維持しても、信頼性を損なうことなく、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防ぐことができる。
【０１５４】
特に、スイッチＭＭＩＣがＤＰＤＴの場合には、信号の入出力が逆となり第１ＲＦポートおよび第２ＲＦポートを入れ替えて使用する場合もある。本実施形態では高周波信号の伝搬が逆向きの経路になった場合であっても、ソース電極Ｓ−ドレイン電極Ｄ間に従来形成されていた高周波信号のリーク経路のいずれも完全に遮断することができる。すなわちいずれのＲＦポートの端子パッドが最も高周波信号の振幅が大きい入力端子パッドになったとしても高周波信号のリークを完全に防止することができるため、設計どおりのＰｉｎ０．１ｄＢと歪特性（３次高調波レベル）を得ることができる。
【０１５５】
具体的には、従来は図２４の如く共通入力端子パッドＩから入力した直後の最も振幅が大きい高周波信号についてはＦＥＴ１−１またはＦＥＴ２−１のゲート配線２２１により、その漏れを防止できる。すなわち、いずれかオフ側のＦＥＴにおいてソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れが、ゲート配線２２１が配置される部分については最低限防止できていた。
【０１５６】
しかし逆に共通出力端子パッドＯ１またはＯ２から例えば高周波信号が入力した場合は、ＦＥＴ１−４またはＦＥＴ２−４のいずれかオフ側のＦＥＴにおいて、最も振幅が大きい高周波信号が入力した直後の部分では大きな高周波信号の漏れが発生していた。最も振幅が大きい高周波信号が入力した直後の部分とはＹ領域に相当するソース電極Ｓ−ドレイン電極Ｄ間である。しかし本実施形態では、Ｙ領域に曲折部１７ａを配置したため、入力端子パッドまたは出力端子パッドいずれの端子パッドから高周波信号が入力しても、ゲート配線２１および曲折部１７ａによりソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止できるため３次高調波レベルが大幅に改善した。
【０１５７】
図９は、第２の実施形態としてゲート電極１７と曲折部１７ａの他のパターンを示す。
【０１５８】
ゲート電極の曲折部１７ａの形状は上記に示すものに限らない。例えば、図９（Ａ）の如く、隣り合う曲折部１７ａが離間し、ソース電極Ｓまたはドレイン電極Ｄの一端を包み込むように曲折部１７ａを両側から互い違いに重ね合わせるように配置してもよい。
【０１５９】
図９（Ｂ）では、ゲート電極１７は、ゲート配線２１を始点としソース電極Ｓまたはドレイン電極Ｄの一端を囲み、再びゲート配線２１方向に延在するが、ゲート電極１７の一端はゲート配線２１と接続しない。これによりソース電極Ｓまたはドレイン電極Ｄの一端は曲折部１７ａおよびゲート電極１７により完全に包囲される。
【０１６０】
いずれも、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号が漏れる恐れのあるどの経路にも、必ずその間にゲート配線電極Ｇが配置されているため、ソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止することができる。
【０１６１】
以上のように、交差部ＣＰに比誘電率の小さい第２絶縁膜５２０を挟むことにより寄生容量を減らすことができる。このことによりソース電極Ｓ−ゲート配線電極Ｇ間またはドレイン電極Ｄ−ゲート配線電極Ｇ間の高周波信号の漏れを防止できるため２次高調波レベルを低減できる。さらに曲折部１７ａを配置することによりソース電極Ｓ−ドレイン電極Ｄ間の高周波信号の漏れを防止し、３次高調波レベルを低減できる。２次高調波、３次高調波の両方を低減できるため、設計どおりの歪特性を得ることができる。スイッチＭＭＩＣにおいては２次高調波と３次高調波の両方を低減しないと、所定の歪特性を得ることができない。すなわち２次高調波と３次高調波のどちらか一方を低減する対策では所定の歪特性を得ることができない。本実施形態では交差部ＣＰに比誘電率の小さい第２絶縁膜５２０を挟み、さらに曲折部１７ａを配置する。これにより所定の歪特性を得ることができる。つまり、スイッチＭＭＩＣにおいてはこの２つの対策を組み合わせることが歪特性改善に非常に効果的である。
【０１６２】
上記のスイッチ回路装置の製造方法を、ＨＥＭＴの場合を例に図１０〜図２３を参照して説明する。尚、以下の断面図においてはそれぞれ図（Ａ）にＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）の動作領域１００の断面図（図２のｆ−ｆ線）、（Ｂ）にＤ型ＨＥＭＴの動作領域１００の断面図（図３のａ’−ａ’線）、（Ｃ）にゲート配線２１の断面図（図３のｂ−ｂ線）、（Ｄ）に第１配線金属層３０と第２配線金属層４０の交差部分の断面図（図２のｅ−ｅ線）を併記する。
【０１６３】
第１工程（図１０および図１１）：  基板上に動作領域を形成する工程。
【０１６４】
図１０の如く化合物半導体基板１３１上にバッファ層１３２、第１電子供給層１３３ａ、チャネル層１３５、第２電子供給層１３３ｂ、第１ノンドープ層１４１、第２ノンドープ層１４２、第３ノンドープ層１４３、安定層１４４、キャップ層１３７を含む複数の半導体層を積層する。
【０１６５】
ノンドープのバッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【０１６６】
バッファ層１３２上に、第１電子供給層のｎ＋型ＡｌＧａＡｓ層１３３ａ、スペーサ層１３４、チャネル層のノンドープＩｎＧａＡｓ層１３５、スペーサ層１３４、第２電子供給層のｎ＋型ＡｌＧａＡｓ層１３３ｂを順次形成する。第１および第２電子供給層１３３ａ、１３３ｂは、チャネル層１３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度（例えば２．６×１０１８ｃｍ−３）添加されている。
【０１６７】
第１ノンドープ層１４１は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層１３３ｂ上に積層され、電子供給層１３３ｂと格子整合するノンドープＡｌＧａＡｓ層である。その上層に第１ノンドープ層１４１と格子整合する第２ノンドープ層１４２を設ける。第２ノンドープ層１４２は、ノンドープＩｎＧａＰ層である。更に第２ノンドープ層１４２と格子整合する第３ノンドープ層１４３、第３ノンドープ層１４３と格子整合する安定層１４４を順次積層する。第３ノンドープ層１４３はノンドープＡｌＧａＡｓ層であり、安定層１４４はノンドープＩｎＧａＰ層またはドープドＩｎＧａＰ層である。
【０１６８】
ＩｎＧａＰ層は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な層であり、ＡｌＧａＡｓ層またはＧａＡｓ層とのエッチング選択比が高いためエッチングストップ層としても機能する。
【０１６９】
更にキャップ層となるｎ＋ＧａＡｓ層１３７を最上層に積層する。安定層１４４はキャップ層１３７とも格子整合する。キャップ層１３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
【０１７０】
第１ノンドープ層１４１の膜厚は１５０Åである。第２ノンドープ層１４２、第３ノンドープ層１４３はそれぞれ５０Åの膜厚である。また安定層１４４は１００Åの膜厚である。１００Åあればプラズマダメージから動作領域を十分保護することができる。
【０１７１】
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化領域を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
【０１７２】
レジストマスク（不図示）により初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
【０１７３】
レジスト除去後新たなレジストマスク（不図示）を形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化領域６０が形成される。
【０１７４】
絶縁化領域６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【０１７５】
すなわち、所定のパターンに絶縁化領域６０を形成することにより、ＨＥＭＴの動作領域と抵抗など他の構成要素とを分離する。
【０１７６】
ここで、動作領域１００とは、絶縁化領域６０で分離され、ＨＥＭＴの第１ソース電極、第２ソース電極、第１ドレイン電極、第２ドレイン電極およびゲート電極が配置される領域の半導体層をいう。第１ソース電極および第１ドレイン電極がコンタクトするキャップ層１３７は、後の工程で分離されてソース領域１３７ｓ、ドレイン領域１３７ｄとなる。
【０１７７】
すなわち電子供給層１３３、チャネル（電子走行）層１３５、スペーサ層１３４、第１〜第３ノンドープ層１４１〜１４３、安定層１４４、キャップ層１３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【０１７８】
図１１を参照し、全面の初期窒化膜５０を除去してキャップ層３７を露出させる。本工程で、ウェハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化領域６０のイオン注入の活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲート電極形成用のリセスエッチングのマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる。
【０１７９】
第２工程（図１２および図１３）：動作領域上に櫛状のソース電極およびドレイン電極を形成する工程。
【０１８０】
図１２を参照し、新たなレジストマスク（不図示）を形成する。そして全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０を蒸着、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１３および第１ドレイン電極１４が形成される。
【０１８１】
図１３の如く、全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１３および第１ドレイン電極１４の表面および側面と、これらの付近のキャップ層１３７に密着して被覆する。すなわち第１ソース電極１３、第１ドレイン電極１４とキャップ層１３７の段差はまんべんなく覆われる。
【０１８２】
従って、以降の製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１３および第１ドレイン電極１４の付近のキャップ層１３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。
【０１８３】
第３工程（図１４〜図１８）：動作領域とショットキー接合を形成する櫛状のゲート電極と、ゲート電極に接続するゲート配線とを形成する工程。
【０１８４】
まずＥ型ＨＥＭＴ（Ｅ−ＦＥＴ）を形成する。上記の如く本実施形態のスイッチ回路装置は、Ｄ型ＨＥＭＴ（Ｄ−ＦＥＴ）によりスイッチング素子を構成し、同一基板にＥ型ＨＥＭＴによりロジック素子を構成する。そして、これらのゲート電極は所望のピンチオフ電圧を得るために、ゲート金属層やゲート金属を蒸着するノンドープ層などが異なっており、まずＥ型ＨＥＭＴのゲート電極を形成した後、Ｄ型ＨＥＭＴのゲート電極を形成する。
【０１８５】
図１４の如く、フォトリソグラフィプロセスにより第１ゲート電極(Ｅ型ＨＥＭＴのゲート電極)の形成領域がパターンニングされたフォトレジストマスクＰＲを形成し、第１窒化膜５１１を除去して開口部ＯＰを形成する。その後、開口部ＯＰに露出したキャップ層１３７を更にウェットエッチングにより除去するリセスエッチングを行い、ノンドープＩｎＧａＰ層１４４を露出させる。
【０１８６】
さらに所定の耐圧を確保するためキャップ層１３７をサイドエッチングし、動作領域１００のキャップ層１３７を分離する。このときキャップ層１３７のＧａＡｓ層とその下の安定層（ＩｎＧａＰ層）１４４とは選択エッチングされるため、サイドエッチングの際にＩｎＧａＰ層１４４がエッチングされることは無い。
【０１８７】
キャップ層１３７のサイドエッチングにより、開口部ＯＰに張り出した第１窒化膜５１１のひさし部を、プラズマエッチングにより除去する。その後、レジストマスクをそのままに、プラズマのダメージを受けた安定層１４４（ＩｎＧａＰ層）、第３ノンドープ層１４３（ＡｌＧａＡｓ層）および第２ノンドープ層１４２（ＩｎＧａＰ層）を、それぞれ塩酸、リン酸、塩酸で選択エッチングして、第１ノンドープ層１４１を露出させる。
【０１８８】
さらにレジストマスクをそのままに全面にゲート金属層２０を蒸着する。ゲート金属層２０は、例えばＰｔ／Ｍｏである。
【０１８９】
図１５の如く、ゲート金属層２０をリフトオフし、清浄な第１ノンドープ層１４１表面とショットキー接合し、Ｅ型ＨＥＭＴを構成するゲート電極１７を形成する（図１５（Ａ）参照）。その後、ゲート電極１７の最下層金属のＰｔを埋め込む熱処理を施し、埋め込み部１７ｂを形成する。Ｅ型ＨＥＭＴの場合、埋め込み部１７ｂの底部は例えば第１ノンドープ層１４１内に位置する。これにより櫛状のゲート電極１７が形成される。またこのとき同時に、隣り合う櫛状のゲート電極１７を接続するゲート配線（不図示）が形成され、ゲート配線の一部も埋め込まれる。
【０１９０】
図１６の如く、全面に第２窒化膜５１２を堆積し、Ｅ型ＨＥＭＴのゲート電極１７とその周囲に露出した第１ノンドープ層１４１を保護する。第１ノンドープ層１４１はＡｌＧａＡｓ層であるため、酸化されやすく後の工程の影響を受けやすい。従って、ゲート電極１７および埋め込み部１７ｂ形成直後に第２窒化膜５１２で覆い、第１ノンドープ層１４１を保護する。
【０１９１】
図１７を参照し、Ｄ型ＨＥＭＴのゲート電極形成のために新たなレジストマスクＰＲを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１および第２窒化膜５１２を除去して開口部ＯＰを形成する。その後、開口部ＯＰに露出したキャップ層１３７を更にリセスエッチングし、開口部ＯＰには安定層１４４を露出させる。
【０１９２】
さらに所定の耐圧を確保するためキャップ層１３７をサイドエッチングし、動作領域１００のキャップ層１３７を分離する。このときキャップ層１３７のＧａＡｓ層とその下の安定層（ＩｎＧａＰ層）１４４とは選択エッチングされるため、サイドエッチングの際にＩｎＧａＰ層１４４がエッチングされることは無い。
【０１９３】
キャップ層１３７のサイドエッチングにより、開口部ＯＰに張り出した第１窒化膜５１１および第２窒化膜５１２のひさし部を、プラズマエッチングにより除去する。その後、レジストマスクをそのままに、プラズマのダメージを受けた安定層１４４を、塩酸で選択エッチングして、第３ノンドープ層１４３を露出させる。
【０１９４】
次に、全面にゲート金属層２０を蒸着する。ゲート金属層２０は、例えばＰｔ／Ｍｏである。このとき、ゲート金属層２０の膜厚ｄは、１００Å程度であり、レジストマスクＰＲ（膜厚：数千Å程度）と比較して十分薄い。従って、レジストマスクＰＲのエッジでゲート金属層２０は必ず不連続となる。従って不連続部分からレジスト除去液がゲート金属層２０下のレジストマスクＰＲに十分滲入するため、ゲート電極１７のパターンが閉ループ形状であっても全く問題なくリフトオフできる（図７参照）。
【０１９５】
図１８の如く、ゲート金属層２０をリフトオフし、第３ノンドープ層４３表面とショットキー接合し、Ｄ型ＨＥＭＴを構成するゲート電極１７を形成する（図１８（Ｂ））。その後、ゲート電極１７の最下層金属の一部を熱処理により動作領域表面に埋め込む熱処理を施し、埋め込み部１７ｂを形成する。Ｄ型ＨＥＭＴの場合、埋め込み部の底部は例えば、第３および第２ノンドープ層１４３、１４２を貫通して第１ノンドープ層１４１に達する。これにより櫛状のゲート電極１７が形成される。またこのとき同時に、隣り合う櫛状のゲート電極１７を接続するゲート配線２１が形成され、ゲート配線２１の埋め込み部２１ｂも形成される（図１８（Ｃ））。
【０１９６】
第４工程（図１９および図２０）：ゲート配線上を比誘電率の大きい第１絶縁膜で被覆する工程。
【０１９７】
図１９の如く、全面に第３窒化膜５１３を堆積する。これにより、Ｅ型ＨＥＭＴにおいては、ゲート電極１７と、ゲート電極１７の周囲に露出した第１ノンドープ層１４１が第２窒化膜５１２および第３窒化膜５１３により被覆される（図１９（Ａ））。またＤ型ＨＥＭＴにおいては、ゲート電極１７およびその周囲の第３ノンドープ層１４３が第３窒化膜５１３で被覆される。
【０１９８】
その後、所定のパターンで第１窒化膜５１１、第２窒化膜５１２および第３窒化膜５１３にコンタクトホールを形成し（不図示）、図２０の如く、所望のパターンでレジストマスク（不図示）を形成後、第１配線金属層３０を蒸着、リフトオフし、各電極パッド、容量Ｃｒ、Ｃｉの下部電極、および配線を形成する。
【０１９９】
更に全面に、第４窒化膜５１４を形成する。第４窒化膜５１４は、図示は省略するが容量Ｃｒ、Ｃｉの誘電体膜を形成する。これにより、Ｄ型ＨＥＭＴのゲート配線２１上およびその周辺の基板１３０表面は、比誘電率の大きい第１絶縁膜５１０（第３窒化膜５１３および第４窒化膜５１４）により被覆される。第３窒化膜５１３および第４窒化膜５１４の膜厚はそれぞれ１５００Åである。
【０２００】
つまり、本実施形態によれば、第１ソース電極１３および第１ドレイン電極１４は、第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３、第４窒化膜５１４で被覆される。またＥ型ＨＥＭＴのゲート電極１７およびその周囲は第２窒化膜５１２、第３窒化膜５１３、第４窒化膜５１４で被覆され（図２０（Ａ））、Ｄ型ＨＥＭＴのゲート電極１７およびその周囲は、第３窒化膜５１３および第４窒化膜５１４で被覆される（図２０（Ｂ））。そして、Ｄ型ＨＥＭＴのゲート配線２１も第３窒化膜５１３および第４窒化膜５１４で被覆される（図２０（Ｃ））。
【０２０１】
このように、本実施形態の第１絶縁膜５１０は、スイッチング素子を構成するＤ型ＨＥＭＴのゲート電極１７を被覆する第３窒化膜５１３および第４窒化膜５１４からなる。尚、例えば異なる製造方法により、Ｄ型ＨＥＭＴのゲート電極１７が第３窒化膜５１３のみで被覆される場合には、第１絶縁膜５１０は第３窒化膜５１３のみからなる。
【０２０２】
尚、ポリイミド５２０は、スイッチング素子であるＤ型ＨＥＭＴのゲート配線２１上に配置されれば良く、ロジック素子を構成するＥ型ＨＥＭＴのゲート配線上にはポリイミド５２０は配置されない。
【０２０３】
また、ポリイミド５２０は、少なくともＤ型ＨＥＭＴのゲート配線２１と第２配線金属層４０との交差部ＣＰに配置されれば良い。
【０２０４】
第５工程（図２１）：第１絶縁膜上を比誘電率の小さい第２絶縁膜で被覆する工程。
【０２０５】
レジストマスクにより第１窒化膜５１１〜第４窒化膜５１４の一部を除去し、第２配線金属層４０とオーミック金属層１０を接続するためのコンタクトホールＣＨを形成する。その後、ポリイミド５２０（膜厚２μｍ程度）を全面に塗布し、ベーキングする。新たなレジストマスクによりポリイミド５２０を所望のパターンにエッチングし、ポリイミド５２０をキュアする。
【０２０６】
これにより、ゲート配線２１を覆う第１絶縁膜５１０上を比誘電率の小さい第２絶縁膜（ポリイミド）５２０で被覆する（図２１（Ｃ））。尚、ポリイミド５２０は図２１（Ｄ）の如く、第１配線金属層３０のエッジ部も被覆する。
【０２０７】
第６工程（図２２）：第１絶縁膜および第２絶縁膜上に延在しソース電極およびドレイン電極と接続するソース配線電極およびドレイン配線電極を形成する工程。
【０２０８】
所望のパターンが開口された新たなレジストマスクを設けて第２配線金属層４０を全面に蒸着、リフトオフし、ソース配線電極ＳＥおよびドレイン配線電極ＤＥを形成する。ソース配線電極ＳＥおよびドレイン配線電極ＤＥの一部は、第１ソース電極１３および第１ドレイン電極１４とそれぞれ重畳する第２ソース電極１５、第２ドレイン電極１６となる。
【０２０９】
図２３は、図２２（Ｄ）の拡大図である。
【０２１０】
金属層の蒸着およびリフトオフの工程では、レジストマスクのパターンが正確にできない場合には、バリが発生する場合がある。図２３は、例えばＧＮＤ端子に対応するパッドＧの近傍で、第１配線金属層３０と第２配線金属層４０が交差する部分を示す図である。図の如く第１配線金属層３０にリフトオフのバリＢが発生し、その上層に第２配線金属層４０が交差する場合、これらが窒化膜のみを介して交差すると、第１配線金属層３０と第２配線金属層４０がショートする問題がある。
【０２１１】
そこで第２配線金属層４０とのショートを防止するため、従来より第２配線金属層４０と交差する第１配線金属層３０のエッジ部は、図の如く厚いポリイミド５２０によって被覆されていた。
【０２１２】
すなわち、本実施形態では第２配線金属層４０と交差する第１配線金属層３０のエッジ部分にショート防止のために設けるポリイミド５２０のパターンを変更し、ゲート配線２１上にもポリイミド５２０を配置する。
【０２１３】
更に、ソース配線電極層ＳＥおよびドレイン配線電極層ＤＥを、第２配線金属層４０で形成することにより、交差部ＣＰのゲート配線２１と、ソース配線電極層ＳＥおよびドレイン配線電極層ＤＥの間に、厚いポリイミド５２０を配置することができ、交差部ＣＰの容量を低減することができる。
【０２１４】
以上、ロジック素子を備えたＤＰＤＴスイッチＭＭＩＣを例に説明したが、スイッチＭＭＩＣの構成は上記の例に限らず、ＳＰ３Ｔ、ＳＰ４Ｔ、ＤＰ４Ｔ、ＤＰ７Ｔのように入力ポート数および出力ポート数が異なるスイッチＭＭＩＣであってもよく、またロジック素子を備えていても備えていなくても良い。さらにオフ側出力端子に、高周波信号の漏れを防止するシャントＦＥＴを接続しても良い。
【０２１５】
以上、本実施形態では比誘電率の大きい第１絶縁膜５１０が第３窒化膜５１３および第４窒化膜５１４の２層で構成される場合を示した。しかし既述の如く、第１絶縁膜５１０はこの構成に限らない。すなわち、第１絶縁膜５１０は、第２絶縁膜５２０より比誘電率の大きい少なくとも１層の絶縁膜であればよく、例えば窒化膜１層で構成される場合や３層以上で構成される場合もある。さらに第１絶縁膜５１０は、窒化膜に限らず酸化膜などの他の絶縁膜で構成される場合であってもよい。
【図面の簡単な説明】
【０２１６】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図４】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明と従来技術を比較するための平面図である。
【図６】本発明を説明するための特性図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための平面図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明の製造方法を説明するための断面図である。
【図１２】本発明の製造方法を説明するための断面図である。
【図１３】本発明の製造方法を説明するための断面図である。
【図１４】本発明の製造方法を説明するための断面図である。
【図１５】本発明の製造方法を説明するための断面図である。
【図１６】本発明の製造方法を説明するための断面図である。
【図１７】本発明の製造方法を説明するための断面図である。
【図１８】本発明の製造方法を説明するための断面図である。
【図１９】本発明の製造方法を説明するための断面図である。
【図２０】本発明の製造方法を説明するための断面図である。
【図２１】本発明の製造方法を説明するための断面図である。
【図２２】本発明の製造方法を説明するための断面図である。
【図２３】本発明の製造方法を説明するための断面図である。
【図２４】従来技術を説明する平面図である。
【符号の説明】
【０２１７】
１０      オーミック金属層
１３      第１ソース電極
１５      第２ソース電極
１４      第１ドレイン電極
１６      第２ドレイン電極
１７      ゲート電極
１７ａ    曲折部
２０      ゲート金属層
２１      ゲート配線
３０      第１配線金属層
３１      ソース配線
３２      ドレイン配線
４０      第２配線金属層
５０      初期窒化膜
５１      窒化膜
６０      絶縁化領域
７０      周辺伝導領域
１００    動作領域
１３０    基板
１３１      ＧａＡｓ基板
１３２      バッファ層
１３３      電子供給層
１３３ａ    第１電子供給層
１３３ｂ    第２電子供給層
１３４      スペーサ層
１３５      チャネル層
１３７      キャップ層
１３７ｓ  ソース領域
１３７ｄ  ドレイン領域
１４１    第１ノンドープ層
１４２    第２ノンドープ層
１４３    第３ノンドープ層
１４４    安定層
２１５    ソース電極
２１６    ドレイン電極
２１７    ゲート電極
２２０    ゲート金属層
２２１    ゲート配線
２３０    配線金属層
２３１    ソース配線
２３２    ドレイン配線
５１０    第１絶縁膜
５２０    第２絶縁膜
５１１    第１窒化膜
５１２    第２窒化膜
５１３    第３窒化膜
５１４    第４窒化膜
ＩＮ      共通入力端子
ＩＮ１      第１共通入力端子
ＩＮ２      第２共通入力端子
Ｃｔｌ      制御端子
ＯＵＴ１    第１共通出力端子
ＯＵＴ２    第２共通出力端子
Ｉ          共通入力端子パッド
Ｉ１        第１共通入力端子パッド
Ｉ２        第２共通入力端子パッド
Ｃ          制御端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２制御端子パッド
Ｏ１        第１共通出力端子パッド
Ｏ２        第２共通出力端子パッド
ＣＲ        コントロール抵抗
ＳＷ１      第１スイッチング素子
ＳＷ２      第２スイッチング素子
ＳＷ３      第３スイッチング素子
ＳＷ４      第４スイッチング素子
Ｐ        ポイント
ＣＰ、ＣＰ’  交差部
ＳＥ    ソース配線電極
ＤＥ    ドレイン配線電極
Ｇ      ゲート配線電極
Ｓ      ソース電極
Ｄ      ドレイン電極
Ｓ’    ソース配線電極
Ｄ’    ドレイン配線電極
Ｇ’    ゲート電極
【図１】
2007149885.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2007149885.tif 000007
【図６】
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【図７】
2007149885.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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