(57)【要約】【課題】  ドットインパクトヘッド駆動回路において、ヘッドコイルに生じる誘導磁界の発生を防止することで、ヘッドピンの戻り動作の抵抗をなくし、印字品質を低下させない回路構成を提供する。【解決手段】  ヘッドピンを動作させるためのヘッドコイルと、前記ヘッドコイルの高電圧入力側端子と電源側回路との間に接続される第１の制御素子と、前記ヘッドコイルの低電圧出力側端子とアースとの間に接続される第２の制御素子と、前記ヘッドコイルの高電圧入力側端子と前記第１の制御素子との間をアースへ接続する第１の回路と、前記ヘッドコイルの低電圧出力側端子と前記第２の制御素子との間を電源側回路へ接続する第２の回路と、を有し、前記第２の回路は誘導電流遮断回路を備え、前記第１の制御素子がオンのとき、前記誘導電流遮断回路はオフであり、前記第１の制御素子がオフのとき、前記誘導電流遮断回路はオンである、ことを特徴とするドットインパクトヘッド駆動回路である。【選択図】  図３
2007021860.tif 000002
【特許請求の範囲】
【請求項１】
ヘッドピンを動作させるためのヘッドコイルと、
前記ヘッドコイルの入力高電圧側端子と電源側回路との間に接続される第１の制御素子と、
前記ヘッドコイルの出力低電圧側端子とアースとの間に接続される第２の制御素子と、
前記ヘッドコイルの高電圧入力側端子と前記第１の制御素子との間をアースへ接続する第１の回路と、
前記ヘッドコイルの低電圧出力側端子と前記第２の制御素子との間を電源側回路へ接続する第２の回路と、を有し、
前記第２の回路は誘導電流遮断回路を備え、
前記第１の制御素子がオンのとき、前記誘導電流遮断回路はオフであり、
前記第１の制御素子がオフのとき、前記誘導電流遮断回路はオンである、
ことを特徴とするドットインパクトヘッド駆動回路。
【請求項２】
前記第２の制御素子はＦＥＴである、請求項１に記載のドットインパクトヘッド駆動回路。
【請求項３】
前記第１の回路は第１のダイオードを含み、該第１のダイオードは、そのアノード側がアースに接続され、そのカソード側が前記ヘッドコイルの高電圧入力側端子と前記第１の制御素子との間へ接続される、請求項１に記載のドットインパクトヘッド駆動回路。
【請求項４】
前記第２の回路は第２のダイオードを含み、該第２のダイオードは、そのアノード側が前記ヘッドコイルの低電圧出力側端子と前記第２の制御素子との間へ接続され、そのカソード側が前記電源側回路と前記第１の制御素子との間へ接続される、請求項１に記載のドットインパクトヘッド駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はドットインパクトヘッド駆動回路に関する。詳しくは、誘導電流遮断回路を備えたドットインパクトヘッド駆動回路に関する。
【背景技術】
【０００２】
ドットインパクトヘッド式のプリンタでは、ヘッドコイルに電流を流して、ヘッドコイルに発生する磁気吸引力によりヘッドコイルの中心に配置された鉄心を動作させることによって、この鉄心に連動するヘッドピンを打ち付けて印字を行っている。
図１は従来使用されていたドットインパクトヘッド駆動回路図の一例である。ヘッドコイル１２a〜cに流す電流の制御を電源側の制御素子１１とアース側の制御素子１３a〜cとで行う回路構成である。電源側の制御素子１１は、印字中は常時オンされており、アース側の制御素子１３a〜cを制御することでヘッドコイル１２a〜cに流れる電流を制御してヘッドピンを動作させ、印字を行っていた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ヘッドコイルへ流れる電流をオフしてヘッドピンの動作を停止させたとき、過渡現象により、いわゆるアバランシェエネルギー逆起電力が発生する。この逆起電力アバランシェエネルギーは大きなエネルギーであるため、以下の課題が生じていた。
ヘッドコイルに生じる逆起電力アバランシェエネルギーがアース側の制御素子に加わり、熱として発散していたため、電力損失となるとともにこの電力損失が回路素子に熱的影響を与える。また、これに伴い、アース側の制御素子は熱的影響に耐えうる素子である必要となるため、素子自体が高価なものとなる。さらに、アース側の制御素子は、熱的影響を受けにくい素子である必要があるから、大型の素子（例えば、大型トランジスタ）を使用する必要があり、その結果として回路基板の面積を大きくせざるを得なかった。
【０００４】
かかる課題を解決すべく本発明者は次なるドットインパクトヘッド駆動回路に想到した。すなわち、ヘッドピンを動作させるためのヘッドコイルと、前記ヘッドコイルの高電圧入力側端子と電源側回路との間に接続される第１の制御素子と、前記ヘッドコイルの低電圧出力側端子とアースとの間に接続される第２の制御素子と、前記ヘッドコイルの高電圧入力側端子と前記第１の制御素子との間をアースへ接続する第１の回路と、前記ヘッドコイルの低電圧出力側端子と前記第２の制御素子との間を電源側回路へ接続する第２の回路と、を有し、前記ヘッドコイルで発生した逆起電力アバランシェエネルギーを前記第２の回路を通じて前記電源側回路へ回生させる、ことを特徴とするドットインパクトヘッド駆動回路である。
【０００５】
上記構成によれば、ヘッドコイルの高電圧入力側端子にはアース側からヘッドコイルの高電圧入力側端子に通電できる第１の回路が形成される。また、ヘッドコイルの低電圧出力側端子には電源側回路に通電できる第２の回路が形成される。すなわち、アース側からヘッドコイルを経由して電源側回路へ通電できる回路が形成されることになる。これにより、ヘッドコイルに生じた逆起電力アバランシェエネルギーは、第２の回路を経由して電源側回路に回生させることができる。これは、省電力化に有効である。また、第２の制御素子に逆起電力アバランシェエネルギーが加わらないため、回路素子に熱的影響を与えることもない。また、熱的影響を受けにくい素子を選定する必要もなくなるため、高価な素子を必要もない。また、大型な制御素子を必要としないため、回路基板を大きくする必要もない。
【０００６】
本発明者は上記ドットインパクトヘッド駆動回路につき、更に検討を重ねたところ、次なる課題を見出した。
図２は本発明者が想到したドットインパクトヘッド駆動回路の回路図の一例である。図２において、ヘッドコイル２２aに対してハーフドットの位置でヘッドコイル２２bを駆動させようとすると、ヘッドコイル２２aがオフにもかかわらず、ＦＥＴ２１を必ずオン状態としなければならない。すると、ヘッドコイル２２a、ダイオード２５aを含む第２の回路及びＦＥＴ２１において、図２に示すように、ヘッドコイル２２aで発生する誘導磁界を維持する電流経路（図中破線で指示）が形成される。かかる電流経路が形成されると、ヘッドコイル２２aに誘導電流が流れ、ヘッドコイル２２aが作用するヘッドピンの戻り動作の抵抗となり、印字品質を低下させるおそれがある。
そこで、本発明は、ドットインパクトヘッド駆動回路において、ヘッドコイルに生じる誘導磁界の発生を防止することで、ヘッドピンの戻り動作の抵抗をなくし、印字品質を低下させない回路構成を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は上記目的を達成すべくなされたものである。すなわち、ヘッドピンを動作させるためのヘッドコイルと、前記ヘッドコイルの高電圧入力側端子と電源側回路との間に接続される第１の制御素子と、前記ヘッドコイルの低電圧出力側端子とアースとの間に接続される第２の制御素子と、前記ヘッドコイルの高電圧入力側端子と前記第１の制御素子との間をアースへ接続する第１の回路と、前記ヘッドコイルの低電圧出力側端子と前記第２の制御素子との間を電源側回路へ接続する第２の回路と、を有し、前記第２の回路は誘導電流遮断回路を備え、前記第１の制御素子がオンのとき、前記誘導電流遮断回路はオフであり、前記第１の制御素子がオフのとき、前記誘導電流遮断回路はオンである、ことを特徴とするドットインパクトヘッド駆動回路である。
【０００８】
上記構成によれば、少なくとも第１の制御素子がオンのとき、誘導電流遮断回路はオフ（通電がオフ）となる。第１の制御素子がオフのとき、誘導電流遮断回路がオン（通電がオン）となる。すなわち、ヘッドコイルに電流が流れるときは第２の回路の通電はオフとなり、ヘッドコイルに電流が流れなくなったときは第２の回路の通電はオンとなる。これにより、印字後（第１の制御素子がオフ）にヘッドコイルに発生する逆起電力アバランシェエネルギーは誘導電流遮断回路を介して回生させることができる。次に、その後、第１の制御素子をオンして印字を行うときには、誘導電流遮断回路の通電はオフとなり、ヘッドコイルに生じるべき誘導電流は遮断され、誘導磁界も発生しないため、ヘッドピンは何ら抵抗なくもとの位置に戻ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の各要素について説明する。
(ヘッドコイル)
ヘッドコイルは、コイルに電流を流すことで磁界を作り、この磁界により生じる磁気吸引力により、コイルの中心に配置された鉄心を移動させ、この鉄心に連動するヘッドピンを動作させる。このヘッドピンが打たれることにより、印字が行われることになる。
なお、本発明では、第１の制御素子に接続されるヘッドコイルの端子を高電圧側端子とし、第２の制御素子に接続されるヘッドコイルの端子を低電圧側端子とする。
【００１０】
（第１の制御素子、第２の制御素子）
第１の制御素子は、ヘッドコイルの高電圧入力側端子に流れる電流を制御し、第２の制御素子はヘッドコイルの低電圧出力側端子に流れる電流を制御する。第１の制御素子及び第２の制御素子に使用される素子は特に限定されないが、例えば、トランジスタ、ＦＥＴなどの３端子スイッチング素子が挙げられる。
複数のヘッドコイルの各高電圧入力側端子と電源側回路との間に一つの第１の制御素子を配置し、かつ複数のヘッドコイルの各低電圧出力側端子にそれぞれ第２の制御素子が接続されるタイプの駆動回路に対して、好適に本発明は適用される。
ヘッドコイルに電流を流して印字を行う場合、第１の制御素子及び第２の制御素子の動作状況は次のようになる。まず、第１の制御素子と第２の制御素子とをオンする。これにより、ヘッドコイルへ電流が流れ、ヘッドコイルに磁気吸引力が発生し、それに連動してヘッドピンが移動して、印字される。印字後は、第２の制御素子をオフし、ヘッドコイルに流れる電流を停止させることで、ヘッドピンはもとの位置に戻ることとなる。
【００１１】
(第１の回路、第２の回路)
第１の回路はヘッドコイルの高電圧入力側端子と第１の制御素子との間をアースへ接続する回路である。この第１の回路は複数のヘッドコイルの各高電圧入力側端子と電源側回路との間に一つの第１の制御素子が配置されるタイプにおいて、該一つの第１の制御素子と複数のヘッドコイルの各高電圧入力側端子との間をアースへ接続するものであることが好ましい。
第２の回路はヘッドコイルの低電圧出力側端子と第２の制御素子との間を電源側回路へ接続する回路である。この第２の回路は、複数のヘッドコイルの各低電圧出力側端子と当該端子へそれぞれ接続された第２の制御素子との間を電源側回路へ接続するものであることが好ましい。
それぞれの回路は、ヘッドコイルへの通電をオフしたときに生じる逆起電力アバランシェエネルギーを電源側回路に回生させるための回路であり、アース→ヘッドコイル→電源側回路までの一つの回路を形成する。
例えば、第１の回路の回路構成として、ダイオードを用いる回路構成を採用することができる。ダイオードを用いる場合、アノード側をアースに接続し、カソード側をヘッドコイルの高電圧入力端子側に接続する。
同様に、第２の回路の回路構成として、ダイオードを用いる回路構成を採用することができる。ダイオードを用いる場合、アノード側をヘッドコイルの低電圧出力端子側に接続し、カソード側を電源側回路に接続する。
これにより、アース→ヘッドコイル→電源側回路が順方向となり、ヘッドコイルに生じる逆起電力アバランシェエネルギーは電源側回路に回生させることができる。他方、電源側回路→ヘッドコイル→アースは逆方向になるので、電源側回路から第２の回路を介してヘッドコイルに電流が流れることはなく、ヘッドコイル側からアース側へ第1の回路を介して電流が流れることもない。
【００１２】
(誘導電流遮断回路)
誘導電流遮断回路は、第２の回路に接続される回路であり、ヘッドコイルで生じる誘導電流を特定のタイミングで遮断するための回路である。誘導電流遮断回路の回路構成は特に限定されないが、少なくとも第１の制御素子がオンしているときは誘導電流遮断回路はオフであり、第１の制御素子がオフしているときは誘導電流遮断回路はオンとなる回路構成が必要でなる。
【実施例１】
【００１３】
以下、この発明の実施例について説明する。
図３は本発明の実施例であるドットインパクトヘッド駆動回路３０の回路図である。
ドットインパクトヘッド駆動回路３０は、ＦＥＴ（pチャネル）３１と、ヘッドコイル３２a〜cと、ＦＥＴ（nチャネル）３３a〜cと、ダイオード３４と、ダイオード３５a〜cと、電源側回路３６と、誘導電流遮断回路３７とで概略構成される。ＦＥＴ３１はコントロールポートＨ(ctrl H)で制御され、ＦＥＴ３３はコントロールポートＬ（ctrl L）a〜cで制御される。なお、この実施例の駆動回路３０は、説明の都合上、３つのヘッドコイル３２a〜cを駆動制御の対象としているが、インパクトヘッドに要求されるドット数に応じて、そのヘッドコイルの数を任意に設定できることは言うまでもない。
回路素子の接続構成は次の通りである。ＦＥＴ３１のソース側は電源側回路３６に接続され、ゲート側はctrl Hに接続され、ドレイン側はヘッドコイル３２a〜cの高電圧入力側端子とダイオード３４のカソード側に接続される。ＦＥＴ３３a〜cのソース側はアースに接続され、ゲート側はctrl Ｌa〜cに接続され、ドレイン側はヘッドコイル３２a〜cの低電圧出力側端子とダイオード３５a〜cのアノード側に接続される。ダイオード３５a〜cのカソード側は誘導電流遮断回路３７に接続される。ダイオード３４のアノード側はアースに接続される。
【００１４】
ＦＥＴ３１は、ヘッドコイル３２a〜cへ流れる電流を制御する。ＦＥＴ３１はｐチャネル型のＦＥＴであり、その制御はctrl Hを用いてゲート（Ｇ）にかかる電圧を制御することで、ゲート（Ｇ）−ソース（Ｓ）間の電圧を制御して行う。ＦＥＴ３１がオンのとき、電源側回路３６からヘッドコイル３２a〜cの高電圧入力側端子が通電状態となる。
ヘッドコイル３２a〜cは、そのコイル内に電流を流すことにより、磁気吸引力を発生させ、この磁気吸引力により移動される鉄心に連動してヘッドピン（図示せず）を移動させる。ヘッドピンを移動させることにより印字が行われる。
ＦＥＴ３３a〜cは、ヘッドコイル３２a〜cへ流れる電流を制御する。ＦＥＴ３３a〜cはｎチャネル型のＦＥＴであり、その制御はコントロールＬを用いてゲート（Ｇ）にかかる電圧を制御することで、ゲート（Ｇ）−ソース（Ｓ）間の電圧を制御して行う。ＦＥＴ３３a〜cがオンのとき、ヘッドコイル３２a〜cの低電圧出力側端子からアースに対して通電状態となる。ＦＥＴ３３a〜cはヘッドコイル３２a〜cに対応して接続されており、ＦＥＴ３３a〜cをオンさせることで各ヘッドコイル３２a〜cへ流れる電流を制御することができる。
電源側回路３６は、ドットインパクトヘッド駆動回路３０への電力の供給（電源電圧２４Ｖ）及びヘッドコイル３２a〜cで発生し、回生された逆起電力アバランシェエネルギーを充電する。逆起電力アバランシェエネルギーの充電には電源側回路３６に備えられたコンデンサ（図示せず）を使用する。
誘導電流遮断回路３７は、ＦＥＴ(nチャネル)３７１と、コンデンサ３７２と、抵抗３７３とで概略構成される。ＦＥＴ３７１はnチャネル型であり、ゲートの電圧がソースの電圧よりも高いときにオンする。コンデンサ３７２は、ＦＥＴ３７１のオン時間を制御するために接続され、コンデンサが完全に充電されるまでは電流を通し、抵抗３７３に電圧降下を生じさせて、ＦＥＴ３７１をオンさせる。コンデンサ３７２の充電完了後は、ＦＥＴ３７２はオフされ、電流は遮断される。
【００１５】
このような接続で構成されるドットインパクトヘッド駆動回路３０を使用して、ハーフドット印字を行う場合の動作を説明する。図３の回路図において、ヘッドコイル３２aで印字を行った後に、ヘッドコイル３２bで印字を行う場合がハーフドット印字となる。
図４はヘッドコイル３２aに流れる電流（Ｉa）と、ＦＥＴ３３aにかかる電圧（Ｖ）と、ヘッドピンの移動距離（Ｘa）及びヘッドコイル３２bに流れる電流（Ｉb）を示すタイミング図である。
ＦＥＴ３１及びＦＥＴ３３aをオンすることにより、ヘッドコイル３２aに電流が流れ始める(a点)。これにより、ヘッドコイル３２aに磁界が発生し、磁界による磁気吸引力により鉄心を移動させ、鉄心に連動してヘッドピンが移動する。
ヘッドコイル３２aに流れる電流値がピークとなったとき(ｂ点)、ヘッドピンの移動位置も最大となり、ヘッドピンが打ち付けられ、印字が行われる。
印字後はＦＥＴ３３aをオフとし、ヘッドコイル３２aへの通電が遮断されるが、ヘッドコイル３２aに発生した磁界を維持しようとする電流がヘッドコイル３２aに流れるため、電流Ｉは急激には低下せず、なだらかに減衰する(ｃ点)。また、これに伴い、ヘッドコイル３２aには逆起電力アバランシェエネルギーが発生するが、ヘッドコイル３２aからダイオード３４a、誘導電流遮断回路３７を介して、電源側回路３６へと回生される。
ヘッドコイル３２aで生じた逆起電力アバランシェエネルギーは、ダイオード３５aを通過し、コンデンサ３７２を充電しながら、抵抗３７３に電圧をかける。これにより、ＦＥＴ３７１はオンされ、逆起電力アバランシェエネルギーは電源側回路３６へと回生される。コンデンサ３７２が充電し終わるまでは、ＦＥＴ３７１はオン状態であるが、充電完了後にＦＥＴ３７１はオフされ、電源側回路３６への通電ができなくなる。これにより、ヘッドコイル３２aに生じる誘導電流は遮断され、ＦＥＴ３１をオンさせたときでも、ハーフドット印字（ヘッドコイル３２bでの印字）が可能となる。
【００１６】
以上のように、本実施例のドットインパクトヘッド駆動回路３０においては、ＦＥＴ３１がオンのときは、誘導電流遮断回路３７はオフとなり、ＦＥＴ３１がオフのときは、誘導電流遮断回路３７がオンとなる。誘導電流遮断回路３７をオフとすることで、ヘッドコイル３２aに生じる誘導電流の経路は遮断されるため、ヘッドコイル３２aに誘導電流が流れなくなる。そのため、ヘッドピンは抵抗なく、もとの位置に戻ることができるため、高い印字品質でハーフドット印字を行うことが可能となる。
【実施例２】
【００１７】
図５は本発明の実施例であるドットインパクトヘッド駆動回路４０の回路図である。実施例１と同一の要素には同一の符号を付してその説明を省略する。
ドットインパクトヘッド駆動回路４０は、ヘッドコイル３２a〜cと、第１の制御素子としてのＦＥＴ（ｐチャネル）４１と、第２の制御素子としてのＦＥＴ(nチャネル)３３a〜cと、第１の回路を構成するダイオード３４と、第２の回路を構成するダイオード３５a〜cと、トランジスタ４７と、コンデンサ４８と、ＦＥＴ（pチャネル）５０と、トランジスタ５１と、抵抗３９、４２〜４５とを備える。
【００１８】
回路素子の接続構成は次の通りである。ＦＥＴ４１のソース側は電源側回路３６に接続され、ゲート側はトランジスタ５１のエミッタ側と、抵抗５４と、抵抗５５とに接続され、ドレイン側はヘッドコイル３２a〜cの高電圧入力側端子とダイオード３４のカソード側に接続される。ヘッドコイル３２a〜cはその低電圧出力側端子がＦＥＴ３３a〜cのドレイン側及びダイオード３５a〜cのアノード側に接続される。ＦＥＴ３３a〜cのゲートはctrl La〜cに接続され、ソース側はアースに接続される。また、ダイオード３４のアノード側はアースに接続される。
トランジスタ４７のベース側はctrl H1に接続され、エミッタ側はアースに接続され、コレクタ側はコンデンサ４８と、抵抗４８に接続される。ＦＥＴ５０のゲート側はコンデンサ４８と抵抗４９との間に接続され、ソース側はダイオード３５a〜cのカソード側と抵抗４９とに接続され、ドレイン側は電源側回路３６に接続される。トランジスタ５１のベース側は、抵抗５２と抵抗５３との間に接続され、エミッタ側は電源側回路３６に接続される。
【００１９】
次に、ドットインパクトヘッド駆動回路４０の動作を説明する。
まず、ヘッドコイル３２aに電流を流してヘッドピンを移動させ、印字するときは次のようになる。
Ctrl Hをオフすることにより、トランジスタ４７がオフとなる。この状態では、トランジスタ５１のベース側に電流が流れず、トランジスタ５１もオフのままである。一方、抵抗５４には、電源電圧が印加されるため、ＦＥＴ４１のゲートにかかる電圧がソースにかかる電圧よりも低く、ＦＥＴ４１がオンとなり、電源側回路３６からヘッドコイル３２aに対して通電状態となる。また、ctrl Hをオフするタイミングでctrl Laをオンすることにより、ヘッドコイル３２aからアースも通電状態となる。これにより、ヘッドコイル３２aに電流が流れて、ヘッドピンが打ち付けられて、印字が行われることとなる。
【００２０】
印字後は、ヘッドコイル３２aに生じる逆起電力アバランシェエネルギーを電源側回路３６へ回生させたうえで、ヘッドコイル３２aに誘導電流が流れることを防止する必要があるため、次のような動作を行う。
印字終了に合わせて、ctrl H1をオンさせることで、トランジスタ４７がオンされ、トランジスタ５１のベース側にも電流が流れ、トランジスタ５１がオンされる。これにより、ＦＥＴ４１のゲートにかかる電圧とソースにかかる電圧が同電位となり、ＦＥＴ４１がオフとなる。
また、ctrl Hをオンすることにより、トランジスタ４７がオンとなり、抵抗４９からアース側に向けて通電状態となる。これにより、ＦＥＴ５０のソースーゲート間に電圧降下が生じ、ＦＥＴ５０がオンされる。ＦＥＴ５０がオンされている時間に逆起電力アバランシェエネルギーが電源側回路２６に回生されることとなる。ＦＥＴ５０がオンされる時間はコンデンサ４８の静電容量により制御され、コンデンサ４８の充電が完了し終わったとき、ＦＥＴ５０はオフされて、ヘッドコイル３２aから電源側回路３６への通電は遮断されることとなる。これにより、誘導電流は遮断されることとなる。
【００２１】
以上のように本実施例においても、誘導電流遮断回路がオンのとき誘導磁界が発生している間、ヘッドコイルに生じる誘導電流の経路は誘導電流遮断回路により遮断されるため、ヘッドコイルに誘導電流が流れなくなる。そのため、ヘッドピンの戻りに抵抗が生じることなく、もとの位置に戻るため、ハーフドット印字を行うことが可能となる。
【００２２】
なお、実施例では、誘導電流を所定のタイミングで遮断するため、複数の素子を備える回路を第２の回路へ組み込んだが、第２の回路へスイッチ素子を組み込み、このスイッチ素子のオン／オフをポート信号で制御するようにしてもよい。
【００２３】
この発明は、上記発明の実施の形態及び実施例の説明に何ら限定されるものではない。特許請求の範囲の記載を逸脱せず、当業者が容易に想到できる範囲で種々の変形態様もこの発明に含まれる。
【図面の簡単な説明】
【００２４】
【図１】図１は従来のドットインパクトヘッド駆動回路の回路構成図である。
【図２】図２はドットインパクトヘッド駆動回路の回路構成図の一例である。
【図３】図３は実施例１で使用するドットインパクトヘッド駆動回路の回路構成図である。
【図４】図４は実施例１のドットインパクトヘッド駆動回路の動作を説明するタイミング図である。
【図５】図５は実施例２で使用するドットインパクトヘッド駆動回路の回路構成図である。
【符号の説明】
【００２５】
１０  ２０  ３０  ４０  ドットインパクトヘッド駆動回路、１１  ２１  ３１  ４１  ＦＥＴ、１２  ２２  ３２  ヘッドコイル、１３  ２３  ３３  ＦＥＴ、２４  ３４  ダイオード、２５  ３５  ダイオード、２６  ３６  電源側回路
【図１】
2007021860.tif 000003
【図２】
2007021860.tif 000004
【図３】
2007021860.tif 000005
【図４】
2007021860.tif 000006
【図５】
2007021860.tif 000007