(57)【要約】【課題】不揮発性半導体記憶装置において、書き換えシーケンスのための時間を短縮できるようにする。【解決手段】メモリセルトランジスタアレイ１を単一の電荷蓄積箇所に３つ以上のしきい値電圧分布の状態を有する複数のメモリセルで構成する。プログラムシーケンス制御回路１０によって、複数の値のデータで構成されたデータセットに含まれるそれぞれのデータを、前記３つ以上のしきい値電圧分布のうちの何れかのしきい値電圧分布に対応させて、前記メモリセルに記憶させる一方、前記メモリセルに記憶させたデータを書き換える際に、データの記憶に使用するしきい値電圧分布を１方向にシフトさせて、データの書き換えを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されたコマンドに応じて、データの書き込みおよび読み出しを行う不揮発性半導体記憶装置であって、
単一の電荷蓄積箇所に３つ以上のしきい値電圧分布の状態を有するメモリセルを複数含んだメモリセルアレイと、
複数の値のデータで構成されたデータセットに含まれるそれぞれのデータを、前記３つ以上のしきい値電圧分布のうちの何れかのしきい値電圧分布に対応させて、前記メモリセルに記憶させる一方、前記メモリセルに記憶させたデータを書き換える際に、データの記憶に使用するしきい値電圧分布を１方向にシフトさせて、データの書き換えを行うプログラムシーケンス制御回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記３つ以上のしきい値電圧分布のうちの最下位、または最上位のしきい値電圧分布に対して、前記データセット内の常に同一のデータを対応させて、前記メモリセルにデータを記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記３つ以上のしきい値電圧分布のうちの連続する２つのしきい値電圧分布を使用してデータを記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、第ｎ−１分布（ｎ：自然数）および第ｎ分布の２つを使用して記憶させたデータを書き換える際に、第ｎ分布のみが使用された状態に揃えた後に、与えられたデータに応じて、使用するしきい値電圧分布を第ｎ＋１分布にシフトさせるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、第ｎ−１分布（ｎ：自然数）および第ｎ分布の２つを使用して記憶させたデータを書き換える際に、与えられたデータに応じて、使用するしきい値電圧分布を第ｎ分布および第ｎ＋１分布に直接シフトさせるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項２の不揮発性半導体記憶装置であって、
前記データセットは、２値データで構成されたものであり、
前記プログラムシーケンス制御回路は、３つ以上のしきい値電圧分布を使用して、前記２値データを前記メモリセルに記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記データセットのうちの１つのデータを、最上位または最下位のしきい値電圧分布に固定的に対応させる一方、記憶させたデータを書き換える際に、前記最上位または最下位のしきい値電圧分布への変化が必要なメモリセルのみ、しきい値電圧分布をシフトさせることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記３つ以上のしきい値電圧分布に対して、複数組のデータセットを対応させて、前記メモリセルにデータを記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８の不揮発性半導体記憶装置であって、
前記データセットは、２値データで構成されたものであり、
前記プログラムシーケンス制御回路は、前記２値データを、連続する２つのしきい値電圧分布に、それぞれ対応させて記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９の不揮発性半導体記憶装置であって、さらに
第ｎ分布の状態のメモリセルを第ｎ＋１分布の状態に揃える事前書き込み手段と、
第ｎ＋１分布の状態に対応したデータとは異なるデータを書込むべきメモリセルについてのみ、第ｎ＋２分布の状態にシフトさせるデータ書き込み手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項８の不揮発性半導体記憶装置であって、
前記データセットは、２値データで構成されたものであり、
前記プログラムシーケンス制御回路は、３つ以上のしきい値電圧分布を使用して、前記２値データを前記メモリセルに記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１１の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、データを書き換える際に、データが変化するメモリセルのみのしきい値電圧分布を上位にシフトさせるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１１の不揮発性半導体記憶装置であって、
さらに、データ書き換え終了後のオペレーション未実行状態において、バックグラウンドで、前記メモリセルアレイで３種類以上のしきい値電圧分布が使用されている状態から、第ｍしきい値電圧分布（ｍは自然数）、および第ｍ＋１しきい値電圧分布の２つのしきい値電圧分布が使用された状態に、使用される分布数を圧縮するデータ圧縮シーケンス制御回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１３の不揮発性半導体記憶装置であって、さらに、
前記データ圧縮シーケンス制御回路による分布数の圧縮が完了したか否かを示す圧縮完了情報を記憶する分布圧縮フラグ記憶回路と、
複数の読み出し判定レベルを順次使用して前記メモリセルからデータを読み出す複数レベル読み出しモード、および１つの読み出し判定レベルを使用してデータを読み出す１レベル読み出しモードのうちから、何れかの読み出しモードを、分布圧縮フラグ記憶回路に記憶されている前記圧縮完了情報に基づいて選択して、前記メモリセルからデータを読み出す読み出し回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４の不揮発性半導体記憶装置であって、さらに、
前記メモリセルからデータを読み出す際の判定レベルを示す判定レベル情報を記憶する判定レベル記憶回路と、
電源が投入された際に、前記圧縮完了情報を前記分布圧縮フラグ記憶回路に記憶させるとともに、前記判定レベル情報を前記判定レベル記憶回路記憶させるパワーオンシーケンス制御回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１４の不揮発性半導体記憶装置であって、さらに、
前記メモリセルからデータを読み出す際の判定レベルを示す判定レベル情報を記憶する判定レベル記憶回路と、
前記圧縮完了情報を記憶する不揮発の分布圧縮フラグ領域と、
前記判定レベル情報を記憶する不揮発の判定レベル記憶領域と、
前記データ圧縮シーケンス制御回路が分布数を圧縮した後に、前記分布圧縮フラグ領域に記憶されている圧縮完了情報を前記分布圧縮フラグ記憶回路に書込むとともに、前記判定レベル記憶領域に記憶されている判定レベル情報を前記判定レベル記憶回路に書込むパワーオンシーケンス制御回路とを備え、
前記データ圧縮シーケンス制御回路は、分布数を圧縮した後に、前記圧縮完了情報を前記分布圧縮フラグ領域に記憶させるとともに、前記判定レベル情報を前記判定レベル記憶領域に記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１の不揮発性半導体記憶装置であって、さらに、
前記メモリセルからデータを読み出す際の判定レベルを示す判定レベル情報を記憶する判定レベル記憶回路と、
各メモリセルに対して読み出し動作を行うことによって、データの読み出しに使用すべき判定レベルを選択して、前記判定レベル記憶回路に前記判定レベル情報として記憶させるパワーオンシーケンス制御回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１７の不揮発性半導体記憶装置であって、
さらに、前記メモリセルで使用されているしきい値電圧分布の位置を示すしきい値電圧分布位置情報を記憶する不揮発の使用分布位置記憶領域を備え、
前記パワーオンシーケンス制御回路は、前記使用分布位置記憶領域が記憶しているしきい値電圧分布位置情報に応じた判定レベル情報を前記判定レベル記憶回路に記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１７の不揮発性半導体記憶装置であって、
さらに、前記メモリセルと同一構造を有して、常に同一のデータが記憶されるモニタービットを備え、
前記パワーオンシーケンス制御回路は、前記モニタービットから読み出しを行うことによって、前記しきい値電圧分布の位置を特定し、特定した位置に応じて求めた判定レベル情報を、前記判定レベル記憶回路に記憶させるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１の不揮発性半導体記憶装置であって、
さらに、各メモリセルに記憶されているデータが、最も低いしきい値電圧分布から順に、または最も高いしきい値電圧分布から順に対応するように、データの記憶に使用するしきい値電圧分布をデータ書き込み時のシフト方向とは逆の方向にシフトさせる初期化シーケンス制御回路を備え、
前記データセットは、２値データで構成されたものであることを特徴とする不揮発性半導体記憶装置。
【請求項２１】
請求項２０の不揮発性半導体記憶装置であって、
さらに、使用可能な最大電圧のしきい値電圧分布が使用された場合に、しきい値電圧分布の上昇する方向へのシフトが完了したことを示す遷移完了フラグを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２２】
請求項２０、および請求項２１のうちの何れか１項の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、前記コマンドの入力待ち時間に、バックグラウンドで前記初期化動作を行うように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２３】
請求項１の不揮発性半導体記憶装置であって、さらに、
前記メモリセルに記憶させたデータを書き換える際に、各書き込みデータに対応して、それぞれ第１の書き込みレベルを目標として書き込みを行う第１の書き込み機能と、前記第１の書き込みレベルとは異なる第２の書き込みレベルを目標として書き込みを行う第２の書き込み機能を備えた書き込み手段と、
データ書き込み毎に前記第１の書き込みレベル、および前記第２の書き込みレベルのうちの何れか一方を選択する書き込みレベル選択手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２４】
請求項２３の不揮発性半導体記憶装置であって、さらに、
前記第１の書き込み機能により書込まれたデータを判別する判別手段と、
前記判別手段によって判別されたデータを保持するデータ保持手段と、
前記データ保持手段に保持されたデータを用いて追加書き込み動作を行う長期保証化書き込み手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２５】
請求項２３、および請求項２４のうちの何れか１項の不揮発性半導体記憶装置であって、
さらに、前記第１の書き込み機能によりデータが書込まれた後に、書込まれたデータが、前記第１の書き込み機能によって書込まれたデータであることを示す書込み機能識別フラグを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２６】
請求項２４、および請求項２５のうちの何れか１項の不揮発性半導体記憶装置であって、
前記長期保証化書き込み手段は、前記コマンドの入力待ち時間に、バックグラウンドで前記追加書き込み動作を行うように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２７】
請求項２３の不揮発性半導体記憶装置であって、
さらに、各メモリセルに記憶されているデータが、最も低いしきい値電圧分布から順に対応するように、データの記憶に使用するしきい値電圧分布をデータ書き込み時のシフト方向とは逆の方向にシフトさせて初期化する初期化シーケンス制御回路を備え、
前記データセットは、２値データで構成されたものであることを特徴とする不揮発性半導体記憶装置。
【請求項２８】
請求項２７の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、前記コマンドの入力待ち時間に、バックグラウンドで前記初期化を行うように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２９】
請求項１の不揮発性半導体記憶装置であって、
さらに、前記メモリセルのデータが消去状態であるか否かを示す消去完了フラグを備え、
前記プログラムシーケンス制御回路は、前記メモリセルを消去状態にする場合には、前記メモリセルのデータを書き換えることなく、メモリセルが消去状態であることを示すように前記消去完了フラグを書き換えるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３０】
請求項２９の不揮発性半導体記憶装置であって、
さらに、セクタ単位で、メモリセルを消去状態に初期化する初期化シーケンス制御回路を備え、
前記初期化シーケンス制御回路は、初期化の際に、消去回数の最も少ない空きセクタをサーチして、初期化対象のセクタにおけるデータと前記消去回数の最も少ない空きセクタにおけるデータとをスワップするとともに、前記消去回数の最も少ない空きセクタを初期化するように構成されていること特徴とする不揮発性半導体記憶装置。
【請求項３１】
請求項３０の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、初期化の際に、前記消去回数の最も少ない空きセクタが複数存在した場合には、最上位しきい値電圧分布の位置をサーチし、最も最上位しきい値電圧分布の低いセクタにおけるデータと前記初期化が必要なセクタにおけるデータとをスワップさせるように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３２】
請求項２９の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、最上位しきい値電圧分布の位置をサーチし、前記初期化が必要なセクタにおけるデータと最も低い最上位しきい値電圧分布のセクタにおけるデータとをスワップし、前記最も低い最上位しきい値電圧分布のセクタを初期化するように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３３】
請求項３２の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、初期化の際に、前記最も低い最上位しきい値電圧分布が複数存在した場合には、消去回数をサーチし、消去回数の最も少ないセクタにおけるデータと初期化対象のセクタにおけるデータとをスワップするように構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３４】
請求項１の不揮発性半導体記憶装置であって、
さらに、前記メモリセルアレイ内の領域を示す情報を記憶するデータアドレス管理テーブルを備え、
前記プログラムシーケンス制御回路は、前記データアドレス管理テーブルに記憶されている情報で示された領域のデータに対しては、データを固定するように構成されていることを特徴とする不揮発性半導体記憶装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数種類のしきい値電圧分布状態を用いてデータを記憶するメモリセルを有した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、メモリセルのしきい値電圧分布を変えることによって、データを記憶するものがある。従来は、このような不揮発性半導体記憶装置においてデータの書き換えを行う場合には、プリプログラム、消去、書き込みという３段階の書き換えシーケンスでデータの書き換えが実施されていた（例えば特許文献１を参照）。
【０００３】
詳しくは、ランダムデータが書かれている状態から、一旦、データが全て‘０’の状態に揃える（プリプログラム）を行い。その後、データが全て‘１’の状態になるように、しきい値電圧分布をシフトさせる（消去）。そして、ユーザから与えられたデータに従って、しきい値電圧分布をシフトさせ、ランダムデータ書き込みを実施する。
【特許文献１】特開２００１−２５０３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のように従来の書き換えシーケンスでは、ユーザからのランダムデータの書き込みを実施する前に、プリプログラム、および消去という２段階の動作が必要なため、高速な書き換えが困難であった。例えば、プリプログラム、消去、ランダムデータ書き込みに同程度の時間がかかった場合には、書き換えシーケンスには、ランダムデータ書き込みの時間に対し、約３倍の時間を要することになる。
【０００５】
本発明は、前記の問題に着目してなされたものであり、書き換えシーケンスのための時間を短縮できる不揮発性半導体記憶装置を実現することを目的としている。
【課題を解決するための手段】
【０００６】
前記の課題を解決するため、請求項１の発明は、
入力されたコマンドに応じて、データの書き込みおよび読み出しを行う不揮発性半導体記憶装置であって、
単一の電荷蓄積箇所に３つ以上のしきい値電圧分布の状態を有するメモリセルを複数含んだメモリセルアレイと、
複数の値のデータで構成されたデータセットに含まれるそれぞれのデータを、前記３つ以上のしきい値電圧分布のうちの何れかのしきい値電圧分布に対応させて、前記メモリセルに記憶させる一方、前記メモリセルに記憶させたデータを書き換える際に、データの記憶に使用するしきい値電圧分布を１方向にシフトさせて、データの書き換えを行うプログラムシーケンス制御回路と、
を備えたことを特徴とする。
【０００７】
これにより、メモリセルのしきい値電圧分布が１方向にシフトされて、データが書換えられるので、消去動作が不要となり、書換え時間が大幅に削減できる。
【０００８】
また、請求項２の発明は、
請求項１の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記３つ以上のしきい値電圧分布のうちの最下位、または最上位のしきい値電圧分布に対して、前記データセット内の常に同一のデータを対応させて、前記メモリセルにデータを記憶させるように構成されていることを特徴とする。
【０００９】
また、請求項３の発明は、
請求項２の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記３つ以上のしきい値電圧分布のうちの連続する２つのしきい値電圧分布を使用してデータを記憶させるように構成されていることを特徴とする。
【００１０】
また、請求項４の発明は、
請求項３の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、第ｎ−１分布（ｎ：自然数）および第ｎ分布の２つを使用して記憶させたデータを書き換える際に、第ｎ分布のみが使用された状態に揃えた後に、与えられたデータに応じて、使用するしきい値電圧分布を第ｎ＋１分布にシフトさせるように構成されていることを特徴とする。
【００１１】
これらにより、最上位または最下位のしきい値電圧分布が常時一定のデータを意味することになるので、１つの読み出し判定レベルで読み出しができる。したがって、従来の２値メモリと同等な高速読み出しが可能である。また、一旦、第ｎ分布の状態に揃えるので、従来同様のプリプログラム動作が適用できる。
【００１２】
また、請求項５の発明は、
請求項３の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、第ｎ−１分布（ｎ：自然数）および第ｎ分布の２つを使用して記憶させたデータを書き換える際に、与えられたデータに応じて、使用するしきい値電圧分布を第ｎ分布および第ｎ＋１分布に直接シフトさせるように構成されていることを特徴とする。
【００１３】
これにより、与えられたデータに従って、第ｎ分布、および第ｎ＋１分布にダイレクトにシフトさせることができるので、プリプログラム動作および消去動作が不要になる。
【００１４】
また、請求項６の発明は、
請求項２の不揮発性半導体記憶装置であって、
前記データセットは、２値データで構成されたものであり、
前記プログラムシーケンス制御回路は、３つ以上のしきい値電圧分布を使用して、前記２値データを前記メモリセルに記憶させるように構成されていることを特徴とする。
【００１５】
また、請求項７の発明は、
請求項６の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記データセットのうちの１つのデータを、最上位または最下位のしきい値電圧分布に固定的に対応させる一方、記憶させたデータを書き換える際に、前記最上位または最下位のしきい値電圧分布への変化が必要なメモリセルのみ、しきい値電圧分布をシフトさせることを特徴とする。
【００１６】
これらにより、追加書込みが必要なビット数が減少するため、更なる高速書込みが可能となる。
【００１７】
また、請求項８の発明は、
請求項１の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、前記３つ以上のしきい値電圧分布に対して、複数組のデータセットを対応させて、前記メモリセルにデータを記憶させるように構成されていることを特徴とする。
【００１８】
また、請求項９の発明は、
請求項８の不揮発性半導体記憶装置であって、
前記データセットは、２値データで構成されたものであり、
前記プログラムシーケンス制御回路は、前記２値データを、連続する２つのしきい値電圧分布に、それぞれ対応させて記憶させるように構成されていることを特徴とする。
【００１９】
また、請求項１０の発明は、
請求項９の不揮発性半導体記憶装置であって、さらに
第ｎ分布の状態のメモリセルを第ｎ＋１分布の状態に揃える事前書き込み手段と、
第ｎ＋１分布の状態に対応したデータとは異なるデータを書込むべきメモリセルについてのみ、第ｎ＋２分布の状態にシフトさせるデータ書き込み手段と、
を備えたことを特徴とする。
【００２０】
これらにより、複数のしきい値電圧分布の状態に、あらかじめ対応するデータ‘０’、データ‘１’を交互に割り当てて、データ位置を決めておけば、２値データとして読み出し動作、およびベリファイ動作が行われるようにできる。すなわち、最上位のしきい値電圧分布にあるデータ‘０’がどのしきい値電圧分布に位置するかを特に気にせずに、読み出し動作、およびベリファイ動作を行うことがでるので、しきい値電圧分布位置を記憶しておくためのメモリ（モニタービット）が不要になる。それゆえ、制御が容易になると同時に小面積化が可能になる。
【００２１】
また、請求項１１の発明は、
請求項８の不揮発性半導体記憶装置であって、
前記データセットは、２値データで構成されたものであり、
前記プログラムシーケンス制御回路は、３つ以上のしきい値電圧分布を使用して、前記２値データを前記メモリセルに記憶させるように構成されていることを特徴とする。
【００２２】
また、請求項１２の発明は、
請求項１１の不揮発性半導体記憶装置であって、
前記プログラムシーケンス制御回路は、データを書き換える際に、データが変化するメモリセルのみのしきい値電圧分布を上位にシフトさせるように構成されていることを特徴とする。
【００２３】
また、請求項１３の発明は、
請求項１１の不揮発性半導体記憶装置であって、
さらに、データ書き換え終了後のオペレーション未実行状態において、バックグラウンドで、前記メモリセルアレイで３種類以上のしきい値電圧分布が使用されている状態から、第ｍしきい値電圧分布（ｍは自然数）、および第ｍ＋１しきい値電圧分布の２つのしきい値電圧分布が使用された状態に、使用される分布数を圧縮するデータ圧縮シーケンス制御回路を備えたことを特徴とする。
【００２４】
また、請求項１４の発明は、
請求項１３の不揮発性半導体記憶装置であって、さらに、
前記データ圧縮シーケンス制御回路による分布数の圧縮が完了したか否かを示す圧縮完了情報を記憶する分布圧縮フラグ記憶回路と、
複数の読み出し判定レベルを順次使用して前記メモリセルからデータを読み出す複数レベル読み出しモード、および１つの読み出し判定レベルを使用してデータを読み出す１レベル読み出しモードのうちから、何れかの読み出しモードを、分布圧縮フラグ記憶回路に記憶されている前記圧縮完了情報に基づいて選択して、前記メモリセルからデータを読み出す読み出し回路と、
を備えたことを特徴とする。
【００２５】
これらにより、読み出し時において、読み出し回数を減少できるため、書き込みスピードを劣化させることなく、読み出しのペナルティを解消した不揮発性半導体記憶装置を提供することができる。
【００２６】
また、請求項１５の発明は、
請求項１４の不揮発性半導体記憶装置であって、さらに、
前記メモリセルからデータを読み出す際の判定レベルを示す判定レベル情報を記憶する判定レベル記憶回路と、
電源が投入された際に、前記圧縮完了情報を前記分布圧縮フラグ記憶回路に記憶させるとともに、前記判定レベル情報を前記判定レベル記憶回路記憶させるパワーオンシーケンス制御回路と、
を備えたことを特徴とする。
【００２７】
これにより、電源投入時にメモリセルアレイのしきい値電圧分布の状態が読み出されるので、バックグラウンド処理が終了したか否かを容易に判定できる。すなわち、読み出し方式が自動的に選択されるようにできるので、読み出し方式を選択する手間が必要なくなり、ユーザの利便性が向上する。
【００２８】
また、請求項１６の発明は、
請求項１４の不揮発性半導体記憶装置であって、さらに、
前記メモリセルからデータを読み出す際の判定レベルを示す判定レベル情報を記憶する判定レベル記憶回路と、
前記圧縮完了情報を記憶する不揮発の分布圧縮フラグ領域と、
前記判定レベル情報を記憶する不揮発の判定レベル記憶領域と、
前記データ圧縮シーケンス制御回路が分布数を圧縮した後に、前記分布圧縮フラグ領域に記憶されている圧縮完了情報を前記分布圧縮フラグ記憶回路に書込むとともに、前記判定レベル記憶領域に記憶されている判定レベル情報を前記判定レベル記憶回路に書込むパワーオンシーケンス制御回路とを備え、
前記データ圧縮シーケンス制御回路は、分布数を圧縮した後に、前記圧縮完了情報を前記分布圧縮フラグ領域に記憶させるとともに、前記判定レベル情報を前記判定レベル記憶領域に記憶させるように構成されていることを特徴とする。
【００２９】
これにより、高速にバックグラウンド処理が終了したか否かが容易に判定できる。すなわち、読み出し方式が自動的に選択されるようにできるため、読み出し方式を選択する手間が必要なくなり、ユーザの利便性を向上する。また、電源源投入時のＷＡＩＴ時間を短縮することができる。
【００３０】
また、請求項１７の発明は、
請求項１の不揮発性半導体記憶装置であって、さらに、
前記メモリセルからデータを読み出す際の判定レベルを示す判定レベル情報を記憶する判定レベル記憶回路と、
各メモリセルに対して読み出し動作を行うことによって、データの読み出しに使用すべき判定レベルを選択して、前記判定レベル記憶回路に前記判定レベル情報として記憶させるパワーオンシーケンス制御回路と、
を備えたことを特徴とする。
【００３１】
これにより、例えば電源投入時に、出しレベルを自動的に設定することができるので、ユーザの利便性を向上できる。
【００３２】
また、請求項１８の発明は、
請求項１７の不揮発性半導体記憶装置であって、
さらに、前記メモリセルで使用されているしきい値電圧分布の位置を示すしきい値電圧分布位置情報を記憶する不揮発の使用分布位置記憶領域を備え、
前記パワーオンシーケンス制御回路は、前記使用分布位置記憶領域が記憶しているしきい値電圧分布位置情報に応じた判定レベル情報を前記判定レベル記憶回路に記憶させるように構成されていることを特徴とする。
【００３３】
これにより、電源投入時などの初期動作時に、読み出し判定レベルの自動設定が可能となる。
【００３４】
また、請求項１９の発明は、
請求項１７の不揮発性半導体記憶装置であって、
さらに、前記メモリセルと同一構造を有して、常に同一のデータが記憶されるモニタービットを備え、
前記パワーオンシーケンス制御回路は、前記モニタービットから読み出しを行うことによって、前記しきい値電圧分布の位置を特定し、特定した位置に応じて求めた判定レベル情報を、前記判定レベル記憶回路に記憶させるように構成されていることを特徴とする。
【００３５】
これにより、しきい値電圧分布の位置を示す情報を記憶するために不揮発メモリ領域を設ける必要がない。したがって、小面積化、および電源投入時などの初期動作時の読み出し判定レベル自動設定が可能になる。
【００３６】
また、請求項２０の発明は、
請求項１の不揮発性半導体記憶装置であって、
さらに、各メモリセルに記憶されているデータが、最も低いしきい値電圧分布から順に、または最も高いしきい値電圧分布から順に対応するように、データの記憶に使用するしきい値電圧分布をデータ書き込み時のシフト方向とは逆の方向にシフトさせる初期化シーケンス制御回路を備え、
前記データセットは、２値データで構成されたものであることを特徴とする。
【００３７】
これにより、実消去動作は、１度だけでよくなるので、従来のようにデータ‘１’‘０’の書換え毎に消去動作が必要となる場合と比較して、実消去回数が減少する。それゆえ、メモリセルの信頼性が向上し、データの書込み回数の向上が可能になる。
【００３８】
また、請求項２１の発明は、
請求項２０の不揮発性半導体記憶装置であって、
さらに、使用可能な最大電圧のしきい値電圧分布が使用された場合に、しきい値電圧分布の上昇する方向へのシフトが完了したことを示す遷移完了フラグを備えたことを特徴とする。
【００３９】
これにより、初期化動作が必要な領域を容易に検知できるので、初期化動作のための所要時間をより短縮することが可能となる。
【００４０】
また、請求項２２の発明は、
請求項２０、および請求項２１のうちの何れか１項の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、前記コマンドの入力待ち時間に、バックグラウンドで前記初期化動作を行うように構成されていることを特徴とする。
【００４１】
これにより、コマンドの待ち受け時間において、バックグラウンドでの初期化動作が可能になり、見かけ上の初期化動作がなくなる。それゆえ、データ書込み時における初期化時間の短縮が可能となり、ユーザ利便性の向上が可能になる。
【００４２】
また、請求項２３の発明は、
請求項１の不揮発性半導体記憶装置であって、さらに、
前記メモリセルに記憶させたデータを書き換える際に、各書き込みデータに対応して、それぞれ第１の書き込みレベルを目標として書き込みを行う第１の書き込み機能と、前記第１の書き込みレベルとは異なる第２の書き込みレベルを目標として書き込みを行う第２の書き込み機能を備えた書き込み手段と、
データ書き込み毎に前記第１の書き込みレベル、および前記第２の書き込みレベルのうちの何れか一方を選択する書き込みレベル選択手段と、
を備えたことを特徴とする。
【００４３】
これにより、例えば、書込みデータ種別に応じて、浅い書き込みレベルと深い書き込みレベルとを切り替えるようにできる。すなわち、浅い書込みレベルを選択して書込んだ場合には、データ書込み時のしきい値電圧のシフト量（書込み時間）、およびベリファイ回数（ベリファイ時間）を削減でき、更なるデータの高速書換えが可能となる。
【００４４】
また、請求項２４の発明は、
請求項２３の不揮発性半導体記憶装置であって、さらに、
前記第１の書き込み機能により書込まれたデータを判別する判別手段と、
前記判別手段によって判別されたデータを保持するデータ保持手段と、
前記データ保持手段に保持されたデータを用いて追加書き込み動作を行う長期保証化書き込み手段と、
を備えたことを特徴とする。
【００４５】
これにより、浅い書込みレベルによる書き込み（高速書込み（短期保証）モード）を実施した後に、空き時間に長期保証化書込みを実施するようにできるので、見かけ上の高速書込みと長期保証の両立が可能となる。
【００４６】
また、請求項２５の発明は、
請求項２３、および請求項２４のうちの何れか１項の不揮発性半導体記憶装置であって、
さらに、前記第１の書き込み機能によりデータが書込まれた後に、書込まれたデータが、前記第１の書き込み機能によって書込まれたデータであることを示す書込み機能識別フラグを備えたことを特徴とする。
【００４７】
これにより、長期保証化書込み動作が必要な領域を容易に検知できるようになるため、長期保証化書込み動作所要時間をより短縮することが可能となる。
【００４８】
また、請求項２６の発明は、
請求項２４、および請求項２５のうちの何れか１項の不揮発性半導体記憶装置であって、
前記長期保証化書き込み手段は、前記コマンドの入力待ち時間に、バックグラウンドで前記追加書き込み動作を行うように構成されていることを特徴とする。
【００４９】
これにより、コマンド待ち受け時間において、バックグラウンドでの長期保証化書込み動作が可能となる。それゆえ、見かけ上の長期保証化書込み動作がなくなり、ユーザの利便性の向上が可能となる。
【００５０】
また、請求項２７の発明は、
請求項２３の不揮発性半導体記憶装置であって、
さらに、各メモリセルに記憶されているデータが、最も低いしきい値電圧分布から順に対応するように、データの記憶に使用するしきい値電圧分布をデータ書き込み時のシフト方向とは逆の方向にシフトさせて初期化する初期化シーケンス制御回路を備え、
前記データセットは、２値データで構成されたものであることを特徴とする。
【００５１】
これにより、実消去動作は、１度だけでよくなるので、従来のようにデータ‘１’‘０’の書換え毎に消去動作が必要となる場合と比較して、実消去回数が減少する。それゆえ、メモリセルの信頼性が向上し、データの書込み回数が向上するとともに、高速書込みとの両立も可能となる。
【００５２】
また、請求項２８の発明は、
請求項２７の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、前記コマンドの入力待ち時間に、バックグラウンドで前記初期化を行うように構成されていることを特徴とする。
【００５３】
これにより、コマンドの待ち受け時間において、バックグラウンドでの初期化動作が可能になり、見かけ上の初期化動作がなくなる。それゆえ、ユーザの利便性の向上と高速書込みの両立が可能となる。
【００５４】
また、請求項２９の発明は、
請求項１の不揮発性半導体記憶装置であって、
さらに、前記メモリセルのデータが消去状態であるか否かを示す消去完了フラグを備え、
前記プログラムシーケンス制御回路は、前記メモリセルを消去状態にする場合には、前記メモリセルのデータを書き換えることなく、メモリセルが消去状態であることを示すように前記消去完了フラグを書き換えるように構成されていることを特徴とする。
【００５５】
これにより、従来の消去に比較して、消去動作そのものに要する時間を削減することができ、消去時間を圧倒的に短縮することが可能となる。
【００５６】
また、請求項３０の発明は、
請求項２９の不揮発性半導体記憶装置であって、
さらに、セクタ単位で、メモリセルを消去状態に初期化する初期化シーケンス制御回路を備え、
前記初期化シーケンス制御回路は、初期化の際に、消去回数の最も少ない空きセクタをサーチして、初期化対象のセクタにおけるデータと前記消去回数の最も少ない空きセクタにおけるデータとをスワップするとともに、前記消去回数の最も少ない空きセクタを初期化するように構成されていること特徴とする。
【００５７】
これにより、全セクタに対して、消去回数を平準化できるので、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【００５８】
また、請求項３１の発明は、
請求項３０の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、初期化の際に、前記消去回数の最も少ない空きセクタが複数存在した場合には、最上位しきい値電圧分布の位置をサーチし、最も最上位しきい値電圧分布の低いセクタにおけるデータと前記初期化が必要なセクタにおけるデータとをスワップさせるように構成されていることを特徴とする。
【００５９】
また、請求項３２の発明は、
請求項２９の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、最上位しきい値電圧分布の位置をサーチし、前記初期化が必要なセクタにおけるデータと最も低い最上位しきい値電圧分布のセクタにおけるデータとをスワップし、前記最も低い最上位しきい値電圧分布のセクタを初期化するように構成されていることを特徴とする。
【００６０】
これらにより、最上位しきいち電圧分布が最大レベルに到達するまでの書き換え回数を増加することができるので、ユーザの利便性を向上することが可能となる。
【００６１】
また、請求項３３の発明は、
請求項３２の不揮発性半導体記憶装置であって、
前記初期化シーケンス制御回路は、初期化の際に、前記最も低い最上位しきい値電圧分布が複数存在した場合には、消去回数をサーチし、消去回数の最も少ないセクタにおけるデータと初期化対象のセクタにおけるデータとをスワップするように構成されていることを特徴とする。
【００６２】
これにより、全セクタに対して、消去回数を平準化できるので、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【００６３】
また、請求項３４の発明は、
請求項１の不揮発性半導体記憶装置であって、
さらに、前記メモリセルアレイ内の領域を示す情報を記憶するデータアドレス管理テーブルを備え、
前記プログラムシーケンス制御回路は、前記データアドレス管理テーブルに記憶されている情報で示された領域のデータに対しては、データを固定するように構成されていることを特徴とする。
【００６４】
これにより、例えば、データアドレス管理テーブルにデータ‘１’が記憶されているアドレス範囲を示す情報を格納すれば、データ‘０’‘１’が混在している消去対象のセクタに対して、少数ビットの書き込みを行う場合に、データアドレス管理テーブルで示される書き込み対象のアドレス以外のビットに対するしきい値電圧分布のシフトをなくすことができる。すなわち、書き込み時間の短い、不揮発性半導体記憶装置を実現することができる。
【発明の効果】
【００６５】
本発明によれば、データの書き換え時に、従来の不揮発性半導体記憶装置で行われていたデータの消去動作が不要になるので、書き換え時間が大幅に短縮できる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００６７】
《発明の実施形態１》
（不揮発性半導体記憶装置１００の構成）
図１は、本発明の実施形態１に係る不揮発性半導体記憶装置１００の構成を示すブロック図である。図１に示すように、不揮発性半導体記憶装置１００は、メモリセルトランジスタアレイ１、ロウデコーダ２、センスアンプ３、出力データラッチ４、出力データ切り替え回路５、入力データラッチ６、ベリファイ回路７、書込みデータラッチ８、書込み回路９、制御回路１２、セクタ単位判定レベル記憶回路１３、判定レベル制御回路１４、および電圧制御回路１５を備えて構成されている。不揮発性半導体記憶装置１００は、外部から入力されたコマンド（制御信号）に応じて、データの書き込みおよび読み出し動作を行うようになっている。
【００６８】
メモリセルトランジスタアレイ１は、複数のメモリセルがアレイ状に配置されている。各メモリセルは、単一の電荷蓄積箇所に蓄積された電荷の量に応じて、しきい値電圧レベル（Ｖｔレベル）が変化するトランジスタで構成されている。このメモリセルでは、しきい値電圧と対応づけられてデータが記憶される。このメモリセル（トランジスタ）は、単一の電荷蓄積箇所に３つ以上のＶｔレベルの分布を有している。図２は、データが記憶される際におけるＶｔレベル分布の遷移状態を示すものである。図２において横軸は、Ｖｔレベルを意味している。本実施形態では、第１分布〜第３分布のＶｔレベルのうちの連続する２つの分布を用いてデータを記憶する。具体的には、２つの連続するＶｔ分布のうちの上位分布側を常にデータ‘０’に割り当て、下位分布側をデータ‘１’に割り当てるようになっている。すなわち、各メモリセルは、２値メモリとして機能する。例えば、図２の遷移状態（１）では、第１分布と第２分布とはデータの記憶に使用され、第３分布と第４分布とはデータの記憶に使用されていない。第１分布と第２分布とがデータの記憶に使用されている場合には、データの読み出し対象のメモリセルの出力電位が、Ｒｅａｄ１判定レベル（図２を参照）と比較されて、データが‘０’であるか‘１’であるかが検知される。
【００６９】
ロウデコーダ２は、任意のメモリセル行を選択するようになっている。
【００７０】
センスアンプ３は、選択されたメモリセルの出力電位と、データの判定基準となる電位（読出し判定レベル）とを比較し、データが‘０’であるか‘１’であるかを検知するようになっている。
【００７１】
出力データラッチ４は、センスアンプ３の出力データをラッチするようになっている。
【００７２】
出力データ切り替え回路５は、出力データラッチ４の出力を外部への出力Ｄｏｕｔへ出力するか、ベリファイ回路７へフィードバックするかを選択的に切り替えるようになっている。
【００７３】
入力データラッチ６は、外部からの入力データＤｉｎをラッチするようになっている。
【００７４】
ベリファイ回路７は、入力データラッチ６の出力するデータと出力データ切り替え回路５の出力するデータとを比較し、差の有無を示す比較結果信号を出力するようになっている。また、ベリファイ回路７は、データ‘１’およびデータ‘０’の何れかと、出力データ切り替え回路５が出力したデータとを比較し、差の有無を示す比較結果信号を出力するようになっている。ここで、データ‘１’による比較をＡｌｌ‘１’判定と呼び、データ‘０’による比較をＡｌｌ‘０’判定と呼ぶ。
【００７５】
書込みデータラッチ８は、入力された書込みデータをラッチするようになっている。
【００７６】
書込み回路９は、書込みデータラッチ８の出力データ内容に従って、メモリセルトランジスタアレイ１の任意のビットに書込みを行うようになっている。
【００７７】
制御回路１２は、プログラムシーケンス制御回路１０とパワーオンシーケンス制御回路１１とを備え、例えば、読出し時における、各セクタ単位の読み出し判定レベル情報（後述）の特定などの不揮発性半導体記憶装置１００における書き込み、および読み出しの動作を制御するようになっている。
【００７８】
プログラムシーケンス制御回路１０は、不揮発性半導体記憶装置１００における書き込み動作を制御するようになっている。
【００７９】
パワーオンシーケンス制御回路１１は、電源投入時における読出し判定レベルを特定するようになっている。
【００８０】
セクタ単位判定レベル記憶回路１３は、パワーオンシーケンス制御回路１１で特定された読み出し判定レベル情報を記憶するようになっている。
【００８１】
判定レベル制御回路１４は、セクタ単位判定レベル記憶回路１３の出力情報を受けて  読出し判定レベルを電圧制御回路１５に設定するようになっている。
【００８２】
電圧制御回路１５は、判定レベル制御回路１４の出力に従って、メモリセルトランジスタアレイ１内における任意セクタのメモリセル行の電圧を制御するようになっている。
【００８３】
（不揮発性半導体記憶装置１００の動作）
上記の不揮発性半導体記憶装置１００では、図３のフローチャートに示す処理が行われ、書き換え対象のセクタにおけるメモリセルに記憶されたデータが書き換えられる。なお、図３に示すステップＳ１００〜Ｓ１０３をプリプログラム部と呼び、ステップＳ１０４〜Ｓ１０７をデータプログラム部と呼ぶ。
【００８４】
まずプリプログラム部（ステップＳ１００〜Ｓ１０３）における回路動作を説明する。
【００８５】
（ステップＳ１００）
書き換えを開始する前の状態では、図２の遷移状態（１）に示すように、メモリセルトランジスタアレイ１においては、第１分布がデータ‘１’を意味し、第２分布がデータ‘０’を意味している。この状態では、セクタ単位判定レベル記憶回路１３には、Ｒｅａｄ１判定レベルを示す情報が記憶されている。
【００８６】
（ステップＳ１０１）
まず、書き換え対象のメモリセルを一旦、第２分布の状態にそろえる。
【００８７】
このとき、書込み状態を判定する書き込み判定レベルをＰＰＶレベルにセットするため、プログラムシーケンス制御回路１０から、判定レベル制御回路１４に対してプログラムベリファイを意味する信号（出力情報）が送られる。判定レベル制御回路１４は、電圧制御回路１５の出力電圧を、セクタ単位判定レベル記憶回路１３が記憶する読出し判定レベル（Ｒｅａｄ１判定レベル）より少し高いレベルであるＰＰＶレベルに制御する。これにより、電圧制御回路１５の出力電圧はＲｅａｄ１判定レベルからＰＰＶレベルに上昇する。電圧制御回路１５の出力電圧はロウデコーダ２を介してメモリセルトランジスタアレイ１の書き換え対象のメモリセルと接続されているワード線に印加される。
【００８８】
次に、制御回路１２からセンスアンプ３、および出力データラッチ４に活性化信号が送られる。これにより、センスアンプ３が活性化され、ワード線が活性化されているメモリセルのデータが読み出される。そして、センスアンプ３の出力データが確定したタイミングで出力データラッチ４がデータをラッチする。出力データラッチ４がラッチした出力データは出力データ切り替え回路５を介してベリファイ回路７に送られる。
【００８９】
次に、制御回路１２からの命令に応じ、ベリファイ回路７にて比較するデータがＡｌｌ‘０’判定用のデータに設定される。これにより、ベリファイ回路７において、データ‘０’と出力データ切り替え回路５からフィードバックされた出力データラッチ４の出力データとが比較されて、比較結果信号が出力される。比較結果が一致した場合は、ベリファイ回路７からＴＲＵＥ信号がプログラムシーケンス制御回路１０に送られる。
【００９０】
（ステップＳ１０２）
このステップでは、プログラムシーケンス制御回路１０がベリファイ回路７からの比較結果信号を受けて次の動作を決定する。すなわち、ベリファイ回路７からの比較結果信号がＴＲＵＥ信号の場合は、データプログラム部（ステップＳ１０４〜Ｓ１０７）の処理に移行し、比較結果信号が不一致を示すＦＡＬＳＥ信号の場合は、ステップＳ１０３の処理に移行する。
【００９１】
（ステップＳ１０３）
このステップでは、データ‘１’が記憶されているメモリセルに対してデータ‘０’を書込む（図２の遷移状態（２）を参照）。すなわち、データ‘０’が書込みデータラッチ８に送られてラッチされ、ラッチされたデータが書込み回路９に設定される。これにより、書込み回路９は、選択されたメモリセルに対して書込みを一定時間実施する。データの書き込みが終了すると、ステップＳ１０１に処理が移行する。このように、セクタ内の全てのデータに対してステップＳ１０１〜Ｓ１０３の処理が実施されて、下位のしきい値電圧分布状態から一旦上位のしきい値電圧分布状態に、セクタ内の全てのメモリセルがシフトさせられる（図２の遷移状態（３）を参照）。上記のように、しきい値レベルをシフトさせる書込みを以下の説明においては、プリプログラムと呼ぶ。
【００９２】
次に、データプログラム部（ステップＳ１０４〜Ｓ１０７）における回路動作を説明する。
【００９３】
（ステップＳ１０４）
プリプログラム部の処理が終了し、データプログラム部に処理が移行した時点では、書き換え対象のセクタ内におけるメモリセルは、第２分布の状態になっている。
【００９４】
この時点では、読出し判定レベルがＲｅａｄ１判定レベルなので、第２分布の状態は、データ‘０’を意味している。このステップでは、まず第２分布の状態の意味をデータ‘１’に変更する。具体的には、制御回路１２からの信号で、セクタ単位判定レベル記憶回路１３が記憶している読み出し判定レベル情報を、Ｒｅａｄ２判定レベルを示す情報に変更する。
【００９５】
次に、プログラムシーケンス制御回路１０から判定レベル制御回路１４に対して、プログラムベリファイを意味する信号が送られる。判定レベル制御回路１４は、第２分布レベルに対してマージンを持たせるため、電圧制御回路１５の出力電圧を、データの読み出し時における判定レベル（Ｒｅａｄ２判定レベル）より少し高いレベルであるＰＶ判定レベルにセットする。これにより、電圧制御回路１５の出力電圧はＲｅａｄ２判定レベルからＰＶレベルに上昇する。ＰＶ判定レベルは、プログラムベリファイ時に、書込み状態を判定するための電圧レベルである。電圧制御回路１５の出力電圧はロウデコーダ２を介してメモリセルトランジスタアレイ１の書き換え対象のメモリセルと接続されているワード線に印加される。
【００９６】
次に制御回路１２からセンスアンプ３、および出力データラッチ４に活性化信号が送られる。これにより、センスアンプ３が活性化され、ワード線が活性化されているメモリセルのデータが読み出される。そして、センスアンプ３の出力データが確定したタイミングで、出力データラッチ４がデータをラッチする。出力データラッチ４がラッチした出力データは出力データ切り替え回路５を介してベリファイ回路７に送られる。
【００９７】
ベリファイ回路７は、制御回路１２からの命令に応じ、入力データラッチ６にラッチされている入力データＤｉｎと、出力データ切り替え回路５からフィードバックされた出力データラッチ４の出力データとを比較する。比較結果が一致した場合は、ベリファイ回路７からＴＲＵＥ信号がプログラムシーケンス制御回路１０に送られる。
【００９８】
（ステップＳ１０５）
このステップでは、プログラムシーケンス制御回路１０がベリファイ回路７からの比較結果信号を受けて次の動作を決定する。すなわち、ベリファイ回路７からの比較結果信号がＴＲＵＥ信号の場合は、ステップＳ１０７に移行して処理を終了する。また、比較結果信号が不一致を示すＦＡＬＳＥ信号の場合は、ステップＳ１０６の処理に移行する。
【００９９】
（ステップＳ１０６）
このステップでは、ベリファイ回路７での比較結果が不一致であったメモリセルに対してデータ‘０’が書込まれる。すなわち、データ‘０’が書込みデータラッチ８に送られてラッチされ、ラッチされたデータが書込み回路９に設定される。これにより、書込み回路９は、選択されたメモリセルに対して書込みを一定時間実施する（図２の遷移状態（４）を参照）。
【０１００】
１つのデータの書き込みが終了すると、ステップＳ１０４に処理が移行し、全ての入力データＤｉｎの書込みが完了するまで前記一連動作（ステップＳ１０４〜Ｓ１０６）が繰り返し実施される。
【０１０１】
上記のように本実施形態では、単一の電荷蓄積箇所に３つ以上のＶｔレベルの分布を有しているメモリセルを用いて、連続する２つのＶｔレベル分布に対して、データ‘０’とデータ‘１’とを割り当てる。そして、データの書き換えの際には、第１分布の状態、または第２分布の状態から、一旦第２分布の状態に揃えた後（すなわち記憶に使用するＶｔレベル分布を１方向にシフトさせた後）に、データを書き換える（図２の遷移状態（５）を参照）。したがって、本実施形態によれば、データの書き換え時に、従来の不揮発性半導体記憶装置で行われていたデータの消去動作が不要になり、書き換え時間が大幅に短縮される。
【０１０２】
《発明の実施形態２》
実施形態１に係る不揮発性半導体記憶装置１００は、図４のフローチャートに示すように制御してもよい。その書込みシーケンスは、第１分布の状態、または第２分布の状態から、書込むべき情報に従って、直接第２分布の状態、または第３分布の状態にシフト（Ｖｔ分布を遷移）することを特徴としている。
【０１０３】
以下、図４のフローチャートにおける各ステップの処理を説明する。なお、ステップＳ２００〜Ｓ２０３をプリプログラム部と呼び、ステップＳ２０４〜Ｓ２０７を‘０’データプログラム部と呼ぶ。
【０１０４】
まず、プリプログラム部（ステップＳ２００〜Ｓ２０３）における動作を説明する。
【０１０５】
（ステップＳ２００）
書き換えを開始する前の状態では、図５の遷移状態（１）に示すように、メモリセルトランジスタアレイ１においては、第１分布がデータ‘１’を意味し、第２分布がデータ‘０’を意味している。
【０１０６】
（ステップＳ２０１）
このステップでは、まず、第２分布の状態の意味をデータ‘１’に変更する。具体的には、制御回路１２からの信号で、セクタ単位判定レベル記憶回路１３が記憶する読み出し判定レベル情報を、Ｒｅａｄ２判定レベルを示す情報に変更する。
【０１０７】
次に、プログラムシーケンス制御回路１０から判定レベル制御回路１４に対して、プログラムベリファイを意味する信号が送られる。判定レベル制御回路１４は、第２分布に対してマージンを持たせるため、電圧制御回路１５の出力電圧を、データの読み出し時における判定レベル（Ｒｅａｄ２判定レベル）より少し高いレベルであるＰＶ判定レベルにセットする。これにより、電圧制御回路１５の出力電圧はＲｅａｄ２判定レベルからＰＶレベルに上昇する。ＰＶ判定レベルは、プログラムベリファイ時に、分布状態を判定するための電圧レベルである。電圧制御回路１５の出力電圧はロウデコーダ２を介してメモリセルトランジスタアレイ１の書き換え対象のメモリセルと接続されているワード線に印加される。
【０１０８】
次に制御回路１２からセンスアンプ３、および出力データラッチ４に活性化信号が送られる。これにより、センスアンプ３が活性化され、ワード線が活性化されているメモリセルのデータが読み出される。そして、センスアンプ３の出力データが確定したタイミングで、出力データラッチ４がデータをラッチする。出力データラッチ４がラッチした出力データは、出力データ切り替え回路５を介してベリファイ回路７に送られる。
【０１０９】
ベリファイ回路７は、制御回路１２からの命令に応じ、入力データラッチ６にラッチされている入力データＤｉｎと、出力データ切り替え回路５からフィードバックされた出力データラッチ４の出力データとを比較する。比較結果が一致した場合は、ベリファイ回路７からＴＲＵＥ信号がプログラムシーケンス制御回路１０に送られる。
【０１１０】
（ステップＳ２０２）
このステップでは、プログラムシーケンス制御回路１０がベリファイ回路７からの比較結果信号を受けて次の動作を決定する。すなわち、ベリファイ回路７からの比較結果信号がＴＲＵＥ信号の場合は、ステップＳ２０４の処理に移行する。また、比較結果信号が不一致を示すＦＡＬＳＥ信号の場合は、ステップＳ２０３の処理に移行する。
【０１１１】
（ステップＳ２０３）
このステップでは、ベリファイ回路７での比較結果が不一致であったメモリセルに対してデータ‘０’が書込まれる。すなわち、データ‘０’が書込みデータラッチ８に送られてラッチされ、ラッチされたデータが書込み回路９に設定される。これにより、書込み回路９は、選択されたメモリセルに対して書込みを一定時間実施する（図５の遷移状態（２）を参照）。なお、このときの読出し判定レベルはＰＶレベルである。
【０１１２】
データの書き込みが終了すると、ステップＳ２０１に処理が移行する。このように、セクタ内の全てのデータに対してステップＳ２０１〜Ｓ２０３の処理が実施される。
【０１１３】
（ステップＳ２０４）
このステップでは、第１分布状態のメモリセルを第２分布状態にそろえる。
【０１１４】
この時、読出し判定レベルをＰＶ２レベルにセットするため、プログラムシーケンス制御回路１０から、判定レベル制御回路１４に対してプログラムベリファイを意味する信号（出力情報）が送られる。判定レベル制御回路１４は、電圧制御回路１５の出力電圧を、セクタ単位判定レベル記憶回路１３が記憶する読出し判定レベル（Ｒｅａｄ１判定レベル）より少し高いレベルであるＰＶ２レベルに制御する。これにより、電圧制御回路１５の出力電圧はＲｅａｄ１判定レベルからＰＶ２レベルに上昇する（図５の遷移状態（３）を参照）。電圧制御回路１５の出力電圧はロウデコーダ２を介してメモリセルトランジスタアレイ１の書き換え対象のメモリセルと接続されているワード線に印加される。
【０１１５】
次に、制御回路１２からセンスアンプ３、および出力データラッチ４に活性化信号が送られる。これにより、センスアンプ３が活性化され、ワード線が活性化されているメモリセルのデータが読み出される。そして、センスアンプ３の出力データが確定したタイミングで出力データラッチ４がデータをラッチする。出力データラッチ４がラッチした出力データは出力データ切り替え回路５を介してベリファイ回路７に送られる。
【０１１６】
次に、制御回路１２からの命令に応じ、ベリファイ回路７にて比較するデータがＡｌｌ‘０’判定用のデータに設定される。これにより、ベリファイ回路７において、データ‘０’と出力データ切り替え回路５からフィードバックされた出力データラッチ４の出力データとが比較されて、比較結果信号が出力される。比較結果が一致した場合は、ベリファイ回路７からＴＲＵＥ信号がプログラムシーケンス制御回路１０に送られる。
【０１１７】
（ステップＳ２０５）
このステップでは、プログラムシーケンス制御回路１０がベリファイ回路７からの比較結果信号を受けて次の動作を決定する。すなわち、ベリファイ回路７からの比較結果信号がＴＲＵＥ信号の場合は、ステップＳ２０７に移行して動作を終了する。また、比較結果信号が不一致を示すＦＡＬＳＥ信号の場合は、ステップＳ２０６の処理に移行する。
【０１１８】
（ステップＳ２０６）
このステップでは、ベリファイ回路７での比較結果が不一致であったメモリセルに対してデータ‘０’が書込まれる。すなわち、データ‘０’が書込みデータラッチ８に送られてラッチされ、ラッチされたデータが書込み回路９に設定される。これにより、書込み回路９は、選択されたメモリセルに対して書込みを一定時間実施する。
【０１１９】
１つのデータの書き込みが終了すると、ステップＳ２０４に処理が移行し、全ての入力データＤｉｎの書込みが完了するまで前記一連動作（ステップＳ２０４〜Ｓ２０６）が繰り返し実施される。
【０１２０】
上記のように本実施形態では、第１分布と第２分布とが使用された状態から、書込み情報に従ってダイレクトに第２分布と第３分布とが使用された状態にシフトすることで記憶情報の書き換えが行われる。したがって、本実施形態においてもやはり、データの書き換え時に、従来の不揮発性半導体記憶装置で行われていたデータの消去動作が不要になり、書き換え時間が大幅に短縮される。
【０１２１】
《発明の実施形態３》
実施形態１に係る不揮発性半導体記憶装置１００は、図６のフローチャートに示すように制御してもよい。その書込みシーケンスは、第ｎ番目以下のＶｔ分布が使用されている状態から、書込み情報に従って、第ｎ＋１番目まで、使用されるＶｔ分布を拡張遷移することを特徴とする。
【０１２２】
以下、図６のフローチャートにおける各ステップの処理を説明する。
【０１２３】
（ステップＳ３００）
書き換えを開始する前の状態では、第１分布と第２分布とが情報に記憶に使用されているものとする。この場合は、図７の遷移状態（１）に示すように、メモリセルトランジスタアレイ１においては、第１分布がデータ‘１’を意味し、第２分布がデータ‘０’を意味している。
【０１２４】
（ステップＳ３０１）
このステップでは、まず、第２分布の状態の意味をデータ‘１’に変更する。具体的には、制御回路１２からの信号で、セクタ単位判定レベル記憶回路１３が記憶する読み出し判定レベル情報を、Ｒｅａｄ２判定レベルを示す情報に変更する。
【０１２５】
次に、プログラムシーケンス制御回路１０から判定レベル制御回路１４に対して、プログラムベリファイを意味する信号が送られる。判定レベル制御回路１４は、第２分布に対してマージンを持たせるため、電圧制御回路１５の出力電圧を、データの読み出し時における判定レベル（Ｒｅａｄ２判定レベル）より少し高いレベルであるＰＶ判定レベルにセットする。これにより、電圧制御回路１５の出力電圧はＲｅａｄ２判定レベルからＰＶレベルに上昇する。電圧制御回路１５の出力電圧はロウデコーダ２を介してメモリセルトランジスタアレイ１の書き換え対象のメモリセルと接続されているワード線に印加される。
【０１２６】
次に制御回路１２からセンスアンプ３、および出力データラッチ４に活性化信号が送られる。これにより、センスアンプ３が活性化され、ワード線が活性化されているメモリセルのデータが読み出される。そして、センスアンプ３の出力データが確定したタイミングで、出力データラッチ４がデータをラッチする。出力データラッチ４がラッチした出力データは、出力データ切り替え回路５を介してベリファイ回路７に送られる。
【０１２７】
ベリファイ回路７は、制御回路１２からの命令に応じ、入力データラッチ６にラッチされている入力データＤｉｎと、出力データ切り替え回路５からフィードバックされた出力データラッチ４の出力データとを比較する。比較結果が一致した場合は、ベリファイ回路７からＴＲＵＥ信号がプログラムシーケンス制御回路１０に送られる。
【０１２８】
（ステップＳ３０２）
このステップでは、プログラムシーケンス制御回路１０がベリファイ回路７からの比較結果信号を受けて次の動作を決定する。すなわち、ベリファイ回路７からの比較結果信号がＴＲＵＥ信号の場合は、ステップＳ３０４に移行して処理を終了する。また、比較結果信号が不一致を示すＦＡＬＳＥ信号の場合は、ステップＳ３０３の処理に移行する。
【０１２９】
（ステップＳ３０３）
このステップでは、ベリファイ回路７での比較結果が不一致であったメモリセルに対してデータ‘０’が書込まれる。すなわち、データ‘０’が書込みデータラッチ８に送られてラッチされ、ラッチされたデータが書込み回路９に設定される。これにより、書込み回路９は、選択されたメモリセルに対して書込みを一定時間実施する（図７の遷移状態（２）を参照）。なお、このときの読出し判定レベルはＰＶレベルである。
【０１３０】
データの書き込みが終了すると、ステップＳ３０１に処理が移行する。このように、セクタ内の全てのデータに対してステップＳ３０１〜Ｓ３０３の処理が実施される。
【０１３１】
上記のように本実施形態では、第ｎ番目以下のＶｔ分布が使用されている状態から、書込み情報に従って、第ｎ＋１番目まで拡張される。したがって、本実施形態においてもやはり、データの書き換え時に、従来の不揮発性半導体記憶装置で行われていたデータの消去動作が不要になり、書き換え時間が大幅に短縮される。
【０１３２】
《発明の実施形態４》
前記実施形態１〜３の不揮発性半導体記憶装置では、情報の記憶に使用されているＶｔ分布が判らない限り、読み出し判定レベルが決まらず、正しい読み出しを行うことができない。このため、不揮発性半導体記憶装置１００では、電源投入後に、メモリセルトランジスタアレイ１で使用されているＶｔ分布に応じて、読み出し判定レベルを初期化する必要がある。
【０１３３】
本発明の実施形態４に係る不揮発性半導体記憶装置４００は、ユーザが使用するメモリセルトランジスタアレイ１とは別に、不揮発性メモリ領域を設け、メモリセルトランジスタアレイ１で使用されているしきい値電圧分布位置を示す情報（使用分布位置情報）を前記不揮発性メモリ領域（以降、使用分布位置記憶領域と呼ぶ）に予め記憶させておき、電源投入直後に前記使用分布位置記憶領域から使用分布位置情報を読み出し、ユーザーデータ記憶領域の読み出し判定レベルを設定する。
【０１３４】
図８は、不揮発性半導体記憶装置４００の構成を示すブロック図である。図８に示すように、不揮発性半導体記憶装置４００は、不揮発性半導体記憶装置１００に対して、各セクタに対応した使用分布位置記憶領域１６が追加されて構成されている。なお、以下に説明する各実施形態において、前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【０１３５】
使用分布位置記憶領域１６は、メモリセルトランジスタアレイ１を構成するメモリセルと同じメモリセルで構成されている。使用分布位置記憶領域１６は、対応するセクタにおけるメモリセルで使用されているＶｔ分布の位置を記憶するようになっている。使用分布位置記憶領域１６が情報を記憶するために使用するＶｔ分布は、固定的に定められた２つのＶｔ分布である。
【０１３６】
上記の不揮発性半導体記憶装置４００では、図９のフローチャートに示す処理が行われ、読み出し判定レベルが設定される。
【０１３７】
（ステップＳ４００）
不揮発性半導体記憶装置４００の電源が投入される。
【０１３８】
（ステップＳ４０１）
パワーオンシーケンス制御回路１１は、セクタ単位判定レベル記憶回路１３に記憶されている読み出し判定レベル情報を、使用分布位置記憶領域１６に記憶されているデータを検知できるように初期化する。
【０１３９】
（ステップＳ４０２）
次に、使用分布位置記憶領域１６に記憶される使用分布位置情報の読み出しをセンスアンプ３で行う。出力データラッチ４は、センスアンプ３が出力した使用分布位置情報をラッチする。
【０１４０】
（ステップＳ４０３）
パワーオンシーケンス制御回路１１は、出力データラッチ４にラッチされた使用分布位置情報に対応する読み出し判定レベル情報を、出力データ切り替え回路５を介してセクタ単位判定レベル記憶回路１３に転送する。セクタ単位判定レベル記憶回路１３は、転送された読み出し判定レベル情報を記憶する。
【０１４１】
（ステップＳ４０４）
そして、判定レベル制御回路１４は、電圧制御回路１５の出力電圧を、セクタ単位判定レベル記憶回路１３が記憶する読出し判定レベルに制御する。
【０１４２】
（ステップＳ４０５）
最後にステップＳ４０５に到達すると読み出し判定レベル設定が完了する。
【０１４３】
上記のように、本実施形態によれば、電源投入後に、メモリセルトランジスタアレイ１に対する読み出し判定レベルが適正に設定される。それゆえ、情報の記憶に使用するＶｔ分布をシフトさせても、正しい読み出しが可能になる。
【０１４４】
《発明の実施形態５》
読み出し判定レベルの初期化に係る他の実施形態を説明する。
【０１４５】
図１０は、不揮発性半導体記憶装置５００の構成を示すブロック図である。図１０に示すように、不揮発性半導体記憶装置５００は、不揮発性半導体記憶装置１００に対して、各セクタに対応したモニタービット１７が追加されて構成されている。
【０１４６】
モニタービット１７は、メモリセルトランジスタアレイ１を構成するメモリセルと同じメモリセルで構成されている。モニタービット１７は、対応するセクタにおけるメモリセルと同じＶｔ分布を使用して、常にデータ‘０’を記憶するようになっている。図１１は、メモリセルトランジスタアレイ１において２値データを記憶するために使用されるしきい値電圧分布位置とモニタービットの書き込み位置との関係を示した図である。第２分布がデータ‘０’として使用されている場合、および第３分布がデータ‘０’として使用されている場合について、モニタービット１７の書き込み位置を、それぞれ黒丸で示している。
【０１４７】
不揮発性半導体記憶装置５００は、電源投入直後にモニタービット１７を用いて、データ‘０’の記憶に使用されているしきい値電圧分布位置を特定し、ユーザーデータ記憶領域の読み出し判定レベルを設定することを特徴としている。具体的には、不揮発性半導体記憶装置５００では、図１２のフローチャートに示す処理が行われ、読み出し判定レベルが設定される。
【０１４８】
（ステップＳ５００）
不揮発性半導体記憶装置５００の電源が投入される。
【０１４９】
（ステップＳ５０１）
モニタービット１７に対して読み出し判定レベルを最大レベルから順に変化させて判別するために、パワーオンシーケンス制御回路１１は、モニタービット１７に対する読み出し判定レベルが最大レベルとなるように判定レベル制御回路１４に信号を送る。判定レベル制御回路１４は、電圧制御回路１５の出力電圧を、最大レベルの読出し判定レベルに制御する（図１１におけるＲｅａｄ３判定レベルを参照）。
【０１５０】
（ステップＳ５０２）
次に、モニタービット１７の読み出しをセンスアンプ３で行う。出力データラッチ４は、センスアンプ３が出力した使用分布位置情報をラッチする。出力データラッチ４がラッチした出力データは、出力データ切り替え回路５を介してベリファイ回路７に送られる。
【０１５１】
また、パワーオンシーケンス制御回路１１は、ベリファイ回路７における比較対象データを予めデータ‘０’に設定する。
【０１５２】
ベリファイ回路７は、データ‘０’と出力データラッチ４の出力データとを比較し、比較結果をパワーオンシーケンス制御回路１１に出力する。
【０１５３】
（ステップＳ５０３）
ベリファイ回路７による比較結果、データ‘０’と出力データラッチ４の出力データとが一致している場合には、ステップＳ５０５の処理に移行する。また、一致していない場合には、ステップＳ５０４の処理に移行する。
【０１５４】
（ステップＳ５０４）
パワーオンシーケンス制御回路１１は、読み出し判定レベルを一つ低いレベル（例えば、図１１におけるＲｅａｄ３判定レベルからＲｅａｄ２判定レベル）に設定する。そして、ステップＳ５０２の処理に移行する。
【０１５５】
（ステップＳ５０５）
このステップでは、対応するセクタにおける読み出し判定レベルが設定される。
【０１５６】
パワーオンシーケンス制御回路１１は、現在の読み出し判定レベルに対応した読み出し判定レベル情報がセクタ単位判定レベル記憶回路１３に記憶されるように、判定レベル制御回路１４を制御する。これにより、読み出し判定レベル設定が完了する。
【０１５７】
上記のように、本実施形態によってもやはり、電源投入後に、メモリセルトランジスタアレイ１に対する読み出し判定レベルが適正に設定される。それゆえ、情報の記憶に使用するＶｔ分布をシフトさせても、正しい読み出しが可能になる。
【０１５８】
《発明の実施形態６》
図１３は、本発明の実施形態６に係る不揮発性半導体記憶装置６００の構成を示すブロック図である。図１３に示すように、不揮発性半導体記憶装置６００は、不揮発性半導体記憶装置１００におけるプログラムシーケンス制御回路１０に代えてプログラムシーケンス制御回路３０を備え、さらに入力データ切替回路２０とデータ反転切替回路２１とが追加されて構成されている。
【０１５９】
入力データ切替回路２０は、プログラムシーケンス制御回路３０の制御に応じて、入力データラッチ６の出力データ、およびデータ‘０’のうちの何れのデータをベリファイ回路７に対して出力するかを切り替えるようになっている。
【０１６０】
データ反転切替回路２１は、プログラムシーケンス制御回路３０の制御に応じて、センスアンプ３の出力データの正転、または反転して出力データラッチ４に出力するようになっている。
【０１６１】
プログラムシーケンス制御回路３０は、不揮発性半導体記憶装置６００における書き込み動作を制御するようになっている。
【０１６２】
不揮発性半導体記憶装置６００では、第１分布〜第４分布までの４つのしきい値電圧分布に対して、データ‘０’とデータ‘１’を交互に割り当てる。例えば、図１４の遷移状態（１）では、第１分布がデータ‘１’を意味し、第２分布がデータ‘０’を意味している。
【０１６３】
遷移状態（１）における読み出しは、セクタ単位判定レベル記憶回路１３には、読み出し判定レベル情報として、Ｒｅａｄ１判定レベルを示す情報が設定される。また、データ反転切替回路２１は、プログラムシーケンス制御回路３０によって、センスアンプ３の出力データを正転して出力するモードに設定される。これにより、センスアンプ３により、第１分布状態のデータは、データ‘１’として読み出され、第２分布状態のデータは、データ‘０’として読み出される。センスアンプ３によって読み出された出力データは、データ反転切替回路２１を通して出力データラッチ４にラッチされる。その後、出力データラッチ４にラッチされた出力データは、出力データ切り替え回路５を通して、出力Ｄｏｕｔに出力される。
【０１６４】
データの書き込みは、図１５のフローチャートに示す処理によって実施される。図１５に示すように、書き込み動作は、ランダムなデータを一旦、一定の状態に揃えるプリプログラムとデータプログラムとの２段階で構成されている。各ステップにおける動作を以下に説明する。
【０１６５】
（ステップＳ６０１）
図１４の遷移状態（２）に示すように、プログラムシーケンス制御回路３０は、プリプログラム時は、書き込みベリファイレベル（具体的には電圧制御回路１５の出力電圧）を、判定レベル制御回路１４を介してＰＶ１判定レベルに設定する。ＰＶ１判定レベルは、プログラムベリファイ時に、分布状態を判定するための電圧レベルである。プログラムシーケンス制御回路３０は、さらに、書込みデータラッチ８にデータ‘０’をラッチさせる。
【０１６６】
一方、入力データ切替回路２０は、データ‘０’をベリファイ回路７に入力する。ベリファイ回路７は、データ‘０’と出力データ切り替え回路５の出力データとを比較し、出力データ切り替え回路５の出力データがデータ‘１’かどうかをベリファイする。
【０１６７】
（ステップＳ６０２）
ベリファイ回路７からの比較結果信号がＦＡＬＳＥ信号の場合は、ステップＳ６０３の処理に移行する。また、ＴＲＵＥ信号の場合は、ステップＳ６０４の処理に移行する。
【０１６８】
（ステップＳ６０３）
書込み回路９は、データ‘０’を書込む（プリプログラム）。
【０１６９】
上記のように、ステップＳ６０１〜Ｓ６０３の動作が繰り返されることによって、セクタ内の全てのメモリセルが第２分布状態になる。
【０１７０】
データが一旦、第２分布状態に揃った後は、ステップＳ６０４〜Ｓ６０６のデータ書き込み（データプログラム）が行われる。
【０１７１】
（ステップＳ６０４）
図１４の遷移状態（３）に示すように、プログラムシーケンス制御回路３０は、プリプログラム時は、電圧制御回路１５の出力電圧をＰＶ２に設定する。また、プログラムシーケンス制御回路３０は、データ反転切替回路２１を、データを反転して出力するモードに設定する。これにより第２分布がデータ‘０’を意味し、第３分布がデータ‘１’を意味することになる。
【０１７２】
入力データ切替回路２０は、プログラムシーケンス制御回路３０によって、入力データラッチ６の出力データをベリファイ回路７に出力するように切り替えられる。これにより、ベリファイ回路７は、入力データラッチ６の出力データと出力データ切り替え回路５の出力データのベリファイを行う。
【０１７３】
（ステップＳ６０５）
ベリファイ回路７からの比較結果信号がＦＡＬＳＥ信号の場合は、ステップＳ６０６の処理に移行する。また、ＴＲＵＥ信号の場合は、処理を終了する。
【０１７４】
（ステップＳ６０６）
ベリファイ動作により検出されたデータ‘１’を書込むべきメモリセルは、データ‘１’が書込みデータラッチ８に蓄えられた後、書込み回路９により書込み動作が行われる。
【０１７５】
このようにして書込まれたデータを読み出す場合には、セクタ単位判定レベル記憶回路１３に記憶されている読み出しレベル情報を、Ｒｅａｄ１判定レベルを示す情報からＲｅａｄ２判定レベルを示す情報に変更する。また、データ反転切替回路２１は、プログラムシーケンス制御回路３０によって、データを反転して出力するモードに設定しておく。
【０１７６】
また、次の書き込み時には、第３分布をデータ‘１’と対応させ、第４分布をデータ‘０’と対応させてデータを記憶する。この場合は、データ反転切替回路２１は、プログラムシーケンス制御回路３０によって、センスアンプ３の出力データを正転して出力するモードに設定される。また、読み出し判定レベルは、Ｒｅａｄ３判定レベル（図１１を参照）に設定する。
【０１７７】
上記のように本実施形態によれば、実施形態４に係る不揮発性半導体記憶装置４００のように、データ‘０’がどのＶｔ分布と対応しているかを特に気にすることなく、読み出し動作やベリファイ動作ができる。それゆえ、使用分布位置記憶領域１６やモニタービット１７が不要となり、書き込み動作における制御が容易になると同時に、不揮発性半導体記憶装置の小面積化が可能になる。
【０１７８】
《発明の実施形態７》
図１６は、本発明の実施形態７に係る不揮発性半導体記憶装置７００の構成を示すブロック図である。図１６に示すように不揮発性半導体記憶装置７００は、不揮発性半導体記憶装置６００にパワーオンシーケンス制御回路３１が追加されて構成されている。
【０１７９】
パワーオンシーケンス制御回路３１は、電源が投入された際の読み出し判定レベルを決定するようになっている。パワーオンシーケンス制御回路３１は、具体的には図１７のフローチャートに示す制御を行う。以下、各ステップにおける動作を説明する。
【０１８０】
（ステップＳ７０１）
電源投入を検知すると、パワーオンシーケンス制御回路３１は、判定レベル制御回路１４を制御して、読み出し判定レベルをＲｅａｄ２判定レベルに設定する。また、パワーオンシーケンス制御回路３１は、データ反転切替回路２１を正転モードに設定する。
【０１８１】
（ステップＳ７０２）
次にパワーオンシーケンス制御回路３１は、ベリファイ回路７を制御してベリファイ動作を行わせることによって、メモリセルトランジスタアレイ１からデータ‘１’を読み出せるかどうかを試みる。
【０１８２】
（ステップＳ７０３）
ベリファイ結果のＰＡＳＳ／ＦＡＩＬ判定を行い、メモリセルトランジスタアレイ１からデータ‘１’を読み出せなかった場合には、ステップＳ７０４の処理に移行する。また、データ‘１’を読み出せた場合には、ステップＳ７０５の処理に移行する。
【０１８３】
（ステップＳ７０４）
読み出し判定レベルを、１段階上の読み出し判定レベル（例えば、現在の読み出し判定レベルがＲｅａｄ２判定レベルならば、Ｒｅａｄ３判定レベル）に設定し直す。そして、ステップＳ７０２の処理に移行する。
【０１８４】
（ステップＳ７０５）
読み出し判定レベルを、１段階下げた読み出し判定レベル（例えば、現在の読み出し判定レベルがＲｅａｄ２判定レベルならば、Ｒｅａｄ１判定レベル）を示す読み出し判定レベル情報をセクタ単位判定レベル記憶回路１３に転送して記憶させる。
【０１８５】
上記の不揮発性半導体記憶装置７００によれば、電源投入後に読み出し判定レベルが自動的に設定されるので、読み出しレベルを選択する手間が不要になる。それゆえ、ユーザ利便性が向上する。
【０１８６】
《発明の実施形態８》
不揮発性半導体記憶装置６００等よりもさらに、書き込み動作の高速化が可能な例を説明する。
【０１８７】
図１８は、本発明の実施形態８に係る不揮発性半導体記憶装置８００の構成を示すブロック図である。不揮発性半導体記憶装置８００は、実施形態６に係る不揮発性半導体記憶装置６００のセクタ単位判定レベル記憶回路１３を省略し、出力データラッチ４に代えて出力データラッチ２３を備えて構成されている。
【０１８８】
出力データラッチ２３は、データ反転切替回路２１から出力されるデータのうち、読み出し判定レベルにより選択されたデータのみをラッチし、一旦ラッチすると次のベリファイ時までデータを保持するようになっている。
【０１８９】
不揮発性半導体記憶装置８００においても、第１分布〜第４分布までの４つのしきい値電圧分布に対して、データ‘０’とデータ‘１’を交互に割り当てる。例えば、図１９の遷移状態（１）では、第１分布がデータ‘１’を意味し、第２分布がデータ‘０’を意味している。
【０１９０】
遷移状態（１）における読み出しは、読み出し判定レベルとして、Ｒｅａｄ１判定レベル、Ｒｅａｄ２判定レベル、Ｒｅａｄ３判定レベル、Ｒｅａｄ４判定レベルの複数のレベルで、センスアンプ３によりメモリセルトランジスタアレイ１からデータが複数回の読み出しが行われる。読み出されたデータは、出力データラッチ２３でラッチされ、第１分布のデータは、データ‘１’として出力され、第２分布のデータは‘０’データとして出力される。
【０１９１】
また、不揮発性半導体記憶装置８００では、プログラムシーケンス制御回路３２が図２０に示すフローを制御することによってデータの書き込みが行われる。
【０１９２】
まず、書き込み動作は、図１９に示すように、書き込みベリファイレベルをＰＶ１、ＰＶ２、ＰＶ３、またはＰＶ４に設定する。期待値データとしては、入力データラッチ６のデータが入力データ切替回路２０によって、ベリファイ回路７に入力される。
【０１９３】
（ステップＳ８０１）
プログラムシーケンス制御回路３２がベリファイ回路７を制御することによって、ベリファイ回路７は、複数のベリファイレベルでベリファイ動作を行い、第１分布状態（データ‘１’）からデータ‘０’に変化するメモリセル、および第２分布状態の（データ‘０’）からデータ‘１’に変化するメモリセルのチェックを行う。
【０１９４】
（ステップＳ８０２）
ベリファイ回路７からの比較結果信号がＦＡＬＳＥ信号の場合は、ステップＳ８０３の処理に移行する。また、ＴＲＵＥ信号の場合は、処理を終了する。
【０１９５】
（ステップＳ８０３）
このステップでは、データの変化するメモリセルに書込むべきデータが、書込みデータラッチ８にラッチされ、書込み回路９により書き込まれる。
【０１９６】
上記のステップＳ８０１〜Ｓ８０３の処理が行われることによって、データが変化した第１閾値分布のデータ‘１’は、第２閾値分布のデータ‘０’にプログラムされ、第２閾値分布のデータ‘０’は、第３閾値分布のデータ‘１’にプログラムされる。
【０１９７】
上記のように本実施形態によれば、変化が無いメモリセルの書き込みを行う必要がなくなるので、書き込みビット数が減少する。それゆえ、不揮発性半導体記憶装置６００等よりもさらに、書き込み動作の高速化が可能になる。
【０１９８】
《発明の実施形態９》
図２１は、本発明の実施形態９に係る不揮発性半導体記憶装置９００の構成を示すブロック図である。不揮発性半導体記憶装置９００は、図２１に示すように、不揮発性半導体記憶装置８００に対してデータ圧縮シーケンス制御回路３３が追加され、またセクタ単位判定レベル記憶回路１３に代えてセクター別判定レベル／分布圧縮フラグ記憶回路２２を備えて構成されている。この不揮発性半導体記憶装置９００は、複数の読み出し判定レベルが使用されて読み出しが行われるモード（複数レベル読み出しモード）と、１つの読み出し判定レベルで読み出しが行われるモード（１レベル読み出しモード）とがある。また、バックグラウンドでの圧縮実行状態（後述）が外部から検出できるように、バックグラウンド実行フラグが格納され、バックグラウンド実行フラグの値を図外のマイクロコンピュータに出力するようになっている（図中では、ＢＧ実行フラグと表記）。
【０１９９】
セクター別判定レベル／分布圧縮フラグ記憶回路２２は、分布圧縮フラグ（後述）を格納するようになっている。また、セクター別判定レベル／分布圧縮フラグ記憶回路２２は、読み出し判定レベル情報も格納するようになっている。
【０２００】
出力データラッチ２３は、複数の読み出し判定レベルで読み出される場合に、データ反転切替回路２１から出力されるデータを、読み出しレベルにより選択されたデータのみをラッチし、一旦ラッチすると次ベリファイ時まで保持するモードと、１レベルにより読み出す場合に、データ反転切替回路２１からのデータを次ベリファイ時まで保持するモードとを備えている。
【０２０１】
データ圧縮シーケンス制御回路３３は、３つ以上のしきい値電圧分布がデータの記憶のために使用された状態から、２つのしきい値電圧分布で情報が記憶された状態に、使用されるしきい値電圧分布数を減らす（圧縮する）ようになっている。データ圧縮シーケンス制御回路３３による前記圧縮は、データ書き換え終了後で、オペレーションが未実行状態の場合（すなわちバックグラウンド）に実施される。セクター別判定レベル／分布圧縮フラグ記憶回路２２に格納されている分布圧縮フラグは、しきい値電圧分布数の圧縮が行われたかどうかを示すフラグである。分布圧縮フラグがデータ‘０’の場合は、圧縮が完了したことを示し、データ‘１’の場合は、圧縮が完了していないことを示している。なお、説明の便宜上、各フラグの値は、データ‘１’を‘Ｌ’（ローレベル）とよび、データ‘０’を‘Ｈ’（ハイレベル）とも呼ぶ。
【０２０２】
以下、不揮発性半導体記憶装置９００の動作を図２２、図２３の図面を用いて詳細に説明する。
【０２０３】
図２２は、不揮発性半導体記憶装置９００において、バックグラウンドで圧縮動作が行われる場合におけるしきい値電圧分布の遷移状態を示した図である。また、図２３は、バックグラウンドでのしきい値電圧分布数の圧縮動作におけるフローを示す図である。各ステップにおける処理は、データ圧縮シーケンス制御回路３３によって制御される。
【０２０４】
図２２の遷移状態（１）では、第１分布はデータ‘１’、第２分布はデータ‘０’、第３分布はデータ‘１’、第４分布はデータ‘０’を記憶するために使用されている。
【０２０５】
読み出し動作時は、センスアンプ３により、Ｒｅａｄ１判定レベル、Ｒｅａｄ２判定レベル、Ｒｅａｄ３判定レベル、およびＲｅａｄ４判定レベルの複数の読み出し判定レベルでメモリセルトランジスタアレイ１からデータが読み出される。読み出されたデータは、出力データラッチ２３でラッチされ、第１分布のデータはデータ‘１’、第２分布のデータはデータ‘０’、第３しきい値電圧分布のデータはデータ‘１’、第４しきい値電圧分布のデータはデータ‘０’として出力される。
【０２０６】
バックグラウンドでのデータ圧縮書き込み動作では、下位にある第１分布のデータ‘１’、第２しきい値電圧分布のデータ‘０’を、上位にある第３値分布のデータ‘１’、第４分布のデータ‘０’にプログラムする（図２２の遷移状態（２）を参照）。
【０２０７】
図２３に示すように、ステップＳ９０１，Ｓ９０２により現状の書き込み状態をチェックするため、複数レベルで読み出し動作が行われ、出力データラッチ２３、出力データ切り替え回路５、および入力データ切替回路２０を介して、ベリファイ回路７に期待値データとして入力される。その後、ステップＳ９０３で書き込みベリファイレベルがＰＶ２レベルに設定され、ベリファイ動作が行われ、第１分布にあるデータ‘１’がチェックされる。ベリファイ動作により検出されたデータ‘１’は、書込みデータラッチ８に蓄えられる。
【０２０８】
そして、ステップＳ９０５で、書込みデータラッチ８がラッチしたデータに従い、書込み回路９によりデータ‘１’のプログラムが行われる。ステップＳ９０４において、プログラムベリファイがＰＡＳＳするまでステップＳ９０３が繰り返される。
【０２０９】
データ‘１’の書き込みがＰＡＳＳした後は、ベリファイレベルがＰＶ３レベルに設定される。その後、ステップＳ９０６，Ｓ９０７，およびＳ９０８により同様にデータ‘０’に対しても書き込みが行われる。
【０２１０】
書き込み終了後は、ステップＳ９０９により、セクター別判定レベル／分布圧縮フラグ記憶回路２２の分布圧縮フラグがデータ‘０’（‘Ｈ’）に設定される。これにより、出力データラッチ２３は、１レベル読み出しモードに設定される。また、読み出し判定レベルがＲｅａｄ３判定レベルに設定されて、１レベルのみで読み出しを行う（図２２の遷移状態（３）を参照）。
【０２１１】
上記のように不揮発性半導体記憶装置９００では、３つ以上のしきい値電圧分布がデータの記憶のために使用された状態から、２つのしきい値電圧分布で情報が記憶された状態に、使用されるしきい値電圧分布数がバックグラウンドで圧縮される。したがって、読み出し時の読み出し回数を減少できるため、書き込みスピードを劣化させることなく、読み出しのペナルティを解消した不揮発性半導体記憶装置を提供することができる。
【０２１２】
《発明の実施形態１０》
図２４は、本発明の実施形態１０に係る不揮発性半導体記憶装置１０００の構成を示すブロック図である。不揮発性半導体記憶装置１０００は、図２４に示すように、不揮発性半導体記憶装置９００に対してパワーオンシーケンス制御回路３４が追加されている。
【０２１３】
パワーオンシーケンス制御回路３４は、電源が投入された際に、読み出しモードの設定、および使用されている分布数の圧縮が完了有無を判定するようになっている。パワーオンシーケンス制御回路３４は、具体的には図２５のフローチャートに示す制御を行う。
【０２１４】
電源投入された後、パワーオンシーケンス制御回路３４は、ステップＳ１００１で、読み出し判定レベルをＲｅａｄ２レベルに設定する。その後、ステップＳ１００２においてデータ‘１’の読み出し動作を行う。
【０２１５】
ステップＳ１００３において、読み出し動作がＦＡＩＬしたと判定した場合には、ステップＳ１００４により読み出し判定レベルをＲｅａｄ３レベルへとシフトさせ、ＰＡＳＳするまでステップＳ１００２を繰り返す。
【０２１６】
ステップＳ１００３がＰＡＳＳした後は、ステップＳ１００５により、現在の読み出し判定レベルから２ステップ下の読み出し判定レベルに変更する。
【０２１７】
ステップＳ１００６では、データ‘０’の読み出し動作を行い、ステップＳ１００７において読み出し動作がＰＡＳＳしたと判定した場合には、使用されている分布数の圧縮が完了していると判断する。
【０２１８】
ステップＳ１００８では、分布圧縮フラグをデータ‘０’（‘Ｈ’）、読み出しモードを１レベル読み出しモードにする。また、セクター別判定レベル／分布圧縮フラグ記憶回路２２に現在の読み出し判定レベルから１ステップ上の読み出し判定レベルを設定する。
【０２１９】
ステップＳ１００７によりおいて、読み出し動作がＦＡＩＬしたと判定した場合には、使用されている分布数が未圧縮と判断し、ステップＳ１００９により分布圧縮フラグをデータ‘１’（‘Ｌ’）、読み出し方式を複数レベル読み出しモードに設定する。
【０２２０】
上記のように不揮発性半導体記憶装置１０００では、電源投入時にメモリセルトランジスタアレイ１からの読み出しを行うことで、バックグラウンド処理が終了したか否かを容易に判定できる。すなわち、読み出し方式を自動的に選択できるため、読み出し方式を選択する手間が必要なくなり、ユーザ利便性が向上する。
【０２２１】
《発明の実施形態１１》
図２６は、本発明の実施形態１１に係る不揮発性半導体記憶装置１１００の構成を示すブロック図である。不揮発性半導体記憶装置１１００は、図２６に示すように、不揮発性半導体記憶装置１０００に対して分布圧縮フラグ領域２４が追加され、データ圧縮シーケンス制御回路３３に代えてデータ圧縮シーケンス制御回路３５、またパワーオンシーケンス制御回路３４に代えてパワーオンシーケンス制御回路３６を備えて構成されている。
【０２２２】
分布圧縮フラグ領域２４は、メモリセルトランジスタアレイ１のメモリセルと同様の不揮発の記憶領域である。分布圧縮フラグ領域２４には、しきい値電圧分布の数の圧縮が完了したか否かを示す分布圧縮情報が分布圧縮フラグとして格納される。本実施形態では、分布圧縮フラグがデータ‘０’（‘Ｈ’）に設定されている場合は、しきい値電圧分布の数の圧縮が完了したことを意味し、分布圧縮フラグがデータ‘１’（‘Ｌ’）場合は、圧縮が完了していないことを意味するものとする。また、分布圧縮フラグ領域２４には、読み出し判定レベルを示す情報も書き込まれるようになっている。
【０２２３】
データ圧縮シーケンス制御回路３５は、しきい値電圧分布数の圧縮動作を制御するようになっている。
【０２２４】
パワーオンシーケンス制御回路３６は、セクター別判定レベル／分布圧縮フラグ記憶回路２２に格納されている、しきい値電圧分布数が圧縮されたか否かの情報と読み出し判定レベルを示す情報とを用いて、電源投入時に読み出し方式を選択するようになっている。
【０２２５】
また、不揮発性半導体記憶装置１１００においては、セクター別判定レベル／分布圧縮フラグ記憶回路２２は、分布圧縮フラグ領域から読み出した情報を前記分布圧縮フラグとして記憶するようになっている。
【０２２６】
図２７は、しきい値電圧分布数の圧縮動作におけるフローを示す図である。各ステップにおける処理は、データ圧縮シーケンス制御回路３５によって制御される。
【０２２７】
データ書き込み時は、実施形態９の不揮発性半導体記憶装置９００と同様に、バックグラウンドでしきい値電圧分布数を圧縮した後、ステップＳ１１００においてセクター別判定レベル／分布圧縮フラグ記憶回路２２の読み出し判定レベルと分布圧縮フラグが示す情報とを入力データ切替回路２０に入力し、期待値を生成する。ステップＳ１１０１においてベリファイを行い、ステップＳ１１０２における判定がＰＡＳＳするまでステップＳ１１０３により分布圧縮フラグ領域２４にデータを書き込む。
【０２２８】
また、図２８は、電源投入時におけるパワーオンシーケンス制御回路３６による制御を示すフローチャートである。
【０２２９】
電源投入後、ステップＳ１１１１において、読み出し判定レベルがＲｅａｄ１判定レベルに設定された後、ステップＳ１１１２において分布圧縮フラグ領域２４に書込まれている読み出し判定レベルと分布圧縮情報とが読み出され、セクター別判定レベル／分布圧縮フラグ記憶回路２２へ格納される。
【０２３０】
ステップＳ１１１３において、分布圧縮フラグがチェックされ、分布圧縮フラグがデータ‘１’（‘Ｌ’）に設定されていると判定された場合には、ステップＳ１１１４の処理に移行し、読み出しモードを複数レベル読み出しモードに設定し、次からの読み出し動作を行う。
【０２３１】
また、ステップＳ１１１３において分布圧縮フラグがデータ‘０’（‘Ｈ’）に設定されていると判定された場合には、ステップＳ１１１５の処理に移行して、読み出しモードを１レベル読み出しモードに設定し、次からの読み出し動作を行う。
【０２３２】
上記の不揮発性半導体記憶装置１１００によれば、電源投入時に分布圧縮フラグ領域２４に格納された情報を読み出し、読み出した情報をセクター別判定レベル／分布圧縮フラグ記憶回路２２に転送することで、バックグラウンド処理が終了したか否かを容易に判定できる。すなわち、読み出し方式を自動的に選択することができるため、読み出し方式を選択する手間が必要なくなり、ユーザ利便性が向上する。
【０２３３】
《発明の実施形態１２》
図２９は、本発明の実施形態１２に係る不揮発性半導体記憶装置１２００の構成を示すブロック図である。不揮発性半導体記憶装置１２００は、図２９に示すように、不揮発性半導体記憶装置１１００に対してスペアセクタ４１と初期化シーケンス制御回路４３とが追加され、また分布圧縮フラグ領域２４に代えて遷移完了フラグ領域４２、さらに書込み回路９に代えて書き込み／消去回路４４を備えて構成されている。
【０２３４】
スペアセクタ４１は、メモリセルトランジスタアレイ１と同様の不揮発性メモリセルを複数含んで構成されている。スペアセクタ４１は、メモリセルトランジスタアレイ１中のセクタに記録されているデータ（データ‘０’、および‘１’）が転写されて、メモリセルトランジスタアレイ１の所定のセクタ内のデータを一時的にバックアップするようになっている。
【０２３５】
遷移完了フラグ領域４２は、メモリセルトランジスタアレイ１と同様の不揮発性メモリセルを複数含んで構成されている。遷移完了フラグ領域４２は、複数回のデータ‘０’、‘１’の書込み後に、Ｖｔ分布が最大Ｖｔ分布レベルに遷移完了したかどうかを示すセクタ毎の情報（遷移完了情報）が遷移完了フラグとして格納されるようになっている。本実施形態では、遷移完了フラグがデータ‘０’（‘Ｈ’）に設定されている場合は、最大Ｖｔ分布レベルに到達したことを意味し、遷移完了フラグがデータ‘１’（‘Ｌ’）場合は、到達していないことを意味するものとする。なお、遷移完了フラグ領域４２の値は、図外のマイクロコンピュータがメモリセルトランジスタアレイ１中の各セクタの最大Ｖｔ分布レベルが、最大Ｖｔ分布レベルに到達したことを検知できるように、制御回路１２を介して、前記マイクロコンピュータに出力される。
【０２３６】
初期化シーケンス制御回路４３は、メモリセルの初期化動作（Ｅｒａｓｅ動作）を制御するようになっている。具体的には、初期化シーケンス制御回路４３は、スペアセクタ４１を利用して、少なくとも一つのデータ‘０’およびデータ‘１’を束ね、アドレスマッチングを損なうことなく、最下位‘０’、‘１’データ分布に初期化（書き戻し）するように、メモリ内の各回路ブロックを制御する。
【０２３７】
書き込み／消去回路４４は、制御回路１２からの制御信号Ｓ１に応じて、セクタ単位でメモリセルのデータ消去、およびデータの書き込みを行うようになっている。データ消去は、具体的には、消去対象セクタの全メモリセルドレイン端子に、ビット線を介して６Ｖを印加する。このとき、消去対象セクタの全メモリセルソース端子は、ハイインピーダンスとなる。その結果、負電圧が印加されたワード線に接続され、かつビット線を通じてドレイン端子に６Ｖが印加されている消去対象セクタの全メモリセルの電荷蓄積箇所から電子が引き抜かれて消去が行われ、メモリセルのしきい値が負方向に下降する。
【０２３８】
以下、上記の不揮発性半導体記憶装置１２００の動作を説明する。
【０２３９】
図３０は、Ｖｔ分布が最大のＶｔ分布レベルに遷移完了したセクタを最下位のＶｔ値分布にデータを書き換える（初期化する）場合のＶｔ分布状態の遷移を示している。
【０２４０】
メモリセルトランジスタアレイ１中のあるセクタが、第１分布、および第２分布を使用するランダムデータ分布状態（図３０の遷移状態（１）を参照）である場合、データが‘０’から‘１’、および‘１’から‘０’に変化するメモリセルに対してのみ書込みを行う。
【０２４１】
最大の分布レベル（第３分布）が占有されると、制御回路１２によって、遷移完了フラグ領域４２に遷移完了情報（この場合はデータ‘０’（‘Ｈ’））が書き込まれる（図３０の遷移状態（２）を参照）。次に、各セクタに対応した遷移完了フラグ領域４２のデータが読み出される。少なくとも一つのデータ‘０’（‘Ｈ’）が、制御回路１２により検出された場合には、制御回路１２は遷移完了フラグとして、データ‘０’（‘Ｈ’）をセクター別判定レベル／分布圧縮フラグ記憶回路２２に出力し、全てのデータがデータ‘１’（‘Ｌ’）として検出された場合には、遷移完了フラグとして、データ‘１’（‘Ｌ’）をセクター別判定レベル／分布圧縮フラグ記憶回路２２に出力する。また、制御回路１２は、遷移完了情報を図外のマイクロコンピュータにも出力する。なお、遷移完了フラグ領域４２の読出し、および書込み動作は、実施形態１１におけるメモリセルトランジスタアレイ１の読出し、および書込み動作と同一のため、ここでは説明を省略する。
【０２４２】
次に、図３１に示すように、図外のマイクロコンピュータが、遷移完了フラグをチェックし、遷移完了フラグがデータ‘１’（‘Ｌ’）ならば、全てのセクタが、最大分布レベルに到達していないので、前記マイクロコンピュータは、初期化動作の実行を指示しない。遷移完了フラグがデータ‘０’（‘Ｈ’）ならば、初期化が必要とされる少なくとも１つのセクタに対して、初期化動作の実行を指示する。
【０２４３】
前記マイクロコンピュータの指示により、初期化が開始されると、図３１に示す初期化シーケンスフローに従い、初期化シーケンス制御回路４３が初期化動作を制御する。
【０２４４】
まず、初期化対象セクタに記録されている全てのデータ‘０’、‘１’を読出し、読み出したデータを出力データ切り替え回路５により入力データ切替回路２０に転送し、入力データ切替回路２０は、ベリファイ回路７を介して、転送されたデータを書込みデータラッチ８にラッチさせる。
【０２４５】
次に、ラッチされたデータをスペアセクタ４１に書き込む。すなわち、初期化対象のセクタにおけるデータをスペアセクタ４１へ転写する（図３０の遷移状態（３）を参照）。スペアセクタ４１への書き込み動作は、実施形態１１の動作と同一のため、ここでは説明を省略する。
【０２４６】
次に、初期化実行中の対象セクタデータを消去し、全ビットデータを最下位分布レベルのデータ‘１’に揃える（図３０の遷移状態（４）を参照）。
【０２４７】
ここで、消去動作について具体的に説明する。前記マイクロコンピュータからの制御信号を受けた制御回路１２により制御された判定レベル制御回路１４が、電圧制御回路１５を制御する。これにより電圧制御回路１５が、−５Ｖの負電圧を出力し、ロウデコーダ２に供給する。このとき、制御回路１２の制御信号Ｓ１により制御されたロウデコーダ２は、消去対象セクタの全メモリセルゲート端子に、ワード線を介して−５Ｖを印加する。制御信号Ｓ１により制御された書き込み／消去回路４４は、消去対象セクタの全メモリセルドレイン端子に、ビット線を介して６Ｖを印加する。このとき、消去対象セクタの全メモリセルソース端子は、ハイインピーダンスとなる。その結果、負電圧が印加されたワード線に接続され、かつビット線を通じてドレイン端子に６Ｖが印加される消去対象セクタの全メモリセルの消去が行われ、電荷蓄積箇所から電子が引き抜かれ、メモリセルのしきい値が負方向に下降する。
【０２４８】
この初期化対象セクタの消去動作（図３０の遷移状態（４）を参照）後に、スペアセクタ４１に記録されている全てのデータ‘０’、‘１’を読出し、読み出したデータを出力データ切り替え回路５により入力データ切替回路２０に転送する。そして、入力データ切替回路２０は、転送されたデータを、ベリファイ回路７を介して、書込みデータラッチ８にラッチさせる。ここで、スペアセクタ４１からのデータの読出し動作は実施形態１１におけるメモリセルトランジスタアレイ１の読出し動作と同一のため、ここでは説明を省略する。
【０２４９】
次に、ラッチされたデータを初期化実行中のメモリアレイセクタに、最下位分布におけるデータ‘０’、‘１’として初期化（書き戻し）する。すなわち、書き込み／消去回路４４は、スペアセクタ４１のデータを初期化対象セクタへ転写する（図３０の遷移状態（５）を参照）。転写終了後に、メモリセルトランジスタアレイ１のセクタ消去と同様の動作により、転写が完了したセクタに対応した遷移完了フラグ領域４２の所定のビットを消去し、データ‘１’（‘Ｌ’）にリセットする。リセット後は、スペアセクタ４１を消去（データ‘１’が記憶された状態）にし、次の初期化動作に備える（図３０の遷移状態（６）を参照）。
【０２５０】
次に、図３１に示すように再び図外のマイクロコンピュータが、遷移完了フラグをチェックする。これにより、遷移完了フラグが、データ‘１’（‘Ｌ’）になるまで、初期化動作が繰り返される。
【０２５１】
上記の不揮発性半導体記憶装置１２００によれば、図外のマイクロコンピュータによるセクタの初期化制御が可能になる。また、データ‘１’、‘０’の書込みに対して１度だけの消去動作で済むので、データ‘１’、‘０’の書換え毎に消去動作が必要となる従来の不揮発性半導体記憶装置に比べ、消去回数が減少する。それゆえ、メモリセルの信頼性が向上し、データの書込み回数の向上が可能となる。
【０２５２】
なお、本実施形態では、Ｖｔ分布状態の数が３個の場合を説明したが、Ｎ個（Ｎ：３以上の自然数）のＶｔ分布状態を用いた場合でも、同様の効果を得ることができる。
【０２５３】
また、本実施形態では、遷移完了フラグがデータ‘０’（‘Ｈ’）になっている場合に、該当セクタを初期化したが、遷移完了フラグがデータ‘１’（‘Ｌ’）時に、すなわち、最上位のデータ‘１’乃至‘０’のＶｔ分布が、最大のＶｔ分布レベルを占有する前のＶｔ分布状態時に、初期化するようにしても良いのは言うまでもない。
【０２５４】
《発明の実施形態１３》
図３２は、本発明の実施形態１３に係る不揮発性半導体記憶装置１３００の構成を示すブロック図である。不揮発性半導体記憶装置１３００は、図３２に示すように、不揮発性半導体記憶装置１２００のパワーオンシーケンス制御回路３６に代えてバックグランド動作シーケンス制御回路４６を備えて構成されている。また、不揮発性半導体記憶装置１３００は、セクタの初期化動作がバックグラウンド（ＢＧ）で実行中であるか否かを示すＢＧ実行フラグを備え、図外のマイクロコンピュータにＢＧ実行フラグの値を出力するようになっている。これにより、図外のマイクロコンピュータは、セクタの初期化動作がバックグラウンド（ＢＧ）で実行中であるか否かを検知できる。
【０２５５】
バックグランド動作シーケンス制御回路４６により、ＢＧ実行フラグは、セクタの初期化動作時には、不揮発性半導体記憶装置１３００がビジー状態になるため、データ‘０’（‘Ｈ’）にセットされる。また、セクタの初期化動作終了後には、データ‘１’（‘Ｌ’）にセットされる。
【０２５６】
以下、上記の不揮発性半導体記憶装置１３００の動作を説明する。
【０２５７】
図外のマイクコンピュータから制御信号が入力されていない時に、バックグランド動作シーケンス制御回路４６は、出力データ切り替え回路５を介して、遷移完了フラグ領域４２に格納されているデータを読出す。遷移完了フラグ領域４２からデータ‘０’（‘Ｈ’）が読み出された場合には、遷移完了セクタが少なくとも１つは存在することになる。その場合は、ＢＧ実行フラグとして、データ‘０’（‘Ｈ’）を出力し、遷移完了セクタの初期化動作を、図３３の初期化シーケンスフローに従ってバックグラウンド（ＢＧ）で実行する。
【０２５８】
このとき、不揮発性半導体記憶装置１３００は、ＢＧ実行フラグを使用して、制御信号を受け付けることができないことを図外のマイクロコンピュータに伝達する。バックグラウンド（ＢＧ）でのセクタ初期化動作終了後には、制御信号を受け付ける準備ができていることを図外のマイクロコンピュータに伝達すために、バックグランド動作シーケンス制御回路４６は、ＢＧ実行フラグとして、データ‘１’（‘Ｌ’）を出力する。
【０２５９】
上記のように実施形態１３によれば、実施形態１２の不揮発性半導体記憶装置１２００と同様の効果が得られるとともに、バックグランド動作シーケンス制御回路４６およびＢＧ実行フラグを備えたことにより、図外のマイクロコンピュータからの制御信号が入力されていない空き時間において、セクタ初期化動作が可能になり、見かけ上の初期化動作がなくなる。すなわち、データ書込み時における初期化時間の短縮が可能となり、ユーザ利便性の向上が可能となる。
【０２６０】
《発明の実施形態１４》
図３４は、本発明の実施形態１４に係る不揮発性半導体記憶装置１４００の構成を示すブロック図である。図３４に示すように、不揮発性半導体記憶装置１４００は、不揮発性半導体記憶装置１２００に短期保証フラグ領域４５が追加されて構成されている。
【０２６１】
短期保証フラグ領域４５は、メモリセルトランジスタアレイ１と同様の不揮発性メモリセルで構成されている。
【０２６２】
また、不揮発性半導体記憶装置１４００においては、書き込み／消去回路４４は、制御回路１２により出力される制御信号Ｓ１により制御されて、通常書込み（長期保証）モード、および通常の書込みモードより短い時間で行われる高速書込み（短期保証）モードのどちらかの動作を選択して動作するようになっている。具体的には、書き込み／消去回路４４は、データ‘１’、‘０’の書込み時におけるベリファイ電圧を、通常書込み（長期保証）モード時には、ＰＶ１（＝４．５Ｖ）、ＰＶ２（＝７．０Ｖ）と設定し、高速書込み（短期保証）モード時には、ＰＶＳ１（＝３．３Ｖ）、ＰＶＳ２（＝５．８Ｖ）と設定する。ただし、Ｒｅａｄ１判定レベル（＝３Ｖ）、Ｒｅａｄ２（＝５．５Ｖ）は、いずれのモードで書き込まれた場合にも、一定である。
【０２６３】
高速書込み（短期保証）モードでは、Ｖｔマージンを、長期保証マージンから短期保証マージンへと狭くすることにより、書込み時のＶｔ分布シフト量を小さくし、通常書込みより高速な書込みが可能となる一方、Ｖｔマージンを犠牲にするため、データ保持特性が劣化し、通常より短い短期保証データとして扱われる。
【０２６４】
短期保証フラグ領域４５には、通常書込み（長期保証）モード、および高速書込み（短期保証）モードのうちのいずれの状態で、データが保存されているかを示すセクタ単位毎の情報が短期保証フラグとして格納されるようになっている。
【０２６５】
また、図３４に示すように、制御回路１２は、制御信号により制御され、図外のマイクロコンピュータが、メモリセルトランジスタアレイ１中の少なくとも１つのセクタが短期保証データとして書込まれたことを検知できるように、短期保証フラグ領域４５から読み出したフラグ情報を、出力データ切り替え回路５を介して取り込み、少なくとも１つの短期保証セクタが存在した場合には、データ‘０’（‘Ｈ’）として短期保証フラグを出力するようになっている。
【０２６６】
以下、上記の不揮発性半導体記憶装置１４００の動作を説明する。
【０２６７】
図３５は、通常書込み（長期保証）モードで書込まれた場合のＶｔ分布状態遷移、および高速書込み（短期保証）モードで書込まれた場合のＶｔ分布状態遷移を示す図である。
【０２６８】
高速書込み（短期保証）モードでの書込み動作と、通常書込み（長期保証）モードでの書込み動作とは、データ‘１’、‘０’の書込み時におけるベリファイ電圧ＰＶＳ１（＝３．３Ｖ）、ＰＶＳ２（＝５．８Ｖ）のみが異なる。他の書込み動作に関しては、実施形態１１の不揮発性半導体記憶装置１１００と動作と同一のため、ここでは詳しい説明を省略する。
【０２６９】
ベリファイ電圧を低下させた高速書込み（短期保証）モードにより、例えば、最下位データ‘１’分布から、データ‘１’、‘０’を書込んだ場合は、図３６（メモリセルしきい値電圧のトータル書込み時間依存性を示す図）に示すように、通常書込み（長期保証）モードで書込みを実施した場合（約１０ｍｓ）に対して、約１０分の１のトータル書込み時間（約１ｍｓ）で、しきい値電圧の遷移が完了する。すなわち、約１桁書込み速度が向上する。
【０２７０】
次に、このような高速書込み（短期保証）モードで書込まれたセクタに対して、短期保証データとして書込まれたことを検知できるように、制御回路１２によって、短期保証フラグ領域４５に短期保証情報（データ‘０’（‘Ｈ’））が書き込まれる。
【０２７１】
次に、各セクタに対応した短期保証フラグ領域４５のデータが読み出される。少なくとも１つのデータ‘０’が、制御回路１２により検出された場合には、制御回路１２は短期保証フラグとして、データ‘０’（‘Ｈ’）を出力し、全てデータ‘１’として検出された場合には、短期保証フラグとして、データ‘１’（‘Ｌ’）を出力する。短期保証フラグ領域４５の読出し及び書込み動作は、第１１の実施形態のメモリセルトランジスタアレイ１の読出し及び書込み動作と同一のため、ここでは説明を省略する。
【０２７２】
次に、長期保証化動作に関して、図３７、および図３８を用いて説明する。図３８は、長期保証化書込みシーケンスフローを示す図である。
【０２７３】
図外のマイクロコンピュータが、短期保証フラグをチェックし、その値がデータ‘１’（‘Ｌ’）なら、全てのメモリアレイセクタが、通常書込み（長期保証）モードで書込まれている。したがって、長期保証化動作を実行しない。短期保証フラグがデータ‘０’（‘Ｈ’）なら、長期保証化が必要とされる少なくとも１つのセクタがあるので、そのセクタに対して、長期保証化書込みを実行する。
【０２７４】
次に、長期保証化対象のセクタに記録されている全データ‘１’、‘０’を読出し、読み出したデータを出力データ切り替え回路５により入力データ切替回路２０に転送する。入力データ切替回路２０は、転送されたデータを、ベリファイ回路７を介して、書込みデータラッチ８にラッチさせる。
【０２７５】
次に、書き込み／消去回路４４は、ラッチされたデータを、書込みベリファイレベルをＰＶ１、ＰＶ２に設定する通常書込み（長期保証）モードで、長期保証化実行中のセクタに書込む（図３７の（２）長期保証化書き込み）。この長期保証化実行中のセクタへの書込み動作は、実施形態１１における動作と同一のため、ここでは詳しい説明は省略する。
【０２７６】
この一連の長期保証化書込みが実施された後、最後に長期保証化書込み対象セクタに対応する短期保証フラグ領域４５が、メモリセルトランジスタアレイ１のセクタ消去と同様の動作により消去され、所定のビットがデータ‘１’にリセットされる。
【０２７７】
次に、図３８の長期保証化書込みシーケンスフローに示すように、再び図外のマイクロコンピュータが、短期保証フラグをチェックし、短期保証フラグが、データ‘１’（‘Ｌ’）になるまで、長期保証化書込み動作が繰り返される。
【０２７８】
上記のように本実施形態によれば、短期保証フラグ領域４５、および短期保証フラグを設け、さらにベリファイ電圧を浅くした高速書込み（短期保証）モードを設けることにより、データ‘１’、‘０’の書込み時におけるしきい値電圧のシフト量（書込み時間）、およびベリファイ回数（ベリファイ時間）を削減できる。すなわち、データ‘１’、‘０’の更なる高速書換えが可能となる。
【０２７９】
また、図外のマイクロコンピュータによるセクタ長期保証化動作の制御が可能となるため、高速書込み（短期保証）モードで書込み実施後に、空き時間に長期保証化書込みを実施できる。それゆえ、見かけ上の高速書込みと長期保証の両立が可能となる。
【０２８０】
また、短期保証フラグがデータ‘０’（‘Ｈ’）、かつ最大Ｖｔ分布レベルが所定のレベルに到達して、遷移完了フラグがデータ‘０’（‘Ｈ’）となっている場合には、初期化動作を優先し、図３１に示す初期化シーケンスフローにしたがって、スペアセクタ４１を利用して、少なくとも１つのデータ‘０’、およびデータ‘１’を束ね、アドレスマッチングを損なうことなく、最下位の分布に長期保証データとして初期化できる。これにより、長期保証化書込み動作を省略でき、消費電流低減が可能となる。
【０２８１】
なお、本実施形態では、データの書込みを全て、高速書込み（短期保証）モードで実施していたが、１回目のデータの書込み時は、通常書込み（長期保証）モードで行い、２回目以降のデータの書込み時は、高速書込み（短期保証）モードで実施しても良い。
【０２８２】
《発明の実施形態１５》
図３９は、本発明の実施形態１５に係る不揮発性半導体記憶装置１５００の構成を示すブロック図である。図３９に示すように、不揮発性半導体記憶装置１５００は、不揮発性半導体記憶装置１４００のパワーオンシーケンス制御回路３６に代えてバックグランド動作シーケンス制御回路４６を備えて構成されている。
【０２８３】
バックグランド動作シーケンス制御回路４６は、コマンド待ち受け時間にセクタの初期化がバックグランドで行われるように、セクタの初期化動作を制御するようになっている。
【０２８４】
また、不揮発性半導体記憶装置１５００は、セクタの長期保証化書込み動作がバックグラウンド（ＢＧ）で実行中であることを示す情報をＢＧ実行フラグとして格納する領域（図示せず）を備え、セクタの長期保証化書込み動作がバックグラウンド（ＢＧ）で実行中であることを、図外のマイクロコンピュータが検知できるようになっている。セクタの長期保証化書込み動作時には、不揮発性半導体記憶装置がビジー状態になるため、ＢＧ実行フラグは、バックグランド動作シーケンス制御回路４６によってデータ‘０’（‘Ｈ’）にセットされる。また、ＢＧ実行フラグは、セクタの長期保証化書込み動作終了後には、バックグランド動作シーケンス制御回路４６によってデータ‘１’（‘Ｌ’）にセットされる。
【０２８５】
以下、上記の不揮発性半導体記憶装置１５００の動作を説明する。
【０２８６】
図外のマイクコンピュータから制御信号が制御回路１２に入力されていない時に、バックグランド動作シーケンス制御回路４６は、短期保証フラグ領域４５に格納されている情報を、出力データ切り替え回路５を介して読出す。短期保証フラグ領域４５にデータ‘０’（‘Ｈ’）が書込まれていれば、短期保証セクタが少なくとも１つは存在する。バックグランド動作シーケンス制御回路４６は、短期保証セクタが存在する場合には、ＢＧ実行フラグとして、データ‘０’（‘Ｈ’）を出力する。また、短期保証セクタの長期保証化書込み動作を、図４０の長期保証化書込みシーケンスフローにしたがって、バックグラウンド（ＢＧ）で実行されるように制御する。この時、バックグランド動作シーケンス制御回路４６は、制御信号を受け付けることができないことをＢＧ実行フラグにより、図外のマイクロコンピュータに伝達する。
【０２８７】
バックグラウンド（ＢＧ）でのセクタ長期保証化動作終了後には、制御信号を受け付ける準備ができていることを図外のマイクロコンピュータに伝達すために、バックグランド動作シーケンス制御回路４６は、ＢＧ実行フラグとして、データ‘１’（‘Ｌ’）を前記マイクロコンピュータに出力する。
【０２８８】
上記のように本実施形態によれば、実施形態１４の不揮発性半導体記憶装置１４００と同様の効果が得られるとともに、バックグランド動作シーケンス制御回路４６、およびＢＧ実行フラグを設けたことにより、図外のマイクロコンピュータからの制御信号が入力されていない空き時間において、長期保証化書込み動作が可能となる。したがって、見かけ上の長期保証化書込み動作がなくなるため、データ‘１’、‘０’の書込み時間の短縮が可能となり、ユーザ利便性の向上が可能となる。
【０２８９】
また、短期保証フラグ領域にデータ‘０’（‘Ｈ’）が書込まれ、かつ最大Ｖｔ分布レベルが所定のレベルに到達して、遷移完了フラグ領域にデータ‘０’が書込まれたセクタが存在する場合には、初期化動作を優先し、図３３に示す初期化シーケンスフローにしたがって、スペアセクタ４１を利用して、少なくとも１つのデータ‘０’、およびデータ‘１’を束ね、アドレスマッチングを損なうことなく、最下位のデータ‘０’、‘１’分布に長期保証データとして初期化できる。これにより、バックグラウンドでの長期保証化書込み動作を省略でき、消費電流低減が可能となる。
【０２９０】
《発明の実施形態１６》
図４１は、本発明の実施形態１６に係る不揮発性半導体記憶装置１６００の構成を示すブロック図である。図４１に示すように、不揮発性半導体記憶装置１６００は、不揮発性半導体記憶装置１２００に対し、消去完了フラグ領域５０と消去完了フラグ記憶回路５３とが追加されて構成されている。
【０２９１】
消去完了フラグ領域５０は、メモリセルトランジスタアレイ１と同様の不揮発性メモリ領域である。消去完了フラグ領域５０には、各セクタが消去完了状態かどうかをセクタごとに示す情報（消去完了フラグ情報）が消去完了フラグとして格納されるようになっている。
【０２９２】
消去完了フラグ記憶回路５３は、消去完了フラグ領域５０に書かれた消去完了フラグ情報を格納するレジスタ領域を有し、書き込みアドレスと消去完了フラグの情報に基づいて、書き込み禁止信号を制御回路１２に出力するようになっている。
【０２９３】
以下、上記の不揮発性半導体記憶装置１５００の動作を説明する。
【０２９４】
まず、消去コマンドによる消去に関して、図４２の消去シーケンスフローを用いて説明する。
【０２９５】
まず、前記マイクロコンピュータによって、消去該当セクタに対して消去コマンドが発行される。（この場合、一般的には、消去該当セクタにはデータ‘０’，‘１’のランダムデータが書かれた状態である。）
次に、初期化シーケンス制御回路４３は、消去完了フラグ領域５０に消去該当セクタが消去状態であることを示す情報を書き込み、消去完了フラグがデータ‘０’（‘Ｈ’）の状態になる。その後、消去完了フラグ領域５０の情報（消去完了フラグがデータ‘０’（‘Ｈ’）の状態）を消去完了フラグ記憶回路５３に転送し、消去が完了する。この場合、消去該当セクタに書かれていた‘０’，‘１’のランダムデータは変化することなしに、消去完了フラグの情報のみが変化するだけである。
【０２９６】
次に、書き込みに関して、図４２の書き込みシーケンスフローを用いて説明する。
【０２９７】
まず、マイクロコンピュータによって、書き込み該当セクタに対して書き込みコマンドが発行される。
【０２９８】
次に、初期化シーケンス制御回路４３によって、消去完了フラグ記憶回路５３の情報がチェックされる。書き込み該当セクタの消去完了フラグがデータ‘１’（‘Ｌ’）であれば、ユーザーデータが書かれているため、書き込み禁止信号を制御回路１２に出力する。書き込み該当セクタの消去完了フラグがデータ‘０’（‘Ｈ’）であれば書き込み可能となり、消去完了フラグ領域５０の情報を消去し、消去完了フラグをデータ‘１’（‘Ｌ’）の状態にする。その後、書き込み該当セクタに対して、‘０’，‘１’のランダムデータ書き込みを実施する。そして、消去完了フラグ領域５０の情報を消去完了フラグ記憶回路５３に転送し、書き込みが完了する。この場合における、‘０’，‘１’のランダムデータ書き込みは、実施形態１２と同様である。
【０２９９】
上記のように本実施形態によれば、消去完了フラグ領域５０、および消去完了フラグ記憶回路５３を設けたことにより、消去コマンドによる消去時に、しきい値電圧分布をシフトさせることなく、消去フラグを立てることにより消去状態を実現できる。したがって、従来の消去と比較して、消去動作そのものに要する時間を削減することができ、消去時間を圧倒的に短縮することが可能になる。
【０３００】
《発明の実施形態１７》
図４３は、本発明の実施形態１７に係る不揮発性半導体記憶装置１７００の構成を示すブロック図である。
【０３０１】
不揮発性半導体記憶装置１７００の特徴は、図４３に示すように、本発明の実施形態１６における不揮発性半導体記憶装置１６００の構成に対し、初期化時に、空きセクタの消去回数をサーチし、初期化が必要なセクタと消去回数の最も少ない空きセクタをスワップし、消去回数の最も少ない空きセクタに対し‘０’，‘１’が対応した分布を転写し、初期化を実施することができるように、スワップ情報記憶領域５１と消去回数記憶領域５２とアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５とを設けたことである。
【０３０２】
スワップ情報記憶領域５１は、初期化時に空きセクタの消去回数をサーチし、初期化が必要なセクタと消去回数の最も少ない空きセクタとをスワップする際に、スワップしたか否かを示すセクタ情報（スワップセクタ情報）をセクタ毎に記録する不揮発性メモリ領域である。
【０３０３】
消去回数記憶領域５２は、データ‘１’に対応した最下位分布へのシフト回数をセクタ毎に記憶することができる不揮発性メモリ領域である。
【０３０４】
アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５は、消去完了フラグ領域５０に書かれた消去完了フラグ情報を格納するレジスタ領域、スワップ情報記憶領域５１に書かれたスワップセクタ情報を格納するレジスタ領域、および消去回数記憶領域５２に書かれた消去回数情報を格納するレジスタ領域を有し、セクタ毎のスワップセクタ情報と消去回数と消去完了フラグ等の情報に基づいて、セクタアドレス変換を行う機能、および書き込みアドレスと消去完了フラグの情報に基づいて書き込み禁止信号を制御回路１２に出力する機能を持った回路である。
【０３０５】
以下、上記の不揮発性半導体記憶装置１７００の動作を説明する。
【０３０６】
まず、初期化に関して、図４４の初期化シーケンスフローを用いて説明する。初期化開始までのフローは、本発明の実施形態１２と同様である。初期化開始後、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のセクタ毎の消去完了フラグがチェックされ、全セクタに対し空きセクタがなければ（全セクタの消去完了フラグがデータ‘１’（‘Ｌ’））、消去該当セクタそのものに対し初期化が実施される。空きセクタが存在すれば（消去完了フラグがデータ‘０’（‘Ｈ’）のセクタが存在する）、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去回数情報及び消去完了フラグ情報から、消去完了フラグがデータ‘０’（‘Ｈ’）、かつ消去回数の一番少ないセクタがスワップ対象セクタとして選択される。
【０３０７】
その後、スワップ情報記憶領域５１にスワップセクタ情報を書き込み、スワップ情報記憶領域５１のスワップセクタ情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタへ転送する。そして、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタの情報に基づいて、セクタアドレス変換され、消去対象セクタをスワップする。スワップしたセクタに対して、データ‘０’，‘１’を転写（初期化）する。これにより、もともと初期化が実施される予定であったセクタ（スワップされたセクタ）に対して消去が実施される。スワップ情報記憶領域５１の消去完了フラグ領域へ書き込みを行い、消去完了フラグをデータ‘０’（‘Ｈ’）とし、その情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去完了フラグ記憶回路のレジスタへ転送する。
【０３０８】
その後、通常の初期化がされた場合も、スワップ後に初期化された場合も、消去回数記憶領域５２の更新を行い、消去回数をインクリメントするとともに、消去回数情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去回数記憶回路のレジスタへ転送する。以上のようにして初期化が終了し、その後のフローは本発明の実施形態１２と同様である。
【０３０９】
上記のように不揮発性半導体記憶装置１７００によれば、実施形態１６における不揮発性半導体記憶装置１６００の構成に対し、スワップ情報記憶領域５１と消去回数記憶領域５２とアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５を設けたことにより、初期化時に、空きセクタの消去回数をサーチし、初期化が必要なセクタと消去回数の最も少ない空きセクタをスワップする。消去回数の最も少ない空きセクタに対しデータ‘０’，‘１’が対応する分布を転写し、初期化を実施できる。したがって、全セクタに対して、消去回数を平準化でき、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【０３１０】
《発明の実施形態１８》
消去回数の最も少ない空きセクタが複数存在した場合には、実施形態１７に係る不揮発性半導体記憶装置１７００を図４５のフローチャートに示すように制御してもよい。
【０３１１】
実施形態１８の特徴は、本発明の実施形態１７における不揮発性半導体記憶装置１７００において、消去回数の最も少ない空きセクタが複数存在した場合には、最上位しきい値電圧分布の位置をサーチし、最も最上位しきい値電圧分布の低いセクタと初期化が必要なセクタをスワップさせるようにしたことである。以下、その動作を説明する。
【０３１２】
まず、初期化に関して、図４５の初期化シーケンスフローを用いて説明する。初期化開始までのフローは、本発明の実施形態１２と同様である。初期化開始後、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のセクタ毎の消去完了フラグがチェックされる。全セクタに対し空きセクタがなければ（全セクタの消去完了フラグがデータ‘１’（‘Ｌ’））、消去該当セクタそのものに対し初期化が実施される。また、空きセクタが存在すれば（消去完了フラグがデータ‘０’（‘Ｈ’）のセクタが存在する）、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去回数情報、および消去完了フラグ情報から、消去完了フラグがデータ‘０’かつ消去回数の一番少ないセクタをサーチする。
【０３１３】
その後、消去完了フラグがデータ‘０’（‘Ｈ’）かつ消去回数の一番少ないセクタが複数存在する場合には、消去回数最小のセクタのしきい値電圧分布の位置をサーチし、最も最上位分布の低いセクタがスワップ対象セクタとして選択される。その後、スワップ情報記憶領域５１にスワップセクタ情報を書き込み、スワップ情報記憶領域５１のスワップセクタ情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタへ転送する。
【０３１４】
その後、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタの情報に基づいて、セクタアドレス変換され、消去対象セクタをスワップし、スワップしたセクタに対して、データ‘０’，‘１’を転写（初期化）する。これにより、もともと初期化が実施される予定であったセクタ（スワップされたセクタ）に対して消去が実施され、消去完了フラグ領域５０の消去完了フラグ領域へ書き込みを行い、消去完了フラグをデータ‘０’（‘Ｈ’）とし、その情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去完了フラグ記憶回路のレジスタへ転送する。
【０３１５】
その後、通常の初期化がされた場合も、スワップ後に初期化された場合も、消去回数記憶領域５２の消去回数記憶領域の更新を行い、消去回数をインクリメントするとともに、消去回数情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去回数記憶回路のレジスタへ転送する。以上のようにして初期化が終了し、その後のフローは本発明の実施形態１２と同様である。
【０３１６】
上記のように実施形態１８によれば、実施形態１７における不揮発性半導体記憶装置１７００において、消去回数の最も少ない空きセクタが複数存在した場合には、最上位しきい値電圧分布の位置をサーチし、最も最上位しきい値電圧分布の低いセクタと初期化が必要なセクタをスワップする。これにより、最上位しきい値電圧分布が最大レベルに到達するまでの書き換え回数を増加することができる。したがって、実施形態１７に比べて、さらにユーザ利便性の向上を実現することが可能となる。
【０３１７】
《発明の実施形態１９》
また、実施形態１７に係る不揮発性半導体記憶装置１７００を図４６のフローチャートに示すように制御してもよい。なお、本実施形態においては、消去回数記憶領域５２、およびアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５は、あってもなくてもどちらでもよい。
【０３１８】
この実施形態１９の特徴は、本発明の実施形態１７における不揮発性半導体記憶装置１７００に対し、初期化時に、最上位しきい値電圧分布の位置をサーチし、初期化が必要なセクタと最も低い最上位しきい値電圧分布セクタをスワップし、最も低い最上位しきい値電圧分布のセクタに対しデータを転写して初期化を実施することができるように、スワップ情報記憶領域５１とアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５とを構成したことである。以下、その動作を説明する。
【０３１９】
まず、初期化に関して、図４６の初期化シーケンスフローを用いて説明する。初期化開始までのフローは本発明の実施形態１２と同様である。初期化開始後、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のセクタ毎の消去完了フラグがチェックされる。全セクタに対し空きセクタがなければ（全セクタの消去完了フラグがデータ‘１’（‘Ｌ’））、消去該当セクタそのものに対し初期化が実施される。空きセクタが存在すれば（消去完了フラグがデータ‘０’（‘Ｈ’）のセクタが存在する）、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去完了フラグ情報としきい値電圧分布サーチにより、消去完了フラグがデータ‘０’（‘Ｈ’）かつ最も最上位しきい値電圧分布の低いセクタを求め、最も最上位しきい値電圧分布の低いセクタがスワップ対象セクタとして選択される。その後、スワップ情報記憶領域５１のスワップセクタ情報を書き込み、スワップ情報記憶領域５１のスワップセクタ情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタへ転送する。
【０３２０】
その後、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタの情報に基づいて、セクタアドレス変換され、消去対象セクタをスワップし、スワップしたセクタに対して、データ‘０’，‘１’を転写（初期化）する。これにより、もともと初期化が実施される予定であったセクタ（スワップされたセクタ）に対して消去が実施され、消去完了フラグ領域５０へ書き込みを行い、消去完了フラグをデータ‘０’（‘Ｈ’）とし、その情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去完了フラグ記憶回路のレジスタへ転送する。以上のようにして初期化が終了し、その後のフローは本発明の実施形態１７と同様である。
【０３２１】
上記のように実施形態１９によれば、初期化時に、最上位しきい値電圧分布の位置をサーチし、初期化が必要なセクタと最も低い最上位しきい値電圧分布セクタをスワップし、最も低い最上位しきい値電圧分布セクタに対しデータを転写し、初期化を実施することができる。したがって、最上位しきい値電圧分布が最大レベルに到達するまでの書き換え回数を増加することができ、ユーザ利便性の向上を実現することが可能となる。
【０３２２】
《発明の実施形態２０》
また、実施形態１７に係る不揮発性半導体記憶装置１７００を図４７のフローチャートに示すように制御してもよい。
【０３２３】
実施形態２０の特徴は、本発明の実施形態１９における不揮発性半導体記憶装置において、最も低い最上位しきい値電圧分布セクタが複数存在した場合には、消去回数をサーチし、消去回数の最も少ないセクタと初期化が必要なセクタをスワップさせるようにしたことである。以下、その動作を説明する。
【０３２４】
まず、初期化に関して、図４７の初期化シーケンスフローを用いて説明する。初期化開始までのフローは本発明の実施形態１７と同様である。初期化開始後、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のセクタ毎の消去完了フラグがチェックされる。全セクタに対し空きセクタがなければ（全セクタの消去完了フラグがデータ‘１’（‘Ｌ’））、消去該当セクタそのものに対し初期化が実施される。空きセクタが存在すれば（消去完了フラグがデータ‘０’（‘Ｈ’）のセクタが存在する）、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去完了フラグ情報としきい値電圧分布サーチにより、消去完了フラグがデータ‘０’かつ最も最上位しきい値電圧分布の低いセクタを求める。最も最上位しきい値電圧分布の低いセクタが複数存在する場合には、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去回数情報から、消去回数の一番少ないセクタがスワップ対象セクタとして選択される。
【０３２５】
その後、スワップ情報記憶領域５１にスワップセクタ情報を書き込み、スワップ情報記憶領域５１のスワップセクタ情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタへ転送する。その後、アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５のスワップ情報記憶回路のレジスタの情報に基づいて、セクタアドレス変換され、消去対象セクタをスワップする。スワップしたセクタに対して、データ‘０’，‘１’を転写（初期化）する。これにより、もともと初期化が実施される予定であったセクタ（スワップされたセクタ）に対して消去が実施され、消去完了フラグ領域５０へ書き込みを行い、消去完了フラグをデータ‘０’とし、その情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去完了フラグ記憶回路のレジスタへ転送する。その後、通常の初期化がされた場合も、スワップ後に初期化された場合も、消去回数記憶領域５２の更新を行い、消去回数をインクリメントするとともに、消去回数情報をアドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路５５の消去回数記憶回路のレジスタへ転送する。以上のようにして初期化が終了し、その後のフローは本発明の実施形態１７と同様である。
【０３２６】
上記のように実施形態２０は、本発明の実施形態１９における不揮発性半導体記憶装置において、最も低い最上位しきい値電圧分布セクタが複数存在した場合には、消去回数をサーチし、消去回数の最も少ないセクタと初期化が必要なセクタをスワップさせる。これにより、本発明の実施形態１９における不揮発性半導体記憶装置に比べて、全セクタに対して、消去回数を平準化でき、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【０３２７】
《発明の実施形態２１》
図４８は本発明の実施形態２１に係る不揮発性半導体記憶装置２１００の構成を示す構成図である。
【０３２８】
この実施形態２１の特徴は、図４８に示すように、本発明の実施形態１６における不揮発性半導体記憶装置１６００に対し、データアドレス管理テーブル５６を設け、データアドレス管理テーブル５６で示された領域のデータに対しては、データを固定することができるようにしたことである。データアドレス管理テーブル５６は、具体的には、不揮発性メモリ領域によって構成される。
【０３２９】
不揮発性半導体記憶装置２１００は、消去完了フラグによりデータ‘０’‘１’が混在している消去完了セクタに対して少数ビットの書き込みを行う場合、あるアドレス範囲（当該範囲に対する書き込みデータが‘１’の範囲）のデータに対しては書き込みを行う必要がないため、効率よく書き込みができるように、データアドレス管理テーブルに書かれたアドレス範囲のデータに対しては、読み出し時に常にデータ‘１’とする機能を有している。以下、不揮発性半導体記憶装置２１００の動作を説明する。
【０３３０】
書き込みに関して、図４９の書き込みシーケンスフローを用いて説明する。まず、図外のマイクロコンピュータから書き込み該当セクタに対しての書き込みコマンドが発行される。次に、初期化シーケンス制御回路４３によって、消去完了フラグ記憶回路５３の情報がチェックされる。書き込み該当セクタの消去完了フラグがデータ‘１’であれば、ユーザーデータが書かれているため、消去完了フラグ記憶回路５３は、書き込み禁止信号を制御回路１２に出力する。書き込み該当セクタの消去完了フラグがデータ‘０’（‘Ｈ’）であれば書き込み可能となり、消去完了フラグ領域５０の情報を消去し、消去完了フラグをデータ‘１’（‘Ｌ’）の状態にする。
【０３３１】
その後、書き込みは書き込み該当セクタ内の全ビット対象かどうかをチェックし、書き込み該当セクタ内の全ビット対象であればランダムデータ書き込みを実施する。そうでなければ、書き込み対象アドレスのビットに対してはランダムデータ書き込みを行い、書き込み対象外のビットに関しては、書き込み対象外アドレス情報をデータアドレス管理テーブル５６に書き込む。この場合例えば、書き込み対象外アドレスの先頭アドレスと最終アドレス情報のみ書き込む。いずれの場合も消去完了フラグ領域５０の情報を消去完了フラグ記憶回路５３に転送し、書き込みが完了する。この場合、データ‘０’，‘１’のランダムデータ書き込みは、実施形態１２と同様である。
【０３３２】
次に、読み出しに関して、図４９の読み出しシーケンスフローを用いて説明する。まず、前記マイクロコンピュータから読み出しコマンドが発行され、読み出しがスタートする。次に、前記マイクロコンピュータは、データアドレス管理テーブル５６を読み出し、読み出し対象のアドレスがデータアドレス管理テーブル５６から読み出されたアドレス範囲内に入っていなければ通常の読み出しを行う。読み出し対象アドレスがデータアドレス管理テーブル５６から読み出されたアドレス範囲内に入っていれば、読み出しデータとして固定データ（この例ではデータ‘１’）がセンスアンプ３から出力される。通常の読み出しに関しては本発明の実施形態第１２と同様である。
【０３３３】
以上のように実施形態２１によれば、本発明の実施形態１６における不揮発性半導体記憶装置の構成に対し、データアドレス管理テーブル５６を設け、データアドレス管理テーブル５６で示された領域のデータに対しては、読み出しデータを固定することができる。これにより、データ‘０’、‘１’が混在している消去完了セクタに対して、少数ビットの書き込みを行う場合に、書き込み対象のアドレス以外のビットに対するしきい値電圧分布のシフトをなくすことができ、書き込み時間の短い、不揮発性半導体記憶装置を実現することができる。
【産業上の利用可能性】
【０３３４】
本発明に係る不揮発性半導体記憶装置は、データの書き換え時に、従来の不揮発性半導体記憶装置で行われていたデータの消去動作が不要になるので、書き換え時間が大幅に短縮できるという効果を有し、複数種類のしきい値電圧分布状態を用いてデータを記憶するメモリセルを有した不揮発性半導体記憶装置等として有用である。
【図面の簡単な説明】
【０３３５】
【図１】本発明の実施形態１に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】本発明の実施形態１において、データが書き換えられる際のＶｔレベル分布の遷移状態を示す図である。
【図３】本発明の実施形態１に係る書込みシーケンスを示すフローチャートである。
【図４】本発明の実施形態２に係る書込みシーケンスを示すフローチャートである。
【図５】本発明の実施形態２において、データが書き換えられる際のＶｔレベル分布の遷移状態を示す図である。
【図６】本発明の実施形態３に係る書込みシーケンスを示すフローチャートである。
【図７】本発明の実施形態３において、データが書き換えられる際のＶｔレベル分布の遷移状態を示す図である。
【図８】本発明の実施形態４に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図９】本発明の実施形態４における読み出し判定レベルの設定のフローチャートである。
【図１０】本発明の実施形態５に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１１】２値データを記憶するために使用されるしきい値電圧分布位置とモニタービットの書き込み位置との関係を示した図である。
【図１２】本発明の実施形態５における読み出し判定レベルの設定のフローチャートである。
【図１３】本発明の実施形態６に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１４】本発明の実施形態６において、データが書き換えられる際のＶｔレベル分布の遷移状態を示す図である。
【図１５】本発明の実施形態６に係る書込みシーケンスを示すフローチャートである。
【図１６】本発明の実施形態７に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１７】本発明の実施形態７における読み出し判定レベルの設定のフローチャートである。
【図１８】本発明の実施形態８に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図１９】本発明の実施形態８において、データが書き換えられる際のＶｔレベル分布の遷移状態を示す図である。
【図２０】本発明の実施形態８に係る書込みシーケンスを示すフローチャートである。
【図２１】本発明の実施形態９に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２２】本発明の実施形態９において、データが書き換えられる際のＶｔレベル分布の遷移状態を示す図である。
【図２３】実施形態８に係る圧縮動作を示すフローチャートである。
【図２４】本発明の実施形態１０に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２５】本発明の実施形態１０における読み出し判定レベルの設定のフローチャートである。
【図２６】本発明の実施形態１１に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２７】実施形態１１に係る圧縮動作を示すフローチャートである。
【図２８】本発明の実施形態１０における読み出しモードの設定のフローチャートである。
【図２９】本発明の実施形態１２に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図３０】本発明の実施形態１２において、データが書き換えられる際のＶｔレベル分布の遷移状態を示す図である。
【図３１】実施形態１２に係る初期化シーケンスを示すフローチャートである。
【図３２】本発明の実施形態１３に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図３３】実施形態１３に係る初期化シーケンスを示すフローチャートである。
【図３４】本発明の実施形態１４に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図３５】通常書込み（長期保証）モードで書込まれた場合のＶｔ分布状態遷移状態、および高速書込み（短期保証）モードで書込まれた場合のＶｔ分布状態遷移状態を示す図である。
【図３６】メモリセルしきい値電圧のトータル書込み時間依存性を示す図である。
【図３７】通常書込みモード、および高速書込みモードにおけるＶｔレベル分布の遷移状態を示す図である。
【図３８】実施形態１４に係る長期保証化書込みシーケンスを示すフローチャートである。
【図３９】本発明の実施形態１５に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図４０】実施形態１５に係る長期保証化書込みシーケンスを示すフローチャートである。
【図４１】本発明の実施形態１６に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図４２】実施形態１６に係る消去シーケンスを示すフローチャートである。
【図４３】本発明の実施形態１７に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図４４】実施形態１７に係る初期化シーケンスを示すフローチャートである。
【図４５】実施形態１８に係る初期化シーケンスを示すフローチャートである。
【図４６】実施形態１９に係る初期化シーケンスを示すフローチャートである。
【図４７】実施形態２０に係る初期化シーケンスを示すフローチャートである。
【図４８】本発明の実施形態２１に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図４９】本発明の実施形態２１に係る書込みシーケンスを示すフローチャートである。
【符号の説明】
【０３３６】
１      メモリセルトランジスタアレイ
２      ロウデコーダ
３      センスアンプ
４      出力データラッチ
５      出力データ切り替え回路
６      入力データラッチ
７      ベリファイ回路
８      データラッチ
９      書込み回路
１０      プログラムシーケンス制御回路
１１      パワーオンシーケンス制御回路
１２      制御回路
１３      セクタ単位判定レベル記憶回路
１４      判定レベル制御回路
１５      電圧制御回路
１６      使用分布位置記憶領域
１７      モニタービット
２０      入力データ切替回路
２１      データ反転切替回路
２２      セクター別判定レベル／分布圧縮フラグ記憶回路
２３      出力データラッチ
２４      分布圧縮フラグ領域
３０      プログラムシーケンス制御回路
３１      パワーオンシーケンス制御回路
３２      プログラムシーケンス制御回路
３３      データ圧縮シーケンス制御回路
３４      パワーオンシーケンス制御回路
３５      データ圧縮シーケンス制御回路
３６      パワーオンシーケンス制御回路
４１      スペアセクタ
４２      遷移完了フラグ領域
４３      初期化シーケンス制御回路
４４      書き込み／消去回路
４５      短期保証フラグ領域
４６      バックグランド動作シーケンス制御回路
５０      消去完了フラグ領域
５１      スワップ情報記憶領域
５２      消去回数記憶領域
５３      消去完了フラグ記憶回路
５５      アドレス変換回路／スワップ情報記憶回路／消去回数記憶回路／消去完了フラグ記憶回路
５６      データアドレス管理テーブル
１００      不揮発性半導体記憶装置
４００      不揮発性半導体記憶装置
５００      不揮発性半導体記憶装置
６００      不揮発性半導体記憶装置
７００      不揮発性半導体記憶装置
８００      不揮発性半導体記憶装置
９００      不揮発性半導体記憶装置
１０００      不揮発性半導体記憶装置
１１００      不揮発性半導体記憶装置
１２００      不揮発性半導体記憶装置
１３００      不揮発性半導体記憶装置
１４００      不揮発性半導体記憶装置
１５００      不揮発性半導体記憶装置
１６００      不揮発性半導体記憶装置
１７００      不揮発性半導体記憶装置
２１００      不揮発性半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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