(57)【要約】【課題】製造上の歩留まりが良好であり、信頼性の高い薄膜キャパシタを提供する。【解決手段】半導体チップに接続される薄膜キャパシタであって、前記半導体チップに個別に接続される、多分割のセル構造に配列された複数の個別キャパシタを有することを特徴とする薄膜キャパシタ。【選択図】図２Ａ
2007149730.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに接続される薄膜キャパシタであって、
多分割のセル構造に配列された複数の個別キャパシタを有することを特徴とする薄膜キャパシタ。
【請求項２】
前記個別キャパシタを構成する、第１の電極層、第２の電極層、および当該第１の電極層と当該第２の電極層の間に形成される誘電体層が、それぞれ多分割のセル構造に配列されていることを特徴とする請求項１記載の薄膜キャパシタ。
【請求項３】
半導体チップに接続される薄膜キャパシタを有し、当該半導体チップを実装する実装基板であって、
前記薄膜キャパシタは、多分割のセル構造に配列された複数の個別キャパシタを有することを特徴とする実装基板。
【請求項４】
半導体チップに接続される薄膜キャパシタを有し、当該半導体チップを実装する実装基板の製造方法であって、
前記薄膜キャパシタを構成する、多分割のセル構造に配列された複数の個別キャパシタを形成する個別キャパシタ形成工程と、
前記個別キャパシタの特性を試験するキャパシタ試験工程と、
前記個別キャパシタの試験の結果に対応して、当該個別キャパシタと前記半導体チップに接続される配線とを接続する配線接続工程と、を有することを特徴とする実装基板の製造方法。
【請求項５】
半導体チップに接続される薄膜キャパシタを有し、当該半導体チップが実装基板に実装されてなる半導体装置であって、
前記薄膜キャパシタは、多分割のセル構造に配列された、複数の個別キャパシタを有することを特徴とする半導体装置。
【請求項６】
半導体チップに接続される薄膜キャパシタを有し、当該半導体チップが実装基板に実装されてなる半導体装置の製造方法であって、
前記薄膜キャパシタを構成する、多分割のセル構造に配列された複数の個別キャパシタを形成する個別キャパシタ形成工程と、
前記個別キャパシタの特性を試験するキャパシタ試験工程と、
前記個別キャパシタの試験の結果に対応して、当該個別キャパシタと前記半導体チップとが接続されるように当該半導体チップを実装する実装工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップに接続される薄膜キャパシタと、当該薄膜キャパシタを有する実装基板、および当該実装基板に半導体チップが実装されてなる半導体装置に関する。
【背景技術】
【０００２】
近年、半導体チップを実装する半導体装置（半導体パッケージ）の薄型化・小型化にともない、受動素子を半導体装置に内蔵する構造が様々に提案されている。
【０００３】
例えば、上記の受動素子の一例としては、薄膜キャパシタがある。薄膜キャパシタは、半導体チップと接続されて様々な用途に用いられるが、例えば、半導体チップの電源電圧の変動を抑えて動作を安定させるためのデカップリングキャパシタとして用いられる場合がある。
【０００４】
また、今後は更に半導体チップの動作速度を向上させるために、半導体チップの動作周波数が高くなることが予想されるため、デカップリングキャパシタの接続のインダクタンスを低減するために、デカップリングキャパシタはできるだけ半導体チップ近傍に設置される構造とすることが好ましい。このため、上記の要求に対応した薄膜キャパシタが様々に提案されている。
【０００５】
例えば、図１Ａは、従来の薄膜キャパシタ１０を模式的に示す断面図であり、図１Ｂは、図１Ａに示す薄膜キャパシタの平面図である。なお、図１Ｂのａ−ａ’断面が、図１Ａに対応し、図１Ａと図１Ｂでは同じ部位には同じ符号が付されている。
【０００６】
図１Ａ，図１Ｂを参照するに、前記薄膜キャパシタ１０は、基板１１上に形成された下部電極層１３と、該下部電極層１３と対向するように形成された上部電極層１５の間に、誘電体層１４が形成されてなる薄膜キャパシタである。前記下部電極層１３、および前記上部電極層１５は、例えばＣｕよりなり、前記下部電極層１３は、絶縁層１２を介して前記基板１１上に形成されている。
【０００７】
また、前記上部電極層１５と前記誘電体層１４を貫通するように開口部１５Ａが形成され、開口部１５Ａには、前記下部電極層１３上に起立するように、略円柱状のプラグ１３Ａが形成されている。
【０００８】
上記の構造では、前記プラグ１３Ａの数に対応して、実質的に複数のキャパシタが形成されることになる。例えば、複数の電源ラインと複数の接地ラインの間に、それぞれ複数のキャパシタを挿入することで、半導体チップの電源電圧の変動を抑えて動作を安定させることが可能となる。
【特許文献１】特開２００５−７２３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記の薄膜キャパシタ１０は、構造上薄膜キャパシタの生産の歩留まりが低下する懸念が生じていた。
【００１０】
例えば、前記誘電層１４に、例えば前記下部電極層１３と前記上部電極層１５を短絡させるような欠陥ｄｅが存在した場合に、複数のキャパシタの全てがキャパシタとして機能しなくなり、前記キャパシタ１０が不良品となってしまう。
【００１１】
すなわち、前記キャパシタ１０では、実質的に複数のキャパシタより構成されているにも関わらず、例えば１点の不具合や欠陥により、製品全体が不良品となってしまう問題が生じていた。
【００１２】
例えば、上記の特許文献１（特開２００５−７２３１１号公報）には、上部電極を分割した薄膜キャパシタの構成が開示されているが、これはキャパシタのインダクタンスを低減することで、より高い周波数帯域に対応することを図ったものであり、上記のキャパシタの製造の歩留まりや信頼性を改善する方法はなんら開示されていない。
【００１３】
そこで、本発明では、上記の問題を解決した、新規で有用な薄膜キャパシタと、当該薄膜キャパシタを有する実装基板、半導体装置、さらには、当該実装基板の製造方法と当該半導体装置の製造方法を提供することを課題としている。
【００１４】
本発明の具体的な課題は、製造上の歩留まりが良好であり、信頼性の高い薄膜キャパシタと、当該薄膜キャパシタを有する実装基板、半導体装置、さらには、当該実装基板の製造方法と当該半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明の第１の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタであって、多分割のセル構造に配列された複数の個別キャパシタを有することを特徴とする薄膜キャパシタにより、解決する。
【００１６】
当該薄膜キャパシタは、製造上の歩留まりが良好であり、信頼性が高い特徴を有している。
【００１７】
また、前記個別キャパシタを構成する、第１の電極層、第２の電極層、および当該第１の電極層と当該第２の電極層の間に形成される誘電体層が、それぞれ多分割のセル構造に配列されていると、隣接する個別キャパシタが離間して形成されることとなり、製造上の歩留まりがさらに良好となり、好ましい。
【００１８】
また、本発明の第２の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有し、当該半導体チップを実装する実装基板であって、前記薄膜キャパシタは、多分割のセル構造に配列された複数の個別キャパシタを有することを特徴とする実装基板により、解決する。
【００１９】
当該実装基板は、製造上の歩留まりが良好であり、信頼性が高い特徴を有している。
【００２０】
また、本発明の第３の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有し、当該半導体チップを実装する実装基板の製造方法であって、前記薄膜キャパシタを構成する、多分割のセル構造に配列された複数の個別キャパシタを形成する個別キャパシタ形成工程と、前記個別キャパシタの特性を試験するキャパシタ試験工程と、前記個別キャパシタの試験の結果に対応して、当該個別キャパシタと前記半導体チップに接続される配線とを接続する配線接続工程と、を有することを特徴とする実装基板の製造方法により、解決する。
【００２１】
当該製造方法によれば、信頼性の高い実装基板を、歩留まりを良好に製造することが可能となる。
【００２２】
また、本発明の第４の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有し、当該半導体チップが実装基板に実装されてなる半導体装置であって、前記薄膜キャパシタは、多分割のセル構造に配列された、複数の個別キャパシタを有することを特徴とする半導体装置により、解決する。
【００２３】
当該半導体装置は、製造上の歩留まりが良好であり、信頼性が高い特徴を有している。
【００２４】
また、本発明の第５の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有し、当該半導体チップが実装基板に実装されてなる半導体装置の製造方法であって、前記薄膜キャパシタを構成する、多分割のセル構造に配列された複数の個別キャパシタを形成する個別キャパシタ形成工程と、前記個別キャパシタの特性を試験するキャパシタ試験工程と、前記個別キャパシタの試験の結果に対応して、当該個別キャパシタと前記半導体チップとが接続されるように当該半導体チップを実装する実装工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
【００２５】
当該製造方法によれば、信頼性の高い半導体装置を、歩留まりを良好に製造することが可能となる。
【発明の効果】
【００２６】
本発明によれば、製造上の歩留まりが良好であり、信頼性の高い薄膜キャパシタと、当該薄膜キャパシタを有する実装基板、半導体装置、さらには、当該実装基板の製造方法と当該半導体装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
【実施例１】
【００２８】
図２Ａは、本発明の実施例１による薄膜キャパシタ１００を模式的に示す断面図であり、図２Ｂは、図２Ａに示す薄膜キャパシタの平面図である。なお、図２ＢのＡ−Ａ’断面が、図２Ａに対応し、図２Ａと図２Ｂでは同じ部位には同じ符号が付されている。
【００２９】
図２Ａ，図２Ｂを参照するに、前記薄膜キャパシタ１００は、多分割のセル構造に配列された複数の個別キャパシタ１００Ａを複数有する構造になっている。複数の前記個別キャパシタ１００Ａは、それぞれ、下部電極層（第１の電極層）１０４と上部電極層（第２の電極層）１０８の間に誘電体層１０６が形成された構造となっている。前記個別キャパシタ１００は、基板１０１上に形成された絶縁層１０２上に、例えば格子状に配列されて形成されている。
【００３０】
前記下部電極層１０４は、例えばＳｉよりなる基板１０１上に、例えばシリコン酸化膜よりなる絶縁層１０２を介して形成されている。また、前記下部電極層１０４が電解メッキ法により形成される場合には、前記絶縁層１０２と前記下部電極層１０４の間に、電解メッキ時の給電層となるシード層１０３が形成される。同様に、記上部電極層１０８が電解メッキ法により形成される場合には、前記誘電体層１０６と前記上部電極層１０８の間に、電解メッキ時の給電層となるシード層１０７が形成される。
【００３１】
また、前記誘電体層１０６と前記下部電極層１０４の間には、例えばＴａよりなる金属層１０５が形成されている。前記金属層１０５は、前記誘電体層１０６を形成する工程において形成される層である。
【００３２】
また、前記上部電極層１０８、前記シード層１０７、および前記誘電体層１０６を貫通する開口部１０８Ａには、前記金属層１０５上に起立するように、略円柱状のプラグ１０４Ａが形成されている。
【００３３】
上記の構成において、半導体チップの電源ラインと接地ラインを、例えば上部電極層１０８と前記プラグ１０４Ａにそれぞれ接続することで、当該電源ラインと当該接地ラインの間に、前記上部電極層１０８と前記下部電極層１０４の間に前記誘電体層１０６が形成されてなる個別キャパシタ１００Ａ（デカップリングキャパシタ）を挿入することが可能となる。この場合、当該キャパシタにより、半導体チップの電源電圧の変動を抑えて動作を安定させることが可能となる。
【００３４】
また、上記の構造においては、前記下部電極層１０４を省略した形とすることも可能である。この場合、前記上部電極層１０８と対向する電極（下部電極層）として、前記金属層１０５が機能する。
【００３５】
本実施例による薄膜キャパシタ１００では、複数の前記個別キャパシタ１００Ａが、例えば多分割のセル構造に配列され、キャパシタ素子として実質的に互いに独立に形成されていることが特徴である。このため、本実施例による薄膜キャパシタ１００は、製造の歩留まりが良好であるとともに、信頼性が高い特徴を有している。
【００３６】
例えば、上記の個別キャパシタ１００Ａのうちのいずれか１つに、例えば前記下部電極層１０４と前記上部電極層１０８を短絡させるような欠陥ＤＥが存在した場合であっても、欠陥を有しない他の個別キャパシタにその影響が及ぶことがない。例えば、先に説明した、従来一般的であった図１Ａ，図１Ｂに示す構造を有する薄膜キャパシタの場合、１点に欠陥があった場合であっても複数のキャパシタの全てが機能しなくなる場合があった。
【００３７】
一方、本実施例による薄膜キャパシタ１００では、個別キャパシタの１点に欠陥が生じた場合であっても、隣接する個別キャパシタへの影響が抑制される構造を有している。このため、欠陥を有していない他の個別キャパシタが有効に機能し、薄膜キャパシタの製造の歩留まりが良好となると共に、個別キャパシタに不具合が発生する確率が低くなり、薄膜キャパシタの信頼性が良好となる特徴を有している。
【００３８】
また、上記の薄膜キャパシタを製造する場合、薄膜キャパシタの形成後に検査（例えば抵抗値の検査）を行って、特性（抵抗）に問題があった個別キャパシタは用いないようにすることが好ましい。このため、上記の薄膜キャパシタを製造する場合には、最終的に必要とする個別キャパシタの個数より予め多く個別キャパシタを形成しておくことが好ましい。このような薄膜キャパシタの検査工程を含む、当該薄膜キャパシタを用いた実装基板（半導体装置）の製造工程については、後述する。
【００３９】
また、上記の薄膜キャパシタ１００を構成する材料およびその膜厚は、例えば以下のように構成することが可能である。なお、これらの材料（膜厚）は薄膜キャパシタ１００を構成する場合の一例であり、これらに限定されるものではない。前記下部電極層１０４、上部電極層１０８は、それぞれＣｕ（それぞれ１０μｍ）により、前記金属層１０５は、Ｔａ（３００ｎｍ）により、前記誘電体層１０６は、Ｔａ酸化膜（Ｔａ２Ｏ５、３００ｎｍ）により、形成することができる。また、前記シード層１０３は、例えば、Ｔｉ（５０ｎｍ）よりなる第１シード層１０３Ａと、Ｃｕ（５００ｎｍ）よりなる第２シード層１０３Ｂの積層構造とする。同様に、前記シード層１０７は、例えば、Ｃｒ（５０ｎｍ）よりなる第１シード層１０７Ａと、Ｃｕ（５００ｎｍ）よりなる第２シード層１０７Ｂの積層構造として形成することができる。
【００４０】
また、上記の薄膜キャパシタ１００の各部の寸法は、例えば以下のように構成することが可能である。但し、これらの数値は一例であり、これらの数値に限定されるものではない。
【００４１】
前記薄膜キャパシタ１００の横方向の長さ（長手方向の長さ）Ｗ１は、３．９５ｍｍ、縦方向の長さ（長手方向に直交する方向の長さ）Ｈ１は、２．２５ｍｍとする。また、前記個別キャパシタ１００Ａの、横方向の長さ（長手方向の長さ）Ｗ２は、０．８ｍｍ、縦方向の長さ（長手方向に直交する方向の長さ）Ｈ２は、０．４ｍｍとする。また、隣接する個別キャパシタ１００Ａの、横方向の隙間Ｃ１は、０．０５ｍｍ、縦方向の隙間Ｃ２は、０．０５ｍｍとする。また、前記開口部１０８Ａの径は、０．２ｍｍ、前記プラグ１０４Ａの径は０．１５ｍｍとする。
【００４２】
次に、上記の薄膜キャパシタ１００を製造する製造方法の一例について説明する。図３Ａ〜図３Ｆは、図２Ａ，図２Ｂに示した薄膜キャパシタ１００を製造する方法を手順を追って示した図である。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００４３】
まず、図３Ａに示す工程において、例えばＳｉよりなる基板１０１上に、たとえばシリコン酸化膜よりなる絶縁層１０２を厚さが３００ｎｍとなるように形成する。次に、当該絶縁層１０２上に、Ｔｉよりなる第１シード層１０３Ａと、Ｃｕよりなる第２シード層１０３Ｂを、それぞれ厚さが５０ｎｍ、５００ｎｍとなるように、例えばスパッタリング法により積層して形成し、シード層１０３を形成する。
【００４４】
次に、当該シード層１０３上に、該シード層１０３を給電層として、例えばＣｕの電解メッキ法により、下部電極層１０４を厚さが１０μｍとなるように形成し、当該下部電極層１０３上に、Ｔａよりなる金属層１０５を、例えばＡｒガスを用いたスパッタリング法により、厚さが６００ｎｍとなるように形成する。
【００４５】
次に、図３Ｂに示す工程において、前記金属層１０５を、例えば陽極酸化（２００Ｖ）により酸化して、前記金属層１０５の表面側（露出している側）の厚さ３００ｎｍを、Ｔａ酸化膜層よりなる誘電体層１０６とする。
【００４６】
次に、図３Ｃに示す工程において、例えばパターニングされたマスクを用いたドライエッチング法によって、前記誘電体層１０６、前記金属層１０５、前記下部電極層１０４、および前記シード層１０３のエッチングを行い、エッチングライン１１０を形成する。当該エッチングライン１１０によって、これらの前記誘電体層１０６、前記金属層１０５、前記下部電極層１０４、および前記シード層１０３がそれぞれ分離されて、多分割のセル構造に配列（格子状に配列）された構造となる。
【００４７】
次に、図３Ｄに示す工程において、例えばパターニングされたマスクを用いたドライエッチング法によって、前記誘電体層１０６のパターニングを行い、部分的に前記金属層１０５が露出するように開口部１１１を形成する。
【００４８】
次に、図３Ｅに示す工程において、前記誘電体層１０６上に、Ｃｒよりなる第１シード層１０７Ａを、厚さが５０ｎｍとなるように、例えばスパッタリング法により形成する。次に、当該第１シード層１０７Ａ上と、前記開口部１１１から露出する前記金属層１０５上に、Ｃｕよりなる第２シード層１０７Ｂを、厚さが５００ｎｍとなるように、例えばスパッタリング法により、形成する。
【００４９】
次に、前記誘電体層１０６上の前記シード層１０７上に、該シード層１０７を給電層として、例えばＣｕの電解メッキ法により、上部電極層１０８を厚さが１０μｍとなるように形成する。同様に、例えばＣｕの電解メッキ法により、前記金属層１０５上に形成された前記第２シード層１０７Ｂ上に起立するように、略円筒状のプラグ１０４Ａを形成する。
【００５０】
次に、図３Ｆに示す工程において、前記基板１０１を必要な所定の厚さとなるまで（例えば厚さが７２５μｍから５０μｍ程度となるまで）研削して薄くすることで、図２Ａ，図２Ｂに示した薄膜キャパシタ１００を形成することができる。
【実施例２】
【００５１】
また、実施例１に記載した薄膜キャパシタ１００を、半導体チップを実装する実装基板に設置して実装基板を製造する方法の一例について以下に説明する。
【００５２】
図４Ａ〜図４Ｃは、本発明の実施例２による実装基板の製造方法を、手順を追って示した図である。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００５３】
まず、図４Ａに示す工程において、上記の図３Ａ〜図３Ｆに示した工程で製造された薄膜キャパシタ１００の検査を行う。当該検査は、例えば絶縁抵抗検査装置１１２を用いて、複数の前記個別キャパシタ１００Ａについて、それぞれ個別に絶縁抵抗の検査を行う。例えば、当該絶縁抵抗検査は、前記絶縁抵抗検査装置１１２のプローブ１１３を、複数の個別キャパシタ１００Ａの、前記上部電極層１０８と前記プラグ１０４Ａとにそれぞれ接触させ、絶縁抵抗試験を行う。
【００５４】
ここで、例えば、本図に模式的に示すように、領域Ｐ１に形成された、不具合のある個別キャパシタ１００Ａが検出される。例えば、上記の不具合のあるキャパシタは、前記誘電体層１０６に欠陥ＤＥを有し、上部電極層と下部電極層の間の抵抗が所定の値以下となるものである。なお、以下の文中では、該領域Ｐ１に形成された抵抗値の小さい不具合のあるキャパシタを、欠陥キャパシタと記載する。
【００５５】
次に、図４Ｂに示す工程において、コア基板２０１上に、検査が完了した前記薄膜キャパシタ１００を設置する。また、前記コア基板２０１には、例えば、該コア基板２０１を貫通するビアプラグ２０２が複数形成される。なお、本図以降の図では、前記薄膜キャパシタ１００の、前記第１シード層１０３Ａ、前記第２シード層１０３Ｂ、前記第１シード層１０７Ａ、前記第２シード層１０７Ｂの図示は省略している。
【００５６】
次に、図４Ｃに示す工程において、例えばセミアディティブ法などを用いて、前記コア基板２０１の前記薄膜キャパシタ１００が設置された側（以下文中第１の側）に、パターン配線よりなる配線部２０３Ａを、前記コア基板２０１の第１の側の反対側の第２の側に、パターン配線よりなる配線部２０３Ｂを形成する。
【００５７】
次に、前記コア基板２０１の第１の側に、前記薄膜キャパシタ１００および前記配線部２０３Ａを覆うように絶縁層（例えば樹脂よりなるビルドアップ層）２０４Ａを形成する。また、前記コア基板２０１の第２の側にも同様に絶縁層２０４Ｂを形成する。
【００５８】
次に、前記絶縁層２０４Ａを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０５Ａを形成する。同様に、前記絶縁層２０４Ｂを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０５Ｂを形成する。
【００５９】
複数形成される前記配線部２０５Ａは、前記配線部２０３Ａ、前記上部電極層１０８、または前記プラグ１０４Ａなどに接続される。ここで、前記配線部２０５Ａを形成する場合に、先に、図４Ａで示した検査工程において抵抗値の不良が発見された欠陥キャパシタの上部電極層１０８、プラグ１０４Ａには、当該配線部２０５Ａが接続されないようにする。
【００６０】
次に、図４Ｄに示す工程において、前記配線部２０５Ａを覆うように絶縁層（ビルドアップ層）２０６Ａを形成し、同様に前記配線部２０５Ｂを覆うように絶縁層２０６Ｂを形成する。
【００６１】
次に、前記絶縁層２０６Ａを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０７Ａを形成する。同様に、前記絶縁層２０６Ｂを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部２０７Ｂを形成する。
【００６２】
この場合、前記配線部２０７Ａのビアプラグは、前記配線部２０５Ａのパターン配線に接続されるように、同様に、前記配線部２０７Ｂのビアプラグは、前記配線部２０５Ｂのパターン配線に接続されるようにそれぞれ形成される。
【００６３】
次に、図４Ｅに示す工程において、前記配線部２０７Ａの一部が露出する開口部を有するように、前記絶縁層２０６Ａ上にソルダーレジスト層２０８Ａを形成する。また、露出した前記配線部２０７Ａ上に、メッキ層よりなる接続層２０９Ａを形成する。同様に、前記配線部２０７Ｂの一部が露出する開口部を有するように、前記絶縁層２０６Ｂ上にソルダーレジスト層２０８Ｂを形成する。また、露出した前記配線部２０７Ｂ上に、メッキ層よりなる接続層２０９Ｂを形成する。
【００６４】
このようにして、前記薄膜キャパシタ１００を内蔵した、半導体チップを実装する実装基板２００を形成することができる。
【００６５】
上記の実装基板２００においては、前記接続層２０９Ａに半導体チップが実装される。例えば、薄膜キャパシタをデカップリングキャパシタとして用いる場合には、前記配線部２０７Ａ、２０５Ａを介して、半導体チップの電源ラインと接地ラインの間に薄膜キャパシタが挿入されるように接続される。
【００６６】
本実施例による実装基板２００では、前記個別キャパシタ１００Ａの良品のみが接続されているため、実装基板の製造の歩留まりが良好となる。また、個別キャパシタが実質的に独立であって、例えば隣接する個別キャパシタの影響を受けにくいため、薄膜キャパシタの信頼性が良好となって、そのために実装基板の信頼性が良好である特徴を有している。
【００６７】
また、本実施例による実装基板２００では、前記薄膜キャパシタ１００が薄型化されて内蔵されているため、実装基板の小型化、薄型化に対応することが可能である。また、前記薄膜キャパシタ１００の信頼性が良好であって電気特性が安定であるため、実装される半導体チップの電源電圧の変動を抑えて動作を安定させることを効率よく行うことが可能となっている。
【００６８】
また、先に説明したように、例えば、前記薄膜キャパシタ１００の製造においては、ある程度個別キャパシタの不具合の発生を見込んで、最終的に必要な個数より多く個別キャパシタを形成しておくことが好ましい。
【００６９】
また、上記の実装基板２００の構成においては、前記個別キャパシタ１００Ａを、例えば並列に、または例えば直列に、それぞれ必要な個数だけ半導体チップに接続して半導体チップに接続して必要な特性とすることが可能であり、キャパシタの接続の自由度が高い特徴がある。また、上記の薄膜キャパシタ１００は、デカップリングキャパシタに限定されず、他にも様々な用途に用いることが可能である。
【実施例３】
【００７０】
また、図５は、本発明の実施例３による半導体装置を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７１】
図５を参照するに、本実施例に示す半導体装置３００は、半導体チップ３０１が、前記実装基板２００に実装されてなる構造を有している。この場合、前記半導体チップ３０１は、例えば該半導体チップ３０１の電極パッド（図示せず）上に形成された半田バンプ３０２が、前記接続層２０９Ａに接続される（接合される）ようにして実装される。
【００７２】
例えば、薄膜キャパシタをデカップリングキャパシタとして用いる場合には、前記配線部２０７Ａ、２０５Ａを介して、半導体チップの電源ラインと接地ラインの間に個別キャパシタ１００Ａが挿入されるように接続される。また、実施例２で先に説明したように、図４Ａで示した検査工程において抵抗値の不良が発見された欠陥キャパシタの上部電極層１０８、プラグ１０４Ａには、当該配線部２０５Ａが接続されていない。このため、当該欠陥キャパシタは前記半導体チップ３０１に接続されないように該半導体チップ３０１が実装されることになる。
【００７３】
本実施例による半導体装置３００では、前記個別キャパシタ１００Ａの良品のみが接続されているため、半導体装置の製造の歩留まりが良好となる。また、個別キャパシタが実質的に独立であって、例えば隣接する個別キャパシタの影響を受けにくいため、薄膜キャパシタの信頼性が良好となって、そのために半導体装置の信頼性が良好である特徴を有している。
【００７４】
本実施例による半導体装置３００では、前記薄膜キャパシタ１００が薄型化されて内蔵されているため、半導体装置の小型化、薄型化に対応することが可能である。また、前記薄膜キャパシタ１００の信頼性が良好であって電気特性が安定であるため、実装される半導体チップの電源電圧の変動を抑えて動作を安定させることを効率よく行うことが可能となっている。
【実施例４】
【００７５】
また、図６Ａ、図６Ｂは、上記に示した薄膜キャパシタ１００の変形例である薄膜キャパシタ４００の、断面図と平面図をそれぞれ示したものである。なお、図６ＢのＢ−Ｂ’断面が、図６Ａに対応し、図６Ａと図６Ｂでは同じ部位には同じ符号が付されている。
【００７６】
図６Ａ，図６Ｂを参照するに、前記薄膜キャパシタ４００は、多分割のセル構造に配列された複数の個別キャパシタ４００Ａを複数有する構造になっている。複数の前記個別キャパシタ４００Ａは、それぞれ、下部電極層（第１の電極層）４０４と上部電極層（第２の電極層）４０８の間に誘電体層４０６が形成された構造となっている。また、前記上部電極層４０８に形成された開口部４０８Ａには、前記下部電極層４０４上に起立するように、略円柱状のプラグ４０４Ａが形成されている。
【００７７】
本実施例による薄膜キャパシタ４００においては、基板４０１、絶縁層４０２、下部電極層４０４、誘電体層４０６、上部電極層４０８、およびプラグ４０４Ａが、それぞれ実施例１の薄膜キャパシタ１００の、基板１０１、絶縁層１０２、下部電極層１０４、誘電体層１０６、上部電極層１０８、およびプラグ１０４Ａに相当し、同様の材料で同様に形成することが可能である。
【００７８】
本実施例の場合には、複数形成される前記個別キャパシタ４００Ａにおいて、前記下部電極層４０４と、前記誘電体層４０６が共通となっていることが特徴である。しかし、一方で、前記上部電極層４０８が、多分割のセル構造に配列されており、このために複数の個別キャパシタ４００Ａが、実質的に多分割のセル構造に配列されたと同等の効果を有している。すなわち、本実施例による薄膜キャパシタ１００は、製造の歩留まりが良好であるとともに、信頼性が高い特徴を有している。
【００７９】
例えば、上記の個別キャパシタ４００Ａのうちのいずれか１つに、例えば前記下部電極層４０４と前記上部電極層４０８を短絡させるような欠陥ＤＥ２が存在した場合であっても、欠陥を有しない他の個別キャパシタにその影響が及ぶことがない。このため、実施例１の場合と同様に、欠陥を有していない他の個別キャパシタが有効に機能し、薄膜キャパシタの製造の歩留まりが良好となると共に、個別キャパシタに不具合が発生する確率が低くなり、薄膜キャパシタの信頼性が良好となる特徴を有している。
【００８０】
このように、本発明による薄膜キャパシタは、必要に応じて様々に変形・変更して用いることが可能であることは明らかである。また、上記の実施例では、薄膜キャパシタをおもにデカップリングキャパシタとして用いることを例にとって説明したが、これに限定されるものではなく、様々な用途に用いることができる。
【００８１】
また、上記の薄膜キャパシタ１００、４００などの構造において個別キャパシタを、例えば個別抵抗、個別インダクタンスに置き換えて構成することも可能である。この場合、多分割のセル構造に配列された複数の個別抵抗または個別インダクタンスを有する、薄膜抵抗、または薄膜インダクタンスなどを形成することができる。また、必要に応じて、これらの個別キャパシタ、個別抵抗、個別インダクタンスを組み合わせることも可能である。
【００８２】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００８３】
本発明によれば、製造上の歩留まりが良好であり、信頼性の高い薄膜キャパシタと、当該薄膜キャパシタを有する実装基板、半導体装置、さらには、当該実装基板の製造方法と当該半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００８４】
【図１Ａ】従来の薄膜キャパシタの断面図である。
【図１Ｂ】従来の薄膜キャパシタの平面図である。
【図２Ａ】実施例１による薄膜キャパシタの断面図である。
【図２Ｂ】実施例１による薄膜キャパシタの平面図である。
【図３Ａ】図２Ａの薄膜キャパシタの製造方法を示す図（その１）である。
【図３Ｂ】図２Ａの薄膜キャパシタの製造方法を示す図（その２）である。
【図３Ｃ】図２Ａの薄膜キャパシタの製造方法を示す図（その３）である。
【図３Ｄ】図２Ａの薄膜キャパシタの製造方法を示す図（その４）である。
【図３Ｅ】図２Ａの薄膜キャパシタの製造方法を示す図（その５）である。
【図３Ｆ】図２Ａの薄膜キャパシタの製造方法を示す図（その６）である。
【図４Ａ】実施例２による実装基板の製造方法を示す図（その１）である。
【図４Ｂ】実施例２による実装基板の製造方法を示す図（その２）である。
【図４Ｃ】実施例２による実装基板の製造方法を示す図（その３）である。
【図４Ｄ】実施例２による実装基板の製造方法を示す図（その４）である。
【図４Ｅ】実施例２による実装基板の製造方法を示す図（その５）である。
【図５】実施例３による半導体装置を示す図である。
【図６Ａ】図２Ａの薄膜キャパシタの変形例である。
【図６Ｂ】図２Ｂの薄膜キャパシタの変形例である。
【符号の説明】
【００８５】
１００  薄膜キャパシタ
１００Ａ  個別キャパシタ
１０１，４０１  基板
１０２，４０２  絶縁層
１０３  シード層
１０３Ａ  第１シード層
１０３Ｂ  第２シード層
１０４，４０４  下部電極層
１０４Ａ，４０４Ａ  プラグ
１０５  金属層
１０６，４０６  誘電体層
１０７  シード層
１０７Ａ  第１シード層
１０７Ｂ  第２シード層
１０８，４０８  上部電極層
１０８Ａ，４０８Ａ  開口部
１１０  開口ライン
１１１  開口部
１１２  検査装置
１１３  プローブ
２００  実装基板
２０１  コア基板
２０２  ビアプラグ
２０３Ａ，２０３Ｂ，２０５Ａ，２０５Ｂ，２０７Ａ，２０７Ｂ  配線部
２０４Ａ，２０４Ｂ，２０６Ａ，２０６Ｂ  絶縁層
２０８Ａ，２０８Ｂ  ソルダーレジスト層
２０９Ａ，２０９Ｂ  接続層
３００  半導体装置
３０１  半導体チップ
３０２  半田バンプ
【図１Ａ】
2007149730.tif 000003
【図１Ｂ】
2007149730.tif 000004
【図２Ａ】
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【図２Ｂ】
2007149730.tif 000006
【図３Ａ】
2007149730.tif 000007
【図３Ｂ】
2007149730.tif 000008
【図３Ｃ】
2007149730.tif 000009
【図３Ｄ】
2007149730.tif 000010
【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
2007149730.tif 000013
【図４Ｂ】
2007149730.tif 000014
【図４Ｃ】
2007149730.tif 000015
【図４Ｄ】
2007149730.tif 000016
【図４Ｅ】
2007149730.tif 000017
【図５】
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【図６Ａ】
2007149730.tif 000019
【図６Ｂ】
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