(57)【要約】【課題】  同時測定により検査を行う際、検査に必要な電源数およびテスタ測定端子数が同時測定数に依存せず、同時測定数を向上させることを可能とする。【解決手段】  検査に必要な電源を共有させる為、共有の電源１００と各デバイス１〜３間に切替え装置１１１〜１１３を設け、被測定対象のＬＳＩデバイスが検査に悪影響を及ぼすか否かを判定する１次検査を行い、１次検査の結果を基に共有電源の接続可否を制御し、共有電源が接続されたＬＳＩデバイスに対して通常検査である２次検査を行う。また、検査に必要なテスタ測定端子を共有させる為、入出力側にタイミング調整回路と出力共有回路で構成されたテスタ測定端子共有測定回路を設ける事により、テスタ測定端子を共有で使用して入力および各デバイスの良否判定を実施する。この回路および手法により、電源数およびテスタ測定端子数が同時測定数に依存しないで検査可能となる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定方法であって、前記複数のＬＳＩデバイスで共有の電源と各ＬＳＩデバイスとの間に電源切換え装置を備えた半導体集積回路を構成した後、被測定対象の前記ＬＳＩデバイスが検査に悪影響を及ぼすか否かを判定する１次検査を行う工程と、前記１次検査の結果を基に前記電源切替え装置における共有電源の接続可否を制御する工程と、前記共有電源が接続された前記ＬＳＩデバイスに対して通常検査である２次検査を行う工程とを含む半導体集積回路の測定方法。
【請求項２】
前記電源切替え装置に対応した複数の記憶手段をシリアルに接続し、前記複数の記憶手段が保持するデータにより、共有電源の接続可否を制御する請求項１記載の半導体集積回路の測定方法。
【請求項３】
複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定方法であって、前記複数のＬＳＩデバイスの第１の出力信号をそれぞれ所定の時間ずらした複数の第２の出力信号を作り、前記第２の複数の出力信号が１本の第３の出力信号に畳み込まれて、前記第３の信号により良否判定を行う半導体集積回路の測定方法。
【請求項４】
複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定回路であって、電源を各ＬＳＩデバイスで共有化するための電源共有測定回路と、共有の電源と各ＬＳＩデバイスの間に設けられ、共有の電源の接続可否を設定する電源切替え装置と、前記電源切替え装置を制御するための複数の記憶手段とを備え、前記複数の記憶手段はシリアルに接続され、前記複数の記憶手段が保持するデータにより、対応する前記電源切替え装置が制御されることを特徴とする半導体集積回路の測定回路。
【請求項５】
複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定回路であって、テスタ測定端子を各ＬＳＩデバイスで共有化するためのテスタ測定端子共有測定回路を備えた半導体集積回路の測定回路。
【請求項６】
前記テスタ測定端子共有測定回路は、前記複数のＬＳＩデバイスにそれぞれ接続され、前記複数のＬＳＩデバイスの出力信号をそれぞれ所定の時間ずらして出力させるタイミング調整回路と、前記タイミング調整回路を経由した出力信号を順番に出力させて共通の出力信号とする出力共有回路とからなる請求項５記載の半導体集積回路の測定回路。
【請求項７】
前記テスタ測定端子共有測定回路は、前記複数のＬＳＩデバイスにそれぞれ接続され、前記複数のＬＳＩデバイスへの入力信号を共有のテスタ端子から入力する構成とした請求項５記載の半導体集積回路の測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（以下、ＬＳＩ：Large Scale Integrationと称す）の検査において、同時測定数を増加させる事によりスループットの向上とコスト削減を実現する半導体集積回路の測定方法および測定回路に関するものである。
【背景技術】
【０００２】
従来のＬＳＩテスタを用いたＬＳＩデバイスの同時測定（以下、同測）手法について説明する。図７において、１〜３はＮ個の被測定対象のＬＳＩデバイス（以下ＤＵＴ：Device Under Test）である。このＮ個のＤＵＴを同測するには、ＤＵＴ単体を測定するのと同様、ＤＵＴ毎に電源１１〜１３の接続と、入力端子２１〜２３へのＬＳＩテスタの入力電圧印加ユニット（以下、ドライバ）接続による信号入力、出力端子３１〜３３へのＬＳＩテスタの出力電圧判定ユニット（以下、コンパレータ）接続による出力信号判定という仕組みが必要である。
【特許文献１】特開２０００−６５８９４公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のテスト方法では、測定に必要とする電源数および入出力端子に割り当てるテスタ測定端子数が、同時測定数に比例して増加してしまう。図７において１つのＤＵＴを検査するのに、ｋ個の電源とｍ個の入力端子、ｎ個の出力端子が必要であるとすると、Ｎ個のＤＵＴを検査するのにＮ×ｋ個の電源とＮ×(ｍ＋ｎ)個のテスタ測定端子が必要である。
【０００４】
同時測定数を増加させる事はスループット向上において効果があるが、使用するＬＳＩテスタにより電源数およびテスタ測定端子数に制限がある為、同時測定数に制限が生じてしまうという問題がある。
【０００５】
したがって、本発明の目的は、検査に必要な電源数やテスタ測定端子数を増加させる事なく、同時測定数を増加させる事を実現する半導体集積回路の測定方法および測定回路を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１記載の半導体集積回路の測定方法は、複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定方法であって、前記複数のＬＳＩデバイスで共有の電源と各ＬＳＩデバイスとの間に電源切換え装置を備えた半導体集積回路を構成した後、被測定対象の前記ＬＳＩデバイスが検査に悪影響を及ぼすか否かを判定する１次検査を行う工程と、前記１次検査の結果を基に前記電源切替え装置における共有電源の接続可否を制御する工程と、前記共有電源が接続された前記ＬＳＩデバイスに対して通常検査である２次検査を行う工程とを含む。
【０００７】
上記構成によれば、全てのＤＵＴで電源を共有して検査を実施することができる。但し、全てのＤＵＴを直接接続し、全ＤＵＴに電源を共有し検査するのはデバイスやテスタに品質上の問題がある為、各ＤＵＴと電源間に切替え装置を設け、切替え装置の制御を決定する１次検査とＤＵＴの良否判定を行う２次検査を実施する。
【０００８】
請求項２記載の半導体集積回路の測定方法は、請求項１記載の半導体集積回路の測定方法において、前記電源切替え装置に対応した複数の記憶手段をシリアルに接続し、前記複数の記憶手段が保持するデータにより、共有電源の接続可否を制御する。
【０００９】
請求項３記載の半導体集積回路の測定方法は、複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定方法であって、前記複数のＬＳＩデバイスの第１の出力信号をそれぞれ所定の時間ずらした複数の第２の出力信号を作り、前記第２の複数の出力信号が１本の第３の出力信号に畳み込まれて、前記第３の信号により良否判定を行う。
【００１０】
上記構成によれば、全てのＤＵＴでテスタ測定端子を共有して検査を実施することができる。入力信号は共有のテスタ測定端子で各ＤＵＴに入力し、各出力信号はタイミング調整回路を経由して、出力共有回路に伝わり、共通の出力端子として判定できる。
【００１１】
本発明の請求項４記載の半導体集積回路の測定回路は、複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定回路であって、電源を各ＬＳＩデバイスで共有化するための電源共有測定回路と、共有の電源と各ＬＳＩデバイスの間に設けられ、共有の電源の接続可否を設定する電源切替え装置と、前記電源切替え装置を制御するための複数の記憶手段とを備え、前記複数の記憶手段はシリアルに接続され、前記複数の記憶手段が保持するデータにより、対応する前記電源切替え装置が制御される。
【００１２】
上記電源共有測定回路によれば、全てのＤＵＴで電源を共有して検査を実施することができる。但し、全てのＤＵＴを直接接続し、全ＤＵＴに電源を共有し検査するのはデバイスやテスタに品質上の問題がある為、各ＤＵＴと電源間に切替え装置を設けている。また、フリップフロップ等で構成された記憶手段により電源切替え装置を制御することができる。
【００１３】
請求項５記載の半導体集積回路の測定回路は、複数のＬＳＩデバイスを同時測定により検査を実施する半導体集積回路の測定回路であって、テスタ測定端子を各ＬＳＩデバイスで共有化するためのテスタ測定端子共有測定回路を備えている。
【００１４】
上記テスタ測定端子共有測定回路によれば、全てのＤＵＴでテスタ測定端子を共有して検査を実施することができる。
【００１５】
請求項６記載の半導体集積回路の測定回路は、請求項５記載の半導体集積回路の測定回路において、前記テスタ測定端子共有測定回路は、前記複数のＬＳＩデバイスにそれぞれ接続され、前記複数のＬＳＩデバイスの出力信号をそれぞれ所定の時間ずらして出力させるタイミング調整回路と、前記タイミング調整回路を経由した出力信号を順番に出力させて共通の出力信号とする出力共有回路とからなる。
【００１６】
請求項７記載の半導体集積回路の測定回路は、請求項３記載の半導体集積回路の測定回路において、前記複数のＬＳＩデバイスにそれぞれ接続され、前記複数のＬＳＩデバイスへの入力信号を共有のテスタ端子から入力する構成とした。
【００１７】
入力信号は共有のテスタ測定端子で各ＤＵＴに入力し、各出力信号はタイミング調整回路を経由して、出力共有回路に伝わり、共通の出力端子として判定できる。
【発明の効果】
【００１８】
本発明の半導体集積回路の測定方法および測定回路によれば、電源共有測定回路を用いて全てのＬＳＩデバイスで電源を共有して検査を実施する為、電源能力により可能な同時測定数に限度はあるものの、検査に必要な電源数は同時測定数に依存しないで検査可能となる。
【００１９】
また、電源共有測定回路にて必要となる電源切替え装置を制御する為の端子数も、電源切替え装置制御回路を用いる事により、同時測定数に依存しない。
【００２０】
さらに、テスタ測定端子共有測定回路を用いて全てのＬＳＩデバイスでテスタ測定端子を共有して検査を実施する為、検査に必要なテスタ測定端子数は同時測定数に依存しない。
【００２１】
上記の効果により、同時測定数はＬＳＩテスタ固有の電源数やテスタ測定端子数に制限されること無く同時測定数を向上させることができ、スループットの向上や検査コスト削減が可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
本発明の第１の実施形態を図１および図２に基づいて説明する。図１は本発明の第１の実施形態の測定回路の構成を示す図である。
【００２３】
図１に示すように、この半導体集積回路の測定回路は、検査に必要な電源を各ＬＳＩデバイス１〜３で共有化するための電源共有測定回路と、共有の電源と各ＬＳＩデバイス１〜３の間に設けられ、共有の電源の接続可否を設定する電源切替え装置（以下、切替え装置）１１１〜１１３とを備え、複数のＬＳＩデバイス１〜３を同時測定により検査を実施する。この場合、１００はＮ個のＤＵＴ全てに電源電圧を供給する共有の電源であり、切替え装置１１１〜１１３を介して各ＤＵＴ１〜３に接続されている。１２１〜１２３は切替え装置の制御を行う為の切替え信号である。
【００２４】
以上のように構成された測定回路について、簡単に検査の仕組みを述べる。
【００２５】
従来の方法では、ＤＵＴそれぞれに別電源の接続が必要であったが、本手法では全ＤＵＴを共有の電源と接続し電源電圧を供給する。但し、全ＤＵＴと１つの電源を接続する際、Ｎ個のＤＵＴの中に不良品が混在している場合に、他のＤＵＴの測定に影響を及ぼす恐れや、他のＤＵＴまたはＬＳＩテスタを破壊してしまう恐れがある。その為、本測定回路では共有電源１００と各ＤＵＴ１〜３の間にリレーの様な信号の伝達をＯＮ、ＯＦＦ出来る切替え装置１１１〜１１３を設けてある。
【００２６】
本実施形態の検査フローについて図２の検査フローを用いて説明する。まず、各切替え装置１１１〜１１３を切り替え信号１２１〜１２３で制御する事により、個々のＤＵＴに繋がる切替え装置のみをＯＮにして電源電圧を供給する（Ｓ１）。次にそのＤＵＴが上記の事態を招く恐れがあるかどうかを簡易的に検査（１次検査）する（Ｓ２）。この１次検査を切替え装置１１１〜１１３の制御により、全ＤＵＴ１〜３について順番にＮ回実施する。次に１次テストをＰａｓｓしたＤＵＴだけを次のテストの対象とする為、１次検査でＰａｓｓしたＤＵＴの切り替え装置をＯＮ、ＦａｉｌしたＤＵＴの切替え装置をＯＦＦとして２次検査（通常検査：入力端子にドライバを接続して信号入力し、出力端子にコンパレータを接続し判定する検査）を実施する（Ｓ３，Ｓ４）。
【００２７】
第１の実施の形態の発明によって、同時測定数が増えた場合でも、必要とする電源数はＤＵＴ単体を検査するのに必要な数から増加しない為、同時測定数を向上させる事が出来る。
（実施の形態２）
第１の実施の形態の発明では、同時測定数が増えた場合に必要な電源数はＤＵＴ単体の検査に必要な電源数と同じにする事ができるが、電源とＤＵＴ間に設ける切替え装置を制御するのに、ＤＵＴ数（Ｎ個）の切り替え信号を入力する端子が必要となってしまう。この端子数も使用するＬＳＩテスタにより制限がある為、同時測定数を増やす際の妨げとなってしまう問題がある。
【００２８】
そこで、第２の実施の形態の発明では、第１の実施の形態での問題点を解決する為、切替え装置の制御に必要な端子数が同時測定数によって変化しない電源切替え装置制御回路を提供する。
【００２９】
本発明の第２の実施形態を図３および図４に基づいて説明する。図３は本発明の第２の実施形態の測定回路の構成を示す図である。
【００３０】
電源切替え装置制御回路は、電源切替え装置１１１〜１１３を制御するための複数の記憶手段で構成され、複数の記憶手段はシリアルに接続され、複数の記憶手段が保持するデータにより、対応する電源切替え装置１１１〜１１３が制御される。この場合、第１の発明の形態である図１に新規に追加されたのはフリップフロップ３０１〜３０３と切替え信号３１０、クロック３２０である。第１の発明では切替え装置１１１〜１１３を制御する為の切替え信号１２１〜１２３がＤＵＴ数（Ｎ個）必要であったが、切替え信号１２１〜１２３にフリップフロップ３０１〜３０３を介して信号を入力する事により、切替え信号３１０とフリップフロップ用クロック３２０の２つの入力信号しか必要としない。
【００３１】
この回路での各部のデータの変化を図４のタイミングチャートを用いて説明する。図４は図３において４個同時測定（Ｎ＝４）の場合について示したものである。第１の実施の形態で説明した１次検査の結果、ＤＵＴ１、２、４がＰａｓｓし、ＤＵＴ３がＦａｉｌしたとする。切替え信号３１０に簡易テストの結果をＤＵＴ４、ＤＵＴ３、ＤＵＴ２、ＤＵＴ１の順に入力する。ここで、簡易テストの結果がＰａｓｓの時１、Ｆａｉｌの時０を入力するとする。切替え信号３１０から入力されたＤＵＴ４の結果はフリップフロップを通る度に１クロックずつシフトされ、４個のフリップフロップを通過した時には４クロックシフトされる。同様にして、切替え信号３１０から入力されたＤＵＴ３の結果は３個のフリップフロップにより３クロックシフト、ＤＵＴ２の結果は２クロックシフト、ＤＵＴ１の結果は１クロックシフトされる。クロックの立ち上がりが４回実行された後には、ＤＵＴ１〜４の結果はそれぞれＤＵＴ１〜４の切替え装置に伝わり、１が入力されたＤＵＴ１、２、４の切替え装置はＯＮ、０が入力されたＤＵＴ３はＯＦＦとなる。その後、電源１００による電源電圧の供給を開始し２次検査を実施する。同時測定数がＮ個の場合でも同様にＮ個のフリップフロップを介して切替え信号を入力し、クロックをＮ回実行後に電源を供給し２次検査を実施する。同時測定数Ｎが増加した場合でも、必要な端子数は切替え信号とクロックの２端子で検査が可能となる。
【００３２】
第２の実施の形態の発明により、第１の実施の形態の発明の問題点である共有した電源の接続、切断を制御するのに必要な端子が同時測定数に比例して増加する事を解決し、同時測定数に関わらず、切替え装置を制御できる測定回路を提供する。
（実施の形態３）
第２の実施の形態の発明では、同時測定数が増えた場合でも必要な電源数はＤＵＴ単体の検査に必要な電源数と同じとする事ができ、電源とＤＵＴ間に設ける切替え装置も２端子のみで検査できるが、ＤＵＴの入出力端子に接続するテスタ測定端子数は同時測定数に比例して増加してしまう。テスタ測定端子数にもテスタにより制限がある為、同時測定数を増やす際の妨げとなってしまう問題がある。
【００３３】
そこで、第３の実施の形態の発明では、第２の実施の形態での問題点を解決する為、検査に必要なテスタ測定端子数も同時測定数によって変化しないテスタ測定端子共有測定回路を提供する。
【００３４】
本発明の第３の実施形態を図５および図６に基づいて説明する。図５は本発明の第３の実施形態の測定回路の構成を示す図である。
【００３５】
テスタ測定端子共有測定回路は、テスタ測定端子を各ＬＳＩデバイス１〜３で共有化するためのもので、複数のＬＳＩデバイス１〜３にそれぞれ接続され、複数のＬＳＩデバイス１〜３の第１の出力信号をそれぞれ所定の時間ずらした複数の第２の出力信号を作るタイミング調整回路５０４と、複数の第２の出力信号を１本の第３の出力信号に畳み込む出力共有回路５０３とからなる。
【００３６】
第２の発明の形態である図３から変更されたのは入力端子５０１、出力端子５０２、出力共有回路（Ｎ入力）５０３、タイミング調整回路５０４である。従来の手法ではＤＵＴ毎の入力端子、出力端子にテスタ測定端子を割り当ててドライバ接続し入力信号を与え、コンパレータを接続し良否判定を行う必要がある。その為、同時測定数に比例してテスタ測定端子数が増加する問題がある。それを解決する為に、各ＤＵＴの入力端子２１〜２３を連結して共有の入力端子５０１を設け、そこにドライバを接続して入力信号を与える。そうすることにより、入力に必要なテスタ測定端子数はＤＵＴ個別の入力端子数のｍ個であり、同時測定数によって増加しない。出力端子に関しても同様に、各ＤＵＴの出力端子３１〜３３をＮ入力の出力共有回路５０３を介して共有の出力端子５０２に連結し、そこにコンパレータを接続して良否判定を行う。これにより、出力に必要なテスタ測定端子数はＤＵＴ個別の出力端子数のｎ個であり、同時測定数によって増加しない。しかし、各ＤＵＴの出力端子を単に出力共有回路５０３を介して出力するだけでは、被測定対象のＮ個のＤＵＴ全てが良品かそれともＤＵＴのどれかが不良であるかの検出は可能であるが、どれが不良であるかは検出できず、結局は個々のＤＵＴについて再検査を行う必要があり、効率面で問題がある。その為、本実施形態では各ＤＵＴの出力端子からタイミング調整回路５０４を経由して出力共有回路５０３に接続する。タイミング調整回路５０４はフリップフロップ等のシフト機能またはバッファ等の遅延機能を備えた回路で構成されており、入力された信号を指定周期だけずらして出力させる仕様となっているものとする。ＤＵＴ１の出力は直接出力共有回路５０３に接続し、ＤＵＴ２は変化量が１周期の第１のタイミング調整回路５０４を経由して出力共有回路５０３に接続する。同様にＤＵＴ“Ｎ“には変化量がＮ−１周期の第Ｎ−１のタイミング調整回路５０４を経由するというように各ＤＵＴが異なる変化量を持つタイミング調整回路５０４を経由して出力共有回路５０３に接続される様にする。
【００３７】
この回路での各部のデータの変化を図６のタイミングチャートを用いて説明する。図６は図５において４個同時測定（Ｎ＝４）の場合について示したものである。各ＤＵＴの検査結果がＤＵＴ１，２，４はＰａｓｓ、ＤＵＴ３はＦａｉｌであるとする。ここで、検査結果がＰａｓｓの時１、Ｆａｉｌの時０を出力する場合、ＤＵＴ１の出力端子には１、ＤＵＴ２の出力端子には１、ＤＵＴ３の出力端子には０、ＤＵＴ４の出力端子には１が出力され、データ６０１〜６０４となる。ここで、ＤＵＴ１の出力端子は直接出力共有回路５０３に接続されている為、そのままのデータ（出力共有回路入力１）６１１が伝わる。ＤＵＴ２の出力端子に接続されているタイミング調整回路５０４は変化量が１周期である為、データ（出力共有回路入力２）６１２の様にデータ６０２が１周期ずれたデータとなる。同様にＤＵＴ３の出力端子に接続されているタイミング調整回路５０４は２周期、ＤＵＴ４の出力端子に接続されているタイミング調整回路５０４は３周期の変化量を持つ為、データ（出力共有回路入力３，４）６１３，６１４の様になる。この４個のデータが４入力の出力共有回路５０３を通過する事により、データ６２０が出力される。出力共有回路５０３は出力を開始してから１周期ずつ順番にＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４の結果が出力される仕様になっており、ＤＵＴ１，２，４がＰａｓｓし、ＤＵＴ３がＦａｉｌしたと判定できる。同時測定数がＮ個の場合でも同様にＮ−１個のタイミング調整回路を経由してＮ入力の出力共有回路に結果が伝わり、Ｎ個のＤＵＴの検査結果を判定する事が可能となる。
【００３８】
第３の実施の形態の発明により、従来の手法の問題点である同時測定数に比例して必要なテスタ測定端子数が増えてしまう問題を解決し、検査に必要なテスタ測定端子数が同時測定数に依存せず、さらに全ＤＵＴの良否判定を可能とする測定回路および測定手法を提供する。
【産業上の利用可能性】
【００３９】
本発明にかかる半導体集積回路の測定方法および測定回路により、各ＤＵＴにおいて電源およびテスタ測定端子を共有する事ができる。その為、検査に必要な電源数やテスタ測定端子数は同時測定数に依存せず、同時測定数の向上によるスループットの向上や検査コスト削減が可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係わる第１の実施の形態の電源共有測定回路の構成図である。
【図２】本発明に係わる第１の実施の形態の検査フロー図である。
【図３】本発明に係わる第２の実施の形態の電源切替え装置制御回路である。
【図４】本発明に係わる第２の実施の形態のタイミングチャートである。
【図５】本発明に係わる第３の実施の形態のテスタ測定端子共有測定回路である。
【図６】本発明に係わる第３の実施の形態のタイミングチャートである。
【図７】従来の測定法に係わる同時測定の説明図である。
【符号の説明】
【００４１】
１  ＬＳＩデバイス（ＤＵＴ１）
２  ＬＳＩデバイス（ＤＵＴ２）
３  ＬＳＩデバイス（ＤＵＴＮ）
１１  電源１
１２  電源２
１３  電源Ｎ
１４  ＧＮＤ
２１  入力端子１
２２  入力端子２
２３  入力端子Ｎ
３１  出力端子１
３２  出力端子２
３３  出力端子Ｎ
１００  電源（共有）
１１１  切替え装置１
１１２  切替え装置２
１１３  切替え装置Ｎ
１２１  切替え信号１
１２２  切替え信号２
１２３  切替え信号Ｎ
３０１  フリップフロップ１
３０２  フリップフロップ２
３０３  フリップフロップＮ
３１０  切替え信号
３２０  クロック
５０１  入力端子（共有）
５０２  出力端子（共有）
５０３  出力共有回路
５０４  タイミング調整回路 
【図１】
2007057401.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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