(57)【要約】【課題】低電圧化と高速動作化を実現した差動増幅回路を提供する。【解決手段】一対の第１入力端子にそれぞれゲートが接続された第１及び第２導電型の第１及び第２差動ＭＯＳＦＥＴ対の第１共通ソースにそれぞれ第１及び第２容量手段及び第１及び第２導電型の第１及び第２電流源ＭＯＳＦＥＴを設けて第１及び第２増幅部を構成する。上記第１及び第２差動ＭＯＳＦＥＴ対に流れる電流をそれぞれ供給する第２及び第１導電型の第１及び第２ＭＯＳＦＥＴ対及び上記第１及び第２ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第２及び第１導電型の第３及び第４ＭＯＳＦＥＴ対により第１及び第２出力部を構成する。上記第３ＭＯＳＦＥＴ対と第４ＭＯＳＦＥＴ対の対応するドレイン同士を接続して一対の出力端子とし、上記第１及び第２電流源ＭＯＳＦＥＴ並びに上記第１ないし第４ＭＯＳＦＥＴのゲートにバイアス電圧を供給する。【選択図】図１
2007149207.tif 000002
【特許請求の範囲】
【請求項１】
一対の第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対、上記第１差動ＭＯＳＦＥＴ対の第１共通ソースに設けられた第１容量手段及び第１導電型の第１電流源ＭＯＳＦＥＴを有する第１増幅部と、
上記一対の第１入力端子にそれぞれゲートが接続された第２導電型の第２差動ＭＯＳＦＥＴ対、上記第１差動ＭＯＳＦＥＴ対の第２共通ソースに設けられた第２容量手段及び第２導電型の第２電流源ＭＯＳＦＥＴを有する第２増幅部と、
上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ対及び上記第１ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第２導電型の第３ＭＯＳＦＥＴ対を含む第１出力部と、
上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対及び上記第２ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第１導電型の第４ＭＯＳＦＥＴ対を含む第２出力部とを含み、
上記第３ＭＯＳＦＥＴ対と第４ＭＯＳＦＥＴ対の対応するドレイン同士を接続して一対の出力端子とし、
上記第１及び第２電流源ＭＯＳＦＥＴ並びに上記第１ないし第４ＭＯＳＦＥＴのゲートにバイアス電圧を供給した差動増幅回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
一対の第２入力端子にそれぞれゲートが接続された第１導電型の第３差動ＭＯＳＦＥＴ対及び上記第３差動ＭＯＳＦＥＴの共通ソースに設けられた第１導電型の第３電流源ＭＯＳＦＥＴを有する第３増幅部と、
上記一対の第２入力端子にそれぞれゲートが接続された第２導電型の第４差動ＭＯＳＦＥＴ対及び上記第４差動ＭＯＳＦＥＴの共通ソースに設けられた第２導電型の第４電流源ＭＯＳＦＥＴを有する第４増幅部と、
上記第３差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第５ＭＯＳＦＥＴ対及び上記第５ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第２導電型の第７ＭＯＳＦＥＴ対を有する第３出力部と、
上記第４差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第６ＭＯＳＦＥＴ対及び上記第６ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第２導電型の第８ＭＯＳＦＥＴ対を有する第４出力部と含み、
上記第７ＭＯＳＦＥＴ対と第８ＭＯＳＦＥＴ対のドレイン同士、上記第３電流源ＭＯＳＦＥＴのゲート、上記第４電流源ＭＯＳＦＥＴのゲート、上記第５ＭＯＳＦＥＴ対のゲート、上記第６ＭＯＳＦＥＴ対のゲート同士をそれぞれ共通に接続して第１バアイス電圧を生成するバイアス回路を更に備え、
上記第１バイアス電圧は、上記差動増幅回路の上記上記第１電流源ＭＯＳＦＥＴのゲート、上記第２電流源ＭＯＳＦＥＴのゲート、上記第１ＭＯＳＦＥＴ対のゲート、上記第２ＭＯＳＦＥＴ対のゲートに与えられることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
動作電圧を分圧し、ＭＯＳＦＥＴの導電型に対応して上記第１バイアス電圧よりもそれぞれ絶対的に大きくされた第２及び第３バイアス電圧を生成する分圧回路を更に備え、
上記第２バアイス電圧は、上記第２導電型の上記第３ＭＯＳＦＥＴ対のゲート及び上記第７ＭＯＳＦＥＴ対のゲートに供給され、
上記第３バイアス電圧は、上記第１導電型の上記第４ＭＯＳＦＥＴ対のゲート及び上記バイアス回路の上記第８ＭＯＳＦＥＴ対のゲートに供給されることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１ないし第３バイアス電圧が与えられる回路ノードには、容量素子が付加されてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記差動増幅回路は、入力回路とされて、上記一対の第１入力端子は、それぞれ外部端子に接続され、
かかる入力回路は、静電保護回路を更に有し、
上記静電保護回路は、
上記第１差動ＭＯＳＦＥＴ対のゲート，ソース間には第２導電型の第１保護ＭＯＳＦＥＴのソース−ドレイン経路が接続され、
上記第２差動ＭＯＳＦＥＴ対のゲート，ソース間には第１導電型の第２保護ＭＯＳＦＥＴのソース−ドレイン経路が接続され、
上記第１保護ＭＯＳＦＥＴ及び第２保護ＭＯＳＦＥＴのゲートは、回路接地電位に接続されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えばスタティック型ＲＡＭのようなメモリ回路を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
入力信号が電源電圧あるいは回路の接地電位にシフトしても増幅動作を行うことができるレール・ツー・レール（rail to railは、米国モトラーラ社の登録商標である）回路がある。この差動増幅回路では、バイアスＰ１，Ｐ２、Ｎ１，Ｎ２及びＤＣＰ，ＤＣＮを必要とし、素子のプロセスバラツキ、例えばＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの相互コンダクタンス比のバラツキや入力電圧Ｖｉｎのシフトを考慮すると、そのまま小振幅高速入力回路として使用するのが難しい。このレール・ツー・レール回路を改良した差動増幅回路の例として、特開２００３−２４９８２９公報がある。
【特許文献１】米国特許第４，９５８，１３３号公報
【特許文献２】特開２００３−２４９８２９公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図７には、上記特許文献２に示された差動増幅回路を更に低電圧動作に向けて改良した増幅回路が示され、図８にそのバイアス電圧を形成するバイアス回路が示されている。図７の差動増幅回路と図８のバイアス回路とは、同じ回路で構成されており、バイアス回路では一対の入力端子に参照電圧ＶＲＥＦを供給し、差動出力も共通に接続してバイアス電圧ＢＩＡＳを形成している。前記特許文献２に示された回路では、１つのバイアス電圧ＶＢを用いているが、低電圧動作に向けて改良された図７及び図８の回路においては、出力信号を取り出すための直列形態に接続される４つのＭＯＳＦＥＴのうち、出力ノード側に接続されたＭＯＳＦＥＴＱ８、Ｑ９及びＱ１０、Ｑ１１には、上記バイアス電圧ＢＩＡＳに対してオフセットを持たせたバイアス電圧ＢＩＡＳＰとＢＩＡＳＮが用いられる。
【０００４】
上記バイアス電圧ＢＩＡＳＰとＢＩＡＳＮは、電源電圧ＶＤＤを抵抗Ｒ１〜Ｒ３により分圧して形成される。ＰチャネルＭＯＳＦＥＴＱ８とＱ９のゲートに供給されるバイアス電圧ＢＩＡＳＰは、上記中点電圧付近に設定されるバイアス電圧ＢＩＡＳに対して−ΔＶだけ低い（絶対値的には大きな）電圧とされる。ＮチャネルＭＯＳＦＥＴＱ１０とＱ１１のゲートに供給されるバイアス電圧ＢＩＡＳＮは、上記中点電圧付近に設定されるバイアス電圧ＢＩＡＳに対して＋ΔＶだけ高い（絶対値的には大きな）電圧とされる。これにより、ＭＯＳＦＥＴＱ８、Ｑ９のソース電位がＭＯＳＦＥＴＱ６、Ｑ７での電圧降下分だけ低下することによる基板効果による実効的なしきい値電圧の増加を補うことができる。また、ＭＯＳＦＥＴＱ１０、Ｑ１１のソース電位がＭＯＳＦＥＴＱ１２、Ｑ１３での電圧降下分だけ上昇することによる基板効果による実効的なしきい値電圧の増加を補うことができる。この結果、上記基板効果による実効的なしきい値電圧の増加を考慮することなく、電源電圧ＶＤＤの低電圧化を行うようにすることができる。
【０００５】
しかしながら、図８の回路には、以下のような解決すべき課題を有することが本願発明者により見出された。図９には、入力信号ＩＮがハイレベルからロウレベルに遷移する場合の動作説明図が示されている。例えば、入力信号ＩＮのハイレベルは、０．９５Ｖにされ、ロウレベルは０．５５Ｖにされる。Ｐチャネル型の差動回路部（Ｑ２、Ｑ３）において、入力電圧ＩＮが下がると同時に、共通ソースＣＯＭＰが急激に低下してしまう。上記共通ソースＣＯＭＰは約１．５Ｖ程度であり、ＭＯＳＦＥＴＱ２、Ｑ３のしきい値電圧は０．５〜０．６Ｖ程度であるので、入力信号ＩＮがハイレベルのときに上記ＭＯＳＦＥＴＱ２はしきい値電圧付近でウィークリィにオンしており、ゲート電圧の低下とともに共通ソースＣＯＭＰの電位を低下させてしまう。したがって、入力信号ＩＮが参照電圧ＶＲＥＦと交差する付近まで低下しないと、差動ＭＯＳＦＥＴＱ２とＱ３のゲート電圧の差が大きくならず出力信号ＯＴの立ち上がり時間が遅れる。
【０００６】
図１０には、入力信号ＩＮがロウレベルからハイレベルに遷移する場合の動作説明図が示されている。Ｎチャネル型の差動回路部（Ｑ４、Ｑ５）において、入力電圧ＩＮが上昇すると同時に、共通ソースＣＯＭＮが急激に上昇してしまう。上記共通ソースＣＯＭＮは約０．２Ｖ程度であり、ＭＯＳＦＥＴＱ４、Ｑ５のしきい値電圧は０．５〜０．６Ｖ程度であるので、ロウレベルのときにも０．３〜０．４Ｖ程度の電圧が印加されており、ゲート電圧の上昇とともにウィークリィにオンして共通ソースＣＯＭＮを電位を上昇させてしまう。したがって、入力信号ＩＮが参照電圧ＶＲＥＦと交差する付近まで上昇しないと、差動ＭＯＳＦＥＴＱ４とＱ５のゲート電圧の差が大きくならず出力信号ＯＴの立ち下がり時間が遅れる。
【０００７】
入力差動ＭＯＳＦＥＴＱ２とＱ３及びＱ４とＱ５においてインプラマスクを追加して、しきい値電圧を低くすることによって高速化を図る対策も考えられるが、工程数の増加によるコスト増加の問題がある。また、ＭＯＳＦＥＴＱ０とＱ１ゲート幅を大きくして共通ソースＣＯＭＰとＣＯＭＮの電位変動量を押さえるような対策も考えられるが、入力回路での消費電流量増加、直流動作マージン悪化という副作用が生じる。
【０００８】
この発明の目的は、低電圧化と高速動作化を実現した差動増幅回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。一対の第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対、上記第１差動ＭＯＳＦＥＴ対の第１共通ソースに設けられた第１容量手段及び第１導電型の第１電流源ＭＯＳＦＥＴで第１増幅部を構成する。上記一対の第１入力端子にそれぞれゲートが接続された第２導電型の第２差動ＭＯＳＦＥＴ対、上記第１差動ＭＯＳＦＥＴ対の第２共通ソースに設けられた第２容量手段及び第２導電型の第２電流源ＭＯＳＦＥＴで第２増幅部を構成する。上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ対及び上記第１ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第２導電型の第３ＭＯＳＦＥＴ対により第１出力部を構成する。上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対及び上記第２ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第１導電型の第４ＭＯＳＦＥＴ対により第２出力部を構成する。上記第３ＭＯＳＦＥＴ対と第４ＭＯＳＦＥＴ対の対応するドレイン同士を接続して一対の出力端子とし、上記第１及び第２電流源ＭＯＳＦＥＴ並びに上記第１ないし第４ＭＯＳＦＥＴのゲートにバイアス電圧を供給する。
【発明の効果】
【００１０】
上記第１容量手段と第２容量手段により第１及び第２共通ノードの入力信号ＩＮに対応した変化が遅れて出力信号の遷移を高速にすることができる。
【発明を実施するための最良の形態】
【００１１】
図１には、本発明に係る半導体集積回路装置に設けられる入力回路の一実施例の回路図が示されている。同図の各回路素子は、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の回路は、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとからなるＣＭＯＳ回路により構成され、ＰチャネルＭＯＳＦＥＴは、そのバックゲート（チャネル）部に矢印を付すことによりＮチャネルＭＯＳＦＥＴと区別される。
【００１２】
この実施例の入力回路は、前記図７に示したように低電圧化に向けて改良された前記レール・ツー・レール回路が利用される。すなわち、Ｐチャネル型の差動ＭＯＳＦＥＴＱ２とＱ３、その動作電流を形成するＰチャネル型の電流源ＭＯＳＦＥＴＱ０からなる第１増幅部と、Ｎチャネルの差動ＭＯＳＦＥＴＱ４とＱ５、その動作電流を流すＮチャネル型の電流源ＭＯＳＦＥＴＱ１により第２増幅部が構成される。上記Ｐチャネル型の電流源ＭＯＳＦＥＴＱ０のソースは、電源電圧ＶＤＤが与えられ、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ１のソースには、回路の接地電位（０Ｖ）が与えられる。
【００１３】
上記第１増幅部と第２増幅部の一方の差動ＭＯＳＦＥＴＱ２とＱ４のゲートは、第１入力端子ＩＮに接続される。上記第１増幅部と第２増幅部の他方の差動ＭＯＳＦＥＴＱ３とＱ５のゲートは、第２入力端子として参照電圧端子ＶＲＥＦに接続される。上記入力端子ＩＮには、外部から小振幅の入力信号が供給され、参照電圧端子ＶＲＥＦには、上記入力信号のハイレベルとロウレベルを識別するための参照電圧が供給される。上記差動ＭＯＳＦＥＴＱ２とＱ３の基板をソースに接続することで差動ＭＯＳＦＥＴＱ２とＱ３のＮＢＴ劣化を防ぐことができる。
【００１４】
上記第１差動部に対して、ＮチャネルＭＯＳＦＥＴＱ１０〜Ｑ１３からなる第１出力部が設けられ、上記第２差動部に対してＰチャネルＭＯＳＦＥＴＱ６〜Ｑ９からなる第２出力部が設けられる。上記第１出力部は、差動ＭＯＳＦＥＴＱ２、Ｑ３のドレイン電流を流すＭＯＳＦＥＴＱ１２、Ｑ１３と、出力信号を取り出すＭＯＳＦＥＴＱ１０、Ｑ１１とがそれぞれ直列形態に接続される。同様に、上記第２出力部は、差動ＭＯＳＦＥＴＱ４、Ｑ５のドレイン電流を流すＭＯＳＦＥＴＱ６、Ｑ７と、出力信号を取り出すＭＯＳＦＥＴＱ８、Ｑ９とがそれぞれ直列形態に接続される。上記第１と第２出力部の一方である上記ＭＯＳＦＥＴＱ６，Ｑ８及びＱ１０，Ｑ１２は、電源電圧ＶＤＤと回路の接地電位との間には、カスコード（直列）形態に接続される。上記第１と第２出力部の他方である上記ＭＯＳＦＥＴＱ７，Ｑ９及びＱ１１，Ｑ１３は、電源電圧ＶＤＤと回路の接地電位ＶＳＳとの間には、カスコード形態に接続される。
【００１５】
上記第１出力部の一方のＭＯＳＦＥＴＱ１０と、第２出力部の一方のＭＯＳＦＥＴＱ８は、いわばソース入力、ゲート接地型の増幅ＭＯＳＦＥＴとして動作し、ドレインが第１出力端子ＯＴに接続される。同様に、上記第１出力部の他方のＭＯＳＦＥＴＱ１１と、第２出力部の一方のＭＯＳＦＥＴＱ９も、上記同様に増幅ＭＯＳＦＥＴとして動作してドレインが第２出力端子に接続される。この実施例では、特に制限されないが、第１出力端子の信号ＯＴが出力増幅回路としてのインバータ回路ＩＶ１、ＩＶ２を通して伝えられて、ＣＭＯＳレベルの内部信号とされる。上記インバータ回路ＩＶ１は、上記電源電圧ＶＤＤで動作し、上記インバータ回路ＩＶ２は、それより低い内部電圧ＶＤＤＩで動作し、内部電圧ＶＤＤＩに対応したＣＭＯＳレベルの内部信号を形成する。
【００１６】
この実施例では、前記図８で説明したようなバイアス回路により上記第１増幅部，第２増幅部の電流源ＭＯＳＦＥＴＱ０とＱ１、及び上記第１出力部と第２出力部のＭＯＳＦＥＴＱ６，７及びＱ１２，Ｑ１３のゲートには、バイアス電圧ＢＩＡＳが共通に供給される。また、前記説明したような低電圧動作化に向けて、上記第１出力部と第２出力部のＭＯＳＦＥＴＱ８，Ｑ９のゲートには、上記バイアス電圧ＢＩＡＳに対して負方向にオフセット（−ΔＶ）を持つようにされたバイアス電圧ＢＩＡＳＰが供給される。上記第１出力部と第２出力部のＭＯＳＦＥＴＱ１０，Ｑ１１のゲートには、上記バイアス電圧ＢＩＡＳに対して正方向にオフセット（＋ΔＶ）を持つようにされたバイアス電圧ＢＩＡＳＮが供給される。
【００１７】
図８に示したバイアス回路では、上記図１の入力回路と類似の回路で構成されるので、対応する回路素子には同じ回路記号が付されている。入力回路と異なる部分は、前記第１出力端子と第２出力端子同士が相互に接続されてバイアス電圧ＢＩＡＳを生成するために用いられるという点である。相補の出力端子同士を接続して、入力端子に同じ参照電圧ＶＲＥＦを供給してそれに対応した出力電圧をバイアス電圧ＢＩＡＳとしてバイアス回路自身及び入力回路に供給するものである。
【００１８】
この構成では、入力回路において、出力信号のレベルを決める信号伝達動作において、上記バイアス電圧ＢＩＡＳを形成するための負帰還動作を行わないから、入力端子ＩＮとＶＲＥＦから入力された入力信号に対応した出力信号ＯＴを形成する信号伝達動作を高速に行うようにすることができる。
【００１９】
このような参照電圧ＶＲＥＦを用いた入力回路に供給されるバイアス電圧ＢＩＡＳを形成するバイアス回路では、素子にバラツキがなければ、同じ参照電圧ＶＲＥＦが一対の入力端子に供給されるので、一対の出力信号も同じくなるはずであるが、実際には差動ペア素子でのオフセット、出力ＭＯＳＦＥＴでも同様なオフセットを持つので、かかるオセットを補償するようなバイアス電圧ＢＩＡＳが形成され、それが上記入力回路の対応するＭＯＳＦＥＴに供給される。これにより、シングル構成の入力回路の動作の高速化と安定化を実現することができる。
【００２０】
この実施例では、入力回路の高速動作化のために上記第１差動部の差動ＭＯＳＦＥＴＱ２とＱ３の共通ソースＣＯＭＰには、容量素子Ｃ１が接続される。特に制限されないが、この容量素子Ｃ１は、ゲートが上記共通ソースＣＯＭＰに接続され、ソース，ドレインが回路の接地電位点に接続されたＭＯＳ容量が利用される。同様に、上記第２差動部の差動ＭＯＳＦＥＴＱ４とＱ５の共通ソースＣＯＭＮにも、容量素子Ｃ２が接続される。この容量素子Ｃ２も、ゲートが上記共通ソースＣＯＭＰに接続され、ソース，ドレインが回路の接地電位点に接続されたＭＯＳ容量が利用される。
【００２１】
図２には、入力信号ＩＮがハイレベルからロウレベルに遷移する場合の動作説明図が示されている。例えば、入力信号ＩＮのハイレベルは、１．０５Ｖにされ、ロウレベルは０．６５Ｖにされる。Ｐチャネル型の差動回路部（Ｑ２、Ｑ３）において、入力電圧ＩＮが下がると同時に、共通ソースＣＯＭＰが点線で示したように急激に低下しようとする。上記共通ソースＣＯＭＰの約１．４Ｖ程度の電圧は容量素子Ｃ１に保持されているので、上記入力信号ＩＮの低下に伴う共通ソースＣＯＭＰの電位低下を阻止するよう作用する。この容量素子Ｃ１の保持電圧は、ＭＯＳＦＥＴＱ２、Ｑ３に流れる電流の増加分に従って緩やかに低下する。このため、入力信号ＩＮの低下に伴って上記ＭＯＳＦＥＴＱ２のゲート，ソース間電圧Ｖgsが大きくなって出力信号ＯＴの立ち上がり時間を高速にする。
【００２２】
図３には、入力信号ＩＮがロウレベルからハイレベルに遷移する場合の動作説明図が示されている。Ｎチャネル型の差動回路部（Ｑ４、Ｑ５）において、入力電圧ＩＮが上昇すると同時に、共通ソースＣＯＭＮが点線で示したように急激に上昇してしまうのを容量素子Ｃ２が阻止する。例えば、上記共通ソースＣＯＭＮは約０．２Ｖ程度であり、その電圧を容量素子Ｃ２が保持している。この容量素子Ｃ２の保持電圧は、ＭＯＳＦＥＴＱ４、Ｑ５に流れる電流の増加分に従って緩やかに上昇する。このため、入力信号ＩＮの上昇に伴って上記ＭＯＳＦＥＴＱ４のゲート，ソース間電圧Ｖgsが大きくなって出力信号ＯＴの立ち下がり時間を高速にする。
【００２３】
図４には、この発明に係る半導体集積回路装置に設けられる入力回路の一実施例の回路図が示されている。この実施例では、バイアス電圧ＢＩＡＳ，ＢＩＡＳＰ，ＢＩＡＳＮの安定化のために、これらのバイアス電圧ＢＩＡＳ，ＢＩＡＳＰ，ＢＩＡＳＮが供給される回路ノードに容量素子Ｃ３〜Ｃ６が追加される。つまり、入力回路が動作した時のキックバック等による電位変動を防止する作用をもたせるように、定電流源ＭＯＳＦＥＴＱ０とＱ１のゲートには、それぞれ容量素子Ｃ３とＣ４が接続される。バイアス電圧ＢＩＡＳＰの安定化のために容量素子Ｃ５が接続され、バイアス電圧ＢＩＡＳＮの安定化のために容量素子Ｃ６が接続される。第１差動部及び第２差動部に設けられる前記容量素子は、差動動作でのバランスを採るために、２つの容量素子Ｃ１とＣ１’及びＣ２とＣ２’のように分割され、後述するように素子レイアウトが左右対称的となるように配置される。
【００２４】
制御信号ＥＮは、入力回路を動作／非動作を選択するために設けられる。例えば、半導体集積回路装置が長期間スタイバイ状態に置かれるときに入力回路の動作は不要である。このため、スタンバイ状態での入力回路の消費電流を低減させる機能が上記制御信号ＥＮによって実現される。制御信号ＥＮと、ＭＯＳＦＥＴＱ３０とＱ３１により構成されたＣＭＯＳインバータ回路で形成された反転信号とを用いて、制御信号ＥＮがハイレベルのスタンバイ状態のときには、バイアス電圧ＢＩＡＳを伝えるＣＭＯＳスイッチ（Ｑ１９，Ｑ１８）及び（Ｑ２０，Ｑ２１）をオフ状態して上記バイアス電圧ＢＩＡＳの供給を停止させる。上記スタイバイ状態のときには、プルアップ用のＰチャネルＭＯＳＦＥＴＱ２６をオン状態にして、ＰチャネルＭＯＳＦＥＴＱ０、Ｑ６，Ｑ７をオフ状態にし、プルダウウ用のＮチャネルＭＯＳＦＥＴＱ２７をオン状態にして、ＮチャネルＭＯＳＦＥＴＱ１、Ｑ１２，Ｑ１３をオフ状態にする。このような動作によって、入力回路に流れる電流を遮断して低消費電力化を図るようにするものである。
【００２５】
入力信号ＥＮは、前記のような長期間でのスタンバイ状態での低消費電力化の他に、例えば、後述するスタティック型ＲＡＭにおいて、入力データ構成が×３６（３６ビットパラレル入出力）動作と×１８ビット（１８ビットパラレル入出力）動作を同一メモリチップで実現しようとした場合には、×１８構成時には使用されないデータ入力信号Ｄinの入力回路は入力信号ＥＮがロウレベルに、×１８構成時に使用するデータ入力信号Ｄinおよび×３６構成時には入力信号ＥＮがハイレベルレベルに固定される。これらの切り替えはボンディングオプションによって成される。
【００２６】
この実施例では、低電圧動作化のために＊を付したＭＯＳＦＥＴＱ０、Ｑ１及びＱ６，Ｑ７及びＱ１２，Ｑ１３は、低しきい値のＭＯＳＦＥＴが用いられる。この実施例は、半導体集積回路装置の入力回路として用いられ、内部回路に対して大きな電源電圧ＶＤＤで動作し、しかも外部端子に接続されることから内部回路を構成するＭＯＳＦＥＴに比べて高しきい値電圧（高耐圧）のＭＯＳＦＥＴで構成される。上記ＭＯＳＦＥＴＱ０、Ｑ１及びＱ６，Ｑ７及びＱ１２，Ｑ１３は、ゲート，ソース間に印加される電圧が小さいことから、低しきい値電圧を用いて低電圧動作化を可能にするものである。
【００２７】
上記外部端子ＩＮ，ＶＲＥＦにゲートが接続されるＰチャネルの差動ＭＯＳＦＥＴＱ２とＱ３のゲートとソース間には、静電破壊防保護素子としてゲート−ドレイン経路が接続されたＮチャネルＭＯＳＦＥＴＱ２２、Ｑ２３が設けられる。これらのＭＯＳＦＥＴＱ２２とＱ２３のゲートには、回路の接地電位が供給される。上記外部端子ＩＮ，ＶＲＥＦにゲートが接続されるＮチャネルの差動ＭＯＳＦＥＴＱ４とＱ５のゲートとソース間にも同様に、静電破壊防保護素子としてゲート−ドレイン経路が接続されたＮチャネルＭＯＳＦＥＴＱ２４、Ｑ２５が設けられる。これらのＭＯＳＦＥＴＱ２２〜Ｑ２５は、上記外部端子ＩＮ，ＶＲＥＦに静電気による高電圧が発生すると、オン状態となって上記差動ＭＯＳＦＥＴＱ２〜Ｑ５のゲート絶縁破壊を防止する。
【００２８】
図５には、図４に示した入力回路の一実施例の素子レイアウト図が示されている。同図に、回路素子のレアイウトパターンと、それらを接続する配線のうち本願発明に関連する共通ソースＣＯＭＰ及びＣＭＰＮを構成する配線のみが太線で示されている。同図のように、Ｐチャネル型の差動ＭＯＳＦＥＴＱ２／Ｑ３及びＮチャネル型の差動ＭＯＳＦＥＴＱ４／Ｑ５を中心にし、同図では上下対称的に差動回路部の各回路が配置される。つまり、２つの素子で構成される容量素子Ｃ１とＣ１’Ｃ２とＣ２’、Ｃ５とＣ５’及びＭＯＳＦＥＴＱ６とＱ７、Ｑ８とＱ９、Ｑ１０とＱ１１、Ｑ１２とＱ１３、Ｑ２３とＱ２４、Ｑ２５とＱ２６が上下対称的に配置される。１つの素子で構成されるＭＯＳＦＥＴＱ０とＱ１や容量素子Ｃ４、Ｃ６も、同様に上記差動ＭＯＳＦＥＴＱ２／Ｑ３とＱ４／Ｑ５に対応して上下対称形状となるようにされる。
【００２９】
また、前記制御信号ＥＮにより制御される回路や、出力信号を形成するインバータ回路を構成するＭＯＳＦＥＴＱ１９〜３０、Ｑ１４〜Ｑ１７等は、差動動作には直接関与しないのでそれぞれに上下に分散されて配置される。上記容量素子Ｃ１は配線の寄生抵抗を抑制するためにＭＯＳＦＥＴＱ０、Ｑ２及びＱ３とあまり離れない位置に配置されることが望ましい。また容量素子Ｃ１は、ＮチャネルＭＯＳＦＥＴによって構成されるため、ウェル分離のための無駄な領域を無くすために同じＮチャネルＭＯＳＦＥＴと同一素子行におかれるのが効率が良い。また、差動回路の左右対称性を保つために、容量素子Ｃ１は、Ｃ１とＣ１’のように２分割している。一方ＮチャネルＭＯＳＦＥＴ側の共通ソース線ＣＯＭＮに付加した容量素子Ｃ２も容量素子Ｃ４の両脇に分割して配置されるが、Ｃ２及びＣおよびＣ２’とＣ４の位置は入れ替えても特に問題は無い。
【００３０】
図６には、この発明が適用されるスタティック型ＲＡＭの一実施例のブロック図が示されている。この実施例のスタティック型ＲＡＭは、公知のＣＭＯＳ集積回路の製造技術により、単結晶シリコンのような１つの半導体基板上において形成される。
【００３１】
上記スタティック型ＲＡＭは、アドレス信号ＡＸとＡＹとの複数ビットｍ，ｎによるアドレス空間を持つ。データ入力信号Ｄinは、端子３から入力される。出力信号ＤＱは、端子３から出力される。データ入力信号Ｄinと出力信号ＤＱは、例えば３６ビットからなり、パラレルに読み出しと書き込みが上記端子３を通して行われる。メモリアレイにはスタティック型メモリセルがワード線と相補のビット線との交点にマトリクス配置されて構成される。上記端子３から供給されたＸアドレス信号ＡＸは、アドレスバッファを構成する入力回路１を通してアドレラッチ２に取り込まれる。上記端子３から供給されたＹアドレス信号ＡＸは、アドレスバッファを構成する入力回路１を通してアドレスラッチ２に取り込まれる。クロック信号ＣＬＫはクロックバッファを構成する入力回路１を通して取り込まれる。そして、リード／ライト制御のための制御信号／Ｒ，／Ｗは、コントロールバッファを構成する入力回路１を通して取り込まれる。これらの入力回路１は、端子３から入力される参照電圧ＶＲＥＦを用いて、上記各入力信号ＡＸ，ＡＹ，Ｄin、ＣＬＫ，／Ｒ，／Ｗの各入力信号を取り込む。前記実施例の入力回路はこれら各種入力回路１に適用される。
【００３２】
アドレスラッチ２は、ｎビットのＸアドレス信号を取り込み、それをＸデコーダに伝える。アドレスラッチ２は、ｍビットのＹアドレス信号を取り込み、それをＹデコーダに伝える。上記ＸデコーダとＹデコーダは、上記アドレス信号を解読してメモリアレイのメモリセルを選択する。読み出し動作のときにはセンスアンプ７が動作し、選択されたメモリセルの記憶情報をセンスして出力制御回路８及び出力回路９を通して端子３から出力信号ＤＱを読み出す。書き込み動作のときには、ライトドライバ６が動作して上記ラッチ回路２に取り込まれた書き込み信号Ｄinをメモリアレイの選択されたメモリセルに書き込む。制御回路４は、上記ラッチ回路２の取り込みタイミング信号や上記読み出し動作や書き込み動作に対応したタイミング信号を形成する。
【００３３】
この実施例では、上記のような入力回路１での高速動作によって、アドレス信号ＡＸ，ＡＹおよびデータ入力信号Ｄinをとりこむラッチ（レジスタ）２にけるセットアップ／ホールドマージンを改善し、データ出力信号ＤＱにおけるクロックアクセス時間を改善することが可能となる。
【００３４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、差動増幅回路を入力回路として用いる場合、入力回路には相補の入力信号を供給するようにしてもよい。そして、入力回路から相補の出力信号を得るものであってもよい。このような入力回路の他に、前記実施例の差動増幅回路は、電圧比較回路等のようなコンパレータとしても用いることができる。ＮチャネルＭＯＳＦＥＴ差動入力回路、ＰチャネルＭＯＳＦＥＴ差動入力回路、または特許文献２の図７に示すようなＮチャネルＭＯＳＦＥＴ差動入力回路とＰチャネルＭＯＳＦＥＴ差動入力回路を組み合わせた入力回路にも適用可能である。この発明は、前記のようなスタティック型ＲＡＭのような高速メモリ回路や高速動作が要求される各種デジタル集積回路のような入力回路、あるいは上記電圧比較回路等を構成する差動増幅回路を備えた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る半導体集積回路装置に設けられる入力回路の一実施例を示す回路図である。
【図２】図１の回路の一の動作説明図である。
【図３】図１の回路の他の動作説明図である。
【図４】この発明に係る半導体集積回路装置に設けられる入力回路の一実施例を示す回路図である。
【図５】図４に示した入力回路の一実施例の素子レイアウト図である。
【図６】この発明が適用されるスタティック型ＲＡＭの一実施例を示すブロック図である。
【図７】本願発明に先立って検討された増幅回路の回路図である。
【図８】図７の増幅回路に用いられるバイアス回路の回路図である。
【図９】図８の回路の一の動作説明図である。
【図１０】図８の回路の他の動作説明図である。
【符号の説明】
【００３６】
１…入力回路、２…ラッチ回路、３…端子、４…制御回路、５…デコーダ、６…ライトドライバ、７…センスアンプ、８…出力制御回路、９…出力回路、Ｑ０〜Ｑ３１…ＭＯＳＦＥＴ、Ｃ１〜Ｃ６…容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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