(57)【要約】【課題】半導体集積回路のスキャンテストにおいて、キャプチャ動作時においても瞬間的な電源電圧低下を回避し、正しい電源電圧値でスキャンテストを実施する。【解決手段】電力消費制御信号１により定常的な電力消費を発生するように制御可能な電力消費回路２と電源電圧低下観測部３とを半導体集積回路７に備え、電力消費回路２が定常的な電力消費を発生するように制御することで、瞬間的な電源電流による電源電圧低下を吸収した定常的な電源電圧低下を発生させ、その電源電圧を電源電圧低下観測部３を介して半導体集積回路検査装置９で観測し、その低下電圧分を半導体集積回路検査装置９から補完するように電圧を印加することにより、スキャンテストのキャプチャ動作時においても瞬間的な電源電圧低下を回避し、正しい電源電圧値でのスキャンテスト実施を可能にする。【選択図】  図１
2007057423.tif 000002
【特許請求の範囲】
【請求項１】
電力消費制御信号により定常的な電力消費を発生するように制御可能な電力消費回路と電源電圧低下観測部とを有する半導体集積回路。
【請求項２】
前記電力消費回路は、スキャンチェーンを半導体集積回路内部でスキャン入力にフィードバックさせ、スキャンシフトの動作周波数を高速にすることにより定常的な電力消費を発生させる請求項１記載の半導体集積回路。
【請求項３】
前記電力消費回路は、閉ループ回路による発振動作により定常的な電力消費を発生させる請求項１記載の半導体集積回路。
【請求項４】
前記電力消費回路は、制御可能な抵抗素子で構成した回路により定常的な電力消費を発生させる請求項１記載の半導体集積回路。
【請求項５】
請求項１から４の何れか一項記載の半導体集積回路に対して、前記電源電圧低下観測部により前記電力消費回路の定常的な電源電圧低下分を観測し、前記電源電圧低下分を補完するように電圧を印加する半導体集積回路のテスト方法。
【請求項６】
請求項１から４の何れか一項記載の半導体集積回路の電源電圧低下観測部に接続されるパフォーマンスボードと、前記電源電圧低下観測部により前記電力消費回路の定常的な電源電圧低下分を観測し、前記電源電圧低下分を補完するように電圧を印加する半導体集積回路検査装置とを備える半導体集積回路のテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に対するスキャンテストを実施する際の電源電圧低下を回避する技術に関する。
【背景技術】
【０００２】
半導体集積回路のテストとして代表的なスキャンテストは、半導体集積回路の機能動作に比べて大きな電力を消費する。これは回路全体を同時に動作させるためであり、実速度でスキャンテストを実施する場合はさらに消費電力が増える。大きな電力を消費することで電源電圧の低下を招くことが問題となる。その対策としてスキャンシフト動作時は低速にして平均的に消費電力を下げるという方法があるが、キャプチャ動作時は実速度で動作させるため瞬間的な電源電圧の低下を回避することができない。瞬間的な電源電圧の低下を回避するために、従来多くの半導体集積回路で実動作時の消費電力より大きな消費電力に耐え得る過剰な電源設計を実施している。過剰な電源設計を実施しない場合は電源電圧の低下により正しくスキャンテストができなくなる可能性があった。
【０００３】
また、スキャンテストにおける同時動作に起因する大きな消費電力を減らすために、クロック系統ごとに異なるクロックデューティーを与えることにより同時動作を回避する技術が従来開示されている（例えば、特許文献１参照）。この技術においては、キャプチャ動作時にも可能な限り同時動作を回避する工夫がなされている。
【特許文献１】特開２００３−２４０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電源電圧の低下は定常的に発生するのではなく瞬間的に発生するため、電源電圧の低下値を把握することは困難である。そのため、上述したように、従来は多くの半導体集積回路で実動作時の消費電力より大きな消費電力に耐え得る過剰な電源設計を実施していた。
【０００５】
一方、特許文献１に開示されている技術は瞬間的な電源電圧の低下を回避するために効果的な技術であるが、クロック系統の設計が複雑になるのが難点であり、また、キャプチャ動作時の同時動作の回避は本質的に限界があるため、キャプチャ動作時の瞬間的な電源電圧低下を完全に回避することはできなかった。
【０００６】
本発明の目的は、スキャンテストのキャプチャ動作時においても瞬間的な電源電圧低下を回避することができ、正しい電源電圧値でスキャンテストを実施することである。
【課題を解決するための手段】
【０００７】
これらの目的を達成するために、本発明では発想を転換し、以下のような方法で把握可能な電源電圧低下を定常的に発生させることにより瞬間的な電源電圧低下の発生を回避し、この低下電圧分を半導体集積回路の外部より補完することで、正しい電源電圧値でスキャンテストを実施できるようにする。
【０００８】
そのために、本発明の半導体集積回路は、電力消費制御信号により定常的な電力消費を発生するように制御可能な電力消費回路と電源電圧低下観測部とを有する。この構成によれば、電力消費回路が定常的な電力消費を発生するように制御することにより、瞬間的な電源電流による電源電圧低下はこれに重なって定常的な電源電圧低下となる。この電源電圧を電源電圧低下観測部で観測し、その低下電圧分を半導体集積回路の外部より補完することができるため、スキャンテストのキャプチャ動作時においても瞬間的な電源電圧低下を回避することができ、正しい電源電圧値でスキャンテストを実施することが可能となる。
【０００９】
本発明の半導体集積回路において、前記電力消費回路は、スキャンチェーンを半導体集積回路内部でスキャン入力にフィードバックさせ、スキャンシフトの動作周波数を高速にすることにより定常的な電力消費を発生させる。
【００１０】
本発明の半導体集積回路において、前記電力消費回路は、閉ループ回路による発振動作により定常的な電力消費を発生させる。
【００１１】
本発明の半導体集積回路において、前記電力消費回路は、制御可能な抵抗素子で構成した回路により定常的な電力消費を発生させる。
【００１２】
本発明の半導体集積回路のテスト方法は、本発明の半導体集積回路に対して、前記電源電圧低下観測部により前記電力消費回路の定常的な電源電圧低下分を観測し、前記電源電圧低下分を補完するように電圧を印加する。この構成によれば、本発明の半導体集積回路の電力消費回路が定常的な電力消費を発生するように制御し、その半導体集積回路の電源電圧を電源電圧低下観測部で観測し、その低下電圧分を半導体集積回路検査装置により補完することができるため、スキャンテストのキャプチャ動作時においても瞬間的な電源電圧低下を回避することができ、正しい電源電圧値でスキャンテストを実施することが可能となる。
【００１３】
本発明の半導体集積回路のテスト装置は、本発明の半導体集積回路の電源電圧低下観測部に接続されるパフォーマンスボードと、前記電源電圧低下観測部により前記電力消費回路の定常的な電源電圧低下分を観測し、前記電源電圧低下分を補完するように電圧を印加する半導体集積回路検査装置とを備える。
【発明の効果】
【００１４】
本発明によれば、半導体集積回路の電力消費回路が定常的な電力消費を発生するように制御し、この電源電圧を電源電圧低下観測部で観測し、その低下電圧分を半導体集積回路の外部より補完することで、スキャンテストのキャプチャ動作時においても瞬間的な電源電圧低下を回避することができ、正しい電源電圧値でスキャンテストを実施することが可能になる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の一実施の形態に係る半導体集積回路を示すブロック図である。図１において、１は電力消費制御信号、２は電力消費回路、３は電源電圧低下観測部、４はスキャンテスト対象回路、５は電源端子、６はグランド端子、７は半導体集積回路、８はパフォーマンスボード、９は半導体集積回路検査装置である。
【００１６】
半導体集積回路７の内部にあるテスト対象回路４におけるスキャンテスト時の消費電力を一定にするために、後述するように電力消費制御信号１により電力消費回路２を必要なときに動作させる。これにより定常的な電源電圧の低下が起きるが、これを電源電圧低下観測部３およびパフォーマンスボード８を経由して半導体集積回路検査装置９で観測し、電源電圧の低下分を半導体集積回路検査装置９から電源端子５およびグランド端子６に対して補完することで、テスト対象回路に対するスキャンテストを正常に実施することができる。
【００１７】
図２は電力消費回路２における電源電圧低下対策回路の第１の実施例を示す回路図である。図２において、１は電力消費制御信号、２は電力消費回路、７は半導体集積回路、１０１はスキャンイン端子、１０２はスキャンイネーブル信号、１０３はクロック端子、１０４はセレクタ回路、１０５はスキャンチェーン、１０６はスキャンフリップフロップ、１０７はスキャンアウト端子である。
【００１８】
図３は図２に示した電力消費回路の動作を説明する波形図である。図３において、２０１は低速シフトクロック、２０２は高速シフトクロック、２０３は実速度キャプチャクロック、２０４は瞬間的な電源電流の波形、２０５は定常的な電源電流の波形、２０６は対策前の電源電流の波形、２０７は瞬間的な電源電圧の低下時の波形、２０８は定常的な電源電圧の低下時の波形、２０９は対策後の電源電圧の波形である。
【００１９】
この回路構成例ではスキャンテスト回路自身が電力消費回路になっている点が特徴である。スキャンイン端子１０１から入力されたシフトデータは低速シフトクロック２０１によりスキャンシフト動作をする。このとき、セレクタ回路１０４は電力消費制御信号１により１側が選択されている。また、電源電流波形は瞬間的な電源電流の波形２０４になっており、電源電圧波形では瞬間的な電源電圧低下２０７が起きている。
【００２０】
この一連のシフト動作完了後、電力消費制御信号１によりセレクタ回路１０４を０側の選択に変え、高速シフトクロック２０２を入力し、最終段のスキャンフリップフロップ１０６のデータを再度シフト動作させる。高速シフトクロック２０２によるシフト動作を追加することにより、キャプチャ動作時の電源電流波形は瞬間的な電源電流が重なりあい、定常的な電源電流波形２０５となることで、電源電圧波形では定常的な電源電圧低下２０８が起きる。
【００２１】
ここで電源電圧を補正しない場合は、対策前の電源電流の波形２０６のように瞬間的な電源電流が流れるため、瞬間的な電源電圧の低下が起こり、スキャンテストを正常に実施することができなくなる可能性がある。そこで、この定常的な電源電圧低下２０８に対して、定常的な電源電流の波形２０５になるように半導体集積回路検査装置９から電源電圧の低下分を補完することで、対策後の電源電圧の波形２０９が得られ、実速度キャプチャクロック２０３によるキャプチャ動作をさせることで正常なスキャンテストが可能になる。
【００２２】
図４は電力消費回路２における電源電圧低下対策回路の第２の実施例を示す回路図である。図４において、１は電力消費制御信号、２は電力消費回路、７は半導体集積回路、３０１は組合せ回路、３０２は閉ループである。
【００２３】
３０１の組合せ回路は例えばＮＡＮＤ回路を用いる。半導体集積回路７のテスト時に任意に電力消費制御信号１により電力消費回路２の内部の組合せ回路３０１を制御し、閉ループ３０２を発振させることにより電源電流を増加させて電力消費を促すことができる。これにより定常的な電源電圧の低下を発生させることができる。
【００２４】
図５は電力消費回路２における電源電圧低下対策回路の第３の実施例を示す回路図である。図５において、１は電力消費制御信号、２は電力消費回路、５は電源端子、６はグランド端子、７は半導体集積回路、４０１はＰチャネルＭＯＳトランジスタである。
【００２５】
電力消費回路２として、電源端子５とグランド端子６の間に電力消費制御信号１により制御されるＰチャネルＭＯＳトランジスタ４０１を接続する。これはＰチャネルＭＯＳトランジスタでなくても、制御可能な抵抗素子であれば良い。
【００２６】
半導体集積回路７のスキャンテストを実施する際に、任意に電力消費制御信号１によりＰチャネルＭＯＳトランジスタ４０１をオンにすることで電源端子５からグランド端子６に電流を流し、定常的な電源電圧の低下を発生させることができる。
【００２７】
このように定常的な電源電圧の低下を発生させた上で、これを電源電圧低下観測部３およびパフォーマンスボード８を経由して半導体集積回路検査装置９で観測し、電源電圧の低下分を半導体集積回路検査装置９から電源端子５およびグランド端子６に対して補完することで、テスト対象回路に対するスキャンテストを正常に実施することができる。
【産業上の利用可能性】
【００２８】
本発明の電力消費回路が発生させる定常的で観測可能な電源電圧の低下は、容易に半導体集積回路検査装置にフィードバックさせて電源電圧値を補完することが可能な機能を有し、スキャンテストをはじめとする半導体集積回路のテスト等の電源電圧の低下対策回路として有用である。また実装検査等の用途にも応用できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施の形態に係る半導体集積回路を示すブロック図。
【図２】本発明の半導体集積回路における電源電圧低下対策回路の第１の実施例を示す回路図。
【図３】本発明の半導体集積回路における電源電圧低下対策回路の第１の実施例の動作を説明する波形図。
【図４】本発明の半導体集積回路における電源電圧低下対策回路の第２の実施例を示す回路図。
【図５】本発明の半導体集積回路における電源電圧低下対策回路の第３の実施例を示す回路図。
【符号の説明】
【００３０】
１  電力消費制御信号
２  電力消費回路
３  電源電圧低下観測部
４  スキャンテスト対象回路
５  電源端子
６  グランド端子
７  半導体集積回路
８  パフォーマンスボード
９  半導体集積回路検査装置
１０１  スキャンイン
１０２  スキャンイネーブル
１０３  クロック
１０４  セレクタ回路
１０５  スキャンチェーン
１０６  スキャンフリップフロップ
１０７  スキャンアウト
２０１  低速シフトクロック
２０２  高速シフトクロック
２０３  実速度キャプチャクロック
２０４  瞬間的な電源電流の波形
２０５  定常的な電源電流の波形
２０６  対策前の電源電流の波形
２０７  瞬間的な電源電圧低下の波形
２０８  定常的な電源電圧低下の波形
２０９  対策後の電源電圧の波形
３０１  組合せ回路
３０２  閉ループ
４０１  ＰチャネルＭＯＳトランジスタ
【図１】
2007057423.tif 000003
【図２】
2007057423.tif 000004
【図３】
2007057423.tif 000005
【図４】
2007057423.tif 000006
【図５】
2007057423.tif 000007