(57)【要約】【課題】低消費電力化が可能なインターフェース部を提供する。【解決手段】トランスミッタ部12の動作状態を切り替えるコントロール部23が、伝送するデータ量が所定量よりも多いトランスミッタ部12を高速モードとし、伝送するデータ量が所定量以下で、かつ、０よりも多いトランスミッタ部12を低速モードとし、伝送するデータ量が０のトランスミッタ部12をスリープモードとする。伝送するデータ量が少ないトランスミッタ部12および伝送するデータ量が０のトランスミッタ部12での消費電力を抑制して、低消費電力化が可能になる。【選択図】図１
2007206232.tif 000002
【特許請求の範囲】
【請求項１】
画像表示装置に画像を表示させる画像信号を伝送する複数チャンネルの送信手段と、
この送信手段から伝送される画像信号を受信して前記画像表示装置側に出力する複数チャンネルの受信手段と、
前記送信手段と前記受信手段との少なくともいずれかの動作状態を切り替える動作切替手段とを具備し、
前記送信手段と前記受信手段との少なくともいずれかは、画像信号を所定処理する処理モードと、この処理モードよりも低い電力で画像信号を所定処理する低速処理モードと、これら画像信号の所定処理を停止させる停止モードとを有し、
前記動作切替手段は、所定処理する画像信号量が所定量よりも多いチャンネルを処理モードとし、所定処理する画像信号量が前記所定量以下で、かつ、０よりも多いチャンネルを低速処理モードとし、所定処理する画像信号量が０のチャンネルを停止モードとする
ことを特徴としたインターフェース。
【請求項２】
画像表示装置に画像を表示させる画像表示信号と所定の基準信号との差分を演算して画像信号を出力する差分演算手段を具備し、
送信手段と受信手段との少なくともいずれかは、前記差分演算手段により出力された画像信号を所定処理する
ことを特徴とした請求項１記載のインターフェース。
【請求項３】
画像信号のビットを、少なくとも同一チャンネル内および異なるチャンネル間のいずれかで並べ替え可能なデータ並べ替え手段を具備し、
送信手段と受信手段との少なくともいずれかは、前記データ並べ替え手段により並べ替えられた画像信号を所定処理する
ことを特徴とした請求項１または２記載のインターフェース。
【請求項４】
画像信号を圧縮する圧縮手段を具備し、
送信手段と受信手段との少なくともいずれかは、前記圧縮手段により圧縮された画像信号を所定処理する
ことを特徴とした請求項１ないし３いずれか一記載のインターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を表示させる画像信号を画像表示装置に伝送するインターフェースに関する。
【背景技術】
【０００２】
近年、液晶表示装置やプラズマディスプレイなどの画像表示装置としてのフラットパネルディスプレイには、例えばＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアルインターフェースが用いられている。
【０００３】
この種の高速シリアルインターフェースでは、出力側に送信手段として差動動作型のアナログ回路が用いられており、このアナログ回路に常時電流が流れているから、通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で用いられる定常電流を下げるなどの低消費電力化対策が容易ではない。また、入力側の伝送手段の電圧が４００ｍＶと低く設定されているから、この伝送手段での容量の充放電による消費電力の割合が元々低くなっている。したがって、この伝送手段へと入力される画像信号の周波数を削減したとしても、このような高速シリアルインターフェースのトランスミッタ部においては、出力部のスイッチング素子のオンとオフとの切り替え回数に依存せずに電流Ｉが電源ＶＤＤ側から接地側へと流れるから、この画像信号の周波数の低減による消費電力の低減効果がほとんど見込めない（例えば、特許文献１参照。）。
【特許文献１】特開２００２−１０８２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また、一般に高速にデータを転送するためにはレシーバ部の入力信号のスルーレートを上げる必要があるため、トランスミッタ部の電流を大きくする必要があるから、Ｉ×ＶＤＤにより決まる消費電力がインターフェース部での消費電力の大部分を占めており、信号電圧を下げたり、信号周波数を下げたりする従来のＣＭＯＳでの消費電力低減法は、回路全体としての低消費電力化に対して効果をもたない。
【０００５】
同様に、レシーバ部の入力部も差動アンプを用いるので、トランスミッタ部と同様に一定の電流が常時流れることになり、同様に通常のＣＭＯＳの低消費電力化の手段は効果が少ない。また、差動アンプの反応速度を向上するためには、この電流値を上げる必要があるため、この入力部の消費電力がレシーバ部の消費電力に占める割合が大きくなっており、この部分の消費電力を低減することがレシーバ部の低消費電力化に有効である。
【０００６】
本発明は、このような点に鑑みなされたもので、低消費電力化が可能なインターフェースを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、画像表示装置に画像を表示させる画像信号を伝送する複数チャンネルの送信手段と、この送信手段から伝送される画像信号を受信して前記画像表示装置側に出力する複数チャンネルの受信手段と、前記送信手段と前記受信手段との少なくともいずれかの動作状態を切り替える動作切替手段とを具備し、前記送信手段と前記受信手段との少なくともいずれかは、画像信号を所定処理する処理モードと、この処理モードよりも低い電力で画像信号を所定処理する低速処理モードと、これら画像信号の所定処理を停止させる停止モードとを有し、前記動作切替手段は、所定処理する画像信号量が所定量よりも多いチャンネルを処理モードとし、所定処理する画像信号量が前記所定量以下で、かつ、０よりも多いチャンネルを低速処理モードとし、所定処理する画像信号量が０のチャンネルを停止モードとするものである。
【０００８】
そして、送信手段と受信手段との少なくともいずれかの動作状態を切り替える動作切替手段が、所定処理する画像信号量が所定量よりも多いチャンネルを処理モードとし、所定処理する画像信号量が所定量以下で、かつ、０よりも多いチャンネルを低速処理モードとし、所定処理する画像信号量が０のチャンネルを停止モードとする。
【発明の効果】
【０００９】
本発明によれば、所定処理する画像信号量が少ないチャンネルあるいは所定処理する画像信号量が０のチャンネルでの消費電力を抑制して、低消費電力化が可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施の形態のインターフェースの構成を図１ないし図５を参照して説明する。
【００１１】
図５にグラフィックシステムを示し、この図５において、１はコンピュータであり、このコンピュータ１は、画像表示装置としての液晶表示装置であるＬＣＤパネル２と、インターフェース部３を介して電気的に接続されている。
【００１２】
そして、コンピュータ１には、出力側がインターフェース部３の入力側に電気的に接続された図示しないグラフィックチップを内蔵している。
【００１３】
ＬＣＤパネル２は、液晶表示が可能であるともに、マトリクス状に配設されたスイッチング素子としての薄膜トランジスタ（ＴＦＴ）を用いた表示器としての画像表示装置である。そして、このＬＣＤパネル２は、四角形状の表示領域５の側縁および端縁に沿って、ドライバ回路としてのゲートドライバ６およびソースドライバ７が設けられている。これらゲートドライバ６およびソースドライバ７は、それぞれ薄膜トランジスタのゲート電極およびソース電極と電気的に接続され、各薄膜トランジスタの動作を制御可能となっている。さらに、ＬＣＤパネル２には、ゲートドライバ６およびソースドライバ７の制御タイミングを切り替えるとともに、これらゲートドライバ６およびソースドライバ７に、インターフェース部３を介してコンピュータ１のグラフィックチップから送信された画像データを所定のタイミングで出力するタイミングコントローラ８が搭載されている。
【００１４】
そして、インターフェース部３は、ＬＣＤパネル２の表示領域に所定の画像を表示させる液晶表示装置用のＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアルインターフェースである。また、このインターフェース部３の入力側すなわちコンピュータ１側には、図１に示すように、グラフィックチップに電気的に接続され画像信号としての画像データを出力する画像表示信号発信手段としての描画エンジンである画像データ出力回路11が搭載されている。さらに、このインターフェース部３は、画像データ出力回路11から出力された画像データをＬＣＤパネル２側へと伝送する送信手段としてのバッファ部である複数のトランスミッタ部12を備え、これらトランスミッタ部12のそれぞれには、このトランスミッタ部12から伝送された画像データを受信する受信手段としてのレシーバ部13が電気的に接続されている。なお、図１において、レシーバ部13は便宜的にオペアンプとして示す。
【００１５】
画像データ出力回路11は、グラフィックチップから出力された画像表示信号としての画像表示データS1を記憶する画像メモリ15を備えている。ここで、図３に示すように、画像メモリ15に記憶される画像表示データS1は、赤チャンネルＲ、緑チャンネルＧおよび青チャンネルＢを有している。
【００１６】
また、図１に示すように、画像メモリ15の出力側には、この画像メモリ15から所定の基準信号である基準データＳ、例えば画像の最初の１ライン分の画像表示データS1を記憶する基準画像記憶部16が電気的に接続されている。また、この基準画像記憶部16の出力側には、画像メモリ15から読み出した画像表示データS1と基準画像記憶部16に記憶されている基準データＳとを比較してそれらの差分を演算する差分演算手段としての差分演算部17が電気的に接続され、さらに、この差分演算部17の出力側には、この差分演算部17から出力された画像信号としての画像データである差分データS2を所定の方法で並べ替えるデータ並べ替え手段としてのデータ並べ替え部18が電気的に接続されている。そして、このデータ並べ替え部18は、並べ替えた画像信号としての画像データである並べ替えデータS3を所定の方法でコーディングすなわち圧縮する圧縮手段としての機能を有し、この機能により圧縮された画像信号としての画像データS4を各トランスミッタ部12に適宜割り振って出力可能となっている。また、このデータ並べ替え部18には、記憶部19が電気的に接続されており、この記憶部19は、データ並べ替え部18により出力された画像データS4に基づき、いずれのトランスミッタ部12がどの期間空いているかを記憶するものである。
【００１７】
各トランスミッタ部12は、電源電流を定電流にする電源電流調整手段としての電源電流調整回路21と、この電源電流調整回路21から定電流が供給されるチャンネルであるトランスミッタ22と、電源電流調整回路21の動作を制御することでトランスミッタ部12の動作を切り替える動作切替手段としてのコントロール部23とを備えている。なお、図１において、トランスミッタ部12は、１つのみを詳細に図示し、他のトランスミッタ部12については、同様の構成であるので省略している。また、本実施の形態において、トランスミッタ部12は、４つ設けられている。
【００１８】
トランスミッタ22は、複数、例えば４個のスイッチング素子であるＭＯＳトランジスタ25，26，27，28を有している。
【００１９】
そして、ＭＯＳトランジスタ25の一方の電極であるソース電極25Sは、電源電流調整回路21の出力側に電気的に接続されている。また、このＭＯＳトランジスタ25の他方の電極であるドレイン電極25Dは、ＭＯＳトランジスタ26の一方の電極であるソース電極26Sに電気的に接続されている。そして、このＭＯＳトランジスタ26の他方の電極であるドレイン電極26Dは、接地されて基準電位とされている。
【００２０】
さらに、ＭＯＳトランジスタ27の一方の電極であるソース電極27Sは、ＭＯＳトランジスタ25のソース電極25Sに電気的に接続されているとともに、電源電流調整回路21の出力側に電気的に接続されている。また、このＭＯＳトランジスタ27の他方の電極であるドレイン電極27Dは、ＭＯＳトランジスタ28の一方の電極であるソース電極28Sに電気的に接続されている。そして、このＭＯＳトランジスタ28の他方の電極であるドレイン電極28Dは、ＭＯＳトランジスタ26のドレイン電極26Dに電気的に接続されているとともに、このＭＯＳトランジスタ26のドレイン電極26Dとともに接地されて基準電位とされている。
【００２１】
また、これら各ＭＯＳトランジスタ25，26，27，28の制御電極であるゲート電極25G，26G，27G，28Gには、画像データ出力回路11のデータ並べ替え部18の出力側が電気的に接続されている。
【００２２】
したがって、これらＭＯＳトランジスタ25，26，27，28のそれぞれは、データ並べ替え部18から出力される画像データS4に応じてオンオフが制御されている。すなわち、これらＭＯＳトランジスタ25，26，27，28は、データ並べ替え部18にてＭＯＳトランジスタ25およびＭＯＳトランジスタ28と、ＭＯＳトランジスタ26およびＭＯＳトランジスタ27とを所定の周期でオンオフを反転することで、図中の実線および破線に示すように信号を交互に逆相にする。
【００２３】
コントロール部23は、記憶部19の出力側に電気的に接続され、この記憶部19にて記憶した各トランスミッタ部12の情報に基づき、各チャンネルの電源電流調整回路21の電流値I1を制御可能となっている。
【００２４】
一方、各レシーバ部13は、インターフェース部３の出力側であるＬＣＤパネル２側に設けられた差動アンプであり、図２に示すように、差動対をなすトランジスタ31，32を備えている。これらトランジスタ31，32のコレクタ電極31C，32Cは、それぞれ抵抗33，34を介して電源に接続され、これらトランジスタ31，32のエミッタ電極31E，32Eは、互いに電気的に接続されているとともに定電流回路35に電気的に接続され、また、これらトランジスタ31，32のベース電極31B，32Bは、それぞれ差動信号線37と差動信号線38とに電気的に接続されている。
【００２５】
ここで、差動信号線37は、それぞれ各トランスミッタ部12のＭＯＳトランジスタ25のドレイン電極25Dと、ＭＯＳトランジスタ26のソース電極26Sとの間に電気的に接続されている。同様に、差動信号線38は、それぞれ各トランスミッタ部12のＭＯＳトランジスタ27のドレイン電極27Dと、ＭＯＳトランジスタ28のソース電極28Sとの間に電気的に接続されている。そして、差動信号線37，38間には、抵抗39が電気的に取り付けられている。
【００２６】
さらに、各レシーバ部13には、トランジスタ32のコレクタ電極32Cと抵抗34との間に、動作切替手段としてのレシーバコントロール部41が電気的に接続され、このレシーバコントロール部41は、定電流回路35の電流値I2を制御することでレシーバ部13の動作を切り替えるものである。また、このレシーバコントロール部41は、レシーバ部13にて受信したシリアル信号をパラレル信号に変換するシリアルパラレル変換回路42、および、このシリアルパラレル変換回路42にてパラレル信号に変換された画像データを処理するロジック回路43を介して、ＬＣＤパネル２のタイミングコントローラ８（図５）に電気的に接続されている。
【００２７】
さらに、レシーバコントロール部41には、各トランスミッタ部12（図１）のコントロール部23での動作モードの切替信号が記憶部19から予め伝送されている。なお、この切替信号は、例えばコンピュータ１（図５）側である画像データ出力回路11側から独立に信号線を用いて伝送、ＬＶＤＳのデータ線にて水平あるいは垂直ブランキング期間に伝送、あるいは、垂直同期信号や水平同期信号のパルス幅を用いて伝送したりする。
【００２８】
また、シリアルパラレル変換回路42には、データ並べ替え部18（図１）におけるデータの並べ替え方法に関する情報およびデータの圧縮の展開方法が予め設定されており、この伝送された情報に従って、並べ替えられ圧縮された画像データS4を再度復元可能となっている。
【００２９】
そして、トランスミッタ部12およびレシーバ部13は、複数の動作モード、すなわち、画像データS4を高速に送信、あるいは受信する処理モードとしての高速モードと、高速モードよりも低いクロック周波数と伝送帯域とにより、高速モードよりも低い消費電力で画像データを低速に送信、あるいは受信する低速処理モードとしての低速モードと、トランスミッタ部12およびレシーバ部13を停止させる停止モードとしてのスリープモードとを有している。
【００３０】
次に、上記一実施の形態の作用効果を説明する。
【００３１】
まず、コンピュータ１のグラフィックチップから出力された例えば図３に示す赤チャンネルＲ、緑チャンネルＧ、青チャンネルＢの画像表示データS1が画像データ出力回路11の画像メモリ15に記憶され、この画像メモリ15に記憶された画像表示データS1の最初の１ライン分が基準データＳ（図１）として基準画像記憶部16に記憶される。
【００３２】
次いで、差分演算部17が、基準画像記憶部16に基準されている基準データＳと画像メモリ15から読み出した画像表示データS1とを比較して差分データS2を生成し、この生成された差分データS2は、データ並べ替え部18に出力され、所定の方法で並べ替えられた並べ替えデータS3が生成される。
【００３３】
このとき、差分データS2は、データの相関が高い場合に、低ビット部分に集中するため、例えば緑チャンネルＧのデータを青チャンネルＢの高ビット側に並べ替えるとともに、赤チャンネルＲのデータを緑チャンネルＧの低ビット側に並べ替えることで、赤チャンネルＲを完全に空ける、すなわち赤チャンネルＲで伝送するデータ量を０とすることができる。
【００３４】
また、緑チャンネルＧでは、高ビット側が空いている状態、すなわち伝送するデータ量が少ない状態、言い換えると殆どが０のデータが連続している状態であるため、データ並べ替え部18の圧縮手段の機能により、例えば図４に示すように１水平期間に７０個のデータが伝送される場合に、例えばランレングス法（連長圧縮法）などにより並べ替えデータS3（図３）を圧縮することで、３７ビットに削減された画像データS4（図１）が出力される。
【００３５】
さらに、データ並べ替え部18では、各チャンネルＲ，Ｇ，Ｂの画像データS4を各トランスミッタ部12に割り振り、この割り振りに伴い、伝送するデータ量が０である状態のトランスミッタ部12、データ量が所定量よりも少なく０よりも多い状態のトランスミッタ部12、および、伝送するデータ量が所定量以上の状態のトランスミッタ部12を、それぞれの状態の継続期間も含めてそれぞれ記憶部19にて記憶する。
【００３６】
そして、上記の記憶部19の記憶に基づき、コントロール部23が各トランスミッタ部12の電源電流調整回路21の電流値I1を制御することで、伝送するデータ量が多いトランスミッタ部12は高速モードで駆動され、伝送するデータ量が少ないトランスミッタ部12は低速モードで駆動され、伝送するデータ量が０のトランスミッタ部12はスリープモードとなる。
【００３７】
このとき、例えば図４に示す例では、７０ビットのデータを３７ビットに削減することで、低速モードのクロック周波数を、３７／７０≒０．５２と、高速モードの約半分のクロック周波数に低減し、伝送帯域を低減する。
【００３８】
さらに、インターフェース部３の各レシーバ部13では、対応する各トランスミッタ部12から伝送された画像データS4が受信される。このとき、記憶部19にて記憶した各トランスミッタ部12の動作モードおよびその継続時間に対応して各レシーバ部13の動作モードおよび継続時間が設定される。
【００３９】
すなわち、レシーバコントロール部41により定電流部35の電流値I2を制御して各レシーバ部13の動作モードを設定する。
【００４０】
この後、シリアルパラレル変換回路42において、画像データ出力回路11側から予め伝送された情報に基づいて、トランスミッタ部12から出力された画像データS4から画像表示データS1を復元するとともに、復元されたシリアルの画像表示データS1をパラレル信号に変換する。
【００４１】
そして、復元された画像表示データS1は、シリアルパラレル変換回路42にてパラレル信号に変換された後、ロジック回路43を経由してタイミングコントローラ８へと出力され、このタイミングコントローラ８により所定のタイミングでゲートドライバ６およびソースドライバ７へと出力され、これらゲートドライバ６およびソースドライバ７によりＬＣＤパネル２の所定の薄膜トランジスタが駆動されて画像データに対応した画像がＬＣＤパネル２の表示領域５に表示される。
【００４２】
上述したように、上記一実施の形態によれば、トランスミッタ部12の動作状態を切り替えるコントロール部23が、トランスミッタ部12で一定期間に伝送するデータ量を検出し、このデータ量が所定量よりも多いトランスミッタ部12を高速モードとし、このデータ量が所定量以下で、かつ、０よりも多いトランスミッタ部12を、消費電力が高速モードよりも少ない低速モードとし、このデータ量が０のトランスミッタ部12を停止させるスリープモードとするなど、伝送するデータ量に応じてトランスミッタ部12の動作モードを動的に切り替えることで、伝送するデータ量が少ないトランスミッタ部12および伝送するデータ量が０のトランスミッタ部12での消費電力を抑制して、低消費電力化が可能になる。
【００４３】
また、レシーバ部13においても、上記トランスミッタ部12と同様に、レシーバコントロール部41が、処理するデータ量に応じてレシーバ部13の動作モードを動的に切り替えることで、処理するデータ量が少ないレシーバ部13および処理するデータ量が０のレシーバ部13での消費電力を抑制して、消費電力をより低減できる。
【００４４】
さらに、差分演算部17にて演算された差分データS2のビットを、同一のトランスミッタ部12内および異なるトランスミッタ部12間でデータ並べ替え部18により並べ替えることで、空いているビットに差分データS2を集中させて所定のトランスミッタ部12が伝送するデータを完全に０にすることも可能になるので、この並べ替えられたデータに対応してトランスミッタ部12、あるいはレシーバ部13の動作モードを動的に切り替えることで、トランスミッタ部12、あるいはレシーバ部13において、確実に低消費電力化できる。
【００４５】
特に、差分データS2は、画像表示データS1の相関が高い場合に低ビット側に集中し、高ビット側が空くため、異なるトランスミッタ部12間で差分データS2を並べ替えることで、複数のトランスミッタ部12の少なくともいずれかを低速モードやスリープモードにすることが可能になり、確実に低消費電力化できる。
【００４６】
そして、差分データS2を差分演算部17の圧縮手段の機能により圧縮することで、伝送するデータ量をより抑制でき、一層の低消費電力化が可能になる。
【００４７】
また、低速モード時にクロック周波数を低減することにより、このクロック周波数に関連する通常のＣＭＯＳ回路などの消費電力をも低減できる。
【００４８】
さらに、動作モードの切替信号を、画像データ出力回路11側から垂直、あるいは水平ブランキング期間にレシーバ部13側に伝送したり、垂直同期信号あるいは水平同期信号のパルス幅を用いて伝送したりする場合には、コンピュータ１側とＬＣＤパネル２側との間に新たな信号線を設ける必要がなく、実装などの面でも有利となる。
【００４９】
なお、上記一実施の形態において、トランスミッタ部12とレシーバ部13とのいずれか一方のみの動作モードを、処理するデータ量に対応して切り替えても、上記一実施の形態と同様の作用効果を奏することができる。
【００５０】
また、低速モードは、伝送帯域およびクロック周波数が異なる２種類を設けて、トランスミッタ部12、あるいはレシーバ部13をより細かく制御することで消費電力の抑制にさらに効果的となる。
【００５１】
さらに、上記一実施の形態では、高速シリアルインターフェースをＬＶＤＳとして説明したが、例えばＴＭＤＳ(Transition Minimized Differential Signaling)など、他のシリアルインターフェースにも適用できる。
【００５２】
そして、データ並べ替え部18での差分データS2の並べ替えの際には、各チャンネルＲ，Ｇ，Ｂ内のみで並べ替えたり、あるいは、各チャンネルＲ，Ｇ，Ｂ間のみで並べ替えたりしてもよい。
【００５３】
また、画像表示装置としては、ＬＣＤパネル２を用いたが、例えば有機ＥＬ表示装置などにも適用できる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態のインターフェースの送信手段側を示すブロック図である。
【図２】同上インターフェースの受信手段側を示すブロック図である。
【図３】同上インターフェースでの画像データの所定の時間間隔でのビット分布を示す説明図である。
【図４】同上インターフェースでの画像データの圧縮方法を示す説明図である。
【図５】同上インターフェースを用いたグラフィックシステムを示す説明図である。
【符号の説明】
【００５５】
２    画像表示装置としてのＬＣＤパネル
３    インターフェースとしてのインターフェース部
12    送信手段としてのトランスミッタ部
13    受信手段としてのレシーバ部
17    差分演算手段としての差分演算部
18    圧縮手段の機能を有するデータ並べ替え手段としてのデータ並べ替え部
23    動作切替手段としてのコントロール部
41    動作切替手段としてのレシーバコントロール部
【図１】
2007206232.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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