(57)【要約】【課題】遅延メモリのパフォーマンスを十分引き出して画像形成速度の高速化や高解像度化に対応可能にした画像形成装置を提供する。【解決手段】遅延メモリ１２０５に対してデータの書き込み／読み出しを行うために、データラインをメモリバスへ接続する複数のバスマスタ１８３０と、遅延メモリの読み出しデータをプリンタエンジン２０９へ出力するタイミングを調整するタイミング調整部１８６０と、動作させる書き込みデータ用バスマスタを切り替えるセレクタ部１８２０と、動作させる読み出しデータ用バスマスタを切り替えるセレクタ部１８５０と、前記遅延メモリに対してアドレスのマッピングを行うメモリコントローラ１２０４とを有する。そして、前記タイミング調整部の調整パラメータに応じて、前記読み出しデータ用バスマスタのメモリバスへの接続を制御する。【選択図】図９
2007181117.tif 000002
【特許請求の範囲】
【請求項１】
シート上に画像を形成する画像形成手段を有し、前記画像形成手段へ順番に搬送されるシートに画像が形成されるタイミングを合わせるために、画像データを一旦遅延メモリに書き込んだ後、該遅延メモリから画像データを読み出して前記画像形成手段へ出力する画像形成装置において、
前記遅延メモリに対してデータの書き込み／読み出しを行うために、データラインをメモリバスへ接続する複数のメモリバスマスタ手段と、
前記遅延メモリの読み出しデータを前記画像形成手段へ出力するタイミングを調整するタイミング調整手段と、
前記複数のメモリバスマスタ手段のうちの、動作させる書き込みデータ用メモリバスマスタを切り替える入力側切り替え手段と、
前記複数のメモリバスマスタ手段のうちの、動作させる読み出しデータ用メモリバスマスタを切り替える出力側切り替え手段と、
前記遅延メモリに対してアドレスのマッピングを行うアドレスマッピング手段とを有し、
前記タイミング調整手段の調整結果に応じて、前記読み出しデータ用メモリバスマスタの前記メモリバスへの接続を制御することを特徴とする画像形成装置。
【請求項２】
前記遅延メモリのメモリ領域は複数のバンクで構成され、前記アドレスマッピング手段によって前記遅延メモリに形成されるメモリ領域構成は、各バンク毎に偶数ラインと奇数ラインの画像データが独立して配置された構成であることを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記遅延メモリのメモリ領域構成を画像解像度に応じて切り替える切り替え手段を有することを特徴とする請求項２に記載の画像形成装置。
【請求項４】
シート上に画像を形成する画像形成手段を有し、前記画像形成手段へ順番に搬送されるシートに画像が形成されるタイミングを合わせるために、画像データを一旦遅延メモリに書き込んだ後、該遅延メモリから画像データを読み出して前記画像形成手段へ出力する画像形成装置の遅延メモリ制御方法であって、
前記遅延メモリに対してデータの書き込み／読み出しを行うために、データラインをメモリバスへ接続する複数のメモリバスマスタ手段と、前記遅延メモリの読み出しデータを前記画像形成手段へ出力するタイミングを調整するタイミング調整手段と、前記複数のメモリバスマスタ手段のうちの、動作させる書き込みデータ用メモリバスマスタを切り替える入力側切り替え手段と、前記複数のメモリバスマスタ手段のうちの、動作させる読み出しデータ用メモリバスマスタを切り替える出力側切り替え手段と、前記遅延メモリに対してアドレスのマッピングを行うアドレスマッピング手段とを設けておき、
前記タイミング調整手段の調整結果に応じて、前記読み出しデータ用メモリバスマスタの前記メモリバスへの接続を制御することを特徴とする画像形成装置の遅延メモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シートに画像が形成されるタイミングを合わせるために利用される遅延メモリを備えた画像形成装置及びその遅延メモリ制御方法に関するものである。
【背景技術】
【０００２】
従来、電子写真方式のカラープリンタには、１つの感光ドラムを有する、いわゆる１Ｄプリンタと、複数の感光ドラムを有する、いわゆる４Ｄプリンタ（タンデムプリンタ）とが広く知られている。
【０００３】
１Ｄプリンタでは、中間転写体と呼ばれる媒体、もしくは用紙を貼り付けた転写ドラムをそれぞれ４回転させることにより、イエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の４色分の画像形成を行っている。一方、４Ｄプリンタでは、各４色分の感光ドラムが独立に存在するので、一度に４色分の画像を形成することが可能である。したがって、用紙の移動速度が同じである場合、４Ｄプリンタでは１Ｄプリンタより通常４倍のプリント速度が実現できる。
【０００４】
但し、４Ｄプリンタでは、複数の感光ドラムがそれぞれ所定の間隔で配置されている。そのため、スキャナ等により読み取られたレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の各色画像信号を画像処理してＹＭＣＫの４色に変換した後、各色の感光ドラムの間隔分だけ画像信号を遅延させる必要がある。したがって、画像信号を遅延させるための遅延メモリを必要とする。また、用紙の移動速度が同じである場合、プリントスピードを高速にするためには、プリント時の用紙と用紙の間隔である、いわゆる紙間を短くする必要がある。
【０００５】
従来では、遅延メモリに対するデータの読み書き（アクセス）の制御を行うメモリコントローラを備え、４Ｄプリンタにおける上記遅延メモリを制御する画像形成装置としては、例えば特許文献１に提案されるものがあった。この画像形成装置では、複数ページ分の主走査方向長さ及び副走査方向長さを管理し、特別な設定を行うことなく、搬送される用紙の紙間を短くすることができる。
【特許文献１】特開２００４−９３９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の技術では、上記メモリコントローラに対する制御は単純なアドレスマッピングを行うものだけであり、遅延メモリの持つ帯域幅を有効に活用するものではなかった。さらに、遅延メモリに対するアクセスのタイミングを制御する機構が存在せず、そのためにアドレスミスが発生していた。このような要因から、プリンタ速度の高速化に対応するには、遅延メモリとしてより高速なメモリを利用するなどの別の手法を採らなければならなかった。
【０００７】
また、プリント画像の解像度に依存する構成になっていたことから、高解像度化にも非対応な構成となっていた。
【０００８】
本発明は上記従来の問題点に鑑み、遅延メモリのパフォーマンスを十分引き出して画像形成速度の高速化や高解像度化に対応可能にした画像形成装置及びその遅延メモリ制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は上記目的を達成するため、シート上に画像を形成する画像形成手段を有し、前記画像形成手段へ順番に搬送されるシートに画像が形成されるタイミングを合わせるために、画像データを一旦遅延メモリに書き込んだ後、該遅延メモリから画像データを読み出して前記画像形成手段へ出力する画像形成装置において、前記遅延メモリに対してデータの書き込み／読み出しを行うために、データラインをメモリバスへ接続する複数のメモリバスマスタ手段と、前記遅延メモリの読み出しデータを前記画像形成手段へ出力するタイミングを調整するタイミング調整手段と、前記複数のメモリバスマスタ手段のうちの、動作させる書き込みデータ用メモリバスマスタを切り替える入力側切り替え手段と、前記複数のメモリバスマスタ手段のうちの、動作させる読み出しデータ用メモリバスマスタを切り替える出力側切り替え手段と、前記遅延メモリに対してアドレスのマッピングを行うアドレスマッピング手段とを有し、前記タイミング調整手段の調整結果に応じて、前記読み出しデータ用メモリバスマスタの前記メモリバスへの接続を制御することを特徴とする。
【００１０】
また、本発明は、シート上に画像を形成する画像形成手段を有し、前記画像形成手段へ順番に搬送されるシートに画像が形成されるタイミングを合わせるために、画像データを一旦遅延メモリに書き込んだ後、該遅延メモリから画像データを読み出して前記画像形成手段へ出力する画像形成装置の遅延メモリ制御方法であって、前記遅延メモリに対してデータの書き込み／読み出しを行うために、データラインをメモリバスへ接続する複数のメモリバスマスタ手段と、前記遅延メモリの読み出しデータを前記画像形成手段へ出力するタイミングを調整するタイミング調整手段と、前記複数のメモリバスマスタ手段のうちの、動作させる書き込みデータ用メモリバスマスタを切り替える入力側切り替え手段と、前記複数のメモリバスマスタ手段のうちの、動作させる読み出しデータ用メモリバスマスタを切り替える出力側切り替え手段と、前記遅延メモリに対してアドレスのマッピングを行うアドレスマッピング手段とを設けておき、前記タイミング調整手段の調整結果に応じて、前記読み出しデータ用メモリバスマスタの前記メモリバスへの接続を制御することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、遅延メモリのパフォーマンスを十分引き出すことができ、画像形成速度の高速化や高解像度化に対応することが可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
［第１の実施の形態］
＜画像形成システムの構成＞
図１は、本発明の画像形成装置を備えた画像形成システムの構成を示すブロック図である。
【００１４】
コンピュータ１０２は、ネットワーク１０１に接続されたサーバである。また、コンピュータ１０３ａ、１０３ｂは、同じくネットワーク１０１に接続されたクライアントである。図示していないが、クライアントはこれらの他にも多数接続されている。以下、これらのクライアントを代表してクラアント１０３と表記する。
【００１５】
また、ネットワーク１０１には、本発明の画像形成装置の一例であるＭＦＰ（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  ｐｅｒｉｐｈｅｒａｌ：マルチファンクション周辺機器）１０４が接続されている。ＭＦＰ１０４は、フルカラーでスキャン、プリントなどが可能なカラー４ドラムＭＦＰである。また、図示していないが、ネットワーク１０１には、ＭＦＰ、スキャナ、プリンタ、ＦＡＸなどのその他の機器も接続されている。
【００１６】
ここで、コンピュータ１０３では、いわゆるＤＴＰ（Ｄｅｓｋ  Ｔｏｐ  Ｐｕｂｌｉｓｈｉｎｇ：デスクトップパブリッシング）を実行するアプリケーションソフトウェアが動作し、各種の文書・図形が作成・編集される。コンピュータ１０３は、作成された文書・図形をＰＤＬ（Ｐａｇｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ：ページ記述言語）に変換し、ネットワーク１０１を介してＭＦＰ１０４に送り、プリントアウトする。
【００１７】
ＭＦＰ１０４は、コンピュータ１０２、１０３とネットワーク１０１を介して情報交換できる通信手段を有しており、ＭＦＰ１０４の情報や状態をコンピュータ１０２、１０３側に逐次知らせる。さらに、コンピュータ１０２、１０３は、その情報を受けて動作するユーティリティソフトウェアを有しており、ＭＦＰ１０４はコンピュータ１０２、１０３により管理される。
【００１８】
＜ＭＦＰ１０４の構成＞
図２は、ＭＦＰ１０４の構成を示すを示すブロック図である。
【００１９】
ＭＦＰ１０４は、４ドラム形式のフルカラープリンタを有する。また、ＭＦＰ１０４は、画像読み取りを行うスキャナ部２０１、そのスキャン画像データを画像処理するスキャナＩＰ部２０２を備えている。さらに、ファクシミリなどに代表される電話回線を利用した画像の送受信を行うＦＡＸ部２０３を備えている。また、ネットワークを利用して画像データや装置情報をやり取りするＮＩＣ（Network Interface Card）部２０４、及びコンピュータ１０３から送られてきたページ記述言語（ＰＤＬ）を画像信号に展開するＰＤＬ部２０５も備えている。ＭＦＰ１０４の使い方に応じて、コア部２０６は、画像信号を一時保存したり、経路を決定する。
【００２０】
コア部２０６から出力された画像データは、プリンタＩＰ部２０７で画像処理された後、画像形成のためにプリンタエンジン２０９に送られる。プリンタエンジン２０９でプリントアウトされたシートはフィニッシャ部２１０に送り込まれると、シートの仕分け処理やシートの仕上げ処理が行われる。
【００２１】
また、ディスプレイ部２１１は、画像をプリントアウトせずに画像の内容を確認したり、プリントアウトする前に画像の様子を確認する、いわゆるプレビューのために用いられる。
【００２２】
＜プリンタＩＰ部２０７の構成＞
図３は、図２中のプリンタＩＰ部２０７の構成を示すブロック図である。
【００２３】
同図において、７０１は出力マスキング／ＵＣＲ回路であり、Ｃ１，Ｍ１，Ｙ１信号を画像形成装置のトナー色であるＣ，Ｍ，Ｙ，Ｋ信号に補正して出力する。
【００２４】
７０２はガンマ補正（変換）部であり、ガンマ補正部７０２では、Ｃ，Ｍ，Ｙ，Ｋ信号がトナーの色味諸特性を考慮したルックアップテーブル（ＬＵＴ）ＲＡＭを使って画像出力のためのＣ，Ｍ，Ｙ，Ｋデータに変換される。７０３は空間フィルタであり、空間フィルタ７０３でエッジ強調またはスムージングが施される。
【００２５】
７０４はドラム遅延部であり、各色毎に感光ドラムの遅延に必要なメモリを含む。ドラム遅延部７０４で各色毎に遅延された画像信号は、ＰＷＭ部２０８に送られる。
【００２６】
＜ＭＦＰ１０４のプリンタエンジン２０９の構成＞
図４は、ＭＦＰ１０４におけるプリンタエンジン２０９のハードウェア構成を示す概略断面図である。
【００２７】
このプリンタエンジン２０９は、４ドラムタイプのカラープリンタで構成されている。同図において、９１３はポリゴンミラーであり、４つの半導体レーザ発振器８０５から発光された４本のレーザ光を受ける。その中の１本はミラー９１４、９１５、９１６を経て感光ドラム９１７を走査する。他の１本はミラー９１８、９１９、９２０を経て感光ドラム９２１を走査し、また他の１本は９２２、９２３、９２４を経て感光ドラム９２５を走査する。さらに、残りの１本はミラー９２６、９２７、９２８を経て感光ドラム９２９を走査する。
【００２８】
また、９３０はイエロー（Ｙ）のトナーを供給する現像器であり、レーザ光によって感光ドラム９１７上に形成された静電潜像に対し、イエローのトナー像を形成する。９３１はマゼンダ（Ｍ）のトナーを供給する現像器であり、レーザ光によって感光ドラム９２１上に形成された静電潜像に対し、マゼンダのトナー像を形成する。９３２はシアン（Ｃ）のトナーを供給する現像器であり、レーザ光によって感光ドラム９２５上に形成された静電潜像に対し、シアンのトナー像を形成する。９３３はブラック（Ｋ）のトナーを供給する現像器であり、レーザ光によって感光ドラム９２９上に形成された静電潜像に対し、ブラックのトナー像を形成する。これら４色（Ｙ，Ｍ，Ｃ，Ｋ）のトナー像はシートに転写されると、フルカラーの出力画像を得ることができる。
【００２９】
シートカセット９３４、９３５及び手差しトレイ９３６のいずれか１つから供給されたシートは、レジストローラ９３７を経て、転写ベルト９３８上に吸着されて搬送される。この給紙のタイミングと同期するように、予め感光ドラム９１７、９２１、９２５、９２９には、各色のトナーが現像されており、シートの搬送とともにトナーがシートに転写される。
【００３０】
各色のトナーが転写されたシートは、分離されて搬送ベルト９３９により搬送され、定着器９４０によりトナーがシートに定着される。定着器９４０を抜けたシートは、フラッパ９５０により一旦、下方向に導かれてシートの後端がフラッパ９５０を抜けた後、スイッチバックして排出される。これにより、フェイスダウン状態で排出され、先頭ページから順にプリントしたときに正しい順番となる。
【００３１】
なお、４つの感光ドラム９１７、９２１、９２５、９２９は、距離ｄをおいて、等間隔に配置されている。また、シートは、搬送ベルト９３９により一定速度ｖで搬送されると、このタイミングで同期がとられて、４つの半導体レーザ８０５は駆動される。
【００３２】
＜ドラム遅延部７０４の構成＞
図５は、図３中のドラム遅延部７０４の内部構成を示すブロック図である。
【００３３】
同図において、１２０１は同期制御部である。同期制御部１２０１には、主走査有効区間保持部１２０１ａ及び副走査有効区間保持部１２０１ｂが設けられている。主走査有効区間保持部１２０１ａは、後述する主走査有効区間信号ｈｅｎｂ＿ｉｎの長さを３ページ分保持可能である。同様に、副走査有効区間保持部１２０１ｂは後述する副走査有効区間信号ｖｅｎｂ＿ｉｎの長さを３ページ分保持可能である。１２０２はデータ変換部である。１２０３はアドレス生成部である。１２０４はメモリコントローラである。１２０５は同期ダイナミックランダムアクセスメモリ（ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＳＤＲＡＭ）から成る遅延メモリである。
【００３４】
同期制御部１２０１には、以下に示す画像同期信号が入力される。
【００３５】
ｖｓｙｎｃ＿ｉｎ  ＝副走査方向の同期スタート信号
ｖｅｎｂ＿ｉｎ  ＝副走査方向の有効区間信号
ｈｓｙｎｃ＿ｉｎ  ＝主走査方向の同期スタート信号
ｈｅｎｂ＿ｉｎ  ＝主走査方向の有効区間信号
ｐｖｓｙｎｃ＿ｉｎ  ＝プリンタの副走査起動信号
ｐｈｓｙｎｃ＿ｉｎ  ＝プリンタの主走査起動信号
これらの信号は、それぞれＬレベルでアクティブとなる。ここで、副走査方向の有効区間信号ｖｅｎｂ＿ｉｎ及び主走査方向の有効区間信号ｈｅｎｂ＿ｉｎは、入力される画像サイズに応じてページ毎に変化する。また、プリンタの副走査起動信号ｐｖｓｙｎｃ＿ｉｎ及びプリンタの主走査起動信号ｐｈｓｙｎｃ＿ｉｎは、プリンタから入力される画像信号を要求する起動信号であり、入力タイミングは各色毎に異なる。また、同期制御部１２０１から、以下に示す制御信号が出力される。
【００３６】
ｃｏｕｎｔ１６  ＝４ビットカウンタから構成され、１６サイクルをカウントする１６カウンタ信号
ｖｅｎｂ＿ｗｒ  ＝データライト用の副走査有効区間信号
ｈｅｎｂ＿ｗｒ  ＝データライト用の主走査有効区間信号
ｖｅｎｂ＿ｒｄ  ＝データリード用の副走査有効区間信号
ｈｅｎｂ＿ｒｄ  ＝データリード用の主走査有効区間信号
ｈｅｎｂ＿ｖｏ  ＝データ出力用の主走査有効区間信号
ｈｅｎｂ＿ｒｅｆ  ＝遅延メモリのリフレッシュ制御用の主走査有効区間信号
これらの信号は、ｃｏｕｎｔ１６を除き、Ｈレベルでアクティブとなる。また、データ変換部１２０２は、空間フィルタ７０３から４ビットの画像データｄａｔａ＿ｉｎを入力し、４画素毎に１６ｂｉｔのデータとして一時記憶する。その後、同期制御部１２０１からの同期信号により、所定のタイミングで１６ｂｉｔのデータを遅延メモリ１２０５に転送する。転送された画像データは、遅延メモリ１２０５でライトされる。また、遅延メモリ１２０５からリードされた１６ｂｉｔの画像データは、４ｂｉｔｘ４画素分に変換され、ｄａｔａ＿ｏｕｔとして出力される。
【００３７】
アドレス生成部１２０３は、同期制御部１２０１からの制御信号により、遅延メモリ１２０５のアドレスを生成する。アドレスとして、ライト用及びリード用のアドレスをそれぞれ生成する。同期制御部１２０１からの同期信号であるデータライト用の副走査有効区間信号ｖｅｎｂ＿ｗｒ及びデータライト用の主走査有効区間信号ｈｅｎｂ＿ｗｒがアクティブであるとき、１６サイクル毎にライト用アドレスが更新される。同様に、データリード用の副走査有効区間信号ｖｅｎｂ＿ｒｄ及びデータリード用の主走査有効区間信号ｈｅｎｂ＿ｒｄがアクティブであるとき、１６サイクル毎にリード用アドレスが更新される。
【００３８】
それぞれのアドレスは、遅延メモリ１２０５のアドレス形式に変換され、ＳＤＲＡＭアドレスｒａｍ＿ａｄ及びＳＤＲＡＭバンクアドレスｒａｍ＿ｂａとして出力される。
【００３９】
メモリコントローラ１２０４は、同期制御部１２０１からの制御信号により、遅延メモリ１２０５のリードライトのコマンド制御に必要な信号を生成する。この信号としては、チップセレクト信号ｒａｍ＿ｃｓ、ＲＡＳ信号ｒａｍ＿ｒａｓ、ＣＡＳ信号ｒａｍ＿ｃａｓ、ライト信号ｒａｍ＿ｗｅがある。また、リフレッシュ制御用の主走査有効区間信号ｈｅｎｂ＿ｒｅｆに応じて、遅延メモリ１２０５のリフレッシュ動作に必要なコマンド制御信号の生成を行う。
【００４０】
＜ドラム間の画像遅延補償の原理＞
（Ａ）ドラム遅延部７０４の制御タイミング
図６は、ドラム遅延部７０４の主走査方向の制御信号の変化を示すタイミングチャートである。
【００４１】
ドラム遅延部７０４は、前述したように、主走査有効区間信号ｈｅｎｂ＿ｉｎの長さをページ毎に記憶する主走査有効区間保持部１２０１ｂを有し、３ページ分記憶することが可能である。
【００４２】
まず、１ページ目の副走査有効区間信号ｖｅｎｂ＿ｉｎが入力される（ｐａｇｅ０＿ｗｒ）。さらに、主走査有効区間信号ｈｅｎｂ＿ｉｎと同時に画像信号ｄａｔａ＿ｉｎが入力される。データは１ページ目の主走査有効区間  （ｄａｔａ＿ｖａｌｉｄ＿ｐ０）分入力され、１６クロック分を１つのブロック（ｗ０）として一時記憶され、１６クロック単位でブロックにまとめられる（ｗ１，ｗ２）。
【００４３】
一時記憶された画像データは、ライト用主走査有効区間信号ｈｅｎｂ＿ｗｒの区間、ｒａｍ＿ｄａｔａとして遅延メモリ１２０５に出力され、複数の画像データが遅延メモリ１２０５に記憶される。ここで、前述したように、主走査有効区間（ｄａｔａ＿ｖａｌｉｄ＿ｐ０）の長さは、主走査有効区間保持部１２０１ｂに記憶されている。以下同様に、次のラインのデータｗ３，ｗ４，ｗ５が入力され、同様に遅延メモリ１２０５に書き込まれる。
【００４４】
次に、プリンタから１ページ目の副走査起動信号ｐｖｓｙｎｃ＿ｉｎ及び主走査起動信号ｐｈｓｙｎｃ＿ｉｎが入力されると（ｐａｇｅ０＿ｒｄ）、同期制御部１２０１はリード用主走査有効区間信号ｈｅｎｂ＿ｒｄを生成する。このリード用主走査有効区間信号ｈｅｎｂ＿ｒｄは、主走査有効区間保持部１２０１ｂに記憶されていた主走査有効区間（ｄａｔａ＿ｖａｌｉｄ＿ｐ０）と同じ区間を生成される。
【００４５】
リード用主走査有効区間信号ｈｅｎｂ＿ｒｄのうち、ライト動作をしていない区間、遅延メモリ１２０５からリード動作を行い、画像データｗ０に対応した１６ｂｉｔの画像データｒ０の読み出しを行う。読み出された画像データｒ０は、データ変換部１２０２で４ｂｉｔの画像データに変換され、ｄａｔａ＿ｏｕｔとして出力される。以下同様に、１６クロック毎にｒ１，ｒ２のデータが出力される。
【００４６】
続いて、２ページ目の副走査有効区間信号ｖｅｎｂ＿ｉｎが入力された場合を示す。ここでは、２ページ目の主走査区間信号の長さｄａｔａ＿ｖａｌｉｄ＿ｐ１が１ページ目の主走査区間信号の長さｄａｔａ＿ｖａｌｉｄ＿ｐ０とは異なる場合を示す。画像データは、２ページ目の主走査有効区間（ｄａｔａ＿ｖａｌｉｄ＿ｐ１）分入力され、１６クロック分を１つのブロック（ｗａ）として一時記憶され、１６クロック単位でブロックにまとめられる（ｗａ，ｗｂ）。一時記憶された画像データは、ライト用主走査有効区間信号ｈｅｎｂ＿ｗｒの区間、ｒａｍ＿ｄａｔａとして遅延メモリ１２０５に出力され、複数の画像データが遅延メモリ１２０５に記憶される。ここで、主走査有効区間（ｄａｔａ＿ｖａｌｉｄ＿ｐ１）の長さは、前述したように、主走査有効区間保持部１２０１ｂに記憶されている。
【００４７】
そして、プリンタから主走査起動信号ｐｈｓｙｎｃ＿ｉｎが入力されると、遅延メモリ１２０５から１ページ目の画像データｗ３に対応する１６ｂｉｔの画像データｒ３を読み出し、４ｂｉｔの画像データに変換した後、ｄａｔａ＿ｏｕｔとして出力する。以下同様に、ｒ４，ｒ５の画像データが読み出される。ここで、リード用の主走査有効区間信号ｈｅｎｂ＿ｒｄは、記憶されている１ページ目の主走査区間信号の長さｄａｔａ＿ｖａｌｉｄ＿ｐ０分だけ出力されることになる。
【００４８】
さらに、プリンタから２ページ目の副走査起動信号ｐｖｓｙｎｃ＿ｉｎ及び主走査起動信号ｐｈｓｙｎｃ＿ｉｎが入力される（ｐａｇｅ１＿ｒｄ）。すると、遅延メモリ１２０５から２ページ目の画像データｗａに対応する１６ｂｉｔの画像データｒａを読み出し、４ｂｉｔの画像データに変換した後、ｄａｔａ＿ｏｕｔとして出力する。以下同様に、画像データｗｂが読み出される。ここで、リード用の主走査有効区間信号ｈｅｎｂ＿ｒｄは、記憶されている２ページ目の主走査区間信号の長さｄａｔａ＿ｖａｌｉｄ＿ｐ１分だけ出力されることになる。
【００４９】
このようにして、本実施形態では、ライト時の主走査有効区間信号ｈｅｎｂ＿ｉｎの長さを３ページ分記憶しておき、リード時に各ページに対応したリード用の主走査有効区間信号ｈｅｎｂ＿ｒｄを生成する。これにより、異なるページの遅延メモリ１２０５のライトとリードが同じ区間になった場合でも、途中で設定を変更することなく、問題なく動作させることが可能となる。
【００５０】
（Ｂ）ドラム遅延部７０４の副走査制御
図７及び図８は、ドラム遅延部７０４の副走査方向の制御信号の変化を示すタイミングチャートである。
【００５１】
ここで、ｌｉｎｅ０，１，２…は副走査方向のライン数を表している。また、ｐａｇｅ＿ｗｒ及びｐａｇｅ＿ｒｄは、それぞれライト時及びリード時のページを管理するカウンタであり、ページ毎に０，１，２，０・・・とカウントアップを行う。但し、図７の例では、ページ数は値１であるので、カウントは「０」のままである。
【００５２】
また、ｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０、ｖｅｎｂ＿ｒｄ＿ｃｎｔｒ１、ｖｅｎｂ＿ｒｄ＿ｃｎｔｒ２は、それぞれカウンタｐａｇｅ＿ｗｒ，ｐａｇｅ＿ｒｄの各ページに対応した副走査方向のリードライト動作を管理するアップダウンカウンタである。それぞれライト動作時にライン毎にカウントアップ、リード動作時にライン毎にカウントダウンを行う。
【００５３】
例えば、アップダウンカウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ２は、ｐａｇｅ＿ｗｒ＝２且つｖｅｎｂ＿ｉｎ＝０のとき、ライン毎にカウントアップし、ｐａｇｅ＿ｒｄ＝２且つｖｅｎｂ＿ｒｄ＿ｃｎｔｒ２が０でないとき、ライン毎にカウントダウンを行う。
【００５４】
また、カウンタａｄ＿ｗｒ及びａｄ＿ｒｄは、それぞれライトアドレス及びリードアドレスがライン毎に変化し、アドレスの最大値である「９」の次に「０」に戻るようになっている。
【００５５】
図７では、出力される画像の副走査方向の長さの方がドラム間隔より長い場合が示されており、ドラム間隔が５ラインで、出力画像の副走査長さが１６ラインである。ライン０では、副走査有効区間信号ｖｅｎｂ＿ｉｎ及び画像データｄａｔａ＿ｉｎが入力されると、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０は、ｖｅｎｂ＿ｉｎ＝０のとき、ライン毎にカウントアップを行い、ライン７で値５までカウントアップしている。
【００５６】
次に、プリンタの副走査起動信号ｐｖｓｙｎｃ＿ｉｎが入力されると、リード用副走査区間信号ｖｅｎｂ＿ｒｄを「１」に設定する。また、ｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０はライン８で一旦、値６にカウントアップするが、リード動作を行っているので、同じライン中に値５にカウントダウンを行う。
【００５７】
以後、ライン１８までライト動作及びリード動作を同時に行っているので、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０は、値６と値５のみカウントしている。さらに、ライン１９では、ライト動作が終了し（画像データが入力されないため）、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０は、値４にカウントダウンし、以後、ライン２３で値０になるまでカウントダウンする。カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０が値０になった次のライン２４で、リード用副走査有効区間信号ｖｅｎｂ＿ｒｄ＝０を設定し、リード動作が終了する。
【００５８】
図８では、出力される画像の副走査方向の長さの方がドラム間隔より短く、且つページ毎に副走査方向の長さが異なる場合が示されている。ドラム間隔が７ラインで、出力画像の副走査方向の長さが１ページ目３ライン、２ページ目６ライン、３ページ目４ライン、４ページ目２ライン、５ページ目２ラインである。
【００５９】
ライン１からライン３まで１ページ目の画像データが入力され、ｐａｇｅ＿ｗｒ＝０として、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０が値３になるまでカウントアップする。次に、ライン６からライン１１まで２ページ目の画像データが入力され、ｐａｇｅ＿ｗｒ＝１にカウントアップするとともに、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ１が値６になるまでカウントアップする。
【００６０】
また、ライン８から１ページ目のデータリードがスタートし、ｐａｇｅ＿ｒｄ＝０として、以後カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０がカウントダウンを行う。そして、ライン１０で値０となり、ライン１１でリード用副走査区間信号ｖｅｎｂ＿ｒｄ＝０とすることにより、１ページ目のリード動作を止める。さらに、ライン１３から２ページ目のデータリードがスタートし、ｐａｇｅ＿ｒｄ＝１にカウントアップするとともに、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ１がカウントダウンを行う。そして、ライン１８で値０となり、ライン１９でリード用副走査区間信号ｖｅｎｂ＿ｒｄ＝０とすることにより、２ページ目のリード動作を止める。
【００６１】
また、ライン１４から１７まで３ページ目の画像データが入力され、ｐａｇｅ＿ｗｒ＝２にカウントアップするとともに、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ２が値４になるまでカウントアップする。そして、ライン２０、２１で４ページ目の画像データが入力され、ｐａｇｅ＿ｗｒ＝０に戻るとともに、カウンタｖｅｎｂ＿ｒｄ＿ｃｎｔｒ０が値２になるまでカウントアップする。以下同様に、データ入力によるライト動作とリード動作が繰り返される。
【００６２】
このようにして、リード時の副走査有効区間信号ｖｅｎｂ＿ｒｄを３つのカウンタで管理することにより、出力される画像の副走査方向の長さの方がドラム間隔より短く、且つページ毎に副走査方向の長さが異なる場合においても、ページ毎に設定を変えることなく、動作させることが可能である。
【００６３】
＜本実施の形態の特徴的な構成及び動作＞
次に、本実施の形態の特徴的な構成及び動作、即ち遅延メモリのメモリ領域マッピング構成と、遅延メモリ１２０５に対するアクセスタイミング調整機構について説明する。
【００６４】
（Ａ）特徴部分の構成
図９は、本発明の第１の実施の形態に係る画像形成装置（ＭＦＰ１０４）の特徴部分の構成を示すブロック図であり、図中の太線によって示されているものがデータ線であり、細線によって示されているのが制御信号線等である。
【００６５】
本実施の形態のＭＦＰ１０４は、上述した図５に示すようなドラム間の画像遅延補償を行う構成に加えて、更に本発明の特徴部分に対応した遅延補償コントローラ１８００を備えている。遅延補償コントローラ１８００は、メモリコントローラ１２０４と協働として遅延メモリに対してアドレスのマッピングを行って本実施の形態の特徴を成すメモリ領域を遅延メモリに設定する機能を有する。さらに、画像データの副走査方向の入出力制御を行って遅延メモリに対するアクセスタイミングを調整する機能を備えている。
【００６６】
遅延補償コントローラ１８００には、プリンタコントローラ１８０１（図２のコア部２０６やプリンタＩＰ部２０７等を含む）とプリンタエンジン１８０２が接続されており、さらに、メモリコントローラ１２０４を介して、遅延メモリ１２０５が接続されている。
【００６７】
例えばＳＤＲＡＭから成る遅延メモリ１２０５は、図９に示すように例えば４つのバンク（ＢＡＮＫ０〜ＢＡＮＫ３）を備えている。各バンクは、行と列に配置され、遅延メモリ１２０５に対するアクセス（データの読み／書き）時に、特定のバンクにおける特定の行が、メモリコントローラ１２０４からの行アドレス及びバンクアドレスによってアクティブとなる。また、メモリコントローラ１２０４からの列アドレスによって特定の列が選択される。このようにして選択された特定の行／列アドレスのメモリロケーションにデータが書き込まれるか、または該メモリロケーションから読み出される。
【００６８】
次に、遅延補償コントローラ１８００の内部構成について説明する。
【００６９】
プリンタコントローラ１８０１から入力される画像データ（つまり図２のプリンタＩＰ部２０７から出力された画像データ）は、バッファ部１８１０によってバッファリングされる。その後、セレクタ部１８２０を通過し、ライト用のバスマスタ部１８３０へ渡される。バスマスタ部１８３０は、遅延メモリ１２０５にデータを書き込むためにデータ線をメモリバスへ接続する。
【００７０】
メモリリードについても同様である。即ち、遅延メモリ１２０５からのリードデータを、リード用のバスマスタ部１８４０からセレクタ部１８５０を通して、出力データタイミング調整部１８６０を経てプリンタエンジン１８０２へ出力する構成となっている。ここで、バスマスタ部１８３０、１８４０はそれぞれ、画像データのラインに対応して４つのバスマスタＷｒ０〜Ｗｒ３，Ｒｄ０〜Ｒｄ３から成り、各バスマスタを調停するメモリバス調停回路１８７０により、メモリコントローラ１８０３に接続される。また、バッファ部１８１０及び出力データタイミング調整部１８６０も、画像データのラインに対応して４つずつ配置されている。
【００７１】
また、入力側のセレクタ部１８２０は、動作させるライト用バスマスタＷｒ０〜Ｗｒ３を入力画像データのライン単位で切り替える。出力側のセレクタ部１８５０は、動作させるリード用バスマスタＲｄ０〜Ｒｄ３を出力画像データのライン単位で切り替える。出力データタイミング調整部１８６０は、遅延メモリ１２０５から読み出された出力画像データをプリンタエンジン２０９へ出力するタイミングを調整する。
【００７２】
（Ｂ）遅延メモリのメモリ領域マッピング
次に、遅延メモリ１２０５のメモリ領域マッピングについて説明する。
【００７３】
図１０（ａ），（ｂ）は、本実施の形態に係る画像形成装置における遅延メモリ１２０５の第１のメモリ領域マッピング例を説明するための概念図である。
【００７４】
本例は、同図（ａ）に示すように、画像形成装置が低解像度構成である場合のメモリ領域マッピング例である。この場合、ドラム間隔は色毎に増加していくことから、色毎にメモリ領域のマッピングを決定することが可能な構成となっている。即ち、図１０（ｂ）に示すように、イエロー（Ｙ）とマゼンダ（Ｍ）の画像データは、遅延メモリ１２０５におけるメモリ領域１８０４のバンク（ＢＡＮＫ０）の領域４ａ，４ｂに書き込まれる。シアン（Ｃ）の画像データは、バンク（ＢＡＮＫ１）とバンク（ＢＡＮＫ２）に跨った領域４ｃに書き込まれる。また、ブラック（Ｋ）の画像データは、バンク（ＢＡＮＫ２）とバンク（ＢＡＮＫ３）に跨った領域４ｄに書き込まれる。
【００７５】
本例では、ライト用のセレクタ部１８２０及びリード用のセレクタ１部８５０による切り替え動作は行われない。４つのバッファ０〜３にそれぞれ、イエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の画像データがバッファリングされると、各々バスマスタＷｒ０〜Ｗｒ３がそれぞれ対応する画像データを遅延メモリ１２０５に書き込むように動作する。
【００７６】
データの読み出し時についても同様である。即ち、バスマスタＲｄ０〜Ｒｄ３が、それぞれ対応するイエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の画像データを遅延メモリ１２０５から読み出すように動作し、各出力データタイミング調整部０〜３へ送る。
【００７７】
図１１及び図１２（ａ），（ｂ）は、本実施の形態に係る画像形成装置の遅延メモリ１２０５の第２のメモリ領域マッピング例を説明するための概念図である。
【００７８】
本例は、画像形成装置が中解像度構成である場合のメモリ領域マッピング例である。図１１に示すように、例えば副走査方向の解像度が２倍になったケースである。この場合は、図９に示す遅延補償コントローラ１８００、メモリコントローラ１２０４及び遅延メモリ１２０５から成る構成を２組設け、ライト用セレクタ部１８２０及びリード用セレクタ部１８５０による切り替え動作を行う。
【００７９】
画像形成装置が中解像度構成である場合、ライト用のバスマスタ部１８３０では、バスマスタＷｒ０とＷｒ１が交互に動作する。例えば、第１グループの画像データ（例えば、イエロー（Ｙ）画像の奇数ラインＹ０／Ｙ１）がバッファ０，１に蓄積される。すると、バスマスタＷｒ０がバッファ０，１内のデータを、遅延メモリ１２０５におけるメモリ領域１８０４のバンク（ＢＡＮＫ０）の領域４ｅに書き込む。
【００８０】
さらに、第２グループの画像データ（例えば、イエロー（Ｙ）画像の偶数ラインＹ０／Ｙ１）がバッファ０，１に蓄積される。すると、バスマスタＷｒ１が動作してバッファ０，１内のデータを、メモリ領域１８０４のバンク（ＢＡＮＫ０）の領域４ｆに書き込む。
【００８１】
テータ読み出し時についても同様であり、前記第１グループのデータの読み出しの際には、バスマスタＲｄ０が遅延メモリ１２０５からデータを読み出し、セレクタ部１８５０を通じて、出力データタイミング調整部０，１にそれぞれ振り分ける。また、前記第２グループのデータの読み出しの際には、バスマスタＲｄ１が遅延メモリ１２０５からデータを読み出し、セレクタ部１８５０を通じて、出力データタイミング調整部０，１に振り分ける。
【００８２】
同様に、残りのライト用バスマスタＷｒ２，３、リード用バスマスタＲｄ２，３、及びバッファ２，３は、別の色の画像データ（例えば、ブラック（Ｋ）画像の偶数ラインＫ０／Ｋ１、奇数ラインＫ０／Ｋ１）の制御に利用する。これによって、例えば、図１２（ａ）に示すように、ブラック（Ｋ）画像の偶数ラインＫ０／Ｋ１が遅延メモリ１２０５におけるメモリ領域１８０４のバンク（ＢＡＮＫ０〜２）に跨った領域４ｇに書き込まれる。さらに、ブラック（Ｋ）画像の奇数ラインＫ０／Ｋ１が遅延メモリ１２０５におけるメモリ領域１８０４のバンク（ＢＡＮＫ２，３）に跨った領域４ｈに書き込まれる。そして、前記各領域からのテータ読み出しが前記同様に行われる。
【００８３】
このように１組目の遅延メモリ１２０５上のマッピングを、上記２色の画像の奇数と偶数ラインで分割して行う。また、２組目の遅延メモリ１２０５に対するマッピングについても、例えば、図１２（ｂ）に示すように、マゼンダ（Ｍ）画像の奇数と偶数ラインＭ０／Ｍ１、並びにシアン（Ｃ）画像の奇数と偶数ラインＣ０／Ｃ１について、同様に行う。
【００８４】
（Ｃ）画像データの出力制御
次に、上記構成において、遅延メモリ１２０５から読み出される画像データの出力制御について説明する。
【００８５】
Ｉ．副走査方向の出力制御
まず、図１３を参照して、画像データの副走査方向の出力制御について説明する。
【００８６】
図１３は、本実施の形態に係る画像形成装置における副走査方向の出力制御を示すタイミングチャートである。
【００８７】
出力データタイミング調整部１８６０は、プリンタエンジン２０９によるリクエスト信号２２２０の発行時からプリンタエンジン２０９へ画像データを出力するまでのタイミングの調整を行っている。そのタイミングをパラメータＲｅｇ＿Ｖｓｔａｒｔ（図１３参照）によって実現する。即ち、出力データタイミング調整部１８６０は、パラメータＲｅｇ＿Ｖｓｔａｒｔに応じて、出力データ用バスマスタＲｄ０〜Ｒｄ３のメモリバスへの接続動作を制御する。
【００８８】
一方、図１３に示す例では、プリンタコントローラ１８０１からの入力画像データｄａｔａ＿ｉｎは、前記リクエスト信号２２２０に対してプリンタＩＰ部２０７から一定の間隔後に一方的に遅延補償コントローラ１８００へ画像データの入力が行われる。このような場合は、遅延メモリ１２０５に画像データを保持する時間を変えることで、プリンタエンジン２０９への出力タイミングをずらすことが可能である。
【００８９】
具体的には、遅延メモリ１２０５から読み出した画像データｉ＿ｄａｔａ＿ｏｕｔの先頭データＬｉｎｅ１のタイミングを、入力画像データｄａｔａ＿ｉｎのタイミングに合わせるようにパラメータＲｅｇ＿Ｖｓｔａｒｔを変える。これによって、遅延メモリ１２０５に対してリードアクセスを行うタイミングを制御し、且つ遅延メモリ１２０５のライトタイミングとの関係を調整するようにする。
【００９０】
本実施の形態では、例えば上述した中解像度構成のメモリ領域マッピング例（図１１及び図１２）において、タイミング２２０１に示すように、次のような処理を行う。即ち、例えば入力画像データｄａｔａ＿ｉｎのＬｉｎｅ６のような偶数ラインの書き込みと、読み出し画像データｉ＿ｄａｔａ＿ｏｕｔのＬｉｎｅ１のような奇数ラインの読み出しとのタイミングが同時になるように制御を行う。
【００９１】
上述した中解像度構成のように、遅延メモリ１２０５上のマッピングを偶数ラインと奇数ラインで分割した構成（図１２（ａ），（ｂ）参照）において、偶数ラインの書き込みと奇数ラインの読み出しとのタイミングが同時になるように制御を行う。これにより、偶数ラインの書き込みと奇数ラインの読み出しが時間的に競合を起こしたとしても、アドレスミスを大幅に減らすことが可能になる。即ち、偶数ラインと奇数ラインの画像データはメモリ領域上で分割して配置され、しかも遅延メモリ１２０５へライトするタイミングとリードするタイミングとをずらしている。そのため、遅延メモリ１２０５に対するアクセスのアドレスミスの発生はライト／リードの切り替え時のみとなるのである。
【００９２】
ＩＩ．主走査方向の出力制御
次に、図１４及び図１５を参照して、画像データの主走査方向の出力制御について説明する。
【００９３】
図１４及び図１５は、本実施の形態に係る画像形成装置における主走査方向の出力制御を示すタイミングチャートである。
【００９４】
出力タイミング調整部１８６０は、主走査方向についての出力タイミング調整機能も備えている。即ち、出力タイミング調整部１８６０は、図１４に示すように、パラメータＲｅｇ＿ＨｓｙｎＳｔａｒｔとパラメータＲｅｇ＿Ｈｓｔａｒｔとを有している。パラメータＲｅｇ＿ＨｓｙｎＳｔａｒｔは、プリンタエンジン２０９からのリクエスト信号（ｐｈｓｙｎｃ＿ｉｎ）に対して、出力タイミング用の水平同期信号ｐｈｓｙｎｃ＿ｏｕｔを生成するタイミングを調整する。パラメータＲｅｇ＿Ｈｓｔａｒｔは、水平同期信号ｐｈｓｙｎｃ＿ｏｕｔから有効画像データへのタイミングを調整する。
【００９５】
この２つのパラメータを用いて、タイミング調整部１８６０のタイミング調整機能により、図１５に示すような制御を行うことも可能である。即ち、リクエスト（ｐｈｓｙｎｃ＿ｉｎ）から、プリンタコントローラ１８０１側のデータ入力時間（２４０１）に対して十分な時間をあけた後、プリンタエンジン２０９に対してデータ（２４０２）を出力する。このようにメモリへライトするタイミングとリードするタイミングを完全にずらし、且つ遅延メモリ１２０５のバンクの割り当てを図１２（ａ），（ｂ）のように割り当てる。これにより、メモリライト・リードの切り替え時のみにアドレスミスが発生するだけとなり、システムパフォーマンスが向上する。
【００９６】
なお、プリンタエンジン２０９からの各ライン間でのリクエスト信号（ｐｈｓｙｎｃ＿ｉｎ）が有効画像に対して２倍以上あるようなケースでは、さらにシステムパフォーマンスを向上させることが可能になる。
【００９７】
［第２の実施の形態］
上記第１の実施の形態における図１２（ａ），（ｂ）に示すメモリ領域マッピング例では、バンクを跨ぐようにマッピングを行った。即ち、１つのバンクに１つの色を割り当てることができないため、遅延メモリ１２０５のパフォーマンスを最適に引き出すことができない構成であった。このような構成では、メモリバンク構成と必要容量に合わせたデバイス選定が必要となる。そこで、第２の実施の形態では、遅延メモリ１２０５のパフォーマンスを最適に引き出すために、バンク毎に偶数・奇数ラインの画像データが完全に独立したメモリ領域マッピング例について、図１６及び図１７を用いて説明する。
【００９８】
図１６（ａ），（ｂ）及び図１７（ｃ），（ｄ），（ｅ）は、第２の実施の形態に係る画像形成装置の遅延メモリ１２０５のメモリ領域マッピング例を説明するための概念図である。
【００９９】
本例は、高解像度構成である場合のメモリ領域マッピング例である。図１６（ａ）に示すように、主走査方向及び副走査方向共に解像度が２倍になったケースである。
【０１００】
このような場合の構成としては、図９に示す遅延補償コントローラ１８００、メモリコントローラ１２０４及び遅延メモリ１２０５から成る構成を４組設け、図１６（ｂ）及び図１７（ｃ），（ｄ），（ｅ）に示すように、全て同じ色がメモリバスを独占するような形式で実現することができる。
【０１０１】
動作としては、副走査方向で、図１６（ａ）の画像データＹ０／Ｙ１・Ｙ２／Ｙ３の組み合わせを、図１２（ａ），（ｂ）の色毎の組み合わせとすればよい。
【０１０２】
本実施の形態によれば、遅延メモリ１２０５上のマッピングを偶数ラインと奇数ラインで完全に分割しているため、バンク（Ｂａｎｋ１）の書き込みと、バンク（Ｂａｎｋ０）の読み出しが時間的に競合を起こしたとしても、ライト・リードの切り換えのみで、ページミスによるペナルティが一定区間はなく、連続的にアクセスが可能になる。これにより、遅延メモリ１２０５のパフォーマンスを最適に引き出すことができる。
【０１０３】
なお、上記各実施の形態で説明した遅延メモリ１２０５のメモリ領域マッピング構成を実現する、低解像度構成、中解像度構成及び高解像度構成の各モードを、画像の解像度に応じて切り替えるように構成することが望ましい。
【図面の簡単な説明】
【０１０４】
【図１】本発明の画像形成装置を備えた画像形成システムの構成を示すブロック図である。
【図２】ＭＦＰ１０４の構成を示すを示すブロック図である。
【図３】図２中のプリンタＩＰ部２０７の構成を示すブロック図である。
【図４】ＭＦＰ１０４におけるプリンタエンジン２０９のハードウェア構成を示す概略断面図である。
【図５】図３中のドラム遅延部７０４の内部構成を示すブロック図である。
【図６】ドラム遅延部７０４の主走査方向の制御信号の変化を示すタイミングチャートである。
【図７】ドラム遅延部７０４の副走査方向の制御信号の変化を示すタイミングチャートである。
【図８】ドラム遅延部７０４の副走査方向の制御信号の変化を示すタイミングチャートである。
【図９】第１の実施の形態に係る画像形成装置（ＭＦＰ１０４）の特徴部分の構成を示すブロック図である。
【図１０】第１の実施の形態に係る画像形成装置の遅延メモリ１２０５の第１のメモリ領域マッピング例を説明するための概念図である。
【図１１】第１の実施の形態に係る画像形成装置の遅延メモリ１２０５の第２のメモリ領域マッピング例を説明するための概念図である。
【図１２】第１の実施の形態に係る画像形成装置の遅延メモリ１２０５の第２のメモリ領域マッピング例を説明するための概念図である。
【図１３】第１の実施の形態に係る画像形成装置における副走査方向の出力制御を示すタイミングチャートである。
【図１４】第１の実施の形態に係る画像形成装置における主走査方向の出力制御を示すタイミングチャートである。
【図１５】第１の実施の形態に係る画像形成装置における主走査方向の出力制御を示すタイミングチャートである。
【図１６】第２の実施の形態に係る画像形成装置の遅延メモリ１２０５のメモリ領域マッピング例を説明するための概念図である。
【図１７】第２の実施の形態に係る画像形成装置の遅延メモリ１２０５のメモリ領域マッピング例を説明するための概念図である。
【符号の説明】
【０１０５】
２０９  プリンタエンジン
１２０４  メモリコントローラ
１２０５  遅延メモリ
１８００  遅延補償コントローラ
１８０１  プリンタコントローラ
１８１０  バッファ部
１８２０  セレクタ部
１８３０  ライト用バスマスタ部
１８４０  リード用のバスマスタ部
１８６０  出力データタイミング調整部
１８７０  メモリバス調停回路
【図１】
2007181117.tif 000003
【図２】
2007181117.tif 000004
【図３】
2007181117.tif 000005
【図４】
2007181117.tif 000006
【図５】
2007181117.tif 000007
【図６】
2007181117.tif 000008
【図７】
2007181117.tif 000009
【図８】
2007181117.tif 000010
【図９】
2007181117.tif 000011
【図１０】
2007181117.tif 000012
【図１１】
2007181117.tif 000013
【図１２】
2007181117.tif 000014
【図１３】
2007181117.tif 000015
【図１４】
2007181117.tif 000016
【図１５】
2007181117.tif 000017
【図１６】
2007181117.tif 000018
【図１７】
2007181117.tif 000019