(57)【要約】      （修正有）【課題】同一仕様の半導体製造装置を使用したときの加工特性差を低減できる半導体製造装置を提供する。【解決手段】シリコン基板７がカソード電極１４の上に載置され、カソード電極１４の周囲に当該カソード電極１４から離間してアノード電極１２が配設されており、このアノード電極１２がカソード電極１４の下方側に凸部１２ａを備えて構成されている。【効果】装置間のプラズマ発生量の違いや、電極間の高周波電圧のバラツキの影響、カソード電極に印加される自己バイアス電圧等の物理量に対するチャンバーの個体差を吸収し低減することが出来る。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定面に半導体基板を設置可能に構成された一方の高周波電極と、
前記一方の高周波電極を覆うように当該一方の高周波電極から離間して配設された他方の高周波電極とを備え、
前記他方の高周波電極は、前記一方の高周波電極における前記半導体基板の設置面側とは逆側に凹部または凸部を備えていることを特徴とする半導体製造装置。
【請求項２】
前記一方および他方の高周波電極間においてプラズマを発生するように構成され、
前記他方の高周波電極は、前記一方の高周波電極との間のプラズマの直接的な電界発生領域とは異なる領域に対して前記凹部または凸部を備えたことを特徴とする請求項１記載の半導体製造装置。
【請求項３】
前記凹部または凸部は、一定間隔で複数並設されていることを特徴とする請求項１または２記載の半導体製造装置。
【請求項４】
前記複数の凹部または凸部の間隔は、プラズマによって形成されるシース幅の少なくとも２倍以上であることを特徴とする請求項３記載の半導体製造装置。
【請求項５】
前記他方の電極は、前記一方の電極に対して対向する領域が高絶縁性材料で被覆され、前記高絶縁性材料で被覆された領域以外の領域に対して前記凹部または凸部が設けられていることを特徴とする請求項１ないし４の何れかに記載の半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板を加工形成するための半導体製造装置に関する。
【背景技術】
【０００２】
素子の微細化および設計ルールの縮小化が進むに連れ、高アスペクト比の形状加工技術が必要とされるようになってきている。このような精密な形状加工方法として例えばドライエッチング法が広く用いられている。従来より、このような半導体製造装置は、平行平板電極に高周波電圧を印加しプラズマを発生させることによりエッチング加工している。現在では、反応性イオンエッチング（Reactive Ion Etching)法による半導体製造装置が主流であり、微細化の動向に対応して低圧化、高イオン密度化、低ダメージ化の傾向を呈している。
【０００３】
この種の半導体製造装置として、エッチングレートを高くすると共に高い選択比のエッチング加工を施すことができる技術が開示されている（例えば、特許文献１参照）。この特許文献１に開示されている技術によれば、処理室内に高周波電極、対向電極を設け、高周波電極上にウェハを載置し、両電極間に高周波電力を供給し、プラズマを発生させている。このプラズマ中で発生したエッチングガスのイオンやラジカルによりエッチングされるようになっている。この場合、対向電極の表面を凹凸にすることによりプラズマが接する面積を増加させている。この凹凸の寸法はプラズマと電極間に発生するシース寸法よりも大きく、プラズマがこの凹凸の中に入り込むようにしている。
【特許文献１】特公平６−２４１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年の素子の微細化に伴い、例えば同一仕様の半導体製造装置を用いて製造したとしても同一の加工形状を得ることができなくなってきている。
本発明は、上記事情に鑑みてなされたもので、その目的は、加工特性差を低減することができる半導体製造装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体製造装置は、所定面に半導体基板を設置可能に構成された一方の高周波電極と、一方の高周波電極を覆うように当該一方の高周波電極から離間して配設された他方の高周波電極とを備え、他方の高周波電極は、一方の高周波電極における半導体基板の設置面側とは逆側に凹部または凸部を備えていることを特徴としている。
【発明の効果】
【０００６】
本発明によれば、加工特性差を低減できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明を、トレンチキャパシタ型のＤＲＡＭセルを構成するときにトレンチを形成するための加工処理装置に適用した一実施形態について、図１ないし図５を参照しながら説明する。
【０００８】
トレンチキャパシタ型のＤＲＡＭセルを構成するためのトレンチ加工を行うには、高アスペクト比の加工技術が要求されている。ＤＲＡＭセルを構成するときにはキャパシタンス容量値Ｃｓの大きいことが好まれるが、このキャパシタンス容量値Ｃｓは、トレンチの側壁面積に依存する。このためトレンチは深いことが望ましい。図５（ａ）〜図５（ｃ）は、このようなトレンチの加工方法を概略的に示している。
【０００９】
図５（ａ）に示すように、半導体基板としてのシリコン基板１の上にシリコン酸化膜２、シリコン窒化膜３、ＢＳＧ（Boron Silicate Glass)膜４を形成し、レジスト５を塗布する。次に、図５（ｂ）に示すように、レジスト５をパターン形成し、このレジスト５のパターンをマスクとしてＢＳＧ膜４およびシリコン窒化膜３並びにシリコン酸化膜２に対し穴６を加工形成し処理基板７を形成する。
【００１０】
次に、処理基板７をチャンバー内に設置し、ハロゲン系ガスおよびフロロカーボン系ガスを用いて、図５（ｃ）に示すように、エッチング処理を行い深いトレンチ８を形成する。このとき、前述したようにトレンチ８を深く形成することが望ましい。
【００１１】
しかし、微細化と共にトレンチ８のアスペクト比が増加すると、同一メーカ、同一仕様のチャンバー内において同一の加工条件で加工を施したとしても、トレンチ８を所望の形状に形成することが困難となってきている。トレンチ８の下部の径Ｒが細くなったりトレンチ８の深さｄが浅くなる場合がある。
【００１２】
そこで本実施形態においては、半導体製造装置間の加工形状のばらつきを低減できる実施形態を示す。図１は、半導体製造装置としてのトレンチ８の加工処理装置１０におけるチャンバー１１内の模式図を示している。この図１において、チャンバー１１の外壁はアルミ材をベースとしてアルマイト加工されることによりアノード電極１２として形成されている。このアノード電極１２は、グランド接地されている電極であり他方の高周波電極として構成されている。アノード電極１２の一部は、デポシールド１３で被覆されている。
【００１３】
デポシールド１３は、高絶縁性材料（例えば、石英を使用することが望ましい）により形成されておりプラズマによるアノード電極１２に対する侵食保護効果を備えている。デポシールド１３は、プラズマエッチング処理による侵食を防止するため、チャンバー１１の天板および側壁上部のアノード電極１２を覆うように設けられている。尚、このデポシールド１３は、プラズマによる侵食が激しいため定期的な交換が行われる。このデポシールド１３の構成領域はチャンバー１１内においてプラズマ処理の侵食度が比較的高い領域に設けられている。
【００１４】
チャンバー１１内のほぼ中央部には、一方の高周波電極としてカソード電極１４が設置されている。アノード電極１２は、カソード電極１４を覆うように配設されている。カソード電極１４の上面（設置面に相当）には処理基板７が載置され、このカソード電極１４に対して外部から高周波電源（ＲＦバイアス）１５が供給されるようになっている。このカソード電極１４は、他方の高周波電極としてのアノード電極１２に対して離間して対向するように配設されている。
【００１５】
デポシールド１３は、図１に示すように、カソード電極１４に載置される処理基板７の設置面よりも上側領域、もしくは平板状に形成された処理基板７の形成面よりも上側領域に設けられている。
【００１６】
高周波電源１５がカソード電極１４に与えられると、カソード電極１４とアノード電極１２との間にプラズマが発生する。このとき、前述したように、このプラズマがアノード電極１２に侵食しないように両電極１２および１４が直接的に対向している領域に介在してデポシールド１３が設けられているが、その他の領域、具体的には、カソード電極１４の形成面よりも下側の影に隠蔽された領域にはデポシールド１３が設けられていない。代わりに、アノード電極１２には微細な凸部１２ａが設けられている。つまり、アノード電極１２のうちデポシールド１３に覆われていない領域に対して凸部１２ａが設けられている。このように処理加工装置１０を構成することでバラツキを低減できることが確認されている。
【００１７】
図２は、凸部の表面を拡大した斜視図を示している。この図２に示すように、この凸部１２ａは、チャンバー１１の表面に対して一定の距離ａだけ離間して複数並設されていることが望ましい。これは表面積の均一性を向上するためである。それぞれの凸部１２ａは、四角錘形状の先端角の突起が切断された上面が平坦面となる形状をなしており表面積を効率よく拡大している。このような場合、凸部１２ａに突起が設けられていないためプラズマによって侵食されにくく耐久性を増すことができる。
【００１８】
＜実験結果１＞
発明者らは、隣接した凸部１２ａ間の距離ａや凸部１２ａの高さｈを変更した加工処理装置１０を複数用意し、これらの複数の加工処理装置１０内でそれぞれ深いトレンチ８の加工処理を行いその特性評価を行っている。これらの加工処理装置１０内に処理基板７を設置し、プラズマエッチング処理を行った上で各加工処理装置１０間のトレンチ８の深さのバラツキの評価を行っている。
【００１９】
以下、アノード電極１２の全体の表面積をＳａとし、アノード電極１２のうちデポシールド１３で覆われていない領域の面積をグランド面積Ｓｇとし、カソード電極１４の表面積をＳｃとし、比率βを（グランド面積Ｓｇ）÷（表面積Ｓｃ）とする。尚、グランド面積Ｓｇは、アノード電極１２の全体の表面積Ｓａよりも少ない。
【００２０】
図３は、実験結果の傾向を定性的に示している。トレンチ８の深さのバラツキの評価によれば、グランド面積Ｓｇ（比率βに比例）が大きくなるに連れて加工処理装置１０間の加工特性差を減少させることができることが確認されている。これは、グランド面積Ｓｇを大きくし比率β値を十分に確保することで、従来に比較して加工処理装置１０間の誤差を抑制できることを示している。
【００２１】
＜実験結果２＞
発明者らは、加工処理装置１０の表面における凸部１２ａの状態に応じて評価を行っている。図４は、この実験結果を示している。尚、前述したように、比率βは凸部１２ａの高さｈに対してほぼ比例関係にあり、隣接する凸部１２ａ間の間隔ａとはほぼ反比例の関係にある。
【００２２】
図４に示すように、凸部１２ａの高さｈが増加すると、加工処理装置１０間のトレンチ８の深さの差も低減する。また、間隔ａに対してある一定範囲内（領域II）において特性差の小さい領域が存在し、その両側（領域Ｉおよび領域III）においては特性差が大きいことが確認できる。
【００２３】
高さｈに関しては高さｈが高ければ高いほど、すなわち領域IIIに近接するにつれて面積Ｓｇが拡大する。このとき、プラズマとチャンバー１１の側壁の間に形成されるシース幅に対して間隔ａが２倍よりも狭い場合には凸部１２ａによるシース同士の接合によりプラズマからの見た目のグランド面積Ｓｇは平坦時と変化しなくなってしまう。そこで、凸部１２ａ間の間隔は、シース幅の２倍以上とすることが望ましい。
【００２４】
この場合、比率β値を増加させることで加工処理装置１０間の加工特性差を低減できる。例えば、トレンチ８を形成するときには、シース幅を約１０ｍｍ程度とし、凸部１２ａの底辺の一辺を２０ｍｍとし、間隔ａを３０ｍｍとすると、領域ＩＩ内に設計することが可能となり加工特性差を最も低減できる。
【００２５】
このような実施形態によれば、平板状の処理基板７がカソード電極１４の上に載置され、カソード電極１４から離間して当該カソード電極１４の周囲を覆うようにアノード電極１２が配設されるようになっており、このアノード電極１２がカソード電極１４の下側に凸部１２ａを備えて構成されているので、装置間のプラズマ発生量の違いの影響、アノード電極１２およびカソード電極１４間に与えられる高周波電圧のバラツキの影響、もしくはカソード電極１４に印加される自己バイアス電圧等の物理量に対するチャンバー１１の個体差の影響を吸収して低減することができ、トレンチ８の形状差に与えられる影響を抑制することができ、加工特性差を低減することができる。
【００２６】
また、カソード電極１４とアノード電極１２との間においてプラズマを発生させるときに、プラズマの直接的な電界発生領域とは異なる領域に対して凸部１２ａが備えられているため、凸部１２ａの影響がトレンチ８の形状差に与える影響を低減することができる。
【００２７】
アノード電極１２は、カソード電極１４に対して対向する領域がデポシールド１３により被覆されており、当該デポシールド１３により被覆された領域以外の領域に対して凸部１２ａが設けられているため、前述と略同様の作用効果を得ることができる。
【００２８】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
アノード電極１２のうち、デポシールド１３に覆われていない領域の全面に凸部１２ａが設けられた実施形態を示したが、これに限定されるものではなく、デポシールド１３に覆われていないチャンバー１１の下側面の一部もしくは底面に対して少なくとも何れか一方に凸部１２ａが設けられていれば良い。
【００２９】
前述実施形態においては、アノード電極１２の一部が断面台形状の凸部１２ａに形成された実施形態を示したが、これに限定されるものではなく、アノード電極１２の一部表面が球状もしくは波型形状に形成された形状に適用しても良い。すなわち、平坦面に比較して表面面積を拡大するようにアノード電極１２の一部が形成されていればどのような形状であっても良い。
【００３０】
シリコン基板１に深いトレンチ８を形成するため、石英製のデポシールド１３でアノード電極１２が覆われた実施形態を示したが、例えば、シリコン酸化膜に高アスペクト比の溝を形成する場合に石英製のデポシールド１３に代えてシリコン製のデポシールドを適用しても良い。凸部１２ａを備えた実施形態を示したが、これに代えて凹部または凹凸部であっても良い。
【００３１】
また、本加工処理装置１０はＤＲＡＭセルのキャパシタ用トレンチ形成に用いるのみならず、他の半導体装置のコンタクトホール形成時などにも用いることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態における半導体製造装置を模式的に示す図
【図２】加工処理装置内の表面拡大図
【図３】実験結果を示す図（その１）
【図４】実験結果を示す図（その２）
【図５】（ａ）〜（ｃ）は一製造工程を示す図（その１〜その３）
【符号の説明】
【００３３】
図面中、１０は加工処理装置（半導体製造装置）、１２はアノード電極、１４はカソード電極を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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