(57)【要約】【課題】従来、バリアメタル２０６を敷いてアロイスパイクによる拡散層の突き抜けを抑えていた。すると、バリアメタル２０６の影響でコンタクト抵抗の上昇によりＰウェル２０８の電位が上昇し、ＮＭＯＳ１００の閾値変動等が発生する。そこで、アロイスパイク等の現象の影響を抑え、かつＰウェル２０８の電位を制御しうる半導体装置を提供する。【解決手段】ＮＭＯＳ１００の幅方向にソース２０５、Ｐ型拡散層３０１を交互に位置するように形成し、バリアメタル２０６を、Ｐウェル２０８上で接合を有するソース２０５上には残し、接合を有さないＰ型拡散層３０１では除去し、両領域を短絡するようアルミ電極２０７を形成する。接合が形成されているソース２０５はバリアメタル２０６によりアロイスパイクが抑制され、Ｐ型拡散層３０１ではバリアメタルが除去されているためコンタクト抵抗を下げることができ、Ｐ型拡散層３０１の電位が安定化される。【選択図】図３
2007149924.tif 000002
【特許請求の範囲】
【請求項１】
金属配線とシリコン基板との間を繋ぐことで電気的接続を取るコンタクトを有する半導
体装置において、第１のコンタクト面積が１平方μｍ以上であり且つ、
前記シリコン基板に形成されたウェルの導電型と、前記ウェル表面に有り前記第１のコ
ンタクトの領域に配置されている第１の拡散層との導電型が同じ場合、
若しくは前記ウェル表面にあり前記ウェルと同じ導電型からなる第２の拡散層領域にあ
る第２のコンタクトと前記第１のコンタクトとが電気的に並列に接続されている場合には
、前記第１のコンタクト又は前記第２のコンタクトのうち少なくとも一部のコンタクトに
ついては前記金属配線と前記第１の拡散層又は前記第２の拡散層との間にバリアメタルを
介さずに直接接合させ、
前記第１のコンタクトの面積が１平方μｍ未満又は、
前記第１のコンタクトの領域に配置されている前記第１の拡散層と前記ウェルとの導電
型が異なり、
且つ前記ウェルと同じ導電型を持つ前記第２の拡散層を有する前記第２のコンタクトと
前記第１のコンタクトとが電気的に並列に接続されていない場合には、前記第１のコンタ
クトを前記金属配線と前記第１の拡散層又は前記第２の拡散層との間を前記バリアメタル
を介して接合させることを特徴とする半導体装置。
【請求項２】
前記金属配線はＡｌ中にＳｉ、又はＣｕを添加された金属を用いて形成されていること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バリアメタルはＴｉとＴｉＮとを積層してなることを特徴とする請求項１に記載の
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属配線とウェル表面部に形成された拡散層との間に生じるコンタクト抵抗
を低減するための半導体装置に関する。
【背景技術】
【０００２】
微細化が進むと共に、スケーリング則に従いコンタクト下部に形成された拡散層の厚さ
は小さくなる。そのため金属配線由来の金属と、シリコン基板由来のシリコンとの反応生
成物によるアロイスパイクが前記拡散層の厚さを超えて突き抜けることでリーク電流が増
加するという問題点が指摘されている。また微細化に伴い、コンタクトの面積も小さくな
る。面積が小さいコンタクトの内部に電気抵抗の高いノジュールが発生すると、コンタク
ト内部で電流を供給できる領域の面積が更に小さくなるためコンタクト抵抗が上昇すると
いう問題点が指摘されている。
【０００３】
そこで、例えば非特許文献１に記載されているように、金属配線として用いられる例え
ばアルミニウムがコンタクト下部に形成された拡散層を突き抜けてアロイスパイクを発生
させる現象を抑えるため、バリアメタル層を金属配線と前記拡散層との間に形成する技術
が開示されている。また前記バリアメタルを敷くことで、シリコン基板由来のシリコンが
金属配線側へ拡散する現象が抑制され、ノジュールによるコンタクト抵抗の上昇を抑えら
れることが公知とされている。
【０００４】
また、特許文献１では、Ｎ型Ｓｉに対するコンタクト抵抗を大きくすることで寄生バイ
ポーラトランジスタがオンすることを防ぐ技術が開示されている。
【０００５】
【特許文献１】特開２００４−５５８０３号公報（１２〜１５頁、図２０〜図２６）
【非特許文献１】ＶＬＳＩ製造技術（日経ＢＰ社、１７０頁）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した前者の技術では、前記アロイスパイクによるリークの発生を防
止するためにバリアメタルを敷くことでコンタクト抵抗が上昇する。そしてコンタクトに
流れる電流により発生する電位差は、前記コンタクト抵抗に比例して大きくなる。
【０００７】
大電流が流れる、例えばトランジスタのソースにバリアメタルを敷くとバリアメタルの
抵抗分が上乗せされるため、コンタクト抵抗は大きくなり例えばＧＮＤに流れ込む電流値
が大きい場合ソース電位が上昇する。ゲートに印加された駆動電圧の実効分は駆動電圧と
ソース電位との差分となるため、トランジスタの駆動電流が低下し、スイッチング速度が
低下するという問題点がある。
【０００８】
また、ソースとウェルとが電気的に接続されているトランジスタでは、ウェル電位が上
昇した状態で動作することとなり、ウェル電位の上昇に伴うオン耐圧の低下によりトラン
ジスタの信頼性が低下してしまうという問題点がある。
【０００９】
また、上記した後者の技術では、コンタクト抵抗を大きくする技術について説明されて
いるが、コンタクト抵抗を下げる技術については記載されておらず、前者の技術を用いた
場合と同様にコンタクト抵抗の上乗せによるソース及びウェル電位の上昇による駆動電圧
の実効分の減少やオン耐圧の低下などの課題は解決されていない。
【００１０】
そこで、本発明は従来のこのような問題を解決し、コンタクト抵抗を低減しうる半導体
装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記問題を達成するため、本発明の半導体装置では、金属配線とシリコン基板との間を
繋ぐことで電気的接続を取るコンタクトを有する半導体装置において、第１のコンタクト
の面積が１平方μｍ以上であり且つ、前記シリコン基板に形成されたウェルの導電型と、
前記ウェル表面に有り前記第１のコンタクトの領域に配置されている第１の拡散層との導
電型が同じ場合、若しくは前記ウェル表面にあり前記ウェルと同じ導電型からなる第２の
拡散層領域にある第２のコンタクトと前記第１のコンタクトとが電気的に並列に接続され
ている場合には、前記第１のコンタクト又は前記第２のコンタクトのうち少なくとも一部
のコンタクトについては前記金属配線と前記第１の拡散層又は前記第２の拡散層との間に
バリアメタルを介さずに直接接合させ、前記第１のコンタクトの面積が１平方μｍ未満又
は、前記第１のコンタクトの領域に配置されている前記第１の拡散層と前記ウェルとの導
電型が異なり、且つ前記ウェルと同じ導電型を持つ前記第２の拡散層を有する前記第２の
コンタクトと前記第１のコンタクトとが電気的に並列に接続されていない場合には、前記
第１のコンタクトを前記金属配線と前記第１の拡散層又は前記第２の拡散層との間を前記
バリアメタルを介して接合させることを特徴とする。
【００１２】
この構成によれば、コンタクトの穴面積が１平方μｍ以上の場合には、電気抵抗が高い
ノジュールが発生してもノジュール以外のコンタクトの面積が大きいため電気抵抗をノジ
ュール以外のコンタクト抵抗で支配することができる。バリアメタルを介さずにコンタク
トを形成することでノジュール以外のコンタクトの単位面積当りの抵抗を低くすることが
できるため、全体としてのコンタクト抵抗を低減することができる。
【００１３】
また、コンタクトとウェルとの間に形成される拡散層によりコンタクトとウェルとは電
気的に繋げられているため、電極金属に起因する拡散層を突き抜けるアロイスパイクが発
生しても電気的に安定した動作をさせることができる。
【００１４】
コンタクトの一部となる拡散層とウェルとの導電型が異なり且つウェルと同じ導電型を
持つ拡散層を有するコンタクトと電気的に接続されていない場合には、前記拡散層と前記
ウェルとは電気的に独立した状態となる。この場合に電極金属に起因する拡散層を突き抜
けるアロイスパイクが発生するとリーク電流が発生する。この場合には金属配線とウェル
とをバリアメタルを介して接合させることで電極金属に起因する突き抜けを抑制し、接合
リークの少ない前記コンタクトを得ることができる。
【００１５】
また、穴面積が１平方μｍ未満のコンタクトにシリコンのノジュールが発生した場合に
はノジュールの面積がコンタクトの穴面積に対して支配的になるためコンタクトの電気抵
抗が大幅に上昇する。この場合には、金属配線とウェルとをバリアメタルを介して接合さ
せることで不規則に発生するノジュールの発生を抑えて、安定した電気抵抗値を得ること
ができる。
【００１６】
また、上記した本発明の半導体装置は、前記金属配線はＡｌ中にＳｉ、又はＣｕを添加
された金属を用いて形成することを特徴とする。
【００１７】
この構成によれば、Ａｌ配線中にＳｉ、又はＣｕが添加されているため、シリコン基板
からのシリコンの吸い上げを抑制することが出来る。また、エレクトロマイグレーション
等の現象を抑制することができる。
【００１８】
また、上記した本発明の半導体装置は、前記バリアメタルはＴｉとＴｉＮとを積層して
なることを特徴とする。
【００１９】
この構成によれば、コンタクト部分での電気抵抗値の増加を抑え且つノジュールの発生
を効果的に抑制しうるバリアを形成することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態を説明する。
【００２１】
（第１の実施形態）
本発明の第１の実施形態に係わる、ウェル上に形成された半導体装置としてのＮＭＯＳ
高耐圧トランジスタ、特にそのソース構造について例示する。ＮＭＯＳ高耐圧トランジス
タでは素子寸法が大きいため、前記ＮＭＯＳ高耐圧トランジスタを囲うようにウェル電位
を定めるための電極を取るのは素子寸法の点から困難となってきている。
【００２２】
そこでソースコンタクトの一部にＰ型拡散層を混在させることでウェルとのコンタクト
を同時に得る構造が知られている。以下、上記したＮＭＯＳ高耐圧トランジスタの構造に
ついて図面を用いて説明する。
【００２３】
図１は、５０Ｖ程度の耐圧を有するＮＭＯＳ高耐圧トランジスタのレイアウトパターン
の平面図である。図２は、図１に係る構造をＸ−Ｘ’方向に切った断面図、図３は図１に
係る構造をＹ−Ｙ’方向に切った断面図、図４はコンタクトの構造をより詳細に図示する
ための図３のＡの領域の拡大図である。
【００２４】
まず図１と図２の対応関係について説明する。ＮＭＯＳ高耐圧トランジスタ（以下ＮＭ
ＯＳと略記）１００は図１に示したＰＯＬＹ１０１、Ｆｇ１０２、Ｆｄ１０３、Ｆｓ１０
４、ＣＯＮＴｓ１０５、ＣＯＮＴｄ１０６のマスクを主に用いて形成される。
【００２５】
図１でのＰＯＬＹ１０１はＮＭＯＳ１００のゲート電極となる領域を形成するためのパ
ターンであり、図２でのＰＯＬＹゲート２０１に対応している。
【００２６】
同様に、Ｆｇ１０２はＬＯＣＯＳ２０２の間に形成されるチャネル部２０３と対応して
おり、ゲート長及びゲート幅がＦｇ１０２により指定される。本実施形態では、ゲート長
は７μｍ、ゲート幅は１００μｍである。
【００２７】
Ｆｄ１０３はドレイン２０４と対応しており、Ｆｓ１０４はソース２０５（Ｓ２０５）
と対応している。ドレイン２０４とチャネル部２０３との間にはＬＯＣＯＳ２０２が配置
されており、当該ＬＯＣＯＳ２０２は高い耐圧が得られるようドレイン２０４とチャネル
部２０３に掛かる電界強度を緩和する機能を果たしている。電界強度を緩和するために用
いられているＬＯＣＯＳ２０２の長さは３μｍ、厚みは１．３μｍである。
【００２８】
ＣＯＮＴｓ１０５はソース２０５上に形成されるコンタクトのパターンと対応しており
、ゲート幅よりも若干狭い９０μｍ程度の幅を有している。
【００２９】
ＣＯＮＴｄ１０６はドレイン２０４上に形成されるコンタクトのパターンと対応してお
り、ソースコンタクトと比べ電界緩和を行う領域が必要となるため、８４μｍ程度の幅を
持つコンタクトのパターンを有している。
【００３０】
ＣＯＮＴｓ１０５はＮＭＯＳ１００のソース２０５を形成すると共に、Ｐウェル２０８
の電位を固定するよう電気的に接続されている。
【００３１】
より具体的には図３に示すように、幅方向にソース２０５、Ｐ型拡散層３０１を交互に
位置するように形成されており、ソース２０５、Ｐ型拡散層３０１の上部にはアルミ電極
２０７が両拡散層を短絡するよう形成されている。
【００３２】
次に図２の構造を用いたＮＭＯＳ１００の動作について説明する。ドレイン２０４には
５０Ｖ程度の電圧が掛かっており、例えばスイッチング動作を行う場合に、ホットキャリ
アとしてホールがＰウェル２０８中に発生する。Ｐウェル２０８の電位を固定するために
、図３に示すＰ型拡散層３０１が配置されている。
【００３３】
次に、図３を用いてＮＭＯＳ１００のソース側の構造について説明する。図３に示され
ているように、ＣＯＮＴｓ１０５の下部は、ソース２０５とＰ型拡散層３０１とが交互に
ＣＯＮＴｓ１０５の向きと揃えて形成されている。Ｎ+領域は、ＮＭＯＳ１００のソース
２０５として機能し、ドレイン２０４から供給された電子電流を流入させるよう機能する
。また、例えばＴｉ／ＴｉＮからなるバリアメタル２０６はソース２０５上には残され、
Ｐ型拡散層３０１上では除去されている。
【００３４】
バリアメタル２０６が除去されたＰ型拡散層３０１は、ＮＭＯＳ１００のＰウェル２０
８とのコンタクトを形成するための領域として機能し、ホットキャリアその他のホール電
流を流入させてＰウェル２０８から逃がすよう動作する。Ｐ型拡散層３０１によりＰウェ
ル２０８中に発生したホールはＧＮＤへ速やかに流出していくため、ウェル電位の上昇が
抑えられ、閾値は安定した状態を保つ。また、ＮＭＯＳ１００のオン耐圧の低下も抑えら
れるため、信頼性が確保される。
【００３５】
ＮＭＯＳ１００の動作中の閾値変動、又はオン耐圧の低下等を引き起こす要因となるＰ
ウェル２０８の電位変動を抑えるためには、例えば７μｍ程度の幅を有するＰ型拡散層３
０１を、例えば３０μｍ程度の間隔毎に配置させることで実現可能である。
【００３６】
ＮＭＯＳ１００の駆動能力を向上させるためには、ソース２０５を広げるのが好ましい
。ソース２０５を広げるためには、Ｐ型拡散層３０１の面積を小さくすることが必要とな
る。本実施形態では、Ｐ型拡散層３０１上のバリアメタル２０６を除去して直接アルミ電
極２０７を形成したため、Ｐ型拡散層３０１とアルミ電極２０７間の単位面積当りの抵抗
値を半分程度に低減することができる。
【００３７】
そのため、Ｐ型拡散層３０１領域の幅を例えば従来の１４μｍ×２の２８μｍから本実
施形態では７μｍ×２の１４μｍへと半分程度に削減することができ、ＮＭＯＳ１００の
駆動能力を従来の、バリアメタル２０６を残してソース２０５を形成する技術を用いた場
合と比べ２０％以上大きくすることができる。
【００３８】
また、ＮＭＯＳ１００の駆動能力を向上させても、Ｐウェル２０８に発生したホットキ
ャリア等に由来するＰウェル２０８電位の変動による閾値の変動や、オン耐圧の低下等の
現象は発生せず安定した動作を可能としている。
【００３９】
また、本実施形態ではフォトマスクの合わせずれにより接合を横切ってアロイスパイク
が走ることを防止するため、０．３μｍ程度オーバーラップするようにＰ型拡散層３０１
の上部に余裕を持たせたフォトマスクを用いている。このため接合を横切るアロイスパイ
クをほぼ完全に抑制することができる。
【００４０】
次に、本実施形態の変形例について説明する。
【００４１】
本実施形態ではコンタクトに用いる電極としてアルミ電極２０７を用いているが、電極
を構成する金属は純アルミニウムに限定されることはなく、例えばシリコン又は銅を添加
したアルミニウムを用いても良い。シリコンを添加することで、コンタクト部にあるシリ
コンの吸い上げを抑制することが出来る。また、銅を添加することでエレクトロマイグレ
ーション等の現象を抑制することができる。
【００４２】
また、本実施形態ではＰ型拡散層３０１の領域でのみバリアメタルを除去し、ソース２
０５領域でのバリアメタル２０６を残した構造を用いているが、ソース２０５領域のアロ
イスパイクが接合を横切っても同電位間の領域での短絡に留まるためソース２０５領域で
のバリアメタル２０６を取り去ってコンタクトを取ってもよい。この場合、更に電圧降下
の少ないコンタクトを得ることができる。
【００４３】
次に、本実施形態及び変形例の効果について説明する。
【００４４】
穴径が１平方μｍ以上で、且つウェルと同電位で且つ同導電型を有するコンタクトにつ
いてのみバリアメタル２０６を取り除き、アルミ電極２０７とＰ型拡散層３０１との間で
直接コンタクトを取っている。バリアメタル２０６を介さずに直接コンタクトをとること
で電気抵抗をバリアメタル２０６がある場合と比べ約半分に低減化することができる。そ
のため、高い電気抵抗を有するノジュールが発生しても、ノジュール以外の部分では単位
面積当りでの電気抵抗を半分程度にでき、ノジュールによる高抵抗化分を打ち消す形でコ
ンタクト抵抗を低減させることができる。
【００４５】
コンタクト抵抗を低減させることで、ＮＭＯＳ１００のソース幅を拡張することができ
、ＮＭＯＳ１００の駆動能力を上昇させることが可能となる。
【００４６】
また、コンタクト抵抗を低減させることで、Ｐウェル２０８に発生したホットキャリア
等に由来するＰウェル２０８の電位変動による閾値の変動や、オン耐圧の低下等の現象を
抑制し安定した動作を可能としている。
【００４７】
また、接合を横切るアロイスパイクが発生せぬようにソース２０５領域ではバリアメタ
ル２０６を残しているので、アロイスパイクに起因するソース２０５領域での異常を抑制
することができる。
【００４８】
本実施形態では、図４に示すようにソース２０５上ではバリアメタル２０６を残した構
造を用い、接合を突き抜いて形成されるアロイスパイク等の発生を抑えることでより高い
信頼性が得られるように構成されている。この場合、ソース２０５とＰ型拡散層３０１を
形成する場合に、フォトマスクの合わせずれにより接合を横切ってアロイスパイクが走る
ことを防止するため、０．３μｍ程度オーバーラップするようにＰ型拡散層３０１の上部
に余裕を持たせたフォトマスクを用いることで接合を横切るアロイスパイクをほぼ完全に
抑制することができる。
【図面の簡単な説明】
【００４９】
【図１】ＮＭＯＳ高耐圧トランジスタのレイアウトパターンの平面図。
【図２】図１に係る構造をＸ−Ｘ’方向に切った断面図。
【図３】図１に係る構造をＹ−Ｙ’方向に切った断面図。
【図４】図３のＡ部分の拡大図。
【符号の説明】
【００５０】
１００…ＮＭＯＳ、１０１…ＰＯＬＹ、１０２…Ｆｇ、１０３…Ｆｄ、１０４…Ｆｓ、
１０５…ＣＯＮＴｓ、１０６…ＣＯＮＴｄ、２０１…ＰＯＬＹゲート、２０２…ＬＯＣＯ
Ｓ、２０３…チャネル部、２０４…ドレイン、２０５…ソース、２０６…バリアメタル、
２０７…アルミ電極、２０８…Ｐウェル、３０１…Ｐ型拡散層。
【図１】
2007149924.tif 000003
【図２】
2007149924.tif 000004
【図３】
2007149924.tif 000005
【図４】
2007149924.tif 000006