(57)【要約】【課題】フリッカーまたは画面の染みを除去することができる、表示装置の駆動装置及びこれを含む表示装置を提供すること。【解決手段】本発明による表示装置の駆動装置は、ゲート信号を伝達する複数のゲート線、そしてゲート線のうち奇数番目及び偶数番目のゲート線に各々接続され、複数のクロック信号に基づいて前記ゲート信号を生成する第１及び第２ゲート駆動部を含み、複数のクロック信号のうち隣接する二つのクロック信号の位相差は、１８０゜以上３６０゜未満である。【選択図】図６Ａ
2007072463.tif 000002
【特許請求の範囲】
【請求項１】
ゲート信号を伝達する複数のゲート線と、
前記ゲート線のうち奇数番目及び偶数番目のゲート線に各々接続され、複数のクロック信号に基づいて前記ゲート信号を生成する第１及び第２ゲート駆動部を含む表示装置の駆動装置であって、
前記複数のクロック信号のうち隣接する二つのクロック信号の位相差は、１８０゜以上３６０゜未満であることを特徴とする表示装置の駆動装置。
【請求項２】
前記複数のクロック信号のうちの隣接しない二つの信号の位相差は、１８０゜であることを特徴とする請求項１に記載の表示装置の駆動装置。
【請求項３】
前記複数のクロック信号のデューティ比は、５０％であることを特徴とする請求項２に記載の表示装置の駆動装置。
【請求項４】
前記複数のクロック信号は、第１乃至第４クロック信号を含み、
前記第１クロック信号及び前記第２クロック信号の位相差、または前記第３クロック信号及び前記第４クロック信号の位相差は、１８０゜以上３６０゜未満であることを特徴とする請求項１に記載の表示装置の駆動装置。
【請求項５】
前記第１クロック信号及び前記第３クロック信号の位相差、または前記第２クロック信号及び前記第４クロック信号の位相差は、１８０゜であることを特徴とする請求項４に記載の表示装置の駆動装置。
【請求項６】
前記第１及び第３クロック信号は前記第１ゲート駆動部に入力され、前記第２及び第４クロック信号は前記第２ゲート駆動部に入力されることを特徴とする請求項５に記載の表示装置の駆動装置。
【請求項７】
前記第１及び第２ゲート駆動部には、第１及び第２出力開始信号が各々入力されることを特徴とする請求項６に記載の表示装置の駆動装置。
【請求項８】
前記第１及び第２出力開始信号の位相差は、１８０゜以上３６０゜未満であることを特徴とする請求項７に記載の表示装置の駆動装置。
【請求項９】
行列状に配列されている複数の画素、
前記画素にゲート信号を伝達する複数のゲート線、
前記画素にデータ信号を伝達する複数のデータ線、及び
前記ゲート線のうち奇数番目及び偶数番目のゲート線に各々接続され、複数のクロック信号に基づいて前記ゲート信号を生成する第１及び第２ゲート駆動部を含み、
前記複数のクロック信号のうち隣接する二つのクロック信号の位相差は、１８０゜以上３６０゜未満であることを特徴とする表示装置。
【請求項１０】
前記複数のクロック信号のうち隣接しない二つの信号の位相差は、１８０゜であることを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記複数のクロック信号のデューティ比は、５０％であることを特徴とする請求項１０に記載の表示装置の駆動装置。
【請求項１２】
前記複数のクロック信号は、第１乃至第４クロック信号を含み、
前記第１クロック信号及び前記第２クロック信号の位相差、または前記第３クロック信号及び前記第４クロック信号の位相差は、１８０゜以上３６０゜未満であることを特徴とする請求項９に記載の表示装置。
【請求項１３】
前記第１クロック信号及び前記第３クロック信号の位相差、または前記第２クロック信号及び前記第４クロック信号の位相差は、１８０゜であることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記第１及び第３クロック信号は前記第１ゲート駆動部に入力され、前記第２及び第４クロック信号は前記第２ゲート駆動部に入力されることを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記第１及び第２ゲート駆動部には、第１及び第２出力開始信号が各々入力されることを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記第１及び第２出力開始信号の位相差は、１８０゜以上３６０゜未満であることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記画素のうち隣接する二つのデータ線の間に行方向に配列されている二つの画素（画素のペア）は、同一のデータ線に接続していることを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記画素のペアの二つの画素は、互いに異なるゲート線に接続していることを特徴とする請求項１７に記載の表示装置。
【請求項１９】
前記表示装置は、前記データ信号を生成するデータ駆動部をさらに含み、
前記データ駆動部は、前記画素が列方向に配列している複数の画素行のうちで、第１画素行に位置する前記画素のペアの二つの画素のうち先に前記ゲート信号の印加を受ける画素には、残りの画素より長時間にわたって前記データ信号を印加することを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記第１及び第２ゲート駆動部は、前記表示装置に集積されていることを特徴とする請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動装置及びこれを含む表示装置に関する。
【背景技術】
【０００２】
一般的な液晶表示装置（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ、ＬＣＤ）は、画素電極及び共通電極が形成されている二つの表示板、及びその間に形成されている誘電率異方性（ｄｉｅｌｅｃｔｒｉｃ  ａｎｉｓｏｔｒｏｐｙ）を有する液晶層を含む。画素電極は、行列状に配列されて、薄膜トランジスタ（ＴＦＴ）などのスイッチング素子に接続され、一行ずつ順次にデータ電圧の印加を受ける。共通電極は、表示板の全面に形成され、共通電圧の印加を受ける。画素電極、共通電極、及びその間の液晶層は、回路的に見た場合、液晶キャパシタを構成し、液晶キャパシタは、これに接続しているスイッチング素子と共に画素を構成する基本単位となる。
【０００３】
このような液晶表示装置においては、二つの電極に電圧を印加して液晶層に電界を生成し、この電界の強さを調節して液晶層を通過する光の透過率を調節することによって、所望の画像を表示する。このとき、液晶層に一方向の電界が長時間にわたって印加されることによって発生する劣化現象を防止するために、フレーム別、行別、または画素別に共通電圧に対するデータ電圧の極性を反転する。
【０００４】
このような液晶表示装置は、ゲート線にゲート信号を出力して、画素のスイッチング素子をオンあるいはオフするゲート駆動部、複数の階調電圧を生成する階調電圧生成部、階調電圧から画像データに対応する電圧をデータ電圧として選択して、表示信号線のうちのデータ線にデータ電圧を印加するデータ駆動部、及びこれらを制御する信号制御部を含む。
【０００５】
この場合、ゲート駆動部を画素のスイッチング素子と同一の工程で形成し、表示板に集積する一方で、ゲート線の数を２倍に増加する代わりに、データ線の数を半分にすることによって、同一の解像度を実現し、原価を節減する。また、ゲート駆動部を表示板の左右に配置してゲート信号を印加するが、１フレームの間にゲート信号を印加するために、ゲート信号を印加してから一定の時間が経過した後に、次のゲート信号を以前のゲート信号と重畳（オーバーラップ）させて出力する。
【０００６】
しかし、画素には信号線の重畳によって寄生容量が存在し、データ電圧が印加された後に、ゲート電圧の下降エッジにおける寄生容量によるキックバック電圧（ｋｉｃｋｂａｃｋ  ｖｏｌｔａｇｅ）によってデータ電圧がわずかに下降し、引き続き次のゲート信号の下降エッジにおけるキックバック電圧によってもう一度下降する。これによって、正極性及び負極性の画素電圧に差が生じてフリッカーを誘発する一方で、画面に染みが発生することもある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的とする技術的課題は、フリッカーまたは画面の染みを除去することができる、表示装置の駆動装置及びこれを含む表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
このような技術的課題を達成するための本発明の一実施例による表示装置の駆動装置は、ゲート信号を伝達する複数のゲート線、及びゲート線のうち奇数番目及び偶数番目のゲート線に各々接続され、複数のクロック信号に基づいてゲート信号を生成する第１及び第２ゲート駆動部を含み、複数のクロック信号のうち隣接する二つのクロック信号の位相差は、１８０゜以上３６０゜未満である。また、複数のクロック信号のうち隣接しない二つの信号の位相差は、１８０゜である。また、複数のクロック信号のデューティ比は、５０％である。
【０００９】
一方、複数のクロック信号は、第１乃至第４クロック信号を含み、第１クロック信号及び第２クロック信号の位相差、または第３クロック信号及び第４クロック信号の位相差は、１８０゜以上３６０゜未満である。また、第１クロック信号及び第３クロック信号の位相差、または第２クロック信号及び第４クロック信号の位相差は、１８０゜である。第１及び第３クロック信号は第１ゲート駆動部に入力され、第２及び第４クロック信号は第２ゲート駆動部に入力され、第１及び第２ゲート駆動部には、第１及び第２出力開始信号が各々入力され、第１及び第２出力開始信号の位相差は、１８０゜以上３６０゜未満である。
【００１０】
一方、本発明の一実施例による表示装置は、行列状に配列されている複数の画素、画素にゲート信号を伝達する複数のゲート線、画素にデータ信号を伝達する複数のデータ線、及びゲート線のうち奇数番目及び偶数番目のゲート線に各々接続され、複数のクロック信号に基づいてゲート信号を生成する第１及び第２ゲート駆動部を含み、複数のクロック信号のうち隣接する二つのクロック信号の位相差は、１８０゜以上３６０゜未満である。
【００１１】
また、複数のクロック信号のうち隣接しない二つの信号の位相差は、１８０゜である。また、複数のクロック信号のデューティ比は、５０％である。一方、複数のクロック信号は、第１乃至第４クロック信号を含み、第１クロック信号及び第２クロック信号の位相差、または第３クロック信号及び第４クロック信号の位相差は、１８０゜以上３６０゜未満である。ここで、第１クロック信号及び第３クロック信号の位相差、または第２クロック信号及び第４クロック信号の位相差は、１８０゜である。この場合、第１及び第３クロック信号は第１ゲート駆動部に入力され、第２及び第４クロック信号は第２ゲート駆動部に入力される。
【００１２】
第１及び第２ゲート駆動部には、第１及び第２出力開始信号が各々入力され、第１及び第２出力開始信号の位相差は、１８０゜以上３６０゜未満である。また、画素のうち隣接する二つのデータ線の間に行方向に配列されている二つの画素（画素のペア）は、同一のデータ線に接続され、その二つの画素は、互いに異なるゲート線に接続されている。また、表示装置は、データ信号を生成するデータ駆動部をさらに含み、データ駆動部は、画素が列方向に配列されている複数の画素行のうちから、第１の画素行に位置する画素のペアの二つの画素のうち先にゲート信号の印加を受ける画素に、残りの画素より長時間にわたってデータ信号を印加する。第１及び第２ゲート駆動部は、表示装置に集積されている。
【発明の効果】
【００１３】
本発明によれば、一つの画素の集合（ａ、ｂ）に印加されるゲート信号を各々所定の時間に分離して印加するので、寄生容量による電圧の下降を一度減少させ、正極性及び負極性の画素電圧を同一にすることによって、フリッカーまたは画面に染みが発生する現象を防止することができる。
【発明を実施するための最良の形態】
【００１４】
添付した図面を参照して、本発明の実施例について、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。
【００１５】
図面では、各層及び領域を明確に表現するために、厚さを拡大して示した。明細書全体を通して類似した部分には、同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとするとき、これは他の部分の“真上”にある場合だけでなく、その中間に他の部分がある場合も意味する。反対に、ある部分が他の部分の“真上”にあるとするとき、これはその中間に他の部分がない場合を意味する。
【００１６】
まず、図１乃至図３を参照して、本発明の一実施例による表示装置について、液晶表示装置を一例として説明する。
【００１７】
図１は本発明の一実施例による液晶表示装置のブロック図であり、図２は本発明の一実施例による液晶表示装置の一つの画素に対する等価回路図である。また、図３は本発明の一実施例による液晶表示装置の構造図である。
図１に示すように、本発明の一実施例による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｐａｎｅｌ  ａｓｓｅｍｂｌｙ）３００、これに接続されるゲート駆動部４００Ｌ、４００Ｒ及びデータ駆動部５００、データ駆動部５００に接続される階調電圧生成部８００、及びこれらを制御する信号制御部６００を含む。
【００１８】
液晶表示板組立体３００は、等価回路で見るとき、複数の表示信号線（Ｇ１−Ｇ２ｎ、Ｄ１−Ｄｍ、Ｌ１、Ｌ２）、及びこれに接続されて、ほぼ行列状に配列されている複数の画素（ｐｉｘｅｌ、ＰＸ）を含む。
【００１９】
信号線（Ｇ１−Ｇ２ｎ、Ｄ１−Ｄｍ、Ｌ１、Ｌ２）は、ゲート信号（走査信号ともいう）を伝達する複数のゲート線（Ｇ１−Ｇ２ｎ）、データ信号を伝達するデータ線（Ｄ１−Ｄｍ）、及びダミー線（Ｌ１、Ｌ２）を含む。ゲート線（Ｇ１−Ｇ２ｎ）は、ほぼ行方向にのびていて、互いにほぼ平行であり、データ線（Ｄ１−Ｄｍ）及びダミー線（Ｌ１、Ｌ２）は、ほぼ列方向にのびていて、互いにほぼ平行である。
【００２０】
図３に示すように、ゲート線（Ｇ１−Ｇ２ｎ）、データ線（Ｄ１−Ｄｍ）、及びダミー線（Ｌ１、Ｌ２）が形成されている液晶表示板組立体３００上には、液晶表示装置を駆動するための信号制御部６００、駆動電圧生成部７００、及び階調電圧生成部８００などの回路要素が形成されている印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ、ＰＣＢ）５５０が配置されている。ダミー線（Ｌ１）は、液晶表示板組立体３００の最も左側の周縁付近に形成されており、また、ダミー線（Ｌ２）は、液晶表示板組立体３００の最も右側付近にほぼ行方向にのびていて、データ線（Ｄ１−Ｄｍ）とほぼ平行である。
【００２１】
液晶表示板組立体３００及びＰＣＢ５５０は、フレキシブル回路（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ、ＦＰＣ）基板５１０を通して互いに電気的、物理的に接続されている。このフレキシブル回路基板５１０には、データ駆動部５００を構成するデータ駆動集積回路チップ５４０が装着されており、複数のデータ伝達線５２１が形成されている。このデータ伝達線５２１は、接触部（Ｃ１）を通して液晶表示板組立体３００上に形成されている複数のデータ線（Ｄ１−Ｄｍ）に各々接続されて、対応するデータ電圧を伝達する。
【００２２】
最も左側及び最も右側に位置したＦＰＣ基板５１０には、信号伝達線５２２ａ、５２２ｂ、５２３ａ、５２３ｂが形成されている。信号伝達線５２２ａ、５２２ｂ、５２３ａ、５２３ｂは、接触部（Ｃ３）を通してＰＣＢ５５０に形成されている信号伝達線５５１ａ、５５１ｂに接続されている。
【００２３】
最も左側のＦＰＣ基板５１０に形成された信号伝達線５２２ａは、接触部（Ｃ２）を通して最も左側に位置するデータ線（Ｄ１）に接続されており、また、接触部（Ｃ３）を通して信号伝達線５５１ａ、５２３ａに接続され、接触部（Ｃ１）を通してダミー線（Ｌ２）に接続されている。
【００２４】
また、最も右側のＦＰＣ基板５１０に形成された信号伝達線５２３ｂは、接触部（Ｃ２）を通して最も右側に位置したデータ線（Ｄｍ）に接続されており、また、接触部（Ｃ３）を通して信号伝達線５５１ｂ、５２３ｂに接続され、接触部（Ｃ１）を通してダミー線（Ｌ１）に接続されている。
【００２５】
各画素（ＰＸ）は、表示信号線（Ｇ１−Ｇ２ｎ、Ｄ１−Ｄｍ）及びダミー線（Ｌ１、Ｌ２）に接続されているスイッチング素子（Ｑ）、及びこれに接続されている液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）（Ｃｌｃ）及びストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）（Ｃｓｔ）を含む。ストレージキャパシタ（Ｃｓｔ）は、必要に応じて省いてもよい。
【００２６】
薄膜トランジスタなどのスイッチング素子（Ｑ）は、薄膜トランジスタ表示板である下部表示板１００に形成された、三端子素子であって、その制御端子及び入力端子は各々ゲート線（Ｇ１−Ｇ２ｎ）、データ線（Ｄ１−Ｄｍ）、及びダミー線（Ｌ１、Ｌ２）に接続され、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）に接続されている。
【００２７】
液晶キャパシタ（Ｃｌｃ）は、下部表示板１００の画素電極１９１及び共通電極表示板である上部表示板２００の共通電極２７０を二つの端子とし、二つの電極１９１、２７０の間の液晶層３は、誘電体として機能する。画素電極１９１はスイッチング素子（Ｑ）に接続され、共通電極２７０は上部表示板２００の全面に形成されて、共通電圧（Ｖｃｏｍ）の印加を受ける。共通電極２７０は、図２とは異なり、下部表示板１００に形成されてもよく、この場合には、二つの電極１９１、２７０のうちの少なくとも一つが線状または棒状に形成される。
【００２８】
液晶キャパシタ（Ｃｌｃ）の補助的な役割を果たすストレージキャパシタ（Ｃｓｔ）は、下部表示板１００に形成された別個の信号線（図示せず）及び画素電極１９１と、絶縁体をそれらの間に入れて重畳して構成され、この別個の信号線には、共通電圧（Ｖｃｏｍ）などの所定の電圧が印加される。あるいは、ストレージキャパシタ（Ｃｓｔ）は、画素電極１９１及び真上の前段ゲート線と、絶縁体をそれらの間に入れて重畳して構成してもよい。図３に示すように、ゲート線（Ｇ１及びＧ２、Ｇ３及びＧ４、・・・）のペアは、一行の画素電極１９１の上下に配列されている。また、データ線（Ｄ１−Ｄｍ）は、二列の画素電極１９１の間に一つずつ配列されている。つまり、画素列の間に一つのデータ線が配列されている。これらゲート線（Ｇ１−Ｇ２ｎ）及びデータ線（Ｄ１−Ｄｍ）と画素電極１９１との接続について、より詳細に説明する。
【００２９】
画素電極１９１の上側及び下側に接続されている複数のペアのゲート線（Ｇ１−Ｇ２ｎ）は、各画素電極１９１の上側または下側に配列されているスイッチング素子（Ｑ）を通して当該画素電極１９１に接続されている。
【００３０】
つまり、奇数番目の画素行で、データ線（Ｄ１−Ｄｍ）を中心に左側に位置したスイッチング素子（Ｑ）は、上側に位置するゲート線（Ｇ１、Ｇ５、Ｇ９、・・・）に接続されており、データ線（Ｄ１−Ｄｍ）を中心に右側に位置したスイッチング素子（Ｑ）は、下側に位置したゲート線（Ｇ２、Ｇ６、Ｇ１０、・・・）に接続されている。反面、偶数番目の画素行で、上側に位置したゲート線（Ｇ３、Ｇ７、Ｇ１１、・・・）及び下側に位置したゲート線（Ｇ４、Ｇ８、Ｇ１２、・・・）とスイッチング素子（Ｑ）との接続は、奇数番目の画素行と反対である。つまり、データ線（Ｄ１−Ｄｍ）を中心に右側に位置したスイッチング素子（Ｑ）は、上側に位置したゲート線（Ｇ３、Ｇ７、Ｇ１１、・・・）に接続されており、データ線（Ｄ１−Ｄｍ）を中心に左側に位置したスイッチング素子（Ｑ）は、下側に位置したゲート線（Ｇ４、Ｇ８、Ｇ１２、・・・）に接続されている。
【００３１】
奇数番目の画素行の画素電極１９１のうちのデータ線（Ｄ１−Ｄｍ）を中心に左側に位置する画素電極１９１は、スイッチング素子（Ｑ）を通して直ぐ隣に隣接するデータ線（Ｄ１−Ｄｍ）に接続されており、データ線（Ｄ１−Ｄｍ）を中心に右側に位置する画素電極１９１は、スイッチング素子（Ｑ）を通して次に隣接するデータ線に接続されている。偶数番目の画素行の画素電極１９１のうちデータ線（Ｄ１−Ｄｍ）を中心に左側に位置する画素電極１９１は、スイッチング素子（Ｑ）を通して直前のデータ線に接続されており、データ線（Ｄ１−Ｄｍ）を中心に右側に位置した画素電極１９１は、スイッチング素子（Ｑ）を通して直ぐ隣に隣接するデータ線に接続されている。また、第１列の偶数番目の行の画素電極１９１は、最後のデータ線（Ｄｍ）に接続するダミー線（Ｌ１）に接続されており、最後の列の奇数番目の行の画素電極１９１は、第１データ線（Ｄ１）に接続するダミー線（Ｌ２）に接続されている。
【００３２】
上記で説明したように、各画素（ＰＸ）に形成されているスイッチング素子（Ｑ）は、接続されているデータ線（Ｄ１−Ｄｍ）やダミー線（Ｌ１、Ｌ２）により容易に接続される位置、つまり接続の長さをできるだけ短くすることができる位置に形成される。したがって、図３に示した配置で、スイッチング素子（Ｑ）の位置は、画素行毎に変化する。つまり、奇数番目の行に位置する画素ペアのうちデータ線（Ｄ１−Ｄｍ）の左側に位置する画素（ＰＸ）には、右側の上端部にスイッチング素子（Ｑ）が形成され、データ線（Ｄ１−Ｄｍ）の右側に位置する画素（ＰＸ）には、右側の下端部にスイッチング素子（Ｑ）が形成される。
【００３３】
反面、偶数番目の行に位置する画素（ＰＸ）のスイッチング素子（Ｑ）の形成位置は、隣接する画素行の形成位置と正反対である。つまり、偶数番目の行に位置する画素ペアのうちデータ線（Ｄ１−Ｄｍ）の左側に位置する画素（ＰＸ）には、左側の下端部にスイッチング素子（Ｑ）が形成されており、データ線（Ｄ１−Ｄｍ）の右側に位置する画素（ＰＸ）には、左側の上端部にスイッチング素子（Ｑ）が形成されている。
【００３４】
図３に示した画素電極１９１及びデータ線（Ｄ１−Ｄｍ）の接続を整理すれば、各画素行で、隣接する二つのデータ線の間に位置する二つの画素（ＰＸ）のスイッチング素子（Ｑ）は、同一のデータ線に接続されている。つまり、奇数番目の画素行で、二つのデータ線の間に形成された二つの画素（ＰＸ）のスイッチング素子（Ｑ）は、右側に位置したデータ線に接続されており、偶数番目の画素行で、二つのデータ線の間に形成された二つの画素（ＰＸ）のスイッチング素子（Ｑ）は、左側に位置したデータ線に接続されている。図３に示した配置は、単に一例にすぎず、奇数番目の行及び偶数番目の行の画素電極１９１とデータ線（Ｄ１−Ｄｍ）及びゲート線（Ｇ１−Ｇ２ｎ）との接続は、互いに変化したり、また他の接続関係で接続してもよい。
【００３５】
一方、色表示を実現するためには、各画素（ＰＸ）が三原色のうちの一つを固有に表示したり（空間分割）、各画素（ＰＸ）が時間によって交互に三原色を表示するようにして（時間分割）、これら三原色の空間的、時間的合計によって所望の色相が認識される。図２は空間分割の一例として、各画素（ＰＸ）が、画素電極１９１に対応する領域に赤色、緑色、または青色の色フィルター２３０が形成されることを示している。図２とは異なり、色フィルター２３０は、下部表示板１００の画素電極１９１上または下に形成してもよい。
【００３６】
図３では、色フィルター２３０が行方向に赤色、緑色、青色の順序に配列され、各画素列は一つの色相の色フィルター２３０のみを含むストライプ配列をなしている。液晶表示板組立体３００の二つの表示板１００、２００のうちの少なくとも一つの外側面には、光を偏光させる偏光子（図示せず）が付着されている。
【００３７】
再び図１を参照すれば、階調電圧生成部８００は、画素（ＰＸ）の透過率に関する二組の階調電圧の集合（または基準階調電圧の集合）を生成する。二組のうちの一組は、共通電圧（Ｖｃｏｍ）に対して正の値を有し、他の一組は、負の値を有する。
【００３８】
一組のゲート駆動部４００Ｌ、４００Ｒは、各々表示板部３００の左側及び右側に配置され、奇数番目のゲート線（Ｇ１、Ｇ３、・・・、Ｇ２ｎ−１）及び偶数番目のゲート線（Ｇ２、Ｇ４、・・・、Ｇ２ｎ）に各々接続されて、外部からのゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）の組合わせからなるゲート信号をゲート線（Ｇ１−Ｇ２ｎ）に印加する。このようなゲート駆動部４００Ｌ、４００Ｒは、実質的にはシフトレジスタであって、一列に配列された複数のステージ（ｓｔａｇｅ）を含み、画素（ＰＸ）のスイッチング素子（Ｑ）と同一の工程で形成されて、集積されている。しかし、ゲート駆動部４００Ｌ、４００Ｒは、集積回路（ＩＣ）の形態で形成してもよい。
【００３９】
データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄ１−Ｄｍ）に接続されており、階調電圧生成部８００からの階調電圧を選択して、これをデータ信号としてデータ線（Ｄ１−Ｄｍ）に印加する。しかし、階調電圧生成部８００が全ての階調に対する電圧を提供せずに、決められた数の基準階調電圧のみを提供する場合には、データ駆動部５００は、基準階調電圧を分圧して全ての階調に対する階調電圧を生成して、この中からデータ信号を選択する。
【００４０】
信号制御部６００は、ゲート駆動部４００Ｌ、４００Ｒ及びデータ駆動部５００などを制御する。
【００４１】
このような駆動装置５００、６００、８００の各々は、少なくとも一つの集積回路チップの形態で液晶表示板組立体３００上に直接形成してもよい。あるいは、液晶表示板組立体３００におけるフレキシブル印刷回路膜（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｆｉｌｍ）（図示せず）上に、ＴＣＰ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）の形態で形成してもよく、または、別途の印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）（図示せず）上に形成してもよい。これとは異なり、これら駆動装置５００、６００、８００は、信号線（Ｇ１−Ｇ２ｎ、Ｄ１−Ｄｍ）及び薄膜トランジスタスイッチング素子（Ｑ）などと共に液晶表示板組立体３００に集積してもよい。また、駆動装置４００、５００、６００、８００は、単一チップに集積してもよく、この場合、これらのうちの少なくとも一つまたはこれらを構成する少なくとも一つの回路素子が単一チップの外側に配置してもよい。
【００４２】
それでは、このような液晶表示装置の動作について、詳細に説明する。
【００４３】
信号制御部６００は、外部のグラフィック制御機（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号を受信する。入力制御信号の例としては、垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などがある。
【００４４】
信号制御部６００は、入力画像信号（Ｒ、Ｇ、Ｂ）及び入力制御信号に基づいて、入力画像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合うように適切に処理して、ゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）などを生成した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００に出力し、データ制御信号（ＣＯＮＴ２）及び処理した画像信号（ＤＡＴ）をデータ駆動部５００に出力する。
【００４５】
ゲート制御信号（ＣＯＮＴ１）は、走査開始を指示する走査開始信号（ＳＴＶ）、ゲートオン電圧（Ｖｏｎ）の出力周期を制御する少なくとも一つのクロック信号を含む。ゲート制御信号（ＣＯＮＴ１）は、また、ゲートオン電圧（Ｖｏｎ）の持続時間を制御する出力イネーブル信号（ＯＥ）をさらに含むんでもよい。
【００４６】
データ制御信号（ＣＯＮＴ２）は、一行の画素（ＰＸ）に対する画像データの伝送開始を知らせる水平同期開始信号（ＳＴＨ）、データ線（Ｄ１−Ｄｍ）にデータ信号の印加を指示するロード信号（ＬＯＡＤ）、及びデータクロック信号（ＨＣＬＫ）を含む。データ制御信号（ＣＯＮＴ２）は、また、共通電圧（Ｖｃｏｍ）に対するデータ信号の電圧極性（以下、「共通電圧に対するデータ信号の電圧極性」を略して「データ信号の極性」とする）を反転させる反転信号（ＲＶＳ）をさらに含んでもよい。
【００４７】
信号制御部６００からのデータ制御信号（ＣＯＮＴ２）に応じて、データ駆動部５００は、一行の画素（ＰＸ）に対するデジタル画像信号（ＤＡＴ）を受信して、各デジタル画像信号（ＤＡＴ）に対応する階調電圧を選択することによって、デジタル画像信号（ＤＡＴ）をアナログデータ信号に変換した後で、これを当該データ線（Ｄ１−Ｄｍ）に印加する。ゲート駆動部４００Ｌ、４００Ｒは、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）に基づいて、ゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ１−Ｇ２ｎ）に印加して、このゲート線（Ｇ１−Ｇ２ｎ）に接続しているスイッチング素子（Ｑ）をオンする。そうすると、データ線（Ｄ１−Ｄｍ）に印加されたデータ信号がオンしたスイッチング素子（Ｑ）を通して当該画素（ＰＸ）に印加される。
【００４８】
画素（ＰＸ）に印加されたデータ信号の電圧及び共通電圧（Ｖｃｏｍ）の差は、液晶キャパシタ（Ｃｌｃ）の充電電圧、つまり画素電圧として現れる。液晶分子は、画素電圧の大きさにしたがってその配向が異なり、それによって液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に付着した偏光子によって光の透過率の変化として現れる。
【００４９】
１水平周期[１Ｈともいい、水平同期信号（Ｈｓｙｎｃ）及びデータイネーブル信号（ＤＥ）の一周期と同一である]を単位にしてこのような過程を繰返すことによって、全てのゲート線（Ｇ１−Ｇ２ｎ）に対して順次にゲートオン電圧（Ｖｏｎ）を印加し、全ての画素（ＰＸ）にデータ信号を印加して、１フレーム（ｆｒａｍｅ）の画像を表示する。
【００５０】
１フレームが終了すると次のフレームが開始されて、各画素（ＰＸ）に印加されるデータ信号の極性が直前のフレームでのデータ信号の極性と反対になるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（フレーム反転）。このとき、１フレーム内でも反転信号（ＲＶＳ）の特性によって一つのデータ線を通して流れるデータ信号の極性が反転したり（例：行反転、点反転）、一つの画素行に印加されるデータ信号の極性が互いに反転することがある（例：列反転、点反転）。
【００５１】
本発明の一実施例によるゲート駆動部について、図４乃至図６を参照して説明する。図４は本発明の一実施例によるゲート駆動部のブロック図であり、図５は本発明の一実施例によるゲート駆動部用シフトレジスタのｊ番目のステージの回路図であり、図６は図４に示したゲート駆動部の信号波形図である。
【００５２】
図４に示したシフトレジスタ４００Ｌ、４００Ｒには、第１及び第２走査開始信号（ＬＳＴＶ、ＲＳＴＶ）、第１乃至第４クロック信号（ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２）が入力される。各シフトレジスタ４００Ｌ、４００Ｒは、各々一列に配列され、ゲート線に各々接続されている複数のステージ４１０Ｌ、４１０Ｒを含む。
【００５３】
図６に示すように、左側のシフトレジスタ４００Ｌに入力される第１走査開始信号（ＬＳＴＶ）及び右側のシフトレジスター４００Ｒに入力される第２走査開始信号（ＲＳＴＶ）は、幅が１Ｈの複数のパルスを１フレームに一つ含む１フレーム周期の信号であり、第２走査開始信号（ＲＳＴＶ）は、第１走査開始信号（ＬＳＴＶ）に比べて所定の時間（ｔ）だけ遅延した信号である。第１乃至第４クロック信号（ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２）は、デューティ比（ｄｕｔｙｒａｔｉｏ）が５０％であり、２Ｈの周期で、第１クロック信号（ＬＣＬＫ１）及び第２クロック信号（ＲＣＬＫ１）は、１８０゜以上の位相差を有し、第３クロック信号（ＲＣＬＫ１）及び第４クロック信号（ＲＣＬＫ２）も、１８０゜以上の位相差を有する。ただし、第１クロック信号（ＬＣＫＬ１）及び第３クロック信号（ＲＣＬＫ１）、第２クロック信号（ＬＣＬＫ２）及び第４クロック信号（ＲＣＬＫ２）は、各々１８０゜の位相差を有する。
【００５４】
左側のシフトレジスタ４００Ｌの第１ステージ４１０Ｌに入力される第１走査開始信号（ＬＳＴＶ）のハイ区間は第１クロック信号（ＬＣＬＫ１）のロー区間に位置し、第１クロック信号（ＬＣＬＫ１）がハイになると同時にローになり、右側のシフトレジスタ４００Ｒの第１ステージ４１０Ｒに入力される第２走査開始信号（ＲＳＴＶ）のハイ区間も第２クロック信号（ＲＣＬＫ１）のロー区間に位置し、第２クロック信号（ＲＣＬＫ１）がハイになると同時にローになる。
【００５５】
各シフトレジスタ４００Ｌ、４００Ｒで、隣接する二つのステージ４１０Ｌ、４１０Ｒには、互いに異なるクロック信号（ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２）が入力される。例えば、左側のシフトレジスタ４００Ｌの第１ステージには第１クロック信号（ＬＣＬＫ１）、第２ステージには第３クロック信号（ＬＣＬＫ２）が入力され、右側のシフトレジスタ４００Ｒの第１ステージには第２クロック信号（ＲＣＬＫ１）、第２ステージには第４クロック信号（ＲＣＬＫ２）が入力される。
【００５６】
各クロック信号（ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２）も、画素のスイッチング素子（Ｑ）を駆動することができるように、ハイの場合にはゲートオン電圧（Ｖｏｎ）であり、ローの場合にはゲートオフ電圧（Ｖｏｆｆ）であるのがのぞましい。
【００５７】
各ステージ４１０Ｌ、４１０Ｒは、セット端子（Ｓ）、ゲート電圧端子（ＧＶ）、クロック端子（ＣＫ１、ＣＫ２）のペア、リセット端子（Ｒ）、フレームリセット端子（ＦＲ）、そしてゲート出力端子（ＯＵＴ１）、及びキャリー出力端子（ＯＵＴ２）を含む。
【００５８】
各ステージ、例えばｊ番目のステージ（ＳＴｊ）のセット端子（Ｓ）には、前段ステージ[ＳＴ（ｊ−２）]のキャリー出力、つまり前段キャリー出力[Ｃｏｕｔ（ｊ−２）」が入力され、リセット端子（Ｒ）には後段ステージ[ＳＴ（ｊ＋２）]のゲート出力、つまり後段ゲート出力[Ｇｏｕｔ（ｊ＋２）」が入力され、クロック端子（ＣＫ１、ＣＫ２）には、クロック信号（ＬＣＬＫ１、ＬＣＬＫ２）が入力され、ゲート電圧端子（ＧＶ）には、ゲートオフ電圧（Ｖｏｆｆ）が入力される。ゲート出力端子（ＯＵＴ１）は、ゲート出力[Ｇｏｕｔ（ｊ）]を出力し、キャリー出力端子（ＯＵＴ２）は、キャリー出力[Ｃｏｕｔ（ｊ）]を出力する。
【００５９】
但し、各シフトレジスタ４００Ｌ、４００Ｒの第１ステージには、前段キャリー出力の代わりに走査開始信号（ＬＳＴＶ、ＲＳＴＶ）が入力される。また、ｊ番目のステージ（ＳＴｊ）のクロック端子（ＣＫ１）にクロック信号（ＬＣＬＫ１）が入力され、クロック端子（ＣＫ２）にクロック信号（ＬＣＬＫ２）が入力される場合、これに隣接する（ｊ−２）番目及び（ｊ＋２）番目のステージ[ＳＴ（ｊ−２）、ＳＴ（ｊ＋２）]のクロック端子（ＣＫ１）には、クロック信号（ＬＣＬＫ２）が入力され、クロック端子（ＣＫ２）には、クロック信号（ＬＣＬＫ１）が入力される。
【００６０】
図５を参照すると、本発明の一実施例によるゲート駆動部４００の各ステージ、例えばｊ番目のステージは、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０、及び出力部４５０を含む。これらは、少なくとも一つのＮＭＯＳトランジスタ（Ｔ１−Ｔ１４）を含み、プルアップ駆動部４３０及び出力部４５０は、キャパシタ（Ｃ１−Ｃ３）をさらに含む。しかし、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いてもよい。また、キャパシタ（Ｃ１−Ｃ３）は、実際の工程時に形成されるゲート及びドレイン／ソースの間の寄生容量（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）であってもよい。
【００６１】
入力部４２０は、セット端子（Ｓ）及びゲート電圧端子（ＧＶ）に順次に直列に接続されている三つのトランジスタ（Ｔ１１、Ｔ１０、Ｔ５）を含む。トランジスタ（Ｔ１１、Ｔ５）のゲートはクロック端子（ＣＫ２）に接続しており、トランジスタ（Ｔ１０）のゲートはクロック端子（ＣＫ１）に接続している。トランジスタ（Ｔ１１）及びトランジスタ（Ｔ１０）の間の接続点は、接続点（Ｊ１）に接続しており、トランジスタ（Ｔ１０）及びトランジスタ（Ｔ５）の間の接続点は、接続点（Ｊ２）に接続している。
【００６２】
プルアップ駆動部４３０は、セット端子（Ｓ）及び接続点（Ｊ１）の間に接続しているトランジスタ（Ｔ４）、クロック端子（ＣＫ１）及び接続点（Ｊ３）の間に接続しているトランジスタ（Ｔ１２）、そしてクロック端子（ＣＫ１）及び接続点（Ｊ４）の間に接続しているトランジスタ（Ｔ７）を含む。トランジスタ（Ｔ４）のゲート及びドレインは、セット端子（Ｓ）に共通して接続しており、ソースは、接続点（Ｊ１）に接続しており、トランジスタ（Ｔ１２）のゲート及びドレインは、クロック端子（ＣＫ１）に共通して接続しており、ソースは、接続点（Ｊ３）に接続している。トランジスタ（Ｔ７）のゲートは、接続点（Ｊ３）に接続すると同時に、キャパシタ（Ｃ１）を通してクロック端子（ＣＫ１）に連結しており、ドレインは、クロック端子（ＣＫ１）に接続しており、ソースは、接続点（Ｊ４）に接続しており、接続点（Ｊ３）及び接続点（Ｊ４）の間にキャパシタ（Ｃ２）が接続している。
【００６３】
プルダウン駆動部４４０は、ソースを通してゲートオフ電圧（Ｖｏｆｆ）を受信し、ドレインを通して接続点（Ｊ１、Ｊ２、Ｊ３、Ｊ４）に出力する複数のトランジスタ（Ｔ６、Ｔ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２）を含む。トランジスタ（Ｔ６）のゲートは、フレームリセット端子（ＦＲ）に接続しており、ドレインは、接続点（Ｊ１）に接続しており、トランジスタ（Ｔ９）のゲートは、リセット端子（Ｒ）に連結しており、ドレインは、接続点（Ｊ１）に接続しており、トランジスタ（Ｔ１３、Ｔ８）のゲートは、接続点（Ｊ２）に共通して接続しており、ドレインは、各々接続点（Ｊ３、Ｊ４）に接続している。トランジスタ（Ｔ３）のゲートは、接続点（Ｊ４）に接続しており、トランジスタ（Ｔ２）のゲートは、リセット端子（Ｒ）に接続しており、二つのトランジスタ（Ｔ３、Ｔ２）のドレインは、接続点（Ｊ２）に接続している。
【００６４】
出力部４５０は、ドレイン及びソースが各々クロック端子（ＣＫ１）及び出力端子（ＯＵＴ１、ＯＵＴ２）の間に接続し、ゲートが接続点（Ｊ１）に接続されている一組のトランジスタ（Ｔ１、Ｔ１４）、及びトランジスタ（Ｔ１）のゲート及びドレインの間、つまり接続点（Ｊ１）及び接続点（Ｊ２）の間に接続しているキャパシタ（Ｃ３）を含む。トランジスタ（Ｔ１）のソースは、また、接続点（Ｊ２）に接続している。
【００６５】
ここにおいて、このようなステージの動作について説明する。説明の便宜のために、クロック信号（ＬＣＬＫ１、ＬＣＫＬ２、ＲＣＬＫ１、ＲＣＬＫ２）のハイレベルに対応する電圧を高電圧とし、クロック信号（ＬＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ１、ＲＣＬＫ２）のローレベルに対応する電圧を低電圧として、その大きさはゲートオフ電圧（Ｖｏｆｆ）と同一である。
【００６６】
まず、クロック信号（ＬＣＬＫ２）及び前段キャリー出力[Ｃｏｕｔ（ｊ−２）」がハイになると、トランジスタ（Ｔ１１、Ｔ５）及びトランジスタ（Ｔ４）がオンする。そうすると、二つのトランジスタ（Ｔ１１、Ｔ４）は、接続点（Ｊ１）に高電圧を伝達し、トランジスタ（Ｔ５）は、接続点（Ｊ２）に低電圧を伝達する。それによって、トランジスタ（Ｔ１、Ｔ１４）がオンして、クロック信号（ＣＬＫ１）が出力端子（ＯＵＴ１、ＯＵＴ２）に出力されるが、このとき、接続点（Ｊ２）の電圧及びクロック信号（ＬＣＬＫ１）が低電圧であるので、出力電圧[Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）]は低電圧になる。それと同時に、キャパシタ（Ｃ３）は、高電圧及び低電圧の差に相当する大きさの電圧を充電する。
【００６７】
このとき、クロック信号（ＬＣＬＫ１）及び後段ゲート出力[Ｇｏｕｔ（ｊ＋２）]はローであり、接続点（Ｊ２）もローであるため、これにゲートが接続しているトランジスタ（Ｔ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２）は、全て遮断された状態になる。
【００６８】
次に、クロック信号（ＬＣＬＫ２）がローになると、トランジスタ（Ｔ１１、Ｔ５）が遮断され、これと同時に、クロック信号（ＬＣＬＫ１）がハイになると、トランジスタ（Ｔ１）の出力電圧及び接続点（Ｊ２）の電圧が高電圧になる。このとき、トランジスタ（Ｔ１０）のゲートには高電圧が印加されるが、接続点（Ｊ２）に接続しているソースの電位も同一のな高電圧であるため、ゲート及びソースの間の電位差が０になって、トランジスタ（Ｔ１０）は遮断された状態を維持する。したがって、接続点（Ｊ１）は浮遊状態になり、それによって、キャパシタ（Ｃ３）によって高電圧の分だけ電位がさらに上昇する。
【００６９】
一方、クロック信号（ＬＣＬＫ１）及び接続点（Ｊ２）の電位が高電圧であるため、トランジスタ（Ｔ１２、Ｔ１３、Ｔ８）がオンする。この状態で、トランジスタ（Ｔ１２）及びトランジスタ（Ｔ１３）が高電圧及び低電圧の間で直列に接続され、それによって、接続点（Ｊ３）の電位は、二つのトランジスタ（Ｔ１２、Ｔ１３）のオン時の抵抗状態の抵抗値によって分圧された電圧値を有する。しかし、トランジスタ（Ｔ１３）のオン時の抵抗状態の抵抗値が、トランジスタ（Ｔ１２）のオン時の抵抗状態の抵抗値に比べて非常に大きく、例えば約１０，０００倍程度に設定されているとすれば、接続点（Ｊ３）の電位はほぼ高電圧である。したがって、トランジスタ（Ｔ７）がオンしてトランジスタ（Ｔ８）に直列に接続され、それによって、接続点（Ｊ４）の電位は、二つのトランジスタ（Ｔ７、Ｔ８）のオン時の抵抗状態の抵抗値によって分圧された電圧値を有する。このとき、二つのトランジスタ（Ｔ７、Ｔ８）の抵抗状態の抵抗値がほぼ同一に設定されていれば、接続点（Ｊ４）の電位は高電圧及び低電圧の中間値であり、それによって、トランジスタ（Ｔ３）は遮断された状態を維持する。このとき、後段ゲート出力[Ｇｏｕｔ（ｊ＋２）」が依然としてローであるので、トランジスタ（Ｔ９、Ｔ２）も遮断された状態を維持する。したがって、出力端子（ＯＵＴ１、ＯＵＴ２）は、クロック信号（ＣＬＫ１）にだけ接続され、低電圧とは遮断されて、高電圧を出力する。
【００７０】
一方、キャパシタ（Ｃ１）及びキャパシタ（Ｃ２）は、両端の電位差に対応する電圧を各々充電するが、接続点（Ｊ３）の電圧が接続点（Ｊ５）の電圧より低い。
【００７１】
次に、後段ゲート出力[Ｇｏｕｔ（ｊ＋１）]及びクロック信号（ＣＬＫ２）がハイになり、クロック信号（ＣＬＫ１）がローになると、トランジスタ（Ｔ９、Ｔ２）がオンして、接続点（Ｊ１、Ｊ２）に低電圧を伝達する。このとき、接続点（Ｊ１）の電圧は、キャパシタ（Ｃ３）の放電によって低電圧に下降するが、キャパシタ（Ｃ３）の放電時間によって低電圧に完全に下降するには、ある程度の時間を必要とする。したがって、二つのトランジスタ（Ｔ１、Ｔ１４）は、後段ゲート出力[Ｇｏｕｔ（ｊ＋１）」がハイになっても、しばらくの間はオンした状態を維持するようになり、それによって、出力端子（ＯＵＴ１、ＯＵＴ２）がクロック信号（ＣＬＫ１）に接続されて、低電圧を出力する。次に、キャパシタ（Ｃ３）が完全に放電して、接続点（Ｊ１）の電位が低電圧になれば、トランジスタ（Ｔ１４）が遮断され、出力端子（ＯＵＴ２）がクロック信号（ＣＬＫ１）と遮断されるため、キャリー出力[Ｃｏｕｔ（ｊ）]は浮遊状態になり、低電圧を維持する。これと同時に、出力端子（ＯＵＴ１）は、トランジスタ（Ｔ１）が遮断されても、トランジスタ（Ｔ２）を通して低電圧に接続されるため、引続き低電圧を出力する。
【００７２】
一方、トランジスタ（Ｔ１２、Ｔ１３）が遮断されるため、接続点（Ｊ３）が浮遊状態になる。また、接続点（Ｊ５）の電圧が接続点（Ｊ４）の電圧より低くなるが、キャパシタ（Ｃ１）によって接続点（Ｊ３）の電圧が接続点（Ｊ５）の電圧より低い状態を維持するため、トランジスタ（Ｔ７）は遮断される。これと同時に、トランジスタ（Ｔ８）も遮断された状態になるため、接続点（Ｊ４）の電圧もそれだけ下降して、トランジスタ（Ｔ３）も遮断された状態を維持する。また、トランジスタ（Ｔ１０）は、ゲートがクロック信号（ＣＬＫ１）の低電圧に接続され、接続点（Ｊ２）の電圧もローであるため、遮断された状態を維持する。
【００７３】
次に、クロック信号（ＣＬＫ１）がハイになると、トランジスタ（Ｔ１２、Ｔ７）がオンし、接続点（Ｊ４）の電圧が上昇し、トランジスタ（Ｔ３）がオンし、接続点（Ｊ２）に低電圧を伝達するため、出力端子（ＯＵＴ１）は引続き低電圧を出力する。つまり、たとえ後段ゲート出力[Ｇｏｕｔ（ｊ＋１）」の出力がローであっても、接続点（Ｊ２）の電圧が低電圧になるようにする。
【００７４】
一方、トランジスタ（Ｔ１０）のゲートがクロック信号（ＣＬＫ１）の高電圧に接続され、接続点（Ｊ２）の電圧が低電圧であるため、オンして、接続点（Ｊ２）の低電圧を接続点（Ｊ１）に伝達する。一方、二つのトランジスタ（Ｔ１、Ｔ１４）のドレインには、クロック端子（ＣＫ１）が接続され、クロック信号（ＣＬＫ１）が引続き印加される。特に、トランジスタ（Ｔ１）は、他のトランジスタに比べて相対的に大きく形成されるが、それによって、ゲート及びドレインの間の寄生容量が大きくなるため、ドレイン電圧の変化がゲート電圧に影響を与えることもある。したがって、クロック信号（ＣＬＫ１）がハイになるときに、ゲート及びドレインの間の寄生容量によって、ゲート電圧が上昇して、トランジスタ（Ｔ１）がオンすることもある。したがって、接続点（Ｊ２）の低電圧を接続点（Ｊ１）に伝達することによって、トランジスタ（Ｔ１）のゲート電圧を低電圧に維持して、トランジスタ（Ｔ１）がオンするのを防止する。
【００７５】
その後、前段キャリー出力[Ｃｏｕｔ（ｊ−２）」がハイになるまで、接続点（Ｊ１）の電圧は低電圧を維持し、接続点（Ｊ２）の電圧は、クロック信号（ＣＬＫ１）がハイであり、クロック信号（ＣＬＫ２）がローであるときには、トランジスタ（Ｔ３）を通して低電圧になり、その反対の場合には、トランジスタ（Ｔ５）を通して低電圧を維持する。
【００７６】
一方、トランジスタ（Ｔ６）は、最後のダミーステージ（図示せず）で発生する初期化信号（ＩＮＴ）を受信して、接続点（Ｊ１）にゲートオフ電圧（Ｖｏｆｆ）を伝達し、接続点（Ｊ１）の電圧をもう一度低電圧に設定する。
【００７７】
このような方式で、ステージ４１０は、前段キャリー信号[Ｃｏｕｔ（ｊ−２）]及び後段ゲート信号[Ｇｏｕｔ（ｊ＋２）]に基づいてクロック信号（ＬＣＬＫ１、ＬＣＬＫ２）に同期して、キャリー信号[Ｃｏｕｔ（ｊ）]及びゲート信号[Ｇｏｕｔ（ｊ）]を生成する。一方、図７Ａは本発明の一実施例によるゲート信号及びデータ電圧の波形であり、図７Ｂは従来の技術によるゲート信号及びデータ電圧の波形である。
【００７８】
ゲート信号は、図３に示すように、同一の画素行に位置して、同一のデータ線（Ｄ１−Ｄｍ）に接続されている、一組の画素の集合（ａ、ｂ）に印加されるｊ番目の出力[Ｇｏｕｔ（ｊ）]及び（ｊ＋１）番目の出力[Ｇｏｕｔ（ｊ＋１）]を示し、データ電圧は、各画素の集合（ａ、ｂ）に印加される正極性及び負極性のデータ電圧（Ｖｄａ、Ｖｄｂ）を全て示した。
【００７９】
図７Ａを参照すると、前記したように、第１クロック信号（ＬＣＬＫ１）及び第２クロック信号（ＲＣＬＫ１）は所定の時間（ｔ）だけ互いに離れているが、この所定の時間（ｔ）は０以上１Ｈ未満であり、これを位相差の観点で見れば、１８０゜以上３６０゜未満である。図面には、一例として、１Ｈ／２だけ、つまり２７０°だけ低下したことを示した。画素の集合（ａ、ｂ）において、後でゲート信号が印加される画素（ｂ）のデータ電圧は、寄生容量による影響がほとんどなく、これは図７Ｂの場合も同一である。しかし、先にゲート信号が印加される画素（ａ）のデータ電圧は、寄生容量によるキックバック電圧の影響によって上昇または下降する。
【００８０】
つまり、画素（ａ）に印加されるデータ電圧（Ｖｄａ）は、ゲート信号[Ｇｏｕｔ（ｊ）]がローからハイに変化するときに、事前充電（ｐｒｅｃｈａｒｇｅ）のための電圧が先に印加された後、ゲート信号[Ｇｏｕｔ（ｊ）]のハイ区間の前半部である１Ｈ／２が過ぎた時点で、目標電圧（ｔａｒｇｅｔ  ｖｏｌｔａｇｅ）が印加されて、本充電（ｍａｉｎ  ｃｈａｒｇｅ）される。
【００８１】
次に、ゲート信号[Ｇｏｕｔ（ｊ）]がハイからローに変化するときに、配線の間の寄生容量によるキックバック電圧の影響によって、画素電圧が下降する。しかし、時間（ｔ）が経過した後に後段ゲート電圧[Ｇｏｕｔ（ｊ＋１）」がローからハイに変化すると、今度は地点（Ｐ１）で発生したキックバック電圧が画素電圧を上昇させて（正のキックバック電圧）、後段ゲート電圧[Ｇｏｕｔ（ｊ＋１）」がローになるときに、地点（Ｐ２）で発生したキックバック電圧が画素電圧を下降させて（負のキックバック電圧）、上昇する以前の画素電圧の値に戻す。そうすると、図面に示したように、正極性の画素電圧（Ｖａｐ）及び負極性の画素電圧（Ｖａｎ）がほぼ同一になって、フリッカーまたは画面の染みを防止する。このとき、共通電圧（Ｖｃｏｍ）は、一回に生じる程度のキックバック電圧による画素電圧の下降を考慮して予め決定されるため、正極性及び負極性の画素電圧（Ｖａｐ、Ｖａｎ）はほぼ同一になる。
【００８２】
また、時間（ｔ）が０である場合、つまりゲート信号[Ｇｏｕｔ（ｊ）]の下降エッジ及びゲート信号[Ｇｏｕｔ（ｊ＋１）]の上昇エッジが一致する場合には、上昇及び下降の間正のキックバック電圧及び負のキックバック電圧が互いに相殺されるため、データ電圧の上昇または下降がなく、ゲート信号[Ｇｏｕｔ（ｊ＋１）]の下降エッジでのみ負のキックバック電圧が発生して、データ電圧を一度だけ下降するため、所定の時間の間隔（ｔ）を有する場合と結果は同一になる。
【００８３】
一方、図７Ｂを参照すると、二つのゲート信号[Ｇｏｕｔ（ｊ）、Ｇｏｕｔ（ｊ＋１）]の一部が重畳している。したがって、図面に示すように、ゲート電圧[Ｇｏｕｔ（ｊ）」が下降する地点及び後段ゲート電圧[Ｇｏｕｔ（ｊ＋１）」が下降する地点（Ｐ３）でもう一度電圧が下降し、合計で二度下降するため、正極性の画素電圧（Ｖａｐ）及び負極性の画素電圧（Ｖａｎ）の差は図７Ａに示したものとは異なってより大きくなり、これによって、フリッカーなどが誘発されることが分かる。
【００８４】
一方、図８には、１番目から８番目のゲート信号（Ｇｏｕｔ１−Ｇｏｕｔ８）を示した。図８を参照すると、第２ゲート信号（Ｇｏｕｔ２）は、第３ゲート電圧（Ｇｏｕｔ３）及び第５ゲート信号（Ｇｏｕｔ５）と重畳し、また第４ゲート信号（Ｇｏｕｔ４）は、第５ゲート信号（Ｇｏｕｔ５）及び第７ゲート信号（Ｇｏｕｔ７）と一部重畳する。したがって、第２ゲート信号（Ｇｏｕｔ２）が印加される画素は、第３ゲート電圧（Ｇｏｕｔ３）が印加された画素にデータ電圧が印加されるときに事前に充電され、第５ゲート電圧（Ｇｏｕｔ５）が印加される画素は、第２ゲート信号（Ｇｏｕｔ２）が印加された画素にデータ電圧が印加されるときに事前に充電される。同様に、第４及び第５ゲート信号（Ｇｏｕｔ４、Ｇｏｕｔ７）も同一の方式で事前に充電される。
【００８５】
しかし、第１ゲート信号（Ｇｏｕｔ１）は重畳する信号がなく、第３ゲート信号（Ｇｏｕｔ３）はハイ区間の前半部１Ｈ／２と重畳する信号がないため、この場合には、このゲート信号（Ｇｏｕｔ１、Ｇｏｕｔ３）の印加を受ける画素が事前に充電されない。これを解決するために、第１画素行の画素には１Ｈ以上、例えば３Ｈ／２の間だけゲート電圧を印加すれば、第１画素行の画素は、それ自身に印加されるデータ電圧で事前に充電され、第３画素行の画素は、第１画素行の画素に印加されるデータ電圧で事前に充電される。
【００８６】
以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義される本発明の基本概念をいた当業者の多様な変形及び改良形態も、本発明の権利範囲に属する。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施例による液晶表示装置のブロック図である。
【図２】本発明の一実施例による液晶表示装置の一つの画素に対する等価回路図である。
【図３】本発明の一実施例による液晶表示装置の構造図である。
【図４】本発明の一実施例によるゲート駆動部のブロック図である。
【図５】図３に示したゲート駆動部用シフトレジスターのｊ番目のステージの回路図の一例である。
【図６Ａ】図４に示したゲート駆動部の信号波形図である。
【図６Ｂ】図４に示したゲート駆動部の信号波形図である。
【図７Ａ】本発明の一実施例によるゲート駆動部のゲート信号出力波形を示す図面である。
【図７Ｂ】従来の技術によるゲート駆動部のゲート信号出力波形を各々示す図面である。
【図８】本発明の一実施例によるゲート駆動部のゲート信号出力波形のうちの一部を示した図面である。
【符号の説明】
【００８８】
３    液晶層
１００    下部表示板
１９１    画素電極
２００    上部表示板
２３０    色フィルター
２７０    共通電極
３００    液晶表示板組立体
４００Ｌ、４００Ｒ    ゲート駆動部
４１０Ｌ、４１０Ｒ    ステージ
５００    データ駆動部
５１０    ＦＰＣ基板
５２１    データ伝達線
５２２ａ、５２２ｂ、５２３ａ、５２３ｂ    信号伝達線
５４０    データ駆動回路チップ
５５１ａ、５５１ｂ    信号伝達線
６００    信号制御部
８００    階調電圧生成部
ＬＳＴＶ、ＲＳＴＶ    走査開始信号
Ｒ、Ｇ、Ｂ    入力画像信号
ＤＥ    データイネーブル信号
ＭＣＬＫ    メインクロック
Ｈｓｙｎｃ    水平同期信号
Ｖｓｙｎｃ    垂直同期信号
ＣＯＮＴ１    ゲート制御信号
ＣＯＮＴ２    データ制御信号
ＤＡＴ    デジタル画像信号
Ｃｌｃ    液晶キャパシタ
Ｃｓｔ    ストレージキャパシタ
Ｑ    スイッチング素子
Ｌ１、Ｌ２    ダミー線
ＬＣＬＫ１、ＲＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ２    第１乃至第４クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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