(57)【要約】【課題】ゲート絶縁膜の劣化を抑制することができる単層ゲート型の不揮発性メモリを提供すること。【解決手段】本発明に係る不揮発性メモリセルは、第１ＭＯＳトランジスタ１０と、第２ＭＯＳトランジスタ２０とを備える。第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０はゲート電極３０を共有し、そのゲート電極３０は、周囲から電気的に隔離された浮遊ゲートである。また、第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０の導電型は同一である。【選択図】図３
2007149943.tif 000002
【特許請求の範囲】
【請求項１】
第１ＭＯＳトランジスタと、
第２ＭＯＳトランジスタと
を具備し、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタはゲート電極を共有し、
前記ゲート電極は、周囲から電気的に隔離された浮遊ゲートであり、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの導電型は同一である
不揮発性メモリセル。
【請求項２】
請求項１に記載の不揮発性メモリセルであって、
前記第１ＭＯＳトランジスタは、基板中の第１ウエル上に形成され、
前記第２ＭＯＳトランジスタは、前記基板中の第２ウエル上に形成され、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタの導電型は、共に第１導電型であり、
前記第１ウエルと前記第２ウエルの導電型は、共に前記第１導電型と逆の第２導電型である
不揮発性メモリセル。
【請求項３】
請求項２に記載の不揮発性メモリセルであって、
データの書き込み及び消去時、
前記第１ＭＯＳトランジスタのソース／ドレイン及び前記第１ウエルに、第１電位が印加され、
前記第２ＭＯＳトランジスタのソース／ドレイン及び前記第２ウエルに、前記第１電位と所定の電位差を有する第２電位が印加され、
前記第２ＭＯＳトランジスタのゲート絶縁膜を通して、前記浮遊ゲートに対する電荷の授受が行われる
不揮発性メモリセル。
【請求項４】
請求項３に記載の不揮発性メモリセルであって、
前記第２ＭＯＳトランジスタが有するＭＯＳ容量は、前記第１ＭＯＳトランジスタが有するＭＯＳ容量より小さい
不揮発性メモリセル。
【請求項５】
請求項３又は４に記載の不揮発性メモリセルであって、
データ読み出し時、前記第１ＭＯＳトランジスタを用いることによって前記浮遊ゲートの電位状態が検出される
不揮発性メモリセル。
【請求項６】
請求項１乃至５のいずれかに記載の不揮発性メモリセルであって、
前記ゲート電極は、単層のポリシリコンから形成された
不揮発性メモリセル。
【請求項７】
請求項１乃至６のいずれかに記載の不揮発性メモリセルを有する
ＥＥＰＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）に関する。
【背景技術】
【０００２】
電気的に内容を書き換えることができる不揮発性メモリとして、ＥＥＰＲＯＭが知られている。そのＥＥＰＲＯＭの一種として、スタック型のゲートではなく単層のゲートを有する「単層ポリ型のＥＥＰＲＯＭ（Single Poly EEPROM）」が知られている。そのような単層ポリ型のＥＥＰＲＯＭは、例えば、特許文献１、特許文献２、特許文献３、及び特許文献４に開示されている。
【０００３】
特許文献１（特開２０００−３４０７７３号公報）に記載されたＥＥＰＲＯＭにおいて、半導体基板の表層部に形成されたＮ＋拡散層がコントロールゲートとして機能する。そのＮ＋拡散層は、半導体基板上に形成された単層ゲート（フローティングゲート）とオーバラップする。また、単層ゲートは、半導体基板中のトンネル領域ともオーバラップする。単層ゲートへの電荷注入は、このトンネル領域から行われる。更に、このＥＥＰＲＯＭは、上記単層ゲートをゲート電極として用いるＭＯＳトランジスタを有する。上述のトンネル領域は、このＭＯＳトランジスタのソース又はドレインの一部である。
【０００４】
特許文献２（特開２００１−１８５６３３号公報）に記載されたＥＥＰＲＯＭは、基板中に形成された第１のＮウエル、第２のＮウエル、基板上に形成された単層ゲート（浮遊ゲート）、及びリードトランジスタを備えている。第１のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、第１容量部を構成している。また、第２のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、第２容量部を構成している。第１及び第２のＮウエルには、Ｐ型拡散層とＮ型拡散層が形成されている。Ｐ型拡散層は、単層ゲートの周辺に形成され、Ｎ型拡散層は、単層ゲートから離れた位置に形成されている。単層ゲートへの電荷注入は、第１容量部あるいは第２容量部のゲート絶縁膜を通して行われる。
【０００５】
特許文献３（米国特許第６７８８５７４号）に記載されたＥＥＰＲＯＭは、基板中に形成された第１のＮウエル、第２のＮウエル、基板上に形成された単層ゲート（浮遊ゲート）、及びリードトランジスタを備えている。第１のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、トンネル容量部を構成している。また、第２のＮウエルと単層ゲートは、ゲート絶縁膜を介してオーバラップしており、カップリング容量部を構成している。第１及び第２のＮウエルには、Ｐ型拡散層とＮ型拡散層が形成されている。Ｐ型拡散層とＮ型拡散層は、各Ｎウエル中において互いに隣接するように形成されている。単層ゲートへの電荷注入は、トンネル容量部のゲート絶縁膜を通して行われる。
【０００６】
また、単層ゲートへの電荷注入が、容量部ではなくトランジスタのゲート絶縁膜を通して行われる従来技術が、特許文献４（特開平６−３３４１９０号公報）に開示されている。
【０００７】
図１は、その特許文献４に記載されたＥＥＰＲＯＭセルの構造を示している。図１において、Ｐ型半導体基板１０１中にＮウエル１０４が形成されており、Ｐ型半導体基板１０１上にはゲート絶縁膜を介して単層ポリシリコン（浮遊ゲート）１０８が形成されている。Ｐ型半導体基板１０１には、ＮＭＯＳトランジスタが形成され、Ｎウエル１０４には、ＰＭＯＳトランジスタが形成されている。具体的には、ＮＭＯＳトランジスタは、Ｎ＋拡散層（ソース／ドレイン）１０２ａ、１０２ｂ、及びゲート電極１０３から構成されている。一方、ＰＭＯＳトランジスタは、Ｐ＋拡散層（ソース／ドレイン）１０５ａ、１０５ｂ、Ｎ＋拡散層１０６、及びゲート電極１０７から構成されている。上記単層ポリシリコン（浮遊ゲート）１０８は、ＮＭＯＳトランジスタのゲート電極１０３であり、且つ、ＰＭＯＳトランジスタのゲート電極１０７である。
【０００８】
このように構成されたＥＥＰＲＯＭセルにおいて、端子１０９、１１０、及び１１１のそれぞれに所定の電位を印加することによって、ＮＭＯＳトランジスタのゲート絶縁膜を通して浮遊ゲート１０８に対する電荷の授受が行われる。ＰＭＯＳトランジスタは、制御ゲートの役割を果たす。浮遊ゲート１０８へ電子を注入する場合、例えば、チャネルホットエレクトロン（CHE: Channel Hot Electron）方式が適用される。また、浮遊ゲート１０８から電子を引き抜く場合、例えば、ＦＮ（Fowler-Nordheim）トンネル方式が適用される。
【０００９】
図２には、ＦＮトンネル方式により浮遊ゲート１０８から電子が引き抜かれる場合が示されている。この場合、ＮＭＯＳトランジスタのソース／ドレイン１０２ａ、１０２ｂには、端子１０９及び１１０を通して高電位Ｖｅが印加される。一方、ＰＭＯＳトランジスタのソース／ドレイン１０５ａ、１０５ｂ及びＮ＋拡散層１０６には、端子１１１を通してグランド電位が印加される。これにより、ゲート電極１０３とソース／ドレイン１０２ａ、１０２ｂとの間に高電界が生じる。その結果、ＦＮトンネリングが発生し、ゲート電極１０３からソース／ドレイン１０２ａ、１０２ｂへ電子が引き抜かれる。
【００１０】
【特許文献１】特開２０００−３４０７７３号公報
【特許文献２】特開２００１−１８５６３３号公報
【特許文献３】米国特許第６７８８５７４号
【特許文献４】特開平６−３３４１９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本願発明者は、次の点に着目した。チャネルホットエレクトロン方式の場合、電子は、図１におけるＰ型半導体基板１０１とゲート電極１０３との間の一部のゲート絶縁膜を通して、“局所的”に浮遊ゲート１０８に注入される。また、ＦＮトンネル方式の場合、図２に示されたように、電子は、ゲート電極１０３とソース／ドレイン１０２の間で移動する。つまり、電子の移動が、ゲート電極１０３の端部における一部のゲート絶縁膜だけを介して“局所的”に発生する。このような局所的な電荷授受は、ゲート絶縁膜の劣化を招く。ゲート絶縁膜の劣化は、メモリセルの信頼性を低下させる。
【００１２】
本願発明者は、上記課題に対して、次のような考察を行った。図２において、ＮＭＯＳトランジスタのソース／ドレイン１０２には高電位Ｖｅが印加され、Ｎウエル１０４にはグランド電位が印加されている。ここで、Ｐ型半導体基板１０１に、その高電位Ｖｅを印加するわけにはいかない。それは、Ｐ型半導体基板１０１とＮウエル１０４が隣接しており、ｐｎ接合に順方向バイアスがかかってしまうからである。Ｐ型半導体基板１０１は、ソース／ドレイン１０２から電気的に分離されていなければならず、その電位はグランド電位に設定される。Ｐ型半導体基板１０１及びソース／ドレイン１０２の電位が、それぞれグランド電位及び高電位Ｖｅであるため、ゲート絶縁膜に印加される電界は、ゲート電極１０３とソース／ドレイン１０２の間で強くなる。つまり、ゲート絶縁膜に印加される電界は不均一となる。この不均一な電界が、ゲート絶縁膜の一部で発生する局所的な電荷授受の原因となる。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明に係る不揮発性メモリセルは、第１ＭＯＳトランジスタ（１０）と、第２ＭＯＳトランジスタ（２０）とを備える。第１ＭＯＳトランジスタ（１０）と第２ＭＯＳトランジスタ（２０）はゲート電極（３０）を共有し、そのゲート電極（３０）は、周囲から電気的に隔離された浮遊ゲート（３０）である。また、第１ＭＯＳトランジスタ（１０）と第２ＭＯＳトランジスタ（２０）の導電型は同一である。
【００１５】
第１ＭＯＳトランジスタ（１０）と第２ＭＯＳトランジスタ（２０）の導電型が共に第１導電型（Ｎ）である場合、第１ＭＯＳトランジスタ（１０）と第２ＭＯＳトランジスタ（２０）はそれぞれ第２導電型（Ｐ）のウエルに形成される。例えば、第１ＭＯＳトランジスタ（１０）は、基板中の第１ウエル（１１）上に形成され、第２ＭＯＳトランジスタ（２０）は、基板中の第２ウエル（２１）上に形成される。第１ウエル（１１）と第２ウエル（２１）の導電型が同じ第２導電型（Ｐ）であるため、ウエル間のバイアスを気にする必要がなくなる。よって、ソース／ドレイン及びウエルに同一の電位を印加することが可能となる。
【００１６】
例えば、データの書き込み及び消去時、第１ＭＯＳトランジスタ（１０）のソース／ドレイン（１２）及び第１ウエル（１１）に、第１電位が印加される。また、第２ＭＯＳトランジスタ（２０）のソース／ドレイン（２２）及び第２ウエル（２１）に、第１電位と所定の電位差を有する第２電位が印加される。ソース／ドレイン及びウエルの電位が同一となるため、電界は、ゲート絶縁膜に対して対称的に均一に印加される。その結果、浮遊ゲート（３０）に対する電荷の授受は、いずれかのＭＯＳトランジスタ（２０）のゲート絶縁膜の全体を通して行われる。つまり、ゲート絶縁膜の一部を通した局所的な電荷授受が防止される。従って、ゲート絶縁膜の劣化が抑制され、メモリセルの信頼性が向上する。
【発明の効果】
【００１７】
本発明に係る不揮発性メモリセルによれば、ゲート絶縁膜の一部を通した局所的な電荷授受が防止される。従って、ゲート絶縁膜の劣化が抑制され、メモリセルの信頼性が向上する。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明に係る不揮発性メモリを説明する。本明細書において、不揮発性メモリとしてＥＥＰＲＯＭが例示される。
【００１９】
１．構造と原理
図３は、本発明の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。また、図３中の線Ａ−Ａ’、線Ｂ−Ｂ’、及び線Ｃ−Ｃ’に沿った断面構造が、それぞれ図４Ａ、図４Ｂ、及び図４Ｃに示されている。
【００２０】
図３に示されるように、本実施の形態に係る不揮発性メモリセルは、第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０を備えている。第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０は、ゲート電極３０を共有している。ここで、「共有」とは、それぞれのゲート電極の電位が等しくなることを意味している。それぞれのゲート電極の電位が同一になるのであれば、別々に形成されたゲート電極が電気的に接続されてもよい。好適には、図３に示されるように、１つのゲート電極３０が、第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０のゲート電極として共通に形成される。
【００２１】
第１ＭＯＳトランジスタ１０は、例えば、ＮチャネルＭＯＳトランジスタである。図４Ａに示されるように、Ｐ型基板１表面の所定の領域には素子分離構造３が形成されており、Ｐ型基板１中にフローティングＮウエル２が形成されおり、そのフローティングＮウエル２中にＰウエル１１が形成されている。第１ＭＯＳトランジスタ１０は、そのＰウエル１１に形成されている。具体的には、Ｐウエル１１中には、ソース／ドレインとしてのＮ＋拡散層１２、及びウエル電位を供給するためのＰ＋拡散層１３が形成されている。Ｎ＋拡散層１２に挟まれる領域の上には、ゲート絶縁膜を介して上記ゲート電極３０が形成されている。また、図３に示されるように、Ｎ＋拡散層１２及びＰ＋拡散層１３に接続するようにコンタクト１４が形成されている。
【００２２】
また、第２ＭＯＳトランジスタ２０も、ＮチャネルＭＯＳトランジスタである。図４Ｂに示されるように、Ｐ型基板１表面の所定の領域には素子分離構造３が形成されており、Ｐ型基板１中にフローティングＮウエル２が形成されおり、そのフローティングＮウエル２中にＰウエル２１が形成されている。第２ＭＯＳトランジスタ２０は、そのＰウエル２１に形成されている。具体的には、Ｐウエル２１中には、ソース／ドレインとしてのＮ＋拡散層２２、及びウエル電位を供給するためのＰ＋拡散層２３が形成されている。Ｎ＋拡散層２２に挟まれる領域の上には、ゲート絶縁膜を介して上記ゲート電極３０が形成されている。後述されるように、その領域は、ゲート絶縁膜を通してＦＮトンネル電流が流れるトンネル領域２５に対応している。また、図３に示されるように、Ｎ＋拡散層２２及びＰ＋拡散層２３に接続するようにコンタクト２４が形成されている。
【００２３】
また、図４Ｃに示されるように、ゲート電極３０は、Ｐウエル１１とＰウエル２１にまたがるように形成されている。このゲート電極３０は、好適には単層構造を有しており、例えば単層ポリシリコンから形成されている。その単層のゲート電極３０は、絶縁膜によって囲まれており、周囲から電気的に隔離されている。つまり、単層のゲート電極３０は、「浮遊ゲート（floating gate）」としての役割を果たす。
【００２４】
Ｐウエル１１とＰウエル２１は、その浮遊ゲート３０と容量結合しており、それらのうちいずれかが「コントロールゲート」としての役割を果たす。例えば本実施の形態において、第１ＭＯＳトランジスタ１０が形成されるＰウエル１１が、コントロールゲートとして機能する。浮遊ゲート３０に対する電荷の授受は、トンネル領域２５において、第２ＭＯＳトランジスタ２０のゲート絶縁膜（トンネル絶縁膜）を通して行われる。
【００２５】
浮遊ゲート３０に対する電荷の授受の原理は、具体的には次の通りである。図３に示されたコンタクト１４を介して、第１ＭＯＳトランジスタ１０のＮ＋拡散層１２及びＰウエル１１に、第１電位が印加される。また、コンタクト２４を介して、第２ＭＯＳトランジスタ２０のＮ＋拡散層２２及びＰウエル２１に、第２電位が印加される。第１電位と第２電位との間には所定の電位差があり、その所定の電位差に応じた電位が浮遊ゲート３０に誘起される。
【００２６】
例えば、第１ＭＯＳトランジスタ１０のＮ＋拡散層１２及びＰウエル１１に、電位Ｖｅが印加され、第２ＭＯＳトランジスタ２０のＮ＋拡散層２２及びＰウエル２１に、グランド電位ＧＮＤが印加されるとする。また、第１ＭＯＳトランジスタ１０が有するＭＯＳ容量（ゲート容量値）がＣ１０であり、第２ＭＯＳトランジスタ２０のＭＯＳ容量がＣ２０であるとする。この時、容量結合によって浮遊ゲート３０に誘起される電位Ｖｇは、次の式（１）で表される。
【００２７】
Ｖｇ＝Ｃ１０／（Ｃ１０＋Ｃ２０）・Ｖｅ
＝（１／（１＋Ｃ２０／Ｃ１０））・Ｖｅ      ・・・（１）
【００２８】
式（１）において、パラメータＣ２０／Ｃ１０は「容量比」と呼ばれている。この浮遊ゲート３０の電位Ｖｇとグランド電位ＧＮＤとの間の電位差（電圧）が、第２ＭＯＳトランジスタ２０のゲート絶縁膜に印加される。その電圧に応じた高電界によってＦＮトンネリングが発生し、第２ＭＯＳトランジスタ２０のゲート絶縁膜を通して電荷授受が行われる。設計者は、電圧Ｖｇが所望の値になるように、容量比Ｃ２０／Ｃ１０や電位Ｖｅを設定することができる。より小さな電位Ｖｅで同じ電圧Ｖｇを得るためには、すなわち、効率良く電圧Ｖｇを得るためには、容量比Ｃ２０／Ｃ１０をより小さくすればよい。つまり、図３に示されたように、第２ＭＯＳトランジスタ２０の面積が、第１ＭＯＳトランジスタ１０の面積より小さくなるように設計されればよい（Ｃ１０＞Ｃ２０）。
【００２９】
また、上記不揮発性メモリに記録されたデータを読み出すためには、上記浮遊ゲート３０の電位状態が検出されればよい。浮遊ゲート３０の電位状態を検出するためには、その浮遊ゲート３０をゲート電極として用いるトランジスタ（リードトランジスタ）が必要である。従って、上述の第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０のうちいずれかがリードトランジスタとして用いられればよい。本実施の形態によれば、第１ＭＯＳトランジスタ１０の方がリードトランジスタとして用いられる。書き込み／消去時にトンネル電流が流れるトランジスタ（第２ＭＯＳトランジスタ２０）と、読み出し時に用いられるトランジスタ（第１ＭＯＳトランジスタ１０）が別々に設けられるため、ストレスが分散される。従って、ゲート絶縁膜の劣化が抑制され、好適である。
【００３０】
２．動作
以下、本実施の形態に係る不揮発性メモリセルに対するデータ書き込み／消去／読み出しに関して更に詳しく説明する。
【００３１】
２−１．消去：ＥＲＡＳＥ（電子の注入）
ＥＲＡＳＥ時、浮遊ゲート３０には電子が注入される。そのＥＲＡＳＥ時の不揮発性メモリセルの状態の一例が、図５に示されている。図５において、浮遊ゲート３０は、第１ＭＯＳトランジスタ１０のゲート電極３０ａと第２ＭＯＳトランジスタ２０のゲート電極３０ｂに分けて表現されている。それらゲート電極３０ａとゲート電極３０ｂは電気的に接続されており、それらの電位Ｖｇは同一である。
【００３２】
Ｐウエル１１、２１、Ｎ＋拡散層１２、２２へ印加される電位は、適宜設計され得る。例えば、図５に示されるように、第１ＭＯＳトランジスタ１０のＰウエル１１及びＮ＋拡散層（ソース／ドレイン）１２には、正の消去電位Ｖｅが印加される。一方、第２ＭＯＳトランジスタ２０のＰウエル２１及びＮ＋拡散層（ソース／ドレイン）２２には、グランド電位ＧＮＤが印加される。これにより、上記式（１）で表されるような電位Ｖｇが、浮遊ゲート３０に誘起される。この場合、第１ＭＯＳトランジスタ１０は蓄積状態（Accumulation Mode）となり、第２ＭＯＳトランジスタ２０は反転状態（Inversion Mode）となる。
【００３３】
図６には、ＦＮトンネリングが発生する第２ＭＯＳトランジスタ２０の状態が詳細に示されている。トンネル領域２５におけるＰウエル２１の表層部には、Ｎ型半導体のように電子が多く集まっており、「反転層（Inversion Layer）ＬＩ」が形成されている。反転層ＬＩは、隣接するＮ＋拡散層２２に接続しており、その電位はグランド電位ＧＮＤに固定される。そのため、Ｎ＋拡散層２２及び反転層ＬＩとゲート電極３０ｂとの間の電界分布が対称的となり均一となる。言い換えれば、電界は、ゲート絶縁膜に対して対称的に均一に印加される。その結果、ゲート電極３０ｂに対する電子注入は、ゲート絶縁膜を通して全体的に行われることになる。ゲート絶縁膜の一部を通した局所的な電子注入が防止されるため、ゲート絶縁膜の劣化が抑制される。本実施の形態による電子注入は、チャネルホットエレクトロン方式による電子注入との対比において、特に顕著な効果を奏する。
【００３４】
２−２．書き込み：ＰＲＯＧＲＡＭ（正孔の注入）
ＰＲＯＧＲＡＭ時、浮遊ゲート３０には正孔が注入される。そのＰＲＯＧＲＡＭ時の不揮発性メモリセルの状態の一例が、図５と同様の形式で、図７に示されている。Ｐウエル１１、２１、Ｎ＋拡散層１２、２２へ印加される電位は、適宜設計され得る。例えば、図７に示されるように、第１ＭＯＳトランジスタ１０のＰウエル１１及びＮ＋拡散層（ソース／ドレイン）１２には、負の書込電位Ｖｐが印加される。一方、第２ＭＯＳトランジスタ２０のＰウエル２１及びＮ＋拡散層（ソース／ドレイン）２２には、グランド電位ＧＮＤが印加される。これにより、上記式（１）で表されるような電位Ｖｇが、浮遊ゲート３０に誘起される。この場合、第１ＭＯＳトランジスタ１０は反転状態となり、第２ＭＯＳトランジスタ２０は蓄積状態となる。
【００３５】
ここで、図２に示された従来技術との対比において、Ｎ＋拡散層２２に印加される電位とＰウエル２１に印加される電位が、同一の電位ＧＮＤであることに留意されるべきである。図２においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが設けられており、Ｐ型基板１０１とＮウエル１０４が隣接していたため、Ｐ型基板１０１に高電位Ｖｅを印加することは出来なかった。そのため、Ｐ型基板１０１の電位とソース／ドレイン１０２の電位は大きく異なっており、電荷授受は、ゲート電極１０３とソース／ドレイン１０２との間だけで局所的に発生していた。一方、本実施の形態によれば、同一導電型のＮＭＯＳトランジスタが設けられているため、Ｐウエル１１、２１間のバイアスを気にする必要がなくなる。したがって、ソース／ドレイン２２及びＰウエル２１に同一の電位を印加することが可能となる。
【００３６】
図８には、ＦＮトンネリングが発生する第２ＭＯＳトランジスタ２０の状態が詳細に示されている。トンネル領域２５におけるＰウエル２１の表層部には、正孔が多く集まっており、「蓄積層（Accumulation Layer）ＬＡ」が形成されている。上述の通り、Ｎ＋拡散層２２及びＰウエル２１に印加される電位は、同一の電位ＧＮＤである。そのため、Ｎ＋拡散層２２及びＰウエル２１とゲート電極３０ｂの間の電界分布が対称的となりほぼ均一となる。言い換えれば、電界は、ゲート絶縁膜に対してほぼ均一に印加される。その結果、ゲート電極３０ｂに対する正孔注入は、Ｐウエル２１からゲート絶縁膜の全体を通して行われることになる。ゲート絶縁膜の一部を通した局所的な正孔注入が防止されるため、ゲート絶縁膜の劣化が抑制される。本実施の形態による正孔注入は、図２に示された従来の正孔注入との対比において、特に顕著な効果を奏する。
【００３７】
２−３．読み出し：ＲＥＡＤ
図９は、ＲＥＡＤ時の不揮発性メモリセルの状態の一例を示している。例えば、第２ＭＯＳトランジスタ２０のソース／ドレイン２２及びＰウエル２１に読出電位Ｖｒが印加される。また、第１ＭＯＳトランジスタ１０のソース１２及びＰウエル１１にグランド電位が印加され、そのドレインに所定の電位が印加される。第１ＭＯＳトランジスタ１０が導通するか否かを検出することによって、第１ＭＯＳトランジスタ１０の閾値電圧、すなわち、格納データに対応した浮遊ゲート３０の電位状態を知ることができる。
【００３８】
３．効果
以上に説明されたように、本実施の形態に係る不揮発性メモリセルは、同一導電型の２つのＭＯＳトランジスタ１０、２０から構成される。その結果、図６及び図８に示されたように、第２ＭＯＳトランジスタ２０のゲート絶縁膜に対して、電界がほぼ均一に印加される。ゲート絶縁膜の一部だけを通した局所的な電荷授受が防止されるため、ゲート絶縁膜の劣化が抑制される。特にＰＲＯＧＲＡＭ時、図８に示されたように、Ｐウエル２１とソース／ドレイン２２との間の電位差が無くなるため、ゲート電極とソース／ドレイン間だけで電荷授受が行われることが防止される。このように、ゲート絶縁膜の一部だけを通した局所的な電荷授受が防止されるため、ゲート絶縁膜の寿命が向上する。従って、不揮発性メモリセルの保持特性や信頼性が向上する。
【００３９】
また、本実施の形態によれば、２つのＭＯＳトランジスタのうち第１ＭＯＳトランジスタ１０がリードトランジスタとして用いられ、第２ＭＯＳトランジスタ２０がＦＮトンネリングに用いられる。この場合、第２ＭＯＳトランジスタ２０のトンネル領域２５には、ＰＲＯＧＲＡＭ／ＥＲＡＳＥ時以外に、余計なストレス（データ読み出し時のホットキャリア等）がかからない。ストレスが分散されるため、ゲート絶縁膜等の劣化が抑制され、不揮発性メモリセルの信頼性が向上する。
【００４０】
更に、本実施の形態による不揮発性メモリセルは、２素子（第１ＭＯＳトランジスタ１０、第２ＭＯＳトランジスタ２０）で構成される。従来技術のような３素子（トンネル容量部、カップリング容量部、リードトランジスタ）の場合と比較して、メモリセル面積が縮小される。
【００４１】
尚、上述の実施の形態において、２つのＮチャネルＭＯＳトランジスタの場合が示されたが、本発明に係る不揮発性メモリセルは、２つのＰチャネルＭＯＳトランジスタで構成されていてもよい。その場合、２つのＰチャネルＭＯＳトランジスタは、それぞれＮウエルに形成される。
【図面の簡単な説明】
【００４２】
【図１】図１は、従来の単層ポリ型ＥＥＰＲＯＭの構造を概略的に示す断面図である。
【図２】図２は、図１に示された単層ポリ型ＥＥＰＲＯＭに対するデータ書き込み動作を示す図である。
【図３】図３は、本発明の実施の形態に係る不揮発性メモリセルの構造を示す平面図である。
【図４Ａ】図４Ａは、図３における線Ａ−Ａ’に沿った構造を示す断面図である。
【図４Ｂ】図４Ｂは、図３における線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図４Ｃ】図４Ｃは、図３における線Ｃ−Ｃ’に沿った構造を示す断面図である。
【図５】図５は、本実施の形態に係るデータ消去動作（ＥＲＡＳＥ）を示す模式図である。
【図６】図６は、データ消去動作における電子の注入を示す模式図である。
【図７】図７は、本実施の形態に係るデータ書き込み動作（ＰＲＯＧＲＡＭ）を示す模式図である。
【図８】図８は、データ書き込み動作における正孔の注入を示す模式図である。
【図９】図９は、本実施の形態に係るデータ読み出し動作（ＲＥＡＤ）を示す模式図である。
【符号の説明】
【００４３】
１    Ｐ型基板
２    フローティングＮウエル
３    素子分離構造
１０    第１ＭＯＳトランジスタ
１１    Ｐウエル
１２    ソース／ドレイン
１３    Ｐ＋拡散層
１４    コンタクト
２０    第１ＭＯＳトランジスタ
２１    Ｐウエル
２２    ソース／ドレイン
２３    Ｐ＋拡散層
２４    コンタクト
２５    トンネル領域
３０    ゲート電極（浮遊ゲート）
ＬＩ    反転層
ＬＡ    蓄積層
【図１】
2007149943.tif 000003
【図２】
2007149943.tif 000004
【図３】
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【図４Ａ】
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【図４Ｂ】
2007149943.tif 000007
【図４Ｃ】
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【図５】
2007149943.tif 000009
【図６】
2007149943.tif 000010
【図７】
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【図８】
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【図９】
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