(57)【要約】【課題】  ＣＭＯＳプロセスでは、ポリシリコン抵抗等において通常の抵抗素子とは逆の負の温度特性を有する抵抗素子を形成することがあり、それに応じて定電流回路が温度変化の影響を受け易くなる。【解決手段】  正の温度特性を有する電流Ｉ1を流すトランジスタＱ1、抵抗素子Ｒ1及びバイポーラトランジスタＱ6とは並列に、負の温度特性を有する電流Ｉ2を流すトランジスタＱ8、抵抗素子Ｒ2からなる温度補償回路を設ける。Ｉ1とＩ2との和電流Ｉに基づいて定電流出力を得ることにより、温度変化の影響の少ない出力が得られる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
抵抗素子が負の温度特性に構成される半導体集積回路に形成され、互いにゲートを接続された第１トランジスタ及び第２トランジスタを有し、前記第１トランジスタを含む第１経路及び前記第２トランジスタを含む第２経路相互に鏡映電流を生じるカレントミラー回路と、前記第１トランジスタと所定の基準電源との間に設けられた第１のダイオード構造及び第１抵抗素子の直列接続回路と、前記第２トランジスタと前記基準電源との間に設けられた第２のダイオード構造とを備え、前記鏡映電流に応じた定電流を発生する定電流回路において、
前記直列接続回路に並列に設けられ、負の温度特性を有する電流を生じる温度補償回路を有し、
前記第１経路に流れる前記鏡映電流は、前記温度補償回路及び前記直列接続回路それぞれに流れる電流の和からなること、
を特徴とする定電流回路。
【請求項２】
請求項１の定電流回路において、
前記温度補償回路は、その電流経路に直列に配置された第２抵抗素子を有し、
前記第２抵抗素子は、前記第２のダイオード構造の印加電圧に応じた電圧が印加されること、
を特徴とする定電流回路。
【請求項３】
請求項２の定電流回路において、
前記温度補償回路は、前記第１トランジスタに並列に設けられ前記第１経路の一部をなす第３トランジスタを有し、
前記第２抵抗素子は、前記第３トランジスタと前記基準電源との間に接続されること、
を特徴とする定電流回路。
【請求項４】
請求項１から請求項３のいずれか１つに記載の定電流回路において、
前記第１のダイオード構造及び前記第２のダイオード構造は、ダイオード接続されたバイポーラトランジスタからなること、を特徴とする定電流発生回路。
【請求項５】
請求項１から請求項４のいずれか１つに記載の定電流回路において、
前記温度補償回路に流れる電流の前記負の温度特性による変化量は、前記直列接続回路に流れる電流の正の温度特性による変化量に応じた大きさを有すること、
を特徴とする定電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路として形成される定電流回路に関し、特に、温度変化に対し安定した特性を得ることに関する。
【背景技術】
【０００２】
従来より、様々な定電流回路が考えられており、温度変化の影響の少ない定電流を得る工夫がなされている。図２は、従来の定電流回路の構成を示す回路図である。ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）Ｑ1〜Ｑ4はカレントミラー回路を構成し、Ｑ1及びＱ4を含む第１の経路と、Ｑ2及びＱ3を含む第２の経路とに等しい電流Ｉが流れるように動作する。ＭＯＳＦＥＴ Ｑ5のゲートは、ゲート−ドレインを短絡したＱ4のゲートに接続され、Ｑ4とＱ5との対もカレントミラー回路を構成し、第１及び第２の経路に発生した電流Ｉに等しい電流が、Ｑ5のドレインに定電流回路の出力として取り出される。
【０００３】
さらに、図２に示す回路では、温度変化の影響を抑制する構成として、Ｑ1のソースとアースとの間に、抵抗素子Ｒ1及びＰＮＰトランジスタＱ6が直列接続され、Ｑ2のソースとアースとの間に、ＰＮＰトランジスタＱ7が直列接続される。Ｑ6のサイズはＱ7のｎ倍に設定され、またＱ6及びＱ7はベースとコレクタとを短絡したダイオード接続の状態に形成される。この状態でのＱ6，Ｑ7それぞれの電流−電圧特性と、Ｑ6及びＲ1の直列接続とＱ7とのそれぞれに印加される電圧が等しいことから、電流Ｉは次式で与えられる値となる。
Ｉ＝ＶＴ・ln(ｎ)／Ｒ1       ………（１）
【０００４】
ここで、ＶＴは熱電圧であり、電子の電荷ｑ、ボルツマン定数ｋ、絶対温度Ｔを用いて、
ＶＴ＝ｋＴ／ｑ              ………（２）
と表される。
【０００５】
ディスクリートの抵抗素子等、通常の抵抗素子は正の温度特性を有し、また（２）式から明らかなようにＶＴも正の温度特性を有する。よって、（１）式で与えられる電流Ｉにおいて、ＶＴ及びＲ1それぞれの正の温度特性が互いに相殺される結果、電流Ｉの温度変化を抑制することができる。
【０００６】
さて、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスでは、例えば、Ｐ型半導体基板（Ｐ−ｓｕｂ）をコレクタとする寄生素子としてＰＮＰトランジスタを形成することができる。そこで、ＣＭＯＳプロセスを用いて製造される半導体集積回路においても、図２に示す定電流回路を構成することが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ＣＭＯＳプロセスでは、ポリシリコン抵抗等、負の温度特性を有する抵抗素子を形成することがある。そのようなプロセスを採用する場合に、図２の回路では、ＶＴとＲ1とでの温度特性の相殺の効果が得られず、逆に電流Ｉの温度特性を正の向きに大きくするように相乗的に作用するという問題があった。
【０００８】
本発明は上記問題点を解決するためになされたものであり、半導体集積回路において、温度変化が抑制される定電流回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る定電流回路は、抵抗素子が負の温度特性に構成される半導体集積回路に形成され、互いにゲートを接続された第１トランジスタ及び第２トランジスタを有し、前記第１トランジスタを含む第１経路及び前記第２トランジスタを含む第２経路相互に鏡映電流を生じるカレントミラー回路と、前記第１トランジスタと所定の基準電源との間に設けられた第１のダイオード構造及び第１抵抗素子の直列接続回路と、前記第２トランジスタと前記基準電源との間に設けられた第２のダイオード構造とを備え、前記鏡映電流に応じた定電流を発生する回路であって、前記直列接続回路に並列に設けられ、負の温度特性を有する電流を生じる温度補償回路を有し、前記第１経路に流れる前記鏡映電流が、前記温度補償回路及び前記直列接続回路それぞれに流れる電流の和からなるものである。
【００１０】
他の本発明に係る定電流回路においては、前記温度補償回路が、その電流経路に直列に配置された第２抵抗素子を有し、前記第２抵抗素子が、前記第２のダイオード構造の印加電圧に応じた電圧を印加される。
【００１１】
また他の本発明に係る定電流回路においては、前記温度補償回路が、前記第１トランジスタに並列に設けられ前記第１経路の一部をなす第３トランジスタを有し、前記第２抵抗素子が、前記第３トランジスタと前記基準電源との間に接続される。
【００１２】
本発明の好適な態様は、前記第１のダイオード構造及び前記第２のダイオード構造が、ダイオード接続されたバイポーラトランジスタからなる定電流発生回路である。
【００１３】
本発明の他の好適な態様は、前記温度補償回路に流れる電流の前記負の温度特性による変化量が、前記直列接続回路に流れる電流の正の温度特性による変化量に応じた大きさを有する定電流発生回路である。
【発明の効果】
【００１４】
第１経路の直列接続回路に流れる電流は、第１のダイオード構造及び第１抵抗素子の直列接続回路と第２のダイオード構造とに応じて定まり、抵抗素子が負の温度特性を有するため、当該電流は上述したように正の温度特性を有する。本発明によれば、負の温度特性を有する電流を生じる温度補償回路を直列接続回路に並列に設ける。これにより、第１経路に流れる電流は、温度補償回路及び直列接続回路それぞれに流れる電流の和となる。つまり、温度補償回路による電流成分の温度変化が直列接続回路に流れる電流成分の温度変化を全部又は部分的に相殺するため、第１経路に流れる電流の温度変化が抑制される。そして、この温度変化が抑制された第１経路に応じた電流が定電流出力として取り出されるため、温度変化の影響が抑制された定電流回路が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。本実施形態は、ＣＭＯＳプロセスを用いて製造される半導体集積回路における定電流回路であり、例えば、Ｐ型半導体基板（Ｐ−ｓｕｂ）の上に製造される。図１は、当該定電流回路の構成を示す概略の回路図である。トランジスタＱ1，Ｑ2及びＱ8はｎチャネルのＭＯＳＦＥＴで構成され、Ｑ3〜Ｑ5はｐチャネルのＭＯＳＦＥＴで構成される。また、トランジスタＱ6，Ｑ7はＰＮＰ型のバイポーラトランジスタであり、Ｐ−ｓｕｂをコレクタとする寄生素子として構成される。抵抗素子Ｒ1及びＲ2はポリシリコン抵抗であり、拡散する不純物量等の条件により、抵抗値の温度係数が負（すなわち負の温度特性）となるように構成されている。
【００１６】
Ｑ3〜Ｑ5はそれぞれ所定の正電圧源Ｖddにソースが接続され、また、Ｑ4のゲート及びドレインは互いに結合される。このＱ4のゲートにＱ3，Ｑ5のゲートがそれぞれ接続され、Ｑ3〜Ｑ5はカレントミラー回路を構成する。これによりＱ4のソース−ドレイン電流Ｉと同じ電流がＱ3，Ｑ5に流れ、特にＱ5に流れる電流が本定電流回路の出力として取り出される。
【００１７】
Ｑ１，Ｑ8のドレインはＱ4のドレインに接続され、Ｑ2のドレインはＱ3のドレインに接続される。また、Ｑ2のゲート及びドレインは互いに結合される。Ｑ1，Ｑ8のゲートはそれぞれＱ2のゲートに接続され、互いに共通のゲート電圧が印加される。ここで、Ｑ4のソース−ドレイン電流ＩがＱ1，Ｑ8に分流するので、Ｑ1，Ｑ8それぞれのソース−ドレイン電流をＩ1，Ｉ2と表すと、Ｉ＝Ｉ1＋Ｉ2となる。
【００１８】
Ｑ１のソースとアースとの間には、Ｒ1及びＱ6が直列接続され、Ｑ2のソースとアースとの間にＱ7が直列接続される。Ｑ6のサイズはＱ7のｎ倍に設定され、またＱ6及びＱ7はベースとコレクタとを短絡したダイオード接続の状態に形成される。
【００１９】
以上の回路構成は、温度補償回路となるＱ8及びＲ2からなる経路が設けられている点で図２に示す回路と相違している。ここでまず、温度補償回路が設けられていない状態を考える。当該状態では、Ｑ4及びＱ3の対に加えてＱ2及びＱ1の対もカレントミラー回路を構成し、Ｑ1及びＱ2のソース−ドレイン電流はそれぞれＩとなる。
【００２０】
ダイオード接続されたＱ7，Ｑ6それぞれに関する電圧−電流の関係式は、
Ｉ＝Ｉs・exp（ｑＶＢＥ２/ｋＴ）    ………（３）
Ｉ＝ｎＩs・exp（ｑＶＢＥ１/ｋＴ）  ………（４）
となる。ここで、ＶＢＥ１，ＶＢＥ２はそれぞれＱ6，Ｑ7のベース−エミッタ間電圧である。また、Ｉsはベース、エミッタにおける電子、正孔それぞれの拡散係数、拡散距離、密度等に応じて定まるパラメータである。
【００２１】
Ｑ１のソース電位とＱ2のソース電位とが等しいことから、次式が成立する。
ＶＢＥ２＝ＶＢＥ１＋Ｒ1・Ｉ          ………（５）
【００２２】
（３）〜（５）式から上述した（１）式、すなわち、
Ｉ＝ＶＴ・ln(ｎ)／Ｒ1           ………（１）
が得られる。
【００２３】
一方、温度補償回路に関しては、Ｑ8のソース電位がＱ2のソース電位に応じた値となることから、次式が成立する。
Ｉ2＝ＶＢＥ２／Ｒ2             ………（６）
【００２４】
本定電流回路では、電流Ｉの一部がＱ8に流れることから、Ｑ1に流れる電流Ｉ1は（１）式で表される値より小さくなる。そこでξ＜１なるパラメータを用い、
Ｉ1＝ξＶＴ・ln(ｎ)／Ｒ1     ………（７）
と表す。
【００２５】
上述のようにＶＴは正の温度特性を有し、かつ本定電流回路においては抵抗素子が負の温度特性を有するので、（７）式で表されるＩ1は正の温度特性を有する。
【００２６】
一方、Ｉ2に影響を与えるＶＢＥ２は、基本的にダイオードの順方向電圧であり、その値は半導体としてシリコンを用いた場合、常温で約０．７Ｖであり、また温度特性は−２．０〜−２．５ｍＶ／℃であることが知られている。すなわち、ＶＢＥ２は負の温度特性を有する。Ｉ2の温度特性が正負のいずれとなるかは、ＶＢＥ２の負の温度特性とＲ2の負の温度特性との大小関係に依存する。ここで、ダイオードの順方向電圧の温度特性として上述した−２．０ｍＶ／℃程度の値は、比較的大きな値である。それ故、この温度特性は温度センサにも利用される。そのため、通常、ポリシリコン抵抗が有する負の温度特性の大きさは、ダイオードの順方向電圧の負の温度特性の大きさより小さくなり、その場合、Ｉ2の温度特性は（６）式に基づいて負となる。
【００２７】
本定電流回路では、電流Ｉの一部の電流Ｉ2を、Ｑ8及びＲ2からなる温度補償回路に流す。これにより、Ｉの温度特性に対するＩ1の正の温度特性の影響が、Ｉ2の負の温度特性により相殺・緩和され、温度変化の影響の少ない定電流ＩをＱ5に得ることができる。Ｉ1とＩ2との温度特性の相殺の程度は、それら電流の比率などによって調節することができ、特に、Ｉ2の負の温度特性による変化量と、Ｉ1の正の温度特性による変化量との絶対値が等しくなるように調節することで、定電流出力の温度変化が好適に抑制される。
【００２８】
なお、上述の構成では温度補償回路をＱ8及びＲ2で構成し、Ｉ2をＱ1のドレイン側から分岐させたが、温度補償回路の他の構成として、Ｑ1のソースにＲ1及びＱ6の直列接続回路とは並列に接続する抵抗素子を設けることもできる。
【００２９】
また、ダイオード接続されたバイポーラトランジスタＱ6，Ｑ7をダイオードに置き換えた簡略化した回路構成としてもよい。
【図面の簡単な説明】
【００３０】
【図１】ＣＭＯＳプロセスを用いて製造される半導体集積回路における実施形態に係る定電流回路の構成を示す概略の回路図である。
【図２】従来の定電流回路の構成を示す回路図である。
【符号の説明】
【００３１】
Ｑ1〜Ｑ5，Ｑ8  ＭＯＳＦＥＴ、Ｑ6，Ｑ7  バイポーラトランジスタ、Ｒ1，Ｒ2  抵抗素子。
【図１】
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【図２】
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