(57)【要約】【課題】比較的短い時間でポアソン方程式とシュレディンガ方程式を自己無撞着に解く手段を提供する。【解決手段】与えられたポテンシャル分布および電子分布を基にポアソン方程式を解いてポテンシャル分布を求め、このポテンシャル分布が収束した場合に、収束したポテンシャル分布を基にシュレディンガ方程式を解いて電子分布を求め、この電子分布を基に演算したシュレディンガ方程式による電子密度と、収束したポテンシャル分布を基に演算したポアソン方程式による電子密度との差を基に電子密度の収束を判定し、電子密度が収束しなかった場合に、収束したポテンシャル分布およびシュレディンガ方程式から得られた電子分布をポアソン方程式にフィードバックしてチャネル領域の厚さ方向の電子分布を求める。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴのチャネル領域の厚さ方向のキャリア分布を求めるために、コンピュータを、
与えられたポテンシャル分布およびキャリア分布を基に、ポアソン方程式を解いてポテンシャル分布を求める手段と、
該ポアソン方程式から求めたポテンシャル分布の収束を判定する手段と、
前記ポテンシャル分布が収束した場合に、該収束したポテンシャル分布を基に、エネルギ分布を演算する手段と、
該演算されたエネルギ分布を基に、シュレディンガ方程式を解いてキャリア分布を求める手段と、
該シュレディンガ方程式から求めたキャリア分布を基に、シュレディンガ方程式によるキャリア密度を演算する手段と、
前記収束したポテンシャル分布を基に、キャリア分布を求めてポアソン方程式によるキャリア密度を演算する手段と、
前記シュレディンガ方程式によるキャリア密度と、前記ポアソン方程式によるキャリア密度との差を基に、キャリア密度の収束を判定する手段と、
前記キャリア密度が収束しなかった場合に、前記収束したポテンシャル分布および前記シュレディンガ方程式から得られたキャリア分布を、前記与えられたポテンシャル分布およびキャリア分布としてフィードバックする手段として機能させることを特徴とするデバイスシミュレーションプログラム。
【請求項２】
請求項１において、
前記キャリア密度が収束した場合に、前記収束したポテンシャル分布の界面ポテンシャルから算出したゲート電圧と、実際に印可するゲート印加電圧との差を基に、ゲート電圧の収束を判定する手段と、
前記ゲート電圧が収束しなかった場合に、前記収束したポテンシャル分布の界面ポテンシャルに所定の変動量を加減して前記ポテンシャル分布の界面ポテンシャルを変更する手段と、
該界面ポテンシャルを変更したポテンシャル分布および前記シュレディンガ方程式から得られたキャリア分布を、前記与えられたポテンシャル分布およびキャリア分布としてフィードバックする手段として機能させることを特徴とするデバイスシミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎＭＯＳ素子等のＭＯＳＦＥＴのチャネル領域のキャリア分布を求めるデバイスシミュレーションプログラムに関する。
【背景技術】
【０００２】
従来のデバイスシミュレーションプログラムは、ポアソン（Poisson）方程式とシュレディンガ（Schroedinger）方程式とを自己無撞着に解くことに代えて、チャネル領域の量子効果の影響を考慮する場合に、三角ポテンシャル近似による解析的な一次元シュレディンガ方程式の解から得られたファン・ドートモデルの計算式によるバンドギャップの広がり量を表す項に、半導体基板とゲート絶縁膜との界面に垂直な電界による１次以上のエネルギの摂動を表す補正項を加えてバンドギャップの広がり量Δεを計算し、このΔεを考慮した基本方程式の各変数の修正変動量がそれぞれの閾値以下となったときに収束を判定してチャネル領域の厚さ方向のキャリア分布を求めている（例えば、特許文献１参照。）。
【０００３】
また、一次元解析によりポアソン方程式とシュレディンガ方程式とを自己無撞着に解く場合の一般的な方法は図６のフローチャートに示すように、基本諸元を入力（ステップＳＺ１）した後に、ポアソン方程式の初期値としてのポテンシャル分布とキャリア分布を設定（ＳＺ２）し、ポアソン方程式を解いて半導体基板のチャネル領域の厚さ方向のポテンシャル分布を求め（ＳＺ３）、前回の計算（初回の場合は初期値）と今回の計算のポテンシャル分布の差を求め、これが所定の収束判定値以下の場合に収束と判定して解析を終了する（ＳＺ４）。
【０００４】
前回と今回の計算のポテンシャル分布の差が所定の収束判定値より大きい場合には、ポアソン方程式を解いて得られたポテンシャル分布を基にエネルギ分布を演算（ＳＺ５）し、これをシュレディンガ方程式に入力してキャリア分布を求め（ＳＺ６）、ポアソン方程式に今回の計算のポテンシャル分布とシュレディンガ方程式から得られた電子分布とをフィードバック（ＳＺ７）し、ＳＺ３へ戻って上記の各ステップを繰返し、前回と今回の計算のポテンシャル分布の差が所定の収束判定値以下になったときに収束を判定し、収束後のポテンシャル分布を用いて半導体基板のチャネル領域の厚さ方向のキャリア分布を解析している。
【特許文献１】特開２００１−１８５７１３号公報（第６頁段落００３７、第７頁段落００５４−第８頁段落００６６および第８頁段落００７０、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術においては、ファン・ドートモデルの計算式に補正項を加えた近似式を用いてチャネル領域の厚さ方向のキャリア分布を求めているため、ポアソン方程式とシュレディンガ方程式を自己無撞着に解いているとはいえず、チャネル領域の厚さ方向のキャリア分布を厳密に求めることができないという問題がある。
また、ポアソン方程式とシュレディンガ方程式を自己無撞着に解く一般的な方法においては、繰返し計算の回数が多くなって解析計算に時間を要するという問題がある。
【０００６】
本発明は、上記の問題点を解決するためになされたもので、比較的短い時間でポアソン方程式とシュレディンガ方程式を自己無撞着に解く手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、ＭＯＳＦＥＴのチャネル領域の厚さ方向のキャリア分布を求めるために、コンピュータを、与えられたポテンシャル分布およびキャリア分布を基に、ポアソン方程式を解いてポテンシャル分布を求める手段と、該ポアソン方程式から求めたポテンシャル分布の収束を判定する手段と、前記ポテンシャル分布が収束した場合に、該収束したポテンシャル分布を基に、エネルギ分布を演算する手段と、該演算されたエネルギ分布を基に、シュレディンガ方程式を解いてキャリア分布を求める手段と、該シュレディンガ方程式から求めたキャリア分布を基に、シュレディンガ方程式によるキャリア密度を演算する手段と、前記収束したポテンシャル分布を基に、キャリア分布を求めてポアソン方程式によるキャリア密度を演算する手段と、前記シュレディンガ方程式によるキャリア密度と、前記ポアソン方程式によるキャリア密度との差を基に、キャリア密度の収束を判定する手段と、前記キャリア密度が収束しなかった場合に、前記収束したポテンシャル分布および前記シュレディンガ方程式から得られたキャリア分布を、前記与えられたポテンシャル分布およびキャリア分布としてフィードバックする手段として機能させることを特徴とする。
【発明の効果】
【０００８】
これにより、本発明は、ポアソン方程式とシュレディンガ方程式とのそれぞれの解に矛盾が生ずることを防止してポアソン方程式とシュレディンガ方程式とを自己無撞着に解くことができると共に、ポアソン方程式によるキャリア密度とシュレディンガ方程式によるキャリア密度を用いてデバイスシミュレーションの収束判定を行うので、解析計算に要する時間を短縮することができる。という効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照して本発明によるデバイスシミュレーションプログラムの実施例について説明する。
【実施例１】
【００１０】
図１は実施例１のデバイスシミュレーションを示すフローチャート、図２は実施例１のシミュレーションモデルを示す説明図である。
図２において、１はＭＯＳＦＥＴ（MOS  Field  Effect  Transistor）としてのｎＭＯＳ素子である。
ｎＭＯＳ素子１は、シリコン（Ｓｉ）からなる半導体基板２にＰ型の不純物を拡散させて形成されたチャネル領域３と、２酸化珪素（ＳｉＯ２）からなるゲート絶縁膜４を介してチャネル領域３に対向するアルミニウム（Ａｌ）からなるゲート電極５、およびチャネル領域３に隣接するＮ型の不純物を拡散させた拡散層として形成されたソース層６およびドレイン層７等を備えて構成される。
【００１１】
本実施例のｎＭＯＳ素子１のゲート電極５は、電位が与えられたソース層６とドレイン層７の間のチャネル領域３に、印加されたゲート電圧によりチャネル（反転層）を生じさせ、ソース層６とドレイン層７との間を流れる電流を制御する機能を有している。
また、本実施例のデバイスシミュレーションプログラムに用いる座標系は、図２に示すようにゲート絶縁膜４とチャネル領域３との界面９のソース層６とドレイン層７との間の中央を原点とし、界面９と垂直に半導体基板２を厚さ方向に貫く方向をｚ方向、界面９に沿ってソース層６からドレイン層７へ向かう方向をｙ方向、図２における紙面奥方向をｘ方向とする座標系である。
【００１２】
なお、本実施例のデバイスシミュレーションプログラムは、量子力学的な効果を考慮するために、古典的計算である式（１）に示すポアソン方程式と量子論的計算である式（２）に示すシュレディンガ方程式とを自己無撞着に解いて、半導体基板２の全厚さに渡るｚ方向の一次元解析によりキャリア分布（本実施例では電子分布）を求めるプログラムである。
【００１３】
【数１】
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本実施例のデバイスシミュレーションは、以下に示す各ステップを備えたデバイスシミュレーションプログラムをパーソナルコンピュータ等のコンピュータにインストールして実行され、コンピュータが実行するデバイスシミュレーションプログラムのステップにより本実施例のハードウェアとしての各機能手段が形成される。
【００１４】
以下に、図１に示すフローチャートを用い、Ｓで示すステップに従って本実施例のデバイスシミュレーションプログラムについて説明する。
Ｓ１、解析の対象となるｎＭＯＳ素子の基本諸元を入力する。本実施例の基本諸元は、半導体基板２の厚さ、ゲート絶縁膜４の厚さ、ゲート電極５に印可する電圧（ゲート印加電圧Ｖｇａｔという。）、チャネル領域３のイオン濃度分布、雰囲気温度Ｔおよびボルツマン定数等の各定数、ポテンシャル分布収束判定値、キャリア密度収束判定値としての電子密度収束判定値等である。
【００１５】
Ｓ２、（３）式を用いて界面９（ｚ＝０）の界面ポテンシャルψ（０）を求め、これをｚ方向に一様としたポテンシャル分布ψ（ｚ）（＝ψ（０））を設定し、（４）式を用いてキャリア分布としての電子分布ｎ（ｚ）を求め、これらをポアソン方程式に与えるポテンシャル分布ψ（ｚ）および電子分布ｎ（ｚ）の初期値として設定する。
【００１６】
【数２】
2007149969.tif 000004
Ｓ３、与えられたポテンシャル分布ψ（ｚ）と電子分布ｎ（ｚ）を基に、式（１）に示したポアソン方程式をＧｕｍｍｅｌ法により解いて半導体基板２の厚さ方向（ｚ方向）のポテンシャル分布ψ（ｚ）を求める。この場合に正孔分布ｐ（ｚ）は（５）式を用いて算出される。
【００１７】
【数３】
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Ｓ４、与えられたポテンシャル分布ψ（ｚ）と、ポアソン方程式を解いて得られた新たなポテンシャル分布ψ（ｚ）との各格子点のポテンシャルψの差の絶対値を積算して得られた積算誤差Δψがポテンシャル分布収束判定値（本実施例では、１０−１２ｅＶ）以下であることを収束条件として収束判定を行い、Δψがポテンシャル分布収束判定値以下であれば収束と判定し、収束したポテンシャル分布ψ（ｚ）を一時保存してステップＳ６へ移行する。Δψがポテンシャル分布収束判定値より大きい場合はステップＳ５へ移行する。
【００１８】
Ｓ５、ポテンシャル分布が収束しなかったと判定したときは、ポアソン方程式を解いて得られた新たなポテンシャル分布ψ（ｚ）をポアソン方程式に与えるポテンシャル分布ψ（ｚ）としてフィードバックし、ステップＳ３へ戻ってステップＳ３〜Ｓ５による繰返し計算を実行し、Δψがポテンシャル分布収束判定値以下になったときに収束を判定してステップＳ６へ移行する。
【００１９】
Ｓ６、ポテンシャル分布ψ（ｚ）が収束すると、収束したポテンシャル分布ψ（ｚ）を基に、式（６）を用いてエネルギ分布Ｅ（ｚ）を演算し、これをシュレディンガ方程式に与える入力値とする。
【００２０】
【数４】
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Ｓ７、与えられたエネルギ分布Ｅ（ｚ）を基に、式（２）に示したシュレディンガ方程式を実空間法により解いてエネルギ準位Ｅｉｊと波動関数ｕｉｊとを求め、得られたエネルギ準位Ｅｉｊと波動関数ｕｉｊを基に、式（７）を用いて電子分布ｎ（ｚ）を求め、このシュレディンガ方程式から得られた電子分布ｎ（ｚ）を一時保存する。
【００２１】
【数５】
2007149969.tif 000007
Ｓ８、シュレディンガ方程式から得られた電子分布ｎ（ｚ）を半導体基板２の厚さ方向に全厚さに渡って積分し、シュレディンガ方程式によるキャリア密度としての電子密度Ｑｓを求める。
【００２２】
また、収束したポテンシャル分布ψ（ｚ）を基に、式（４）を用いてｚ方向の電子分布ｎ（ｚ）を求め、これを半導体基板２の厚さ方向に全厚さに渡って積分し、ポアソン方程式によるキャリア密度としての電子密度Ｑｐを求める。
Ｓ９、式（８）を収束条件として、つまり計算された電子密度ＱｓとＱｐとの差の絶対値をシュレディンガ方程式による電子密度Ｑｓで除した比ΔＱが電子密度収束判定値（本実施例では、１０−６）以下であることを収束条件として収束判定を行い、ΔＱが電子密度収束判定値以下であれば収束と判定し、収束後のポテンシャル分布ψ（ｚ）や電子分布ｎ（ｚ）等を出力して本実施例のデバイスシミュレーションを終了する。ΔＱが電子密度収束判定値より大きければ、ステップＳ１０へ移行する。
【００２３】
【数６】
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Ｓ１０、電子密度が収束しなかったと判定したときは、上記ステップＳ４で一時保存した収束したポテンシャル分布ψ（ｚ）と上記ステップＳ７で一時保存したシュレディンガ方程式から得られた電子分布ｎ（ｚ）を読出し、これらをポアソン方程式に与えるポテンシャル分布ψ（ｚ）と電子分布ｎ（ｚ）としてフィードバックし、ステップＳ３へ戻って上記のステップＳ３〜Ｓ１０による繰返し計算を実行し、ΔＱが電子密度収束判定値以下になったときに収束と判定し、収束後のポテンシャル分布ψ（ｚ）や電子分布ｎ（ｚ）等を出力して本実施例のデバイスシミュレーションを終了する。
【００２４】
このようにして本実施例のデバイスシミュレーションが実行され、ポアソン方程式から得られたポテンシャル分布ψ（ｚ）を基にしたエネルギ分布Ｅ（ｚ）をシュレディンガ方程式に入力し、これにより得られた電子分布ｎ（ｚ）をポアソン方程式にフィードバックして半導体基板２のチャネル領域３の厚さ方向のポテンシャル分布ψ（ｚ）や電子分布ｎ（ｚ）等を求めるので、ポアソン方程式とシュレディンガ方程式とのそれぞれの解に矛盾が生ずることはなく、ポアソン方程式とシュレディンガ方程式とを自己無撞着に解いた解を得ることができる。
【００２５】
また、ポアソン方程式から得られるポテンシャル分布ψ（ｚ）を、与える電子分布ｎ（ｚ）を固定した状態で一旦収束させ、その収束したポテンシャル分布ψ（ｚ）を基にシュレディンガ方程式を解き、ポアソン方程式による電子密度Ｑｐとシュレディンガ方程式による電子密度Ｑｓを用いてデバイスシミュレーションの収束判定を行うので、ポアソン方程式とシュレディンガ方程式とを自己無撞着に解く場合の解析計算に要する時間を一般的な方法の解析時間に比べて短縮することができる。
【００２６】
以上説明したように、本実施例では、与えられたポテンシャル分布および電子分布を基にポアソン方程式を解いてポテンシャル分布を求め、このポテンシャル分布が収束した場合に、収束したポテンシャル分布を基にシュレディンガ方程式を解いて電子分布を求め、この電子分布を基に演算したシュレディンガ方程式による電子密度と、収束したポテンシャル分布を基に演算したポアソン方程式による電子密度との差を基に電子密度の収束を判定し、電子密度が収束しなかった場合に、収束したポテンシャル分布およびシュレディンガ方程式から得られた電子分布をポアソン方程式にフィードバックしてｎＭＯＳ素子のチャネル領域の厚さ方向の電子分布を求めるようにしたことによって、ポアソン方程式とシュレディンガ方程式とのそれぞれの解に矛盾が生ずることを防止してポアソン方程式とシュレディンガ方程式とを自己無撞着に解くことができると共に、ポアソン方程式による電子密度Ｑｐとシュレディンガ方程式による電子密度Ｑｓを用いてデバイスシミュレーションの収束判定を行うので、解析計算に要する時間を短縮することができる。
【実施例２】
【００２７】
図３は実施例２のデバイスシミュレーションを示すフローチャートである。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のシミュレーションモデルは、上記実施例１と同様である。
実施例１の場合には、界面９におけるポアソン方程式とシュレディンガ方程式との電子の数ｎ（０）が異なるために、計算されたゲート電圧Ｖｇが実際に印可しようとするゲート印加電圧Ｖｇａｔと一致しない場合がある。
【００２８】
このため、計算されたゲート電圧Ｖｇをゲート印加電圧Ｖｇａｔに一致させ、これにより得られた電子分布ｎ（ｚ）を実際のデバイス設計に利用できれば、より正確なデバイス設計を行うことが可能になる。
本実施例では、計算されたゲート電圧Ｖｇをゲート印加電圧Ｖｇａｔに収束させるデバイスシミュレーションプログラムについて、図３に示すフローチャートを用い、ＳＡで示すステップに従って説明する。
【００２９】
本実施例のステップＳＡ１〜ＳＡ８の作動は、上記実施例１のステップＳ１〜Ｓ８の作動と同様であるので、その説明を省略する。この場合にステップＳＡ１における基本諸元には、ゲート電圧収束判定値およびゲート電圧Ｖｇが収束しなかった場合に次の繰返し計算に用いる界面ポテンシャルψ（０）を算出するための所定の変動量δが加えられる。
ＳＡ９、実施例１のステップＳ９と同様にして収束判定を行い、ΔＱが電子密度収束判定値以下であれば収束と判定してステップＳＡ１１へ移行する。ΔＱが電子密度収束判定値より大きければステップＳ１０へ移行する。
【００３０】
ＳＡ１０、実施例１のステップＳ１０と同様に、上記ステップＳＡ４で一時保存した収束したポテンシャル分布ψ（ｚ）と上記ステップＳＡ７で一時保存したシュレディンガ方程式から得られた電子分布ｎ（ｚ）を読出し、これらをポアソン方程式に与えるポテンシャル分布ψ（ｚ）と電子分布ｎ（ｚ）としてフィードバックし、ステップＳＡ３へ戻って上記のステップＳＡ３〜ＳＡ１０による繰返し計算を実行し、ΔＱが電子密度収束判定値以下になったときに収束を判定してステップＳＡ１１へ移行する。
【００３１】
ＳＡ１１、電子密度が収束すると、上記ステップＳＡ４で一時保存した収束したポテンシャル分布ψ（ｚ）を読出し、その界面ポテンシャルψ（０）から式（９）を用いてゲート電圧Ｖｇを計算し、式（１０）を収束条件として、つまり計算されたゲート電圧Ｖｇと入力されたゲート印加電圧Ｖｇａｔとの差の絶対値ΔＶがゲート電圧収束判定値（本実施例では、１０−６Ｖ）以下であることを収束条件として収束判定を行い、ΔＶがゲート電圧収束判定値以下であれば収束と判定し、収束後のポテンシャル分布ψ（ｚ）や電子分布ｎ（ｚ）等を出力して本実施例のデバイスシミュレーションを終了する。ΔＶがゲート電圧収束判定値より大きければ、ステップＳＡ１２へ移行する。
【００３２】
【数７】
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ＳＡ１２、式（１１）に示す条件（計算されたゲート電圧Ｖｇがゲート印加電圧Ｖｇａｔより小さい場合と大きい場合）に従って、ゲート電圧Ｖｇの算出の基になった界面ポテンシャルψ（０）に所定の変動量δ（本実施例では０．０１ｅＶ）を加え、または減じてステップＳＡ１１で読出した収束したポテンシャル分布ψ（ｚ）の界面ポテンシャルψ（０）のみを変更する。
【００３３】
【数８】
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そして、上記ステップＳＡ７で一時保存したシュレディンガ方程式から得られた電子分布ｎ（ｚ）を読出し、この電子分布ｎ（ｚ）と界面ポテンシャルψ（０）を変更したポテンシャル分布ψ（ｚ）とをポアソン方程式に与えるポテンシャル分布ψ（ｚ）と電子分布ｎ（ｚ）としてフィードバックし、ステップＳＡ３へ戻って上記のステップＳＡ３〜ＳＡ１２による繰返し計算を実行し、ΔＶがゲート電圧収束判定値以下になったときに収束と判定し、収束後のポテンシャル分布ψ（ｚ）や電子分布ｎ（ｚ）等を出力して本実施例のデバイスシミュレーションを終了する。
【００３４】
このようにしてポアソン方程式とシュレディンガ方程式とを自己無撞着に解いて得られたポアソン方程式およびシュレディンガ方程式による厚さ方向（ｚ方向）の電子分布ｎ（ｚ）を図４に示す。
また、チャネル領域３のＰ型イオン濃度Ｎａ＝１×１０１５ｃｍ−３のときの厚さ方向（ｚ方向）のポテンシャル分布ψ（ｚ）を図５に示す。
【００３５】
このときの半導体基板２はシリコンからなるバルク基板であり、ゲート絶縁膜４の厚さは７ｎｍ、ゲート印加電圧Ｖｇａｔは０Ｖ、雰囲気温度Ｔは３００Ｋである。
図４から明らかに、太い破線で示すポアソン方程式から得られた電子分布ｎ（ｚ）は界面９を最大値とする単調減少の分布形、太い実線で示すシュレディンガ方程式から得られた電子分布ｎ（ｚ）は界面９には電子が存在せず界面９付近の表層に最大値を有する分布形となっており、一般的な方法による解と一致していることが判る。
【００３６】
また、図５から明らかに、エネルギ準位Ｅ００（原点、つまり界面９のエネルギ準位）は、ポアソン方程式から得られた界面９におけるポテンシャルと同等であり、物理学的に正しい解析結果が得られたことが判る。
以上説明したように、本実施例では、電子密度が収束した場合に、ステップＳＡ４で一時保存した収束したポテンシャル分布の界面ポテンシャルから算出したゲート電圧Ｖｇと、実際に印可する入力されたゲート印加電圧Ｖｇａｔとの差を基に、ゲート電圧の収束を判定し、ゲート電圧が収束しなかった場合に、収束したポテンシャル分布の界面ポテンシャルに所定の変動量δを加減してポテンシャル分布の界面ポテンシャルを変更し、この界面ポテンシャルを変更したポテンシャル分布およびシュレディンガ方程式から求めた電子分布を、ポアソン方程式に与えるポテンシャル分布および電子分布としてフィードバックするようにしたことによって、計算されたゲート電圧Ｖｇが設定したゲート印加電圧Ｖｇａｔに収束したときの電子分布等を得ることができ、この電子分布を利用してより正確なデバイス設計を行うことができる。
【００３７】
なお、上記各実施例においてはＭＯＳＦＥＴをｎＭＯＳ素子として説明したが、ＭＯＳＦＥＴをｐＭＯＳ素子としてデバイスシミュレーションを行う場合も同様である。
この場合に、ポアソン方程式には初期値として上記と同様のポテンシャル分布ψ（ｚ）およびキャリア分布としての正孔分布ｐ（ｚ）を与え、キャリア密度としての正孔密度により収束を判定すればよい。
【００３８】
また、ゲート電極はアルミニウムからなるとして説明したが、ゲート電極を形成する材料は前記に限らず、ポリシリコン等の他の材料であってもよい。
この場合に、式（９）におけるゲート電極仕事関数φｍは、ゲート電極を形成する材料の応じた値を用いるようにする。
【図面の簡単な説明】
【００３９】
【図１】実施例１のデバイスシミュレーションを示すフローチャート
【図２】実施例１のシミュレーションモデルを示す説明図
【図３】実施例１の計算による電子分布を示すグラフ
【図４】実施例１の計算によるポテンシャルエネルギを示すグラフ
【図５】実施例２のデバイスシミュレーションを示すフローチャート
【図６】一般的な方法のデバイスシミュレーションを示すフローチャート
【符号の説明】
【００４０】
１    ｎＭＯＳ素子
２    半導体基板
３    チャネル領域
４    ゲート絶縁膜
５    ゲート電極
６    ソース層
７    ドレイン層
９    界面
【図１】
2007149969.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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