(57)【要約】【課題】相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法を提供する。【解決手段】反応チャンバ内でＧｅを含む第１前駆体とＴｅを含む第２前駆体とを同時に供給してＧｅＴｅ膜を形成する第１工程と、Ｔｅを含む第２前駆体とＳｂを含む第３前駆体とを同時に供給してＳｂＴｅ膜を形成する第２工程と、第１工程及び第２工程を反復的に行ってＧｅＳｂＴｅ膜を形成する第３工程と、を含む相変化物質薄膜の形成方法である。本発明によれば、相変化半導体メモリの製造時に前記形成方法で相変化層を形成すれば、メモリ特性が向上し、また、製造工程が簡単でコストが低減できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
反応チャンバ内にＧｅを含む第１前駆体とＴｅを含む第２前駆体とを同時に供給して、基板上にＧｅＴｅ薄膜を形成する第１工程と、
前記ＧｅＴｅ薄膜上にＴｅを含む第２前駆体とＳｂを含む第３前駆体とを同時に供給して、ＳｂＴｅ薄膜を形成する第２工程と、を含む相変化物質薄膜の形成方法。
【請求項２】
前記第１工程及び第２工程を含む工程を行うとき、反応チャンバ内に不活性ガス及び反応ガスを常に供給することを特徴とする請求項１に記載の相変化物質薄膜の形成方法。
【請求項３】
前記第１ないし第３前駆体は、それぞれアルゴン（Ａｒ）を含むキャリアガスと共に供給することを特徴とする請求項１に記載の相変化物質薄膜の形成方法。
【請求項４】
前記第１工程及び第２工程以後には、反応チャンバ内への前駆体の供給を遮断し、不活性ガス及び反応ガスを供給して物理的に吸着されたまたは未反応の第１、第２及び第３前駆体を除去するパージ工程をさらに含むことを特徴とする請求項２に記載の相変化物質薄膜の形成方法。
【請求項５】
前記不活性ガスは、アルゴン（Ａｒ）または窒素（Ｎ２）であり、前記反応ガスは、水素（Ｈ２）またはアンモニア（ＮＨ３）であることを特徴とする請求項４に記載の相変化物質薄膜の形成方法。
【請求項６】
前記不活性ガスであるアルゴン（Ａｒ）と前記反応ガスである水素（Ｈ２）との混合供給量は、１０〜１０００ｓｃｃｍであることを特徴とする請求項５に記載の相変化物質薄膜の形成方法。
【請求項７】
前記アルゴン（Ａｒ）及び水素（Ｈ２）の望ましい混合供給量は、４００ｓｃｃｍであることを特徴とする請求項６に記載の相変化物質薄膜の形成方法。
【請求項８】
前記第１前駆体は、（ＣＨ３）４Ｇｅ、（Ｃ２Ｈ５）４Ｇｅ、（ｎ−Ｃ４Ｈ９）４Ｇｅ、（ｉ−Ｃ４Ｈ９）４Ｇｅ、（Ｃ６Ｈ５）４Ｇｅ、（ＣＨ２＝ＣＨ）４Ｇｅ、（ＣＨ２ＣＨ＝ＣＨ２）４Ｇｅ、（ＣＦ２＝ＣＦ）４Ｇｅ、（Ｃ６Ｈ５ＣＨ２ＣＨ２ＣＨ２）４Ｇｅ、（ＣＨ３）３（Ｃ６Ｈ５）Ｇｅ、（ＣＨ３）３（Ｃ６Ｈ５ＣＨ２）Ｇｅ、（ＣＨ３）２（Ｃ２Ｈ５）２Ｇｅ、（ＣＨ３）２（Ｃ６Ｈ５）２Ｇｅ、ＣＨ３（Ｃ２Ｈ５）３Ｇｅ、（ＣＨ３）３（ＣＨ＝ＣＨ２）Ｇｅ、（ＣＨ３）３（ＣＨ２ＣＨ＝ＣＨ２）Ｇｅ、（Ｃ２Ｈ５）３（ＣＨ２ＣＨ＝ＣＨ２）Ｇｅ、（Ｃ２Ｈ５）３（Ｃ５Ｈ５）Ｇｅ、（ＣＨ３）３ＧｅＨ、（Ｃ２Ｈ５）３ＧｅＨ、（Ｃ３Ｈ７）３ＧｅＨ、Ｇｅ（Ｎ（ＣＨ３）２）４、Ｇｅ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４、Ｇｅ（Ｎ（Ｃ２Ｈ５）２）４、Ｇｅ（Ｎ（ｉ−Ｃ３Ｈ７）２）４、Ｇｅ［Ｎ（Ｓｉ（ＣＨ３）３）２］４からなるグループから選択された少なくとも一つを含むことを特徴とする請求項１に記載の相変化物質薄膜の形成方法。
【請求項９】
前記第２前駆体は、Ｔｅ（ＣＨ３）２、Ｔｅ（Ｃ２Ｈ５）２、Ｔｅ（ｎ−Ｃ３Ｈ７）２、Ｔｅ（ｉ−Ｃ３Ｈ７）２、Ｔｅ（ｔ−Ｃ４Ｈ９）２、Ｔｅ（ｉ−Ｃ４Ｈ９）２、Ｔｅ（Ｃｈ２＝ＣＨ）２、Ｔｅ（ＣＨ２ＣＨ＝ＣＨ２）２、Ｔｅ［Ｎ（Ｓｉ（ＣＨ３）３）２］２からなるグループから選択された少なくとも一つを含むことを特徴とする請求項１に記載の相変化物質薄膜の形成方法。
【請求項１０】
前記第３前駆体は、Ｓｂ（ＣＨ３）３、Ｓｂ（Ｃ２Ｈ５）３、Ｓｂ（ｉ−Ｃ３Ｈ７）３、Ｓｂ（ｎ−Ｃ３Ｈ７）３、Ｓｂ（ｉ−Ｃ４Ｈ９）３、Ｓｂ（ｔ−Ｃ４Ｈ９）３、Ｓｂ（Ｎ（ＣＨ３）２）３、Ｓｂ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））３、Ｓｂ（Ｎ（Ｃ２Ｈ５）２）３、Ｓｂ（Ｎ（ｉ−Ｃ３Ｈ７）２）３、Ｓｂ［Ｎ（Ｓｉ（ＣＨ３）３）２］３からなるグループから選択された少なくとも一つを含むことを特徴とする請求項１に記載の相変化物質薄膜の形成方法。
【請求項１１】
前記第１工程で、前記Ｇｅ及びＴｅのそれぞれの前駆体のキャリアガスの供給量は、１０〜４００ｓｃｃｍであることを特徴とする請求項３に記載の相変化物質薄膜の形成方法。
【請求項１２】
前記Ｇｅ及びＴｅのそれぞれの前駆体の供給比は、１：１であり、望ましい全体キャリアガスの供給量は、２００ｓｃｃｍであることを特徴とする請求項１１に記載の相変化物質薄膜の形成方法。
【請求項１３】
前記Ｇｅ及びＴｅのそれぞれの前駆体は、３００〜５００℃の温度で０.１〜３.０秒間供給し、０.５〜１０Ｔｏｒｒの圧力下で行うことを特徴とする請求項１１に記載の相変化物質薄膜の形成方法。
【請求項１４】
前記第２工程で、前記Ｔｅ及びＳｂのそれぞれの前駆体のキャリアガスの供給量は、１０〜４００ｓｃｃｍであることを特徴とする請求項３に記載の相変化物質薄膜の形成方法。
【請求項１５】
前記Ｔｅ及びＳｂのそれぞれの前駆体の供給比は、３：２であり、望ましい全体キャリアガスの供給量は、２００ｓｃｃｍであることを特徴とする請求項１４に記載の相変化物質薄膜の形成方法。
【請求項１６】
前記Ｔｅ及びＳｂのそれぞれの前駆体は、３００〜５００℃の温度で０.１〜３.０秒間供給され、０.５〜１０Ｔｏｒｒの圧力下で行うことを特徴とする請求項１４に記載の相変化物質薄膜の形成方法。
【請求項１７】
第１工程及び第２工程を１サイクルとして反復的に行って前記相変化物質薄膜を形成することを特徴とする請求項１に記載の相変化物質薄膜の形成方法。
【請求項１８】
メモリの下部構成要素が形成された基板上に下部電極を形成する工程と、
前記下部電極上に相変化物質薄膜を形成する工程と、
前記相変化物質薄膜上に上部電極を形成する工程と、を含み
前記相変化物質薄膜を形成する工程は、反応チャンバ内にＧｅを含む第１前駆体とＴｅを含む第２前駆体とを同時に供給して基板上にＧｅＴｅ薄膜を形成する第１工程と、前記ＧｅＴｅ薄膜上にＴｅを含む第２前駆体とＳｂを含む第３前駆体とを同時に供給してＳｂＴｅ薄膜を形成する第２工程と、を含む相変化メモリ素子の製造方法。
【請求項１９】
前記第１工程と第２工程とを含む工程を行うとき、反応チャンバ内に不活性ガス及び反応ガスを常に注入することを特徴とする請求項１８に記載の相変化メモリ素子の製造方法。
【請求項２０】
前記第１工程及び第２工程以後には、反応チャンバ内への前駆体供給を遮断し、不活性ガス及び反応ガスを供給して物理的に吸着されたまたは未反応の第１、第２及び第３前駆体を除去するパージ工程をさらに含むことを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２１】
前記不活性ガスは、アルゴン（Ａｒ）または窒素（Ｎ２）であり、反応ガスは、水素（Ｈ２）またはアンモニア（ＮＨ３）であることを特徴とする請求項１８に記載の相変化メモリ素子の製造方法。
【請求項２２】
前記第１工程及び第２工程を１サイクルとして反復的に行って相変化物質薄膜を形成することを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２３】
前記Ｇｅ、ＴｅまたはＳｂのそれぞれの前駆体は、アルゴン（Ａｒ）を含むキャリアガスと共に１０〜４００ｓｃｃｍの供給量で供給されることを特徴とする請求項１８に記載の相変化メモリ素子の製造方法。
【請求項２４】
前記Ｇｅ及びＴｅのそれぞれの前駆体の供給比は、１：１であり、望ましい全体キャリアガスの供給量は、２００ｓｃｃｍであることを特徴とする請求項２３に記載の相変化メモリ素子の製造方法。
【請求項２５】
前記前駆体は、３００〜５００℃の温度で０.１〜３.０秒間供給され、０.５〜１０Ｔｏｒｒの圧力下で行うことを特徴とする請求項２４に記載の相変化メモリ素子の製造方法。
【請求項２６】
前記Ｔｅ及びＳｂのそれぞれの前駆体の供給比は、３：２であり、望ましい全体キャリアガスの供給量は、２００ｓｃｃｍであることを特徴とする請求項２３に記載の相変化メモリ素子の製造方法。
【請求項２７】
前記前駆体は、３００〜５００℃の温度で０.１〜３.０秒間供給され、０.５〜１０Ｔｏｒｒの圧力下で行うことを特徴とする請求項２６に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法に係り、さらに詳細には、有機金属化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法で優れた薄膜特性を有する相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法に関する。
【背景技術】
【０００２】
多様な電子機器の発達及び応用分野の拡大は、これら機器の情報保存を担当するメモリ素子の開発を促進している。
【０００３】
これら機器に適したメモリ素子は、基本的に電源がオフになった後にも、保存された情報が保存される不揮発性の特性を要求する。
【０００４】
また、競争力側面で低コスト、高集積度、低消費電力及び高速動作などの特性を必要とする。
【０００５】
不揮発性メモリ素子の代表的な例として、フラッシュメモリがあるが、動作速度が遅いという短所がある。
【０００６】
したがって、前記不揮発性特性を有し、フラッシュメモリ以上の容量を実現し、高速動作が可能な多様なメモリが開発されている。
【０００７】
代表的な不揮発性メモリ素子には、磁性のスピン方向の相異を利用するＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体の分極現象を利用するＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）及び外部エネルギーによって薄膜の相が変わる相変化物質を利用するＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）がある。
【０００８】
このうち、ＰＲＡＭは、外部から加えられるエネルギーによってカルコゲニド物質の相転移による非晶質状態と結晶状態との間の抵抗差を利用してデータを保存する。すなわち、前記ＰＲＡＭは、印加されたパルスの振幅及び長さによって、カルコゲニド化合物であるゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）からなる相変化物質層の可逆的な相変化による抵抗差を利用してデータを“０”及び“１”の状態に保存する。
【０００９】
具体的に、抵抗の大きい非晶質状態への転換に要求されるリセット電流と抵抗の少ない結晶状態に変えるセット電流とは、下側に位置するトランジスタから下部電極を経て相変化物質層に伝えられて相変化が起こる。前記下部電極の上部領域は、相変化物質層に連結され、前記下部電極の下部領域は、前記トランジスタのドレインに接触されるコンタクトに連結される。
【００１０】
このような従来のＰＲＡＭ及びその製造方法は、特許文献１、２、３及び４に開示されている。
【００１１】
前述した従来の文献に開示されたＰＲＡＭ装置の製造方法においては、スパッタリング工程または蒸発蒸着工程のような物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）工程を利用して、ＧＳＴからなる相変化物質層を形成するため、前記相変化物質層の成長速度を制御し難いという問題がある。
【００１２】
これにより、前記相変化物質層の組織が緻密でないだけでなく、前記相変化物質層が優秀な電気的特性を有する面心立方（Ｆａｃｅ Ｃｅｎｔｅｒｅｄ Ｃｕｂｉｃ：ＦＣＣ）結晶構造を有し難くなる。また、前記ＰＶＤ方法を利用して相変化物質層を形成する場合には、前記相変化物質層内のゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）の組成比を正確に制御し難いため、前記相変化物質層の特性が低下するという問題点がある。また、前記ＰＶＤ工程を通じて蒸着される相変化物質の蒸着速度が遅いため、相変化物質層の製造に要求される時間及びコストが増大するという短所がある。また、前記物理蒸着方法は、段差被覆性が良好でなく、３Ｄ構造における高集積化のための素子に適用し難い。
【００１３】
したがって、前記製造工程によって形成された相変化物質層を使用するメモリ素子の電気的特性が低下するという問題点がある。
【特許文献１】韓国特許第４３７,４５８号明細書
【特許文献２】韓国特許出願公開第２００５−３１１６０号明細書
【特許文献３】米国特許第５,８２５,０４６号明細書
【特許文献４】米国特許第５,５９６,５２２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、優れた薄膜特性を有する相変化物質薄膜の形成方法を提供することである。
【００１５】
本発明の他の目的は、前記相変化物質薄膜の形成方法を利用した相変化メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明による相変化物質薄膜の形成方法は、反応チャンバ内にＧｅを含む第１前駆体とＴｅを含む第２前駆体とを同時に供給して基板上にＧｅＴｅ薄膜を形成する第１工程と、前記ＧｅＴｅ薄膜上にＴｅを含む第２前駆体とＳｂを含む第３前駆体とを同時に供給してＳｂＴｅ膜を形成する第２工程と、以後第１工程及び第２工程を反復的に行ってＧｅＳｂＴｅ薄膜を形成することを含む。
【００１７】
前記第１工程及び第２工程を含む工程を行うとき、反応チャンバ内に不活性ガス及びと反応ガスを常に供給することが望ましく、前記それぞれの第１工程及び第２工程以後には、反応チャンバ内への前駆体供給を遮断して不活性ガス及び反応ガスで物理的に吸着されたまたは未反応の第１、第２及び第３前駆体を除去するパージ工程をさらに含むことが望ましい。
【００１８】
前記第１工程で、前記Ｇｅ及びＴｅのそれぞれの前駆体のキャリアガスの供給量は、１０〜４００ｓｃｃｍであり、前駆体の望ましい供給比は、１：１であり、望ましい全体キャリアガスの供給量は、２００ｓｃｃｍでありうる。
【００１９】
前記第２工程で、前記Ｔｅ及びＳｂのそれぞれの前駆体のキャリアガスの供給量は、１０〜４００ｓｃｃｍであり、前駆体の望ましい供給比は、３：２であり、望ましい全体キャリアガスの供給量は、２００ｓｃｃｍでありうる。
【００２０】
前記それぞれの前駆体は、３００〜５００℃の温度で０.１〜３.０秒間供給し、０.５〜１０Ｔｏｒｒの圧力下で供給する。
【００２１】
前記それぞれの第１工程、第２工程及びパージ工程で不活性ガス及び反応ガスを常に供給することが望ましく、それぞれの望ましい供給量は、１００ｓｃｃｍでありうる。
【００２２】
前記それぞれの第１工程、第２工程及びパージ工程で供給される不活性ガスは、アルゴン（Ａｒ）ガスまたは窒素（Ｎ２）ガスが望ましく、反応ガスとしては、水素（Ｈ２）ガスまたはアンモニア（ＮＨ３）ガスが望ましい。
【００２３】
前記相変化物質薄膜は、パージ工程を含む第１工程及び第２工程を１サイクルとして反復的に行ってなる。
【００２４】
本発明による相変化メモリ素子の製造方法は、メモリの下部構成要素が形成された基板上に下部電極を形成する工程、前記下部電極上に相変化物質薄膜を形成する工程及び前記相変化物質薄膜上に上部電極を形成する工程を含み、前記相変化物質薄膜を形成する工程は、反応チャンバ内にＧｅを含む第１前駆体とＴｅを含む第２前駆体とを同時に供給して基板上にＧｅＴｅ薄膜を形成する第１工程、及び前記ＧｅＴｅ薄膜上にＴｅを含む第２前駆体とＳｂを含む第３前駆体とを同時に供給してＳｂＴｅ膜を形成する第２工程、第１工程及び第２工程を反復的に行ってＧｅＳｂＴｅ膜を形成することを含む。
【００２５】
前記第１工程及び第２工程を含む工程を行うとき、反応チャンバ内での不活性ガス及び反応ガスを常に注入することが望ましい。
【００２６】
前記第１工程及び第２工程以後には、反応チャンバ内に前駆体の供給を遮断し、不活性ガス及び反応ガスを供給して物理的に吸着されたまたは未反応の第１、第２及び第３前駆体を除去するパージ工程をさらに含む。
【発明の効果】
【００２７】
本発明による相変化物質層の形成方法によれば、Ｇｅ及びＴｅ前駆体の供給と、Ｔｅ及びＳｂ前駆体の供給とを独立的かつ順次に行ってＧｅＳｂＴｅ薄膜を形成することによって、所望の薄膜の組成が得られ、従来の技術に比べて良質の相変化物質層を形成しうる。
【００２８】
また、前記形成方法によれば、薄膜の蒸着速度が速く、その形成方法が簡単かつ容易である。また、前記方法によれば、優れた段差被覆性を示すので、３Ｄ立体構造の高集積素子の具現が可能である。
【００２９】
このように形成された相変化特性及び電気的な特性に優れた相変化物質層が、相変化メモリ素子の記録層として適用されれば、素子の集積化が可能になり、高容量及び高速作動が可能である。
【００３０】
また、単純化された工程を通じて、相変化物質層を備える相変化半導体メモリ装置の製造において前記相変化物質層を形成するためにかかる時間及びコストを大きく低減しうる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法を添付された図面を参照して詳細に説明する。
【００３２】
本発明は、下記の実施例に制限されるものではなく、当業者ならば、本発明の技術的思想を逸脱しない範囲内で本発明を多様な他の形態で具現できる。
【００３３】
以下の図面で、同じ参照符号は、同じ構成要素を表す。図面で、層及び領域の厚さは、明瞭性のために誇張している。そして、層、領域または基板のような要素が他の要素の‘上’にあると言及されるとき、それは、他の要素上に直接あってもよく、その要素の間に中間要素が介入されてもよい。
【００３４】
［相変化物質薄膜の形成方法］
図１は、本発明の一実施例による相変化物質層の形成方法を説明するための工程フローチャートである。図２は、本発明の一実施例による相変化物質層の形成方法を説明するための工程タイミングシートである。
【００３５】
図１及び図２を参照すれば、まず、Ｇｅを含む第１前駆体、Ｔｅを含む第２前駆体及びＳｂを含む第３前駆体を準備する。ここで、第１、第２及び第３前駆体は、それぞれ（ＣＨ２ＣＨ＝ＣＨ２）４Ｇｅ、Ｔｅ（ｉ−Ｃ３Ｈ７）２及びＳｂ（ｉ−Ｃ３Ｈ７）３である。
【００３６】
また、前記第１前駆体は、（ＣＨ３）４Ｇｅ、（Ｃ２Ｈ５）４Ｇｅ、（ｎ−Ｃ４Ｈ９）４Ｇｅ、（ｉ−Ｃ４Ｈ９）４Ｇｅ、（Ｃ６Ｈ５）４Ｇｅ、（ＣＨ２＝ＣＨ）４Ｇｅ、（ＣＨ２ＣＨ＝ＣＨ２）４Ｇｅ、（ＣＦ２＝ＣＦ）４Ｇｅ、（Ｃ６Ｈ５ＣＨ２ＣＨ２ＣＨ２）４Ｇｅ、（ＣＨ３）３（Ｃ６Ｈ５）Ｇｅ、（ＣＨ３）３（Ｃ６Ｈ５ＣＨ２）Ｇｅ、（ＣＨ３）２（Ｃ２Ｈ５）２Ｇｅ、（ＣＨ３）２（Ｃ６Ｈ５）２Ｇｅ、ＣＨ３（Ｃ２Ｈ５）３Ｇｅ、（ＣＨ３）３（ＣＨ＝ＣＨ２）Ｇｅ、（ＣＨ３）３（ＣＨ２ＣＨ＝ＣＨ２）Ｇｅ、（Ｃ２Ｈ５）３（ＣＨ２ＣＨ＝ＣＨ２）Ｇｅ、（Ｃ２Ｈ５）３（Ｃ５Ｈ５）Ｇｅ、（ＣＨ３）３ＧｅＨ、（Ｃ２Ｈ５）３ＧｅＨ、（Ｃ３Ｈ７）３ＧｅＨ、Ｇｅ（Ｎ（ＣＨ３）２）４、Ｇｅ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４、Ｇｅ（Ｎ（Ｃ２Ｈ５）２）４、Ｇｅ（Ｎ（ｉ−Ｃ３Ｈ７）２）４、Ｇｅ［Ｎ（Ｓｉ（ＣＨ３）３）２］４からなるグループから選択された少なくとも一つでありうる。
【００３７】
第２前駆体は、Ｔｅ（ＣＨ３）２、Ｔｅ（Ｃ２Ｈ５）２、Ｔｅ（ｎ−Ｃ３Ｈ７）２、Ｔｅ（ｉ−Ｃ３Ｈ７）２、Ｔｅ（ｔ−Ｃ４Ｈ９）２、Ｔｅ（ｉ−Ｃ４Ｈ９）２、Ｔｅ（Ｃｈ２＝ＣＨ）２、Ｔｅ（ＣＨ２ＣＨ＝ＣＨ２）２、Ｔｅ［Ｎ（Ｓｉ（ＣＨ３）３）２］２からなるグループから選択された少なくとも一つでありうる。
【００３８】
第３前駆体は、Ｓｂ（ＣＨ３）３、Ｓｂ（Ｃ２Ｈ５）３、Ｓｂ（ｉ−Ｃ３Ｈ７）３、Ｓｂ（ｎ−Ｃ３Ｈ７）３、Ｓｂ（ｉ−Ｃ４Ｈ９）３、Ｓｂ（ｔ−Ｃ４Ｈ９）３、Ｓｂ（Ｎ（ＣＨ３）２）３、Ｓｂ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））３、Ｓｂ（Ｎ（Ｃ２Ｈ５）２）３、Ｓｂ（Ｎ（ｉ−Ｃ３Ｈ７）２）３、Ｓｂ［Ｎ（Ｓｉ（ＣＨ３）３）２］３からなるグループから選択された少なくとも一つでありうる。
【００３９】
これら前駆体は、単独でまたは２以上を混合して使用しうる。
【００４０】
以後、前記相変化物質層が形成される対象体を反応チャンバ内にローディングさせた後、不活性ガス及び反応ガスを供給して、所望の工程圧力及び工程温度を維持させた後、前記反応チャンバ内に第１前駆体と第２前駆体とを同時にＴ１時間の間供給してＧｅＴｅ膜を形成する（工程Ｓ１０）。このとき、前記第１前駆体と第２前駆体とは、それぞれキャリアガスと共に前記対象体上に提供される。前記キャリアガスは、アルゴンガス、または窒素ガスのような不活性ガスを含む。前記Ｇｅ及びＴｅのそれぞれの前駆体の望ましい供給比は１：１であり、それぞれの前駆体のキャリアガスの供給量は１０〜４００ｓｃｃｍである。望ましいＧｅ及びＴｅのそれぞれの前駆体のキャリアガスの供給量は１００ｓｃｃｍであり、全体的には、供給される前駆体の総キャリアガスの流量は２００ｓｃｃｍである。
【００４１】
また、反応チャンバには、工程ガスとして不活性ガスであるアルゴン（Ａｒ）と反応ガスである水素（Ｈ２）との混合ガスを供給する。前記混合ガスは、１：１の割合で約１０〜１０００ｓｃｃｍほどの流量、望ましくは、約４００ｓｃｃｍほどの流量で供給する。前記工程ガスは、全体工程が完了するまで供給し続けるものであって、薄膜形成時に反応チャンバ内の工程雰囲気を維持する役割を行う。
【００４２】
前記対象体は、シリコンウェーハまたはＳＯＩ基板のような半導体基板やアルミニウム酸化物（Ａｌ２Ｏ３）単結晶基板またはストロンチウムチタン酸化物（ＳｒＴｉＯ３）単結晶基板のような金属酸化物単結晶基板を備える。この場合、前記対象体上には、電極、導電膜、導電膜パターン、絶縁膜または絶縁膜パターンが形成されうる。したがって、前記相変化物質層は、前記対象体上に直接形成されるか、または電極、導電膜、導電膜パターン、絶縁膜または絶縁膜パターン上に形成されうる。
【００４３】
前記Ｓ１０の工程は、３００〜５００℃の温度で０.１〜３.０秒間供給し、０.５〜１０Ｔｏｒｒの圧力下で行う。望ましくは、４００℃の温度及び２ｔｏｒｒの圧力下で０.９秒間行われる。
【００４４】
また、図１及び図２を参照すれば、前記反応チャンバ内への第１前駆体及び第２前駆体の供給を遮断し、工程ガスである不活性ガス及び反応ガスを利用して、前記第１前駆体及び第２前駆体のうち化学的に蒸着されていない部分を前記反応チャンバからＴ２時間の間に除去するパージ工程を行う（工程Ｓ２０）。さらに詳細には、前記不活性ガス及び反応ガスは、前記基板上に化学的に蒸着された部分に物理的に付着された部分及び前記反応チャンバ内に漂流する未反応の前駆体を除去する。
【００４５】
また、図１及び図２を参照すれば、前記パージ工程（Ｓ２０）が終わった後、前記反応チャンバ内に第２前駆体と第３前駆体とを同時にＴ３時間の間に供給してＳｂＴｅ膜を形成する（工程Ｓ３０）。このとき、前記第２前駆体と第３前駆体とは、キャリアガスと共に前記対象体上に提供される。前記キャリアガスは、アルゴンガス、または窒素ガスのような不活性ガスを含む。
【００４６】
前記Ｓ３０の工程で、前記Ｔｅ及びＳｂのそれぞれの前駆体の望ましい供給比は３：２であり、それぞれの前駆体のキャリアガスの供給量は１０〜４００ｓｃｃｍである。望ましいＴｅ及びＳｂのそれぞれの前駆体のキャリアガスの供給量は１００ｓｃｃｍであり、全体的に供給される前駆体の総キャリアガスの流量は２００ｓｃｃｍである。
【００４７】
前記Ｓ３０の工程は、３００〜５００℃の温度で０.１〜３.０秒間供給し、０.５〜１０Ｔｏｒｒの圧力下で行う。望ましくは、４００℃温度及び２ｔｏｒｒの圧力下で０.５秒間行われる。
【００４８】
また、図１及び図２を参照すれば、第２前駆体及び第３前駆体の供給を遮断して、前記第２前駆体及び第３前駆体のうち化学的に蒸着されていない部分を前記反応チャンバからＴ４時間の間に除去する（工程Ｓ４０）。さらに詳細には、前記不活性ガス及び反応ガスは、前記基板上に化学的に蒸着された部分に物理的に付着された部分及び前記反応チャンバ内に漂流する未反応の前駆体を除去する。
【００４９】
これにより、前記基板上には、プラズマ工程を使用せずとも膜質が緻密であり、かつ低抵抗特性を有するＧｅＴｅ／ＳｂＴｅ構造のＧｅＳｂＴｅ相変化物質層が形成される。
【００５０】
本発明の一実施例によれば、前記前駆体の供給時間及び供給量を調節することによって、前記ＧｅＳｂＴｅ膜の構成成分であるＧｅ、Ｓｂ及びＴｅの含量比を容易に調節しうる。
【００５１】
また、所望の厚さのＧｅＳｂＴｅ薄膜の形成のために、前記Ｓ１０ないしＳ４０工程を反復して行える。
【００５２】
約５０回ほど反復的に行う場合には、前記基板上に約１０００Åほどの厚さを有する相変化物質薄膜が形成される。
【００５３】
図３は、本発明の前述した相変化膜の形成方法の実施例による相変化物質薄膜のＧｅ、Ｓｂ、Ｔｅの含量比を示すグラフである。
【００５４】
第２前駆体（Ｔｅ）及び第３前駆体（Ｓｂ）の供給時間を０.５秒に固定させた後、第１前駆体（Ｇｅ）及び第２前駆体（Ｔｅ）の供給時間を変化させた場合の、組成の変化を示すグラフである。
【００５５】
第１前駆体及び第２前駆体の供給時間が０.９秒であるとき、相変化膜であるＧｅＳｂＴｅの組成比は、Ｇｅ（１４.２）、Ｓｂ（２９.８）、Ｔｅ（５６.０）である。
【００５６】
図４は、ＧｅＳｂＴｅの組成比がＧｅ（１４.２）、Ｓｂ（２９.８）、Ｔｅ（５６.０）である相変化物質薄膜の結晶構造を示すＸ−線回折パターンである。
【００５７】
ＴｉＮ基板のＸ−線回折ピークと共に、ＧｅＳｂＴｅの組成が１：２：４であるＧｅＳｂ２Ｔｅ４の結晶構造を有するＸ−線回折ピークを表す。
【００５８】
図５は、図４の相変化物質層の表面の電子顕微鏡写真である。
【００５９】
図５に示したように、前記方法で製造された相変化物質の表面は、非常に平坦かつ緻密な微細構造を表す。
【００６０】
本発明によるＧｅＳｂＴｅ薄膜の形成方法によれば、プラズマ工程を使用せずとも組成の調節が容易であり、薄膜の蒸着速度が速く、その製造方法が簡単かつ容易である。
【００６１】
［相変化メモリ素子の製造方法］
［第１実施例］
図６Ａないし図６Ｈは、本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【００６２】
まず、図６Ａを参照すれば、半導体基板１０の素子分離膜１１によって分離されたアクティブ領域上にゲート絶縁膜１２、ゲート導電膜１４及びゲートマスク層１６を順次に形成する。
【００６３】
前記ゲート絶縁膜１２は、酸化物または高い誘電定数（ｈｉｇｈ−ｋ）を有する金属酸化物を使用して形成される。例えば、前記ゲート絶縁膜１２は、シリコン酸化物、ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物、タンタル酸化物またはアルミニウム酸化物を使用して形成される。前記ゲート絶縁膜１２は、熱酸化工程、ＣＶＤ工程、スパッタリング工程、プラズマ強化ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ：ＰＥＣＶＤ）工程、原子層積層（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）工程または高密度のプラズマＣＶＤ工程を利用して形成される。
【００６４】
前記ゲート導電膜１４は、ドーピングされたポリシリコン、金属または金属シリサイドを使用して形成される。例えば、前記ゲート導電膜１４は、タングステン、アルミニウム、チタン、タンタル、タングステンシリサイド、チタンシリサイドまたはコバルトシリサイドを使用して形成される。前記ゲート導電膜１４は、ＣＶＤ工程、スパッタリング工程、ＰＥＣＶＤ工程またはＡＬＤ工程を利用して形成される。
【００６５】
前記ゲートマスク層１６は、前記ゲート導電膜１４及び前記ゲート絶縁膜１２に対してエッチング選択比を有する物質を使用して形成される。例えば、前記ゲートマスク層１６は、シリコン窒化物、シリコン酸窒化物またはチタン酸窒化物を使用して形成される。前記ゲートマスク層１６は、ＣＶＤ工程、ＰＥＣＶＤ工程、スパッタリング工程またはＡＬＤ工程を利用して形成される。
【００６６】
図６Ｂを参照すれば、前記ゲートマスク層１６、前記ゲート導電膜１４及び前記ゲート絶縁膜１２をパターニングして半導体基板１０上に順次にゲート絶縁膜パターン１２ａ、ゲート電極１４ａ及びゲートマスク１６ａを形成する。
【００６７】
以後、ゲートマスク１６ａを覆いつつ、半導体基板１０上に第１絶縁膜１８を形成する。
【００６８】
図６Ｃを参照すれば、前記第１絶縁膜１８を異方性エッチングしてゲート絶縁膜パターン１２ａ、ゲート電極１４ａ及びゲートマスク１６ａの側壁上にゲートスペーサ１８ａを形成する。これにより、半導体基板１０のアクティブ領域上には、ゲート絶縁膜パターン１２ａ、ゲート電極１４ａ、ゲートマスク１６ａ及びゲートスペーサ１８ａを備えるゲート構造物２０が形成される。前記第１絶縁膜１８は、シリコン窒化物のような窒化物を使用して形成される。
【００６９】
図６Ｄを参照すれば、前記ゲート構造物２０を、イオン注入マスクとして利用するイオン注入工程を通じて、露出された前記半導体基板１０に第１及び第２コンタクト領域２２,２４を形成する。その結果、前記半導体基板１０上には、前記ゲート構造物２０と第１及び第２コンタクト領域２２,２４とを備えるトランジスタが形成される。例えば、第１及び第２コンタクト領域２２,２４は、それぞれ前記トランジスタのソース及びドレイン領域に該当する。このようなトランジスタは、Ｐ−Ｎ接合ダイオードに代替されうる。
【００７０】
図６Ｅを参照すれば、前記基板１０上に前記トランジスタを覆う第１層間絶縁膜２６を形成する。次いで、前記第１層間絶縁膜２６に第１及び第２コンタクト領域２２,２４が露出されるコンタクトホール２８を形成する。第１層間絶縁膜２６は、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、ＰＥ−ＴＥＯＳ、ＵＳＧ、ＦＯＸ、ＳＯＧまたは高密度プラズマＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ：ＨＤＰ−ＣＶＤ）酸化物のような酸化物が望ましい。前記第１層間絶縁膜２６は、ＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程またはＨＤＰ−ＣＶＤ工程を利用して形成する。前記コンタクトホール２８は、異方性エッチング工程を利用して形成する。
【００７１】
図６Ｆを参照すれば、前記コンタクトホール２８を導電体３０で充填する。前記導電体３０は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、前記導電体３０は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、アルミニウム窒化物（ＡｌＮ）またはチタンアルミニウム窒化物（ＴｉＡｌＮ）を使用して形成される。また、前記導電体３０は、スパッタリング工程、ＣＶＤ工程、ＡＬＤ工程、電子ビーム蒸着工程、またはパルスレーザ蒸着（ＰＬＤ：Ｐｌｕｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）工程を利用して形成される。化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程、エッチバック工程または化学機械的研磨とエッチバックとを組合わせた工程を利用して、前記第１層間絶縁膜２６が露出されるまで前記導電体３０を除去する。
【００７２】
図６Ｇを参照すれば、前記導電体３０を備える前記第１層間絶縁膜２６上にパッド導電膜３２を形成する。前記パッド導電膜３２は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、前記パッド導電膜は、チタンアルミニウム窒化物、タングステン窒化物、チタン窒化物、タンタル窒化物、アルミニウム窒化物、タングステン、チタン、タンタル、アルミニウムまたは銅を使用して形成される。パッド導電膜３２は、スパッタリング工程、ＣＶＤ工程、ＡＬＤ工程、電子ビーム蒸着工程、またはＰＬＤ工程を利用して形成される。本発明の前記導電体３０と前記パッド導電膜３２とは、前述したドーピングされたポリシリコン、金属または導電性金属窒化物のうち実質的に同じ物質を使用して形成されうる。
【００７３】
図６Ｈを参照すれば、前記パッド導電膜を写真及びエッチング工程を通じてパッドパターン３２ａを形成する。
【００７４】
図６Ｉを参照すれば、前記パッドパターン３２ａを備える第１層間絶縁膜２６上に第２層間絶縁膜３４を形成する。次いで、前記第２層間絶縁膜３４上に前記パッドパターン３２ａが露出されるようにコンタクトホール３５を形成した後、前記コンタクトホール３５に導電体を充填して下部電極３６を形成する。
【００７５】
前記第２層間絶縁膜３４は、少なくとも一つの酸化膜及び／または窒化膜を備える。例えば、前記酸化膜は、ＰＳＧ、ＢＰＳＧ、ＵＳＧ、ＳＯＧ、ＴＥＯＳ、ＰＥ−ＴＥＯＳ、ＦＯＸまたはＨＤＰ−ＣＶＤ酸化物を使用して形成され、前記窒化膜は、シリコン窒化物を使用して形成される。前記第２層間絶縁膜３４は、ＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程、またはＨＤＰ−ＣＶＤ工程を利用して形成される。本発明の一実施例によれば、第１層間絶縁膜２６と第２層間絶縁膜３４とは、前述した酸化物及び／または窒化物のうち実質的に同じ物質を使用して形成される。または、本発明の第１及び第２層間絶縁膜２６,３４は、前記酸化物及び／または窒化物のうち異なる物質を使用して形成されうる。
【００７６】
前記下部電極３６は、ドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、下部電極３６は、タングステン、チタン、チタン窒化物、タンタル、タンタル窒化物、モリブデン窒化物（ＭｏＮ）、ニオブ窒化物（ＮｂＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、アルミニウム、チタンアルミニウム窒化物、チタンボロン窒化物（ＴｉＢＮ）、ジルコニウムシリコン窒化物（ＺｉＳｉＮ）、タングステンシリコン窒化物（ＷＳｉＮ）、タングステンボロン窒化物（ＷＢＮ）、ジルコニウムアルミニウム窒化物（ＺｒＡｌＮ）、モリブデンシリコン窒化物（ＭｏＳｉＮ）、モリブデンアルミニウム窒化物（ＭｏＡｌＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）またはタンタルアルミニウム窒化物（ＴａＡｌＮ）を使用して形成される。これらは、単独にまたは混合して使われうる。また、下部電極３６は、スパッタリング工程、ＣＶＤ工程、電子ビーム蒸着工程、ＡＬＤ工程またはＰＬＤ工程を利用して形成される。
【００７７】
次いで、エッチバック工程またはＣＭＰ工程を利用して、第２層間絶縁膜３４が露出されるまで下部電極３６用の導電体を部分的に除去する。これにより、前記下部電極３６とパッドパターン３２ａとが第２層間絶縁膜３４内で相互連結される。
【００７８】
図６Ｊを参照すれば、前記下部電極３６を備える第２層間絶縁膜３４上に相変化物質層３８及び導電体膜４０を順次に形成する。
【００７９】
前記相変化物質層３８は、ゲルマニウム−アンチモン−テルル（ＧＳＴ）を含有する。前記相変化物質層３８の製造工程は、図１及び図２を参照して説明した工程と実質的に同一であるので、ここで詳細な説明は省略する。
【００８０】
前記導電体膜４０は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、前記導電体膜４０は、タングステン、チタン、チタン窒化物、タンタル、タンタル窒化物、モリブデン窒化物、ニオブ窒化物、チタンシリコン窒化物、アルミニウム、チタンアルミニウム窒化物、チタンボロン窒化物、ジルコニウムシリコン窒化物、タングステンシリコン窒化物、タングステンボロン窒化物、ジルコニウムアルミニウム窒化物、モリブデンシリコン窒化物、モリブデンアルミニウム窒化物、タンタルシリコン窒化物またはタンタルアルミニウム窒化物を使用して形成される。これらは、単独にまたは相互混合されて使われうる。前記導電体膜４０は、スパッタリング工程、ＣＶＤ工程、電子ビーム蒸着工程、ＡＬＤ工程またはＰＬＤ工程を利用して形成される。
【００８１】
図６Ｋを参照すれば、写真エッチング工程を利用して前記導電体膜４０及び相変化物質層３８をエッチングすることによって、下部電極３６及び第２層間絶縁膜３４上に順次に相変化物質層パターン３８ａ及び上部電極４０ａを形成する。さらに詳細には、下部電極３６及び前記第２層間絶縁膜３４上には、相変化物質層パターン３８ａが形成され、相変化物質層パターン３８ａ上には、上部電極４０ａが位置する。相変化物質層パターン３８ａと上部電極４０ａとは、それぞれ下部電極３６より実質的に大きい面積を有する。以後、追加的な工程を行ってメモリ素子を完成する。ここでは、以後工程の記述は省略する。
【００８２】
［第２実施例］
図７Ａないし図７Ｅは、本発明の他の実施例による相変化半導体メモリ装置の製造方法を説明するための断面図である。
【００８３】
図７Ａを参照すれば、半導体基板１００に素子分離膜１０３を形成して半導体基板１００にアクティブ領域を定義する。
【００８４】
半導体基板１００上にゲート絶縁膜、ゲート導電膜及びゲートマスク層を順次に形成した後、前記ゲートマスク層、ゲート導電膜及びゲート絶縁膜をパターニングしてゲート絶縁膜パターン１０６、ゲート電極１０９及びゲートマスク１１２を形成する。本発明の一実施例によれば、ゲート電極１０９は、ドーピングされたポリシリコン膜、金属膜または導電性金属窒化膜のような単一膜構造を有しうる。本発明の他の実施例において、ゲート電極１０９は、ドーピングされたポリシリコン膜、金属膜及び／または導電性金属窒化膜を備える二重膜構造を有しうる。ゲートマスク１１２は、ゲート電極１０９とゲート絶縁膜パターン１０６とに対してエッチング選択比を有する物質を使用して形成される。
【００８５】
ゲートマスク１１２を覆いつつ、半導体基板１００上に第１絶縁膜を形成した後、前記第１絶縁膜を異方性エッチングしてゲート絶縁膜パターン１０６、ゲート電極１０９及びゲートマスク１１２の側壁上にゲートスペーサ１１５を形成する。これにより、半導体基板１００上には、ゲート絶縁膜パターン１０６、ゲート電極１０９、ゲートマスク１１２及びゲートスペーサ１１５を備えるゲート構造物１１８が形成される。
【００８６】
ゲート構造物１１８をイオン注入マスクとして利用するイオン注入工程を通じてゲート構造物１１８の間に露出される半導体基板１００に第１及び第２コンタクト領域１２１,１２４を形成する。その結果、ゲート構造物１１８と第１及び第２コンタクト領域１２１,１２４とを備えるトランジスタが半導体基板１００上に形成される。
【００８７】
ゲート構造物１１８を覆いつつ、半導体基板１００上に第１層間絶縁膜１２７を形成する。第１層間絶縁膜１２７は、酸化物をＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程またはＨＤＰ−ＣＶＤ工程で蒸着して形成される。
【００８８】
写真エッチング工程で第１層間絶縁膜１２７を部分的にエッチングして、第１層間絶縁膜１２７に第１及び第２コンタクト領域１２１,１２４をそれぞれ露出させるコンタクトホール１３８を形成する。
【００８９】
前記第１及び第２下部コンタクトホールを充填しつつ、第１層間絶縁膜１２７上に第１導電膜（図示せず）を形成する。前記第１導電膜は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物をスパッタリング工程、ＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程、電子ビーム蒸着工程またはＰＬＤ工程で蒸着して形成される。
【００９０】
化学機械的研磨工程またはエッチバック工程を利用して前記第１導電膜を部分的に除去することによって、前記コンタクトホール１３８内にそれぞれ第１及び第２下部コンタクト１３９,１４２を形成する。第１下部コンタクト１３９は、第１コンタクト領域１２１上に形成され、第２下部コンタクト１４２は、第２コンタクト領域１２４上に位置する。
【００９１】
図７Ｂを参照すれば、第１及び第２下部コンタクト１３９,１４２と第１層間絶縁膜１２７上に第２導電膜（図示せず）と第２絶縁膜（図示せず）とを順次に形成する。前記第２絶縁膜は、窒化物または酸窒化物をＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程または高密度ＨＤＰ−ＣＶＤ工程で蒸着して形成される。また、前記第２導電膜は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物をスパッタリング工程、ＣＶＤ工程、ＡＬＤ工程、電子ビーム蒸着工程またはＰＬＤ工程で蒸着して形成される。
【００９２】
写真エッチング工程で前記第２絶縁膜をエッチングすることによって、前記第２導電膜上に第１絶縁膜パターン１４５と第１絶縁膜パターン１４６とを同時に形成する。第１絶縁膜パターン１４５は、前記第２導電膜のうち下側に第１下部コンタクト１３９が位置する部分上に形成され、第２絶縁膜パターン１４６は、前記第２導電膜のうち下側に第２下部コンタクト１４２が位置する部分上に形成される。
【００９３】
第１及び第２絶縁膜パターン１４５,１４６をエッチングマスクとして利用して前記第２導電膜を部分的にエッチングすることによって、下部電極１４８及び下部配線１４９を形成する。下部電極１４８は、第１下部コンタクト１３９上に位置し、第１下部コンタクト１３９を通じて第１コンタクト領域１２１に電気的に連結される。下部配線１４９は、第２下部コンタクト１４２上に形成され、第２下部コンタクト１４２を通じて第２コンタクト領域１２４に電気的に連結される。
【００９４】
第１及び第２絶縁膜パターン１４５,１４６を覆いつつ、第１層間絶縁膜１２７上に第２層間絶縁膜１５１を形成する。第２層間絶縁膜１５１は、酸化物をＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程またはＨＤＰ−ＣＶＤ工程で蒸着して形成される。
【００９５】
第１及び第２絶縁膜パターン１４５,１４６が露出されるまでエッチバック工程またはＣＭＰ工程を利用して第２層間絶縁膜１５１を部分的に除去する。例えば、第２層間絶縁膜１５１は、酸化物と窒化物との間に高いエッチング選択比を有するセリアを含有する研磨剤を含むスラリーを使用して研磨され、第１及び第２絶縁膜パターン１４５,１４６がそれぞれ研磨阻止膜として機能する。
【００９６】
図７Ｃを参照すれば、第２層間絶縁膜１５１、第１絶縁膜パターン１４５及び第２絶縁膜パターン１４６上に第３絶縁膜１５４を形成する。第３絶縁膜１５４は、窒化物や酸窒化物をＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程またはＨＤＰ−ＣＶＤ工程で蒸着して形成される。
【００９７】
第３絶縁膜１５４上に犠牲膜１５７を形成する。犠牲膜１５７は、酸化物をＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程またはＨＤＰ−ＣＶＤ工程で蒸着して形成される。
【００９８】
写真エッチング工程を利用して、犠牲膜１５７、第３絶縁膜１５４及び第１絶縁膜パターン１４５を部分的にエッチングすることによって、下部電極１４８を露出させる開口１５８を形成する。
【００９９】
開口１５８を埋め込みつつ、下部電極１４８及び犠牲膜１５７上に第４絶縁膜を形成した後、前記第４絶縁膜を異方性エッチング工程でエッチングして開口１５８の側壁上に予備スペーサ１６６を形成する。
【０１００】
下部電極１４８及び犠牲膜１５７上に開口１５８を埋め込みつつ相変化物質層１６３を形成する。前述したように、相変化物質層１６３は、複数の第１複合物質膜１６０ａ,１６０ｂと複数の第２複合物質膜１６１ａ,１６１ｂとを備える。第１複合物質膜１６０ａ,１６０ｂは、ゲルマニウム及びテルルを含有し、第２複合物質膜１６１ａ,１６１ｂは、アンチモン及びテルルを含む。相変化物質層１６３は、図１及び図２を参照して説明した工程と実質的に同じ工程を利用して形成される。
【０１０１】
図７Ｄを参照すれば、犠牲膜１５７が露出されるまでＣＭＰ工程で相変化物質層１６３を部分的に除去して、開口１５８に埋め込まれる予備相変化物質層パターン１６９を形成する。この場合、予備相変化物質層パターン１６９の側壁と開口１５８の側壁との間には、予備スペーサ１６６が位置する。
【０１０２】
エッチング工程を通じて犠牲膜１５７を除去することによって、第３絶縁膜１５４を露出させる。犠牲膜１５７が除去されれば、予備相変化物質層パターン１６９及び予備スペーサ１６６が第３絶縁膜１５４の上部に突出する。
【０１０３】
図７Ｅを参照すれば、ＣＭＰ工程及び／またはエッチバック工程を利用して突出した予備相変化物質層パターン１６９及び予備スペーサ１６６の上部を除去することによって、下部電極１４８上に相変化物質層パターン１７５とスペーサ１７２とを同時に形成する。例えば、相変化物質層パターン１７５とスペーサ１７２とは、セリアを含有する研磨剤を含むスラリーを使用して形成され、第３絶縁膜１５４が研磨阻止膜の機能を行う。本発明の他の実施例によれば、前記ＣＭＰ工程を十分に進行することによって、相変化物質層パターン１７５とスペーサ１７２とを形成する間に第３絶縁膜１５４を除去しうる。
【０１０４】
第３絶縁膜１５４、スペーサ１７２及び相変化物質層パターン１７５上に上部電極１７８を形成する。上部電極１７８は、ドーピングされたポリシリコン、金属または導電性金属窒化物をスパッタリング工程、ＡＬＤ工程、電子ビーム蒸着工程、ＣＶＤ工程またはＰＬＤ工程で蒸着して形成される。
【０１０５】
上部電極１７８を覆いつつ、第３絶縁膜１５４上に第３層間絶縁膜１８１を形成する。第３層間絶縁膜１８１は、酸化物をＣＶＤ工程、ＰＥＣＶＤ工程、ＡＬＤ工程またはＨＤＰ−ＣＶＤ工程で蒸着して形成される。
【０１０６】
写真エッチング工程を利用して第３層間絶縁膜１８１に上部電極１７８を露出させる上部コンタクトホール１８２を形成した後、上部電極１７８上に前記上部コンタクトホール１８２を充填する上部コンタクト１８４を形成すると同時に、上部コンタクト１８４及び第３層間絶縁膜１８１上に上部配線１８７を形成する。上部コンタクト１８４及び上部配線１８７は、金属または導電性金属窒化物を使用して一体に形成される。
【０１０７】
以後、追加的な工程を行ってメモリ素子を完成する。ここでは、以後工程の記述を省略する。
【０１０８】
このように製造された相変化物質層は、相変化メモリ素子の記録層として適用される。前記相変化物質層は、減少したリセット電流を有するところ、これを備えたメモリ素子は、集積化が可能になり、高容量及び高速作動が可能である。
【０１０９】
このような本願発明の理解を助けるために、いくつかのの模範的な実施例が説明され、添付された図面によって示されたが、このような実施例は、単に広い発明を例示し、これを制限しないという点が理解されねばならない。そして、本発明は、図示されて説明された構造及び配列に限定されないという点が理解されねばならないが、これは、多様な他の修正が当業者によってなされうるためである。
【産業上の利用可能性】
【０１１０】
本発明は、半導体メモリ素子関連の技術分野に好適に適用可能である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の相変化物質薄膜の形成方法を示す工程フローチャートである。
【図２】本発明の相変化物質層の形成方法を説明するための工程タイミングシートである。
【図３】本発明の一実施例による相変化物質薄膜のＧｅ、Ｓｂ、Ｔｅの含量比を示すグラフである。
【図４】本発明の一実施例による相変化物質層の結晶構造をＸ−線回折分析を通じて示すグラフである。
【図５】本発明の一実施例による相変化物質層の平面電子顕微鏡写真である。
【図６Ａ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｂ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｃ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｄ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｅ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｆ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｇ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｈ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｉ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｊ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図６Ｋ】本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図７Ａ】本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図７Ｂ】本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図７Ｃ】本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図７Ｄ】本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【図７Ｅ】本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
【符号の説明】
【０１１２】
１０  半導体基板
２０  ゲート構造物
３２ａ  パッドパターン
３６  下部電極
３８  相変化物質層
３８ａ  相変化物質層パターン
４０ａ  上部電極
１００  半導体基板
１１８  ゲート構造物
１４８  下部電極
１４９  下部配線
１６０ａ、１６０ｂ  第１複合物質膜
１６１ａ、１６１ｂ  第２複合物質膜
１６３  相変化物質層
１６９  予備相変化物質層パターン
１７５  相変化物質層パターン
１７８  上部電極
１８７  上部配線
【図１】
2007186784.tif 000003
【図２】
2007186784.tif 000004
【図３】
2007186784.tif 000005
【図４】
2007186784.tif 000006
【図５】
2007186784.tif 000007
【図６Ａ】
2007186784.tif 000008
【図６Ｂ】
2007186784.tif 000009
【図６Ｃ】
2007186784.tif 000010
【図６Ｄ】
2007186784.tif 000011
【図６Ｅ】
2007186784.tif 000012
【図６Ｆ】
2007186784.tif 000013
【図６Ｇ】
2007186784.tif 000014
【図６Ｈ】
2007186784.tif 000015
【図６Ｉ】
2007186784.tif 000016
【図６Ｊ】
2007186784.tif 000017
【図６Ｋ】
2007186784.tif 000018
【図７Ａ】
2007186784.tif 000019
【図７Ｂ】
2007186784.tif 000020
【図７Ｃ】
2007186784.tif 000021
【図７Ｄ】
2007186784.tif 000022
【図７Ｅ】
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