(57)【要約】【課題】  半導体記憶装置が更に微細化された場合においても、隣接メモリセルからの影響による閾値電圧の上昇を抑制し、安定した読み出し動作を行うことが可能となる不揮発性半導体記憶装置及びその書き込み方法を提供する。【解決手段】  メモリセルを行方向及び列方向に配列してなるメモリセルアレイ４１３と、行選択回路４１２と、列選択回路４１１と、選択されたメモリセルに対する書き込み制御を外部からのコマンド入力により行う制御回路４０５と、を備え、制御回路は、第１外部書き込みコマンドを受け付けたときは、書き込み対象として選択されたメモリセルを予め定められた第１閾値電圧まで書き込む閾値電圧制御を行い、第２外部書き込みコマンドを受け付けたときは、書き込み対象として選択されたメモリセルを予め定められた第１閾値電圧とは異なる第２閾値電圧まで書き込む閾値電圧制御を行う。【選択図】        図１
2007149291.tif 000002
【特許請求の範囲】
【請求項１】
電気的に情報の書き込み、消去及び読み出しが可能な不揮発性トランジスタを有するメモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイと、行方向に前記メモリセルを選択する行選択回路と、列方向に前記メモリセルを選択する列選択回路と、前記行選択回路及び前記列選択回路により選択された前記メモリセルに対する書き込み制御を外部からのコマンド入力により行う制御回路と、を備えてなる不揮発性半導体記憶装置において、
前記制御回路は、第１外部書き込みコマンドと第２外部書き込みコマンドとを受付可能に構成され、前記第１外部書き込みコマンドを受け付けたときは、書き込み対象として選択された前記メモリセルを予め定められた第１閾値電圧まで書き込む閾値電圧制御を行い、前記第２外部書き込みコマンドを受け付けたときは、書き込み対象として選択された前記メモリセルを予め定められた第１閾値電圧とは異なる第２閾値電圧まで書き込む閾値電圧制御を行うことを特徴とする半導体記憶装置。
【請求項２】
前記第２閾値電圧が、前記第１外部書き込みコマンドによる書き込み動作によって既に書き込みが完了した前記メモリセルの閾値電圧が、その後に隣接メモリセルが書き込まれることによって変動する変動幅を前記第１閾値電圧に加えた値から所定の範囲内に設定してあることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１外部書き込みコマンドによる閾値電圧制御は、書き込みを行う前記メモリセルと第１基準メモリセルとの電流比較に基づいて書き込みパルスを印加することによって行われ、
前記第２外部書き込みコマンドによる閾値電圧制御は、書き込みを行う前記メモリセルと第２基準メモリセルとの電流比較に基づいて書き込みパルスを印加することによって行われることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１外部書き込みコマンドによる閾値電圧制御及び前記第２外部書き込みコマンドによる閾値電圧制御は、同一の基準メモリセルを用い、前記メモリセルの制御ゲートに印加するゲート電圧或いは前記基準メモリセルの制御ゲートに印加するゲート電圧に電圧差を持たせることで閾値電圧制御することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置において、
前記第１外部書き込みコマンドを用いて、前記メモリセルアレイ内の書き込み対象となる複数の前記メモリセルに対して書き込みを実行し、更に、
前記第２外部書き込みコマンドを用いて、前記第１外部書き込みコマンドにより書き込まれた前記メモリセルアレイ内の前記複数のメモリセルに対して書き込みを行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項６】
前記第２外部書き込みコマンドを用いて前記メモリセルへ書き込む際の前記メモリセルのアドレス及びデータは、前記第１外部書き込みコマンドを用いて書き込む際の前記メモリセルのアドレス及びデータと同じであることを特徴とする請求項５に記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、不揮発性半導体記憶装置及びそのデータ書き込み方法に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置（以下不揮発性メモリと呼ぶ）は、電源を切っても保存しているデータを失わないことから、携帯電話、デジタルカメラ、携帯型音楽再生装置等のデジタル携帯機器、デジタルＴＶやセットトップボックス、或いはルーターのようなネットワーク機器等あらゆる製品に利用されており、今後もますますその利用範囲を広げていくことが期待されている。特に、携帯電話やデジタルカメラでは、内蔵されるアプリケーションソフトの増加や画像解像度の向上により、必要とされるメモリの記憶容量も年々増加の一途をたどっており、より大容量の不揮発性メモリが要求されることから、不揮発性メモリメーカー各社は微細化による大容量メモリの供給とコストダウンに取り組んでいる。
【０００３】
特に近年では、フラッシュメモリの１つのメモリセルに２ビットを記憶する多値メモリと呼ばれるものも開発されている。フラッシュメモリでは、メモリセルトランジスタの閾値電圧を変化させることでデータの書き込みを行っているが、このような多値メモリでは、１つのメモリセルに従来の２倍のデータを記憶させるため、メモリセルへのデータ書き込みを行う際に、あらかじめ決められた閾値電圧に対し、書き込み後の閾値電圧のずれが少なくなるように非常に細かい書き込み制御を行っている。しかし、近年の微細化によりメモリセルが縮小されるに伴い、１つのメモリセルに書き込みを行い、その後にそのメモリセルに隣接するメモリセルに書き込みを行うことで、隣接メモリセルからの影響により一旦書き込んで設定した閾値電圧にずれが生じ、読み出しのマージンが徐々に悪化するという危険性が指摘されるようになってきた。以下にその危険性を従来技術を用いて詳細に述べる。
【０００４】
従来技術を説明するにあたり、ここでは携帯電話等に幅広く用いられているＮＯＲ型フラッシュメモリを例として用いる。図１１及び図１２は、ＮＯＲ型フラッシュメモリのメモリセル１個の断面を示したものであり、図１１はビット線にそって切断した断面図、図１２はワード線にそって切断した断面図を示している。メモリセルは、図１１に示すように、ワード線（コントロールゲート、以下ＣＧと称する）１０１、一般にＯＮＯ膜と呼ばれている絶縁膜１０２、電荷を蓄積するためのフローティングゲート（以下ＦＧと称する）１０３、書き込み及び消去中にＦＧ１０３に電子を注入する、或いはＦＧ１０３から電子を引き抜くときの電子をやり取りするためのトンネル膜と呼ばれる絶縁膜１０４、基板１０５、拡散で構成されたメモリセルのドレイン１０６、ドレイン１０６とビット線（図示せず）を電気的に接続する為のコンタクト１０７、及び、拡散で構成されたメモリセルのソース１０８で構成されている。更に、各メモリセル間には、図１２に示すように、拡散層（ドレイン）を分離するためのトレンチアイソレーション１１０が形成されている。
【０００５】
メモリセルへの書き込みの際は、ＣＧ１０１に高電圧（５〜１２Ｖ程度）を、ドレイン１０６に３〜５Ｖ程度の電圧を、ソース１０８と基板１０５に０Ｖを夫々印加する。ソース１０８からドレイン１０６へ流れ込む電子はドレイン１０６近傍で加速され、ホットエレクトロンが発生する。そのホットエレクトロンの一部がＣＧ１０１の高電圧により発生する電界によって、トンネル膜１０４の障壁を越えてＦＧ１０３に注入される。従って書き込みが行われると、電子がＦＧ１０３に注入されるためＦＧ１０３の電圧が下がり、メモリセルの閾値電圧が上昇する。逆にメモリセルを消去する際は、基板１０５に５〜９Ｖ程度の高電圧を、ＣＧ１０１に−５〜−７Ｖ程度の負電圧を印加することで、基板１０５とＦＧ１０３に電界を発生させ、トンネル膜１０４を介してＦＧ１０３から基板１０５へトンネル電流により電子を放出する。これによって、ＦＧ１０３から電子が減少することになりＦＧ１０３の電圧が上昇し、メモリセルの閾値電圧が低下する。
【０００６】
次に書き込みを行う際の、メモリセルの閾値電圧の動きを説明する。図１３は、２値のＮＯＲ型フラッシュメモリの閾値電圧分布を示したものである。フラッシュメモリでは、通常１Ｍビット或いは２Ｍビットのメモリセルの固まりを１つのブロック（或いはセクタとも言う）として、そのブロックで一括してメモリセルの消去が行われる。図中２１１は消去されたメモリセルの閾値電圧分布であり、あらかじめ設定された消去閾値電圧２１３よりも低くなるまで消去が実行されている。消去されたメモリセルに書き込みを行うと、前述したようにメモリセルの閾値電圧は上昇する。書き込みされたメモリセルの閾値電圧分布２１２から分かるように、予め設定された書き込み閾値電圧２１５よりも閾値電圧が高くなるように書き込みが実行される。電圧２１４は、読み出しを行う際の基準となる閾値電圧であり、消去閾値電圧２１３と書き込み閾値電圧２１５の間に設定される。電圧差２１７及び２１８は、夫々消去閾値電圧２１３と基準電圧２１４の差及び、書き込み閾値電圧２１５と基準電圧２１４の差である。この電圧差が大きいほど読み出しマージンが広いことになり、安定した高速読み出しが可能になる。書き込み閾値電圧分布幅２１９は、メモリセルに書き込みを行った時に、書き込み時の最終的な閾値電圧がばらつくことを示している。２値のフラッシュメモリの場合は、基本的に閾値電圧分布幅２１９が広くなっても、電圧差２１７、２１８が充分広く保たれる限り動作上の問題は発生しない。
【０００７】
図１４はＮＯＲ型の多値フラッシュメモリ（この場合は４値フラッシュ）の閾値電圧分布を示したものである。図１４では、消去されたメモリセルの閾値電圧分布２２１、書き込みされたメモリセルの閾値電圧分布２２２、２２３、２２４を示しており、読み出し時に夫々の４種類の閾値電圧を判断するために、３種類の読み出しの基準閾値電圧２２５、２２６、２２７が必要となる。従って、閾値電圧分布２２２は、基準電圧２２５と２２６より必ず内側に存在しなければならず、また、閾値電圧分布２２３は、基準電圧２２６と２２７より必ず内側に存在しなければならない。このように多値メモリは２値メモリに比べ、充分な読み出しマージンを確保するためには、書き込み閾値電圧分布幅２２８、２２９が充分狭くなるように書き込みされる必要がある。実際に市販されているメモリにおいては、２値のフラッシュメモリの閾値電圧分布幅２１９と多値のフラッシュメモリの閾値電圧分布幅２２８（２２９も同じ）は、夫々１．２Ｖと３００ｍＶ程度である。
【０００８】
次に、図１５及び図１６は、図１１及び図１２のメモリセルを実際のメモリアレイに従って複数個並べたものである。図１５及び図１６に示すように、図１１及び図１２と同様に、基板３０５上に、ＣＧ３０１、３１１、ＯＮＯ膜３０２、３１２、３３２、３４２、ＦＧ３０３、３１３、３３３、３４３、トンネル膜３０４、３１４、３３４、３４４、及び、コンタクト３０７、３１７が夫々形成され、基板３０５中に、ドレイン３０６、３１６、ソース３０８、及び、アイソレーション３１０が形成されている。メモリセル３２１のソース３０８を挟んだ隣にはメモリセル３２２があり、また、メモリセル３２１のアイソレーション３１０を挟んだ両隣には、メモリセル３５１と３５２がある。
【０００９】
続いて、メモリセル３２１に着目して、書き込みを行った際の隣接メモリセルからの影響を説明する。メモリセル３２１のＦＧ３０３は、寄生容量３６１〜３６７によって、夫々ＣＧ３０１、基板３０５、ドレイン３０６、ソース３０８、隣接メモリセルのＦＧ３１３、隣接メモリセルのＦＧ３３３、及び、隣接メモリセルのＦＧ３４３と容量結合している。
【００１０】
ここで、メモリセル３２１を図１４の２２２の状態に書き込みし、その後、隣接メモリセル３２２、３５１、３５２を図１４の２２４の状態に書き込む場合を考える。先ず、メモリセル３２１に書き込みを行うために、ＦＧ３０３に電子を注入しＦＧの電圧を低下させる。書き込み完了とともにＦＧ３０３の電圧は安定する。書き込みを行う際は、書き込み後の閾値電圧分布が図１４中２２２の分布に収まるよう慎重な書き込みが実行される。その後、隣接のメモリセル３２２、３５１、３５２に書き込みを行うために、夫々のメモリセルのＦＧ３１３、３３３、３４３に電子が注入されその電圧が低下する。メモリセル３２１のＦＧ３０３は、隣接するメモリセル３２２、３５１、３５２の夫々のＦＧ３１３、３３３、３４３と物理的に対向しているため、容量３６５、３６６、３６７によって容量結合されている。よってＦＧ３１３、３３３、３４３の電圧が下がることで、結合容量３６５、３６６、３６７によって、メモリセル３２１のＦＧ３０３の電圧は引き下げられることになり、メモリセル３２１の閾値電圧は最初に書き込まれた値より上昇することになる。
【００１１】
メモリセルアレイ全体にこのような書き込みを行うと、後から書き込まれるメモリセルの閾値電圧上昇の影響により、図１４の分布２２２は閾値電圧の高い側、即ち右側にシフトして読み出し基準電圧２２６に近づくことになり、読み出しマージンが悪化し、最悪の場合は読み出しエラーが発生することになる。微細化が進めば隣接メモリセルとのスペースが更に狭くなってくるため、隣接メモリセルとのＦＧの結合容量３６５、３６６、３６７が他の容量３６１、３６２、３６３、３６４に対して相対的に大きくなる。このため、隣接メモリセルを書き込んだ時のセルの閾値電圧の上昇が更に大きくなり読み出しマージンを悪化させるため、微細化の大きな障害となってきている。
【００１２】
このような隣接メモリセルの影響を無くす技術として、先書き込み／後書き込みと言う手法が提案されている（例えば、特許文献１参照）。図１７はその実施例を示している。ここでは、隣接するビット線間のフローティングゲート間の容量結合による閾値電圧上昇を避けるために、先ず、偶数カラムＢＬ２ｊ（ｊは０以上の製数）のメモリセルに対して先書き込みを行う。偶数カラムのメモリセルに対して先書き込みを行う際は、奇数カラムのメモリセルに対して書き込みを行った時に容量結合により影響を受けると予想されるメモリセルの閾値電圧の上昇をあらかじめ見込んで、最終の書き込み閾値電圧よりも低めの閾値電圧に書き込みを行う。次に、奇数カラムＢＬ２ｊ＋１のメモリセルに対して後書き込みを行った後、先書き込みを行った偶数カラムの各メモリセルを読み出しして、その結果に従い、奇数カラムのメモリセルに対する書き込みによって影響を受けない偶数カラムのメモリセルに対し再度追加書き込みを行う。奇数カラムのメモリセルに対して後書き込みを行う際は、偶数カラムのメモリセルからの影響をほとんど受けることがないため、最終の書き込み閾値電圧まで書き込みを行っている。図１８と図１９はその際の閾値電圧の変動を示したものである。このような手法を用いることで、ビット線方向に隣接するメモリセルからの閾値電圧の変動の影響を無くすことができる。
【００１３】
【特許文献１】特開２００５-２５８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１の技術には次の２つの問題点が存在する。先ず第１の問題点は、隣接ビット線にあるメモリセルからの影響を無くすことはできるが、隣接ワード線にあるメモリセルからの影響を低減することができないことである。例えば、図１７中のワード線ＷＬ１に接続されているメモリセルに書き込みを行った後、ワード線ＷＬ２に接続されているメモリセルに書き込みを行うと、ワード線ＷＬ１に接続されているメモリセルの閾値電圧はやはり上昇する。特に、特許文献１に記載の実施例で用いられているＮＡＮＤ型フラッシュメモリでは、ワード線間のスペースがＮＯＲ型フラッシュメモリよりも狭いことから閾値電圧上昇はより顕著になる。
【００１５】
第２の問題点は、特許文献１に示すような書き込みを行うためには、偶数カラムに先書き込みを行った際の書き込みデータを、奇数カラムに後書き込みを行うときにもラッチ回路に保持し続ける必要があることである。これは、偶数カラムのメモリセルに対する先書き込みにおいて、最終の書き込み閾値電圧よりも低めの閾値電圧に書き込みを行っていることから、奇数カラムのメモリセルに対する書き込みが完了した後に、奇数カラムの書き込みによって影響を受けない偶数カラムのメモリセルに対し、再度追加書き込みを行う必要がある為である。カラム数が増えれば、その分ラッチ回路も多数必要になり、チップ面積の増大を招くことになる。
【００１６】
本発明は上記の問題に鑑みてなされたものであり、その目的は、半導体記憶装置が更に微細化された場合においても、隣接メモリセルからの影響による閾値電圧上昇を抑制し、安定した読み出し動作を行うことが可能となる不揮発性半導体記憶装置を提供する点にある。更に、このような不揮発性半導体記憶装置へのデータ書き込み方法を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的に情報の書き込み、消去及び読み出しが可能な不揮発性トランジスタを有するメモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイと、行方向に前記メモリセルを選択する行選択回路と、列方向に前記メモリセルを選択する列選択回路と、前記行選択回路及び前記列選択回路により選択された前記メモリセルに対する書き込み制御を外部からのコマンド入力により行う制御回路と、を備えてなる不揮発性半導体記憶装置において、前記制御回路は、第１外部書き込みコマンドと第２外部書き込みコマンドとを受付可能に構成され、前記第１外部書き込みコマンドを受け付けたときは、書き込み対象として選択された前記メモリセルを予め定められた第１閾値電圧まで書き込む閾値電圧制御を行い、前記第２外部書き込みコマンドを受け付けたときは、書き込み対象として選択された前記メモリセルを予め定められた第１閾値電圧とは異なる第２閾値電圧まで書き込む閾値電圧制御を行うことを第１の特徴とする。
【００１８】
上記特徴の不揮発性半導体記憶装置は、前記第２閾値電圧が、前記第１外部書き込みコマンドによる書き込み動作によって既に書き込みが完了した前記メモリセルの閾値電圧が、その後に隣接メモリセルが書き込まれることによって変動する変動幅を前記第１閾値電圧に加えた値から所定の範囲内に設定してあることを第２の特徴とする。
【００１９】
上記何れか特徴の不揮発性半導体記憶装置は、前記第１外部書き込みコマンドによる閾値電圧制御は、書き込みを行う前記メモリセルと第１基準メモリセルとの電流比較に基づいて書き込みパルスを印加することによって行われ、前記第２外部書き込みコマンドによる閾値電圧制御は、書き込みを行う前記メモリセルと第２基準メモリセルとの電流比較に基づいて書き込みパルスを印加することによって行われることを第３の特徴とする。
【００２０】
上記第１または第２の特徴の不揮発性半導体記憶装置は、前記第１外部書き込みコマンドによる閾値電圧制御及び前記第２外部書き込みコマンドによる閾値電圧制御は、同一の基準メモリセルを用い、前記メモリセルの制御ゲートに印加するゲート電圧或いは前記基準メモリセルの制御ゲートに印加するゲート電圧に電圧差を持たせることで閾値電圧制御することを第４の特徴とする。
【００２１】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の書き込み方法は、上記何れかの特徴の半導体記憶装置において、前記第１外部書き込みコマンドを用いて、前記メモリセルアレイ内の書き込み対象となる複数の前記メモリセルに対して書き込みを実行し、更に、前記第２外部書き込みコマンドを用いて、前記第１外部書き込みコマンドにより書き込まれた前記メモリセルアレイ内の前記複数のメモリセルに対して書き込みを行うことを第５の特徴とする。
【００２２】
上記特徴の不揮発性半導体記憶装置は、前記第２外部書き込みコマンドを用いて前記メモリセルへ書き込む際の前記メモリセルのアドレス及びデータは、前記第１外部書き込みコマンドを用いて書き込む際の前記メモリセルのアドレス及びデータと同じであることを第６の特徴とする。
【００２３】
本発明によれば、制御回路が、第１外部書き込みコマンドを受け付けたときは、書き込み対象として選択されたメモリセルを予め定められた第１閾値電圧まで書き込む閾値電圧制御を行い、第２外部書き込みコマンドを受け付けたときは、書き込み対象として選択されたメモリセルを予め定められた第１閾値電圧とは異なる第２閾値電圧まで書き込む閾値電圧制御を行うように構成されており、第２閾値電圧が、第１外部書き込みコマンドによる書き込み動作によって既に書き込みが完了したメモリセルの閾値電圧が、その後に隣接メモリセルが書き込まれることによって変動する変動幅を第１閾値電圧に加えた値から所定の範囲内に設定してある場合には、図２０に示すように、第１外部書き込みコマンドを受け付けたときは、従来の対策なしの閾値電圧分布４１２、４１３より全体が低めに分布し、閾値電圧分布４１５のように分布することとなる。更に、その後、第２外部コマンドを用いて電圧Ｖｔｒ２より閾値電圧が低いメモリセル（閾値電圧分布４１７にあるメモリセル）に対して書き込みを行うが、このとき、書き込み対象となるメモリセルとその隣接メモリセルの分布は近接した位置にあることから、電圧Ｖｔｒ２より閾値電圧が低いメモリセルの第２外部書き込みコマンドによる書き込み後の閾値電圧分布は、閾値電圧分布４１８のようになる。更に、書き込みディスターブにより、閾値電圧分布４１５は閾値電圧分布４１６に、閾値電圧分布４１８は閾値電圧分布４１９となるが、何れの閾値電圧分布も閾値電圧Ｖｔｒ３を超えて分布することがなく、書き込みディスターブが発生しない場合の閾値電圧分布４１２の範囲に各メモリセルの閾値電圧を分布させることができる。
【００２４】
これにより、先ず、第１外部書き込みコマンドを用いて、隣接するメモリセルからの容量結合の影響を受ける全てのメモリセルに対しデータ書き込みを行い、次に、第２外部書き込みコマンドを用いて、第１外部書き込みコマンドを用いて書き込みを行った同一のアドレスに対して、第１外部書き込みコマンドを用いて書き込みを行った同一のデータを書き込むことで、隣接メモリセルからの影響により閾値電圧分布が拡散するのを防ぐことができるばかりでなく、データを書き込む際に夫々別の外部コマンドを用いることで、例えばＰＲＯＭライターのような外部の書き込みシステムを使うことができるため、書き込むデータを大量に不揮発性メモリ内部に保持しておく必要が無くなり、チップ面積の増大を抑えることが可能になる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る不揮発性半導体記憶装置及びその書き込み方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２６】
図１は、本発明装置４００の一実施形態を示す回路構成図である。本実施形態では、電気的に情報の書き込み、消去及び読み出しが可能な不揮発性トランジスタからなるメモリセルを行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えている。メモリセルを構成する不揮発性トランジスタとしては、フローティングゲートを有し、書き込みはチャンネルホットエレクトロン注入により行い、消去はファウラーノードハイム電流（ＦＮ電流）により行うことを構成としたフローティングゲート型ＭＯＳトランジスタが用いられている。メモリセルアレイ４１３中には、ビット線ＢＬ０〜ＢＬｊ、ワード線ＷＬ０〜ＷＬｋ、その交点にメモリセルが夫々配置されている。夫々のメモリセルの制御ゲートは対応するワード線に接続され、夫々のメモリセルのドレインは対応するビット線に接続され、夫々のメモリセルのソースはソース線（図示せず）に共通に接続されている。ワード線ＷＬ０〜ＷＬｋは、列方向にメモリセルを選択するロウデコーダ４１１（列選択回路に相当）により電圧を制御されており、ビット線ＢＬ０〜ＢＬｊは、行方向にメモリセルを選択するカラムデコーダ４１２（行選択回路に相当）により電圧を制御されている。ロウデコーダ４１１は、書き込み時には、書き込みを行うメモリセルに接続されるワード線にホットエレクトロン書き込みを行うのに充分な高電圧を印加し、読み出し時は、同じくワード線に読み出しが充分に行える程度の電圧を印加する。消去時にはメモリセルが充分消去できる程度のＦＮ電流を発生させる為、ビット線或いは基板よりも充分低い電圧差を発生させるための電圧をワード線に印加する。カラムデコーダ４１２は、書き込み時には、書き込み電圧印加回路４０６で発生させた高電圧を、書き込みを行うメモリセルに接続されるビット線に供給し、読み出し時には、センスアンプ４１０の電流負荷からの電流を、読み出しを行うメモリセルに接続されるビット線に供給する。
【００２７】
アドレス入力バッファ４０１は、アドレス入力バス４２０からアドレス情報を受け取り、内部アドレスバス４３２、４３３を通じて、夫々ロウデコーダとカラムデコーダにメモリセル選択用のアドレスを供給する。ロウデコーダ４１１及びカラムデコーダ４１２では、内部アドレスバス４３２、４３３のアドレスに対応するワード線及びビット線を選択する。データ入出力バス４２３は、外部からのデータ入力を受けて、データ入力バッファ４０３にデータを転送するとともに、センスアンプ４１０から送られてくる読み出しデータをバス４２７及びデータ出力バッファ４０４を介して外部に出力する。
【００２８】
コマンドインタプリタ４０２は、チップセレクト信号４２１とライトイネーブル信号４２２がアクティブ（一般には“Ｌ”レベル信号）になったことを認識すると、入力されたデータバス４２５から入力されるデータの値を分析して、第１外部書き込みコマンドが実行されたときは、第１書き込み実行信号４２９を活性化し、第２外部書き込みコマンドが実行されたときは、第２書き込み実行信号４３０を活性化し、消去コマンドが実行されたときは、消去実行信号４３１を活性化する。
【００２９】
書き込み／消去制御回路４０５（制御回路に相当）は、コマンドインタプリタ４０２からの第１書き込み実行信号４２９、第２書き込み実行信号４３０及び消去実行信号４３１がアクティブになったことを認識して、自動的に書き込み及び消去のアルゴリズムを実行する。第１書き込み実行信号４２９または第２書き込み実行信号４３０がアクティブの場合は、データ入力バッファ４０３からバス４２６を介して書き込むべきデータを受け取る。書き込みを行う場合は、制御信号４３４、４３５、４３７、４３９、４４０、４４３を用いて、ロウデコーダ４１１、カラムデコーダ４１２、書き込み電圧印加回路４０６、リファレンス回路４０７、及び、センスアンプ４４３を制御する。消去の場合も同様に各回路を制御するが、ここではその説明は割愛する。
【００３０】
書き込み電圧印加回路４０６は、書き込み電圧印加制御信号４３７がアクティブになるのを受けて、データバス４３６からの書き込みデータの値に対応して、カラムデコーダに書き込みパルス信号４３８を供給する。図５は、書き込み電圧印加回路４０６の実際の回路図の一例を示している。書き込み電圧印加回路４０６は、Ｐ型ＭＯＳトランジスタ５６１を備えて構成され、Ｐ型ＭＯＳトランジスタ５６１のソースが高電圧信号５６３に接続され、そのドレイン５６４はカラムデコーダ４１２への電圧を供給するバス４３８に接続され、その制御ゲートはＮＡＮＤ回路５６２の出力に接続されている。ＮＡＮＤ回路５６２の入力５６５及び５６６は、夫々、書き込みデータ４３６及び書き込み電圧印加制御信号４３７に接続される。書き込みデータ４３６及び書き込み電圧印加制御信号４３７がともにアクティブ（“Ｈ”）の時に、Ｐ型ＭＯＳトランジスタ５６１がオンし、書き込みパルスがカラムデコーダに供給される。
【００３１】
センスアンプ４１０は、リファレンス回路４０７からのリファレンス信号４４１及びデータバス４４２からのデータに基づいて、読み出し時にメモリセルの情報を判定するのみならず、書き込みが充分行われたか、或いは消去が充分行われたかどうかの判定も行う。通常この動作はベリファイと呼ばれている。ベリファイ動作の結果は、バス４２７、４２８を介して書き込み／消去制御回路４０５に出力される。図２は、センスアンプ回路の一例を示している。ＭＯＳトランジスタ５０１〜５０４、５０９は、カレントミラー型センスアンプを構成し、イネーブル信号５１５、及び、出力５１２を備えている。抵抗５０５、５０６はメモリセルへ読み出し電流を供給する抵抗負荷であり、ＭＯＳトランジスタ５０７、５０８のソース５１３、５１４は、夫々リファレンス回路（図１、４０７）のリファレンスセル及び、メモリセル（図１、４１３）に接続され、制御ゲート５１１はバイアス電圧Ｖｂｉａｓに接続されている。これにより、５１３及び５１４の電圧はほぼ一定に保たれ、読み出し時にメモリセルへの必要以上の高電圧が印加されるのを防ぎ、且つメモリセル電流を電圧に変換する。
【００３２】
リファレンス回路４０７は、前述の書き込み動作の際のベリファイを行うときに使用するリファレンスセル４０８、４０９により構成されている。リファレンス回路４０７には、本来の消去時のベリファイ中に使用するリファレンスセルと読み出し時に使用するリファレンスセルも搭載されているが、この説明では割愛する。第１外部書き込みコマンドにより書き込みが実行された時のベリファイサイクルにおいては、制御信号４３９が活性化してリファレンスセル４０８が選択され、第２外部書き込みコマンドにより書き込みが実行された時のベリファイサイクルにおいては、制御信号４４０が活性化してリファレンスセル４０９が選択される。ここで、図３は、リファレンス回路４０７の構成の一例を示している。フローティングゲート型の不揮発性メモリセル５３３、５３４は、リファレンスセルＲＥＦ１、ＲＥＦ２であり、図１のメモリセルアレイ４１３に用いられているメモリセルと同じものである。更に、ＭＯＳトランジスタ５２１、５２２が接続されており、選択信号５４２、５４３によって、リファレンスセルＲＥＦ１とＲＥＦ２のどちらかが選択される。ベリファイ時は、リファレンスセルＲＥＦ１、ＲＥＦ２の制御ゲート５４４にベリファイに必要な電圧が印加される。普通一般的にリファレンスセルの制御ゲート５４４には、ベリファイされるメモリセルの制御ゲートに印加される電圧と同じ電圧が印加される。前述のセンスアンプ４１０は、このリファレンスセルＲＥＦ１或いはＲＥＦ２に流れる電流と、メモリセルアレイ４１３のベリファイされるメモリセルに流れる電流の大小を比較する。図４は、リファレンスセルＲＥＦ１、ＲＥＦ２のメモリセルの電気的特性（Ｉ-Ｖカーブと呼ぶ）５５１、５５２を示しており、リファレンスセルＲＥＦ１の閾値電圧をリファレンスセルＲＥＦ２の閾値電圧より若干下げた設定を行っている。この閾値電圧の設定は通常出荷テスト時に行われ、予め決められた値に設定される。以上説明したように、この回路を用いることで、第１外部書き込みコマンドを実行すると第１閾値電圧（ＲＥＦ１）にメモリセルの閾値電圧を書き込むことができ、第２外部書き込みコマンドを実行すると第２閾値電圧（ＲＥＦ２）にメモリセルの閾値電圧を書き込むことができる。
【００３３】
以上、本実施形態の本発明装置４００の構成を説明したが、次に、本発明方法の書き込みアルゴリズムの実施形態を図６を用いて説明する。このアルゴリズムは、ＰＲＯＭライターのようなシステムにて制御する。
【００３４】
先ず、ワード線ＷＬｋのｋを“０”とし（ステップ６０１）、ビット線ＢＬｊのｊを“０”とする（ステップ６０２）ことで、ワード線の０番目とビット線の０番面の交点のメモリセルを選択する。続いて、第１外部書き込みコマンドを本発明装置４００に入力する（ステップ６０３）。この第１外部書き込みコマンドが入力されると、本発明装置４００は、ワード線ＷＬ０、ビット線ＢＬ０の交点にあるメモリセルに対し、第１閾値電圧まで自動的に書き込みを行う。書き込みが完了すると、再びシステムがｊが最大値であったかどうかを検証し（ステップ６０４）、最大値でない場合は（ステップ６０４でＮｏ分岐）、ｊを１つインクリメントする（ステップ６０５）。ｊをインクリメントすることで、次のビット線を選択し、再びステップ６０３で第１書き込みコマンドを実行して次のメモリセルに書き込みを行う。ステップ６０３をｊが最大（ｍａｘ）になるまで繰り返す。ｊが最大になると（ステップ６０４でＹｅｓ分岐）、引き続き、ｋが最大になっているかを検証し（ステップ６０６）、そうでない場合は（ステップ６０６でＮｏ分岐）、ｋを１つインクリメントし（ステップ６０７）、次のワード線を選択する。各ワード線においても、ｊを０から最大になるまでステップ６０３、６０４、６０５を繰り返し行う。更に、この動作（ステップ６０２〜６０７）をｋが最大になるまで繰り返し行う。これにより、ワード線ＷＬ０〜ｋ、ビット線ＢＬ０〜ｊの交点にある全てのメモリセルを第１外部書き込みコマンドを用いて書き込むことになる。引き続き、ｊとｋを再び“０”に戻して、今度は第２書き込みコマンドを用いて、ｊとｋが最大になるまで、ステップ６１２〜６１７を繰り返し行う。これにより、ワード線ＷＬ０〜ｋ、ビット線ＢＬ０〜ｊの交点にある全てのメモリセルを第２書き込みコマンドを用いて書き込むことになる。
【００３５】
図７及び図８は、夫々図６のステップ６０３及び６１３の動作を更に詳しく説明したものであり、本件の不揮発性半導体記憶装置の内部書き込み動作を示している。この内部書き込み動作は、前述の書き込み／消去制御回路４０５によって自動的に実行される。ステップ６０３において第１の書き込みコマンドが実行されると、先ず、書き込むべきメモリセルのワード線に書き込み用の高電圧の初期値が印加される（ステップ７０１）。続いて、書き込み対象のメモリセルのビット線に高電圧パルスを印加する（ステップ７０２）。高電圧パルスの印加が完了すると、ベリファイ動作において、ベリファイ用電圧が書き込み対象のメモリセルのワード線とリファレンスセルＲＥＦ１の制御ゲートに印加され（ステップ７０３）、書き込み対象のメモリセルの閾値電圧がリファレンスセルＲＥＦ１（４０８）の閾値電圧より高くなったかどうかをセンスアンプ４１０を用いて検証し（ステップ７０４）、書き込み対象のメモリセルの閾値電圧がリファレンスセルＲＥＦ１の閾値電圧より高くなっていない場合は（ステップ７０５でＮｏ分岐）、書き込み用ワード線に印加する電圧を少し高めに設定し（ステップ７０６）、再びステップ７０２〜７０５にて書き込みパルス印加とベリファイ動作が行われる。この書き込み動作は、書き込みを行っているメモリセルの閾値電圧が、リファレンスセルＲＥＦ１の閾値電圧を越えるまで繰り返し行われる。
【００３６】
図８で示す書き込み動作は、構成要素は図７とほとんど同じであるが、違いは、ベリファイ動作時にリファレンスセルＲＥＦ２（４０９）が用いられることと、書き込み開始直後に先ずベリファイ動作が実行されることである。先ず、ベリファイ用電圧が書き込み対象のメモリセルのワード線とリファレンスセルＲＥＦ２の制御ゲートに印加され（ステップ７１１）、書き込み対象のメモリセルの閾値電圧がリファレンスセルＲＥＦ２（４０９）の閾値電圧より高くなったかどうかをセンスアンプ４１０を用いて検証し（ステップ７１２）、書き込み対象のメモリセルの閾値電圧がリファレンスセルＲＥＦ２の閾値電圧より高くなっている場合は（ステップ７１３でＹｅｓ分岐）、書き込みを終了する。リファレンスセルＲＥＦ２の閾値電圧に到達していない場合は（ステップ７１３でＮｏ分岐）、書き込みパルスを印加する（ステップ７１４〜７１７）。書き込みパルス印加が１回目の時は（ステップ７１４でＹｅｓ分岐）、書き込み対象のメモリセルのワード線に対し、書き込み用の高電圧の初期値を印加し（ステップ７１５）、書き込み対象のメモリセルのビット線に書き込み用の高電圧パルスを印加して書き込みが行われる（ステップ７１７）。書き込み用の高電圧の印加が２回目以降の時は（ステップ７１４でＮｏ分岐）、その前の書き込み用の高電圧の印加で使用された電圧よりも少し高い電圧がワード線に印加される（ステップ７１６）。
【００３７】
図１及び図４でも説明したように、リファレンスセルＲＥＦ１の閾値電圧は、リファレンスセルＲＥＦ２の閾値電圧より若干低めに設定してあるため、先ず、第１外部書き込みコマンドを用いた書き込みにおいて、全てのメモリセルがリファレンスセルＲＥＦ２の閾値電圧よりも低く書き込まれ、そのあと第２外部書き込みコマンドを用いてリファレンスセルＲＥＦ２よりも高くなるように書き込まれる。第２外部書き込みコマンドを用いて書き込みを行うときは、リファレンスセルＲＥＦ２の閾値電圧とリファレンスセルＲＥＦ１の閾値電圧の差があまり大きくないため、第２外部書き込みコマンドにより書き込むときの隣接メモリセルへの影響は微々たるものとなる。
【００３８】
以上述べたように、本発明装置４００及び本発明方法を用いることにより、隣接する全てのメモリセルからの容量結合による閾値電圧の上昇を完全に防ぐことができるばかりでなく、外部コマンドを設定して書き込み制御を行うので、本発明装置の内部に後書きを行う際のデータ保持回路を用意する必要も無くなり、チップ面積の増加を抑えることが可能となる。
【００３９】
〈別実施形態〉
〈１〉上記実施形態では、フローティングゲート構造のＮＯＲ型不揮発性メモリを用いたが、例えば、ＮＡＮＤ型不揮発性メモリを用いても良く、隣接メモリセルの書き込みによりメモリセルの内部データが影響を受けるようなアレイ構成のメモリセルアレイを備える場合には、本発明装置及び本発明方法を用いて対策を行うことができる。
【００４０】
〈２〉また、本発明装置の内部回路として、図１、２、３、５のような一般的な回路を用いたが、これらに限られるものではなく、他の回路を用いても実現可能である。例えば、図９、１０に示すように、リファレンスセルＲＥＦ１、ＲＥＦ２をリファレンスセル８０２の１個だけにして、第１外部書き込みコマンドと第２外部書き込みコマンドにより書き込みする際の内部ベリファイ電圧を夫々図１０のＲｅｆ＿ｗｏｒｄ１、Ｒｅｆ＿ｗｏｒｄ２ように変えることによっても、同様の効果を得ることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る不揮発性半導体記憶装置の一構成例を示す概略回路構成図
【図２】本発明に係る不揮発性半導体記憶装置のセンスアンプの一構成例を示す回路図
【図３】本発明に係る不揮発性半導体記憶装置のリファレンス回路の一構成例を示す回路図
【図４】本発明に係る不揮発性半導体記憶装置のリファレンス回路で用いられるリファレンスセルの電圧的特性を示すグラフ
【図５】本発明に係る不揮発性半導体記憶装置の書き込み電圧発生回路の一構成例を示す回路図
【図６】本発明に係る不揮発性半導体記憶装置の書き込み方法の一実施形態を示すフローチャート
【図７】本発明に係る不揮発性半導体記憶装置の書き込み方法における第１外部書き込みコマンドによる書き込みアルゴリズムの一実施例を示すフローチャート
【図８】本発明に係る不揮発性半導体記憶装置の書き込み方法における第２外部書き込みコマンドによる書き込みアルゴリズムの一実施例を示すフローチャート
【図９】本発明に係る不揮発性半導体記憶装置のリファレンス回路の他の構成例を示す回路図
【図１０】本発明に係る不揮発性半導体記憶装置のリファレンス回路の他の構成例で用いられるリファレンスセルの電圧的特性を示すグラフ
【図１１】従来技術に係る半導体記憶装置のメモリセル構造を示す断面図
【図１２】従来技術に係る半導体記憶装置のメモリセル構造を示す断面図
【図１３】従来技術に係る２値の不揮発性半導体記憶装置のメモリセル閾値電圧分布を示すグラフ
【図１４】従来技術に係る４値の不揮発性半導体記憶装置のメモリセル閾値電圧分布を示すグラフ
【図１５】従来技術に係る半導体記憶装置のメモリセルアレイ構造を示す断面図
【図１６】従来技術に係る半導体記憶装置のメモリセルアレイ構造を示す断面図
【図１７】従来技術に係る半導体記憶装置の構成を示す構成図
【図１８】従来技術に係る半導体記憶装置の書き込み方法における閾値電圧分布を示す分布図
【図１９】従来技術に係る半導体記憶装置の書き込み方法における閾値電圧分布を示す分布図
【図２０】本発明に係る不揮発性半導体記憶装置の書き込み方法における閾値電圧分布を示す分布図
【符号の説明】
【００４２】
４００：本発明に係る不揮発性半導体記憶装置
４０１：アドレス入力バッファ
４０２：コマンドインタプリタ
４０３：データ入力バッファ
４０４：データ出力バッファ
４０５：書き込み／消去制御回路
４０６：書き込み電圧印加回路
４０７：リファレンス回路
４１０：センスアンプ
４１１：ロウデコーダ
４１２：カラムデコーダ
４１３：メモリセルアレイ
４２０：アドレス入力バス
４２１：チップセレクト信号
４２２：ライトイネーブル信号
４２３：データ入出力バス
４２５、４３６、４４２：データバス
４２６、４２７、４２８、４３８：バス
４２９：第１書き込み実行信号
４３０：第２書き込み実行信号
４３１：消去実行信号
４３２、４３３：内部アドレスバス
４３４、４３５、４３７、４３９、４４０、４４３：制御信号
４３８：書き込みパルス信号
４４１：リファレンス信号
５０１、５０２、５０３、５０４、５０７、５０８、５０９、５２１、５２２：ＭＯＳトランジスタ
５０５、５０６：抵抗
５１１：制御ゲート
５１２：出力
５１３、５１４：ソース
５１５：イネーブル信号
５３３、５３４：不揮発性メモリセル
５４２、５４３：選択信号
５４４：制御ゲート
５６１：Ｐ型ＭＯＳトランジスタ
５６２：ＮＡＮＤ回路
５６３：高電圧信号
５６４：ドレイン
５６５、５６６：入力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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