(57)【要約】【課題】配線が形成される回路部が受光部に隣接して形成される光検出器において、受光部の周縁部の層間膜が厚くなり、受光面内での光感度が不均一となる。【解決手段】受光部７２に隣接して回路部７４に緩衝領域（領域１４０，１３８）を設ける。緩衝領域では、層間絶縁膜１３６の凹凸を抑制するために配線１３２間に配置される平坦化パッド１３４の密度を領域１４２における標準値から受光部７２に近づくにつれて段階的に下げる。平坦化パッドの密度を下げることにより、層間絶縁膜１３６の表面の高さが低くなるので、受光部７２とこれに隣接する領域１３８との間の段差が小さくなる。これにより、受光部７２の周縁領域１４４に溜まる層間絶縁膜の厚さが抑制され、また領域１４４の幅も縮小されるので、受光部７２上の層間絶縁膜１３６の均一性が向上し、光感度の均一性が向上する。【選択図】図３
2007149842.tif 000002
【特許請求の範囲】
【請求項１】
共通の半導体基板に受光部と回路部とが隣接配置される半導体装置であって、
前記半導体基板上に積層される金属膜をパターニングして形成された前記回路部の配線と、
前記配線の形成後に前記回路部及び前記受光部の上に積層される層間膜と、
前記層間膜の積層前に前記配線間の領域に形成され、前記回路部における前記層間膜表面の凹凸を軽減する平坦化パッドと、
を有し、
前記回路部は、前記受光部との境界に隣接する領域であって、前記配線及び前記平坦化パッドの当該領域に対する面積占有率が前記回路部全体に対する面積占有率より小さくなるように前記平坦化パッドがレイアウトされた緩衝領域を含むこと、
を特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記緩衝領域は、前記受光部との前記境界からの距離と共に前記面積占有率が増加する複数の区域からなること、を特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
前記平坦化パッドは、前記配線と共通の前記金属膜をパターニングして形成されること、を特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか１つに記載の半導体装置において、
前記層間膜は、積層後に一時的に有する流動性によりその表面を平滑化する材質であること、を特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載の半導体装置において、
前記回路部は、前記受光部を取り囲んで配置されること、を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共通の半導体基板に受光部と回路部とが隣接配置された半導体装置に関し、特に、受光部への光を透過する層間膜の均一性の向上に関する。
【背景技術】
【０００２】
近年、情報記録媒体として、ＣＤ（Compact Disk）やＤＶＤ（Digital Versatile Disk）といった光ディスクが大きな位置を占めるようになってきた。これら光ディスクの再生装置は、光ピックアップ機構により光ディスクのトラックに沿ってレーザ光を照射し、その反射光を検知する。そして、反射光強度の変化に基づいて記録データが再生される。
【０００３】
光ディスク再生装置は、反射光に基づいてデータを検出しつつ、光ピックアップ機構と光ディスクとの位置関係をサーボ制御する。具体的には、レーザ光をトラックの中心線に沿って照射するためのトラッキングサーボ及び、光ディスクと光ピックアップ機構との距離を一定に保つフォーカスサーボが行われる。例えば、フォーカスサーボ制御は、レーザ反射光を検出する光検出器の出力信号に基づき、アクチュエータで光ピックアップ機構の位置を可変制御し、光ディスクとの距離ｄを一定に保つ。これにより、光ディスクの表面での照射光のフォーカスのずれに応じた反射光量の変動が抑制され、受光信号に重畳されるノイズが抑制される。
【０００４】
このようなサーボ制御のための情報を得るために、光検出器として反射光像を複数区画に分割して受光するものが用いられる。図５は、光検出器の受光部及び、当該受光部上での反射光像を示す模式図である。レーザ反射光はシリンドリカルレンズを通して光検出器に入射される。非点収差法の原理により、円形状断面でシリンドリカルレンズに入射した反射光の当該シリンドリカルレンズ通過後の像は、光ピックアップ機構と光ディスクとの距離ｄに応じて、直交する２方向の寸法比率が変化する。具体的には、距離ｄが目標値である場合に、図５（ｂ）に示すように、反射光像が真円１０となるように設定される。一方、例えば、距離ｄが、オーバーである場合には図５（ａ）に示すように、反射光像は縦長の楕円１２となり、アンダーである場合には図５（ｃ）に示すように、反射光像は横長の楕円１４となる。
【０００５】
光検出器は例えば、２×２の４つの区画１６に分割された受光部を有し、各区画はそれぞれ受光信号を出力する受光素子を構成する。光検出器は、受光素子の２×２の正方配列の対角方向が縦長楕円１２及び横長楕円１４それぞれの軸に一致するように配置される。このように配置することで、図５において垂直方向の対角線上に並ぶ２受光素子の出力信号の和と水平方向の対角線上に並ぶ２受光素子の出力信号の和との差に基づき、各反射光像の形状を判別し、距離ｄの制御に用いることができる。一方、データに応じた反射光強度は、４つの受光素子の出力信号の総和により求められる。
【０００６】
光ディスクから読み出されるデータレートは非常に高いため、光検出器は、応答速度の速いＰＩＮフォトダイオードを用いた半導体素子で構成されている。受光部にて発生した微弱な光電変換信号は増幅器にて増幅され、後段の信号処理回路へ出力される。ここで、光電変換信号の減衰やノイズの重畳を抑制する観点から、受光部と増幅器との間の配線長をできるだけ短くするように構成される。この観点と、光検出器の製造コスト低減の観点とから、ＰＩＮフォトダイオード構造の受光部と増幅器等を含む回路部とは同一の半導体チップ上に形成することが好適である。
【０００７】
図６は、同一半導体基板に受光部と回路部とが隣接配置された光検出器の模式的な断面図である。半導体基板２０の受光部２２に対応する領域には、ＰＩＮフォトダイオードの構造が形成され、回路部２４に対応する領域には、トランジスタ等の回路素子が形成される。なお、ＰＩＮフォトダイオードは、半導体基板２０のｐ型領域（Ｐ-sub２６）をアノード領域とし、また半導体基板２０の表面側のエピタキシャル層２８を高比抵抗のｉ層とし、当該ｉ層の表面に不純物を拡散して形成されたｎ＋領域３０をカソード領域として構成される。
【０００８】
半導体基板２０の表面には第１の層間絶縁膜４０が積層され、さらに金属膜としてアルミニウム層（第１Ａｌ層）が積層される。第１Ａｌ層はフォトリソグラフィ技術を用いてパターニングされ、当該第１Ａｌ層によって配線４２及び平坦化パッド４４が回路部２４に形成される。ここで、平坦化パッド４４は、配線４２間の領域に配置され、次に積層される層間絶縁膜４６表面の凹凸を抑制する。図６の構成は２層配線構造であり、層間絶縁膜４６の表面に第２Ａｌ層が積層され、これをパターニングして回路部２４に配線４８及び平坦化パッド５０が形成される。平坦化パッド５０も平坦化パッド４４と同様の働きを有する。すなわち、配線４８間の領域に配置され、次に積層される層間絶縁膜５２表面の凹凸を抑制する。このように、平坦化パッドによる層間絶縁膜の平坦化により、層間絶縁膜４６，５２の高さは回路部２４全体にわたって均一化され得る。回路部２４の層間絶縁膜５２の上には、遮光のためのＡｌ層５４が積層され、さらに、保護膜としてシリコン酸化膜５６及びシリコン窒化膜５８が順次積層される。
【０００９】
その後、受光部２２の半導体基板への光の入射効率を高めるために、受光部２２の半導体基板上の積層をエッチバックし薄くする処理が行われる。図６では、受光部２２上に積層された各層のうちエッチングで除去される部分を点線で示した。すなわち、シリコン窒化膜５８’、シリコン酸化膜５６’、層間絶縁膜５２’及び層間絶縁膜４６’がエッチングされ、残存する層間絶縁膜によって受光部２２の表面の保護層６０が形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
層間絶縁膜４６，５２はＳＯＧ（Spin on Glass）のような流動性を有する材料をスピンコート等の方法で塗布して形成される。ここで、回路部２４には配線及び平坦化パッドを構成する金属膜が配置されるため、受光部２２と回路部２４との境界には当該金属膜の有無に応じた段差が生じる。この段差の窪んだコーナー（入隅）には塗布材料が溜まりやすい。すなわち、エッチング処理前での受光部２２の周縁部での層間絶縁膜の厚さは受光部２２の中央部よりも厚くなる。特に、層間絶縁膜の凹凸を抑制するために金属膜が回路部２４に比較的高い面積密度で残される上述の構成では、金属膜の厚さの分、回路部２４における層間絶縁膜の表面は高くなる。それと共に、受光部２２の周縁での層間絶縁膜４６，５２の厚みが増し、また層間絶縁膜が厚い範囲が受光部２２のより内側まで拡大する。このようにして形成された層間絶縁膜５２の表面の形状は、その上に積層される保護膜の形状に反映され、さらに、エッチング後の受光部２２の保護層６０の形状にも反映される。すなわち、保護層６０の受光部２２の周縁での厚みが厚い範囲は、保護層４６，５２と同様に受光部２２の比較的内側まで拡大する。そのため、受光部２２の周縁での入射光の減衰の影響や、当該周縁にて保護層表面が傾斜を有することによる入射光の屈折の影響が大きくなり、受光面内での光感度の不均一性が顕著となり得るという問題があった。特に、エッチング量を増やす程、保護層６０の中央部と周縁部とでの厚みの比が大きくなり、受光部２２の中央と周縁とでの入射光の減衰の差異が拡大し得る。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、共通の半導体基板に受光部と回路部とが隣接配置され、前記半導体基板上に積層される金属膜をパターニングして形成された前記回路部の配線と、前記配線の形成後に前記回路部及び前記受光部の上に積層される層間膜と、前記層間膜の積層前に前記配線間の領域に形成され、前記回路部における前記層間膜表面の凹凸を軽減する平坦化パッドと、を有し、前記回路部が、前記受光部との境界に隣接する領域であって、前記配線及び前記平坦化パッドの当該領域に対する面積占有率が前記回路部全体に対する面積占有率より小さくなるように前記平坦化パッドがレイアウトされた緩衝領域を含むものである。
【００１２】
本発明によれば、緩衝領域での配線と平坦化パッドとの間隙の面積の割合が、回路部全体での平均値より大きく設定される。一般に、層間膜は積層される領域の凹凸を緩和する作用を有している。緩衝領域においては、層間膜は配線と平坦化パッドとの間隙を埋めつつ積層されるため、配線及び平坦化パッドの直上の厚みが、当該間隙が少ない領域より薄くなる。その分、緩衝領域での層間膜の表面の高さは、回路部全体での高さより低くなり、受光部における高さと差が小さくなる。これにより、回路部に隣接する受光部周縁領域での層間膜の厚みの増加が軽減され、受光部全体での層間膜の均一性が向上する。また、受光部にて層間膜をエッチバックした保護層を形成する構成においては、当該保護層の均一性が向上する。
【００１３】
他の本発明に係る半導体装置においては、前記緩衝領域が、前記受光部との前記境界からの距離と共に前記面積占有率が増加する複数の区域から構成される。
【００１４】
前記平坦化パッドは、前記配線と共通の前記金属膜をパターニングして形成することができる。これにより平坦化パッドと配線とが同時に形成され、工程の単純化が図れる。
【００１５】
本発明は、前記層間膜が、積層後に一時的に有する流動性によりその表面を平滑化する材質で構成される場合に好適に適用される。また、本発明は、前記回路部が、前記受光部を取り囲んで配置される半導体装置に好適に適用される。
【発明の効果】
【００１６】
本発明によれば、受光部の周縁での層間膜の厚みの増加が軽減され、受光部の光感度の均一性が向上する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１８】
図１は、実施形態の半導体素子である光検出器の概略の平面図である。本光検出器７０はシリコンからなる半導体基板に形成され、受光部７２と回路部７４とを含んで構成される。受光部７２は、例えば、２×２に配列された４つのＰＩＮフォトダイオード（ＰＤ）７６を含み、光学系から基板表面へ入射する光を２×２の４区画に分割して受光する。回路部７４は、例えば、受光部７２の周囲に配置される。回路部７４は例えば、ＣＭＯＳ７８等の回路素子を含み、これら回路素子を用いて、受光部７２からの出力信号に対する増幅回路やその他の信号処理回路を受光部７２と同一の半導体チップに形成することができる。なお、図１には示されていないが、回路部７４には、回路素子に接続される配線や受光部７２を構成する拡散層に接続される配線が配置される。
【００１９】
図２は、受光部７２の一例のより詳しい平面図である。各ＰＤ７６はそれらの周囲の半導体基板表面に形成される分離領域８０により区切られる。分離領域８０は、例えば、高濃度のｐ型不純物を拡散されたｐ＋領域として形成される。シリコン基板の受光部に対応した部分では、光の吸収により電子及び正孔が生成される。各ＰＤ７６には、そのカソードとして、生成した電荷のうち電子を集めるカソード領域８２が配置される。カソード領域８２は、例えば、高濃度のｎ型不純物を拡散されたｎ＋領域として形成される。
【００２０】
分離領域８０及び各カソード領域８２はそれぞれコンタクトを介して、例えばＡｌ層等で形成された配線に接続される。分離領域８０は、回路部７４から延びる配線８４により例えば、接地電位を印加される。また、各カソード領域８２に集められた信号電荷は、配線８６を介して回路部７４に形成される信号処理回路へ読み出される。例えば、カソード領域８２から読み出される電流信号は、電流検出器により電圧信号に変換された後、増幅回路にて増幅される。
【００２１】
図３は、図１及び図２にそれぞれ示す直線Ａ−Ａ’を通り半導体基板に垂直な断面での受光部７２及び回路部７４の構造を示す模式的な断面図である。この断面には受光部７２の２つのＰＤ７６、回路部７４のＣＭＯＳ７８、及びそれらが形成された半導体基板上に積層される配線や層間絶縁膜等の構造が表されている。
【００２２】
本光検出器７０は、ｐ型不純物が導入されたｐ型シリコン基板であるＰ-sub層９０の一方主面に、Ｐ-sub層９０より不純物濃度が低く高比抵抗を有するエピタキシャル層９２が積層された半導体基板を用いて形成される。Ｐ-sub層９０は各ＰＤ７６に共通のアノードを構成し、例えば、基板裏面から接地電位を印加される。分離領域８０は、上述したように基板表面側に設けられた配線８４により接地電位を印加され、Ｐ-sub層９０と共にアノードを構成する。
【００２３】
エピタキシャル層９２は、受光部７２ではＰＤ７６のｉ層を構成する。エピタキシャル層９２に導入される低濃度不純物は、例えばｐ型不純物である。エピタキシャル層９２の厚さは、検出する光の半導体内での吸収長程度以上に設定される。例えば、ＣＤやＤＶＤに用いられている７８０ｎｍ帯や６５０ｎｍ帯の光に対するシリコンの吸収長は１０〜２０μｍ程度である。よって、ここではエピタキシャル層９２の厚さは、１０〜２０μｍに設定される。受光部７２において、エピタキシャル層９２の表面には、上述の分離領域８０及びカソード領域８２が形成される。
【００２４】
一方、回路部７４においてはＣＭＯＳ７８の形成領域に対応して、エピタキシャル層９２の表層部にＰウェル９４及びＮウェル９６が形成される。ここで、Ｎウェル９６は、後述するように内部に回路素子が形成される領域である。また、Ｐウェル９４はＮウェル９６とエピタキシャル層９２との境界を形成する領域であり、エピタキシャル層９２よりも高濃度に設定され、エピタキシャル層９２とＮウェル９６との間の接合リーク電流を抑制する。
【００２５】
Ｎウェル９６内には、ＣＭＯＳ７８を構成するｐチャネルＭＯＳＦＥＴ９８及びｎチャネルＭＯＳＦＥＴ１００が形成される。ｐチャネルＭＯＳＦＥＴ９８は、例えば、Ｎウェル９６内にさらにＮウェル１０２を形成し、その表面にｐ＋領域であるソース領域１０４、ドレイン領域１０６が形成される。ソース領域１０４とドレイン領域１０６との間のチャネル領域の上にはゲート酸化膜１０８を介してゲート電極１１０が配置される。ｎチャネルＭＯＳＦＥＴ１００は、Ｎウェル９６内にさらにＰウェル１１２を形成し、その表面にｎ＋領域であるソース領域１１４、ドレイン領域１１６が形成される。ソース領域１１４とドレイン領域１１６との間のチャネル領域の上にはゲート酸化膜１０８を介してゲート電極１２０が配置される。ゲート電極１１０，１２０は例えば、ポリシリコンやタングステン（Ｗ）等を用いて形成される。
【００２６】
以上のように半導体基板の表面におけるＰＤ７６及びＣＭＯＳ７８等の回路素子の構造が形成された後、半導体基板上には、配線構造や保護膜等の構造が形成される。例えば、ゲート電極１１０，１２０の形成に続いて、基板表面に反射防止膜１２６が積層される。反射防止膜１２６は例えばシリコン窒化膜で構成される。その上に、第１の層間絶縁膜１３０が積層され、さらに金属膜として第１Ａｌ層が積層される。
【００２７】
第１Ａｌ層はフォトリソグラフィ技術を用いてパターニングされ、当該第１Ａｌ層によって第１層の配線１３２及び平坦化パッド１３４が回路部７４に形成される。ここで、平坦化パッド１３４は、配線１３２間の領域に配置され、次に積層される層間絶縁膜１３６表面の凹凸を軽減する。
【００２８】
ここで、回路部７４に残される第１Ａｌ層の面積密度（面積占有率）をσと表す。本光検出器７０においては、回路部７４全体でのσの平均値より受光部７２に隣接する領域（緩衝領域）でのσの値が小さくなるように設定される。さらに、回路部７４のうち受光部７２に隣接する緩衝領域内においても、受光部７２からの距離に応じてσを段階的に変化させる。例えば、緩衝領域は受光部７２に隣接する領域１３８，１４０を含み、それらのσの平均値は、受光部７２から離れた領域１４２でのσの平均値より小さく設定される。また、領域１４０より受光部７２に近い領域１３８でのσの平均値は、領域１４０での値より小さく設定される。このσの調整は、平坦化パッド１３４の配置密度を変えることによって行われる。例えば、図３では、領域１３８には平坦化パッド１３４を配置せず、領域１４０には領域１４２におけるよりまばらに平坦化パッド１３４を配置している。このように配線１３２及び平坦化パッド１３４を形成した後、ＳＯＧをスピンコートして層間絶縁膜１３６が積層される。
【００２９】
Ａｌ層の配置密度σが大きい領域では、Ａｌ層の上に積み上がる層間絶縁膜の厚みは大きくなり、層間絶縁膜の表面の高さが比較的高くなり、逆にσが小さい領域では、Ａｌ層の上に積み上がる層間絶縁膜は薄くなり、層間絶縁膜の表面の高さが比較的低くなる傾向がある。この理由として、配線１３２や平坦化パッド１３４といったＡｌパターンの間隙領域が大きいほど、この間隙にＳＯＧが流れ込みやすく、Ａｌ層の上にＳＯＧがとどまりにくいことが考えられる。
【００３０】
そのため、層間絶縁膜１３６の表面の高さは、領域１４２における本来の高さから、領域１４０、領域１３８の順に段階的に低くなる。受光部７２との境界に隣接する緩衝領域での層間絶縁膜１３６の高さを抑制することにより、受光部７２の周縁領域１４４におけるＳＯＧの溜まり方が軽減され、当該周縁領域１４４での層間絶縁膜１３６の厚みの増加が軽減される。また周縁領域での層間絶縁膜１３６の厚みは、境界から或る距離β１まで逓減した後、平衡状態に到達する。受光部７２との境界に隣接する緩衝領域での層間絶縁膜１３６の高さを抑制することにより、この距離β１も縮小される。
【００３１】
層間絶縁膜１３６の積層後、その上に第２Ａｌ層が積層される。第２Ａｌ層は第１Ａｌ層と同様にフォトリソグラフィ技術を用いてパターニングされ、当該第２Ａｌ層によって第２層の配線１４６及び平坦化パッド１４８が回路部７４に形成される。ここで、平坦化パッド１４８は、配線１４６間の領域に配置され、次に積層される層間絶縁膜１５０表面の凹凸を軽減する。
【００３２】
第２Ａｌ層のパターニングにおいても、第１Ａｌ層と同様に、回路部７４のうち受光部７２に隣接する領域１３８，１４０が緩衝領域とされる。そして、これら領域１３８，１４０における第２Ａｌ層に関するσは、第１Ａｌ層と同様に受光部７２からの距離に応じて段階的に変えられる。平坦化パッド１４８の配置密度を変えることによって、緩衝領域のσの平均値は、受光部７２から離れた領域１４２でのσの平均値より小さく設定され、また、領域１４０より受光部７２に近い領域１３８でのσの平均値は、領域１４０での値より小さく設定される。例えば、図３では、領域１３８には平坦化パッド１４８を配置せず、領域１４０には領域１４２におけるよりまばらに平坦化パッド１４８を配置している。このように配線１４６及び平坦化パッド１４８を形成した後、ＳＯＧをスピンコートして層間絶縁膜１５０が積層される。
【００３３】
そのため、層間絶縁膜１５０の表面の高さは、領域１４２における本来の高さから、領域１４０、領域１３８の順に段階的に低くなる。受光部７２との境界に隣接する緩衝領域での層間絶縁膜１５０の高さを抑制することにより、受光部７２の周縁領域１４４におけるＳＯＧの溜まり方が軽減され、当該周縁領域１４４での層間絶縁膜１５０の厚みの増加が軽減される。また、周縁領域にて層間絶縁膜１５０の厚みが平衡状態に達するまでの距離β２も縮小される。
【００３４】
回路部７４の層間絶縁膜１５０の上には、遮光のためのＡｌ層１５２が積層され、さらに、保護膜としてシリコン酸化膜１５４及びシリコン窒化膜１５６が順次積層される。
【００３５】
その後、受光部７２の半導体基板への光の入射効率を高めるために、受光部７２の半導体基板上の積層をエッチバックし薄くする処理が行われる。図３では、受光部７２上に積層された各層のうちエッチングで除去される部分を点線で示した。すなわち、シリコン窒化膜１５６’、シリコン酸化膜１５４’、層間絶縁膜１５０’及び層間絶縁膜１３６’がエッチングされ、残存する層間絶縁膜によって受光部７２の表面の保護層１６０が形成される。
【００３６】
図４は、受光部と回路部との境界付近での層間絶縁膜の厚みの変化を示す模式的な断面図である。図４（ａ）は本光検出器７０に関する断面図であり、図３の断面図をさらに模式化したものである。また、対比のために図４（ｂ）に、図６に示した従来の光検出器に対応する断面図を示している。
【００３７】
本光検出器７０では、半導体基板表面から層間絶縁膜１５０表面までの高さを、回路部７４のうち平坦化パッドが高密度に配置された主要部である領域１４２での高さｈＣ０、緩衝領域であって平坦化パッドの密度が低く設定された領域１４０での高さｈＣ１、緩衝領域であって平坦化パッドの配置が禁止された領域１３８での高さｈＣ２、及び受光部７２の中央部での高さｈＲの順に段階的に小さくする。すなわち、ｈＣ０＞ｈＣ１＞ｈＣ２＞ｈＲに構成する。この構成では、受光部７２での高さｈＲと、受光部７２に隣接する回路部７４の領域１３８での高さｈＣ２との差が小さくなることに対応して、層間絶縁膜の厚みを徐々に変化させて高低差（ｈＣ２−ｈＲ）を橋渡しする受光部７２の周縁領域１４４の幅β（＝β２）が既に述べたように小さくなる。このようにして形成された層間絶縁膜１５０の表面の形状は、その上に積層されるシリコン酸化膜１５４及びシリコン窒化膜１５６の表面形状に反映され、さらに、エッチング後の受光部２２の保護層１６０の形状にも反映される。すなわち、保護層１６０の受光部７２の周縁での厚みが厚い範囲は、周縁領域１４４の幅βの縮小と共に小さくなる。よって、受光部７２の周縁での入射光の減衰や入射光の屈折の影響を軽減して、受光面内での光感度の均一性を向上させることが容易となる。
【００３８】
また、本光検出器７０では、緩衝領域を領域１４０及び領域１３８という複数の区域に分けて層間絶縁膜の高さを段階的に変化させる。これにより、回路部７４の周縁における層間絶縁膜の高さの変化を緩やかとすることができ、回路部７４の当該周縁領域における層間絶縁膜表面の平坦性の低下を軽減し得る。回路部７４の周縁領域にて平坦性を担保することにより、当該層間絶縁膜を下地として当該周縁領域に積層されるＡｌ膜の形成、及び当該Ａｌ膜のパターニングが良好に行われ、配線の品質の確保が図られる。
【００３９】
一方、図４（ｂ）に示す従来の構成では、回路部２４の周縁まで平坦化パッドが高密度に配置されることにより、層間絶縁膜の高さを回路部２４全体にわたってｈＣ０に保つことが可能となる。この構成は、回路部２４での層間絶縁膜の平坦性の確保は比較的容易である。しかし、受光部２２での高さｈＲと、受光部２２に隣接する回路部２４での高さｈＣ０との差が大きくなるため、層間絶縁膜の厚みを徐々に変化させて高低差（ｈＣ０−ｈＲ）を橋渡しする受光部２２の周縁領域の幅β'も大きくなる。そのため、既に述べたように受光面内での光感度が均一性の確保が難しくなり得るという問題がある。
【００４０】
ちなみに、ＳＯＧのスピンコートでは、半導体ウェハの径方向に中心から外へ向けてＳＯＧが流動する。このＳＯＧの流動方向と受光部７２及び回路部７４の境界の方向との角度の相違に応じて、当該境界での表面段差でのＳＯＧの溜まり方に差が生じ得る。そのため、図１に示したように、回路部７４が受光部７２を取り囲んで配置される構成では、受光部７２の周上の位置に応じて、周縁領域１４４での層間絶縁膜の厚みや幅βにばらつきが生じ、これが受光面内での光感度の均一性を損なうことも考えられる。特に、図１に示すように、受光部７２が複数のＰＤ７６からなり、各ＰＤ７６が互いに受光部７２の周の異なる部分に隣接する場合には、それらＰＤ７６相互の光感度が不均一となる懸念がある。しかし、この点に関し、本光検出器７０では、この周縁領域１４４での段差及び幅βの縮小により、受光部７２の周上の位置に応じた当該ばらつき幅が抑制されるので、受光面内での光感度の均一性を良好に実現し得る。
【００４１】
なお、上述の構成では、緩衝領域を複数の区域に分けているが、もちろん１つの区域でも良い。
【００４２】
また、領域１４２と緩衝領域との間、及び緩衝領域内での各区域間での平坦化パッドの面積密度の相違は、上述の実施形態では、一定の大きさの平坦化パッドの配置個数の密度の相違により実現する例を示した。しかし、平坦化パッドの面積密度の相違は、平坦化パッドの大きさを変えることによって実現することもできる。また、平坦化パッドは様々な形状とすることができ、例えば、ほぼ正方形や円形とすることもできるし、帯状に特定方向に延びる形状とすることもできる。例えば、帯状の平坦化パッドは、受光部７２と回路部７４との境界に沿って平行に複数本を配置することができ、それら各帯の幅や配列間隔を調整することによって平坦化パッドの面積密度の分布を形成することができる。
【００４３】
上述の構成では層間絶縁膜をＳＯＧで形成する例を説明したが、層間絶縁膜は積層時に一時的に流動性を有し、その流動性によって層間絶縁膜表面の凹凸が軽減されるものであれば、他の材料で有っても良く、例えば、ＢＰＳＧ（Borophosphosilicate Glass）やＴＥＯＳ（Tetra-ethoxy-silane）を用いることができる。 
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態である光検出器の概略の平面図である。
【図２】本発明の実施形態における受光部７２の一例のより詳しい平面図である。
【図３】本発明の実施形態である光検出器の受光部及び回路部の構造を示す模式的な断面図である。
【図４】受光部と回路部との境界付近での層間絶縁膜の厚みの変化を示す模式的な断面図である。
【図５】光検出器の受光部及び、当該受光部上での反射光像を示す模式図である。
【図６】同一半導体基板に受光部と回路部とが隣接配置された、従来技術に係る光検出器の模式的な断面図である。
【符号の説明】
【００４５】
７０  光検出器、７２  受光部、７４  回路部、７６  フォトダイオード（ＰＤ）、７８  ＣＭＯＳ、８０  分離領域、８２  カソード領域、８４，８６  配線、９０  Ｐ-sub層、９２  エピタキシャル層、９４，１１２  Ｐウェル、９６，１０２  Ｎウェル、９８  ｐチャネルＭＯＳＦＥＴ、１００  ｎチャネルＭＯＳＦＥＴ、１０４，１１４  ソース領域、１０６，１１６  ドレイン領域、１０８  ゲート酸化膜、１１０，１２０  ゲート電極、１２６  反射防止膜、１３０，１３６，１５０  層間絶縁膜、１３２，１４６  配線、１３４、１４８  平坦化パッド、１６０  保護層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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