(57)【要約】【課題】素子分離膜の開口部に対するフォトレジスト膜の開口部のずれ量を測定できる半導体装置の製造方法を提供する。【解決手段】本半導体装置の製造方法では、第１導電型の半導体基板１に、開口部２ｂ，２ｃを有する素子分離膜２を形成する。次いで、開口部２ｂ，２ｃ内に位置する半導体基板１上、並びに素子分離膜２上に感光膜を形成する。この感光膜を、レチクルを用いて露光し、その後現像することにより、素子分離膜２上に、開口部２ｂ上及びその周囲を内側に含むマスク開口部５１ｂを有するマスク膜５１を形成する。そしてマスク膜５１をマスクとして第２導電型の不純物を導入することにより、開口部２ｂ内に位置する半導体基板１に、第２導電型不純物領域７ｂを形成し、さらに開口部２ｂ内に位置する半導体基板１の表面にシリサイド膜８ｂを形成し、開口部２ｃ内に位置する半導体基板２と、シリサイド膜８ｂとの間の導通性を測定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、第１の開口部及び第２の開口部を有する素子分離膜を形成する工程と、
前記第１及び第２の開口部内に位置する前記半導体基板上、並びに前記素子分離膜上に感光膜を形成する工程と、
前記感光膜を、レチクルを用いて露光し、その後現像することにより、前記素子分離膜上に、前記第１の開口部上及びその周囲を内側に含むマスク開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして第２導電型の不純物を導入することにより、前記第１の開口部内に位置する前記半導体基板に、第１の第２導電型不純物領域を形成する工程と、
前記第１の開口部内に位置する前記半導体基板の表面に第１のシリサイド膜を形成する工程と、
前記第２の開口部内に位置する前記半導体基板と、前記第１のシリサイド膜との間の導通性を測定する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記半導体基板は、半導体チップが形成される複数の領域、及び前記半導体チップが形成される複数の領域を相互に分離するダイシング領域を具備し、
前記第１の開口部及び前記第２の開口部は、前記ダイシング領域に位置している請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子分離膜を形成する工程において、前記半導体チップが形成される領域に位置するチップ用開口部を形成し、
前記マスク膜を形成する工程において、前記マスク膜に、前記チップ用開口部上及びその周囲に位置するチップ用マスク開口部を形成し、
前記第１の第２導電型不純物領域を形成する工程において、前記チップ用開口部内に位置する前記半導体基板に第２の第２導電型不純物領域を形成し、
前記第１のシリサイド膜を形成する工程において、前記チップ用開口部内に位置する前記半導体基板の表面に第２のシリサイド膜を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
設計通りに形成された場合において、前記第１の開口部の縁と前記マスク開口部の縁の距離は、前記チップ用開口部の縁と前記チップ用マスク開口部の縁の距離より小さい請求項３に記載の半導体装置の製造方法。
【請求項５】
設計通りに形成された場合において、前記第１の開口部の縁と前記マスク開口部の縁の距離は、複数の方向において前記チップ用開口部の縁と前記チップ用マスク開口部の縁の距離より小さい請求項４に記載の半導体装置の製造方法。
【請求項６】
設計通りに形成された場合において、前記第１の開口部の縁と前記マスク開口部の縁の距離は、第１の方向において前記チップ用開口部の縁と前記チップ用マスク開口部の縁の距離より小さい請求項４に記載の半導体装置の製造方法。
【請求項７】
前記素子分離膜を形成する工程の後、かつ前記導通性を測定する工程の前に、前記第２の開口部内に位置する前記半導体基板に第１導電型不純物領域を形成する工程を具備する請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板に第１の開口部、第２の開口部、及び第３の開口部を有する素子分離膜を形成する工程と、
第１〜第３の開口部内それぞれに位置する前記半導体基板上、及び前記素子分離膜上に感光膜を形成する工程と、
前記感光膜を、レチクルを用いて露光し、その後現像することにより、前記第１の開口部上及びその周囲を内側に含む第１のマスク開口部、及び前記第２の開口部上及びその周囲を内側に含む第２のマスク開口部それぞれを有するマスク膜を、前記素子分離膜上に形成する工程と、
前記マスク膜をマスクとして第２導電型の不純物を導入することにより、前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに、第２導電型不純物領域を形成する工程と、
前記第１の開口部内に位置する前記半導体基板の表面に第１のシリサイド膜を形成し、かつ前記第２の開口部内に位置する前記半導体基板の表面に第２のシリサイド膜を形成する工程と、
前記第３の開口部内に位置する前記半導体基板と前記第１のシリサイド膜との間の導通性を測定し、かつ前記第３の開口部内に位置する前記半導体基板と前記第２のシリサイド膜との間の導通性を測定する工程と、
を具備し、
設計通りに形成された場合において、前記第１の開口部の縁と前記第１のマスク開口部の縁の距離は、前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さい半導体装置の製造方法。
【請求項９】
第１導電型の半導体基板に第１の開口部、第２の開口部、第３の開口部、及び第４の開口部を有する素子分離膜を形成する工程と、
前記第１〜第４の開口部内それぞれに位置する前記半導体基板上及び前記素子分離膜上に感光膜を形成する工程と、
前記感光膜を、レチクルを用いて露光し、その後現像することにより、前記第１の開口部上及びその周囲を内側に含む第１のマスク開口部、及び前記第２の開口部上及びその周囲を内側に含む第２のマスク開口部それぞれを有するマスク膜を、前記素子分離膜上に形成する工程と、
前記マスク膜をマスクとして第２導電型の不純物を導入することにより、前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに、第２導電型不純物領域を形成する工程と、
前記第１の開口部内に位置する前記半導体基板の表面に第１のシリサイド膜を形成し、かつ前記第２の開口部内に位置する前記半導体基板の表面に第２のシリサイド膜を形成する工程と、
前記第３の開口部内に位置する前記半導体基板と前記第１のシリサイド膜との間の抵抗を導通性し、かつ前記第４の開口部内に位置する前記半導体基板と前記第２のシリサイド膜との間の導通性を測定する工程と、
を具備し、
設計通りに形成された場合において、前記第１の開口部の縁と前記第１のマスク開口部の縁の距離は、前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さい半導体装置の製造方法。
【請求項１０】
設計通りに形成された場合において、前記第１の開口部の縁と前記第１のマスク開口部の縁の距離は、複数の方向において前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さい請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
設計通りに形成された場合において、第１の方向における前記第１の開口部の縁と前記第１のマスク開口部の縁の距離は、前記第１の方向における前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さい請求項８又は９に半導体装置の製造方法。
【請求項１２】
半導体チップが形成される複数の領域、及びこれら複数の領域を相互に分離するダイシング領域を具備する第１導電型の半導体基板と、
前記ダイシング領域に位置する前記半導体基板に形成され、互いに隣接する第１及び第２の開口部を有する素子分離膜と、
前記第１の開口部内に位置する前記半導体基板に形成された第２導電型不純物領域と、
前記第１の開口部内に位置する前記半導体基板の表面に形成されたシリサイド膜と、
前記シリサイド膜に接続する第１のパッドと、
前記第２の開口部内に位置する前記半導体基板に接続する第２のパッドと、
を具備し、
設計どおりに形成された場合において、前記第２導電型不純物領域は、前記第１の開口部内に位置する前記半導体基板の全面に形成されている半導体装置。
【請求項１３】
第１導電型の半導体基板と、
前記半導体基板に形成され、第１の開口部、前記第１の開口部に隣接する第２の開口部、及び前記第２の開口部に隣接する第３の開口部それぞれを有する素子分離膜と、
前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに形成された第２導電型不純物領域と、
前記第１の開口部内に位置する前記半導体基板の表面に形成された第１のシリサイド膜と、
前記第２の開口部内に位置する前記半導体基板の表面に形成された第２のシリサイド膜と、
前記第１のシリサイド膜に接続する第１のパッドと、
前記第２のシリサイド膜に接続する第２のパッドと、
前記第３の開口部内に位置する前記半導体基板に接続する第３のパッドと、
を具備し、設計どおりに形成された場合において、前記第２導電型不純物領域は、前記第１及び第２の開口部それぞれ内に位置する前記半導体基板の全面に形成されている半導体装置。
【請求項１４】
第１導電型の半導体基板と、
前記半導体基板に形成され、第１の開口部、第２の開口部、前記第１の開口部に隣接する第３の開口部、及び前記第２の開口部に隣接する第４の開口部を有する素子分離膜と、
前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに形成された第２導電型不純物領域と、
前記第１の開口部内に位置する前記半導体基板の表面に形成された第１のシリサイド膜と、
前記第２の開口部内に位置する前記半導体基板の表面に形成された第２のシリサイド膜と、
前記第１のシリサイド膜に接続する第１のパッドと、
前記第２のシリサイド膜に接続する第２のパッドと、
前記第３の開口部内に位置する前記半導体基板に接続する第３のパッドと、
前記第４の開口部内に位置する前記半導体基板に接続する第４のパッドと、
を具備し、設計どおりに形成された場合において、前記第２導電型不純物領域は、前記第１及び第２の開口部それぞれ内に位置する前記半導体基板の全面に形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、素子分離膜の開口部に対するフォトレジスト膜の開口部のずれ量を測定できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図７の各図は、従来の半導体装置の製造方法を説明する為の断面図である。まず、図７（Ａ）に示すように、第１導電型のシリコン基板１０１に素子分離膜１０２を形成する。素子分離膜１０２は、開口部１０２ａを有している。次いで開口部１０２ａ内に、ゲート絶縁膜１０３、ゲート電極１０４、第２導電型の低濃度不純物領域１０６、及びサイドウォール１０５を形成する。
【０００３】
次いで、開口部１０２ａ内及び素子分離膜１０２上にフォトレジスト膜１２０を塗布する。次いで、フォトレジスト膜１２０を、レチクルを用いて露光し、その後現像する。これにより、フォトレジスト膜１２０には開口部１０２ａ上及びその周囲を内側に含む開口部１２０ａが形成される。開口部１２０ａを開口部１０２ａの周囲にも形成するのは、開口部１０２ａに対する開口部１２０ａの位置ずれを吸収するためである。
【０００４】
次いで、フォトレジスト膜１２０及び素子分離膜１０２をマスクとして、シリコン基板１に第２導電型の不純物を注入する。これにより、開口部１０２ａ内に位置するシリコン基板１０１には、トランジスタのソース及びドレインとなる第２導電型の不純物領域１０７が形成される。
【０００５】
その後、図７（Ｂ）に示すように、フォトレジスト膜１２０を除去する。次いで、不純物領域１０７及びゲート電極１０４上を含む全面上に金属膜（例えばチタン膜：図示せず）を形成し、熱処理を行う。これにより、２つの不純物領域１０７の表面それぞれにはシリサイド膜１０８ａが形成され、ゲート電極１０４の表面にはシリサイド膜１０８ｂが形成される。その後、シリサイド化していない金属膜を除去する。
【０００６】
その後、層間絶縁膜１０９を形成する。さらに層間絶縁膜１０９に、シリサイド膜１０８ａ上に位置するタングステンプラグ１１０を埋め込み、さらに層間絶縁膜１０９上にＡｌ合金配線１１１を形成する。Ａｌ合金配線１１１はタングステンプラグ１１０に接続している。
【０００７】
図８（Ａ）は、図７に示した半導体装置の製造方法において、開口部１０２ａに対する開口部１２０ａの位置が、設計位置からずれた場合を説明する為の断面図である。本図の例において、フォトレジスト膜１２０の一部が開口部１０２ａ内に位置する。この状態で第２導電型の不純物を注入すると、開口部１０２ａ内に位置するシリコン基板１０１に、不純物が注入されない領域１０１ｂが形成される。
【０００８】
その後、図８（Ｂ）のようにシリサイド膜１０８ａが形成されると、領域１０１ｂがシリサイド膜１０８ａを介してタングステンプラグ１１０及びＡｌ合金配線１１１に導通する。この場合、Ａｌ合金配線１１１に加えた電力が領域１０１ｂを介してシリコン基板１０１の本体にリークする。
【０００９】
このため、開口部１０２ａに対する開口部１２０ａの位置が、設計位置からずれないようにする必要がある。従来は、合わせマークを用いてレチクルの位置精度を向上させることにより、ずれの発生を抑制していた（例えば特許文献１参照）。
【特許文献１】特開２００１−２５１００７号公報（第２段落）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記したように従来は、合わせマークを用いてレチクルの位置精度を向上させることにより、ずれの発生を抑制していた。しかし、レチクルの位置精度が高い場合においても、素子分離膜の開口部に対してフォトレジスト膜の開口部の位置がずれる場合がある。この原因の一つに、素子分離膜の開口部の位置が設計位置からずれることがある。
【００１１】
このため、単にレチクルの位置合わせを行うのではなく、素子分離膜の開口部に対するフォトレジスト膜の開口部のずれ量を実際に測定する必要がある。しかし、従来は、素子分離膜の開口部に対するフォトレジスト膜の開口部のずれ量を測定できるようにすることは難しかった。
【００１２】
本発明は上記のような事情を考慮してなされたものであり、その目的は、素子分離膜の開口部に対するフォトレジスト膜の開口部のずれ量を測定できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、  第１導電型の半導体基板に、第１の開口部及び第２の開口部を有する素子分離膜を形成する工程と、
前記第１及び第２の開口部内に位置する前記半導体基板上、並びに前記素子分離膜上に感光膜を形成する工程と、
前記感光膜を、レチクルを用いて露光し、その後現像することにより、前記素子分離膜上に、前記第１の開口部上及びその周囲を内側に含むマスク開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして第２導電型の不純物を導入することにより、前記第１の開口部内に位置する前記半導体基板に、第１の第２導電型不純物領域を形成する工程と、
前記第１の開口部内に位置する前記半導体基板の表面に第１のシリサイド膜を形成する工程と、
前記第２の開口部内に位置する前記半導体基板と、前記第１のシリサイド膜との間の導通性を測定する工程とを具備する。
【００１４】
この半導体装置の製造方法において、前記第１の開口部に対する前記マスク開口部の位置ずれ量が、前記第１の開口部に対する前記マスク開口部のマージン量より小さい場合、前記第１のシリサイド膜は、前記第２の開口部内に位置する前記半導体基板と導通しない。
【００１５】
しかし、上記した位置ずれ量が上記したマージン量より大きい場合、前記第１の開口部内に位置する前記半導体基板の一部が前記マスク膜で覆われる。このため、前記第１の開口部内に位置する前記半導体基板には、第２導電型の不純物が導入されない領域が一部に形成される。
この場合、前記第１のシリサイド膜は、第２導電型の不純物が導入されない領域、及び前記半導体の本体を介して、前記第２の開口部内に位置する前記半導体基板と導通する。
【００１６】
従って、前記第２の開口部内に位置する前記半導体基板と、前記第１のシリサイド膜との間の導通性を測定することにより、前記第１の開口部に対する前記マスク開口部の位置ずれ量が、前記第１の開口部に対する前記マスク開口部のマージン量より小さいか否かを測定することができる。
【００１７】
前記半導体基板は、半導体チップが形成される複数の領域、及び前記半導体チップが形成される複数の領域を相互に分離するダイシング領域を具備する場合、前記第１の開口部及び前記第２の開口部は、前記ダイシング領域に位置するのが好ましい。
【００１８】
前記素子分離膜を形成する工程において、前記半導体チップが形成される領域に位置するチップ用開口部を形成し、前記マスク膜を形成する工程において、前記マスク膜に、前記チップ用開口部上及びその周囲に位置するチップ用マスク開口部を形成し、前記第１の第２導電型不純物領域を形成する工程において、前記チップ用開口部内に位置する前記半導体基板に第２の第２導電型不純物領域を形成し、前記第１のシリサイド膜を形成する工程において、前記チップ用開口部内に位置する前記半導体基板の表面に第２のシリサイド膜を形成してもよい。
この場合、前記チップ用開口部に対する前記チップ用マスク開口部の位置ずれ量が、前記第１の開口部に対する前記マスク開口部のマージン量より小さいか否かを判断することができる。
【００１９】
設計通りに形成された場合において、前記第１の開口部の縁と前記マスク開口部の縁の距離は、前記チップ用開口部の縁と前記チップ用マスク開口部の縁の距離より小さいのが好ましい。この場合、前記第１の開口部の縁と前記マスク開口部の縁の距離は、複数の方向において前記チップ用開口部の縁と前記チップ用マスク開口部の縁の距離より小さくてもよいし、第１の方向において前記チップ用開口部の縁と前記チップ用マスク開口部の縁の距離より小さくてもよい。後者の場合、前記第１の開口部に対する前記マスク開口部の位置ずれ方向が、前記第１の方向であると判断することができる。
【００２０】
前記素子分離膜を形成する工程の後、かつ前記導通性を測定する工程の前に、前記第２の開口部内に位置する前記半導体基板に第１導電型不純物領域を形成する工程を具備してもよい。
【００２１】
本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板に第１の開口部、第２の開口部、及び第３の開口部を有する素子分離膜を形成する工程と、
第１〜第３の開口部内それぞれに位置する前記半導体基板上、及び前記素子分離膜上に感光膜を形成する工程と、
前記感光膜を、レチクルを用いて露光し、その後現像することにより、前記第１の開口部上及びその周囲を内側に含む第１のマスク開口部、及び前記第２の開口部上及びその周囲を内側に含む第２のマスク開口部それぞれを有するマスク膜を、前記素子分離膜上に形成する工程と、
前記マスク膜をマスクとして第２導電型の不純物を導入することにより、前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに、第２導電型不純物領域を形成する工程と、
前記第１の開口部内に位置する前記半導体基板の表面に第１のシリサイド膜を形成し、かつ前記第２の開口部内に位置する前記半導体基板の表面に第２のシリサイド膜を形成する工程と、
前記第３の開口部内に位置する前記半導体基板と前記第１のシリサイド膜との間の導通性を測定し、かつ前記第３の開口部内に位置する前記半導体基板と前記第２のシリサイド膜との間の導通性を測定する工程と、
を具備し、
設計通りに形成された場合において、前記第１の開口部の縁と前記第１のマスク開口部の縁の距離は、前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さい。
【００２２】
本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板に第１の開口部、第２の開口部、第３の開口部、及び第４の開口部を有する素子分離膜を形成する工程と、
前記第１〜第４の開口部内それぞれに位置する前記半導体基板上及び前記素子分離膜上に感光膜を形成する工程と、
前記感光膜を、レチクルを用いて露光し、その後現像することにより、前記第１の開口部上及びその周囲を内側に含む第１のマスク開口部、及び前記第２の開口部上及びその周囲を内側に含む第２のマスク開口部それぞれを有するマスク膜を、前記素子分離膜上に形成する工程と、
前記マスク膜をマスクとして第２導電型の不純物を導入することにより、前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに、第２導電型不純物領域を形成する工程と、
前記第１の開口部内に位置する前記半導体基板の表面に第１のシリサイド膜を形成し、かつ前記第２の開口部内に位置する前記半導体基板の表面に第２のシリサイド膜を形成する工程と、
前記第３の開口部内に位置する前記半導体基板と前記第１のシリサイド膜との間の抵抗を導通性し、かつ前記第４の開口部内に位置する前記半導体基板と前記第２のシリサイド膜との間の導通性を測定する工程とを具備し、
設計通りに形成された場合において、前記第１の開口部の縁と前記第１のマスク開口部の縁の距離は、前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さい。
【００２３】
設計通りに形成された場合において、前記第１の開口部の縁と前記第１のマスク開口部の縁の距離は、複数の方向において前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さくてもよいし、第１の方向において、前記第１の開口部の縁と前記第１のマスク開口部の縁の距離が、前記第２の開口部の縁と前記第２のマスク開口部の縁の距離より小さくてもよい。
【００２４】
本発明に係る半導体装置は、半導体チップが形成される複数の領域、及びこれら複数の領域を相互に分離するダイシング領域を具備する第１導電型の半導体基板と、
前記ダイシング領域に位置する前記半導体基板に形成され、互いに隣接する第１及び第２の開口部を有する素子分離膜と、
前記第１の開口部内に位置する前記半導体基板に形成された第２導電型不純物領域と、
前記第１の開口部内に位置する前記半導体基板の表面に形成されたシリサイド膜と、
前記シリサイド膜に接続する第１のパッドと、
前記第２の開口部内に位置する前記半導体基板に接続する第２のパッドと、
を具備し、
設計どおりに形成された場合において、前記第２導電型不純物領域は、前記第１の開口部内に位置する前記半導体基板の全面に形成されている。
【００２５】
本発明に係る他の半導体装置は、第１導電型の半導体基板と、
前記半導体基板に形成され、第１の開口部、前記第１の開口部に隣接する第２の開口部、及び前記第２の開口部に隣接する第３の開口部それぞれを有する素子分離膜と、
前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに形成された第２導電型不純物領域と、
前記第１の開口部内に位置する前記半導体基板の表面に形成された第１のシリサイド膜と、
前記第２の開口部内に位置する前記半導体基板の表面に形成された第２のシリサイド膜と、
前記第１のシリサイド膜に接続する第１のパッドと、
前記第２のシリサイド膜に接続する第２のパッドと、
前記第３の開口部内に位置する前記半導体基板に接続する第３のパッドと、
を具備し、設計どおりに形成された場合において、前記第２導電型不純物領域は、前記第１及び第２の開口部それぞれ内に位置する前記半導体基板の全面に形成されている。
【００２６】
本発明に係る他の半導体装置は、第１導電型の半導体基板と、
前記半導体基板に形成され、第１の開口部、第２の開口部、前記第１の開口部に隣接する第３の開口部、及び前記第２の開口部に隣接する第４の開口部を有する素子分離膜と、
前記第１の開口部内に位置する前記半導体基板、及び前記第２の開口部内に位置する前記半導体基板それぞれに形成された第２導電型不純物領域と、
前記第１の開口部内に位置する前記半導体基板の表面に形成された第１のシリサイド膜と、
前記第２の開口部内に位置する前記半導体基板の表面に形成された第２のシリサイド膜と、
前記第１のシリサイド膜に接続する第１のパッドと、
前記第２のシリサイド膜に接続する第２のパッドと、
前記第３の開口部内に位置する前記半導体基板に接続する第３のパッドと、
前記第４の開口部内に位置する前記半導体基板に接続する第４のパッドと、
を具備し、設計どおりに形成された場合において、前記第２導電型不純物領域は、前記第１及び第２の開口部それぞれ内に位置する前記半導体基板の全面に形成されている。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態により製造される半導体装置は、それぞれが半導体チップとなる複数のチップ領域１ａ、及び半導体チップを相互に分離するダイシング領域１ｂを有している。チップ領域１ａそれぞれにはトランジスタが形成されており、ダイシング領域１ｂにはＴＥＧが形成されている。このＴＥＧは、素子分離膜の開口部に対するフォトレジスト膜の開口部のずれ量を測定する為のものである。
【００２８】
まず図１（Ａ）に示すように、第１導電型のシリコン基板１に、酸化シリコン膜（図示せず）及び窒化シリコン膜（図示せず）をこの順に積層する。次いで、窒化シリコン膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を、レチクルを用いて露光し、その後現像する。これにより、フォトレジスト膜には開口パターンが形成される。次いで、このフォトレジスト膜をマスクとして窒化シリコン膜及び酸化シリコン膜をエッチングする。これにより、窒化シリコン膜及び酸化シリコン膜には開口パターンが形成される。その後、フォトレジスト膜を除去する。
【００２９】
次いで、窒化シリコン膜をマスクとしてシリコン基板１を熱酸化する。これにより、シリコン基板１には素子分離膜２が形成される。素子分離膜２は、チップ領域１ａに位置する開口部２ａ、及びダイシング領域１ｂに位置する開口部２ｂ，２ｃ，２ｄを有する。開口部２ａ，２ｄはそれぞれ開口部２ｃに隣接している。開口部２ａ，２ｂ，２ｄの形状及び大きさは、互いに同一であるのが好ましい。その後、窒化シリコン膜及び酸化シリコン膜を除去する。
【００３０】
開口部２ａ〜２ｄの位置は、窒化シリコン膜上のフォトレジスト膜に形成された開口パターンの位置によって定まる。このため、開口パターンの位置がずれた場合、開口部２ａ〜２ｄの位置もずれるが、開口部２ａ〜２ｄのずれの方向及びずれ量は、互いに同一になる。図１及び図２は、開口部２ａ〜２ｄが設計通りに形成された場合を示している。
【００３１】
なお、素子分離膜２は、トレンチアイソレーション法によりシリコン基板１に形成された溝に埋め込まれても良い。この場合、シリコン基板１の溝は、上記した窒化シリコン膜をマスクとしてシリコン基板１をエッチングすることにより形成される。このため、トレンチアイソレーション法においても、素子分離膜２の開口部２ａ〜２ｄの位置は、フォトレジスト膜に形成された開口パターンの位置によって定まり、また、開口部２ａ〜２ｄのずれの方向及びずれ量は、互いに同一になる。
【００３２】
次いで、シリコン基板１を熱酸化する。これにより、開口部２ａ内に位置するシリコン基板１にはゲート絶縁膜３ａが形成される。また、開口部２ｂ，２ｃ，２ｄそれぞれ内に位置するシリコン基板１にも熱酸化膜３ｂ，３ｃ，３ｄが形成される。
【００３３】
次いで、ゲート絶縁膜３ａ上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート絶縁膜３ａ上に位置するゲート電極４ａが形成される。その後、レジストパターンを除去する。
【００３４】
次いで、図１（Ｂ）に示すように、熱酸化膜３ｂ〜３ｄそれぞれ上を含む全面上にフォトレジスト膜５０を塗布し、フォトレジスト膜５０を露光及び現像する。これにより、フォトレジスト膜５０には、開口部２ａ上及びその周囲に位置する開口部５０ａが形成される。次いで、フォトレジスト膜５０、素子分離膜２、及びゲート電極４ａをマスクとして、シリコン基板１に第２導電型の不純物を注入する。これにより、開口部２ａ内に位置するシリコン基板１には、２つの第２導電型の低濃度不純物領域６ａが形成される。
【００３５】
その後、図１（Ｃ）に示すようにフォトレジスト膜５０を除去する。次いで、ゲート電極４ａ上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａの側壁にはサイドウォール５が形成される。また、本エッチバック工程において、開口部２ｂ〜２ｄ内に位置するシリコン基板１から熱酸化膜３ｂ〜３ｄが除去される。
【００３６】
次いで、図２（Ａ）に示すように、素子分離膜２上及び開口部２ａ〜２ｄそれぞれ上にフォトレジスト膜５１を塗布する。次いで、レチクルを用いてフォトレジスト膜５１を露光し、その後現像する。これにより、フォトレジスト膜５１には、開口部２ａ上及びその周囲に位置する開口部５１ａ、開口部２ｂ上に位置する開口部５１ｂ、並びに開口部２ｄ及びその周囲に位置する開口部５１ｄが形成される。
【００３７】
基板１と略垂直な方向から見た場合、開口部５１ａは開口部２ａより大きく、開口部５１ｂは開口部２ｂより大きく、開口部５１ｄは開口部２ｄより大きい。設計どおりに形成された場合、開口部５１ｂと開口部２ｂのマージンＬ２は、開口部５１ｄと開口部２ｄのマージンＬ３より小さい。マージンＬ３は、開口部５１ａと開口部２ａのマージンＬ１より小さい。なお、本実施形態においてマージンＬ１は、最小デザインルールである。
【００３８】
なお、開口部５１ａ〜５１ｄのずれの方向及びずれ量は、互いに同一である。ただし、図２は、開口部５１ａ〜５１ｄは設計通りに形成された場合を示している。
【００３９】
次いで、フォトレジスト膜５１及び素子分離膜２をマスクとして、シリコン基板１に第２導電型の不純物を導入する。これにより、開口部２ａ内に位置するシリコン基板１には、トランジスタのソース及びドレインとなる２つの第２導電型の不純物領域７ａが形成される。このようにして、開口部２ａ内に位置するシリコン基板１には第２導電型のトランジスタが形成される。
【００４０】
また、開口部２ｂ内に位置するシリコン基板１全面にも第２導電型の不純物領域７ｂが形成され、開口部２ｄ内に位置するシリコン基板１全面にも第２導電型の不純物領域７ｄが形成される。
【００４１】
その後、図２（Ｂ）に示すようにフォトレジスト膜５１を除去する。次いで、素子分離膜２上及び開口部２ａ〜２ｄそれぞれ上に、フォトレジスト膜５２を塗布する。次いで、レチクルを用いてフォトレジスト膜５２を露光し、その後現像する。これにより、フォトレジスト膜５２には、開口部２ｃ上及びその周囲に位置する開口部５２ａが形成される。次いで、フォトレジスト膜５２をマスクとしてシリコン基板１に第１導電型の不純物を導入する。これにより、開口部２ｃ内に位置するシリコン基板１には、第１導電型の不純物領域７ｃが形成される。
【００４２】
その後、図２（Ｃ）に示すようにフォトレジスト膜５２を除去する。次いで、トランジスタの全面上、開口部２ｂ，２ｃ，２ｄ内に位置する不純物領域７ｂ〜７ｄそれぞれ上、及び素子分離膜２上に、金属膜（例えばチタン膜：図示せず）を例えばスパッタリング法により形成する。次いで、シリコン基板１及び金属膜を熱処理する。これにより、トランジスタの不純物領域７ａの表面にはシリサイド膜８ａが形成され、ゲート電極４ａの表面にはシリサイド膜８ｆが形成される。また、不純物領域７ｂ，７ｃ，７ｄそれぞれの表面にはシリサイド膜８ｂ，８ｃ，８ｄが形成される。その後、シリサイド化していない金属膜を除去する。
【００４３】
次いで、図２（Ｄ）に示すように、トランジスタ上、シリサイド膜８ｂ〜８ｄ，８ｆ上、及び素子分離膜２上に層間絶縁膜９をＣＶＤ法により形成する。次いで、層間絶縁膜９上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜には開口パターンが形成される。次いで、このフォトレジスト膜をマスクとして層間絶縁膜９をエッチングする。これにより、層間絶縁膜９には接続孔９ａ，９ｂ，９ｃ，９ｄが形成される。接続孔９ａは２つのシリサイド膜８ａそれぞれ上に形成され、接続孔９ｂ〜９ｄは、それぞれシリサイド膜８ｂ〜８ｄ上に形成される。その後、フォトレジスト膜を除去する。
【００４４】
次いで、接続孔９ａ〜９ｄの中及び層間絶縁膜９上にタングステン膜をＣＶＤ法により形成し、層間絶縁膜９上に位置するタングステン膜をエッチバック又はＣＭＰ法により除去する。これにより、接続孔９ａ〜９ｄの中には、それぞれタングステンプラグ１０ａ，１０ｂ，１０ｃ，１０ｄが埋め込まれる。
【００４５】
次いで、タングステンプラグ１０ａ〜１０ｄそれぞれ上及び層間絶縁膜９上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜はパターニングされ、Ａｌ合金配線１１ａ及びＡｌ合金パッド１１ｂ，１１ｃ，１１ｄが形成される。Ａｌ合金配線１１ａは２本形成されており、互いに異なるタングステンプラグ１０ａ上を通っている。Ａｌ合金パッド１１ｂ〜１１ｄは、それぞれタングステンプラグ１０ｂ〜１０ｄ上に位置している。
【００４６】
次いで、Ａｌ合金パッド１１ｂ，１１ｃの間に電圧を印加する。上記したように図２は、開口部２ａ〜２ｄ及び開口部５１ａ〜５１ｄが設計通りに形成された場合を示している。この場合、Ａｌ合金パッド１１ｂ，１１ｃの間に電圧を印加しても、電流はリークしない。
このように、Ａｌ合金パッド１１ｂ，１１ｃ相互間で電流が流れないことから、開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄの位置ずれ量が、開口部５１ｄと開口部２ｄのマージンＬ２未満であることが分かる。
【００４７】
図３及び図４の各図は、素子分離膜２の開口部２ａ〜２ｄに対するフォトレジスト膜５１の開口部５１ａ〜５１ｄの位置が一定値以上ずれた場合を説明する断面図である。上記したように、素子分離膜２の開口部２ａ〜２ｄの位置は、互いに同一方向に同一量ずれる。また、フォトレジスト膜５１の開口部５１ａ〜５１ｄの位置は、互いに同一方向に同一量ずれる。
【００４８】
図３（Ａ）に示した例では、開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄの位置のずれ量は、開口部５１ｄと開口部２ｄのマージンＬ２より大きく、開口部５１ｄと開口部２ｄのマージンＬ３より小さい。この場合、開口部２ｂの一部はフォトレジスト膜５１により覆われるが、開口部２ａ，２ｄはいずれの部分もフォトレジスト膜５１に覆われない。このため、不純物領域７ａは設計通りに形成される。また、開口部２ｄ内に位置するシリコン基板１には、全面に不純物領域７ｄが形成される。しかし、開口部２ｂ内に位置するシリコン基板１には、不純物が導入されない領域７ｆが形成される。
【００４９】
この場合、図３（Ｂ）に示すように、Ａｌ合金パッド１１ｂ，１１ｃそれぞれの間に電圧を印加すると、Ａｌ合金パッド１１ｂ，１１ｃ相互間は、タングステンプラグ１０ｂ、シリサイド膜８ｂ、領域７ｆ及びシリコン基板１の本体、不純物領域７ｃ、シリサイド膜８ｃ、並びにタングステンプラグ１０ｃを介して導通する。一方、Ａｌ合金パッド１１ｃ，１１ｄそれぞれの間に電圧を印加しても、Ａｌ合金パッド１１ｃ，１１ｄ相互間は導通しない。
【００５０】
従って、開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄのずれ量が、開口部５１ｂと開口部２ｂのマージンＬ２より大きく、開口部５１ｄと開口部２ｂのマージンＬ３より小さいことが分かる。
【００５１】
図４の各図に示した例では、開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄの位置ずれ量が、開口部５１ｄと開口部２ｄのマージンＬ３より大きく、開口部５１ａと開口部２ａのマージンＬ１より小さい。この場合、開口部２ｂの一部及び開口部２ｄの一部は、それぞれフォトレジスト膜５１により覆われるが、開口部２ａはいずれの部分もフォトレジスト膜５１に覆われない。このため、不純物領域７ａは設計どおりに形成される。しかし、開口部２ｂ内に位置するシリコン基板１、及び開口部２ｄ内に位置するシリコン基板１には、それぞれ不純物が導入されない領域７ｆ，７ｇが形成される。
【００５２】
この場合、図４（Ｂ）に示すように、Ａｌ合金パッド１１ｂ，１１ｃそれぞれの間に電圧を印加すると、Ａｌ合金パッド１１ｂ，１１ｃ相互間は、タングステンプラグ１０ｂ、シリサイド膜８ｂ、領域７ｆ及びシリコン基板１の本体、不純物領域７ｃ、シリサイド膜８ｃ、並びにタングステンプラグ１０ｃを介して導通する。また、Ａｌ合金パッド１１ｃ，１１ｄそれぞれの間に電圧を印加しても、Ａｌ合金パッド１１ｃ，１１ｄ相互間は、タングステンプラグ１０ｃ、シリサイド膜８ｃ、不純物領域７ｃ、シリコン基板１の本体及び領域７ｇ、シリサイド膜８ｄ、並びにタングステンプラグ１０ｄを介して導通する。
【００５３】
従って、開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄの位置ずれ量が、開口部５１ｄと開口部２ｄのマージンＬ３より大きいことが分かる。また、開口部２ａ内に位置するトランジスタが正常に動作することが確認できると、ずれ量が、開口部５１ａと開口部２ａのマージンＬ１より小さいことが分かる。
【００５４】
図５の各図は、開口部２ｂに対する開口部５１ｂのマージンＬ２、開口部２ｄに対する開口部５１ｄのマージンＬ３を説明する為の平面図である。図５（Ａ）において、開口部２ｂ，２ｄ，５１ｂ，５１ｄは長方形又は正方形である。そしてマージンＬ２は上下左右で互いに同一であり、マージンＬ３も上下左右で互いに同一である。
【００５５】
一方、図５（Ｂ）において、開口部２ｂ，２ｄ，５１ｂ，５１ｄは長方形又は正方形である。そしてマージンＬ２，Ｌ３は、特定の方向（図中右方向）において小さくなっており、他の方向（図中上下及び左方向）においては十分に大きくなっている。このようにすると、開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄの位置のずれ量に加えて、ずれ方向（本図の例では左方向）も検出することができる。
【００５６】
以上、第１の実施形態によれば、Ａｌ合金パッド１１ｂ，１１ｃ相互間で導通しているか否か、及びＡｌ合金パッド１１ｃ，１１ｄ相互間で導通しているか否かを調べることにより、開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄのずれ量を精度よく測定することができる。
【００５７】
また、フォトレジスト膜５１の開口部５１ｂと素子分離膜２の開口部２ｂのマージンＬ２、及び開口部５１ｄと開口部２ｄのマージンＬ３それぞれを、開口部５１ａと開口部２ａのマージンＬ１より小さくしたため、トランジスタが不良にならない程度のずれ量も検出することができる。従って、ずれ量が大きくなって半導体チップが不良になる前に、ずれを修正することができる。
【００５８】
また、上記したＴＥＧに、素子分離膜２の開口部及び該開口部上に位置するフォトレジスト膜５１の開口部の組み合わせを追加し、フォトレジスト膜５１の開口部と素子分離膜２の開口部のマージンを細かく設定する（例えば上記したＬ１が０．２５μｍの場合、マージンを０〜０．６μｍの間で０．１μｍ刻みで設定する）ことにより、素子分離膜２の開口部に対するフォトレジスト膜５１の開口部のずれ量を細かく測定することができる。また、マージンの範囲を広くすることにより、素子分離膜２の開口部に対するフォトレジスト膜５１の開口部のずれ量を広い範囲で測定することができる。
【００５９】
なお、上記したＴＥＧを、シリコン基板１の複数箇所に設けた場合、ずれ量が基準値以上になったＴＥＧの数に基づいて、シリコン基板１に含まれる半導体チップの歩留まりを統計的に判断することもできる。
【００６０】
図６は、第２の実施形態に係る半導体装置の構成を説明する為の断面図である。本実施形態に係る半導体装置は、以下の点で、第１の実施形態によって形成された半導体装置と異なる。まず、ダイシング領域１ｂに位置する開口部２ｄ、不純物領域７ｄ、シリサイド膜８ｄ、接続孔９ｄ、タングステンプラグ１０ｄ、及びＡｌ合金パッド１１ｄが、開口部２ｂ，２ｃから離れている。
【００６１】
また、素子分離膜２には、開口部２ｄに隣接する開口部２ｅが形成されている。また、開口部２ｅ内に位置するシリコン基板１には、第１導電型の不純物領域７ｅが形成されており、不純物領域７ｅの表面にはシリサイド膜８ｅが形成されている。また、層間絶縁膜９には、シリサイド膜８ｅ上に位置する接続孔９ｅが形成されており、接続孔９ｅ内にはタングステンプラグ１０ｅが埋め込まれている。また、層間絶縁膜９上には、タングステンプラグ１０ｅに接続するＡｌ合金パッド１１ｅが形成されている。
【００６２】
不純物領域７ｅ、シリサイド膜８ｅ、接続孔９ｅ、タングステンプラグ１０ｅ、及びＡｌ合金パッド１１ｅは、それぞれ不純物領域７ｃ、シリサイド膜８ａ〜８ｄ、接続孔９ａ〜９ｄ、タングステンプラグ１０ａ〜１０ｄ、及びＡｌ合金配線１１ａと同一工程で形成される。
【００６３】
なお、他の構成及び形成方法は第１の実施形態と同一であるため、同一の符号を付して説明を省略する。
【００６４】
本実施形態では、Ａｌ合金パッド１１ｂ，１１ｃ相互間で導通しているか否か、及びＡｌ合金パッド１１ｄ，１１ｅ相互間で導通しているか否かを調べることにより、第１の実施形態と同様の作用により、開口部２ａ〜２ｅに対する開口部５１ａ〜５１ｅのずれ量を精度よく測定することができる。
従って、本実施形態によっても第１の実施形態と同一の効果を得ることができる。
【００６５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００６６】
【図１】（Ａ）〜（Ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（Ａ）〜（Ｄ）は図１の次の工程を説明する為の断面図。
【図３】（Ａ），（Ｂ）は開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄの位置が一定値以上ずれた場合を説明する断面図。
【図４】（Ａ），（Ｂ）は開口部２ａ〜２ｄに対する開口部５１ａ〜５１ｄの位置が一定値以上ずれた場合を説明する断面図。
【図５】（Ａ），（Ｂ）は開口部２ｂに対する開口部５１ｂのマージンＬ２、開口部２ｄに対する開口部５１ｄのマージンＬ３を説明する為の平面図。
【図６】第２の実施形態に係る半導体装置の構成を説明する為の断面図。
【図７】（Ａ），（Ｂ）は従来の半導体装置の製造方法を説明する為の断面図。
【図８】（Ａ），（Ｂ）は従来の半導体装置の製造方法における問題点を説明する為の断面図。
【符号の説明】
【００６７】
１，１０１…シリコン基板、１ａ…チップ領域、１ｂ…ダイシング領域、２，１０２…素子分離膜、２ａ〜２ｅ，１０２ａ…開口部、３ａ，１０３…ゲート絶縁膜、３ｂ〜３ｄ…熱酸化膜、４ａ，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，１０６…低濃度不純物領域、７ａ〜７ｅ，１０７…不純物領域、７ｆ，７ｇ，１０１ｂ…不純物が導入されない領域、８ａ〜８ｆ，１０８ａ，１０８ｂ…シリサイド膜、９，１０９…層間絶縁膜、９ａ〜９ｅ…接続孔、１０ａ〜１０ｅ，１１０…タングステンプラグ、１１ａ，１１１…Ａｌ合金配線、１１ｂ〜１１ｅ…Ａｌ合金パッド、５０〜５２，１２０…フォトレジスト膜、５０ａ，５１ａ〜５１ｅ，５２ａ…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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