(57)【要約】本発明は、送信されるデータがバンド内およびバンド外キャラクタを有する１より多いデータ回線を有するシリアルインターフェイスに関する。特に、本発明は、例えば、ビデオ回線のような、高速デジタル通信回線においてサイドチャネルデータを送信するための方法およびシステムに関する。本発明の一実施形態は、サイドチャネルデータを送信することのできる高速デジタル送信器を提供するものである。当該送信器は、チャネル０エンコーダ、マルチプレクサ、データイネーブル出力（ＤＥｏｕｔ）制御ロジック、およびチャネル１エンコーダを具備する。前記チャネル１エンコーダは、前記チャネル１マルチプレクサおよび前記チャネル１ＤＥｏｕｔ制御ロジックからの入力を受信する。本発明の他実施形態は、サイドチャネルデータを受信することのできる高速デジタル受信器を提供する。当該受信器は、チャネル０デコーダ、チャネル１デコーダ、ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジック、およびチャネル１デマルチプレクサを具備する。前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックは、前記チャネル１デコーダからの入力を受信する。同様に、前記チャネル１デマルチプレクサは、前記チャネル１デコーダからの入力を受信する。【選択図】図１
2004522362.tif 000002
【特許請求の範囲】
【請求項１】
サイドチャネルデータを送信することのできる高速デジタル送信器であって、
第１および第２入力および出力を有し、前記第１入力は、チャネル０初期データを受信し、前記第２入力は、チャネル０ＤＥｏｕｔ信号を受信し、前記出力は、チャネル０符号化データを出力することによって、前記チャネル０初期データおよび前記チャネル０ＤＥｏｕｔ信号の少なくとも一部に基いてチャネル０符号化データを生成することができるチャネル０エンコーダと、
少なくとも第１および第２データ入力、少なくとも１つの制御入力、および少なくとも１つの出力を有し、チャネル１初期データおよびチャネル１サイドチャネルデータを多重化させることができるチャネル１マルチプレクサであって、前記第１データ入力は、チャネル１初期データを受信し、前記第２データ入力は、チャネル１サイドチャネルデータを受信し、前記制御入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１サイドチャネルデータおよびチャネル１初期データを含んで多重化された信号を出力するチャネル１マルチプレクサと、
入力および出力を有し、チャネル１サイドチャネルデータの移送を円滑に行うためのチャネル１ＤＥｏｕｔ信号を生成することができるチャネル１ＤＥｏｕｔ制御ロジックであって、前記入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１ＤＥｏｕｔ信号を出力するチャネル１ＤＥｏｕｔ制御ロジックと、
第１および第２入力および出力を有し、前記第１入力は、前記チャネル１マルチプレクサの出力を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ制御ロジックの出力を受信し、前記出力は、チャネル１符号化データを出力することによって、前記第１および前記第２入力の少なくとも一部に基いてチャネル１符号化データを生成することができるチャネル１エンコーダとを具備することを特徴とする送信器。
【請求項２】
前記チャネル０ＤＥｏｕｔ信号は、前記ＤＥＩ信号であることを特徴とする請求項１記載の送信器。
【請求項３】
前記チャネル０エンコーダは、Ｈ同期およびＶ同期信号を受信するための第３および第４入力をさらに具備することを特徴とする請求項１記載の送信器。
【請求項４】
少なくとも第１および第２データ入力、制御入力および出力を有し、チャネル２初期データおよびチャネル２サイドチャネルデータを多重化させることができるチャネル２マルチプレクサであって、前記第１データ入力は、チャネル２初期データを受信し、前記第２データ入力は、チャネル２サイドチャネルデータを受信し、前記制御入力ＤＥＩ信号を受信し、前記出力は、前記ＤＥＩ信号の値に依存してチャネル２サイドチャネルデータまたはチャネル２初期データを出力するチャネル２マルチプレクサと、
入力および出力を有し、チャネル２サイドチャネルデータの移送を円滑にするためのチャネル２ＤＥｏｕｔ信号を生成することができるチャネル２ＤＥｏｕｔ制御信号であって、前記入力は、ＤＥＩ信号を受信し、前記出力は、チャネル２ＤＥｏｕｔ信号を受信するチャネル２ＤＥｏｕｔ制御ロジックと、
第１および第２入力および出力を有し、前記第１入力は、前記チャネル２マルチプレクサの出力を受信し、前記第２入力は、前記チャネル２ＤＥｏｕｔ制御ロジックの出力を受信し、前記出力は、チャネル２符号化データを出力することによって、前記第１および第２入力の少なくとも一部に基いてチャネル２符号化データを生成することができるチャネル２エンコーダとをさらに具備することを特徴とする請求項１記載の送信器。
【請求項５】
チャネル１サイドチャネルデータを受信する入力および前記チャネル１マルチプレクサの第２データ入力に連結された出力を有するチャネル１ＦＩＦＯであって、前記出力は、チャネル１サイドチャネルデータを前記チャネル１マルチプレクサに供給するチャネル１ＦＩＦＯをさらに具備することを特徴とする請求項１記載の送信器。
【請求項６】
前記チャネル１エンコーダは、第３および第４入力をさらに有し、前記第３入力は、第１制御信号を受信し、前記第４入力は、第２制御信号を受信し、
前記チャネル１ＤＥｏｕｔ制御ロジックは、第２および第３入力をさらに有し、前記第２入力は、前記第１制御信号を受信し、前記第３入力は、前記第２制御信号を受信することを特徴とする請求項１記載の送信器。
【請求項７】
前記チャネル１ＤＥｏｕｔ制御ロジックは、
入力および出力を有し、前記入力は、前記第１制御信号を受信し、前記出力は、前記第１制御信号の伝送の結果としてデアサート信号を供給する第１制御信号伝送指示ロジックと、
入力および出力を有し、前記入力は、前記第２制御信号を受信し、前記出力は、前記第２制御信号の伝送の結果としてデアサート信号を供給する第２制御信号伝送指示ロジックと、
入力および出力を有し、前記入力は、ＤＥＩ信号を受信し、前記出力は、前もって選択された長さで、前記ＤＥＩ信号のデアサート期間に対して前もって選択された位置に、デアサート期間を供給するＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジックと、
第１、第２および第３入力および出力を有し、前記第１入力は、前記第１制御信号伝送指示ロジックの出力に結合され、前記第２入力は、前記第２制御信号伝送指示ロジックの出力に結合され、前記第３入力は、前記ＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジックの出力に結合され、前記出力は、デジタルビジュアルコンプライアントＤＥｏｕｔ信号を供給するＡＮＤゲートとをさらに具備することを特徴とする請求項６記載の送信器。
【請求項８】
前記第１制御信号伝送指示ロジックは、
入力および出力を有し、前記入力は、前記第１制御信号を受信し、前記出力は、第１遅延制御信号を出力する第１遅延要素と、
第１および第２入力および出力を有し、前記第１制御信号の伝送の結果としてデアサート信号を供給する第１ロジックゲートであって、前記第１入力は、前記第１遅延要素の出力に結合され、前記第２入力は、前記第１制御信号を受信する第１ロジックゲートとを具備し、
前記第２制御信号伝送指示ロジックは、
入力および出力を有し、前記入力は、前記第２制御信号を受信し、前記出力は、第２遅延制御信号を出力する第２遅延要素と、
第１および第２入力および出力を有し、前記第２制御信号の伝送の結果としてデアサート信号を供給する第２ロジックゲートであって、前記第１入力は、前記第２遅延要素の出力に結合され、前記第２入力は、前記第２制御信号を受信する第１ロジックゲートとを具備することを特徴とする請求項７記載の送信器。
【請求項９】
前記チャネル１ＤＥｏｕｔ制御ロジックは、
入力および出力を有し、前記入力は、前記ＤＥＩ信号を受信し、前記出力は、前記ＤＥＩ信号の伝送の結果としてデアサート信号を供給する位相トラッキングコンプライアンスロジックをさらに具備することを特徴とする請求項７記載の送信器。
【請求項１０】
前記位相トラッキングコンプライアンスロジックは、
入力および出力を有し、前記入力は、前記ＤＥＩ信号を受信し、前記出力は、遅延ＤＥＩ信号を出力する遅延要素と、
入力および出力を有し、前記入力は、前記ＤＥＩ信号を受信し、前記出力は、反転ＤＥＩ信号を出力するインバータと、
第１および第２入力および出力を有し、前記第１入力は、前記遅延要素の出力に結合され、前記第２入力は、前記インバータの出力に結合され、前記出力は、前記ＤＥＩ信号をハイ状態からロー状態に伝送する結果としてロー期間を出力するＮＡＮＤゲートとをさらに具備することを特徴とする請求項９記載の送信器。
【請求項１１】
サイドチャネルデータを受信することのできる高速デジタル受信器であって、
入力および第１および第２出力を有し、前記入力は、チャネル０符号化データを受信し、前記第１出力は、チャネル０復号化データ信号を出力し、前記第２出力は、チャネル０ＤＥｏｕｔ信号を出力することによって、前記チャネル０符号化データからチャネル０復号化データおよびチャネル０ＤＥｏｕｔ信号を生成することができるチャネル０デコーダと、
少なくとも入力および第１および第２出力を有し、前記入力は、チャネル１符号化データを受信し、前記第１出力は、チャネル１復号化データを出力し、前記第２出力は、チャネル１ＤＥｏｕｔ信号を出力することによって、前記チャネル１符号化データからチャネル１復号化データおよびチャネル１ＤＥｏｕｔ信号を生成することができるチャネル１デコーダと、
第１および第２入力および第１および第２出力を有し、前記第１入力は、前記チャネル０ＤＥｏｕｔ信号を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ信号を受信することによって、ＤＥＩ信号を抽出し、前記第１出力は、当該ＤＥＩ信号を出力し、前記第２出力は、第１ＦＩＦＯ制御信号を出力するＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックと、
データ入力、制御入力、および第１および第２出力を有し、チャネル１復号化データをチャネル１初期データおよびチャネル１サイドチャネルデータに分離するチャネル１デマルチプレクサであって、前記データ入力は、前記チャネル１デコーダからチャネル１復号化データを受信し、前記制御入力は、前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックから前記ＤＥＩ信号を受信し、前記第１出力は、チャネル１サイドチャネルデータを出力し、前記第２出力は、チャネル１初期データを出力するチャネル１デマルチプレクサとを具備することを特徴とする受信器。
【請求項１２】
少なくとも１つの入力および少なくとも第１および第２出力を有し、前記入力は、チャネル２符号化データを受信し、前記第１出力は、チャネル２復号化データを出力し、前記第２出力は、チャネル２ＤＥｏｕｔ信号を出力することによって、前記チャネル２符号化データからチャネル２復号化データおよびチャネル２ＤＥｏｕｔ信号を生成するチャネル２デコーダと、
データ入力、制御入力、および第１および第２出力を有し、チャネル２復号化データをチャネル２初期データおよびチャネル２サイドチャネルデータに分離するチャネル２デマルチプレクサであって、前記データ入力は、前記チャネル２デコーダからチャネル２復号化データを受信し、前記制御入力は、前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックから前記ＤＥＩ信号を受信し、前記第２出力は、チャネル２サイドチャネルデータを出力し、前記第２出力は、チャネル２初期データを出力するチャネル２デマルチプレクサとをさらに具備することを特徴とする請求項１１記載の受信器。
【請求項１３】
前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックは、
第１、第２および第３入力および出力を有し、前記第１入力は、前記チャネル０デコーダから前記チャネル０ＤＥｏｕｔ信号を受信し、前記第２入力は、前記チャネル１デコーダから前記チャネル１ＤＥｏｕｔ信号を受信し、前記第３入力は、前記チャネル２デコーダから前記チャネル２ＤＥｏｕｔ信号を受信し、前記出力は、前記ＤＥＩ信号を供給する第１ＡＮＤゲートと、
入力および出力を有し、前記入力は、前記ＤＥＩ信号を受信するために第１ＡＮＤゲートの出力に結合され、前記出力は、反転ＤＥＩ信号を供給するインバータと、
第１および第２入力および出力を有し、前記第１入力は、前記反転ＤＥＩ信号を受信するために前記インバータの出力に結合され、前記第２入力は、前記チャネル１デコーダからの前記チャネル１ＤＥｏｕｔ信号を受信し、前記出力は、チャネル１ＦＩＦＯ制御信号を出力する第２ＡＮＤゲートと、
第１および第２入力および出力を有し、前記第１入力は、前記反転ＤＥＩ信号を受信するために前記インバータの出力に結合され、前記第２入力は、前記チャネル２デコーダから前記チャネル２ＤＥｏｕｔ信号を受信し、前記出力は、チャネル２ＦＩＦＯ制御信号を出力する第３ＡＮＤゲートとをさらに具備することを特徴とする請求項１２記載の受信器。
【請求項１４】
データ入力、制御入力および出力を有し、前記データ入力は、前記チャネル１デマルチプレクサの第１出力に結合され、前記制御入力は、前記第２ＡＮＤゲートから前記チャネル１ＦＩＦＯ制御信号を受信し、前記出力は、チャネル１サイドチャネルデータを出力するチャネル１ＦＩＦＯと、
データ入力、制御入力および出力を有し、前記データ入力は、前記チャネル２デマルチプレクサの第１出力に結合され、前記制御入力は、前記第３ＡＮＤゲートから前記チャネル２ＦＩＦＯ制御信号を受信し、前記出力は、チャネル２サイドチャネルデータを出力するチャネル１ＦＩＦＯとをさらに具備することを特徴とする請求項１３記載の受信器。
【請求項１５】
サイドチャネルデータの送信方法であって、
第１および第２入力および１つの出力を有するチャネル０エンコーダであって、前記第１入力は、チャネル０初期データを受信し、前記第２入力は、チャネル０ＤＥｏｕｔ信号を受信し、前記出力は、チャネル０符号化データを出力することによって、前記チャネル０初期データおよび前記チャネル０ＤＥｏｕｔ信号の少なくとも一部に基いてチャネル０符号化データを生成することができるチャネル０エンコーダを用いて、伝送のためのチャネル０初期データを符号化するステップと、
第１および第２データ入力、１つの制御入力、１つの出力を有し、前記第１データ入力は、チャネル１初期データを受信し、前記第２データ入力は、チャネル１サイドチャネルデータを受信し、前記制御入力は、ＤＥＩ信号を受信し、前記出力は、前記ＤＥＩ信号の値に依存してチャネル１サイドチャネルデータまたはチャネル１初期データを出力するチャネル１マルチプレクサを用いて、チャネル１初期データおよびチャネル１サイドチャネルデータを多重化させるステップと、
入力および出力を有し、前記入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１ＤＥｏｕｔ信号を出力するチャネル１ＤＥｏｕｔ制御ロジックを用いて、チャネル１サイドチャネルデータの移送を円滑にするためのチャネル１ＤＥｏｕｔ信号を生成するステップと、
第１および第２入力および出力を有し、前記第１入力は、前記チャネル１マルチプレクサの出力を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ制御ロジックの出力を受信し、前記出力は、前記２つの入力の少なくとも一部に基いてチャネル１符号化データを出力するチャネル１エンコーダを用いてチャネル１データを符号化するステップとを具備する送信方法。
【請求項１６】
サイドチャネルデータの受信方法であって、
チャネル０符号化データおよびチャネル１符号化データを受信するステップと、
入力および第１および第２出力を有し、前記入力は、チャネル０符号化データを受信し、前記第１出力は、チャネル０復号化データ信号を出力し、前記第２出力は、チャネル０ＤＥｏｕｔ信号を出力することによって、前記チャネル０符号化データからチャネル０復号化データおよびチャネル０ＤＥｏｕｔ信号を生成することができるチャネル０デコーダと、
入力および第１および第２出力を有し、前記入力は、チャネル０符号化データを受信し、前記第１出力は、チャネル０復号化データ信号を出力し、前記第２出力は、チャネル０ＤＥｏｕｔ信号を出力するチャネル０デコーダを用いてチャネル０符号化データを復号化するステップと、
少なくとも入力および第１および第２出力を有し、前記入力は、チャネル１符号化データを受信し、前記第１出力は、チャネル１復号化データを出力し、前記第２出力は、チャネル１ＤＥｏｕｔ信号を出力するチャネル１デコーダを用いてチャネル１符号化データを復号化するステップと、
第１および第２入力および第１および第２出力を有し、前記第１入力は、前記チャネル０ＤＥｏｕｔ信号を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ信号を受信するＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックを用いてＤＥＩ信号を抽出するステップと、
データ入力、制御入力、および第１および第２出力を有し、前記データ入力は、前記チャネル１デコーダからチャネル１復号化データを受信し、前記制御入力は、前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックから前記ＤＥＩ信号を受信し、前記第１出力は、チャネル１サイドチャネルデータを出力し、前記第２出力は、チャネル１初期データを出力するチャネル１デマルチプレクサを用いてチャネル１サイドチャネルデータからチャネル１復号化データを分離するステップとを具備することを特徴とする受信方法。
【請求項１７】
サイドチャネルを送信することのできる高速デジタル伝送システムであって、
第１および第２出力を有する送信器と、
第１および第２入力を有する受信器と、
前記受信器の第１入力に前記送信器の第１出力が接続するチャネル０と、
前記受信器の第２入力に前記送信器の第２出力が接続するチャネル１とを具備し、
前記送信器は、
第１および第２入力および出力を有し、前記第１入力は、チャネル０初期データを受信し、前記第２入力は、チャネル０ＤＥｏｕｔ信号を受信し、前記出力は、チャネル０符号化データを出力することによって、前記チャネル０初期データおよび前記チャネル０ＤＥｏｕｔ信号の少なくとも一部に基いてチャネル０符号化データを生成することができるチャネル０エンコーダと、
少なくとも第１および第２データ入力、１つの制御入力、および１つの出力を有し、チャネル１初期データおよびチャネル１サイドチャネルデータを多重化させることができるチャネル１マルチプレクサであって、前記第１データ入力は、チャネル１初期データを受信し、前記第２データ入力は、チャネル１サイドチャネルデータを受信し、前記制御入力は、ＤＥＩ信号を受信し、前記出力は、前記ＤＥＩ信号の値に依存してチャネル１サイドチャネルデータまたはチャネル１初期データを出力するチャネル１マルチプレクサと、
入力および出力を有し、チャネル１サイドチャネルデータの移送を円滑に行うためのチャネル１ＤＥｏｕｔ信号を生成することができるチャネル１ＤＥｏｕｔ制御ロジックであって、前記入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１ＤＥｏｕｔ信号を出力するチャネル１ＤＥｏｕｔ制御ロジックと、
第１および第２入力および出力を有し、前記第１入力は、前記チャネル１マルチプレクサの出力を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ制御ロジックの出力を受信し、前記出力は、チャネル１符号化データを出力することによって、前記第１および前記第２入力の少なくとも一部に基いてチャネル１符号化データを生成することができるチャネル１エンコーダとを具備し、
前記受信器は、
入力および第１および第２出力を有し、前記入力は、チャネル０符号化データを受信し、前記第１出力は、チャネル０復号化データ信号を出力し、前記第２出力は、チャネル０ＤＥｏｕｔ信号を出力することによって、前記チャネル０符号化データからチャネル０復号化データおよびチャネル０ＤＥｏｕｔ信号を生成することができるチャネル０デコーダと、
少なくとも入力および少なくとも第１および第２出力を有し、前記入力は、チャネル１符号化データを受信し、前記第１出力は、チャネル１復号化データを出力し、前記第２出力は、チャネル１ＤＥｏｕｔ信号を出力することによって、前記チャネル１符号化データからチャネル１復号化データおよびチャネル１ＤＥｏｕｔ信号を生成することができるチャネル１デコーダと、
第１および第２入力および第１および第２出力を有し、前記第１入力は、前記チャネル０ＤＥｏｕｔ信号を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ信号を受信することによって、ＤＥＩ信号を抽出し、前記第１出力は、当該ＤＥＩ信号を出力し、前記第２出力は、第１ＦＩＦＯ制御信号を出力するＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックと、
データ入力、制御入力、および第１および第２出力を有し、チャネル１復号化データをチャネル１初期データおよびチャネル１サイドチャネルデータに分離するチャネル１デマルチプレクサであって、前記データ入力は、前記チャネル１デコーダからチャネル１復号化データを受信し、前記制御入力は、前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックから前記ＤＥＩ信号を受信し、前記第１出力は、チャネル１サイドチャネルデータを出力し、前記第２出力は、チャネル１初期データを出力するチャネル１デマルチプレクサとを具備することを特徴とする伝送システム。
【請求項１８】
サイドチャネルデータを送信することのできる高速デジタル送信器であって、
第１および第２入力および出力を有し、前記第１入力は、チャネル０初期データを受信し、前記第２入力は、チャネル０ＤＥｏｕｔ信号を受信し、前記出力は、前記チャネル０初期データおよび前記チャネル０ＤＥｏｕｔ信号の少なくとも一部に基いてチャネル０符号化データを出力することによって、チャネル０符号化データを生成するためのチャネル０符号化手段と、
第１および第２データ入力、制御入力、および出力を有し、前記第１データ入力は、チャネル１初期データを受信し、前記第２データ入力は、チャネル１サイドチャネルデータを受信し、前記制御入力は、ＤＥＩ信号を受信し、前記出力は、前記ＤＥＩ信号の値に基いてチャネル１サイドチャネルデータまたはチャネル１初期データを出力することによって、チャネル１初期データおよびチャネル１サイドチャネルデータを多重化させるためのチャネル１多重化手段と、
入力および出力を有し、前記入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１ＤＥｏｕｔ信号を出力することによって、チャネル１サイドチャネルデータの移送を円滑に行うためにチャネル１ＤＥｏｕｔ信号を生成するためのチャネル１ＤＥｏｕｔ制御ロジック手段と、
第１および第２入力および出力を有し、前記第１入力は、前記チャネル１マルチプレクサの出力を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ制御ロジックの出力を受信し、前記出力は、前記２つの入力の少なくとも一部に基いてチャネル１符号化データを出力することによって、チャネル１符号化データを生成するためのチャネル１符号化手段とを具備することを特徴とする送信器。
【請求項１９】
前記チャネル０符号化手段は、Ｈ同期およびＶ同期信号を受信するための第３および第４入力をさらに具備することを特徴とする請求項１８記載の送信器。
【請求項２０】
チャネル１サイドチャネルデータを受信する入力および前記チャネル１多重化手段の第２データ入力が連結された出力を有するチャネル１ＦＩＦＯであって、前記出力は、チャネル１サイドチャネルデータを前記チャネル１多重化手段に供給するチャネル１ＦＩＦＯをさらに具備することを特徴とする請求項１８記載の送信器。
【請求項２１】
サイドチャネルデータを受信することができる高速デジタル受信器であって、
入力および第１および第２出力を有し、前記入力は、チャネル０符号化データを受信し、前記第１出力は、チャネル０復号化データ信号を出力し、前記第２出力は、チャネル０ＤＥｏｕｔ信号を出力することによって、前記チャネル０符号化データからチャネル０復号化データおよびチャネル０ＤＥｏｕｔ信号を生成することができるチャネル０復号化手段と、
少なくとも入力および第１および第２出力を有し、前記入力は、チャネル１符号化データを受信し、前記第１出力は、チャネル１復号化データを出力し、前記第２出力は、チャネル１ＤＥｏｕｔ信号を出力することによって、チャネル１復号化データおよびチャネル１ＤＥｏｕｔ信号を生成するためのチャネル１復号化手段と、
第１および第２入力および第１および第２出力を有し、前記第１入力は、前記チャネル０ＤＥｏｕｔ信号を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ信号を受信することによって、ＤＥＩ信号を抽出し、前記第１出力は、当該ＤＥＩ信号を出力し、前記第２出力は、第１ＦＩＦＯ制御信号を出力するＤＥＩ信号およびＦＩＦＯ制御信号回復ロジック手段と、
データ入力、制御入力、および第１および第２出力を有し、前記データ入力は、前記チャネル１復号化手段からチャネル１復号化データを受信し、前記制御入力は、前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジック手段から前記ＤＥＩ信号を受信し、前記第１出力は、チャネル１サイドチャネルデータを出力し、前記第２出力は、チャネル１初期データを出力することによって、チャネル１復号化データをチャネル１初期データおよびチャネル１サイドチャネルデータに分離するためのチャネル１逆多重化手段とを具備することを特徴とする受信器。
【請求項２２】
送信器、受信器、および前記送信器および前記受信器を接続する少なくともチャネル０およびチャネル１を有する通信回線におけるサイドチャネルデータの送信方法であって、
チャネル０に伝送するための、チャネル０初期データとバンド内およびバンド外キャラクタとしてのＤＥＩデータとを符号化するステップと、
入力および出力を有し、前記入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１サイドチャネルデータの移送を円滑にするためのチャネル１ＤＥｏｕｔ信号を出力するチャネル１ＤＥｏｕｔ制御ロジックを用いてチャネル１ＤＥｏｕｔ信号を抽出するステップと、
バンド内およびバンド外キャラクタに用いるために、チャネル１に伝送するための、チャネル１初期データと、チャネル１サイドチャネルデータと、ＤＥｏｕｔ信号データとを符号化するステップとを具備することを特徴とする送信方法。
【請求項２３】
チャネルの性質に基いて、変化しないＤＥ信号の代わりに実行するチャネルを選択するステップをさらに具備することを特徴とする請求項２２記載の送信方法。
【請求項２４】
連結手段を通じて受信器が送信器と通信可能にするステップをさらに具備することを特徴とする請求項２２記載の送信方法。
【請求項２５】
前記チャネル１ＤＥｏｕｔ信号を抽出するステップは、チャネルの性質に基いて前記チャネル１ＤＥｏｕｔ信号の範囲内でデータ不活性期間の長さを調整するステップを有していることを特徴とする請求項２２記載の送信方法。
【請求項２６】
サイドチャネルデータを送信することができる高速デジタル送信器であって、
第１、第２、第３および第４入力および出力を有し、前記第１入力は、チャネル０初期データを受信し、前記第２入力は、ＤＥＩ信号を受信し、前記第３入力は、Ｈ同期信号を受信し、前記第４入力は、Ｖ同期信号を受信し、前記出力は、チャネル０符号化データを出力することによって、前記チャネル０初期データ、前記ＤＥＩ信号、前記Ｈ同期信号および前記Ｖ同期信号の少なくとも一部に基いてチャネル０符号化データを生成することができるチャネル０エンコーダと、
チャネル１サイドチャネルデータを受信する入力およびチャネル１サイドチャネルデータを出力する出力を有するチャネル１ＦＩＦＯと、
少なくとも第１および第２データ入力、少なくとも１つの制御入力、および少なくとも１つの出力を有し、チャネル１初期データおよびチャネル１サイドチャネルデータを多重化させることができるチャネル１マルチプレクサであって、前記第１データ入力は、チャネル１初期データを受信し、前記第２データ入力は、チャネル１サイドチャネルデータを受信するために前記チャネル１ＦＩＦＯの出力に結合され、前記制御入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１サイドチャネルデータおよびチャネル１初期データを含んで多重化された信号を出力するチャネル１マルチプレクサと、
入力および出力を有し、チャネル１サイドチャネルデータの移送を円滑に行うためのチャネル１ＤＥｏｕｔ信号を生成することができるチャネル１ＤＥｏｕｔ制御ロジックであって、前記入力は、ＤＥＩ信号を受信し、前記出力は、チャネル１ＤＥｏｕｔ信号を出力するチャネル１ＤＥｏｕｔ制御ロジックと、
第１および第２入力および出力を有し、前記第１入力は、前記チャネル１マルチプレクサの出力を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ制御ロジックの出力を受信し、前記出力は、チャネル１符号化データを出力することによって、前記第１および前記第２入力の少なくとも一部に基いてチャネル１符号化データを生成することができるチャネル１エンコーダとを具備することを特徴とする送信器。
【請求項２７】
サイドチャネルデータを受信することのできる高速デジタル受信器であって、
入力および第１および第２出力を有し、前記入力は、チャネル０符号化データを受信し、前記第１出力は、チャネル０復号化データ信号を出力し、前記第２出力は、チャネル０ＤＥｏｕｔ信号を出力することによって、前記チャネル０符号化データからチャネル０復号化データおよびチャネル０ＤＥｏｕｔ信号を生成することができるチャネル０デコーダと、
少なくとも入力および第１および第２出力を有し、前記入力は、チャネル１符号化データを受信し、前記第１出力は、チャネル１復号化データを出力し、前記第２出力は、チャネル１ＤＥｏｕｔ信号を出力することによって、前記チャネル１符号化データからチャネル１復号化データおよびチャネル１ＤＥｏｕｔ信号を生成することができるチャネル１デコーダと、
第１および第２入力および第１および第２出力を有し、前記第１入力は、前記チャネル０ＤＥｏｕｔ信号を受信し、前記第２入力は、前記チャネル１ＤＥｏｕｔ信号を受信することによって、ＤＥＩ信号を抽出し、前記第１出力は、当該ＤＥＩ信号を出力し、前記第２出力は、第１ＦＩＦＯ制御信号を出力するＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックであって、
第１、第２および第３入力および出力を有し、前記第１入力は、前記チャネル０デコーダから前記チャネル０ＤＥｏｕｔ信号を受信し、前記第２入力は、前記チャネル１デコーダから前記チャネル１ＤＥｏｕｔ信号を受信し、前記第３入力は、前記チャネル２デコーダから前記チャネル２ＤＥｏｕｔ信号を受信し、前記出力は、前記ＤＥＩ信号を供給する第１ＡＮＤゲートと、
入力および出力を有し、前記入力は、前記ＤＥＩ信号を受信するために第１ＡＮＤゲートの出力に結合され、前記出力は、反転ＤＥＩ信号を供給するインバータと、
第１および第２入力および出力を有し、前記第１入力は、前記反転ＤＥＩ信号を受信するために前記インバータの出力に結合され、前記第２入力は、前記チャネル１デコーダからの前記チャネル１ＤＥｏｕｔ信号を受信し、前記出力は、チャネル１ＦＩＦＯ制御信号を出力する第２ＡＮＤゲートと、
第１および第２入力および出力を有し、前記第１入力は、前記反転ＤＥＩ信号を受信するために前記インバータの出力に結合され、前記第２入力は、前記チャネル２デコーダから前記チャネル２ＤＥｏｕｔ信号を受信し、前記出力は、チャネル２ＦＩＦＯ制御信号を出力する第３ＡＮＤゲートとを具備するＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックと、
データ入力、制御入力、および第１および第２出力を有し、チャネル１復号化データをチャネル１初期データおよびチャネル１サイドチャネルデータに分離するチャネル１デマルチプレクサであって、前記データ入力は、前記チャネル１デコーダからチャネル１復号化データを受信し、前記制御入力は、前記ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックから前記ＤＥＩ信号を受信し、前記第１出力は、チャネル１サイドチャネルデータを出力し、前記第２出力は、チャネル１初期データを出力するチャネル１デマルチプレクサとを具備することを特徴とする受信器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は１より多いデータ回線のために設計され、内容データおよびバンド内ならびにバンド外のキャラクタが用いられるデータイネーブル信号データを符号化するシリアルインターフェイス伝送システムに関する。また、本発明は、特に、ビデオ回線等の高速デジタル通信におけるサイドチャネルデータの送信方法および送信システムに関する。
【０００２】
【従来の技術】
ビデオ回線のような高速デジタル通信回線におけるデータ送信は、バンド内キャラクタおよびバンド外キャラクタとしてのデータの符号化を必要とする場合が多い。バンド内キャラクタおよびバンド外キャラクタとしてのデータの符号化は、「ＤＣバランス符号化を用いた高速シリアルビデオ信号伝送のためのシステム」と標題された１９９９年１０月２６日発行の米国特許５９７４４６号公報に詳細に記載されており、これを参照することで具体化される。このような符号化体系の例としては、ＴＭＤＳ（ｔｒａｎｓｉｔｉｏｎ ｍｉｎｉｍｉｚｅｄ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）およびバイト優先直列平衡型８Ｂ／１０Ｂ区画ブロック伝送符号があり、これは、１９８４年１２月４日発行の米国特許４４８６７３９号公報に詳細に記載されており、これを参照することで具体化される。
【０００３】
ＴＭＤＳの基礎となるＤＶＩ（ｄｉｇｉｔａｌ ｖｉｓｕａｌ ｉｎｔｅｒｆａｃｅ）は、すべてのデジタルディスプレイソリューションの業界標準である。ＤＶＩ規格（オンライン）は、１９９９年４月２日に定められ、２００１年４月１８日からインターネット上で検索でき（ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｄｄｗｇ．ｏｒｇ／ｒｅｇｉｓｔｅｒ／ｉｎｄｅｘ．ｐｈｐ３）、これを参照することで具体化される。このように、上記で参照されるシリアルインターフェイスの一例は、ＤＶＩ１．０準拠の通信回線である。そのような通信回線が当該回線のバンド幅を十分に活用することができない事実は、問題となる。というのは、そのような回線において、テキスト、オーディオ、静止画、ピクチャインピクチャ、キャプション、データリンク設定およびチェックサム、または、他のシステム制御データをサイドチャネルデータを送信する必要があるからである。
【０００４】
データ不活性期間の回線のバンド幅を十分活用するために、ＴＭＤＳ伝送システムは、典型的に一以上のエンコーダを有し、それぞれのエンコーダが８ビットのビデオデータ、データイネーブル（ＤＥ）信号、および２ビットの制御信号を符号化する。このように、エンコーダは、すべてのデータおよび制御信号を伝送する。定められた田ノ方法では、ＴＭＤＳ回線は、典型的に、４対の信号線を備えている。１対は、クロック信号を送信し、他の３対は、データ信号を送信する。３対のデータ信号線は、ビデオデータおよびスペシャルキャラクタを送信する。スペシャルキャラクタは、制御信号を表し、ＤＥ信号は、符号化のための定義付けを行う。３対のデータ信号線は、チャネル０，１，２とそれぞれ名前が付けられている。ＴＭＤＳ送信器は、ビデオデータおよびスペシャルキャラクタを１０ビットＤＣバランス符号化データに符号化する。ＴＭＤＳの符号体系は、上記の米国特許５９７４４６４号公報「ＤＣバランス符号化を用いた高速シリアルビデオ信号伝送のためのシステム」に記載されており、これを参照することで具体化される。
【０００５】
それによると、データイネーブル入力（ＤＥＩ）信号の極性を用いて、それぞれのチャネルから送信される制御信号ストリームからビデオ信号ストリームを分離することができる。ＤＥＩ信号がアサートされると、送信器は、ビデオデータを送信する。一実施形態として、ＴＭＤＳ送信器は、チャネルあたりクロックあたりの８ビットレートでビデオデータを送信する。ＤＥＩ信号がデアサートされると、ＴＭＤＳ送信器は、制御信号およびＤＥＩ信号の両方を表すスペシャルキャラクタを送信する。一実施形態として、ＴＭＤＳ送信器は、チャネルあたりクロックあたりの２ビットレートでスペシャルキャラクタを送信する。チャネルあたりクロックあたりの２ビットレートは、ＤＥＩが制御信号との関係が下記のようになるとデアサートされ、送出される。すなわち、チャネル０においてＨ同期およびＶ同期、チャネル１においてコントロール０およびコントロール１、チャネル２においてコントロール２およびコントロール３である。このように、ＴＭＤＳシステムは、３チャネルを通じてクロックあたり６ビットの情報を送信する。
【０００６】
ＴＭＤＳ送信器は、異なるデータおよび異なる制御信号を互いのチャネルを越えて送信する。しかし、今までのＴＭＤＳ送信器は、３チャネル間で同じＤＥ信号を送信し、冗長を生じている。このように、ＤＶＩ１．０準拠の通信回線は、データ不活性期間の回線のバンド幅を十分に活用されない。上記のように、そのような通信回線が回線のバンド幅を十分活用されない事実は、そのような回線を超えてサイドチャネルデータを送信することが必要であることから、問題である。
【０００７】
高速通信回線においてサイドチャネル情報を送信する最も単純な方法は、回線の送信器および受信器を変更することなく空白期間を用いることである。しかし、この方法は、そのようなデータストリームのために準備されたもとの回線と物理的に互換性がない。もとの回線は、サイドデータストリームを有効なビデオストリームの部分と解釈してしまい、真のビデオストリームを危険にさらしてしまうからである。
【０００８】
サイドチャネルデータを送信する他の方法は、クロック信号の未使用端、例えば、下り回線を変調するものである。この方法は、米国特許出願０９／３９３２３５号「クロック信号線を越えてする送信および受信データ信号のためのシステムおよび方法」に記載されており、これを参照することより具体化される。しかし、この方法は、サイドチャネルデータを送信するのに単一の伝送路ではできず、単体で使用可能またはクロック信号の下り端を変調する方法に沿って使用可能な他の方法の必要性を残している。
【０００９】
したがって、ＴＭＤＳ受信器等の既存のシリアルインターフェイス受信器を利用するシステムがデータ不活性期間にサイドチャネルデータを移送する必要がある。また、システムがサイドチャネルデータを移送し、既存の装置との互換性を維持する必要がある。また、システムが多重チャネルのために同一のＤＥ信号を送信することによる冗長の利益を得る必要がある。これらは、ＴＭＤＳを用いる通信回線だけでなく、より一般的に、一以上のデータ回線を有し、内容データおよびデータイネーブル信号データをバンド内およびバンド外キャラクタを用いて符号化する高速シリアルインターフェイス伝送システムのためにも必要となるものである。
【００１０】
【課題を解決するための手段】
本発明に係るデータ不活性期間におけるサイドチャネルデータを送信することができるシリアルインターフェイスは、上記の必要性を満足するものである。本発明に係る一実施形態として、サイドチャネルデータを送信することのできる高速デジタル送信器を提供する。当該送信器は、チャネル０エンコーダ、マルチプレクサ、データイネーブル出力（ＤＥｏｕｔ）制御ロジック、およびチャネル１エンコーダを具備する。
【００１１】
チャネル０エンコーダは、第１および第２の入力と、１つの出力とを有する。第１入力は、チャネル０初期データを受信する。第２入力は、チャネル０ＤＥｏｕｔ信号を受信し、出力は、チャネル０符号化データを出力する。チャネル０エンコーダは、少なくともチャネル０初期データおよびチャネル０ＤＥｏｕｔ信号の一部に基いたチャネル０符号化データを出力する。
【００１２】
チャネル１マルチプレクサは、少なくとも第１および第２のデータ入力、少なくとも１つの制御入力、および少なくとも１つの出力を有する。チャネル１マルチプレクサは、チャネル１初期データおよびチャネル１サイドチャネルデータを多重化する。第１データ入力は、チャネル１初期データを受信する。第２データ入力は、チャネル１サイドチャネルデータを受信する。制御入力は、データイネーブル入力（ＤＥＩ）信号を受信し、出力は、チャネル１サイドチャネルデータおよびチャネル１初期データを含む信号が多重化された信号を出力する。
【００１３】
チャネル１ＤＥｏｕｔ制御ロジックは、第１入力および１つの出力を有する。チャネル１ＤＥｏｕｔ制御ロジックは、チャネル１サイドチャネルデータの移送を円滑に行うためのチャネル１ＤＥｏｕｔ信号を生成する。第１入力は、ＤＥＩ信号を受信し、出力は、チャネル１ＤＥｏｕｔ信号を出力する。
【００１４】
チャネル１エンコーダは、だい１および第２の入力および１つの出力を有する。第２入力は、チャネル１ＤＥｏｕｔ制御ロジックの出力を受信する。出力は、チャネル１符号化データを出力する。チャネル１エンコーダは、少なくとも第１および第２入力の一部分に基いてチャネル１符号化データを生成する。
【００１５】
本発明の他の実施形態として、サイドチャネルデータを受信することのできる高速デジタル受信器を提供する。当該受信器は、チャネル０デコーダ、チャネル１デコーダ、ＤＥＩ信号およびＦＩＦＯ制御信号の回復ロジック、およびチャネル１デマルチプレクサを含んでいる。
【００１６】
チャネル０デコーダは、第１入力、第１および第２出力を有する。第１入力は、チャネル０符号化データを受信する。第１出力は、チャネル０符号化データ信号を出力する。第２出力は、チャネル０ＤＥｏｕｔ信号を出力する。チャネル０デコーダは、チャネル０符号化データからチャネル０復号化データおよびチャネル０ＤＥｏｕｔ信号を生成する。
【００１７】
チャネル１デコーダは、少なくとも１つの入力と、第１および第２出力とを有する。第１入力は、チャネル１符号化データを受信する。第１出力は、チャネル１復号化データを出力する。第２出力は、チャネル１ＤＥｏｕｔ信号を出力する。チャネル１デコーダは、チャネル１符号化データからチャネル１復号化データおよびチャネル１ＤＥｏｕｔ信号を生成する。
【００１８】
ＤＥＩ信号およびＦＩＦＯ制御信号の回復ロジックは、第１および第２入力と第１および第２出力とを有する。第１入力は、チャネル０ＤＥｏｕｔ信号を受信する。第２入力は、チャネル１ＤＥｏｕｔ信号を受信する。ＤＥＩ信号およびＦＩＦＯ制御信号の回復ロジックは、チャネル１ＤＥｏｕｔ信号およびチャネル０ＤＥｏｕｔ信号からＤＥＩ信号を抽出する。第１出力は、ＤＥＩ信号を出力し、第２出力は、第１ＦＩＦＯ制御信号を出力する。
【００１９】
チャネル１デマルチプレクサは、データ入力、制御入力、および第１および第２出力を有する。チャネル１デマルチプレクサは、チャネル１復号化データをチャネル１初期データとチャネル１サイドチャネルデータとに分離する。制御入力は、ＤＥＩ信号およびＦＩＦＯ制御信号の回復ロジックからＤＥＩ信号を受信する。第１出力は、チャネル１サイドチャネルデータを出力し、第２出力は、チャネル１初期データを出力する。
【００２０】
また、本発明は、データ不活性期間におけるサイドチャネルデータの送信方法も提供する。当該方法は、ａ）チャネル０初期データと、チャネル０を伝送するためのバンド内およびバンド外キャラクタとしてのＤＥＩ信号とを符号化し、ｂ）１入力１出力を有し、第１入力がＤＥＩ信号を受信し、出力がチャネル１ＤＥｏｕｔ信号を出力するような、チャネル１ＤＥｏｕｔロジックを用いてチャネル１サイドチャネルデータの移送を円滑にするためのチャネル１ＤＥｏｕｔ信号を抽出し、ｃ）チャネル１初期データ、チャネル１サイドチャネルデータ、およびＤＥｏｕｔ信号データをチャネル１を伝送するバンド内およびバンド外キャラクタを用いて符号化するものである。
【００２１】
さらに、本発明は、サイドチャネルデータを受信する方法を提供する。当該方法は、チャネル０符号化データおよびチャネル１符号化データを含んでいる。本方法は、第１入力と第１および第２出力とを有するチャネル０デコーダを用いてチャネル０符号化データを復号化する。第１入力は、チャネル０符号化データを受信する。第１出力は、チャネル０復号化データ信号を出力する。第２出力は、チャネル０ＤＥｏｕｔ信号を出力する。
【００２２】
前記方法は、少なくとも１つの入力と第１および第２の出力とを有するチャネル１デコーダを用いてチャネル１符号化データを復号することを含んでいる。第１入力は、チャネル１符号化データを受信する。第１出力は、チャネル１復号化データを出力する。第２出力は、チャネル１ＤＥｏｕｔ信号を出力する。
【００２３】
前記方法は、第１および第２入力と第１および第２出力とを有するＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックを用いてＤＥＩ信号を抽出する。第１入力は、チャネル０ＤＥｏｕｔ信号を受信する。第２入力は、チャネル１ＤＥｏｕｔ信号を受信する。第１出力は、ＤＥＩ信号を出力する。第２出力は、第１ＦＩＦＯ制御信号を出力する。
【００２４】
加えて、前記方法は、データ入力、制御入力、および第１および第２出力を有するチャネル１デマルチプレクサを用いてチャネル１サイドチャネルデータからチャネル１復号化データを分離することが含まれる。データ入力は、チャネル１デコーダからチャネル１復号化データを受信する。制御入力は、ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジックからＤＥＩ信号を受信する。第１出力は、チャネル１サイドチャネルデータを出力し、第２出力は、チャネル１初期データを出力する。
【００２５】
【発明の実施の形態】
以下、本発明を複数の実施形態により説明する。それぞれの実施形態において、参照番号や参照符号は、理解の容易および便利のために等しいあるいは近似する機能を有する部品を示すために用いられる。本発明は、ＴＭＤＳ（ｔｒａｎｓｉｔｉｏｎ ｍｉｎｉｍｉｚｅｄ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）回線を背景に説明される。しかし、本発明は、バンド内およびバンド外キャラクタを用いて伝送システムが内容データ（初期データを含む）およびデータイネーブル信号データを符号化し、初期データフローが非連続な、１より多いデータ回線を有する一般的なシリアルインターフェイス伝送システムに関するものである。
【００２６】
高速デジタル通信回線においてサイドチャネルデータを送信する最も単純な方法は、回線の送信器および受信器を変更せずに空白期間を用いることである。しかし、この方法は、そのようなデータストリームのために準備されたもとの回線と物理的に互換性がない。もとの回線は、サイドデータストリームを有効なビデオストリームの部分と解釈してしまい、真のビデオストリームを危険にさらしてしまうからである。さらに、空白期間におけるバンド幅を増加するために、伝送システムは、制御信号、例えば、Ｈ同期やＶ同期パルスの活性期間を符号化し、サイドチャネルデータを送信するための空白期間の残りを用いることができるだろう。しかし、この方法は、ＤＳＴＮ（ｄｏｕｂｌｅ ｌａｙｅｒ ｓｕｐｅｒｔｗｉｓｔ ｎｅｍａｔｉｃ）ディスプレイにおいて既にある異常な、言い換えると普通ではない、ビデオモードにおけるデータ回線に対する柔軟性を減少させる。
【００２７】
この最後の点のために、空白期間がある決まった点から開始して他の決まった点で終了するという仮定は、常に正しくない。例えば、データイネーブル（ＤＥ）信号が時刻Ｔで立ち上げようとして当該ＤＥ信号が時刻Ｔ−１で立ち上がるようなサイドチャネルのためのデータを符号化すると、受信器は、時刻Ｔまでデータは、サイドチャネルデータであり、ビデオデータでないと誤って予期する。異常ビデオモードは、一般的に偶然に起こる。このため、限定された量のエラーは、データ不活性期間を用いるデータの移送を行う伝送システムにおいても許容されなければならない。
【００２８】
より積極的な符号化は、Ｈ同期およびＶ同期における伝送の位置を符号化するときに試みられる。Ｈ同期およびＶ同期信号は、一般的に、予測可能であるため、信号自体を送信するより、これらの信号のタイミングだけを送信することが検討されるだろう。しかし、これらの一見すると周期的で予想できる信号は、デザインの不完全性またはその他の理由により、その周期性および予想が崩れてしまうことになる。例えば、あるビデオスクランブル方法において、これらの同期信号は、これらの信号のふるまいが予想できないようにスクランブルがかけられる。そのような予想できない同期信号は、ビデオ伝送の安全性を低下させるか、ビデオ伝送自体の信号完全性を低下させる。
【００２９】
規定のものとは別に、Ｈ同期およびＶ同期信号のタイミングだけ送信することによりサイドチャネルデータを送信することは、ある波形、例えば、与えられた期間および波形の極性の範囲内におけるパルスの数となる場合がある。この想定は、特有のビデオモードが設計段階において考慮されていないときには適用されないかもしれない。例えば、Ｖ同期の１つのパルスのみを符号化するシステムは、ＤＳＴＮディスプレイに対応することができない。というのは、ＤＳＴＮディスプレイは、単一のＶ同期空白期間において、２つのＶ同期パルスが必要となるからである。それゆえ、上記の方法では、機能しない多くの理由がある。
【００３０】
一方、本発明の実施形態における方法は、まるでサイドチャネルが存在しないかのように、同期信号の位置を保存する。上記のように、本発明は、１つのデータ回線以上を送信するために設計された一般的なシリアルインターフェイス伝送システムに関するものであり、伝送システムが、バンド内およびバンド外キャラクタを用いて、内容データ（初期データおよびサイドチャネルデータを含む）およびデータイネーブル信号データを符号化し、初期データフローは、非連続なものである。また、上記のように、本発明の実施形態においては、空白期間を活用することによるサイドチャネルデータを送信する。空白期間は、初期データフローが一時的に停止するときに生じる。しかし、空白期間の部分を活用することは、受信した初期データの完全性に影響を与える。空白期間の間、受信器は、タイミング情報を供給するバンド外キャラクタを受信する。受信器は、タイミング情報を用いて最適なサンプル位置を演算するために用いられる。演算は、理想的に、神経質な形状の高周波数外乱を減らすための加算平均処理である。
【００３１】
空白期間は、有限の長さであるため、演算は、統計的変化を有している。統計的標準偏差は、サンプルサイズ、すなわち、当該空白期間の長さが増大するとともに減少する。さらに特徴的なことに、その摂動が互いに独立および同一であるとき、標準偏差は、サンプルサイズの平方根に反比例する。
【００３２】
伝送システムは、この演算された最適サンプリング位置を空白期間に続くデータ期間のサンプリング位置としてよく用いる。最適サンプリング位置からの偏差は、ビット誤り率（ＢＥＲ）を増大させる。このように、演算されたサンプリング位置の標準偏差は、典型的な受信器の基本設計概念を想定するＢＥＲを決定付ける。言い換えると、最適サンプリング位置の演算は、ＢＥＲまでの空白期間の長さに関係する。しかし、伝送システムが、ＢＥＲにおいていくらかの余裕を持つ場合、ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）１．０準拠によって許容される最大のＢＥＲに比例することとなり、システムは、いくつかの空白期間を用いてサイドチャネルデータを送信し、それにより、当該空白期間が短縮される。言い換えると、システムは、当該規格に許容される最大率より低くＢＥＲを保持するレベルまで空白期間を少なくすることができ、サイドチャネルデータを移送するために残りバンド幅を使用することができる。多くの要因がＢＥＲには、影響するため、伝送システムは、回路の質の診断によりサイドチャネルの構成を動的に決定することができる。さらに、伝送システムは、最も重要なデータ、例えば、ＤＥＩ信号に、最も信頼できるチャネルを割り当てることができる。
【００３３】
本発明は、高速デジタル通信回線においてデータ不活性期間にサイドチャネルデータを伝送するためのシステムおよび方法を提供する。図１は本発明の送信器の一実施形態の機能的ブロック図を示す。設計者は、図１の送信器を電気回路により実現することができる。図示される実施形態は、ビデオ回線送信器２０であり、データキャプチャロジックブロック２２、複数のデータエンコーダ５０Ａ，５２Ａ，５４Ａ、複数のシリアライザ３０ａ，３２ａ，３４ａ、複数の高速チャネルドライバ４０ａ，４２ａ，４４ａおよび一般的には、ＰＬＬまたはＤＬＬであるクロックジェネレータを具備している。送信器２０は、それぞれのチャネルにクロック信号を送信する。
【００３４】
図４は本発明に係る受信器６０の一実施形態の機能的ブロック図を示す。図示される実施形態は、ビデオ回線受信器６０である。ビデオ回線受信器６０は、複数の異なる受信回路４０ｂ，４２ｂ，４４ｂ、複数のデータ回復モジュール３０ｂ，３２ｂ，３４ｂおよび複数のデコーダ５０Ｂ，５２Ｂ，５４Ｂを具備している。受信器６０は、受信する復号化データのためのパネルインターフェイスロジック（図示せず）をさらに具備している。また、受信器６０は、データ回復に必要なクロック信号を供給するための位相固定ループ（ＰＬＬ）またはＤＬＬのようなクロック発生器６６を具備している。送信器および受信器は、３つのデータチャネルを有するように例示されているが、当業者は、本発明を２つのチャネルおよび３つより多いチャネルを有する回線にも適用するだろう。
【００３５】
図１に戻り、上記のように、それぞれのエンコーダユニット５０Ａ，５２Ａ，５４Ａは、８ビットビデオデータ、データイネーブル（ＤＥ）、および２ビット制御信号を符号化する。このように、エンコーダは、すべてのデータおよび制御信号を送信する。図１のエンコーダにより用いられる符号化体系の例は、上記の米国特許５９７４４６４号公報「ＤＣバランス符号化を用いた高速シリアルビデオ信号伝送」に記載されており、これを参照することにより具体化される。また、米国特許５９７４４６４号公報には、図１のエンコーダ、シリアライザ、およびチャネルドライバ、図４の受信回路、データ回復モジュール、およびデコーダの実施形態が示されている。
【００３６】
複数のデータイネーブル入力（ＤＥＩ）信号を用いて、それぞれのチャネルを越えて送信される双方の信号を、例えばビデオのような初期信号ストリームと制御信号ストリームとに分離することができる。ＤＥＩがアサートされると、送信器は、初期データを送信する。一実施形態において、ＴＭＤＳ送信器は、クロックあたりチャネルあたり８ビットの割合で初期データを送信する。ＤＥＩがデアサートされると、ＴＭＤＳ送信器は、制御信号およびＤＥＩ信号の双方を表すスペシャルキャラクタを送信する。一実施形態において、ＴＭＤＳ送信器は、クロックあたりチャネルあたり２ビットの割合でスペシャルキャラクタを送信する。ＤＥＩがアサートされないときに送信されたクロックあたりチャネルあたり２ビットのデータは、以下の制御信号に関係する。すなわち、チャネル０については、Ｈ同期およびＶ同期、チャネル１については、コントロール０およびコントロール１、そして、チャネル２については、コントロール２およびコントロール３である。このようにＴＭＤＳシステムは、３つのチャネルを通じてクロックあたり６ビットの情報を送信する。
【００３７】
ＴＭＤＳ送信器は、それぞれのチャネルを越えて異なるデータおよび異なる制御信号を送信する。しかし、既存のＴＭＤＳ送信器は、３チャネルすべてにおいて等しいＤＥ信号を送信し、冗長を生じている。このように、本発明に係るＴＭＤＳの一実施形態においては、あるチャネルにおいて送信するＤＥ信号を変化させずに、他のチャネルにおいてサイドチャネルデータの伝送を許容するために変化させたＤＥ信号を送信することができる。例えば、ＤＥＩがアサートされていない期間を想定すると、チャネル０のＤＥ信号もまたアサートされない。また、チャネル１および２のＤＥ信号のいずれか１つまたは双方である等しいＤＥＩ空白期間を想定すると、ＤＥｏｕｔ１およびＤＥｏｕｔ２は、ある時間においてアサートされる。ＤＥｏｕｔは、エンコーダ、例えば、５０Ａ，５２Ａ，５４Ａにより受信されたＤＥ信号として定義できる。さらに、ＴＭＤＳ送信器がチャネル０よりＤＥＩを送信すると、受信器は、ＤＥＩを回復するために、チャネル０において符号化されたＤＥ信号を用いる。この結果、チャネル０のＤＥ信号がアサートされないとき、回復したＤＥＩは、アサートしていない状態、例えば、ロー状態、を維持するが、チャネル１および２のＤＥ信号ＤＥｏｕｔ１およびＤＥｏｕｔ２は、ある時間にアサート状態、例えば、ハイ状態になる。受信器は、入力としてそれぞれのチャネルからのＤＥｏｕｔ信号を有するＡＮＤゲートを用いることによってＤＥＩに回復させることができる。
【００３８】
より一般的に、ＴＭＤＳシステムが、ＤＥＩがロー状態のときロー状態として少なくとも１つのチャネルのＤＥｏｕｔ信号を維持するとき、システムは、他のチャネルのＤＥｏｕｔ信号を用いてデータを送信する。言い換えると、送信器がＤＥＩ信号としてスペシャルキャラクタを送信するとき、受信器は、データ不活性または空白期間を指示するものとして受信信号を読み取る。送信器がスペシャルキャラクタの他の信号を送信するとき、受信器は、データ活性または空白でない期間を指示するものとして受信信号を読み取る。データ活性期間において、受信器は、初期内容データを検索する。このように、適切に設計された送信器は、１つのチャネルにおいてスペシャルキャラクタ（例えば、バンド外キャラクタ）を、他の１または複数のチャネルにおいてＤＥＩ空白期間に、サイドチャネルデータ（例えば、バンド内キャラクタ）を送信することができる。１つのチャネルがＤＥＩが空白であるときにデアサートされるＤＥｏｕｔ信号を有する間は、送信器は、他の１または複数のチャネル、例えば、３つのチャネルがある例において３つのチャネルのうち２つのチャネル、においてサイドチャネルデータを送信することができる。
【００３９】
加えて、適切に設計された送信器によって与えられた、従来の受信器は、通常通り作動させ続ける。そのような受信器は、送信されたＤＥＩを反映して正式なＤＥＩを回復することができるからである。従来の受信器は、デコーダから受信したＤＥ信号を入力として取り、正式なＤＥＩを出力として出力するＡＮＤゲートを用いるため、従来の受信器は、送信されたＤＥＩを反映する正式なＤＥＩを回復する。
【００４０】
しかし、サイドチャネルデータの送信における設計者のＤＥｏｕｔ信号の使用が重要であることについては考慮に値する。とりわけ、ＶＥＳＡ（ｖｉｄｅｏ ｅｌｅｃｔｒｏｎｉｃｓ ｓｔａｎｄａｒｄｓ ａｓｓｏｃｉａｔｉｏｎ）は、それぞれのＴＭＤＳチャネルにおいて送信されるＤＥｏｕｔ信号についての規格を提供する。これらの規格は、従来の送信器および受信器に対する新しい送信器および受信器の相互運用性を維持するための手助けとなる。
【００４１】
ＶＥＳＡ規格は、下記を含む多くの問題点を扱っている。ＴＭＤＳ受信器は、すべてのデータ不活性期間の最初か最後のいずれかにおける連続するデータ不活性期間が少なくとも１０クロックあるときに最もよく作動する位相トラッキングまたはバイトアライメントを実行する。加えて、ＴＭＤＳ受信器は、チャネル間の遅れによる差を補償するために試行される相互チャネル間の同期化を実行する。それぞれのチャネルにおけるＤＥＩ信号の最後に立った端部は、にそれぞれのチャネルに適用される相互チャネル間の同期化ロジックの要因となる。この結果、ＤＥｏｕｔ信号は、少なくとも２つの形式をとり得る。すなわち、１）ＤＥの立ち下り端の後１０クロック周期の間（位相トラッキングの間）およびＤＥＩの立ち上がり端の前２クロック周期の間（チャネル同期化の間）で変化せず、２）ＤＥＩの立ち下がり端の後は制限がなく、ＤＥ立ち上がり端の前１０クロック周期の間（位相トラッキングおよびチャネル同期化の双方の間）で変化しない。加えて、ＤＥｏｕｔ信号は、制御信号の立ち上がり端または立ち下がり端に続く少なくとも１クロックの間、ロー状態となるべきである。
【００４２】
図３Ｂに示されるように（目盛りは示されていないが）、ＤＥｏｕｔ信号の第１の形式によると、ＴＭＤＳシステムは、ＤＥＩ立ち下がり端の後少なくとも１０クロックの間およびＤＥＩ立ち上がり端の前少なくとも２クロックの間、ＤＥＩ信号を変化させず、ＴＭＤＳシステムは、ＤＥＩ信号の端部周辺のある期間においてスペシャルキャラクタを使用し続ける。最後に、ＤＥｏｕｔ信号は、制御信号の立ち上がり端または立ち下がり端に続く少なくとも１クロックの間、デアサートされる。ＤＥｏｕｔ信号の第２の形式によると、ＴＭＤＳシステムは、ＤＥＩ立ち上がり端の前少なくとも１０クロックの間ＤＥＩ信号を変化させず、ＤＥＩ信号は、制御信号の立ち上がり端または立ち下がり端に続く少なくとも１クロックの間、デアサートされる。
【００４３】
従来のＶＥＳＡ規格において、設計者は、サイドチャネルデータを含めるための冗長なＤＥＩ信号を変化させることによってサイドチャネルデータを送信するための既存のＴＭＤＳ回線を変更することができる。図１および２に示されるように、本発明に係るサイドチャネルデータを送信するための一実施形態における送信器２０は、チャネル１のサイドチャネルデータを記憶するＦＩＦＯ９８を具備している。ＦＩＦＯ９８は、第１入力であるマルチプレクサ９０にサイドチャネルデータＳ［０：７］を供給する。データキャプチャロジック２２は、ＦＩＦＯ９８にサイドチャネルデータを供給する、または、サイドチャネルデータがデータキャプチャロジック２２から独立して供給される。加えて、データキャプチャロジック２２は、第２入力であるマルチプレクサ９０にビデオデータＤＩ［８：１５］を供給する。ＤＥｉｎ、すなわち、ＤＥＩは、マルチプレクサ９０に制御される。ＤＥＩがアサートされると、マルチプレクサ９０は、ビデオデータＤＩ［８：１５］をエンコーダに供給する。ＤＥＩがデアサートされると、マルチプレクサ９０は、サイドチャネルデータＳ［０：７］をエンコーダに供給する。ＦＩＦＯ１００およびマルチプレクサ９４は、ＦＩＦＯ９８およびマルチプレクサ９２がチャネル１において果たすのと同様の機能をチャネル２において果たすものである。
【００４４】
送信器もまた、チャネル１においてＤＥｏｕｔ信号を供給するためのＤＥｏｕｔ制御ロジック９２を具備している。データキャプチャロジックは、コントロール０、コントロール１およびＤＥＩ信号をＤＥｏｕｔ制御ロジック９２の第１、第２および第３入力にそれぞれ供給する。ＤＥｏｕｔ制御ロジック９６は、ＤＥｏｕｔ制御ロジック９２がチャネル１において果たすのと同様の機能をチャネル２において果たすものである。
【００４５】
図３Ａに示されるＤＥｏｕｔ制御ロジック９２，９６のように、コントロール０／２信号は、ＸＮＯＲゲート１１０の第１入力である。遅延回路１０２を通過した後のコントロール０／２信号もまた、ＸＮＯＲゲート１１０の第２入力となる。図示される遅延回路は、遅延期間がｎＴである。ここで、Ｔは、１クロックの保持期間であり、ｎは、整数である。同様に、コントロール１／３信号は、ＸＮＯＲゲート１１２の第１入力である。遅延回路１０４を通過した後のコントロール１／３信号もまたＸＮＯＲ１１２の第２入力となる。
【００４６】
上記のＤＥｏｕｔの第１の形式を形成するために、システムは、任意ロジック１１３を具備している。この場合、インバータ１０８に通過した後のＤＥＩ信号は、ＮＡＮＤゲート１１４の第１入力である。遅延回路１０６を通過した後のＤＥＩ信号もまた、ＮＡＮＤゲート１１４の第２入力となる。再び、図示される遅延回路１０６は、遅延期間がｎＴである。ここで、Ｔは、１クロックの保持期間であり、ｎは、整数である。整数ｎは、遅延回路１０２，１０４，１０６で異なり得る。一実施形態において、遅延回路１０６は、ＴＭＤＳ受信器により実行される位相トラッキングを円滑にするために、少なくとも１０クロックの遅延を生じている。
【００４７】
最後に、図３Ａおよび図３Ｃに示されるように、ＤＥｏｕｔ制御ロジック９２，９６は、ＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック１１９を具備している。一実施形態において、ＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック１１９は、カウンタロジック１１８およびＲＳフリップフロップ１２０を具備している。ＤＥＩもしくは遅延ＤＥｉｎ、すなわち、ＤＥｄ信号およびドットクロックによって入力されたカウンタロジック１１８の出力は、ＲＳフリップフロップ１２０のセット入力に出力される。ＤＥＩ信号から抽出されたタイミングに基いて、カウンタロジック１１８／ＲＳフリップフロップ１２０の連結は、ＤＥＩの立ち上がり端の位置を予想して信号を発生する。ＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック１１９は、フラットパネルディスプレイに用いられる従来型の「タイミングコントローラ」に基いて設計可能である。
【００４８】
図３Ｃに示されるように、カウンタロジック１１８は、ＤＥＩの立ち上がり端の位置を予想するために要求されるタイミングを抽出する。当該要求されるタイミングは、外部コントローラ、ＰＲＯＭ、設計時に設定された工場初期値のいずれかによりプログラムされる。例えば、図３Ｃに示されるように、カウンタロジック１１８は、ｍ＝Ｎ−ｎの値に初期化される。ここで、Ｎは、水平時間（水平時間は、１回線のデータ期間および水平空白期間の合計である）におけるクロック数であり、ｎは、ＤＥｏｕｔ信号がロー状態となるＤＥＩ立ち上がり端の前のクロック数である。プログラムされるまたは抽出されるのに必要なタイミングは、１）水平期間の長さ、２）垂直空白期間（ＶＥＳＡ規格にしたがって、この垂直空白期間は、Ｈ同期信号が固定周波数で自由継続されるために水平空白時間の倍数でなければならず、垂直空白期間は、水平期間１つより長くなる）の長さ、３）２つの垂直空白期間の間にある水平期間の数である。
【００４９】
システムは、連続したＤＥ立ち上がり端の間のクロック数を数えることにより水平期間を演算する。ＤＥ立ち上がり端の間の２つの連続する長さは、同様または互いのクロック数のうちの小さいクロック数以内という結果になる。例えば、その差が２クロックであるとき、そのときに測定された長さは、水平期間として想定される。この想定は、妥当である。なぜなら、大抵のディスプレイシステムにおいて、水平期間は、定数であり、フレームあたり少なくとも２つのディスプレイ回線があるからである。
【００５０】
いったん、システムが水平時間を演算すると、システムは、垂直空白期間の間にある水平期間の数（水平期間の長さではない）を数えることができる。垂直空白期間が一般的に水平期間より長いため、垂直空白期間は、確認することができる。水平空白期間は、水平期間（水平空白期間および水平データ期間の合計）より短いため、垂直空白期間は、水平空白期間より長く、この性質は、水平空白期間に対する垂直空白期間の検出を可能にする。また、システムは、垂直空白期間の長さも演算する。
【００５１】
いったん、システムが３つの値のすべてを演算すると、システムは、従来の方法を用いてＤＥＩの立ち上がり端の位置を演算する。システムは、ＤＥＩの立ち上がり端の位置を予想することができるため、ＤＥＩ立ち上がり端が来るよりも早く端部を発生させることができる。
【００５２】
図１０に示されるように、一実施形態におけるＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック１１９は、以下を具備している。まず、リセット可能なカウンタＸ１、つまり、ＤＥの立ち下がりにおいてリセットするものは、２つの入力と１つの出力データバスとを具備している。出力データバスの幅は、カウンタが実行される間のビット数に依存する。第１入力は、ＤＥＩのリセット入力として用いられる。第２入力は、カウンタに用いられるドットクロックである。カウンタＸ１の実施形態は、リセッタブル１２ビットカウンタである。この例は、存在するディスプレイシステムの大部分をカバーする。
【００５３】
カウンタＸ１の出力データバスは、ＤＥＩの立ち下がり端においてラッチされる。内部において、信号が出力ラッチのセットアップ時間を乱さないように、出力データバスがラッチされた後、リセット信号は、正しく適用される。出力ラッチのためのラッチ配列Ｘ２は、水平期間を包含している。次のＤＥ期間において、この値は、比較に用いられ、この値は、Ｖ同期期間を表すＤＥ期間を除くＤＥ期間ごとに更新される。
【００５４】
システムは、２つの入力バスおよび１ビット出力を有するデータ比較器ブロックＸ４を具備する。第１入力バスは、ラッチ配列Ｘ２から入力され、第２入力バスは、カウンタＸ１から入力される。出力は、双方のバス入力が同時に入力されたときに設定（設定のレベルは、ロジック要求に依存して任意に定義可能である）される。このとき、データ比較器ブロックＸ４の出力は、ＤＥＩ立ち上がり端を予想するのに用いられる。
【００５５】
図１１に示されるように、他のカウンタＸ３は、Ｖ同期空白期間を検出するためにＤＥのロー状態の長さを記録する。他のラッチ配列Ｘ５は、カウンタＸ３の出力をラッチする。カウンタＸ３およびラッチ配列Ｘ５を比較する比較器Ｘ４’は、空白期間がＶ同期空白期間か否かを指示する。
【００５６】
このとき、減算器Ｘ６は、図１２に示されるように、ＤＥ立ち上がり端よりｎクロックだけ早い端部の発生を補佐する。減算器Ｘ６は、２つの入力バスおよび１つの出力バスを具備する。第１入力は、ラッチ配列Ｘ２から入力される。第２入力は、固定整数値「ｎ」が入力される。この値は、また、外部手段または内部制御による設定または内部／外部規定値によりプログラムされ得る。このとき、減算器Ｘ６の出力は、減算器Ｘ６の第１入力および第２入力の減算値として出力される。もう１つの比較器Ｘ７は、カウンタＸ１からの第１入力および減算器Ｘ６からの第２入力を具備し、ＤＥ立ち上がり端よりｎクロック早い端部の位置を指示する出力を具備している。結果として、図３Ｃに示されるように、ＤＥＩ信号は、ＲＳフリップフロップ１２０の入力をリセットするために通過する。
【００５７】
他の実施形態において、すべての入力データストリームがサイドチャネルを含んでおり、初期データの立ち上がり端以前に適正な空白期間を発生するために必要な周期の数だけデータが遅延して、ＦＩＦＯを通して入力される。本実施形態によると、初期データの立ち上がり端が検索されたとき、空白期間が開始される。このとき、遅延したデータがシステムの入力に着くと、正しい空白期間が発生されるだろう。
【００５８】
図３Ａおよび図３Ｃに示されるように、ＸＮＯＲゲート１１０、ＸＮＯＲゲート１１２、ＮＡＮＤゲート１１４およびＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック１１９の出力は、第１、第２、第３および第４入力の４つの入力としてＡＮＤゲート１１６に入力される。ＡＮＤゲート１１６の入力およびＤＥＩ信号は、２つの入力としてＯＲゲート１１７に入力される。ＯＲゲート１１７は、ＤＥＩハイ状態の期間の制御信号入力についての誤った伝送によって生じる要求しないＤＥｏｕｔの伝送を防止する。ＯＲゲート１１７の出力、すなわち、ＤＥｏｕｔは、エンコーダ、例えば、チャネル１またはチャネル２エンコーダを通過する。エンコーダ５０Ａ，５２Ａ，５４Ａは、従来のエンコーダ、例えば、ＴＭＤＳエンコーダであり、そのようなエンコーダは、前述した１９９９年１０月２６日発行の米国特許５９７４４６４号公報「ＤＣバランス符号化を用いた高速シリアルビデオ信号伝送」に示されている。図１に示されるように、ＤＥｏｕｔ信号であるＤＥｏｕｔ１，ＤＥｏｕｔ２はまた、ＦＩＦＯ９８，１００およびマルチプレクサ９０，９４にそれぞれフィードバックされる。
【００５９】
図３Ｂは、ＤＥＩ信号、制御信号（例えば、コントロール０またはコントロール１）およびその結果であるＤＥｏｕｔ信号における時間の関係を示すものである。図３Ａおよび図３Ｂに示されるように、一実施形態のＤＥｏｕｔ制御ロジックにおいて、ＮＡＮＤ１１４の出力は、時刻ｔ０およびｔ１の間でＤＥｏｕｔにおける第１デアサート期間を出力する。このＤＥｏｕｔにおける空白期間は、位相トラッキングを円滑にする。また、制御信号の１つ、例えば、コントロール０またはコントロール１の伝送に対してＸＮＯＲゲート１１０，１１２は、時刻ｔ２およびｔ３の間および時刻ｔ４およびｔ５の間の第２および第３の空白期間が示されるような、ＤＥｏｕｔにおける空白期間を出力する。
【００６０】
結果的に、ＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック１１９は、時刻ｔ６およびｔ７の間のＤＥｏｕｔにおける空白期間を出力する。一実施形態において、時刻ｔ６およびｔ７の間の空白期間は、ＴＭＤＳ受信器によって実行される相互チャネル間同期化を円滑にするために、少なくとも２クロックある。上記のように、ビデオ回線設計者は、カウンタロジック／ＲＳフリップフロップ連結１１８，１２０を設計して、変化するが予想できるＤＥＩ空白期間の長さを演算することによって適正な長さおよび適正な位置の空白期間を出力させることができる。アナログ技術において、ＤＥＩ期間は、２％程度の長さ変化を体験することができる。デジタルディスプレイ技術においては、たった１または２クロックの変化分だけがディスプレイの質に影響するだけである。それゆえ、システム、例えば、カウンタロジック／ＲＳフリップフロップ連結１１８，１２０は、ＤＥＩ期間を比較するとき、システムは、ＤＥＩ期間における変化を許容すべきである。当業者の目から見ると、ＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック１１９によって得られる機能に代わる実施形態が多くあるといえる。
【００６１】
ＤＥｏｕｔ制御ロジック９２，９６の他の実施形態において、位相トラッキングのためにＤＥがロー状態の期間は、時刻ｔ６およびｔ７の間の期間に生じ、時刻ｔ０およびｔ１の間の期間には起こらない。この他実施形態において、チャネル２ＤＥｏｕｔ制御ロジック９６は、コントロール２、コントロール３およびＤＥＩ信号が入力として用いられており、先に述べたように、チャネル１ＤＥｏｕｔ制御ロジック９２と同様に作動する。以下で明らかになるように、ＤＥｏｕｔ制御ロジックによって、チャネル１およびチャネル２におけるエンコーダは、ＤＥｏｕｔがアサートしたとき、例えば、時刻ｔ１およびｔ２の間、時刻ｔ３およびｔ４の間、時刻ｔ５およびｔ６の間に、サイドチャネルデータを送信する。
【００６２】
ここで、図４に示されるような、ＴＭＤＳ回線の受信器について考えると、受信器６０は、ビデオデータ、サイドチャネルデータ、制御信号およびＤＥＩ信号を回復させる。チャネル０におけるデコーダ５０Ｂは、回復したＤＥ信号、すなわち、ＤＥｏｕｔ０を出力する。同様に、チャネル１およびチャネル２におけるデコーダ５２Ｂ，５４Ｂは、回復したＤＥ信号ＤＥｏｕｔ１，ＤＥｏｕｔ２をそれぞれ出力する。ＤＥｏｕｔ１は、ＤＥｏｕｔロジックブロック９２から出力されたＤＥｏｕｔ信号を表す。同様にＤＥｏｕｔ２は、ＤＥｏｕｔロジックブロック９６から出力されたＤＥｏｕｔ信号を表す。図１および図６に示されるように、ＤＥｏｕｔ０は、ＤＥＩ信号を入力とするＤＥｏｕｔ０ロジック回路８８から出力され、または、単にＤＥＩ信号を出力する。ＤＥｏｕｔ０信号、ＤＥｏｕｔ１信号およびＤＥｏｕｔ２信号は、ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジック１９９の第１入力、第２入力および第３入力である。ロジック１１９は、ＤＥｏｕｔ０信号、ＤＥｏｕｔ１信号およびＤＥｏｕｔ２信号を通過してＡＮＤゲート１２２の３つの入力に到達する。
【００６３】
ＡＮＤゲート１２２の出力は、インバータ１２４を通過した後、ＡＮＤゲート１２６の第１入力に入力される。ＤＥｏｕｔ１は、ＡＮＤゲート１２６の第２入力となる。ＡＮＤゲート１２６の出力は、ＦＩＦＯ入力制御信号Ｓ１となる。ＦＩＦＯ入力制御信号Ｓ１は、ＤＥｏｕｔがハイ状態でＤＥＩがロー状態のときに指示される。言い換えると、アサートされたＦＩＦＯ入力制御信号Ｓ１は、チャネル１においてサイドチャネルデータの伝送を指示する。同様に、インバータ１２４の出力は、ＡＮＤゲート１２８の第１入力である。ＤＥｏｕｔ２は、ＡＮＤゲート１２８の第２入力である。ＡＮＤゲート１２８の出力は、ＦＩＦＯ入力制御信号Ｓ２である。アサートされたＦＩＦＯ入力制御信号Ｓ２は、チャネル２においてサイドチャネルデータの伝送を指示する。ＡＮＤゲート１２２、インバータ１２４、およびＡＮＤゲート１２６，１２８は、集まって、ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジック１９９を形成する。
【００６４】
また、チャネル１および２のデコーダ５２Ｂ，５４Ｂは、出力データ信号Ｄ１，Ｄ２をそれぞれ出力する。これらのデータ信号は、初期データ（例えば、ビデオデータ）およびサイドチャネルデータの双方を含んでいる。図５に示されるように、データ信号Ｄ１は、デマルチプレクサ１４０に入力される。デマルチプレクサ１４０は、ＤＥＩによって制御され、サイドチャネルデータＳ［０：７］から初期データＤ［８：１５］を分離する。そのとき、サイドチャネルデータＳ［０：７］は、入力制御信号Ｓ１により制御されたＦＩＦＯ１３０に入力される。
【００６５】
同様にして、データ信号Ｄ２は、デマルチプレクサ１４４に入力される。デマルチプレクサ１４４は、ＤＥＩにより制御され、サイドチャネルデータＳ［８：１５］から初期データＤ［１６：２３］を分離する。そのとき、サイドチャネルデータＳ［８：１５］は、入力制御信号Ｓ２により制御されたＦＩＦＯ１３２に入力される。このように、本発明に係る受信器の一実施形態は、チャネル１および２において送信されるサイドチャネルデータを回復させる。当業者の目で見れば、本発明に係る高速デジタル伝送システムは、個々のチャネルにおいてまたはチャネルの連結によってサイドチャネルデータを送信することができる。さらに、本発明に係る技術およびシステムは、さまざまな高速デジタル通信回線、例えば、２またはそれ以上のチャネルを有する回線に適用可能である。
【００６６】
図１に示される送信器の一実施形態は、チャネル０においてサイドチャネルデータを送信しない。しかし、図７および８に示されるように、受信器内でＤＥｏｕｔ信号、例えば、ＤＥｏｕｔ０，ＤＥｏｕｔ１，ＤＥｏｕｔ２のそれぞれを受信するＡＮＤゲート１２２がある限り、最終的なＤＥＩは、送信されたＤＥＩを反映され、伝送システムは、初期データを危険にさらすことはないだろう。チャネル１および２におけるサイドチャネルデータの伝送に加えてチャネル０におけるサイドチャネルデータの伝送を行う際、本発明に係る受信器の一実施形態は、図４および７に示されるように、２入力１出力を有するＡＮＤゲート１２３をさらに具備する。第１入力は、ＤＥｏｕｔ０信号を受信する。第２入力は、インバータ１２４の出力を受信し、出力は、チャネル０のサイドチャネルＦＩＦＯにおけるＦＩＦＯ制御信号を出力する。加えて、チャネル０デコーダＤ０からのデータは、デマルチプレクサ１４０，１４４と同様のデマルチプレクサに入力されるだろう。
【００６７】
作用としては、図９に示されるように、本発明に係る一実施形態の送信器２０は、まず、２００において伝送する初期データおよびサイドチャネルデータを受信する。このとき、送信器２０は、２０２においてチャネル０初期データおよびＤＥｏｕｔ０データをシリアルストリームに符号化する。また、送信器２０は、２０４においてチャネル１のサイドチャネルデータの移送を円滑にするためにチャネル１ＤＥｏｕｔ信号を出力する。チャネル１ＤＥｏｕｔ信号は、少なくとも一部は、ＤＥＩ信号に基いている。このとき、送信器２０は、２０６においてチャネル１初期データ、チャネル１サイドチャネルデータおよびＤＥｏｕｔ１信号をシリアルストリームに符号化する。最後に、送信器２０は、２０８においてチャネル０およびチャネル１において符号化されたデータを送信する。
【００６８】
このとき、受信器６０は、２０９において送信されたデータを受信し、２１０においてチャネル０データおよびＤＥｏｕｔ０データを復号化する。また、受信器６０は、２１２においてチャネル１データおよびＤＥｏｕｔ１データを復号化する。受信器６０は、２１４においてＤＥＩ信号およびチャネル１ＦＩＦＯ制御信号を回復する。また、受信器６０は、２１６においてチャネル０復号化データを、２１８においてチャネル１復号化データを、回復する。最後に、受信器６０は、２２０において回復されたチャネル０データ、チャネル１データ、ＤＥＩ信号およびチャネル１ＦＩＦＯ制御信号を用いて、初期データおよびサイドチャネルデータを回復する。上記のように、デマルチプレクサは、一実施形態にしたがって２２０において初期データおよびサイドチャネルデータの回復を実行する。
【００６９】
上記より、本発明に係る高速デジタル通信回線においてサイドチャネルデータを送信するための新しく有効なシステムおよび方法が開示される。本発明の実施形態は、既存の装置を用いて相互運用性を維持しつつサイドチャネルデータを送信する。一実施形態のＤＥｏｕｔ制御ロジック９２，９６は、ＴＭＤＳ受信器によって実行される位相トラッキングを円滑にするために、それぞれのＤＥＩ不活性期間の最初において少なくとも１０クロックのデータ不活性期間を有するＤＥｏｕｔ信号を供給する。加えて、本実施形態のＤＥｏｕｔ制御ロジックは、ＴＭＤＳ受信器によって実行される相互チャネル間同期化を円滑にするために、それぞれのＤＥＩ不活性期間の最後において少なくとも２クロックのデータ不活性期間を有するＤＥｏｕｔ信号を供給する。他実施形態のＤＥｏｕｔ制御ロジック９２，９６は、ＴＭＤＳ受信器によって実行される位相トラッキングおよび相互チャネル間同期化を円滑にするために、それぞれのＤＥＩ不活性期間の最後において少なくとも１０クロックのデータ不活性期間を有するＤＥｏｕｔ信号を供給する。最後に、当該ＤＥｏｕｔ制御ロジック９２，９６は、ＴＭＤＳ受信器により制御信号の回復を円滑にするために、制御信号における伝送の後にロー状態の期間を有するＤＥｏｕｔ信号を供給する。
【００７０】
本発明に係る実施形態には、１０クロックデータ不活性きかんをより短くまたはより長くして構成することができる。再同期化のためのより長い不活性期間は、より強靭な回線となる。よって、得られた強靭な回線は、それぞれの短い不活性期間において低ビット誤り率を維持することができ、本発明に従うより大きいバンド幅を得るために不活性期間をより多く利用することができる。回線がそれぞれ強靭でなくても、データ不活性期間が増大することによって、初期データチャネルにおいて要求されるビット誤り率を得ることができる。物理的不活性期間の長さは、設計段階で決定することができ、実行時間で構成することができる。
【００７１】
一実施形態において、チャネル０（青チャネル）は、変更されず、チャネル１（緑）およびチャネル２（赤）は、サイドチャネルデータを送信する。本発明に係るビデオ回線は、既存の回線が制御キャラクタを用いて送信することができるより長いサイドチャネルデータを送信することができる。加えて、受信器は、データ同期化のために制御キャラクタを用いる。一般的なシリアル回線におけるバンド外キャラクタは、同期化に用いられる。例えば、ＴＭＤＳにおいて、回線は、多くの伝送端を有するバンド外キャラクタからのタイミング情報を抽出するため、同期化の大部分は、バンド外キャラクタが伝送されるときに行なわれる。このように、本発明に係るシステムおよび方法に従うサイドチャネルデータの送信は、制御キャラクタを用いるのとは対照的に、位相トラッキング過程からの損失がない。
【００７２】
結果として、本発明に係る実施形態は、制御キャラクタを用いてサイドチャネルデータを送信するシステムより信号の完全性が改善されることとなる。とりわけ、ＴＭＤＳにおいて生じた同期作業は、送信された制御キャラクタのうち重複したり損失となったりする結果となる。本発明においては、サイドチャネルデータが制御キャラクタとしてではなくデータとして送信されるので、同期作業に伴う損失や重複が生じない。このように、本発明は、サイドチャネルデータを移送するための制御信号を用いる方法に比して、サイドチャネルデータの損失や重複を減少させる効果がある。
【００７３】
上記のように、本発明は、バンド内およびバンド外キャラクタを用いて伝送システムが内容データおよびデータイネーブル信号データをを符号化する１より多いデータ回線を有するさまざまなシリアルインターフェイス伝送システムに適用可能である。図６に示されるように、本発明に係る送信器の他実施形態は、データキャプチャロジックブロック、ＦＩＦＯ９８、マルチプレクサ９０、チャネル１ＤＥｏｕｔ制御ロジック９２および２つのデータエンコーダ、例えば、５０Ａ，５２Ａを具備している。本実施形態は、制御信号を符号化せず、２つのチャネルを用いている。このように、図３Ａに示されるように、ＤＥｏｕｔ制御ロジック９２は、制御出力を持たず、遅延要素１０２，１０４およびＸＮＯＲゲート１１０，１１２を持たない。加えて、送信器は、チャネル０ＤＥｏｕｔ制御ロジック８８を具備するか、ＤＥＩ信号をエンコーダ５０Ａに直接通過させる。
【００７４】
一応用例として、受信システムは、スピーカへオーディオデータを供給するために送信されたサイドチャネルを用いることができる。水平走査率が数１０ｋＨｚの範囲であるため、緩衝のために数語あれば、設備の質の維持には十分である。一般に、オーディオデータは、高いバンド幅は要求されない。例えば、設計されたオーディオ信号のカットオフ周波数は、十分なナイキストバンド幅を供給する２０ｋＨｚ，４０ｋＨｚサンプリングである。システムが２０ビットの解像度を用い、ステレオがモノラルのデータ率のきっちり２倍であると仮定した場合、当該データ率は、１．６Ｍｂｐｓとなる。サイドチャネルにおいて本発明に係るシステムは、クロックあたり１６ビットの情報を送信することができるため、システムは、１００ｋ単語／ｓを送信する必要がある。典型的な水平期間は、だいたい２０ｕｓである。これは、だいたい５０ｋＨｚに一致する。それゆえ、システムは、この例において継続的にオーディオを作動させるのに、ＦＩＦＯの２単語あればよいこととなる。
【００７５】
他の応用例として、サイドチャネルデータは、データをジョイスティック、キーボード、マウス、またはマイクロフォンのような周辺機器に供給することができる。
【００７６】
サイドチャネルデータは、セットトップボックス、従来のコンピュータ、ＤＶＤプレイヤ、ゲームコンソール、またはビデオカメラ等のさまざまなソースを具備することができる。また、受信器は、従来のコンピュータディスプレイ、テレビ、またはプロジェクタのようなさまざまな製品に設置することができる。
【００７７】
本発明に係るシステムの一実施形態が送信できるデータの量は、一般的に２％から２０％の間である空白期間の割合に依存し、関係するディスプレイ形式に依存する。空白期間の割合が２５％で、ディスプレイ形式がＡＴＳＣ４８０ｉであるとき、本発明に係るシステムは、空白期間における特有のチャネルを通じて移送される制御信号における伝送がない場合で、システムが受信器の同期のための物理的空白期間が１０クロック周期であるとの仮定において、１回線あたり１４４バイトのサイドチャネルデータを送信することができる。
【００７８】
上記のように、本発明に係る実施形態に従う方法は、たとえサイドチャネルデータが存在しなくても同期信号の位置を維持する。しかし、Ｈ同期およびＶ同期信号を符号化しない本発明の実施形態は、内容データ率を供給しないかもしれない。データ率の変化は、符号化言語におけるＨ同期およびＶ同期信号の平行特性によるものである。ＤＥｏｕｔは、デアサートされなければならないので、双方の信号が同時に切り替わるか、片方の信号がある時刻に切り替わるかに関わらず、データ率は、それらの信号における伝送の相対位置に従って変化し得る。加えて、本発明の方法によって供給されるサイドチャネルを通じて移送されるデータの待ち時間も移送される制御信号の伝送密度によって変化し得る。内容データ率の保証がビデオ信号の完全性（同期信号タイミングスクランブルに関する暗号化体系を有しないビデオシステムのような）より高い優先順位にある場合、本発明の他実施形態は、Ｈ同期およびＶ同期信号を符号化することを含めることもできる。いずれにせよ、Ｈ同期およびＶ同期信号の符号化が従来回線の使用において一般的に互換性がないため、データ伝送前の回線の互換性をチェックする手段となる。
【００７９】
上記発明の実施形態の記載において、チャネル０、チャネル１、およびチャネル２のような特定のチャネルを用いたのは、単に参照が容易であるためである。例えば、従来のＤＥ信号をチャネル０として用いるいずれのチャネルに着いても参照可能である。
【００８０】
本発明の一実施形態によると、比較的強靭なＤＥ回復ロジックを受信器に設計することができる。例えば、当該ロジックは、グリッチフィルタを具備することができる。送信器がＥＤＩＤ（Ｅｘｔｅｎｄｅｄ Ｄｉｓｐｌａｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｄａｔａ）やＤＤＣ（Ｄｉｓｐｌａｙ Ｄａｔａ Ｃｈａｎｎｅｌ）のような方法規格による比較的強靭な受信器の存在の指示を受けると、伝送システムは、変化しないＤＥ信号、例えば、チャネル０が伝送されなければチャネルを通じて追加データを送信することができる。あるいは、伝送システムは、ランダム誤りが比較的強靭な受信器によって透過するため、変化しないＤＥ信号を伝送するチャネルとして最もよくないチャネルを割り当てることができる。
【００８１】
一実施形態によると、変化しないＤＥ信号が伝送されるチャネルの選択は、通信回線の設計時または通信回線が実行されている間に行うことができる。このチャネルが通信回線が実行されている間に選択された場合、伝送システムは、送信器および受信器の間の通信における少なくとも一部に基いてチャネルを選択する、または、一方がチャネルを選択し他方に当該選択を伝達することができる。変化しないＤＥ信号を伝送するチャネルの選択のための一手段は、受信器がチャネルが変化しないＤＥ信号を送信するのに最適なチャネルかどうかを決定するために、それぞれのチャネルにおける既知の信号パターンを送信する送信器を具備している。このとき、受信器は、送信器に当該情報を伝送する。送信器がチャネルが変化しないＤＥ信号を伝送するかどうかを切り替えることができるとき、送信器は、当該選択を確認する。
【００８２】
以上の記載は、本発明のさまざまな実施形態の作用を説明したものであり、本発明を当該範囲に限定するものではない。本発明の範囲は、特許請求の範囲によってのみ定められるものである。上記より、本発明の要旨および範囲を包含するさらに多くの実施形態が当業者にとって明らかになるであろう。
【図面の簡単な説明】
【図１】
本発明に係る送信器の一実施形態を表す図である。
【図２】
図１のマルチプレクサを示す図である。
【図３Ａ】
図１のデータイネーブル出力（ＤＥｏｕｔ）制御ロジックの体系図である。
【図３Ｂ】
図３ＡのＤＥｏｕｔ制御ロジックのための入力および出力を示す図である。
【図３Ｃ】
図１のＤＥｏｕｔ制御ロジックの他の実施形態の体系図である。
【図４】
本発明に係る受信器の一実施形態を表す図である。
【図５】
図４のデコーダからデータを受信するためのデマルチプレクサを示す図である。
【図６】
本発明に係る送信器の他の実施形態を示す図である。
【図７】
本発明に係る受信器の他の実施形態を示す図である。
【図８】
図７の受信器のためのＤＥＩ信号およびＤＥｏｕｔ信号間の関係を示す図である。
【図９】
本発明に係る方法の一実施形態におけるステップを示すフローチャートである。
【図１０】
図３ＣのＤＥｏｕｔ制御ロジックに沿って用いるカウンタロジックの一部を示す体系図である。
【図１１】
図１０のカウンタロジックの追加部を示す体系図である。
【図１２】
図１０のカウンタロジックの他の追加部を示す体系図である。
【符号の説明】
２０  送信器
６０  受信器
５０Ａ，５２Ａ，５４Ａ  データエンコーダ
５０Ｂ，５２Ｂ，５４Ｂ  デコーダ
３０ｂ，３２ｂ，３４ｂ  データ回復モジュール
９０，９４  マルチプレクサ
９２，９６  ＤＥｏｕｔ制御ロジック
９８，１００，１３０，１３２  ＦＩＦＯ
１０２，１０４，１０６  遅延回路
１０８，１２４  インバータ
１１０，１１２  ＸＮＯＲゲート
１１４  ＮＡＮＤゲート
１１７  ＯＲゲート
１１９  ＤＥｏｕｔ相互チャネル間同期化コンプライアンスロジック
１２２，１２３，１２６，１２８  ＡＮＤゲート
１４０，１４４  デマルチプレクサ
１９９  ＤＥＩ信号およびＦＩＦＯ制御信号回復ロジック
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
2004522362.tif 000084
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