(57)【要約】【課題】ＣＭＯＳトランジスタを備える半導体装置において、ゲート絶縁膜と接する部分が金属シリサイド膜からなるゲートの仕事関数のマッチングと、ゲート電極低抵抗化との両立を実現する。【解決手段】半導体装置は、基板１００上にゲート絶縁膜１０２を介して形成されたゲート電極と、基板１００におけるゲート電極１２３の両側に形成されたソース領域及びドレイン領域１０６とをそれぞれ有する複数のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタは、ゲート電極としてＰＭＯＳゲート電極１２３を有するＰＭＯＳトランジスタを含み、ＰＭＯＳゲート電極１２３は、ゲート絶縁膜１０２と接する第１の部分１２３ａと、第１の部分１２３ａの上に位置し且つ第１の部分１２３ａよりもゲート長方向の幅が大きい第２の部分１２３ｂとを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板における前記ゲート電極の両側に形成されたソース領域及びドレイン領域とをそれぞれ有する複数のＭＯＳトランジスタを備え、
前記複数のＭＯＳトランジスタは、前記ゲート電極としてＰＭＯＳゲート電極を有するＰＭＯＳトランジスタを含み、
前記ＰＭＯＳゲート電極は、前記ゲート絶縁膜と接する第１の部分と、前記第１の部分の上に位置し且つ前記第１の部分よりもゲート長方向の幅が大きい第２の部分とを有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記ＰＭＯＳゲート電極は第１の金属シリサイド膜からなり、
前記複数のＭＯＳトランジスタは、前記ゲート電極として第２の金属シリサイド膜からなるＮＭＯＳゲート電極を有するＮＭＯＳトランジスタを含み、
前記ＰＭＯＳゲート電極の比抵抗は、前記ＮＭＯＳゲート電極の比抵抗よりも高いことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記ＰＭＯＳゲート電極はＮｉ3 Ｓｉ膜からなり、
前記ＮＭＯＳゲート電極はＮｉＳｉ膜からなることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つにおいて、
前記ソース領域及びドレイン領域の上に第３の金属シリサイド膜を備え、
前記第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることを特徴とする半導体装置。
【請求項５】
基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板における前記ゲート電極の両側に形成されたソース領域及びドレイン領域とをそれぞれ有する複数のＭＯＳトランジスタを備え、
前記複数のＭＯＳトランジスタは、前記ゲート電極としてＰＭＯＳゲート電極を有するＰＭＯＳトランジスタを含み、
前記ＰＭＯＳゲート電極は、前記ゲート絶縁膜と接する第１の部分と、前記第１の部分の上に位置する第２の部分とを有し、前記第２の部分のみ金属膜からなることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１の部分は第１の金属シリサイド膜からなり、
前記複数のＭＯＳトランジスタは、前記ゲート電極として第２の金属シリサイド膜からなるＮＭＯＳゲート電極を有するＮＭＯＳトランジスタを含み、
前記第１の部分の比抵抗は、前記ＮＭＯＳゲート電極の比抵抗よりも高いことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１の部分はＮｉ3 Ｓｉ膜からなり、
前記ＮＭＯＳゲート電極はＮｉＳｉ膜からなることを特徴とする半導体装置。
【請求項８】
請求項５〜７のいずれか１つにおいて、
前記ソース領域及びドレイン領域の上に第３の金属シリサイド膜を備え、
前記第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることを特徴とする半導体装置。
【請求項９】
基板上に、シリコンゲート電極と、前記基板における前記シリコンゲート電極の両側に位置する不純物層とをそれぞれ含む複数のＭＯＳトランジスタを形成する工程（ａ）と、
前記シリコンゲート電極及び前記不純物層を覆う層間絶縁膜を形成する工程（ｂ）と、
前記層間絶縁膜を除去することにより前記シリコンゲート電極上面を露出させる工程（ｃ）と、
前記複数のＭＯＳトランジスタのうちのＰＭＯＳトランジスタにおいて、前記シリコンゲート電極の上部一部を含む領域を除去してトレンチを形成する工程（ｄ）と、
前記ＰＭＯＳトランジスタにおける前記トレンチを充填し且つ第１の金属シリサイド膜からなるＰＭＯＳゲート電極を形成すると共に、前記複数のＭＯＳトランジスタのうちのＮＭＯＳトランジスタが備えるシリコンゲート電極を、第２の金属シリサイド膜からなるＮＭＯＳゲート電極に変換する工程（ｅ）とを備え、
工程（ｄ）において形成される前記トレンチの幅は、前記シリコンゲート電極のゲート長方向の幅よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
工程（ｃ）は、化学的機械研磨法により行なうことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９又は１０において、
工程（ｄ）と（ｅ）との間に、物理的スパッタエッチングにより前記トレンチ側壁上部の角を取り除きながら、前記シリコンゲート電極上に形成されている自然酸化膜を除去することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記物理的スパッタエッチングは、アルゴンプラズマを用いて行なうことを特徴等する半導体装置の製造方法。
【請求項１３】
請求項９又は１０において、
工程（ｄ）と（ｅ）との間に、ケミカルドライエッチングにより、前記トレンチの形状を維持するように、前記シリコンゲート電極上に形成されている自然酸化膜を除去することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記ケミカルドライエッチングは、ＮＦ3 ガスとＨ2 ガスとの混合ガスを用いて行なうことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９〜１４のいずれか１つにおいて、
前記工程（ｅ）において、前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜を形成するために、前記シリコンゲート電極上を覆うＮｉ膜を形成し、
前記第１の金属シリサイド膜はＮｉ3 Ｓｉ膜であり、前記第２の金属シリサイド膜はＮｉＳｉ膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９〜１５のいずれか１つにおいて、
前記工程（ｂ）の前に、前記不純物層上に第３の金属シリサイド膜を形成する工程を更に備え、
前記第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項９〜１６のいずれか１つにおいて、
工程（ｃ）は、前記複数のＭＯＳトランジスタのうちの一部を含むシリサイド化領域に対して行なうことにより、残りの前記ＭＯＳトランジスタを含む非シリサイド化領域においては前記シリコンゲート電極上に前記層間絶縁膜を残し、
工程（ｃ）において残した前記層間絶縁膜をマスクとして用いることにより、前記非シリサイド化領域の前記シリコンゲート電極がシリサイド化されるのを防ぐことを特徴とする半導体装置の製造方法。
【請求項１８】
基板上に、シリコンゲート電極と、前記基板における前記シリコンゲート電極の両側に位置する不純物層とをそれぞれ含む複数のＭＯＳトランジスタを形成する工程（ａ）と、
前記シリコンゲート電極及び前記不純物層を覆う層間絶縁膜を形成する工程（ｂ）と、
前記層間絶縁膜を除去することにより前記シリコンゲート電極上面を露出させる工程（ｃ）と、
前記複数のＭＯＳトランジスタのうちのＰＭＯＳトランジスタにおいて、前記シリコンゲート電極の上部一部を含む領域を除去してトレンチを形成する工程（ｄ）と、
前記ＰＭＯＳトランジスタにおける前記トレンチを充填し且つ第１の金属シリサイド膜からなるＰＭＯＳゲート電極を形成すると共に、前記複数のＭＯＳトランジスタのうちのＮＭＯＳトランジスタが備えるシリコンゲート電極を、第２の金属シリサイド膜からなるＮＭＯＳゲート電極に変換し、前記ＰＭＯＳゲート電極上には凹部を設けておく工程（ｅ）と、
前記ＰＭＯＳゲート電極上の前記凹部に、金属膜を構成する工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８において、
工程（ｃ）は、化学的機械研磨法により行なうことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８又は１９において、
前記工程（ｅ）において、前記トレンチの上部一部を残して充填するように前記ＰＭＯＳゲート電極を形成することにより、前記凹部を設けることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８又は１９において、
前記工程（ｅ）において、前記トレンチを充填するように形成した前記ＰＭＯＳゲート電極の上部一部を取り除くことにより、前記凹部を設けることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８〜２１のいずれか１つにおいて、
工程（ｄ）と（ｅ）との間に、物理的スパッタエッチングにより前記トレンチ側壁上部の角を取り除きながら、前記シリコンゲート電極上に形成されている自然酸化膜を除去することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８〜２１のいずれか１つにおいて、
前記物理的スパッタエッチングは、アルゴンプラズマを用いて行なうことを特徴等する半導体装置の製造方法。
【請求項２４】
請求項１８〜２１のいずれか１つにおいて、
工程（ｄ）と（ｅ）との間に、ケミカルドライエッチングにより、前記トレンチの形状を維持するように、前記シリコンゲート電極上に形成されている自然酸化膜を除去することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４において、
前記ケミカルドライエッチングは、ＮＦ3 ガスとＨ2 ガスとの混合ガスを用いて行なうことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１８〜２５のいずれか１つにおいて、
工程（ｅ）において、前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜を形成するために、前記シリコンゲート電極上を覆うＮｉ膜を形成し、
前記第１の金属シリサイド膜はＮｉ3 Ｓｉ膜であり、前記第２の金属シリサイド膜はＮｉＳｉ膜であることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項１８〜２６のいずれか１つにおいて、
工程（ｂ）の前に、前記不純物層上に第３の金属シリサイド膜を形成する工程を更に備え、
前記第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項１８〜２７のいずれか１つにおいて、
工程（ｃ）は、前記複数のＭＯＳトランジスタのうちの一部を含むシリサイド化領域に対して行なうことにより、残りの前記ＭＯＳトランジスタを含む非シリサイド化領域においては前記シリコンゲート電極上に前記層間絶縁膜を残し、
工程（ｃ）において残した前記層間絶縁膜をマスクとして用いることにより、前記非シリサイド化領域の前記シリコンゲート電極がシリサイド化されるのを防ぐことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関わり、特にシリサイド膜を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor ）トランジスタの微細化及び高速化に対応する為に、ホットキャリア耐性の向上を目的とするＬＤＤ（lightly doped drain ）構造と、ゲート電極、ソース領域及びドレイン電極領域をシリサイド化し低抵抗化するサリサイド技術とが採用されている。
【０００３】
従来、量産プロセスのシリサイド材料としては、コバルトジシリサイド（Ｃｏ2 Ｓｉ）膜が採用されていた。コバルトジシリサイド膜は、シリコン含有率が高い膜であるため、シリサイド反応後にシリコン基板側へ顕著に成長していく。このため，微細化が進むにつれてより浅接合を目指すデバイスには適さない。そこで、極浅接合を目指すデバイスに関し、従来用いられていたコバルトジシリサイド膜に代えて、シリコン含有率の低いニッケルシリサイド膜を用いる技術が提案され且つ導入されている。
【０００４】
しかし、ゲート電極の幅が５０ｎｍ前後にまで縮小され、従来のｐｏｌｙ−Ｓｉ／ＳｉＯＮ構造を用いながら微細化を進めることは、ＴＤＤＢ（Time Dependent Dielectric Breakdown ）、ＮＢＴＩ（Negative Bias Temperature Instability ）といった信頼性劣化の発生のために極めて困難と考えられる。
【０００５】
これに対する技術としては、ゲート絶縁膜を従来のＳｉＯＮ膜からＨｉｇｈ−ｋ材料に変更することが有力な候補となっている。Ｈｉｇｈ−ｋ膜としては、特に、ＨｆＳｉＯＮを用いるのが良いと考えられる。但し、このＨｆＳｉＯＮ等のＨｆをベースとするのＨｉｇｈ−ｋ材料は、ｐｏｌｙ−Ｓｉゲート電極とは相性が悪い。つまり、このようなＨｉｇｈ−ｋ材料とｐｏｌｙ−Ｓｉとの界面において、電気抵抗が大きくなる傾向がある。このため、メタルゲートを導入することが必要となる。
【０００６】
このための１つの方法としては、ＦＵＳＩ（Fully Silicided）ＮｉＳｉゲートと呼ばれ、ゲート電極の全体をシリサイド膜とするプロセスが知られている（非特許文献１及び２）。更に、仕事関数の観点から、ＮＭＯＳゲート電極はＮｉＳｉ、ＰＭＯＳゲート電極はＮｉ3 Ｓｉを用いて形成するデュアルゲート構造とすることが重要となっている。
【０００７】
図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）は、従来技術によるＦＵＳＩゲート電極を形成する製造工程を示す工程断面である。図１２（ａ）〜（ｄ）及び図１３（ａ）〜（ｃ）において、左側はＮチャネル領域であり、右側はＰチャネル領域である。これらを以下に説明する。
【０００８】
まず、図１２（ａ）に示すように、シリコン基板１０上におけるシャロートレンチ１１により区画された素子形成領域に、膜厚１．６ｎｍのゲート絶縁膜１２と、その上の膜厚１００ｎｍのポリシリコン膜からなるシリコンゲート電極１３ａ及び１３ｂとを形成する。ここで、シリコンゲート電極１３ａはＰＭＯＳゲート電極となるものであり、ゲート電極１３ｂはＮＭＯＳゲート電極となるものである。次に、シリコンゲート電極１３ａ及び１３ｂ上にハードマスク１４を形成し、シリコンゲート電極１３ａ及び１３ｂの側面を覆うようにサイドウォールスペーサ１５を形成する。更に、シリコン基板１０上において、シリコンゲート電極１３ａ及び１３ｂとサイドウォールスペーサ１５との両側の領域に、ソース領域又はドレイン領域である高濃度不純物層１６を自己整合的に形成し、高濃度不純物層１６上にニッケルシリサイド膜１７を形成する。尚、ハードマスク１４が形成されているために、シリサイド膜はシリコンゲート電極１３ａ及び１３ｂ上には形成されない。
【０００９】
この後、図１２（ｂ）に示すように、シリコン基板１０上にシリコンゲート電極１３ａ及び１３ｂ、ハードマスク１４及びニッケルシリサイド膜１７等を覆う層間絶縁膜１８として、膜厚２００ｎｍのシリコン酸化膜を形成する。
【００１０】
次に、図１２（ｃ）に示すように、層間絶縁膜１８を表面からＣＭＰ（chemical mechanical polishing、化学的機械研磨）法により研磨して平坦化し、シリコンゲート電極１３ａ及び１３ｂであるポリシリコン膜の表面を露出させる。このとき、シリコンゲート電極１３ａ及び１３ｂ上に形成されていたハードマスク１４は除去される。
【００１１】
次に、図１２（ｄ）に示すように、ＰＭＯＳゲート電極１３ａの上を開口したフォトレジスト膜１９を形成する。ＮＭＯＳゲート電極１３ｂ上については、フォトレジスト膜１９によって覆う。
【００１２】
次に、図１３（ａ）に示すように、ウェットエッチング法によりＰＭＯＳゲート電極１３ａのポリシリコン膜を上面から部分的に除去し、トレンチ２０を形成する。この後、フォトレジスト膜１９を除去する。この時点において、ＰＭＯＳゲート電極１３ａのポリシリコン膜は膜厚３０ｎｍ、ＮＭＯＳゲート電極１３ｂのポリシリコン膜は膜厚９０ｎｍ残している。
【００１３】
次に、図１３（ｂ）に示すように、層間絶縁膜１８を覆い且つトレンチ２０を充填するニッケル膜２１を形成する。続いて、３５０℃で且つ３０秒等の条件をもって一回目のＲＴＡ（rapid thermal annealing）処理を行なう。この後、未反応のニッケル膜２１の除去を行なう。このための洗浄液として、例えば、硫酸又は塩酸と過酸化水素水との混合物である酸性溶液と用いてる。また、洗浄液として、水酸化アンモニウムと過酸化水素水との混合物であるアルカリ性溶液を用いても良い。
【００１４】
次に、５５０℃で且つ３０秒等の条件による２回目のＲＴＡ処理を行なう。これにより、図１３（ｃ）に示すように、ＰＭＯＳゲート電極１３ａはＮｉ3 Ｓｉ、ＮＭＯＳゲート電極１３ｂはＮｉＳｉにより構成されるようになる。異なる組成のシリサイド膜となるのは、ポリシリコン膜を残していた膜厚が異なるためである。つまり、ポリシリコン膜が削られて薄くなっていたＰＭＯＳゲート電極１３ｂは、ポリシリコン膜が元の厚さのままであったＮＭＯＳゲート電極１３ａに比べてＳｉの少ない組成のシリサイドとなっている。
【非特許文献１】IEDM Tech,Dig.  (2003)315
【非特許文献２】Extended Abstract of SSDM 2004 p18
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、以上に説明した従来のＦＵＳＩゲートを有する半導体装置及びその製造方法には、以下のような問題が存在する。
【００１６】
従来のＦＵＳＩゲートを有する半導体装置では、図１３（ｃ）に示すように、ＮＭＯＳゲート電極１３ｂはＮｉＳｉ、ＰＭＯＳゲート電極１３ａはＮｉ3 Ｓｉによって形成されている。これは、Ｐチャネル領域とＮチャネル領域との両方において、それぞれの上方に形成されたゲート電極との仕事関数の最適化を行なうための構成である。
【００１７】
しかし、ＮｉＳｉとＮｉ3 Ｓｉとは、異なる抵抗を有する。図１４には、ニッケルシリサイドの比抵抗について、シリサイド化前に形成していたＮｉ膜とＳｉ膜との膜厚比に対する依存性を示す。つまり、Ｓｉ膜に対するＮｉ膜の膜厚比が０．６程度のとき、シリサイド化によって形成されるニッケルシリサイドの結晶相はＮｉＳｉとなり、その比抵抗は２０μΩ／ｃｍ程度である。これに対し、前記の比が１．７以上のとき、結晶相はＮｉ3 Ｓｉとなり、その比抵抗が１２０μΩ／ｃｍ程度である。このように、Ｎｉ3 Ｓｉは、ＮｉＳｉよりも６倍程度大きな比抵抗を有している。
【００１８】
このため、微細化を実現し且つ信頼性を確保した場合にも、ＰＭＯＳゲート電極の比抵抗が大きいと消費電力が高くなる危険性があり、問題となる。
【００１９】
従って、ＦＵＳＩゲートを有する半導体装置は、Ｎチャネル領域及びＰチャネル領域の両方において仕事関数の最適化を図りながら、低消費電力実現のためにゲート電極の高抵抗化を抑制することが必要となっている。
【００２０】
ここで、ＳＲＡＭの低消費電力化にはリーク電流の抑制が必要であり、その為にはロードトランジスタは小さくすることが望まれる。このようなロードトランジスタはＰＭＯＳであり、ＰＭＯＳゲートが高抵抗であるとロードトランジスタを大きくする事になるため、低消費電力化には逆行する。尚、ＳＲＡＭの高速化には、アクセストランジスタとドライブトランジスタ（共にＮＭＯＳ）のセル電流を稼ぐ必要がある。
【００２１】
以上に鑑みて、本発明の目的は、特に、シリサイド化されたゲート電極を有する場合において、ゲートの仕事関数マッチングとゲート電極低抵抗化との両立を実現する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
前記の目的を達成するため、本発明の第１の半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、基板におけるゲート電極の両側に形成されたソース領域及びドレイン領域とをそれぞれ有する複数のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタは、ゲート電極としてＰＭＯＳゲート電極を有するＰＭＯＳトランジスタを含み、ＰＭＯＳゲート電極は、ゲート絶縁膜と接する第１の部分と、第１の部分の上に位置し且つ第１の部分よりもゲート長方向の幅の大きい第２の部分とを有する。
【００２３】
第１の半導体装置によると、備えられているＭＯＳトランジスタのうちのＰＭＯＳトランジスタにおいて、ゲート電極のゲート絶縁膜と接する下方の部分については、要求されるゲート長に応じた幅を有する第１の部分とする。更に、該第一の部分の上に位置するように、第１の部分よりも幅の大きい第２の部分を設ける。このようにすると、ＰＭＯＳトランジスタのゲート電極を、必要なゲート長を有すると共に幅の大きい第２の部分のために抵抗が低減された、ＰＭＯＳゲート電極とすることができる。
【００２４】
この結果、ＰＭＯＳトランジスタと、複数のＭＯＳトランジスタに含まれるＮＭＯＳトランジスタとが、仕事関数のマッチングを目的として互いに異なる金属シリサイドによって形成されている場合にも、材料の違いによって生じるＰＭＯＳゲート電極とＮＭＯＳゲート電極との抵抗の違いを緩和することができる。
【００２５】
尚、第１の半導体装置において、ＰＭＯＳゲート電極は第１の金属シリサイド膜からなり、複数のＭＯＳトランジスタは、ゲート電極として第２の金属シリサイド膜からなるＮＭＯＳゲート電極を有するＮＭＯＳトランジスタを含み、ＰＭＯＳゲート電極の比抵抗は、ＮＭＯＳゲート電極の比抵抗よりも高い。
【００２６】
また、ＰＭＯＳゲート電極はＮｉ3 Ｓｉ膜からなり、ＮＭＯＳゲート電極はＮｉＳｉ膜からなることが好ましい。
【００２７】
このようにすると、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方において基板とゲート電極との仕事関数のマッチングを取ることができると共に、ＰＭＯＳゲート電極の方がＮＭＯＳゲート電極よりも高抵抗の金属シリサイドによって作られている際に、ゲート電極同士の抵抗の差を緩和することができる。
【００２８】
具体的なゲート電極の材料として、ＰＭＯＳゲート電極をＮｉ3 Ｓｉ膜、ＮＭＯＳゲート電極をＮｉＳｉ膜により形成すると、本発明の効果を具体的に実現することができる。
【００２９】
また、ソース領域及びドレイン領域の上に第３の金属シリサイド膜を備え、第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることが好ましい。
【００３０】
これにより、第１の半導体装置において、ソース領域及びドレイン領域に対するコンタクトを取った場合の抵抗を緩和することができる。
【００３１】
前記の目的を達成するため、本発明の第２の半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、基板におけるゲート電極の両側に形成されたソース領域及びドレイン領域とをそれぞれ有する複数のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタは、ゲート電極としてＰＭＯＳゲート電極を有するＰＭＯＳトランジスタを含み、ＰＭＯＳゲート電極は、ゲート絶縁膜と接する第１の部分と、第１の部分の上に位置する第２の部分とを有し、第２の部分のみ金属膜からなる。
【００３２】
第２の半導体装置によると、備えられているＭＯＳトランジスタのうちのＰＭＯＳトランジスタにおいて、ゲート電極のゲート絶縁膜と接する下方の部分を第１の部分とし、その上に位置する第２の部分を金属膜によって形成している。第２の部分を構成する金属膜の抵抗は第１の部分よりも低抵抗にすることができるから、ＰＭＯＳゲート電極の抵抗を全体として低減することが可能となる。ここで、本明細書において、金属シリサイド膜は金属膜には含まれないものと考える。
【００３３】
この結果、ＰＭＯＳトランジスタの第１の部分と、複数のＭＯＳトランジスタに含まれるＮＭＯＳトランジスタとが、仕事関数のマッチングを目的として互いに異なる金属シリサイドによって形成されている場合にも、材料の違いによって生じるＰＭＯＳゲート電極とＮＭＯＳゲート電極との抵抗の違いを緩和することができる。
【００３４】
尚、第２の半導体装置において、第１の部分は第１の金属シリサイド膜からなり、複数のＭＯＳトランジスタは、ゲート電極として第２の金属シリサイド膜からなるＮＭＯＳゲート電極を有するＮＭＯＳトランジスタを含み、第１の部分の比抵抗は、ＮＭＯＳゲート電極の比抵抗よりも高いことが好ましい。
【００３５】
このようにすると、金属シリサイド膜よりも低抵抗の金属シリサイド膜を得ることは容易であるから、ＰＭＯＳゲート電極について、第１の金属シリサイド膜によって全体を形成するのに比べて低抵抗とすることができる。ＰＭＯＳゲート電極を構成する第１の金属シリサイド膜の比抵抗が、ＮＭＯＳゲート電極を構成する第２の金属シリサイド膜の比抵抗に比べて大きいことから、ＰＭＯＳゲート電極の全体としての抵抗を低減してゲート電極同士の抵抗の差を抑える効果が確実に得られる。
【００３６】
また、第１の部分はＮｉ3 Ｓｉ膜からなり、ＮＭＯＳゲート電極はＮｉＳｉ膜からなることが好ましい。
【００３７】
このような材料を用いて第１及び第２の金属シリサイド膜を形成すると、本発明の効果が具体的に実現される。
【００３８】
また、ソース領域及びドレイン領域の上に第３の金属シリサイド膜を備え、第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることが好ましい。
【００３９】
これにより、第２の半導体装置において、ソース領域及びドレイン領域に対するコンタクトを取った場合の抵抗を緩和することができる。
【００４０】
前記の目的を達成するため、本発明の第１の半導体装置の製造方法は、基板上に、シリコンゲート電極と、基板におけるシリコンゲート電極の両側に位置する不純物層とをそれぞれ含む複数のＭＯＳトランジスタを形成する工程（ａ）と、シリコンゲート電極及び不純物層を覆う層間絶縁膜を形成する工程（ｂ）と、層間絶縁膜を除去することによりシリコンゲート電極上面を露出させる工程（ｃ）と、複数のＭＯＳトランジスタのうちのＰＭＯＳトランジスタにおいて、シリコンゲート電極の上部一部を含む領域を除去してトレンチを形成する工程（ｄ）と、ＰＭＯＳトランジスタにおけるトレンチを充填し且つ第１の金属シリサイド膜からなるＰＭＯＳゲート電極を形成すると共に、複数のＭＯＳトランジスタのうちのＮＭＯＳトランジスタが備えるシリコンゲート電極を、第２の金属シリサイド膜からなるＮＭＯＳゲート電極に変換する工程（ｅ）とを備え、工程（ｄ）において形成されるトレンチの幅は、前記シリコンゲート電極のゲート長方向の幅よりも大きい。
【００４１】
第１の半導体装置の製造方法によると、形成される複数のＭＯＳトランジスタのうちのＰＭＯＳトランジスタについて、ゲート絶縁膜と接する部分が必要なゲート長を得るための幅を有し且つ当該ゲート電極の上の部分については下の部分よりも幅が大きいようにすることができる。この結果、ゲート長には影響することなく、ＰＭＯＳゲート電極の抵抗を低減することができる。また、ＰＭＯＳトランジスタのシリコンゲート電極について、その上部を取り除いた後にシリサイド膜の形成を行なうため、上部を取り除くことの無かったＭＯＳトランジスタのゲート電極とは異なる（Ｓｉの少ない）組成の金属シリサイド膜からなるＰＭＯＳゲート電極を形成することができる。このような構成は、それぞれのＭＯＳトランジスタのゲート電極において、基板との仕事関数のマッチングを取るために効果がある。
【００４２】
以上のことから、ＰＭＯＳゲート電極及びＮＭＯＳゲート電極において、仕事関数のマッチングと低抵抗化とを共に実現する半導体装置の製造が可能となる。ここで、工程（ｃ）においては、少なくともシリコンゲート電極上に位置する層間絶縁膜を除去すればよい。
【００４３】
尚、工程（ｃ）は、化学的機械研磨法により行なうことが好ましい。
【００４４】
このようにすると、化学的機械研磨法（ＣＭＰ法）によって層間絶縁膜を平坦化する際に、シリコンゲート電極を構成するポリシリコン膜の上面が露出するまで研磨を行なうことにより、層間絶縁膜の平坦化とポリシリコン膜上面の露出とを同じ工程で行なうことが確実にできる。
【００４５】
また、工程（ｄ）と（ｅ）との間に、物理的スパッタエッチングによりトレンチ側壁上部の角を取り除きながら、シリコンゲート電極上に形成されている自然酸化膜を除去することが好ましい。
【００４６】
このようにすると、自然酸化膜を除去することができると共に、トレンチの側壁上端の角が取り除かれているために、後の工程において金属膜を形成する際、被覆が良好になる。また、このような面取りを行なう工程を別途設けることが不要となる。
【００４７】
尚、物理的スパッタエッチングは、アルゴンプラズマを用いて行なうことが好ましい。これにより、自然酸化膜の除去及びトレンチ側壁上端の面取りを確実に行なうことができる。
【００４８】
また、工程（ｄ）と（ｅ）との間に、ケミカルドライエッチングにより、トレンチの形状を維持するように、シリコンゲート電極上に形成されている自然酸化膜を除去することも好ましい。
【００４９】
このようにすると、トレンチの形状の変化を抑制しながら自然酸化膜を除去することが可能である。半導体装置の縮小のためには、角が面取りされてトレンチ上部の幅が広がることは避ける方が良いことも考えられる。
【００５０】
尚、ケミカルドライエッチングは、ＮＦ3 ガスとＨ2 ガスとの混合ガスを用いて行なうことが好ましい。これにより、トレンチ形状を維持する自然酸化膜の除去が確実に可能となる。
【００５１】
また、工程（ｅ）において、第１の金属シリサイド膜及び第２の金属シリサイド膜を形成するために、シリコンゲート電極上を覆うＮｉ膜を形成し、第１の金属シリサイド膜はＮｉ3 Ｓｉ膜であり、第２の金属シリサイド膜はＮｉＳｉ膜であることが好ましい。
【００５２】
このようにすると、第１及び第２のシリサイド膜としてニッケルシリサイド膜を形成し、ＰＭＯＳゲート電極及びＮＭＯＳゲート電極について、それぞれ基板との仕事関数のマッチングを取ることができる。また、Ｎｉ3 Ｓｉ膜がＮｉＳｉ膜よりも高い比抵抗を有することから、ＰＭＯＳゲート電極について上部を金属膜により構成する効果が顕著に得られる。
【００５３】
また、工程（ｂ）の前に、不純物層上に第３の金属シリサイド膜を形成する工程を更に備え、第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることが好ましい。
【００５４】
このようにすると、ソース領域及びドレイン領域上にコンタクトを形成した際のコンタクト抵抗低減等のためのシリサイド層を形成することができる。
【００５５】
また、工程（ｃ）は、複数のＭＯＳトランジスタのうちの一部を含むシリサイド化領域に対して行なうことにより、残りのＭＯＳトランジスタを含む非シリサイド化領域においてはシリコンゲート電極上に層間絶縁膜を残し、工程（ｃ）において残した層間絶縁膜をマスクとして用いることにより、非シリサイド化領域のシリコンゲート電極がシリサイド化されるのを防ぐことが好ましい。
【００５６】
このようにすると、非シリサイド化領域においてはシリコンゲート電極をそのままゲート電極として用いることができる。つまり、半導体装置の同一の基板上に、ＦＵＳＩ技術を用いるゲート電極と、ＦＵＳＩ技術を用いない（例えばポリシリコンからなる）ゲート電極とを共に形成することができる。この際、ＦＵＳＩ技術を用いないＭＯＳトランジスタを形成する非シリサイド化領域において、シリサイド化を防ぐマスクとして層間絶縁膜を用いることにより、別途マスクを用いることが不要になり、工程を短縮することができる。
【００５７】
前記の目的を達成するため、本発明の第２の半導体装置の製造方法は、基板上に、シリコンゲート電極と、基板におけるシリコンゲート電極の両側に位置する不純物層とをそれぞれ含む複数のＭＯＳトランジスタを形成する工程（ａ）と、シリコンゲート電極及び不純物層を覆う層間絶縁膜を形成する工程（ｂ）と、層間絶縁膜を除去することによりシリコンゲート電極上面を露出させる工程（ｃ）と、複数のＭＯＳトランジスタのうちのＰＭＯＳトランジスタにおいて、シリコンゲート電極の上部一部を含む領域を除去してトレンチを形成する工程（ｄ）と、ＰＭＯＳトランジスタにおけるトレンチを充填し且つ第１の金属シリサイド膜からなるＰＭＯＳゲート電極を形成すると共に、複数のＭＯＳトランジスタのうちのＮＭＯＳトランジスタが備えるシリコンゲート電極を、第２の金属シリサイド膜からなるＮＭＯＳゲート電極に変換し、ＰＭＯＳゲート電極上には凹部を設けておく工程（ｅ）と、ＰＭＯＳゲート電極上の凹部に、金属膜を構成する工程（ｆ）とを備える。
【００５８】
第２の半導体装置の製造方法によると、形成される複数のＭＯＳトランジスタのうちのＰＭＯＳトランジスタが有するＰＭＯＳゲート電極ゲート電極は、ゲート絶縁膜と接する部分と、その上に形成される金属膜とによって構成される。このようにすると、ＰＭＯＳゲート電極について、全体が金属シリサイド膜で構成されている場合に比べて抵抗を低減することができる。また、ＰＭＯＳトランジスタのシリコンゲート電極について、その上部を取り除いた後にシリサイド化を行なうため、上部を取り除くことの無かったＭＯＳトランジスタのゲート電極とは異なる（Ｓｉの少ない）組成の金属シリサイド膜からなるＰＭＯＳゲート電極を形成することができる。このような構成は、それぞれのＭＯＳトランジスタのゲート電極において、基板との仕事関数のマッチングを取るために効果がある。
【００５９】
以上のことから、ＰＭＯＳゲート電極及びＮＭＯＳゲート電極において、仕事関数のマッチングと低抵抗化とを共に実現する半導体装置の製造が可能となる。
【００６０】
尚、工程（ｃ）は、化学的機械研磨法により行なうことが好ましい。
【００６１】
このようにすると、化学的機械研磨法（ＣＭＰ法）によって層間絶縁膜を平坦化する際に、シリコンゲート電極を構成するポリシリコン膜の上面が露出するまで研磨を行なうことにより、層間絶縁膜の平坦化とポリシリコン膜上面の露出とを同じ工程で行なうことが確実にできる。
【００６２】
また、工程（ｅ）において、トレンチの上部一部を残して充填するようにＰＭＯＳゲート電極を形成することにより、凹部を設けることが好ましい。
【００６３】
このようにすると、凹部を設けるための個別の工程を追加することなく、他の金属膜を形成するための凹部を設けることができる。このためには、例えば、ＰＭＯＳトランジスタにおけるシリコンゲートの上部一部を取り除く際に、取り除く量を調整し、後に第２の金属シリサイド膜を形成する際の形成量を調整する。
【００６４】
また、工程（ｅ）において、トレンチを充填するように形成したＰＭＯＳゲート電極の上部一部を取り除くことにより、凹部を設けることが好ましい。
【００６５】
このようにすると、確実に凹部の深さ（トレンチに残すＰＭＯＳゲート電極の厚さ）を設定することができるため、ＰＭＯＳゲート電極の構成をより精密に調整することができる。
【００６６】
また、工程（ｄ）と（ｅ）との間に、物理的スパッタエッチングによりトレンチ側壁上部の角を取り除きながら、シリコンゲート電極上に形成されている自然酸化膜を除去することが好ましい。
【００６７】
このようにすると、自然酸化膜の除去が確実に可能であると共に、トレンチの側壁上端の角が取り除かれているために、後の工程において金属膜を形成する際、被覆が良好になる。また、このような面取りを行なう工程を別途設けることが不要となる。
【００６８】
尚、物理的スパッタエッチングは、アルゴンプラズマを用いて行なうことが好ましい。これにより、自然酸化膜の除去及びトレンチ側壁上端の面取りを確実に行なうことができる。
【００６９】
また、工程（ｅ）において、自然酸化膜の除去は、ケミカルドライエッチングによりトレンチの形状を維持しながら行なうことが好ましい。
【００７０】
このようにすると、トレンチの形状の変化を抑制しながら自然酸化膜を除去することが確実に可能である。
【００７１】
尚、ケミカルドライエッチングは、ＮＦ3 ガスとＨ2 ガスとの混合ガスを用いて行なうことが好ましい。これにより、トレンチ形状を維持する自然酸化膜の除去が確実に可能となる。
【００７２】
また、工程（ｅ）において、第１の金属シリサイド膜及び第２の金属シリサイド膜を形成するために、シリコンゲート電極上を覆うＮｉ膜を形成し、第１の金属シリサイド膜はＮｉ3 Ｓｉ膜であり、第２の金属シリサイド膜はＮｉＳｉ膜であることが好ましい。
【００７３】
このようにすると、ＰＭＯＳゲート電極及びＮＭＯＳゲート電極について、それぞれ基板との仕事関数のマッチングを取ることができる。また、Ｎｉ3 Ｓｉ膜がＮｉＳｉ膜よりも高い比抵抗を有することから、ＰＭＯＳゲート電極について上部を金属膜により構成する効果が顕著に得られる。
【００７４】
また、工程（ｂ）の前に、不純物層上に第３の金属シリサイド膜を形成する工程を更に備え、第３の金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜のいずれかであることが好ましい。
【００７５】
このようにすると、ソース領域及びドレイン領域上にコンタクトを形成した際のコンタクト抵抗低減等のためのシリサイド層を形成することができる。
【００７６】
また、工程（ｃ）は、複数のＭＯＳトランジスタのうちの一部を含むシリサイド化領域に対して行なうことにより、残りのＭＯＳトランジスタを含む非シリサイド化領域においてはシリコンゲート電極上に層間絶縁膜を残し、工程（ｃ）において残した層間絶縁膜をマスクとして用いることにより、非シリサイド化領域における工程（ｄ）〜（ｆ）の進行を防止することが好ましい。
【００７７】
このようにすると、非シリサイド化領域においてはシリコンゲート電極をそのままゲート電極として用いることができる。つまり、半導体装置の同一の基板上に、ゲート電極と接する部分が金属シリサイド膜からなるゲート電極（ＦＵＳＩ技術を用いるゲート電極、又は、金属シリサイド膜膜上と金属層とを含むゲート電極等）と、ＦＵＳＩ技術を用いない（例えばポリシリコンからなる）ゲート電極とを共に形成することができる。この際、ＦＵＳＩ技術を用いないＭＯＳトランジスタを形成する非シリサイド化領域において、シリサイド化を防ぐマスクとして層間絶縁膜を用いることにより、別途マスクを用いることが不要になり、工程を短縮することができる。
【発明の効果】
【００７８】
本発明の半導体装置とその製造方法によれば、ＰＭＯＳゲート電極のうちゲート絶縁膜と接する第１の部分については仕事関数のマッチングを取るための材料により形成し、該第１の部分の上方に形成する第２の部分を低抵抗化させることができるため、仕事関数のマッチングとゲート電極の低抵抗化との両立を実現することが出来る。
【発明を実施するための最良の形態】
【００７９】
以下、それぞれ図面を参照しながら、本発明の各実施形態を説明する。
【００８０】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置とその製造方法について説明する。
【００８１】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本実施形態の半導体装置の製造工程を示す図である。本実施形態においては、ＦＵＳＩゲートを有するＭＯＳトランジスタを形成する。また、ＰＭＯＳトランジスタのゲート電極は、上部の幅が下部の幅よりも大きくなった構造となる。以下、順に説明する。
【００８２】
まず、図１（ａ）に示すように、シリコン基板１００上におけるシャロートレンチ１０１により区画された素子形成領域に、ＨｆＳｉＯＮ膜からなる膜厚１．６ｎｍのゲート絶縁膜１０２と、その上の膜厚１００ｎｍのポリシリコン膜からなるシリコンゲート電極１０３ａ及び１０３ｂを形成する。ここで、シリコンゲート電極１０３ａはＰＭＯＳトランジスタのゲート電極であり、シリコンゲート電極１０３ｂはＮＭＯＳトランジスタのゲート電極である。
【００８３】
また、シリコンゲート電極１０３ａ及び１０３ｂ上には、例えばＴＥＯＳ（Tetraetylorthosilicate）膜によってハードマスク１０４を形成する。その後、シリコンゲート電極１０３ａ及び１０３ｂの側面を覆うようにシリコン窒化膜からなるサイドウォールスペーサ１０５を形成する。更に、シリコン基板１００上において、シリコンゲート電極１０３ａ及び１０３ｂとサイドウォールスペーサ１０５との両側の領域に、ソース領域又はドレイン領域としての高濃度不純物層１０６を自己整合的に形成し、高濃度不純物層１０６上にはニッケルシリサイド膜１０７を形成する。尚、ハードマスク１０４が形成されているため、シリサイド膜はシリコンゲート電極１０３ａ及び１０３ｂ上には形成されない。
【００８４】
次に、図１（ｂ）に示すように、シリコン基板１００上にシリコンゲート電極１０３ａ及び１０３ｂ、ハードマスク１０４、ニッケルシリサイド膜１０４等を覆う層間絶縁膜１０８として、膜厚２００ｎｍのシリコン酸化膜を形成する。更に、ＣＭＰ法により、層間絶縁膜１０８の表面を平坦化する。これにより、図１（ｃ）に示すように、シリコンゲート電極１０３ａ及び１０３ｂを構成するポリシリコン膜の上面を露出させる。この際、シリコンゲート電極１０３ａ及び１０３ｂ上に形成されていたハードマスク１０４は除去される。尚、ポリシリコン膜上面の露出及びハードマスク１０４の除去を確実にするため、シリコンゲート電極１０３ａ及び１０３ｂを構成するポリシリコン膜の上面が少し削られる程度に研磨を行なうことにしても良い。例えば、膜厚１００ｎｍであったポリシリコン膜が膜厚９０ｎｍになるまで研磨する。
【００８５】
次に、図１（ｄ）に示すように、ＰＭＯＳシリコンゲート電極１０３ａの上に開口部１０９ａを有するフォトレジスト膜１０９を形成する。ＮＭＯＳシリコンゲート電極１０３ｂの上については、該フォトレジスト膜１０９によって覆う。
【００８６】
ここで、開口部１０９ａの幅は、ＰＭＯＳシリコンゲート電極１０３ａの２倍程度とする。例えば、幅が４０ｎｍであるＰＭＯＳシリコンゲート電極１０３ａに対し、開口部１０９ａの幅を９０ｎｍとする。
【００８７】
次に、フォトレジスト膜１０９をマスクとして、ポリシリコン膜とシリコン窒化膜との選択比がほぼ１となる（つまり、二種の膜が同じ程度に削られる）条件のドライエッチングを行ない、ポリシリコン膜により形成されるＰＭＯＳシリコンゲート電極１０３ａ及びシリコン窒化膜により形成されるサイドウォールスペーサ１０５を後退させる。例えば、ＮＦ3 ガスとＨ2 ガスとの混合ガスを用いるドライエッチングを行なうのが良い。この後、フォトレジスト膜１０９を除去すると、図２（ａ）に示すように、ＰＭＯＳシリコンゲート電極１０３ａはゲート絶縁膜１０２に接する下方の部分を残して取り除かれ、ＰＭＯＳシリコンゲート電極１０３ａの２倍程度の幅を有するトレンチ１２０が形成された構造となる。
【００８８】
このとき、ＰＭＯＳシリコンゲート電極１０３ａは膜厚３０ｎｍ程度残されている。これは、後にニッケルと反応させてＮｉ3 Ｓｉ結晶相とすることを目的として設定されており、ここでは、２５ｎｍ〜３５ｎｍの膜厚にポリシリコン膜を残しておくのがよい。これに対し、ＮＭＯＳシリコンゲート電極１０３ｂは、新たに削られることなく膜厚９０ｎｍ程度となっている。
【００８９】
次に、アルゴンプラズマを用いた物理的スパッタエッチング法により、シリコンゲート電極１０３ａ及び１０３ｂを構成するポリシリコン膜上に生じていた自然酸化膜（図示省略）を除去する。これに続いて、自然酸化膜が再度生じるのを防ぐためにシリコン基板１００を真空中においたまま、シリコン基板１００上に金属膜として例えば膜厚５０ｎｍのニッケル膜１２１を堆積する。この様子を図２（ｂ）に示す。この際、トレンチ１２０はニッケル膜１２１により充填される。また、トレンチ１２０の上方において、ニッケル膜１２１に窪みの生じることがある。
【００９０】
また、スパッタリング法によって自然酸化膜の除去を行なうと、トレンチ１２０の側壁上部の角が削られ、面取り状に斜めに後退した面取り状の形状（形状１２０ａとして示す）となる。このため、自然酸化膜除去に続いて行なうニッケル膜１２１の堆積の際に、特にトレンチ１２０の側壁上端（形状１２０ａの部分）について、ニッケル膜１２１による被覆が良好になる。
【００９１】
続いて、例えば３５０℃で且つ３０秒の一回目のＲＴＡ処理を行ない、その後、未反応のニッケル膜の除去を行なう。このための洗浄液としては、例えば、硫酸又は塩酸と、過酸化水素水とを混合した酸性溶液を用いる。又は、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いても良い。
【００９２】
次に、図２（ｃ）に示すように、更に５５０℃で且つ３０秒の条件による２回目のＲＴＡ処理を行ない、シリコンゲート電極１０３ａ及び１０３ｂを構成するポリシリコン膜と、ニッケル膜１２１との反応により、金属シリサイド膜を形成する。より具体的には、ＮＭＯＳシリコンゲート電極１０３ｂがＮｉＳｉからなるＮｉＳｉゲート電極１２２となると共に、ＰＭＯＳシリコンゲート電極１０３ａがＮｉ3 ＳｉからなるＮｉ3 Ｓｉゲート電極１２３となる。先にも述べたが、金属シリサイドの組成の違いは、ニッケル膜１２１と反応するポリシリコン膜の厚さの違いに起因する。
【００９３】
この際、Ｎｉ3 Ｓｉゲート電極１２３は、トレンチ１２０を充填するように形成され、ゲート絶縁膜１０２と接する下方の第１の部分１２３ａに比べてその上の第２の部分１２３ｂは２倍程度の幅を有することになる。また、トレンチ１２０の側壁上部の角が斜めに後退している（形状１２０ａ）ことから、Ｎｉ3 Ｓｉゲート電極１２３の第２の部分１２３ｂは、下方の第１の部分１２３ａの２倍の幅を有するのに加えて、その上端付近は更に少し幅が広がった形状となっている。
【００９４】
先にも述べたように、ＮｉＳｉに比べてＮｉ3 Ｓｉの比抵抗は６倍程度大きい。しかし、ＮｉＳｉゲート絶縁膜１２２に比べてＮｉ3 Ｓｉゲート電極１２３の第２の部分１２３ａは幅が広くなっており、２倍程度となっている。このため、ＮｉＳｉゲート絶縁膜１２２に対するＮｉ3 Ｓｉゲート電極１２３のシート抵抗は、三倍程度まで低減されている。この他にも、トレンチ１２０の幅及びＰＭＯＳシリコンゲート電極１０３ａを残す厚さを調節することにより、シート抵抗の低減が実現される。
【００９５】
以上のように、仕事関数のマッチング等を目的としてＮＭＯＳトランジスタとＰＭＯＳトランジスタとでは異なる材料用いる場合、例えば異なる種類の金属シリサイド膜を用いてＦＵＳＩ構造を構成する場合に、比抵抗の大きい材料を用いる側のゲート電極の幅を大きくすることにより、ゲート電極同士の抵抗の差を低減することができる。
【００９６】
この際、ゲート電極がゲート絶縁膜と接する下方の部分については所定のゲート長を実現する幅としておき、その上に位置する部分について幅を大きくする。このようにすることによって、ゲート長には影響することなくゲート電極の抵抗を低減することができる。
【００９７】
尚、図１（ａ）の時点において高濃度不純物層１０６上にニッケルシリサイド膜１０７が形成されているものとしているが、他の金属シリサイド膜を用いてもよい。例えば、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜等を用いることが可能であり、いずれの場合においても、本実施形態と同じ効果を発揮することができる。
【００９８】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照して説明する。図３（ａ）及び（ｂ）は、本変形例の半導体装置の製造工程を示す図である。
【００９９】
本変形例に関し、図１（ａ）〜（ｄ）に示す工程については第１の実施形態の場合と同様である。図２（ａ）には、ＰＭＯＳシリコンゲート電極１０３ａの上部及びサイドウォールスペーサ１０５の一部を取り除いてトレンチ１２０を形成する様子が示されているが、この工程以降が第１の実施形態とは異なるため、異なる部分を詳しく説明する。
【０１００】
第１の実施形態においては、トレンチ１２０の形成後、シリコンゲート電極１０３ａ及び１０３ｂ上に生じている自然酸化膜の除去及び金属膜１２１の形成のために、物理的なスパッタエッチング法を用いた。このため、トレンチ１２０の側壁上部の角は、面取りされた形状１２０ａとなっている。
【０１０１】
これに対し、本変形例では、ケミカルドライエッチングによって、シリコンゲート電極１０３ａ及び１０３ｂ上に生じている自然酸化膜を除去し、その後、金属膜１２１の形成を例えばスパッタにより行なう。ケミカルドライエッチングには、例えば、ＮＦ3 とＨ2 との混合ガスを用いることができる。
【０１０２】
このようにすると、トレンチ１２０の側壁上部の角が削られて面取りされた形状となることはなく、図３（ａ）に示すように、角のある元の形状１２０ｂのまま維持される。
【０１０３】
この後、第１の実施形態の場合と同様に、例えば３５０℃で且つ３０秒の一回目のＲＴＡ処理を行ない、未反応のニッケル膜１２１を除去し、更に５５０℃で且つ３０秒の条件による２回目のＲＴＡ処理を行なう。これにより、図３（ｂ）に示すように、ニッケル膜１２１とポリシリコン膜との反応により、ニッケルシリサイドからなるシリサイドゲート電極１２２及び１２３が形成される。より具体的には、ＮＭＯＳシリコンゲート電極１０３ｂがＮｉＳｉからなるＮｉＳｉゲート電極１２２となると共に、ＰＭＯＳシリコンゲート電極１０３ａがＮｉ3 ＳｉからなるＮｉ3 Ｓｉゲート電極１２３となる。
【０１０４】
第１の実施形態の場合とは異なり、トレンチ１２０の側壁上部の角が面取りされた形状１２０ａとはならず、角のある形状１２０ｂとなっている。このため、トレンチ１２０を充填するように形成されるＮｉ3 Ｓｉゲート電極１２３についても、第２の部分１２３ｂの上端が広がってはいない。つまり、要求されるゲート長を実現するための幅を有し且つゲート絶縁膜１０２接する第１の部分１２３ａと、その上に位置し且つ第１の部分１２３ａに比べて２倍程度の幅を有する第２の部分１２３ｂとからなり、それぞれの部分については、一定の幅を有している。
【０１０５】
このことは、半導体装置の微細化のためには望ましい。つまり、微細化に伴ってゲート電極の幅と同様にゲート電極同士の間隔についても縮小が進行しているため、第１の実施形態の場合のようにゲート電極の上端において幅が大きくなることは、ゲート電極間ショート等の原因となる可能性がある。そのため、トレンチ１２０の形状を維持しながらニッケル膜１２１によって充填することのできる本変形例における構造及び方法が望ましい場合が考えられる。
【０１０６】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置とその製造方法について説明する。図４（ａ）〜（ｃ）及び図５（ａ）〜（ｄ）は、本実施形態の半導体装置の製造工程を示す図である。本実施形態においては、ＰＭＯＳトランジスタのゲート電極が、金属シリサイド膜からなる下部と、その上に形成される金属膜からなる上部とを有する構造となる。
【０１０７】
本実施形態の半導体装置を製造する工程において、初めに第１の実施形態と同様に図１（ａ）〜（ｄ）に示す工程を行なう。この後の工程が第１の実施形態とは異なるため、異なる部分を詳しく説明する。
【０１０８】
図１（ｄ）の工程の後、第１の実施形態では、ポリシリコン膜とシリコン窒化膜との選択比がほぼ１となる条件のドライエッチングを行ない、ＰＭＯＳシリコンゲート電極１０３ａ及びサイドウォール１０５を同時にエッチングして開口部１０９ａの幅を有するトレンチ１２０を形成した。
【０１０９】
これに対し、本実施形態では、例えばフッ酸：硝酸：酢酸＝１：３：５の混合液を用いて、ポリシリコン膜を選択的にエッチングすることができる条件のウェットエッチングを行なう。これにより、ポリシリコン膜であるＰＭＯＳシリコンゲート電極１０３ａを上部からエッチングしてトレンチ１３０を形成する。このため、図４（ａ）に示すように、本実施形態におけるトレンチ１３０は、ＰＭＯＳシリコンゲート電極１０３ａの幅に形成される。
【０１１０】
尚、ＰＭＯＳシリコンゲート電極１０３ａを３０ｎｍ程度の膜厚に残すようにすることは、第１の実施形態の場合と同様である。
【０１１１】
この後、第１の実施形態と同様に、例えばアルゴンガスを用いたスパッタエッチング法によってシリコンゲート電極１０３上の自然酸化膜を除去し、続いて、シリコンゲート電極１０３上を覆うニッケル膜１２１を形成する。これにより、図４（ｂ）に示すように、トレンチ１３０の側壁上端の角が面取り状に後退した形状１３０ａになると共に、該トレンチ１３０はニッケル膜１２１によって充填される。
【０１１２】
次に、第１の実施形態と同様にして、一回目のＲＴＡ処理、未反応のニッケル膜１２１の除去及び２回目のＲＴＡ処理を順に行なう。これによって、図４（ｃ）に示すように、ＰＭＯＳシリコンゲート電極１０３ａはＮｉ3 ＳｉからなるＮｉ3 Ｓｉゲート電極１２３となり且つＮＭＯＳシリコンゲート電極１０３ｂがＮｉＳｉからなるＮｉＳｉゲート電極１２２となる。ここで、第１の実施形態とは異なり、Ｎｉ3 Ｓｉゲート電極１２３とＮｉＳｉゲート電極１２２とは同じ幅を有している。また、Ｎｉ3 Ｓｉゲート電極１２３の幅は、トレンチ１２０の側壁上部の角が面取り状の形状１３０ａとなっている上端の部分において小さく広がっていることを除き、全体で同じである。
【０１１３】
次に、図５（ａ）に示すように、Ｎｉ3 Ｓｉゲート電極１２３上に開口を有するフォトレジスト膜１３１を形成する。更に、例えばＣＦ4 とＨ2 との混合ガスを用いるＲＩＥ（Reactive Ion Etching）法によってＮｉ3 Ｓｉゲート電極１２３をエッチングし、膜厚４５ｎｍ程度を残してその上に凹部１３２を形成する。この後、フォトレジスト膜１３１を除去する。この状態を図５（ｂ）に示している。
【０１１４】
次に、図５（ｃ）に示すように、凹部１３２を充填する金属膜として、膜厚３０ｎｍ程度のＷ膜１３３を形成する。更に、ＣＭＰ法によりＷ膜１３３を研磨して平坦化し、図５（ｄ）に示すように、凹部１３２にＷ膜１３３を埋め込んだ構造を得る。
【０１１５】
以上により、本実施形態の半導体装置において、ＰＭＯＳトランジスタのゲート電極は、Ｎｉ3 Ｓｉからなるゲート絶縁膜１０２に接する第１の部分（Ｎｉ3 Ｓｉゲート電極１２３）と、その上に形成されたＷ膜１３３からなる第２の部分とを有する構成となる。Ｗ膜１３３は、Ｎｉ3 Ｓｉよりも比抵抗が小さいため、ＰＭＯＳトランジスタのゲート電極全体としての電気抵抗（シート抵抗）は軽減されることになる。
【０１１６】
以上の結果、シリコン基板１００との仕事関数のマッチングを取るために、ＮＭＯＳトランジスタのゲート電極を構成するＮｉＳｉよりも比抵抗の大きい材料であるＮｉ3 ＳｉによってＰＭＯＳトランジスタのゲート電極を形成する場合にも、ゲート電極同士の抵抗の差を軽減することができる。
【０１１７】
尚、本実施形態の場合にも、図１（ａ）の時点において形成されているニッケルシリサイド膜１０７に代えて、他の金属シリサイド膜を形成しても良い。用いることのできる金属シリサイド膜は、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜等である。
【０１１８】
（第２の実施形態の変形例）
次に、第２の実施形態の変形例に係る半導体装置及びその製造方法について説明する。図６（ａ）及び（ｂ）は、本変形例の係る製造方法を示す図である。
【０１１９】
本変形例に関し、図１（ａ）〜（ｄ）及び図４（ａ）に示す工程については、第２の実施形態と同様である。図４（ｂ）に示す工程以降が第２の実施形態とは異なるため、異なる部分を詳しく説明する。
【０１２０】
第２の実施形態においては、図４（ａ）の構造を得た後、第１の実施形態と同様にスパッタエッチングによってシリコンゲート電極１０３ａ及び１０３ｂ上の自然酸化膜を除去した。このため、第１の実施形態の場合と同様に、トレンチ１３０の側壁上部の角は面取りされた形状１３０ａとなっている。
【０１２１】
これに対し、本変形例においては、第１の実施形態の変形例と同様に、ＮＦ3 とＨ2 との混合ガスを用いてケミカルドライエッチングを行ない、これによって自然酸化膜を除去する。このようにすると、第１の実施形態の変形例と同様、トレンチ１３０は側壁上部の角が面取りされて斜めに後退することなく、元の形状１３０ｂを維持することになる
この後、トレンチ１３０上部の形状の他は図４（ｂ）及び（ｃ）と図５（ａ）〜（ｄ）とに示されている第２の実施形態における半導体装置の製造工程と同様にして、図６（ｂ）に示すような本変形例の半導体装置が製造される。
【０１２２】
本変形例の半導体装置は、第２の実施形態の半導体装置と比較すると、Ｗ膜１３３の上端付近において、トレンチ１３０の側壁上部の角が面取りされた形状となっていないために部分的な幅の増加がないという点において異なる。これは、第１の実施形態とその変形例との違いと同様である。つまり、ポリシリコン膜をシリサイド化するためのニッケル膜１２１の被覆性を良好にするためには第２の実施形態の構成が望ましく、半導体装置の縮小及びそれに伴うリーク電流の抑制等を考慮すると、本変形例の構成が望ましいことが考えられる。
【０１２３】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置とその製造方法について説明する。図７（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造工程を説明する図である。本実施形態では、第２の実施形態と同様に、金属シリサイド膜上に金属膜が形成された構成のゲート電極をＰＭＯＳトランジスタのゲート電極として形成するが、製造工程に違いがある。以下に、順を追って説明する。
【０１２４】
本実施形態に関し、図１（ａ）〜（ｄ）に示す工程については、第１の実施形態の場合と同様である。
【０１２５】
次に、図７（ａ）に示すように、ＰＭＯＳシリコンゲート電極１０３ａの上部の一部を取り除き、その上にトレンチ１３０を形成する。但し、この際、ＰＭＯＳシリコンゲート電極１０３ａは膜厚２５ｎｍ程度に残す（尚、第２の実施形態においては、３０ｎｍ程度の膜厚に残していた）。
【０１２６】
この後、第２の実施形態と同様にして、アルゴンガス等を用いたスパッタエッチングによって自然酸化膜を除去した後、ニッケル膜を堆積し、ＲＴＡ等の熱処理を経て、図７（ｂ）に示すようなニッケルシリサイドからなるゲート電極を形成する。尚、ＲＴＡ処理は、例えば４５０℃で且つ３０秒の条件をもって行ない、回数は一回である（第２の実施形態においては、ＲＴＡ処理は２回に亘って行なっている）。
【０１２７】
具体的には、ＮｉＳｉを材料としＮＭＯＳトランジスタのゲート電極となるＮｉＳｉゲート絶縁膜１２２と、Ｎｉ3 Ｓｉを材料としＰＭＯＳトランジスタのゲート電極となるＮｉ3 Ｓｉゲート電極１２３が形成される。
【０１２８】
但し、このとき、Ｎｉ3 Ｓｉゲート電極１２３の上部にはＰＭＯＳゲート電極上凹部１３２が生じている。これは、ニッケル膜１２１を形成する前の時点において、ＰＭＯＳシリコンゲート電極１０３ａの膜厚が２５ｎｍ程度と第２の実施形態の場合よりも小さくなっていることと、熱処理方法の違いとにより、生成するニッケルシリサイド膜の膜厚が小さくなったことによる。
【０１２９】
この後、図７（ｃ）に示すようにＷ膜１３３を形成し、更にＣＭＰ法により平坦化することにより、Ｎｉ3 Ｓｉゲート電極１２３（第１の部分）とその上に形成されたＷ膜１３３（第２の部分）とを有するＰＭＯＳトランジスタのゲート電極が構成される。
【０１３０】
以上により、第２の実施形態の半導体装置と同様に、ＰＭＯＳトランジスタのゲート電極について、ＦＵＳＩ技術を用いるＮＭＯＳトランジスタのゲート電極と比較した際のシート抵抗の差が軽減された半導体装置が製造される。
【０１３１】
ここで、本実施形態の半導体装置の製造方法によると、ＰＭＯＳゲート電極上凹部１３２を設けるために個別の工程を行なう必要を回避することができる（第２の実施形態の場合には、層間絶縁膜１０８と同じ高さにまでＮｉ3 Ｓｉゲート電極１２３を形成した後に、フォトレジスト膜１３１をマスクとするエッチングによりＮｉ3 Ｓｉゲート電極１２３の膜厚を小さくしていた）。このため、製造工程の複雑化を避けながら本発明の効果を実現することができる。
【０１３２】
尚、本実施形態においてはスパッタエッチングを用いて自然酸化膜の除去を行なうため、トレンチ１３０の側壁上部の角は面取り状に取り除かれている。
【０１３３】
また、高濃度不純物層１０６上に形成されているニッケルシリサイド膜１０７に代えて、チタンシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、パラジウムシリサイド膜等を用いることも可能である。
【０１３４】
（第３の実施形態の変形例）
次に、第３の実施形態の変形例に係る半導体装置及びその製造方法について説明する。図８（ａ）〜（ｄ）は、本変形例に係る製造方法を説明する図である。
【０１３５】
本変形例は、シリコンゲート電極１０３上の自然酸化膜を除去するために、ケミカルドライエッチングを行なう点が第３の実施形態とは異なっている。これにより、スパッタエッチングによって自然酸化膜を除去していた第３の実施形態においてはトレンチ１３０の側壁上部の角が面取り状に除かれていたのに対し、トレンチ１３０の形状は元のまま維持される。この結果として、図８（ｄ）の構造を有する半導体装置が製造される。
【０１３６】
尚、図８（ａ）〜（ｄ）は、本変形例の製造工程における特徴的な部分を示す図であり、それぞれ順に、第３の実施形態について説明する図７（ａ）〜（ｄ）に対応する。
【０１３７】
このような方法によっても、Ｎｉ3 Ｓｉゲート電極１２３の上にＷ膜１３３が積層された構造を有するゲート電極を、工程数の増加を抑制しながら製造することができる。
【０１３８】
尚、第３の実施形態と本変形例との違いである、Ｗ膜１３３の上端部分が幅方向に広くなっているかどうかについては、第２の実施形態とその変形例との関係において説明したのと同様である。つまり、ニッケル膜１２１の被覆性と、半導体装置の面積縮小にともなうリーク電流防止等とを検討し、相応しい方を選んで用いればよい。
【０１３９】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置及びその製造方法について説明する。図９（ａ）〜（ｃ）と、図１０（ａ）〜（ｃ）とは、本実施形態の半導体装置の製造方法を示す図である。
【０１４０】
本実施形態では、ＦＵＳＩゲートを備えるＭＯＳトランジスタと、ポリシリコン等のＦＵＳＩ以外のゲート電極を備えるＭＯＳトランジスタとが共に同じシリコン基板１００上に形成された半導体装置を製造する。
【０１４１】
まず、図９（ａ）において、図１（ｂ）と同様の構造が形成されている様子を示す。但し、本実施形態の半導体装置は、この後の工程においてＦＵＳＩゲートを形成するシリサイド化領域Ａと、ＦＵＳＩゲート化を防ぎ、ポリシリコン膜からなるゲート電極のままにしておく非シリサイド化領域Ｂとを有しており、その両方を示している。
【０１４２】
構成要素を説明すると、シリコン基板１００上に素子分離のためのシャロートレンチ１０１が形成され、その間の領域には膜厚１．６ｎｍのゲート絶縁膜１０２を介してシリコンゲート電極１０３ａ及び１０３ｂが形成されている。ここで、シリコンゲート電極１０３ａはＰＭＯＳトランジスタのゲート電極であり、シリコンゲート電極１０３ｂはＮＭＯＳトランジスタのゲート電極である。
【０１４３】
また、シリコンゲート電極１０３ａ及び１０３ｂ上にはＴＥＯＳ膜等からなるハードマスク１０４を形成し、側面にはシリコン窒化膜等からなるサイドウォールスペーサー１０５を形成している。更に、シリコン基板１００上におけるサイドウォールスペーサー１０５の両側の領域には自己整合的に高濃度不純物層１０６を形成し、その上にはニッケルシリサイド膜１０７を形成している。また、シリコンゲート電極１０３ａ及び１０３ｂ及びニッケルシリサイド膜１０７等を覆う層間絶縁膜１０８として、膜厚２００ｎｍ程度のシリコン酸化膜が全面に形成されている。
【０１４４】
次に、図９（ｂ）に示すように、シリサイド化領域Ｂにおいて、ＣＭＰ法による平坦化を行なうと共にシリコンゲート電極１０３の上面を露出させる。これは、第１の実施形態における図１（ｃ）の工程に相当する。この工程をシリサイド化領域Ａにおいてのみ進行させるために、非シリサイド化領域Ｂにおいて、予め研磨を防ぐためのフォトレジスト膜１４１を形成しておく。
【０１４５】
次に、図９（ｃ）には、シリサイド化領域Ａにおいて、ＰＭＯＳシリコンゲート電極１０３ａ上に開口を有するフォトレジスト膜１４２を形成する。これは、第１の実施形態における図１（ｄ）の工程に相当する。この後、フォトレジスト膜１４１及びフォトレジスト膜１４２を除去する。
【０１４６】
この後、図１０（ａ）、（ｂ）及び（ｃ）に示すように、それぞれ順に第１の実施形態等における図２（ａ）、（ｂ）及び（ｃ）に相当する工程をシリサイド化領域Ａにおいて進行させる。この際、非シリサイド化領域Ｂにおいては、図９（ｂ）の工程において研磨を防止してシリコンゲート電極１０３ａ及び１０３ｂ上に残した層間絶縁膜１０８をマスクとして利用することにより、シリコンゲート電極に対するそれぞれの工程の進行を防止している。
【０１４７】
ここで、層間絶縁膜１０８をマスクとして利用することにより、ＦＵＳＩゲート形成工程の進行を防止するためのマスクを個別に形成することは不要となり、工程数増加を防止している。
【０１４８】
このようにして、図１０（ｃ）に示すように、シリサイド化領域Ａにおいては第１の実施形態の半導体装置に相当する構造が形成され、非シリサイド化領域Ｂにおいてはポリシリコン膜からなるゲート電極を備えたＭＯＳトランジスタが形成された構造の半導体装置が製造される。
【０１４９】
尚、本実施形態の半導体装置においても、ニッケルシリサイド膜１０７に代えて他の金属シリサイド膜を用いることも可能である。具体的な金属シリサイド膜の例は、第１の実施形態において列挙したものと同様である。
【０１５０】
また、図９（ｂ）に示す構造を得た後、シリサイド化領域Ａに対し、第１の実施形態の変形例と同様の工程を進行させると、図１１（ａ）に示す半導体装置が製造される。図１０（ｃ）の構造との違いは、当然ながら、第１の実施形態とその変形例との違いと同じである。つまり、Ｎｉ３  Ｓｉゲート電極１２３の上端付近において小さく幅が広がっている（図１０（ｃ）の構造）か、そのようにはならず真っ直ぐである（図１１（ａ）の構造）かである。
【０１５１】
同様に、図９（ｂ）に示す構造を得た後、シリサイド化領域Ａに対し、第２の実施形態及びその変形例と同様の工程を進行させることにより、順に、図１１（ｂ）及び（ｃ）の構造（シリサイド化領域Ａに、第２の実施形態及びその変形例における半導体装置の構造が形成されている）を得ることができる。更に同様に、第３の実施形態及びその変形例の工程によって、シリサイド化領域Ａに第３の実施形態及びその変形例に係る半導体装置の構造を形成することもできる（順に、図１１（ｂ）及び（ｃ）に示したのと同様の構造となる）。
【０１５２】
以上、いずれの実施形態においても、ゲート絶縁膜１０２、ハードマスク１０４及びサイドウォールスペーサ１０５等の材料、各種の膜の膜厚、成膜及び熱処理の方法等は、いずれも例示するものであり、記載のものには限られない。
【産業上の利用可能性】
【０１５３】
本発明の半導体装置及びその製造方法によると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとにおいてゲート電極が異なる種類のシリサイド膜により形成されている場合にも、ゲート電極同士の電気抵抗の差を軽減することができるため、微細化された高速な半導体装置として有用である。
【図面の簡単な説明】
【０１５４】
【図１】図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する図である。
【図３】図３（ａ）及び（ｂ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法に特徴的な工程を説明する図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する図である。
【図６】図６（ａ）及び（ｂ）は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法に特徴的な工程を説明する図である。
【図７】図７（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法に特徴的な工程を説明する図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第３の実施形態の変形例に係る半導体装置の製造方法に特徴的な工程を説明する図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明する図である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明する図である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の別の構成を示す図である。
【図１２】図１２（ａ）〜（ｄ）は、従来の半導体装置の製造方法を説明する図である。
【図１３】図１３（ａ）〜（ｃ）は、従来の半導体装置の製造方法を説明する図である。
【図１４】図１４は、シリサイド化するＮｉ膜及びＳｉ膜の膜厚の比と、生成されるシリサイド膜の組成と、各シリサイド膜の比抵抗とを示す図である。
【符号の説明】
【０１５５】
１００        シリコン基板
１０１        シャロートレンチ
１０２        ゲート絶縁膜
１０３        シリコンゲート電極
１０３ａ      シリコンゲート電極
１０３ｂ      シリコンゲート電極
１０４        ハードマスク
１０５        サイドウォールスペーサ
１０６        高濃度不純物層
１０７        ニッケルシリサイド膜
１０８        層間絶縁膜
１０９        フォトレジスト膜
１０９ａ      開口部
１２０        トレンチ
１２０ａ      形状（トレンチ側壁上部の形状）
１２０ｂ      形状（トレンチ側壁上部の形状）
１２１        ニッケル膜
１２２        ＮｉＳｉゲート電極
１２３        Ｎｉ3 Ｓｉゲート電極
１２３ａ      第１の部分
１２３ｂ      第２の部分
１３０        トレンチ
１３０ａ      形状（トレンチ側壁上部の形状）
１３０ｂ      形状（トレンチ側壁上部の形状）
１３１        フォトレジスト膜
１３２        ＰＭＯＳゲート電極上凹部
１３３        Ｗ膜
１４１        フォトレジスト
１４２        フォトレジスト
Ａ            シリサイド化領域
Ｂ            非シリサイド化領域
【図１】
2007149840.tif 000003
【図２】
2007149840.tif 000004
【図３】
2007149840.tif 000005
【図４】
2007149840.tif 000006
【図５】
2007149840.tif 000007
【図６】
2007149840.tif 000008
【図７】
2007149840.tif 000009
【図８】
2007149840.tif 000010
【図９】
2007149840.tif 000011
【図１０】
2007149840.tif 000012
【図１１】
2007149840.tif 000013
【図１２】
2007149840.tif 000014
【図１３】
2007149840.tif 000015
【図１４】
2007149840.tif 000016