(57)【要約】【課題】ハードウェアを制御する制御情報を短時間で更新することができる試験装置を提供する。【解決手段】  被試験デバイスを試験する試験装置であって、被試験デバイスと接続され、与えられる制御情報に基づいて被試験デバイスの試験を行うハードウェア部と、制御情報を予め格納し、ハードウェア部を制御する制御部とを備え、制御部は、制御情報を格納する第１のレジスタ及び第２のレジスタと、ハードウェア部と接続され、第１のレジスタが格納した第１の制御情報に基づいて、ハードウェア部を制御する制御回路と、ハードウェア部が、第１の制御情報に基づいて動作している間に、第１の制御情報の次に実行するべき第２の制御情報を第２のレジスタに書き込む書き込み部とを有する試験装置を提供する。【選択図】図２
2007057333.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスと接続され、与えられる制御情報に基づいて前記被試験デバイスの試験を行うハードウェア部と、
前記制御情報を予め格納し、前記ハードウェア部を制御する制御部と
を備え、
前記制御部は、
前記制御情報を格納する第１のレジスタ及び第２のレジスタと、
前記ハードウェア部と接続され、前記第１のレジスタが格納した第１の前記制御情報に基づいて、前記ハードウェア部を制御する制御回路と、
前記ハードウェア部が、第１の前記制御情報に基づいて動作している間に、前記第１の制御情報の次に実行するべき第２の前記制御情報を前記第２のレジスタに書き込む書き込み部と
を有する試験装置。
【請求項２】
前記第１のレジスタは、前記制御回路と接続され、格納している前記第１の制御情報を前記制御回路に供給し、
前記制御部は、前記第１のレジスタが格納している前記第１の制御情報に基づく試験が終了した場合に、前記第２のレジスタが格納している前記第２の制御情報を、前記第１のレジスタに転送する転送部を更に有する
請求項１に記載の試験装置。
【請求項３】
前記制御部は、前記第１のレジスタ又は前記第２のレジスタのいずれを前記制御回路に接続するかを切り替え、接続した前記第１のレジスタ又は前記第２のレジスタが格納している前記制御情報を、前記制御回路に供給するスイッチ部を更に有する
請求項１に記載の試験装置。
【請求項４】
前記試験装置は、
複数の前記ハードウェア部と、
前記複数のハードウェア部に対応する複数の前記制御部と、
前記複数のハードウェア部が、対応する前記第１の制御情報に基づいて動作している間に、それぞれの前記書き込み部に前記第２の制御情報を順次供給する制御情報供給部と、
前記第１の制御情報に基づく試験が終了した場合に、それぞれの前記転送部に、前記第２の制御情報を略同時に転送させる転送制御部と
を更に備える請求項２に記載の試験装置。
【請求項５】
前記試験装置は、
複数の前記ハードウェア部と、
前記複数のハードウェア部に対応する複数の前記制御部と、
前記複数のハードウェア部が、対応する前記第１の制御情報に基づいて動作している間に、それぞれの前記書き込み部に前記第２の前記制御情報を順次供給する制御情報供給部と、
前記第１の制御情報に基づく試験が終了した場合に、それぞれの前記スイッチ部に、前記第１のレジスタ又は前記第２のレジスタのいずれを前記制御回路に接続するかを略同時に切り替えさせるスイッチ制御部と
を更に備える請求項３に記載の試験装置。
【請求項６】
前記第２のレジスタは、与えられる制御クロックに応じて前記書き込み部が出力する前記第２の制御情報を取り込むフリップフロップであり、
前記書き込み部は、前記ハードウェア部が、第１の前記制御情報に基づいて動作している間に、前記第２のレジスタに前記制御クロックを供給する第２のレジスタ制御部を有する
請求項２に記載の試験装置。
【請求項７】
前記第１のレジスタは、与えられる制御クロックに応じて前記転送部が転送する前記第２の制御情報を取り込むフリップフロップであり、
前記転送部は、
前記書き込み部が出力する前記制御情報と、前記第２のレジスタが格納した前記制御情報のいずれかを選択して、前記第１のレジスタに転送するマルチプレクサと、
前記第１の制御情報に基づく試験が終了した場合に、前記第１のレジスタに前記制御クロックを供給する第１のレジスタ制御部と
を有する請求項６に記載の試験装置。
【請求項８】
前記第１のレジスタ制御部は、
前記第２のレジスタ制御部が出力する前記制御クロック、及び前記第１のレジスタが前記制御情報を取り込むことを禁止するイネーブル信号の論理積を出力する論理積回路と、
前記論理積回路が出力する信号、及び前記第１の制御情報に基づく試験が終了した場合にＨ論理を示す転送命令信号の論理和を前記第１のレジスタの前記制御クロックとして出力する論理和回路と
を有する請求項７に記載の試験装置。
【請求項９】
前記制御部は、前記第１の制御情報に基づく試験において、前記被試験デバイスの不良が検出された場合に、前記第１のレジスタが、前記第２の制御情報を取りこむことを禁止する第２のレジスタ制御部を更に有する請求項２に記載の試験装置。
【請求項１０】
被試験デバイスを試験する試験装置を機能させるプログラムであって、
前記試験装置を、
前記被試験デバイスと接続され、与えられる制御情報に基づいて前記被試験デバイスの試験を行うハードウェア部と、
前記制御情報を予め格納し、前記ハードウェア部を制御する制御部と
して機能させ、
前記制御部を、
前記制御情報を格納する第１のレジスタ及び第２のレジスタと、
前記ハードウェア部と接続され、前記第１のレジスタが格納した第１の前記制御情報に基づいて、前記ハードウェア部を制御する制御回路と、
前記ハードウェア部が、第１の前記制御情報に基づいて動作している間に、前記第１の制御情報の次に実行するべき第２の前記制御情報を前記第２のレジスタに書き込む書き込み部と
して機能させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスを試験する試験装置、及び試験装置を機能させるプログラムに関する。
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスを試験する試験装置は、被試験デバイスを試験するハードウェアと、当該ハードウェアを制御する制御回路とを備えている。ハードウェアは、例えば試験パターンを生成するパターン発生器、被試験デバイスのＩ／Ｏピンと接続されるドライバコンパレータ、被試験デバイスの出力信号と期待値とを比較する比較器等に含まれる回路である。
【０００３】
また、制御回路は、ハードウェア毎に設けられ、予め格納した制御情報に基づいて、対応するハードウェアを制御する。試験装置は、例えば被試験デバイスを試験するべき複数の試験項目に応じて、被試験デバイスに対して複数の試験を行う。この場合、制御回路が格納する制御情報は、試験ごとに書き換えられる。
【０００４】
現在、関連する特許文献等は認識していないので、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、制御回路が格納する制御情報を書き換えた場合、ハードウェアの制御が変更されるので、ハードウェアが動作している間は、書き換えることができない。このため、従来の試験装置は、被試験デバイスの試験が終了してから、次の試験を行う制御情報をそれぞれの制御回路に格納し、全ての制御回路に対して制御情報を書き換えた後で、次の試験を開始している。
【０００６】
それぞれの制御回路に格納するべき制御情報は、対応するハードウェア毎に異なる場合があるので、試験装置は、制御回路毎に順次制御情報を書き換える必要がある。このため、全ての制御回路の制御情報を書き換えるまでに、時間がかかるという問題が生じてしまう。
【０００７】
このため本発明は、上述した課題を解決することのできる試験装置、及びプログラムを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスと接続され、与えられる制御情報に基づいて被試験デバイスの試験を行うハードウェア部と、制御情報を予め格納し、ハードウェア部を制御する制御部とを備え、制御部は、制御情報を格納する第１のレジスタ及び第２のレジスタと、ハードウェア部と接続され、第１のレジスタが格納した第１の制御情報に基づいて、ハードウェア部を制御する制御回路と、ハードウェア部が、第１の制御情報に基づいて動作している間に、第１の制御情報の次に実行するべき第２の制御情報を第２のレジスタに書き込む書き込み部とを有する試験装置を提供する。
【０００９】
第１のレジスタは、制御回路と接続され、格納している第１の制御情報を制御回路に供給し、制御部は、第１のレジスタが格納している第１の制御情報に基づく試験が終了した場合に、第２のレジスタが格納している第２の制御情報を、第１のレジスタに転送する転送部を更に有してよい。
【００１０】
制御部は、第１のレジスタ又は第２のレジスタのいずれを制御回路に接続するかを切り替え、接続した第１のレジスタ又は第２のレジスタが格納している制御情報を、制御回路に供給するスイッチ部を更に有してよい。
【００１１】
試験装置は、複数のハードウェア部と、複数のハードウェア部に対応する複数の制御部と、複数のハードウェア部が、対応する第１の制御情報に基づいて動作している間に、それぞれの書き込み部に第２の制御情報を順次供給する制御情報供給部と、第１の制御情報に基づく試験が終了した場合に、それぞれの転送部に、第２の制御情報を略同時に転送させる転送制御部とを更に備えてよい。
【００１２】
試験装置は、複数のハードウェア部と、複数のハードウェア部に対応する複数の制御部と、複数のハードウェア部が、対応する第１の制御情報に基づいて動作している間に、それぞれの書き込み部に第２の制御情報を順次供給する制御情報供給部と、第１の制御情報に基づく試験が終了した場合に、それぞれのスイッチ部に、第１のレジスタ又は第２のレジスタのいずれを制御回路に接続するかを略同時に切り替えさせるスイッチ制御部とを更に備えてよい。
【００１３】
第２のレジスタは、与えられる制御クロックに応じて書き込み部が出力する第２の制御情報を取り込むフリップフロップであり、書き込み部は、ハードウェア部が、第１の制御情報に基づいて動作している間に、第２のレジスタに制御クロックを供給する第２のレジスタ制御部を有してよい。
【００１４】
第１のレジスタは、与えられる制御クロックに応じて転送部が転送する第２の制御情報を取り込むフリップフロップであり、転送部は、書き込み部が出力する制御情報と、第２のレジスタが格納した制御情報のいずれかを選択して、第１のレジスタに転送するマルチプレクサと、第１の制御情報に基づく試験が終了した場合に、第１のレジスタに制御クロックを供給する第１のレジスタ制御部とを有してよい。
【００１５】
第１のレジスタ制御部は、第２のレジスタ制御部が出力する制御クロック、及び第１のレジスタが制御情報を取り込むことを禁止するイネーブル信号の論理積を出力する論理積回路と、論理積回路が出力する信号、及び第１の制御情報に基づく試験が終了した場合にＨ論理を示す転送命令信号の論理和を第１のレジスタの制御クロックとして出力する論理和回路とを有してよい。
【００１６】
制御部は、第１の制御情報に基づく試験において、被試験デバイスの不良が検出された場合に、第１のレジスタが、第２の制御情報を取りこむことを禁止する第２のレジスタ制御部を更に有してよい。
【００１７】
本発明の第２の形態においては、被試験デバイスを試験する試験装置を機能させるプログラムであって、試験装置を、被試験デバイスと接続され、与えられる制御情報に基づいて被試験デバイスの試験を行うハードウェア部と、制御情報を予め格納し、ハードウェア部を制御する制御部として機能させ、制御部を、制御情報を格納する第１のレジスタ及び第２のレジスタと、ハードウェア部と接続され、第１のレジスタが格納した第１の制御情報に基づいて、ハードウェア部を制御する制御回路と、ハードウェア部が、第１の制御情報に基づいて動作している間に、第１の制御情報の次に実行するべき第２の制御情報を第２のレジスタに書き込む書き込み部として機能させるプログラムを提供する。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、本体部１０、複数のハードウェア部２０、及び複数の制御部３０を備える。
【００２１】
それぞれのハードウェア部２０は、被試験デバイス２００と接続され、与えられる制御情報に基づいて被試験デバイス２００の試験を行う。例えば、それぞれのハードウェア部２０は、例えば試験パターンを生成するパターン発生器、被試験デバイスのＩ／Ｏピンと接続されるドライバコンパレータ、被試験デバイスの出力信号と期待値とを比較する比較器等に含まれる回路である。
【００２２】
複数の制御部３０は、複数のハードウェア部２０と対応して設けられる。それぞれの制御部３０は、制御情報を予め格納し、制御情報に基づいて、対応するハードウェア部２０を制御する。例えば制御情報は、ハードウェア部２０が出力すべきデータを示す情報、当該データの出力タイミングを示す情報等である。それぞれの制御部３０は、２つの制御情報を格納する２つのレジスタを有し、一方のレジスタに格納した制御情報に基づいてハードウェア部２０を制御している間に、次に用いる制御情報を他方のレジスタに予め格納する。
【００２３】
本体部１０は、ハードウェア部２０及び制御部３０とデータの授受を行い、被試験デバイス２００の良否を判定する。例えば本体部１０は、ハードウェア部２０が被試験デバイスから受け取った出力信号に基づいて被試験デバイス２００の良否を判定してよく、またハードウェア部２０における被試験デバイス２００の試験結果を格納してもよい。また、本体部１０は、それぞれの制御部３０に格納すべき制御情報を生成し、それぞれの制御部３０に順次供給する。
【００２４】
このように、制御部３０が２つの制御情報を格納するレジスタを有することにより、ハードウェア部２０の動作中に、次に用いるべき制御情報をそれぞれの制御部３０に予め格納することができる。このため、被試験デバイス２００に対して複数の試験を行う場合において、試験が終了する毎に、本体部１０から制御部３０に次の制御情報を供給する時間を無くすことができる。
【００２５】
例えば、本体部１０からは、それぞれの制御部３０に対して順次制御情報を供給する必要があるので、試験装置１００が多数のハードウェア部２０を備えている場合において、試験終了毎に制御部３０の制御情報を更新すると、試験時間のロスが非常に大きくなってしまう。これに対し、本例における試験装置１００は、被試験デバイス２００の試験中に、次に用いるべき制御情報をそれぞれの制御部３０に格納することができるので、試験時間のロスを極めて小さくすることができる。
【００２６】
図２（ａ）は、制御部３０の構成の一例を示す図である。図２（ａ）に示す制御部３０は、書き込み部３２、第１のレジスタ３４、第２のレジスタ３６、転送部３８、及び制御回路４０を備える。
【００２７】
第１のレジスタ３４及び第２のレジスタ３６は、本体部１０から与えられる制御情報を格納する。第１のレジスタは、制御回路４０と接続され、格納している第１の制御情報を制御回路４０に供給する。それぞれの第１のレジスタ３４が格納する第１の制御情報は、制御部３０毎に異なる制御情報であってよい。つまり、それぞれの制御部３０が格納する第１の制御情報は、異なるハードウェア部２０を制御するべく、それぞれ異なってよい。制御回路４０は、ハードウェア部２０に接続され、第１のレジスタが格納した第１の制御情報に基づいて、ハードウェア部２０を制御する。
【００２８】
書き込み部３２は、ハードウェア部２０が、第１の制御情報に基づいて動作している間に、第１の制御情報の次に実行するべき第２の制御情報を第２のレジスタ３６に書き込む。それぞれの書き込み部３２は、本体部１０から第２の制御情報を受け取る。本体部１０は、複数のハードウェア部２０が、対応する第１の制御情報に基づいて動作している間に、それぞれの書き込み部３２に第２の制御情報を順次供給する制御情報供給部を有してよい。
【００２９】
また、それぞれの書き込み部３２に与えられる第２の制御情報は、制御部３０毎に異なる制御情報であってよい。このような構成により、それぞれの制御部３０において次に実行するべき第２の制御情報を、第１の制御情報を実行している間に予め格納することができる。
【００３０】
転送部３８は、第１のレジスタ３４が格納している第１の制御情報に基づく試験が終了した場合に、第２のレジスタ３６が格納している第２の制御情報を、第１のレジスタ３４に転送する。それぞれの転送部３８には、本体部１０から転送命令が与えられ、当該転送命令に応じて、第２のレジスタが格納している第２の制御情報を、第１のレジスタ３４に転送する。本体部１０は、第１の制御情報に基づく試験が終了した場合に、それぞれの転送部３８に、第２の制御情報を略同時に転送させる転送制御部を有してよい。
【００３１】
それぞれの制御部３０に与える転送命令は同一の信号でよいので、本体部１０は、それぞれの制御部３０に対して略同時に転送命令を与えることができる。このため、第１の制御情報に基づく試験が終了した場合に、短時間で第２の制御情報をそれぞれの第１のレジスタ３４に格納することができる。
【００３２】
本例における制御部３０によれば、ハードウェア部２０を制御する制御情報を短時間で更新することができる。例えば、試験装置１００が１００個の制御部３０を備え、一つの制御部３０の制御情報を更新するのに必要な時間がｔ［ｓ］とすると、従来の方法では、試験終了後、制御部３０毎に順次制御情報を更新するので、制御情報の更新に１００×ｔ［ｓ］かかってしまう。これに対し、本例における制御部３０によれば、試験終了後、全ての制御部３０に対して同時に制御情報を更新することができるので、従来に比べ１／１００の時間で制御情報を更新することができる。
【００３３】
また、制御部３０は、第１の制御情報に基づく試験において、被試験デバイス２００の不良が検出された場合に、第１のレジスタ３４が、第２の制御情報を取りこむことを禁止してもよい。このような制御により、不良が検出された被試験デバイス２００に対して、同一の試験を繰り返し行うことができる。
【００３４】
図２（ｂ）は、制御部３０の構成の他の例を示す図である。図２（ｂ）に示す制御部３０は、書き込み部３２、第１のレジスタ３４、第２のレジスタ３６、制御回路４０、第１のスイッチ部４２、及び第２のスイッチ部４４を備える。
【００３５】
第１のレジスタ３４及び第２のレジスタ３６は、図２（ａ）において説明した第１のレジスタ３４及び第２のレジスタ３６と同一の機能を有する。第２のスイッチ部４４は、第１のレジスタ３４又は第２のレジスタ３６のいずれを制御回路４０に接続するかを切り替え、接続した第１のレジスタ３４又は第２のレジスタ３６が格納している制御情報を、制御回路４０に供給する。
【００３６】
制御回路４０は、ハードウェア部２０に接続され、第１のレジスタ３４又は第２のレジスタ３６のいずれか一方が格納した第１の制御情報に基づいて、ハードウェア部２０を制御する。つまり、制御回路４０は、第２のスイッチ部４４が接続するレジスタが格納している制御情報に基づいて、ハードウェア部２０を制御する。
【００３７】
第１のスイッチ部４２は、書き込み部３２を、第１のレジスタ３４又は第２のレジスタ３６のいずれに接続するかを切り替える。本例では、第１のスイッチ部４２は、第２のスイッチ部４４と逆のレジスタを選択し、書き込み部３２に接続する。つまり、制御回路４０が、第１のレジスタ３４に接続されている場合、第１のスイッチ部４２は、書き込み部３２と第２のレジスタ３６とを接続する。また、制御回路４０が、第２のレジスタに接続されている場合、第１のスイッチ部４２は、書き込み部３２と第１のレジスタ３４とを接続する。
【００３８】
書き込み部３２は、ハードウェア部２０が、第１のレジスタ３４又は第２のレジスタ３６のいずれか一方が格納した第１の制御情報に基づいて動作している間に、第１の制御情報の次に実行するべき第２の制御情報を、第１のレジスタ３４又は第２のレジスタ３６の他方に書き込む。本例においては、書き込み部３２は、第１のスイッチ部４２が接続するレジスタに、第２の制御情報を書き込む。また、本体部１０は、複数のハードウェア部２０が、対応する第１の制御情報に基づいて動作している間に、それぞれの書き込み部３２に第２の制御情報を順次供給する制御情報供給部を有してよい。このような構成により、それぞれの制御部３０において次に実行するべき第２の制御情報を、第１の制御情報を実行している間に予め格納することができる。
【００３９】
第１のスイッチ部４２及び第２のスイッチ部４４は、本体部１０により制御される。本体部１０は、第１の制御情報に基づく試験が終了した場合に、それぞれの制御部３０における第１のスイッチ部４２及び第２のスイッチ部４４に、第１のレジスタ３４又は第２のレジスタ３６のいずれを書き込み部３２又は制御回路４０に接続するかを略同時に切り替えさせるスイッチ制御部を有してよい。
【００４０】
それぞれの制御部３０に対して、第１のスイッチ部４２及び第２のスイッチ部４４を制御する制御信号は同一の信号でよいので、本体部１０は、それぞれの制御部３０に対して略同時に制御信号を与えることができる。このため、第１の制御情報に基づく試験が終了した場合に、ハードウェア部２０を制御する制御情報を短時間で切り替えることができる。
【００４１】
図３は、図２（ａ）に示した制御部３０の詳細な構成の一例を示す図である。本例において、第１のレジスタ３４は、与えられる制御クロックに応じて、転送部３８が転送する第２の制御情報を取り込むフリップフロップである。また、第２のレジスタ３６は、与えられる制御クロックに応じて、書き込み部３２が出力する第２の制御情報を取り込むフリップフロップである。
【００４２】
書き込み部３２は、第２のレジスタ制御部５２を有する。また、転送部３８は、マルチプレクサ４６、論理積回路４８、及び論理和回路５０を有する。論理積回路４８及び論理和回路５０は、第１の制御情報に基づく試験が終了した場合に、第１のレジスタ３４に制御クロックを供給する第１のレジスタ制御部として機能する。
【００４３】
書き込み部３２は、本体部１０から、制御情報のデータ、レジスタＳＥＬ信号、及びライトイネーブル信号を受け取る。書き込み部３２は、制御情報のデータを第１のレジスタ３４のデータ入力端子、及びマルチプレクサ４６のデータ入力端子に供給する。また、第２のレジスタ制御部５２は、レジスタＳＥＬ信号及びライトイネーブル信号の論理積を、第２のレジスタ３６に制御クロックとして供給する。ここで、レジスタＳＥＬ信号は、本体部１０が第２の制御信号を格納するべき制御部３０を順次選択する信号であり、ライトイネーブル信号は、いずれかの制御部３０に第２の制御信号を書き込むことを許可する信号である。
【００４４】
つまり、本体部１０がいずれかの制御部３０に所定の第２の制御信号を書き込む場合、本体部１０は、当該第２の制御信号と、Ｈ論理を示すライトイネーブル信号を全ての制御部３０に供給する。そして、本体部１０は、当該第２の制御信号を書き込むべき制御部３０に対してＨ論理を示すレジスタＳＥＬ信号を供給し、他の制御部３０に対してＬ論理を示すレジスタＳＥＬ信号を供給する。このような制御を、全ての制御部３０に対して順次行うことにより、全ての制御部３０に対して、次に用いるべき第２の制御情報を第２のレジスタ３６に格納することができる。
【００４５】
マルチプレクサ４６は、書き込み部３２から与えられる制御情報と、第２のレジスタ３６が格納している制御情報とを受け取り、いずれかの制御情報を選択して第１のレジスタ３４のデータ入力端子に供給する。例えば、従来の装置と同様に、試験終了後に本体部１０が第１のレジスタ３４に次の制御情報を格納する場合、マルチプレクサ４６は、書き込み部３２から与えられる制御情報を選択し、第１のレジスタ３４に供給する。また、試験中に本体部１０が第２のレジスタ３６に次の制御情報を予め格納する場合、マルチプレクサ４６は、第２のレジスタ３６が格納している制御情報を選択し、第１のレジスタ３４に供給する。マルチプレクサ４６がいずれの制御情報を選択するかは、本体部１０から与えられる選択信号により制御される。
【００４６】
論理積回路４８は、第２のレジスタ制御部５２が出力する制御クロックと、第１のレジスタ３４が制御情報を取り込むことを禁止するイネーブル信号Ｗ＿ＩＮＨとの論理積を出力する。イネーブル信号は、それぞれの試験の開始から、それぞれの試験の終了又は第２のレジスタ３６への第２の制御情報の格納の終了のいずれか遅いほうまでの期間、第１のレジスタ３４が次の制御情報を取り込むことを禁止する信号である。論理積回路４８が出力する信号は、当該期間においてＬ論理を示す。このような制御により、ハードウェア部２０の動作中に、第２の制御情報を第１のレジスタ３４に格納せず、第２のレジスタ３６に格納することができる。
【００４７】
論理和回路５０は、論理積回路４８が出力する信号、及び第１の制御情報に基づく試験が終了した場合にＨ論理を示す転送命令信号の論理和を、第１のレジスタ３４の制御クロックとして出力する。このような構成により、第１の制御情報に基づく試験が終了した場合に、それぞれの第２のレジスタ３６が格納している第２の制御情報を、それぞれの第１のレジスタ３４に略同時に転送することができる。
【００４８】
図４は、図２（ａ）に示した制御部３０の動作の一例を示すタイミングチャートである。本例において試験装置１００は、被試験デバイス２００の試験として、ｔｅｓｔ１、ｔｅｓｔ２、及びｔｅｓｔ３を順次行う。
【００４９】
上述したように、論理積回路４８には、それぞれの試験の開始から、それぞれの試験の終了又は第２のレジスタ３６への第２の制御情報の格納の終了のいずれか遅いほうまでの期間、第１のレジスタ３４が次の制御情報を取り込むことを禁止するイネーブル信号Ｗ＿ＩＮＨが与えられる。
【００５０】
本体部１０は、それぞれの試験中に、次の試験で用いるべき制御情報のデータを、それぞれの制御部３０に供給する。本体部１０が供給する制御情報は、それぞれの制御部３０の第２のレジスタに順次格納される。このとき、それぞれの試験で用いるべき制御情報の転送量が異なるので、例えば図４に示すＤａｔａ３のように、現在の試験中に、制御情報の格納が終了しない場合がある。このような場合、本体部１０は、当該制御情報の格納が終了するまで、第１のレジスタ３４が次の制御情報を取り込むことを禁止するイネーブル信号を生成する。
【００５１】
また、本体部１０は、それぞれの試験の終了又は第２のレジスタ３６への第２の制御情報の格納の終了のいずれか遅いほうから、所定の期間Ｔ１が経過してから次の試験を開始する。制御部３０は、当該期間において、第２のレジスタ３６から第１のレジスタ３４に、第２の制御情報を転送する。即ち、本体部１０は、当該期間Ｔ１において、論理和回路５０に転送命令信号を供給する。転送部３８は、当該転送命令信号に応じて、第２のレジスタ３６が格納している制御情報を、第１のレジスタ３４に転送する。
【００５２】
上述したように、本例における試験装置１００によれば、全ての制御部３０において、第２のレジスタ３６から第１のレジスタ３４への第２の制御情報の転送を略同時に行うことができ、短時間で制御情報の転送を行うことができる。本体部１０は、当該転送に必要な時間を予め記憶し、当該時間に基づいて、上述した所定の期間Ｔ１を定めてよい。
【００５３】
図５は、試験装置１００を機能させるプログラムの一例を示す図である。当該プログラムにおいて、それぞれの試験ｔｅｓｔ１、ｔｅｓｔ２、及びｔｅｓｔ３における命令Ｐｘは、当該試験において用いるべき制御情報のデータを示す。また、命令ＭＥＡＳ  ＭＰＡＴ（９）は、次の試験において用いるべき制御情報を、本体部１０に先読みさせる命令である。当該先読み命令を検出した場合、本体部１０は、次の試験で用いるべき制御情報のデータＰｘを先読みし、当該試験中に当該制御情報のデータを、制御部３０に供給する。
【００５４】
図６は、試験装置１００を機能させるコンピュータ５００の構成の一例を示す。本例において、コンピュータ５００は、試験装置１００を図１から図５において説明したように機能させるプログラムを格納する。コンピュータ５００は、ＣＰＵ７００と、ＲＯＭ７０２と、ＲＡＭ７０４と、通信インターフェース７０６と、ハードディスクドライブ７１０と、ＦＤドライブ７１２と、ＣＤ−ＲＯＭドライブ７１４とを備える。ＣＰＵ７００は、ＲＯＭ７０２、ＲＡＭ７０４、ハードディスクドライブ７１０、フレキシブルディスク７２０、及び／又はＣＤ−ＲＯＭ７２２に格納されたプログラムに基づいて動作する。
【００５５】
例えば、試験装置１００を機能させるプログラムは、試験装置１００を、図１から図５において説明した本体部１０、複数のハードウェア部２０、及び複数の制御部３０として機能させる。通信インターフェース７０６は、例えば試験装置１００と通信し、試験装置１００を制御する。
【００５６】
格納装置の一例としてのハードディスクドライブ７１０は、設定情報及びＣＰＵ７００を動作させるプログラムを格納する。ＲＯＭ７０２、ＲＡＭ７０４、及び／又はハードディスクドライブ７１０は、試験装置１００を図１から図５に関連して説明した試験装置１００として機能させるためのプログラムを格納する。また、当該プログラムは、フレキシブルディスク７２０、ＣＤ−ＲＯＭ７２２等に格納されていてもよい。
【００５７】
ＦＤドライブ７１２はフレキシブルディスク７２０からプログラムを読み取りＣＰＵ７００に提供する。ＣＤ−ＲＯＭドライブ７１４はＣＤ−ＲＯＭ７２２からプログラムを読み取りＣＰＵ７００に提供する。
【００５８】
また、プログラムは記録媒体から直接ＲＡＭに読み出されて実行されても、一旦ハードディスクドライブにインストールされた後にＲＡＭに読み出されて実行されても良い。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。
【００５９】
プログラムを格納する記録媒体としては、フレキシブルディスク、ＣＤ−ＲＯＭの他にも、ＤＶＤ、ＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、磁気記録媒体、ＩＣカード、ミニチュアーカードなどの半導体メモリ等を用いることができる。又、専用通信ネットワーク、インターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の格納装置を記録媒体として使用してもよい。
【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００６１】
以上から明らかなように、本発明によれば、ハードウェアを制御する制御情報を短時間で更新することができる。特に、多数のハードウェア部を備える試験装置において、当該ハードウェア部を制御するそれぞれの制御部における制御情報を短時間で更新することができる。また、半導体回路の試験装置のように、複数の試験を連続して行う場合、制御情報の更新を複数回行う必要があるので、それぞれの試験毎に行う制御情報の更新時間を短縮できる本発明が有効である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】制御部３０の構成の例を示す図である。
【図３】図２（ａ）に示した制御部３０の詳細な構成の一例を示す図である。
【図４】図２（ａ）に示した制御部３０の動作の一例を示すタイミングチャートである。
【図５】試験装置１００を機能させるプログラムの一例を示す図である。
【図６】試験装置１００を機能させるコンピュータ５００の構成の一例を示す。
【符号の説明】
【００６３】
１０・・・本体部、２０・・・ハードウェア部、３０・・・制御部、３２・・・書き込み部、３４・・・第１のレジスタ、３６・・・第２のレジスタ、３８・・・転送部、４０・・・制御回路、４２・・・第１のスイッチ部、４４・・・第２のスイッチ部、４６・・・マルチプレクサ、４８・・・論理積回路、５０・・・論理和回路、５２・・・第２のレジスタ制御部、１００・・・試験装置、２００・・・被試験デバイス、５００・・・コンピュータ、７０２・・・ＲＯＭ、７０４・・・ＲＡＭ、７０６・・・通信インターフェース、７１０・・・ハードディスクドライブ、７１２・・・ＦＤドライブ、７１４・・・ＣＤ−ＲＯＭドライブ、７２０・・・フレキシブルディスク、７２２・・・ＣＤ−ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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