(57)【要約】【課題】制御装置を多重化して処理を行う多重化制御装置に入力されるデータを各制御装置で等値化する際に、制御装置における処理速度の低下を防止する。【解決手段】二重化制御装置１は、データバス４０に接続する制御装置１０、制御装置２０において、いずれかの制御装置が入力装置３０からのデータ入力に先立って他の制御装置にそのデータ入力の開始情報を通知し、他の制御装置はいずれかの制御装置がデータバス４０を介して入力装置３０からデータを受信する際に、その通知に応じて同期して受信する。【選択図】図１
2007272285.tif 000002
【特許請求の範囲】
【請求項１】
互いにデータバスに接続され、外部装置から入力されるデータに基づいて複数の制御装置で多重化して処理を行う多重化制御装置において、
前記いずれかの制御装置は、前記外部装置からのデータ入力に先立って、前記他の制御装置に外部装置からのデータ入力の開始情報を通知し、
前記他の制御装置は、前記いずれかの制御装置が前記データバスを介して前記外部装置からデータを受信する際に、前記いずれかの制御装置から通知された外部装置からのデータ入力の開始情報に応じて、前記データを同期して受信することを特徴とする多重化制御装置。
【請求項２】
前記制御装置は、前記外部装置からのデータ入力を制御するＩＯプロセッサにデータの入力開始を通知する入力等値化フラグを有し、
前記いずれかの制御装置は、前記外部装置からのデータ入力に先立って、当該制御装置の入力等値化フラグと前記他の制御装置の入力等値化フラグとをオンにすることを特徴とする請求項１に記載の多重化制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重化又は多重化して制御を行う多重化制御装置に関する。
【背景技術】
【０００２】
工業プラントなどを制御する制御装置では、高い信頼性のもとに恒常的に処理を行うために、２つ又は複数の制御装置を備え、各制御装置で同一の処理を行う二重又は多重化した制御処理で冗長化しているものがある。例えば、特許文献１には、互いに同一の制御演算を同期して行う二重化コンピュータに関する技術が開示されている。
【０００３】
この二重化又は多重化して処理を行う制御装置は、いずれかの制御装置に不具合が生じた場合でもプラントの処理を停止することなく継続して行うために、プラントで計測された計測値や操作コンソールからの操作指示などの入力データを各制御装置で等値にし、各制御装置で同一の処理を行う。
【０００４】
図２に制御装置で二重化して処理を行う従来の二重化制御装置１００の構成を例示する。図２に示すように、二重化制御装置１００は、入力装置１３０とデータバス１４０で接続されており、制御装置１１０、１２０が互いに入力装置１３０に通信可能である。
【０００５】
制御装置１１０は、メインプロセッサ１１１、主メモリ１１２、共有メモリ１１３、ＩＯプロセッサ１１４、入出力通信ＩＦ部１１５、二重化ＩＦ部１１６及び調停回路１１７を有する構成である。メインプロセッサ１１１は、主メモリ１１２にデータや処理プログラムなどを展開して二重化制御装置１００の動作処理を指示する。ＩＯプロセッサ１１４は、入出力通信ＩＦ部１１５を介して入力装置１３０からのデータを受信し、共有メモリ１１３上に格納する。共有メモリ１１３は、ＩＯプロセッサ１１４とメインプロセッサ１１１からのデータ送受信が可能である。二重化ＩＦ部１１６は、二重化制御装置１００の制御を二重化して行う制御装置１２０との間で同一のデータを保持する（等値化）ためのデータ転送を行う。調停回路１１７は、二重化ＩＦ部１１６のデータ転送による主メモリ１１２へのアクセスとメインプロセッサ１１１による主メモリ１１２へのアクセスとの調停を行う。
【０００６】
制御装置１２０は、上述した制御装置１１０と同等のメインプロセッサ１２１、主メモリ１２２、共有メモリ１２３、ＩＯプロセッサ１２４、入出力通信ＩＦ部１２５、二重化ＩＦ部１２６及び調停回路１２７を有する構成である。入力装置１３０は、操作コンソール、又は、二重化制御装置１００が制御を行うプラント等の検出器などであり、制御に係る各種データを入力する。
【０００７】
この二重化制御装置１００において、入力装置１３０から入力されるデータは、ＩＯプロセッサ１１４により読み出され、制御装置１１０の共有メモリ１１３に格納される。共有メモリ１１３に格納されたデータは、メインプロセッサ１１１から主メモリ１１２に読み出され、その主メモリ１１２に格納されるデータと主メモリ１２２に格納されるデータとが二重化ＩＦ部１１６、１２６を介して等値化される。なお、特に説明は省略するが、入力されるデータを制御装置１２０の共有メモリ１２３へ格納して等値化する構成であってもよい。
【０００８】
この二重化ＩＦ部１１６、１２６を介したデータの等値化では、メインプロセッサ１１１が二重化ＩＦ部１１６、１２６を介して等値化要求をメインプロセッサ１２１に出力し、その等値化要求に応じてメインプロセッサ１２１が二重化ＩＦ部１１６、１２６を介して主メモリ１１２に格納されたデータを読み出して主メモリ１２２に格納することで行われる。このメインプロセッサ１２１による主メモリ１１２からのデータの読み出しに際しては、メインプロセッサ１１１における主メモリ１１２へのアクセスとの調停が調停回路１１７で行われる。
【０００９】
上述したように、二重化制御装置１００では、入力装置１３０から入力されるデータが制御装置１１０の主メモリ１１２と制御装置１２０の主メモリ１２２とで等値化される。これのため、二重化制御装置１００は、メインプロセッサ１１１、１２１で同一の処理を行うことで、二重化した場合でも同一の演算結果を得る構成である。
【特許文献１】特開平６−２４２９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来技術では、入力されるデータを等値化する際に、演算処理を行うメインプロセッサのアクセスと二重化に係るアクセスとが調停されながら行われるため、メインプロセッサのアクセスが待機される場合があり、処理速度を低下させる虞があった。
【００１１】
本発明は、このような課題に鑑みてなされたものであり、その目的とするところは、制御装置を多重化して処理を行う多重化制御装置に入力されるデータを各制御装置で等値化する際に、制御装置における処理速度の低下を防止することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１に記載の発明は、互いにデータバスに接続され、外部装置から入力されるデータに基づいて複数の制御装置で多重化して処理を行う多重化制御装置において、前記いずれかの制御装置は、前記外部装置からのデータ入力に先立って、前記他の制御装置に外部装置からのデータ入力の開始情報を通知し、前記他の制御装置は、前記いずれかの制御装置が前記データバスを介して前記外部装置からデータを受信する際に、前記いずれかの制御装置から通知された外部装置からのデータ入力の開始情報に応じて、前記データを同期して受信することを特徴とする。
【００１３】
請求項２に記載の発明は、請求項１に記載の発明のおいて、前記制御装置は、前記外部装置からのデータ入力を制御するＩＯプロセッサに多重化すべきデータの入力開始を通知する入力等値化フラグを有し、前記いずれかの制御装置は、前記外部装置からのデータ入力に先立って、当該制御装置の入力等値化フラグと前記他の制御装置の入力等値化フラグとをオンにすることを特徴とする。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、制御装置を多重化して処理を行う多重化制御装置に入力されるデータを各制御装置で同期して受信することができ、一旦いずれかの制御装置で受信したデータを他の制御装置に送信する処理を省くことができるため、制御装置における処理速度の低下を防止することができる。
【００１５】
請求項２に記載の発明によれば、制御装置は、前記外部装置からのデータ入力を制御するＩＯプロセッサにデータの入力開始を通知する入力等値化フラグを有し、いずれかの制御装置が外部装置からのデータ入力に先立って、当該制御装置の入力等値化フラグと他の制御装置の入力等値化フラグとをオンにすることができるため、各制御装置におけるＩＯプロセッサによる外部装置からのデータ入力を並行して行うことができ、いずれかの制御装置におけるデータ入力が他の制御装置での処理の妨げになることがなく、処理速度の低下を防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下、この発明の実施の形態について、図１を参照して説明するが、この発明は以下の実施の形態に限定しない。また、この発明の実施の形態は発明の最も好ましい形態を示すものであり、発明の用途や用語はこれに限定するものではない。
【００１７】
図１は、制御装置１０、制御装置２０で二重化して処理を行う本発明である二重化制御装置１の機能的構成を模式的に示すブロック図である。図１に示すように、二重化制御装置１は、入力装置３０とデータバス４０で接続されており、制御装置１０、制御装置２０が互いに入力装置３０に通信可能である。
【００１８】
制御装置１０は、メインプロセッサ１１、主メモリ１２、共有メモリ１３、ＩＯプロセッサ１４、入出力通信ＩＦ部１５、二重化ＩＦ部１６、調停回路１７及び入力等値化フラグ１８を有する構成である。入力等値化フラグ１８は、二重化ＩＦ部１６を介して入力される他の制御部からの指示やメインプロセッサ１１の指示に基づいてオン／オフされるフラグであり、ＩＯプロセッサ１４におけるデータバス４０を介した入力装置３０からのデータ入力開始を指示する。
【００１９】
制御装置２０は、上述した制御装置１０と同等のメインプロセッサ２１、主メモリ２２、共有メモリ２３、ＩＯプロセッサ２４、入出力通信ＩＦ部２５、二重化ＩＦ部２６、調停回路２７及び入力等値化フラグ２８を有する構成である。入力装置３０は、操作コンソール、又は、二重化制御装置１が制御を行うプラント等の検出器などであり、制御に係る各種データを入力する装置である。
【００２０】
ここで、二重化制御装置１において、メインプロセッサ１１のデータ入力開始指示に因って入力装置３０から入力されるデータを、制御装置１０と制御装置２０とで等値化する動作について詳細に説明する。なお、以下の説明ではメインプロセッサ１１がデータ入力開始指示を出力する構成であるが、メインプロセッサ２１がデータ入力開始指示を出力する構成であってもよいことは言うまでもない。
【００２１】
メインプロセッサ１１は、入力装置３０からのデータ入力に先立って、二重化ＩＦ部１６、２６を介して入力等値化フラグ２８をオンに設定し、ＩＯプロセッサ１４にデータバス４０を介した入力装置３０からのデータ受信を入出力通信ＩＦ部１５で行うように指示する。ＩＯプロセッサ１４では、メインプロセッサ１１からの指示に応じて、入力装置３０からデータバス４０へのデータ出力を指示して当該入力装置３０からのデータ受信を入出力通信ＩＦ部１５で開始させ、その受信したデータを共有メモリ１３に格納させる。
【００２２】
一方、制御装置２０におけるＩＯプロセッサ２４は、入力等値化フラグ２８のオンに応じて、入出力通信ＩＦ部２５におけるデータ受信を開始させ、上述したＩＯプロセッサ１４の指示により入力装置３０からデータバス４０へ出力されて入出力通信ＩＦ部１５で行われるデータ受信に同期して受信させて、その受信したデータを共有メモリ２３に格納させる。
【００２３】
以上のように、二重化制御装置１は、データバス４０に接続する制御装置１０、制御装置２０において、いずれかの制御装置が入力装置３０からのデータ入力に先立って他の制御装置にそのデータ入力の開始情報を通知し、他の制御装置はいずれかの制御装置がデータバス４０を介して入力装置３０からデータを受信する際に、その通知に応じて同期して受信する構成である。
【００２４】
このため、二重化制御装置１は、多重化制御装置に入力されるデータを各制御装置で等値化する際に、一旦いずれかの制御装置で受信したデータを他の制御装置に送信する処理を省くことができるため、制御装置における処理速度の低下を防止することができる。
【００２５】
［変形例］
ここで、二重化制御装置１において、上述した等値化する動作の変形例であり、二重化ＩＦ部１６が入力等値化フラグ１８の設定状況を監視し、その設定状況を二重化ＩＦ部２６を介して入力等値化フラグ２８の設定に反映させる場合について説明する。なお、二重化ＩＦ部２６が入力等値化フラグ２８の設定状況を監視し、その設定状況を二重化ＩＦ部１６を介して入力等値化フラグ１８の設定に反映させてもよいことは言うまでもない。
【００２６】
メインプロセッサ１１は、入力装置３０からの多重化すべきデータ入力指示として入力等値化フラグ１８をオンに設定する。この入力等値化フラグ１８のオンの設定に応じて、二重化ＩＦ部１６は、二重化ＩＦ部２６を介して入力等値化フラグ２８の設定をオンにする。
【００２７】
制御装置１０のＩＯプロセッサ１４は、入力等値化フラグ１８のオンの設定に応じて、データバス４０を介した入力装置３０からのデータ受信を入出力通信ＩＦ部１５で行わせ、その受信したデータを共有メモリ１３に格納させる。
【００２８】
一方、制御装置２０のＩＯプロセッサ２４は、入力等値化フラグ２８のオンに応じて、データバス４０を介した入力装置３０からのデータ受信を入出力通信ＩＦ部２５で行わせ、その受信したデータを共有メモリ２３に格納させる。
【００２９】
以上のように、二重化制御装置１は、データバス４０に接続し、入力装置３０からのデータ入力を制御するＩＯプロセッサにデータの入力開始を通知する入力等値化フラグを有する制御装置１０、制御装置２０において、いずれかの制御装置が入力装置３０からのデータ入力に先立って、当該制御装置及び他の制御装置の入力等値化フラグをオンにする構成である。
【００３０】
このため、二重化制御装置１は、各制御装置において多重化処理に必要な外部装置からのデータ入力を並行して行うことができ、制御装置１０、制御装置２０における多重化に係るデータ入力が他の制御装置における処理の妨げになることがなく、処理速度の低下を防止することができる。
【００３１】
なお、本実施の形態における記述は、本発明の一例を示すものであり、これに限定するものではない。本実施の形態における二重化制御装置１の構成及び動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更が可能である。
【００３２】
例えば、本実施の形態における二重化制御装置１では、データバス４０に接続する制御装置１０、２０で二重化して処理を行う構成を例示したが、更に複数の制御装置がデータバス４０に接続され、いずれかの制御装置が入力装置３０からのデータ入力を行う際に他の制御装置の入力等値化フラグをオンにする構成であってよい。
【図面の簡単な説明】
【００３３】
【図１】制御装置１０、制御装置２０で二重化して処理を行う本発明である二重化制御装置１の機能的構成を模式的に示すブロック図である。
【図２】制御装置で二重化して処理を行う従来の二重化制御装置１００の構成を例示するブロック図である。
【符号の説明】
【００３４】
１  二重化制御装置
１０、２０  制御装置
１１、２１  メインプロセッサ
１２、２２  主メモリ
１３、２３  共有メモリ
１４、２４  ＩＯプロセッサ
１５、２５  入出力通信ＩＦ部
１６、２６  二重化ＩＦ部
１７、２７  調停回路
１８、２８  入力等値化フラグ
３０  入力装置
４０  データバス
【図１】
2007272285.tif 000003
【図２】
2007272285.tif 000004