(57)【要約】【課題】  半導体メモリチップのマウントの密着性やボンデイング性への影響を低減しつつ、製造コストの削減を図ることが可能なメモリカードを提供する。【解決手段】  本発明に係るメモリカードは、電源端子１、グランド端子２が形成された基板３と、この基板上に設けられたパッド４とワイヤボンディングにより接続されるとともに、電源端子１およびグランド端子２に電気的に接続されたＮＡＮＤメモリチップ６と、電源端子１とグランド端子２との間にＮＡＮＤメモリチップ６と並列に接続されるように基板３上に形成され、ＮＡＮＤメモリチップ６に電力を供給するための配線キャパシタ７と、を備える。配線キャパシタ７は、基板３上に形成された電源側配線１０と、グランド側配線１１と、電源側配線１０とグランド側配線１１との間に設けられたソルダレジスト１２と、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の電圧が印加される第１の端子、第２の電圧が印加される第２の端子が形成された基板と、
前記基板上に設けられたパッドとワイヤボンディングにより接続されるとともに、前記第１の端子および前記第２の端子に電気的に接続された半導体メモリチップと、
前記第１の端子と前記第２の端子との間に前記半導体メモリチップと並列に接続されるように前記基板上に形成され、前記半導体メモリチップに電力を供給するための配線キャパシタと、を備え、
前記配線キャパシタは、前記基板上に形成され前記第１の端子に接続された第１の配線と、前記基板上に形成され前記第２の端子に接続された第２の配線と、前記第１の配線と前記第２の配線との間に設けられた絶縁体と、を有する
ことを特徴とするメモリカード。
【請求項２】
前記パッドとワイヤボンディングにより接続されるとともに、前記配線キャパシタから電源が供給されるように前記第１の端子と前記第２の端子との間に前記配線キャパシタと並列に接続され、前記半導体メモリチップを制御するコントローラチップを、さらに備える
ことを特徴とする請求項１に記載のメモリカード。
【請求項３】
前記第１の配線は、一端部が前記第１の端子に接続されるとともに、さらに当該第１の配線の一端部から他端部までのいずれかの部分で前記第１の端子に接続されている
ことを特徴とする請求項１または２に記載のメモリカード。
【請求項４】
前記第１および第２の配線は、渦巻状に形成されていることを特徴とする請求項１ないし３の何れかに記載のメモリカード。
【請求項５】
前記第１および第２の配線は、櫛歯状に形成されていることを特徴とする請求項１ないし３の何れかに記載のメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記憶する半導体メモリチップを備えたメモリカードに関する。
【背景技術】
【０００２】
近年、デジタルビデオカメラ、携帯電話、携帯音楽プレーヤなどのデジタル機器用データ記憶媒体として、半導体メモリチップを備えたメモリカードが広く使用されている。
【０００３】
従来のメモリカードは、基板上にＮＡＮＤメモリチップとチップコンデンサを備え、当該メモリカードの電源／グランド端子がＮＡＮＤメモリの電源（Ｖｃｃ）とグランド（ＧＮＤ）に接続されおり、これにチップコンデンサが並列接続されている。当該チップコンデンサは、電源のノイズなどによる電圧変動をコンデンサの充放電で低減させてメモリカードの誤動作を防ぐものである。
【０００４】
チップコンデンサの搭載は、半田ペースト印刷を行い、当該チップコンデンサを基板にマウントするとともにリフロー装置により半田ペーストを溶融させて、基板のフットパターンのＣｕ表面と当該チップコンデンサの電極とを合金形成接続させることにより実施される。
【０００５】
ＮＡＮＤメモリカードについては製品コスト低減要求が強く、使用部品のコストを下げるため、ＮＡＮＤメモリ、コントローラがパッケージ組み立て品ではなくチップ単体状態で作られる。ＮＡＮＤおよびコントローラと基板配線との接続はパッケージ外部端子による半田接続ではなくチップのボンデイング用パッドと基板配線とを金線などによるワイヤボンディングで接続されている。
【０００６】
しかし、上記従来技術では、既述のＮＡＮＤメモリとコントローラのベアチップ実装の場合、チップコンデンサの実装の際、リフローの熱影響で基板が反り、これが原因でＮＡＮＤメモリとコントローラのチップのマウントで基板が反っているため、マウントの密着性が低下し、さらに、ボンデイング性に影響を及ぼすという問題があった。
【０００７】
また、製造コストを低減するためにキャパシタを基板に形成する技術として、電磁誘導や電波によりＩＣカード読み取り機と通信する共振回路を備えたＩＣカードがある。このＩＣカードの共振回路は、インダクタンスとキャパシタンスの組み合わせによるＬＣ共振回路である。（例えば、特許文献１参照。）。
【０００８】
しかし、上記従来技術では、ＩＣカードが通信するためにキャパシタを構成する共振回路はアンテナ効果を有し、電源を供給するものではないため、メモリカードの電源供給用のキャパシタに単純に適用することができず、メモリカードの製造コストを低減することができなかった。
【特許文献１】特開平１１−１６７６１２号公報（第３−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記課題を解決するものであり、製造コストが安価な半導体メモリチップの実装工程におけるメモリカードの基板の反りを防止して、半導体メモリチップのマウントの密着性やボンデイング性への悪影響を低減しつつ、製造コストを削減することが可能なメモリカードを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るメモリカードは、第１の電圧が印加される第１の端子、第２の電圧が印加される第２の端子が形成された基板と、
前記基板上に設けられたパッドとワイヤボンディングにより接続されるとともに、前記第１の端子および前記第２の端子に電気的に接続された半導体メモリチップと、
前記第１の端子と前記第２の端子との間に前記半導体メモリチップと並列に接続されるように前記基板上に形成され、前記半導体メモリチップに電力を供給するための配線キャパシタと、を備え、
前記配線キャパシタは、前記基板上に形成され前記第１の端子に接続された第１の配線と、前記基板上に形成され前記第２の端子に接続された第２の配線と、前記第１の配線と前記第２の配線との間に設けられた絶縁体と、を有する
ことを特徴とする。
【発明の効果】
【００１１】
本発明の一態様に係るメモリカードによれば、半導体メモリチップのマウントの密着性やボンデイング性への影響を低減しつつ、製造コストの削減を図ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明においては、例えば、製造コストが安価な半導体メモリチップを採用するとともに、予め基板に配線キャパシタを形成して、当該半導体メモリチップの実装工程におけるメモリカードの基板の反りを防止して、半導体メモリチップのマウントの密着性やボンデイング性への影響を低減しつつ、メモリカードの製造コストを削減するものである。
【００１３】
なお、以下の各実施例においては、電源電圧（Ｖｃｃ）を第１の電圧、電源端子を第１の端子とし、グランド電圧（ＧＮＤ）を第２の電圧、グランド端子を第２の端子として説明するが、第１の電圧をグランド電圧（ＧＮＤ）、第１の端子をグランド端子とし、第２の電圧を電源電圧（Ｖｃｃ）、第２の端子を電源端子としてもよい。
【００１４】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１に係るメモリカードの要部の構成を示す平面図である。また、図２および図３は、本発明の実施例１に係る配線キャパシタの要部の構成の一例を示す平面図である。
【００１６】
図１に示すように、メモリカード１００は、第１の電圧（電源電圧Ｖｃｃ）が印加される第１の端子（電源端子）１、第２の電圧（グランド電圧ＧＮＤ）が印加される第２の端子（グランド端子）２が形成された基板３と、この基板３上に設けられたパッド４とワイヤボンディングによりボンディングワイヤ５で接続されるとともに、電源端子１およびグランド端子２に電気的に接続された半導体メモリチップであるＮＡＮＤメモリチップ６と、電源端子１とグランド端子２との間にＮＡＮＤメモリチップ６と並列に接続されるように基板３上に形成され、ＮＡＮＤメモリチップ６に電力を供給するための配線キャパシタ７と、基板１上のパッド４とワイヤボンディングによりボンディングワイヤ５で接続されるとともに、配線キャパシタ７から電源が供給されるように電源端子１とグランド端子２との間に配線キャパシタ７と並列に接続され、ＮＡＮＤメモリチップ６を制御するコントローラチップ８と、を備えている。
【００１７】
電源端子１およびグランド端子２は、パッド４や他の素子に接続された例えば銅等の導体からなる配線と接続されており、表面にはニッケル、金の２層メッキが施されている。図示しない外部装置のコネクタ部にメモリカード１００が接続された際に、これらの電源端子１およびグランド端子２を介して、ＮＡＮＤメモリチップ６、配線キャパシタ７、およびコントローラチップ８に所定の電力が供給される。
【００１８】
基板３は、絶縁性のプリプレグ（ガラスエポキシ樹脂）により構成されており、表面には絶縁体であるソルダレジストが成膜されている。なお、パッド４等の素子が接続される部分はソルダレジストが除去されている。
【００１９】
基板３のＮＡＮＤメモリチップ６等の素子搭載側の配線は、基板３を貫通するスルーホール（図示せず）によって、反対側の配線に接続されている。
【００２０】
配線キャパシタ７は、例えば、電源のノイズなどにより電圧が変動して電源端子１、グランド端子２からの所望の電力供給が実施されない場合に、充放電し、ＮＡＮＤメモリチップ６、コントローラチップ８への安定した電力供給を維持しメモリカード１００の誤動作を防ぐものである。
【００２１】
ここで、図２に示すように、配線キャパシタ７は、基板３上に形成され電源端子１に接続された第１の配線である電源側配線１０と、基板３上に形成されグランド端子２に接続された第２の配線であるグランド側配線１１と、電源側配線１０とグランド側配線１１との間に設けられた絶縁体であるソルダレジスト１２と、を有する。このように、配線キャパシタ７は、相対する電源側配線１０とグランド側配線１１に間に生じる電気容量を利用しコンデンサとしての機能を有する。また、電源側配線１０およびグランド側配線１１は、櫛歯状に形成されており、少ない配線面積でより大きな容量を得ることができるようになっている。
【００２２】
また、配線キャパシタは、図３に示すように、図２の配線キャパシタ７のパターンを１ブロックパターンとし、これを２個形成して配線キャパシタ７ａのようにパターン化してもよい。これにより、電源側配線１０、グランド側配線１１の配線長さを長くすることなく、配線キャパシタ７の配線面積を大きくできるので、電力供給に影響し得るアンテナ効果を抑制しつつ配線キャパシタの容量を増加することができる。
【００２３】
ここで、図４は、図２の配線キャパシタが基板の片面側にのみ形成されたＡ−Ａ線に沿ったメモリカード１００の要部の断面図である。
【００２４】
図４に示すように、基板３上に電源側配線１０とグランド側配線１１がソルダレジスト１２を介して交互に形成されている。また、基板３の反対側には、所定の信号を伝送するための信号配線９が形成されている。
【００２５】
一方、図５は、図２の配線キャパシタが基板の両面に形成された場合のＡ−Ａ線に沿ったメモリカード１００の要部の断面図である。
【００２６】
図５に示すように、電源側配線１０が形成された基板３の反対側にはグランド側配線１１が形成されている。これにより、絶縁性の基板３の上面側の電源側配線１０と下面側のグランド側配線１１によりキャパシタが構成され、さらに配線キャパシタ７ａの容量が増加することとなる。なお、図４に記載された信号配線９は、基板３の他の領域に形成されているため、図５では図示されていない。
【００２７】
図６は、図１のメモリカードのカバーケースを装着した状態を示す外観図である。図６に示すように、メモリカード１００は、基板３にＮＡＮＤメモリチップ６、配線キャパシタ７およびコントローラチップ８が搭載された後、カバーケース１３が装着される。
【００２８】
既述のように、ＮＡＮＤメモリチップ６およびコントローラチップ８は、パッド４とワイヤボンディングによって接続されているとともに、電力供給のための配線キャパシタ７は、基板３に他の配線とともに形成されている。したがって、電力供給するコンデンサを実装するためにリフローする必要がなく、基板３の反りを防止して、マウントの密着性の低下や、ボンデイング性への影響を低減することができる。さらに、配線キャパシタ７は基板３に他の配線とともに形成されるため、別途チップコンデンサを実装する必要が無く、結果として製造コストが削減される。
【００２９】
ここで、既述のようなメモリカードの配線キャパシタの容量について検討する。ここでは簡単のため、モデルとして平行平板モデルを採用して検討する。このモデルは、導体Ａと導体Ｂが接している面積Ｓ、導体間の距離Ｌ、により定義され、配線キャパシタの容量Ｃは、Ｃ＝Ｓ／Ｌ×ε×ε0となる。ここで、εは、導体間中の比誘電率であり、ε0は、真空中誘電率（８．８５４×１０-12Ｆ／ｍ）である。
【００３０】
上記モデルに対応する面積Ｓは、それぞれの配線の厚さと配線の長さの積である。また、導体間の距離Ｌは、電源側配線とグランド側配線の間の距離になる。なお、比誘電率εは、ソルダレジストの物性値になる。
【００３１】
基板の片面側にのみに配線キヤパシタが形成されたモデルでは、例えば、導体間の距離Ｌを２５μｍ、配線の厚さを２５μｍ、配線の長さを１０ｍｍ、比誘電率εを５とした場合のキャパシタの容量Ｃは次式のように求められる。すなわち、容量Ｃ＝１０ｍｍ×２５μｍ／２５μｍ×５×８．８５４×１０-12Ｆ／ｍ＝４４２．７×１０-12Ｆ＝４４．２ｐＦとなる。
【００３２】
一方、両面基板配線キヤパシタの場合は、表面側と同等のパターン面積が得られれば裏面側の容量が加算されるとともに、表面側の配線と裏面側の配線の接する部分の容量がさらに加算されることとなる。
【００３３】
次に、ＮＡＮＤメモリに供給される電力の電圧降下をキャパシタにより抑制することができる時間について、上記モデルを用いて例示的に検討する。
【００３４】
一般的に、キャパシタCは電荷Qを印加される電圧Vで割ることにより求められ、また電荷Qは電流I（ここでは一定とする）とこの電流Ｉが流れている時間ｔとの積で求められる。すなわち、キャパシタC＝Q÷V＝（I×ｔ）÷Vの関係が成立する。これより、時間ｔについて、ｔ＝（C×V）÷Iの関係が導出される。
【００３５】
ここで、メモリカードの電源電圧が３ｖから２．９ｖまで変動（0.1V降下）するとし、また変動時の電流Ｉは、１０ｍAと仮定する。また、カードに内蔵さているキャパシタの容量Ｃには、上述の計算により求められた４４．２ｐFを用いる。この場合、時間ｔは、以下のように求められる。すなわち、時間ｔ＝（C×V）÷I＝（４４．２ｐＦ×０．１ｖ）÷１０ｍA＝４．４２ｎSとなる。
【００３６】
したがって、当該モデルの場合、４．４２ｎSの間、ＮＡＮＤメモリに供給される電力の電圧降下を抑制することができる。
【００３７】
以上のように、本実施例に係るメモリカードによれば、ＮＡＮＤメモリチップ、コントローラチップの実装工程におけるメモリカードの基板の反りを防止して、ＮＡＮＤメモリチップ、コントローラチップのマウントの密着性やボンデイング性への影響を低減しつつ、メモリカードの製造コストを削減することができる。
【実施例２】
【００３８】
実施例１では、メモリカードの配線キャパシタが櫛歯状に形成された構成について述べたが、本実施例では、メモリカードの配線キャパシタが渦巻状に形成された構成について述べる。
【００３９】
図７は、本発明の実施例２に係るメモリカードの配線キャパシタの一例を示す平面図である。また、図８は、本発明の実施例２に係るメモリカードの配線キャパシタの他の例を示す平面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
【００４０】
図７に示すように、配線キャパシタ７ｂは、基板上に渦巻状に形成され電源端子に接続された電源側配線１０ｂと、基板上に形成されグランド端子に接続されたグランド側配線１１ｂと、電源側配線１０ｂとグランド側配線１１ｂとの間に設けられた絶縁体であるソルダレジスト１２と、を有する。
【００４１】
このように、配線キャパシタ７ｂは、相対する電源側配線１０ｂとグランド側配線１１ｂに間に生じる電気容量を利用し、コンデンサとしての機能を有する。そして、電源側配線１０ｂおよびグランド側配線１１ｂは、渦巻状に形成されているため、より少ない配線面積でより大きな容量を得ることができるようになっている。
【００４２】
また、配線キャパシタは、図８に示すように、図７の配線キャパシタ７ｂのパターンを１ブロックパターンとし、これを２個形成して配線キャパシタ７ｃのようにパターン化してもよい。これにより、電源側配線１０ｂ、グランド側配線１１ｂの配線長さを長くすることなく、配線キャパシタ７ｂの配線面積を大きくできるので、電力供給に影響し得るアンテナ効果を抑制しつつ配線キャパシタの容量を増加することができる。
【００４３】
以上のように、本実施例に係るメモリカードによれば、ＮＡＮＤメモリチップ、コントローラチップの実装工程におけるメモリカードの基板の反りを防止して、ＮＡＮＤメモリチップ、コントローラチップのマウントの密着性やボンデイング性への影響を低減しつつ、メモリカードの製造コストを削減することができる。
【実施例３】
【００４４】
既述の実施例１および実施例２では、メモリカードの配線キャパシタが一端部のみが電源端子、グランド端子に接続された構成について述べたが、本実施例では、配線キャパシタのアンテナ効果を低減するために、さらに、配線キャパシタの他端部等が電源端子、グランド端子に接続された構成について述べる。
【００４５】
図９は、本発明の実施例３に係るメモリカードの配線キャパシタの一例を示す平面図である。また、図１０は、本発明の実施例２に係るメモリカードの配線キャパシタの他の例を示す平面図である。なお、図中、実施例１と同じ符号は、実施例１および２と同様の構成を示している。
【００４６】
図９に示すように、配線キャパシタ７ｄは、図３に示す櫛歯状の配線キャパシタ７ａと同様の配線構造を有しているが、電源側配線１０の分岐部１４、他端部１５ｂが、基板３の反対側とスルーホール接続部１６で基板３に形成されたスルーホールを経由して電源端子１に電気的にされている。すなわち、電源側配線１０が、一端部１５ａが電源端子１に接続されるとともに、さらに当該電源側配線１０の一端部１５ａから他端部１５ｂまでのいずれかの部分で電源端子１に接続されているものである。
【００４７】
同様に、配線キャパシタ７ｄは、グランド側配線１１の分岐部１７、他端部１８ｂが、基板３の反対側とスルーホール接続部１９で基板３に形成されたスルーホールを経由してグランド端子２に電気的にされている。すなわち、グランド側配線１１が、一端部１８ａがグランド端子２に接続されるとともに、さらに当該グランド側配線１１の一端部１８ａから他端部１８ｂまでのいずれかの部分でグランド端子２に接続されているものである。
【００４８】
ここで、配線キャパシタに入力されるノイズの周波数は、当該配線キャパシタの配線の長さに比例する。また、アンテナ効果で配線キャパシタに入力される高周波のノイズは、低周波のノイズに比べて少ない。
【００４９】
そこで、上記構成のように２カ所以上で電源端子またはグランド端子と接続して、配線（電源側配線、グランド側配線）のアンテナとなる部分の長さを短くすることにより、配線キャパシタにおける低周波のノイズの影響が低減され、ＮＡＮＤメモリチップおよびコントローラチップにより安定した電力の供給が可能になる。
【００５０】
また、例えば、図８に示す渦巻状の配線キャパシタ７ｃ同様の配線構造について、図１０に示す配線キャパシタ７ｅのように、スルーホール接続し、アンテナ効果を低減するようにしてもよい。
【００５１】
なお、本実施例においては、配線キャパシタがスルーホールを介して配線された場合について説明したが、基板の同一面内で配線キャパシタと電源端子、グランド端子が配線されるようにしてもよい。
【００５２】
また、本実施例においては、電源側配線およびグランド側配線が他端部等で電源端子、グランド端子に接続された場合について説明したが、電源側配線またはグランド側配線のいずれか一方のみが他端部等で電源端子、グランド端子に接続されるようにしてもよい。
【００５３】
以上のように、本実施例に係るメモリカードによれば、配線キャパシタから供給する電力に対するノイズの影響を低減し、ＮＡＮＤメモリチップおよびコントローラチップにより安定して電力を供給することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一態様である実施例１に係るメモリカードの要部の構成を示す平面図である。
【図２】本発明の一態様である実施例１に係る配線キャパシタの要部の構成の一例を示す平面図である。
【図３】本発明の一態様である実施例１に係る配線キャパシタの要部の構成の他の例を示す平面図である。
【図４】図２の配線キャパシタが基板の片面側にのみ形成されたＡ−Ａ線に沿ったメモリカード１００の要部の断面図である。
【図５】図２の配線キャパシタが基板の両面に形成された場合のメモリカードのＡ−Ａ線に沿った要部の断面図である。
【図６】図１のメモリカードのカバーケースを装着した状態を示す外観図である。
【図７】本発明の一態様である実施例２に係るメモリカードの配線キャパシタの一例を示す平面図である。
【図８】本発明の一態様である本発明の実施例２に係るメモリカードの配線キャパシタの他の例を示す平面図である。
【図９】本発明の一態様である実施例３に係るメモリカードの配線キャパシタの一例を示す平面図である。
【図１０】本発明の一態様である実施例３に係るメモリカードの配線キャパシタの他の例を示す平面図である。
【符号の説明】
【００５５】
１  電源端子
２  グランド端子
３  基板
４  パッド
５  ボンディングワイヤ
６  ＮＡＮＤメモリチップ
７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ  配線キャパシタ
８  コントローラチップ
９  信号配線
１０  電源側配線
１１  グランド側配線
１２  ソルダレジスト
１３  カバーケース
１４  分岐部
１５ａ  電源側配線の一端部
１５ｂ  電源側配線の他端部
１６  スルーホール接続部
１７  分岐部
１８ａ  グランド側配線の一端部
１８ｂ  グランド側配線の他端部
１９  スルーホール接続部
１００  メモリカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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