(57)【要約】【課題】ポータブル機器に使用されるデータ保持装置において、電源断あるいは瞬断が発生した場合においても、データの破壊が発生しない、小型で優れた特性を持つデータ保持装置を提供することを目的とする。【解決手段】ＥＥＰＲＯＭまたはフラッシュメモリの電源をバックアップ電源より供給し、その電源供給線に電源切り離しスイッチを設け、そのスイッチを、メインバッテリの電圧低下検出信号と、ＥＥＰＲＯＭまたはフラッシュメモリから出力されるＲＥＡＤＹ／ＢＵＳＹ信号の、両方を条件として制御することにより、バックアップ電源の消費電力を抑えながら、電源断あるいは瞬断で、データが破壊しないデータ保持装置が得られる。【選択図】図１
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【特許請求の範囲】
【請求項１】
更新電圧印加によりデータの書き込みができ、データ書き込み中を示す状態信号を出力するとともに、書き込まれたデータを保持するデータ保持回路と、
前記更新電圧を供給する電源回路と、
前記電源電圧の電圧低下を検出し、電圧低下検出信号を出力する電圧検出回路と、
前記電圧低下検出信号の出力時であって、前記書き込み中の状態信号が出力されている際に、前記更新電圧を前記電源回路からバックアップ電源回路に切換えるスイッチ回路とを備えたデータ保持装置。
【請求項２】
前記バックアップ電源回路の前記電圧検出回路への電圧印加を制限する逆流防止回路をさらに備え、
前記バックアップ電源回路は、前記電源回路からの電源供給により充電される請求項１に記載のデータ保持回路。
【請求項３】
前記スイッチ回路は、前記電源回路の電圧低下時であって、前記書き込み中の状態信号の出力が終了した際に、前記更新電圧の供給経路を切り放す請求項２に記載のデータ保持装置。
【請求項４】
時刻の計測を行う時計回路をさらに備え、
前記バックアップ電源回路は、前記時計回路に電源を供給する請求項１から請求項３の何れかに記載のデータ保持装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポータブル機器に使用されるデータ保持装置に関するものである。
【背景技術】
【０００２】
近年、ポータブル機器にはＣＰＵを使った制御がなされ、使用するユーザー自身がメニューや、モード等の機器設定を自由に行うことができ、その設定条件を次に機器を使うときにも利用できるように、データをバックアップしておく機能を搭載することが増えている。その実現の為にデータ保持装置が備えられている。通常、データ保持装置には、メインのバッテリを外したときも、データが消えてしまわないように、電気的書き込み可能な不揮発性メモリーであるＥＥＰＲＯＭまたはフラッシュメモリ等が使用される。
【０００３】
以下に従来のポータブル機器に使用されるデータ保持装置について説明する。
【０００４】
従来のデータ保持装置として、特開平８―６３４０５号公報に記載されたものが知られている。従来のポータブル機器に使用されるデータ保持装置のブロック図を図５に示す。図５において、１０１はＥＥＰＲＯＭであり、電源供給が喪失しても記憶されたデータを保持する。１０２は、マイクロコンピュータであり、機器固有の機能、及びＥＥＰＲＯＭ１０１に対してデータの書き込みや読み出し処理を行う。１０３は電源回路であり、マイクロコンピュータ１０２やＥＥＰＲＯＭ１０１等に電源を供給する。１０４はリセット用電圧低下検出回路であり、電源回路１０３の電源電圧が所定のレベル以下になったのを検出すると、電源電圧低下信号を出力してマイクロコンピュータ１０２をリセットする。１０５はリセット予告用電圧低下検出回路であり、電源回路１０３の電源電圧が供給されており、その出力端子はマイクロコンピュータ１０２の入力ポートに接続されている。
【０００５】
以上のように構成された従来のデータ保持装置について、以下その動作を説明する。リセット予告用電圧低下検出回路１０５は、リセット用電圧低下検出回路１０４と同様に電源回路１０３が出力する電源電圧の低下を検出するが、その検出レベル（しきい値）は、リセット用電圧低下検出回路１０４より所定の電圧だけ高めに設定してある。よって、電源電圧の低下があった場合は、リセット予告用電圧低下検出回路１０５が先に電源回路１０３の電源電圧の低下を検出し、マイクロコンピュータ１０２に対して電源電圧低下検出信号を出力する。マイクロコンピュータ１０２は、ＥＥＰＲＯＭ１０１への書き込み処理の実行中に、その出力信号を検出すると、書き込み処理を中断して処理情報をＥＥＰＲＯＭ１０１に書き込んだ後に、処理を終了する。
【特許文献１】特開平８―６３４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記の従来の構成では、電源回路が外される等により、電源電圧が急激に低下した場合、リセット予告用電圧低下検出回路からの電源電圧低下検出信号の出力直後に、リセット用電圧低下検出回路から電源電圧低下検出信号が出力されるため、マイクロコンピュータ１０２は、書き込み処理の中断、及び処理情報のＥＥＰＲＯＭ１０１への書き込みプロセスを完了することができず、間違ったアドレスに、間違ったデータを書くといった現象が発生するという問題点を有していた。
【０００７】
この時の様子を、図６を使って説明する。ＥＥＰＲＯＭ１０１にデータを書く時、マイクロコンピュータ１０２からの書き込み命令とアドレスとデータが送られてくる転送期間であるＴ１：ＣＰＵ書き込みサイクルは、通常数μ秒から数百μ秒で終わる。しかしその後の、Ｔ２：内部書き込みサイクルは、ＥＥＰＲＯＭの種類によって違いはあるが、通常数ｍ秒以上かかる。これは、書き込みサイクルは、内部で高電圧を発生させ、その電圧で絶縁物に囲まれた電気を貯める部分に電荷を注入し、電気的にデータを記憶させるプロセスなので、命令サイクルに対して、数十倍から数百倍の時間がかかるからである。図６の例では、例えば、Ｔ１：ＣＰＵ書き込みサイクルは、１００μ秒、Ｔ２：内部書き込みサイクルは、１５ｍ秒としている。図６のＴ２：内部書き込みサイクルの途中で電源回路が外されると、電源電圧が低下し、マイクロコンピュータ１０２が書き込み処理の中断を行う前に、電源供給が途絶える。このタイミングでＥＥＰＲＯＭ１０１の制御信号であるＣＳもＷＥも電源電圧と同時に低下し、書き込みプロセス途中のＡＤＤ／ＤＡＴＡもＥＥＰＲＯＭ１０１の動作保証電圧以下の領域まで低下してしまい、動作不安定となる。その結果、間違ったアドレスにデータが書かれたり、正しいアドレスであっても、間違ったデータが書かれたりする。
【０００８】
本発明は上記従来の問題点を解決するもので、データ書き込み中に、電源回路が外され、電源電圧が急激に低下しても、データ保持回路の電圧が低下することがなく、したがって、書き込みが誤動作せずに書き込みプロセスを終了する事が出来るデータ保持装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために本発明のデータ保持装置は、更新電圧印加によりデータの書き込みができ、データ書き込み中を示す状態信号を出力するとともに、書き込まれたデータを保持するデータ保持回路と、前記更新電圧を供給する電源回路と、前記電源電圧の電圧低下を検出し、電圧低下検出信号を出力する電圧検出回路と、前記電圧低下検出信号の出力時であって、前記書き込み中の状態信号が出力されている際に、前記更新電圧を前記電源回路からバックアップ電源回路に切換えるスイッチ回路とを備える。
【発明の効果】
【００１０】
このような構成により、データ書き込み中に、バッテリを外されても、データ保持回路の電圧が低下することなく、書き込みが誤動作せず、書き込みプロセスを終了する事が出来るという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１１】
本発明のデータ保持装置は、更新電圧印加によりデータの書き込みができ、データ書き込み中を示す状態信号を出力するとともに、書き込まれたデータを保持するデータ保持回路と、前記更新電圧を供給する電源回路と、前記電源電圧の電圧低下を検出し、電圧低下検出信号を出力する電圧検出回路と、前記電圧低下検出信号の出力時であって、前記書き込み中の状態信号が出力されている際に、前記更新電圧を前記電源回路からバックアップ電源回路に切換えるスイッチ回路とを備えることにより、データ書き込み中に、バッテリを外されても、データ保持回路の電圧が低下することなく、書き込みが誤動作せず、書き込みプロセスを終了する事ができる。
【００１２】
上記の構成にかかる本発明のデータ保持装置において、前記バックアップ電源回路の前記電圧検出回路への電圧印加を制限する逆流防止回路をさらに備え、前記バックアップ電源回路は、前記電源回路からの電源供給により充電されるとしても良い。これにより、バックアップ電源回路の電流が、必要のない回路に流れて、無駄に消費されるのを防止するとともに、電源電圧を用いてバックアップ電源回路を充電することができる。
【００１３】
上記の構成にかかる本発明のデータ保持装置において、前記スイッチ回路は、前記電源回路の電圧低下時であって、前記書き込み中の状態信号の出力が終了した際に、前記更新電圧の供給経路を切り放すとしても良い。これにより、データ保持回路への電圧供給が不要な際に、バックアップ電源回路が無駄に消耗するのを抑えることができる。
【００１４】
上記の構成にかかる本発明のデータ保持装置において、時刻の計測を行う時計回路をさらに備え、前記バックアップ電源回路は、前記時計回路に電源を供給するとしても良い。これにより、常時動作が必要な時計回路に対するバックアップ電源回路を兼用して用いることができ、装置の構成がシンプルになり、価格を抑えることができる。
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１６】
（実施の形態１）
図１は本発明の実施の形態１におけるデータ保持装置の構成を示すブロック図である。図１において、１は装置全体に電力を供給するメインバッテリ、２はメインバッテリからの電圧を機器で使用する電圧へ変換する電源回路、５は機器使用時に変更と保存を要する条件設定等のデータを格納するデータ保持回路、６はＣＰＵおよび周辺回路である。７はデータ保持回路がデータ書き込み中か否かを表すＲＥＡＤＹ／ＢＵＳＹ信号であり、ＣＰＵおよび周辺回路６に向かって出力される。ＲＥＡＤＹ／ＢＵＳＹ信号７は、データ保持回路５が書き込み中の時はＢＵＳＹのＨＩＧＨレベルの信号が、書き込み中以外の時はＲＥＡＤＹのＬＯＷレベルの信号が、データ保持回路５よりＣＰＵおよび周辺回路６に出力される。
【００１７】
３は時計バックアップ用二次電池で、時計回路８が常に動作するための電流を供給する。時計バックアップ用二次電池３は、１のメインバッテリが装着されているときは、２の電源回路で電圧変換された電流を、４の逆流防止回路を通して受け取り、常に満充電の状態まで充電されており、１のメインバッテリがない時の時計動作のバックアップ用に使用される。４の逆流防止回路は、３の時計バックアップ用二次電池の電流が対象以外の回路に流れるのを阻止する為に挿入する。９は電圧検出回路で、４の逆流防止回路の手前の電圧であるＶＣＣ１を検出する。電圧検出回路９の判定のスレッシュは、データ保持回路５の動作可能電圧を下回らないように、ある程度の余裕を持って判定スレッシュ電圧を設定する。
【００１８】
１０はスイッチ制御回路で、９の電圧検出回路の出力と、データ保持回路５がデータ書き込み中か否かを表すＲＥＡＤＹ／ＢＵＳＹ信号７の両方の情報から、１１の電源切り放しスイッチ回路への制御信号を生成する。電源切り放しスイッチ回路１１は、データ保持回路５への電源を供給したり、切り放したりする。
【００１９】
次に、図１を使って、その動作を説明する。電圧検出回路９で、逆流防止回路４の手前の電圧ＶＣＣ１を常に検出しておき、一定電圧以下に成った時に電圧低下信号を出す。スイッチ制御回路１０は、データ保持回路５がデータ書き込み中か否かを表すＲＥＡＤＹ／ＢＵＳＹ信号７と、電圧低下信号の両方の信号を使って、電源切り放しスイッチ回路１１を制御する。つまり、スイッチ制御回路１０は、データ保持回路５がデータ書き込み中を示すＢＵＳＹ信号と電圧低下信号の両方を同時に受け取ったとき、データ保持回路５への電源供給を維持するために電源切り放しスイッチ回路１１を繋いだままとし、逆流防止回路４の手前の電圧ＶＣＣ１が落ちても、データ保持回路５側の電圧が落ちないように、時計バックアップ用二次電池３から電流を供給する。電源切り放しスイッチ回路１１は、データの書き込みプロセスが終了し、ＢＵＳＹ信号ＬＯＷがＲＥＡＤＹ信号ＨＩＧＨに変わると、時計バックアップ用二次電池３の無駄な消耗を押さえるため、電源供給線を切り放す。
【００２０】
次に、図７を使って、その動作のタイミングを説明する。なお、ＶＣＣ１は、４の逆流防止回路の手前の電圧で、１のメインバッテリが外されると低下する。ＶＣＣ２は、時計バックアップ用二次電池の電圧で、１のメインバッテリが外されても低下しない。ＶＣＣ３は、電源切り放しスイッチ回路１１のスイッチ切り替え後の電圧であり、データ保持回路５はこの電圧で動作する。
【００２１】
図７において、Ｔ２：内部書き込みサイクルの途中のタイミングｉで、１のメインバッテリが外されても、ＶＣＣ２の時計バックアップ用二次電池３の電圧は低下せず、この電圧で、Ｔ２：内部書き込みサイクルを最後まで終了させる。タイミングｋで、Ｔ２：内部書き込みサイクルが終了した後、５のデータ保持回路は、データ書き込み中を示すＢＵＳＹ信号をＲＥＡＤＹ信号に変える。その時、ＶＣＣ１の電圧が低下していれば、スイッチを開く。その結果、ＶＣＣ３の電源切り放しスイッチ回路１１のスイッチ切り替え後の電圧は低下し、時計バックアップ用二次電池３の電流が無駄に使われることを防止する。
【００２２】
（表１）は、ＶＣＣ１の検出結果とＲＥＡＤＹ／ＢＵＳＹ信号７との関係から、電源切り放しスイッチ回路１１の開閉を決定する表である。つまり、ＶＣＣ１の電圧が無くなっており、且つＲＥＡＤＹ信号の時のみ１１の電源切り放しスイッチ回路を開き、時計バックアップ用二次電池３の電流が無駄に使われることを防止する。それ以外のときは常に、１１の電源切り放しスイッチ回路は閉じていて、データ保持回路５への電源供給は維持される。
【００２３】
【表１】
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図２は、より具体的な部品で構成した、実施の形態１のブロック図である。９の電圧検出回路は、基準電位付のコンパレータで実現する。１０のスイッチ制御回路は、論理回路のＡＮＤで構成する。１１の電源切り放しスイッチ回路は、単純な制御端子付のスイッチまたは、トランジスタやＦＥＴのスイッチで実現する。データ保持回路５は、ＥＥＰＲＯＭで構成する。動作としては、コンパレータ９に入力している基準電位よりもＶＣＣ１が低くなると、コンパレータ９の出力はＨＩＧＨとなるように構成する。一方ＲＥＡＤＹ信号はＨＩＧＨなので、１０の論理回路のＡＮＤの入力条件が成立し、ＡＮＤの出力にＨＩＧＨを出す。１１の制御端子付き電源スイッチ回路は、ＨＩＧＨ信号で、回路を切り放すように構成する。
【００２４】
（実施の形態２）
図３は本発明のデータ保持回路の実施の形態２の構成を示すブロック図である。図３において、図１の構成と異なるのは、メインバッテリが無いときに対象の回路のみを動作させる時計バックアップ用電池に一次電池を使用している点である。
【００２５】
通常、メインバッテリが装着され、機器の電源が入っているとき、データ保持回路５の電源は、メインバッテリからの電力を変換して対象回路に電源を供給する電源回路２から供給される。ところが、データ書き込み中にメインバッテリが外された場合、書き込みプロセスが終了するまでは、時計バックアップ用一次電池３の電流を使用する。その時の動作を（表２）に示す。（表２）は、ＶＣＣ１の検出結果とＲＥＡＤＹ／ＢＵＳＹ信号７との関係から、１２の電源切り換えスイッチ回路の接続先を決定する表である。つまり、ＶＣＣ１の電圧が無くなっており、且つＢＵＳＹ信号の時のみ１２の電源切り換えスイッチ回路をＶＣＣ２とＶＣＣ３を繋ぐ方向にする。これにより、ＶＣＣ１の電圧が無くなった時も、時計バックアップ用一次電池３の電流を使って、５のデータ保持回路は書き込みプロセスを終えることが出来る。
【００２６】
【表２】
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それ以外のときは常に、１１の電源切り換えスイッチ回路はＶＣＣ１とＶＣＣ３を繋ぐ方向に切り替える。この切り替えにより、ＶＣＣ１の電圧が無くなっており、且つＲＥＡＤＹ信号のときは、時計バックアップ用一次電池３の電流が無駄に使われることを防止する。一方この切り替えにより、ＶＣＣ１の電圧がある時でＢＵＳＹ信号のときは、メインバッテリの電流が５のデータ保持回路５の書き込みプロセスに使われる。
【００２７】
（実施の形態３）
図４は本発明のデータ保持回路の実施の形態３の構成を示すブロック図である。図４において、図１の構成と異なるのは、メインバッテリが無いときに対象の回路のみを動作させる時計バックアップ用にコンデンサ１４を使用している点である。
【００２８】
通常時は、メインバッテリ１が装着され、機器の電源が入っているとき、データ保持回路５の電源は、メインバッテリ１からの電力を変換して対象回路に電源を供給されるのは実施の形態１と同じである。ところが、実施の形態３においては、データ書き込み中にメインバッテリが外された場合、書き込みプロセスが終了するまでの電力を供給する構成要素に、コンデンサを用いている。
【００２９】
近年、コンデンサに於いても、電気二重コンテセンサ等の容量の大きいコンデンサが登場し、種類によっては１Ｆ（ファラッド）から数Ｆ（ファラッド）の巨大な容量を持つコンデンサが実用化されており、その電気二重コンテセンサ等を時計のバックアップ電源に使用するケースも存在する。
【００３０】
コンデンサは、ボタン電池系の二次電池や一次電池に比べると容量は少なくなるが、用途を何ヶ月や、何年といった用途に使わなければ、利用は可能である。つまり、一時的な停電を想定した、バックアップや、機器のセッティング替え時の、時計リセットを防ぐため、数秒から、数分のバックアップ用電源としては、十分である。
【００３１】
また、時計ＩＣその物の計時モードの消費電流も年々少なくなっており、少ないコンデンサ容量でも、数十秒から、数分以上のバックアップに使えるようになってきている。
【００３２】
動作のタイミングは、図７と同様であるので、図７を使って説明する。なお、ＶＣＣ１は、４の逆流防止回路の手前の電圧で、１のメインバッテリが外されると低下する。ＶＣＣ２は、時計バックアップ用コンデンサ１４の電圧で、１のメインバッテリが外されてもしばらくは、データ保持回路５の最低保障電圧を下回るほどには、急激には低下しない。ＶＣＣ３は、１１の電源切り放しスイッチ回路の切り替え後の電圧であり、データ保持回路５はこの電圧で動作する。Ｔ２：内部書き込みサイクルの途中で、１のメインバッテリが外されても、ＶＣＣ２の時計バックアップ用コンデンサ１４の電圧は急激には低下せず、この電圧で、Ｔ２：内部書き込みサイクルを最後まで終了させる。Ｔ２：内部書き込みサイクルが終了した後、５のデータ保持回路は、データ書き込み中を示すＢＵＳＹ信号をＲＥＡＤＹ信号に変える。その時、ＶＣＣ１の電圧が低下していれば、スイッチを開く。その結果、ＶＣＣ３の電源切り放しスイッチ回路１１のスイッチ切り替え後の電圧は低下し、時計バックアップ用コンデンサ１４の電力が無駄に使われることを防止する。
【００３３】
１１の電源切り放しスイッチ回路の開閉を決定する表は（表１）であり、実施の形態１と同じになる。（表１）は、本発明の実施の形態３のＶＣＣ１の検出結果とＲＥＡＤＹ／ＢＵＳＹ信号７との関係から、１１の電源切り放しスイッチ回路の開閉を決定する表である。つまり、ＶＣＣ１の電圧が無くなっており、且つＲＥＡＤＹ信号の時のみ１１の電源切り放しスイッチ回路を開き、時計バックアップ用コンデンサ１４の電力が無駄に使われることを防止する。それ以外のときは常に、１１の電源切り放しスイッチ回路は閉じていて、データ保持回路５への電源供給は維持される。つまり、ＶＣＣ１の電圧がある時は、ＲＥＡＤＹ／ＢＵＳＹ信号に関わらず、メインバッテリの電流がデータ保持回路５の書き込みプロセスに使われ、ＶＣＣ１の電圧が低下し、ＢＵＳＹ信号の時は、時計バックアップ用コンデンサ１４の電流がデータ保持回路５の書き込みプロセスに使われる。
【００３４】
また、時計バックアップ用コンデンサ１４は、メインバッテリ１があるとき、２の電源回路と、４の逆流防止回路を通じて、常に充電済みの状態となっており、いつメインバッテリ１が外されても、コンデンサに蓄えた電力をフルに使える状態となっている。
【産業上の利用可能性】
【００３５】
本発明は、データ書き込み中に、主電源からの電源供給が中断されても、データ保持回路の電圧の低下を防ぎ、書き込みが誤動作せず、書き込みプロセスを終了する事ができ、ポータブル機器に限らず、各種電子機器において有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施の形態におけるデータ保持装置のブロック図
【図２】本発明の一実施の形態におけるデータ保持装置の具体的構成を示すブロック図
【図３】本発明の他の実施の形態におけるデータ保持装置のブロック図
【図４】本発明のその他の実施の形態におけるデータ保持装置のブロック図
【図５】従来のデータ保持回路のブロック図
【図６】従来のEEPROM書き込み時の電源断におけるタイミングを示す図
【図７】本発明のEEPROM書き込み時の電源断におけるタイミングを示す図
【符号の説明】
【００３７】
１  メインバッテリ
２  電源回路
３  時計バックアップ用二次電池
４  逆流防止回路
５  データ保持回路
６  ＣＰＵおよび周辺回路
７  ＲＥＡＤＹ／ＢＵＳＹ信号
８  時計回路
９  電圧検出回路
１０  スイッチ制御回路
１１  電源スイッチ回路
１２  電源切り換えスイッチ回路
１３  時計バックアップ用一次電池
１４  時計バックアップ用コンデンサ
１０１  ＥＥＰＲＯＭ
１０２  マイクロコンピュータ
１０３  電源回路
１０４  リセット用電圧低下検出回路
１０５  リセット予告用電圧低下検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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