(57)【要約】【課題】不揮発性メモリセルのリーク電流に起因する不良を検出する精度を向上させる。【解決手段】フラッシュメモリ（１）は、メモリアレイ（２）と制御回路（１７）を備える。メモリアレイは、複数の不揮発性メモリセル（３）と、不揮発性メモリセルの選択端子に接続されたワード線（ＷＬ）と、不揮発性メモリセルのデータ端子に接続されたビット線（ＢＬ）と、ビット線の一端に接続されたセンスアンプ（５）と、ビット線をプリチャージするプリチャージ回路（４）と、を有する。制御回路は、テストモードにおいて、不揮発性メモリセルの記憶情報を読み出すとき、プリチャージ回路によるビット線のプリチャージレベルを、非テストモードにおける読み出し時よりも低くし、また、Ｘデコーダ（８）を用いたワード線の選択に基づいて行われるメモリディスチャージ期間を、非テストモードにおける読み出し時よりも長くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリアレイと制御回路を備えた半導体装置であって、
前記メモリアレイは、複数の不揮発性メモリセルと、前記不揮発性メモリセルの選択端子に接続されたワード線と、前記不揮発性メモリセルのデータ端子に接続されたビット線と、前記ビット線の一端に接続されたセンスアンプと、前記ビット線をプリチャージするプリチャージ回路と、を有し、
前記制御回路は、テストモードにおいて、前記不揮発性メモリセルの記憶情報を読み出すとき、前記プリチャージ回路によるビット線のプリチャージレベルを、非テストモードにおける読み出し時よりも低くする半導体装置。
【請求項２】
前記テストモードに応じた前記プリチャージレベルを設定するための制御情報が予め格納されたＲＯＭを更に有し、
前記制御回路は、テストモードの指示に応答して、前記ＲＯＭから前記制御情報を読み出して、前記プリチャージレベルを設定する請求項１記載の半導体装置。
【請求項３】
前記制御回路は、前記テストモードに応じた前記プリチャージレベルを設定するための制御情報を入力可能な外部端子を有し、
前記制御回路は、テストモードの指示に応答して、前記外部端子から入力した前記制御情報に基づいて、前記プリチャージレベルを設定する請求項１記載の半導体装置。
【請求項４】
メモリアレイと制御回路を備えた半導体装置であって、
前記メモリアレイは、複数の不揮発性メモリセルと、前記不揮発性メモリセルの選択端子に接続されたワード線と、前記不揮発性メモリセルのデータ端子に接続されたビット線と、前記ビット線の一端に接続されたセンスアンプと、前記ワード線を選択するワード線選択回路と、を有し、
前記制御回路は、テストモードにおいて、前記不揮発性メモリセルの記憶情報を読み出すとき、読み出し対象とされる前記不揮発性メモリセルのワード線の選択に基づいて行われるメモリディスチャージ期間を、非テストモードにおける読み出し時よりも長くする半導体装置。
【請求項５】
前記テストモードに応じた前記メモリディスチャージ期間を設定するための制御情報が予め格納されたＲＯＭを更に有し、
前記制御回路は、テストモードの指示に応答して、前記ＲＯＭから前記制御情報を読み出して、前記メモリディスチャージ期間を設定する請求項４記載の半導体装置。
【請求項６】
前記制御回路は、前記テストモードに応じた前記メモリディスチャージ期間を設定するための制御情報を入力可能な外部端子を有し、
前記制御回路は、テストモードの指示に応答して、前記外部端子から入力した前記制御情報に基づいて、前記メモリディスチャージ期間を設定する請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを備えた半導体装置に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
フラッシュメモリは、例えばフローティングゲート（ＦＧ）、コントロールゲート（ＣＧ）、ソース（ＳＣ）及びドレイン（ＤＲ）を有する不揮発性メモリセルを備える。不揮発性メモリセルは、フローティングゲートに電子が注入されると閾値電圧が上昇し、また、フローティングゲートから電子を引き抜くと閾値電圧が低下する。この不揮発性メモリセルは、閾値電圧の変更によって情報記憶を行うことになる。
【０００３】
ところで、不揮発性メモリのデバイステストとして、例えばプローブ検査（以下、Ｐ検とも記す）がある。このＰ検では、不揮発性メモリセルの不良品を検出する。不良の要因としては、ゲート酸化膜の欠陥やフローティングゲートの欠陥等が挙げられる。このような不良があると、電荷蓄積領域に蓄積されている電子が早い段階で抜けたり、不揮発性メモリセルが非選択状態であっても比較的大きなリーク電流が生じたりする。そのような欠陥が顕著であれば、書込みを行った不揮発性メモリセルに対する読み出し動作においては、書込みデータと読み出しデータとが相違することになる。このような相違によって、不良がある不揮発性メモリセルを検出できる。要するに、不揮発性メモリセルのデータ端子に接続されたビット線をプリチャージした後に、ビット線のレベルが不所望に低下してしまい、ビット線の一端に接続されたセンスアンプによるセンス時において、センスアンプによる読み出しデータの検出値が期待値に対して反転されてしまう。特許文献１は、論理回路におけるリーク電流に起因する不良を検出する技術を開示している。
【０００４】
【特許文献１】特開２００２−７６２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、不揮発性メモリにおける不揮発性メモリセルのリーク電流に起因する不良（以下、リーク性不良とも記す）について検討した。半導体の抵抗温度特性を考慮すれば、高温ほど電荷が移動し易くなるから、上記した欠陥の程度が小さければ、リーク性不良は常温では顕在化せず、高温環境下で初めて明らかになる場合がある。不揮発性メモリのデバイステストは、常温と高温に分けて行われ、通常は常温テストで明らかになった欠陥を冗長メモリセルにより救済し、高温環境下では専ら加速試験を行う。この加速試験の段階でリーク性不良が顕在化したデバイスは、不良品とされる。
【０００６】
仮に、この段階でも冗長救済を行うと、テストコストが増大してしまう。また、高温環境下における加速試験の後に冗長救済を行うと、救済回路における救済プログラムの結果に対して、加速試験が行われないことになり、デバイステストが不完全なものとなってしまう。
【０００７】
本発明の目的は、不揮発性メモリセルのリーク電流に起因する不良を検出する精度を向上させることができる半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕本発明に係る半導体装置は、メモリアレイ（２）と制御回路（１７）を備える。前記メモリアレイは、複数の不揮発性メモリセル（３）と、前記不揮発性メモリセルの選択端子に接続されたワード線（ＷＬ）と、前記不揮発性メモリセルのデータ端子に接続されたビット線（ＢＬ）と、前記ビット線の一端に接続されたセンスアンプ（５）と、前記ビット線をプリチャージするプリチャージ回路（４）と、を有する。前記制御回路は、テストモードにおいて、前記不揮発性メモリセルの記憶情報を読み出すとき、前記プリチャージ回路によるビット線のプリチャージレベルを、非テストモードにおける読み出し時よりも低くする。
【００１１】
ビット線のプリチャージレベルを低くすると、不揮発性メモリセルを介するディスチャージによって、ビット線電位（ビット線のレベル）がセンスアンプの動作点である論理閾値電圧の一方から他方に変化するまでに必要なディスチャージ電荷量は少なくて済む。従って、非テストモードにおける読み出し動作において、高温環境下で初めて顕在化される不揮発性メモリセルのリーク性欠陥を、テストモードでは常温環境下において検出することが可能になる。即ち、テストモードにおけるプリチャージレベルを低くするから、リーク性不良を生じた不揮発性メモリセルのうち、欠陥によるリーク電流の小さな不揮発性メモリセルであっても、そのビット線のレベルが、センスアンプによるセンス時には、センスアンプの検出値が反転される電圧レベル以下になり、不良品として検出される可能性が高くなる。このため、テストモードにおいて、リーク電流が大きい不良化した不揮発性メモリセルだけでなく、それよりもリーク電流の小さなものも検出できる。リーク電流は温度が上昇することで大きくなる傾向があり、常温ではリーク性不良が顕在化し難い場合があるが、プリチャージレベルを低くするから、テストモードを常温で行った場合でも、リーク性不良を生じた不揮発性メモリセルを検出できる可能性が高くなる。例えば９０℃程度の高温で行われる加速試験の段階において、リーク性不良を生じた不揮発性メモリセルが初めて検出されるという事態を回避できる。そのため、加速試験の段階で冗長救済を行う必要がなく、テストコストの増大化を回避できる。
【００１２】
本発明の具体的な一つの形態として、前記テストモードに応じた前記プリチャージレベルを設定するための制御情報が予め格納されたＲＯＭを更に有する。前記制御回路は、テストモードの指示に応答して、前記ＲＯＭから前記制御情報を読み出して、前記プリチャージレベルを設定する。上記より、外部より、プリチャージレベルを設定するための制御情報をロードすることを要しない。
【００１３】
本発明の具体的な一つの形態として、前記制御回路は、前記テストモードに応じた前記プリチャージレベルを設定するための制御情報を入力可能な外部端子を有する。前記制御回路は、テストモードの指示に応答して、前記外部端子から入力した前記制御情報に基づいて、前記プリチャージレベルを設定する。上記より、外部端子から制御情報を入力できるから、テストモードの指示に応答してプリチャージレベルを変更できる。
【００１４】
〔２〕本発明に係る半導体装置は、メモリアレイと制御回路を備える。前記メモリアレイは、複数の不揮発性メモリセルと、前記不揮発性メモリセルの選択端子に接続されたワード線と、前記不揮発性メモリセルのデータ端子に接続されたビット線と、前記ビット線の一端に接続されたセンスアンプと、前記ワード線を選択するワード線選択回路と、を有する。前記制御回路は、テストモードにおいて、前記不揮発性メモリセルの記憶情報を読み出すとき、読み出し対象とされる前記不揮発性メモリセルのワード線の選択に基づいて行われるメモリディスチャージ期間を、非テストモードにおける読み出し時よりも長くする。
【００１５】
メモリディスチャージ期間を長くすると、不揮発性メモリセルを介するディスチャージによって、ビット線のレベルをセンスアンプの論理閾値電圧の一方から他方に変化させるために必要なディスチャージ電荷量を増やすことができる。従って、非テストモードにおける読み出し動作において、高温環境下で初めて顕在化される不揮発性メモリセルのリーク性欠陥を、テストモードでは常温環境下において検出することが可能になる。即ち、テストモードにおけるメモリディスチャージ期間を長くするから、リーク性不良を生じた不揮発性メモリセルのうち、欠陥によるリーク電流の小さな不揮発性メモリセルであっても、そのビット線のレベルが、センスアンプによるセンス時に、センスアンプの検出値が反転される電圧レベル以下になり、不良品として検出される可能性が高くなる。このため、上記同様に、メモリディスチャージ期間を長くすることにより、テストモードを常温で行った場合でも、リーク性不良を生じた不揮発性メモリセルを検出できる可能性が高くなる。そして、加速試験の段階において、リーク性不良を生じた不揮発性メモリセルが初めて検出されるという事態を回避できるから、加速試験の段階で冗長救済を行う必要がなく、テストコストの増大化を回避できる。
【００１６】
本発明の具体的な一つの形態として、前記テストモードに応じた前記メモリディスチャージ期間を設定するための制御情報が予め格納されたＲＯＭを更に有する。前記制御回路は、テストモードの指示に応答して、前記ＲＯＭから前記制御情報を読み出して、前記メモリディスチャージ期間を設定する。上記より、外部より、メモリディスチャージ期間を設定するための制御情報をロードすることを要しない。
【００１７】
本発明の具体的な一つの形態として、前記制御回路は、前記テストモードに応じた前記メモリディスチャージ期間を設定するための制御情報を入力可能な外部端子を有する。前記制御回路は、テストモードの指示に応答して、前記外部端子から入力した前記制御情報に基づいて、前記メモリディスチャージ期間を設定する。上記より、外部端子から制御情報を入力できるから、テストモードの指示に応答してメモリディスチャージ期間を変更できる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１９】
即ち、不揮発性メモリセルのリーク電流に起因する不良を検出する精度を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
《フラッシュメモリの全体構成》
図１には、本発明に係る半導体装置の一例であるフラッシュメモリ１の概略構成が例示される。フラッシュメモリ１は、２値又は多値で情報記憶が可能であり、特に制限されないが、単結晶シリコン等の１個の半導体基板に、ＭＯＳ集積回路製造技術によって形成されている。フラッシュメモリ１は、メモリアレイ（ＭＡＲＹ）２を有する。メモリアレイ２は、図２に示すように、マトリクス状に配置された複数の不揮発性メモリセル３と、不揮発性メモリセル３のビット線（ＢＬ）に接続されたプリチャージ回路４とセンスラッチ回路５等を有する。
【００２１】
バスに接続される外部入出力端子Ｉ／Ｏ０〜８は、特に制限されないが、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０〜８から入力されたロウアドレス信号は、マルチプレクサ（ＭＵＸ）６を介してページアドレスバッファ（ＰＧＡＢＲ）７に供給される。Ｘデコーダ（ＸＤＥＣ）８は、ドライバ（ＤＲＶ）９を有し、ページアドレスバッファ７から出力されるアドレス信号をデコードして、不揮発性メモリセル３のワード線（ＷＬ）を選択して駆動する。
【００２２】
特に制限されないが、ビット線の一端側には、データレジスタ（ＤＲＥＧ）１０が設けられている。ビット線は、Ｙデコーダ（ＹＤＥＣ）１１から出力される選択信号に基づいてＹゲート（ＹＧＡＴ）１２で選択される。外部入出力端子Ｉ／Ｏ０〜８から入力されたＹアドレス信号は、カラムアドレスカウンタ（ＣＡＣＵＮＴ）１３にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号がＹデコーダ１１に与えられる。
【００２３】
Ｙゲート１２で選択されたビット線は、データ出力動作時にはデータ出力バッファ（ＤＯＢＲ）１４の入力端子に導通され、データ入力動作時にはデータ入力バッファ（ＤＩＢＲ）１５を介して入力データ制御回路（ＩＤＣＮＴ）１６の出力端子に導通される。データ出力バッファ１４と入出力端子Ｉ／Ｏ０〜８との接続、データ入力バッファ１５と入出力端子Ｉ／Ｏ０〜８との接続は、マルチプレクサ６で制御される。入出力端子Ｉ／Ｏ０〜８から供給されるコマンドは、マルチプレクサ６を介して制御回路（ＣＮＴ）１７に与えられる。
【００２４】
制御信号バッファ（ＣＮＴＳＢＲ）１８は、アクセス制御信号として、チップイネーブル信号／ＣＥ、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥ、ライトプロテクト信号／ＷＰを入力する。更に、制御信号バッファ１８は、アクセス制御信号として、例えばコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、パワーオンオートリードイネーブル信号ＰＲＥ、ディープスタンバイイネーブル信号／ＤＳＥを入力する。尚、信号の先頭に付された記号「／」はその信号がローイネーブルであることを意味する。チップイネーブル信号／ＣＥは、フラッシュメモリ１の選択を行う信号であり、ローレベルでフラッシュメモリ１をアクティブに、ハイレベルでフラッシュメモリ１をスタンバイ状態にする。リードイネーブル信号／ＲＥは、外部入出力端子Ｉ／Ｏ１〜８からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥは、その立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。ライトプロテクト信号／ＷＰは、ローレベルによりフラッシュメモリ１は消去及び書込み禁止とされる。コマンドラッチイネーブル信号ＣＬＥは、外部入出力端子Ｉ／Ｏ１〜８に外部から供給されるデータをコマンドデータとして指定する信号であり、ハイレベルの状態時に、外部入出力端子Ｉ／Ｏ１〜８のデータが／ＷＥの立ち上がりエッジに同期して取り込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは、外部入出力端子Ｉ／Ｏ１〜８に外部から供給されるデータをアドレスとして指定する信号であり、ハイレベルの状態時に、外部入出力端子Ｉ／Ｏ１〜８のデータが／ＷＥの立ち上がりエッジに同期して取り込まれ、アドレスとして認識される。
【００２５】
制御回路１７は、これら信号の状態に応じてマルチプレクサ６を介する外部との信号インタフェース機能などを制御し、さらに、読み出し、消去、書込み等の各コマンドに従ってフラッシュメモリ１を全体的に制御する。フラッシュメモリ１に対するテストモードは、前記アクセス制御信号のうち所定の信号のレベルの組合せ等によって指示される。制御回路１７は、モードレジスタ（ＭＲＥＧ）１９を有する。電源供給回路（ＶＳＬ）２０は、読み出し、書込み、消去等のための各種内部電圧とされる動作電源ＶＭを生成して、Ｘデコーダ８及びメモリアレイ２等に供給する。
【００２６】
制御回路１７は、テストモードが指定されたとき、例えば、外部入出力端子Ｉ／Ｏ１〜８の何れかからテストモードに応じた制御情報が入力されると、この制御情報をモードレジスタ１９にラッチさせる。この制御情報には、プリチャージ回路４によるビット線のプリチャージレベルや、例えばＸデコーダ８を用いたワード線の選択に基づいて行われるメモリディスチャージ期間を設定するための情報が含まれる。この制御情報は、テストモードにおいてのみ使用される。制御回路１７は、外部入力端子Ｉ／Ｏ１〜８から入力されたテストモードの指示に応答して、モードレジスタ１９から前記制御情報を読み出し、この制御情報に基づいてビット線のプリチャージレベルやメモリディスチャージ期間を設定する。具体的には、制御回路１７は、テストモードにおいて、不揮発性メモリセル３の記憶情報を読み出すとき、プリチャージレベルを非テストモードにおける読み出し時よりも低く、また、メモリディスチャージ期間を非テストモードにおける読み出し時よりも長くする。即ち、制御回路１７は、テストモードに応じたビット線のプリチャージレベルを設定するための動作電源ＶＭを電源供給回路２０に生成させ、この動作電源ＶＭをメモリアレイ２に含まれるプリチャージ回路４に出力させる。また、制御回路１７は、テストモードに応じたメモリディスチャージ期間を設定するためのタイミング信号を、ドライバ９を有するＸデコーダ８に出力する。
【００２７】
《メモリアレイの構成》
図２には、メモリアレイ２の構成が例示される。メモリアレイ２は、上記したように、複数の不揮発性メモリセル３と、プリチャージ回路４と、センスラッチ回路５等を有する。不揮発性メモリセル３は、特に制限されないが、２層ゲート構造の絶縁ゲート型のｎチャンネル電界効果トランジスタにより構成されている。この不揮発性メモリセル３は、例えばＰ型シリコン基板上に設けたＰ型ウエル領域ＰＷと、Ｐ型ウエル領域ＰＷに形成されたソースＳＣ及びドレインＤＲと、フローティングゲートＦＧと、コントロールゲートＣＧとを有する。フローティングゲートＦＧは、ソースＳＣとドレインＤＲ間のチャネル形成領域の上に、トンネル絶縁膜としての薄いゲート酸化膜を介して配置されている。コントロールゲートＣＧは、フローティングゲートＦＧの上に、絶縁膜を介して配置されている。
【００２８】
不揮発性メモリセル３のドレインＤＲは、データ端子であって、列毎にビット線（ＢＬ）に共通接続されている。また、不揮発性メモリセル３のコントロールゲートＣＧは、選択端子であって、行単位でワード線（ＷＬ）に接続される。さらに、不揮発性メモリセル３のソースＳＣは、共通のソース線（ＳＬ）に接続される。
【００２９】
次に、この不揮発性メモリセル３に対する情報のプログラム動作（書込み動作）、消去動作及び読出し動作について説明する。書込み動作は、特に制限されないが、ドレインＤＲからソースＳＣに電流を流し、ソースＳＣ端のシリコン基板表面でホットエレクトロンを発生させ、これをコントロールゲートＣＧとフローティングゲートＦＧの高電圧による電界でフローティングゲートＦＧに注入することで閾値電圧を高くする動作とされる。尚、書込み動作は、フローティングゲートＦＧとＰ型ウエル領域ＰＷ間に高電圧を印加し、ＦＮトンネル現象により電子を注入するようにしてもよい。
【００３０】
一方、消去動作は、特に制限されないが、ソースＳＣ、ドレインＤＲ及びＰ型ウエル領域ＰＷに回路の接地電圧を印加し、コントロールゲートＣＧとフローティングゲートＦＧに負の高電圧を印加して、ＦＮトンネル現象によりフローティングゲートＦＧの電子を放出させる方向に移動させることで閾値電圧を低くする動作とされる。尚、消去動作は、シリコン基板表面で発生させたホットホールをフローティングゲートＦＧに注入することにより、フローティングゲートＦＧ内の電子を中和し、閾値電圧を低くするようにしてもよい。また、読出し動作は、ビット線を予めプリチャージしておき、ワード線を選択して不揮発性メモリセル３を選択し、ビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする動作とされる。
【００３１】
以下、プリチャージ回路４とセンスラッチ回路５について説明する。図中、ｐチャネル型ＭＯＳトランジスタには、その基体ゲートの矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。プリチャージ回路４は、図示のように、不揮発性メモリセル３のビット線に接続されており、不揮発性メモリセル３とセンスラッチ回路５の間に配置されている。プリチャージ回路４は、ビット線をプリチャージする読み出し及び書込み用のビット線プリチャージＭＯＳトランジスタからなり、プリチャージ電源ＦＲＰＣに接続され、信号ＲＰＣによってスイッチ制御される。
【００３２】
センスラッチ回路５は、ＳＬＰとＳＬＮを動作電源ノードとするスタティックラッチ２１を有し、一方の入出力ノードはセンスノードＳＮＳ、他方の入出力ノードはリファレンスノードＲＥＦとされる。このセンスノードＳＮＳとリファレンスノードＲＥＦは、カラム選択信号ＹＳにてスイッチ制御されるセレクトＭＯＳトランジスタ２２，２３を介して外部インタフェース端子ＩＯ＜ｎ＞、／ＩＯ＜ｎ＞にそれぞれ接続可能にされる。また、センスノードＳＮＳとリファレンスノードＲＥＦは、信号ＲＳＡＳ、ＲＳＡＲにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ２４，２５を介してプリチャージ電源ノードＦＲＳＡに接続される。
【００３３】
センスノードＳＮＳとリファレンスノードＲＥＦの初期化動作では、信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードＲＥＦはセンスノードＳＮＳの約半分のレベルにプリチャージされる。センスノードＳＮＳは、センスＭＯＳトランジスタ２６、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ２７を介して回路の接地電位Ｖｓｓに接続される。センスＭＯＳトランジスタ２６のゲートは、ビット線ＢＬに接続されており、読み出し対象とされるビット線のレベルに応じてスイッチ制御され、センスノードＳＮＳのレベルを選択的にローレベルに反転させる。これにより、スタティックラッチ２１は、不揮発性メモリセル３の記憶情報を検出してラッチすることができる。また、スタティックラッチ２１は、外部インタフェース端子ＩＯ＜ｎ＞、／ＩＯ＜ｎ＞からの書込みデータをラッチすることができる。
【００３４】
《読み出し動作タイミング》
図３には、メモリアレイ２の読み出し動作タイミングが示される。まず、読み出し対象とされる不揮発性メモリセル３が消去状態（メモリＶｔｈ“Ｌ”）である場合について説明する。時刻ｔ０において、プリチャージが開始される。このとき、プリチャージ回路４は、信号ＲＰＣによってオン状態にされ、これにより、ビット線ＢＬはプリチャージされて、ビット線電位がプリチャージレベルとなる。プリチャージ回路４がオフ状態にされた後（時刻ｔ１）、メモリディスチャージが開始される。メモリディスチャージは、制御回路１７がドライバ９を有するＸデコーダ８を制御して、不揮発性メモリセル３のワード線を選択することで行われる。これにより、閾値電圧が低い消去状態の不揮発性メモリセル３は、オン状態にされ、ビット線ＢＬからソース線ＳＬに電流が流れ、ビット線電位が低下する。また、メモリディスチャージ中には、プリチャージ電源ノードＦＲＳＡがグランド電位とされ、信号ＲＳＡＳ、ＲＳＡＲが一旦オン状態にされることにより（センスラッチクリア）、センスノードＳＮＳとリファレンスノードＲＥＦは、時刻ｔ２まではローレベルとされる。
【００３５】
次に、時刻ｔ２において、センスラッチセットとして、信号ＲＳＡＳ、ＲＳＡＲのレベルが相違される。これにより、リファレンスノードＲＥＦは、センスノードＳＮＳの約半分のレベルにプリチャージされる。これにより、センスノードＳＮＳがハイレベル、リファレンスノードＲＥＦがローレベルにされる。
【００３６】
時刻ｔ３に、信号ＳＥＮＳＥがハイとなり、センスイネーブルＭＯＳトランジスタ２７がオン状態にされる。このとき、ビット線電位は、前記メモリディスチャージによって、プリチャージレベルから徐々に低くなっているから、センスＭＯＳトランジスタ２６はオフ状態を維持する。このため、センスノードＳＮＳは、ハイレベルを維持することになる。また、リファレンスノードＲＥＦは、センス時においては変化しない。その後、ＳＬＰ、ＳＬＮに動作電源が供給されることにより、センスノードＳＮＳとリファレンスノードＲＥＦの間の電位差が増幅され、センスノードＳＮＳのハイレベル、リファレンスノードＲＥＦのローレベルが確定される。
【００３７】
次に、不揮発性メモリセル３が書込み状態（メモリＶｔｈ“Ｈ”）である場合について説明する。但し、この不揮発性メモリセル３は、欠陥によるリーク性不良が顕著でないものと仮定する。時刻ｔ０から開始されるプリチャージについては上記同様に、ビット線電位がプリチャージレベルとなる。その後、時刻ｔ１において、メモリディスチャージが開始されるが、閾値電圧が高い書込み状態の不揮発性メモリセル３は、オフ状態にされ、ビット線ＢＬからソース線ＳＬに電流が流れず、さらに、リーク性不良が顕著でないから、ビット線電位がプリチャージレベルに維持される。その後、時刻ｔ２において、信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、上記同様に、センスノードＳＮＳがハイレベル、リファレンスノードＲＥＦがローレベルにされる。
【００３８】
時刻ｔ３に、センスイネーブルＭＯＳトランジスタ２７がオン状態にされる。このとき、ビット線電位は、プリチャージレベルが維持されているので、センスＭＯＳトランジスタ２６はオン状態となる。このため、センスノードＳＮＳは、ローレベルに反転することになる。また、リファレンスノードＲＥＦは、センス時においては変化しない。その後、ＳＬＰ、ＳＬＮに動作電源が供給されることにより、センスノードＳＮＳとリファレンスノードＲＥＦの間の電位差が増幅され、センスノードＳＮＳのローレベル、リファレンスノードＲＥＦのハイレベルが確定される。
【００３９】
《リーク性不良の検出》
ここで、図４、図５を用いてリーク性不良の検出について説明する。図４では、プリチャージレベルをＶＡとしたとき、Ｇ１、Ｇ３、Ｇ５のディスチャージ特性を有する不揮発性メモリセルに対して、プリチャージレベルをＶＢとしたときのディスチャージ特性を示す。図５では、メモリディスチャージ期間を経た後に行われるセンス時をｔＡとしたとき、Ｇ７、Ｇ８、Ｇ９のディスチャージ特性を有する不揮発性メモリセルに対して、センス時をｔＢとしたときのディスチャージ特性を示す。図４、図５において示される各グラフは、図３に示された閾値電圧が高い書込み状態（メモリＶｔｈ“Ｈ”）の不揮発性メモリセル３のビット線電位を示している。但し、ここでの不揮発性メモリセル３は、前述したものとは異なり、欠陥によるリーク性不良が顕著であるものも含まれている。
【００４０】
図４には、プリチャージレベルの変更に伴いリーク性不良が検出される状態が例示される。図中、横軸を時間、縦軸を電圧とし、上記したメモリディスチャージ、センスが行われる状態を示している。ｔＡは、センスラッチ回路５によるセンス時を示し、特に制限されないが、２．１μｓ程度である。ＶＡは、非テストモードおける読み出し時のプリチャージレベルを示し、特に制限されないが、１．４Ｖ程度である。ＶＢは、テストモードおける読み出し時のプリチャージレベルを示し、特に制限されないが、１．２Ｖ程度である。
【００４１】
即ち、ＶＡ＞ＶＢであるから、制御回路１７は、テストモードにおいて不揮発性メモリセル３の記憶情報を読み出すとき、ビット線のプリチャージレベルを、非テストモードにおける読み出し時よりも低くしている。ＶＫＬは、センスラッチ回路５の動作点である論理閾値電圧を示す。また、説明の便宜上、プリチャージレベルＶＡを起点として、ビット線電位が低下していく傾向を点線Ｇ１，Ｇ３，Ｇ５で示し、プリチャージレベルＶＢを起点として、ビット線電位が低下していく傾向を実線Ｇ２，Ｇ４，Ｇ６で示した。さらに、前提としてグラフＧ１，Ｇ２で示される不揮発性メモリセル３は同一であり、グラフＧ３，Ｇ４で示される不揮発性メモリセル３は同一であり、グラフＧ５，Ｇ６で示される不揮発性メモリセル３は同一であるとする。尚、各グラフは、雰囲気が常温である環境下で不揮発性メモリセルを検査した結果得られたものである。
【００４２】
グラフＧ１、Ｇ２で示される不揮発性メモリセル３は、そのビット線電位が、時刻ｔＡにおいて、論理閾値電圧ＶＫＬより高いから、プリチャージレベルにかかわらず、良品として検出される。グラフＧ５、Ｇ６で示される不揮発性メモリセル３は、そのビット線電位が、時刻ｔＡにおいて、論理閾値電圧ＶＫＬより十分に低いから、欠陥によるリーク電流が大きいリーク性不良を生じている。即ち、この不揮発性メモリセル３は、プリチャージレベルにかかわらず、不良品として検出される。
【００４３】
これに対して、グラフＧ３、Ｇ４で示される不揮発性メモリセル３は、そのビット線電位が、時刻ｔＡにおいて、グラフＧ３では論理閾値電圧ＶＫＬより高くなり、グラフＧ４では論理閾値電圧ＶＫＬより低くなる。即ち、グラフＧ３、Ｇ４で示される不揮発性メモリセル３は、欠陥によるリーク電流が小さいリーク性不良を生じている。要するに、このリーク電流が小さいリーク性不良は、プリチャージレベルをＶＡからＶＢに低くすることにより、初めて顕在化したことになる。
【００４４】
これは、ビット線のプリチャージレベルを低くすると、メモリディスチャージによって、ビット線電位が論理閾値電圧以下に変化するまでに必要なディスチャージ電荷量が少なくて済むからである。従って、非テストモードにおける読み出し動作において、高温環境下で初めて顕在化されるような不揮発性メモリセル３のリーク性不良を、上記テストモードでは常温環境下において検出することができる。これにより、高温環境下、例えば９０℃程度で行われる加速試験の段階において、リーク性不良を生じた不揮発性メモリセル３が初めて検出されるという事態を回避できるから、加速試験の段階で冗長救済を行う必要がなく、テストコストの増大化を回避できる。
【００４５】
図５には、メモリディスチャージ期間の変更に伴いリーク性不良が検出される状態が例示される。図中、図４に示す記号と同一のものについては説明を省略する。ｔＢは、テストモードにおけるメモリディスチャージ期間を経た後に行われるセンスラッチ回路５によるセンス時を示し、特に制限されないが、３．５μｓ程度である。即ち、ｔＢ＞ｔＡであるから、制御回路１７は、テストモードにおいて、不揮発性メモリセル３の記憶情報を読み出すとき、ワード線の選択に基づいて行われるメモリディスチャージ期間を、非テストモードにおける読み出し時よりも長くしている。また、説明の便宜上、プリチャージレベルＶＡを起点として、ｔＡまでのビット線電位の低下を点線で示し、それ以降のビット線電位の低下を実線で示した。尚、各グラフＧ７〜Ｇ９は、雰囲気が常温である環境下で不揮発性メモリセルを検査した結果得られたものである。
【００４６】
グラフＧ７で示される不揮発性メモリセル３は、そのビット線電位が、時刻ｔＡ、ｔＢにおいて、論理閾値電圧ＶＫＬより高いから、メモリディスチャージ期間にかかわらず、良品として検出される。グラフＧ９で示される不揮発性メモリセル３は、そのビット線電位が、時刻ｔＡ、ｔＢにおいて、論理閾値電圧ＶＫＬより十分に低いから、欠陥によるリーク電流が大きいリーク性不良を生じている。即ち、この不揮発性メモリセル３は、メモリディスチャージ期間にかかわらず、不良品として検出される。
【００４７】
これに対して、グラフＧ８で示される不揮発性メモリセル３は、そのビット線電位が、時刻ｔＡにおいて論理閾値電圧ＶＫＬより高く、時刻ｔＢにおいて論理閾値電圧ＶＫＬより低くなる。即ち、グラフＧ８で示される不揮発性メモリセル３は、欠陥によるリーク電流が小さいリーク性不良を生じている。要するに、このリーク電流が小さいリーク性不良は、センス時をｔＡからｔＢに変更して、メモリディスチャージ期間を長くすることにより、初めて顕在化したことになる。
【００４８】
これは、メモリディスチャージ期間を長くすると、メモリディスチャージによって、ビット線電位を論理閾値電圧以下に変化させるために必要なディスチャージ電荷量を増やすことができるからである。従って、前述のプリチャージレベルを低下した場合と同様に、テストモードを常温で行った場合でも、リーク性不良を生じた不揮発性メモリセルを検出できる可能性が高くなる。
【００４９】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５０】
例えば、不揮発性メモリの一例としてフラッシュメモリ１のリーク性不良を検出するようにしたが、これに限られず、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のリーク性不良を検出するようにしてもよい。また、リーク性不良の検出では、上記したようにプリチャージレベルの制御と、メモリディスチャージ期間の制御とを別々に行うようにしたが、これに限られず、２つの制御を組合せてもよい。このようにすれば、リーク性不良を検出する精度をより向上させることができる。
【００５１】
また、フラッシュメモリ１では、テストモードに応じたプリチャージレベルやメモリディスチャージ期間を設定するための制御情報を外部入出力端子Ｉ／Ｏ１〜８から入力可能とし、その制御情報をモードレジスタ１９にラッチすることで、プリチャージレベルやメモリディスチャージ期間を変更可能とした。しかし、これに限られず、フラッシュメモリ１内に制御情報が予め格納されたＲＯＭを設けてもよい。このようにすれば、制御回路１７は、例えば電源投入時に、制御情報をＲＯＭからフェッチすればよく、外部から制御情報をロードすることを要しない。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る半導体装置の一例であるフラッシュメモリ１の概略構成を例示するブロック図である。
【図２】メモリアレイ２の構成を例示する説明図である。
【図３】メモリアレイ２の読み出し動作タイミングを示すタイミングチャートである。
【図４】プリチャージレベルの変更に伴いリーク性不良が検出される状態を例示する説明図である。
【図５】メモリディスチャージ期間の変更に伴いリーク性不良が検出される状態を例示する説明図である。
【符号の説明】
【００５３】
１  フラッシュメモリ
２  メモリアレイ（ＭＡＲＹ）
３  不揮発性メモリセル
４  プリチャージ回路
５  センスラッチ回路
６  マルチプレクサ（ＭＵＸ）
７  ページアドレスバッファ（ＰＧＡＢＲ）
８  Ｘデコーダ（ＸＤＥＣ）
９  ドライバ（ＤＲＶ）
１０  データレジスタ（ＤＲＥＧ）
１１  Ｙデコーダ（ＹＤＥＣ）
１２  Ｙゲート（ＹＧＡＴ）
１３  カラムアドレスカウンタ（ＣＡＣＵＮＴ）
１４  データ出力バッファ（ＤＯＢＲ）
１５  データ入力バッファ（ＤＩＢＲ）
１６  入力データ制御回路（ＩＤＣＮＴ）
１７  制御回路（ＣＮＴ）
１８  制御信号バッファ（ＣＮＴＳＢＲ）
１９  モードレジスタ（ＭＲＥＧ）
２０  電源供給回路（ＶＳＬ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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