(57)【要約】【課題】半導体装置中の抵抗素子のばらつきを抑制すること。【解決手段】本発明に係る抵抗素子の製造方法は、（Ａ）基板１０上に最上層がポリシリコン層３２であるポリシリコン構造５０を形成する工程と、（Ｂ）そのポリシリコン層３２上に金属層７０を形成する工程と、（Ｃ）金属層７０上に上部バリア層４２を形成する工程と、（Ｄ）上記（Ｃ）工程の後に、ポリシリコン層３２と金属層７０との間のシリサイド反応によって、上面が上部バリア層４２に覆われたシリサイド層８０を形成する工程とを有する。【選択図】図４Ｈ
2007149801.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）基板上に最上層がポリシリコン層であるポリシリコン構造を形成する工程と、
（Ｂ）前記ポリシリコン層上に金属層を形成する工程と、
（Ｃ）前記金属層上に上部バリア層を形成する工程と、
（Ｄ）前記（Ｃ）工程の後に、前記ポリシリコン層と前記金属層との間のシリサイド反応によって、上面が前記上部バリア層に覆われたシリサイド層を形成する工程と
を有する
抵抗素子の製造方法。
【請求項２】
請求項１に記載の抵抗素子の製造方法であって、
前記（Ａ）工程と前記（Ｂ）工程との間に、
（Ｅ）前記ポリシリコン構造の側面にサイドウォールを形成する工程と、
（Ｆ）前記（Ｅ）工程の後、前記ポリシリコン層の一部を除去することにより、前記ポリシリコン構造の上面と前記サイドウォールで囲まれる空間を形成する工程と
を更に有し、
前記（Ｂ）工程において、前記金属層は、前記空間内に形成され、
前記（Ｄ）工程において、前記シリサイド層は、側面が前記サイドウォールで囲まれるように形成される
抵抗素子の製造方法。
【請求項３】
請求項２に記載の抵抗素子の製造方法であって、
前記（Ｃ）工程において、前記上部バリア層は、上面が前記サイドウォールの最上部と実質的に揃うように形成される
抵抗素子の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の抵抗素子の製造方法であって、
前記（Ａ）工程は、
（ａ１）前記基板上に下部ポリシリコン層を形成する工程と、
（ａ２）前記下部ポリシリコン層上に下部バリア層を形成する工程と、
（ａ３）前記下部バリア層上に前記ポリシリコン層としての上部ポリシリコン層を形成する工程と
を含む
抵抗素子の製造方法。
【請求項５】
基板上に形成されたポリシリコン層と、
前記ポリシリコン層上に形成された下部バリア層と、
前記下部バリア層上に形成されたシリサイド層と、
前記シリサイド層上に形成された上部バリア層と
を備える
抵抗素子。
【請求項６】
請求項５に記載の抵抗素子であって、
前記ポリシリコン層、前記下部バリア層、前記シリサイド層、及び前記上部バリア層の側面に形成されたサイドウォールを更に備える
抵抗素子。
【請求項７】
請求項６に記載の抵抗素子であって、
前記上部バリア層の上面は、前記サイドウォールの最上部と実質的に揃っている
抵抗素子。
【請求項８】
請求項５乃至７のいずれかに記載の抵抗素子を備えた階調電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置中の抵抗素子とその製造方法に関する。特に、本発明は、シリサイドを有する抵抗素子とその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの微細化に伴い、ゲート電極やソース・ドレイン電極の抵抗が動作速度に与える影響が顕著になる。それら電極の抵抗率を低減するために、シリサイド（silicide）を用いる技術が知られている（例えば、特許文献１、特許文献２参照）。シリサイド技術が適用されたゲート電極は、ポリシリコン層とシリサイド層からなるポリサイド構造を有している。そのシリサイド層は、ポリシリコン膜とその上に堆積された金属膜との間でシリサイド反応を起こすことにより形成される。ここで、シリサイド反応は急激に進むため、一般的に、シリサイド層を均一な厚さで形成することは困難である。
【０００３】
特許文献１には、ＭＯＳトランジスタのポリサイドゲート電極に関して、ポリシリコン層とシリサイド層との界面を均一にすることを目的とした技術が開示されている。この特許文献１に記載されたポリサイドゲート電極は、ポリシリコン層と、拡散バリア層と、シリサイド層とを備えている。ポリシリコン層は、半導体基板の所定の部位に形成される。拡散バリア層は、ポリシリコン層の上面に形成され、電気を導通し、且つ、金属原子の拡散を防止する。シリサイド層は、金属原子を含み、拡散バリア層の上面に形成される。上記拡散バリア層が金属原子の拡散を防止することにより、ポリシリコン層とシリサイド層との界面が均一に形成されることが期待される。
【０００４】
関連する技術として、特許文献３と特許文献４には、第１の導電層と第２の導電層との積層構造を有するＭＯＳトランジスタのゲート電極が開示されている。
【０００５】
特許文献３によれば、ＭＯＳトランジスタは次の連続工程により製造される：（１）半導体層の上に、ゲート絶縁層およびシリコン層を形成する工程；（２）シリコン層の側方において、サイドウォール絶縁層を形成する工程；（３）半導体層内にソース／ドレインを形成する工程；（４）平坦化された層間絶縁層を形成する工程；（５）ゲート絶縁層が露出しないようにシリコン層を除去して、凹部を形成する工程；（６）凹部に金属層を部分的に充填する工程；（７）金属層が充填された後に、凹部に保護絶縁層をかぶせる工程；及び（８）層間絶縁層をエッチングして、スルーホールを形成する工程。ゲート電極は、サイドウォール絶縁層及び保護絶縁層で保護されるため、上記（８）工程でのスルーホール形成時に露出することが防止される。
【０００６】
特許文献４によれば、ＭＯＳトランジスタは次の連続工程により製造される：（１）ゲート絶縁層の上に、第１のポリシリコン層を形成する工程；（２）第１のポリシリコン層の上に、窒化シリコン層を形成する工程；（３）窒化シリコン層の上に第２のポリシリコン層を形成する工程；（４）サイドウオールスペーサを形成する工程；（５）第２のポリシリコン層を覆う層間絶縁層を形成する工程；（６）第２のポリシリコン層の上面が露出するまで、層間絶縁層を平坦化する工程；（７）第２のポリシリコン層を除去する工程；（８）窒化シリコン層を除去して凹部を形成する工程；及び（９）凹部内に金属層を充填し、少なくとも第１のポリシリコン層と金属層とを含むゲート電極を形成する工程。
【０００７】
【特許文献１】特開２００１−２２３１７７号公報
【特許文献２】特開平７−２０１７７５号公報
【特許文献３】特開２００２−１１０９６６号公報
【特許文献４】特開２００２−１１０９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
液晶表示装置の画素には、デジタル形式の画像データに応じたアナログ階調電圧が印加される。そのため、液晶ディスプレイドライバには、画像データに応じた階調電圧を決定するための階調電圧決定回路が内蔵されている。
【０００９】
図１は、液晶ディスプレイドライバに内蔵される一般的な階調電圧決定回路の構成を示している。その階調電圧決定回路は、例えば、６ビットのデジタル画像信号Ｄ０〜Ｄ５に応じて、６４階調の出力電圧（階調電圧）Ｖ０〜Ｖ６３を出力することができる。より具体的には、階調電圧決定回路は、階調電圧発生回路２００とＤ／Ａ変換回路２１０を備えている。階調電圧発生回路２００は、直列に接続された抵抗Ｒ１〜Ｒ６３で構成される抵抗アレイを備えている。電源回路から入力される基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９はその抵抗アレイによって適宜分圧され、それにより、６４段階の階調電圧Ｖ０〜Ｖ６３が生成される。Ｄ／Ａ変換回路２１０は、それら階調電圧Ｖ０〜Ｖ６３の中から、デジタル画像信号Ｄ０〜Ｄ５に応じた１つの階調電圧を選択する。選択された１つの階調電圧は、出力端子ＯＵＴから出力され、画素に印加される。
【００１０】
近年、液晶表示装置の需要はますます拡大し、また、より高精細な表示が可能な液晶表示装置が望まれている。高精細表示を実現するためには、階調電圧発生回路２００が階調電圧Ｖ０〜Ｖ６３を精度良く生成することが必要不可欠である。階調電圧Ｖ０〜Ｖ６３が所望の設定値からばらつくと、狙い通りの自然な階調表示ができなくなる。階調電圧Ｖ０〜Ｖ６３のばらつきを抑制するために、抵抗Ｒ１〜Ｒ６３の製造ばらつきを抑えることが望まれる。すなわち、液晶表示装置の分野において、高精度の抵抗を製造することができる技術が望まれている。
【００１１】
階調電圧発生回路２００の抵抗素子として、ポリシリコン抵抗（ゲート抵抗）を用いることが考えられる。そのポリシリコン抵抗の抵抗値を抑えるために、上述のシリサイド技術を適用することが考えられる。しかしながら、シリサイド反応は急激に起こるため、シリサイド層の厚さや面積を制御することは難しい。シリサイド層のばらつきは、ポリシリコン抵抗の抵抗値のばらつきの原因となり、結果としてそれは、階調表示の不具合を引き起こす。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の第１の観点において、抵抗素子（１）の製造方法が提供される。その製造方法は、（Ａ）基板（１０）上に最上層がポリシリコン層（３０，３２）であるポリシリコン構造（５０）を形成する工程と、（Ｂ）そのポリシリコン層（３０，３２）上に金属層（７０）を形成する工程と、（Ｃ）金属層（７０）上に上部バリア層（４２）を形成する工程と、（Ｄ）上記（Ｃ）工程の後に、ポリシリコン層（３０，３２）と金属層（７０）との間のシリサイド反応によって、上面（Ｓ８０）が上部バリア層（４２）に覆われたシリサイド層（８０）を形成する工程とを有する。これにより、シリサイド反応における上方向のグレイン成長を制御し、形成されるシリサイド層（８０）の厚さのばらつき、すなわち抵抗素子（１）のばらつきを抑制することが可能となる。
【００１４】
本発明に係る製造方法は、好適には、上記（Ａ）工程と上記（Ｂ）工程との間に、以下の工程を有する：（Ｅ）ポリシリコン構造（５０）の側面にサイドウォール（６０）を形成する工程、（Ｆ）上記（Ｅ）工程の後、ポリシリコン層（３０，３２）の一部を除去することにより、ポリシリコン構造（５０）の上面（Ｓ３０，Ｓ３２）とサイドウォール（６０）で囲まれる空間を形成する工程。この場合、上記（Ｂ）工程において、金属層（７０）は、上記空間内のポリシリコン層（３０，３２）上に形成される。また、上記（Ｄ）工程において、シリサイド層（８０）は、側面がサイドウォール（６０）で囲まれるように形成される。これにより、シリサイド反応における横方向のグレイン成長を制御し、形成されるシリサイド層（８０）の面積のばらつき、すなわち抵抗素子（１）のばらつきを抑制することが可能となる。
【００１５】
更に好適には、上記（Ａ）工程は、（ａ１）基板（１０）上に下部ポリシリコン層（３１）を形成する工程と、（ａ２）下部ポリシリコン層（３１）上に下部バリア層（４１）を形成する工程と、（ａ３）下部バリア層（４１）上に上記ポリシリコン層としての上部ポリシリコン層（３２）を形成する工程とを含む。この場合、上記（Ｄ）工程において、シリサイド層（８０）は、上面と底面がそれぞれバリア層（４２，４１）に覆われるように形成される。これにより、シリサイド反応における上方向及び下方向のグレイン成長を制御し、形成されるシリサイド層（８０）の厚さのばらつき、すなわち抵抗素子（１）のばらつきを抑制することが可能となる。
【００１６】
本発明の第２の観点において、抵抗素子（１）が提供される。本発明に係る抵抗素子（１）は、基板（１０）上に形成されたポリシリコン層（３１）と、そのポリシリコン層（３１）上に形成された下部バリア層（４１）と、その下部バリア層（４１）上に形成されたシリサイド層（８０）と、そのシリサイド層（８０）上に形成された上部バリア層（４２）とを備える。
【発明の効果】
【００１７】
本発明に係る抵抗素子及びその製造方法によれば、シリサイド反応中のグレイン成長が制御される。その結果、形成されるシリサイド層の面積や厚みのばらつきが抑制される。従って、シリサイド層の抵抗ばらつきが抑制され、抵抗素子全体の抵抗値のばらつきも抑制される。このことは、その抵抗素子を回路の一部として使用する製品の信頼性の向上につながる。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明の実施の形態に係る半導体装置中の抵抗素子及びその製造方法を説明する。本実施の形態に係る抵抗素子（ポリシリコン抵抗）は、シリサイド技術によって形成されるシリサイド構造を有している。本実施の形態に係る抵抗素子は、例えば、図１に示されたような液晶表示装置中の階調電圧発生回路２００に適用される。上述の通り、高精細の液晶表示には高精度の抵抗素子が必要であり、本発明を液晶表示装置の階調電圧発生回路に適用することは特に好適である。
【００１９】
１．第１の実施の形態
１−１．構造
図２は、第１の実施の形態に係る抵抗素子の構造を示す平面図である。本実施の形態に係る抵抗素子は、平面内で所定の面積を有するポリシリコン抵抗１を備えている。そのポリシリコン抵抗１は、その平面内において、サイドウォール６０により囲まれている。図中の線ＩＩ−ＩＩ’に沿った断面は、図３に示されている。
【００２０】
図３に示されるように、基板１０中に素子分離構造２０が形成されている。基板１０は、例えばＰ型シリコン基板である。素子分離構造２０は、ＳＴＩ（Shallow Trench Isolation）構造、あるいは、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造である。また、基板１０上の所定の位置に、上記ポリシリコン抵抗１に相当する構造が形成されている。具体的には、基板１０（素子分離構造２０）の上にポリシリコン層３１が形成され、そのポリシリコン層３１の上に下部バリア層４１が形成され、その下部バリア層４１の上にシリサイド層８０が形成され、そのシリサイド層８０の上に上部バリア層４２が形成されている。
【００２１】
下部バリア層４１及び上部バリア層４２は、電気的導通を保ちつつ金属原子の拡散を防止する層（拡散障壁層）である。例えば、それらバリア層４１，４２は、１０Å程度の膜厚を有する薄い酸化膜である。バリア層４１，４２は、酸化膜以外にも、窒化膜、酸窒化膜などにより形成されてもよい。図３に示されるように、シリサイド層８０は、それら下部バリア層４１と上部バリア層４２によって挟まれている。シリサイド層８０は、例えばＴｉＳｉ膜であり、Ｔｉとポリシリコンとの間のシリサイド反応により形成される。後述されるように、そのシリサイド反応において、バリア層４１，４２が金属原子の拡散を防ぐ役割を果たす。
【００２２】
また、ポリシリコン層３１、上下部バリア層４１、４２、及びシリサイド層８０の側面は、絶縁膜であるサイドウォール６０によって囲まれている。特に、シリサイド層８０の側面の全てが、サイドウォール６０によって囲まれていることに留意されるべきである。言い換えれば、シリサイド層８０の上面Ｓ８０は、少なくともサイドウォール６０の最上部（図中、符号Ｚで示されている）よりも低く位置している。上部バリア層４２の上面は、サイドウォール６０の最上部と実質的に揃うように形成されている。
【００２３】
このように、シリサイド層８０の全表面は、下部バリア層４１、上部バリア層４２、及びサイドウォール６０によって完全に覆われている。逆に言えば、これらバリア層４１，４２、及びサイドウォール６０は、シリサイド層８０の大きさを規定しているとも言える。その意味で、それらバリア層４１，４２、及びサイドウォール６０は、シリサイド層８０の大きさを規定するバリア構造と呼ぶことができる。本実施の形態に係る抵抗素子（ポリシリコン抵抗１）は、ポリシリコン層３１と、シリサイド層８０と、バリア構造を含んでいると言える。次に示されるように、このバリア構造によって、シリサイド層８０の大きさを完全に制御することが可能である。
【００２４】
１−２．製造方法
図４Ａ〜図４Ｋは、本実施の形態に係る抵抗素子の製造工程を順番に示しており、図３と同様に断面構造を示している。
【００２５】
まず、図４Ａに示されるように、基板１０中に素子分離構造２０が形成される。基板１０は、例えば、１５Ω・ｃｍの抵抗率を有するＰ型シリコン基板である。素子分離構造２０は、ＳＴＩ法あるいはＬＯＣＯＳ法により形成され、その深さは、１０００Å〜５μｍ程度である。
【００２６】
次に、図４Ｂに示されるように、基板１０（素子分離構造２０）上に、厚さ５００Åの下部ポリシリコン層３１が形成される。続いて、その下部ポリシリコン層３１の上に、下部バリア層４１が形成される。この下部バリア層４１は、例えば、膜厚１０Å程度の薄い酸化膜であり、電気的導通を保ちつつ金属原子の拡散を防止する役割を果たす。尚、下部バリア層４１は、酸化膜以外にも、窒化膜、酸窒化膜などにより形成されてもよい。続いて、その下部バリア層４１の上に、厚さ１０００Åの上部ポリシリコン層３２が形成される。
【００２７】
次に、図４Ｃに示されるように、上部ポリシリコン層３２上の所定の位置に、レジストマスクＲＥＳが形成される。その所定の位置は、ポリシリコン抵抗が作成される所望の位置である。
【００２８】
次に、そのレジストマスクＲＥＳを用いることにより、上部ポリシリコン層３２、下部バリア層４１、及び下部ポリシリコン層３１のエッチングが行われる。その結果、図４Ｄに示されるように、エッチング後の下部ポリシリコン層３１、下部バリア層４１、及び上部ポリシリコン層３２の積層膜である「ポリシリコン構造５０」が得られる。ポリシリコン構造５０は、レジストマスクＲＥＳに応じたパターン、すなわち、所望のポリシリコン抵抗の形状に応じたパターンを有している。
【００２９】
次に、図４Ｅに示されるように、ポリシリコン構造５０の両側にサイドウォール６０が形成される。より詳細には、サイドウォール６０は、ポリシリコン構造５０の全側面を囲むように形成される（図２参照）。このサイドウォール６０は、例えば、厚さ１５００Åの酸化膜を堆積した後エッチバックを行うことにより作成される。
【００３０】
次に、上部ポリシリコン層３２が、５００Å程度、選択的にエッチングされる。これは、選択性エッチングやフォトレジストを用いたエッチングにより実現できる。その結果、図４Ｆに示されるように、上部ポリシリコン層３２の上面Ｓ３２は、サイドウォール６０の最上部（図中、符号Ｚで示されている）よりも低く位置するようになる。このように、上部ポリシリコン層３２の一部が選択的に除去されることにより、上部ポリシリコン層３２の上面Ｓ３２とサイドウォール６０の内側面によって囲まれる“空間”が形成される。
【００３１】
次に、図４Ｇに示されるように、残った上部ポリシリコン層３２の表面上に、すなわち、上記“空間”の内部に、シリサイド反応用の金属層７０が形成される。シリサイド反応に用いられる金属としては、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）が挙げられる。例えば、２００Åの膜厚を有するＴｉ膜が、金属層７０として上部ポリシリコン層３２上に堆積される。この金属層７０も、その上面Ｓ７０がサイドウォール６０の最上部Ｚより低くなるように形成される。
【００３２】
次に、図４Ｈに示されるように、金属層７０の上に上部バリア層４２が形成される。この上部バリア層４２は、酸化膜、窒化膜、あるいは酸窒化膜により形成され、金属原子の拡散を防止する役割を果たす。例えば、上部バリア層４２は、膜厚１０Å程度の薄い酸化膜である。上部バリア層４２は、その上面がサイドウォール６０の最上部Ｚと実質的に揃うように形成されると好適である。
【００３３】
次に、熱処理が行われ、上部ポリシリコン層３２と金属層７０との間でシリサイド反応が発生する。このシリサイド反応中、グレインは、サイドウォール６０を超えて成長することができない。つまり、サイドウォール６０は、グレインが成長する範囲の限界を規定しており、平面方向におけるグレイン成長を制御している。同様に、下部バリア層４１及び上部バリア層４２は、それぞれ下方及び上方へのグレイン成長を制御している。このようなシリサイド反応の結果、図４Ｉに示されるように、下部バリア層４１、上部バリア層４２、及びサイドウォール６０によって囲まれるシリサイド層８０（例えば、ＴｉＳｉ）が形成される。
【００３４】
図４Ｉに示されるように、シリサイド層８０の上面Ｓ８０は、上部バリア層４２に覆われている。つまり、シリサイド層８０の上面Ｓ８０は、サイドウォール６０の最上部Ｚより低い。また、形成されたシリサイド層８０は、下部バリア層４１に到達している。形成されたシリサイド層８０の大きさは、バリア層４１，４２、及びサイドウォール６０で囲まれる空間によって規定されている。このことは、形成されるシリサイド層８０のばらつきが防止されていることを意味している。従って、このシリサイド層８０を含む抵抗素子の抵抗値のばらつきが防止される。
【００３５】
次に、図４Ｊに示されるように、全面に層間絶縁膜９０が形成される。続いて、その層間絶縁膜９０と上部バリア層４２を貫通し、シリサイド層８０に到達するようなコンタクトホールが形成される。そのコンタクトホールを例えばタングステンで埋め込むことによって、ポリシリコン抵抗１のシリサイド層８０に対するコンタクト１００が形成される。
【００３６】
次に、図４Ｋに示されるように、層間絶縁膜９０上に所定のパターンを有する配線層１１０が形成される。この配線層１１０は、コンタクト１００を介してシリサイド層８０に接続するように形成される。配線層１１０は、例えばＡｌ膜から形成される。シリサイド層８０及び下部ポリシリコン層３１は、ポリシリコン抵抗として機能する。
【００３７】
１−３．効果
シリサイド反応は急激に進むため、その制御は一般的に難しい。本実施の形態によれば、シリサイド反応のための金属とポリシリコンの全体が、酸化膜等で形成されたバリア構造によって覆われる。従って、グレインがそのバリア構造で囲まれた範囲を超えて成長しないように、シリサイド反応を進めることができる。
【００３８】
具体的には、上述のサイドウォール６０が、シリサイド反応中の平面方向におけるグレインの成長を制御する役目を担う。そのために、ポリシリコン構造５０の側面にサイドウォール６０が形成された後（図４Ｅ参照）、そのポリシリコン構造５０の一部がエッチングにより選択的に除去される（図４Ｆ参照）。そして、空いた領域中に金属層７０が形成されるため、その金属層７０の上面Ｓ７０はサイドウォール６０の最上部よりも低くなる（図４Ｇ参照）。金属層７０の側周にサイドウォール６０（絶縁膜）が存在するため、そのサイドウォール６０が、平面方向におけるグレイン成長に対するバリアとして機能する。
【００３９】
また、下部バリア層４１は、下方へのグレイン成長に対するバリアとして機能する。更に、上部バリア層４２は、上方へのグレイン成長に対するバリアとして機能する。これにより、シリサイド反応中のグレイン成長が、全方向にわたって完全に制御されていることになる。
【００４０】
以上に説明されたように、本実施の形態によれば、シリサイド反応中のグレイン成長が、平面方向や鉛直方向において制御される。その結果、形成されるシリサイド層８０の面積や厚みのばらつきが防止される。従って、抵抗素子全体の抵抗値のばらつきが防止される、すなわち、高精度の抵抗素子が提供される。このことは、その抵抗素子を回路の一部として使用する製品の信頼性の向上につながる。特に、本実施の形態に係る高精度抵抗素子が液晶表示装置の階調電圧発生回路に適用されることは、高精細液晶表示の観点から好適である。
【００４１】
２．第２の実施の形態
本発明の第２の実施の形態において、既出の第１の実施の形態に係る抵抗素子から上部バリア層４２が省かれた構造が提供される。図５Ａ〜図５Ｄを参照して、本実施の形態に係る抵抗素子の製造工程を説明する。尚、第１の実施の形態で示された説明と重複する説明は適宜省略される。
【００４２】
既出の図４Ａ〜図４Ｆで示された工程が行われた後、上部ポリシリコン層３２の表面上に、シリサイド反応用の金属層７０が形成される。その結果、図５Ａに示される構造が得られる。金属層７０は、例えば、２００Åの膜厚を有するＴｉ膜である。この金属層７０は、その上面Ｓ７０がサイドウォール６０の最上部Ｚより低くなるように形成される。
【００４３】
次に、熱処理が行われ、上部ポリシリコン層３２と金属層７０との間でシリサイド反応が発生する。このシリサイド反応中、グレインは、サイドウォール６０を超えて成長することができない。つまり、サイドウォール６０は、グレインが成長する範囲の限界を規定しており、平面方向におけるグレイン成長を制御している。同様に、下部バリア層４１は、下方へのグレイン成長を制御している。このようなシリサイド反応の結果、図５Ｂに示されるように、下部バリア層４１及びサイドウォール６０によって囲まれるシリサイド層８０’（例えば、ＴｉＳｉ）が形成される。シリサイド層８０’の上面Ｓ８０’は、サイドウォール６０の最上部Ｚより低く位置している。
【００４４】
次に、図５Ｃに示されるように、全面に層間絶縁膜９０が形成される。続いて、その層間絶縁膜９０を貫通しシリサイド層８０’に到達するようなコンタクトホールが形成される。そのコンタクトホールを例えばタングステンで埋め込むことによって、ポリシリコン抵抗１のシリサイド層８０’に対するコンタクト１００が形成される。
【００４５】
次に、図５Ｄに示されるように、層間絶縁膜９０上に所定のパターンを有する配線層１１０が形成される。この配線層１１０は、コンタクト１００を介してシリサイド層８０’に接続するように形成される。配線層１１０は、例えばＡｌ膜から形成される。シリサイド層８０’及び下部ポリシリコン層３１は、ポリシリコン抵抗として機能する。
【００４６】
本実施の形態によれば、シリサイド反応中のグレイン成長が、平面方向や下方方向において制御される。その結果、形成されるシリサイド層８０’の面積や厚みのばらつきが抑制される。従って、抵抗素子全体の抵抗値のばらつきが抑制される、すなわち、高精度の抵抗素子が提供される。また、第１の実施の形態と比較して、上部バリア層４２を堆積する工程を省略することができるという追加的な効果が得られる。
【００４７】
３．第３の実施の形態
本発明の第２の実施の形態において、既出の第１の実施の形態に係る抵抗素子から下部バリア層４１が省かれた構造が提供される。図６Ａ〜図６Ｅを参照して、本実施の形態に係る抵抗素子の製造工程を説明する。尚、第１の実施の形態で示された説明と重複する説明は適宜省略される。
【００４８】
まず、図６Ａに示されるように、基板１０（素子分離構造２０）上に、厚さ１５００Å程度のポリシリコン層３０からなるポリシリコン構造が形成される。また、そのポリシリコン構造の両側にサイドウォール６０が形成される。サイドウォール６０は、ポリシリコン層３０の全側面を囲むように形成される。
【００４９】
次に、ポリシリコン層３０が、５００Å程度、選択的にエッチングされる。これは、選択性エッチングやフォトレジストを用いたエッチングにより実現できる。その結果、図６Ｂに示されるように、ポリシリコン層３０の上面Ｓ３０は、サイドウォール６０の最上部Ｚよりも低く位置するようになる。このように、ポリシリコン層３０の一部が選択的に除去されることにより、ポリシリコン層３０の上面Ｓ３０とサイドウォール６０の内側面によって囲まれる“空間”が形成される。
【００５０】
次に、図６Ｃに示されるように、残ったポリシリコン層３０の表面上に、すなわち、上記“空間”の内部に、シリサイド反応用の金属層７０が形成される。この金属層７０も、その上面Ｓ７０がサイドウォール６０の最上部Ｚより低くなるように形成される。
【００５１】
次に、図６Ｄに示されるように、金属層７０の上に上部バリア層４２が形成される。この上部バリア層４２は、酸化膜、窒化膜、あるいは酸窒化膜により形成され、金属原子の拡散を防止する役割を果たす。例えば、上部バリア層４２は、膜厚１０Å程度の薄い酸化膜である。上部バリア層４２は、その上面がサイドウォール６０の最上部Ｚと実質的に揃うように形成されると好適である。
【００５２】
次に、熱処理が行われ、ポリシリコン層３０の一部と金属層７０との間でシリサイド反応が発生する。このシリサイド反応中、グレインは、サイドウォール６０を超えて成長することができない。つまり、サイドウォール６０は、グレインが成長する範囲の限界を規定しており、平面方向におけるグレイン成長を制御している。同様に、上部バリア層４２は、上方へのグレイン成長を制御している。このようなシリサイド反応の結果、図６Ｅに示されるように、上部バリア層４２及びサイドウォール６０によって囲まれるシリサイド層８０’’（例えば、ＴｉＳｉ）が形成される。シリサイド層８０’’の上面Ｓ８０’’は、サイドウォール６０の最上部Ｚより低く位置している。
【００５３】
その後、既出の図４Ｊ及び図４Ｋで示された工程により、コンタクト１００及び配線層１１０が形成される。
【００５４】
本実施の形態によれば、シリサイド反応中のグレイン成長が、平面方向や上方方向において制御される。その結果、形成されるシリサイド層８０’’の面積や厚みのばらつきが抑制される。従って、抵抗素子全体の抵抗値のばらつきが抑制される、すなわち、高精度の抵抗素子が提供される。また、第１の実施の形態と比較して、下部ポリシリコン層３１、下部バリア層４１、及び上部ポリシリコン層３２からなる積層構造を形成する工程を省略することができるという追加的な効果が得られる。
【図面の簡単な説明】
【００５５】
【図１】図１は、液晶表示装置における階調電圧決定回路の構成を示す概略図である。
【図２】図２は、本発明の第１の実施の形態に係る抵抗素子の構造を示す平面図である。
【図３】図３は、第１の実施の形態に係る抵抗素子の構造を示す断面図である。
【図４Ａ】図４Ａは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｂ】図４Ｂは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｃ】図４Ｃは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｄ】図４Ｄは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｅ】図４Ｅは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｆ】図４Ｆは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｇ】図４Ｇは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｈ】図４Ｈは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｉ】図４Ｉは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｊ】図４Ｊは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図４Ｋ】図４Ｋは、第１の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図５Ａ】図５Ａは、第２の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図５Ｂ】図５Ｂは、第２の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図５Ｃ】図５Ｃは、第２の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図５Ｄ】図５Ｄは、第２の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図６Ａ】図６Ａは、第２の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図６Ｂ】図６Ｂは、第３の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図６Ｃ】図６Ｃは、第３の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図６Ｄ】図６Ｄは、第３の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【図６Ｅ】図６Ｅは、第３の実施の形態に係る抵抗素子の製造工程を示す断面図である。
【符号の説明】
【００５６】
１    ポリシリコン抵抗
１０    基板
２０    素子分離構造
３０    ポリシリコン層
３１    下部ポリシリコン層
３２    上部ポリシリコン層
４１    下部バリア層
４２    上部バリア層
５０    ポリシリコン構造
６０    サイドウォール
７０    金属層
８０    シリサイド層
９０    層間絶縁膜
１００    コンタクト
１１０    配線層
ＲＥＳ    レジストマスク
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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