(57)【要約】【課題】メモリ領域の拡大を図ることができる。【解決手段】半導体記憶装置１は、同一のプレート線に接続されるメモリセルブロック２の個数が等しい実メモリ領域３と、実メモリ領域３に隣接し、実メモリ領域３に比べて同一のプレート線に接続されるメモリセルブロック２の個数が欠損した欠損部４を備える基部５と欠損部４の欠損したメモリセルブロック２の個数と等しい個数のメモリセルブロック２を備える頂部６とを有する突出領域７とを備えている。また、半導体記憶装置１は、欠損部４に対するメモリアクセス要求があった場合、頂部６に設けられたメモリセルブロック２に対してメモリアクセスを行うようにアクセス先のアドレスを変換し、欠損部４の、同一のプレート線に接続されるメモリセルブロックの個数を仮想的に等しくする変換手段を有している。【選択図】図１
2007149276.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と前記ビット線に交差するプレート線およびワード線とに接続された強誘電体メモリセルを有し、同一の前記ワード線に接続された少なくとも２つの前記強誘電体メモリセルの、前記ビット線に沿った方向における位置が異なる半導体記憶装置において、
同一の前記プレート線に接続される前記強誘電体メモリセルの個数が等しい実メモリ領域と、前記実メモリ領域に隣接し、前記実メモリ領域に比べて同一の前記プレート線に接続される前記強誘電体メモリセルの個数が欠損した欠損部を備える基部と前記欠損部の欠損した前記強誘電体メモリセルの個数と等しい個数の前記強誘電体メモリセルを備える頂部とを有する突出領域と、
前記欠損部に対するメモリアクセス要求があった場合、前記頂部に設けられた前記強誘電体メモリセルに対してメモリアクセスを行うようにアクセス先のアドレスを変換し、前記欠損部の、同一の前記プレート線に接続される前記強誘電体メモリセルの個数を仮想的に等しくするアドレス変換手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記プレート線を駆動するドライバを有し、
前記実メモリ領域の同一の前記プレート線に接続される前記強誘電体メモリセルの個数が２ｎ（ｎ：整数）のとき、
前記基部および前記頂部の前記ドライバに最も近い前記ビット線に接続される前記強誘電体メモリセルの個数はそれぞれｎであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記突出領域における前記ドライバに最も近い前記ビット線に接続される前記強誘電体メモリセルの段数ｘ（ｘ：整数）を、前記実メモリ領域側から数えたとき、
前記基部における前記段数ｘの、１本の前記プレート線に接続される前記強誘電体メモリセルの個数が２ｎ−ｘであり、前記頂部における前記段数ｘの、１本の前記プレート線に接続される前記強誘電体メモリセルの個数が、２ｎ−ｘ＋１であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記強誘電体メモリセルへのメモリアクセス要求時に、前記実メモリ領域および前記突出領域へのメモリアクセス要求か否かを判断する判断手段を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記判断手段の判断により前記実メモリ領域および前記突出領域へのメモリアクセス要求でないと判断された場合、前記強誘電体メモリセルへのメモリアクセスを停止する回路動作停止手段をさらに備えることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に強誘電体を備える半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として記憶保持動作を必要とせず高速でデータの読み書きを行うことができる特性を有する強誘電体メモリ（ＦｅＲＡＭ: Ferroelectric Random Access Memory）が知られている。この強誘電体メモリは、ＳＲＡＭ（Static Random Access Memory）と同様の高速、低消費電力で不揮発性を備えるため、ＩＣ（Integrated Circuit）カード用ＬＳＩ（Large Scale Integration）やタグチップ（Tag chip）等に利用され、一般市場にも普及している。
【０００３】
図９は、従来の強誘電体メモリに用いられるメモリセルを示す回路図である。
メモリセル８０は、１つの強誘電体キャパシタＦＣ８１と１つのＭＯＳトランジスタＭ８１とにより１ビットを構成するいわゆる１Ｔ１Ｃ型セルの構成をなしている。
【０００４】
メモリセル８０においては、ワード線ＷＬを選択状態にしてビット線ＢＬとプレート線ＰＬとの間に電圧を印加すると、強誘電体キャパシタＦＣ８１に所定のデータ（分極方向）が書き込まれる。“０”データを書き込む場合にはＢＬ＝ＧＮＤ、ＰＬ＝ＶＤＤとし、“１”データを書き込む場合にはＢＬ＝ＶＤＤ、ＰＬ＝ＧＮＤとする。
【０００５】
このようなメモリセルを複数有するセルアレイにおいて、消費電力の低減のために、ワード線ＷＬがプレート線ＰＬに平行な部分とビット線ＢＬに平行な方向へずれる部分とを含み、セルアレイ上において階段状に配線される（以下、階段状ＷＬセルアレイという）強誘電体メモリが知られている（例えば、特許文献１参照）。
【０００６】
図１０は、階段状ＷＬセルアレイを備えた強誘電体メモリを示す図である。
図１０に示す強誘電体メモリは、２つの強誘電体キャパシタと２つのＭＯＳトランジスタにより１ビットを構成するいわゆる２Ｔ２Ｃ型セルの構成をなす複数のメモリセル９０を有している。
【０００７】
この強誘電体メモリのうち、縦（Ｒｏｗ）８ビット分、横（Ｃｏｌｕｍｎ）４ビット分のメモリセル９０で構成される部分が、メモリアクセスに実際に使用される実メモリ領域９１を構成している。また、ＲｏｗアドレスおよびＣｏｌアドレスに付加されている数字は、各行および各列の値を示している。例えば、Ｒｏｗ＝０１１１、Ｃｏｌ＝１１であれば、下から８つ目、左から４つ目のメモリセル９０を指す。
【０００８】
ところで、メモリアクセス対象のメモリセル９０にデータを書き込む際、ワード線ＷＬは、Ｒｏｗアドレスと、Ｃｏｌアドレスとの和により決定される。また、プレート線ＰＬは、Ｒｏｗアドレスが選択される。但し、ワード線が階段状に配線されているため、ワード線の選択の際には以下の変換を行う必要がある。
【０００９】
図１１は、ワード線の選択を説明する図である。
なお、図１１では、Ｒｏｗ＝０１０１、Ｃｏｌ＝００１１にアクセスする場合を例にとって説明する。
【００１０】
Ｒｏｗ＝０１０１、Ｃｏｌ＝００１１のビットを［］で表すと、
Ｒｏｗ［０］＝１、Ｃｏｌ［０］＝１
Ｒｏｗ［１］＝０、Ｃｏｌ［１］＝１
Ｒｏｗ［２］＝１、Ｃｏｌ［２］＝０
Ｒｏｗ［３］＝０、Ｃｏｌ［３］＝０
となる。
【００１１】
これをＲｏｗ、Ｃｏｌの各ビット毎について加算し、ＳｕｍＡ［０］〜ＳｕｍＡ［３］とＣａｒｒｙ［０］〜Ｃａｒｒｙ［３］を演算により求める。
ここで、前述したようにワード線ＷＬはＲｏｗ＋Ｃｏｌ＝ＳｕｍＡになるため、ＷＬ＝０１０１＋００１１＝１０００が選択される。
【００１２】
また、プレート線ＰＬはＲｏｗ＝０１０１、すなわち、ＰＬ＝０１０１が選択される。
この強誘電体メモリによれば、プレート線とワード線とを活性化することにより、同時選択される強誘電体メモリセルの数を低減することができるため、消費電力を低減することができ、また、動作の高速化を図ることができる。
【特許文献１】特開２００１−３５８３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、このような強誘電体メモリでは、ワード線の本数が、プレート線の本数よりコラム数−１本増加するため、実メモリ領域９１の上下に、三角形のダミー領域９２が存在する（図９中では下側のダミー領域の図示は省略する）。このダミー領域の下側はＷＬ長がばらつくことを受け入れれば省略することができるが、上側は回路構成上省略することができず、メモリとして用いることができない無駄な領域となってしまうという問題があった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、メモリ領域の拡大を図ることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記問題を解決するために、ビット線と前記ビット線に交差するプレート線およびワード線とに接続された強誘電体メモリセルを有し、同一の前記ワード線に接続された少なくとも２つの前記強誘電体メモリセルの、前記ビット線に沿った方向における位置が異なる半導体記憶装置において、同一の前記プレート線に接続される前記強誘電体メモリセルの個数が等しい実メモリ領域と、前記実メモリ領域に隣接し、前記実メモリ領域に比べて同一の前記プレート線に接続される前記強誘電体メモリセルの個数が欠損した欠損部を備える基部と前記欠損部の欠損した前記強誘電体メモリセルの個数と等しい個数の前記強誘電体メモリセルを備える頂部とを有する突出領域と、前記欠損部に対するメモリアクセス要求があった場合、前記頂部に設けられた前記強誘電体メモリセルに対してメモリアクセスを行うようにアクセス先のアドレスを変換し、前記欠損部の、同一の前記プレート線に接続される前記強誘電体メモリセルの個数を仮想的に等しくするアドレス変換手段と、を備えることを特徴とする半導体記憶装置が提供される。
【００１６】
このような半導体記憶装置によれば、欠損部に対するメモリアクセス要求があった場合、頂部に設けられた強誘電体メモリセルに対してメモリアクセスを行うようにアクセス先のアドレスを変換することにより、同一のプレート線に接続される強誘電体メモリセルの個数が、実メモリ領域の同一のプレート線に接続される強誘電体メモリセルの個数に仮想的に等しくなるため、突出領域の一部を仮想的に矩形のメモリ空間として（実メモリ領域と同様に）用いることができる。
【発明の効果】
【００１７】
本発明では、アドレス変換を行うことにより、突出領域の一部の同一のプレート線に接続される強誘電体メモリセルの個数が実メモリ領域の同一のプレート線に接続される強誘電体メモリセルの個数に仮想的に等しくなるため、その領域を実メモリ領域と同様に使用することができ、容易にメモリとして使用することができる領域を増加させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
まず、実施の形態に適用される発明の概要について説明し、その後、実施の形態の具体的な内容を説明する。
【００１９】
図１は、実施の形態に適用される半導体記憶装置を示す原理図である。
半導体記憶装置１は、ビット線と、ビット線に交差するプレート線およびワード線に接続される複数の強誘電体メモリセルブロック（以下、単にメモリセルブロックという）２を有している。
【００２０】
なお、図１では説明を分かり易くするため、一部のビット線、プレート線およびワード線の図示を省略している。
メモリセルブロック２は、複数のメモリセルを備えている。なお、１つのメモリセルブロックが備えるメモリセルの個数は特に限定されない。
【００２１】
また、同一のワード線に接続された各メモリセルブロック２は、階段状に配置されている。図１では一例として、斜線部の各メモリセルブロック２が、同一のワード線に接続されている。
【００２２】
また、半導体記憶装置１は、同一のプレート線に接続されるメモリセルブロック２の個数が等しい実メモリ領域３と、実メモリ領域３に隣接し、実メモリ領域３に比べて同一のプレート線に接続されるメモリセルブロック２の個数が欠損した欠損部４を備える基部５と欠損部４の欠損したメモリセルブロック２の個数と等しい個数のメモリセルブロック２を備える頂部６とを有する突出領域７とを備えている。
【００２３】
半導体記憶装置１のＣｏｌアドレスは、実メモリ領域３の同一のプレート線に接続されるメモリセルブロック２の個数に対応してＣ０００〜Ｃ１１１に設定されている。また、半導体記憶装置１のＲｏｗアドレス数は、実メモリ領域３においては、特に限定されないが、突出領域７においては、Ｃｏｌアドレス数と等しくＲ０００〜Ｒ１１１に設定されている。
【００２４】
また、半導体記憶装置１は、欠損部４に対するメモリアクセス要求があった場合、頂部６に設けられたメモリセルブロック２に対してメモリアクセスを行うようにアクセス先のアドレスを変換し、欠損部４の、同一のプレート線に接続されるメモリセルブロックの個数を仮想的に等しくする変換手段を有している。
【００２５】
図２は、図１に示す半導体記憶装置のアドレス変換を行ったときの様子を模式的に示す図である。
図２に示すように、変換手段は、各メモリセルブロック２のＲｏｗアドレスおよびＣｏｌアドレスをそれぞれ反転させることにより、欠損部４のアドレスを頂部６に対応するように変換する。例えば、（Ｒ０１１  Ｃ１１１）→（Ｒ１００  Ｃ０００）、（Ｒ０００  Ｃ１１１）→（Ｒ１１１  Ｃ０００）である。
【００２６】
このような半導体記憶装置１によれば、アドレス変換を行うことにより、頂部６が有するメモリセルブロック２を用いて仮想的に欠損部４の領域を埋めることによって、同一のプレート線に接続されるメモリセルブロックの個数が仮想的に等しくなり、実メモリ領域３のように使用することができる。これによって、メモリ領域の実質的な増加を図ることができる。
【００２７】
以下、本発明の実施の形態を具体的に説明する。
図３は、実施の形態の半導体記憶装置を示すブロック図である。
強誘電体メモリ（半導体記憶装置）１０は、実メモリ領域２１および突出領域２２を備えるセルアレイ２０と、セルアレイ２０のＣｏｌアドレスを決定し、セルアレイ２０中の特定のビット線ＢＬ（ビット線／ＢＬ）を選択するＣｏｌトランスファ３０と、セルアレイ２０のＲｏｗアドレスを決定し、セルアレイ２０中の特定のワード線ＷＬおよびプレート線ＰＬを選択するＲｏｗドライバ４０と、Ｃｏｌトランスファ３０およびＲｏｗドライバ４０に書き込み、読み出しアドレスを入力するアドレス変換回路５０を有している。
【００２８】
書き込み時には、書き込まれるデータが図示しないデータ入力回路からＣｏｌトランスファ３０を介してセルアレイ２０に入力される。また、読み出し時には、セルアレイ２０の読み出されるデータが図示しないセンスアンプで増幅され、Ｃｏｌトランスファ３０を介して図示しないデータ出力回路へ転送される。
【００２９】
図４は、図３に示すセルアレイを示す模式的な図である。
なお以下では、図４中上側を「上」、図４中下側を「下」、図４中左側を「左」、図４中右側を「右」という。
【００３０】
セルアレイ２０は、複数の２Ｔ２Ｃ（２トランジスタ２キャパシタ）型のメモリセル２００と、各メモリセル２００にそれぞれ接続されるビット線ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３と、ワード線ＷＬ：００００〜ＷＬ：１０１１と、プレート線ＰＬ：００００〜ＰＬ：１０１１とを有している。
【００３１】
ここで、ワード線ＷＬ：００００〜ＷＬ：１０１１は、それぞれプレート線ＰＬ：００００〜ＰＬ：１０１１に平行な部分とビット線ＢＬ０〜ＢＬ３（／ＢＬ０〜／ＢＬ３）の方向にずれる部分とを含み、図４においては階段状に配置されている。これにより、例えばＢＬ０、／ＢＬ０およびプレート線ＰＬ：１０１１に接続されているメモリセル２００と、ＢＬ１、／ＢＬ１およびプレート線ＰＬ：１０１０に接続されているメモリセル２００とは同一のワード線ＷＬ：１０１１に接続されている。
【００３２】
なお、以下では、ＲｏｗアドレスＲｏｗ＝１０１１とＣｏｌアドレスＣｏｌ＝００に対応する位置を「（Ｒ１０１１  Ｃ００）」と表す。また、ＲｏｗアドレスＲｏｗ＝１０１１を単に「ＲｏｗアドレスＲ１０１１」と表し、ＣｏｌアドレスＣｏｌ＝００を単に「ＣｏｌアドレスＣ００」と表す場合もある。
【００３３】
実メモリ領域２１は、ＲｏｗアドレスＲ００００〜Ｒ０１１１とＣｏｌアドレスＣ００〜Ｃ１１とに対応する位置にそれぞれ設けられた３２個のメモリセル２００を有している。
【００３４】
突出領域２２は、（Ｒ１０００  Ｃ００）、（Ｒ１０００  Ｃ０１）、（Ｒ１０００  Ｃ１０）にそれぞれ設けられた３個のメモリセル２００と（Ｒ１００１  Ｃ００）、（Ｒ１００１  Ｃ０１）、（Ｒ１０１０  Ｃ００）、（Ｒ１０１０  Ｃ０１）にそれぞれ設けられた４個のメモリセル２００と、（Ｒ１０１１  Ｃ００）に設けられた１個のメモリセル２００とを有している。
【００３５】
また、突出領域２２は、（Ｒ１０１１  Ｃ００）、（Ｒ１０１０  Ｃ００）および（Ｒ１０１０  Ｃ０１）にそれぞれ設けられたメモリセル２００を備える頂部２２１と、（Ｒ１０００  Ｃ００）、（Ｒ１０００  Ｃ０１）、（Ｒ１０００  Ｃ１０）、（Ｒ１００１  Ｃ００）および（Ｒ１００１  Ｃ０１）にそれぞれ設けられたメモリセル２００を備える基部２２２とを有している。
【００３６】
また、（Ｒ１０００  Ｃ１１）、（Ｒ１００１  Ｃ１０）および（Ｒ１００１  Ｃ１１）に対応する部位が、アドレス変換を行うことにより突出領域２２の一部を実メモリ領域２１と同様に使用させるためのアドレス変換対象部（欠損部）２２３を構成している。なお、アドレス変換については後に詳述する。
【００３７】
また、突出領域２２では、各プレート線ＰＬに接続されるメモリセル２００の個数が、下側から上側に向かうにつれて漸減している。これにより、容易にアドレス変換を行うことができる。
【００３８】
この突出領域２２におけるメモリセル２００の行方向（上下方向）の個数（以下、Ｒｏｗ数という）は、列方向（左右方向）のメモリセル２００の個数（以下、Ｃｏｌ数という）に等しく２ｎ（Ｒ１０００〜Ｒ１０１１）であり、図３では、Ｒｏｗ数、Ｃｏｌ数はともに４（ｎ＝２）である。
【００３９】
セルアレイ２０を、図１０に示すセルアレイと比較すると、（Ｒ１０１１  Ｃ００）に設けられたメモリセル２００と（Ｒ１０１０  Ｃ０１）に設けられたメモリセル２００とを有する点が異なる。換言すると、突出領域２２のＲｏｗ数／２（＝ｎ）より上の段、すなわち、突出領域２２の３段目（ｘ段目）であるＲｏｗアドレスＲ１０１０のプレート線ＰＬ：１０１０に接続されるメモリセル２００の個数は２（２ｎ−ｘ＋１）になる。また、突出領域２２の４列目（ｘ段目）であるＲｏｗアドレスＲ１０１１のプレート線ＰＬ：１０１１に接続されるメモリセル２００の個数は１（２ｎ−ｘ＋１）になる。
【００４０】
また、突出領域２２のＲｏｗ数／２（＝ｎ）以下の段、すなわち、突出領域２２の１段目（ｘ段目）であるＲｏｗアドレスＲ１０００のプレート線ＰＬ：１０００に接続されるメモリセル２００の個数は３（２ｎ−ｘ）になる。また、突出領域２２の２段目（ｘ段目）であるＲｏｗアドレスＲ１００１のプレート線ＰＬ：１００１に接続されるメモリセル２００の個数は２（２ｎ−ｘ）になる。
【００４１】
図５は、メモリセルを示す回路図である。
なお、図５では代表的に、ワード線ＷＬ：１０１１、プレート線ＰＬ：１０１１、ビット線ＢＬ：０、／ＢＬ：０に接続されたメモリセル２００について説明する。
【００４２】
メモリセル２００は、ＭＯＳトランジスタＭ１と強誘電体キャパシタＦＣ１とで構成されるメモリセルＭＣ１と、ＭＯＳトランジスタＭ２と強誘電体キャパシタＦＣ２とで構成されるメモリセルＭＣ２とを有している。
【００４３】
メモリセルＭＣ１において、強誘電体キャパシタＦＣ１の一方の端子は、ＭＯＳトランジスタＭ１を介してビット線ＢＬ：０に接続され、強誘電体キャパシタＦＣ１の他方の端子は、プレート線ＰＬ：１０１１に接続されている。ＭＯＳトランジスタＭ１のゲートはワード線ＷＬ：１０１１に接続されている。
【００４４】
また、メモリセルＭＣ２において、強誘電体キャパシタＦＣ２の一方の端子は、ＭＯＳトランジスタＭ２を介してビット線／ＢＬ：０に接続され、強誘電体キャパシタＦＣ２の他方の端子は、プレート線ＰＬ：１０１１に接続されている。ＭＯＳトランジスタＭ２のゲートはワード線ＷＬ：１０１１に接続されている。
【００４５】
ビット線ＢＬ：０、／ＢＬ：０は、それぞれ駆動回路（図示せず）を介して強誘電体キャパシタＦＣ１、ＦＣ２に書き込まれた“０”データまたは“１”データを読み出すセンスアンプ（前述）に接続されている。
【００４６】
次に、アドレス変換回路５０について説明する。
図６は、アドレス回路を示すブロック図である。
アドレス変換回路５０は、Ｉ／Ｏ５１と、変換処理加算部５２１を備えるアドレスチェック／変換部５２と、回路動作停止部５３と、加算部５４と、Ｒｏｗデコーダ５５と、Ｃｏｌデコーダ５６とを有している。
【００４７】
Ｉ／Ｏ５１は、コントロール信号が入力されると、入力されるＲｏｗアドレス、Ｃｏｌアドレスの値をラッチし、アドレスチェック／変換部５２に出力する。また、エラー信号が入力されると、そのエラー信号を外部に出力する。
【００４８】
アドレスチェック／変換部５２は、入力されるＲｏｗアドレスおよびＣｏｌアドレスのチェックを行い、必要に応じてエラー信号を出力する。また、アドレスチェック／変換部５２は、入力されるＲｏｗアドレスおよびＣｏｌアドレスが、アドレス変換対象部２２３へのアクセスであった場合は、変換処理加算部５２１を用いて、入力されるＲｏｗアドレスおよびＣｏｌアドレスの変換を行い、チェック済Ｒｏｗアドレスおよびチェック済Ｃｏｌアドレスを出力する。これにより、アドレス変換対象部２２３のアドレスが、頂部２２１のアドレスに変換される。
【００４９】
なお、アドレスチェック方法およびアドレス変換方法については、後に詳述する。
回路動作停止部５３は、エラー信号が入力されると、Ｃｏｌトランスファ３０およびＲｏｗドライバ４０に回路動作停止信号を出力し、Ｃｏｌトランスファ３０およびＲｏｗドライバ４０の回路動作（信号出力動作）を停止させる。これにより、ビット線ＢＬ、プレート線ＰＬおよびワード線ＷＬの駆動が停止する。
【００５０】
加算部５４は、入力されるＲｏｗアドレスとＣｏｌアドレスとを加算し、加算Ｒｏｗアドレスを生成し、出力する。
Ｒｏｗデコーダ５５は、入力される加算Ｒｏｗアドレスをデコードし、デコードＲｏｗアドレスを生成し、出力する。
【００５１】
Ｃｏｌデコーダ５６は、入力されるチェック済Ｃｏｌアドレスをデコードし、デコードＣｏｌアドレスを生成し、出力する。
次に、アドレス変換回路５０の動作について説明する。
【００５２】
Ｉ／Ｏ５１にコントロール信号が入力されると、入力されるＲｏｗアドレス、Ｃｏｌアドレスの値がラッチされ、アドレスチェック／変換部５２に出力される。
次に、アドレスチェック／変換部５２により、入力されるＲｏｗアドレスおよびＣｏｌアドレスのチェックが行われ、必要に応じてエラー信号が出力される。この場合、回路動作停止部５３により、Ｃｏｌトランスファ３０およびＲｏｗドライバ４０に回路動作停止信号が出力され、Ｃｏｌトランスファ３０およびＲｏｗドライバ４０の回路動作（信号出力動作）が停止する。また、アドレスチェックの結果アドレス変換が必要な場合は、アドレスチェック／変換部５２によりアドレス変換が行われ、チェック済Ｒｏｗアドレスおよびチェック済Ｃｏｌアドレスが生成され、それぞれ出力される。一方、変換が必要ない場合は変換を行わずに、入力されたＲｏｗアドレスがチェック済Ｒｏｗアドレスとして出力され、入力されたＣｏｌアドレスがチェック済Ｃｏｌアドレスとして出力される。
【００５３】
次に、加算部５４により、入力されるチェック済Ｒｏｗアドレスとチェック済Ｃｏｌアドレスとが加算され、加算Ｒｏｗアドレスが生成され、出力される。
次に、Ｒｏｗデコーダ５５により、入力される加算Ｒｏｗアドレスがデコードされ、デコードＲｏｗアドレスが生成され、Ｒｏｗドライバ４０に出力される。これによりセルアレイ２０中の特定のワード線が選択される。
【００５４】
また、Ｃｏｌデコーダ５６により、入力されるチェック済Ｃｏｌアドレスがデコードされ、デコードＣｏｌアドレスが生成され、Ｃｏｌトランスファ３０に出力される。これによりセルアレイ２０中の特定のビット線が選択される。
【００５５】
次に、アドレスチェック／変換部５２の動作について詳述する。
図７は、アドレスチェック／変換部の動作を示すフローチャートである。
まず、アドレスチェック／変換部５２は、入力されるＲｏｗアドレスおよびＣｏｌアドレスのチェックを行い、実メモリ領域２１および突出領域２２へのメモリアクセス要求か否かを判断する（ステップＳ１１）。実メモリ領域２１および突出領域２２ではない部分へのアクセスであった場合（ステップＳ１１のＮｏ）、エラー信号を出力し（ステップＳ１２）、動作を終了する。一方、実メモリ領域２１および突出領域２２へのメモリアクセス要求であった場合（ステップＳ１１のＹｅｓ）、突出領域２２へのメモリアクセス要求か否かを判断する（ステップＳ１３）。突出領域２２へのメモリアクセス要求ではない場合（ステップＳ１３のＮｏ）、実メモリ領域２１へのメモリアクセス要求であると判断し、入力されたＲｏｗアドレスに対して処理を行わずにチェック済Ｒｏｗアドレスとして出力し、入力されたＣｏｌアドレスに対して処理を行わずにチェック済Ｃｏｌアドレスとして出力する（ステップＳ１６）。一方、突出領域２２へのメモリアクセス要求の場合（ステップＳ１３のＹｅｓ）、アドレス変換が必要か否かを判断する（ステップＳ１４）。アドレス変換が必要な場合（ステップＳ１４のＹｅｓ）、変換式に基づいてアドレス変換を行ってチェック済Ｒｏｗアドレスおよびチェック済Ｃｏｌアドレスを生成し（ステップＳ１５）、それぞれを出力する（ステップＳ１６）。一方、アドレス変換が必要ない場合（ステップＳ１４のＮｏ）、変換を行わずに入力されたＲｏｗアドレスに対して処理を行わずにチェック済Ｒｏｗアドレスとして出力し、入力されたＣｏｌアドレスに対して処理を行わずにチェック済Ｃｏｌアドレスとして出力する（ステップＳ１６）。以上で、アドレスチェック／変換部５２の動作を終了する。
【００５６】
次に、アドレスチェック／変換部５２によるアドレスチェック方法について図７および図８を参照して説明する。
図８は、アドレスチェック方法を説明するためのＲｏｗアドレスを示す図である。
【００５７】
アドレスチェック方法は、アドレスチェック工程１〜３で構成され、アドレスチェック工程１がステップＳ１１に対応し、アドレスチェック工程２がステップＳ１３に対応し、アドレスチェック工程３がステップＳ１４に対応している。
【００５８】
まず、アドレス変換回路５０に入力されるＲｏｗアドレスおよびＣｏｌアドレスについて説明する。
以下では、アドレス変換回路５０に入力されるＲｏｗアドレス（以下、入力Ｒｏｗアドレスという）のビット数をＲビットとし、入力Ｒｏｗアドレス：Ｒｏｗ［０］、Ｒｏｗ［１］、・・・、Ｒｏｗ［Ｒ−１］、Ｒｏｗ［Ｒ］で表す。
【００５９】
また、アドレス変換回路５０に入力されるＣｏｌアドレス（以下、入力Ｃｏｌアドレスという）のビット数をＣビットとし、入力Ｃｏｌアドレス：Ｃｏｌ［０］、Ｃｏｌ［１］、・・・、Ｃｏｌ［Ｃ−１］で表す。なお、以下では、Ｒ＞＞Ｃである（ＲはＣよりも十分に大きい）ものとして説明を行う。
【００６０】
＜アドレスチェック工程１＞
ステップＳ１１では、入力Ｒｏｗアドレスの最上位ビットＲｏｗ［Ｒ］＝１（ｈｉｇｈ）、かつ、入力されたＲｏｗアドレスの下位から数えてＣ／２ビット目からＲ−１ビット目まで、すなわち、図８中の範囲ＧのいずれかのＲｏｗアドレスが１（ｈｉｇｈ）の場合、アドレスチェック／変換部５２が実メモリ領域２１および突出領域２２ではない部分へのアクセスであると判断する。
【００６１】
次に、アドレスチェック工程１を、図４を用いて具体的に説明する。
例えば、入力ＲｏｗアドレスおよびＣｏｌアドレスが、ＲｏｗアドレスＲ１０１０、ＣｏｌアドレスＣ０１の場合、Ｒｏｗ［０］＝０、Ｒｏｗ［１］＝１、Ｒｏｗ［２］＝０、Ｒｏｗ［３］＝１、Ｃｏｌ［０］＝１、Ｃｏｌ［１］＝０、Ｒｏｗ数＝４、Ｃｏｌ数＝２である。
【００６２】
よって、最上位ビット（Ｒビット）Ｒｏｗ［３］＝１（ｈｉｇｈ）であるが、Ｒｏｗアドレスの下位から数えてＣｏｌ数／２ビット（１ビット）目からＲ−１ビット（２ビット）目までのいずれかのＲｏｗアドレスが１（ｈｉｇｈ）の場合に相当するため、このアドレスへのアクセスは、実メモリ領域２１および突出領域２２ではない部分へのアクセスであると判断する。
【００６３】
＜アドレスチェック工程２＞
ステップＳ１３では、入力Ｒｏｗアドレスの最上位ビットＲｏｗ［Ｒ］＝１（ｈｉｇｈ）、かつ、図８中範囲ＧのいずれかのＲｏｗアドレスが１（ｈｉｇｈ）ではない場合、アドレスチェック／変換部５２が突出領域２２へのアクセスであると判断する。
【００６４】
＜アドレスチェック工程３＞
ステップＳ１４では、変換処理加算部５２１にて加算処理を行い、その結果に応じてアドレス変換を行うか否かを判断する。具体的には、加算後のワード線ＷＬのアドレスがＲｏｗアドレス以上、例えば、図４では加算後のワード線ＷＬ：１０１１以上になった場合、アドレスチェック／変換部５２が、アドレス変換を行う必要があると判断する。
【００６５】
以下、ワード線ＷＬのアドレスの計算方法について説明する。
また、変換処理加算部５２１を通った後のビット出力を、信号：ＳｕｍＡ［０］〜ＳｕｍＡ［Ｒ］で表す。また、桁上りをＣａｒｒｙ［０］〜Ｃａｒｒｙ［Ｒ］で表す。
【００６６】
アドレス変換時には、アドレスチェック／変換部５２は、以下の演算を行う。
Ｒｏｗ［０］＋Ｃｏｌ［０］＝ＳｕｍＡ［０］＋Ｃａｒｒｙ［０］
Ｒｏｗ［１］＋Ｃｏｌ［１］＋Ｃａｒｒｙ［０］＝ＳｕｍＡ［１］＋Ｃａｒｒｙ［１］
Ｒｏｗ［２］＋Ｃｏｌ［２］＋Ｃａｒｒｙ［１］＝ＳｕｍＡ［２］＋Ｃａｒｒｙ［２］
以降同様に、
Ｒｏｗ［Ｒ−１］＋Ｃｏｌ［Ｒ−１］＋Ｃａｒｒｙ［Ｒ−２］＝ＳｕｍＡ［Ｒ−１］＋Ｃａｒｒｙ［Ｒ−１］
Ｒｏｗ［Ｒ］＋Ｃｏｌ［Ｒ］＋Ｃａｒｒｙ［Ｒ−１］＝ＳｕｍＡ［Ｒ］＋Ｃａｒｒｙ［Ｒ］
ここで、ワード線ＷＬ＝ＳｕｍＡ＝Ｒｏｗ＋Ｃｏｌである。また、プレート線ＰＬは、入力Ｒｏｗアドレスに等しい。
【００６７】
次に、アドレス変換を行う必要があると判断された場合のアドレス変換方法について説明する。
＜アドレス変換方法＞
ステップＳ１５では、入力ＲｏｗアドレスＲｏｗ［０］〜Ｒｏｗ［Ｃ］、入力ＣｏｌアドレスＣｏｌ［０］〜Ｃｏｌ［Ｃ］の信号をそれぞれ反転させる。例えば、図４に示すＲｏｗアドレスＲ１０１１、ＣｏｌアドレスＣ００へのアクセスの場合、最上位ビットＲｏｗ［Ｃ］＝１であるため、Ｒｏｗアドレスに対しては、Ｒｏｗ［０］およびＲｏｗ［１］のみを反転させる。よって、アドレスチェック／変換部５２は、チェック済ＲｏｗアドレスＲ１０００、チェック済ＣｏｌアドレスＣ１１を出力する。
【００６８】
以上述べたように、強誘電体メモリ１０によれば、頂部２２１の有するアドレス数とアドレス変換対象部（欠損部）２２３の有するアドレス数が等しいため、アドレスチェック／変換部５２が（Ｒ１０００  Ｃ１１）に対するメモリアクセス要求があった場合、チェック済みアドレスを（Ｒ１０１１  Ｃ００）とし、（Ｒ１００１  Ｃ１０）に対するメモリアクセス要求があった場合、チェック済みアドレスを（Ｒ１０１０  Ｃ０１）とし、（Ｒ１００１  Ｃ１１）に対するメモリアクセス要求があった場合、チェック済みアドレスを（Ｒ１０１０  Ｃ００）とすることにより、仮想的に１０行４列のメモリセル２００を実現することができる。すなわち、従来のメモリ構造に２ビット分のメモリセルを追加することにより８ビットの新たな使用可能な領域を作成することができるため、容易にメモリ領域の拡大を図ることができる。
【００６９】
また、ワード線ＷＬが階段状に配線されているため、プレート線ＰＬとワード線ＷＬとを活性化することにより同時選択されるメモリセル２００の個数を低減することができ、消費電力の低減と動作の高速化を実現することができる。
【００７０】
以上、本発明の半導体記憶装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００７１】
（付記１）  ビット線と前記ビット線に交差するプレート線およびワード線とに接続された強誘電体メモリセルを有し、同一の前記ワード線に接続された少なくとも２つの前記強誘電体メモリセルの、前記ビット線に沿った方向における位置が異なる半導体記憶装置において、
同一の前記プレート線に接続される前記強誘電体メモリセルの個数が等しい実メモリ領域と、前記実メモリ領域に隣接し、前記実メモリ領域に比べて同一の前記プレート線に接続される前記強誘電体メモリセルの個数が欠損した欠損部を備える基部と前記欠損部の欠損した前記強誘電体メモリセルの個数と等しい個数の前記強誘電体メモリセルを備える頂部とを有する突出領域と、
前記欠損部に対するメモリアクセス要求があった場合、前記頂部に設けられた前記強誘電体メモリセルに対してメモリアクセスを行うようにアクセス先のアドレスを変換し、前記欠損部の、同一の前記プレート線に接続される前記強誘電体メモリセルの個数を仮想的に等しくするアドレス変換手段と、
を備えることを特徴とする半導体記憶装置。
【００７２】
（付記２）  前記プレート線を駆動するドライバを有し、
前記実メモリ領域の同一の前記プレート線に接続される前記強誘電体メモリセルの個数が２ｎ（ｎ：整数）のとき、
前記基部および前記頂部の前記ドライバに最も近い前記ビット線に接続される前記強誘電体メモリセルの個数はそれぞれｎであることを特徴とする付記１記載の半導体記憶装置。
【００７３】
（付記３）  前記突出領域における前記ドライバに最も近い前記ビット線に接続される前記強誘電体メモリセルの段数ｘ（ｘ：整数）を、前記実メモリ領域側から数えたとき、
前記基部における前記段数ｘの、１本の前記プレート線に接続される前記強誘電体メモリセルの個数が２ｎ−ｘであり、前記頂部における前記段数ｘの、１本の前記プレート線に接続される前記強誘電体メモリセルの個数が、２ｎ−ｘ＋１であることを特徴とする付記２記載の半導体記憶装置。
【００７４】
（付記４）  前記突出領域は、前記基部から前記頂部に向かって前記プレート線に接続される前記強誘電体メモリセルの個数が漸減する部位を有することを特徴とする付記１記載の半導体記憶装置。
【００７５】
（付記５）  前記強誘電体メモリセルへのメモリアクセス要求時に、前記実メモリ領域および前記突出領域へのメモリアクセス要求か否かを判断する判断手段を有することを特徴とする付記１記載の半導体記憶装置。
【００７６】
（付記６）  前記判断手段の判断により前記実メモリ領域および前記突出領域へのメモリアクセス要求でないと判断された場合、前記強誘電体メモリセルへのメモリアクセスを停止する回路動作停止手段をさらに備えることを特徴とする付記５記載の半導体記憶装置。
【００７７】
（付記７）  前記回路動作停止手段は、前記ビット線、前記プレート線および前記ワード線の駆動を停止させることを特徴とする付記６記載の半導体記憶装置。
（付記８）  前記強誘電体メモリセルは少なくとも１組のトランジスタおよび強誘電体キャパシタを備えていることを特徴とする付記１記載の半導体記憶装置。
【図面の簡単な説明】
【００７８】
【図１】実施の形態に適用される半導体記憶装置を示す原理図である。
【図２】図１に示す半導体記憶装置のアドレス変換を行ったときの様子を模式的に示す図である。
【図３】実施の形態の半導体記憶装置を示すブロック図である。
【図４】図３に示すセルアレイを示す模式的な図である。
【図５】メモリセルを示す回路図である。
【図６】アドレス回路を示すブロック図である。
【図７】アドレスチェック／変換部の動作を示すフローチャートである。
【図８】アドレスチェック方法を説明するためのＲｏｗアドレスを示す図である。
【図９】従来の強誘電体メモリに用いられるメモリセルを示す回路図である。
【図１０】階段状ＷＬセルアレイを備えた強誘電体メモリを示す図である。
【図１１】ワード線の選択を説明する図である。
【符号の説明】
【００７９】
１  半導体記憶装置
２  強誘電体メモリセルブロック（メモリセルブロック）
３、２１  実メモリ領域
４  欠損部
５、２２２  基部
６、２２１  頂部
７、２２  突出領域
１０  強誘電体メモリ（半導体記憶装置）
２０  セルアレイ
２００  メモリセル
２２３  アドレス変換対象部
ＢＬ、／ＢＬ  ビット線
ＦＣ１、ＦＣ２  強誘電体キャパシタ
Ｍ１、Ｍ２  ＭＯＳトランジスタ
ＰＬ  プレート線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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