(57)【要約】【課題】直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減できるようにした半導体記憶装置を提供する。【解決手段】コラム部４６j（ｊ＝１、２、…、６）のメモリセル列に対応させてビット線ＢＬｊO、ＢＬｊEを設け、図上、左側から見て奇数番目のビット線ＢＬｊOはメモリセルＭ1j等、奇数行ｊ列のメモリセルに接続し、偶数番目のビット線ＢＬｊEはメモリセルＭ2j等、偶数行ｊ列のメモリセルに接続する。読み出し時、奇数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊOを選択し、ビット線ＢＬｊEを接地し、ビット線ＢＬｋEをシールド線として機能させる。これに対して、偶数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊEを選択し、ビット線ＢＬｊOを接地し、ビット線ＢＬｋOをシールド線として機能させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルを行列状に配列し、各メモリセル列に対応させて一方及び他方のビット線を配列し、前記一方のビット線を奇数行のメモリセルに接続し、前記他方のビット線を偶数行のメモリセルに接続しているメモリセルアレイ部と、
前記奇数行のメモリセルの選択時は、前記一方のビット線を信号路として選択し、前記他方のビット線を接地し、前記偶数行のメモリセルの選択時は、前記他方のビット線を信号路として選択し、前記一方のビット線を接地するセレクタ部
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隣接ビット線間の容量結合による干渉ノイズ（カップリングノイズ）を低減する手段を備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路においては、配線の幅、間隔が微細化され、従来では問題とならなかった隣接信号線間のカップリングノイズが動作上無視できないレベルとなってきている。特に、半導体記憶装置においては、微細信号を扱うビット線は、隣接するビット線とのカップリングの影響を受けやすく、隣接ビット線間のカップリングノイズが動作不良の原因となる場合が多くなってきている。
【０００３】
従来、半導体記憶装置において、隣接ビット線間のカップリングノイズを低減する方法として、例えば、ビット線対の２本のビット線を数箇所でクロスさせてカップリングの影響を相殺する方法が提案されている。しかし、この方法は、ビット線対が存在する方式の半導体記憶装置でしか使用できない。そこでまた、隣接ビット線間に、接地電位にクランプしたシールド線を配置し、隣接ビット線間をシールドする方法が提案されている。
【０００４】
図８は隣接ビット線間にシールド線を配置した従来の強誘電体メモリの一例の一部分の回路図である。図８中、１はメモリセルアレイ部、２はセンスアンプ部であり、図８では６個のコラム部３1〜３6の構成の一部分を示している。
【０００５】
メモリセルアレイ部１において、Ｍ11〜Ｍ16、Ｍ21〜Ｍ26、Ｍ31〜Ｍ36、Ｍ41〜Ｍ46はメモリセル、ＷＬ１〜ＷＬ４はワード線、ＰＬ１〜ＰＬ４はプレート線、ＢＬ１〜ＢＬ６はビット線、ＳＨＬ１〜ＳＨＬ５は接地されたシールド線である。シールド線ＳＨＬｋ（但し、ｋ＝１、２、…、５であり、以下、同様である。）は、隣接ビット線ＢＬｋ、ＢＬ（ｋ＋１）間をシールドするものである。
【０００６】
センスアンプ部２において、ＳＡ１〜ＳＡ６はセンスアンプ、４はセンスアンプＳＡ１〜ＳＡ６にリファレンス電位Ｖrefを供給するリファレンス電位線であり、センスアンプＳＡｊ（但し、ｊ＝１、２、…、６であり、以下、同様である。）は、ビット線ＢＬｊの電位とリファレンス電位Ｖrefとの電位差を増幅することにより、コラム部３jのメモリセルからビット線ＢＬｊに読み出されたデータを検出するセンスアンプである。
【０００７】
図９はコラム部３jの一部分の具体的回路図である。図９中、メモリセルＭ1jにおいて、Ｆ1jは記憶媒体をなす強誘電体キャパシタ、Ｎ1jは強誘電体キャパシタＦ1jとビット線ＢＬｊとの接続を図るＮＭＯＳトランジスタからなるセレクト・トランジスタであり、セレクト・トランジスタＮ1jはワード線ＷＬ１を介してオン、オフが制御される。
【０００８】
また、メモリセルＭ2jにおいて、Ｆ2jは記憶媒体をなす強誘電体キャパシタ、Ｎ2jは強誘電体キャパシタＦ2jとビット線ＢＬｊとの接続を図るＮＭＯＳトランジスタからなるセレクト・トランジスタであり、セレクト・トランジスタＮ2jはワード線ＷＬ２を介してオン、オフが制御される。
【０００９】
また、センスアンプＳＡｊにおいて、５は電源電位ＶＤＤを供給する電源線、６jはセンスアンプ制御信号／ＳＡＣによりオン、オフが制御されるＰＭＯＳトランジスタ、７j、８jはラッチ増幅動作を行うＰＭＯＳトランジスタ、９は接地電位０Ｖを供給する接地線、１０jはセンスアンプ制御信号ＳＡＣによりオン、オフが制御されるＮＭＯＳトランジスタ、１１j、１２jはラッチ増幅動作を行うＮＭＯＳトランジスタである。
【００１０】
図１０はメモリセルアレイ部１の一部分の概略的平面構成図、図１１はコラム部３ｊの一部分の概略的平面構成図である。図１１中、１３j、１４jは同一層上の金属層である。金属層１３jは強誘電体キャパシタＦ1jとセレクト・トランジスタＮ1jのドレインとの接続を図るためのものであり、１５j、１６jはコンタクト部である。金属層１４jは強誘電体キャパシタＦ2jとセレクト・トランジスタＮ2jのドレインとの接続を図るためのものであり、１７j、１８jはコンタクト部である。
【００１１】
また、１９jはビット線ＢＬｊとセレクト・トランジスタＮ1jのソースとの接続を図るためのコンタクト部、２０jはビット線ＢＬｊとセレクト・トランジスタＮ2jのソースとの接続を図るためのコンタクト部である。
【００１２】
図１２は図１１のＸ１−Ｘ１線に沿った概略的断面図である。図１２中、２１はＰ形シリコン基板、２２はフィールド酸化膜、２３〜２６は絶縁層であり、強誘電体キャパシタＦ1j、Ｆ2jは絶縁層２３上に形成されている。
【００１３】
強誘電体キャパシタＦ1jにおいて、２７1jは上部電極、２８1jは強誘電体、２９1jは下部電極である。強誘電体キャパシタＦ2jにおいて、２７2jは上部電極、２８2jは強誘電体、２９2jは下部電極である。
【００１４】
また、３０1j、３１1jはＮ形拡散層、３２1jはゲート酸化膜、３３1j、３４1jは絶縁体からなるサイドウォールであり、Ｐ形シリコン基板２１とＮ形拡散層３０1j、３１1jとゲート酸化膜３２1jとサイドウォール３３1j、３４1jとワード線ＷＬ１とでセレクト・トランジスタＮ1jが構成されている。
【００１５】
また、３０2j、３１2jはＮ形拡散層、３２2jはゲート酸化膜、３３2j、３４2jは絶縁体からなるサイドウォールであり、Ｐ形シリコン基板２１とＮ形拡散層３０2j、３１2jとゲート酸化膜３２2jとサイドウォール３３2j、３４2jとワード線ＷＬ２とでセレクト・トランジスタＮ2jが構成されている。
【００１６】
コンタクト部１６jにおいて、３５jは金属層１３jとＮ形拡散層３０1j（ＮＭＯＳトランジスタＮ1jのドレイン）とを接続するコンタクト層である。コンタクト部１８jにおいて、３６jは金属層１４jとＮ形拡散層３０2j（ＮＭＯＳトランジスタＮ2jのドレイン）とを接続するコンタクト層である。
【００１７】
コンタクト部１９jにおいて、３７jは金属層、３８jはＮ形拡散層３１1j（ＮＭＯＳトランジスタＮ1jのソース）と金属層３７jを接続するコンタクト層、３９jは金属層３７jとビット線ＢＬｊとを接続するコンタクト層である。
【００１８】
コンタクト部２０jにおいて、４０jは金属層、４１jはＮ形拡散層３１2j（ＮＭＯＳトランジスタＮ2jのソース）と金属層４０jを接続するコンタクト層、４２jは金属層４０jとビット線ＢＬｊとを接続するコンタクト層である。
【００１９】
このように構成された半導体記憶装置においては、選択された行のメモリセルの強誘電体キャパシタから記憶データに応じた電位がビット線ＢＬｊに与えられ、センスアンプＳＡｊにおいては、ビット線ＢＬｊの電位とリファレンス電位Ｖrefとの電位差を増幅することにより、ビット線ＢＬｊに読み出されたデータが検出される。
【特許文献１】特開２００４−２５３１３５号公報
【特許文献２】特開２００２−３７３４９１号公報
【特許文献３】特開２０００−２０８７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図８に示す従来の半導体記憶装置においては、隣接ビット線ＢＬｋ、ＢＬ（ｋ＋１）間にシールド線ＳＨＬｋが配置されているので、隣接ビット線ＢＬｋ、ＢＬ（ｋ＋１）間のカップリングノイズを低減することができるが、直接にはメモリ機能に寄与しないシールド線ＳＨＬｋによりチップ面積が増大するという問題点がある。
【００２１】
本発明は、かかる点に鑑み、隣接ビット線間に、直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減することができるようにした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の半導体記憶装置は、メモリセルを行列状に配列し、各メモリセル列に対応させて一方及び他方のビット線を配列し、前記一方のビット線を奇数行のメモリセルに接続し、前記他方のビット線を偶数行のメモリセルに接続しているメモリセルアレイ部と、前記奇数行のメモリセルの選択時は、前記一方のビット線を信号路として選択し、前記他方のビット線を接地し、前記偶数行のメモリセルの選択時は、前記他方のビット線を信号路として選択し、前記一方のビット線を接地するセレクタ部を有するものである。
【発明の効果】
【００２３】
本発明によれば、前記奇数行のメモリセルの選択時は、前記一方のビット線が信号路として選択され、前記他方のビット線は接地されるので、前記他方のビット線は前記一方のビット線間においてシールド線として機能する。また、前記偶数行のメモリセルの選択時は、前記他方のビット線が信号路として選択され、前記一方のビット線は接地されるので、前記一方のビット線は前記他方のビット線間においてシールド線として機能する。したがって、隣接ビット線間に、直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減することができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明の一実施形態の一部分の回路図であり、本発明の一実施形態は本発明を強誘電体メモリに適用した場合の一例である。図１中、４３はメモリセルアレイ部、４４はセレクタ部、４５はセンスアンプ部であり、図１では６個のコラム部４６1〜４６6の構成の一部分を示している。
【００２５】
メモリセルアレイ部４３は、図８に示すメモリセルアレイ部１と同様のメモリセルＭ11〜Ｍ16、Ｍ21〜Ｍ26、Ｍ31〜Ｍ36、Ｍ41〜Ｍ46、ワード線ＷＬ１〜ＷＬ４、プレート線ＰＬ１〜ＰＬ４を設け、ビット線については、図８に示すメモリセルアレイ部１が備えるビット線ＢＬ１〜ＢＬ６とは構成の異なるビット線ＢＬ１O〜ＢＬ６O、ＢＬ１E〜ＢＬ６Eを設けている。
【００２６】
ビット線ＢＬｊO、ＢＬｊEは、コラム部４６jのメモリセル列に対応させて設けられており、図上、左側から見て奇数番目のビット線ＢＬｊOは、メモリセルＭ1j、Ｍ3j等、奇数行ｊ列のメモリセルに接続されている。また、偶数番目のビット線ＢＬｊEは、メモリセルＭ2j、Ｍ4j等、偶数行ｊ列のメモリセルに接続されている。
【００２７】
セレクタ部４４において、ＳＥＬ１〜ＳＥＬ６はセレクタであり、セレクタＳＥＬｊは、ビット線ＢＬｊO又はビット線ＢＬｊEの選択を行うと共に、非選択としたビット線を接地するものである。
【００２８】
センスアンプ部４５は、図８に示すセンスアンプ部２と同様に、センスアンプＳＡ１〜ＳＡ６とリファレンス電位線４を有し、センスアンプＳＡｊは、セレクタＳＥＬｊが選択したビット線ＢＬｊO又はビット線ＢＬｊEの電位とリファレンス電位Ｖrefとの電位差を増幅することにより、メモリセルから読み出されたデータの検出を行うように構成されている。
【００２９】
図２はコラム部４６jの一部分の具体的回路図である。本発明の一実施形態においては、奇数番目のビット線ＢＬｊOは、メモリセルＭ1jのセレクト・トランジスタＮ1j等、奇数行ｊ列のメモリセルのセレクト・トランジスタのソースに接続されている。また、偶数番目のビット線ＢＬｊEは、メモリセルＭ2jのセレクト・トランジスタＮ2j等、偶数行ｊ列のメモリセルのセレクト・トランジスタのソースに接続されている。
【００３０】
セレクタＳＥＬｊにおいて、４７jは選択制御信号ＳＣが与えられる選択制御信号入力端子、４８jは選択制御信号ＳＣと逆相関係にある選択制御信号／ＳＣが与えられる選択制御信号入力端子、４９j〜５２jはＮＭＯＳトランジスタ、５３j、５４jはインバータである。なお、選択制御信号ＳＣ、／ＳＣはアドレス信号から生成される。
【００３１】
ＮＭＯＳトランジスタ４９jは、ドレインをビット線ＢＬｊOに接続し、ソースをセンスアンプＳＡｊに接続している。ＮＭＯＳトランジスタ５０jは、ドレインをビット線ＢＬｊEに接続し、ソースをセンスアンプＳＡｊに接続している。ＮＭＯＳトランジスタ５１jは、ドレインをビット線ＢＬｊOに接続し、ソースを接地している。ＮＭＯＳトランジスタ５２jは、ドレインをビット線ＢＬｊEに接続し、ソースを接地している。
【００３２】
選択制御信号入力端子４７jは、ＮＭＯＳトランジスタ４９jのゲート及びインバータ５３jの入力端子に接続され、インバータ５３jの出力端子は、ＮＭＯＳトランジスタ５１jのゲートに接続されている。選択制御信号入力端子４８jは、ＮＭＯＳトランジスタ５０jのゲート及びインバータ５４jの入力端子に接続され、インバータ５４jの出力端子は、ＮＭＯＳトランジスタ５２jのゲートに接続されている。
【００３３】
このように構成されたコラム部４６jでは、選択制御信号ＳＣ＝Ｈレベル（ＶＤＤ）、／ＳＣ＝Ｌレベル（０Ｖ）とされる場合は、ＮＭＯＳトランジスタ４９j＝ＯＮ、ＮＭＯＳトランジスタ５０j＝ＯＦＦ、ＮＭＯＳトランジスタ５１j＝ＯＦＦ、ＮＭＯＳトランジスタ５２j＝ＯＮとなる。この結果、ビット線ＢＬｊOが信号線として選択され、ビット線ＢＬｊEは接地される。
【００３４】
これに対して、選択制御信号ＳＣ＝Ｌレベル、／ＳＣ＝Ｈレベルとされる場合は、ＮＭＯＳトランジスタ４９j＝ＯＦＦ、ＮＭＯＳトランジスタ５０j＝ＯＮ、ＮＭＯＳトランジスタ５１j＝ＯＮ、ＮＭＯＳトランジスタ５２j＝ＯＦＦとなる。この結果、ビット線ＢＬｊEが信号線として選択され、ビット線ＢＬｊOは接地される。
【００３５】
図３はメモリセルアレイ部４３の一部分の概略的平面構成図、図４はコラム部４６jの一部分の概略的平面構成図である。本発明の一実施形態においては、ビット線ＢＬｊO、ＢＬｊEは、コラム部４６jのメモリセル列の上方に、メモリセル列に沿って設けられている。
【００３６】
なお、図４中、５５jはビット線ＢＬｊOとセレクト・トランジスタＮ1jのソースとのコンタクト部、５６jはビット線ＢＬｊEとセレクト・トランジスタＮ2jのソースとのコンタクト部である。その他については、図８に示す従来の強誘電体メモリと同様に構成されている。
【００３７】
図５は図４のＸ２−Ｘ２線に沿った概略的断面図、図６は図４のＸ３−Ｘ３線に沿った概略的断面図、図７は図４のＸ４−Ｘ４線に沿った概略的断面図である。図５中、コンタクト部５５jにおいて、５７jは金属層、５８jはＮ形拡散層３１1j（ＮＭＯＳトランジスタＮ1jのソース）と金属層５７jを接続するコンタクト層、５９jは金属層５７jとビット線ＢＬｊとを接続するコンタクト層である。
【００３８】
図７中、コンタクト部５６jにおいて、６０jは金属層、６１jはＮ形拡散層３１2j（ＮＭＯＳトランジスタＮ2jのソース）と金属層６０jを接続するコンタクト層、６２jは金属層６０jとビット線ＢＬｊとを接続するコンタクト層である。
【００３９】
このように構成された本発明の一実施形態においては、データ読み出し時、メモリセルＭ11〜Ｍ16等、奇数行のメモリセルが選択されるときは、セレクタＳＥＬ１〜ＳＥＬ６により、ビット線ＢＬ１O〜ＢＬ６Oが信号路として選択されてセンスアンプＳＡ１〜ＳＡ６に接続され、ビット線ＢＬ１E〜ＢＬ６Eは接地される。この結果、ビット線ＢＬｋEは、ビット線ＢＬｋO、ＢＬ（ｋ＋１）O間においてシールド線として機能する。
【００４０】
これに対して、メモリセルＭ21〜Ｍ26等、偶数行のメモリセルが選択されるときは、セレクタＳＥＬ１〜ＳＥＬ６により、ビット線ＢＬ１E〜ＢＬ６Eが信号路として選択されてセンスアンプＳＡ１〜ＳＡ６に接続され、ビット線ＢＬ１O〜ＢＬ６Oは接地される。この結果、ビット線ＢＬ（ｋ＋１）Oは、ビット線ＢＬｋE、ＢＬ（ｋ＋１）E間においてシールド線として機能する。
【００４１】
したがって、本発明の一実施形態によれば、隣接ビット線間に、直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減することができる。
【００４２】
なお、本発明の一実施形態においては、本発明を強誘電体メモリに適用した場合について説明したが、本発明は、これに限らず、ビット線を有する半導体記憶装置に広く適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態の一部分の回路図である。
【図２】本発明の一実施形態が備えるコラム部の一部分の具体的回路図である。
【図３】本発明の一実施形態が備えるメモリセルアレイ部の一部分の概略的平面構成図である。
【図４】本発明の一実施形態が備えるコラム部の一部分の概略的平面構成図である。
【図５】図４のＸ２−Ｘ２線に沿った概略的断面図である。
【図６】図４のＸ３−Ｘ３線に沿った概略的断面図である。
【図７】図４のＸ４−Ｘ４線に沿った概略的断面図である。
【図８】従来の強誘電体メモリの一例の一部分の回路図である。
【図９】図８に示す従来の強誘電体メモリが備えるコラム部の一部分の具体的回路図である。
【図１０】図８に示す従来の強誘電体メモリが備えるメモリセルアレイ部の一部分の概略的平面構成図である。
【図１１】図８に示す従来の強誘電体メモリが備えるコラム部の一部分の概略的平面構成図である。
【図１２】図１１のＸ１−Ｘ１線に沿った概略的断面図である。
【符号の説明】
【００４４】
１…メモリセルアレイ部
２…センスアンプ部
３1〜３6…コラム部
４…リファレンス電位線
５…電源線
６j〜８j…ＰＭＯＳトランジスタ
９…接地線
１０j〜１２j…ＮＭＯＳトランジスタ
１３j、１４j…金属層
１５j〜２０j…コンタクト部
２１…Ｐ形シリコン基板
２２…フィールド酸化膜
２３〜２６…絶縁層
２７1j、２７2j…上部電極
２８1j、２８2j…強誘電体
２９1j、２９2j…下部電極
３０1j、３１1j、３０2j、３１2j…Ｎ形拡散層
３２1j、３２2j…ゲート酸化膜
３３1j、３４1j、３３2j、３４2j…サイドウォール
３５j、３６j…コンタクト層
３７j…金属層
３８j、３９j…コンタクト層
４０j…金属層
４１j、４２j…コンタクト層
４３…メモリセルアレイ部
４４…セレクタ部
４５…センスアンプ部
４６1〜４６6…コラム部
４７j、４８j…選択制御信号入力端子
４９j〜５２j…ＮＭＯＳトランジスタ
５３j、５４j…インバータ
５５j、５６j…コンタクト部
５７j…金属層
５８j、５９j…コンタクト層
６０j…金属層
６１j、６２j…コンタクト層
Ｍ11〜Ｍ16、Ｍ21〜Ｍ26、Ｍ31〜Ｍ36、Ｍ41〜Ｍ46…メモリセル
ＷＬ１〜ＷＬ４…ワード線
ＰＬ１〜ＰＬ４…プレート線
ＢＬ１〜ＢＬ６、ＢＬ１O〜ＢＬ６O、ＢＬ１E〜ＢＬ６E…ビット線
ＳＨＬ１〜ＳＨＬ５…シールド線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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