(57)【要約】【課題】外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レベルシフタ回路を設けて低電圧での駆動を可能としながら、レベルシフタ回路の動作の遅延による電圧のドロップを速やかに解消可能とした半導体装置を提供する。【解決手段】レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、第１の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第１の出力手段と、第２の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第２の出力手段と、第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段を備える。【選択図】図４
2007272838.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、
前記レギュレータ回路は、
前記内部電源電圧の基準となる基準電圧を降圧させるとともに前記内部電源電圧を降圧させるレベル変換手段と、
このレベル変換手段で降圧された前記基準電圧と前記内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、
前記第１の比較手段から出力された信号に応じて前記外部電源電圧を降圧させて出力する第１の出力手段と、
前記第２の比較手段から出力された信号に応じて前記外部電源電圧を降圧させて出力する第２の出力手段と、
前記第２の比較回路から出力された信号に因らずに前記第２の出力手段から所定の電圧を出力させる強制出力手段と
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２の出力手段は、ドレインに外部電源電圧の電源線を接続し、ゲートに前記第２の比較手段から出力された信号が入力される電界効果トランジスタであって、
前記強制出力手段は、前記電界効果トランジスタをオン状態とすることにより、前記電界効果トランジスタを介して前記外部電源電圧を出力させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電界効果トランジスタはＰチャネル電界効果トランジスタであって、
前記強制出力手段は接地電圧にプリチャージされた容量素子を備え、この容量素子を前記Ｐチャネル電界効果トランジスタのゲートに接続させてオン状態とすることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記レベル変換手段における前記内部電源電圧の入力側と、前記第１の比較手段における前記内部電源電圧の入力側とを接続する容量素子を設けたことを特徴とする請求項１〜３のいずれか1項に記載の半導体装置。
【請求項５】
外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、
前記レギュレータ回路は、
前記内部電源電圧の基準となる基準電圧を降圧するとともに前記内部電源電圧を降圧するレベル変換手段と、
このレベル変換手段で降圧された前記基準電圧と前記内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する比較手段と、
前記比較手段から出力された信号に応じて前記外部電源電圧を降圧させて出力する出力手段と、
前記レベル変換手段における前記内部電源電圧の入力側と、前記比較手段における前記内部電源電圧の入力側とを接続する容量素子と
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであって、特に、レギュレータ回路で構成した内部電源電圧発生回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来、パーソナルコンピュータや携帯電話などの電子機器では、マイクロプロセッサ、メモリ素子、あるいは動画処理素子などの所定の処理を実行する電子素子をシステムボードなどの実装基板に装着し、この実装基板に設けた配線を介して各種電子素子を電気的に接続している。
【０００３】
このような電子機器では、常に小型化・軽量化・低消費電力化などの強い要求があり、この要求に対応するために電子機器に内蔵される各電子素子や実装基板をさらに小型化・軽量化・低消費電力化するための技術開発が行われている。
【０００４】
特に、半導体基板上に所要の回路を形成して構成した半導体素子などの電子素子では、回路を構成している配線やトランジスタなどの素子を微細化することによって小型化するとともに、小型化にともなう動作電圧の低減化によって低消費電力化されている。しかも、電子素子では、半導体基板上に形成する素子の微細化にともなって高集積化が可能となり、従来であれば別々の半導体基板に形成していた回路を同一の半導体基板上に形成するＳｏＣ（システムオンチップ）構造を採用することによって電子素子を多機能化し、実装基板に配設する電子素子の数を削減することによる小型化も行われている。
【０００５】
このように高集積化された半導体素子では、半導体基板上に形成された素子の微細化にともなって半導体素子の電源電圧を低減させることができるが、半導体基板上に形成されるトランジスタのしきい値電圧は不変であるので、電源電圧に占めるトランジスタのしきい値電圧の比率が上昇することとなり、高精度に調整された電源電圧が必要となっていた。
【０００６】
すなわち、例えば、半導体基板上に形成する回路の平均的なサイズを65nmとするいわゆる65nmプロセスで形成した半導体素子では、電源電圧として1.0Vが用いられることがあり、これに対してＰチャンネル電界効果トランジスタであるPMOSトランジスタとＮチャンネル電界効果トランジスタであるNMOSトランジスタのしきい値電圧の和が、ワースト条件では0.8V以上となる場合があって、電源電圧が不安定となると半導体素子が正常に動作できなくなるおそれがあった。
【０００７】
そこで、できるだけ高精度に調整された電源電圧を必要とする半導体素子に対しては、所定の電源電圧を生成して出力する電子素子によって電源電圧を供給する方法が用いられる場合がある。
【０００８】
しかしながら、半導体素子とは別に電源電圧を供給するための電源電圧供給用電子素子を設けた場合には、半導体素子と電源電圧供給用電子素子との間を実装基板で電気的に接続する必要があるため、配線が長くなりやすく、この配線の抵抗による電圧低下や、配線のインダクタンス成分によるノイズの発生などの影響を受けるおそれがあり、所望の精度の電源電圧が得られないおそれがあった。
【０００９】
他の方法として、半導体素子に、半導体素子で必要とされる電源電圧よりも通常２〜３倍程度以上大きい実装基板の電源電圧を入力し、この電源電圧をそのまま適宜降圧して使用する方法もある。
【００１０】
しかしながら、実装基板の電源電圧を降圧して使用した場合には、電力効率が５０％よりも小さくなるために低消費電力化が困難であり、現実的ではなかった。
【００１１】
このような状況にあって、昨今、半導体素子のＳｏＣ構造が広く利用されてくることにより、電源回路自体を半導体素子における半導体基板上に形成することが行われており、このように半導体基板上に形成される電源回路としてレギュレータ回路が知られている（例えば、特許文献１参照。）。
【００１２】
レギュレータ回路は、図８に示すように、所定の電圧とした基準電圧Vrefと内部電源電圧Vinとを比較する比較手段としての比較回路aと、この比較回路aでの比較結果に基づいて外部電源電圧VDDを降圧して出力する出力手段であるドライブトランジスタbとで構成している。
【００１３】
比較回路aは、差動増幅部としてのNMOSトランジスタQ100と、NMOSトランジスタQ200を備え、NMOSトランジスタQ100のソース、及びNMOSトランジスタQ200のソースをそれぞれ電流制御用の共通のNMOSトランジスタQ300を介して接地電圧が印加される接地電源線に接続している。NMOSトランジスタQ300のゲートには、レギュレータ回路の活性の状態と非活性状態とを切替え制御するタイミング信号φ300を入力している。
【００１４】
そして、NMOSトランジスタQ100のゲートには所定の基準電圧Vrefを入力し、NMOSトランジスタQ200のゲートには内部電源電圧Vinを入力して、基準電圧Vrefと内部電源電圧Vinとを比較している。
【００１５】
さらに、比較回路aでは、NMOSトランジスタQ100のドレインをPMOSトランジスタQ400を介して外部電源電圧VDDが印加される電源線に接続するとともに、NMOSトランジスタQ200のドレインをPMOSトランジスタQ500を介して外部電源電圧VDDが印加される電源線に接続し、さらに、PMOSトランジスタQ400のゲートとPMOSトランジスタQ500のゲートとを互いに接続するとともに、NMOSトランジスタQ200のドレインに接続している。
【００１６】
そして、PMOSトランジスタで構成したドライバトランジスタｂのドレインには外部電源電圧VDDが印加される電源線を接続し、ゲートにはNMOSトランジスタQ100のドレインを接続して、比較回路aでの準電圧Vrefと内部電源電圧Vinとの比較に基づいて生じたNMOSトランジスタQ100のドレイン電圧をドライバトランジスタbのゲートに印加することにより、ドライバトランジスタｂによって外部電源電圧VDDを所定の電圧だけ電圧降下させて出力し、基準電圧Ｖrefと同じ電圧の内部電源電圧Vinを供給可能としている。
【００１７】
このように構成したレギュレータ回路は、外部電源電圧VDDが印加される電源線と、接地電圧が印加される接地電源線との間に、１段のPMOSトランジスタと、２段のNMOSトランジスタとによって３段のトランジスタが配設されているため、それぞれのトランジスタのしきい値電圧を0.5Vとすると、外部電源電圧VDDは1.5V以上でないとレギュレータ回路が正常に動作できないこととなっていた。
【００１８】
昨今では、前述したように低消費電力化が求められていることによって、外部電源電圧VDDもできるだけ低くすることが望まれており、例えば前述した65nmプロセスで形成した半導体素子のように外部電源電圧として1.0Vが用いられた場合には、図８に示したレギュレータ回路は、そのままでは利用できないこととなっていた。
【００１９】
そこで、図９に示すように、レギュレータ回路には、基準電圧Vref及び内部電源電圧Vinをそれぞれ降圧させるレベル変換手段であるレベルシフタ回路ｃを設け、このレベルシフタ回路ｃでそれぞれ降圧した基準電圧Vrefと内部電源電圧Vinを比較することにより、より低電圧の外部電源電圧VDDでも駆動するようにしたレギュレータ回路が提案されている。図９のレギュレータ回路中、図８のレギュレータ回路と同一構成物については同一符号を用い、重複する説明は省略する。
【００２０】
レベルシフタ回路ｃは、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ800を介して接地電源線に接続したNMOSトランジスタQ600と、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ900を介して接地電源線に接続したNMOSトランジスタQ700とを備え、PMOSトランジスタQ800のゲートとPMOSトランジスタQ900のゲートとを互いに接続するとともに、PMOSトランジスタQ900のドレイン接続している。
【００２１】
そして、レベルシフタ回路ｃでは、NMOSトランジスタQ600のゲートに基準電圧Vrefを入力し、NMOSトランジスタQ700のゲートに内部電源電圧Vinを入力し、NMOSトランジスタQ600のソースを比較回路aのNMOSトランジスタQ100のゲートに接続し、NMOSトランジスタQ700のソースを比較回路aのNMOSトランジスタQ200のゲートに接続している。
【００２２】
したがって、比較回路aのNMOSトランジスタQ100のゲートには、基準電圧VrefからNMOSトランジスタQ600のしきい値電圧Vth分だけ降圧した電圧が入力され、比較回路aのNMOSトランジスタQ200のゲートには、内部電源電圧VinからNMOSトランジスタQ700のしきい値電圧Vth分だけ降圧した電圧が入力され、比較回路aに供給される外部電源電圧VDDをレベルシフタ回路ｃを設けないレギュレータ回路よりも低減させることができ、低外部電源電圧で確実に動作させることができる。
【特許文献１】特開２００１−２１６７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記したレベルシフタ回路を備えたレギュレータ回路では、このレギュレータ回路を備えた半導体装置を動作させた際に、レベルシフタ回路の動作の分だけレギュレータ回路の動作に遅延が生じやすく、図１０（ａ）に示すように、レギュレータ回路を備えた半導体装置の動作開始直後(t1)には、レギュレータ回路から出力される内部電源電圧に大きなドロップが生じ、しかもこの電圧のドロップ状態が速やかに解消されず、レギュレータ回路を活性の状態とするタイミング信号が入力された後（t2）でも直ちには所定電圧の内部電源電圧が出力できない場合があった。
【００２４】
なお、図１０（ａ）中、破線は、図８に示したレベルシフタ回路を設けていないレギュレータ回路を低電圧状態で動作させた場合におけるレギュレータ回路の出力電圧を示しており、レベルシフタ回路を設けない場合では、適正な出力電圧が得られていない。図１０（ａ）中、t3は半導体装置が動作終了となった時間である。
【００２５】
また、図１０（ｂ）は、半導体装置の消費電流（一点鎖線）に対するレギュレータ回路による供給電流を示したグラフであり、レギュレータ回路による電流供給を、レギュレータ回路を活性の状態とした後(t2)からしか行うことができなかった。なお、図１０（ｂ）中、破線は、図８に示したレベルシフタ回路を設けていないレギュレータ回路を低電圧状態で動作させた場合におけるレギュレータ回路による供給電流を示しており、レベルシフタ回路を設けない場合では、適正な電流供給が行えていない。
【課題を解決するための手段】
【００２６】
本発明の半導体装置では、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、第１の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第１の出力手段と、第２の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第２の出力手段と、第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段とを備えていることに特徴を有するものである。
【００２７】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）第２の出力手段は、ドレインに外部電源電圧の電源線を接続し、ゲートに第２の比較手段から出力された信号が入力される電界効果トランジスタであって、強制出力手段は、電界効果トランジスタをオン状態とすることにより、電界効果トランジスタを介して外部電源電圧を出力させること。
（２）電界効果トランジスタはＰチャネル電界効果トランジスタであって、強制出力手段は接地電圧にプリチャージされた容量素子を備え、この容量素子をＰチャネル電界効果トランジスタのゲートに接続させてオン状態とすること。
（３）レベル変換手段における内部電源電圧の入力側と、第１の比較手段における内部電源電圧の入力側とを接続する容量素子を設けたこと。
【００２８】
また、本発明の半導体装置では、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧するとともに内部電源電圧を降圧するレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する比較手段と、比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する出力手段と、レベル変換手段における内部電源電圧の入力側と、比較手段における内部電源電圧の入力側とを接続する容量素子とを備えていることに特徴を有するものである。
【発明の効果】
【００２９】
請求項１記載の発明によれば、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、第１の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第１の出力手段と、第２の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第２の出力手段と、第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段とを備えていることによって、レギュレータ回路の動作開始直後に大きくかつ長時間の電圧のドロップが生じることを抑制して、低電圧の動作条件下でも速やかに所定の内部電源電圧を安定的に供給可能なレギュレータ回路を備えた半導体装置を提供できる。
【００３０】
請求項２記載の発明によれば、請求項１記載の半導体装置において、第２の出力手段は、ドレインに外部電源電圧の電源線を接続し、ゲートに第２の比較手段から出力された信号が入力される電界効果トランジスタであって、強制出力手段は、電界効果トランジスタをオン状態とすることにより、電界効果トランジスタを介して外部電源電圧を出力させることによって、レギュレータ回路の動作開始直後にレギュレータ回路に生じる出力電圧のドロップを極めて簡単な構成で解消できる。
【００３１】
請求項３記載の発明によれば、請求項２記載の半導体装置において、電界効果トランジスタはＰチャネル電界効果トランジスタであって、強制出力手段は接地電圧にプリチャージされた容量素子を備え、この容量素子をＰチャネル電界効果トランジスタのゲートに接続させてオン状態とすることによって、レギュレータ回路の動作開始直後にレギュレータ回路に生じる出力電圧のドロップを極めて簡単な構成で解消できるとともに、出力電圧のドロップの解消後には、Ｐチャネル電界効果トランジスタのゲートに接地電圧より高い電圧が入力されて外部電源電圧での出力を速やかに抑制できる。
【００３２】
請求項４記載の発明によれば、請求項１〜３のいずれか1項に記載の半導体装置において、レベル変換手段における内部電源電圧の入力側と、第１の比較手段における内部電源電圧の入力側とを接続する容量素子を設けたことによって、レベル変換手段による応答遅れの影響を低減でき、レギュレータ回路の動作速度を向上させることができる。
【００３３】
請求項５記載の発明によれば、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧するとともに内部電源電圧を降圧するレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する比較手段と、比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する出力手段と、レベル変換手段における内部電源電圧の入力側と、比較手段における内部電源電圧の入力側とを接続する容量素子とを備えていることによって、レベル変換手段による応答遅れの影響を低減でき、レギュレータ回路の動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
本発明の半導体装置は、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置であって、このレギュレータ回路は、基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する比較手段と、この比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する出力手段を備えたいわゆるシーズレギュレータで構成しているものである。
【００３５】
特に、本発明の半導体装置に設けたレギュレータ回路には、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段を設け、低電圧の内部電源電圧を安定的に出力可能としているものである。
【００３６】
さらに、レギュレータ回路には、第１の比較手段と、この第１の比較手段に基づいて内部電源電圧を出力する第１の出力手段を設けるとともに、レベル変換手段に対して第１の比較手段及び第１の出力手段と並列させて第２の比較手段及び第２の出力手段とを設けて、第１の出力手段と第２の出力手段から内部電源電圧を出力可能とし、しかも、第２の出力手段には第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段とを設けているものである。
【００３７】
したがって、レギュレータ回路では、所定の内部電源電圧を出力できない場合に、強制出力手段によって第２の出力手段から所定の内部電源電圧を出力させることによって、速やかに所定の内部電源電圧を出力可能なレギュレータ回路とすることができ、このレギュレータ回路を備えた半導体装置の動作性能の向上を図ることができる。
【００３８】
また、レギュレータ回路には、強制出力手段を設けるのではなく、レベル変換手段における内部電源電圧の入力側と、比較手段における内部電源電圧の入力側とを接続する容量素子を設けた場合には、レベル変換手段による応答遅れの影響を低減でき、レギュレータ回路の動作速度を向上させることができる。
【００３９】
以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態の半導体装置10の概略模式図である。
【００４０】
半導体装置10には、所定位置に所定の処理を実行するロジック回路で構成した第１ロジック回路部11a、第２ロジック回路部11b、所要のデータを記憶するメモリ回路で構成した第１記憶部12a、第２記憶部12b、第３記憶部12c、第４記憶部12d、第５記憶部12e、所要の処理を実行するアナログ回路で構成したアナログ回路部13を配置し、これらの回路部が形成された半導体基板の外周縁に沿って外部接続端子14が配置されている。本実施形態では、説明の便宜上、２つのロジック回路部、５つの記憶部、１つのアナログ回路部を設けているが、それぞれの配設数は適宜としてよい。
【００４１】
第１ロジック回路部11a及び第２ロジック回路部11bには、ＣＰＵ（Central Processing Unit）、画像処理、ネットワーク処理などの用途に応じた様々なＩＰ（Intellectual Property）が搭載されている。また、アナログ回路部13には、アナログ・デジタル変換器、デジタル・アナログ変換器、インターフェース回路、ＰＬＬ／ＤＬＬ（Phase／Delay Locked Loop）などが形成されている。第１〜５記憶部12a〜eは、第１ロジック回路部11a及び第２ロジック回路部11bに隣接させて設け、第１ロジック回路部11a及び第２ロジック回路部11bで使用するデータを第１ロジック回路部11a及び第２ロジック回路部11bに受け渡したり、あるいは第１ロジック回路部11a及び第２ロジック回路部11bから受け取ったりしている。
【００４２】
各回路部には、所定の内部電源電圧を生成して出力する内部電圧発生回路15を隣接させて設けている。この内部電圧発生回路15は外部電源電圧入力線16を介して外部電源電圧が入力される外部接続端子14と接続し、内部電圧発生回路15に外部電源電圧を供給している。
【００４３】
内部電圧発生回路15は、図２に概略模式図で示すように、入力された外部電源電圧VDDから所定の定電流を生成する定電流発生回路21と、この定電流発生回路21で生成した電流を用いて所定の基準電圧Vrefを生成する基準電圧発生回路22と、この基準電圧発生回路22で生成された基準電圧と同一電圧の内部電源電圧Vinを生成するレギュレータ回路23とで構成している。
【００４４】
基準電圧発生回路22では、複数種類の基準電圧Vrefを生成可能としており、各基準電圧Vrefに対してそれぞれレギュレータ回路23を設けて各内部電源電圧Vinを出力可能としている。
【００４５】
定電流発生回路21は、図３に示すように、互いにゲートを接続するとともに、ドレインをそれぞれ外部電源電圧VDDが印加される電圧線に接続したＰチャンネル電界効果トランジスタQ1とＰチャンネル電界効果トランジスタQ2を備え、さらに、Ｐチャンネル電界効果トランジスタQ1及びPMOSトランジスタQ2のソースにそれぞれドレインを接続するとともにソースを接地電圧が印加される接地電源線に接続したＮチャンネル電界効果トランジスタQ3とＮチャンネル電界効果トランジスタQ4とを備えている。以下において、Ｐチャンネル電界効果トランジスタはPMOSトランジスタ、Ｎチャンネル電界効果トランジスタはNMOSトランジスタと表記することとする。
【００４６】
PMOSトランジスタQ2と外部電源電圧VDDが印加される電圧線との間には、電流発生用の所定の抵抗値とした抵抗体R1を設けて、PMOSトランジスタQ1とNMOSトランジスタQ3との間、及びPMOSトランジスタQ2とNMOSトランジスタQ4との間に、それぞれ所定の定電流ｉを通電させている。
【００４７】
基準電圧発生回路22は、PMOSトランジスタQ1及びPMOSトランジスタQ2と同一サイズのPMOSトランジスタで構成したPMOSトランジスタQ5と、このPMOSトランジスタQ5のソースに接続した多連のPMOSトランジスタで構成したロングチャネルトランジスタQ6と、PMOSトランジスタQ5のソースに出力された電流を増幅する電流増幅バッファ回路22aと、この電流増幅バッファ回路22aから出力された電流から所定の電圧を発生させる出力電圧調整用抵抗R2を備えている。
【００４８】
PMOSトランジスタQ5のゲートは、PMOSトランジスタQ1のソースが接続されるとともに、PMOSトランジスタQ1のゲートが接続されてカレントミラーを構成しており、PMOSトランジスタQ5に定電流発生回路21で生成された定電流ｉを発生せている。
【００４９】
PMOSトランジスタQ5は、ドレインを外部電源電圧VDDが印加される電圧線に接続し、ソースをロングチャネルトランジスタQ6を介して接地電圧が印加される接地電源線に接続しており、ロングチャネルトランジスタQ6のチャネル抵抗をｒとし、ロングチャネルトランジスタQ6のしきい値電圧をVthとすると、PMOSトランジスタQ5で発生させた定電流ｉによって生成される主基準電圧Vref0は、「ｉｒ＋Vth」となる。
【００５０】
電流増幅バッファ回路22aでは、出力抵抗の高い主基準電圧Vref0を低出力抵抗として出力し、電流増幅バッファ回路22aから出力された主基準電圧Vref0を出力電圧調整用抵抗R2によって抵抗分割を行って所定の電圧値の基準電圧Vrefとして出力し、各レギュレータ回路23に所定の基準電圧Vrefを入力している。図３中、Vrefa及びVrefbは、それぞれ電圧値の異なる基準電圧である。
【００５１】
レギュレータ回路23は、図４に示すように、所定の電圧とした基準電圧Vrefを降圧させるとともに内部電源電圧Vinを降圧させるレベル変換手段であるレベルシフタ回路Ｃと、このレベルシフタ回路Ｃで降圧された降圧基準電圧Vref'と降圧内部電源電圧Vin'との電圧値の差に応じた信号を出力する第１比較回路A1及び第２比較回路A2と、比較手段である第１比較回路A1から出力された信号に応じて外部電源電圧VDDを降圧させて出力する出力手段である第１ドライブトランジスタB1と、比較手段である第２比較回路A2から出力された信号に応じて外部電源電圧VDDを降圧させて出力する出力手段である第２ドライブトランジスタB2を備えている。
【００５２】
さらに、レギュレータ回路23には、第２比較回路A2から出力された信号に因らずに第２ドライブトランジスタB2から所定の電圧を出力させる強制出力手段であるプリチャージ回路Ｄを設けている。
【００５３】
レベルシフタ回路Ｃは、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ7を介して接地電源線に接続したNMOSトランジスタQ8と、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ9を介して接地電源線に接続したNMOSトランジスタQ10とを備え、PMOSトランジスタQ7のゲートとPMOSトランジスタQ9のゲートとを互いに接続するとともに、PMOSトランジスタQ9のドレイン接続している。
【００５４】
そして、レベルシフタ回路Ｃでは、NMOSトランジスタQ8のゲートに基準電圧Vrefを入力し、NMOSトランジスタQ10のゲートに内部電源電圧Vinを入力し、NMOSトランジスタQ7のソースを第１比較回路A1のNMOSトランジスタQ11のゲートに接続し、NMOSトランジスタQ10のソースを第１比較回路A1のNMOSトランジスタQ12のゲートに接続するとともに、NMOSトランジスタQ7のソースを第２比較回路A2のNMOSトランジスタQ13のゲートに接続し、NMOSトランジスタQ10のソースを第２比較回路A2のNMOSトランジスタQ14のゲートに接続している。
【００５５】
したがって、第１比較回路A1のNMOSトランジスタQ11のゲート、及び第２比較回路A2のNMOSトランジスタQ13のゲートには、基準電圧VrefからNMOSトランジスタQ8のしきい値電圧Vth分だけ降圧した降圧基準電圧Vref'＝Vref−Vthが入力され、第１比較回路A1のNMOSトランジスタQ12のゲート、及び第２比較回路A2のNMOSトランジスタQ14のゲートには、内部電源電圧VinからNMOSトランジスタQ10のしきい値電圧Vth分だけ降圧した降圧内部電源電圧Vin'＝Vin−Vthが入力される。
【００５６】
第１比較回路A1は、差動増幅部としてのNMOSトランジスタQ11と、NMOSトランジスタQ12を備え、NMOSトランジスタQ11のソース、及びNMOSトランジスタQ12のソースをそれぞれ電流制御用の共通のNMOSトランジスタQ15を介して接地電圧が印加される接地電源線に接続している。NMOSトランジスタQ15のゲートには、レギュレータ回路23の活性の状態と非活性状態とを切替え制御するタイミング信号φ15を入力している。
【００５７】
そして、NMOSトランジスタQ11のゲートには降圧基準電圧Vref'を入力し、NMOSトランジスタQ12のゲートには降圧内部電源電圧Vin'を入力して、降圧基準電圧Vref'と降圧内部電源電圧Vin'とを比較している。
【００５８】
さらに、第１比較回路A1では、NMOSトランジスタQ11のドレインをPMOSトランジスタQ16を介して外部電源電圧VDDが印加される電源線に接続するとともに、NMOSトランジスタQ12のドレインをPMOSトランジスタQ17を介して外部電源電圧VDDが印加される電源線に接続し、さらに、PMOSトランジスタQ16のゲートとPMOSトランジスタQ17のゲートとを互いに接続するとともに、NMOSトランジスタQ12のドレインに接続している。
【００５９】
そして、PMOSトランジスタで構成した第１ドライバトランジスタB1のドレインには外部電源電圧VDDが印加される電源線を接続し、ゲートにはNMOSトランジスタQ11のドレインを接続して、第１比較回路A1での降圧基準電圧Vref'と降圧内部電源電圧Vin'との比較に基づいて生じたNMOSトランジスタQ11のドレイン電圧を第１ドライバトランジスタB1のゲートに印加することにより、第１ドライバトランジスタB1によって外部電源電圧VDDを所定の電圧だけ電圧降下させて出力し、基準電圧Ｖrefと同じ電圧の内部電源電圧Vinを供給可能としている。
【００６０】
第２比較回路A2も第１比較回路A1と同様に、差動増幅部としてのNMOSトランジスタQ13と、NMOSトランジスタQ14を備え、NMOSトランジスタQ13のソース、及びNMOSトランジスタQ14のソースをそれぞれ電流制御用の共通のNMOSトランジスタQ18を介して接地電圧が印加される接地電源線に接続している。NMOSトランジスタQ18のゲートには、レギュレータ回路23の活性の状態と非活性状態とを切替え制御するタイミング信号φ15を入力している。
【００６１】
そして、NMOSトランジスタQ13のゲートには降圧基準電圧Vref'を入力し、NMOSトランジスタQ14のゲートには降圧内部電源電圧Vin'を入力して、降圧基準電圧Vref'と降圧内部電源電圧Vin'とを比較している。
【００６２】
さらに、第２比較回路A2では、NMOSトランジスタQ13のドレインをPMOSトランジスタQ19を介して外部電源電圧VDDが印加される電源線に接続するとともに、NMOSトランジスタQ14のドレインをPMOSトランジスタQ20を介して外部電源電圧VDDが印加される電源線に接続し、さらに、PMOSトランジスタQ19のゲートとPMOSトランジスタQ20のゲートとを互いに接続するとともに、NMOSトランジスタQ14のドレインに接続している。
【００６３】
そして、PMOSトランジスタで構成した第２ドライバトランジスタB2のドレインには外部電源電圧VDDが印加される電源線を接続し、ゲートにはNMOSトランジスタQ13のドレインを接続して、第２比較回路A2での降圧基準電圧Vref'と降圧内部電源電圧Vin'との比較に基づいて生じたNMOSトランジスタQ13のドレイン電圧を第２ドライバトランジスタB2のゲートに印加することにより、第２ドライバトランジスタB2によって外部電源電圧VDDを所定の電圧だけ電圧降下させて出力し、基準電圧Ｖrefと同じ電圧の内部電源電圧Vinを供給可能としている。
【００６４】
プリチャージ回路Ｄは、第２ドライバトランジスタB2のゲートにドレインを接続したNMOSトランジスタQ21と、このNMOSトランジスタQ21のソースに一端を接続するとともに他端を接地電源線に接続した容量素子ｆと、NMOSトランジスタQ21のソースにドレインを接続するとともにソースを接地電源線に接続して容量素子ｆと並列に配置したNMOSトランジスタQ22と、このNMOSトランジスタQ22のゲートにブロックイネーブル信号φBEを反転させて入力する反転素子gを備えている。
【００６５】
ブロックイネーブル信号φBEは、本実施形態では半導体装置10内の各回路部が活性化された場合にLowレベルとなり、半導体装置10内の各回路部が活性化されていない場合にHighレベルとなる信号としており、NMOSトランジスタQ21のゲートにブロックイネーブル信号φBEを入力するとともに、NMOSトランジスタQ22のゲートに反転素子gによるブロックイネーブル信号φBEの反転信号を入力することによりプリチャージ回路Ｄを制御している。
【００６６】
すなわち、半導体装置10が動作を開始した直後では、半導体装置10内の各回路部が活性化されていないためにブロックイネーブル信号φBEはHighレベルとなり、NMOSトランジスタQ21はオン状態となるとともに、NMOSトランジスタQ22はオフ状態となって容量素子ｆの電圧を第２ドライバトランジスタB2のゲートに印加している。
【００６７】
ここで、容量素子ｆはあらかじめ接地電圧にプリチャージしており、接地電圧が第２ドライバトランジスタB2のゲートに印加されることによって第２ドライバトランジスタB2をオン状態として外部電源電圧VDDを出力させている。
【００６８】
したがって、図５（ａ）に示すように、レギュレータ回路23を備えた半導体装置10の動作開始直後(t1)には、強制出力手段であるプリチャージ回路Ｄによって第２ドライバトランジスタB2から内部電源電圧Vinが出力されるので、内部電源電圧に大きなドロップが生じることを抑制できる。
【００６９】
また、プリチャージ回路Ｄによって第２ドライバトランジスタB2から内部電源電圧Vinが出力されることによって、図５（ｂ）に示すように、レギュレータ回路23からは、半導体装置10の動作開始直後(t1)から速やかに電流供給が開始されるので、高速給電を可能とすることができる。
【００７０】
しかも、プリチャージ回路Ｄでは、第２ドライバトランジスタB2のゲートに容量素子ｆによって印加された接地電圧を用いて第２ドライバトランジスタB2をオン状態としており、いわゆるワンショット的に第２ドライバトランジスタB2をオン状態とすることができ、その後は、第２比較回路A2の動作にともなって第２ドライバトランジスタB2が制御されることにより、必要な電流の給電を完了するまでの間にレギュレータ回路23が正常動作を開始することにより、電流の供給過剰が生じることを防止できる。
【００７１】
レギュレータ回路23が正常動作を開始する際には、ブロックイネーブル信号φBEはLowレベルとなることによって、NMOSトランジスタQ21はオフ状態となるとともに、NMOSトランジスタQ22はオン状態となって、容量素子ｆに接地電圧をプリチャージしている。
【００７２】
このように、レギュレータ回路23では、プリチャージ回路Ｄで動作制御される第２ドライバトランジスタB2及び第２比較回路A2を、第１ドライバトランジスタB1及び第１比較回路A1に並列させて設けたことによって、レギュレータ回路23の動作開始直後に大きくかつ長時間の電圧のドロップが生じることを抑制できる。
【００７３】
しかも、プリチャージ回路Ｄでは接地電圧をプリチャージした容量素子ｆを設け、レギュレータ回路23が動作を開始した直後に容量素子ｆの接地電圧を第２ドライバトランジスタB2に印加して強制的に第２ドライバトランジスタB2から内部電源電圧Vinを出力させることにより、極めて簡単な構成でレギュレータ回路23に生じる出力電圧のドロップを抑制できる。
【００７４】
また、レギュレータ回路23のプリチャージ回路Ｄでは、図６に示すように、NMOSトランジスタQ21と第２ドライバトランジスタB2との間に、容量遮断用のNMOSトランジスタQ23を介設してもよい。特に、NMOSトランジスタQ23では、ドレインとベースとを接続している。
【００７５】
プリチャージ回路Ｄでは、レギュレータ回路23の正常動作時には、プリチャージ回路Ｄ内の容量素子ｆが第２ドライバトランジスタB2の応答性を低下させる原因となるおそれがあるが、NMOSトランジスタQ23をNMOSトランジスタQ21と第２ドライバトランジスタB2との間に介設し、しかも、NMOSトランジスタQ23ではドレインとベースとを接続してしきい値接続としておくことにより、容量素子ｆの放電による第２ドライバトランジスタB2の動作後、NMOSトランジスタQ23を自動的にオフ状態とすることができ、容量素子ｆを第２ドライバトランジスタB2から切り離すことができる。
【００７６】
さらに、レギュレータ回路23では、図６に示すように、レベルシフタ回路Ｃにおける内部電源電圧Vinの入力側と、第１比較回路A1及び第２比較回路A2における降圧内部電源電圧Vin'の入力側とを接続するいわゆるキック容量と呼ばれる第１容量素子f1を設けることもできる。
【００７７】
このように第１容量素子f1を設けた場合には、内部電源電圧Vinの変動を直接的に第１比較回路A1及び第２比較回路A2に伝達することができるので、内部電源電圧Vinが変動した際のレベルシフタ回路Ｃにおける各トランジスタの電圧→電流変化を待って第１比較回路A1及び第２比較回路A2を動作させることにより生じる応答遅れを抑制でき、レギュレータ回路23の動作速度を向上させることができる。
【００７８】
ただし、レベルシフタ回路Ｃにおける内部電源電圧Vinの入力側と、第１比較回路A1及び第２比較回路A2における降圧内部電源電圧Vin'の入力側とに第１容量素子f1を設けた場合には、ノイズに対する不安定性を増大させるおそれがあるので、対極であるレベルシフタ回路Ｃにおける基準電圧Vrefの入力側と、第１比較回路A1及び第２比較回路A2における降圧基準電圧Vref'の入力側との間にダミー容量として第１容量素子f1と同一容量の第２容量素子f2を設けている。
【００７９】
したがって、通常動作時も、半導体装置10内が活性化された直後も、さらにはその後も、レギュレータ回路23の高速動作を持続することができる。
【００８０】
また、図4及び図６におけるプリチャージ回路Ｄを設けるのではなく、図７に示すように、レギュレータ回路では、所定の電圧とした基準電圧Vrefを降圧させるとともに内部電源電圧Vinを降圧させるレベル変換手段であるレベルシフタ回路Ｃと、このレベルシフタ回路Ｃで降圧された降圧基準電圧Vref'と降圧内部電源電圧Vin'との電圧値の差に応じた信号を出力する第１比較回路A1と、比較手段である第１比較回路A1から出力された信号に応じて外部電源電圧VDDを降圧させて出力する出力手段である第１ドライブトランジスタB1とを設け、レベルシフタ回路Ｃにおける内部電源電圧Vinの入力側と、第１比較回路A1における降圧内部電源電圧Vin'の入力側とを接続するいわゆるキック容量と呼ばれる第１容量素子f1を設けてもよい。ここで、レベルシフタ回路Ｃ、第１比較回路A1、第１ドライブトランジスタB1は、前述した図４及び図６のレギュレータ回路23におけるレベルシフタ回路Ｃ、第１比較回路A1、第１ドライブトランジスタB1と同一であって、重複する説明は省略する。
【００８１】
この場合にも、レベルシフタ回路Ｃにおける基準電圧Vrefの入力側と、第１比較回路A1における降圧基準電圧Vref'の入力側との間にダミー容量として第１容量素子f1と同一容量の第２容量素子f2を設けることが望ましい。
【００８２】
このように構成することによって、ブロックイネーブル信号φBEを用いることなくレギュレータ回路の応答性を向上させることができ、半導体装置10に電流消費が不規則に不定期に発生する場合に有効に作用させることができる。
【００８３】
前述した説明で用いた実施の形態は本発明の一例を示すものであって、これらに限定されるものではない。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態に係る半導体装置の概略模式図である。
【図２】内部電圧発生回路の概略模式図である。
【図３】内部電圧発生回路における定電流発生回路及び基準電圧発生回路の回路図である。
【図４】レギュレータ回路の回路図である。
【図５】（ａ）図４の回路図のレギュレータ回路の出力電圧のグラフ、（ｂ）図４の回路図のレギュレータ回路の出力電流のグラフである。
【図６】変容例のレギュレータ回路の回路図である。
【図７】変容例のレギュレータ回路の回路図である。
【図８】従来のレギュレータ回路の回路図である。
【図９】従来のレギュレータ回路の回路図である。
【図１０】（ａ）従来のレギュレータ回路の出力電圧のグラフ、（ｂ）従来のレギュレータ回路の出力電流のグラフである。
【符号の説明】
【００８５】
Vref  基準電圧
Vin   内部電源電圧
Vref' 降圧基準電圧
Vin'  降圧内部電源電圧
A1    第１比較回路
A2    第２比較回路
B1    第１ドライブトランジスタ
B2    第２ドライブトランジスタ
Ｄ    プリチャージ回路
Ｃ    レベルシフタ回路
23    レギュレータ回路
ｆ    容量素子
ｇ    反転素子
φBE  ブロックイネーブル信号
Q7,Q9,Q16,Q17,Q19,Q20  PMOSトランジスタ
Q8,Q10,Q11,Q12,Q13,Q14,Q15,Q18,Q21,Q22  NMOSトランジスタ
【図１】
2007272838.tif 000003
【図２】
2007272838.tif 000004
【図３】
2007272838.tif 000005
【図４】
2007272838.tif 000006
【図５】
2007272838.tif 000007
【図６】
2007272838.tif 000008
【図７】
2007272838.tif 000009
【図８】
2007272838.tif 000010
【図９】
2007272838.tif 000011
【図１０】
2007272838.tif 000012