(57)【要約】【課題】ＦＰＧＡを使用してＶＭＥシステムコントローラを構成する場合に、コンフィグレーション中に、誤ってシステムコントローラと判断することのないＶＭＥシステムコントローラを提供すること。【解決手段】パワーオンリセット回路１１，フリップフロップ１３，電源監視回路１４にてＦＳＤ回路を構成する。又、ＦＰＧＡ１６のコンフィギュレーション中にBG3OUT* 信号が不定となりLOWになることを禁止する為の回路をパワーオンリセット回路１１，フリップフロップ１２，電源監視回路１４，OR回路１５にて構成する。  ＦＳＤの判定結果は、SCON信号によってＦＰＧＡ１６にフィードバックされ、ＦＰＧＡ１６にプログラムされたＶＭＥコントローラ機能は、起動後にこのＳＣＯＮ信号の入力を確認することで、自分自身がＳＣＯＮとして動作すべきかを識別する。【選択図】図１
2007072807.tif 000002
【特許請求の範囲】
【請求項１】
電源投入後、第1の時間内にリセット信号を送出するパワーオンリセット回路と、
電源の投入を監視し、前記第1の時間経過後に、電源が投入されたことを示す信号を出力する電源監視回路と、
自己がシステムコントローラであるかどうかを判定するシステムコントローラ検知回路と、
前記第1の時間より長い第2の時間内にコンフィグレーションを完了するフィールドプログラマブルゲートアレーを有し、
自己がシステムコントローラであることを判定する信号およびデージーチェーン接続されるバスグラント出力信号を、少なくとも前記パワーオンリセット回路の動作開始から前記第1の時間までは強制的に固定し、第2の時間経過後からは前記フィールドプログラマブルゲートアレーにより、制御することを特徴とするＶＭＥシステムコントローラ。
【請求項２】
前記フィールドプログラマブルゲートアレーから、自己がシステムコントローラであることを不可とする信号を、前記システムコントローラ検知回路に送出することにより自己をシステムコントローラとして動作させないことを特徴とする請求項１記載のＶＭＥシステムコントローラ。
【請求項３】
前記フィールドプログラマブルゲートアレーと前記システムコントローラ検知回路とのインターフェースは、プルダウンによって接続することを特徴とする請求項１または請求項２記載のＶＭＥシステムコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＭＥ(VERSA Module Eurocard)規格のシステムに用いられるＶＭＥシステムコントローラに係り、特にフィールドプログラマブルゲートアレー(以下、ＦＰＧＡと称する)を使用したＶＭＥシステムコントローラに関する。
【背景技術】
【０００２】
ＶＭＥ規格において、システム内にてシステムコントローラ（以下、ＳＣＯＮと称する）として動作する為には、電源起動確認後、約４０ｍｓ後にＳＣＯＮとして動作するか否かを判定する機能が定義されている。これは、First Slot Detector（以下、FSDと称する）と呼ばれるもので、最も左側のスロット(First Slot)にＶＭＥバスモジュール基板が挿入されていることを検出して、その最も左側のスロット基板をＳＣＯＮとして判定する方法である。
【０００３】
ＳＣＯＮとして判定には、通常、BG[3..0] IN*の４つのバスグラント(Bus Grant)信号のうち、BG3IN*信号を使用して判定する。ここで信号名の（*）は信号の論理を表し、アクティブローを示している。
【０００４】
BG3IN*入力とBG3OUT*出力は、他のVMEバスモジュール基板（以下モジュールと称する）とデージーチェーン接続されて、モジュールからモジュールへ情報が伝わっていくことになる。スロットに差し込まれたモジュールの入力BG3IN*がＬＯWの時、自分自身が最も左側のスロットに基板が挿入されていることを検出し、ＳＣＯＮと判定し、BG3OUT*を出力する。デージーチェーン接続された次のモジュールのBG3IN*はHIGHとなるのでＳＣＯＮとしては判定されないこととなる。
【０００５】
図３に、非特許文献１に示されているＦＳＤ回路を示す。このＦＳＤ回路は、BG3IN*端子３１と抵抗３２、インバータ３３、フリップフロップ３４、電源監視回路３５、遅延回路３６から構成される。ＳＣＯＮとして動作するかどうか判定するBG3IN*端子３１は、ＶＭＥバスのバックプレーンではオープンである。ＳＣＯＮとして動作するためにはVME規格によりBG3IN*信号はLOWでなければならないので、抵抗３２はプルダウンとする。そして、デージーチェーン接続される次段のモジュールに対しては、ＳＣＯＮとして認識されないように、インバータ３３で論理を反転してフリップフロップ３４に入力する。
【０００６】
また、電源が投入されたことを検出する電源監視回路３５の出力PWR_INSPEC信号は、フリップフロップ３４をクリアし、システムリセット信号（SYSRESET）とする一方で、VME規格での規定によりPWR_INSPEC信号を４０ｍｓ以上遅延させたPWR_DLY信号をフリップフロップ３４のクロック端子に入力することでBG3IN*信号の反転信号をラッチしてシステムコントローラであることを判定するSLOT_ONE信号とする。
【０００７】
VMEシステムコントローラをフィールドプログラマブルゲートアレー（以下ＦＰＧＡとする）で構成する場合、ＦＰＧＡは揮発性のロジックＬＳＩであることから、電源起動後、コンフィギュレーションという初期動作が必要であり、この時間が大規模ＦＰＧＡで５００ｍｓ以上となる。
【０００８】
コンフィグレーションとは，回路設計固有のプログラミング・データを1個または複数のＦＰＧＡにロードして機能動作を定義するプロセスをいう。このコンフィグレーション時間がＶＭＥ規格の４０ｍｓに比較して長いため、上記ＳＣＯＮの検出が困難となることがある。コンフィギュレーション中はＦＰＧＡの出力が不定となるので、同一システム内にＳＣＯＮ機能を有するモジュールを使用している際には、他のモジュール基板の出力がたまたまＬＯWとなることによって、ＳＣＯＮとして使用したくない時にもそのモジュールがＳＣＯＮであると認識してしまうような誤検出を誘発するという問題があった。
【０００９】
このような問題のため、現在において市販のVMEシステムコントローラでＦＰＧＡを使用しているものは見当たらない。
【非特許文献１】The 4th Edition of the VMEbus Handbook by Wade Peterson. Figure 5-14 on page 190 of the handbook
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって本発明は、上記事情を考慮してなされたもので、ＦＰＧＡを使用してシステムコントローラを構成した場合に、コンフィグレーション中に他のＳＣＯＮ機能を有するモジュールが誤ってシステムコントローラと判定することのない、ＶＭＥシステムコントローラを提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記課題を解決するために本発明の請求項１は、電源投入後、第1の時間内にリセット信号を送出するパワーオンリセット回路と、電源の投入を監視し、前記第1の時間経過後に、電源が投入されたことを示す信号を出力する電源監視回路と、自己がシステムコントローラであるかどうかを判定するシステムコントローラ検知回路と、前記第1の時間より長い第2の時間内にコンフィグレーションを完了するフィールドプログラマブルゲートアレーを有し、自己がシステムコントローラであることを判定する信号およびデージーチェーン接続されるバスグラント出力信号を、少なくとも前記パワーオンリセット回路の動作開始から前記第1の時間までは強制的に固定し、第2の時間経過後からは前記フィールドプログラマブルゲートアレーにより、制御することを特徴とするＶＭＥシステムコントローラを提供する。
【００１２】
また、本発明の請求項２は、ＶＭＥシステムコントローラにおいて、前記フィールドプログラマブルゲートアレーから自分自身がシステムコントローラであることを不可とする信号を前記システムコントローラ検知回路に送出することにより自己をシステムコントローラとして動作させないことを特徴とする。
【００１３】
さらに、本発明の請求項３は、ＶＭＥシステムコントローラにおいて、前記フィールドプログラマブルゲートアレーとシステムコントローラ検知回路とのインターフェースは、プルダウンによって接続されることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ＦＰＧＡを使用してシステムコントローラを構成した場合にも、誤ってシステムコントローラと判断することのない、ＶＭＥシステムコントローラが得られる。
【発明を実施するための最良の形態】
【００１５】
前述したようにＶＭＥシステム内にてＳＣＯＮとして動作させる為には、専用のコントローラＩＣを使用して実現することが一般的である。本発明ではＦＰＧＡが揮発性のロジックLSIであることから生じる問題を回避してＦＰＧＡをＳＣＯＮとして動作させることが可能となる。
【００１６】
本発明一実施形態によるＶＭＥシステムコントローラの構成を、図１に示す。バスグラント入力信号BG3IN*は、プルダウン抵抗１８ｂに接続され、３分岐される。1つ目はインバータ１９ｂで反転された後、フリップフロップ１３に入力される。２つ目はフリップフロップ１２に入力される。3つ目の信号は、OR回路１７の一方の入力端子に入力される。
【００１７】
電源が投入されると、パワーオンリセット回路１１が動作し、フリップフロップ１３のPR端子をプリセットすると同時に、フリップフロップ１２のCLR端子をリセットする。
【００１８】
一方、電源投入を監視していた電源監視回路１４は、VME規格で規定されている４０ｍｓ以降に電源が正常に起動したことを示すPOWER_GOOD信号を送出し、フリップフロップ１２、１３のクロック端子に入力され、これらのフリップフロップは上述したBG3IN*信号をそれぞれラッチする。フリップフロップ１２の負論理出力はBG3OUT*INHIBIT信号としてOR回路１５の一方の入力端子に入力される。フリップフロップ１３の正論理出力は、システムコントローラであることを示すFSD出力信号SCONとして、VMEシステムコントローラ機能がプログラミングされたＦＰＧＡ１６に入力される。
【００１９】
ＦＰＧＡ１６においてコンフィグレーションが終了していれば、ＦＰＧＡ１６は、抵抗１８ｄでプルダウンしてインバータ１９ｃで反転したBG3OUT*ENABLE信号を、フリップフロップ１２のPR端子に入力してプリセットする。また同様に、抵抗１８aでプルダウンされたBG3OUT*CTRL信号は、OR回路１７の他方の入力端子に入力され、その出力はOR回路１５の他方の入力端子に入力されてBG3OUT*信号として出力する。
【００２０】
前述のとおり、ＦＰＧＡ１６では電源起動直後にコンフィギュレーションが必要となるので、ＦＰＧＡ１６内でＦＳＤを行うことができない。その為、外部回路であるパワーオンリセット回路１１，フリップフロップ１３，電源監視回路１４にてＦＳＤ回路を構成する。又、コンフィギュレーション中にBG3OUT* 信号が不定となりLOWになることを禁止する為の回路をパワーオンリセット回路１１，フリップフロップ１２，電源監視回路１４，OR回路１５にて構成する。
【００２１】
ＦＳＤの判定結果は、フリップフロップフロップ１３のＱ出力としてSCON信号によってＦＰＧＡ１６にフィードバックされ、ＦＰＧＡ１６内にプログラムされたＶＭＥシステムコントローラ機能回路は、起動後にこの入力を確認することで、自分自身がＳＣＯＮとして動作すべきかを識別することができる。
【００２２】
次に、本発明のこの実施形態の動作を、図１を参照しながら図２に示すタイミングチャートに従って説明する。ＦＰＧＡ16の状態は、電源ON前、リセット中、コンフィグレーション中、通常動作中に区分される(T2)。
【００２３】
電源が投入されるとパワーオンリセット（ＰＯＲ）回路１１が動作し、その出力はLOWからHIGHに遷移する（T1）。この動作によってフリップフロップ１２，フリップフロップ１３を初期状態に設定するので、BG3OUT*INHIBIT信号とSCON信号はHIGHとなる（矢印A）。ＰＯＲ回路１１は、単純なＲＣの時定数によるリセット回路構成であり、条件としては電源起動後、４０ｍｓ以内にリセットを解除することが必要である（T3）。
【００２４】
このリセット動作によりフリップフロップ１２がリセットされ、その反転出力である、HIGHとなったBG3OUT* INHIBIT信号はOR回路１５に入力されることによってBG3OUT*信号はHIGHに固定される（矢印B）。
【００２５】
この結果、電源起動後４０ｍｓ以内に必ずBG3OUT*信号が強制的にHIGHになることとなり、同システム内の後段スロットにＳＣＯＮ機能を有するモジュールが実装されている場合においても、誤検出することがない。
【００２６】
ＦＰＧＡ１６はコンフィグレーションを終了して起動後、BG3OUT* ENBALE信号をLOWにセットする(T7)ことで、BG3OUT* INHIBIT信号がLOW（T6）となり（矢印C）、BG3OUT*信号をＦＰＧＡから出力されるBG3OUT*CTRL信号によってＶＭＥコントローラ機能を持つＦＰＧＡ１６の制御下とすることができる(T5、T11)（矢印D）。
【００２７】
ＦＳＤ機能としてBG3IN* 信号を検出する為にフリップフロップ１３を使用する。ＶＭＥシステム内において、電源起動後BG3IN* 入力信号は、自分自身がＳＣＯＮとなるべきスロットに挿入されている場合は“オープン”となり、そうでない場合は、HIGHとなる。BG3IN* 入力は、抵抗１８ｂによってプルダウンされているので、電源起動後４０ｍｓ以上の時間に、BG3IN* 信号がLOW（T10）であれば、ＳＣＯＮとなるべきスロットに挿入されていると判定し、SCON信号をFPGA１６に入力する（T９）。
【００２８】
電源監視回路１４は、電源の起動を検出し、電源電圧が有効値となってから４０ｍｓ以上後に、LOWからHIGHに推移するPOWER GOOD信号を出力する(T4)。
【００２９】
フリップフロップ１３は、このPOWER GOOD信号をクロック入力とし、その遷移点でのBG3IN* 信号を保持することで、ＦＳＤ判定が成立することとなる（矢印E）。判定結果のSCON信号は、ＦＰＧＡ１６にフィードバックされ、ＶＭＥコントローラの動作モードの識別に使用されるとともに、SCON動作時のみ出力する信号であるシステムクロックやバスクリア（SYSCLK, BCLR*）のバッファ制御に使用される。
【００３０】
又、ＦＰＧＡ１６は、ＳＣＯＮ動作を禁止したい場合は、コンフィギュレーション後 SCON DISABLE信号にLOWを発行する(T8)ことにより、ＳＣＯＮ動作を停止することができる（矢印F）。
【００３１】
例えば、ＳＣＯＮ機能を有するモジュールが同一システム内に複数あり、競合して誤動作するような場合、ＳＣＯＮ動作を禁止する必要が生ずる。特にＳＣＯＮ動作時のみ出力する信号であるシステムクロックはトーテムポール出力であるので競合は避けなければならない。
【００３２】
以上の動作により、ＦＰＧＡでＶＭＥシステムコントローラ機能を持つモジュールを構成しても、電源投入時は外部ＦＳＤ回路によりシステムコントローラであるかどうかを判定し、コンフィグレーション終了後にはＦＰＧＡの制御下になるのでシステムコントローラとしての動作を正常に開始することができる。
【００３３】
さらにコンフィギュレーション中に不定となるＦＰＧＡ１６出力信号のレベル固定を、抵抗１８a〜１８ｄでプルダウンしている。この理由は一般的にＶＭＥバスインターフェイス部のＩＣは、＋５Ｖ又は＋３．３Ｖであるが、＋５Ｖが主流である。ＦＰＧＡのＩ／Ｏ電圧は＋１．５Ｖ〜＋３．３Ｖと＋５Ｖより低いことが殆どであり、プルアップで外部のＦＳＤ回路と接続すると、ＦＰＧＡを壊してしまうのでＦＰＧＡに対する保護回路やレベル変換回路が必要となる。全ての接続する信号をプルダウンで接続すれば破壊することは避けられるが、１９a、１９ｃのようにレベル反転が必要な信号が生ずる。しかし保護回路やレベル変換回路に比べれば回路は小型で構成できる。
【００３４】
本発明の上述の実施形態によるVMEシステムコントローラでは、市販のＶＭＥコントローラＩＣを使用することなく、ＦＰＧＡを用いてもＶＭＥシステムコントローラ機能を持ったモジュール基板を実現することができる。これにより、市販のＶＭＥコントローラＩＣが持っていない機能をさらに付加したり、不十分な機能を強化するなどのカスタマイズも可能となり、ＶＭＥシステムとしての柔軟性も大幅に向上する。
【００３５】
さらに、コンフィギュレーション中に不定となるＦＰＧＡ出力信号のレベル固定を、全てプルダウンにて実現しているので、ＦＰＧＡに対する保護回路やレベル変換回路が必要なく、外部回路の小型化も実現できる。
【００３６】
なお、本発明は前記実施形態をそのままに限定されるものではなく、本発明の技術思想の要旨を逸脱しない範囲で種々変形して実施可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明一実施形態におけるＶＭＥシステムコントローラのブロック図である。
【図２】本発明一実施形態における各信号線の動作を説明する図である。
【図３】従来のファーストスロット検出回路の構成図の例である。
【符号の説明】
【００３８】
１１…パワーオンリセット回路、
１２，１３、３４…フリップフロップ、
１４、３５…電源監視回路、
１５、１７…ＯＲ回路、
１６…ＦＰＧＡ、
１８a、１８ｂ１８ｃ、１８ｄ、３２・・・抵抗、
１９a、１９ｂ、１９ｃ、３３・・・インバータ、
３１・・・端子、
３６・・・遅延回路。
【図１】
2007072807.tif 000003
【図２】
2007072807.tif 000004
【図３】
2007072807.tif 000005