(57)【要約】【課題】強誘電体キャパシタを用いた不揮発性メモリを内蔵する半導体記憶装置において、書込み及び読出しに要する時間を短縮すると共に、回路面積を削減する。【解決手段】この半導体記憶装置においては、各々のメモリセルが、第１及び第２のビットラインと、複数のワードラインと、第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む。センスアンプは、スイッチ用トランジスタを介して第１及び第２のビットラインに接続され、トランジスタがオン状態となったときに、メモリセルブロックにおいて選択されたメモリセルの第１及び第２の強誘電体キャパシタの分極によって第１及び第２のビットラインに蓄積される電荷を比較することにより、メモリセルに格納されているデータを読み出す。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルによって構成されるメモリセルブロックであって、各々のメモリセルが、第１のビットライン及び第２のビットラインと、複数のワードラインと、前記第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、前記第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む、前記メモリセルブロックと、
前記第１のビットラインに接続されたソース又はドレインを有する第１のスイッチ用トランジスタと、
前記第２のビットラインに接続されたソース又はドレインを有する第２のスイッチ用トランジスタと、
前記第１及び第２のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して前記第１及び第２のビットラインに接続され、前記第１及び第２のスイッチ用トランジスタがオン状態となったときに、前記メモリセルブロックにおいて選択されたメモリセルの前記第１及び第２の強誘電体キャパシタの分極によって前記第１及び第２のビットラインに蓄積される電荷を比較することにより、前記選択されたメモリセルに格納されているデータを読み出すセンスアンプと、
を具備する半導体記憶装置。
【請求項２】
前記センスアンプが、前記第１のビットラインと前記第２のビットラインとの間に接続された第１のインバータと、前記第１のビットラインと前記第２のビットラインとの間に前記第１のインバータとは逆向きに接続された第２のインバータとを含む、請求項１記載の半導体記憶装置。
【請求項３】
複数のメモリセルブロックを具備し、前記複数のメモリセルブロックの前記第１及び第２のビットラインが、第３及び第４のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して互いに接続されている、請求項１又は２記載の半導体記憶装置。
【請求項４】
２種類又は３種類の電位を選択的に前記複数のワードラインに供給することにより、前記複数のワードラインの内のいずれかを選択するワードライン駆動回路をさらに具備する、請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記ワードライン駆動回路が、Ｖ１＜Ｖ２≦Ｖ３である電位Ｖ１、Ｖ２、Ｖ３を選択的に前記複数のワードラインに供給し、電位差（Ｖ３−Ｖ１）が、前記第１及び第２の強誘電体キャパシタの飽和電圧よりも小さい、請求項４記載の半導体記憶装置。
【請求項６】
電位差（Ｖ３−Ｖ１）が前記第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも大きく、電位差（Ｖ２−Ｖ１）が前記第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも小さい、請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体記憶装置に関し、特に、強誘電体キャパシタを用いた不揮発性メモリを内蔵する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリの１種として、強誘電体の絶縁膜を有する強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリ（ＦｅＲＡＭ）の開発が行われている。ＦｅＲＡＭは、強誘電体キャパシタの履歴特性を利用してデータを記憶するので、低電圧動作が可能であり、書換え回数も多くすることができ、かつ、計算機のマシンサイクルに近いリード・ライト速度で動作することから、次世代のメモリとして期待されている。
【０００３】
このＦｅＲＡＭのメモリセル構造として、１Ｔ１Ｃ型、２Ｔ２Ｃ型、チェーン型、及び、クロスポイント型が知られているが、大容量ＦｅＲＡＭを実現するために適しているのは、クロスポイント型である。クロスポイント型のメモリセル構造においては、ワードライン（ＷＬ）とビットライン（ＢＬ）とが直交して、強誘電体の絶縁膜を介して重なり合っており、その重なり合った部分が強誘電体キャパシタを形成する。
【０００４】
クロスポイント型ＦｅＲＡＭのメリットとしては、メモリセルにトランジスタを使用していないので、集積度が非常に高くなる。さらに、強誘電体キャパシタの積層構造やスタック構造も可能である。また、ダミーセルを少なくすることができる。一方、クロスポイント型ＦｅＲＡＭのデメリットとしては、記憶容量を大きくすることによって処理に時間がかかってしまう。また、読出しによって記憶情報が破壊されるので（破壊読出し）、再書込みが必要になる。さらに、強誘電体キャパシタを駆動するために複数の電源電圧が必要であり、周辺回路の大規模化が問題となる。加えて、強誘電体キャパシタの特性変化や、使用温度等の環境変化に弱いという面もある。
【０００５】
関連する技術として、下記の特許文献１には、第１の論理値又は第２の論理値を記録する複数のセルを備えた第１のセル群及び第２のセル群を有し、各セルからのデータ読出し動作により当該セルに第１の論理値が記録される破壊読出し型メモリ装置が開示されている。この破壊読出し型メモリ装置においては、前記第１のセル群及び前記第２のセル群は独立に駆動可能に構成されており、前記第２のセル群からのデータ読み出し時に、当該読み出したデータを前記第１のセル群の各セルに記録させることにより、データの再書き込みに要する時間を短縮することを可能にしている。しかしながら、破壊読出し時にデータを格納しておくためのメモリセルを別途設ける必要があるので、回路面積が大きくなってしまうという問題があった。
【特許文献１】特開２００５−７８５３２号公報（第１、４〜５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、強誘電体キャパシタを用いた不揮発性メモリを内蔵する半導体記憶装置において、書込み及び読出しに要する時間を短縮すると共に、回路面積を削減することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の１つの観点に係る半導体記憶装置は、複数のメモリセルによって構成されるメモリセルブロックであって、各々のメモリセルが、第１のビットライン及び第２のビットラインと、複数のワードラインと、第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む、メモリセルブロックと、第１のビットラインに接続されたソース又はドレインを有する第１のスイッチ用トランジスタと、第２のビットラインに接続されたソース又はドレインを有する第２のスイッチ用トランジスタと、第１及び第２のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して第１及び第２のビットラインに接続され、第１及び第２のスイッチ用トランジスタがオン状態となったときに、メモリセルブロックにおいて選択されたメモリセルの第１及び第２の強誘電体キャパシタの分極によって第１及び第２のビットラインに蓄積される電荷を比較することにより、選択されたメモリセルに格納されているデータを読み出すセンスアンプとを具備する。
【０００８】
ここで、センスアンプが、第１のビットラインと第２のビットラインとの間に接続された第１のインバータと、第１のビットラインと第２のビットラインとの間に第１のインバータとは逆向きに接続された第２のインバータとを含むようにしても良い。
【０００９】
また、半導体記憶装置が、複数のメモリセルブロックを具備し、複数のメモリセルブロックの第１及び第２のビットラインが、第３及び第４のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して互いに接続されるようにしても良い。さらに、半導体記憶装置が、２種類又は３種類の電位を選択的に複数のワードラインに供給することにより、複数のワードラインの内のいずれかを選択するワードライン駆動回路をさらに具備するようにしても良い。
【００１０】
以上において、ワードライン駆動回路が、Ｖ１＜Ｖ２≦Ｖ３である電位Ｖ１、Ｖ２、Ｖ３を選択的に複数のワードラインに供給し、電位差（Ｖ３−Ｖ１）が、第１及び第２の強誘電体キャパシタの飽和電圧よりも小さいことが望ましい。さらに、電位差（Ｖ３−Ｖ１）が第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも大きく、電位差（Ｖ２−Ｖ１）が第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも小さいことが望ましい。
【発明の効果】
【００１１】
本発明によれば、１つのメモリセルにおける２つの強誘電体キャパシタの分極によって２つのビットラインに蓄積される電荷を比較することによりデータを読み出すことにしたので、安定した動作を実現することができる。これにより、１ワード分のデータを一括して処理したり、電源の数を減らすことが可能となる。その結果、書込み及び読出しに要する時間を短縮すると共に、回路面積を削減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体記憶装置の構成を示す図である。図１に示すように、この半導体記憶装置に内蔵されているＦｅＲＡＭのメモリセルアレイにおいては、ビットラインＢＬ０及びＢＬ０バーがワードラインＷＬ０〜ＷＬ（Ｎ−１）の各々と立体交差する部分に、強誘電体キャパシタ１及び２が形成されている。強誘電体キャパシタの２つの電極間に電圧をかけると、電圧の極性に応じた向きに分極が生じ、この分極は電圧を解除した後も残留する。この現象を利用することにより、１つのメモリセルに１ビットのデータを記憶させることができる。
【００１３】
このような１対の強誘電体キャパシタ１及び２を含むメモリセルが複数集まって、１つのメモリセルブロックが構成されている。図１においては、１つのメモリセルブロックが、Ｎ個のメモリセルを含んでいる。また、この半導体記憶装置は、複数の列に並べられたメモリセルブロックＭＢ０、ＭＢ１、・・・を含むことができる。
【００１４】
これらのメモリセルブロックＭＢ０、ＭＢ１、・・・のビットラインは、スイッチ用トランジスタ１１及び２１のソース・ドレイン経路を介して互いに接続され、さらに、ビットライン駆動回路５及びトランジスタ１０、２０、・・・に接続されている。本実施形態によれば、複数のメモリセルブロックのビットラインを同時に駆動することができるので、列デコーダを省略して回路面積を削減することが可能となる。
【００１５】
スイッチ用トランジスタ１１及び２１は、制御信号ＢＬＯＮがハイレベルになったときに、これらのビットラインをビットライン駆動回路５及びトランジスタ１０、２０、・・・に接続する。ビットライン駆動回路５は、ポンプ信号ＰＵＭＰを所定のタイミングでハイレベルにして、これらのビットラインに供給する。トランジスタ１０、２０、・・・は、制御信号ＳＥＧがハイレベルになったときに、ポンプ信号ＰＵＭＰをローレベルに落とす。
【００１６】
ワードラインＷＬ０〜ＷＬ（Ｎ−１）は、ワードライン駆動回路６に接続されている。また、ワードライン駆動回路６は、行デコーダ７に接続されている。メモリセルブロックＭＢ０、ＭＢ１、・・・は、１つの方向に沿って、１ワード（例えば、８ビット又は１６ビット）を単位として配置されており、活性化されたワードラインに従って、１ワード分のデータを一括して書き込み、又は、読出すことが可能である。
【００１７】
メモリセルブロックＭＢ０のビットラインＢＬ０には、スイッチ用トランジスタ１２のソース・ドレイン経路を介して、センスアンプ３が接続されている。同様に、メモリセルブロックＭＢ０のビットラインＢＬ０バーには、スイッチ用トランジスタ２２のソース・ドレイン経路を介して、センスアンプ３が接続されている。
【００１８】
制御信号ＦＥＯＮがハイレベルとなって、スイッチ用トランジスタ１２及び２２がオン状態となったときに、ワードラインによって選択されたメモリセルに対してデータの書込み又は読出しが行われる。データの書込みにおいては、センスアンプ３の２つの入出力端子の内の一方がハイレベル、他方がローレベルとなり、その電位差に応じて、ビットラインＢＬ０及びＢＬ０バーにそれぞれ接続された強誘電体キャパシタ１及び２に分極が生じる。
【００１９】
データの読出しにおいては、強誘電体キャパシタ１及び２の分極によってビットラインＢＬ０及びＢＬ０バーにそれぞれ蓄積された電荷が、センスアンプ３の２つの入出力端子に供給される。センスアンプ３は、センスアンプ活性化信号ＳＡがハイレベルとなったときに活性化され、２つの入出力端子に供給される電荷に基づいて、選択されたメモリセルに格納されているデータを読み出す。ここで、センスアンプ３が、強誘電体キャパシタ１及び２の分極によってビットラインＢＬ０及びＢＬ０バーにそれぞれ蓄積された２種類の電荷を比較する構成となっているので、ダミーセルやリファレンス電圧は不要である。なお、センスアンプ活性化信号ＳＡを用いる替わりに、センスアンプ３の電源電圧をオン／オフすることによってセンスアンプ３を活性化／非活性化するようにしても良い。
【００２０】
スイッチ用トランジスタ１２及び２２がオン状態となる前にセンスアンプ３の２つの入出力端子の電位を等しくする目的で、プリチャージ用トランジスタ４が、ビットラインＢＬ０とビットラインＢＬ０バーとの間に接続されている。また、これらの入出力端子の電位を基準電位（本実施形態においては接地電位）とするために、プリチャージ用トランジスタ１３及び２３が、ビットラインＢＬ及びＢＬバーと接地電位との間にそれぞれ接続されている。プリチャージ用トランジスタ４、１３及び２３は、ハイレベルのプリチャージ信号ＰＲＥがゲートに印加されたときにオン状態となる。
【００２１】
次に、強誘電体キャパシタの特性について説明する。強誘電体キャパシタの絶縁膜となる薄膜材料としては、一般にＰＺＴ（チタン酸ジルコン酸亜鉛）等が使用されるが、本実施形態においては、ＰＺＴにＮｂ（ニオブ）を付加したＮｂＰＺＴを使用している。
【００２２】
図２は、強誘電体キャパシタのヒステリシス特性を示す図である。図２において、横軸は強誘電体キャパシタの２つの電極間の電圧を示し、縦軸は強誘電体キャパシタにおける分極の大きさ（分極率）を示している。また、実線で示すのは飽和曲線であり、破線で示すのは非飽和曲線（マイナーループ）である。
【００２３】
図２に示すように、強誘電体キャパシタにおいては、強誘電体キャパシタの抗電界に相当する電圧よりも大きな電圧を印加すると、分極方向が反転する。この分極方向の反転は、時間依存性を有しており、分極方向が反転するためのスイッチング時間ｔＳは、経験的に次式（１）で表されることが知られている。
ｔＳ＝ｔＳ０・ｅｘｐ（Ｅａ／Ｅ）  ・・・（１）
ここで、ｔＳ０は、基準となる時間であり、Ｅａは、強誘電体の材料に依存する活性化電界を表しており、Ｅは、印加される電圧によって生じる電界を表している。
【００２４】
本実施形態においては、ワードライン駆動回路６が、２種類又は３種類の電位Ｖ１、Ｖ２、Ｖ３（ただし、Ｖ１＜Ｖ２≦Ｖ３とする）を選択的に複数のワードラインに供給することにより、これらのワードラインの内のいずれかを選択する。このように、ワードラインに供給される電位を２種類又３種類とすることにより、ＦｅＲＡＭの制御が簡素化される。ここで、電位Ｖ３と電位Ｖ１との電位差（Ｖ３−Ｖ１）が、強誘電体キャパシタの飽和電圧よりも小さいことが望ましい。また、電位差（Ｖ３−Ｖ１）が、強誘電体キャパシタの抗電界に相当する電圧よりも大きく、電位差（Ｖ２−Ｖ１）が、強誘電体キャパシタの抗電界に相当する電圧よりも小さいことが望ましい。以下においては、電位Ｖ３が電源電位ＶＤＤ（ハイレベル）、電位Ｖ２がＶＤＤ／２（中間レベル）、電位Ｖ１が接地電位（ローレベル）であるものとして説明する。これを、ＶＤＤ／２方式と呼ぶ。
【００２５】
これまで、マイナーループにおいては動作が不安定であるので、データが「１」であるか「０」であるかを判別する際の電位差ΔＶが不安定な値となり、予め設定されている参照電圧ＶＲＥＦとの比較が困難であるとされていた。しかしながら、本実施形態においては、２つの強誘電体キャパシタにおける分極状態を比較して１つのデータを求めるので、参照電圧ＶＲＥＦを用いる必要がなく、安定した動作を実現することができる。式（１）に示すように、強誘電体キャパシタの分極状態は、印加される電圧と時間とによって定まるので、分極が反転する際のタイミング制御によって、飽和分極に近い状態を作り出すことが可能である。
【００２６】
次に、本実施形態に係る半導体記憶装置のデータ書込み及び読出し動作について、図３及び図４を参照しながら説明する。図３は、図１に示す半導体記憶装置に含まれている１つのメモリセルブロックの模式図である。図４は、図１に示す半導体記憶装置のデータ書込み及び読出し動作を説明するためのタイミングチャートである。
【００２７】
図３を参照すると、ビットラインＢＬ０及びＢＬ０バーがワードラインＷＬ０、ＷＬ２、ＷＬ３、・・・の各々と交差する位置に、強誘電体キャパシタが設けられている。また、センスアンプ３は、ビットラインＢＬ０とビットラインＢＬ０バーとの間に互いに逆向きに接続されたインバータ３１及び３２を含んでおり、センスアンプ活性化信号ＳＡによって活性化される。このセンスアンプ３は、ＳＲＡＭのメモリセルと同一の構造を有しているので、以下においては「ＳＲＡＭ部」とも呼ぶ。
【００２８】
ビットラインＢＬ０とセンスアンプ３との間には、スイッチ用トランジスタ１２が設けられており、ビットラインＢＬ０バーとセンスアンプ３との間には、スイッチ用トランジスタ２２が設けられている。制御信号ＦＥＯＮがハイレベルになると、スイッチ用トランジスタ１２及び２２がオン状態となって、ビットラインＢＬ０及びＢＬ０バーをセンスアンプ３に接続する。
【００２９】
初期状態においては、スイッチ用トランジスタ１２及び２２がオフ状態となっており、強誘電体キャパシタ１及び２には電圧が印加されておらず、メモリセルには前回のデータが保持されている。
【００３０】
図４を参照すると、書込みを行う際には、Ｗ／Ｒ切換信号がローレベルに維持され、選択されないメモリセルに接続されているワードライン（ここでは、ワードラインＷＬ０、ＷＬ１、ＷＬ３、・・・）の電位が中間レベルとされ、選択されるメモリセルに接続されているワードライン（ここでは、ワードラインＷＬ２）の電位がローレベルとされる。また、スイッチ用トランジスタ１１及び２１がオン状態とされ、ビットライン駆動回路５が、ビットラインＢＬ０及びＢＬ０バーに、ハイレベルのポンプ信号ＰＵＭＰを供給する。
【００３１】
これにより、非選択ワードラインとビットラインとの間の電位差はＶＤＤ／２となり、選択ワードラインとビットラインとの間の電位差はＶＤＤとなる。従って、非選択ワードラインとビットラインとの間に設けられた強誘電体キャパシタに印加される電圧はＶＤＤ／２となって、分極方向は変化せず、選択ワードラインとビットラインとの間に設けられた強誘電体キャパシタ１及び２に印加される電位差はＶＤＤとなって、強誘電体キャパシタ１及び２の内の一方において分極方向が反転し、強誘電体キャパシタ１及び２における分極方向が一致する。次に、ビットラインの電位をローレベルにした後、スイッチ用トランジスタ１１及び２１がオフ状態とされる。
【００３２】
ここで、ＳＲＡＭ部を活性化してＳＲＡＭ部にデータを書き込むことにより、ＳＲＡＭ部がデータを保持する。この動作は、もっと早い段階で行っても良い。非選択ワードラインの電位を中間レベルに維持しつつ、制御信号ＦＥＯＮをハイレベルにすると、スイッチ用トランジスタ１２及び２２がオン状態となって、ＳＲＡＭ部の電位がビットラインＢＬ０及びＢＬ０バーに供給される。ここでは、ビットラインＢＬ０がハイレベルになり、ビットラインＢＬ０バーがローレベルになるものとする。
【００３３】
選択ワードラインＷＬ２の電位をハイレベルにすると、選択ワードラインＷＬ２の電位とビットラインＢＬ０の電位とは共にハイレベルであるので、強誘電体キャパシタ１は、電圧がかかっていないように振る舞う。一方、選択ワードラインＷＬ２とビットラインＢＬ０バーとの電位差はＶＤＤとなるので、強誘電体キャパシタ２において、分極方向が反転する。
【００３４】
次に、制御信号ＦＥＯＮをローレベルにすると、スイッチ用トランジスタ１２及び２２がオフ状態となる。また、強誘電体キャパシタ１及び２には電圧がかかっていないので、データ保持状態となってデータを保持する。このとき、ワードラインの電圧及びＳＲＡＭ部の電源電圧を落とすようにする。
【００３５】
読出しを行う際には、Ｗ／Ｒ切換信号をハイレベルに維持しながら、非選択ワードライン（ここでは、ワードラインＷＬ０、ＷＬ１、ＷＬ３、・・・）の電位が中間レベルとされ、選択ワードライン（ここでは、ワードラインＷＬ２）の電位がハイレベルとされる。これにより、書込み時に分極方向が反転しなかった強誘電体キャパシタ１においても分極方向が反転して、電荷がチャージされる。
【００３６】
次に、制御信号ＦＥＯＮをハイレベルとすることにより、スイッチ用トランジスタ１２及び２２がオン状態となる。ここで、センスアンプ活性化信号ＳＡをハイレベルとすることにより、ＳＲＡＭ部が活性化される。
【００３７】
ビットラインＢＬ０には、強誘電体キャパシタ１の分極方向が反転された際の電荷がチャージされているので、ビットラインＢＬ０側がビットラインＢＬ０バー側と比べて駆動能力が高い。これによって、ＳＲＡＭ部も、ビットラインＢＬ０側がハイレベル、ＢＬ０バー側がローレベルで安定する。
【００３８】
読出し後は、ビットラインＢＬ０及びＢＬ０バーの電位と、選択ワードラインＷＬ２の電位をローレベルに落とす。これにより、強誘電体キャパシタ１において再び分極方向が反転し、情報が保持される。次に、制御信号ＦＥＯＮをローレベルにしてスイッチ用トランジスタ１２及び２２をオフ状態にし、非選択ワードラインＷＬ０、ＷＬ１、ＷＬ３、・・・の電位をローレベルに落とせば、データ保持状態に戻る。
【００３９】
以上説明したように、本実施形態によれば、ワードライン上にある複数のメモリセルにおいて１ワード分のデータを一括して書き込み、又は、読み出すことができるので、処理時間を飛躍的に短くすることができる。また、２つの強誘電体キャパシタにおける分極状態を比較することにより、３電源のみで駆動可能なＦｅＲＡＭを実現している。これにより、電源回路や制御回路を簡素化して、高集積化が可能となる。さらに、電位Ｖ２と電位Ｖ３とを等しくして２電源とすることにより（例えば、Ｖ２＝Ｖ３＝ＶＤＤ）、非選択キャパシタの容量をキャンセルできる可能性がある。その場合には、配線容量だけを考慮すれば良いので、ビットラインに沿って一列に配置される強誘電体キャパシタの数を増やすことができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態に係る半導体記憶装置の構成を示す図。
【図２】強誘電体キャパシタのヒステリシス特性を示す図。
【図３】図１に示す半導体記憶装置に含まれる１つのメモリセルブロックの模式図。
【図４】図１に示す半導体記憶装置の動作を説明するためのタイミングチャート。
【符号の説明】
【００４１】
１、２  強誘電体キャパシタ、  ３  センスアンプ、  ４、１０〜１３、２０〜２３  トランジスタ、  ５  ビットライン駆動回路、  ６  ワードライン駆動回路、  ７  行デコーダ、  ３１、３２  インバータ、  ＢＬ０、ＢＬ０バー  ビットライン、  ＷＬ０〜ＷＬ（Ｎ−１）  ワードライン、  ＭＢ０、ＭＢ１、・・・  メモリセルブロック
【図１】
2007149295.tif 000003
【図２】
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【図３】
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【図４】
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