(57)【要約】【課題】  隣接メモリセルによる選択メモリセルに対するソース抵抗の影響を低減することができる半導体記憶装置を提供する。【解決手段】  第１電極と１対の第２電極と電荷保持部を有する不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた仮想接地線型の半導体記憶装置であって、読み出し時において、読み出し対象の選択メモリセルに接続する１対の第１ビット線と第２ビット線を選択して、選択された第１ビット線に第１読み出し電圧を印加し、選択された第２ビット線に第２読み出し電圧を印加して、選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、選択された第２ビット線に隣接する第１ビット線と反対側に隣接する第２隣接ビット線に第２読み出し電圧を印加する電圧印加手段と、選択された第２ビット線と第２隣接ビット線とを短絡する短絡手段と、を有する。【選択図】        図１
2007149181.tif 000002
【特許請求の範囲】
【請求項１】
１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、
選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加する電圧印加手段と、
選択された前記第２ビット線と前記第２隣接ビット線とを短絡する短絡手段と、を有することを特徴とする半導体記憶装置。
【請求項２】
読み出し時において、選択された前記第２ビット線とは反対側の前記第２隣接ビット線に隣接する１以上のビット線に前記第２読み出し電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
読み出し時において、前記電圧印加手段が、選択された前記第１ビット線に隣接する前記第２ビット線と反対側に隣接する第１隣接ビット線に前記第１読み出し電圧を印加し、前記短絡手段が、選択された前記第１ビット線と前記第１隣接ビット線とを短絡することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
読み出し時において、選択された前記第１ビット線とは反対側の前記第１隣接ビット線に隣接する１以上のビット線に前記第１読み出し電圧を印加することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記短絡手段は、前記ワード線方向にｎ個（ｎ≧１）おきに同一の制御線によってゲート同士が接続されていることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなり、
所定数のワード線単位でブロックを構成し、前記ブロック毎に、前記ブロック内の第１ビット線及び第２ビット線の端部にブロック選択トランジスタを備え、前記ブロック選択トランジスタが主ビット線に接続するように構成された半導体記憶装置であって、
読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、
選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加する電圧印加手段と、
選択された前記第２ビット線に接続される主ビット線と前記第２隣接ビット線に接続される主ビット線とを短絡する短絡手段と、を有することを特徴とする半導体記憶装置。
【請求項７】
１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなり、
所定数のワード線単位でブロックを構成し、前記ブロック毎に、前記ブロック内の第１ビット線及び第２ビット線の端部にブロック選択トランジスタを備え、前記ブロック選択トランジスタが主ビット線に接続するように構成された半導体記憶装置であって、
読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、
選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加する電圧印加手段と、
選択された前記第２ビット線と前記第２隣接ビット線とを短絡する短絡手段と、を有することを特徴とする半導体記憶装置。
【請求項８】
読み出し時において、選択された前記第２ビット線とは反対側の第２隣接ビット線に隣接する１以上のビット線に前記第２読み出し電圧を印加することを特徴とする請求項６または７に記載の不揮発性半導体記憶装置。
【請求項９】
前記短絡手段は、前記ワード線方向にｎ個（ｎ≧１）おきに同一の制御線によってゲート同士が接続されていることを特徴とする請求項６〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記ワード線の一方端から前記ワード線方向に順に前記メモリセルの書き込みを行うことを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、仮想接地線型のメモリセルアレイを備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話の高機能化やメモリカード、ファイル市場の用途拡大に伴い、フラッシュメモリの大容量化及び低コスト化が進められている。そこで、大容量化や低コスト化に対応するため、多値方式や仮想接地型のメモリセルアレイ方式といった実効セル面積の小さなデバイスが次々と開発されている。特に、仮想接地型のメモリセルアレイ方式は、回路の工夫により個々のメモリセルの面積を小さくすることができるため、同一プロセスで比較的チップ面積の小さなデバイスが実現できる。しかし、仮想接地型のメモリセルアレイ方式では、読み出し動作において隣接メモリセルからのリーク電流が無視できず、高速・高精度の読み出しを実現するためには様々な工夫が必要である。
【０００３】
仮想接地型のメモリセルアレイを用いたフラッシュメモリのひとつに、図６に示す仮想接地型のメモリセルアレイが提案されている（例えば、非特許文献１参照）。この仮想接地型のメモリセルアレイの読出し方法について説明する。メモリセル２を選択して読み出す場合、先ず、ＢＬＳＥＬｎに読み出し電圧Ｖｃｃを印加して選択メモリセル２を含むセグメントを選択する。続いて、ワード線ＷＬｉ+１に５Ｖを印加し、その他のワード線に０Ｖを印加する。引き続き、ビット線ＢＬｋに読出し電圧１Ｖを印加し、その他のビット線ＢＬ（ｋ＋１）、ＢＬ（ｋ＋２）、…を０Ｖに接地する。このとき、読出し電圧を読出しセル２のドレインに与えるためにＳＥＬｎ’に読み出し電圧Ｖｃｃを印加し、ＳＥＬｎに０Ｖを印加する。これによって、読出し対象である選択メモリセル２のドレインに読出し電圧１Ｖが印加され、ソースが０Ｖに接地されるので、選択メモリセル２を流れる電流をセンスアンプで検知して読出しを行うことができる。
【０００４】
【非特許文献１】Ａｎｉｒｂａｎ  Ｒｏｙ他、“Ａ ＮＥＷ ＦＬＡＳＨ ＡＲＣＨＩＴＥＣＴＵＲＥ Ａ ５.８λ２ ＳＣＡＬＡＢＬＥ ＡＭＧ ＦＬＡＳＨ ＣＥＬＬ”、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、Ｐ６７、１９９７年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、仮想接地型のメモリセルアレイにおいては、任意の選択メモリセルを読み出す場合、選択メモリセルのソース側（第２ビット線側）に隣接する第２隣接メモリセルの電流の回り込みが第２隣接メモリセルの状態によって変動することから、第２隣接メモリセルの状態によって選択メモリセルのソース側のビット線の抵抗（以下、ソース抵抗と称する）が変動し、選択メモリセルの閾値電圧Ｖｔが影響を受ける（以下、この閾値電圧への影響を「仮想接地ノイズ」という）という問題があった。
【０００６】
電流の回り込みによるソース抵抗の変動について、上記従来技術における仮想接地ノイズを例に説明する。図７は、上記従来技術に係る仮想接地型メモリセルアレイの読出し動作時の電圧印加条件を示したものである。選択メモリセル２を読み出し対象として読み出す場合、選択メモリセルのソース側に隣接する第２隣接メモリセル４がＯＦＦの場合のソース抵抗をＲｂｌとすると、第２隣接メモリセル４がＯＮの場合はソース抵抗はＲｂｌ／２となる。即ち、第２隣接メモリセル４の閾値電圧Ｖｔの変化によりソース抵抗がＲｂｌ／２に変動する。それによって、選択メモリセル２のバックバイアスが変動し、選択メモリセル２の閾値電圧Ｖｔが変化する。よって、書き込みが完了した選択メモリセル２は、その後書き込まれる第２隣接メモリセル４の影響をうけて閾値電圧が変動することとなるので、第２隣接メモリセル４の書き込みが完了した後における選択メモリセル２の閾値電圧Ｖｔの分布は、その変動分だけ広がることになり、多値メモリ等の閾値電圧Ｖｔ分布が狭いことを要するメモリデバイスにおいて大きな問題となる。
【０００７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、選択メモリセルに対する隣接メモリセルの閾値電圧の変化による影響を低減することができる半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係る半導体記憶装置は、１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加する電圧印加手段と、選択された前記第２ビット線と前記第２隣接ビット線とを短絡する短絡手段と、を有することを第１の特徴とする。
【０００９】
上記特徴の本発明によれば、読み出し対象となる選択メモリセルの第２ビット線（ソース側）と第２隣接メモリセルの第２隣接ビット線とを短絡し、且つ、第２隣接ビット線に第２ビット線と同じ第２読み出し電圧を印加するので、ソース側の第２隣接メモリセルの閾値電圧Ｖｔの変化による仮想接地ノイズをほぼ抑えることができる。更に、選択メモリセルと反対側に第２隣接メモリセルと隣接するメモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を抑えることができ、従来技術に比べて仮想接地ノイズを低減できる。よって、仮想接地ノイズを抑制し、高精度に閾値電圧を制御できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となる。また、高精度の読出しが可能となる。
【００１０】
上記特徴の半導体記憶装置は、読み出し時において、選択された前記第２ビット線とは反対側の前記第２隣接ビット線に隣接する１以上のビット線に前記第２読み出し電圧を印加することを第２の特徴とする。
【００１１】
上記特徴の本発明によれば、隣接メモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を、更に効果的に抑えることが可能となる。
【００１２】
上記何れかの特徴の半導体記憶装置は、読み出し時において、前記電圧印加手段が、選択された前記第１ビット線に隣接する前記第２ビット線と反対側に隣接する第１隣接ビット線に前記第１読み出し電圧を印加し、前記短絡手段が、選択された前記第１ビット線と前記第１隣接ビット線とを短絡することを第３の特徴とする。
【００１３】
上記特徴の半導体記憶装置は、読み出し時において、選択された前記第１ビット線とは反対側の前記第１隣接ビット線に隣接する１以上のビット線に前記第１読み出し電圧を印加することを第４の特徴とする。
【００１４】
上記何れかの特徴の半導体記憶装置は、前記短絡手段は、前記ワード線方向にｎ個（ｎ≧１）おきに同一の制御線によってゲート同士が接続されていることを第５の特徴とする。
【００１５】
上記特徴の本発明によれば、制御線の本数を最小２本にまで抑えられ、且つ、効果的にソース抵抗を低減できる。
【００１６】
上記目的を達成するための本発明に係る半導体記憶装置は、１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなり、所定数のワード線単位でブロックを構成し、前記ブロック毎に、前記ブロック内の第１ビット線及び第２ビット線の端部にブロック選択トランジスタを備え、前記ブロック選択トランジスタが主ビット線に接続するように構成された半導体記憶装置であって、読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加する電圧印加手段と、選択された前記第２ビット線に接続される主ビット線と前記第２隣接ビット線に接続される主ビット線とを短絡する短絡手段と、を有することを第６の特徴とする。
【００１７】
上記特徴の本発明によれば、主ビット線にバイパストランジスタを設け、複数ブロックで共有することでチップ面積のオーバーヘッドを削減できる。更に、上記特徴の本発明によれば、読み出し対象となる選択メモリセルの第２ビット線（ソース側）と第２隣接メモリセルの第２隣接ビット線とを短絡し、且つ、第２隣接ビット線に第２ビット線と同じ第２読み出し電圧を印加するので、ソース側の第２隣接メモリセルの閾値電圧Ｖｔの変化による仮想接地ノイズをほぼ抑えることができる。また、選択メモリセルと反対側に第２隣接メモリセルと隣接するメモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を抑えることができ、従来技術に比べて仮想接地ノイズを低減できる。よって、仮想接地ノイズを抑制し、高精度に閾値電圧を制御できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となる。また、高精度の読出しが可能となる。
【００１８】
上記目的を達成するための本発明に係る半導体記憶装置は、１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなり、所定数のワード線単位でブロックを構成し、前記ブロック毎に、前記ブロック内の第１ビット線及び第２ビット線の端部にブロック選択トランジスタを備え、前記ブロック選択トランジスタが主ビット線に接続するように構成された半導体記憶装置であって、読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加する電圧印加手段と、選択された前記第２ビット線と前記第２隣接ビット線とを短絡する短絡手段と、を有することを第７の特徴とする。
【００１９】
上記特徴の本発明によれば、隣接メモリセルの閾値電圧Ｖｔの変化による影響を効果的に抑えることが可能となる。更に、上記特徴の本発明によれば、読み出し対象となる選択メモリセルの第２ビット線（ソース側）と第２隣接メモリセルの第２隣接ビット線とを短絡し、且つ、第２隣接ビット線に第２ビット線と同じ第２読み出し電圧を印加するので、ソース側の第２隣接メモリセルの閾値電圧Ｖｔの変化による仮想接地ノイズをほぼ抑えることができる。また、選択メモリセルと反対側に第２隣接メモリセルと隣接するメモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を抑えることができ、従来技術に比べて仮想接地ノイズを低減できる。よって、仮想接地ノイズを抑制し、高精度に閾値電圧を制御できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となる。また、高精度の読出しが可能となる。
【００２０】
上記第６または第７の特徴の半導体記憶装置は、読み出し時において、選択された前記第２ビット線とは反対側の第２隣接ビット線に隣接する１以上のビット線に前記第２読み出し電圧を印加することを第８の特徴とする。
【００２１】
上記特徴の本発明によれば、隣接メモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を、更に効果的に抑えることが可能となる。
【００２２】
上記第６〜第８の何れかの特徴の半導体記憶装置は、前記短絡手段は、前記ワード線方向にｎ個（ｎ≧１）おきに同一の制御線によってゲート同士が接続されていることを第９の特徴とする。
【００２３】
上記特徴の本発明によれば、制御線の本数を最小２本にまで抑えられ、且つ、効果的にソース抵抗を低減できる。
【００２４】
上記何れかの特徴の半導体記憶装置は、前記ワード線の一方端から前記ワード線方向に順に前記メモリセルの書き込みを行うことを第１０の特徴とする。
【００２５】
上記特徴の本発明によれば、ワード線の一方端からワード線方向に順番に書き込みを行うことにより、任意のメモリセルの書き込みを行う場合に、既にそのドレイン側の第１隣接メモリセルの閾値電圧Ｖｔが決まっていることから、第１隣接メモリセルの回り込み電流が一定となるので、第１隣接メモリセルの仮想接地ノイズの影響がなく、高精度に閾値電圧Ｖｔを制御できる。更に、任意のメモリセルを読み出す場合に、ドレイン側の第１隣接メモリセルとソース側の第２隣接メモリセルの両方の回り込み電流の影響を抑えられるので、高精度な読出し動作が可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２７】
〈第１実施形態〉
（仮想接地型のメモリセルアレイとバイパストランジスタの動作説明）
本発明装置の第１実施形態について、図１を基に説明する。図１は、本実施形態における本発明装置のアレイ構成を示している。本発明装置は、１つの第１電極と、１対の第２電極と、第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、第１電極の電位と電荷保持部の電荷蓄積量に応じて変化する第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えている。
【００２８】
更に、メモリセルアレイは仮想接地線型のアレイ構成を有し、ローカルビット線（第１ビット線及び第２ビット線に相当）ＬＢＬ０〜ＬＢＬ９が、隣接する２つのメモリセル間で共有されている。より詳細には、行方向に隣接する２つのメモリセル間で１つの第２電極同士を接続し、同一列にあるメモリセルの一方の第２電極を共通の第１ビット線に接続し、同一列にあるメモリセルの他方の第２電極を共通の第２ビット線に接続し、第１ビット線と第２ビット線を夫々交互に複数本配置している。ローカルビット線ＬＢＬ０〜ＬＢＬ９は、読み出し対象となるメモリセルの位置によって、第１ビット線となるか第２ビット線となるかが画定される。
【００２９】
図１は、仮想接地型のメモリセルアレイを複数ブロックに区分した内の１つのブロックについて表している。図１において、ブロック選択信号ＳＧ０、ＳＧ１は、ブロック選択トランジスタＴＢ０〜ＴＢ９を制御する。ワード線ＷＬ０〜ＷＬｎは、同一行にある各メモリセルの制御ゲートに接続されている。例えば、ワード線ＷＬ０によって同一行にあるメモリセルＭＣ００〜ＭＣ０７を選択した場合、ブロック選択信号ＳＧ０によって、メモリセルＭＣ００〜ＭＣ０３を選択し、ブロック選択トランジスタＴＢ０〜ＴＢ４を介してローカルビット線ＬＢＬ０〜ＬＢＬ４をグローバルビット線（主ビット線に相当）ＧＢＬ０〜ＧＢＬ４に接続する。同様に、ブロック選択信号ＳＧ１によって、メモリセルＭＣ０４〜ＭＣ０７を選択し、ブロック選択トランジスタＴＢ５〜ＴＢ９を介してローカルビット線ＬＢＬ５〜ＬＢＬ９をグローバルビット線ＧＢＬ０〜ＧＢＬ４に接続する。尚、グローバルビット線ＧＢＬ０〜ＧＢＬ４は、複数のブロックで共有されている。
【００３０】
バイパストランジスタＴＰ０〜ＴＰ７（短絡手段に相当）は、隣接するローカルビット線同士を電気的に接続するためのトランジスタである。本実施形態では、バイパストランジスタは、ワード線方向に１個おきにバイパスＴＲ制御信号により制御される。より具体的には、バイパストランジスタＴＰ０、ＴＰ２、ＴＰ４、ＴＰ６はバイパスＴＲ制御信号ＥＱ０により制御され、バイパストランジスタＴＰ１、ＴＰ３、ＴＰ５、ＴＰ７はバイパスＴＲ制御信号ＥＱ１により制御される。
【００３１】
次に、このメモリセルアレイ内で、メモリセルＭＣ０１を選択して読み出す場合の動作について説明する。
【００３２】
先ず、メモリセルＭＣ０１を選択するために、ブロック選択信号ＳＧ０をＯＮにし、ブロック選択トランジスタＴＢ０〜ＴＢ４を介してグローバルビット線ＧＢＬ０〜ＧＢＬ４をローカルビット線ＬＢＬ０〜ＬＢＬ４に接続する。続いて、ワード線ＷＬ０に読み出しゲート電圧Ｖｇを印加する。次に、選択された選択メモリセルＭＣ０１のドレインに読み出し電圧Ｖｒｄ（第１読み出し電圧に相当）を印加するために、グローバルビット線ＧＢＬ１に読み出し電圧Ｖｒｄを印加し、ソースを接地するためにグローバルビット線ＧＢＬ２を０Ｖ（第２読み出し電圧に相当）に接地する。本実施形態では、更に、グローバルビット線ＧＢＬ２〜４を０Ｖに接地する。そして、バイパスＴＲ選択信号ＥＱ０をＯＮにしてバイパストランジスタＴＰ０、ＴＰ２、ＴＰ４、ＴＰ６を導通し、隣接メモリセルＭＣ０２のドレイン（選択メモリセルＭＣ０１のソース）及びソースに接続されるローカルビット線ＬＢＬ２とローカルビット線ＬＢＬ３（第２隣接ビット線に相当）を短絡する。バイパスＴＲ選択信号ＥＱ１はＯＦＦにして、バイパストランジスタＴＰ１、ＴＰ３、ＴＰ５、ＴＰ７は短絡させない。以上の動作により、選択メモリセルＭＣ０１を流れる電流をグローバルビット線ＧＢＬ２に繋がるセンスアンプにより検出して読出しを行う。
【００３３】
尚、仮想接地型のメモリセルアレイにおいては、選択メモリセルを読み出す場合に、隣接メモリセルの閾値電圧の状態によって隣接メモリセルを介しての電流回り込みがある。読出し電圧を印加するドレイン側の隣接メモリセルの場合、回り込み電流によって選択メモリセルのドレインに接続するビット線を流れる読出し電流が減少するため、選択メモリセルの閾値電圧が影響を受ける。また、ソース側の隣接メモリセルの場合、回り込み電流によって選択メモリセルの読出し電流を０Ｖに接地する経路のソース抵抗が変動することにより、その分ソース抵抗によるバックバイアスの影響が変化し、選択メモリセルの閾値電圧が影響を受ける。以上のように、仮想接地型のメモリセルアレイにおいては、選択メモリセルを読み出す場合に、ドレイン側、ソース側いずれかの隣接メモリセルの状態変化によって閾値電圧が影響を受ける（以下、この閾値電圧への影響を「仮想接地ノイズ」という）。
【００３４】
（バイパストランジスタによるソース側仮想接地ノイズの低減効果説明）
次に、ソース側隣接メモリセルによる仮想接地ノイズの低減効果について説明する。図２は、上記図１に示す選択メモリセルＭＣ０１の読出し動作による電圧印加の状態を示しており、選択メモリセルＭＣ０１を流れるメモリセル電流Ｉｃｅｌｌ、選択メモリセルＭＣ０１のソース側に隣接する隣接メモリセルＭＣ０２或いはＭＣ０３を流れる電流をＩｌｅａｋで示している。また、バイパストランジスタから接地電圧までの各グローバルビット線ＧＢＬの抵抗値はブロック選択トランジスタやグローバルビット線を接地するためのトランジスタ等のオン抵抗や配線抵抗を含み、Ｒｂｌで表される。
【００３５】
このとき、ソース側の隣接メモリセルＭＣ０２の記憶状態によって閾値電圧が異なる場合について説明する。隣接メモリセルＭＣ０２の閾値電圧が高い場合、隣接メモリセルＭＣ０２を介して電流は流れない。このとき、バイパストランジスタＴＰ２はＯＮとなっており、メモリセル電流は、ローカルビット線ＬＢＬ２からブロック選択トランジスタＴＢ２を介してグローバルビット線ＧＢＬ２へ流れるのと同時に、ローカルビット線ＬＢＬ２からバイパストランジスタＴＰ２とブロック選択トランジスタＴＢ３を介してグローバルビット線ＧＢＬ３へ流れる。ここで、バイパストランジスタのオン抵抗がグローバルビット線の抵抗値Ｒｂｌより小さいとすれば、バイパストランジスタから接地電圧までの各グローバルビット線ＧＢＬの抵抗値は約Ｒｂｌ／２となる。
【００３６】
これに対し、隣接メモリセルＭＣ０２の閾値電圧が低い場合、ＭＣ０２を介して電流Ｉｌｅａｋが流れる。このとき、バイパストランジスタＴＰ２はＯＮとなっており、メモリセル電流は、ローカルビット線ＬＢＬ２からブロック選択トランジスタＴＢ２を介してグローバルビット線ＧＢＬ２へ流れるのと同時に、ローカルビット線ＬＢＬ２からバイパストランジスタＴＰ２及び隣接メモリセルＭＣ０２とブロック選択トランジスタＴＢ３を介してグローバルビット線ＧＢＬ３へ流れる。ここで、隣接メモリセルＭＣ０２の閾値電圧が低い場合のオン抵抗は、セルサイズの制約からバイパストランジスタのオン抵抗より高いため、グローバルビット線ＧＢＬ３へは主としてバイパストランジスタを介して電流が流れる。よって、各グローバルビット線ＧＢＬの抵抗値は、同様に、約Ｒｂｌ／２となる。
【００３７】
つまり、選択メモリセルＭＣ０２の閾値電圧が変化しても、バイパストランジスタによってバイパストランジスタから接地電圧までのソース抵抗が大きく変化しないため、選択メモリセルＭＣ０２による仮想接地ノイズはほぼ０に抑えられる。
【００３８】
次に、隣接メモリセルＭＣ０２のソース側に隣接するメモリセルＭＣ０３の閾値電圧が変化した場合について説明する。メモリセルＭＣ０３の閾値電圧が高い場合、メモリセルＭＣ０３を介して電流は流れない。このとき、バイパストランジスタＴＰ２はＯＮとなっており、隣接メモリセルＭＣ０２の場合と同様にバイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／２となる。これに対し、メモリセルＭＣ０３の閾値電圧が低い場合、メモリセルＭＣ０３を介してＩｌｅａｋが流れる。このとき、Ｉｌｅａｋはローカルビット線ＬＢＬ４からブロック選択トランジスタＴＢ４を介してグローバルビット線ＧＢＬ４へ流れるので、ソース抵抗は閾値電圧が高い場合の抵抗値約Ｒｂｌ／２に対してメモリセルＭＣ０３のオン抵抗と抵抗値Ｒｂｌの直列抵抗が並列に接続した抵抗値としてメモリセルＭＣ０３のオン抵抗が０としてもせいぜい約Ｒｂｌ／３である。よって、バイパストランジスタの効果により、メモリセルＭＣ０３の閾値電圧Ｖｔの変化によるバイパストランジスタから接地電圧までのソース抵抗の変化は最大でも約Ｒｂｌ／６となり、従来技術におけるソース抵抗の変化約Ｒｂｌ／２に対し、仮想接地ノイズを約１／３以下に抑えられる。
【００３９】
〈第２実施形態〉
（一方端からのプログラム＋バイパスＴＲの動作説明）
本発明装置の第２実施形態について図３を基に説明する。図３は、図１に示す本発明装置の書き込み順序と読出し時の電圧印加状態を示しており、ここでは、選択メモリセルのドレイン側の一方端からの書き込みによるドレイン側仮想接地ノイズの抑制方法について説明する。本実施形態では、書き込みは１つのブロック内においてドレイン側一方端から順番に行う。即ち、メモリセルＭＣ００→ＭＣ０１→ＭＣ０２→ＭＣ０３の順番にメモリセルアレイの各サブブロック（同じブロック選択信号ＳＧで選択されるメモリセルアレイ）内での書き込みの順番を規定する。これにより、選択メモリセルＭＣ０１を読み出す場合、隣接メモリセルＭＣ００の閾値電圧は必ず一定となるので、隣接メモリセルＭＣ００を介してのＩｌｅａｋは常に一定となり、読出し電流Ｉｒｅａｄは常に一定となる。このように、書き込み順序をドレイン側一方端からと規定することで、ドレイン側隣接メモリセルによる回り込み電流を常に一定にすることができ、仮想接地ノイズを完全に抑えることが可能となる。
【００４０】
以上から、図１に示す本発明装置では、ドレイン側の一方端からの書き込みを行うことにより、ドレイン側隣接メモリセルによる仮想接地ノイズを抑制でき、更に、バイパストランジスタにより、選択メモリセルのソース側の隣接メモリセルによる仮想接地ノイズを低減することが可能となる。よって、ドレイン側及びソース側の両方の隣接メモリセルによる仮想接地ノイズを抑制或いは低減できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となり、高精度に読出しを行うことが可能となる。
【００４１】
〈第３実施形態〉
（バイパスＴＲを４本の制御信号で制御する場合のアレイ構成）
本発明装置の第３実施形態について、図４を基に説明する。図４は、仮想接地型のメモリセルアレイを複数ブロックに区分した内の１つのブロックについて表している。図４に示すように、メモリセルＭＣ００〜ＭＣｎ７が行及び列方向にマトリクス状に配列してなり、ローカルビット線ＬＢＬ０〜ＬＢＬ８が隣接する２つのメモリセルで共有されている。ブロック選択トランジスタＴＢ０〜ＴＢ８はブロック選択信号ＳＧ０によって制御される。
【００４２】
本実施形態では、ブロック選択信号ＳＧ０によって、ブロック選択トランジスタＴＢ０〜ＴＢ８を介してローカルビット線ＬＢＬ０〜ＬＢＬ８を夫々グローバルビット線ＧＢＬ０〜ＧＢＬ８に接続する。グローバルビット線ＧＢＬ０〜ＧＢＬ８は、複数ブロックで共有されている。ワード線ＷＬ０〜ＷＬｎは、同一行にある各メモリセルの制御ゲートに接続されている。バイパストランジスタＴＰ０〜ＴＰ７は、ワード線方向に３個おきにバイパスＴＲ制御信号により制御される。具体的には、バイパストランジスタＴＰ０、ＴＰ４はバイパスＴＲ制御信号ＥＱ０により制御され、バイパストランジスタＴＰ１、ＴＰ５はバイパスＴＲ制御信号ＥＱ１により制御され、バイパストランジスタＴＰ２、ＴＰ６はバイパスＴＲ制御信号ＥＱ２により制御され、バイパストランジスタＴＰ３、ＴＰ７はバイパスＴＲ制御信号ＥＱ３により制御される。
【００４３】
次に、このメモリセルアレイ内で、メモリセルＭＣ０３選択して読み出す場合の動作について説明する。
【００４４】
先ず、メモリセルＭＣ０３を選択するためにブロック選択信号ＳＧ０をＯＮにし、ブロック選択トランジスタＴＢ０〜ＴＢ８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８をローカルビット線ＬＢＬ０〜ＬＢＬ８に接続する。続いて、ワード線ＷＬ０に読出しゲート電圧Ｖｇを印加する。次に、選択された選択メモリセルＭＣ０３のドレインに読み出し電圧Ｖｒｄを印加するために、グローバルビット線ＧＢＬ３に読み出し電圧Ｖｒｄを印加し、ソースを接地するためにグローバルビット線ＧＢＬ４を０Ｖに接地する。本実施形態では、更に、グローバルビット線ＧＢＬ５〜８を０Ｖに接地する。そして、バイパスＴＲ選択信号ＥＱ０、ＥＱ１、ＥＱ２をＯＮにしてバイパストランジスタＴＰ４、ＴＰ５、ＴＰ６を導通し、ソース側の隣接メモリセルに接続されるローカルビット線ＬＢＬ４、ＬＢＬ５、ＬＢＬ６、ＬＢＬ７を短絡する。バイパスＴＲ選択信号ＥＱ３はＯＦＦにして、バイパストランジスタＴＰ３は短絡させない。以上の動作により、選択メモリセルＭＣ０３を流れる電流をグローバルビット線ＧＢＬ３に繋がるセンスアンプにより検出して読出しを行う。
【００４５】
このとき、選択メモリセルＭＣ０３を読み出す場合のソース抵抗は、バイパストランジスタＴＰ４、ＴＰ５、ＴＰ６がＯＮとなっており、メモリセル電流は、ローカルビット線ＬＢＬ４からブロック選択トランジスタＴＢ４を介してグローバルビット線ＧＢＬ４へ流れる。同時に、メモリセル電流は、ローカルビット線ＬＢＬ４からバイパストランジスタＴＰ４とローカルビット線ＬＢＬ５とブロック選択トランジスタＴＢ５を介してグローバルビット線ＧＢＬ５へ流れ、ローカルビット線ＬＢＬ５からバイパストランジスタＴＰ５とローカルビット線ＬＢＬ６とブロック選択トランジスタＴＢ６を介してグローバルビット線ＧＢＬ６へ流れ、ローカルビット線ＬＢＬ６からバイパストランジスタＴＰ６とローカルビット線ＬＢＬ７とブロック選択トランジスタＴＢ７を介してグローバルビット線ＧＢＬ７に流れる。ここで、バイパストランジスタのオン抵抗がグローバルビット線の抵抗値Ｒｂｌより小さいとすれば、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／４となる。隣接メモリセルＭＣ０４、ＭＣ０５、ＭＣ０６の閾値電圧が変化した場合、いずれのセルの閾値電圧が変化しても、ソース抵抗はほぼ一定であり、仮想接地ノイズの影響を抑えられる。
【００４６】
メモリセルＭＣ０７の影響については、メモリセルＭＣ０７の閾値電圧が高い場合、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／４となる。ＭＣ０７の閾値電圧が低い場合のソース抵抗はせいぜい約Ｒｂｌ／５である。よって、メモリセルＭＣ０７の閾値電圧が変化したときのソース抵抗の変化は約Ｒｂｌ／２０以下と大幅に低減できる。
【００４７】
〈第４実施形態〉
（バイパスＴＲを２つのブロックで共有する場合のアレイ構成）
本発明装置の第４実施形態について、図５を基に説明する。図５は、本発明装置のアレイ構成を示しており、列方向（ビット線の延伸方向）に複数ブロックに区分された仮想接地型メモリセルアレイの内の２つのブロックについて表している。図５において、ブロック０及びブロック１は夫々、メモリセルＭＣ００〜ＭＣｎ７を行及び列方向にマトリクス状に配列してなる。ブロック０及びブロック１のローカルビット線ＬＢＬ０〜ＬＢＬ８は隣接する２つのメモリセルで共有されている。ブロック選択信号ＳＧ０は、ブロック０のブロック選択トランジスタＴＢ００〜ＴＢ０８を制御する。ブロック選択信号ＳＧ１は、ブロック１のブロック選択トランジスタＴＢ１０〜ＴＢ１８を制御する。ブロック選択信号ＳＧ０によって、ローカルビット線ＬＢＬ０〜ＬＢＬ８をブロック選択トランジスタＴＢ００〜ＴＢ０８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８に接続する。ブロック選択信号ＳＧ１によって、ローカルビット線ＬＢＬ０〜ＬＢＬ８をブロック選択トランジスタＴＢ１０〜ＴＢ１８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８に接続する。ワード線ＷＬ００〜ＷＬ０ｎ、ＷＬ１０〜ＷＬ１ｎは、同一行にある各メモリセルの制御ゲートに接続されている。バイパストランジスタＴＰ０〜ＴＰ７は、各グローバルビット線間を電気的に接続し、バイパストランジスタＴＰ０、ＴＰ２、ＴＰ４、ＴＰ６はバイパスＴＲ制御信号ＥＱ０により制御され、バイパストランジスタＴＰ１、ＴＰ３、ＴＰ５、ＴＰ７はバイパスＴＲ制御信号ＥＱ１により制御される。
【００４８】
次に、ブロック０のメモリセルＭＣ０３を選択して読み出す場合の動作について説明する。
【００４９】
先ず、メモリセルＭＣ０３を選択するために、ブロック選択信号ＳＧ０をＯＮにし、ブロック選択トランジスタＴＢ００〜ＴＢ０８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８をローカルビット線ＬＢＬ０〜ＬＢＬ８に接続する。続いて、ワード線ＷＬ００に読出しゲート電圧Ｖｇを印加する。次に、選択された選択メモリセルＭＣ０３のドレインに読み出し電圧Ｖｒｄを印加するために、グローバルビット線ＧＢＬ３に読み出し電圧Ｖｒｄを印加し、ソースを接地するためにグローバルビット線ＧＢＬ４を０Ｖに接地する。本実施形態では、更に、グローバルビット線ＧＢＬ５〜８を０Ｖに接地する。そして、バイパスＴＲ選択信号ＥＱ０をＯＮにしてバイパストランジスタＴＰ４を導通し、隣接メモリセルＭＣ０４のドレイン（選択メモリセルＭＣ０３のソース）及びソースに接続されるグローバルビット線ＧＢＬ４とＧＢＬ５を短絡する。バイパスＴＲ選択信号ＥＱ１はＯＦＦにして、バイパストランジスタＴＰ３は短絡させない。以上の動作により、ブロック０の選択メモリセルＭＣ０３を流れる電流をグローバルビット線ＧＢＬ３に繋がるセンスアンプにより検出して読出しを行う。
【００５０】
ブロック０の選択メモリセルＭＣ０３を読み出す場合のソース抵抗は、バイパストランジスタＴＰ４がＯＮとなっていることから、メモリセル電流は、ローカルビット線ＬＢＬ４からブロック選択トランジスタＴＢ０４を介してグローバルビット線ＧＢＬ４へ流れる。同時に、グローバルビット線ＧＢＬ４からパイパストランジスタＴＰ４を介してグローバルビット線ＧＢＬ５に流れる。ここで、バイパストランジスタのオン抵抗がグローバルビット線の抵抗値Ｒｂｌより小さいとすれば、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／２となる。バイパストランジスタＴＰ４により、隣接メモリセルＭＣ０４の閾値電圧が異なる場合でもソース抵抗はほぼ一定となり、仮想接地ノイズの影響を抑えられる。メモリセルＭＣ０５の影響については、メモリセルＭＣ０５の閾値電圧が高い場合、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／２となる。メモリセルＭＣ０５の閾値電圧が低い場合は、バイパストランジスタから接地電圧までのソース抵抗は、メモリセルＭＣ０５のオン抵抗が０としてもせいぜい約Ｒｂｌ／３である。よって、パイパストランジスタの効果により、メモリセルＭＣ０５の閾値電圧Ｖｔｎｏ変化によるバイパストランジスタから接地電圧までのソース抵抗の変化は最大でも約Ｒｂｌ／６となり、従来技術におけるソース抵抗の変化約Ｒｂｌ／２に対し、仮想接地ノイズを約１／３以下に抑えられる。
【００５１】
以上より、本発明装置に係るメモリセルアレイ構成では、高精度な読出しを実現できる。更に、バイパストランジスタを複数ブロックで共有することができるため、この場合にはチップサイズの増加を抑えることができる。
【００５２】
上記各実施形態では、読み出し対象として選択されたメモリセル（ＭＣ０１またはＭＣ０３）のソース側の第２ビット線とソース側に隣接するメモリセルの第２隣接ビット線とを短絡するとともに夫々に接地電圧を印加することで、ソース側の回り込み電流によるソース側の仮想接地線ノイズを低減できることについて説明したが、選択されたメモリセルのドレイン側の第１ビット線とドレイン側に隣接するメモリセルの第１ビット線（第１隣接ビット線）とを短絡するとともに読み出し電圧Ｖｒｄを夫々印加しているので、ドレイン側の回り込み電流によるドレイン側の仮想接地線ノイズについても低減できる効果がある。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る半導体記憶装置の第１実施形態におけるメモリセルアレイの概略構成を示す概略構成図
【図２】本発明に係る半導体記憶装置の第１実施形態における読み出し動作を説明する説明図
【図３】本発明に係る半導体記憶装置の第２実施形態における書き込み順序と読み出し時の電圧印加状態を示す説明図
【図４】本発明に係る半導体記憶装置の第３実施形態におけるメモリセルアレイの概略構成を示す概略構成図
【図５】本発明に係る半導体記憶装置の第４実施形態におけるメモリセルアレイの概略構成を示す概略構成図
【図６】従来技術に係る半導体記憶装置のメモリセルアレイの概略構成を示す概略構成図
【図７】従来技術に係る半導体記憶装置の読み出し動作を説明する説明図
【符号の説明】
【００５４】
ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３、ＭＣ０４、ＭＣ０５、ＭＣ０６、ＭＣ０７：メモリセル
ＷＬ０、ＷＬｎ：ワード線
ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、ＧＢＬ３：グローバルビット線
ＬＢＬ０、ＬＢＬ１、ＬＢＬ２、ＬＢＬ３、ＬＢＬ４、ＬＢＬ５、ＬＢＬ６、ＬＢＬ７、ＬＢＬ８、ＬＢＬ９：ローカルビット線
ＳＧ０、ＳＧ１：ブロック選択線
ＴＢ０、ＴＢ１、ＴＢ２、ＴＢ３、ＴＢ４、ＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８、ＴＢ９：ブロック選択用トランジスタ
ＴＰ０、ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＰ５、ＴＰ６、ＴＰ７：バイパストランジスタ
ＥＱ０、ＥＱ１、ＥＱ２、ＥＱ３：バイパスＴＲ制御信号
Ｖｒｄ：    ドレイン電圧
Ｖｇ：      ゲート電圧
Ｉｒｅａｄ：読出し電流
Ｉｃｅｌｌ：メモリセル電流
Ｉｌｅａｋ：隣接メモリセル回り込み電流
Ｒｂｌ    ：ソース抵抗
【図１】
2007149181.tif 000003
【図２】
2007149181.tif 000004
【図３】
2007149181.tif 000005
【図４】
2007149181.tif 000006
【図５】
2007149181.tif 000007
【図６】
2007149181.tif 000008
【図７】
2007149181.tif 000009
【手続補正書】
【提出日】平成19年2月16日(2007.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、
選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加し、選択された前記第１ビット線に隣接する前記第２ビット線と反対側に隣接する第１隣接ビット線に前記第１読み出し電圧を印加する電圧印加手段と、
選択された前記第２ビット線と前記第２隣接ビット線とを短絡する短絡手段と、を有し、
前記短絡手段は、隣接するビット線同士を電気的に接続するバイパストランジスタの複数と、前記バイパストランジスタの導通状態を制御する２本の制御線を備え、前記バイパストランジスタは、前記メモリセルアレイの各列に対応して設けられ、前記バイパストランジスタのゲート同士が前記ワード線方向に１個おきに同一の制御線によって接続されてなり、読み出し時において、前記制御線を制御することにより、選択された前記第１ビット線と前記第１隣接ビット線に接続された前記バイパストランジスタ、及び、選択された前記第２ビット線と前記第２隣接ビット線に接続された前記バイパストランジスタを導通させることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、所定数のワード線単位でブロックを構成し、前記ブロック毎に、前記ブロック内の第１ビット線及び第２ビット線の端部にブロック選択トランジスタを備え、前記ブロック選択トランジスタが主ビット線に接続するように構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記短絡手段は、前記バイパストランジスタが前記ブロックの各列に対応して複数設けられており、前記バイパストランジスタが、夫々、隣接する前記主ビット線同士を電気的に短絡するように構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
読み出し時において、前記第２隣接ビット線に隣接する選択された前記第２ビット線と反対側に隣接する１以上のビット線に、前記第２読み出し電圧を印加することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
読み出し時において、前記第１隣接ビット線に隣接する選択された前記第１ビット線と反対側に隣接する１以上のビット線に、前記第１読み出し電圧を印加することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ワード線の一方端から前記ワード線方向に順に前記メモリセルの書き込みを行うことを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、仮想接地線型のメモリセルアレイを備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話の高機能化やメモリカード、ファイル市場の用途拡大に伴い、フラッシュメモリの大容量化及び低コスト化が進められている。そこで、大容量化や低コスト化に対応するため、多値方式や仮想接地型のメモリセルアレイ方式といった実効セル面積の小さなデバイスが次々と開発されている。特に、仮想接地型のメモリセルアレイ方式は、回路の工夫により個々のメモリセルの面積を小さくすることができるため、同一プロセスで比較的チップ面積の小さなデバイスが実現できる。しかし、仮想接地型のメモリセルアレイ方式では、読み出し動作において隣接メモリセルからのリーク電流が無視できず、高速・高精度の読み出しを実現するためには様々な工夫が必要である。
【０００３】
仮想接地型のメモリセルアレイを用いたフラッシュメモリのひとつに、図６に示す仮想接地型のメモリセルアレイが提案されている（例えば、非特許文献１参照）。この仮想接地型のメモリセルアレイの読出し方法について説明する。メモリセル２を選択して読み出す場合、先ず、ＢＬＳＥＬｎに読み出し電圧Ｖｃｃを印加して選択メモリセル２を含むセグメントを選択する。続いて、ワード線ＷＬｉ+１に５Ｖを印加し、その他のワード線に０Ｖを印加する。引き続き、ビット線ＢＬｋに読出し電圧１Ｖを印加し、その他のビット線ＢＬ（ｋ＋１）、ＢＬ（ｋ＋２）、…を０Ｖに接地する。このとき、読出し電圧を読出しセル２のドレインに与えるためにＳＥＬｎ’に読み出し電圧Ｖｃｃを印加し、ＳＥＬｎに０Ｖを印加する。これによって、読出し対象である選択メモリセル２のドレインに読出し電圧１Ｖが印加され、ソースが０Ｖに接地されるので、選択メモリセル２を流れる電流をセンスアンプで検知して読出しを行うことができる。
【０００４】
【非特許文献１】Ａｎｉｒｂａｎ  Ｒｏｙ他、“Ａ ＮＥＷ ＦＬＡＳＨ ＡＲＣＨＩＴＥＣＴＵＲＥ Ａ ５.８λ２ ＳＣＡＬＡＢＬＥ ＡＭＧ ＦＬＡＳＨ ＣＥＬＬ”、Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、Ｐ６７、１９９７年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、仮想接地型のメモリセルアレイにおいては、任意の選択メモリセルを読み出す場合、選択メモリセルのソース側（第２ビット線側）に隣接する第２隣接メモリセルの電流の回り込みが第２隣接メモリセルの状態によって変動することから、第２隣接メモリセルの状態によって選択メモリセルのソース側のビット線の抵抗（以下、ソース抵抗と称する）が変動し、選択メモリセルの閾値電圧Ｖｔが影響を受ける（以下、この閾値電圧への影響を「仮想接地ノイズ」という）という問題があった。
【０００６】
電流の回り込みによるソース抵抗の変動について、上記従来技術における仮想接地ノイズを例に説明する。図７は、上記従来技術に係る仮想接地型メモリセルアレイの読出し動作時の電圧印加条件を示したものである。選択メモリセル２を読み出し対象として読み出す場合、選択メモリセルのソース側に隣接する第２隣接メモリセル４がＯＦＦの場合のソース抵抗をＲｂｌとすると、第２隣接メモリセル４がＯＮの場合はソース抵抗はＲｂｌ／２となる。即ち、第２隣接メモリセル４の閾値電圧Ｖｔの変化によりソース抵抗がＲｂｌ／２に変動する。それによって、選択メモリセル２のバックバイアスが変動し、選択メモリセル２の閾値電圧Ｖｔが変化する。よって、書き込みが完了した選択メモリセル２は、その後書き込まれる第２隣接メモリセル４の影響をうけて閾値電圧が変動することとなるので、第２隣接メモリセル４の書き込みが完了した後における選択メモリセル２の閾値電圧Ｖｔの分布は、その変動分だけ広がることになり、多値メモリ等の閾値電圧Ｖｔ分布が狭いことを要するメモリデバイスにおいて大きな問題となる。
【０００７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、選択メモリセルに対する隣接メモリセルの閾値電圧の変化による影響を低減することができる半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係る半導体記憶装置は、１つの第１電極と、１対の第２電極と、前記第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、読み出し時において、読み出し対象の選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、選択された前記第１ビット線に第１読み出し電圧を印加し、選択された前記第２ビット線に第２読み出し電圧を印加して、前記選択メモリセルに流れるメモリセル電流の大小を検知する読み出し回路と、選択された前記第２ビット線に隣接する前記第１ビット線と反対側に隣接する第２隣接ビット線に前記第２読み出し電圧を印加し、選択された前記第１ビット線に隣接する前記第２ビット線と反対側に隣接する第１隣接ビット線に前記第１読み出し電圧を印加する電圧印加手段と、選択された前記第２ビット線と前記第２隣接ビット線とを短絡する短絡手段と、を有し、前記短絡手段は、隣接するビット線同士を電気的に接続するバイパストランジスタの複数と、前記バイパストランジスタの導通状態を制御する２本の制御線を備え、前記バイパストランジスタは、前記メモリセルアレイの各列に対応して設けられ、前記バイパストランジスタのゲート同士が前記ワード線方向に１個おきに同一の制御線によって接続されてなり、読み出し時において、前記制御線を制御することにより、選択された前記第１ビット線と前記第１隣接ビット線に接続された前記バイパストランジスタ、及び、選択された前記第２ビット線と前記第２隣接ビット線に接続された前記バイパストランジスタを導通させることを第１の特徴とする。
【０００９】
上記特徴の本発明によれば、読み出し対象となる選択メモリセルの第２ビット線（ソース側）と第２隣接メモリセルの第２隣接ビット線とを短絡し、且つ、第２隣接ビット線に第２ビット線と同じ第２読み出し電圧を印加するので、ソース側の第２隣接メモリセルの閾値電圧Ｖｔの変化による仮想接地ノイズをほぼ抑えることができる。更に、選択メモリセルと反対側に第２隣接メモリセルと隣接するメモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を抑えることができ、従来技術に比べて仮想接地ノイズを低減できる。よって、仮想接地ノイズを抑制し、高精度に閾値電圧を制御できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となる。また、高精度の読出しが可能となる。
【００１０】
更に、上記特徴の本発明によれば、制御線の本数を２本に抑えられ、且つ、効果的にソース抵抗を低減できる。
【００１１】
上記特徴の本発明に係る半導体記憶装置は、前記メモリセルアレイが、所定数のワード線単位でブロックを構成し、前記ブロック毎に、前記ブロック内の第１ビット線及び第２ビット線の端部にブロック選択トランジスタを備え、前記ブロック選択トランジスタが主ビット線に接続するように構成されることを第２の特徴とする。
上記特徴の本発明に係る半導体記憶装置は、更に、前記短絡手段が、前記バイパストランジスタが前記ブロックの各列に対応して複数設けられており、前記バイパストランジスタが、夫々、隣接する前記主ビット線同士を電気的に短絡するように構成されていることを第３の特徴とする。
【００１２】
上記特徴の本発明によれば、主ビット線にバイパストランジスタを設け、複数ブロックで共有することでチップ面積のオーバーヘッドを削減できる。更に、上記特徴の本発明によれば、読み出し対象となる選択メモリセルの第２ビット線（ソース側）と第２隣接メモリセルの第２隣接ビット線とを短絡し、且つ、第２隣接ビット線に第２ビット線と同じ第２読み出し電圧を印加するので、ソース側の第２隣接メモリセルの閾値電圧Ｖｔの変化による仮想接地ノイズをほぼ抑えることができる。また、選択メモリセルと反対側に第２隣接メモリセルと隣接するメモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を抑えることができ、従来技術に比べて仮想接地ノイズを低減できる。よって、仮想接地ノイズを抑制し、高精度に閾値電圧を制御できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となる。また、高精度の読出しが可能となる。
【００１３】
上記特徴の本発明によれば、隣接メモリセルの閾値電圧Ｖｔの変化による影響を効果的に抑えることが可能となる。更に、上記特徴の本発明によれば、読み出し対象となる選択メモリセルの第２ビット線（ソース側）と第２隣接メモリセルの第２隣接ビット線とを短絡し、且つ、第２隣接ビット線に第２ビット線と同じ第２読み出し電圧を印加するので、ソース側の第２隣接メモリセルの閾値電圧Ｖｔの変化による仮想接地ノイズをほぼ抑えることができる。また、選択メモリセルと反対側に第２隣接メモリセルと隣接するメモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を抑えることができ、従来技術に比べて仮想接地ノイズを低減できる。よって、仮想接地ノイズを抑制し、高精度に閾値電圧を制御できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となる。また、高精度の読出しが可能となる。
【００１４】
上記何れかの特徴の半導体記憶装置は、読み出し時において、前記第２隣接ビット線に隣接する選択された前記第２ビット線と反対側に隣接する１以上のビット線に、前記第２読み出し電圧を印加することを第４の特徴とする。
上記何れかの特徴の半導体記憶装置は、読み出し時において、前記第１隣接ビット線に隣接する選択された前記第１ビット線と反対側に隣接する１以上のビット線に、前記第１読み出し電圧を印加することを第５の特徴とする。
【００１５】
上記特徴の本発明によれば、隣接メモリセルの閾値電圧Ｖｔの変化によるソース抵抗の変化を、更に効果的に抑えることが可能となる。
【００１６】
上記何れかの特徴の半導体記憶装置は、前記ワード線の一方端から前記ワード線方向に順に前記メモリセルの書き込みを行うことを第６の特徴とする。
【００１７】
上記特徴の本発明によれば、ワード線の一方端からワード線方向に順番に書き込みを行うことにより、任意のメモリセルの書き込みを行う場合に、既にそのドレイン側の第１隣接メモリセルの閾値電圧Ｖｔが決まっていることから、第１隣接メモリセルの回り込み電流が一定となるので、第１隣接メモリセルの仮想接地ノイズの影響がなく、高精度に閾値電圧Ｖｔを制御できる。更に、任意のメモリセルを読み出す場合に、ドレイン側の第１隣接メモリセルとソース側の第２隣接メモリセルの両方の回り込み電流の影響を抑えられるので、高精度な読出し動作が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００１９】
〈第１実施形態〉
（仮想接地型のメモリセルアレイとバイパストランジスタの動作説明）
本発明装置の第１実施形態について、図１を基に説明する。図１は、本実施形態における本発明装置のアレイ構成を示している。本発明装置は、１つの第１電極と、１対の第２電極と、第２電極から注入される電荷を蓄積して保持可能な電荷保持部とを有し、第１電極の電位と電荷保持部の電荷蓄積量に応じて変化する第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えている。
【００２０】
更に、メモリセルアレイは仮想接地線型のアレイ構成を有し、ローカルビット線（第１ビット線及び第２ビット線に相当）ＬＢＬ０〜ＬＢＬ９が、隣接する２つのメモリセル間で共有されている。より詳細には、行方向に隣接する２つのメモリセル間で１つの第２電極同士を接続し、同一列にあるメモリセルの一方の第２電極を共通の第１ビット線に接続し、同一列にあるメモリセルの他方の第２電極を共通の第２ビット線に接続し、第１ビット線と第２ビット線を夫々交互に複数本配置している。ローカルビット線ＬＢＬ０〜ＬＢＬ９は、読み出し対象となるメモリセルの位置によって、第１ビット線となるか第２ビット線となるかが画定される。
【００２１】
図１は、仮想接地型のメモリセルアレイを複数ブロックに区分した内の１つのブロックについて表している。図１において、ブロック選択信号ＳＧ０、ＳＧ１は、ブロック選択トランジスタＴＢ０〜ＴＢ９を制御する。ワード線ＷＬ０〜ＷＬｎは、同一行にある各メモリセルの制御ゲートに接続されている。例えば、ワード線ＷＬ０によって同一行にあるメモリセルＭＣ００〜ＭＣ０７を選択した場合、ブロック選択信号ＳＧ０によって、メモリセルＭＣ００〜ＭＣ０３を選択し、ブロック選択トランジスタＴＢ０〜ＴＢ４を介してローカルビット線ＬＢＬ０〜ＬＢＬ４をグローバルビット線（主ビット線に相当）ＧＢＬ０〜ＧＢＬ４に接続する。同様に、ブロック選択信号ＳＧ１によって、メモリセルＭＣ０４〜ＭＣ０７を選択し、ブロック選択トランジスタＴＢ５〜ＴＢ９を介してローカルビット線ＬＢＬ５〜ＬＢＬ９をグローバルビット線ＧＢＬ０〜ＧＢＬ４に接続する。尚、グローバルビット線ＧＢＬ０〜ＧＢＬ４は、複数のブロックで共有されている。
【００２２】
バイパストランジスタＴＰ０〜ＴＰ７（短絡手段に相当）は、隣接するローカルビット線同士を電気的に接続するためのトランジスタである。本実施形態では、バイパストランジスタは、ワード線方向に１個おきにバイパスＴＲ制御信号により制御される。より具体的には、バイパストランジスタＴＰ０、ＴＰ２、ＴＰ４、ＴＰ６はバイパスＴＲ制御信号ＥＱ０により制御され、バイパストランジスタＴＰ１、ＴＰ３、ＴＰ５、ＴＰ７はバイパスＴＲ制御信号ＥＱ１により制御される。
【００２３】
次に、このメモリセルアレイ内で、メモリセルＭＣ０１を選択して読み出す場合の動作について説明する。
【００２４】
先ず、メモリセルＭＣ０１を選択するために、ブロック選択信号ＳＧ０をＯＮにし、ブロック選択トランジスタＴＢ０〜ＴＢ４を介してグローバルビット線ＧＢＬ０〜ＧＢＬ４をローカルビット線ＬＢＬ０〜ＬＢＬ４に接続する。続いて、ワード線ＷＬ０に読み出しゲート電圧Ｖｇを印加する。次に、選択された選択メモリセルＭＣ０１のドレインに読み出し電圧Ｖｒｄ（第１読み出し電圧に相当）を印加するために、グローバルビット線ＧＢＬ１に読み出し電圧Ｖｒｄを印加し、ソースを接地するためにグローバルビット線ＧＢＬ２を０Ｖ（第２読み出し電圧に相当）に接地する。本実施形態では、更に、グローバルビット線ＧＢＬ２〜４を０Ｖに接地する。そして、バイパスＴＲ選択信号ＥＱ０をＯＮにしてバイパストランジスタＴＰ０、ＴＰ２、ＴＰ４、ＴＰ６を導通し、隣接メモリセルＭＣ０２のドレイン（選択メモリセルＭＣ０１のソース）及びソースに接続されるローカルビット線ＬＢＬ２とローカルビット線ＬＢＬ３（第２隣接ビット線に相当）を短絡する。バイパスＴＲ選択信号ＥＱ１はＯＦＦにして、バイパストランジスタＴＰ１、ＴＰ３、ＴＰ５、ＴＰ７は短絡させない。以上の動作により、選択メモリセルＭＣ０１を流れる電流をグローバルビット線ＧＢＬ２に繋がるセンスアンプにより検出して読出しを行う。
【００２５】
尚、仮想接地型のメモリセルアレイにおいては、選択メモリセルを読み出す場合に、隣接メモリセルの閾値電圧の状態によって隣接メモリセルを介しての電流回り込みがある。読出し電圧を印加するドレイン側の隣接メモリセルの場合、回り込み電流によって選択メモリセルのドレインに接続するビット線を流れる読出し電流が減少するため、選択メモリセルの閾値電圧が影響を受ける。また、ソース側の隣接メモリセルの場合、回り込み電流によって選択メモリセルの読出し電流を０Ｖに接地する経路のソース抵抗が変動することにより、その分ソース抵抗によるバックバイアスの影響が変化し、選択メモリセルの閾値電圧が影響を受ける。以上のように、仮想接地型のメモリセルアレイにおいては、選択メモリセルを読み出す場合に、ドレイン側、ソース側いずれかの隣接メモリセルの状態変化によって閾値電圧が影響を受ける（以下、この閾値電圧への影響を「仮想接地ノイズ」という）。
【００２６】
（バイパストランジスタによるソース側仮想接地ノイズの低減効果説明）
次に、ソース側隣接メモリセルによる仮想接地ノイズの低減効果について説明する。図２は、上記図１に示す選択メモリセルＭＣ０１の読出し動作による電圧印加の状態を示しており、選択メモリセルＭＣ０１を流れるメモリセル電流Ｉｃｅｌｌ、選択メモリセルＭＣ０１のソース側に隣接する隣接メモリセルＭＣ０２或いはＭＣ０３を流れる電流をＩｌｅａｋで示している。また、バイパストランジスタから接地電圧までの各グローバルビット線ＧＢＬの抵抗値はブロック選択トランジスタやグローバルビット線を接地するためのトランジスタ等のオン抵抗や配線抵抗を含み、Ｒｂｌで表される。
【００２７】
このとき、ソース側の隣接メモリセルＭＣ０２の記憶状態によって閾値電圧が異なる場合について説明する。隣接メモリセルＭＣ０２の閾値電圧が高い場合、隣接メモリセルＭＣ０２を介して電流は流れない。このとき、バイパストランジスタＴＰ２はＯＮとなっており、メモリセル電流は、ローカルビット線ＬＢＬ２からブロック選択トランジスタＴＢ２を介してグローバルビット線ＧＢＬ２へ流れるのと同時に、ローカルビット線ＬＢＬ２からバイパストランジスタＴＰ２とブロック選択トランジスタＴＢ３を介してグローバルビット線ＧＢＬ３へ流れる。ここで、バイパストランジスタのオン抵抗がグローバルビット線の抵抗値Ｒｂｌより小さいとすれば、バイパストランジスタから接地電圧までの各グローバルビット線ＧＢＬの抵抗値は約Ｒｂｌ／２となる。
【００２８】
これに対し、隣接メモリセルＭＣ０２の閾値電圧が低い場合、ＭＣ０２を介して電流Ｉｌｅａｋが流れる。このとき、バイパストランジスタＴＰ２はＯＮとなっており、メモリセル電流は、ローカルビット線ＬＢＬ２からブロック選択トランジスタＴＢ２を介してグローバルビット線ＧＢＬ２へ流れるのと同時に、ローカルビット線ＬＢＬ２からバイパストランジスタＴＰ２及び隣接メモリセルＭＣ０２とブロック選択トランジスタＴＢ３を介してグローバルビット線ＧＢＬ３へ流れる。ここで、隣接メモリセルＭＣ０２の閾値電圧が低い場合のオン抵抗は、セルサイズの制約からバイパストランジスタのオン抵抗より高いため、グローバルビット線ＧＢＬ３へは主としてバイパストランジスタを介して電流が流れる。よって、各グローバルビット線ＧＢＬの抵抗値は、同様に、約Ｒｂｌ／２となる。
【００２９】
つまり、選択メモリセルＭＣ０２の閾値電圧が変化しても、バイパストランジスタによってバイパストランジスタから接地電圧までのソース抵抗が大きく変化しないため、選択メモリセルＭＣ０２による仮想接地ノイズはほぼ０に抑えられる。
【００３０】
次に、隣接メモリセルＭＣ０２のソース側に隣接するメモリセルＭＣ０３の閾値電圧が変化した場合について説明する。メモリセルＭＣ０３の閾値電圧が高い場合、メモリセルＭＣ０３を介して電流は流れない。このとき、バイパストランジスタＴＰ２はＯＮとなっており、隣接メモリセルＭＣ０２の場合と同様にバイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／２となる。これに対し、メモリセルＭＣ０３の閾値電圧が低い場合、メモリセルＭＣ０３を介してＩｌｅａｋが流れる。このとき、Ｉｌｅａｋはローカルビット線ＬＢＬ４からブロック選択トランジスタＴＢ４を介してグローバルビット線ＧＢＬ４へ流れるので、ソース抵抗は閾値電圧が高い場合の抵抗値約Ｒｂｌ／２に対してメモリセルＭＣ０３のオン抵抗と抵抗値Ｒｂｌの直列抵抗が並列に接続した抵抗値としてメモリセルＭＣ０３のオン抵抗が０としてもせいぜい約Ｒｂｌ／３である。よって、バイパストランジスタの効果により、メモリセルＭＣ０３の閾値電圧Ｖｔの変化によるバイパストランジスタから接地電圧までのソース抵抗の変化は最大でも約Ｒｂｌ／６となり、従来技術におけるソース抵抗の変化約Ｒｂｌ／２に対し、仮想接地ノイズを約１／３以下に抑えられる。
【００３１】
〈第２実施形態〉
（一方端からのプログラム＋バイパスＴＲの動作説明）
本発明装置の第２実施形態について図３を基に説明する。図３は、図１に示す本発明装置の書き込み順序と読出し時の電圧印加状態を示しており、ここでは、選択メモリセルのドレイン側の一方端からの書き込みによるドレイン側仮想接地ノイズの抑制方法について説明する。本実施形態では、書き込みは１つのブロック内においてドレイン側一方端から順番に行う。即ち、メモリセルＭＣ００→ＭＣ０１→ＭＣ０２→ＭＣ０３の順番にメモリセルアレイの各サブブロック（同じブロック選択信号ＳＧで選択されるメモリセルアレイ）内での書き込みの順番を規定する。これにより、選択メモリセルＭＣ０１を読み出す場合、隣接メモリセルＭＣ００の閾値電圧は必ず一定となるので、隣接メモリセルＭＣ００を介してのＩｌｅａｋは常に一定となり、読出し電流Ｉｒｅａｄは常に一定となる。このように、書き込み順序をドレイン側一方端からと規定することで、ドレイン側隣接メモリセルによる回り込み電流を常に一定にすることができ、仮想接地ノイズを完全に抑えることが可能となる。
【００３２】
以上から、図１に示す本発明装置では、ドレイン側の一方端からの書き込みを行うことにより、ドレイン側隣接メモリセルによる仮想接地ノイズを抑制でき、更に、バイパストランジスタにより、選択メモリセルのソース側の隣接メモリセルによる仮想接地ノイズを低減することが可能となる。よって、ドレイン側及びソース側の両方の隣接メモリセルによる仮想接地ノイズを抑制或いは低減できることから、多値を実現するための高精度な閾値電圧Ｖｔの制御が可能となり、高精度に読出しを行うことが可能となる。
【００３３】
〈第３実施形態〉
（バイパスＴＲを４本の制御信号で制御する場合のアレイ構成）
本発明装置の第３実施形態について、図４を基に説明する。図４は、仮想接地型のメモリセルアレイを複数ブロックに区分した内の１つのブロックについて表している。図４に示すように、メモリセルＭＣ００〜ＭＣｎ７が行及び列方向にマトリクス状に配列してなり、ローカルビット線ＬＢＬ０〜ＬＢＬ８が隣接する２つのメモリセルで共有されている。ブロック選択トランジスタＴＢ０〜ＴＢ８はブロック選択信号ＳＧ０によって制御される。
【００３４】
本実施形態では、ブロック選択信号ＳＧ０によって、ブロック選択トランジスタＴＢ０〜ＴＢ８を介してローカルビット線ＬＢＬ０〜ＬＢＬ８を夫々グローバルビット線ＧＢＬ０〜ＧＢＬ８に接続する。グローバルビット線ＧＢＬ０〜ＧＢＬ８は、複数ブロックで共有されている。ワード線ＷＬ０〜ＷＬｎは、同一行にある各メモリセルの制御ゲートに接続されている。バイパストランジスタＴＰ０〜ＴＰ７は、ワード線方向に３個おきにバイパスＴＲ制御信号により制御される。具体的には、バイパストランジスタＴＰ０、ＴＰ４はバイパスＴＲ制御信号ＥＱ０により制御され、バイパストランジスタＴＰ１、ＴＰ５はバイパスＴＲ制御信号ＥＱ１により制御され、バイパストランジスタＴＰ２、ＴＰ６はバイパスＴＲ制御信号ＥＱ２により制御され、バイパストランジスタＴＰ３、ＴＰ７はバイパスＴＲ制御信号ＥＱ３により制御される。
【００３５】
次に、このメモリセルアレイ内で、メモリセルＭＣ０３選択して読み出す場合の動作について説明する。
【００３６】
先ず、メモリセルＭＣ０３を選択するためにブロック選択信号ＳＧ０をＯＮにし、ブロック選択トランジスタＴＢ０〜ＴＢ８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８をローカルビット線ＬＢＬ０〜ＬＢＬ８に接続する。続いて、ワード線ＷＬ０に読出しゲート電圧Ｖｇを印加する。次に、選択された選択メモリセルＭＣ０３のドレインに読み出し電圧Ｖｒｄを印加するために、グローバルビット線ＧＢＬ３に読み出し電圧Ｖｒｄを印加し、ソースを接地するためにグローバルビット線ＧＢＬ４を０Ｖに接地する。本実施形態では、更に、グローバルビット線ＧＢＬ５〜８を０Ｖに接地する。そして、バイパスＴＲ選択信号ＥＱ０、ＥＱ１、ＥＱ２をＯＮにしてバイパストランジスタＴＰ４、ＴＰ５、ＴＰ６を導通し、ソース側の隣接メモリセルに接続されるローカルビット線ＬＢＬ４、ＬＢＬ５、ＬＢＬ６、ＬＢＬ７を短絡する。バイパスＴＲ選択信号ＥＱ３はＯＦＦにして、バイパストランジスタＴＰ３は短絡させない。以上の動作により、選択メモリセルＭＣ０３を流れる電流をグローバルビット線ＧＢＬ３に繋がるセンスアンプにより検出して読出しを行う。
【００３７】
このとき、選択メモリセルＭＣ０３を読み出す場合のソース抵抗は、バイパストランジスタＴＰ４、ＴＰ５、ＴＰ６がＯＮとなっており、メモリセル電流は、ローカルビット線ＬＢＬ４からブロック選択トランジスタＴＢ４を介してグローバルビット線ＧＢＬ４へ流れる。同時に、メモリセル電流は、ローカルビット線ＬＢＬ４からバイパストランジスタＴＰ４とローカルビット線ＬＢＬ５とブロック選択トランジスタＴＢ５を介してグローバルビット線ＧＢＬ５へ流れ、ローカルビット線ＬＢＬ５からバイパストランジスタＴＰ５とローカルビット線ＬＢＬ６とブロック選択トランジスタＴＢ６を介してグローバルビット線ＧＢＬ６へ流れ、ローカルビット線ＬＢＬ６からバイパストランジスタＴＰ６とローカルビット線ＬＢＬ７とブロック選択トランジスタＴＢ７を介してグローバルビット線ＧＢＬ７に流れる。ここで、バイパストランジスタのオン抵抗がグローバルビット線の抵抗値Ｒｂｌより小さいとすれば、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／４となる。隣接メモリセルＭＣ０４、ＭＣ０５、ＭＣ０６の閾値電圧が変化した場合、いずれのセルの閾値電圧が変化しても、ソース抵抗はほぼ一定であり、仮想接地ノイズの影響を抑えられる。
【００３８】
メモリセルＭＣ０７の影響については、メモリセルＭＣ０７の閾値電圧が高い場合、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／４となる。ＭＣ０７の閾値電圧が低い場合のソース抵抗はせいぜい約Ｒｂｌ／５である。よって、メモリセルＭＣ０７の閾値電圧が変化したときのソース抵抗の変化は約Ｒｂｌ／２０以下と大幅に低減できる。
【００３９】
〈第４実施形態〉
（バイパスＴＲを２つのブロックで共有する場合のアレイ構成）
本発明装置の第４実施形態について、図５を基に説明する。図５は、本発明装置のアレイ構成を示しており、列方向（ビット線の延伸方向）に複数ブロックに区分された仮想接地型メモリセルアレイの内の２つのブロックについて表している。図５において、ブロック０及びブロック１は夫々、メモリセルＭＣ００〜ＭＣｎ７を行及び列方向にマトリクス状に配列してなる。ブロック０及びブロック１のローカルビット線ＬＢＬ０〜ＬＢＬ８は隣接する２つのメモリセルで共有されている。ブロック選択信号ＳＧ０は、ブロック０のブロック選択トランジスタＴＢ００〜ＴＢ０８を制御する。ブロック選択信号ＳＧ１は、ブロック１のブロック選択トランジスタＴＢ１０〜ＴＢ１８を制御する。ブロック選択信号ＳＧ０によって、ローカルビット線ＬＢＬ０〜ＬＢＬ８をブロック選択トランジスタＴＢ００〜ＴＢ０８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８に接続する。ブロック選択信号ＳＧ１によって、ローカルビット線ＬＢＬ０〜ＬＢＬ８をブロック選択トランジスタＴＢ１０〜ＴＢ１８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８に接続する。ワード線ＷＬ００〜ＷＬ０ｎ、ＷＬ１０〜ＷＬ１ｎは、同一行にある各メモリセルの制御ゲートに接続されている。バイパストランジスタＴＰ０〜ＴＰ７は、各グローバルビット線間を電気的に接続し、バイパストランジスタＴＰ０、ＴＰ２、ＴＰ４、ＴＰ６はバイパスＴＲ制御信号ＥＱ０により制御され、バイパストランジスタＴＰ１、ＴＰ３、ＴＰ５、ＴＰ７はバイパスＴＲ制御信号ＥＱ１により制御される。
【００４０】
次に、ブロック０のメモリセルＭＣ０３を選択して読み出す場合の動作について説明する。
【００４１】
先ず、メモリセルＭＣ０３を選択するために、ブロック選択信号ＳＧ０をＯＮにし、ブロック選択トランジスタＴＢ００〜ＴＢ０８を介してグローバルビット線ＧＢＬ０〜ＧＢＬ８をローカルビット線ＬＢＬ０〜ＬＢＬ８に接続する。続いて、ワード線ＷＬ００に読出しゲート電圧Ｖｇを印加する。次に、選択された選択メモリセルＭＣ０３のドレインに読み出し電圧Ｖｒｄを印加するために、グローバルビット線ＧＢＬ３に読み出し電圧Ｖｒｄを印加し、ソースを接地するためにグローバルビット線ＧＢＬ４を０Ｖに接地する。本実施形態では、更に、グローバルビット線ＧＢＬ５〜８を０Ｖに接地する。そして、バイパスＴＲ選択信号ＥＱ０をＯＮにしてバイパストランジスタＴＰ４を導通し、隣接メモリセルＭＣ０４のドレイン（選択メモリセルＭＣ０３のソース）及びソースに接続されるグローバルビット線ＧＢＬ４とＧＢＬ５を短絡する。バイパスＴＲ選択信号ＥＱ１はＯＦＦにして、バイパストランジスタＴＰ３は短絡させない。以上の動作により、ブロック０の選択メモリセルＭＣ０３を流れる電流をグローバルビット線ＧＢＬ３に繋がるセンスアンプにより検出して読出しを行う。
【００４２】
ブロック０の選択メモリセルＭＣ０３を読み出す場合のソース抵抗は、バイパストランジスタＴＰ４がＯＮとなっていることから、メモリセル電流は、ローカルビット線ＬＢＬ４からブロック選択トランジスタＴＢ０４を介してグローバルビット線ＧＢＬ４へ流れる。同時に、グローバルビット線ＧＢＬ４からパイパストランジスタＴＰ４を介してグローバルビット線ＧＢＬ５に流れる。ここで、バイパストランジスタのオン抵抗がグローバルビット線の抵抗値Ｒｂｌより小さいとすれば、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／２となる。バイパストランジスタＴＰ４により、隣接メモリセルＭＣ０４の閾値電圧が異なる場合でもソース抵抗はほぼ一定となり、仮想接地ノイズの影響を抑えられる。メモリセルＭＣ０５の影響については、メモリセルＭＣ０５の閾値電圧が高い場合、バイパストランジスタから接地電圧までのソース抵抗は約Ｒｂｌ／２となる。メモリセルＭＣ０５の閾値電圧が低い場合は、バイパストランジスタから接地電圧までのソース抵抗は、メモリセルＭＣ０５のオン抵抗が０としてもせいぜい約Ｒｂｌ／３である。よって、パイパストランジスタの効果により、メモリセルＭＣ０５の閾値電圧Ｖｔｎｏ変化によるバイパストランジスタから接地電圧までのソース抵抗の変化は最大でも約Ｒｂｌ／６となり、従来技術におけるソース抵抗の変化約Ｒｂｌ／２に対し、仮想接地ノイズを約１／３以下に抑えられる。
【００４３】
以上より、本発明装置に係るメモリセルアレイ構成では、高精度な読出しを実現できる。更に、バイパストランジスタを複数ブロックで共有することができるため、この場合にはチップサイズの増加を抑えることができる。
【００４４】
上記各実施形態では、読み出し対象として選択されたメモリセル（ＭＣ０１またはＭＣ０３）のソース側の第２ビット線とソース側に隣接するメモリセルの第２隣接ビット線とを短絡するとともに夫々に接地電圧を印加することで、ソース側の回り込み電流によるソース側の仮想接地線ノイズを低減できることについて説明したが、選択されたメモリセルのドレイン側の第１ビット線とドレイン側に隣接するメモリセルの第１ビット線（第１隣接ビット線）とを短絡するとともに読み出し電圧Ｖｒｄを夫々印加しているので、ドレイン側の回り込み電流によるドレイン側の仮想接地線ノイズについても低減できる効果がある。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る半導体記憶装置の第１実施形態におけるメモリセルアレイの概略構成を示す概略構成図
【図２】本発明に係る半導体記憶装置の第１実施形態における読み出し動作を説明する説明図
【図３】本発明に係る半導体記憶装置の第２実施形態における書き込み順序と読み出し時の電圧印加状態を示す説明図
【図４】本発明に係る半導体記憶装置の第３実施形態におけるメモリセルアレイの概略構成を示す概略構成図
【図５】本発明に係る半導体記憶装置の第４実施形態におけるメモリセルアレイの概略構成を示す概略構成図
【図６】従来技術に係る半導体記憶装置のメモリセルアレイの概略構成を示す概略構成図
【図７】従来技術に係る半導体記憶装置の読み出し動作を説明する説明図
【符号の説明】
【００４６】
ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３、ＭＣ０４、ＭＣ０５、ＭＣ０６、ＭＣ０７：メモリセル
ＷＬ０、ＷＬｎ：ワード線
ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、ＧＢＬ３：グローバルビット線
ＬＢＬ０、ＬＢＬ１、ＬＢＬ２、ＬＢＬ３、ＬＢＬ４、ＬＢＬ５、ＬＢＬ６、ＬＢＬ７、ＬＢＬ８、ＬＢＬ９：ローカルビット線
ＳＧ０、ＳＧ１：ブロック選択線
ＴＢ０、ＴＢ１、ＴＢ２、ＴＢ３、ＴＢ４、ＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８、ＴＢ９：ブロック選択用トランジスタ
ＴＰ０、ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＰ５、ＴＰ６、ＴＰ７：バイパストランジスタ
ＥＱ０、ＥＱ１、ＥＱ２、ＥＱ３：バイパスＴＲ制御信号
Ｖｒｄ：    ドレイン電圧
Ｖｇ：      ゲート電圧
Ｉｒｅａｄ：読出し電流
Ｉｃｅｌｌ：メモリセル電流
Ｉｌｅａｋ：隣接メモリセル回り込み電流
Ｒｂｌ    ：ソース抵抗