(57)【要約】集積回路が、テストモードを含み、当該回路における一時レジスタを介してもたらされるモード選択データコードに応じて、複数のモードのうちの一つにおいて動作するように、フィールドにおいて再構成され得る。一つの実施例において、集積回路が、複数のモードのうちの一つにおいて動作するように構成される、再構成可能な集積回路を含んでいる。前記再構成可能な集積回路は、一時的な使用のためのデータを記憶するレジスタを含んでおり、前記再構成可能な回路の各動作モードは、モード選択データコードに応じて選択可能である。インタフェイス回路は、前記再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路に前記モード選択データコードをもたらす。選択回路は、前記インタフェイス回路がモード選択データを前記再構成可能な集積回路に渡すことを可能にする。前記選択回路は、また、前記レジスタへの一連のデータ書き込みが前記モード選択データコードに対応する場合を検出し、それに応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する。
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【特許請求の範囲】
【請求項１】
複数のモードのうちの一つにおいて動作するように構成されると共に、一時的な使用のためにデータを記憶するレジスタを含んでおり、各モードが、モード選択データコードに応じて選択可能である再構成可能な集積回路と、
前記再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路に前記モード選択データコードをもたらすインタフェイス回路と、
前記モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にし、前記レジスタへの一連のデータ書き込みが、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路と
を有する集積回路の装置。
【請求項２】
前記再構成可能な集積回路が、ユニバーサル非同期受信器／送信器である請求項１に記載の装置。
【請求項３】
前記レジスタが、前記複数のモードのうちの複数において共通に使用される請求項１に記載の装置。
【請求項４】
前記再構成可能な集積回路がユニバーサル非同期受信器／送信器であり、前記レジスタがスクラッチパッドレジスタである請求項３に記載の装置。
【請求項５】
前記再構成可能な集積回路が、フィールドプログラマブルゲートアレイである請求項１に記載の装置。
【請求項６】
前記選択回路は、前記レジスタへの前記一連のデータ書き込みが前記集積回路のためのテストモードに対応する場合を更に検出する請求項１に記載の装置。
【請求項７】
前記選択回路は、前記レジスタへの前記一連のデータ書き込みが前記集積回路のためのモードをイネーブルする命令に対応する場合を更に検出する請求項１に記載の装置。
【請求項８】
前記選択回路は、前記レジスタへの前記一連のデータ書き込みが前記集積回路のためのモードをディスエーブルする命令に対応する場合を更に検出する請求項１に記載の装置。
【請求項９】
前記再構成可能な集積回路がユニバーサル非同期受信器／送信器であると共に、前記レジスタがスクラッチパッドレジスタであり、前記ユニバーサル非同期受信器／送信器が、前記モード選択データによって選択され得る複数のサイズのうちの一つを有する、拡張可能なＦＩＦＯ含む請求項１に記載の装置。
【請求項１０】
前記再構成可能な集積回路はユニバーサル非同期受信器／送信器であり、前記レジスタがスクラッチパッドレジスタであると共に、前記選択回路は、前記レジスタへの前記一連のデータ書き込みが、前記集積回路のためのモードをディスエーブルする命令に対応する場合を更に検出する請求項１に記載の装置。
【請求項１１】
前記再構成可能な集積回路はユニバーサル非同期受信器／送信器であり、前記レジスタがスクラッチパッドレジスタであると共に、前記ユニバーサル非同期受信器／送信器は、前記モード選択データによってイネーブルされるフロー制御回路を有する請求項１に記載の装置。
【請求項１２】
前記再構成可能な集積回路はユニバーサル非同期受信器／送信器であり、前記レジスタがスクラッチパッドレジスタであると共に、前記ユニバーサル非同期受信器／送信器は、前記モード選択データによって選択され得る複数のサイズのうちの一つを有する、拡張可能なＦＩＦＯ含み、且つ、前記ユニバーサル非同期受信器／送信器は、前記モード選択データによってイネーブルされると共に、前記ＦＩＦＯの少なくとも一つのフロー状態を示すフロー制御回路を有する請求項１に記載の装置。
【請求項１３】
パラレルデータバスと、前記パラレルデータバスを介して、前記ユニバーサル非同期受信器／送信器に通信態様で結合されるＣＰＵとを更に含む請求項１２に記載の装置。
【請求項１４】
前記インタフェイス回路が、前記ＣＰＵとの通信のために前記ユニバーサル非同期受信器／送信器を前記パラレルデータバスに結合すると共に、前記ユニバーサル非同期受信器／送信器が、前記レジスタへの前記一連のデータ書き込みを検出するために前記選択回路によって使用されるキーコードを記憶する不揮発性メモリを更に含む請求項１３に記載の装置。
【請求項１５】
複数のモードのうちの一つにおいて動作するように構成されると共に、一時的にデータを記憶するための記憶手段を含み、各モードが、モード選択データコードに応じて選択可能である再構成可能な集積回路と、
前記再構成可能な集積回路に電気的に接続される、前記再構成可能な集積回路に前記モード選択データコードをもたらすためのインタフェイス手段と、
前記モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にすると共に、前記レジスタへの一連のデータ書き込みが前記モード選択データコードに対応する場合を検出し、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成するための手段と
を有する集積回路の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本デバイスは概して、様々なＣＰＵ及び周辺回路を伴う用途のための、集積回路デバイスと、特に二者択一モードにおいて動作させるように再構成され得る（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）集積回路装置とに関する。
【０００２】
【従来の技術】
プログラマブル集積回路デバイスは、ディジタルハードウエアの設計において重要な役割を長年に渡って果たしてきた。その大部分は、多様な用途に対して構成され得る汎用チップである。当該集積回路デバイスのいくつかは、例えば、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、消去可能読み出し専用メモリ（ＥＰＲＯＭ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びマスクプログラマブルゲートアレイ（ＭＰＧＡ）を含んでいる。
【０００３】
ＦＰＧＡは特に、書き込み可能なばかりでなく、ハードウエアでほとんどいかなるディジタル回路も実現し得る集積回路デバイスを実際コンピューティング（ｃｏｍｐｕｔｉｎｇ）している。ＦＰＧＡは、集積回路製造設備を必要とすることなく、チップ上に論理構造を直接構成する機能をエンドユーザにもたらす。ＦＰＧＡは、異なる“ハードウエアプログラム”を単にロードすることによっても再書き込みがなされ得る。前記ＦＰＧＡの当該再書き込み機能は、必要なときに前記実現態様をダイナミックに再構成するフレキシビリティを保持しながら、専用ハードウエアをシミュレーティングする機能を備える多くの処理アルゴリズムを実現することを容易化する。しかしながら、再書き込みには時間がかかると共に、用途によっては、ＦＰＧＡの使用は高価となり得る。
【０００４】
コンピューティングにおいて使用される他の集積回路デバイスには、ユニバーサル非同期受信器／送信器（ｕｎｉｖｅｒｓａｌ  ａｓｙｎｃｈｒｏｎｏｕｓ  ｒｅｃｅｉｖｅｒ／ｔｒａｎｓｍｉｔｔｅｒ（ＵＡＲＴ））デバイスがある。ＵＡＲＴは、ディジタルデータのパラレル・シリアル変換を行うデータ通信デバイスである。ＵＡＲＴは、ローカルＣＰＵのようなパラレルＩ／Ｏデバイスと、ＰＯＴＳモデム又は他の伝送線のようなシリアルＩ／Ｏデバイスとの間で受信データを変換することによって、パラレル形態とシリアル形態との間で通信する。ほとんどの従来のＵＡＲＴデバイスは、選択されたボーレート（ｂａｕｄ  ｒａｔｅ）で動作するようにプログラミングされ得ると共に、より新世代のＵＡＲＴは、より大規模なＦＩＦＯの容量と、改善された（要求される再試行（ｒｅｔｒｙ）回数がより少なく、内部ＦＩＦＯが満たされるか又は空にされるための待機（ｗａｉｔ）回数がより少ない）フロー制御とに大いに起因して、より効率的にデータ通信を処理する。しかしながら、前記ＵＡＲＴのほとんどのハードウエアコネクションは、前記デバイスが出荷される前に工場で固定されてしまうため、多くの用途に対して、フィールドにおいてＵＡＲＴデバイスの機能を再書き込みすることは問題となり得る。
【０００５】
【発明が解決しようとする課題】
追加のハードウエア又は費用を足すことなく、二者択一モードで動作するように、フィールドにおいて再構成することが可能な集積回路の装置を有することは、非常に所望されるであろう。
【０００６】
本発明の様々な態様は、フィールドにおける集積回路デバイス機能を再構成するための取り組みを促すことに向けられている。本発明は、多くの実現態様及び用途において具現化され、そのうちのいくつかが以下に要約されている。
【０００７】
【課題を解決するための手段】
本発明の実施例によれば、集積回路の装置は、複数のモードのうちの一つにおいて動作するように構成される、再構成可能な集積回路を含んでいる。前記再構成可能な集積回路は、一時的な使用のためにデータを記憶するレジスタを含んでおり、前記再構成可能な回路の各動作モードは、モード選択データコードに応じて選択可能である。インタフェイス回路は、前記再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路に前記モード選択データコードをもたらす。選択回路は、前記インタフェイス回路がモード選択データを前記再構成可能な集積回路に渡すことを可能にする。前記選択回路は、また、前記レジスタへの一連のデータ書き込みが前記モード選択データコードに対応する場合を検出し、それに応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する。
【０００８】
本発明の、更なる特定の実現態様は、前記選択回路及び前記レジスタが動作モード選択データコードを検出しない場合、前記集積回路を再構成する不正な（ｕｎａｕｔｈｏｒｉｚｅｄ）試行を防止するセキュリティ機能をもたらす。
【０００９】
上記要約は、本発明の全ての実現態様又はそれぞれ示されている実施例を記載することを目的とするものではない。更に特定して以下示される図面及び詳細な説明は、これらの実施例を例示している。
【００１０】
本発明は、添付図面に関する本発明の様々な実施例の以下の詳細な説明を考慮して、更に完全に理解されてもよい。
【００１１】
本発明は、様々な変形例及び代わりの形態に適しているが、それらの特定の例は、図面における例によって示されており、詳細に記載されるであろう。しかしながら、本発明が、記載されている特定の実施例に限定されないことは理解されるべきである。逆に、本発明は、従属請求項によって規定される、本発明の範囲内の、全ての変形例、等価な例、及び代替例をカバーしているべきである。
【００１２】
本発明は概して、テストモードを含み、当該回路内の一時レジスタにおいてもたらされるモード選択データコードに応じて、複数のモードのうちの一つにおいて動作する再構成可能な集積回路に向けられる。本発明は、必ずしも限定されないが、ＵＡＲＴ及びＦＰＧＡデバイスに対して特に有利となる。ＰＬＤ及びＭＰＧＡのような他の再構成可能な集積回路も有利となる。本発明は当該回路に限定されないが、本発明の様々な態様の評価は、当該用途を用いた様々な実施例についての議論を通じて、最もよくもたらされる。
【００１３】
本発明の実施例によれば、集積回路の装置は、複数のモードのうちの一つにおいて動作するように構成される、プログラマブルチップ及びセミプログラマブル（ｓｅｍｉ−ｐｒｏｇｒａｍｍａｂｌｅ）チップの一部として機能イネーブルされた回路を含んでいる。特に、前記機能イネーブルされた回路は、一時的な使用のためにデータを記憶するためのスクラッチパッドレジスタ（ｓｃｒａｔｃｈｐａｄ  ｒｅｇｉｓｔｅｒ）を含んでおり、前記機能イネーブルされた回路の各機能（又は動作モード）は、前記モード選択データコードに応じて選択可能である。前記機能イネーブルされた回路は、前記モード選択データコードを自身にもたらす。選択回路は、前記スクラッチパッドレジスタへの一連のデータ書き込みが、前記機能イネーブルされた回路の、選択された機能をイネーブルするための命令に対応する場合を検出する。用途例において、前記スクラッチパッドレジスタへの前記連続したデータ書き込みは、前記機能イネーブルされた回路を、前記アドレスマップスペース（ａｄｄｒｅｓｓ  ｍａｐ  ｓｐａｃｅ）を拡大させるように再構成する。
【００１４】
他の実施例において、前記機能イネーブルされた回路は、フロー制御回路をイネーブルするための命令を受信するためにスクラッチパッドレジスタを使用するＵＡＲＴ回路となる。前記フロー制御回路は、通信中にＵＡＲＴの内部ＦＩＦＯを通じて渡されるデータに対するフローの状態を示す。様々な実現態様において、ＵＡＲＴの前記フローの状態は、以下のうちの一つ又はそれ以上の状態を含んでいる。すなわち、前記シリアル通信回路の前記ＦＩＦＯレジスタは満杯か空か、前記送信／受信レジスタは高閾値レベルに達しているか低閾値レベルに達しているか、又は、例えば前記ＦＩＦＯがオーバーフローしたことによってエラーは発生しているか若しくは不正なデータが前記ＦＩＦＯから引き出されたことによってエラーは発生しているかである。関連する実施例において、前記スクラッチパッドは、拡張可能なＦＩＦＯでＵＡＲＴを動作させるための命令を受信する。
【００１５】
他の特定の実施例において、前記集積回路装置は更に、パラレルデータバスを介して、前記機能イネーブルされた回路に通信態様で結合されているＣＰＵを含んでいる。フラッシュメモリ又はＥＰＲＯＭのような不揮発性メモリは、前記レジスタへの前記一連のデータ書き込みを検出するために、選択回路によって使用されるキーコードを記憶する。
【００１６】
【発明の実施の形態】
この場合図面によれば、図１は、本発明の実施例によると、モード選択データコードに応じて再構成可能な集積回路を含む集積回路デバイスの装置１００のブロック図である。当該例において、装置１００は、テストモードにおいて動作させるため、又は当該フィールドにおいてイネーブルされる、一つ又はそれ以上の一連の機能で動作させるために集積回路を構成している。
【００１７】
当該特定の実施例において、装置１００は、パラレルデータバス１２０を介して、ＵＡＲＴ回路１３０及びフィールドプログラマブルゲートアレイ（ＦＰＧＡ（ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ））１４０に通信態様で結合されているＣＰＵ１１０を含んでいる。ＣＰＵ１１０は、回路１３０及び１４０とそれぞれ通信するために、アドレス、データ、及び制御信号をもたらすメモリ管理ユニット（ｍｅｍｏｒｙ  ｍａｎａｇｅｍｅｎｔ  ｕｎｉｔ）（図示略）を含むように構成されている。当該例において、ＵＡＲＴ回路１３０及びＦＰＧＡ１４０はそれぞれ、パラレルデータバス１２０を介して何れかの回路によって受信されるモード選択データコードに依存する、異なるモードにおいて動作させるように再構成可能である。
【００１８】
一つの実施例において、ＵＡＲＴ回路１３０は、一時記憶レジスタ１３２まで受信されるモード選択データコードに応じて、テストモード又は異なる動作モードの何れかにおいて動作する。当該特定の例において、レジスタ１３２は、データのバイトを一時的に記憶すると共に取り出すスクラッチパッドレジスタである。選択回路１３４は、前記モード選択データをＣＰＵ１１０からスクラッチパッドレジスタ１３２に転送する。前記モード選択データは、モード選択コードに対応する、レジスタ１３２への一連のデータ書き込み、又はＵＡＲＴ回路１３０の機能をイネーブル若しくはディスイネーブルする命令として、選択回路１３４を通じて渡される。ＣＰＵ１１０は、レジスタ１３２への連続した書き込みを送信することによってＵＡＲＴ回路１３０を再構成するためのキーコード（又はモード選択コード）を送信する。選択回路１３４は、レジスタ１３２への連続したデータ書き込みをモニタリングし、どの機能がイネーブル／ディスエーブルされるか、又はＵＡＲＴ回路１３０がテストモードに遷移すべきかどうかを判断する。一つの用途例において、“ＤＥ−Ｂ０−０１”の連続した書き込みは、ＵＡＲＴの拡張可能なフロー制御回路をイネーブルする。
【００１９】
他の実施例において、レジスタ１３２への連続した書き込みは、より多くのアドレスマップスペースをもたらすためにマップスペースを“折り畳む（ｆｏｌｄ）”ことによってＦＩＦＯのためのアドレスマップスペースを増加させるようにＵＡＲＴ回路１３０を再構成する。アドレスマップの各々の“折り畳み”により、前記アドレスマップスペースは倍増する。
【００２０】
他の実施例において、レジスタ１３２への連続した書き込みは、ＵＡＲＴをテストモード又は診断モードの何れかに遷移させる、異なるコードに対応する。
【００２１】
他の実施例において、ＦＰＧＡ回路１４０は、異なるモードにおいて動作させるように当該回路１４０を再構成する選択回路１４４及び一時レジスタ１４２を含むように構成される。先行して議論されたＵＡＲＴ回路１３０の例と同様に、選択回路１４４は、前記モード選択データをＣＰＵ１１０から共通レジスタ１４２に転送する。モード選択コードに対応して、前記モード選択データは、レジスタ１４２への一連のデータ書き込みとして、選択回路１４４を通じて渡される。当該例において、前記モード選択コードは、ＦＰＧＡ回路１４０内のディスエーブルされている特定の論理回路を、イネーブル又は保持させる命令である。ＣＰＵ１１０は、レジスタ１４２への連続した書き込みを送信することによってＦＰＧＡ回路１４０を再構成するためのキーコードを送信する。選択回路１４４は、レジスタ１４２への前記連続した書き込みをモニタリングし、どの論理回路がイネーブルされるか、又はディスエーブルされたままかを判断する。
【００２２】
この場合図２によれば、有限状態回路（ＦＳＭ（ｆｉｎｉｔｅ  ｓｔａｔｅ  ｍａｃｈｉｎｅ））２００の図が、本発明の他の実施例による、モード選択データを一時レジスタに書き込むプロセスを示している。後続する例のために、モード選択データコードの例として二つの部分のコードが使用されている。しかしながら、前記モード選択コードは、必ずしも二つの部分のコードに限定されるものではなく、先行して記載された様々な回路を再構成するための命令を参照している長さを変えるコードを含み得る。
【００２３】
当該例において、ＦＳＭ２００の状態２０２で、前記データがレジスタ１３２に書き込まれているとき、選択回路１３４は、二つの部分のモード選択コード（例えば、Ｍ（１）及びＭ（２））のうちの第一の部分を検出するために、データ書き込みをモニタリングしている。初期状態において、選択回路１３４及びレジスタ１３２は、書き込まれたデータ（前記モード選択コードの第一の部分を示している）が正しいこと（すなわち、ＤＡＴＡ＝Ｍ（１））を確認する。前記コードの第一の部分が正しいものと確認されると、ＦＳＭ２００は、状態２０４に遷移し、レジスタ１３２及び回路１３４が、前記書き込まれたデータ（前記モード選択コードの第二の部分を示している）は正しいこと（すなわち、ＤＡＴＡ＝Ｍ（２））をモニタリングすると共に確認する。前記二つの部分のコードのうちの第二の部分が正しいものと確認されるまで、状態２０４におけるモニタリングは継続する。当該例において、前記二つの部分のコードが正しいものと確認されると、ＦＳＭ２００は状態２０６に遷移する。状態２０６において、レジスタ１３２及び回路１３４は、前記ＵＡＲＴ回路の第一の機能をイネーブルするための前記正しいモード選択コードを受信しているため、ＵＡＲＴ回路１３０の第一の機能がイネーブルされる。第一の機能をイネーブルした後、ＦＳＭ２００は、状態２０６から状態２１２に遷移し、レジスタ１３２及び回路１３４が、二つの部分のコード（Ｍ１及びＭ２）をリセットする。前記二つの部分のコードをリセットした後、ＦＳＭ２００は、状態２１２から状態２０２に遷移し、新たなモード選択コードのためのモニタリングを再開する。
【００２４】
関連した実施例において、状態２０８で、レジスタ１３２及び回路１３４が前記正しいモード選択コードを受信する際、ＵＡＲＴ回路１３０の第三の機能はイネーブルされる。前記機能がイネーブルされると、ＦＳＭ２００は状態２１２に遷移してから状態２０２に遷移し、レジスタ１３２及び回路１３４がそれぞれ、前記二つの部分のコードをリセットし、それから新たなモード選択コードのためのモニタリングが開始される。
【００２５】
他の実施例において、レジスタ１３２及び回路１３４は、テストモード（例えば、ＤＡＴＡ＝Ｍ（Ｔ））において動作するように、前記機能イネーブルされた回路を再構成するためのモード選択コードを、モニタリングすると共に確認する。状態２０２及び２０４において前記テストモードコードを確認する際（ＤＡＴＡ＝Ｍ（Ｔ））、前記機能イネーブルされた回路は、状態２１０における前記テストモードに再構成される。前記テストモードに再構成された後、ＦＳＭ２００は、状態２１０から状態２１２に遷移して前記二つの部分のコードをリセットし、それから状態２０２に遷移してレジスタ１３２へのデータ書き込みをモニタリングし始める。当該例において、選択回路１３４が、新たなモードにおいて動作させるように、前記機能イネーブルされた回路を再構成する他のモード選択コードを検出するまで、当該機能イネーブルされた回路はテストモードに保持される。
【００２６】
上記の例のほとんどにおいて、機能イネーブルされた回路は、不正な再構成を防止するためのセキュリティ機能を有している。特定の実施例において、前記選択回路及び前記レジスタが、状態２０２又は状態２０４の何れかにおいて、識別可能なモード選択データコードを検出しない（すなわち、ＤＡＴＡがＭ（２）、Ｍ（Ｔ）、又はＭ（３）と一致しない）場合、機能イネーブルされた回路は再構成され得ない。当該実施例において、状態２０２と状態２０４との両方で前記コードの何れの部分も正しいものと確認されない場合、ＦＳＭ２００は状態２０４から状態２１２に遷移するので、Ｍ（１）及びＭ（２）がそれぞれ初期状態にリセットされる。状態２０２において、モード選択データコードがレジスタ１３２に書き込まれることに対する、選択回路１３４におけるモニタリングは再開される。
【００２７】
上記実施例のうちのいくつかは、市販品として入手可能なＵＡＲＴデバイスを、上記動作を包含させるように修正することによって実現され得る。当該市販品として入手可能なコンポーネント及びその動作モードに関する、より詳細な説明については、製品仕様書第８５３−１５８５−２３０６１号（２０００年１月３１日）及び第８５３−１０７８−１９９７１号（１９９８年９月４日）が参照されてもよく、ＵＡＲＴ型番ＳＣＣ２６９１ＡＣ１Ａ２８及びＳＣ２６Ｃ９２Ａ１Ａがそれぞれフィリップスセミコンダクタ社から市販品として入手可能であり、本明細書において参考に実装される。
【００２８】
本発明は複数の特定の実施例に関して記載されている一方で、当業者は、請求の範囲において示されている本発明の範囲からはずれることなく、多くの変形例が可能であることを認識しているであろう。
【図面の簡単な説明】
【図１】本発明の実施例による、モード選択コードに応じる少なくとも一つの再構成可能な集積回路を含む集積回路デバイスの装置のブロック図を示している。
【図２】本発明の他の実施例による、一時レジスタへのモード選択データ書き込みを表す有限状態回路図を示している。
【図１】
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【図２】
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【国際公開パンフレット】
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2004520664.tif 000016
2004520664.tif 000017
【国際公開パンフレット（コレクトバージョン）】
2004520664.tif 000018
【国際調査報告】
2004520664.tif 000019
2004520664.tif 000020
2004520664.tif 000021