(57)【要約】集積回路ＩＣにおけるバージョンを特徴づける装置と方法であって，その際に集積回路ＩＣの各バージョンを表す特徴は，少なくとも１つの個々に調節可能なバイナリ信号ＢＳの形式でレジスタＲに書き込まれ，かつレジスタＲから読み出し可能である。その際に集積回路ＩＣは，複数のマスク面Ｍ１からＭ５から構成されており，その際に各調節可能なバイナリ信号ＢＳについて，集積回路の全てのマスク面Ｍ１からＭ５を通って少なくとも１つの可能な導通路Ｌ２が形成されている。バイナリ信号は，全てのマスク面を通る少なくとも１つの導通路が導通または中断されているかに従って調節可能であって，その際に，少なくとも１つの導通路を介して調節されたバイナリ信号をレジスタに書き込む手段が設けられている。その際には，かかる方法または装置は，制御装置によって駆動シーケンスを制御する場合にも使用される。【選択図】図３
2004507902.tif 000002
【特許請求の範囲】
【請求項１】
集積回路におけるバージョンを特徴づける装置であって，その際に前記集積回路の前記各バージョンを表す特徴は，少なくとも１つの個々に調節可能なバイナリ信号の形式でレジスタに書き込まれ，かつ前記レジスタから読み出し可能である前記装置において，
前記集積回路は，複数のマスク面を有し，かつ各調節可能なバイナリ信号のために，前記集積回路の全てのマスク面を通して少なくとも１つの可能な導通路が設けられており，
その際に，前記バイナリ信号は，全てのマスク面を通る前記少なくとも１つの導通路が導通または中断されていても，調節可能であって，
その際に，前記少なくとも１つの導通路を介して調節されたバイナリ信号を前記レジスタに書き込む手段が設けられていることを特徴とする，集積回路のバージョンを特徴づける装置。
【請求項２】
前記レジスタが前記集積回路内に統合されており，かつ，特にシリアルのインターフェイスと結合されており，該インターフェイスを介して前記レジスタから前記特徴が読み出し可能であることを特徴とする，請求項１に記載の装置。
【請求項３】
前記導通路は，一番上および一番下のマスク面内に終端接点を有しており，
その際に，前記終端接点に異なる電位が印加されることを特徴とする，請求項１に記載の装置。
【請求項４】
前記導通路は，切換え手段，特にトランジスタと接続されており，
および前記切換え手段は，前記レジスタと接続されており，
その際に，前記導通路が導通または中断されているかに従って前記切換え手段が制御され，
およびそれに従って対応するバイナリ信号が接続を介して前記レジスタに書き込まれることを特徴とする，請求項１に記載の装置。
【請求項５】
前記切換え手段は，トランジスタとして形成されており，
および前記トランジスタの制御端子は，構成素子，特に負荷または電流源を介して，供給電圧と接続されていることを特徴とする，請求項４に記載の装置。
【請求項６】
前記切換え手段は，トランジスタとして形成されており，
該トランジスタと前記レジスタの接続は，さらに構成素子，特に負荷または電流源を介して，供給電圧と接続されていることを特徴とする請求項４に記載の装置。
【請求項７】
少なくとも２つの可能な導通路が，結合手段，特に論理ゲートと接続されており，
および前記結合手段は，前記レジスタと接続されており，
その際に前記バイナリ信号は，前記結合手段と前記レジスタとの接続を介して前記レジスタに書き込まれることを特徴とする，請求項１に記載の装置。
【請求項８】
請求項１に記載の装置を備える制御装置であって，
その際に前記制御装置は，予め設定可能なプログラムおよび／またはデータにより，特に車両内の駆動シーケンスを制御する前記制御装置において，
前記レジスタを読み出して特徴を評価し，および集積回路のバージョンに従って，前記駆動シーケンスを制御する前記プログラムおよび／またはデータを設定および／または適合させる手段が設けられていることを特徴とする，制御装置。
【請求項９】
集積回路のバージョンを特徴づける方法であって，その際に前記集積回路の前記各バージョンを表す特徴が，少なくとも１つの個別に調節可能なバイナリ信号の形式でレジスタに書き込まれ，および前記レジスタから読み出し可能である，前記方法において，
前記集積回路は，複数のマスク面を有し，および前記各調節可能なバイナリ信号のために，前記集積回路の全てのマスク面を通って，少なくとも１つの可能な導通路が形成され，
その際に，前記バイナリ信号は，前記全てのマスク面を通る前記少なくとも１つの導通路が導通または中断されるかに従って調節され，
その際に，前記少なくとも１つの導通路を介して調節されたバイナリ信号が前記レジスタに書き込まれることを特徴とする，集積回路のバージョンを特徴づける方法。
【請求項１０】
その際に前記集積回路は，予め設定可能なプログラムおよび／またはデータを用いて，特に車両内の駆動シーケンスを制御するために用いられる，請求項９に記載の方法において，
前記特徴が前記レジスタから読み出されて評価され，
および前記特徴に相当する前記集積回路の前記バージョンに従って，前記駆動シーケンスを制御するためのプログラムおよび／またはデータが予め設定および／または適合されることを特徴とする，方法。
【発明の詳細な説明】
【０００１】
従来の技術
本発明は，請求項の上位概念に記載の集積回路におけるバージョンを特徴づける装置と方法であって，その際に集積回路の各バージョンを表す特徴は，少なくとも１つの個別に調節可能なバイナリ信号の形式でレジスタへ書き込まれ，およびレジスタから読み出し可能である，前述の装置と方法，および特に車両において駆動シーケンスを制御する際に使用するための制御装置と方法に基づいている。
【０００２】
集積回路は，その開発の過程の中で，またそのシリーズ生産の間で，若しくは様々な変形例において，所定の，特に電気的な特性を変化させる回路変化，いわゆるリデザインを受ける。その際にアプリケーション若しくはシリーズの使用において，どのバージョンステップが使用されるかを知ることが重要である。その際に，例えば回路自体または梱包にプリントすることにより形成される集積回路の視覚的な識別子は，一義的な区別を保証するには十分でないことが多く，また中間バージョンをカバーしていない。
【０００３】
特にエンジン制御装置のための集積回路においては，バージョン識別子を外部から読み取ることのできる装置または方法が知られている。その際に，バージョンステップ，従って該当するデザインステップに関する情報は，レジスタに固定的に格納されており，その内容は，読み取り指令によってシリアルのインターフェイスを介して読み出すことができる。その際に，このレジスタの内容は，バージョンに従って物理的に変更可能に調節することができる。
【０００４】
さらに，ＥＰ０７９１８３６Ａ１には，上述した集積回路に従った少なくとも１つの配置，特に導体プレートを有する電子装置が示されている。この導体プレートは，例えばレジスタセルと組み合わせられたスイッチまたはジャンパーのような物理的に変更可能なメモリを有している。スイッチまたはジャンパーをセットし，それに伴ってレジスタセルをアースまたは供給電圧に接続することによって，導体プレートに関する，例えばタイプ，バージョン番号および修正度のような，種々の情報は，サービスエンジニアによって手動で物理的に調節可能となり，かつシリアルのインターフェイスを介して読み出すことができる。
【０００５】
この方法または装置が複数のマスク面を有する集積回路で使用された場合には，どのマスク面においてでも，各変化について新しいバージョンを手動で調節しなければならない。マスク変化の場合の自動的な変更は，設定されておらず，そのため従来技術で挙げられた方法は，調節エラーによる高いエラーの可能性を有することとなる。
【０００６】
スイッチ位置に関して極めて簡単に変更が可能であることは，集積回路が何の変化も受けていない場合でも，バージョン識別子における変化も許すこととなる。しかし，安全上の理由から，バージョン識別子に関して所定の変更できない一義性が与えられるべきである。
【０００７】
従って，従来技術では，これら問題に関しては，好適な結果を提供できないことが明らかにされている。従って，集積回路に，変化と識別子を確実かつ一義的に対応づけることが可能であるように特徴づける可能性を付与し，その際に，この識別可能性は，比較的わずかな手間によって，柔軟性を有するべきである。
【０００８】
発明の利点
本発明は，集積回路のバージョンを特徴づける装置と方法に基づいており，その際に集積回路の各バージョンを表す特徴は，少なくとも１つの個別に調節可能なバイナリ信号の形式でレジスタに書き込まれ，かつレジスタから読み出し可能である。本発明に基づく集積回路は，少なくとも２つのマスク面を有しているので，各調節可能なバイナリ信号について，集積回路の全てのマスク面を通って少なくとも１つの可能な導通路が形成され，その際にバイナリ信号は，全てのマスク面を通る少なくとも１つの導通路が導通または中断されているかに従って，調節可能であって，その際に，少なくとも１つの導通路を介して調節されたバイナリ信号をレジスタへ書き込む手段が設けられていることが好ましい。
【０００９】
その場合の利点は，それぞれ該当するマスク面内の変化のみでバージョン識別子の変更が可能なことである。その際に，各マスク面内の変化は，自動的に受け継がれるので，エラー可能性は，各マスク面のレイアウト形成の段階に限定され，さらに後続の独立したバージョン調整においては存在しない。なぜなら，それぞれ変更すべき１つまたは複数のマスク面の調節後は，簡単な手動のバージョン変更は，不可能であるからである。
【００１０】
レジスタが，好ましくは集積回路自体に統合されており，かつインターフェイスと接続されており，このインターフェイスを介してレジスタから特徴が読み出し可能である場合に，さらに簡略化が得られ，その際にインターフェイス自体を集積回路内に備えることもできる。それによって，好適な方法で極めてコンパクトかつ極めて柔軟に取り扱うことのできるバージョン識別子を得ることができる。
【００１１】
本発明に基づいて導体路に，一番上および一番下のマスク面内の終端接点が設けられ，その際に，これら終端接点に異なる電位が印加される場合には，極めて簡単な方法でバイナリ信号を生成または調節することができる。
【００１２】
導体路は，切換え手段，特にトランジスタと接続されており，その際に切換え手段自体は，レジスタと接続されており，かつ導体路が導通または中断されているかに従って，切換え手段は，それに従って該当するバイナリ信号がレジスタへ書き込まれるように制御されることが好ましい。
【００１３】
その際に，切換え手段，特にトランジスタの制御端子は，構成素子，特に負荷または電流源を介して，切換え手段，特にトランジスタとレジスタの接続と同様に，該当するバイナリ信号を各レジスタセルへ書き込むために供給電圧と接続されている。
【００１４】
さらに，バイナリ信号を形成する可能性を増大させるために，少なくとも２つの可能な導通路が結合手段，特に論理ゲートと接続されており，かつ結合手段自体は，レジスタと接続されており，その際にバイナリ信号が結合手段とレジスタとの接続を介してレジスタに書き込まれると効果的である。
【００１５】
本発明に基づく装置または方法の好適な使用において，制御装置若しくは該当する方法が設けられており，その際に制御装置は，予め設定可能なプログラムおよび／またはデータによって，特に車両内の駆動シーケンスを制御し，その際にレジスタを読み出して，特徴を評価する手段が設けられており，その際に集積回路のバージョンに従って駆動シーケンスを制御するためのプログラムおよび／またはデータが設定および／または適合される。正しいプログラム状態若しくはデータ状態を集積回路の各ハードウェアバージョンに結合することは，本発明に基づく装置または方法によって著しく簡略化される。
【００１６】
リデザインの際に，バージョン識別子を変更する手間は，本発明に基づく装置または方法によって著しく減少する。最も簡単な変化も，このようにして一義的に特徴づけることができる。
【００１７】
すなわち，例えば制御装置−シリーズ生産における，新しいデザイン状態の導入が，著しく簡略化される。該当する，適合されるソフトウェア，従ってプログラム状態若しくはデータ状態によって，新しいハードウェア状態およびソフトウェア状態を導入する際の，特に時間的な種類の，煩雑な同期化を省くことができる。その際に切換え時のエラー確率は，著しく減少される。
【００１８】
他の利点と好適な形態は，詳細な説明と請求項から明らかにされる。
【００１９】
図面
以下，図面に示す図を用いて，本発明を開示する。
【００２０】
実施例の説明
図１は，制御装置ＳＧを概略的に示しており，その制御装置内には，そのバージョンが特徴づけられる集積回路ＩＣが備わる。この集積回路ＩＣは，制御装置内に独立して設けることができ，あるいは，例えばプロセッサモジュールまたは他の電子処理装置内のように，それ自体制御装置内に統合されている他の構成要素内に，そしてインターフェイスカードまたはインテリジェントメモリ配置内に具備することも可能である。同様に，この種のＩＣは，アクチュエータまたはセンサ内に備わっていてもよい。
【００２１】
その際に，図１における制御装置ＳＧは，特に車両内の，駆動シーケンスを制御するために使用される。制御装置ＳＧによるかかる駆動シーケンスの開ループ制御または閉ループ制御の枠内で，例えばセンサまたは他のアクチュエータ若しくは制御装置から入力データＥが読み込まれ，かつ制御装置に備わるプログラムおよび／またはデータの枠内で，同様にセンサ，アクチュエータまたは他の制御装置への出力量Ａが形成される。その際に，以下においては一般的にソフトウェアと称される，駆動シーケンスの開ループ制御若しくは閉ループ制御の枠内のこれらプログラムおよび／またはデータは，制御装置ＳＧ若しくはその中に備わる集積回路のバージョンに従って予め設定，適合，若しくは変更される。その際に各々のソフトウェア状態は，制御装置若しくは集積回路のデザインステップに一致しなければならない。
【００２２】
集積回路のパス１から８を介して例えば８個のバイナリ信号ＢＳが，各レジスタＲのレジスタセルＲＺへ書き込まれる。これらの，例えば８個のバイナリ信号ＢＳは，その後に各バージョンの特徴としてレジスタからシリアルのインターフェイスＳＳを介して読み出すことができる。選択的に，８個のバイナリ信号ＢＳ，従って８ビットを，パラレルのインターフェイスＰＳを介して読み出すこともできる。
【００２３】
ここではＩＣｏによって特徴づけられている，好適な実施形態において，選択的にレジスタおよび／またはインターフェイスＳＳ若しくはＰＳは，そのバージョンを特徴づけるべき，集積回路ＩＣに統合されている。その際に，このコンパクトな実施形態によって，かかる特徴は，レジスタと共に堅固に回路ＩＣ内に統合されている。その際に，パス１から８の各バイナリ信号ＢＳは，集積回路の少なくとも１つの導通路若しくは格子型導体の各信号に相当し，それについては図２で，より詳細に説明する。
【００２４】
従って，本発明の好適な実施形態においては，レジスタは，集積回路ＩＣ内に統合されており，その集積回路は，それ自体のデザイン状態に関する情報を有している。その際に，例えば８−ビット−情報としてのバージョン識別子は，インターフェイスを介して回路から読み出すことができる。
【００２５】
図２ａと２ｂからなる図２は，導通路若しくは格子型導体を表示するために，各集積回路ＩＣの断面を示している。その際に，符号Ｍ１からＭ５は，支持体，ウェハＷ上に設けられている種々のマスク面を示している。その際に，ＩＣＭ１からＩＣＭ５は，集積回路の部分，従ってマスク面Ｍ１からＭ５の各絶縁層内のレーンを導通させる材料を示している。これらは，例えば金属，ポリシリコン等から形成される。その際にＣ１は，特に導通する接続，従って接点の形状の，２つのマスク面間の接続を示している。この接続，従って一般にＶｉａは，熱的な変化を補償するために非導通の特性を有することも可能である。
【００２６】
図２ａには，各マスク面内に接点窓２０１から２１０を有する２つの導通路が符号Ｌ１，Ｌ２で設けられている。その際に格子型導体Ｌ１は，上方の終端接点Ｅ１ｏと下方の終端接点Ｅ１ｕによって終端を形成されている。同様に格子型導体Ｌ２は，上方の終端接点Ｅ２ｏと下方の終端接点Ｅ２ｕによって区切られている。その際に終端接点は，同様にそれぞれ最も上，若しくは最も下のマスク面内に直接設けることもできる。これは，終端接点Ｅ２ｕＭ５によって示唆されている。それぞれ一番上若しくは一番下のマスク面内にある接点窓，ここではＬ２における２０１から２０５は，それ自体終端接点となるように形成して，図３と４に示す回路と接続することができる。
【００２７】
格子型導体Ｌ１は，マスク面Ｍ１からＭ５内の接点窓２０６から２１０を介して形成されている。同様に，格子型導体Ｌ２は，マスク面Ｍ１からＭ５の接点窓２０１から２０５を介して接続されている。図２ａの格子型導体に電圧が印加され，従って上方と下方の終端接点に関して異なる電位が印加された場合には，図２ａにおいて２つの格子型導体Ｌ１，Ｌ２のために信号が生成される。なぜなら，これら格子型導体は，各接点窓を介して導通するように形成されているからである。
【００２８】
図２ｂにおいては，マスク面Ｍ３がＭ３ｎに変更される。この新しいマスク面において，回路ＩＣＭ３ｎの成分も新しく，若しくはＩＣＭ３に対して，例えば付加的な接続Ｃ２によって変化されている。
【００２９】
図２ｂ内の集積回路ＩＣの，図２ａに対して異なる，かかるバージョンを特徴づけるために，新しいマスク面Ｍ３ｎのレイアウトデザインの枠内で２０３ｎによって示される接点窓２０３が開放され，それによって格子型導体Ｌ２ｕとして示される導体Ｌ２が中断される。図２ａにおいて，導体Ｌ１，Ｌ２についてバイナリコード化された信号としてハイ−ハイ−識別子，若しくは１−１−識別子が示されていた場合には，図２ｂでは，それによって格子型導体Ｌ１は，さらに導通しているが，格子型導体Ｌ２は，Ｌ２ｕとして中断され，ＩＣについて１−０若しくはハイ−ロー−識別子が存在する。従って，レジスタ情報，識別子は，例えば金属マスクのみによって定められるのではなく，全ての重要な配線マスク（例えば金属，ポリシリコンなど）によって定められる。これは，本発明によれば，回路内で格子型導体若しくは導通路として，この種の配置を使用することによって可能になり，その配置内では電気的に導通する接続は，シリコンチップの，従って集積回路ＩＣの全ての配線平面を通って垂直に形成される。他の回路，例えば光学的な回路が使用される場合には，本発明に基づく導通路は，同様に光学的な回路の全ての平面を通る光学的な，若しくは光学的に導通する接続にある。従って，電気的な，光学的な，または同軸線の枠内などにおけるような，この種の格子型導体の導通案内される各変形例も少なくとも可能である。
【００３０】
特に電気的な格子型導体の情報を各レジスタセルへ書き込むための配線が，図３に示されている。その際にレジスタＲは，好適な方法で集積回路ＩＣの内部またはＩＣの外部，特に制御装置ＳＧ内に収容することができる。
【００３１】
符号Ｌ２で，図２ａ若しくは２ｂに基づく，上方の終端接点Ｅ２ｏと下方の終端接点Ｅ２ｕを有する格子型導体が示されている。表示をわかりやすくするために，導通路Ｌ２の接点窓２０１，２０５のみが図示されている。このことは，接触がその中に存在する２つのマスク面Ｍ１，Ｍ５についても同様に当てはまる。
【００３２】
その際に，導通する接続の，従って格子型導体Ｌ２の一方の端部は，例えばアースＧと接続されており，他方の端部は，切換え手段Ｔの制御端子Ｓへ，特にトランジスタの制御電極へ案内される。その際には，切換え手段として，一般的に制御されるスイッチが使用可能となる。
【００３３】
この実施例においては，制御電極は，さらに構成素子Ｂ１を介して供給電圧Ｖに接続されている。この構成素子Ｂ１は，プルアップ抵抗のような負荷，または正の供給電圧に接続するためのプルアップ電流源としての電流源として形成することができる。
【００３４】
切換え手段には，一般に制御端子に従って切換え手段を導通させ，または導通させない，従ってバイナリ信号が生成されるように，電位差が設けられている。その際に，切換え手段Ｔは，例えば一方の接続端において第１の電位としてのアースＧと接続されており，他方の接続端は，構成素子Ｂ１と同様に形成することのできる構成素子Ｂ２を介して，供給電圧電位若しくは供給電圧Ｖと接続されている。その際に，切換え手段の出力，例えばトランジスタのドレインにおける電圧は，バイナリ信号ＢＳとしてバージョン識別子の，従ってバージョン情報のビットを示している。その際に，アイデント信号としてのバイナリ信号は，デジタルの形式（０または１若しくはローまたはハイ）で１ビットとして同定レジスタ，レジスタＲ内に接続３００を介して格納される。この場合には，特にレジスタセルＲＺのレジスタセルＲＺ１に格納される。図３において，ＩＣ内に統合されている配列若しくは装置は，レジスタＲ内のバイナリ信号若しくはビットの数に従って，各レジスタセル，ここではＲＺ１からＲＺ８について少なくとも１回，従ってこの１バイトの例においては８回存在する。
【００３５】
垂直の接続，従って格子型導体が導通可能で存在しているか，あるいは１つまたは複数のマスク面における中断に基づいて存在しないか，若しくは導通しないか，に従って構成素子Ｂ２，特に抵抗のような負荷と切換え手段Ｔ，特にトランジスタを介してレジスタＲ内の０または１，若しくはローまたはハイに従ってバイナリ信号が表示され，および／または書き込まれる。リデザインにより図２内のＭ３ｎのようなマスク面若しくはマスクが変化した場合には，各マスクの接点窓を，同定レジスタとしてのレジスタＲ内に所望のバイナリバージョン，従って該当するバイナリ信号ＢＳがあるように，変化させれば十分である。それによって，ここでは８つの個々のレジスタセルの情報を各バージョンの識別子として読み出すことができる。
【００３６】
従って装置は，マスク面の数ｎ，ここではｎ＝５，に相当するｎ個のスイッチ若しくはｎ個のフューズの直列回路に相当し，その際に全ての接点の数の導通可能性が評価される。その際に必要とされるスイッチ若しくはフューズの数ｎは，マスク面の数に等しい。従って，関連するビット若しくはバイナリ信号を変換するためには，マスク面内の格子型導体を中断すれば十分である。
【００３７】
バージョン情報の，従って特徴の，必要なバイナリ解像度，例えば８ビットに従って，構造が多重に，ここでは例えば８倍で実施される。その際に各実施は，バージョン情報のバイナリ信号ＢＳ若しくはビットに相当する。
【００３８】
上述した装置は，１つのマスク面若しくはマスクだけに関することもある各変化を同定レジスタとしてのレジスタ内で特徴づけることができる。従って，変更を実施するためには，いずれにせよ修正される，マスクの接点窓を変更するだけで済む。全ての平面を通して接点若しくは接点窓を垂直に配置することによって，１つまたは複数のバイナリ信号，またはビットを変換し，若しくは変更するために，マスク面内の接続を中断すれば十分である。それによってリデザインの際にバージョン識別子を変更するための手間が，著しく減少し，かつ最も簡単な変化もそれぞれのバージョンに関して一義的かつ相対的に不変に特徴づけることができる。
【００３９】
図３に提案された構造または装置によって，マスク面内の導通路若しくは格子型導体内に中断を挿入することにより，対応するバイナリ信号若しくはアイデント信号を常に一方向にのみ，ここでは例えばハイからローへ，または１から０へ，変化させることができる。それによっては，図３における装置について，バイナリ信号（アイデント信号）ＢＳ若しくは全特徴の全ての論理的に可能なバイナリ状態は，提供されない。
【００４０】
この制限を除去するために，図４に記載されている本発明の実施形態を使用することができる。例えば２つの格子型導体Ｌ２１とＬ２２のバイナリ信号が結合手段ＶＭを介して結合された場合には，対応するバイナリ信号の２つの方向における変化が可能である。そのために，図４には，制御端子Ｓ１を有する格子型導体Ｌ２１と切換え手段Ｔ１が図示されている。制御端子Ｓ１は，構成素子Ｂ１１を介して供給電圧Ｖと接続されている。同様に切換え手段Ｔ１，特にトランジスタの出力は，構成素子Ｂ２１を介して供給電圧Ｖと接続されている。
【００４１】
マスク面Ｍ１からＭ５を通る導通接続，またはその中で明らかにされた中断（導通路若しくは格子型導体）に従って，バイナリ信号ＢＳ１が結合手段ＶＭへ供給される。他方で，格子型導体Ｌ２２が使用され，その格子型導体は，同様に制御端子Ｓ２と接続されており，その制御端子は，構成素子Ｂ１２を介して供給電圧Ｖと接続されている。切換え手段Ｔ２，特にトランジスタの制御端子Ｓ２によって，アースＧから切換え手段Ｔ２の出力と構成素子Ｂ２２を介して供給電圧Ｖへ至る接続が開放され，あるいは閉成される。それによってバイナリ信号ＢＳ２が結合手段ＶＭへそれに応じて入力される。
【００４２】
従って，格子型導体を二重にし，次に生じた２つのアイデント信号若しくはバイナリ信号ＢＳ１，ＢＳ２を結合手段ＶＭ，特に論理ゲートによって処理することにより，１から０またはハイからローへの変化によって変更されたバイナリ信号若しくはアイデントビットを再び１へリセットして反転させる可能性が生じる。従って，８−ビット幅の同定レジスタＲにおいては，表示可能な変化の数は，図３に示す最も好ましくない場合の８に比較して２５６の変化に拡大される。
【００４３】
図１の説明の枠内で既に述べたように，特に，バイナリ信号（例えばＢＳ１とＢＳ２）を供給する各格子型導体（例えばＬ１２，Ｌ２２）を有する配置，および各最終的なバイナリ信号ＢＳを供給する各結合手段（ＶＭ）が効果的であって，その最終的なバイナリ信号は，同定レジスタＲのレジスタセルＲＺへ書き込まれ，かつレジスタＲ自体は，集積回路ＩＣ上若しくはその中に統合される。
【００４４】
図４に示す配置は，バイナリ信号ＢＳによってレジスタセルＲＺ１を記述する。レジスタセルＲＺ２からＲＺ８についての残りの同様な配置は，見やすくする理由から，図示されていない。
【００４５】
その場合に結合手段ＶＭは，特に論理ゲートとして，例えば以下の表１内で，反転されたエクスクルーシブ−オアとして示されるように，様々な結合を実現することができる：
【表１】
2004507902.tif 000003
【００４６】
その際に，元の状態，例えばＢＳ１，ＢＳ２のハイ信号（１）は，その場合のアイデント信号のハイ信号も存在していることを示している。集積回路の第１の変化は，ＢＳ１のロー信号（０）をもたらし，それによってレジスタセルＲＺ１内の，従ってバイナリ信号ＢＳの０がもたらされる。集積回路の第２の変化は，ゼロに等しいバイナリ信号ＢＳ２をもたらす。それによって反転されたエクスクルーシブ−オア−結合において，バイナリ信号ＢＳの１が得られ，それがレジスタセルＲＺ１内へ書き込まれる。その場合には，バイナリ信号ＢＳ１，ＢＳ２の組み合わせは，利用されない。
【００４７】
論理ゲートの枠内で２つの信号ＢＳ１，ＢＳ２を結合するために，全ての公知のゲート機能，従ってアンド，オア，エクスクルーシブ−オアおよび反転された変形例などが考えられる。個別的な結合は，結合手段ＶＭが出力信号を生成するために専用のインテリジェンスまたは特殊な対応表，若しくは対応規則を使用できる場合に可能である。
【００４８】
図に示す本発明の実施例によって，例えば自動的に集積回路の各バージョンに適合される，ここでは，制御装置ＳＧのような，システムを定めることが可能である。例えば，適当なプログラムおよび／またはデータセットに分岐を組み込むことができ，それによって読み出されたバージョン番号に，従ってバージョン特徴によって異なるプログラム部分が遂行される。
【００４９】
それによって，特に車両において，駆動シーケンスを制御するための，情報入力Ｅと情報出力Ａを有し，かつ所定のプログラム若しくはプログラム部分，またはデータセット若しくはデータセットの部分に従って駆動シーケンスを開ループ制御若しくは閉ループ制御する，図１に示す制御装置ＳＧにおけるように，回路の各ハードウェアバージョンに正しいソフトウェア状態を結合することは，著しく簡略化される。その際に，各制御プロセスに従って，複数のプログラムおよび／またはデータから，各制御に必要な，若しくは最適なプログラム部分および／またはデータセットを選択し，若しくは自動的に適合させることができる。それによって，簡単に取り付けられた集積回路の，取り違えようのないバージョン識別子によって，十分に，そのために最適化されたソフトウェア状態を自動的に選択することができる。従って車両の例においては，ＡＢＳ，ＡＣＣ，ＥＳＰなどのようなトランスミッション制御，エンジン制御，シャーシ制御のためのソフトウェア状態のプールから，ほぼ本発明に基づくＨＷ−状態の一義的な識別子によって，ハードウェア状態とソフトウェア状態の相関を自動的に形成することができる。もちろん，車両内部または外部の他の開ループ制御および閉ループ制御課題のＨＷとＳＷについても同様に当てはまる。
【００５０】
すなわち，制御装置シリーズ生産に新しいデザイン状態を導入することが，著しく簡略化される。該当する，適合されるソフトウェアによって，新しいハードウェア状態とソフトウェアウェア状態を導入する際の煩雑な時間的同期化を省略することができる。その際に，新しいソフトウェア状態へ切換える際の，集積回路の各ハードウェア状態に関連するエラー確率を，著しく減少させることができる。
【００５１】
その場合に，本発明に基づく装置は，好適に構造が簡単であることによって，制御装置内若しくは集積回路上で比較的小さい面積しか要せず，それによって費用全体が極めて小さく抑えることができる。
【図面の簡単な説明】
【図１】特に車両における，駆動シーケンスを制御する制御装置を示しており，制御装置は，集積回路と本発明に基づく装置を有している。
【図２】図２ａと２ｂからなり，格子型導体と称する本発明に基づく導通路の表示を有する，複数のマスク面を備えた集積回路の断面を示している。
【図３】該当するバイナリ信号をレジスタへ書き込む，格子型導体を有する本発明に基づく配置の例を示している。
【図４】バイナリ信号のための可能な調節変形例を増大させる，２つの格子型導体と結合手段とを備えた本発明に基づく装置を示している。
【国際公開パンフレット】
2004507902.tif 000004
2004507902.tif 000005
2004507902.tif 000006
2004507902.tif 000007
2004507902.tif 000008
2004507902.tif 000009
2004507902.tif 000010
2004507902.tif 000011
2004507902.tif 000012
2004507902.tif 000013
2004507902.tif 000014
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成14年11月22日(2002.11.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路におけるバージョンを特徴づける装置であって，
その際に，前記集積回路の各バージョンを表す特徴は，少なくとも１つの個別に調節可能なバイナリ信号の形式でレジスタに書き込まれ，かつ前記レジスタから読み出し可能であって，
その際に前記集積回路が複数のマスク面から構成されている，前記装置において，
前記各調節可能なバイナリ信号について，前記集積回路の全ての前記マスク面を通って少なくとも１つの可能な導通路が設けられており，
かつ前記導通路は，一番上および一番下の前記マスク面内に終端接点を有しており，
その際に該終端接点に異なる電位が印加され，
その際に前記バイナリ信号は，前記全てのマスク面を通して少なくとも１つの導体路が導通または中断されているかに従って調節可能であって，
その際に，前記少なくとも１つの導通路を介して調節された前記バイナリ信号を前記レジスタへ書き込む手段が設けられていることを特徴とする，集積回路におけるバージョンを特徴づける装置。
【請求項２】
前記レジスタが前記集積回路内に統合されており，かつ，特にシリアルのインターフェイスと結合されており，該インターフェイスを介して前記レジスタから前記特徴が読み出し可能であることを特徴とする，請求項１に記載の装置。
【請求項３】
前記導通路は，切換え手段，特にトランジスタと接続されており，
および前記切換え手段は，前記レジスタと接続されており，
その際に，前記導通路が導通または中断されているかに従って前記切換え手段が制御され，
およびそれに従って対応するバイナリ信号が接続を介して前記レジスタに書き込まれることを特徴とする，請求項１に記載の装置。
【請求項４】
前記切換え手段は，トランジスタとして形成されており，
および前記トランジスタの制御端子は，構成素子，特に負荷または電流源を介して，供給電圧と接続されていることを特徴とする，請求項３に記載の装置。
【請求項５】
前記切換え手段は，トランジスタとして形成されており，
該トランジスタと前記レジスタとの接続は，さらに構成素子，特に負荷または電流源を介して，供給電圧と接続されていることを特徴とする請求項３に記載の装置。
【請求項６】
少なくとも２つの可能な導通路が，結合手段，特に論理ゲートと接続されており，
および前記結合手段は，前記レジスタと接続されており，
その際に前記バイナリ信号は，前記結合手段と前記レジスタとの接続を介して前記レジスタに書き込まれることを特徴とする，請求項１に記載の装置。
【請求項７】
請求項１に記載の装置を備える制御装置であって，
その際に前記制御装置は，予め設定可能なプログラムおよび／またはデータにより，特に車両内の駆動シーケンスを制御する前記制御装置において，
前記レジスタを読み出して特徴を評価し，および前記集積回路の前記バージョンに従って，前記駆動シーケンスを制御する前記プログラムおよび／またはデータを設定および／または適合させる手段が設けられていることを特徴とする，制御装置。
【請求項８】
集積回路のバージョンを特徴づける方法であって，
その際に，前記集積回路の前記各バージョンを表す特徴は，少なくとも１つの個々に調節可能なバイナリ信号の形式でレジスタに書き込まれ，および前記レジスタから読み出し可能であって，
その際に前記集積回路が複数のマスク面から構成されている，前記方法において，
前記各調節可能なバイナリ信号について，前記集積回路の全てのマスク面を通って，一番上および一番下のマスク面内の終端接点を有する，少なくとも１つの可能な導通路が形成され，
その際に前記終端接点に異なる電位が印加され，
および前記バイナリ信号は，前記全てのマスク面を通る前記少なくとも１つの導通路が導通または中断されることによって調節され，
その際に，前記少なくとも１つの導通路を介して調節されたバイナリ信号が前記レジスタに書き込まれることを特徴とする，集積回路におけるバージョンを特徴づける方法。
【請求項９】
その際に前記集積回路は，予め設定可能なプログラムおよび／またはデータを用いて，特に車両内の駆動シーケンスを制御するために用いられる，請求項８に記載の方法において，
前記特徴が前記レジスタから読み出されて評価され，
および前記特徴に相当する前記集積回路の前記バージョンに従って，前記駆動シーケンスを制御するための前記プログラムおよび／またはデータが予め設定および／または適合されることを特徴とする，方法。
【国際調査報告】
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