(57)【要約】本発明は、冗長システムが使用されたメモリ装置においてエラー訂正を実行するための方法及び回路装置に関するものである。欠陥のあるセルのアドレスが、対応する符号化を適用することにより冗長的に記録される。次いで、外部から供給されるアドレスと比較される前に、該欠陥のあるアドレスの情報に対してエラー訂正が適用される。これにより、欠陥のある冗長アドレスによるエラーを防止することができる。
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【特許請求の範囲】
【請求項１】
メモリ装置においてエラー訂正を実行する方法において、該方法が、
ａ）前記メモリ装置における欠陥のあるメモリセルのアドレスを示す欠陥アドレス情報を決定するステップと、
ｂ）前記欠陥アドレス情報に符号化を適用することにより冗長性を付加するステップと、
ｃ）前記符号化された欠陥アドレス情報を記憶するステップと、
ｄ）前記符号化された欠陥アドレス情報を、前記メモリ装置をアドレス指定するのに使用されるアドレスと比較する前に、前記符号化された欠陥アドレス情報にエラー処理を適用するステップと、
を有していることを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記エラー処理がエラー訂正処理であることを特徴とする方法。
【請求項３】
請求項１又は請求項２に記載の方法において、前記符号化がエラー訂正符号化であることを特徴とする方法。
【請求項４】
請求項１ないし３の何れか一項に記載の方法において、前記欠陥アドレス情報が初期化処理の際に不揮発性メモリから読み取られて揮発性メモリに記憶されることを特徴とする方法。
【請求項５】
請求項１ないし４の何れか一項に記載の方法において、前記冗長性が、前記欠陥アドレス情報に所定数のエラー訂正コードのビットを追加することにより付加されることを特徴とする方法。
【請求項６】
請求項１ないし５の何れか一項に記載の方法において、前記エラー処理を適用するステップが、前記符号化された欠陥アドレス情報を復号する復号ステップを有していることを特徴とする方法。
【請求項７】
メモリ装置においてエラー訂正を行う回路装置において、該回路装置が、
ａ）前記メモリ装置における欠陥のあるメモリセルのアドレスを示す符号化された欠陥アドレス情報を記憶する記憶手段と、
ｂ）前記符号化された欠陥アドレス情報にエラー処理を適用するエラー処理手段と、
ｃ）前記エラー処理された欠陥アドレス情報を、前記メモリ装置をアドレス指定するのに使用されるアドレスと比較する比較手段と、
を有していることを特徴とする回路装置。
【請求項８】
請求項７に記載の回路装置において、前記記憶手段が揮発性メモリであることを特徴とする回路装置。
【請求項９】
請求項８に記載の回路装置において、前記揮発性メモリがラッチ、フリップフロップ又はＳＲＡＭメモリであることを特徴とする回路装置。
【請求項１０】
請求項７ないし９の何れか一項に記載の回路装置において、該回路装置が前記符号化された欠陥アドレス情報を初期化処理の際に不揮発性メモリから読み取るように構成されていることを特徴とする回路装置。
【請求項１１】
請求項１０に記載の回路装置において、前記不揮発性メモリがヒューズ、アンチヒューズ若しくはフラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦｅＲＡＭ又はＭＲＡＭを有していることを特徴とする回路装置。
【請求項１２】
請求項７ないし１１の何れか一項に記載の回路装置において、前記エラー処理手段が前記符号化された欠陥アドレス情報に対してエラー訂正を実行するように構成されていることを特徴とする回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長システムを備えるようなメモリ装置においてエラー処理を実行するための方法及び回路装置に関する。
【０００２】
【従来の技術】
メモリの開発の非常に早期の段階から、設計者は、何らかのオンチップエラー回復回路の必要性を認識していた。即ち、メモリチップを作製するために要する多数の処理ステップが与えられ、且つ、製造されるべき多数の個別メモリセルが与えられた場合、実用的な見地からは、少なくとも幾つかのメモリセルが適切に機能しないであろうことは避けられない。
【０００３】
工業において使用された最初のオンチップエラー回復技術の一つは、一般的な冗長性の概念であった。冗長性の場合、セルの１以上の予備のラインがチップに追加される。これらは、予備ワードライン又は予備ビットラインの何れでもよい。典型的には、各冗長ラインに対して標準のアドレスデコーダが設けられる。メモリチップが製造された後、該チップは欠陥のあるメモリセルのアドレスを決定するためにテストされる。これらのアドレスは、何れかの種類の不揮発性メモリを使用することにより、上記冗長ライン用のアドレスデコーダにプログラムされる。当該メモリに対して上記の欠陥のあるセルが存在するラインに関する外部アドレスが供給されると、冗長ライン用のアドレスデコーダは該欠陥のあるセルを有するラインに代えて冗長ラインを作動させる。このようにして、当該メモリチップ内の離散的なセルが動作しない場合、これらを冗長セルが置換することができる。斯様な冗長システムは、例えば、米国特許第３，７５３，２４４号及び米国特許第３，７５５，７９１号に記載されている。
【０００４】
図２は上記冗長システムと同様のメモリエラー回復のための回路装置を示し、該回路においてヒューズ又はフラッシュメモリのような不揮発性素子（ＮＶＥ）１０が、欠陥アドレスを記憶するために配置されている。ＮＶＥ１０の設定又は書き込みは、当該メモリをテストした後に実行される。動作モードの間において、初期化期間が、欠陥アドレス情報を読み取ると共に該情報を揮発性記憶及び比較ユニット（ＶＳＣ）２０に記憶するために使用される。該ＶＳＣ２０はラッチ、フリップフロップ又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリを有することができる。これにより、欠陥アドレス情報は常に利用可能となり、外部から供給されるアドレスと比較することができる。上記欠陥アドレス情報のＮＶＥ１０からＶＳＣ２０への転送は種々の理由のために実施される。一方において、アドレス指定毎にＮＶＥ１０から読み取り、次いで、該読み取られた欠陥アドレス情報を外部から供給されたアドレスと比較することは時間の掛かることである。他方において、ＮＶＥ１０において抵抗性ヒューズ等が使用されると、必要とされる高読み取り電流により電力消費が増加しかねない。一般的に、外部アドレスは欠陥アドレス情報と、ＶＳＣ２０において揮発性メモリを使用することにより達成することができるような非常に高速な処理により比較されることが望ましい。
【０００５】
図２に示す構成において、メモリのアドレス指定は以下のように行われる。８ビットの４つの欠陥アドレスのための冗長メモリ部が設けられる。かくして、ＮＶＥ１０には３２ビットが記憶される必要があり、これらビットは読み取られてＶＳＣ２０に記憶される。外部から供給される８ビットのアドレスＡｅｘｔはＶＳＣ２０に供給される。該外部アドレス（例えば、Ａ０〜Ａ７）は、存在する欠陥アドレスに対応するＶＳＣ２０の４つのビット系列（ビット番号０〜７、８〜１５、１６〜２３及び２４〜３１）と比較される。上記外部アドレスＡｅｘｔの８個の全てのアドレスビットが、ＶＳＣ２０に記憶された上記ビット系列の１つと一致したら、アドレス指定されたメモリの冗長部分における冗長行が、信号ＲＲ０〜ＲＲ３のうちの１つを送出することにより駆動される。この場合、通常の行デコーダは、欠陥セルを有する行がアドレス指定されないように、選択されないか又は非活性化される。このことは、アドレス指定されたメモリのアドレスデコーダに対して、対応する信号を送出することにより実行することができる。
【０００６】
しかしながら、ＶＳＣ２０に記憶された欠陥アドレス情報でさえ、１つの欠陥アドレスビットの状態を変化させ得るような、あらゆる種類のエラーの影響を受け得る。これは、当該システムの機能にとって厳しい結果に繋がり得る。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、使用される冗長システムの信頼性が向上されるような、メモリエラー訂正のための方法及び回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
この目的は、請求項１に記載された方法及び請求項７に記載された回路装置により達成される。
【０００９】
本発明によれば、記録又は記憶の間において欠陥セルのアドレスに冗長性が付加される。そして、該記憶されたアドレスに対して、該アドレスを外部又は実行時アドレスと比較する前に、エラーを検出又は訂正するエラー処理が適用される。かくして、誤った冗長アドレスによるエラーを防止することができる。
【００１０】
回路装置においては、当該冗長システムに対して、欠陥アドレス情報の揮発性メモリと、該欠陥アドレス情報の外部から供給されるアドレスとの比較機能との間においてエラー処理回路が追加される。かくして、上記欠陥アドレス情報に関しては、上記不揮発性メモリ素子に及び上記揮発性メモリに所要の冗長性を導入するために少なくとも１つの追加のビットが必要となる。上記揮発性メモリ又は不揮発性メモリにおける欠陥アドレス情報のビットが例えばアルファ粒子等のエラーにより変化された場合、上記エラー処理回路は該エラーを訂正又は少なくとも検出し、当該システムは機能し続ける。
【００１１】
好ましくは、上記エラー処理はエラー訂正処理とする。このように、欠陥アドレス情報に追加される冗長性の量は、検出されたエラーの訂正を可能にするように選択される。該符号化は、検出されたエラーの直接的な訂正を可能にするような如何なる種類のエラー訂正符号化とすることもできる。
【００１２】
上記欠陥アドレス情報は、初期化手順において不揮発性メモリから読み取られ、揮発性メモリに記憶されるようにすることができる。
【００１３】
上記冗長性は、欠陥アドレス情報に所定数のエラー訂正コードビットを追加することにより付加することができる。
【００１４】
更に、エラーを処理するステップは、符号化された欠陥アドレス情報を復号する復号ステップを有することができる。
【００１５】
好ましくは、上記揮発性メモリはラッチ、フリップフロップ又はＳＲＡＭメモリとすることができる。また、前記不揮発性メモリは、ヒューズ、アンチヒューズ若しくはフラッシュメモリ、ＥＰＲＯＭ（消去可能なプログラマブル読出専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なＰＲＯＭ）、ＦｅＲＡＭ（強誘電体ランダムアクセスメモリ）若しくはＭＲＡＭ（磁気ＲＡＭ）、又は他の好適な如何なる型式の不揮発性メモリとすることもできる。
【００１６】
以下においては、本発明の好ましい実施例が添付図面を参照して詳細に説明される。
【００１７】
【発明の実施の形態】
以下、好ましい実施例を、欠陥アドレスレジスタに冗長システムの一部として追加されたエラー処理回路装置に基づいて説明する。
【００１８】
図１は該回路装置を示し、該装置においてＮＶＥ１２は、Ｎ個の追加の冗長ビットがエラー処理用に追加された３２ビットの符号化された欠陥アドレス情報を記憶するために、ヒューズ、アンチヒューズ若しくはフラッシュメモリ又はＥＰＲＯＭ（消去可能型プログラマブル読出専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なＰＲＯＭ）、ＦｅＲＡＭ（強誘電体ランダムアクセスメモリ）若しくはＭＲＡＭ（磁気ＲＡＭ）、又は他の何れかの好適な種類の不揮発性メモリ等の不揮発性メモリとして設けられている。上記数Ｎは、エラー訂正のためのハミングコードの使用を仮定して、５とすることができる。しかしながら、エラー訂正又はエラー検出を達成することができる限りにおいて、如何なる他の数を使用することもできることに注意されたい。ＮＶＥ１２は揮発性のメモリ又は記憶部ＶＳ２２に接続され又は接続することができ、該ＶＳ２２には高速メモリアクセスを達成するためにＮ個の追加ビットを備える上記の符号化された欠陥アドレス情報を記憶することができる。ＶＳ２２は、エラー検出及びオプションとしてのエラー訂正のためのＮ個の追加ビットを使用することによりエラー処理を実行するエラー処理回路２４に接続されている。更に、符号化された欠陥アドレス情報は、例えば３２ビットの元のサイズへと復号される。これにより、エラー訂正された欠陥アドレス情報を得ることができる。
【００１９】
当該回路装置がエラー検出のみを実行するように構成される場合は、エラー処理回路２４は、当該メモリ装置の新たな初期化又は他の適切なエラー処理動作を開始することができるように、エラーを示す信号を出力するように構成することができる。
【００２０】
エラー処理回路２４においてエラー訂正処理が提供される場合は、正しい欠陥アドレス情報が後続の比較回路２６に供給されることを保証することができ、該比較回路において該欠陥アドレス情報は、図２に関連して述べたような既知の冗長システムに従って外部アドレスＡｅｘｔと比較され、アドレスの一致が検出された場合は冗長行の信号ＲＲ０〜ＲＲｎが出力される。
【００２１】
通常は、上記欠陥アドレス情報の冗長性を達成するために、例えばハミングコード又はパリティコード等の如何なるタイプのエラー訂正符号化方法も実施することができる。パリティコードの場合、符号化エラーを示す追加のパリティビットが設けられる。他の例として、ハミングコードが使用される場合は、符号化された欠陥アドレス情報はアドレスビットとチェックビットとの両方を有する。これらチェックビットは、関連するアドレスビットの正しい論理状態を示す。エラー処理回路２４は、チェックビットを使用してアドレスビットを試験し、符号化された欠陥アドレス情報におけるどのビットが誤っているかを示すようなシンドロームビットを発生する。これらシンドロームビットを使用して、エラー処理回路２４は誤ったビットを訂正することができる。
【００２２】
図３は、不揮発性ＮＶＥ１２を設定するための初期手順の概略フローチャートを示している。ステップＳ１０１において、例えば欠陥メモリセルを検出するためにチップの製造後に、初期メモリテストが実行される。ステップＳ１０１におけるメモリテストにより得られた対応する欠陥アドレス情報は、ステップＳ１０２において読み取られる。次いで、符号化された欠陥アドレス情報がステップＳ１０４において不揮発性ＮＶＥ１２に記憶される前に、エラー訂正及び検出符号化処理がステップＳ１０３において適用される。かくして、或る量の冗長性が上記欠陥アドレス情報に追加されて、後のエラー検出又はエラー訂正の可能性を提供する。
【００２３】
図４は、好ましい実施例による当該冗長システムのメモリをアドレス指定するためのアドレス指定手順の概略フローチャートを示している。
【００２４】
最初の初期化ステップＳ２０１において、前記符号化された欠陥アドレス情報がＮＶＥ１２から読み取られ、ＶＳ２２に記憶される。次いで、該符号化された欠陥アドレス情報はＶＳ２２から読み取られ、エラー処理又は訂正回路２４を介して比較ユニット２６に供給される。エラー処理回路２４において、上記符号化された欠陥アドレス情報は復号（ステップＳ２０２）されると共にエラー訂正処理が適用されて、発生したかも知れない如何なるビットエラーも訂正する。次いで、ステップＳ２０３において、外部アドレスが入力され又は当該メモリに供給されたかがチェックされる。もしされていないなら、当該手順は、外部アドレスが入力されるまでステップＳ２０３を繰り返す。
【００２５】
外部アドレスが入力されたなら、ステップＳ２０４において、復号され且つ訂正された欠陥アドレス情報が比較回路２６において該外部アドレスＡｅｘｔと比較される。ステップＳ２０５において欠陥アドレス情報のアドレス部のものとのアドレス一致が検出されない場合、ステップＳ２０６において上記外部アドレスＡｅｘｔはアドレス指定されたメモリのアドレスデコーダに供給される。一方、ステップＳ２０５においてアドレス一致が検出された場合は、上記アドレスデコーダはステップＳ２０７において対応する信号を送出することにより選択されないか又は不活性化され、ステップ２０８において信号ＲＲ０〜ＲＲｎの１つを送出することにより対応する冗長行が活性化される。最後に、メモリアクセス動作が上記アドレス指定に基づいて開始される（ステップＳ２０９）。そして、例えばステップＳ２０３に戻ることにより、新たなアドレス指定動作を開始することができる。
【００２６】
エラー処理又は訂正回路２４及び比較ユニット２６が復号結果又は比較入力を各々一時的に記憶するための記憶機能を有していない場合は、ステップＳ２０２及びＳ２０３の順番を入れ替えることができることに注意されたい。しかしながら、この場合において、復号及びエラー訂正処理は新たな外部アドレスが供給される毎に繰り返されねばならない。
【００２７】
このように、ＶＳ２２と比較回路２６との間にエラー処理回路が冗長システムとの組合せで追加され、これにより、エラー訂正又は少なくともエラー検出を達成して、正しくない欠陥アドレス情報の使用を防止する。メモリの検出又は訂正に要する冗長性を追加するためには、如何なる符号化方法も実施することができることに注意されたい。特に、充分なハミング距離を達成する如何なる冗長符号化方法も適用することができる。従って、本発明は上述した好ましい実施例に限定されるものではなく、冗長システムを備える如何なるメモリ装置にも適用することができる。そして、本発明は添付請求項の範囲内において如何なる変形性もカバーすることを意図するものである。
【図面の簡単な説明】
【図１】図１は、本発明の好ましい実施例による冗長システムを備えた回路装置の概略ブロック図である。
【図２】図２は、冗長システムの既知の回路装置を示す。
【図３】図３は、当該メモリ装置をテストした後の不揮発性メモリの初期設定の概略的フローチャートを示す。
【図４】図４は、好ましい実施例によるメモリエラー処理方法の概略的フローチャートを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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2004521430.tif 000008
2004521430.tif 000009
2004521430.tif 000010
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【国際調査報告】
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