(57)【要約】ソースおよびドレイン導体（２８，３０）と、ピクセル電極（３８）と、列導体（３２）とを、透明導体層を堆積およびパターン化して形成する、液晶ディスプレイ用アクティブプレートを形成する方法を開示する。前記透明導体層の領域（５２；６０）を選択的にメッキし、前記透明導体層の抵抗率を減少する金属層を形成する。前記メッキされた領域は、列導体（３２）を含むが、前記ソースおよびドレイン導体とピクセル電極とを含まない。これは、前記列導体を処理し、前記層のソースおよびドレイン部分が前記メッキプロセスからシールドされるため、トランジスタのチャネル長を変化させることなく、前記抵抗率を下げることを可能にする。
2004514950.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁層および半導体チャネルによって分離されたゲート導体とソースおよびドレイン導体とを有する薄膜トランジスタと、
ピクセル電極と、
前記ソース又はドレイン導体に関係するライン導体とを各々が具えるピクセル領域を規定するステップを含む、ピクセル化装置を形成する方法において、
前記ソースおよびドレイン導体と、ピクセル電極と、ライン導体とを、透明導体層を堆積およびパターン化することによって形成し、前記透明導体層の領域を選択的に電気メッキすることによって、前記透明導体層の抵抗率を減らす金属層を形成し、前記領域が、前記ライン導体を含み、前記ソースおよびドレイン導体を含まないことを特徴とする、ピクセル化装置を形成する方法。
【請求項２】
請求項１に記載のピクセル化装置を形成する方法において、前記領域が前記ピクセル化電極も含まないことを特徴とする、ピクセル化装置を形成する方法。
【請求項３】
請求項１または２に記載のピクセル化装置を形成する方法において、前記電気メッキされた領域が前記ライン導体のエッジ領域を具えることを特徴とする、ピクセル化装置を形成する方法。
【請求項４】
ゲート絶縁層および半導体チャネルによって分離されたゲート導体とソースおよびドレイン導体とを有する薄膜トランジスタと、
ピクセル電極と、
前記ソース又はドレイン導体に関係するライン導体とを各々が具えるピクセル領域を規定するステップを含む、ピクセル化装置を形成する方法において、
前記ソースおよびドレイン導体と、ピクセル電極と、ライン導体とを、透明導体層を堆積およびパターン化することによって形成し、前記透明導体層の上側表面領域を、無電解メッキステップを使用してメッキすることによって、前記透明導体層の抵抗率を減らす金属層を形成し、前記領域が、前記ライン導体を含み、前記ソースおよびドレイン導体を含まないことを特徴とする、ピクセル化装置を形成する方法。
【請求項５】
請求項４に記載のピクセル化装置を形成する方法において、前記領域が前記ピクセル化電極も含まないことを特徴とする、ピクセル化装置を形成する方法。
【請求項６】
請求項１ないし５のいずれか１項に記載のピクセル化装置を形成する方法において、
ゲート導体層を絶縁基板上に堆積し、パターン化するステップと、
ゲート絶縁層を前記パターン化ゲート導体層上に堆積するステップと、
シリコン層を前記ゲート絶縁層上に堆積するステップと、
前記透明導体層を堆積し、パターン化するステップとを含むことを特徴とする、ピクセル化装置を形成する方法。
【請求項７】
請求項１ないし６のいずれか１項に記載のピクセル化装置を形成する方法において、前記メッキの選択性を、プリントされたシールド層を使用して達成することを特徴とする、ピクセル化装置を形成する方法。
【請求項８】
請求項７に記載のピクセル化装置を形成する方法において、前記選択的にメッキするステップが、
前記ソースおよびドレイン導体をシールドするシールド層をプリントするステップと、
前記透明導体層のシールドされていない領域をメッキし、このシールドされていない領域の抵抗率を減少する金属層を形成するステップとを含むことを特徴とする、ピクセル化装置を形成する方法。
【請求項９】
請求項７に記載のピクセル化装置を形成する方法において、前記選択的にメッキするステップが、
前記透明導体層をメッキし、抵抗率を減少する金属層を形成するステップと、
シールド層をプリントし、シールドされていない領域の前記金属層を除去するステップとを含むことを特徴とする、ピクセル化装置を形成する方法。
【請求項１０】
請求項１ないし９のいずれか１項に記載のピクセル化装置を形成する方法において、前記金属層が銅または銀を具えることを特徴とする、ピクセル化装置を形成する方法。
【請求項１１】
請求項１ないし１０のいずれか１項に記載のピクセル化装置を形成する方法において、前記透明導体層をメッキ前に前処理することを特徴とする、ピクセル化装置を形成する方法。
【請求項１２】
請求項１ないし１１のいずれか１項に記載のピクセル化装置を形成する方法において、前記透明導体層が導電性酸化物を具えることを特徴とする、ピクセル化装置を形成する方法。
【請求項１３】
請求項１２に記載のピクセル化装置を形成する方法において、前記酸化物がＩＴＯを具えることを特徴とする、ピクセル化装置を形成する方法。
【請求項１４】
請求項１３に記載のピクセル化装置を形成する方法において、前記ＩＴＯをプリントによって堆積することを特徴とする、ピクセル化装置を形成する方法。
【請求項１５】
請求項１ないし１４のいずれか１項に記載のピクセル化装置を形成する方法において、前記ゲート導体を第１リソグラフィックプロセスで堆積およびパターン化し、ソースおよびドレイン導体とピクセル電極とを規定する前記透明導体層を第２リソグラフィックプロセスで堆積およびパターン化し、前記シリコン層を前記ゲート導体と自己整列させることを特徴とする、ピクセル化装置を形成する方法。
【請求項１６】
請求項１ないし１５のいずれか１項に記載のピクセル化装置を形成する方法において、アクティブマトリックス液晶ディスプレイのアクティブプレートを形成することを特徴とする、ピクセル化装置を形成する方法。
【請求項１７】
ゲート絶縁層および半導体チャネルによって分離されたゲート導体とソースおよびドレイン導体とを有する薄膜トランジスタと、
ピクセル電極と、
前記ソース又はドレイン導体に関係する列導体とを各々が具えるピクセル領域を具えるピクセル化装置において、
前記ソースおよびドレイン導体と、列導体と、ピクセル電極とを、透明導体層によって規定し、前記透明導体層が、前記透明導体層の一部と接触する金属層を有し、前記一部が、前記列導体を含み、前記ソースおよびドレイン導体を含まないことを特徴とするピクセル化装置。
【請求項１８】
請求項１７に記載のピクセル化装置において、前記一部が前記ピクセル電極も含まないことを特徴とするピクセル化装置。
【請求項１９】
請求項１７または１８に記載のピクセル化装置において、
前記ゲート導体を規定し、行導体も規定する、絶縁基板上のゲート導体層と、
前記ゲート導体層上のゲート絶縁層と、
前記ゲート導体と重なる半導体チャネルを規定する、前記ゲート絶縁層上のシリコン層とを具えることを特徴とするピクセル化装置。
【請求項２０】
請求項１７、１８または１９に記載のピクセル化装置において、前記金属層を前記透明導体の一部の上としたことを特徴とするピクセル化装置。
【請求項２１】
請求項１７ないし２０のいずれか１項に記載のピクセル化装置において、フォトレジスト層を前記透明導体の一部の上としたことを特徴とするピクセル化装置。
【請求項２２】
請求項１７ないし２１のいずれか１項に記載のピクセル化装置において、アクティブマトリックス液晶ディスプレイのアクティブプレートを具えることを特徴とするピクセル化装置。
【請求項２３】
請求項２２に記載のアクティブプレートと、パッシブプレートと、前記アクティブおよびパッシブプレート間に挟まれた液晶材料の層とを具えるアクティブマトリックス液晶ディスプレイ。
【発明の詳細な説明】
【０００１】
本発明は、アクティブマトリックス液晶ディスプレイのようなピクセル化装置に関し、特に、これらのような装置の製造において使用されるアクティブプレートとして知られるトランジスタ基板に関する。
【０００２】
液晶ディスプレイは、代表的に、間に液晶材料をはさんだアクティブプレートとパッシブプレートとを具える。前記アクティブプレートは、トランジスタスイッチング装置のアレイを具え、代表的に、１個のトランジスタは前記ディスプレイの各ピクセルに関係する。各ピクセルは、個々のピクセルの輝度を制御する信号が供給される前記アクティブプレート上のピクセル電極も関係する。
【０００３】
図１は、ＬＣＤのアクティブプレートのある既知の例のピクセルを構成する電気的構成要素を示す。前記ピクセルを行及び列において配列する。ピクセルの行導体１０をＴＦＴ１２のゲートに接続し、列導体１４をソースに結合する。前記ピクセル上に設けられた液晶材料は、トランジスタ１２のドレインと共通グランド面１８との間に延在する液晶セル１６を実際に規定する。任意のピクセルストレージキャパシタ２０を、トランジスタ１２と、隣接するピクセルの行に関係する行導体１０との間に接続する。
【０００４】
透過型ディスプレイに関して、前記アクティブプレートの大きい領域を少なくとも部分的に透明にし、この形式のディスプレイはバックライトによって照明されるため、これが必要である。これらのディスプレイ装置において、行及び列導体を不透明な金属ラインとして形成するが、前記ピクセル電極を透明にしなければならない。高い導電性のため、クロム、アルミニウム、合金または多層構造のような金属層を前記行および列導体に使用し、これは装置性能を改善する。かなり大きい電圧降下が前記ラインの長さに関して生じ、前記ライン（列）に沿ったすべてのピクセルを均一に動作することが不可能になるため、前記ピクセル駆動信号を印加するライン（通常は列導体）の導電性は、大きいディスプレイにおいて特に重要である。
【０００５】
金属列導体の使用による問題は、別個の堆積およびリソグラフィ手順が、前記列導体と前記ピクセル電極を形成するのに必要なことである。前記ピクセル電極を透明にしなければならず、代表的に、透明導電性酸化物膜から形成する。製造プロセスにおけるリソグラフィステップは、前記製造プロセスの費用に主に寄与する要因であることが知られている。各リソグラフィックステップが、コストを増加させ、プロセスの歩留まりを減少すると考えることができる。
【０００６】
ＬＣＤのアクティブプレートに関する慣例的な製造プロセスは、５マスクプロセスである。図２に示すボトムゲートＴＦＴ　ＬＣＤアクティブプレートを参照し、各々が別個のマスク規定を要求するプロセスステップは、
（ｉ）　基板２１上に（前記列導体の一部である）ゲート２２を規定するステップと、
（ｉｉ）　下側真性層２４及び上側ドープ接触層２６を具える（前記基板全体を覆うゲート絶縁層２３の上に置かれた）アモルファスシリコン島を規定するステップと、
（ｉｉｉ）　金属ソース２８、ドレイン３０及び列電極を規定するステップと、
（ｉｖ）　前記基板全体を覆うシールド層３６においてコンタクトホール３４を規定するステップと、
（ｖ）　ホール３４を通してドレイン１０に接触する透明ピクセル電極３８を規定するステップとである。
【０００７】
図１に示すキャパシタを、前記ゲート絶縁層から、１つのピクセル電極の、隣接する行の行／ゲート導体の一部と重なる領域を設けることによって簡単に形成してもよい。
【０００８】
コストを減少し、歩留まりを増すために、リソグラフィステップの数を減少し、これによってマスク総数を減少する、種々の提案があった。
【０００９】
例えば、前記列導体を前記ピクセル電極と同じ透明導電性酸化物膜から形成し、前記ピクセル構造のこれらの構成要素を、いっしょに堆積し、パターン化することが提案された。追加の手段は、結果として２マスクプロセスを生じることができ、これを、図３に示すボトムゲートＴＦＴ　ＬＤＣアクティブプレートの参照と共に説明する。各々が別個のマスク規定を必要とするプロセスステップは、
（ｉ）　ゲート２２（および列導体）を規定するステップと、
（ｉｉ）　（ＴＦＴソース２８も形成する）透明列電極３２と、（ＴＦＴドレイン３０も形成する）ピクセル電極３８とを規定するステップとである。
【００１０】
半導体島２４、１６の規定を、例えば前記基板じゅうのＵＶ露光による、ゲート２２を使用する自己整列プロセスによって達成することができる。もちろん、前記半導体を、（上記ステップ（ｉ）と（ｉｉ）の間の）第３のマスクステップによって等しく形成することができる。前記アレイの周囲において、ゲート絶縁層２３を、低い精度の段階を使用してエッチング除去し、前記ゲートラインを前記ディスプレイの周囲において接触させる。
【００１１】
この構造において、前記列ラインに使用する透明導電性酸化物膜の高い抵抗率が、大きい（ＴＶサイズの）ディスプレイにおける前記構造の使用を妨げる。
【００１２】
この理由のため、前記層の列導体領域を処理し、前記ピクセル電極の透明度に悪影響を与えることなく導電率を増加させることがさらに提案された。例えば、Ｊ．リウ（Ｌｉｕ）他による記事“側壁銅電気メッキによる透明電極の導電率向上”ＳＩＤ９３ダイジェスト、５５４ページは、銅のバスを金属酸化物列ラインの側部に電気メッキすることによって導電率を向上する方法を開示している。このプロセスは、金属酸化物残留物を残す不完全エッチングプロセスを含み、この金属酸化物残留物は、前記銅の成長のための種として作用する。このプロセスは、複雑で制御が難しい。加えて、前記銅バスは、前記ソースおよびドレイン電極を取り囲み、前記バスを形成するときの速い側面の銅の成長の結果、前記ソースおよびドレイン間でショートする危険性が存在する。前記ソースおよびドレイン電極の周囲の前記銅バスは、前記ＴＦＴのチャネル長にも悪影響を及ぼし、したがって、予測しにくいＴＦＴ特性を形成する。
【００１３】
ＷＯ９９／５９０２４は、透明電極に隣接するパターン化金属層を設けることによって、前記透明電極の導電率を向上する方法を開示している。
【００１４】
アクティブマトリックスＬＣＤ製造における用途に関して、プロセスの複雑さを劇的に増すことなしに、ＩＴＯのような透明金属酸化物層の導電率を向上する簡単な方法の必要が依然として存在する。
【００１５】
本発明の第１の態様によれば、
ゲート絶縁層および半導体チャネルによって分離されたゲート導体とソースおよびドレイン導体とを有する薄膜トランジスタと、
ピクセル電極と、
前記ソース又はドレイン導体に関係するライン導体とを各々が具えるピクセル領域を規定するステップを含む、ピクセル化装置を形成する方法において、
前記ソースおよびドレイン導体と、ピクセル電極と、ライン導体とを、透明導体層を堆積およびパターン化することによって形成し、前記透明導体層の領域を選択的に電気メッキすることによって、前記透明導体層の抵抗率を減らす金属層を形成し、前記領域が、前記ライン導体を含み、前記ソースおよびドレイン導体を含まないことを特徴とする方法が提供される。
【００１６】
好適には、前記電気メッキされた領域は、前記ライン導体のエッジ領域を含み、前記ピクセル電極を含まないでもよい。
【００１７】
本発明の第２の態様によれば、
ゲート絶縁層および半導体チャネルによって分離されたゲート導体とソースおよびドレイン導体とを有する薄膜トランジスタと、
ピクセル電極と、
前記ソース又はドレイン導体に関係するライン導体とを各々が具えるピクセル領域を規定するステップを含む、ピクセル化装置を形成する方法において、
前記ソースおよびドレイン導体と、ピクセル電極と、ライン導体とを、透明導体層を堆積およびパターン化することによって形成し、前記透明導体層の上側表面領域を、無電解メッキステップを使用してメッキすることによって、前記透明導体層の抵抗率を減らす金属層を形成し、前記領域が、前記ライン導体を含み、前記ソースおよびドレイン導体を含まないことを特徴とする方法が提供される。
【００１８】
本発明の方法は、前記列導体（ライン導体）を処理し、抵抗率を減少するが、前記層のソースおよびドレイン部分が前記メッキ処理からシールドされるため、前記トランジスタのチャネル長を変えないことを可能にする。前記領域を、前記透明導体層の（電気メッキによって堆積された）エッジ、または、（電気メッキによって堆積された）上部としてもよい。
【００１９】
本発明の方法を、トップ又はボトムゲートトランジスタを有する表示装置において使用することができる。ボトムゲートトランジスタに関して、前記方法は、
ゲート導体層を絶縁基板上に堆積し、パターン化するステップと、
ゲート絶縁層を前記パターン化ゲート導体層上に堆積するステップと、
シリコン層を前記ゲート絶縁層上に堆積するステップと、
前記透明導体層を堆積し、パターン化するステップとを含む。
【００２０】
ある例において、前記選択的にメッキするステップは、
前記ソースおよびドレイン導体をシールドするシールド層をプリントするステップと、
前記透明導体層のシールドされていない領域をメッキし、このシールドされていない領域の抵抗率を減少する金属層を形成するステップとを含む。
【００２１】
他の例において、前記選択的にメッキするステップは、
前記透明導体層をメッキし、抵抗率を減少する金属層を形成するステップと、
シールド層をプリントし、シールドされていない領域の前記金属層を除去するステップとを含む。
【００２２】
この方法において、レジスト層は、前記列ライン上に残り、列間のショートの危険性が減少する。
【００２３】
前記透明導体層は、好適には、プリントによって堆積することができる導電性酸化物、例えばＩＴＯを具える。
【００２４】
前記アクティブプレートを、２マスクプロセスによって形成することができる。この場合において、前記ゲート導体を第１リソグラフィックプロセスで堆積およびパターン化し、ソースおよびドレイン導体とピクセル電極とを規定する前記透明導体層を第２リソグラフィックプロセスで堆積およびパターン化し、前記シリコン層を前記ゲート導体と自己整列させる。
【００２５】
本発明の方法は、好適には、アクティブマトリックス液晶ディスプレイのアクティブプレートを形成することに関する。
【００２６】
本発明は、
ゲート絶縁層および半導体チャネルによって分離されたゲート導体とソースおよびドレイン導体とを有する薄膜トランジスタと、
ピクセル電極と、
前記ソース又はドレイン導体に関係する列導体とを各々が具えるピクセル領域を具えるピクセル化装置において、
前記ソースおよびドレイン導体と、列導体と、ピクセル電極とを、透明導体層によって規定し、前記透明導体層が、前記透明導体層の一部と接触する金属層を有し、前記一部が、前記列導体を含み、前記ソースおよびドレイン導体を含まないことを特徴とするピクセル化装置も提供する。
【００２７】
前記ソースおよびドレインの領域における前記金属層の堆積を回避することによって、そうでなければ、例えばチャネル長の変化の結果として発生するかもしれない前記トランジスタ特性に影響する前記金属層のメッキを防ぐことができる。
【００２８】
前記装置は、好適には、アクティブマトリックス液晶ディスプレイのアクティブプレートを具える。本発明は、このアクティブプレートと、パッシブプレートと、前記アクティブおよびパッシブプレート間に挟まれた液晶材料の層とを具えるアクティブマトリックス液晶ディスプレイも提供する。
【００２９】
ここで、本発明の例を、添付した図面の参照とともに詳細に説明する。
【００３０】
図面は、図式的であり、一定の割合で描かれていないことに注意されたい。これらの図の部分の相対的な寸法および比率を、これらの図における明確さと便利さのために、サイズにおいて拡大又は縮小して示した。
【００３１】
図４は、本発明によるアクティブプレートを形成する第１の方法を示す。図４Ａは、絶縁基板上に堆積され、トランジスタゲート４２および関連する列導体４４を規定するようにパターン化されたゲート導体層４０を示す。以下の記述から明らかなように、ゲート導体層４０は、例えば、クロム、アルミニウム、または、モリブデンか、これらの組み合わせのような不透明材料を具える。図４Ａに示すレイアウトを達成するパターン化を、ウェットまたはドライエッチング技術を使用して達成する。ゲート絶縁層を、ゲート導体層４０に重なる基板全体の上に設ける。このゲート絶縁層は、例えばシリコン窒化物の単一層であってもよく、または、多層構造を具えてもよい。
【００３２】
半導体層、例えば水素添加アモルファスシリコンを、前記基板全体に重なる前記ゲート絶縁層の上に堆積する。ドープｎ＋シリコン接触層を、前記アモルファスシリコン層の上に堆積する。これは、前記ゲート絶縁層およびシリコン層を示していないが図４に示す構造を完成する。前記シリコン層のパターン化を、別個のフォトリソグラフィプロセスを使用して達成してもよく、または、前記半導体島をゲート４２と自己整列させてもよく、これによって追加のマスクステップの必要性を回避する。
【００３３】
前記ピクセル電極を規定するソースおよびドレイン導体層を前記シリコン層上に堆積し、パターン化し、図４Ｂに示す構造を与える。このソースおよびドレイン導体層は、関連する列導体３２に結合されたトランジスタソース２８と、トランジスタドレイン３０と、ピクセル電極２８とを規定する。前記半導体島を、２４、２６として示す。行導体４４上のピクセル電極３８の重なりは、前記ゲート絶縁層とともに、図１のストレージキャパシタ２０を規定する。このソース、ドレイン、および、ピクセル電極層の材料は、透明であり、金属酸化物または混合金属酸化物、最も好適にはインジウムスズ酸化物を具える。
【００３４】
本発明によれば、前記透明導体層の領域を選択的にメッキし、前記透明導体層の抵抗率を減少する金属層を形成する。これらの領域は、前記列導体３２を含むが、ソースおよびドレイン導体２８、３０と、ピクセル電極３８とを含まない。前記選択的メッキの前に、前記透明導体層を、例えば酸性または中性中立電解質における還元プロセスを使用して前処理する。
【００３５】
図４の例において、前記選択的メッキを、図４Ｃに示すようにピクセル電極３８とソースおよびドレイン２８、３０とを覆い、列３２を露出するようにシールド層５０を印刷することによって達成する。その後のメッキステップにおいて、前記列を導電性金属でメッキし、この導電性金属は、前記ＩＴＯ列の上部部分を覆う。このようにして、図４Ｄにおけるハッチングした領域５２をメッキし、抵抗率を減少し、次に、残りの前記シールド層を除去する。
【００３６】
前記シールド層は、有機重合体レジスト材料を具えてもよい。レジスト層は、十分な精度でプリントでき、必要なシールド特性（すなわち、選択的エッチング用腐食液を容易に利用できる）を有する。もちろん、多くのポリマ、例えば、ポリイミド、ＵＶ硬化フォトレジストまたはアクリル酸樹脂を使用してもよい。
【００３７】
使用するプリントプロセスを、当業者には既知のグラビアオフセットプリント技術としてもよい。
【００３８】
前記選択的メッキを達成する代わりの方法を、図５の参照とともに説明する。図４Ａおよび４Ｂの参照とともに説明したステップを繰り返す。図５に示すように、次のステップは、銅ですべての露出された導体表面をメッキするステップを含む。その後、シールド層６０を前記列領域上にプリントする。前記レジストを使用し、前記銅を他の領域から選択的にエッチング除去するが、前記列導体上の銅層を残す。図４Ｄに示す構造が結果として得られるが、前記レジスト層が前記列ライン上に残り、これは列間のショートの危険性を減少する。
【００３９】
前記メッキ作業に関する２つの可能な技術、すなわち、電気メッキと無電解メッキがある。
【００４０】
電気メッキを用いる場合、好適には、Ｊ．リウ（Ｌｉｕ）他による記事“側壁銅電気メッキによる透明電極の導電率向上”ＳＩＤ９３ダイジェスト、５５４ページに記載の技術を使用する。前記電気メッキプロセスの前に、軽い還元前処理を行う。前記選択的電気メッキ手順後に、エッジバスが、前記透明導体のシールドされていない部分に隣接して残る。エッジバスは前記ソースおよびドレイン電極に隣接しては残らず、結果として、前記トランジスタのチャネル長は変化しない。
【００４１】
電気メッキは、金属層をＩＴＯの上部の上に形成すべき場合、好適ではない。これは、前記前処理段階において均一な表面処理を得るのが困難だからである。結果として、前記電気メッキ層の厚さは、前記透明層の異なった領域に関して有意に変化するおそれがある。透明層の上部表面のより大きい領域は、結果として減少した電流密度を生じ、より長い電気メッキプロセスを必要とする。前記層の厚さにおける変化は、前記ＬＣＤのセルギャップを変化させ、結果としてこのギャップの制御がより難しくなる。
【００４２】
しかしながら、前記透明層の上部表面を金属化することが望ましい。これは、前記列ラインの領域のすべてを不透明にすることができるため、必要なブラックマスク層を単純にすることができる。これは、抵抗率のより大きな減少も可能にする。無電解メッキを用いて、表面コーティングを可能にする。
【００４３】
銅をＩＴＯ上にメッキする少なくとも２つの択一的な無電解メッキ技術がある。
【００４４】
（メルテックスプロセスとして知られる）一方のプロセスにおいて、前記ＩＴＯを最初に軽くエッチングし、付着力強度を最適化する。次に、前記表面を、例えばＮａＢＨ４（代替物はＫＢＨ４）を使用し、化学的に還元する。形成された金属インジウムを、酸性Ｐｄ（ＩＩ）バスにおいてパラジウムと交換する。Ｐｄ原子核は、無電解金属堆積を可能にする。無電解Ａｇの優れた選択性と良好な付着とを得ることができる。全体の手順は、バッチプロセスから成る。しかしながら、この手順には、大規模ＬＤＣ生産に関してそれほど魅力的でなくなるようないくつかの特徴がある。
１）第１に、他の既知のより安定した強力な還元剤（次亜リン酸塩）はＩＴＯを還元することができないため、ＮａＢＨ４（または同様な水素化物材料）の使用に頼る。
２）前記手順は、４ステップ（＋４リンス）から成り、相応の無駄な処理を必要とする。
【００４５】
これは、１つの可能な無電解メッキプロセスを与えるが、代わりのいわゆるＰｄゾルプロセスが好適である。Ｐｄゾルプロセスは、ＩＴＯにおけるポリビニルアルコール（ＰＶＡ）またはポリビニルピロリドン（ＰＶＰ）安定化Ｐｄ粒子の選択的な吸着を基礎とする。この選択性は、使用するメッキ化学作用に依存する。
【００４６】
以下のステップが含まれる。最初に、前記ピクセル電極を、メッキされることから、レジストの付着によって保護しなければならない。次に、適切な選択性および付着を得るために、洗浄ステップが必要である。これを、ＵＶ／オゾンまたは酸素プラズマによって行うことができる。洗浄後、無電解金属化は、反応がスタートするために触媒表面を必要とするため、前記ＩＴＯを活性化しなければならない。活性化を、適切な金属ナノ粒子の吸収によって行うことができる。次のステップは、したがって、ガラスにおいてはなくＩＴＯにおいて選択的な吸収が生じるような、適切に調整されたＰｄゾルにおける浸漬である。代表的な処理時間は、２〜４分である。水によるリンス後、標本を無電解メッキ溶液に浸漬する。使用することができる代表的な金属は、Ｃｕ、Ｎｉ、ＡｇおよびＡｕであり、ＣｕまたはＡｇがこの用途には好適である。Ｐｄゾルの代替物は、Ｐｔゾル、Ａｇゾル、ＡｇＰｄゾルまたはＡｇＰｔゾルである。
【００４７】
金属を前記ＩＴＯ列電極の上部にメッキするため、例えば０．２μｍ未満の薄さが、必要な列抵抗率には十分である。
【００４８】
この無電解メッキ技術の、特に、Ｐｄゾル調整のより詳細は、参照材料としてここに含まれる欧州特許明細書０５１８４２２号に記載されている。
【００４９】
この方法の変形例において、無電解メッキに必要な前記透明導体層の活性化を、前記プロセスにおけるより早い段階において行う。前記透明導体層の堆積の直後、シールド層５０を設ける前に、前記透明導体層を、この上に、パラジウムまたはプラチナのような活性化材料の、厚さにおいてちょうど数ナノメートル程度のきわめて薄い薄膜を堆積することによって活性化する。例えばＩＴＯの前記透明導体層をスパッタ堆積する場合、前記活性化材料を同様にスパッタ堆積することができる。
【００５０】
次に前記透明導体層を、シールド層５０（図４）を設けた後に前記露出された領域において、または、完全に、上記のようにメッキし、その後、前記メッキの選択された領域を、シールド層６０（図５）を使用して除去する。必要なプロセスステップの数が減る他に、例えば、活性化前に前記ＩＴＯ層を洗浄する中間ステップを取り除くことによって、この変形した方法は、前記プロセスに追加の堅牢性を与えることができる。他の利点は、スパッタされたＰｄまたはＰｔ活性化薄膜の付着力が、湿式で化学的に堆積された薄膜の付着力より優秀だろうと思われることである。
【００５１】
図６は、異なった列抵抗率レベルと、異なった表示品質とに関して実現することができるディスプレイサイズを示す。ｘ軸は、前記ディスプレイの対角線サイズをプロットし、ｙ軸は、解像度をプロットする。プロット６１は、対角線サイズとＶＧＡ品質を与える解像度との間の関係を示し、プロット６２は、対角線サイズとＳＶＧＡ品質を与える解像度との関係を示す。
【００５２】
プロット６４は、４０μΩｃｍの抵抗率を有する列に関して、ＬＣＤ−ＴＶ用途が３９インチの対角線まで可能であることを示す。ρ＝２０μΩｃｍ（プロット６６）に関して、ＨＤ−ＴＶ（高精細度ＴＶ）用途が範囲に入る。ρ＝６μΩｃｍ（プロット６８）に関して、ＡＭＬＣＤを有するＨＤ−ＴＶ性能は、（アクティブマトリックスに関する限り）どのような通常のＴＶ対角線に関しても問題ない。簡単な等価回路計算は、これらの抵抗率を必要な無電解Ｃｕ層の厚さに変換することを可能にし、例えば、４０μΩｃｍは１２．５ｎｍを必要とし、２０μΩｃｍは３０ｎｍを必要とし、６μΩｃｍは１５０ｎｍを必要とする。これらを一例としてのみ与える。もちろん、必要な銅（または他の金属）層の厚さは、前記行ラインの幅と、前記ピクセル構成の多くの他のパラメータの関数である。
【００５３】
したがって、３０〜５０ｎｍ厚の無電解堆積された層に関して、まったく許容しうるＬＣＤ−ＴＶ仕様を実現することができ、ＨＤ−ＴＶ解像度にも手が届く。加えて、このような厚さを、金属の選択（ＣｕはＡｇまたはＡｕより速く成長する）と、メッキ条件とに応じて、約３〜５分においてメッキすることができる。剥離による付着問題は、これらの問題は０．２μｍを超える層厚が必要な場合に生じるため、予想されない。
【００５４】
本発明は、プリントＩＴＯを前記透明導体層として使用する事を可能にすることができる。このプリントＩＴＯは、スパッタリングによるような慣例的な技術によって堆積されたＩＴＯより劣った電気的特性を有する。しかしながら、その後の銅メッキは、前記列ラインの電気的特性を改善し、前記より劣った電気的特性を、前記ピクセル電極とソースおよびドレイン領域との小さい領域において容認することができる。
【００５５】
本発明を用い、異なった形式のＴＦＴ、例えば、背面露光を使用して前記チャネル領域を規定する自己整列による２マスクプロセスによって形成されたアモルファスシリコンＴＦＴを有する装置に用いることができる。このようなものを使用する装置における代表的なピクセルを、図７における平面図において図式的に示し、この図において、前の例におけるものと同様の構成要素を同じ参照符によって示す。
【００５６】
この装置において、行導体４０の組を、基板において、上述したような堆積された金属の適切なパターン化によって規定する。次に、前記導体の組を、ゲート絶縁層として作用する堆積されたシリコン窒化物と、アモルファスシリコン材料との連続的な層によって覆う。次に、行導体４０をマスクとして使用する背面露光を利用して、これらの層をフォトリソグラフィ式にパターン化し、不必要な部分をエッチングによって除去し、前記行導体と直接重なるこれらの層の部分のみが残るようにする。結果として生じるＴＦＴは、したがって、前記ゲートが前記行導体の一部を具え、前記ゲート絶縁層およびアモルファスシリコンチャネルが、これらの部分と直接重なる領域を規定する。
【００５７】
図７において示すように、ピクセル電極３８は、前記アモルファスシリコン上に延在する延長部７０を含み、この領域においてドレイン接点を設け、ソース接点を、前記アモルファスシリコン上と前記ドレイン接点のいずれかの側まで延在する列導体３２の延長部の２つの指状部分７２’および７２”によって設ける。
【００５８】
この形式の構造に関して、アモルファスシリコン材料が前記行導体上に存在する場合、寄生ＴＦＴが、指状部分７２’および７２”と、前記ＴＦＴのいずれかの側までの個々の列導体３２’および３２”との間に形成される危険性がある。これを回避するために、ここでは点線で輪郭を示すシールド層５０をパターン化し、再び、ピクセル電極３８とＴＦＴ１２の構造とを覆い、前記行導体全体と、特に、前記ＴＦＴから列導体の隣接する対３２’および３２”まで延在する行導体４４の領域とを覆わないようにする。このシールド層の準備に続き、エッチング作業を行い、上述したように前記シールドされていない領域をメッキする前に、これらの行導体領域に重なる露出したアモルファスシリコン材料を除去する。
【００５９】
図８は、完全な液晶ディスプレイの構造を示す。液晶材料の層８０を、上述した構造を具えるアクティブプレート８２上に設ける。他の基板８３が、前記液晶材料の層に重なる。この、他の基板８３を、カラーフィルタ８４と、共通電極１８（図１に示す）を規定するプレートとの配置を有する面において設けてもよい。偏光プレート８６を、基板８２の反対側に設ける。
【００６０】
本発明は、特にトランジスタ基板に関するため、液晶ディスプレイの動作及び構造を、当業者には明らかであろうから、さらに詳細には説明しない。
【００６１】
説明した例において、ストレージキャパシタを、隣接する行導体を使用して規定する。代わりに、別個のストレージキャパシタラインを設けてもよい。
【００６２】
説明した特別な例は、ＩＴＯ透明電極上のＣｕメッキを与える。他の導電性酸化物透明電極を使用してもよく、他の金属をメッキしてもよい。これらの可能性は、本発明の範囲内に入る。
【００６３】
説明したこれらに追加の層を設けてもよく、当業者には明らかであろう種々の代案が存在する。本発明は、既知の個々のプロセスステップおよび材料に頼らないため、特別なプロセスパラメータおよび材料を本願において詳細に説明した。可能な代わりのステップおよび範囲は、当業者には明らかであろう。
【００６４】
本発明を、アクティブマトリックスＬＣＤに適用した場合を詳細に説明した。本発明を、アクティブマトリックスＬＥＤディスプレイと画像センサとにも適用することができる。装置の行または列ラインに関して同じ層を使用してピクセル電極を規定する際に利益があるかもしれない場合、本発明を、透明ピクセル電極を必要とするどのようなピクセル化装置にも適用することができる。本発明を、透過および反射アクティブマトリックスＬＣＤディスプレイに用いることもできる。反射型装置の場合において、ＩＴＯはソースおよびドレイン接点を形成するための既知の利益を有するため、透明層を使用することが依然として望ましいかもしれない。
【００６５】
上述した例において、透過型ディスプレイを示し、前記ピクセル電極を透明とし、したがって、前記メッキ作業によってシールドした。反射型ディスプレイに関して、前記ピクセル電極を前記列導体と一緒にメッキし、前記ソースおよびドレイン領域のみがシールドされるようにしてもよい。
【００６６】
上記の特別な例は、アモルファスシリコンＴＦＴの使用を説明した。もちろん、本発明を、前記ピクセルが各々単結晶または微結晶シリコントランジスタを含むピクセル化装置に等しく適用できる。
【図面の簡単な説明】
【図１】アクティブプレートのピクセル構成要素を示す。
【図２】ボトムゲートＴＦＴを有し、５マスクプロセスを使用して製造された慣例的なアクティブプレートを示す。
【図３】ボトムゲートＴＦＴを有し、２マスクプロセスを使用して製造された提案するアクティブプレートを示す。
【図４】本発明の第１の製造プロセスを示す。
【図５】本発明の第２の製造プロセスを示す。
【図６】ディスプレイ性能を列抵抗の関数として説明するのに使用する。
【図７】代わりの形式のＴＦＴを使用し、変形したプロセスを使用する、本発明による他の実施形態におけるアクティブプレートの一部を示す。
【図８】完全な液晶ディスプレイの構造を示す。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
2004514950.tif 000029
2004514950.tif 000030
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