(57)【要約】第１および第２の電荷をそれぞれ生じるべく、光信号（ＬＩＧＨＴ）を取り込む第１および第２の領域（４１，４２）を有する画像化回路（１０）が、半導体基板（４０）上に形成される。導電材料（５２，５３）は第１の領域から第２の領域へと延在し、制御信号（ＣＯＬ　１，ＲＯＷ　１）に応答して第１および第２の電荷を制御し、画像化回路の出力信号（ＶＯＵＴ）を生成する。
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【特許請求の範囲】
【請求項１】
光信号に反応して第１および第２の電荷をそれぞれ生じるべく、第１および第２の領域を有する基板と；
第１の領域から第２の領域へと延在して前記基板に配置され、該基板の導電性を変化させて第１および第２の電荷を該画像化回路の出力部へ移動させる導電材料；とを備えた画像化回路。
【請求項２】
第１の電荷を生じるために前記第１の領域に配置された第１の光活性デバイスと；
第２の電荷を生じるために前記第２の領域に配置された第２の光活性デバイス；とをさらに備えた請求項１に記載の画像化回路。
【請求項３】
前記第１の光活性デバイスから第１の電荷を移動させるために前記第１の領域に配置された第１のトランジスタと；
前記第２の光活性デバイスから第２の電荷を移動させるために前記第２の領域に配置された第２のトランジスタ；とをさらに備えた請求項２に記載の画像化回路。
【請求項４】
導電材料が前記第１、第２のトランジスタのそれぞれ第１、第２のゲート電極として機能する、請求項３に記載の画像化回路。
【請求項５】
前記第１および第２のトランジスタが導電材料に与えられた制御信号に反応して機能する、請求項４に記載の画像化回路。
【請求項６】
導電材料がポリシリコンを含む、請求項１に記載の画像化回路。
【請求項７】
第１の画素回路が前記第１の領域に形成され、第２の画素回路が前記第２の領域に形成され、該第１および第２の画素回路が基板の軸について対称に配置される、請求項１に記載の画像化回路。
【請求項８】
半導体基板と；
前記半導体基板の第１の領域に伝えられた光に反応して第１の画素信号を生成するための第１の画素回路と；
前記半導体基板の第２の領域に伝えられた光に反応して第２の画素信号を生成するための第２の画素回路と；
前記第１の領域から前記第２の領域へと延在して前記半導体基板の上に配置され、前記第１および第２の画素信号を該集積画像化回路の出力部へ移動させる導電層；とを備えた集積画像化回路。
【請求項９】
前記第１の画素回路が第１の領域に伝えられた光を受け取るための第１の光活性デバイスを備え；
前記第２の画素回路が第２の領域に伝えられた光を受け取るための第２の光活性デバイスを備えている；請求項８に記載の集積画像化回路。
【請求項１０】
前記第１の画素回路が前記第１の光活性デバイスに連結した第１の制御トランジスタを備え、前記第２の画素回路が前記第２の光活性デバイスに連結した第２の制御トランジスタを備えている、請求項９に記載の集積画像化回路。
【請求項１１】
前記導電層が前記第１の制御トランジスタの第１の電極および前記第２の制御トランジスタの第２の電極として機能する、請求項１０に記載の集積画像化回路。
【請求項１２】
前記第１および第２の光活性デバイスが、光に反応してそれぞれ第１および第２の電荷を生じるように配置されている、請求項１１に記載の集積画像化回路。
【請求項１３】
制御信号が導電層へと与えられ、前記第１、第２の電荷をそれぞれ第１、第２の制御トランジスタによって移動させ、第１、第２の画素信号を生成する、請求項１２に記載の集積画像化回路。
【請求項１４】
前記第１の画素回路が第１の選択トランジスタを備え、該第１の選択トランジスタは、第１の選択信号により第１の画素信号を生成するように、第１の制御トランジスタに連結された導電経路を有し、かつ前記第２の画素回路が第２の選択トランジスタを備え、該第２の選択トランジスタは、第２の選択信号により第２の画素信号を生成するように、第２の制御トランジスタに連結された導電経路を有する、請求項１３に記載の集積画像化回路。
【請求項１５】
第１および第２のアドレス信号に反応してそれぞれ第１および第２の選択信号を生成するデコーダをさらに備えた、請求項１４に記載の集積画像化回路。
【請求項１６】
前記デコーダが第１および第２の画素回路へのランダムアクセスを提供する、請求項１５に記載の集積画像化回路。
【請求項１７】
前記第１および第２の画素回路が前記半導体基板の軸について対称に配置される、請求項８に記載の集積画像化回路。
【請求項１８】
画像を作成する方法であって、
第１および第２の電荷をそれぞれ生じさせるべく、半導体基板の第１および第２の領域に光を伝えるステップ；および
前記第１の領域から第２の領域へ連続的に延在する導電層に制御信号を与え、前記第１、第２の電荷をそれぞれ第１、第２の画素信号として第１、第２のノードに移動させるステップ；を含む方法。
【請求項１９】
前記の光を伝えるステップが、光によって第１、第２の光活性デバイスを活性化し第１、第２の電荷をそれぞれ生じさせるステップを含む、請求項１８に記載の方法。
【請求項２０】
前記の信号を与えるステップが、前記制御信号によって第１、第２の制御トランジスタがそれぞれ第１、第２の電荷を第１、第２のノードに移動させることを可能にするステップを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、概して半導体デバイス、特に半導体基板上に製造される画像取り込み集積回路に関する。
【０００２】
大抵の集積画像化回路は、アレイに伝えられた画像を取り込むのに適した、光活性画素回路の複数のアレイを備えるべく形成される。画素回路は、通常、光活性デバイスまたは光受容デバイスだけでなく、制御トランジスタおよび選択トランジスタを備える。そのような集積画像化回路は、コピー機、スキャナ、デジタルカメラおよびその他の装置において使用される。
【０００３】
取り込まれる画像の品質は、通常、アレイの充填比すなわち光活性デバイスが占めるアレイの部分によって決まる。高い充填比のアレイはアレイに伝えられた光をより多く取り込み、そのためより高品質の取り込み画像を生産する。
【０００４】
これまでの集積画像化回路は、画素回路のアレイが占める大きなダイエリア（ｄｉｅ　ａｒｅａ）のため、コストが高いという欠点がある。しかし、各画素回路の面積を縮小すると、充填比が低下して取り込み画像の品質が低下する。
従って、取り込み画像の品質を維持または向上させつつ、低いコストで製造可能な画像化回路が求められている。
【０００５】
（図面の詳細な説明）
図中、同じ参照番号を有する構成要素は類似の機能性を有する。
図１は、画像取り込み回路１０、制御回路１２、画像プロセッサ１４および出力装置１６を、図のようにすべて相互に連結させて備えた、画像化システム１００のブロック図である。画像化システム１００は、コピー機、スキャナ、デジタルカメラまたはその他の画像化装置において利用できる。
【０００６】
画像取り込み回路１０は、その表面が画像から伝えられたＬＩＧＨＴ（光）を受容する、光活性画素回路のアレイを備える。ＬＩＧＨＴは画素回路を活性化し、受容した光エネルギーの関数として画素信号を生成する。デコーダ回路は、取り込まれた画像を表すアナログ画像信号ＶＯＵＴをノード１１で生成するために、画素回路を選択する。
【０００７】
制御回路１２は、ユーザが発生させた制御信号ＶＣＯＮＴＲＯＬを受容するための入力１８と、画素を選択するためのデジタルアドレスデータ（ＡＤＤＲＥＳＳ）を提供する出力母線１３とを有する。先の取り込みに由来する残存信号のアレイを消去するため、デジタル初期化信号であるＲＥＳＥＴが、画像の取り込みに先立ち、ノード１７において生成する。制御信号ＶＣＯＮＴＲＯＬは、ユーザが露出時間、ズーム量を制御し、または他の画像化の特性を提供するのを可能にする。
【０００８】
画像プロセッサ１４は、画像信号ＶＯＵＴを受け取り、出力装置１６を作動させるのに適した形式のデジタル表示信号ＶＤＩＳＰを生成する。画像プロセッサは、増幅器、システムノイズを削減するための非相関化回路、および画像信号ＶＯＵＴをデジタル表示データＶＤＩＳＰに変換するためのアナログ・デジタル変換器を備える。
【０００９】
出力装置１６は、画像化システム１００をカメラとして設定した場合は、ディスプレイモニタとして示される。代替例として、画像化システム１００をコピー機またはスキャナとして設定した場合は、出力装置１６はプリンタでもよい。さらに別の例として、出力装置１６は記憶装置または他の出力装置でもよい。
【００１０】
図２は、行デコーダ２０、列デコーダ２２、および画素回路１２４−１２９のアレイ３１を備えた画像取り込み回路１０のブロック図である。アレイ３１は、図のようにＭおよびＮが整数であるＭ行Ｎ列の画素回路に構成される。アドレス（ＡＤＤＲＥＳＳ）データは母線１３で受け取られ、ノード１１で画像信号ＶＯＵＴを生成するために画素回路１２４−１２９の中から選択する。
【００１１】
行デコーダ２０は、母線２１で受け取られたアドレスデータの行部分をデコードし、行選択信号ＲＯＷ　１（行１）からＲＯＷ　Ｍ（行Ｍ）の中の１つを活性化して、対応する画素回路の行を周知のように選択する。列デコーダ２２は、母線２３で受け取られたアドレスデータの列部分をデコードし、列選択信号ＣＯＬ　１（列１）からＣＯＬ　Ｎ（列Ｎ）の中の１つを活性化して、対応する列を周知のように選択する。選択された行および列にある画素回路は、そのようにして選択される。列デコーダ２２は、選択された画素回路によって生成される画素信号ＤＡＴＡ　１（データ１）からＤＡＴＡ　Ｎ（データＮ）の中の１つを受け取るために、センス増幅器を備える。例えば、ＲＯＷ　１が行ライン２５で活性化され、ＣＯＬ　１が列ライン２７で活性化される場合、画素回路１２４が選択され、取り込まれた画像情報は画素信号ＤＡＴＡ　１としてデータライン２７へ送られる。列デコーダ２２は画素信号ＤＡＴＡ　１を感知かつ増幅し、画像信号ＶＯＵＴを生成する。
【００１２】
画素回路１２４−１２９は、ＡＤＤＲＥＳＳデータを変更することにより任意の順序で選択可能であり、効果的にアレイ３１へのランダムアクセスを提供し、ズーミングのような表示上の機能を容易にする。
【００１３】
図３は、光活性デバイス３６、初期化トランジスタ３２、電荷移動トランジスタ３３、ソースフォロアトランジスタ３４および出力トランジスタ３５を表記のように相互に連結させて備えた画素回路１２４の略図である。光活性デバイス３６は、光エネルギーに反応して電荷を生じる固定ダイオードを備える。別の方法では、光活性デバイス３６は光トランジスタまたは他の光反応性デバイスでもよい。トランジスタ３２−３５は、相補型金属−酸化物−半導体集積回路のプロセスで製造されるＮチャネルトランジスタである。
【００１４】
画像を取り込む際の画素回路１２４の動作を、図４のタイミング図を参照することにより見ることができる。トランジスタ３２−３５は最初はオフである。時刻Ｔ１において、画素回路１２４は初期化信号ＲＥＳＥＴおよび列選択信号ＣＯＬ　１をセットすることにより初期化される。トランジスタ３２および３３はオンとなり、先の取り込みに由来する残存電荷を消去し、浮遊ノード３７を、３．０ボルトで稼動している電源電圧ＶＤＤより約１導電閾値低い、周知の電位にセットする。
【００１５】
時刻Ｔ２では、初期化信号ＲＥＳＥＴが消去され、トランジスタ３２がオフになる。トランジスタ３３は、光エネルギーを示す電位に浮遊ノード３７をセットするために光活性デバイス３６から電荷を移動させるべく、オンのままである。トランジスタ３３は、実際上可能な限り多くの電荷が浮遊ノード３７に移動されることを確実にするため、通常ゼロボルトのゲート−ソース導電閾値を有するように製造される。
【００１６】
トランジスタ３４は、浮遊ノード３７上の信号を和らげノード３８上の転換信号を生成するソースフォロアとして作動する。時刻Ｔ３では、行選択信号ＲＯＷ　１がセットされ、トランジスタ３５がオンになり、転換信号が画素信号ＤＡＴＡ　１としてデータライン２７に連結される。
【００１７】
画素回路１２４を動作するためには別のタイミング配列が用いられうることに注意すべきである。例えば、列選択信号ＣＯＬ　１を時刻Ｔ１ではなくＴ３でオンにすることができる。このことは、同時にＤＡＴＡ　２を生成する、Ｔ５におけるＣＯＬ　２の例で示される。
【００１８】
図５は、基板４０の領域４１−４３にそれぞれ形成された画素回路１２４−１２６を示す、集積回路の実施形態における画像取り込み回路１０の物理的な配置の詳細の平面図である。基板４０はシリコンのようなｐ型半導体材料を含む。領域４１−４３はｎ型ドーパントで基板４０を軽くドーピングすることによって形成され、画素回路間のクロストークを防止するべく領域４１−４３を互いに分離するために正電位にバイアスされる。基板４０の、領域４１−４３の外側にある部分は、分離領域７０として示され、二酸化シリコンのような誘電材料で形成される。代わりに、分離領域７０はｐ型半導体材料を含んでもよい。
【００１９】
接点６１は、電源電圧ＶＤＤを受け取り、直流電源を画素回路１２４および１２５に供給すると共に、信号の変動を吸収することによってさらなる分離を提供する。接点６１からＶＤＤ供給端末への金属の相互接続は、説明を簡潔にし、本発明をより明確に示すために図５には示されていない。他の相互接続も、説明を簡潔にするため図５から除かれている。
【００２０】
光活性デバイス３６は、ｐ型ドーパントで領域４１をドーピングし、次に、伝えられた光に反応して少数キャリア電荷を生じるｐｎ接合を、より浅いｎ型ドーパントで形成することによって形成される。高品質の画像は、可能な限り高い充填比で画素回路１２４を形成することによって実現される。すなわち、光活性デバイス３６は、製造プロセスの制約の範囲内で実現可能なかぎり多くの領域４１を占めることが好ましい。加えて、光活性デバイス３６は、伝えられた光を遮断する可能性のある、すぐ次の相互接続層（図示せず）で覆われないままである。他の画素回路中の光活性デバイスが同様の方法で形成される。例えば、光活性デバイス６６は図のように画素回路１２５の領域４２に形成される。
【００２１】
トランジスタ３２−３５は、ドーピングされたポリシリコンのような導電材料の層を基板４０の上に堆積・パターン形成して、トランジスタ３２−３５のチャネルや活性領域を定めることにより形成される。活性領域とは一般にパターン形成された導電材料が領域４１と重なり合う領域である。その結果パターン形成された導電材料は関連するトランジスタのゲートとして機能し、下にある半導体基板４０の領域の導電性を変化させる。
【００２２】
例えば、導電材料の１つのパターンは、トランジスタ３２のチャネルを定めそのゲート電極５９として機能する導体５２を形成する。もう１つの導電材料のパターンは、トランジスタ３３のゲート電極５４として機能する導体５３を形成する。画素回路１２４のトランジスタ３４−３５が同様に形成される。画素回路１２５では、導体５２がトランジスタ６２のゲート電極６０として機能し、導体５３がトランジスタ６３のゲート電極５６として機能する。トランジスタ６４−６５は同様に形成される。
【００２３】
製造中にトランジスタの活性領域を損傷するのを回避するために、導電材料と金属の相互接続層（図示せず）との間の電気接点は、最悪のずれがある状態でも分離領域７０に強制的に重なるようにする。例えば、ノード１７に連結するための接点５８は、領域４１および４２から所定の距離だけ離れた分離領域の上にある。同様に、列ライン２７に連結するための接点５７は、領域４１と４２の間の分離領域の上にある。上にある接点に対応するため、領域４１と４２の間の分離領域７０の幅Ｄ１が大きくなるが、このことはダイエリアや製造コストを増大させる。
【００２４】
本発明の１つの特徴として、画素回路１２４と１２５は半導体基板４０の軸９１に関して対称に配置される。同様に、画素回路１２５と１２６は半導体基板４０の軸９２について対称に配置される。対称すなわち鏡像関係の配置により、導体５２は領域４１から領域４２へと続いた状態で延在し、トランジスタ３２のゲート電極５９およびトランジスタ６２のゲート電極６０の両方の機能を果たす。従って、接点５８は画素回路１２４と画素回路１２５の間で効率よく共有される。同様に、導体５３が領域４１から領域４２へと続いた状態で延在し、トランジスタ３３のゲート電極５４だけでなくトランジスタ６３のゲート電極５６も形成する。それによって接点５８は画素回路１２４と画素回路１２５の間で共有される。
【００２５】
これまでの画像化アレイは各画素回路に個別の接点を必要とするが、このことは隣接する画素回路間に大きな間隔を置くことを要する。本発明の１つの特徴として、接点が隣接する画素回路間で共有され、これにより各画素回路に個別の接点を備える必要がなくなる。正確に言えば、接点は１つの行の画素回路に１つおきに必要なだけである。例えば、接点は画素回路１２４と１２５の間にあるが、画素回路１２５と１２６の間には必要ない。その結果、画素回路１２５と１２６の間の距離Ｄ２は画素回路１２４と１２５の間の距離Ｄ１よりも狭く作られ、これにより、対応する光活性デバイスの領域を縮小することなく画素回路１２４−１２６が占めるダイエリアを縮小される。画素回路１２４−１２６によって取り込まれる光の量は変わらず同じであるが、その光はより小さいダイエリア上に取り込まれる。よって、充填比は増大し、それによって画像の品質は維持されるかまたは向上する。
【００２６】
そのような訳で、本発明の、対称的な配置および接点の共有が画素回路間の間隔を縮小し、それによって、追加の、またはよりコストの高い加工ステップを伴わずに、充填比の増大とダイエリアの縮小という利点が実現される。高品質な画像が実現されるが低コストである。
【００２７】
本発明により、従来の画像化回路よりもコストが低く、同等またはより高い性能を有する画像化回路が提供されることが理解されるべきである。基板は第１および第２の領域を有し、それらの領域上に光が伝えられ、第１および第２の電荷を生じる。導電材料が第１の領域から第２の領域へ延在し、制御信号が与えられると第１および第２の電荷が移動する。電荷は感知され、画像化回路の出力信号が生成する。
【図面の簡単な説明】
【図１】画像化システムのブロック図。
【図２】本発明の画像取り込み回路のブロック図。
【図３】図２の回路における使用に適した画素回路の略図。
【図４】図３の画素回路の動作のタイミング図。
【図５】本発明による画像化回路の詳細の平面図。
【図１】
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【図２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004508716.tif 000027
【国際調査報告】
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2004508716.tif 000029