(57)【要約】保護される回路構成を有する半導体集積回路（ＩＣ）１００内の静電放電（ＥＳＤ）保護回路３０２。一つの実施形態において、ＥＳＤ保護回路３０２は、該ＩＣの保護される回路の接続点への接続に適応したパッド１０４と、該パッドとアース１１２との間に結合されたＥＳＤ保護素子３０６とを備える。ダイオード・ターンオン素子３０８は、該パッドから該ＥＳＤ保護素子の第１のゲート３３６へ順方向に結合されている。第２の実施形態において、ＥＳＤ保護回路２００２は、第１の電圧供給ラインに結合されたアノード３２２と、アースに結合されたカソードとを有するＳＣＲである。寄生容量２００４は、各電圧供給ラインと、前記接地されたカソードとの間に結合されている。【選択図】図１
2004533713.tif 000002
【特許請求の範囲】
【請求項１】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（３０２〜９０２）であって、
前記ＩＣの保護される回路の接続点への接続に適応したパッド（１０４）と、
前記パッドとアース（１１２）との間に結合されたＥＳＤ保護素子（３０６）と、
前記パッドから前記ＥＳＤ保護素子の第１のゲート（３３６）へ順方向に結合されているダイオード・ターンオン素子（３０８）と
を備える静電放電保護回路。（図３〜図８）
【請求項２】
前記ＥＳＤ保護素子が、サイリスタ（ＳＣＲ）及びＮＭＯＳ素子からなる群から選択される、請求項１に記載の静電放電保護回路。（図３〜図９）
【請求項３】
前記ＥＳＤ保護素子の第１のゲート及びアースに結合された第１の抵抗器（３４１）をさらに備える、請求項２に記載の静電放電保護回路。（図３、図５〜図９）
【請求項４】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１００２〜１３０２）であって、
前記ＩＣの保護される回路の接続点への接続に適応したパッド（１０４）と、
前記パッドとアース（１１２）との間に結合されたＥＳＤ保護素子（３０８）と、
前記ＥＳＤ保護素子のゲート（３３４）からアースへ順方向に結合されているダイオード・ターンオン素子（３０８）と
を備える静電放電保護回路。（図１０〜図１３）
【請求項５】
前記ＥＳＤ保護素子が、サイリスタ（ＳＣＲ）及びＰＭＯＳ素子からなる群から選択される、請求項１５に記載の静電放電保護回路。（図１０〜図１３）
【請求項６】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１４０２〜１６０２）であって、
前記ＩＣの保護される回路の接続点への接続に適応したパッド（１０４）と、
前記パッドとアース（１１２）との間に結合されたサイリスタ（ＳＣＲ）（３０６）と、
前記ＥＳＤ保護素子の第１のゲート（３３６）及びアースに結合された第１の抵抗器（３４１）と、
前記ＳＣＲの第２のゲート（３３４）及びアースに結合された結合コンデンサ（１３０４）と
を備える静電放電保護回路。（図１４〜図１６）
【請求項７】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１５０２）であって、
前記ＩＣの保護される回路の接続点への接続に適応したパッド（１０４）と、
前記パッドとアース（１１２）との間に結合されたサイリスタ（ＳＣＲ）（３０６）と、
前記ＥＳＤ保護素子の第１のゲート（３３６）及びアースに結合された第１の抵抗器（３４１）と、
前記ＳＣＲの第１のゲート及び前記パッドに結合された結合コンデンサ（１３０４）と
を備える静電放電保護回路。（図１５）
【請求項８】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１７０２）であって、
前記ＩＣの保護される回路の接続点への接続に適応したパッド（１０４）と、
前記パッドとアース（１１２）との間に結合されたＳＣＲ保護素子（３０６）と、
少なくともドレインと同じ高さの電位に結合されたゲートを有する少なくとも一つのＭＯＳターンオン素子（１７０８）であって、ＮＭＯＳ及びＰＭＯＳからなる群から選択され、前記パッドから前記ＳＣＲ保護素子の第１のゲート（３３６）に結合されている前記ＭＯＳターンオン素子と
を備える静電放電保護回路。（図１７）
【請求項９】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（１７０２、１８０２）であって、
前記ＩＣの保護される回路の接続点への接続に適応したパッド（１０４）と、
前記パッドとアース（１１２）との間に結合されたＳＣＲ保護素子（３０６）と、
前記パッドから前記ＳＣＲ保護素子の第１のゲート（３３６）に逆バイアス方向に結合されているツェナダイオード（１９０８）と
を備える静電放電保護回路。（図１９）
【請求項１０】
保護される回路構成を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（２１０２〜２４０２）であって、
前記ＩＣの保護される回路の接続点への接続に適応したパッド（１０４）と、
前記ＥＳＤ保護素子（３０２）のアノード（３２２）と前記パッドとの間に順方向に直列結合された容量低減ダイオード（２１０８）であって、前記ＥＳＤ保護素子（３０２）の寄生容量値以下の寄生接合容量値を有する容量低減ダイオードと、
前記容量低減ダイオードとアース（１１２）との間に結合されたＥＳＤ保護素子（３０２）と
を備える静電放電保護回路。（図２１〜図２４）
【請求項１１】
保護される回路構成及び複数の混成電源電圧ライン（２００４）を有する半導体集積回路（ＩＣ）（１００）内の静電放電（ＥＳＤ）保護回路（２００２）であって、
アノード（３２２）及びカソードを有するサイリスタ（ＳＣＲ）（３０６）であって、前記アノードが第１の電圧供給ライン（２００４１）に結合され、前記カソードがアースに結合されているサイリスタと、
それぞれが、前記各電圧供給ラインと前記接地されたカソードとの間に結合された複数の寄生容量（２００６）と
を備える静電放電保護回路。（図２０）
【請求項１２】
カレントミラートリガを有するマルチフィンガ型ＥＳＤ保護素子（２７０２）であって、
電圧供給ライン（２００４）と少なくとも一つのトリガダイオード３２０との間に直列結合された、少なくとも一つの第１のＰＭＯＳ素子（２６１０）を有する温度補償トリガ素子（２７０８）であって、前記少なくとも一つのトリガダイオードが、順方向でアース（１１２）に結合されている温度補償トリガ素子と、
少なくとも２つのＳＣＲフィンガ（２７０６）であって、各ＳＣＲフィンガが、前記電圧供給ラインに結合されたアノード（３２２）と、アースに結合されたカソードとを有するＳＣＲ（３０６）と、前記電圧供給ラインと、前記ＳＣＲの第１のゲート（３３６）との間に直列結合された第２のＰＭＯＳ素子（２７０４）とを備える、少なくとも２つのＳＣＲフィンガと、
前記各ＳＣＲフィンガの第２のＰＭＯＳ素子（２７０４）のゲートに結合された、前記第１のＰＭＯＳ素子のゲートと
を備えるマルチフィンガ型ＥＳＤ保護素子。（図２７）
【請求項１３】
カレントミラートリガを有するマルチフィンガ型ＥＳＤ保護素子（２７０２）であって、
アース（１１２）と少なくとも一つのトリガダイオード３２０との間に直列結合された、少なくとも一つの第１のＮＭＯＳ素子（２６１０）を有する温度補償トリガ素子（２７０８）であって、前記少なくとも一つのトリガダイオードが、順方向で電圧供給ライン（２００４）に結合されている温度補償トリガ素子と、
少なくとも２つのＳＣＲフィンガ（２７０６）であって、各ＳＣＲフィンガが、前記電圧供給ラインに結合されたアノード（３２２）と、アースに結合されたカソードとを有するＳＣＲ（３０６）と、アースと、前記ＳＣＲの第２のゲート（３３４）との間に直列結合された第２のＮＭＯＳ素子（２７０４）とを備える、前記少なくとも２つのＳＣＲフィンガと、
前記各ＳＣＲフィンガの第２のＮＭＯＳ素子（２７０４）のゲートに結合された、前記第１のＮＭＯＳ素子のゲートと
を具備するマルチフィンガ型ＥＳＤ保護素子。（図２７）
【請求項１４】
カレントミラートリガを有するマルチフィンガ型ＳＣＲ  ＥＳＤ保護素子（２７０２）であって、
電圧供給ライン（２００４）と少なくとも一つのトリガダイオード（３２０）の間に直列結合された、少なくとも一つの第１のＰＭＯＳ素子（２６１０）を有する温度補償トリガ素子（２７０８）であって、前記少なくとも一つのトリガダイオードが、順方向で少なくとも一つのＮＭＯＳ素子に結合され、該少なくとも一つのＮＭＯＳ素子がアース（１１２）に結合されている温度補償トリガ素子と、
少なくとも２つのＳＣＲフィンガ（２７０６）であって、各ＳＣＲフィンガが、前記電圧供給ラインに結合されたアノード（３２２）と、アースに結合されたカソードとを有するＳＣＲ（３０６）と、前記電圧供給ラインと、前記ＳＣＲの第１のゲート（３３６）との間に直列結合された第２のＰＭＯＳ素子（２７０４）と、前記各ＤＴＳＣＲフィンガの第２のＰＭＯＳ素子（２７０４）のゲートに結合された前記第１のＰＭＯＳ素子のゲートと、アースと、前記ＳＣＲの第２のゲート（３３４）との間に直列結合された第２のＮＭＯＳ素子（２７０４）と、前記各ＤＴＳＣＲフィンガの第２のＮＭＯＳ素子（２７０４）のゲートに結合された前記第１のＮＭＯＳ素子のゲートとを備える、前記少なくとも２つのＳＣＲフィンガと
を具備するマルチフィンガ型ＳＣＲ  ＥＳＤ保護素子。（図２７）
【請求項１５】
電圧供給ライン（２００４）に結合されたアノードと、Ｉ／Ｏパッド（１０４）に結合されたカソードと、アース（１１２）に結合された第１のトリガゲート（３３６１）とを有する第１のＳＣＲ３０６１と、
Ｉ／Ｏパッド（１０４）に結合されたアノードと、アース（１１２）に結合されたカソードと、電圧供給ライン（２００４）に結合された第２のトリガゲート（３３４２）とを有する第２のＳＣＲ３０６２と
を備える相補型ＳＣＲ・ＥＳＤ保護回路（２８０２）であって、
寄生容量（２８０４）が、前記電圧供給ラインとアースとの間に形成される相補型ＳＣＲ・ＥＳＤ保護回路。（図２８、図２９、図３０）
【発明の詳細な説明】
【相互関連出願】
【０００１】
[0001]本特許出願は、２００１年３月１６日にファイルされた米国仮出願番号第６０／２７６，４１５号、２００１年３月１６日にファイルされた同第６０／２７６，４１６号、及び２００１年９月１１日にファイルされた同第６０／３１８，５４８号の利益を請求するものであり、これらの内容を本願明細書に援用する。
【発明の分野】
【０００２】
[0002]本発明は、一般に、静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ；ＥＳＤ）保護回路の分野に関し、より具体的には、集積回路（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ；ＩＣ）の保護回路におけるサイリスタ（シリコン制御整流素子：ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ；ＳＣＲ）及びＮＭＯＳ回路の改良に関する。
【発明の背景】
【０００３】
[0003]集積回路（ＩＣ）技術における日進月歩の進歩により、ＩＣを作動させるために、低電源電圧を用いる状況になってきている。低電源電圧は、該ＩＣの寿命を制限する、誘導されたホットキャリアの問題に対処するのを手助けする。低電源電圧のＩＣを設計するには、非常に薄いゲート酸化膜の使用が必要となる。該ゲート酸化膜の厚さは、生成される駆動電流の量に影響を及ぼす。ゲート酸化層が薄ければ薄いほど、より多くの駆動電流が生成され、そのため回路のスピードが増す。上記ゲート酸化膜（例えば、二酸化珪素）は、３ナノメータ以下の厚さを有しており、さらなる進歩により、上記ゲート酸化膜の厚さを、よりいっそう薄くすることができる可能性がある。また、低電源電圧により、非常に低い保持電圧（例えば、１．５〜２．０Ｖ）を有するサイリスタ（ＳＣＲ）を、ラッチアップの危険性を招くことなく使用できるようになる。低電源電圧で使用する上記薄いゲート酸化膜は、ＥＳＤ発生時に最大限の過渡電圧を要する。
【０００４】
[0004]上記酸化膜の降伏電圧は、ＳＣＲやＮＭＯＳ素子等のＥＳＤ保護回路を起動する接合降伏電圧（例えば、６〜９Ｖ）よりも低いので、非常に薄いゲート酸化膜を用いると、問題が生じる。例えば、（Ｉ／Ｏ）パッドのためのＥＳＤ保護を設けるために、ゲート接地ＳＣＲ（ｇｒｏｕｎｄｅｄ−ｇａｔｅ  ＳＣＲ；ＧＧＳＣＲ）を使用することができる。該ＧＧＳＣＲは、該ＳＣＲのためのトリガ電流を生成する、６〜９Ｖの接合降伏電圧を有する。技術の進歩が、３ナノメータ以下の酸化膜の厚さの削減を可能にするので、上記ゲート酸化膜は、約４〜６Ｖ以上のターンオン電圧及び高電流クランプ電圧で損傷を受けやすい。
【０００５】
[0005]従って、従来技術においては、低トリガ電圧と共に、ターンオン時及び作動中に、上記ゲート酸化膜を損傷から保護することができる低保持電圧及びクランプ電圧を有するＥＳＤ保護素子に対する要望がある。
【発明の開示】
【０００６】
[0006]上記従来技術に関連する欠点は、保護される回路構成を有する半導体集積回路（ＩＣ）内の静電放電（ＥＳＤ）保護回路の様々な実施形態によって克服される。一つの実施形態においては、該ＥＳＤ保護回路は、該ＩＣの保護される回路の接続点への接続に適応したパッドと、該パッドとアースとの間に結合されたＥＳＤ保護素子とを備える。ダイオード・ターンオン素子は、該パッドから上記ＥＳＤ保護素子の第１のゲートへ順方向に結合されている。
【０００７】
[0007]第２の実施形態においては、保護される回路構成及び複数の混成電源電圧ラインを有する半導体ＩＣ内のＥＳＤ保護回路が、第１の電圧供給ラインに結合されたアノードと、アースに結合されたカソードを有するＳＣＲを備えている。寄生容量は、各電圧供給ラインを前記接地されたカソードに結合する。状況に応じて、少なくとも一つの保持ダイオードが、前記第１の電圧供給ラインから前記ＳＣＲのアノードへ順方向に結合されている。状況に応じて、少なくとも一つのトリガダイオードが、第２のトリガゲートから第２の電圧供給ラインへ順方向に結合されている。
【０００８】
[0008]以下に説明するように、これら２つの実施形態及び他の様々な実施形態は、ＩＣの保護される回路構成のためのＥＳＤ保護を実現でき、そのため上記ダイオード・ターンオン素子は、ＥＳＤ発生時のターンオン時及び作動時に、ゲート酸化膜を損傷から保護することができる低トリガ電圧と、低保持電圧及び低クランプ電圧を供給する。
【０００９】
[0021]理解を容易にするために、同一の参照数字を、可能な限り、図面に共通している同一の構成要素を示すために使用する。
【００１０】
[0022]本発明を、ＣＭＯＳデバイスに関連して説明する。しかし、当業者は、異なるドーパントの種類を選択し、かつ濃度を調節することにより、Ｂｉｐｏｌａｒ、ＢｉＣＭＯＳ、ＳｉＧｅ／ＢｉＣＭＯＳ及びＥＳＤによって引き起こされる損傷に影響を受けやすいその他のプロセスに本発明を適用できるようになっていることを認識するであろう。本発明は、ＥＳＤ過渡電圧が、ゲート酸化膜や他の損傷しやすい半導体素子を損傷しないように適切に制限されるような、ターンオン電圧、保持電圧及び高電流クランプ特性を有するＥＳＤ保護素子の様々な実施形態を含む。
【００１１】
[0023]図１は、集積回路（ＩＣ）１００のＥＳＤ保護回路１０２を示す概略ブロック図を示す。該図は、ＩＣ１００及びＩＣパッド１０４の保護される接続点に結合されたＥＳＤ保護回路１０２を示す。パッド１０４は、入力パッド、出力パッドあるいは電源パッドのいずれでもよく、低電圧ターンオン（すなわち、トリガ）素子１０８と、ＳＣＲ又はＮＭＯＳデバイス等のＥＳＤ保護素子１０６とに結合されている。ＥＳＤ保護素子１０６は、アース１１２に結合されている。ＥＳＤ保護素子１０６は、トリガ素子１０８に結合されているターンオン端子（例えば、ゲート（図示せず））を有する。分路経路１１０は、トリガ素子１０８とアース１１２との間に、任意に結合することができる。トリガ素子１０８及びＥＳＤ保護素子１０６（例えば、ＳＣＲ）は、パッド１０４に結合されている、ＩＣ１００上の回路要素（図示せず）のための保護素子１０２として共に機能する。
【００１２】
[0024]具体的には、トリガ素子１０８及びＥＳＤ保護素子１０６は、パッド１０４において発生する可能性がある静電放電（ＥＳＤ）からＩＣ回路を保護する。ターンオン時、ＥＳＤ保護素子１０６は、ＥＳＤ電流をパッド１０４からアース１１２へ流すための分路として機能する。トリガ素子１０８は、ＥＳＤ保護素子１０６をターンオン（すなわち、トリガ）して、該電流を即時に散逸させ、各実施形態に関連して以下に詳細に説明するように、過電圧ＥＳＤ状態を回避する。
【００１３】
[0025]図２は、本発明に係るＥＳＤ保護素子１０２の場合の電流及び電圧特性２００のグラフである。該グラフは、ＥＳＤ保護素子１０２の電流特性を示す縦座標２０２と、ＥＳＤ保護素子１０２の電圧特性を示す横座標２０４とからなる。該電圧特性は、特定の電圧によって画定された３つの領域に分けられる。具体的には、低電源電圧の場合の第１の領域２０６は、０〜１．５Ｖの電圧を有する。ＥＳＤ保護素子１０２の保持電圧範囲の場合の第２の領域２０８は、１．５〜６Ｖの間である。過電圧状態の場合の第３の領域２１０は、例えば６〜９Ｖの、ＥＳＤ保護素子１０２のゲート酸化膜を損傷する可能性がある電圧過渡領域を有する。
【００１４】
[0026]従来のＮＭＯＳ及びＳＣＲ保護素子の場合の電流及び電圧（ＩＶ）特性を、それぞれ曲線２１２、２１４で示す。従来のＥＳＤ保護素子は、過電圧領域２１０（例えば、従来技術の曲線２１２、２１４上の曲線部２２０）内で発生するトリガ電圧を有し、それは、ＥＳＤ保護素子１０２のゲート酸化層を損傷する可能性がある。上記ＳＣＲ及びＮＭＯＳ保護素子の場合のトリガ電圧は、ほぼ同じ値（例えば、７〜９Ｖ）である。しかし、上記ＳＣＲ素子の場合の保持電圧（１．５〜５Ｖ）は、上記ＮＭＯＳ保護素子の保持電圧（約５Ｖ）以下である。
【００１５】
[0027]図３〜図１９に示す実施形態に関して説明するように、本発明のＥＳＤ保護素子１０２は、ＥＳＤ保護素子１０２のゲート酸化膜を損傷させるゲート降伏電圧（すなわち、６〜９Ｖ）以下のトリガ及び保持電圧を有する。具体的には、本発明のＥＳＤ保護素子１０２のトリガ電圧は、１．５〜６Ｖの許容電圧範囲内にある。さらに、上記ＥＳＤ保護素子を導電オン状態に維持するのに必要な最少電圧を供給する上記保持電圧は、上記ゲート酸化膜への損傷が最少化されるような許容電圧範囲内にある。例えば、曲線２１８で示す上記ＳＣＲ保護素子は、６Ｖ以下のトリガ及び保持電圧を有する。同様に、曲線２１６で示す上記ＮＭＯＳ保護素子は、許容範囲内の６Ｖ以下のトリガ電圧を有すると共に、その高保持電圧は、６Ｖをわずかに超える。
【００１６】
[0028]図３〜図１９は、本発明に係るダイオードターンオントリガ素子１０８に結合されたＥＳＤ保護素子１０６の概略図を示す。図３〜図１９の実施形態におけるＥＳＤ保護素子１０６は、図２の電流／電圧（Ｉ／Ｖ）特性グラフに示すように、約１．５〜６Ｖの低電圧で上記ＩＣ回路をトリガ及び保護することができる。
【００１７】
[0029]図３は、ＥＳＤ保護素子３０２の第１の実施形態の概略図を示す。具体的には、図３は、本発明に係るダイオードターンオンＳＣＲ（ＤＴＳＣＲ）保護素子３０２の概略図を示す。ＤＴＳＣＲ３０２は、ダイオードターンオン（トリガ）素子３０８及びＳＣＲ３０６からなり、これらは、集積回路（ＩＣ）１００上の回路要素のための保護素子３０２として共に機能する。ＤＴＳＣＲ保護素子３０２は、上記ＩＣ回路要素に結合されたパッド１０４において発生する可能性のある静電放電（ＥＳＤ）から該ＩＣ回路要素を保護する。ターンオン時、ＳＣＲ３０６は、ＥＳＤ電流をパッド１０４からアースへ流す分路として機能する。ダイオードターンオントリガ素子３０８は、ＳＣＲ３０６をターンオン、すなわちトリガして、過電圧ＥＳＤ状態を回避する。
【００１８】
[0030]図３について説明すると、ＳＣＲ保護素子３０６は、公知のＮＰＮトランジスタＴ１  ３１０及びＰＮＰトランジスタＴ２  ３１２として示されている。ＰＮＰトランジスタＴ２  ３１２のエミッタは、ＳＣＲ３０６のアノード３２２を形成し、該アノードはパッド１０４に接続されている。ＰＮＰトランジスタＴ２  ３１２のコレクタは、第１の接続点３３６に接続されており、該接続点は、ＮＰＮトランジスタＴ１  ３１０のベースに接続されていると共に、抵抗Ｒｓｕｂ３４１の一方に接続されている。第１の接続点３３６は、ＮＰＮトランジスタＴ１  ３１０の第１のトリガゲートＧ１を含む。抵抗Ｒｓｕｂ３４１の他方はアース１１２に接続されており、ＳＣＲ３０６のカソードとして機能する。抵抗Ｒｓｕｂ３４１は、ＳＣＲ３０６のＮＰＮトランジスタＴ１  ３１０のベースにおける固有基板抵抗を示し、アース１１２に結合された局部基板結合部によって形成されている。さらに、ＮＰＮトランジスタＴ１  ３１０のエミッタも接地されたカソード１１２に接続されている。第２の接続点３３４は、ＰＮＰトランジスタＴ２  ３１２のベースと、ＮＰＮトランジスタＴ１  ３１０のコレクタとを含む。また、第２の接続点３３４は、ＰＮＰトランジスタＴ２  ３１２の任意の第２のトリガゲートＧ２の結合部を含んでもよい。図示のＳＣＲ及び各トリガゲートの配置及び断面実装をより理解するためには、その全体を本願明細書に包含する、２００１年１１月５日にファイルされた米国特許出願番号第１０／００７，８３３号を注目されたい。
【００１９】
[0031]分路抵抗器１１０も、第１の接続点３３６からアース１１２へ結合されている。分路抵抗器１１０は、ＳＣＲトランジスタＴ１  ３１０及びＴ２  ３１２の外部にあり、
ＳＣＲ３０６のＰ形基板の固有抵抗Ｒｓｕｂ３４１と並列に設けられている。一つの実施形態においては、抵抗器１１０は、シリサイドでブロックしたポリシリコンで形成され、
固有基板抵抗Ｒｓｕｂ３４１よりも低い抵抗値（例えば、１〜１０ｋΩ）に選定される。抵抗器１１０は、少量の電流をアース１１２へ流す分路として作用する。そのため、抵抗器１１０は、ＳＣＲ３０２をトリガしかねない、トリガ素子３０８とアース１１２との間の有害な漏れ電流のための経路を形成する。さらに、抵抗器１１０は、ＳＣＲ３０６のいわゆるトリガ及び保持電流を制御する。
【００２０】
[0032]トリガ素子３０８は、アノード３２２と、ＰＮＰトランジスタＴ２  ３１２のコレクタ及びＮＰＮトランジスタＴ１  ３１０のベースを含む第１の接続点３３６との間に結合された複数の直列接続ダイオードＤｓ（ｓは、０より大きい整数）を含む。ダイオードＤｓは、例えば、ダイオード回路３２０を形成する３つの順方向バイアスｎウェルダイオードである。ダイオード回路３２０の第１のダイオードＤ１のアノードはパッド１０４に結合され、回路３２０の最後部のダイオード（例えば、Ｄ３）のカソードは、第１の接続点３３６（すなわち、トリガゲートＧ１）に結合されている。ダイオード回路３２０の各ダイオードＤｓは、一般に、約０．７Ｖの順方向バイアス電圧を有する。
【００２１】
[0033]ＮＰＮトランジスタＴ１  ３１０及びＰＮＰトランジスタＴ２  ３１２からなる保護ＳＣＲ回路３０６は、作動中、アノード３２２と接地されたカソード１１２との間に電流を流さない。すなわち、パッド１０４に高電圧（例えば、ＥＳＤ電圧）が印加されないので、ＳＣＲ３０６は、ターンオフされている。つまり、パッド１０４には、上記ＩＣの規定信号又は作動電圧のみが現れる。ＥＳＤの発生によりパッド１０４に過電圧が生じた場合、ダイオード回路３２０のダイオードＤｓは、かなりの電流を流し始める。
【００２２】
[0034]具体的には、約０．７Ｖの電圧降下が、ダイオード回路３２０の各ダイオードの両端に一旦発生すると、ダイオードＤｓは、順方向にバイアスされる。図のダイオード回路３２０には３つのダイオードが描かれているので、ダイオード回路３２０の両端には２．１Ｖの電圧が発生してダイオード回路３２０の３つ全てのダイオードＤｓ  を順方向にバイアスする。
【００２３】
[0035]一般にかなり大きな抵抗を有する分路抵抗器１１０が、固有基板抵抗Ｒｓｕｂ３４１に並列になっているので、最初に、電流の大部分が分路抵抗器１１０を通って流れる。しかし、ダイオード回路３２０を通る該電流の一部が、ＳＣＲ３０６のトリガゲートＧ１  ３３６に供給される。分路抵抗器１１０（及び並列の基板抵抗Ｒｓｕｂの固有抵抗）の両端の電圧降下が、一旦約０．７Ｖに達すると、ＮＰＮトランジスタＴ１  ３１０がターンオンする（すなわち、トリガされる）。具体的には、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタダイオードが、順方向にバイアスされる。従って、ＮＰＮトランジスタＴ１  ３１０が導通する。ＮＰＮトランジスタＴ１  ３１０のコレクタは、ＰＮＰトランジスタＴ２  ３１２のベースにキャリアを供給し、それによりＰＮＰトランジスタＴ２  ３１２がターンオンする。従って、図３のＤＴＳＣＲ３０２は、アノード３２２とアース１１２との間で、約２．８Ｖ（ダイオード回路３２０のための２．１Ｖ＋上記ベース−エミッタダイオードのための０．７Ｖ）のターンオン電圧を有する。ＳＣＲ３０６のＮＰＮトランジスタＴ１  ３１０及びＰＮＰトランジスタＴ２  ３１２の両トランジスタが一旦ターンオンすると、ＳＣＲ３０６の再生導電プロセスにより、ＥＳＤ電流を、即時にアース１１２へ分流することができるようになる。
【００２４】
[0036]図２を参照すると、曲線２１８は、約２．８Ｖの電圧がＳＣＲ３０６をターンオンして（すなわち、トリガして）導通状態にすることを示している。ＳＣＲ３０６は、高電流に対して、約１．５Ｖの保持電圧、及び１．５〜６Ｖのクランプ電圧で電流を流し続ける。従って、ＳＣＲ３０６のトリガ及び保持／クランプ電圧は、ＩＣ１００のゲート酸化膜に対して有害である可能性がある従来の６〜９Ｖ以下である。
【００２５】
[0037]図４は、本発明に係るＥＳＤ保護素子４０２の第２の実施形態の概略図を示す。具体的には、図４は、ＤＴＳＣＲ保護素子４０２の概略図を示す。ダイオードターンオンＳＣＲ保護素子４０２の構成は、該ＳＣＲが、分離Ｐウェルを用いたプロセスで形成され、かつ基板抵抗器３４１が第１の接続点３３６とアース１１２との間に結合されていない点を除いて、図３のＤＴＳＣＲ保護素子３０２と同様に構成されている。さらに、ポリ分路抵抗器１１０は、第１の接続点３３６とアース１１２との間に結合されていない。また、図３のダイオード回路３２０に使用されているものより一つ少ないダイオードをダイオード３２０に要する。図４においては、ダイオードターンオン素子４０８のダイオード回路３２０は、２つのダイオードＤＳからなる。
【００２６】
[0038]ＤＴＳＣＲ保護素子４０２のＳＣＲ３０６は、図３の第１の実施形態３０２よりも低いダイオードターンオン電圧で起動する。具体的には、アース１１２に対して正極性であるパッド１０４で発生するＥＳＤは、約１．４Ｖで、ダイオード回路３２０の２つのダイオードＤＳを順方向にバイアスする。また、ベース−エミッタダイオードＤｎを形成する、ＮＰＮトランジスタＴ１  ３１０のベース・エミッタ間接合が、一旦約０．７Ｖ間で上昇すると、ベース−エミッタダイオードＤｎ  は、順方向にバイアスされて電流を流し、それによってＳＣＲ３０６がトリガされる。すなわち、ＤＴＳＣＲ保護素子４０２のＳＣＲ３０６は、ダイオード回路３２０の余分なダイオード及び分路抵抗器１１０を有する、図３のＤＴＳＣＲ保護素子３０２をトリガするのに要する２．８Ｖとは対照的に、アノード３２２とアース１１２との間で約２．１Ｖでトリガされる。
【００２７】
[0039]図５は、本発明に係るＥＳＤ保護素子５０２の第３の実施形態の概略図を示す。具体的には、図５は、ＤＴＳＣＲ保護素子５０２の概略図を示し、第２の接続点３３４が、トリガゲートＧ２を形成する、Ｎウェル内に一つ又はそれ以上のＮ＋トリガタップを有している。この第３の実施形態においては、トリガゲートＧ２は、抵抗器５０４を介して使用可能な最高電圧、すなわちパッド１０４に結合されている。パッド１０４及び抵抗器５０４は、ＰＮＰトランジスタＴ２  ３１２を完全にターンオフする高電位をＳＣＲ３０６のＮウェルに与えることにより、漏れ電流の低減を保障する。また、トリガゲートＧ２をパッド１０４に結合することにより、ラッチアップ状態を回避するＳＣＲ３０６のトリガ及び保持電流が増加する。抵抗器５０４は、一つ又はそれ以上のＮ＋トリガタップと、ＳＣＲ３０６のＰＮＰトランジスタ３１２のベースとの間のＮウェルの固有抵抗であってもよい。別法として、抵抗器５０４は、Ｎウェルの抵抗及び／又は第１の接続点３３４（すなわち、トリガゲートＧ２）と、パッド１０４との間に設けられた外部抵抗器であってもよい。この第３の実施形態のトリガ動作は、上述した図３のＤＴＳＣＲに関連したものと同様である。
【００２８】
[0040]図６は、本発明に係るＥＳＤ保護素子６０２の第４の実施形態の概略図を示す。具体的には、図６は、ＤＴＳＣＲ保護素子６０２の概略図を示し、ＤＴＳＣＲ保護素子６０２は、第２の接続点３３４におけるトリガゲートＧ２が、正の電源電圧ＶＤＤ６０４に結合されている点を除いて、図３のＤＴＳＣＲ保護素子３０２と同様である。ＳＣＲ３０６のアノード３２２として機能する、Ｎウェル内に形成されたＰ＋ドープ領域に隣接して、ＳＣＲ３０６のＮウェル内に、大きなＮ＋ドープ領域が形成されている。
【００２９】
[0041]Ｎウェル内のＰ＋領域は、二重の目的を果たす。第一に、Ｐ＋からＮウェル接合は、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤｐを形成する。第二に、該Ｐ＋領域及び隣接する高ドープＮ＋領域も、正の電源電圧ＶＤＤ６０４に接続されている、ＰＮＰトランジスタＴ２  ３１２内の大きなエミッタ−ベースダイオードＤｐを形成する。該ダイオードＤｐのＶＤＤ６０４への結合は、他のＥＳＤのストレス及び極性をカバーするために要する場合がある。該ダイオードＤｐ  をＳＣＲ３０６内に組込むことにより、より広い領域を占める独立したダイオードの実装が避けられる。この第３の実施形態のトリガ動作は、上述した図３のＤＴＳＣＲ３０２に関連したものと同様である。さらに、図５の第３の実施形態と同様に、電源電圧ＶＤＤ６０４は、ＰＮＰトランジスタＴ２  ３１２を完全にターンオフする高電位をＳＣＲ３０６のＮウェルに与えることにより、漏れ電流の低減を保障する。また、上記トリガゲートＧ２を電源電圧ＶＤＤ６０４に結合することにより、ラッチアップ状態を回避するＳＣＲ３０６のトリガ及び保持電流が増加する。
【００３０】
[0042]図７は、本発明に係るＥＳＤ保護素子７０２の第５の実施形態の概略図を示す。具体的には、図７は、ＤＴＳＣＲ保護素子７０２の概略図を示し、ＤＴＳＣＲ保護素子７０２は、ＰＮＰトランジスタＴ２  ３１２のトリガゲートＧ２と、ＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１との間に一つ又はそれ以上のトリガダイオードＤＳが結合されている点を除いて、図３のＤＴＳＣＲ保護素子３０２と同様である。
【００３１】
[0043]具体的には、２つのダイオード７０４、７０６（すなわち、ＤＳ）が、ダイオード回路３２０に用いられている。ダイオード７０４、７０６は、第１のダイオード７０４のアノードが第２の接続点３３４においてトリガゲートＧ２に結合されると共に、第２のダイオード７０６のカソードが、第１の接続点３３６においてトリガゲートＧ１に結合されるように、順方向に直列結合されている。ダイオード回路３２０の２つのダイオード７０４、７０６の配置により、よりコンパクトな実装が可能になり、かつ低減された接合容量によりパッド１０４の容量性負荷がわずかに低減される。
【００３２】
[0044]パッド１０４でのＥＳＤ発生時には、４つのダイオードは、ＳＣＲ３０６が導通してアース１１２への分路として機能することができるように、順方向にバイアスされなければならない。具体的には、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合が、ダイオード回路３２０における第３のダイオードＤｐを形成すると共に、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタ接合がダイオード回路３２０における第４のダイオードＤｎを形成する。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合によって形成された第３のダイオードＤｐは、実際には、パッド１０４から見てダイオード回路３２０における第１のダイオードに当たることに注意すべきである。ダイオード回路３２０におけるこれら４つのダイオード全てが、一旦、順方向にバイアスされると、ＳＣＲ３０６がトリガされてＥＳＤ電流をアース１１２へ分流させる。この第５の実施形態においては、ＳＣＲターンオン電圧が、アノード３２２とアース１１２との間において約２．８Ｖであることに注意すべきである。また、ＳＣＲ３０６の保持電圧は、図２に示すように、約１．５Ｖである。従って、トリガ及び保持電圧は、ＥＳＤ発生時に、ゲート酸化膜を適切に保護すると共に、その他の損傷しやすい半導体デバイスを保護する。
【００３３】
[0045]図８は、本発明に係るＥＳＤ保護素子８０２の第６の実施形態の概略図を示す。具体的には、図８は、本発明に係るダイオードターンオンＮＭＯＳ（ＤＴＮＭＯＳ）保護素子８０２の概略図を示す。この第６の実施形態におけるダイオードターンオンＮＭＯＳ（ＤＴＮＭＯＳ）保護素子８０２の構成は、ＮＭＯＳデバイス８０４がＳＣＲ３０６の代りに使用されている点を除いて、図３のＤＴＳＣＲ保護素子３０２と同様である。
【００３４】
[0046]具体的には、直列接続ターンオンダイオード３２０が、パッド１０４と、ＮＭＯＳデバイス８０４との間に順方向バイアスで結合されている。より具体的には、ダイオード回路３２０における第１のダイオード８１２のアノードがパッド１０４に結合されていると共に、ダイオード回路３２０における最後尾のダイオード８１４のカソードが、ＮＭＯＳデバイス８０４のゲートに結合されている。各ダイオードは、独立したＮウェル内に形成されており、それによって共通のＰ型基板からの電位分離が可能になる。ダイオード回路３２０におけるダイオードＤｓは、低電流を流せるように形成することができ、該ダイオードは、パッド１０４における公称電圧において、及びＩＣ１００の全作動温度範囲にわたって、約１０ナノアンペアの最大電流を有する。
【００３５】
[0047]分路抵抗器１１０の一端も、ＮＭＯＳデバイス８０４のゲートに結合されている。従って、該ＮＭＯＳデバイスのゲート、ダイオード回路３２０における最後尾のダイオード８１４及び分路抵抗器１１０は、第１の接続点８１０を形成する。分路抵抗器１１０の他端は、アース１１２に結合されている。分路抵抗器１１０は、１〜１０ｋΩの抵抗を有する。例示の実施形態においては、３つのダイオードＤｓがダイオード回路３２０内に描かれている。しかし、ダイオードＤｓの数は、通常の回路状態の下で、パッド１０４における最大電圧が、かなりの漏れ電流（例えば、１００ナノアンペア以上）をダイオード回路３２０及び分路抵抗器１１０を介してアース１１２へ流さないかぎり、変更することができる。一般に、ダイオード回路３２０におけるダイオードＤｓの総数は、４又は５を超えないようにすべきである。通常の作動状態時のダイオード回路３２０における各ダイオード両端の通常の電圧降下は、漏れ電流を十分低く保つために、０．３〜０．４Ｖである。ＥＳＤ発生時、ダイオード回路３２０における各ダイオード両端の電圧降下は、一般に、０．７Ｖである。
【００３６】
[0048]ＮＭＯＳデバイス８０４のドレインはパッド１０４に結合されており、ＮＭＯＳデバイス８０４のソースは、アース１１２に結合されている。ＮＭＯＳデバイス８０４に固有のものである寄生ＮＰＮトランジスタ８０６も図８に示されている。具体的には、ＮＭＯＳデバイス８０４のドレイン及びソースを形成するＮ＋ドープ領域は、それぞれ、寄生ＮＰＮトランジスタ８０６のコレクタ及びエミッタを形成すると共に、Ｐ型基板は、寄生ＮＰＮトランジスタ８０６のベースを形成する。
【００３７】
[0049]ＮＭＯＳデバイス８０４は、パッド１０４で発生するＥＳＤによりターンオンし、そのため、ダイオード回路３２０における各ダイオードの両端に、約０．７Ｖの電圧降下が発生する。ダイオード回路３２０におけるダイオードＤｓが、一端順方向にバイアスされると、該ダイオードＤｓが導通して、電流が分路抵抗器１１０を通って流れる。分路抵抗器１１０の両端電圧が、ＮＭＯＳデバイス８０４のゲートしきい値電圧（例えば、０．５Ｖ）より上昇すると、ＮＭＯＳデバイス８０４がターンオンし、それにより、電流をアース１１２へ分流できるようになる。具体的には、該電流は上記ドレインからＮＭＯＳデバイス８０４のソースを通ってアース１１２へ流れる。また、寄生ＮＰＮトランジスタ８０６は、そのコレクタ及びエミッタを介して電流をアース１１２へ流す。従って、ＮＭＯＳデバイス８０４（及び寄生ＮＰＮトランジスタ８０６）は、該電流をパッド１０４からアース１１２へ分流する。ダイオード回路３２０によるＮＭＯＳデバイス８０４のゲートのバイアスが、寄生ＮＰＮトランジスタ８０６のトリガ電圧の低減につながると共に、複数のＮＭＯＳフィンガが存在する場合の均一なトリガを可能にすることに注意すべきである。
【００３８】
[0050]また、任意のリミッタダイオード８０８を、第１の接続点８１０及びアース１１２に結合してもよい。具体的には、リミッタダイオード８０８は、ＮＭＯＳデバイス８０４のゲートからアース１１２に順方向に結合されている。リミッタダイオード８０８は、該ゲートにおける電圧が、ＥＳＤ作動時に上記ＮＭＯＳデバイスを流れる高電流と共に、上記ゲート酸化膜に対してホットキャリアダメージを引き起こす可能性がある電位を超えないことを保障する。具体的には、該リミッタダイオードは、約０．７Ｖの順方向バイアス電圧を有してもよく、これは、０．５Ｖのゲートしきい値電圧よりも高い。
【００３９】
[0051]図９は、本発明に係るＥＳＤ保護素子９０２の第７の実施形態の概略図を示す。具体的には、図９は、ダイオードターンオンＮＭＯＳ（ＤＴＮＭＯＳ）保護素子９０２の概略図を示し、ダイオードターンオンＤＴＮＭＯＳ保護素子９０２は、図８のＤＴＮＭＯＳ保護素子８０２と同様である。しかし、ＮＭＯＳデバイス８０４のゲートではなく、寄生ＮＰＮトランジスタ８０６が、ＮＭＯＳデバイス８０４をターンオンするためのトリガポイントとして使用されている。
【００４０】
[0052]具体的には、ＮＭＯＳデバイス８０４のゲートは、ＭＯＳ電流をターンオフするためにアース１１２に結合されている。さらに、ダイオード回路３２０は、寄生ＮＰＮトランジスタ８０６のベースに結合されていると共に、分路抵抗器１１０を介してアース１１２にも結合されている。また、基板の固有抵抗Ｒｓｕｂ３４１も図示されており、分路抵抗器１１０と並列にアース１１２に結合されている。
【００４１】
[0053]パッド１０４におけるＥＳＤ発生中、ダイオード回路３２０のダイオードＤＳが導通し、分路抵抗器１１０を介して電流が流れる。ダイオード回路３２０のダイオードＤＳは、それぞれ約０．７Ｖで順方向にバイアスされる。分路抵抗器１１０の両端電圧が、寄生ＮＰＮトランジスタ８０６のベース−エミッタ順方向バイアス電圧（例えば、０．７Ｖ）より上昇すると、寄生ＮＰＮトランジスタ８０６がターンオンし（すなわち、導通し）、それによりコレクタからエミッタを介してアース１１２へ電流を流すことができるようになる。従って、ＮＭＯＳデバイス８０４（及び寄生ＮＰＮトランジスタ８０６）は、約２．８Ｖのトリガ電圧、及び約５Ｖの保持電圧で、パッド１０４からアース１１２へ電流を分流するのに使用される。
【００４２】
[0054]図１０〜図１２は、本発明に係る様々な相補形ＥＳＤ保護素子の実施形態を示す。これらの実施形態の各々の場合、パッド１０４と、ＳＣＲ３０６のＮＰＮトランジスタＴ２  ３１０のトリガゲートＧ１  ３３６との間の代りに、ＳＣＲ３０６のＰＮＰトランジスタＴ２  ３１２のトリガゲートＧ２  ３３４と、アース１１２との間にトリガ素子３０８が結合されている。
【００４３】
[0055]具体的には、図１０は、ＳＣＲ３０６及びトリガ素子３０８を備えるＤＴＳＣＲ保護素子１００２の概略図を示す。ＳＣＲ３０６は、第１及び第２のトリガゲートＧ１及びＧ２を有する、上述の他の実施形態において説明したものと同様である。ｎウェルがフローティングしているため、固有ｎウェル抵抗Ｒｎｗｅｌｌが存在しないことに注意すべきである。また、図４の実施形態に関連して説明したように、分路抵抗器１１０が使用されていないことにも注意すべきである。
【００４４】
[0056]トリガ素子３０８は、第２の接続点３３４におけるトリガゲートＧ２と、アース１１２との間に結合されている、直列結合ダイオードＤＳによって形成されたダイオード回路３２０からなる。従って、この第８の実施形態１００２は、パッド１０４と、第１の接続点３３６におけるＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１との間に結合されたトリガ素子３０８を有する、図４の第２の実施形態４０２とコンプリメンタリであるとみなしてもよい。
【００４５】
[0057]図示のダイオード回路３２０は、トリガゲートＧ２  ３３４からアース１１２に順方向バイアス接続された２つのダイオードＤＳからなる。パッド１０４においてＥＳＤが発生すると、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合は、ダイオードＤＰとして作用し、導通し始める。またダイオード回路３２０の  ダイオードＤＳが導通し始めて、電流がアース１１２へ流れる。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤＰ及びダイオード回路３２０の各ダイオードＤＳの両端電位が、一端、０．７Ｖより上昇すると、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤＰ及びダイオード回路３２０のダイオードＤＳが順方向にバイアスされる。すると、ＳＣＲ３０６の再生導通プロセスを始動するために、ＰＮＰトランジスタＴ２  ３１２のエミッタから（ＮＰＮトランジスタＴ１  ３１０のベースも形成する）コレクタへ電流が流れる。
【００４６】
[0058]（例えば、トリガゲートＧ２とアースとの間に２つのダイオードＤＳを有する）ダイオード回路３２０の両端に発生する電位は約１．４Ｖであり、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースの両端の電圧降下は、約０．７Ｖである。すなわち、ＳＣＲ３０６のＰＮＰトランジスタＴ２  ３１２は、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤＰ及びダイオード回路３２０が約２．１Ｖに達したときにトリガされる。図２を参照すると、トリガ電圧及び保持電圧が電圧領域２１０以下（すなわち６Ｖ以下）であり、これは、ゲート酸化膜に対して有害（例えば、破壊的）である可能性がある。
【００４７】
[0059]図１１は、本発明に係るＥＳＤ保護素子１１０２の第９の実施形態の概略図を示す。具体的には、図１１は、ＤＴＳＣＲ保護素子１１０２の概略図を示し、ＤＴＳＣＲ保護素子１１０２は、パッド１０４と、第２の接続点３３４におけるＰＮＰトランジスタＴ２  ３１２のトリガゲートＧ２との間に抵抗器５０４が結合されている点を除いて、図１０のＤＴＳＣＲ保護素子１００２と同様である。抵抗器５０４は、図５に関連して説明したように、例示的にｎウェルの固有抵抗である。具体的には、上記トリガゲートＧ２は、抵抗器５０４を介して利用可能な最高電圧、例えばパッド１０４に結合されている。パッド１０４及び抵抗器５０４は、ＰＮＰトランジスタＴ２  ３１２を完全にターンオフする高電位をＳＣＲ３０６のＮウェルに供給することにより、漏れ電流の低減を保障する。
【００４８】
[0060]トリガ素子３０８は、例示的に、ダイオード回路３２０における３つのダイオードＤＳからなる。パッド１０４においてＥＳＤが発生すると、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合がダイオードＤＰとして機能し、約０．７Ｖで順方向にバイアスされる。またダイオード回路３２０のダイオードＤＳも導通し始める。ダイオード回路３２０の各ダイオードＤＳの両端電位が一旦、約０．７Ｖより上昇すると、ダイオード回路３２０のダイオードＤＳも順方向にバイアスされる。従って、ダイオード回路３２０の両端に生じる電圧降下は、約２．１Ｖである。すなわち、アノード３２２とアース１１２との間の電圧が、一旦、約２．８Ｖに達すると、ＳＣＲ３０６のＰＮＰトランジスタＴ２  ３１２がトリガされる。図２を参照すると、トリガ電圧及び保持電圧が電圧領域２１０以下（すなわち６Ｖ以下）であり、これは、ゲート酸化膜に対して有害であると考えられる。
【００４９】
[0061]図１２は、本発明に係るＥＳＤ保護素子１２０２の第１０の実施形態の概略図を示す。具体的には、図１２は、ＤＴＳＣＲ保護素子１２０２の概略図を示し、ＤＴＳＣＲ保護素子１２０２は、パッド１０４と、第２の接続点３３４におけるＰＮＰトランジスタＴ２  ３１２のトリガゲートＧ２との間に分路抵抗器１１０が結合されている点を除いて、図１１のＤＴＳＣＲ保護素子１１０２と同様である。図３の実施形態と同様に、分路抵抗器１１０は、抵抗器５０４と並列になっており、かつ固有抵抗５０４よりもかなり低い抵抗値を有する。従って、パッド１０４におけるＥＳＤの発生により生じる電流は、最初に、ｎウェルの固有抵抗５０４の実例である抵抗器５０４よりも、分路抵抗器１１０を流れる。分路抵抗器１１０は、ＳＣＲ３０６をトリガしかねない、トリガ素子３０８とアース１１２との間の有害な漏れ電流のための経路を形成する。さらに、分路抵抗器１１０は、ＳＣＲ３０６のいわゆるトリガ及び保持電流を制御する。
【００５０】
[0062]図１３〜図１６は、ＥＳＤ保護回路内に一つ又はそれ以上の結合コンデンサを用いた種々のＳＣＲ保護素子の概略図を示す。図１３は、ＤＴＳＣＲ保護素子１３０２の概略図を示し、ＤＴＳＣＲ保護素子１３０２は、図１０のＤＴＳＣＲ保護素子１００２と同様であるが、結合コンデンサ１３０４を介した容量性接地を含む。具体的には、結合コンデンサ１３０４は、ダイオード回路３２０とアース１１２との間に直列に結合されている。過度ＥＳＤの発生中、過渡電流は結合コンデンサ１３０４を介して流れるが、非過渡（ＤＣ）電流は、結合コンデンサ１３０４によって遮断される。結合コンデンサ１３０４は、１ｐＦの範囲（ｐＦ〜１ｎＦ）の容量値を有してもよい。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤＰ及びダイオード回路３２０のダイオードＤＳが、一旦、順方向にバイアスされると（例えば、０．７Ｖ）、ＳＣＲ３０６がターンオンしてＥＳＤ電流をパッド１０４からアース１１２へ分流する。
【００５１】
[0063]図１４は、ＳＣＲ保護素子１４０２の概略図を示し、該ＳＣＲ保護素子は、ダイオード回路３２０のダイオードＤＳが用いられていない点を除いて、図１３のＳＣＲ保護素子１３０２と同様に構成されている。すなわち、結合コンデンサ１３０４がダイオード回路３２０のダイオードＤＳの代りに用いられており、そのため、保護素子１３０２は、容量性ターンオンＳＣＲ（ＣＴＳＣＲ）であるといえる。具体的には、ＳＣＲ３０６は、ＳＣＲ３０６の第２のゲートＧ２  ３３４とアース１１２との間に直接結合コンデンサ１３０４を容量性接地することによってターンオンされる。過度ＥＳＤの発生中、過渡電流は最初に結合コンデンサ１３０４を介して流れるが、非過渡（ＤＣ）電流は、結合コンデンサ１３０４によって遮断される。
【００５２】
[0064]また、ＥＳＤパルスの初期段階においては、結合コンデンサ１３０４は、ＳＣＲ３０６のトリガゲートＧ２  ３３４を接地電位程度まで引っ張る。換言すれば、該コンデンサの両端の電圧降下は、事実上無視してよい。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤＰ  が、一旦、約０．７Ｖで順方向にバイアスされると、ＳＣＲ３０６がターンオンして、ＥＳＤ電流をパッド１０４からアース１１２へ分流する。従って、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤＰ  及び結合コンデンサ１３０４にわたるＳＣＲ３０６のターンオン電圧は、ゲート酸化膜に対して有害であると考えられる電圧領域２１０以下（すなわち６Ｖ以下）である約０．７Ｖである。
【００５３】
[0065]図１５は、ＳＣＲ保護素子１５０２の概略図を示し、該保護素子は、パッド１０４と、ＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１  ３３６との間に結合コンデンサ１５０４が結合されている点を除いて、図１４のＳＣＲ保護素子１４０２と同様に構成されている。過度ＥＳＤの発生中、過渡電流は最初に結合コンデンサ１５０４を介して流れるが、非過渡（ＤＣ）電流は、結合コンデンサ１５０４によって遮断される。ＮＰＮトランジスタＴ１  ３１０のベース−エミッタダイオードＤｎが、一旦、順方向にバイアスされる（例えば、約０．７Ｖ）と、ＳＣＲ３０６がターンオンして、ＥＳＤ電流をパッド１０４からアース１１２へ分流する。従って、ＮＰＮトランジスタＴ１  ３０２のベース−エミッタダイオードＤｎ  及び結合コンデンサ１３０４にわたるＳＣＲ３０６のターンオン電圧は、ゲート酸化膜に対して有害である可能性がある電圧領域２１０以下である約０．７Ｖ（すなわち６Ｖ以下）である。
【００５４】
[0066]図１６は、図１４、１５のＳＣＲ保護素子１４０２、１５０２の組み合わせとして構成されたＳＣＲ保護素子１６０２の概略図を示す。具体的には、ＳＣＲ３０６の第２のゲートＧ２  ３３４とアース１１２との間に直接結合コンデンサ１３０４を接続することによって、容量性接地が設けられている。さらに、パッド１０４と、ＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１  ３３６との間に結合コンデンサ１５０４が結合されている。ＥＳＤが生じている間、過渡電流は、まず、結合コンデンサ１３０４、１５０４を通って流れると共に、非過渡（ＤＣ）電流は、結合コンデンサ１３０４、１５０４によって遮断される。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベースダイオードＤＰ  又はＮＰＮトランジスタＴ１  ３１０のベース−エミッタダイオードＤｎ  が、一旦、順方向にバイアスされると（例えば、０．７Ｖ）、ＳＣＲ３０６はターンオンしてＥＳＤ電流をパッド１０４からアース１１２へ流す。
【００５５】
[0067]図１７及び図１８は、ダイオード回路３２０ではなく、多数の直列結合ＭＯＳデバイスを、ＥＳＤ保護回路のターンオン素子３０８として用いたＳＣＲ保護素子の概略図を示す。図１７及び図１８のＥＳＤ保護回路１７０２、１８０２は、パッド１０４と、ＳＣＲ３０６のＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１  ３３６との間に複数の直列接続されたＭＯＳデバイスが結合されている点を除いて、図３の実施形態と同様である。
【００５６】
[0068]具体的には、図１７は、パッド１０４と、ＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１  ３３６との間に直列結合された３つのＰＭＯＳデバイスを示している。別法として、図１８は、パッド１０４と、ＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１  ３３６との間に直列結合された３つのＰＭＯＳデバイス１８０８を示している。図３〜図１６のダイオードターンオン素子ＤＳに関して説明したのと同様に、直列結合されるＭＯＳデバイス（すなわち、ＮＭＯＳ又はＰＭＯＳ）の数は、１〜８の間で変更可能である。
【００５７】
[0069]図１７を参照すると、ＮＭＯＳ素子１７０８のゲート及びドレインは、ソースと比較して高電位に結合されている（ダイオード接続ＭＯＳ）。従って、ＮＭＯＳデバイス１７０４は、通常、オン状態にある。しきい値電圧（すなわち、順方向バイアスダイオードと同様の降伏電圧（ｋｎｅｅ  ｖｏｌｔａｇｅ））（例えば、０．２〜０．７Ｖ）を一旦超えると、電流が急激に増加して、ＮＭＯＳデバイス１７９８は、順方向バイアスダイオードとして作用する。
【００５８】
[0070]パッド１０４で発生するＥＳＤ発生中、電流は最初、分路抵抗器１１０を介してＮＭＯＳデバイス１７０４を通ってアース１１２へ流れる。各ＮＭＯＳデバイス１７０４の両端の電位が、一旦、しきい値電圧を超えると、分路抵抗器１１０を通る電流が増加し、それにより、分路抵抗器１１０の両端電圧が増加する。分路抵抗器１１０の両端電圧が約０．７Ｖに達すると、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタダイオードが順方向にバイアスされて、ＳＣＲ３０６がトリガされる。
【００５９】
[0071]それぞれ約０．５Ｖのしきい値電圧を有する３つのＮＭＯＳデバイス１７０４が用いられる場合、３つのＮＭＯＳデバイス１７０４の両端の電位は、約１．５Ｖとなる。従って、ＮＰＮトランジスタＴ１  ３０２のベース−エミッタダイオードＤｎ  （０．７Ｖ）及びＮＭＯＳデバイス１７０４にわたるＳＣＲ３０６ターンオン電圧は、約２．２Ｖであり、これは、ゲート酸化膜に対して有害である可能性がある電圧領域２１０以下（すなわち、６Ｖ以下）である。
【００６０】
[0072]図１８を参照すると、各ＰＭＯＳデバイス１８０４のゲート及びドレインが、ソースと比較して低い電位（例えば、ＶＤＤ１８０４）に結合されている。従って、ＰＭＯＳデバイス１８０４は、通常オン状態にある。ＥＳＤ発生中には、図１７のＮＭＯＳデバイス１７０４に適用したように、図１８のＰＭＯＳデバイス１８０４に同じ解析を適用できる。
【００６１】
[0073]図１９は、図３〜図１６のダイオード回路３２０ではなく、逆方向バイアスされたツェナ（Ｚｅｎｅｒ）ダイオード１９０８をＥＳＤ保護回路１９０８のターンオン素子３０８として有するＳＣＲ保護素子１９０２の概略図を示す。ＥＳＤ保護回路１９０２は、パッド１０４と、ＮＰＮトランジスタＴ１  ３１０のトリガゲートＧ１  ３３６との間に逆方向バイアスされたツェナダイオード１９０８が結合されている点を除いて、図３の実施形態と同様である。パッド１０４で発生するＥＳＤ発生中、電流は、ツェナダイオード１９０８及び分路抵抗器１１０を介してアノード３２２からアース１１２へ流れる。
【００６２】
[0074]ツェナダイオード１９０８の両端電圧が、一旦、降伏電圧（例えば、３〜６Ｖ）に達すると、分路抵抗器１１０を流れる電流が増加し、それにより、分路抵抗器１１０の両端電位が増加する。分路抵抗１１０の両端電圧が約０．７Ｖに達すると、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタダイオードＤｎ  が順方向にバイアスされ、それによりＳＣＲ３０６が導通状態にトリガされて、ＥＳＤ電流がパッド１０４からアース１１２へ分流される。
【００６３】
[0075]ツェナダイオードは、一般に、ＰＬＤＤ（Ｐ−ｔｙｐｅ  ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）ドーピングとＮ型高濃度ドープ領域（Ｎ＋）、あるいはＮＬＤＤ（Ｎ−ｔｙｐｅ  ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）ドーピングとＰ型高濃度ドープ領域（Ｐ＋）、又はＰＬＤＤ及びＮＬＤＤドーピングの組み合わせ等の接合によって形成される。しかし、ツェナダイオードは、一般に、６〜１２Ｖの降伏電圧を有し、これは、非常に薄いゲート酸化膜の保護には高すぎる。
【００６４】
[0076]図３１は、本発明のツェナダイオードトリガ素子１９０８の断面図を示す。具体的には、Ｐ型基板（図示せず）上に形成されたＮウェル３１０４は、それとの間に接合３１１２を形成するＮ＋ドープ領域３１０８に隣接して形成されたＰ＋ドープ領域３１０６を備える。該Ｐ＋ドープ領域の一部は、ツェナダイオード１９０８のアノード３２２を形成するためにコンタクトが設けられているシリサイド層３１１０を有する。同様に、該Ｎ＋ドープ領域３１０８の一部は、ツェナダイオード１９０８のカソードを形成するためにコンタクトが設けられているシリサイド層３１１０を有する。シリサイド層３１１０と接合３１１２との間の領域は、表面短絡を防ぐためにシリサイドでブロックされている。一つの実施形態においては、Ｎ＋／Ｐ＋接合３１１２は、一般に、３〜６Ｖの降伏電圧を確立する。
【００６５】
[0077]当業者は、ＥＳＤ保護素子での用途に対して有害な衝撃をもたらす可能性がある、このような構造における増加した漏れ電流を計算するために、注意深いプロセス評価を実行しなければならないことを認識するであろう。最悪の場合、ＮＰＮトランジスタＴ１  ３０２のベース−エミッタダイオードＤｎ及びツェナダイオード１９０８にわたるＳＣＲ３０６のターンオン電圧は約６．７Ｖになり、これは、電圧領域２１０の下限であり（すなわち、約６Ｖ）、ゲート酸化膜に対して有害である可能性がある。
【００６６】
[0078]図２０は、複数の様々な（混成の）電源電圧２００４１から２００４ｎ（集合的に混成した電源電圧２００４）を有する集積回路（ＩＣ）１００のためのＥＳＤ保護素子２００２の概略図を示す。この実施形態は、保護する電源ライン以外の電源ラインのアースに対して容量性結合を用いる。図２０の実施形態は、電源電圧ライン２００４のうちの一つで発生する有害なＥＳＤ放電から上記ＩＣ回路を保護する。ＥＳＤ保護素子２００２は、図１４に関連して上述したようなコンデンサターンオンＳＣＲ（ＣＴＳＣＲ）１４０２と、図１０に関連して上述したようなダイオードターンオンＳＣＲ（ＤＴＳＣＲ）素子１００２とを備える。
【００６７】
[0079]電源電圧ライン２００４は、各電源電圧ラインとアース１１２との間に発生する寄生容量２００６（例えば、寄生容量２００６１から２００６ｍ）を有する。すなわち、電源電圧ライン２００４（及び電源ライン２００４に接続された全てのデバイス）は配線プレートとして作用するため、電源ライン２００４とアース１１２との間に寄生容量２００６が発生する。寄生容量２００６は、図１３〜図１５で説明した結合コンデンサ１３０４の代りに、ＳＣＲ３０６をトリガするのに利用することができる。
【００６８】
[0080]図２０を参照すると、保護回路２０２０は、２つの電源電圧ライン２００４とアース１１２との間に結合されている。ＳＣＲ３０６のアノード３２２は、ＳＣＲ３０６のトリガゲートＧ２  ３３４に結合された電源電圧ライン（例えば、電源電圧２００４２）とは異なる電源電圧ライン（例えば、電源電圧２００４１）に結合されている。保護回路２０２０は、アース１１２に対する電源ライン２００４１を保護するために利用することができる。電源ライン２００４１は、ＥＳＤストレスを受けているように例証的に考えられるが、他の電位の電源ラインも同様に保護されるが、ＥＳＤストレス状態下で作動しているようには考えられていないことに注意すべきである。すなわち、アノード３２２は、ゲートＧ２  ３３４の電位と同じ電位（であるが異なる電源領域）、該ゲートよりも低い電位、あるいは該ゲートよりも高い電位である電位を有する電源ラインに結合してもよい。
【００６９】
[0081]具体的には、ＳＣＲ３０６のＰＮＰトランジスタ３１２のトリガゲートＧ２  ３３４は、＋２．５Ｖの電位を例示的に有する、より低い電位の電源電圧ライン２００４２に結合されている。ＳＣＲ３０６のゲートＧ２  ３３４は、ゲートＧ２  ３３４から電源電圧２００４２へ直列に接続されたトリガダイオード２０１０を介して電源ライン２００４２に結合されている。
【００７０】
[0082]ＳＣＲ３０６のアノード３２２を形成するＰＮＰトランジスタ３１２のエミッタは、直列接続されたダイオード２００８を介して電源ライン２００４１に結合されている。保持電圧ダイオード２００８（例えば、３つのダイオード）は、ラッチアップの危険性を排除するために、ＳＣＲ３０６の保持電圧を高い電位の電源電圧２００４１（例えば、３．３Ｖ）以上に保持するために使用される。そして、電源ライン２００４２は、電源ライン２００４２と電源ライン２００４ｎ＋１（すなわち、アース１１２）との間に存在する寄生容量２００６を介してアース１１２（すなわち、リファレンス電圧電源ラインＶＳＳ  ２００４ｎ＋１）に結合されている。ＮＰＮトランジスタ３１０の第１のトリガゲートＧ１  ３３６は、ＳＣＲ３０６の固有基板抵抗３４１を介してアース１１２に結合されている。また、ＮＰＮトランジスタ３１０のエミッタは、アース１１２に結合されてＳＣＲ３０６のカソードを形成する。
【００７１】
[0083]図２０の実施形態は、３つの状態で作動しなければならない。第１の状態は、電源ライン２００４が任意の順序でターンオンする、混成電圧ＩＣ１００の始動時である。第２の状態は、ＳＣＲ３０６が、該ＩＣの通常動作を妨げてはいけない通常作動時である。すなわち、ラッチアップ状態は防がなければならない。第３の状態は、該ＩＣが、ＤＣ電源によって作動しておらず、ＳＣＲ３０６が直ちにＥＳＤ電流をアース１１２へ分流しなければならないＥＳＤストレス状態である。
【００７２】
[0084]これらの３つの状態の各々は、アノード３２２及びゲートＧ２  ３３４経路に、適切な数のダイオード２００８、２０１０を設けることによって実現できる。アノード経路３２２における保持ダイオード２００８が、ラッチアップ状態を防ぐために、上記電源電圧以上の電圧に、ＳＣＲ３０６導通“オン”状態における保持電圧を増加させるために設けられていることに注意すべきである。ＳＣＲ３０６の好ましい保持電圧に関連して上述したように、当業者は、ＥＳＤ保護回路２００２に必要とされる上記保持ダイオードの数を容易に計算するであろう。保持ダイオード２００８は、ＥＳＤ放電経路中に配置され、かつＳＣＲ３０６と同じストレス電流の量に耐えるように十分大きいものとする。
【００７３】
[0085]トリガゲートＧ２  ３４１におけるトリガダイオード２０１０は、始動制約及びラッチアップ防止により与えられる状態を実現するように任意に設けられる。トリガダイオード２０１０は、（ＥＳＤストレス電流と比較して）小さなトリガ電流のみがＳＣＲ３０６によって流されるので、サイズを最少化することができる。
【００７４】
[0086]上記始動状態は、使用する保持及びトリガダイオード２００８、２０１０の数を必然的に決定する。アノード３２２に接続された電源ラインが最初にターンオンし、ゲートＧ２  ３３４に結合された電源ラインが、アース１１２になお有効に結合されている始動時における最悪の場合、ＳＣＲ３０６はトリガされてはならない。この最悪の状態下では、保持ダイオード２００８からなるダイオード回路、ＮＰＮトランジスタ３１２の内部エミッタ−ベースダイオード及びトリガダイオード２０１０は、順方向にバイアスされる。
【００７５】
[0087]始動時のＳＣＲのトリガを避けるために、このダイオード回路全体（すなわち、保持ダイオード２００８、エミッタ−ベースダイオードＤｐ及びトリガダイオード２０１０）の両端のダイオード電圧の合計は、印加されるアノード電源電圧を少なくとも補償しなければならない。例えば、アノード３２２が、３．３Ｖの電源ライン２００４１に結合されている場合、全体で７つのダイオードを保護回路２０２０中に用いなければならない。すなわち、３つの保持ダイオード２００８と、ＰＮＰトランジスタ３１２のエミッタ−ベースダイオードＤｐと３つのトリガダイオード２０１０とが必要となる。
【００７６】
[0088]非作動ＥＳＤストレス状態下では、全ての電源ライン２００４１から２００４ｎは、各電源ライン２００４とアース１１２との間の寄生接続２００６により、アースに容量性結合されている。正のＥＳＤが、保護電源ライン（例えば、２００４１から２００４ｎ）の内の一つで発生し、上記保護電源ラインにおける電圧が、保持ダイオード２００８、ＰＮＰトランジスタ３１２のエミッタ−ベースダイオードＤｐ及びトリガダイオード２０１０にわたる総電圧を一旦超えると、ＳＣＲ３０６がターンオンする。
【００７７】
[0089]一般に、ＤＴＳＣＲ保護素子における直列ダイオードの最大数は、漏れ電流を制限するために、４〜５を超えてはならないことに注意すべきである。しかし、本実施形態は、より多くの数のターンオンダイオードが設けられているため、より高い電圧でＤＴＳＣＲ保護素子２００２を使用することができるようになっている。さらに、通常の回路状態中、各ダイオードの両端の電圧降下は、該ダイオードをバイアスする印加供給電圧より低減されている。
【００７８】
[0090]また、上記相補形ＤＴＳＣＲも、図１０〜図１３に示すように、単にＩ／Ｏの保護に限定されるだけでなく、電源ライン２００４を保護するのにも利用できることに注意すべきである。具体的には、該相補形ＤＴＳＣＲの一方の分岐又は両分岐は、Ｇ２リファレンス電位と同じかあるいは該電位よりも低い電圧レベルで、上記電源ラインを保護するために利用することができる。このような電源ライン保護は、全ての電源ライン２００４が同時に作動するような始動シーケンスがない用途において用いることができる。
【００７９】
[0091]図２１は、低減された寄生容量を有するＥＳＤ保護回路２１０２を示す概略ブロック図を示す。具体的には、図２１の容量低減実施形態は、上述したように、パッド１０４とアース１１２との間に結合されたＥＳＤ保護素子１０２（例えば、図３〜図１９のＤＴＳＣＲ又はＮＭＯＳ）を備える。寄生容量２００６（Ｃｅｓｄ）は、ＥＳＤ保護素子１０６のアノード３２２とアース１１２との間に存在する。寄生容量２００６は、通常、２００〜３０００フェムトファラドの容量を有する。この寄生容量は、入力パッド１０４上に含まれるＥＳＤ保護素子１０６のサイズによって増加し、大きなサイズのＥＳＤ保護素子は、より高い保護レベルを実現できる。本実施形態は、入力パッド１０４に関して説明したが、当業者は、同じ原理を出力パッド又は二方向性パッドに適用できることを理解するであろう。
【００８０】
[0092]容量低減ダイオード２１０４は、保護入力パッド１０４と、ＥＳＤ保護素子１０６のアノード３２２との間に順方向に直列結合されている。ダイオード２１０４は、保護回路２１０２が一旦、ＥＳＤ作動モードに入ると、小さな電圧降下を付加する。ダイオード２１０４は、基板から絶縁するために、一般に、ウェル（例えば、Ｎウェル）内に実装されている。ダイオード２１０４は、小さい寄生接合容量値（例えば、３０〜１００フェムトファラド）を有し、これは、ＥＳＤ保護素子１０６の寄生容量Ｅｅｓｄ２００６よりもかなり小さい値である。ダイオード寄生容量Ｃｄｉｏ２１０６及びＥＳＤ保護素子容量Ｃｅｓｄは、パッド１０４とアース１１２との間に直列に結合されている。保護素子２１０２の全体の容量Ｃｔは、上記寄生容量の直列接続により低減される（すなわち、Ｃｔ＝（Ｃｄｉｏ×Ｃｅｓｄ）／（Ｃｄｉｏ＋Ｃｅｓｄ））。パッド１０４における信号は、全体の容量Ｃｔに影響される。
【００８１】
[0093]ＥＳＤ保護回路２１０２の寄生容量のさらなる低減は、ＥＳＤ保護素子１０６のアノードを、抵抗器２１０８（例えば、１Ｋ〜１００ＫΩ）を介して（正の）電源電圧ライン２００４に結合することによって実現できる。通常の回路動作において、ダイオード２１０４は逆方向にバイアスされ、それによりダイオード２１０４の寄生容量Ｃｄｉｏ２１０６がさらに低減される。上記ダイオードの寄生容量Ｃｄｉｏ２１０６のさらなる低減は、接合容量及び逆方向バイアスの非線形依存性による。ＥＳＤ発生時、抵抗器２１０８を流れる電流は、ごくわずかな量に制限される。従って、ダイオード２１０４は順方向にバイアスされ、上述したように、ＥＳＤ保護素子１０６は、直ちに過渡ＥＳＤ電流をアース１１２へ分流する。
【００８２】
[0094]一つの実施形態において、ＥＳＤ保護回路２１０２は、高速回路に使用される。回路１００の速度を増すためには、入力信号を負荷する寄生容量は、非常に小さくなければならない。従って、ＥＳＤ保護回路２１０２は、一般に、５０〜２００フェムトファラド（ｆＦ）以上の寄生容量を付加してはならない。
【００８３】
[0095]図２２〜図２４は、図２１の包括的な実施形態の教示を含む種々の実施形態の概略図を示す。図２２は、図３のＤＴＳＣＲ３０２に結合された容量低減ダイオード２１０４を有するＥＳＤ保護回路２２０２の概略図を示す。また、トリガ素子３０８のダイオード回路３２０の第１のダイオードは、容量低減ダイオード２１０４として使用される。電源電圧ライン（ＶＤＤ）２００４は、抵抗器２１０８を介して、ダイオード回路３２０の容量低減ダイオード２１０４のカソードに結合されている。従って、保護素子２１０２の全体の容量Ｃｔは、上述したように、容量低減ダイオード２１０４の寄生容量と、トリガ素子３０８の他のトリガダイオードからアース１１２までの寄生容量との間の直列接続により低減される。
【００８４】
[0096]図２３は、ＳＣＲ３０６に結合された容量低減ダイオード２１０４を有するＥＳＤ保護回路２３０２の概略図を示し、容量低減ダイオード２１０４は、上記保持電圧ダイオードの上方のダイオードの形ですでに存在している。また、容量低減ダイオード２１０４は、他のタイプのＥＳＤ保護素子にも用いることができる。図２４は、ゲート接地ＮＭＯＳ  ＥＳＤ保護素子２４０６に結合された容量低減ダイオード２１０４を有するＥＳＤ保護回路２４０２の概略図を示す。図２１〜図２４の実施形態における教示から、容量低減ダイオード２１０４を、上記の図３〜図１９に示した実施形態のうちの少なくともいくつかと共に用いることができることを理解すべきである。別法として、容量低減ダイオード２１０４は、ゲート接地ＳＣＲ（ＧＧＳＣＲ）等の他のトリガ素子と共に使用することができる。
【００８５】
[0097]図２５は、ＳＣＲターンオンダイオードをダーリン（Ｄａｒｌｉｎｇｔｏｎ）トントランジスタポンプ２５０２として作動させるＥＳＤ保護回路３０２の概略図を示す。該ＥＳＤ保護回路は、パッド１０４とアース１１２との間に結合されたＳＣＲ３０６を備える。ダイオードターンオン素子３０８は、３段ダーリントントランジスタ２５０２によって示され、各段２５１２１〜２５１２３（段２５１２）は、直列結合ダイオード回路３２０におけるダイオードＤＳに対応する。具体的には、ＤＴＳＣＲ３０２の回路３２０におけるダイオードＤＳは、Ｐ型基板（図示せず）と共に寄生ＰＮＰトランジスタを形成する。すなわち、Ｐ型基板は、一般にアース１１２に結合されている、各段２５１２のコレクタを形成する。各段２５１２のコレクタは、電流の一部を各ダイオード（すなわち、トランジスタ段２５１２）からＩＣ１００の接地されたＰ型基板（図示せず）へ流し、それにより、通常動作中に、上記基板への漏れ電流が増加し、ＳＣＲ３０６はトリガに失敗する。
【００８６】
[0098]この電流損失問題を緩和するために、複数のＰ＋タイ２５２０を、Ｐ＋基板及びＮウェルダイオードの近傍に形成してもよく、それによりダーリントントランジスタ２５０２のコレクタを、図２５に示すように、トリガゲートＧ１  ３３６等のトリガゲートに良好に結合できる。また上記Ｐ＋タイは、分離Ｐウェル／深いＮウェルを有するＩＣ１００の製造プロセスで利用できるように、上記Ｐ型基板から分離されているＰウェル内にダイオードＤＳが形成されている場合に用いることができる。さらに、３つのウェル（ある程度深いＰウェルの内側の第１のＮウェル、深いＮウェルの内側）を有するＩＣ１００のための製造プロセスは、損失なく全ての電流を集電するダーリントン効果を用いる。従って、上述の技術の場合、各段２５１２からのコレクタ電流Ｉｃ及びダーリントントランジスタ２５０２の最終段２５１２３のベース電流Ｉｂは、トリガゲート（例えば、トリガゲートＧ１）に結合される。
【００８７】
[0099]図２５は、ＳＣＲ３０６のトリガゲートＧ１  ３３６に結合されたダーリントンポンプ２５０２を示しているが、ダイオード回路３２０がＳＣＲ３０６のトリガゲートＧ２  ３３４に結合されている相補形実施形態の場合には、ダーリントンポンプ２５０２は、代替的にトリガゲートＧ２  ３３４に結合されることを理解すべきである。
【００８８】
[0100]図１０〜図１３に示した実施形態のような相補形ＤＴＳＣＲが使用される実施形態においては、ダーリントン生成基板電流は、上述したように、Ｐ型基板内で失われないことに注意すべきである。図１１を参照すると、ダイオード回路３２０は、ＰＮＰトランジスタＴ２  ３１２に形成された第２のゲートＧ２  ３３４に結合されている。従って、各ダーリントン段のコレクタ、及び最終段のベースは、本質的にＰ型基板に結合されている。この場合、第２のゲートＧ２  ３３４において有効なトリガ電流は、ダーリントン回路のコレクタ（基板）電流ＩＣ１−Ｃ３及び最終段のベース電流Ｉｂ３の合計と等しい。
【００８９】
[0101]図３２は、相補形ＳＣＲターンオンダーリントントランジスタポンプ３２０２を有するＥＳＤ保護回路１１０２の概略図を示す。図３２は、実際には、図１１の概略図に対応する。トリガゲートＧ２  ３３４におけるトリガ電流は、各ダーリントン段２５１２のコレクタ電流（Ｉｃ１＋Ｉｃ２＋Ｉｃ３）と、最終のダーリントン段（例えば、２５１２３）のベース電流Ｉｂ３との合計に等しい。従って、直列結合トリガダイオードＤＳからＮＰＮトランジスタＴ１  ３１０のゲートＧ１  ３３６にかけて生じるダーリントン効果により失われる電流は、自動的に回復され、上記相補形ＤＴＳＣＲにおけるゲートＧ２  ３３４をトリガするために用いられる。
【００９０】
[0102]図２６は、ＥＳＤ保護回路１０２の温度補償トリガ素子２６０８の概略図を示す。温度補償トリガ素子２６０８のの目的は、漏れ電流及びトリガ電流を、作動温度にかかわらず、特定の作動範囲内に残すことができるようにすることである。すなわち、トリガ点及び漏れ電流は、実質的に、ＩＣ１００の作動温度と無関係である。
【００９１】
[0103]温度補償トリガ素子２６０８は、ダイオード回路３２０に直列結合されているＮＭＯＳデバイス２６１２に直列結合されているＰＭＯＳデバイス２６１０のような、少なくとも一つのＭＯＳデバイスを備える。具体的には、ＰＭＯＳデバイス２６１０のソースは、保護すべきラインのパッド１０４に結合されており、ＰＭＯＳデバイス２６１０のドレインは、ＮＭＯＳデバイス２６１２のドレインに結合されている。該ＮＭＯＳデバイスのソースは、ダイオード回路３２０の第１のダイオードＤＳのアノードに結合されており、ダイオード回路３２０の最後尾のダイオードのカソードは、アース１１２に結合されている。ＰＭＯＳデバイス２６１０のゲートは、上記ＰＭＯＳのドレイン又はより低い電位に結合されている。ＮＭＯＳデバイス２６１２のゲートは、上記ＮＭＯＳのドレイン又はより高い電位（例えば、点線で示すライン２６１４）に結合されている。
【００９２】
[0104]作動中、ＩＣ１００の温度が上昇すると、ダイオード回路３２０のダイオードを流れる電流も増加する（すなわち、負の温度係数）。また、ＩＣ１００の温度が上昇すると、ＭＯＳデバイス２６１０、２６１２を流れる電流が減少する（すなわち、正の温度係数）。従って、ＭＯＳデバイス２６１０、２６１２は、ダイオード回路３２０における電流増加を補償し、それによりトリガを、作動温度と比較的無関係にする。当業者は、温度補償トリガ素子２６０８におけるＭＯＳデバイスの数が、ダイオード回路３２０のダイオードのサイズ及び数と、ＩＣ１００に使用されるデバイスの実際の温度係数とに依存して変化することを理解するであろう。さらに、温度補償トリガ素子２６０８は、ゲートＧ１  ３３４及びゲートＧ２  ３３６のいずれか一方又は両方に用いることができる。
【００９３】
[0105]図２７は、各ＳＣＲフィンガ２７０６に対してカレントミラートリガを有するマルチフィンガ形ＤＴＳＣＲ  ＥＳＤ保護素子２７０２の概略図を示す。ＤＴＳＣＲ  ＥＳＤ保護素子２７０２は、複数のＳＣＲフィンガ２７０６１〜２７０６ｎに結合された温度補償ターンオン回路２７０８を備える。但し、ｎは２に等しい（ｎ＝２）。マルチフィンガ形ＤＴＳＣＲ  ＥＳＤ保護素子２７０２は、電源ラインＶＤＤ２００４とアース１１２との間に例示的に結合されている。しかし、当業者は、マルチフィンガ形ＤＴＳＣＲ  ＥＳＤ保護素子２７０２を、保護すべきいずれかの電源ライン又はＩ／Ｏパッド１０４の間に結合できることを認識するであろう。
【００９４】
[0106]温度補償ターンオン回路２７０８は、図２６に示すのと同様に、ダイオード回路３２０を形成する３つの直列ダイオードに結合された単一のＰＭＯＳデバイス２６１０を例示的に備える。ＰＭＯＳデバイス２６１０のゲートは、ドレインに結合されている。さらに、ダイオード回路３２０が、各ダイオードが段を形成するダーリントントランジスタとして機能することを想起されたい。
【００９５】
[0107]各ＳＣＲフィンガ２７０６は、電源ラインＶＤＤ２００４に結合されたアノードと、アース１１２に結合されたカソードとを有するＳＣＲ３０６を備える。また、ＰＭＯＳデバイス２７０４は、保護すべき電源ラインＶＤＤ２００４からトリガゲートに結合されている。例えば、ＰＭＯＳデバイス２７０４１のソースは、電源ライン２００４に結合され、ドレインは、第１のトリガゲートＧ１  ３３６１に結合されている。温度補償ターンオン回路２７０８のＰＭＯＳデバイス２６１０のゲート及びドレインは、各ＳＣＲフィンガ２７０６のＰＭＯＳデバイス２７０４の各ゲートに結合されている。
【００９６】
[0108]電源ライン２００４でのＥＳＤ発生中、単一のターンオン回路２７０８を通って電源ライン２００４からアース１１２へ流れる電流は、等しいトリガ電流で複数のＥＳＤ分路デバイス（すなわち、ＳＣＲフィンガ２７０６）を駆動することができる。また、保持及びクランプ電圧は、電源ライン２００４の電圧以上で、ＩＣ１００のゲート酸化膜に対して有害である可能性がある、図２の有害な電圧範囲２１０以下に保持される。各ＳＣＲフィンガ２７０６へのトリガ電流は、ターンオン回路２７０８の電流から映される。該カレントミラーは、各ＳＣＲフィンガ２７０６のゲートＧ１  ３３６及びゲートＧ２  ３３４のそれぞれ又は両方をトリガするように設定することができることに注意すべきである。また、映された電流は、温度補償ターンオン回路７０８により温度補償されることに注意すべきである。さらに、複数の単一のターンオン回路２７０８をＩＣ１００上に設けて、分散した複数のＳＣＲフィンガ２７０６に接続することができることに注意すべきである。上記ターンオン回路内のＭＯＳデバイスの全てのゲートと、上記ＳＣＲフィンガ内のＭＯＳデバイスの全てのゲートとは結合されている。従って、分散したターンオン回路は、ＩＣ１００全体のＥＳＤ過電圧状態を有効に検知し、ＩＣ１００上の全てのＳＣＲフィンガ２７０６をターンオンし、それにより、最大レベルの保護を実現できる。
【００９７】
[0109]さらに、上記電流は、各ＳＣＲフィンガ２７０６の各トリガゲートへのトリガ電流が、ターンオン回路２７０８中の電流に比例するように、ＭＯＳトランジスタ２７０４、２６１０のサイズ（長さ及び幅）の比によって調整できることに注意すべきである。当業者は、ダイオード回路３２０とアース１１２との間にＮＭＯＳデバイスを設けること、及びＳＣＲフィンガ２７０６の第２のゲートＧ２  ３３４にＮＭＯＳデバイスを設けることにより、ＳＣＲフィンガ２７０６の第２のゲートＧ２  ３３４でのトリガが可能になることを認識するであろう。
【００９８】
[0110]図３〜図２４の実施形態においては、ＤＴＳＣＲ素子３０２は、接地電力線クランプへの電力線、あるいは接地クランプへの入力／出力のいずれかとして使用されている。どちらの場合においても、ＤＴＳＣＲ３０２は、電力線２００４とアース１１２との間、又はＩ／Ｏパッド１０４とアース１１２との間のいずれかで、単一の方向に電流を分流する２端子構造として使用されている。しかし、ＥＳＤは、任意の端子の組み合わせ間で発生する可能性があり、上記電流は、ＥＳＤ発生時に接地されると考えられる特定の端子に対して、正又は負の極性を有する。従って、ＳＣＲ３０６は３端子素子として用いることもでき、それにより、図２８〜図３０に関連して説明するように、電力線２００４とアース１１２との間、Ｉ／Ｏパッド１０４とアース１１２との間、及び電力線２００４とＩ／Ｏパッド１０４との間で二方向性ＥＳＤ保護を実現できる。
【００９９】
[0111]図２８は、ＳＣＲ３０６相補形入力保護回路２８０２の第１の実施形態の概略図を示す。保護回路２８０２は、電源ライン２００４と、Ｉ／Ｏパッド１０４と、アース１１２との間に結合された第１及び第２のＤＴＳＣＲ３０６１、３０６２（第１及び第２の脚）を備える。第１のＳＣＲ３０６１について説明すると、ＰＮＰトランジスタ３１２１のエミッタ（すなわち、アノード）は電源ライン２００４１に結合されており、ＰＮＰトランジスタ３１２１のベースは、ＮＰＮトランジスタ３１０１のコレクタに結合されている。ＰＮＰトランジスタ３１２１のコレクタは、ＮＰＮトランジスタ３１０１のベースに結合されている第１のトリガゲートＧ１  ３３６１に結合されている。ＮＰＮトランジスタ３１０１のエミッタ（すなわち、カソード）は、Ｉ／Ｏパッド１０４に結合され、第１のトリガゲートＧ１  ３３６１は、アース１１２に結合されている。
【０１００】
[0112]第２のＳＣＲ３０６２について説明すると、ＰＮＰトランジスタ３１２２のエミッタ（すなわち、アノード）はＩ／Ｏパッド１０４に結合されており、ＰＮＰトランジスタ３１２２のベースは、ＮＰＮトランジスタ３１０２のコレクタに結合されている。ＰＮＰトランジスタ３１２２のコレクタは、第１のトリガゲートＧ１  ３３６２を形成する、ＮＰＮトランジスタ３１０２のベースに結合されている。ＮＰＮトランジスタ３１０１のエミッタ（すなわち、カソード）は、アース１１２に結合され、第２のトリガゲートＧ２  ３３４２は、電源ライン２００４に結合されている。
【０１０１】
[0113]ＳＣＲ３０６が不活性である場合に逆極性のＥＳＤのための導電路を形成するために、一般に、ダイオードが別々に付加されている。しかし、当業者は、そのような付加ダイオード（すなわち、Ｄｐ及びＤｎ）を、すでに存在しているＳＣＲ３０６の一部として有利に利用することができることを認識しよう。
【０１０２】
[0114]ＥＳＤ発生中、ＳＣＲ３０６１は、電源ライン２００４に対してＩ／Ｏパッド１０４において接地電位で負のＥＳＤが発生する通常のストレスの場合のために、電源ライン２００４に対してクランプを形成する。第２のＳＣＲ３０６２は、ＧＮＤ１１２に対してＩ／Ｏパッド１０４において接地電位で正のＥＳＤが発生する通常のストレスの場合のために、アース１１２に対してクランプを形成する。逆のストレスの場合（電源２００４に対する接地電位でのＩ／Ｏ１０４における正のＥＳＤ、及びＧＮＤ１１２に対する接地電位でのＩ／Ｏ１０４における負のＥＳＤ）のためのダイオードＤｐ、Ｄｎは、各ＳＣＲ３０６のベース−エミッタによって形成される。通常のＥＳＤストレスの発生中、ベース−エミッタダイオードのうちの一つが、電源ライン２００４とアース１２との間の寄生ＶＤＤ−ＧＮＤ容量２８０４を充電する。換言すれば、ＶＤＤ−ＧＮＤ容量２８０４は、それらのベース−エミッタダイオード中の電流の流れを可能にする電気的負荷を形成する。第１のゲートＧ１  ３３６１における該ベース−エミッタダイオードの両端の電圧降下が、約＋０．７Ｖに達すると、あるいは、第２のゲートＧ２  ３３４２が−０．７Ｖに達すると、ＳＣＲ３０６はターンオンして、ＥＳＤ電流をそれぞれアース（すなわち、アース１１２又は電源ライン２００４）へ分流させる。
【０１０３】
[0115]図２９は、ＳＣＲ３０６相補形入力保護回路２９０２の第２の実施形態の概略図を示す。図２９の第２の実施形態は、２つの付加ダイオード回路３２０１、３２０２が、それぞれ、ＳＣＲ３０６１、３０６２のトリガゲートに結合されている点を除いて、図２８の第１の実施形態と同様である。具体的には、（例示的に、３つの直列結合ダイオードを有する）第１の回路３２０１における第１のダイオードのアノードは、ＰＮＰトランジスタ３１２１のエミッタに結合されており、ダイオード回路３２０１における最後尾のダイオードのカソードは、第１のトリガゲートＧ１  ３３６１に結合されている。同様に、（例示的に、３つの直列結合ダイオードを有する）第２の回路３２０２における第１のダイオードのアノードは、第２のトリガゲートＧ２  ３３４２に結合されており、ダイオード回路３２０２における最後尾のダイオードのカソードは、ＮＰＮトランジスタ３１０２のエミッタに結合されている。
【０１０４】
[0016]第１及び第２のダイオード回路３２０１、３２０２は、ＶＤＤ−ＧＮＤ容量の容量性負荷に加えて負荷を形成するため、及び上記電源ラインの電圧以上にトリガ電圧を上昇させるために用いられる。図２を参照すると、第１のＳＣＲ３０６１は、Ｉ／Ｏパッド１０４とアース１１２との間で約２．８Ｖでトリガされる。また同じ解析は、第２のＳＣＲ３０６２に対しても適用できる。
【０１０５】
[0117]図３０は、ＳＣＲ３０６相補形入力保護回路３００２の第３の実施形態の概略図を示す。図３０の第３の実施形態は、相補形入力保護回路３００２の各脚３００６１、３００６２が、負荷要素としてＭＯＳデバイス３００４を有している点を除いて、図２８の第１の実施形態（又は、図２９の第２の実施形態）と同様である。
【０１０６】
[0118]具体的には、第１のＳＣＲ脚３００６１は、ＮＰＮトランジスタ３１０１に並列に結合されたＮＭＯＳデバイス３００４１を有するＳＣＲ３０６１を備えているため、ＮＭＯＳデバイス３００４１のソース及びドレインは、それぞれ、ＮＰＮトランジスタ３１０１のエミッタ及びコレクタに結合されている。さらに、ＮＭＯＳデバイス３００４１のゲートは、第１のトリガゲートＧ１  ３３６１に結合されている。
【０１０７】
[0119]同様に、第２のＳＣＲ脚３００６２は、ＰＮＰトランジスタ３１２２に並列に結合されたＰＭＯＳデバイス３００４２を有するＳＣＲ３０６２を備えているため、ＰＭＯＳデバイス３００４２のソース及びドレインは、それぞれ、ＰＮＰトランジスタ３１２２のエミッタ及びコレクタに結合されている。さらに、ＰＭＯＳデバイス３００４２のゲートは、第２のトリガゲートＧ２  ３３４２に結合されている。ＭＯＳデバイス３００４は、約０．２〜約０．６Ｖのしきい値電圧を有し、これは、ＳＣＲ３０６１のトリガゲートＧ１  ３３６１及びＳＣＲ３０６２のトリガゲートＧ２  ３３４２におけるそれぞれベース−エミッタ又はエミッタ−ベース接合電圧（すなわち、約０．７Ｖ）よりも小さい。
【０１０８】
[0120]例えば、電源ライン（ＶＤＤ）２００４で発生する正のＥＳＤ発生中、Ｉ／Ｏパッド１０４が接地電位である場合、接地ライン１１２は、ＮＰＮトランジスタ３０６１のベース−エミッタ接合から約０．７Ｖまで引き上げられる。第１のＳＣＲ脚３００６１の第１のトリガゲートＧ１  ３３６１に接続されているＮＭＯＳデバイス３００４１のゲートは、ＮＭＯＳデバイス３００４１がターンオンするような０．７Ｖ以下のしきい値電圧を有する。ＭＯＳデバイスは、一つのＮＭＯＳトリガデバイスを有する低電圧トリガＳＣＲ（ＬＶＳＣＲ）等の従来のデバイスとは違って、ＭＯＳモードのみで作動し、降伏は利用されないことに注意することが重要である。ＮＭＯＳデバイス３００４１が一旦、ターンオンすると、ＳＣＲ３０６１のトリガゲートＧ２  ３３４１の電位は低く引き下げられ、該ＳＣＲは、導通のために予め処理される。ＶＤＤ２００４における正のＥＳＤ電圧がＳＣＲ３０６１の保持電圧を超えると、直ちに、ＥＳＤ電流が接地されたＩ／Ｏパッド１０４へ分流されることになる。
【０１０９】
[0121]通常の回路作動時、ＧＮＤ電源ライン１１２は、ＳＣＲ３０６１のベース−エミッタ両端に電圧降下が生じないように接地されており、それにより、ＮＭＯＳ３００４１のゲートがアースに保持され、その結果として、ＮＭＯＳ３００４１がターンオフする。当業者は、同様の作動解析を第２のＳＣＲ脚３００６２に適用できることを認識しよう。従って、図３０の第３の実施形態の一つの利点は、図２９のダイオードターンオン回路によって発生するような漏れ電流が、通常作動中には発生しないということである。
【０１１０】
[0122]本発明の教示を含む様々な実施形態を詳細に図示及び説明してきたが、当業者は、それらの教示を含むその他の変更実施形態を容易に発想することができるであろう。
【図面の簡単な説明】
【０１１１】
【図１】超低ターンオン電圧素子を有する集積回路のＥＳＤ保護回路を示す概略ブロック図である。
【図２】ＥＳＤ保護素子の場合の電流／電圧特性のグラフである。
【図３】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図４】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図５】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図６】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図７】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図８】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図９】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１０】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１１】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１２】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１３】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１４】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１５】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１６】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１７】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１８】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図１９】図１の包括的なＥＳＤ保護回路の教示を含むＥＳＤ保護回路の一実施形態の概略図である。
【図２０】混成電源電圧を有する集積回路（ＩＣ）のためのＥＳＤ保護回路の概略図である。
【図２１】低減寄生容量を有する、本発明に係るＥＳＤ保護回路を示す概略ブロック図である。
【図２２】図２１の包括的な実施形態の教示を含む一実施形態の概略図である。
【図２３】図２１の包括的な実施形態の教示を含む一実施形態の概略図である。
【図２４】図２１の包括的な実施形態の教示を含む一実施形態の概略図である。
【図２５】ＳＣＲターンオンダイオードをダーリントントランジスタポンプとして機能させるＥＳＤ保護回路の概略図である。
【図２６】ＥＳＤ保護回路３０２の温度補償トリガ素子の概略図である。
【図２７】各ＤＴＳＣＲフィンガのためのカレントミラートリガを有するマルチフィンガ型ＤＴＳＣＲ  ＥＳＤ保護素子の概略図である。
【図２８】ＳＣＲ相補形入力保護回路の一実施形態の概略図である。
【図２９】ＳＣＲ相補形入力保護回路の一実施形態の概略図である。
【図３０】ＳＣＲ相補形入力保護回路の一実施形態の概略図である。
【図３１】本発明に係るツェナダイオードトリガ素子を有するＳＣＲの断面図である。
【図３２】相補形ＳＣＲターンオンダーリントントランジスタポンプを有するＥＳＤ保護回路の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際公開パンフレット】
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【国際調査報告】
2004533713.tif 000090