(57)【要約】本発明の実施形態の１つは、検出回路（４４）と単安定マルチバイブレータ（１０４）を備えたメモリ制御回路（４０）である。この検出回路（４４）は、多数のアドレス入力の遷移に応答してトリガ信号を生成する。単安定マルチバイブレータ（１０４）は、そのトリガ信号に応答してメモリ制御出力信号を第１状態から第２状態に変更する。単安定マルチバイブレータ（１０４）はさらに、メモリインターロック入力信号に応答してメモリ制御出力信号を第２状態から第１状態に変更する。メモリ制御回路（４０）は、同期メモリ（３０）を非同期動作させるために、同期メモリ（３０）のクロック入力端に接続することができる。
2004517432.tif 000002
【特許請求の範囲】
【請求項１】
非同期メモリ設計（２３）を多数のマクロで特定し、
前記マクロの少なくとも１つを選択して前記非同期メモリ設計（２３）に同期メモリ（３０）を含ませ、
前記マクロの少なくとも他の１つを選択して、前記同期メモリ（３０）へのアクセスを非同期制御する回路（４０）を前記非同期メモリ設計（２３）に含ませる、
同期メモリを非同期動作させる方法。
【請求項２】
前記マクロによる非同期メモリ（２３）を含むアプリケーション特定集積回路の製造をさらに備える請求項１に記載の方法。
【請求項３】
前記マクロの前記少なくとも１つは、前記特定の前に、１つまたはそれ以上の集積回路内で実現される同期メモリ設計（３０）に対応する請求項１に記載の方法。
【請求項４】
前記マクロの前記少なくとも１つにより定義された前記同期メモリ（３０）はクロック入力端を備え、前記マクロの前記少なくとも他の１つにより定義された前記回路（４０）は、
１つまたはそれ以上のメモリアドレス入力に応答してトリガ信号を生成する検出回路（４４）と、
前記トリガ信号に応答して、前記クロック入力端に供給された制御信号を第１状態から第２状態に変更する単安定マルチバイブレータ回路（１０４）と
を含んでいる請求項１に記載の方法。
【請求項５】
クロック入力端を含む同期メモリ（３０）を用意し、
前記クロック入力端を、１つまたはそれ以上のメモリアドレス入力に応答する回路（４０）に接続し、
前記同期メモリ（３０）を、前記回路（４０）により、前記クロック入力端を介して非同期動作させる
同期メモリを非同期動作させる方法。
【請求項６】
前記回路（４０）は検出回路（４４）とワンショット回路（１０４）を含み、さらに、
前記検出回路（４４）により、前記１つまたはそれ以上のアドレス入力の状態変化を検出し、
前記検出の結果に応答して前記ワンショット回路（１０４）をトリガする
請求項５に記載の方法。
【請求項７】
前記同期メモリ（３０）を定義して前記回路（４０）にインターロック信号を供給する請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記定義は、前記インターロック信号を生成するために、同期メモリ設計への複数のトランジスタ・デバイスの追加を含み、前記トランジスタ・デバイスはその１パーセント以下が、同期メモリ設計を備えるトランジスタ・デバイスの総数を増加させる請求項７に記載の方法。
【請求項９】
前記インターロック信号で前記回路（４０）の動作タイミングを調整する請求項７に記載の方法。
【請求項１０】
クロック回路（３２）を含む同期メモリ（３０）と、
１つまたはそれ以上のメモリアドレス入力に応答して制御信号を生成する回路（４０）と
を備え、前記制御信号は前記クロック回路（３２）に供給されて前記同期メモリ（１３０）に非同期アクセスする
同期メモリを非同期動作させる装置。
【請求項１１】
前記同期メモリ（３０）は、前記回路（４０）に少なくとも１つの信号を供給するように動作することができ、前記非同期アクセスを可変的に時間調整する、請求項１０に記載の装置。
【請求項１２】
同期メモリ（３０）と、
前記同期メモリ（３０）に非同期アクセスするための回路（４０）とを備え、
前記同期メモリ（３０）は、前記回路（４０）で前記非同期アクセスを可変的に時間調整するために、前記回路（４０）に少なくとも１つの信号を供給するように動作することができる
同期メモリを非同期動作させる装置。
【請求項１３】
前記同期メモリ（４０）はクロック回路（３２）を備え、前記回路（４０）が前記クロック回路（３２）に制御信号を供給する請求項１２に記載の装置。
【請求項１４】
前記回路（４０）は、前記少なくとも１つの信号のアクティブ状態を選択するための論理回路（６８）を含む請求項１２に記載の装置。
【請求項１５】
前記同期メモリ（３０）と前記回路（４０）に接続されたアドレスバス（２４）をさらに備える請求項１０から１４のいずれか１項に記載の装置。
【請求項１６】
前記同期メモリ（３０）、前記回路（４０）、および前記アドレスバス（２４）が１つの集積回路（２２）内に含まれている請求項１０から１４のいずれか１項に記載の装置。
【請求項１７】
前記回路（４０）は、
１つまたはそれ以上のメモリアドレス入力に応答してトリガパルスを生成する検出回路（４４）と、
前記少なくとも１つの信号および前記トリガパルスに応答する単安定マルチバイブレータ（１０４）と
を備える請求項１１または請求項１３に記載の装置。
【請求項１８】
前記単安定マルチバイブレータ（１０４）は、前記トリガパルスに応答して、前記制御信号を第１状態から第２状態へと変更し、さらに前記単安定マルチバイブレータ（１０４）は、前記少なくとも１つの信号に応答して、前記制御信号を前記第２状態から前記第１状態に変更する請求項１７に記載の装置。
【請求項１９】
前記検出回路（４４）は、多数の遷移検出器（５０）と、前記遷移検出器（５０）どうしを接続するエッジ検出器（６０）とを備え、前記エッジ検出器（６０）は前記トリガパルスを供給し、
前記単安定マルチバイブレータ（１０４）は、少なくとも３つの論理インバータ（８２、８６、９８）と、抵抗装置（８４）と、キャパシタンス装置（１００）とを含んでいる
請求項１７に記載の装置。
【発明の詳細な説明】
【０００１】
（背景技術）
本発明はメモリに関し、特に、しかし非限定的に、同期メモリを非同期動作させる技術に関する。
【０００２】
デジタルシステムの装置は、しばしば周期的なクロック信号により同期化される。このようなシステムは、有効なメモリアドレス入力の認識を含む様々な内部動作のタイミングを変更するために、クロック信号を用いる同期メモリを含んでいる場合がある。クロック信号における遷移が若干の時間差で異なる装置に到達できるため、場合によっては競合状態が生じてしまう。極端な温度や、電源電圧レベル、他の動作要因により、それらのパラメータをさらに悪化させてしまう可能性がある。このような競合状態を解決するために、装置動作を遅くして同期性を向上させることができる。
【０００３】
別のアプローチは非同期メモリ装置を使用するものである。非同期メモリは多くの場合、同期メモリの場合と同様に、クロック信号入力に依存する代わりに、アドレス有効性を決定するべく、入力メモリアドレス内の遷移を検出する回路を含んでいる。別の装置では、同期モードと非同期モードの両方で動作するメモリ装置が提案されている。通常、これらのデュアルモード設計は、シングルモード設計よりもその性質が複雑である。このようなメモリ装置に関する背景情報の更なるソースとして、Ｆｕｎｇらによる米国特許第５１０７４６５号明細書、および、Ｃｈｉｌｄｓらによる米国特許第５３８４７３７号明細書が引用される。
【０００４】
新規の回路を設計する場合、特に、集積回路メモリのように装置数の多い回路を設計する場合、可能な限り実証された設計を多くの使用することが多くの場合望ましい。この要望は、同期メモリおよび非同期メモリの両方についての必要性と共に、最初のメモリタイプを大規模に再設計することなく、同期メモリのようなあるメモリタイプの使用と、非同期メモリのような別のメモリタイプの提供との要求を示すものである。
【０００５】
（発明の概要）
本発明の１実施形態は、同期メモリを非同期動作させる独特な技術である。本発明の別の実施形態は、非同期アクセスの可能なメモリを提供するための独特な方法、システム、および装置を含む。
【０００６】
別の実施形態は、非同期メモリと、このメモリに非同期アクセスするべく接続された制御回路とを備えている。同期メモリはクロック回路を含むことができ、制御回路は、このクロック回路に供給される制御信号を生成するために、１つまたはそれ以上のアドレス入力に応答する。更なる形態において、同期メモリは、制御回路が非同期アクセス動作のタイミングを可変的に調節する少なくとも１つの信号を提供するように動作可能である。
【０００７】
さらに別の実施形態は、多数のマクロでの非同期メモリ設計の特定と、非同期メモリ設計内に同期メモリを備えるための、マクロの少なくとも１つの選択と、同期メモリを非同期動作するべく非同期メモリ設計内に回路を備えるための、マクロの少なくとも別の１つ選択とを含む。総体的に、同期メモリと回路は、非同期メモリ設計に従って非同期メモリを提供するように配置される。
【０００８】
本発明のさらに別の実施形態は、クロック入力端を含む同期メモリを提供し、クロック入力端を１つまたはそれ以上のアドレス入力に応答する回路に接続し、同期メモリを、クロック入力を介して回路により非同期動作させる。
【０００９】
本発明の更なる実施形態は、アドレスバスと、このアドレスバスと接続された同期メモリと、遷移検出回路および単安定マルチバイブレータ回路を含む回路装置とを備えたシステムである。検出回路はアドレスバスと接続された１つまたはそれ以上の入力端を備え、単安定マルチバイブレータ回路は、検出回路と接続されたトリガ入力端を備えている。単安定マルチバイブレータ回路はさらに、同期メモリと接続された出力端を備えている。この回路装置は、同期メモリを非同期動作させるために使用することができる。
【００１０】
従って、本発明の目的の１つは、同期メモリを非同期動作させるための独特な技術を提供することである。
【００１１】
本発明の別の目的は、非同期アクセス可能メモリに関連する独特な方法、システム、および装置を提供することである。
【００１２】
本発明の更なる目的、実施形態、形式、特徴、利点、特徴は、本願明細書中の説明および図面から明白になるであろう。
【００１３】
（選択された実施形態の詳細な説明）
本発明は、その原理の理解を促す目的のために、多様な形態で具現化することができるが、次に、図面にで示した実施形態を参照し、その説明に特定の用語を使用する。しかし、それにより本発明の範囲が限定されるものではないものと理解されるべきである。記述した実施形態へのあらゆる変更および更なる変更、そして、ここで記述するとおりの本発明の原理の更なる使用は、本発明に関連した当業者が通常考え得るものとして考慮される。
【００１４】
図１は、本発明の１実施形態のシステム２０を示している。システム２０は集積回路（ＩＣ）２２を含む。ＩＣ２２は、非同期アクセス可能メモリとして動作するように配置された多数の構成要素を備えている。これらの構成要素は同期メモリ３０と非同期メモリ制御回路４０とを含む。メモリアドレスバス２４は、対応する同期メモリ３０の入力端と非同期メモリ制御回路４０の入力端とに接続されており、内部的または外部的にＩＣ２２への起点となる。アドレスバス２４は「ａ」本の信号路を備え、シリアルタイプ、パラレルタイプ、これらの組み合わせとして動作するように配置することができる。ある動作モードでは、複数の個別にアドレス指定可能なメモリが同期メモリ３０内に配置されており、メモリの各々が、アドレスバス２４上の「ａ」個のビットが提供する異なるマルチビットに対応している。さらに非同期メモリ制御回路４０も、同期メモリ３０に非同期アクセスするべく非同期メモリ制御信号ＡＳを供給するために、信号路２６によって同期メモリ３０と接続されている。これについては、後により詳細に説明する。
【００１５】
同期メモリ３０は、その内部動作を同期化するために信号路２６からクロック信号入力（ＣＬＫ）を受信する能力を備えたタイプのものであるが、非同期メモリ制御信号ＡＳは、同期クロック信号の代わりの、信号路２６上の入力である。同期メモリ３０は、信号路２６入力を入力するクロック回路３２と、バス２４から入力したアドレスをホールドするための典型的には１つまたはそれ以上のレジスタを含むアドレス回路３３とを備えている。クロック回路３２は、アドレス回路３３の動作を制御し、新規の有効なメモリアドレス入力の認識に対応したタイミング手段を含んでいる。同期メモリ３０はさらに、単数または複数のアドレスデコーダ３４と、メモリ記憶セルアレイ３６とを備えている。有効アドレスがクロック回路３２でアドレス回路３３内にラッチされると、次に、メモリ記憶セルアレイ３６内での対応するメモリ位置を解読するために、同期メモリ３０の単数または複数のアドレスデコーダ３４で解読される。同期メモリ３０で実行される特定の動作は、従来方式に従い、別の入力信号、つまりストローブ信号（ｂｓ）、書き込みイネーブル信号（ｗｅ）、および出力イネーブル信号（ｏｅ）でさらに定義される。これらの入力信号により、有効なアドレス入力について書き込み動作が定義されると、データ入力バス２８からの「ｍ」ビットのデータが、データ入力ポートＤＩを介して、セルアレイ３６の対応するメモリ位置内に記憶される。これらの入力信号により、有効なアドレス入力について読み出し動作が定義されると、セルアレイ３６の対応するメモリ位置から、出力ポートＤＯを介して、「ｍ」ビットのデータがデータ出力バス３８上に出力される。データ出力バス３８の他に、同期メモリ３０の別の出力がメモリインターロック信号路４２を介して非同期メモリ制御回路４０の入力端に接続されている。
【００１６】
図２のブロック図を参照すると、非同期メモリ制御回路４０がさらに詳細に示されている。非同期メモリ制御回路４０は、検出回路４４、インターロック回路４６、および非同期メモリ制御信号生成回路８０を備えている。検出回路４４は、「ａ」個のアドレス入力を入力するアドレスバス２４と接続されている。これらの入力信号は、Ａ［０］〜Ａ［ｎ］と特別に指定されており、ここで「ｎ」は典型的には、ａ＋１（ｎ＝ａ＋１）なる量と同一の整数である。対応する遷移検出器出力信号Ａ０ＴＤ〜ＡｎＴＤをそれぞれ供給するために、多数の遷移検出器５０の対応する１つに、各アドレス入力信号Ａ［０］〜Ａ［ｎ］が供給される。図２中の遷移検出器５０についての垂直方向の省略マークは、入力信号Ａ［ｌ］−Ａ［ｎ−１］と、信号Ａ１ＴＤ−Ａ（ｎ−１）ＴＤについてのそれぞれの出力とに対応する、遷移検出器５０の任意の追加可能性を示すものである。
【００１７】
さらに図３および図６を参照すると、遷移検出器５０およびその動作の１例を、入力Ａ［０］、出力Ａ０ＴＤの対（入力／出力の対Ａ［０］／Ａ０ＴＤ）と共に示している。図３に示す遷移検出器５０は、他の入力／出力信号の対Ａ［１］／Ａ１ＴＤからＡ［ｎ］／ＡｎＴＤの各々の遷移検出器５０と同一である。図３の例では、Ａ［０］は同相遅延回路５２、および２入力型の排他的ＯＲ（ＸＯＲ）論理ゲート５４への入力である。同相遅延回路５２は非反転型であり、時間遅延ＴＤ１の後にその入力にて論理レベルにある任意の変更を出力するように動作する。
【００１８】
図６のタイムチャートは、入力信号Ａ［０］に対するＡ０ＴＤ信号の出力パルスを示すものである。ＸＯＲ論理ゲート５４への両入力が同一の論理レベル（両方共高レベルか、両方共低レベルか）にある場合、出力は低論理レベルであることが理解されよう。同様に、ＸＯＲ論理ゲート５４への２つの入力レベルが異なるか、相補的な論理レベルにある場合には、出力は高論理レベルにある。ＸＯＲ論理ゲート５４の１つの入力端にＡ［０］が供給され、別の入力端に同相遅延回路５２により遅延したＡ［０］出力が供給されるため、論理状態の高／低の組み合わせは、Ａ［０］が状態を変える前と、時間遅延ＴＤ１を通過する前のみにＸＯＲ論理ゲート５４に供給される。例えば、図６では、ＸＯＲ論理ゲート５４への両方の入力は主に低論理レベルにあるため、Ａ０ＴＤも低い。次に、Ａ［０］が高論理レベルへと上昇する。このＡ［０］の高論理レベルは、時間遅延ＴＤ１のために、ＸＯＲ論理ゲート５４の１つの入力端へ、別の入力よりも迅速に供給される。従って、高論理レベルパルスが遷移検出器５０の出力上に、期間ＴＤ１の間、信号Ａ０ＴＤとして現れる。同様に、Ａ［０］が低論理レベルに低下すると、Ａ［０］の変更をＸＯＲ論理ゲート５４の１つの入力に現す上での、別の入力と比較した遅延により、信号Ａ０ＴＤ上の出力で第２高論理レベルパルスが生成される。その結果、遷移検出器５０が、入力信号Ａ［０］の正または負のエッジをそれぞれ検出し、期間ＴＤ１信号Ａ０ＴＤについて対応する正パルスを生成する。
【００１９】
再び図２を参照する。各信号Ａ０ＴＤ〜ＡｎＴＤはＯＲ論理ゲート５８への入力であり、ＯＲ論理ゲート５８の入力の数はｎ＋１個である。ＯＲ論理ゲート５８の出力は、１つまたはそれ以上の入力が高論理レベルにある場合には常に高論理レベルにあり、全ての入力が低論理レベルにある場合には低論理レベルにある。ＯＲ論理ゲート５８の出力は信号ＡＴＤとして出力される。さらに図７および図８のタイムチャートを参照する。ＡＴＤ信号についての２つの異なる波形を示している。図７はＡ０ＴＤおよびＡｎＴＤの正パルスを示しており、ここで、各パルスは時間遅延ＴＤ１の期間を備えている。アドレスバス２４上の所与のアドレス変更について、１つまたはそれ以上の入力信号Ａ［０］〜Ａ［ｎ］が変更し、その結果、遷移検出器５０のそれぞれ対応する出力端に１対のパルスが生じる。図７に示すように、少なくともＡ０ＴＤ〜ＡｎＴＤ信号の１つが所与のアドレス遷移中に高論理レベルにある場合、単連続高論理レベルパルスは、ＯＲ論理ゲート５８による出力である。その一方で、Ａ０ＴＤ〜ＡｎＴＤ信号における変化が、アドレス遷移が終了する前のある時間中に信号のいずれも高論理レベルにならないようにするべく離隔している場合には、図８に示すように、ＡＴＤ信号について複数の出力パルスが現れる。一般には、各アドレス遷移が、ＡＴＤ信号についての１つの実質的に連続したパルスと対応していることが望ましい。従って、遷移検出器５０の時間遅延ＴＤ１は、メモリアドレスバス２４上のアドレス遷移の予想最大スキューよりも大きく選択することができる。
【００２０】
次に図２および図４を参照すると、ＯＲ論理ゲート５８からネガティブ・エッジ検出器６０へＡＴＤ信号が供給される。ネガティブ・エッジ検出器６０は、位相外れ遅延回路６２と、２入力型ＮＯＲ論理ゲート６４とを備えている。位相外れ遅延回路６２は、時間遅延ＴＤ２後に、その入力の相補出力を形成するように動作する。ＮＯＲ論理ゲート６４は信号ＴＲＩＧとして出力信号を供給する。この信号ＴＲＩＧは、両方の入力が低論理レベルにある場合のみに高論理レベルになる。ＮＯＲ論理ゲート６４への２つの入力のこれ以外のブール組み合わせについては、その出力は低論理レベルにある。そのため、信号ＡＴＤの論理レベルが何ら変化せずに時間遅延ＴＤ２が経過した後に、ＮＯＲ論理ゲート６４の２つの入力が相補論理レベルにあり、ＮＯＲ論理ゲート６４の出力を低論理レベルにする。さらに、ＡＴＤ信号が低論理レベルから高論理レベル（正遷移）へ上昇する場合、ＮＯＲ論理ゲート６４の１つへの高論理レベルによってＴＲＩＧ信号が低論理レベルに維持される。このＮＯＲ論理ゲート６４の低レベル論理出力は、時間遅延ＴＤ２の経過後も維持され、その後、ＮＯＲ論理ゲート６４への他の入力が低レベルになった後、位相外れ遅延回路６２によって反転される。しかし、ＡＴＤ信号が低論理レベルへ降下する際に、位相外れ遅延回路６２によって駆動されるＮＯＲ論理ゲート６４の入力は、時間遅延ＴＤ２について主にその低論理レベルに留まる。ＡＴＤ信号の降下後、ＮＯＲ論理ゲート６４への両方の入力は低レベルになるため、ＮＯＲ論理ゲート６４により正パルスが、時間遅延ＴＤ２に対応した時間だけ出力される。換言すれば、ＡＴＤ信号の各ネガティブ・エッジに応じて、ＴＲＩＧ信号について遅延ＴＤ２の正パルスが生成される。ＡＴＤ信号とＴＲＩＧ信号間の波形関係の概要例を、信号Ａ［０］、Ａ［ｎ］、Ａ０ＴＤ、およびＡｎＴＤの波形と対比させて、図９のタイムチャートに示す。
【００２１】
次に図２および図５を参照して、インターロック回路４６をさらに詳細に説明する。インターロック回路４６は、同期メモリ３０からの信号路４２と接続されている。同期メモリ３０は、特定のメモリアクセスが完了した時を示すために、メモリインターロック信号ＨＯＯＫを出力する。インターロック回路４６は２入力型ＸＯＲ論理ゲート６８とポジティブ・エッジ検出器７０を備えている。ＸＯＲ論理ゲート６８の入力端の１つにＨＯＯＫ信号が入力され、ＸＯＲ論理ゲート６８の別の入力端にアクティブレベル選択入力信号ＳＥＬが入力される。アクティブレベル選択入力信号ＳＥＬは、ＸＯＲ論理ゲート６８からのアクティブ高出力（信号ＨＯＯＫＰ）の供給に適した論理レベルに設定される。換言すれば、アクティブレベル選択入力信号ＳＥＬは、アクティブ低である時には、ＨＯＯＫ信号を変換するべく高論理レベルに設定され、また、アクティブ高である時には、ＨＯＯＫ信号を変換しないように低論理レベルに設定される。
【００２２】
ＸＯＲ論理ゲート６８からのＨＯＯＫＰ信号はポジティブ・エッジ検出器７０へ入力され、ポジティブ・エッジ検出器７０はアクティブ低信号ＨＯＯＫＩＮＴを出力する。図５に示すように、ポジティブ・エッジ検出器７０は位相外れ遅延回路７２と、２入力型ＮＡＮＤ論理ゲート７４とを含んでいる。位相外れ遅延回路７２と、ＮＡＮＤ論理ゲート７４の入力端の１つにＨＯＯＫＰ信号が供給される。位相外れ遅延回路７２が、時間遅延ＴＤ３後に、ＨＯＯＫＰ信号入力を変換する。ＮＡＮＤ論理ゲート７４は、両入力が高論理レベルに設定されている場合を除いて、２つの入力の任意のブール組み合わせについて高論理レベルを出力し、両入力が高論理レベルに設定されている場合には、ＮＡＮＤ論理ゲート７４の出力は低論理レベルである。
【００２３】
さらに図９のタイムチャートを参照する。ここでは、アクティブレベル選択入力信号ＳＥＬは、メモリインターロック信号ＨＯＯＫのアクティブ高レベルに対してアクティブ低に設定される。ＨＯＯＫＰ信号とＨＯＯＫＩＮＴ信号の波形を参照すると、ＨＯＯＫＰ信号が遅延時間ＴＤ３よりも長く低論理レベルに残った後に、ＮＡＮＤ論理ゲート７４への両入力は相補論理レベルにある。ＨＯＯＫＰ信号が高論理レベルへ上昇すると、位相外れ遅延回路７２の出力により動作されるＮＡＮＤ論理ゲート７４の入力が時間遅延ＴＤ３について変更せず、高論理レベルに留まる。その結果、ＨＯＯＫＰ信号のポジティブへと向かうエッジに応答して、ＮＡＮＤ論理ゲート７４の出力が降下し、ＨＯＯＫＩＮＴ信号にアクティブ低または「負」パルスを供給する。ＨＯＯＫＩＮＴ信号のこのアクティブ低状態について、位相外れ遅延回路７２の出力が、時間遅延ＴＤ３の経過後に、ＨＯＯＫＰ信号の高論理レベルと対抗する低論理レベルに低下する。その結果、ＨＯＯＫＩＮＴ信号が高論理レベルへ戻る。さらに、ＨＯＯＫＰ信号が低論理レベルに低下した後も、いずれかの入力が低論理レベルであればＮＡＮＤ論理ゲート７４が高レベルのまま残るため、ＨＯＯＫＩＮＴ信号は影響されない。そのため、ポジティブ・エッジ検出器７０が、遅延ＴＤ３のＨＯＯＫＩＮＴ信号上のアクティブ低パルスに応答するＨＯＯＫＰ信号のポジティブ・エッジを検出する。
【００２４】
図９は、非同期メモリ制御回路４０に含まれる非同期メモリ制御信号生成回路８０が、入力信号ＴＲＩＧとＨＯＯＫＩＮＴ信号の関数として出力した非同期メモリ制御信号ＡＳの時間関係を示すものである。ＡＳ信号の生成については、図１０の非同期メモリ制御信号生成回路８０に関連してさらに説明する。非同期メモリ制御信号生成回路８０では、インバータ８２の入力端にＴＲＩＧ信号が供給される。インバータ８２の反転された出力が、パスゲート８４を介してＮＯＤＥ信号路１０２に供給される。パスゲート８４は１対の相補トランジスタタイプで構成して、インバータ８２の出力端に所望の抵抗Ｒを提供するようにすることができる。相補トランジスタタイプは、図示のようにＤＣ電圧源およびアースに接続された各制御入力によって連続的に作動される。これについては、後により詳細に説明する。
【００２５】
ＴＲＩＧ信号はさらにアクティブ高制御入力としてトランジスタ・デバイス９２へ供給される。トランジスタ・デバイス９２は、その作動時に、ＮＯＤＥ信号路１０２とアースの間に低抵抗路を提供する。ＴＲＩＧ信号はさらに、アクティブ低制御入力として、トランジスタ・デバイス９０と直列接続されたトランジスタ・デバイス８８にも供給される。トランジスタ・デバイス９０は、トランジスタ・デバイス８８および９０の両方が「ターンオン」すなわち作動状態にされた時にＮＯＤＥ信号路１０２に低抵抗路を提供するべく、トランジスタ・デバイス８８とＮＯＤＥ信号路１０２の間に接続されている。
【００２６】
ＮＯＤＥ信号路１０２の論理レベルはインバータ８６および９８への入力レベルである。インバータ８６の出力は、アクティブ低制御入力信号としてトランジスタ・デバイス９０に供給され、インバータ９８がＡＳ信号を出力する。ＮＯＤＥ信号路１０２はさらに、アクティブ低制御入力信号としてトランジスタ・デバイス１００にも供給される。ＮＯＤＥ信号路１０２に所望のキャパシタンスＣを選択的に供給するために、トランジスタ・デバイス１００の別の通路が共に電圧源に接続されている。
【００２７】
ＨＯＯＫＩＮＴ信号は、トランジスタ・デバイス９４へのアクティブ低制御入力信号である。トランジスタ・デバイス９４は、電圧源とＮＯＤＥ信号路１０２にそれぞれ接続された別の通路を備えている。トランジスタ・デバイス９４は、ＨＯＯＫＩＮＴ信号によって起動されると、低抵抗路でＮＯＤＥ信号路１０２を電圧源に接続する。トランジスタ・デバイス９６は、電圧源とＮＯＤＥ信号路１０２の間でトランジスタ・デバイス９４と並列接続された２つの通路を備えている。ＡＳ信号は、アクティブ低制御入力信号としてトランジスタ・デバイス９６に供給される。
【００２８】
非同期メモリ制御信号生成回路８０用のトランジスタ・デバイス８８、９０、９４、９６、１００はそれぞれ、ＰＭＯＳ電界効果型トランジスタのようなｐタイプの絶縁ゲート電界効果形トランジスタ（ＩＧＦＥＴ）の形式のものでよく、トランジスタ・デバイス９２は、ＮＭＯＳ電界効果型トランジスタのようなｎタイプのＩＧＦＥＴの形式のものでよい。このような実施形態では、特定の装置タイプに適宜応じて、制御入力がゲートに対応し、他のトランジスタ接続がソースまたはドレインに対応する。同様に、パスゲート８４を、ｐタイプおよびｎタイプのＩＧＦＥＴの対により構成することができる。しかし、別の実施形態では、１つまたはそれ以上のトランジスタ・デバイス８８、９０、９２、９４、９６等に、バイポーラトランジスタや他のタイプの切替装置を使用することができる。代替手段として、または追加的に、当業者が考慮でき得る限り、所望の抵抗とキャパシタンスをそれぞれ提供するために、パスゲート８４やトランジスタ・デバイス１００をこれ以外の装置タイプで構成することができる。
【００２９】
次に、さらに図９、図１１および図１２のタイムチャートを参照して非同期メモリ制御信号生成回路８０の動作について説明する。信号ＴＲＩＧが正パルスを非同期メモリ制御信号生成回路８０に供給した場合（一方で、ＨＯＯＫＩＮＴは高論理レベルのままである）、インバータ８２の出力は低論理レベルへと動作され、トランジスタ・デバイス９２がＮＯＤＥ信号路１０２を通してアースされるように作動される。これに関連して、インバータ８６の入力が低レベルになり、トランジスタ・デバイス９０をオフ状態に維持する高論理レベル出力を生成する。信号ＴＲＩＧの正パルスの高論理レベルも、トランジスタ・デバイス８８を非作動状態に維持する。遅延時間ＴＤ２の経過後に、信号ＴＲＩＧの正パルスが降下する。信号ＴＲＩＧが低論理レベルへと低下し、トランジスタ・デバイス９２がオフにされ、ＮＯＤＥ信号路１０２がアースから分離される。また、インバータ８２の出力が状態を変え、ＮＯＤＥ信号路１０２への充電を開始する。ＮＯＤＥ信号路１０２への充電に要する時間はＲＣ時定数に対応する。ＲＣ時定数は、パスゲート８４の抵抗Ｒと、トランジスタ・デバイス１００のキャパシタンスＣと、これ以外にＮＯＤＥ信号路１０２の充電時に生じる、非同期メモリ制御信号生成回路８０の構成要素に存在するあらゆる漂遊キャパシタンスまたは抵抗によるものである。従って、別の実施形態では、パスゲート８４やトランジスタ・デバイス１００を用いることなく、所望のＲＣ時定数を提供できることが理解されよう。
【００３０】
ＮＯＤＥ信号路１０２が、インバータ８６および９８の出力を変更するのに十分なレベルに近付くと、より迅速にＮＯＤＥ信号路１０２を安定した高論理状態に引き上げるために、トランジスタ・デバイス８８および９０が並列駆動される。さらにトランジスタ・デバイス１００は、ＮＯＤＥ信号路１０２の安定した高論理レベルへの充電をさらに促進するために、ＮＯＤＥ信号路１０２上に作用するキャパシタンスを減じながら非作動とすることができる。ＮＯＤＥ信号路１０２からインバータ９８への高論理レベルの入力状態において、信号ＡＳは、トランジスタ・デバイス９６を駆動する低論理レベルにある。トランジスタ・デバイス９６は、ＮＯＤＥ信号路１０２を高論理状態へさらに引き上げるべくトランジスタ・デバイス９８と協働する低電流タイプのものであり、信号ＴＲＩＧ用の別の正パルスが受信されるまでＮＯＤＥ信号路１０２を安定した高い状態に維持するハーフラッチを提供する。ＮＯＤＥ信号路１０２の再充電は、これに関連するＲＣ時定数に依存し、信号ＨＯＯＫＩＮＴの状態とは関係なく実行される。図１１のタイムチャートは、ＨＯＯＫＩＮＴ信号を一定に保ちながら、ＮＯＤＥ信号路１０２の波形とＴＲＩＧ信号およびＡＳ信号の波形とのタイミングを比較したものである。
【００３１】
ＴＲＩＧ信号の正パルスに応答してＡＳ信号が高論理レベルへ遷移したら、正ＡＳパルスを可変的に終了させるためにアクティブ低ＨＯＯＫＩＮＴ信号を使用することができる。この方法で、同期メモリ３０が出力した、メモリアクセスの終了を示すメモリインターロック信号（ＨＯＯＫ）に応答して、同期メモリ３０のクロック回路３２への入力を、信号路２６を介して可変的に調整することができる。動作中に、信号ＨＯＯＫＩＮＴのアクティブ低パルスがトランジスタ・デバイス９４を駆動し、ＮＯＤＥ信号路１０２が、これに応答してアクティブ高論理状態に引き上げられる。再度、ＮＯＤＥ信号路１０２が、信号ＨＯＯＫＩＮＴによるトランジスタ・デバイス９４の駆動に応じて上昇し、トランジスタ・デバイス１００がオフにされ、トランジスタ・デバイス９６が、インバータ９８の出力の遷移に応じてオンにされる。信号ＴＲＩＧが低論理レベルにあると仮定すると、やはりＮＯＤＥ信号路１０２の充電を促進するために、直列接続されたトランジスタ・デバイス８８および９０の両方が駆動される。図１２のタイムチャートに、ＮＯＤＥ信号路１０２の波形を、ＴＲＩＧ信号、ＨＯＯＫＩＮＴ信号、ＡＳ信号、およびＨＯＯＫＩＮＴ信号の波形に関連して示す。
【００３２】
非同期メモリ制御信号生成回路８０の構成要素は全体として、参照符号１０４で示すように、単安定マルチバイブレータすなわちワンショットマルチバイブレータとして動作する。単安定マルチバイブレータ１０４の安定状態はＮＯＤＥ信号路１０２における高論理レベルであり（信号ＡＳの低論理レベル）、非安定状態はＮＯＤＥ信号路１０２における低論理レベルである（信号ＡＳの高論理レベル）。ＴＲＩＧ信号でトリガすると、前述したＲＣ時定数によって非安定状態のデフォルト時間が決定されるが、ＨＯＯＫＩＮＴ信号は現れず、非アクティブである。しかし、ＨＯＯＫＩＮＴが現れている場合は、単安定マルチバイブレータ１０４を、対応するＲＣ時定数が供給するものよりも迅速に安定状態（ＮＯＤＥ信号路１０２が高論理レベルにあり、信号ＡＳが低論理レベルにある）に再設定するように駆動することができる。メモリインターロック特徴を使用しないある応用形の実施形態では、非同期メモリ制御信号生成回路８０はＨＯＯＫＩＮＴ信号についての入力および関連する回路を備えていない。別の応用形では、同期メモリ３０が１つよりも多い信号を供給し、ここからメモリインターロック信号を引き出すことができる。さらに別の代替形実施形態では、単安定マルチバイブレータ１０４とは異なる配置を非同期メモリ制御信号生成回路８０に使用し、当業者が考慮し得るＡＳ信号波形を提供することができる。
【００３３】
図１から図１２を参照すると、信号ＡＳは、同期メモリ３０のクロック回路３２を、メモリアドレスバス２４上のメモリアドレス遷移の関数として非同期的に動作するように使用することができる。さらに、信号ＨＯＯＫのような同期メモリ３０により供給されたメモリインターロック信号に従って、タイミングを調整することができる。同期メモリがインターロックメモリ信号を備えていない、またはその使用が望ましくない用途においても、アドレスの変更に従って、非同期メモリ制御回路４０がメモリアクセスを非同期制御することができる。
【００３４】
本発明は多くの実施形態が予想される。１つの例では、同期メモリが別タイプのものである。例えば、同期メモリはシングルポート、マルチポートタイプ、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）タイプ、さらには当業者が考慮し得る別タイプのものであってよい。別の例では、非同期動作モードと同期動作モード間で選択する機能が備えられる。この機能は、単一の通路２６に沿った非同期メモリ制御回路４０とクロック回路３２間での論理切替により実現することができる。この論理切替は、信号ＡＳを非同期メモリ制御回路４０からクロック回路３２へ、または同期クロック信号を同期メモリ３０のクロック入力端へと選択的に送信するように動作することができる。このような切替により非同期メモリ制御回路４０から同期メモリ３０へ信号ＡＳを送信することにより、非同期動作モードが選択される。このような切替により同期クロック信号を同期メモリ３０のクロック入力端へ送信することにより、同期動作モードを選択することができる。
【００３５】
さらに別の例では、ＩＣ２２は用途特定集積回路（ＡＳＩＣ）の類のものである。この例では、ＩＣ２２用の回路の少なくとも一部分を、ＶｅｒｉｌｏｇまたはＶＨＤＬのようなハードウェア記述言語（ＨＤＬ）を介して定義することができる。ＨＤＬは、所望の論理構造を定義するために、１つまたはそれ以上のマクロを介して標準論理セルタイプの配置を指定するように使用することができる。ここで用いるように、「マクロ」とは、１つまたはそれ以上の、ＨＤＬが定義したセルに関連して記述された論理モジュールを指す。この配置の１バージョンでは、同期メモリ３０は、過去に開発された集積回路の実現を介して正確に動作することが事前に実証された１つまたはそれ以上のマクロによって提供される。この例では、非同期メモリ制御回路４０は、事前に確立された同期メモリ設計を非同期動作するために、少なくとも１つの別のマクロによって提供される。総体的に、１つまたはそれ以上の同期メモリマクロ、および非同期メモリ制御回路用のマクロを用いて、同期メモリ設計を定義することができる。
【００３６】
事前に確立された同期メモリ設計を用いる場合、このようなメモリの全体装置数に対する再設計の度合は、非同期メモリを最初から設計するのと比べて大変低いことが理解されるべきである。ある形態では、事前確立されたマクロが、同期タイプの記憶保持操作不要メモリ（ＳＲＡＭ）を定義する。このマクロは、６トランジスタ（６Ｔ）セルの１２８×２２アレイで構成され、少なくとも２０，０００デバイスで実現される。しかし、この６ＴセルＳＲＡＭ設計は、約３９デバイスを追加するだけで、メモリインターロック信号を生成するように任意で改良することができることが分かっている。当然ながら、本発明の選択した用途について、過去に開発、試験、実現された、少なくとも１つのマクロで定義される同期メモリ設計を使用することが好ましい。メモリインターロック信号が、これを備えていない、この過去に確立された同期メモリに望むなら、事前に定義された設計にメモリインターロック信号を設ける何らかの改良を加えることにより、トランジスタ・デバイスの数を１パーセントまたはそれ未満（≦１％）だけ増加するのが好ましい。しかし、本発明のさらに別の実施形態では、メモリインターロック信号を別の形で実現したり省略したりすることができる。また、同期メモリ設計や単数または複数のマクロが、非同期メモリ制御回路設計や本発明の別の実施形態マクロに先行する必要はない。
【００３７】
マクロに加え、またはその代わりに、非同期メモリ制御回路４０および同期メモリ３０の少なくとも一方を、特殊集積回路設計方法または当業者が考慮し得る方法を介して、絶縁ゲート電界効果形トランジスタ（ＩＧＦＥＴ）により、完全に、または部分的に実現することができる。さらに、同期メモリ３０および非同期メモリ制御回路４０の少なくとも一方のいくつかまたは全てを、バイポーラトランジスタ、あるいはこれ以外の、当業者が考慮し得るこのような装置タイプによって提供することができる。さらに別の実施形態では、同期メモリ３０および非同期メモリ制御回路４０の少なくとも一方を、１つの集積回路に一体に形成するのではなく、２つまたはそれ以上の個別の構成要素から組み立てることができる。さらに、非同期メモリ制御回路４０のいくつかまたは全てを、当業者が考慮し得る、異なる論理や装置形状を用いて実現することができる。
【００３８】
それぞれの出版物または特許明細書を参照の形で取り込むべく特別かつ個別に示されるように、本願明細書中で引用した刊行物および特許明細書を参照の形で取り込まれる。さらに、本願明細書中で述べた理論、動作機構、証拠、発見は本発明の理解をさらに拡大するためのものであり、本発明をこのような理論、動作機構、証拠、発見にいかなる形においても限定するためのものではない。図面および明細書において本発明を詳細に示し説明したが、その記述は例示であり、特徴を限定するものとして考慮されるべきではなく、ここでは選択された実施形態のみを示し、説明しているに過ぎず、また、明細書または請求項で定義した、本発明の精神の範囲内に入る全ての均等物、変更、改良が保護されることが望まれる。
【図面の簡単な説明】
【図１】
本発明の１実施形態によるシステムのブロック図である。
【図２】
図１のシステム用の非同期メモリ制御回路の細部を示すブロック図である。
【図３】
図２の回路用の遷移検出器を示すブロック図である。
【図４】
図２の回路用のネガティブ・エッジ検出器を示すブロック図である。
【図５】
図２の回路用のポジティブ・エッジ検出器を示すブロック図である。
【図６】
図３の遷移検出器用の入力信号と出力信号間の相対時間関係を示すタイムチャートである。
【図７】
図２の回路用のアドレス入力タイミングの差を比較するためのタイムチャートである。
【図８】
図２の回路用のアドレス入力タイミングの差を比較するためのタイムチャートである。
【図９】
図２の回路に対応する、選択された信号用のタイムチャートである。
【図１０】
図２に示す非同期メモリ制御信号生成回路の細部を示す結線図である。
【図１１】
メモリインターロック信号の有無に関連した、図１０の回路に対応する選択された信号のタイムチャートである。
【図１２】
メモリインターロック信号の有無に関連した、図１０の回路に対応する選択された信号のタイムチャートである。
【図１】
2004517432.tif 000003
【図２】
2004517432.tif 000004
【図３】
2004517432.tif 000005
【図４】
2004517432.tif 000006
【図５】
2004517432.tif 000007
【国際公開パンフレット】
2004517432.tif 000008
2004517432.tif 000009
2004517432.tif 000010
2004517432.tif 000011
2004517432.tif 000012
2004517432.tif 000013
2004517432.tif 000014
2004517432.tif 000015
2004517432.tif 000016
2004517432.tif 000017
2004517432.tif 000018
2004517432.tif 000019
2004517432.tif 000020
2004517432.tif 000021
2004517432.tif 000022
2004517432.tif 000023
2004517432.tif 000024
2004517432.tif 000025
2004517432.tif 000026
2004517432.tif 000027
2004517432.tif 000028
2004517432.tif 000029
2004517432.tif 000030
【国際調査報告】
2004517432.tif 000031
2004517432.tif 000032