(57)【要約】第1センス・アンプに結合された第1の複数ユニット・セルと、第2センス・アンプに結合された第2の複数ユニット・セルとを含むイメージ・センサ・アレイであって、前記第1複数ユニット・セルと前記第2複数ユニット・セルとが互いに電気的に概ね絶縁されているイメージ・センサ・アレイ。
2004530286.tif 000002
【特許請求の範囲】
【請求項１】
イメージ・センサ・アレイであって、
第1センス・アンプに接続された第1の複数のユニット・セルと、
第２センス・アンプに接続された第２の複数のユニット・セルとを有し、
前記第１の複数ユニット・セルと前記第２の複数ユニット・セルとは、互いから電気的に概ね絶縁されていることを特徴とするイメージ・センサ・アレイ。
【請求項２】
前記第１の複数ユニット・セルの各々が少なくとも1つの列ラインを有することを特徴とする請求項１に記載のイメージ・センサ・アレイ。
【請求項３】
前記ユニット・セルは、各々が2以上の前記ユニット・セルから成る2以上のクラスタ内に配置されていて、
前記クラスタの各々の内部にある前記ユニット・セルが、前記列ラインに接続されたクラスタ・ラインに接続されていることを特徴とする請求項２に記載のイメージ・センサ・アレイ。
【請求項４】
任意の所定時間において、前記クラスタのうちの1つだけが、前記列ラインにアクティブに接続されることを特徴とする請求項３に記載のイメージ・センサ・アレイ。
【請求項５】
前記ユニット・セルは、ディレクト・インジェクション・ユニット・セルであることを特徴とする請求項１に記載のイメージ・センサ・アレイ。
【請求項６】
前記第１の複数ユニット・セル及び前記第２の複数ユニット・セルは、少なくとも値にして10Mオーム、互いから電気的に概ね絶縁されていることを特徴とする請求項１に記載のイメージ・センサ。
【請求項７】
イメージ・センサ・アレイであって、
各々が列ラインに接続された複数のユニット・セルを有する複数の列と、
前記列の各々の内部にある第1の複数の前記ユニット・セルに接続された第１センス・アンプと、
前記列の各々の内部にある第2の複数の前記ユニット・セルに接続された第2センス・アンプとを有し、
前記列の各々の内部にある前記第1の複数の前記ユニット・セル及び第2の複数の前記ユニット・セルが、互いから電気的に概ね絶縁されていることを特徴とするイメージ・センサ・アレイ。
【請求項８】
前記列の各々は、
前記列ラインに接続されたクラスタ・ラインに接続されている2以上の前記ユニット・セルを各々が含んでいる複数のクラスタを有することを特徴とする請求項７に記載のイメージ・センサ・アレイ。
【請求項９】
任意の所定時間において、前記クラスタのうちの1つだけが前記列ラインにアクティブに接続されることを特徴とする請求項７に記載のイメージ・センサ・アレイ。
【請求項１０】
前記ユニット・セルが、ディレクト・インジェクション・ユニット・セルであることを特徴とする請求項７に記載のイメージ・センサ・アレイ。
【請求項１１】
前記第1の複数ユニット・セル及び前記第2の複数ユニット・セルが、少なくとも値にして10Ｍオーム、互いから電気的に概ね絶縁されていることを特徴とする請求項７に記載のイメージ・センサ・アレイ。
【請求項１２】
イメージ・センサ内の雑音レベルを軽減するための方法であって、
第1の複数ユニット・セルを第1センス・アンプで感知するステップと、
第2の複数ユニット・セルを第2センス・アンプで感知するステップとを有することを特徴とする方法。
【請求項１３】
前記感知するステップのいずれかが、
異なる時間において、前記ユニット・セルの異なるサブセットを感知するステップを有することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記感知するステップのいずれかが、
異なる時間において、前記ユニット・セルの相互排他的なサブセットを感知するステップを有することを特徴とする請求項１２に記載の方法。
【請求項１５】
前記感知するステップの各々が、
別の前記複数ユニット・セルから電気的に概ね絶縁された、それと関連付けられた複数のユニット・セルを感知するステップを有することを特徴とする請求項１２に記載の方法。
【請求項１６】
前記感知するステップの各々が交互に実行されることを特徴とする請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージング電子機器に関するものであり、特に、CMOSプロセス・アクティブ・ピクセル・イメージ・センサ・システム内での雑音レベルの軽減に関するものである。
【背景技術】
【０００２】
CMOSプロセス・アクティブ・ピクセル・センサ（APS）技術は、現在主流のCCD技術に取って代わる、イメージ・センサの次世代技術として見越されている。CCD技術を上回るAPS技術が有するいくつもの利点に加えて、イメージ・センサ及びカメラ電子機器を単一チップに組込むことができる能力、CCD電圧と比較して本質的にCMOSプロセス電圧がより低いことに起因する低電力浪費、及び非常に低い製造費という利点が存在する。
【０００３】
更に、CMOSプロセス技術の著しい飛躍によって、カメラ・レンズの回折限界と概ね等しい5μmピクセル・ピッチを備えたイメージャ（imager）をサブミクロンCMOSプロセスにおいて実装することができるようになると予測されている。この制限によって、CCD技術の主要な利点の1つが相殺される。即ち、非常に単純なピクセル回路により高い充填比が得られる。
【０００４】
CCD技術を用いて写真並の品質のイメージャを実装する能力は、何千ものピクセル列及びピクセル行を有することで必ず大きくなってしまうアレイ寸法によって厳しく制限されてしまう。イメージ・センサ・アレイの大きさが増大するにつれて、イメージ品質の著しい低下という影響を及ぼすCCD電荷転送効率（CTE）のせいで、CCD技術を用いた、そのような大きなアレイの実装は困難である。非常に高い製造費を伴ってしまうので、写真並の品質で必要とされる3,000×2,000ピクセルCCDの営利的な製造は不可能である。
【０００５】
商用イメージ・センサのために、CCDベースの技術からAPSベースの技術への移行は不可避であると思われるが、APS技術は、まだ克服されていないいくつかの制限を有している。巨大CMOSベースのAPSイメージ・センサ・アレイを実装する能力は、各列の内部にある全ピクセルを単一列ライン中にマルチプレキシングすることに由来する読出しバスの電気容量によって制限される。通常は金属が実装されている相互ラインと、マルチプレキシング回路との、渦電流出力電気容量が、列の電気容量に主に寄与する。即ち、所定のCMOSプロセス及びピクセル・ユニットの大きさに対して、列の電気容量は、多重化された行の数に比例する。
【０００６】
列の電気容量が、入力関連の雑音に最も寄与し、それはいわゆる「kTC」雑音機構によって決定される。kTC雑音の影響を軽減するのに用いられ得る技術の1つには、ピクセル内ソース・フォロワ回路（in-pixel Source-Follower circuit）を含むことにより、各ピクセルのユニット・セル内に増幅ステージを導入することが含まれる。このソース・フォロワ・アンプは、列の電気容量からピクセル内積分型コンデンサを「切離し」、入力関連の読出しの雑音を軽減させる。しかしながら、この方法は、列のバスの電気容量の関数である信号を減衰させるので、増幅率の減少も生じてしまう。これは、列の高静電容量を備えた巨大構成回路の場合に、及び少量の電荷が含まれる適用の場合に、信号対雑音比（SNR）に関して大きな犠牲を払うことになる可能性がある。即ち、ソース・フォロワ回路を実装すると、入力関連の読出し雑音が軽減されるが、イメージャの大きさが増大するにつれ、列の静電容量が増大することからその効果が薄くなる。
【発明の開示】
【発明の効果】
【０００７】
本発明は、従来技術の欠点を克服する、CMOSベースAPSイメージ・センサ・アレイ内での雑音レベルの減少のための方法及び装置を提供しようとしている。本発明によって、大きなイメージ・センサ・アレイ内の列の電気容量が概ね軽減され、雑音レベルが軽減され、且つ信号対雑音比が向上される。ディレクト・インジェクション（DI）回路の手法が、ユニット・セル毎のソース・フォロワ回路の手法の代わりに用いられる。DI回路は、実装が非常に簡単であり、且つより少ないトランジスタがユニット・セル毎に配置されるので、より高いユニット・セル充填比、より小さいピクセル、若しくはそれら両方がもたらされる。更に、DI回路の固定パターン雑音（FPN）がソース・フォロワ回路のFPNよりもかなり低くなっている。本発明のDI回路は、積分型コンデンサによって蓄えられた電荷を直接、列の中に注入する。これによって、ソース・フォロワに基づくユニット・セルの入力関連の読出し雑音よりも大きい、有意な入力関連の読出し雑音がもたらされる。列の電気容量を軽減させることによって、本発明によって、イメージ・センサの雑音レベルが著しく軽減され、且つその信号対雑音比が向上される。特に、大きなイメージ・センサ・アレイの場合に、雑音レベルの軽減及び信号対雑音比の向上がなされる。
【０００８】
本発明の一態様では、第1センス・アンプに接続された第1の複数のユニット・セルと、第2センス・アンプに接続された第2の複数のユニット・セルとを含み、前記第1の複数ユニット・セル及び前記第2の複数ユニット・セルとが、互いから電気的に概ね絶縁されているイメージ・センサ・アレイが提供される。
【０００９】
本発明の別態様では、第1及び第2の複数のユニット・セルが各々、少なくとも1つの列ラインを含んでいる。
【００１０】
本発明の別態様では、各々が2以上のユニット・セルから成る2以上のクラスタ内に配置され、各クラスタ内部のユニット・セルは、列ラインに接続されているクラスタ・ラインに接続される。
【００１１】
本発明の別態様では、任意の所定時間に、複数のクラスタのうちの1つだけが列ラインにアクティブに接続される。
【００１２】
本発明の別態様では、ユニット・セルはディレクト・インジェクション・ユニット・セルである。
【００１３】
本発明の別態様では、第1の複数ユニット・セル及び第2の複数ユニット・セルが、互いから電気的に概ね絶縁され、その値は少なくとも10Mオームである。
【００１４】
本発明の別態様では、各々が列ラインに接続された複数のユニット・セルを含む複数列と、各列内の第1の複数ユニット・セルに接続された第1センス・アンプと、各列内の第2の複数ユニット・セルに接続された第2センス・アンプとを有し、各列内の第1及び第2の複数ユニット・セルが互いから電気的に概ね絶縁されているイメージ・センサ・アレイが提供される。
【００１５】
本発明の別態様では、列ラインに接続されているクラスタ・ラインに接続された2以上のユニット・セルを各々が含む複数クラスタを各列が含んでいる。
【００１６】
本発明の別態様では、任意の所定時間に、複数クラスタのうちの1つだけが、列ラインにアクティブに接続される。
【００１７】
本発明の別態様では、ユニット・セルはディレクト・インジェクション・ユニット・セルである。
【００１８】
本発明の別態様では、第1の複数ユニット・セル及び第2の複数ユニット・セルが、互いから電気的に概ね絶縁され、その値は少なくとも10Mオームである。
【００１９】
本発明の別態様では、第1の複数ユニット・セルを第1センス・アンプを用いて感知するステップと、第2の複数ユニット・セルを第2センス・アンプを用いて感知するステップとを含む、イメージ・センサ内での雑音レベルを軽減するための方法が提供される。
【００２０】
本発明の別態様では、感知ステップのうちのいずれかが、種々の時間に、ユニット・セルの種々のサブセットを感知するステップを含んでいる。
【００２１】
本発明の別態様では、感知ステップのうちのいずれかが、種々の時間に、ユニット・セルの相互排他的なサブセットを感知するステップを含んでいる。
【００２２】
本発明の別態様では、感知ステップの各々が、他の複数ユニット・セルから電気的に概ね絶縁されている、各ステップに関連付けられた複数ユニット・セルを感知するステップを含んでいる。
【００２３】
本発明の別態様では、感知ステップの各々が交互に実行される。
【００２４】
本明細書中に記載及び引用されている全ての特許、特許出願、及びその他の広告等の開示内容は、言及を以って、その全文を本明細書の一部となす。
【発明を実施するための最良の形態】
【００２５】
まず、本発明の理解に役立つ、ディレクト・インジェクション（DI）ユニット・セル１００の模式図である図１Ａ及び図１Ｂを参照されたい。DI １００は、フォトダイオードPD １０２、積分型コンデンサCint １０４、トランジスタT1 １０６、列ライン・コンデンサCcol １０８、読出しトランジスタT2 １１０、列ライン１１２、及びトランジスタ・ゲート１１４及び１１６を有するものとして示されている。
【００２６】
イメージ・センサのバックグラウンドの雑音が低い場合、その雑音レベルは、入力ステージでイメージ・センサの感度が決定されるのと同様に、種々のイメージ・センサ電子機器によって、特に、光電流信号と関連付けされた読出し電子機器によって決定される。
【００２７】
雑音レベルを決定する主要な雑音の構成要素は、固定パターン・ノイズ（FPN）、1／f雑音、及び白色雑音である。ディレクト・インジェクション・ステージは、通常、非常に低いFPNで特性付けられ、1／f雑音を除去するのに従来の技法が適用され得る。より後のステージで生成される場合には、従来の技法によって、白色雑音も除去され得る。
【００２８】
ピクセル読出しから生じる雑音に、より低範囲を設定する主要な要因はいくつかあるが、主たる雑音構成要素としては、転送源から集約コンデンサCへの電荷転送で生じる、いわゆるkTC雑音がある。このkTC雑音は、コンデンサを帯電させる抵抗器から生じる。抵抗器から生じるコンデンサ上への雑音出力<νn>は、
【００２９】
【数１】
2004530286.tif 000003
と表される。ここで、kはボルツマン定数(1.38×10−23 Joul／°K)、Tは抵抗器／コンデンサの温度（単位：ケルビン）、Cはコンデンサの電気容量（単位：ファラド）、及び<νn >はコンデンサのRMS雑音電圧（単位：ボルト）である。
【００３０】
この雑音は、コンデンサC上でRMS雑音を生じ得る電子の数である「雑音電子（noise electrons）」によって表現される。このRMS雑音電子数、<Nn>は、式1から得られ、
【００３１】
【数２】
2004530286.tif 000004
となる。ここで、eは電子の電荷（1.6×10−19クーロン）である。
【００３２】
図１Ａにおいて、光子によって生じた光電流Iphは、フォトダイオードPD １０２からトランジスタT1 １０６を通り、積分型コンデンサCint １０４中へと流れる。kTC雑音の源は、トラジスタT1チャネル抵抗器である。光電流の積分ステージが図１Ａに示されており、従ってこの雑音源は積分雑音（integration noise）と規定され得る。この積分雑音は、RMS電圧に関して、
【００３３】
【数３】
2004530286.tif 000005
2004530286.tif 000006
【００３４】
【数４】
2004530286.tif 000007
と表される。
【００３５】
図１Ｂには、Cintから列ライン１１２へ、積分電荷を読出す際の経路が示されている。列ラインの電気容量は、Ccol １０８として示されている。電荷転送は、読出しトランジスタT2 １１０を通る電流の流れとして実現されている。この電流の流れによって、列ライン上にkTC雑音が生じる。又、この雑音の構成要素は、積分型コンデンサCint上の同等な雑音源に対しても変換される。これは、列ライン上に同じ雑音を生じ得る積分型コンデンサ上の雑音を示している。この雑音は、
2004530286.tif 000008
【００３６】
【数５】
2004530286.tif 000009
及び
【００３７】
【数６】
2004530286.tif 000010
として示されてよい。通常、Ccol ≫ Cintである。従って、雑音レベルに寄与する主たる要素は、積分雑音ではなく、むしろイメージ・センサの列への積分電荷の読出しから生じる雑音である。
【００３８】
例えば、0.6μmプロセス、10μm×10μmピクセル、及び1000行のイメージ・センサが与えられた場合には、列の電気容量が約4pF、積分電気容量が約0.1pFである。この例では、列の入力関連の読出し雑音は、積分雑音よりも約6.5倍大きくなっている。読出し雑音が、約40μV RMSであるのに対し、入力関連の読出し雑音が、約1.5mVである。積分雑音は、約6μV rmsである。
【００３９】
従って、列の読出し雑音が主たる要因であり、雑音レベルになるとみなしてよい。列の読出し雑音は、Ccol／Cint比により決定され、Ccolが減少すると雑音レベルの減少するので、列の読出しの電気容量が著しく減少すると雑音レベルが著しく減少し得る。
【００４０】
以下のようにして、信号対雑音比を向上させることも可能である。νintが、飽和状態に達した積分型コンデンサCint上に集められ得る最大級の信号を示しているとする。列の読出し雑音が雑音レベルに最も寄与すると仮定すると、信号対雑音比は、
【００４１】
【数７】
2004530286.tif 000011
2004530286.tif 000012
のように近似し得る。ここで、SNRは列ラインの信号対雑音比であり、νintは積分電気容量上での飽和付近での電圧、更に、<ν>は入力関連の列ライン雑音のRMS電圧である。従って、5ボルト・プロセスの場合、νintは約1.5ボルトになる。前の例を続けると、373°Kの接合部温度が与えられた場合に、入力関連の列の読出し雑音が〜1.5mV程度になり、それにより信号対雑音比が約1,000になる。ここで、列読出し雑音は無視でき、信号対雑音比は主として電荷積分雑音によって制限され、この例における信号対雑音比よりも約6.5倍向上する。
【００４２】
次に図２を参照すると、本発明の理解に役立つ、イメージ・センサ・アレイ・セグメントにおける流れが模式的に図示されている。図２では、列ライン２０６に接続された複数のユニット・セルを有するX×V行イメージ・センサ・アレイの単一列２００が示されており、それらのユニット・セルの各々は、図１Ａ及び図１Ｂに関して上述されたディレクト・インジェクト（DI）回路２０４を含んでいる。示されている構成では、行が読出されると、その読出しトランジスタT2が電荷を導いて、行の積分コンデンサ上に蓄えられた電荷が各列ラインに転送される。各列に属するその他の読出しトランジスタは全て、カットオフ状態になっている。
【００４３】
図２における列の電気容量Ccolは、
【００４４】
【数８】
2004530286.tif 000013
で近似される。ここで、Vはイメージ・センサ行の数であり、Cdは、カットオフ状態にあり且つ列が概ね0ボルトにバイアスされている場合の読出しトランジスタ・ドレイン電気容量であり、CMはユニット長当たりの列の金属の電気容量であり、更に、aは四角ピクセルの場合のピクセル・ピッチである。従って、添字番号２０８で示されるように、ccol≡Cd＋cM・aがピクセル毎の列の電気容量となる。
【００４５】
従って、雑音レベルを決定する列の電気容量は、イメージ・センサ内の行数に直接的に比例することを分かる。即ち、イメージ・センサ・アレイが大きくなればなるほど、雑音レベルが大きくなる。
【００４６】
次に、本発明の理解に役立つ、図１Ａ、図１Ｂ、及び図２の読出しトランジスタT2の平面図及び側面図である図３Ａ及び図３Ｂを参照されたい。図３Ａ及び図３Ｂでは、トランジスタ・アセンブリ３００は、ゲート３０４を含むトランジスタT2素子３０２、ドレイン３０６、列の金属ライン３０８、フィールド酸化膜要素３１０、全体がバルク３１４の上に位置する、列金属ライン３０８とドレイン３０６との接続部３１２を含むものとして示されている。
【００４７】
図３Ａ及び図３Ｂでは、トランジスタT2が、通常は、M1金属で構成される列ラインとの接触セクション及び隣接セクションと共に示されている。トランジスタT2の幅がトランジスタの取り得る最小チャネル幅の2倍よりも大きくなっていることを必要とするドレイン−列の接触規則から、トランジスタT2の幅は最小になっていない。このドレイン拡散容量と、オーバーラッピング・ゲート‐ドレイン容量とによって、以下のように、ドレイン容量Cdが決定される。
【００４８】
【数９】
2004530286.tif 000014
ここで、Cgdはゲート‐ドレインのオーバーラッピング・ゲート‐ドレイン容量であり、Cdbはゼロボルトにおけるドレイン・バルク・ダイオード容量である。更に、
【００４９】
【数１０】
2004530286.tif 000015
であることが分かるであろう。ここで、WはT2トランジスタの幅であり、LOVは、通常は、実験的な方法によって得られる、ゲートとドレインとのオーバーラッピング距離であり、Cgは、ゲート酸化膜の厚さによって決定されるユニット面積当たりのゲート‐バルク容量である。更に、最終的に、
【００５０】
【数１１】
2004530286.tif 000016
2004530286.tif 000017
【００５１】
例えば、概ね0.6μｍのCMOSプロセスの場合、T2トランジスタは、
【００５２】
【数１２】
2004530286.tif 000018
を有し、それゆえに、Cdは、
【００５３】
【数１３】
2004530286.tif 000019
と表される。ユニット長CM当たりの金属電気容量は、
【００５４】
【数１４】
2004530286.tif 000020
2004530286.tif 000021
【００５５】
【数１５】
2004530286.tif 000022
となり、金属幅WM≒0.6μmであり、それによりユニット長CM当たりの金属電気容量が、
【００５６】
【数１６】
2004530286.tif 000023
として与えられる。
【００５７】
与えられた式１２及び式１４により、ピクセル・ピッチがａ＝10μmの場合には、ピクセルCcol当たりの列の電気容量の合計は、
【００５８】
【数１７】
2004530286.tif 000024
のように計算される。
【００５９】
従って、V = 1,000の場合には、列の電気容量は、約3.8pFとなる。
【００６０】
積分型コンデンサの電気容量の値も計算され得る。0.6μmのCMOSプロセスの場合に、この値は、
【００６１】
【数１８】
2004530286.tif 000025
となる。
【００６２】
次に、本発明の好適実施例に従って、構成され且つ作動するイメージ・センサ・アレイ４００の模式図である図４を参照されたい。図４のセンサ・アレイ４００は、各々が図１Ａ、図１Ｂ、図２、図３Ａ、及び図３Ｂに関連して上述されたような構成である1以上のディレクト・インジェクション（DI）列４０２を含む、1以上の列４０２を含んでいる。任意の2次元アレイの大部分がそうであるように、センサ・アレイ４００は、ユニット・セル４０４の1以上の行を有するものとして、代替的に参照され得る。センサ・アレイ４００の各列４０２は、図４に示されるように上側半分４０６及び下側半分４０８のように、2以上の電気的に絶縁された部分に分離される。即ち、1以上の上側半分の行及び1以上の下側半分の行が形成される。各列における複数部分は、それら複数部分の間にほとんど若しくは全く導電性がないように、例えば、10Mオーム程度で分離される。電気的に絶縁された各部分は、図４に示されるように、上部のセンス・アンプ・セット４１０を通して上部半分の行が読出されるように配置され、且つ下部のセンス・アンプ・セット４１２を通して下部半分の行が読出されるように配置される等と、別個のセンス・アンプを通して読出されるように配置される。好適には、センサ・アレイ４００は、行デコーダ４１４及び出力バッファ４１６で構成される。
【００６３】
各列４０２の上側半分及び下側半分の４０６及び４０８が、電気的に絶縁されているので、各センス・アンプが面を設定する列の電気容量は、
【００６４】
【数１９】
2004530286.tif 000026
のように表されてよい。各センス・アンプによる関連された雑音レベルは、従って、
【００６５】
【数２０】
2004530286.tif 000027
となる。ここで、通常、Ccol ≫ Cintである。従って、雑音レベルの減少が、
【００６６】
【数２１】
2004530286.tif 000028
のように計算され得る。即ち、アレイ内の各列を2つの半分に分離することにより、雑音レベルは列が分離されなかった場合の約70%に減少される。
【００６７】
出力データの信号対雑音比は、雑音レベルが以下のように減少するのと同じだけ減少して、向上する。
【００６８】
【数２２】
2004530286.tif 000029
ここで、SNR1は、分離されたアレイの信号対雑音比であり、SNRは、図１Ａ、図１Ｂ、図２、図３Ａ及び図３Ｂに関連して上述されたように、分離されないアレイの信号対雑音比である。列がNの部分に分離されるアレイでは、SNRは、Nの平方根のオーダーだけ向上する。
【００６９】
次に、本発明の好適実施例に従って、構成され且つ作動する、図４のイメージ・センサ・アレイと共に用いるための、代替的なイメージ・センサ・アレイの列配置の模式図である図５を参照されたい。次から列５００のように呼ぶ図５のセンサ・アレイ列は、図１Ａ、図１Ｂ、図２、図３Ａ及び図３Ｂに関連して上述されたように構成された1以上のディレクト・インジェクション（DI）ユニット・セル５０２を含んでおり、図４に関連して上述されたように電気的に絶縁された上側半分部分及び下側半分部分に分離される。列５００の各半分は、通常は2以上の（５０４Ａ、５０４Ｂ、５０４Ｃ、及び５０４Ｄのように示される）kのクラスタ５０４に分離される。各クラスタ５０４は、V／kの行として表すことができる。ここで、Vはクラスタ５０４内のユニット・セルの数であり、クラスタ・セレクタ５１０（５１０Ａ、５１０Ｂ、５１０Ｃ、及び５１０Ｄのように示される）によって制御されるクラスタ選択トランジスタ５０８（５０８Ａ、５０８Ｂ、５０８Ｃ、及び５０８Ｄのように示される）を介して列ライン５０６と相互接続される。
【００７０】
通常、列５００の行の読出しの際に、列５００内の2・kのクラスタ選択トランジスタのうちの1つだけが「ON」になっており、列５００内のその他全てのクラスタ選択トランジスタ５０８が、「OFF」になっている。クラスタ選択トランジスタ５０８Ａが「ON」になっている場合、行の読出しは通常、上部のクラスタ５０４Ａから開始される。次に、行0で始まり、行（V／（2・k））−１で終わるまで、第1クラスタの行が選択されて、順次、読まれる。上部クラスタ内の全ての行が読出された後に、上部クラスタ５０４Ａのクラスタ選択トランジスタ５０８Ａが「ON」から「OFF」に切換えられ（即ち、クラスタ・セレクタ５１０Ａが「High」から「Low」になり）、次のクラスタ５０４Ｂのクラスタ選択トランジスタ５０８Ｂが「OFF」から「ON」に切換えられる（即ち、クラスタ・セレクタ５１０Ｂが「Low」から「High」になる）。次に、クラスタ５０４Ｂの行が順次、読まれる。この作業は、イメージ・センサ・アレイの全ての列５００の全ての行が読出されるまで続けられる。図４に関連して上述されたように、各列５００の上半分の行が、上部センス・アンプ・セットを介して読まれるのに対し、各列５００の下半分の行が、下部センス・アンプ・セットを介して読まれる。
【００７１】
一度に、1つのクラスタ５０４だけが、列ライン５０６にアクティブに接続され、その他のクラスタは、列ライン５０６にアクティブに接続されないために、列ライン５０６の全渦電流の負荷が非常に減少する。例として、クラスタ選択トランジスタ５０８が全ユニット・セル内で読出しトランジスタT2（図１Ａ、図１Ｂ、図２、図３Ａ、及び図３Ｂ）と同じ寸法であると仮定されたい。トランジスタの幅が最小幅よりもかなり広いので、この仮定は正当である。ここで、この幅は、金属‐ドレイン接触の大きさ及びオーバーラップ設計規則によって決定される。従って、そのような2つのトランジスタを直列にすることによって、読出しが著しく遅くなることはない。それゆえに、クラスタ選択トランジスタ５０８の寸法は、読出しトランジスタT2と同一寸法で与えられてよい。こういう状況であれば、クラスタ選択トランジスタ５０８のドレイン容量は、読出しトランジスタT2のドレイン容量と同一である。k−1クラスタ選択トランジスタ５０８が、任意の所定時間で「OFF」であるので、それらの関連付けられたクラスタは、列ライン５０６にアクティブに接続されず、従って、列ラインを荷電しない。
【００７２】
列ライン５０６の電気容量５０６は、
【００７３】
【数２３】
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2004530286.tif 000031
【００７４】
列の電気容量を最小化することが非常に望ましいので、式２１に関して最適なk値は、
【００７５】
【数２４】
2004530286.tif 000032
であることが分かっている。クラスタ内の最適な行数が一度決定されると、列の電気容量も式２１から同様に得ることが可能である。
【００７６】
上述の例で続けると、0.6μmCMOSプロセス上で、1,000行のイメージセンサの場合にはkopt≒25である。即ち、この例では、Ccol≒0.55pFの最小の列の電気容量を達成するために、イメージ・センサ・アレイの各半分が、各々が20行を備えた25のクラスタに分割されるべきである。
【００７７】
従って、列を分割すること及びイメージ・センサ・アレイを半分にすることによって、列の電気容量が近似的に7という要素だけ減少され得る。これによって、今の例では、雑音レベルが約1.5mVから0.7mV未満に減少し、信号対雑音比が約1,000から約2,300に向上される。
【００７８】
上述の必要な回路を最小の空間に実装することにより、いくつかの選択肢が可能であることを理解されたい。例えば、クラスタ・ラインがM1内に実装可能であるのに対して、列ラインがM2内のクラスタ・ラインの上に実装可能である。或いは、クラスタ・ラインがポリ（Poly）に実装されてよいのに対して、列ラインがM1内のクラスタ・ラインの上に実装される。クラスタ選択ラインも、同様にポリに実装されてよい。クラスタ選択は頻繁に行われず、V／2・k行毎に1度ので、これは妥当である。従って、読出しのためにクラスタを必須条件にするのにより多くの時間がかかってしまうことは問題にならない。イメージ・センサ・アレイの上側半分内にある行と、下側半分にある行との間の読出しを交互にすることも同様に可能である。これによって、行毎の読出し時間を2倍にして、クラスタの切換えのための著しい休止時間をなくなる。クラスタ選択ラインがポリに実装される場合、それは金属内を通るアース・ライン（ground line）若しくは信号ライン上に配置され、従って空間の必要性が更に減少される。
【００７９】
本発明の真の精神及び範囲から離れることなしに、本明細書中で上述された任意の方法のうちの1以上のステップが省略されてもよく、若しくは示されたものと異なる方法で実行されてよいことを理解されたい。
【００８０】
本明細書で説明された方法及び装置は、特定のハードウェア若しくはソフトウェアに関して説明されたものではないが、本明細書で説明された方法及び装置は、従来の技法を用いているハードウェア若しくはソフトウェア内に容易に実装され得ることを理解されたい。
【００８１】
本発明が1以上の特定の実施例に関して説明がなされてきたが、説明は概して本発明を例示を意図したものであり、本発明が示された実施例に限定することを意図したものではない。当業者によって、種々の変形がなされてもよく、それらは、本明細書で特に示されていないが、それにも関わらず、本発明の精神及び範囲内にあることを理解されたい。
【図面の簡単な説明】
【００８２】
【図１−Ａ】図１Ａは、本発明の理解に役立つ、ディレクト・インジェクション（DI）ユニット・セル１００の流れを模式的に示した図である。
【図１−Ｂ】図１Ｂは、本発明の理解に役立つ、ディレクト・インジェクション（DI）ユニット・セル１００の流れを模式的に示した図である。
【図２】図２は、本発明の理解に役立つ、イメージ・センサ・アレイ・セグメントの模式図である。
【図３−Ａ】図３Ａは、本発明の理解に役立つ、図１Ａ、図１Ｂ、及び図２の読出しトランジスタの平面図である。
【図３−Ｂ】図３Ｂは、本発明の理解に役立つ、図１Ａ、図１Ｂ、及び図２の読出しトランジスタの側面図である。
【図４】図４は、本発明の好適実施例に従って、構成され且つ動作するイメージ・センサ・アレイの模式図である。
【図５】図５は、本発明の好適実施例に従って、構成され且つ動作する、図４のイメージ・センサ・アレイと共に用いられる代替的なイメージ・センサ・アレイ列配置の模式図である。
【図１−Ａ】
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【図１−Ｂ】
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【図２】
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【図３−Ａ】
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【図３−Ｂ】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004530286.tif 000064
【国際調査報告】
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