(57)【要約】本発明は、集積磁気抵抗半導体メモリー構造に関するものである。このメモリー構造には、薄い誘電障壁（ＴＬ）によって隔てられた２つの磁気層（ＷＭＬ、ＨＭＬ）と、それらに付属し互いに交差したワード線（ＷＬ）およびビット線（ＢＬ）とをそれぞれ備えたｎ個のメモリーセルが、ｎ層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）に垂直方向に積み重なって配置されており、さらに、ｎ個のメモリー層（Ｌ１〜Ｌ４）のうちの１つを選択するための復号回路が備えられている。この復号回路は、ワード線（ＷＬ）またはビット線（ＢＬ）の両端に、ｎ個のメモリー層（Ｌ１〜Ｌ４）のうちの１つを選択するためのｎ層選択トランジスタ（Ｎ０〜Ｎ３、Ｎ４〜Ｎ７）からなる構造と、電圧（Ｖ）が印加されアドレス指定を行うことのできる水平方向のワード線またはビット線（ＷＬまたはＢＬ）を選択するための配線選択トランジスタ（Ｐ０、Ｐ１）とを、それぞれ備えている。
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【特許請求の範囲】
【請求項１】
集積磁気抵抗半導体メモリー構造であって、
薄い誘電障壁（ＴＬ）によって隔てられた２つの磁気層（ＷＭＬ、ＨＭＬ）、および、それに付属し互いに交差したワード線（ＷＬ）とビット線（ＢＬ）とをそれぞれ備えたｎ個のメモリーセルが、垂直方向にｎ層（Ｌ１、Ｌ２、Ｌ３）積み重なっており、上記ｎ個のメモリー層（Ｌ１〜Ｌ４）のうちの１つを選択するための復号回路が備えられた集積磁気抵抗半導体メモリー構造において、
上記復号回路は、ワード線（ＷＬ）またはビット線（ＢＬ）の両端に、上記ｎ個のメモリー層（Ｌ１〜Ｌ４）のうちの１つを選択するためのｎ個の層選択トランジスタ（Ｎ０〜Ｎ３、Ｎ４〜Ｎ７）と、アドレス指定が行われるとともに電圧（Ｖ）が印加される水平方向のワード線またはビット線（ＷＬまたはＢＬ）を選択するための配線選択トランジスタ（Ｐ０、Ｐ１）とをそれぞれ備えている構造を有する集積磁気抵抗半導体メモリー構造。
【請求項２】
集積磁気抵抗半導体メモリー構造であって、
薄い誘電障壁（ＴＬ）によって隔てられた２つの磁気層（ＷＭＬ、ＨＭＬ）、および、それに付属し互いに交差したワード線とビット線（ＷＬおよびＢＬ）とをそれぞれ備えたｎ個のメモリーセルが、垂直方向にｎ層（Ｌ１、Ｌ２、Ｌ３、Ｌ４）積み重なっており、上記ｎ個のメモリー層（Ｌ１〜Ｌ４）のうちの１つを選択するための復号回路が備えられ、仮想上の座標系において、ｎ個の垂直方向の層はＺ方向に、上記ビット線またはワード線はＹ方向に、そして、それらに対して交差したワード線またはビット線はＸ方向に配置されている集積磁気抵抗半導体メモリー構造において、
上記復号回路は、ワード線（ＷＬ）またはビット線（ＢＬ）の両端に、Ｘ方向に配線を選択するためのＸ選択トランジスタ（Ｐ０、Ｐ１）と、Ｚ方向に対応するメモリー層を選択するためのＺ選択トランジスタ（Ｎ０、Ｎ９）と、Ｙ方向に復号するためのＹ選択トランジスタ（Ｎ１〜Ｎ４およびＮ５〜Ｎ８）とを、カラム選択配線（ＣＳＬ１〜ＣＳＬ４）によって備えていることを特徴とする集積磁気抵抗半導体メモリー構造。
【請求項３】
Ｙ選択トランジスタまたは層選択トランジスタは、それらの電極端子（ソースまたはドレイン）の１つに相互に接続されており、共通の拡散領域を分割するとともに、互いに独立しているワード線またはビット線を反対の電極端子に接続することを特徴とする請求項１または２に記載の集積磁気抵抗半導体メモリー構造。
【請求項４】
上記復号回路の各トランジスタは、メモリー構造の各メモリーセルに必要な比較的高い書き込み電流を導通できるように設計されていることを特徴とする請求項１〜３のいずれかに記載の集積磁気抵抗半導体メモリー構造。
【発明の詳細な説明】
本発明は、集積磁気抵抗半導体メモリー構造に関するものである。このメモリー構造には、薄い誘電障壁（ｄｉｅｌｅｃｔｒｉｃ ｂａｒｒｉｅｒ）によって隔てられた２つの磁気抵抗層と、それらに付属し互いに直角に交差したワード線およびビット線とをそれぞれ備えたｎ個のメモリーセルが、垂直方向にｎ層に積み重なっており、さらに、ｎ個のメモリー層のうちの１つを選択するための復号回路が備えられている。
【０００１】
磁気抵抗メモリー（ＭＲＡＭ）の場合、磁気によって変化しうるメモリーセルの電気抵抗器には、記憶効果がある。
【０００２】
添付図３の概略遠視図に、公知の磁気抵抗メモリーセルを示す。このメモリーセルは、２つの導体と、１つのビット線ＢＬと、１つのワード線ＷＬとの、通常互いに直角に配置された交差（Ｋｒｅｕｚｕｎｇ）を備えている。これらの導体ＷＬとＢＬとの間の交差点（Ｋｒｅｕｚｕｎｇｓｓｔｅｌｌｅ）には、特定の多層システムが存在する。この多層システムは、軟磁性材料の層ＷＨＬの堆積と強磁性材料の層ＨＭＬの堆積とからなり、これらの層の間には、トンネル酸化物の層ＴＬが位置している。メモリーセルに含まれた導体ＷＬとＢＬとの間の抵抗値ＲＣは、軟磁性層ＷＭＬおよび硬磁性層ＨＭＬにおいて磁化方向が平行（低い値ＲＣ）か、反平行（高い値ＲＣ）かに応じて変化する。このことを、図３の下の部分におおまかに示す。
【０００３】
セルの書き込みは、電磁界を用いて軟磁性層ＷＨＬのスイッチを切り換えることによって起こる。スイッチを切り換えるために、２つの磁界を重ねる必要がある。軟磁性層ＷＨＬに互いに逆向きの極性を与えることができるように、プログラミング電流ＩＢＬまたはＩＷＬの少なくとも１つは、その配線を介して両方向に導通できる必要がある。このことを、図３、および、図３に幾何学的構造によって示したメモリーセルの等価回路である添付の図４にも示す。
【０００４】
他の集積半導体メモリーに対するＭＲＡＭの大きな利点は、複数のメモリーセルを積み重ねることができるという点にある。これによって、チップ面積は決定的に低減される。積み重なった各平面（層）は、添付した図５のように酸化物平面によって互いに隔てられるか、あるいは、図６のように中間酸化物のない「共有層（Ｓｈａｒｅｄ Ｌａｙｅｒ）」堆積物（Ｓｔａｐｅｌｓ）という形をとって実施される。ビット線ＢＬ２および３と、ワード線ＷＬ１およびＷＬ２、または、ＷＬ３およびＷＬ４とは、それぞれ共有しあっている。
【０００５】
メモリーセルを層または複数の直角平面に積み重ねた、図示されたＭＲＡＭの利点は、水平方向の配線を従来どおり復号することに加えて、垂直に配置されたメモリー平面を復号するために、新たな回路技術的な解決を必要としている。
【０００６】
したがって、本発明の課題は、低コストで実用的に実現可能な、垂直に上下方向に配置されたｎメモリー層のうちの１つから選択できる、復号回路を備えた集積磁気抵抗半導体メモリー構造を提示することにある。
【０００７】
本課題を、請求項に従って解決する。
【０００８】
本発明の基本的な第１観点に従って、ｎメモリー層のうちの１つを復号するための復号回路は、ワード線またはビット線の両端に、ｎ層選択トランジスタおよび配線選択トランジスタからなるそれぞれ１つの構造を、アドレス指定が行われるとともに、電圧が印加される水平方向のワード線またはビット線を選択するために備える。
【０００９】
ハイブリッド復号構想を構成する本発明の他の観点に従って、復号回路は、仮想上の座標系（座標システム）において、垂直なｎメモリー層がＺ方向、ビット線がＹ方向、それらが直交するワード線がＸ方向を指しまたはそれらの方向に延びている場合に、ワード線の両端に、例えばワード線を選択するためのＸ選択トランジスタと、Ｚ方向にそれに相当するメモリー層を選択するためのＺ選択トランジスタと、さらに、Ｙ方向に復号するためのＹ選択トランジスタとを、カラム選択配線（例えばマスターワード線および分割ＷＬ部（ｓｅｇｍｅｎｔｉｅｒｔｅ ＷＬ−Ｓｔｕｅｃｋｅ））を用いることにより備えている。
【００１０】
両方の集積磁気抵抗半導体メモリー構造では、復号回路を構成するトランジスタを、ワード線またはビット線の両端に導入できる。層選択トランジスタまたはＹ選択トランジスタのソース端子またはドレイン端子は、互いに接続されており、これらのトランジスタは、共通の拡散領域を分割する。他方、他の電極端子は、互いに影響を与え合わない（互いに独立した）ワード線またはビット線に接続する。復号回路の各トランジスタを、メモリーセルに必要な典型的には２ｍＡという高い書き込み電流を導通できるように、設計する。
【００１１】
以下の記述では、本発明の集積磁気抵抗半導体メモリー構造の実施例を、任意の図を参照しながら詳述する。
【００１２】
図１は、本発明の集積磁気抵抗半導体メモリー構造のための復号回路の第１実施例を示す回路図である。図２は、本発明の集積磁気抵抗半導体メモリー構造のための復号回路の第２実施例を示す回路略図である。図３は、磁気抵抗半導体メモリーセルを示す既に検討された略図である。図４は、図３に示した磁気抵抗半導体メモリーセル用の上述の等価回路図である。図５は、中間酸化物を有する例えば４つの垂直方向の層による磁気抵抗半導体メモリーセルの堆積を示す第１方法である。図６は、中間酸化物のない層による４つの磁気抵抗半導体メモリーセルの垂直方向への堆積を示す第２例である。
【００１３】
図１は、磁気抵抗半導体メモリーセルの例えば４つの垂直方向に積み重なった層用に配置された復号回路の回路図である。この復号回路は、ｎ層からなる１つの磁気抵抗メモリーセルの選択を、ワード線またはビット線の両端に位置する層選択トランジスタＮ０〜Ｎ３およびＮ４〜Ｎ７によって行う（ｇｅｓｔａｔｔｅｔ）。配線選択トランジスタＰ０・Ｐ１は、例えばワード線は存在しないが、電圧Ｖが印加されるビット線ＢＬは存在しうる、アドレス指定を行うことのできる水平方向の配線を選択する。次に、両端上で４層選択トランジスタＮ０〜Ｎ３およびＮ７、Ｎ６、Ｎ５およびＮ４からなる構造は、垂直方向に配置されたメモリー層Ｌ１〜Ｌ４のうちの１つを選択する。層選択トランジスタＮ０〜Ｎ３とＮ４〜Ｎ７との一端に位置するソース端子またはドレイン端子は、互いに接続されている。
【００１４】
本配置図によると、トランジスタＮ０〜Ｎ３およびＮ４〜Ｎ７は、拡散領域を分割し、それぞれ別の互いに影響を与え合わないワード線またはビット線に接続している。層選択トランジスタＮ０〜Ｎ３およびＮ４〜Ｎ７を置き換えた構造によって、ＭＲＡＭにとって典型的な幅の狭いＷＬ／ＢＬピッチ（Ｐｉｔｃｈ）に面積を縮小して配置できる。使用したトランジスタは、ＭＲＡＭセルの書き込みにとって典型的な高い２ｍＡの書き込み電流を導通できる必要がある。言い添えるならば、上述の実施例では、４つの積み重なったメモリー層とは、一例にすぎない。したがって、異なる数の積み重なったメモリー層が位置しているとき、復号回路は、層を選択するためのそれに応じた数のトランジスタを含んでいるのである。
【００１５】
図２は、本発明に応じた集積磁気抵抗半導体メモリー構造のための、復号回路の第２実施例の回路構造を示している。
【００１６】
ここでは、直角の座標系（座標システム）において、磁気抵抗メモリーセルの垂直方向に積み重なったｎ層はＺ方向に、ビット線はＹ方向に、ビット線と交差するワード線はＸ方向に配置されていると、仮定する。図２に示した復号回路は、左右端に、Ｘ方向に配線を選択するためのＸ選択トランジスタＰ０・Ｐ１と、Ｚ方向にそれに相当するメモリー層を選択するためのＺ選択トランジスタＮ０・Ｎ９と、Ｙ方向に復号するためのＹ選択トランジスタＮ１〜Ｎ４およびＮ５〜Ｎ８の構造とを、カラム選択配線ＣＳＬ１〜ＣＳＬ４（例えば、主ワード線（Ｍａｓｔｅｒ−Ｗｏｒｄｌｉｎｅ）および分割ＷＬ部）によって、それぞれ備えている。配置およびその設計に基づいたトランジスタの構造については、本構造が磁気抵抗メモリーセルに必要な高い書き込み電流を導通できるために、図１に示した実施例のために上述してきたことと同じことが一貫して言える。
【００１７】
交差するワード線およびビット線を直交して使用する代わりに、他の構造変型例をも配置技術によって実現できる。これによって、例えば軟磁性層ＷＭＬにおける分極の有利な回転方向に影響を与えることができる。
【図面の簡単な説明】
【図１】
本発明の集積磁気抵抗半導体メモリー構造のための復号回路の第１実施例を示す回路図である。
【図２】
本発明の集積磁気抵抗半導体メモリー構造のための復号回路の第２実施例を示す回路略図である。
【図３】
磁気抵抗半導体メモリーセルを示す既に検討された略図である。
【図４】
図３に示した磁気抵抗半導体メモリーセル用の上述の等価回路図である。
【図５】
中間酸化物を有する例えば４つの垂直方向の層による磁気抵抗半導体メモリーセルの堆積の第１方法を示す図である。
【図６】
中間酸化物のない層による４つの磁気抵抗半導体メモリーセルの垂直方向への堆積の第２例を示す図である。
【符号の説明】
ＢＬ　　　　　　　　　　　ビット線
ＷＬ　　　　　　　　　　　ワード線
ＩＢＬ　　　　　　　　　　　ビット線ＢＬを導通する電流
ＩＷＬ　　　　　　　　　　　ワード線ＷＬを導通する電流
ＲＣ　　　　　　　　　　　 磁気抵抗メモリーセルの抵抗
ＷＭＬ　　　　　　　　　　軟磁性層
ＨＭＬ　　　　　　　　　　強磁性層
ＴＬ　　　　　　　　　　　トンネル酸化物層
Ｎ０‐Ｎ７、Ｐ０、Ｐ１　　選択トランジスタ
Ｎ０‐Ｎ９、Ｐ０、Ｐ１　　選択トランジスタ
Ｌ１‐Ｌ４　　　　　　　　メモリーセルの層
【図１】
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【図２】
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【国際公開パンフレット】
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【国際調査報告】
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