(57)【要約】ＰＣＭＣＩＡバス装置に結合された組み込みマイクロプロセッサーーのためのデータ・トランザクション・アクセス・システム。バス・マスターおよびホスト・バス・アダプタは、ローカル・バスに結合され、バス・マスターとＰＣＭＣＩＡ装置との間で通信を可能にする。ＰＣＭＣＩＡ装置は、ＰＣＭＣＩＡバスを介してホスト・バス・アダプタに結合される。バス・マスターは、ローカル・バスを使用し、ホスト・バス・アダプタを介してＰＣＭＣＩＡ装置と通信する。ウェイト・レジスターは、ホスト・バス・アダプタに結合され、データトランザクションを完了する場合、この装置の待ち時間を表す遅延入力をＰＣＭＣＩＡ装置から受信する。遅延入力によって示された待ち時間が所定量よりも小さい場合、ホスト・バス・アダプタは、待ち状態をバス・マスターのデータトランザクションに挿入するように構成される。待ち時間が所定量よりも大きい場合、ホスト・バス・アダプタは、前記バス・マスターのデータ・トランザクションをリトライするように構成される。一方、ウェイト・レジスターは、前記バス・マスターがターゲットＰＣＩエージェントへのその後のアクセスを効率的に完了するために待ち時間の終了でＰＣＭＣＩＡ装置へのその後のアクセスを開始するように遅延入力をバス・マスターに結合するように構成される。一方、ウェイト・レジスターは、アービターが待ち時間の終了までその後のアクセスのためにローカル・バスをバス・マスターに与えないようにアービターに結合される。
2004500656.tif 000002
【特許請求の範囲】
【請求項１】
ＰＣＭＣＩＡバス装置に結合された組み込みマイクロプロセッサーのためのデータ・トランザクション・アクセス・システムであって、
ディジタル信号を伝達するように構成されるローカルバスと、
前記ローカルバスに結合されたバス・マスターと、
前記ローカルバスに結合され、前記バス・マスターとＰＣＭＣＩＡバスを介してホスト・バス・アダプタに結合されたＰＣＭＣＩＡ装置との間の通信を可能にするホスト・バス・アダプタと、
前記ホスト・バス・アダプタに結合されたウェイト・レジスターとを備え、前記ウェイト・レジスターが、前記ＰＣＭＣＩＡ装置の待ち時間を表す遅延入力を受信するように構成されるデータ・トランザクション・アクセス・システム。
【請求項２】
前記遅延入力が所定量よりも小さい場合、前記ホスト・バス・アダプタが、待ち状態を前記バス・マスターからＰＣＭＣＩＡ装置へのデータ・トランザクションに挿入し、かつ前記遅延入力が前記所定量よりも大きい場合、前記ホスト・バス・アダプタが、前記バス・マスターをリトライするように構成される請求項１に記載のシステム。
【請求項３】
前記ウェイト・レジスターが、前記バス・マスターがＰＣＭＣＩＡ装置へのその後のアクセスを効率的に完了するために前記待ち時間の終了でＰＣＭＣＩＡ装置へのその後のアクセスを開始するように前記遅延入力を前記バス・マスターに結合するように構成されることを特徴とする請求項１に記載のシステム。
【請求項４】
前記ローカルバスに結合された複数のバス・マスターと、
前記バス・マスターおよび前記ウェイト・レジスターの各々に結合され、前記ローカルバスを調停するアービターとをさらに含み、
前記アービターが、前記１つのバス・マスターが前記待ち時間の終了で前記ＰＣＭＣＩＡ装置へのその後のアクセスを開始するように前記遅延入力によって示された前記待ち時間の終了で前記バス・マスターの中の１つに前記ローカルバスを与えるように構成されることを特徴とする請求項１に記載のシステム。
【請求項５】
前記ホスト・バス・アダプタに結合されたアドレス・コンパレーターをさらに含み、前記アドレス・コンパレーターが、前記ホスト・バス・アダプタが前記ＰＣＭＣＩＡ装置に向けられたアクセスを認識するように前記ＰＣＭＣＩＡ装置に対応するアドレスを記憶するように構成されることを特徴とする請求項１あるいは２に記載のシステム。
【請求項６】
前記バス・マスターがマイクロプロセッサーであることを特徴とする請求項１乃至４に記載のいずれかのシステム。
【請求項７】
前記ＰＣＭＣＩＡ装置がＰＣカード１６装置であることを特徴とする請求項１乃至４に記載のいずれかのシステム。
【請求項８】
前記ローカルバス、前記バス・マスター、前記ホスト・バス・アダプタ、および前記ウェイト・レジスターが単一集積回路装置として実現されることを特徴とする請求項１乃至３に記載のいずれかのシステム。
【請求項９】
前記ホスト・バス・アダプタに結合されたアドレス・コンパレーターをさらに含み、前記アドレス・コンパレーターが、前記バス・マスターおよびホスト・バス・アダプタが前記ＰＣＭＣＩＡ装置に向けられたアクセスを認識するように前記ＰＣＭＣＩＡ装置に対応するアドレスを記憶するように構成されたことを特徴とする請求項１あるいは３に記載のシステム。
【請求項１０】
前記ローカルバスに結合され、前記ＰＣＭＣＩＡ装置と通信する複数のバス・マスターをさらに含み、前記ウェイト・レジスターが、前記遅延入力を前記複数のバス・マスターの各々に結合するように構成されたことを特徴とする請求項３に記載のシステム。
【請求項１１】
前記アービターが、前記プロセッサー・ローカルバスを監視し、かつ多数の前記バス・マスターを使用し、前記ＰＣＭＣＩＡ装置に向けられたアクセスを認識するように構成されたことを特徴とする請求項４に記載のシステム。
【請求項１２】
前記ローカルバス、前記バス・マスター、前記ホスト・バス・アダプタ、アービター、および前記ウェイト・レジスターが単一集積回路装置として実現されることを特徴とする請求項４に記載のシステム。
【請求項１３】
ＰＣＭＣＩＡバス装置に結合された組み込みマイクロプロセッサー装置のためのデータ・トランザクション・アクセス方法であって、
ローカルバス上のディジタル信号を伝達するステップと、
バス・マスターとＰＣＭＣＩＡバスを介してホスト・バス・アダプタに結合されたＰＣＭＣＩＡ装置との間で通信するステップであって、前記通信が、前記ホスト・バス・アダプタに結合された前記ローカルバスを介して実行されることと、
前記ＰＣＭＣＩＡ装置の待ち時間を表す遅延入力をウェイト・レジスターで受信するステップであって、前記ウェイト・レジスターが前記ホスト・バス・アダプタに結合されていることと、
待ち状態を前記遅延入力が所定量よりも小さい場合、前記バス・マスターから前記ＰＣＭＣＩＡ装置へのデータトランザクションに挿入するステップであって、前記待ち状態が前記ホスト・バス・アダプタによって挿入されることと、
前記遅延入力が前記所定量よりも大きい場合、前記バス・マスターをリトライするステップとを含み、前記リトライが、前記ホスト・バス・アダプタによって実行されることを特徴とするデータ・トランザクション・アクセス方法。
【請求項１４】
前記ホスト・バス・アダプタが前記ＰＣＭＣＩＡ装置に向けられたアクセスを認識するように前記ＰＣＭＣＩＡ装置に対応するアドレスを記憶することをさらに含み、前記記憶することが、前記ホスト・バス・アダプタに結合されたアドレス・コンパレーターで実行されることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記バス・マスターがマイクロプロセッサーであることを特徴とする請求項１３に記載の方法。
【請求項１６】
前記ＰＣＭＣＩＡ装置がＰＣカード１６装置であることを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本開示は、コンピュータ・システム・バス・アーキテクチャの分野に関する。特に、本開示は、ホスト・バスを最適化する方法およびシステムに関し、このホスト・バスは、１６ビットのＰＣＭＣＩＡホスト・バス・アダプタに直接インタフェースする。より詳細には、１６ビットのＰＣＭＣＩＡホス・バス・アダプタトに直接インタフェースするホスト・バスを最適化する方法およびシステムは開示される。
【０００２】
（背景技術）
コンピュータ・システムのバス・アーキテクチャは、コンピュータ・システムの動作に必要とされる情報および信号の多くを伝達する。典型的なコンピュータ・システムでは、１つあるいはそれ以上のバスは、中央処理装置（ＣＰＵ）をメモリおよび入出力要素に接続するために使用され、これによりデータおよび制御信号はこれらの異なる構成要素間で容易に伝送できる。コンピュータ・システムがこのシステムのプログラムを実行する場合、データおよび情報がコンピュータをユーザにできるだけ応答させるようにするためにできるだけ速く流れることは絶対必要である。グラフィックス・アダプタ、完全動画ビデオ・アダプタ、小形コンピュータ・システム・インタフェース（ＳＣＳＩ）ホスト・バス・アダプタ等のような多数の周辺装置の場合、大きなブロックデータ転送が迅速に行われるべきであることが絶対必要である。これらの用途は、高速有効バス転送速度から実質的に利益を受けるサブシステムのちょうどいくつかの例である。
【０００３】
ユーザのためのコンピュータ・システムの機能性および有用性の多くは、周辺装置の機能性から得られる。例えば、グラフィックス・アダプタの速度および応答の速さは娯楽装置のようなコンピュータ・システムの有用性において主要な要因である。すなわち、例えば、ビデオ・ファイルをハード・ドライブから検索し、グラフィックス・アダプタによって再生できる速度は、訓練補助器具のようなコンピュータ・システムの有用性を決定する。したがって、データがいろいろの周辺装置の中で転送できる速度は、コンピュータシステムが特定の目的に適しているかどうかをしばしば決定する。エレクトロニクス産業は、時代を通していくつかの種類のバスアーキテクチャを開発した。最近、ＰＣＭＣＩＡバス・アーキテクチャは、特に「ラップトップ」コンピュータのようなモバイル・コンピュータ装置に関する産業において最も広く用いられ、広くサポートされたバス・アーキテクチャの中の１つになった。ＰＣＭＣＩＡバスは、適度の速度の低待ち時間バス・アーキテクチャを提供するように開発され、このバス・アーキテクチャから、非常に多様な交換可能装置を開発できた。
【０００４】
次に、従来技術の図１を参照すると、従来技術による典型的なＰＣＭＣＩＡバス・システム１００が示されている。図１に示されるように、システム１００は、１６ビットのホスト・バス・アダプタ１０４およびＰＣＭＣＩＡ装置１２０に結合されたＰＣＭＣＩＡバス１１５を含む。ＰＣＭＣＩＡ装置１２０は、ソケット１１６を介してＰＣＭＣＩＡバス１１５に結合される。ＰＣＭＣＩＡ装置１２０は、例えば、交換可能モデム、ハードディスク・ドライブ、イーサネット・アダプタ等のような典型的な交換可能装置である。典型的な実装において、システム１００は、交換可能ＰＣＭＣＩＡ装置を受け入れるように構成される２つあるいはそれ以上のソケット１１６を含む。ホスト・バス・アダプタ１０４は、サウスブリッジ１０３に結合され、このサウスブリッジ１０３は同様にノースブリッジ１０２に結合される。このノースブリッジ１０２は、プロセッサー・ローカルバス１１０を介してホストｘ８６プロセッサー１０１に結合される。
【０００５】
ＰＣＭＣＩＡ仕様は２つのバス規格を含む。この規格は、ＰＣカード１６規格およびカードバス規格と呼ばれる。このＰＣカード１６規格は、１６ビットの「ＩＳＡの特徴をもつ」インタフェース（工業規格アーキテクチャ）であり、最も広く実現される。カードバス規格は、最も最新であり、ＰＣＩ（周辺コンポーネント相互接続）プロトコルに厳密に従う。図１のシステム１００は、ＰＣカード１６互換システムである。
【０００６】
さらに図１を参照すると、ＰＣカード１６準拠システム（例えばシステム１００）の場合、ホスト・プロセッサー１０１は、ホスト・バス・アダプタ１０４を介してＰＣＭＣＩＡ装置１２０と通信する。ホスト・バス・アダプタは、ＰＣＭＣＩＡ規格プロトコルをサポートし、システム１００の典型的なｘ８６アーキテクチャとＰＣＭＣＩＡ準拠装置との間のブリッジの機能を果たす。ＰＣＭＣＩＡ　ＨＢＡ（ホストバスアダプタ）は、一般的には、ラップトップ・コンピュータにあり、このラップトップ・コンピュータの電力、可搬性、およびスループットは主要な問題である。図１のシステム１００は１つのこのようなシステムである。コンポーネント１０１〜１１５は、ラップトップ・コンピュータ内にあるが、外部ＰＣＭＣＩＡ装置１２０は、コネクタ１１６を介してラップトップ・コンピュータに結合される。ラップトップ・コンピュータ内で、ノースブリッジ１０２は、通常高速高性能装置を含み、サウスブリッジ１０３は、より遅い周辺装置のインタフェースの役目を果たす。
【０００７】
システム１００のアーキテクチャでは、ＰＣＭＣＩＡ装置（例えば、ＰＣＭＣＩＡ装置１２０）が作動する速度、したがってＨＢＡ１０４への動作はプロセッサー・ローカルバス１１０の性能に影響を及ぼさないことに注目すべきである。ＰＣＭＣＩＡ装置１２０のような１６ビットのＰＣカード装置は、一般的には遅い装置であり、したがって、関連「ＰＣ１６−カード」インタフェースは一般的には遅いインタフェースである。レガシー理由（例えば、レガシー・システムとの互換性）のために、ＰＣＭＣＩＡカードは、４．７７ＭＨｚから８ＭＨｚに及ぶＩＳＡ周波数で実行する。結合された外部装置（例えば、ＰＣＭＣＩＡ装置１２０）の速度に基づいて、ＨＢＡ１０４は、ホスト・バス（例えば、ＨＢＡ１０４とサウスブリッジ１０３との間のバス）を保持するかあるいはトランザクションがＰＣＭＣＩＡバス１１５で完了できるまでホスト（あるいは任意の他のバス・マスター）をリトライする。
【０００８】
半導体技術の進歩とともに、ＡＳＩＣ（アプリケーション専用集積回路）内部の組み込みマイクロプロセッサーの使用は非常に一般的である。市場の多数のＰＣＭＣＩＡ装置を利用できるために、これらの組み込みマイクロプロセッサー・ベースＡＳＩＣ　ＰＣＭＣＩＡ　ＨＢＡをサポートし、これによりいかなるＰＣＭＣＩＡ装置も「プラグイン」および使用できることが絶対必要である。
【０００９】
しかしながら、組み込みマイクロプロセッサー・ベース・システムが一般的には複数のレベルのバス階層をサポートしないという問題がある。アクセス待ち時間を最少にするために、複数レベルのバスを実装するのに必要とされるブリッジは除去される。組み込みシステムのＰＣＭＣＩＡホスト・バス・アダプタの典型的な実装は、従来技術の図２に示されている。
【００１０】
従来技術の図２は、従来技術による典型的なＰＣＭＣＩＡバスシステム２００を示す。従来技術のシステム２００は、ホスト・プロセッサー２０１と、プロセッサー・ローカルバス２１０と、ホスト・バス・アダプタ２０４とを含んでいる。システム２００のコンポーネント２０１、２１０、および２０４は、図１のシステム１００のこのコンポーネントの対応するコンポーネント１０１、１１０および１０４とほぼ同様に機能を果たす。システム２００は、単一ＡＳＩＣとして実装される組み込みシステムの例である。例えば、プロセッサー２０１は、ＡＲＭ（最新ＲＩＳＣマイクロプロセッサー）プロセッサーであってもよく、ローカルバス２１０はＡＳＢバス（最新システムバス）であってもよい。
【００１１】
したがって、システム２００は、ホスト・バス・アダプタの設計と関連した１つの問題を示し、このホスト・バス・アダプタは、組み込みマイクロプロセッサーＡＳＩＣのプロセッサー・ローカルバスに直接インタフェースする。例えば、ＨＢＡ２０４がＩＯトランザクションをサポートし、Ｉ／Ｏ装置を収容する装置１２０とインタフェースする場合、ＨＢＡ２０４は、プロセッサー・ローカルバス２１０を占有し、独占すると同時に装置１２０に関するＩ／Ｏトランザクションが完了することを待つ。例えば、ホスト・プロセッサー２０１がＩＯ装置１２０を読むかあるいはＩＯ装置１２０に書き込む場合、装置１２０のアクセス待ち時間がＰＣＭＣＩＡ２０４からのアクセスの待ち状態を挿入するほどのものであると仮定し、プロセッサー・ローカルバス２１０が１００ＭＨｚで作動すると同時にＨＢＡ２０４は８ＭＨｚで実行すると仮定すると、装置インタフェースは、２５０ｎｓの間ＷＡＩＴ＃信号を表明する。ＷＡＩＴ＃が非表明されるまで、これはホスト・バス・アダプタのサイクルを２サイクル以上に延ばす。ホスト・バスがこのトランザクションが完了するまでＨＢＡ２０４によってホールドオフされる場合、全トランザクションは少なくとも５００ｎｓかかり、この全トランザクションは、５０クロックサイクル間他の装置／マスターに役立たないプロセッサー・ローカルバス２１０に変換する。これは、ローカルバス２１０の性能およびスループットに非常に著しい悪影響を及ぼす。ＷＡＩＴ＃信号は最大１２ｎｓ間表明できることに注目すべきである。したがって、ＨＢＡ２０４がこのトランザクションをＰＣＭＣＩＡバス１１５に引き起こす場合、プロセッサー・ローカルバス２１０は、過度に長い間他の資源に使用されない。
【００１２】
さらに従来技術の図２を参照すると、この問題の典型的な解決策は、リトライ機構を含み、このリトライ機構によってＨＢＡ２０４は、トランザクションを完了できるまでプロセッサー・ローカルバス２１０をリトライする。しかしながら、装置１２０がレディであるまであらゆるアクセスでプロセッサー・ローカルバス２１０を単にリトライすることはこの状態をあまり改良しない。例えば、毎回バス２１０のマスターは応答し、装置１２０をＨＢＡ２０４を通してアクセスし、プロセッサー・ローカルバス２１０は、なおマスターによって使用され、ＨＢＡ２０４としてのＨＢＡ２０４はリトライサイクルに応答しなければならない。さらに、リトライ機構は、一般的にはプロセッサー・ローカルバス２０４の調停待ち時間および付加スイッチング動作を含み、それによって不必要な電力利用を生じる。さらに幾つかの従来技術の実施において、ＨＢＡ２０４は、データ・トランザクションを開始するように構成され、ＷＡＩＴ＃信号をサンプルし、装置１２０がレディであるかどうか調べ、次にプロセッサーローカルバス２１０の応答を表明する。
【００１３】
したがって、必要とされるものは、ローカルバス独占問題を最少にする方法およびシステムであり、組み込みマイクロプロセッサーＡＳＩＣのプロセッサー・ローカルバス上のより速い装置が連続的にＰＣＭＣＩＡバス上のより遅いＰＣカード装置をアクセスしようと試みる場合、このローカルバス独占問題が生じる。必要とされるシステムは、付加スイッチング動作あるいは待ち時間をローカルバスの動作に加えないでローカルバス独占問題を最少にすべきである。必要とされるシステムは、組み込みマイクロプロセッサー用途に利用される使用可能ローカルバス・データ転送バンド幅を著しく増加すべきである。本発明は、上記の要件の新規の解決策を提供する。
【００１４】
（発明の開示）
本発明は、ローカルバス独占問題を最少にする方法およびシステムを提供し、組み込みマイクロプロセッサーＡＳＩＣのプロセッサー・ローカルバス上のより速い装置が連続的にＰＣＭＣＩＡバス上のより遅いＰＣカード装置をアクセスしようと試みる場合、このローカルバス独占問題が生じる。本発明のシステムは、付加スイッチング動作あるいは待ち時間をローカルバスの動作に加えないでローカルバス独占問題を最少にする。さらに、本発明のシステムは、組み込みマイクロプロセッサーに利用される使用可能ローカルバス・データ転送バンド幅を著しく増加させる。
【００１５】
一実施形態では、本発明は、ＰＣＭＣＩＡバス装置に結合された組み込みマイクロプロセッサーのためのデータ・トランザクション・アクセス・システムとして実施される。本実施形態では、データ・トランザクション・アクセス・システムは、単一ＡＳＩＣとして組み込みマイクロプロセッサーと統合される。このシステムは、プロセッサー・ローカルバスと、ローカルバスに結合された少なくともバス・マスター（例えば、マイクロプロセッサー）と、ローカルバスに結合され、バス・マスターとＰＣＭＣＩＡ装置との間の通信を可能にするホスト・バス・アダプタとを含む。ＰＣＭＣＩＡ装置は、ＰＣＭＣＩＡバスを介してホストバスアダプタに結合される。このバス・マスターは、ローカルバスを使用し、ホスト・バス・アダプタを介してＰＣＭＣＩＡ装置と通信する。ウェイト・レジスターは、ホスト・バス・アダプタに結合され、データ・トランザクションを完了する場合、装置の待ち時間を示す遅延入力をＰＣＭＣＩＡ装置から受け取る。遅延入力によって示された待ち時間が所定量よりも小さい場合、ホスト・バス・アダプタは、待ち状態をバス・マスターのデータ・トランザクションに挿入するように構成される。待ち時間が所定量よりも大きい場合、ホスト・バス・アダプタはバス・マスターのデータ・トランザクションをリトライするように構成される。
【００１６】
第２の実施形態では、ウェイト・レジスターは、遅延入力をバス・マスターに結合するように構成され、これによりバス・マスターは、待ち時間の終了でＰＣＭＣＩＡ装置へのその後のアクセスを開始する。最初のアクセスがリトライされた後、バス・マスターは、ウェイト・レジスターに記憶された遅延入力を読み、指定された遅延に従ってその後のアクセスを試みる。このように行う際に、データ・トランザクションは、プロセッサー・ローカルバスに課された多数のむだにされたリトライなしに完了される。
【００１７】
第３の実施形態では、組み込みシステムは、プロセッサー・ローカルバスへのアクセスを制御するアービターを含んでいる。このアービターは、ウェイト・レジスターに記憶された遅延入力を読み出すように結合される。アービターは、待ち時間の完了まで、ローカルバスをその後のアクセスのためのリクエスト・バス・マスターに与えないでプロセッサー・ローカルバスの有効な利用を保証する。一旦待ち時間が終了すると、アービターは、ローカルバスをバス・マスターに与え、バス・マスターはデータ・トランザクションを完了する。
【００１８】
（発明を実施するためのベストモード）
次に、本発明の好ましい実施形態、すなわち１６ビットのＰＣＭＣＩＡホスト・バス・アダプタに直接インタフェースするホスト・バスを最適化する方法およびシステムに対する参照が詳細に行われ、この１６ビットのＰＣＭＣＩＡホスト・バス・アダプタの例は添付図面に示される。本発明は好ましい実施形態とともに記載されているが、好ましい実施形態が本発明をこれらの実施形態に限定することを目的としないことが分かる。これに反して、本発明は、変更例、修正例および均等物を保護することを目的とし、この変更例、修正例および均等物は、添付された特許請求の範囲によって規定されるような本発明の精神および範囲内に含まれ得る。さらに、本発明の下記の詳細な説明、すなわち多数の特定の詳細は本発明の完全な理解を行うために詳述される。しかしながら、本発明がこれらの特定の詳細なしに実施できることは当業者に明らかである。他の例では、周知の方法、手順、コンポーネント、および回路は本発明の態様を不必要に不明瞭にしないように詳述されない。
【００１９】
本発明は、ホスト・バスを最適化する方法およびシステムであり、このホスト・バスは、１６ビットのＰＣＭＣＩＡホスト・バス・アダプタに直接インタフェースする。本発明のシステムは、ローカルバス独占問題を最少にする方法およびシステムを提供し、組み込みマイクロプロセッサーＡＳＩＣのプロセッサー・ローカルバス上のより速い装置が連続的にＰＣＭＣＩＡバス上のより遅いＰＣカード装置をアクセスしようと試みる場合、このローカルバス独占問題が生じる。本発明のシステムは、付加スイッチング動作あるいは待ち時間をローカルバスの動作に加えないでローカルバス独占問題を最少にする。さらに、本発明のシステムは、組み込みマイクロプロセッサーに利用される使用可能ローカルバス・データ転送バンド幅を著しく増加させる。本発明および本発明の長所はさらに後述される。
【００２０】
次に図３Ａを参照すると、本発明の一実施形態によるＰＣＭＣＩＡバス・システム３００が示されている。図３Ａに示されるように、システム３００は、ＰＣＭＣＩＡバス３１５を含み、このＰＣＭＣＩＡバス３１５は、ＰＣＭＣＩＡ装置３２０をホスト・バス・アダプタ（ＨＢＡ）３０４に結合する。ＨＢＡ３０４は、プロセッサー・ローカルバス３１０に結合される。第１のバス・マスター３０１および第２のバス・マスター３０２はプロセッサー・ローカルバス３１０にも結合される。ＨＢＡ３０４は、内部アドレス・コンパレーター３４０を含み、ウェイト・レジスター３３０に結合される。本実施形態では、バス・マスター３０１〜３０２の１つはシステム３００のホスト・マイクロプロセッサーである。
【００２１】
図３Ａに示されるように、ＰＣＭＣＩＡ装置３２０は、例えば、交換可能モデム、ハードディスク・ドライバ、イーサネット・アダプタ等のような典型的な交換可能装置である。典型的な実装では、ＰＣＭＣＩＡ装置３２０は、ソケット３１６を介してシステム３００のコンポーネントに差し込むように構成される交換可能ＰＣカード装置である。本実施形態では、システム３００（ＰＣＭＣＩＡ装置３２０を除く）は、例えば、ハンドヘルドＰＤＡ（パーソナル・ディジタル・アシスタント）のような組み込みマイクロプロセッサー形システムである。バス・マスター３０１〜３０２、プロセッサー・ローカルバス３１０、ＨＢＡ３０４およびウェイト・レジスター３３０は、単一ＡＳＩＣに組み込まれるので、非常に小さい波形係数（例えば、ＰＤＡにおいて必要とされるように）を与えると同時にソケット３１６の包含によって与えられる拡張できる機能性およびＰＣＭＣＩＡ装置３２０のような外部ＰＣカード装置を接続できる能力を保持する。
【００２２】
ＰＣＭＣＩＡ装置３２０は、自動的に構成され、ユーザによるソケット３２０への挿入の際に作動される。ＰＣＭＣＩＡ装置３２０は、ＰＣＭＣＩＡバス３１５およびＨＢＡ３０４を介してホスト・バス・アダプタに結合される。一旦結合されると、プロセッサー・ローカルバス上のバス・マスターは、ホスト・バス・アダプタを介してＰＣＭＣＩＡ装置３２０と通信できる。このように、ＨＢＡ３０４は、プロセッサー・ローカルバス３１０の速度およびプロトコルとＰＣＭＣＩＡ装置３１５の速度およびプロトコルとの間のブリッジの役目を果たす。
【００２３】
図３Ａをさらに参照すると、本実施形態では、ウェイト・レジスター３３０は、ホスト・バス・アダプタ３０４に結合され、データ・トランザクションを完了する場合、装置の待ち時間を表す遅延入力をＰＣＭＣＩＡ装置３２０から受け取る。この待ち時間は、プロセッサー・ローカルバス３１０およびＰＣＭＣＩＡバス３１５の動作速度が非常に異なり得る事実による。したがって、ＰＣＭＣＩＡバス３１５に結合される装置（例えば、ＰＣＭＣＩＡ装置３２０）が通信する速度は、プロセッサー・ローカルバス３１０に結合される装置（例えば、バス・マスター３０１〜３０２）が通信する速度とは非常に異なる。例えば、ＰＣＭＣＩＡバス３１５は８ＭＨｚで作動するのに対してプロセッサー・ローカルバス３１０は６６ＭＨｚあるいはそれ以上で作動できる。
【００２４】
本発明によれば、システム３００は、２つのバス３１０および３１５の速度差により背負い込まれる悪い性能の影響を最少にする。ＨＢＡ３０４は、ウェイト・レジスター３３０の中にプログラム化された情報を使用し、性能劣化を最少にする。一実施形態では、ウェイトレジスター３３０は、ＰＣＭＣＩＡ装置３２０を読み出すことによって遅延入力でホスト・プロセッサーによってプログラムされる。この遅延入力は装置３２０の待ち時間を表す。本実施形態では、装置３２０がソケット３１６に挿入される場合、ＰＣＭＣＩＡ装置３２０の装置ドライバは自動的にロードされる。この装置ドライバは、その後にウェイトレジスター３３０を遅延入力でロードする。ＨＢＡ３０４は、ＰＣＭＣＩＡ装置３２０に割り当てられたＩ／Ｏアドレスも記憶する。したがって、バス・マスター３０１〜３０２の１つがＰＣＭＣＩＡ装置３２０に関するデータ・トランザクションを試みる場合、ＨＢＡ３０４は、ウェイト・レジスター３３０の遅延入力およびアドレスコンパレーター３４０に記憶されたアドレスを使用するトランザクションのアドレスを使用し、どの装置がアドレス指定されているかを決定する。トランザクションが（アドレス・コンパレーター３４０に記憶されたアドレスに一致するトランザクションのアドレスによって決定されるような）ＰＣＭＣＩＡ装置３２０を目標に向ける場合、ＨＢＡ３０４は、ＰＣＭＣＩＡ装置３２０の待ち時間に応じてトランザクションをリトライするかあるいはプロセッサー・ローカルバス３０４上の待ち状態を挿入するかのいずれかを決定する。ＨＢＡ３０４は、ウェイト・レジスター３３０に記憶された遅延入力を所定量と比較することによって決定を行う。この所定量は、システム３００がプロセッサー・ローカルバス３１０上の待ち時間を許容できる程度を特徴付ける。
【００２５】
例えば、ＰＣＭＣＩＡ装置３２０が比較的低い待ち時間を有するメモリカードである場合、低い遅延入力はウェイト・レジスター３３０に記憶されるので、ＨＢＡ３０４は、リトライを出すのとは対照的に適切な数の待ち状態をトランザクションに挿入する。ＰＣＭＣＩＡ装置３２０が高い待ち時間装置（例えば、電話モデム）である場合、高い遅延入力はウェイト・レジスター３３０に記憶され、次にＨＢＡ３０４は、多数の待ち状態を挿入するのとは対照的にトランザクションをリトライするので、バスを多数の待ち状態のストリームで独占するのとは対照的に他のトランザクションのためのプロセッサー・ローカルバス３１０を解放する。プロセッサー・ローカルバス３１０がＰＣＭＣＩＡバス３２０よりも非常に速い場合、より低い所定量は遅延入力と比較するために使用されるので、より低い許容量を招き、全システムはプロセッサー・ローカルバス３１０の待ち時間のために有する。このように、システム３００のＨＢＡ３０４は、ＰＣＭＣＩＡ装置３２０に向けられたトランザクションに活発に関与し、プロセッサー・ローカルバス３１０のスループットを増加させる。
【００２６】
さらに、システム３００のＨＢＡ３０４は、ＰＣＭＣＩＡバス３１５上のトランザクションを実際に実行する前にプロセッサー・ローカルバス上の応答を「断定的に」表明するように構成される。この態様は付加時間を節約する。本発明の応答の断定的な表明は、従来技術の方法に比較して電力も節約し、応答待ち時間を減少させる。
【００２７】
図３Ｂは、本発明の一実施形態によるプロセッサー３５０のフローチャートを示す。プロセッサー３５０は、システム３００で実行されるような通信処理の動作ステップを示し、ＨＢＡ３０４は、ＰＣＭＣＩＡ装置３２０に向けられたトランザクションに活発に関与し、（例えば、待ち状態を挿入するかあるいはリトライを出すことによって）プロセッサー・ローカルバス３１０の独占を最少にする。
【００２８】
処理３５０は、ステップ３５１で開始し、このステップでＰＣＭＣＩＡ装置３２０はソケット３１６に挿入される。本実施形態では、ＰＣＭＣＩＡ装置３２０は「１６ビット」ＰＣカード装置である。挿入の際、ＰＣＭＣＩＡ装置３２０のための装置ドライバは自動的にロードされ、装置３２０は自動的に動作のために構成される。
【００２９】
ステップ３５２では、装置ドライバは、ＰＣカード３２０（例えば、ＰＣＭＣＩＡ装置３２０）のＩ／Ｏアドレスを有するアドレス・コンパレーター３４０を自動的にプログラムする。
【００３０】
ステップ３５３では、装置ドライバは、特定のＰＣカードのための待ち時間を表す遅延入力を有するウェイト・レジスター３３０を自動的にプログラムする。前述のように、ＰＣカード３２０によって実行された種類の装置（例えば、電話モデム、フラッシュメモリ等）に応じて、ＰＣカードは所定量のデータ転送待ち時間を有する。この遅延入力はこの特定の待ち時間を表す。
【００３１】
ステップ３５４では、ＰＣカード３２０は、バス・マスター３０１〜３０２の１つによってＨＢＡ３０４を介してアクセスされる。前述のように、ＨＢＡ３０４は、プロセッサー・ローカルバス３１０上の装置とＰＣＭＣＩＡバス３１５との間のブリッジの機能を果たす。
【００３２】
ステップ３５５では、ＰＣカード３２０で実行された特定の種類の装置に応じて、ＨＢＡ３０４はリトライを出すかあるいは出さないかのいずれかである。データが直ちに利用可能である場合、例えば、データトランザクションが書き込みトランザクションであり、書き込みデータを後で転送するためにＨＢＡ３０４で「通知」できる場合、リトライは出されなく、処理３５０は、トランザクションが完了されるステップ３５８に直接進む。データ・トランザクションが、直ぐに実行できないようなもの（例えば、読み出しトランザクション）である場合、処理３５０はステップ３５６に進む。
【００３３】
ステップ３５６では、ＨＢＡ３０４は、アドレス・コンパレーター３４０に記憶されたアドレスおよびウェイト・レジスター３３０に記憶された遅延入力を使用し、遅延入力によって表された待ち時間が所定量よりも大きいかどうかを決定する。アドレス・コンパレーター３４０は、ＰＣカード３２０に向けられたトランザクションを認識するために使用される。所定量は、（例えば、製造中あるいはプログラム可能な「システム構成レジスター」に）予めセットされ、待ち時間量を表す、この待ち時間量は、全システムがプロセッサー・ローカルバス３１０で許容できるものである。待ち時間が所定量よりも大きい場合、処理３５０は、ステップ３５４まで戻り、トランザクションが首尾よく完了されるまで、データ・トランザクションを単に完了し続ける。待ち時間が所定量よりも小さい場合、処理３５０はステップ３５７に進む。
【００３４】
ステップ３５７では、待ち時間が所定量よりも小さい場合、待ち状態は待ち時間に基づいてデータ・トランザクションに挿入される。これは、トランザクションの完了までプロセッサー・ローカルバス３１０を保持する。
【００３５】
ステップ３５８では、待ち状態は、待ち時間に基づいて終了し、このトランザクションは首尾よく完了する。
【００３６】
次に図４Ａを参照すると、本発明の第２の実施形態によるＰＣＭＣＩＡバス・システム４００の図が示されている。図４Ａに示されるように、システム４００は、ＰＣＭＣＩＡ装置３２０をＨＢＡ４０４に結合するＰＣＭＣＩＡバス３１５を含む。ＨＢＡ４０４はプロセッサー・ローカルバス３１０に結合される。第１のバス・マスター４０１および第２のバス・マスター４０２は、プロセッサー・ローカルバス３１０にも結合される。ＨＢＡ４０４はウェイト・レジスター４３０に結合される。
【００３７】
図４Ａに示されるように、システム４００のコンポーネント３１０、３４０、３１５、３１６、および３２０は、図３Ａのシステム３００の検討に記載されているように機能する。本実施形態では、ウェイト・レジスター４３０は、ＰＣＭＣＩＡ装置３２０からその中に記憶された遅延入力をバス・マスター４０１〜４０２の各々に結合するように構成され、これにより、バス・マスターが待ち時間の終了でＰＣＭＣＩＡ装置３２０へのその後のアクセスを開始する。バス・マスター４０１〜４０２は、ライン４１１を介して遅延時間を受け取る。最初のアクセスがリトライされた後、アクセスを試みるバス・マスターは、ウェイト・レジスター４３０に記憶された遅延入力を読み出し、指定された遅延に従ってその後のアクセスを試みる。このように行う際に、データトランザクションは、プロセッサー・ローカルバスに課される多数のむだにされたリトライなしにおよびプロセッサー・ローカルバス３１０上に待ち状態を課すことなしに完了される。
【００３８】
本実施形態のウェイト・レジスター４３０がプロセッサー・ローカルバス３１０に結合された各バス・マスターに利用されるグローバル・レジスターとしての機能を果たすことに注目すべきである。さらに、アドレス・コンパレーター３４０によって記憶されたアドレス情報は、ＰＣＭＣＩＡ装置３２０へのアクセスを認識するために使用される。ウェイト・レジスター４３０によって指定された時間が経過した後、バス・マスター装置は、ＨＢＡ４０４のトランザクションをリトライする。したがって、このトランザクションは高い完了の見込みを有する。このように、本実施形態のシステム４００は、トランザクションがプロセッサー・ローカルバス３１０上で２つのデータ・サイクルのみで完了されることを保証する。これは、他のマスターのためのプロセッサー・ローカルバス３１０の負担を軽くし、このバス３１０を得て、より有用な目的のためにこのバス３１０を使用する。
【００３９】
図４Ｂは、本発明の一実施形態による処理４５０のフローチャートを示す。処理４５０は、システム４００で実行される通信処理の動作ステップを示し、ウェイト・レジスター４３０に記憶された遅延入力はその後のアクセスを調時するために各バス・マスターに利用され、それによってプロセッサー・ローカルバス３１０の独占を最少にする。
【００４０】
ステップ４５１〜４５５に関しては、ステップ４５１〜４５５は図３Ｂの処理３５０の対応するステップ３５１〜３５５とほぼ同様に機能を果たすので、これらのステップの説明が繰り返されないことを下記の処理４５０の検討で注目すべきである。
【００４１】
ステップ４５６では、バス・マスターは、アドレス・コンパレーター３４０に記憶されたアドレスおよびウェイト・レジスター４３０に記憶された遅延入力を使用し、ＰＣカード３２０のアドレスが予め試みられたアクセスのアドレスに一致するかどうかを決定する。このバス・マスターは、この情報を使用し、（前のトランザクションがステップ４５５でリトライを受信した）その後のトランザクションが同じＰＣカード装置３２０に向けられたかどうかを決定する。アドレスが一致する場合、バス・マスターは、ウェイト・レジスター４３０に記憶された待ち時間をライン４１１を介して読み出し、待ち時間に基づいてある時間待つ。
【００４２】
ステップ４５７では、このバス・マスターは、ウェイト・レジスター４３０に記憶された待ち時間に基づいてある時間待つ。前述のように、この時間は、データ・トランザクションをＰＣカード装置３２０で完了する際に必要とされる待ち時間の量に一致する。
【００４３】
ステップ４５８では、待ち時間の終了後、バス・マスターは、バスのために再調停し、首尾よくトランザクションを完了する高い見込みを有する。待ち時間によって左右される時間量待つことによって、バス・マスターは、プロセッサー・ローカルバス３１０を待ち状態あるいはむだにされたアクセスの試みと結合させることを避ける。
【００４４】
次に、図５Ａを参照すると、本発明の第３の実施形態によるＰＣＭＣＩＡバスシステム５００の図は示される。図５Ａに示されるように、システム５００は、ＰＣＭＣＩＡバス３１５を含み、このＰＣＭＣＩＡバス３１５は、ＰＣＭＣＩＡ装置３２０をＨＢＡ５０４に結合する。このＨＢＡ５０４はプロセッサー・ローカルバス３１０に結合される。第１のバス・マスター５０１および第２のバス・マスター５０２はプロセッサー・ローカルバス３１０にも結合される。本実施形態では、アービター５４０は、それぞれのリクエスト許可ライン５４１〜５４２および５４３〜５４４を介してバス・マスター５０１および５０２に結合される。アービター５４０はウェイト・レジスター５３０にも結合される。
【００４５】
図５Ａに示されるように、システム５００のコンポーネント３１０、３１５、３１６、および３２０は、図３Ａのシステム３００の検討で記載されているように機能を果たす。本実施形態では、アドレス・コンパレーター３４０は必要ない。さらに、本実施形態では、ウェイト・レジスター５３０は、図４Ａのシステム４００におけるような各バス・マスターとは対照的に（ライン５１１を介して）ＰＣＭＣＩＡ装置３２０からその中に記憶された入力遅延をアービター５４０に結合するように構成される。ウェイト・レジスター５３０のこの構成によって、アービター５４２は、データ・トランザクションの完了のためにＰＣＭＣＩＡ装置３２０内のデータの有用性に基づいてプロセッサー・ローカルバス３１０へのアクセスを制御できる。待ち時間は、システム３００およびシステム４００の検討で示されたようにウェイト・レジスター５３０内に記憶される。この待ち時間は、アービター５４０によって使用され、何時バス・マスターがプロセッサー・ローカルバス３１０の制御を許可されるかを制御し、予め試みられたデータ・トランザクションを完了する。
【００４６】
本実施形態では、アービター５４０は、バス・マスターの「番号」（例えば、バス・マスター５０１、５０２等）およびウェイト・レジスター５３０内に記憶された待ち時間を使用し、何時バス・マスター５０１〜５０２の中の１つが例えば、ＰＣＭＣＩＡ装置３２０へのその後のアクセスを試みるかを決定する。例えば、アービター５４０は、どのマスターがＰＣＭＣＩＡバス３１５上の装置（例えば、装置３２０）への前のアクセス中に最後のリトライをされたかを検出するためにプロセッサー・ローカルバス３１０に結合された各マスターのマスター番号を監視する。アービター５４０は、ウェイト・レジスター５３０に記憶された待ち時間に対応するこのような時間が経過するまで、プロセッサー・ローカルバス３１０へのアクセスをその後否定する（例えば、バス３１０を要求するバス・マスターに与えない）。したがって、本実施形態では、アービター５４０は、プロセッサー・ローカルバス３１０が効率的に利用されることを保証する責任を負う。
【００４７】
したがって、このように上記実施形態（例えば、システム３００、４００、および５００）の各々は、プロセッサー・ローカルバス３１０のスループットを指数関数的に増加させる。上記実施形態の各々は、リトライされたデータ・トランザクションに関連した不必要なサイクルによりスイッチング動作を減少させ、それによって電力を減少させる。上記実施形態の各々は、ＰＣカード装置がプロセッサー・ローカルバスを通してバスマスター（例えば、マイクロプロセッサー）と直接インタフエースする場合、よくあることだが、比較的遅い装置の場合、特に有用である。
【００４８】
次に図５Ｂを関して、本発明の一実施形態による処理５５０のフローチャートが示される。処理５５０は、システム５００上で実行されるような通信処理の動作ステップを示し、ウェイト・レジスター４３０に記憶された遅延入力は、プロセッサー・ローカルバス３１０へのアクセスを制御するアービターによって使用され、それによってその後のアクセスのタイミングを制御し、独占を最少する。
【００４９】
処理５５０は、ＰＣＭＣＩＡ装置３２０がソケット３１６に挿入されるステップ５５１で開始する。本実施形態では、ＰＣＭＣＩＡ装置３２０は「１６ビット」ＰＣカード装置である。挿入の際に、ＰＣＭＣＩＡ装置３２０のための装置ドライバは、自動的にロードされ、装置３２０は動作のために自動的に構成される。
【００５０】
ステップ５５２では、装置ドライバは、特定ＰＣカードのための待ち時間を表す遅延入力を有するウェイト・レジスター５３０を自動的にプログラムする。前述されたように、ＰＣカード３２０で実現された種類の装置（例えば、電話モデム、フラッシュメモリ等）に応じて、ＰＣカードは、所定量のデータ転送待ち時間を有する。この遅延入力はこの特定の待ち時間を表す。
【００５１】
ステップ５５３では、ＰＣカード３２０は、ＨＢＡ５０４を介してバス・マスター５０１〜５０２の中の１つによってアクセスされる。ＨＢＡ５０４は、プロセッサー・ローカルバス３１０およびＰＣＭＣＩＡバス３１５上の装置間のブリッジの役目を果たす。
【００５２】
ステップ５５４では、ＰＣカード３２０に実装された特定の種類の装置に応じて、ＨＢＡ５０４はリトライを出すかあるいは出さないかのいずれかである。データ・トランザクションが書き込みトランザクションであり、書き込みデータが後に転送するためにＨＢＡ５０４に「通知」できる場合のようなデータが直ちに利用可能である場合、リトライは、出されなく、処理５５０は、トランザクションが完了されるステップ５５６に直接進む。データ・トランザクションが、直ちに実行できないようなものである（例えば、読み出しトランザクション）場合、処理５５０はステップ５５５に進む。
【００５３】
ステップ５５６では、アービター５４０は、マスターがＰＣカード３２０への前のアクセス中どのマスターが最後にリトライされたかを検出するためにプロセッサー・ローカルバス３１０に結合された各マスターのマスター番号を監視し、ウェイト・レジスター５３０に記憶された遅延入力を読み出す。アービター５４０は、この情報を使用し、その後のトランザクション（前のトランザクションはステップ５５５でリトライを受け取った）が同じＰＣカード装置３２０に向けられたかどうかを決定する。前述されるように、アービター５４０は、ライン５１１を介してウェイト・レジスター４３０に記憶された待ち時間を読み出し、プロセッサー・ローカルバス３１０を要求バス・マスターに与える前に待ち時間に基づいてある時間待つ。
【００５４】
ステップ５５７では、待ち時間の終了後、バス・マスターは、プロセッサー・ローカルバス３１０の制御を許可され、首尾よくトランザクションを完了する。待ち時間によって左右される時間量待つことによって、アービターは、いかなる１つのバス・マスターもプロセッサー・ローカルバス３１０を待ち状態あるいはむだにされたアクセスの試みに従事させることを防止する。
【００５５】
したがって、本発明は、１６ビットＰＣＭＣＩＡホスト・バス・アダプタに直接インタフェースするホスト・バスを最適化する方法およびシステムである。本発明のシステムは、組み込みマイクロプロセッサーＡＳＩＣのプロセッサー・ローカルバス上のより速い装置がＰＣＭＣＩＡバス上のより遅いＰＣカード装置へのアクセスを連続的に試みる場合に生じるローカルバス独占問題を最少にする方法およびシステムを提供する。本発明のシステムは、付加的スイッチング動作あるいは待ち時間をローカルバスの動作に付加しないでローカルバス独占問題を最少にする。さらに、本発明のシステムは、組み込みマイクロプロセッサーに利用される利用可能なローカルバス・データ転送バンド幅を著しく増加させる。
【００５６】
本発明の特定の実施形態の前述の説明は、例証および説明の目的のために示される。この実施形態は、完全であるかあるいは本発明を開示された正確な形式に限定することを目的としないで、明らかに多数の修正および変更は上記の教示に照らして可能である。この実施形態は、本発明の原理および本発明の実際の用途を一番最適に説明するために選択され、説明され、それによって当業者は、本発明および熟考された特定の使用に適しているようないろいろの修正を有するいろいろの実施形態を最適に利用できる。本発明の範囲はそれに添付された特許請求の範囲およびこの特許請求の範囲の均等物によって規定されるべきことが意図される。
【図面の簡単な説明】
本明細書の一部に組み込まれ、本明細書の一部を形成する添付図面は、本発明の実施形態を示し、説明とともに本発明の原理を説明するのに役立つ。
【図１】
典型的な従来技術のＰＣＭＣＩＡバスアーキテクチャを示す。
【図２】
典型的な従来技術の組み込みＰＣＭＣＩＡバス・システム・アーキテクチャを示す。
【図３Ａ】
本発明の一実施形態によるＰＣＭＣＩＡバスシステムを示す。
【図３Ｂ】
本発明の一実施形態による処理のステップのフローチャートを示す。
【図４Ａ】
本発明の第２の実施形態によるＰＣＭＣＩＡバス・システムを示す。
【図４Ｂ】
本発明の第２の実施形態による処理のステップのフローチャートを示す。
【図５Ａ】
本発明の第３の実施形態によるＰＣＭＣＩＡバス・システムを示す。
【図５Ｂ】
本発明の第３の実施形態による処理のステップのフローチャートを示す。
【図１】
2004500656.tif 000003
【図２】
2004500656.tif 000004
【図３Ａ】
2004500656.tif 000005
【図３Ｂ】
2004500656.tif 000006
【図４Ａ】
2004500656.tif 000007
【図４Ｂ】
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【図５Ａ】
2004500656.tif 000009
【図５Ｂ】
2004500656.tif 000010
【国際公開パンフレット】
2004500656.tif 000011
2004500656.tif 000012
2004500656.tif 000013
2004500656.tif 000014
2004500656.tif 000015
2004500656.tif 000016
2004500656.tif 000017
2004500656.tif 000018
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2004500656.tif 000020
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2004500656.tif 000045
2004500656.tif 000046
【国際公開パンフレット（コレクトバージョン）】
2004500656.tif 000047
【国際調査報告】
2004500656.tif 000048
2004500656.tif 000049