(57)【要約】復調信号中のビットを検出する可変ビットスライサを備える受信機が、復調されたビットレート信号を導出する復調器（１４）と、各々が選択的に調整可能な複数の閾値を記憶する手段（３６）と、現ビット（Ｂｎ）に先行して受信されたＮビットの系列（Ｂｎ−１、Ｂｎ−２；Ｎは少なくとも２）に応答して現ビット信号（Ｓｎ）と比較する閾値を選択する手段（２８、３８）と、上記現ビットを用いて該選択された閾値を更新する手段（３８、４０）とを有している。ｄｃオフセットを補正する方法も開示されている（図７、図示略）。
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【特許請求の範囲】
【請求項１】
信号の値を決定する方法において、復調されたビットストリームにおけるＮ個の先に検出されたビット（Ｎは少なくとも２）が、複数の閾値のうちの、ビットスライサにおいて現復調ビットが比較されるべきであり且つ該現復調ビットを用いて更新されるべき１つを選択するために使用されることを特徴とする方法。
【請求項２】
請求項１に記載の方法において、複数の閾値を有すると共に、これら閾値の各々に関連するＰ個（Ｐは少なくとも２）の平均推定器を有し、前記閾値のうちの選択されたものに対して、前記関連するＰ個の平均推定器の平均値を求めると共に、その結果を前記閾値のうちの現在選択されている閾値として使用することを特徴とする方法。
【請求項３】
請求項１又は請求項２に記載の方法において、前記復調されたビットストリームを少なくとも２ビット期間にわたり間欠的に積分し、その結果を前記選択された閾値と比較すると共に、前記結果を該選択された閾値を更新するために使用することを特徴とする方法。
【請求項４】
請求項３に記載の方法において、前記復調されたビットストリームを係数Ｍでオーバーサンプリングし、ここでＭは２０程度の整数であり、前記少なくとも２つのビット期間の各々におけるＭ／２サンプルの近傍において少なくとも１つのサンプルを間欠的に積分して、前記閾値のうちの選択されたものと比較されるべき前記復調された信号を発生することを特徴とする方法。
【請求項５】
請求項３に記載の方法において、より最近のビット期間から少なくとも２つのサンプルを選択すると共に、該ビット期間に先行するビット期間から少なくとも１つのサンプルを選択することを特徴とする方法。
【請求項６】
請求項３に記載の方法において、前記復調されたビットストリームをオーバーサンプリングし、これらサンプルに重み付けし、該重み付けされたサンプルを積分して前記閾値のうちの前記選択されたものと比較されるべき前記復調された信号を発生することを特徴とする方法。
【請求項７】
請求項１に記載の方法において、複数のプリセット用デフォルト閾値の１つを、前記ビットスライサにより決定された前記Ｎ個の先に検出されたビット及び最新の検出されたビットにより形成されるビット系列に基づいて選択し、少なくとも２ビット期間にわたり積分された復調信号を求め、該復調信号を前記選択されたプリセット用デフォルト閾値から減算してｄｃオフセット推定値を生成し、この現ｄｃオフセット推定値と複数の先行するｄｃオフセット推定値とから平均ｄｃオフセット推定値を導出し、該平均ｄｃオフセット推定値を選択された閾値と合成し、該合成された信号を前記ビットスライサの閾値入力端に供給することを特徴とする方法。
【請求項８】
請求項７に記載の方法において、前記選択された閾値を更新する前に、前記ｄｃオフセット推定値を前記復調信号から減算することを特徴とする方法。
【請求項９】
請求項７又は請求項８に記載の方法において、前記平均ｄｃオフセット推定値のドリフトに対する応答性を調整することを特徴とする方法。
【請求項１０】
可変閾ビットスライサを備える受信機においてｄｃオフセット補償を実行する方法において、複数のプリセット用デフォルトのｎビット値の１つを、前記ビットスライサにより決定された最新の及び（ｎ−１）個の早期のビットにより形成されるビット系列に基づいて選択し、少なくとも２ビット期間にわたり積分された復調信号を求め、該復調信号を前記選択されたプリセット用デフォルト値から減算してｄｃオフセット推定値を生成し、この現ｄｃオフセット推定値と複数の先行するｄｃオフセット推定値とから平均ｄｃオフセット推定値を導出し、該平均ｄｃオフセット推定値を用いて、復調信号の値を決定する際のｄｃオフセットの影響を除去することを特徴とする方法。
【請求項１１】
請求項１０に記載の方法において、前記平均ｄｃオフセット推定値は選択された閾値と合成され、該合成された信号が前記ビットスライサの閾値入力端に供給されることを特徴とする方法。
【請求項１２】
請求項１０又は請求項１１に記載の方法において、前記平均ｄｃオフセット推定値のドリフトに対する応答性を調整することを特徴とする方法。
【請求項１３】
可変閾スライサを備える受信機において、復調されたビットレート信号を導出する手段と、各々が選択的に調整可能な複数の閾値を記憶する手段と、現ビットと比較すると共に調整するための閾値を該現ビットに先行して受信されたＮビット（Ｎは少なくとも２）の系列に応答して選択する手段と、前記現ビットを使用して前記選択された閾値を更新する手段とを有することを特徴とする受信機。
【請求項１４】
請求項１３に記載の受信機において、前記復調されたビットレート信号を導出する手段が、該復調された信号を所定数のビットレート期間にわたり積分すると共に、その結果を前記ビットスライサと前記選択された閾値を更新する手段とに供給する非連続積分及び制動段を含んでいることを特徴とする受信機。
【請求項１５】
請求項１３に記載の受信機において、前記復調されたビットストリームを係数Ｍ（Ｍは２０程度の整数）でオーバーサンプリングする手段と、前記所定数のビットレート期間のうちの少なくとも２つの期間の各々におけるＭ／２サンプルの近傍において少なくとも１つのサンプルを間欠的に積分して、前記閾値のうちの選択されたものと比較されるべき前記復調された信号を発生する手段とを有することを特徴とする受信機。
【請求項１６】
請求項１３に記載の受信機において、前記復調されたビットストリームをオーバーサンプリングする手段と、前記得られたサンプルに重み付けする手段と、該重み付けされたサンプルを積分して前記閾値のうちの前記選択されたものと比較されるべき前記復調された信号を発生する手段とを有することを特徴とする受信機。
【請求項１７】
請求項１３に記載の受信機において、複数のプリセット用デフォルト閾値の１つを、前記ビットスライサにより決定された前記Ｎ個の先に検出されたビット及び最新の検出されたビットにより形成されるビット系列に基づいて選択する手段と、少なくとも２ビット期間にわたり積分された復調信号を得る手段と、該復調信号を前記選択されたプリセット用デフォルト閾値から減算してｄｃオフセット推定値を生成する手段と、この現ｄｃオフセット推定値と複数の先行するｄｃオフセット推定値とから平均ｄｃオフセット推定値を導出する手段と、該平均ｄｃオフセット推定値を選択された閾値と合成すると共に該合成された信号を前記ビットスライサの閾値入力端に供給する手段とを有することを特徴とする受信機。
【請求項１８】
請求項１７に記載の受信機において、前記平均ｄｃオフセット推定値のドリフトに対する応答性を調整する手段を有していることを特徴とする受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変閾スライサ段を備える受信機及び該スライサ段の閾レベルを更新する方法に関する。本発明は、専らではないが、特にはＤＥＣＴ及びブルートゥース伝送に使用されるＧＦＳＫのような多レベル変調ＦＳＫ方法への用途を有する。
【０００２】
【従来の技術】
米国特許第５，６７０，９５１号明細書は、信号電圧をデジタル値に変換するアナログ／デジタル変換器と、上記デジタル値を追跡して当該信号の高及び低電圧に関連した山及び谷値を決定する山部及び谷部カウンタとを有するシンボル検出器を備えるような４レベル周波数変調受信機を開示している。計算回路が、上記山及び谷値に基づいて上側、下側及び中間閾値を計算する。デコーダは、これら上側、下側及び中間閾値に従ってデータシンボルを発生する。
【０００３】
米国特許第５，８２５，２４３号明細書は、多レベル信号を復調する方法及び装置を開示しており、これらにおいて、入力された多レベル振幅変調アナログ信号はアナログ／デジタル変換器（ＡＤＣ）を用いてデジタル信号に変換される。閾発生器が、複数の閾レベルを上記デジタル信号に基づいて算出する。復調器は、上記デジタル信号を複数の閾レベルに従って該デジタル信号のレベルに応じた信号へ復調する。更に詳細には、８つの最大値と８つの最小値とが記憶され、各々の平均が決定され、平均の最大及び最小値を用いて、３つの閾値が差分、除算及び減算を含む算術演算により決定される。
【０００４】
これらの先行する特許明細書は、シンボル検出器の閾レベルを、受信信号の高い及び低い（即ち、山及び谷の）値を追跡し、これらの値を算術的に操作して高、低及び中間閾値を決定することに基づいて調整する方法を開示している。しかしながら、このようにして閾値を決定することが、最適なシンボル検出を与えることにならないような状況が存在する。これは、ピークのズレが低変調指数の過度なフィルタ処理により妥協されたＧＦＳＫ（Ｇａｕｓｓｉａｎ Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙ）変調データを復調する場合に発生し得る。復調されたデータのアイ図はＩＳＩ（シンボル間干渉）により影響され、アイを閉じさせる。低変調指数も、アイ図に悪く影響する。アイ図が減少すると、如何なる所与のＳＮＲ（信号対雑音比）におけるＢＥＲ（ビットエラー率）も上昇するであろう。これの結果は、閾値が最適でないためにシンボル検出の間にエラーが発生し得るということである。
【０００５】
【発明が解決しようとする課題】
本発明の一つの目的は、当該信号の変調特性に関係するアイ図のアイ開口を開げることにある。
【０００６】
【課題を解決するための手段】
本発明の一態様によれば、信号の値を決定する方法であって、復調されたビットストリームの先に検出されたＮ個のビット（Ｎは少なくとも２）が、複数の閾値のうちの、ビットスライサにおいて現復調ビットが比較されるべきであり且つ該現復調ビットを用いて更新されるべき１つを選択するために使用されるような方法が提供される。
【０００７】
本発明の他の態様によれば、可変閾スライサを備える受信機であって、復調されたビットレート信号を導出する手段と、各々が選択的に調整可能な複数の閾値を記憶する手段と、現ビットと比較すると共に調整するための閾値を該現ビットに先行して受信されたＮビット（Ｎは少なくとも２）の系列に応答して選択する手段と、前記現ビットを使用して前記選択された閾値を更新する手段とを有するような受信機が提供される。
【０００８】
本発明による前記方法によれば、前記可変閾スライサにおいて使用される閾レベルの各々は独立に調整可能となる。また、復調信号を複数の閾と比較することが可能であることにより、ＩＳＩも補償される。
【０００９】
また、本発明の更なる態様によれば、可変閾ビットスライサを備える受信機においてｄｃオフセット補償を実行する方法であって、複数のプリセット用デフォルトのｎビット値の１つを、前記ビットスライサにより決定された最新の及び（ｎ−１）個の早期のビットにより形成されるビット系列に基づいて選択し、少なくとも２ビット期間にわたり積分された復調信号を求め、該復調信号を前記選択されたプリセット用デフォルト値から減算してｄｃオフセット推定値を生成し、この現ｄｃオフセット推定値と複数の先行するｄｃオフセット推定値とから平均ｄｃオフセット推定値を導出し、該平均ｄｃオフセット推定値を用いて、復調信号の値を決定する際のｄｃオフセットの影響を除去するような方法が提供される。
【００１０】
【発明の実施の形態】
以下、本発明を、添付図面を参照して例示として説明する。尚、図面において同一の符号は対応する特徴を示すために使用されている。
【００１１】
図１に示すＧＦＳＫ受信機は、アンテナ１２に結合された入力端と復調器１４に結合された出力端とを備えるｒｆフロントエンド１０を有し、上記復調器は当該受信機のアーキテクチャに応じてデジタル又はアナログとすることができる。ＤＥＣＴの場合は５７６ｋＨｚの（図示の如く）及びブルートゥースの場合は５００ｋＨｚの帯域幅を持つガウスデータフィルタ１６が、復調器１４の出力端に結合されている。積分及び制動（ダンプ）段１８が、データフィルタ１６の出力端と可変閾スライサ２０の入力端とに結合され、上記スライサは検出されたビット用の出力端３４を有している。
【００１２】
可変閾スライサ２０はスライサ即ち比較器２２を有し、該スライサは、前記段１８からの信号Ｓｎ用の第１入力端２４と、位置Ｐ１ないしＰ４を有する４位置スイッチとして構成された閾レベル選択器２８により選択される４つの閾レベルのうちの１つのための第２入力端２６とを有している。スライサ２２の出力端は２つの直列接続された１ビット遅延段３０、３２に結合され、後者の出力端３３は前記出力端子３４に接続されている。スライサ２２の出力端上のビットＢｎは現ビットを表す一方、出力端３１及び３３上のビットＢｎ−１及びＢｎ−２は１ビット期間及び２ビット期間遅延された２つの直前のビットを各々表す。これら２つの直前ビットＢｎ−１、Ｂｎ−２の値は、スライサ２２の入力端２６に印加されるべき特定の閾レベルＴｎを選択するために使用される。下記の真理値表は、Ｂｎ−１、Ｂｎ−２の二進値がレベル選択器２８の位置をどの様に決定するかを示している。
【００１３】
【表１】
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【００１４】
このように、現ビットに先行する上記２つのビットの値が現在の閾レベルを決定する。
【００１５】
閾レベルの値は、閾推定段３６により供給される。該段３６は、説明の便宜上、位置Ｐ１ないしＰ４を有するような４位置閾選択スイッチ３８を備え、これら位置は上記選択器２８の閾位置と対応している。スイッチ３８への入力信号は、積分及び制動段１８からの信号Ｓｎを有している。ノイズの影響を低減するために１０００ビット程度又はそれ以上の時定数を持つ長時定数積分器４０ないし４３が、段３６及び２８の位置Ｐ１−Ｐ１、Ｐ２−Ｐ２、Ｐ３−Ｐ３及びＰ４−Ｐ４の各々の間に接続されている。スイッチ３８により決定される位置も、ビットＢｎ−２及びＢｎ−１の値により選択される。このように、スライサ２２の入力端２６に供給される閾レベルは、信号Ｓｎにより更新されているレベルでもある。
【００１６】
可変閾スライサ２０は、出力電力スペクトルが隣接するチャンネルへの放射を抑圧するために帯域制限されるような、ＧＦＳＫの如きデジタル変調技術の特徴に対抗することを意図している。低変調指数及び狭帯域前置変調フィルタ処理の使用による周波数偏差の結果としての制限は、重大なＩＳＩを生じさせ得、斯かるＩＳＩに対しては、弁別器検波のような非コヒーレント復調技術は特に耐性がない。ＤＥＣＴ及びブルートゥースの場合、両者は０．５に等しいＢＴ（帯域幅−ビット周期）を有し、０．２８なる最小の指定された変調指数ｍにおけるブルートゥースは最も厳しいＩＳＩを有する。
【００１７】
ＩＳＩは、現ビットＢｎが隣接ビットにより影響されるようにする。０．５なるＢＴを持つＧＭＳＫ変調の場合、先行ビットＢｎ−１が支配的であり、Ｂｎ−２は幾らかの影響を有し、Ｂｎ−３は非常に僅かな影響しか有さない。各ビット判定に関し、先行する系列のビットに起因するＩＳＩの正味の影響が正のバイアスを生じさせる場合は正となり、負のバイアスが存在する場合は負となるようなスライサ閾が選択される。図１においては、充分な分解能で以って閾を選択するのに、最後の２つの先行するビットＢｎ−１及びＢｎ−２のみが必要とされる。スライサ２０は、最後の２つの検出されたビットが１１、０１、１０又は００であったかに従って閾を選択する。このように、各ビット判定は４つの閾のうちの１つの選択しか必要としない。
【００１８】
デジタル復調器１４の出力は時間離散的波形であり、振幅がＧＦＳＫ変調されたデータを表す。実際には、復調された信号はデータレートの例えば２０倍でサンプリングされ、各ビットはＩＳＩにより隣接するビットに広げられる。この情報を解析するために、最新のビットにより生じされられたものにより支配される位相の変化の推定値を生成するような積分関数が使用される。積分及び制動段１８は保持機能を有し、これにより、積分器の出力は２ビット期間の終了時に保持されると共に、次いでリセットされる。図２は復調されたＧＭＳＫ信号のアイ図を示す一方、図３は、この信号を積分すると共に２ビット（４０サンプル）毎にリセットされるような積分器の出力を示している。
【００１９】
図２に示すアイパターンは、ｍ＝０．３５のブルートゥース受信機モデルを用いて理想的な無雑音シミュレーションにより生成された。図３に示す積分された波形がマーク−スペース・シーケンスに依存した限られた数の経路に従っていることが分かる。現ビットＢｎにより及び益々少ない量だけ先行の３つのビットＢｎ−１、Ｂｎ−２、Ｂｎ−３により規定されるような１６個の曲線が存在する。１６個のレベルの僅かなぼやけは、更に早いビットの結果である。先行する２つのビットＢｎ−１及びＢｎ−２が共に１であった場合に辿る経路は、１１１１、０１１１、１１１０及び０１１０の符号が付された破線により示されている。ビット判定を実行し、現ビットＢｎを推定するために、積分され且つ保持された値は、先行する２つの検出されたビットに依存して選択された閾と比較される。ビットＢｎ−１及びＢｎ−２が共に１であった場合に対する最適な判定閾値は、当該特定のビット系列に対して発生し得る４つの積分され且つ保持された値の中間（平均）である。これは、この閾値においては、マーク及びスペースの間の信号経路の距離が等しく、マーク及びスペースの何れに向かってもバイアスが存在しないからである。実際には、この技術は、図２における網状陰影の付された面積Ａ、Ｂ、Ｃに比例した量によりノイズマージンを最大化することに等しい。他の３つの判定閾値も、４つの適切なレベルを平均することにより同様に推定することができる。ビット判定はビット毎に必要とされるので、実用的実施例においては、各々が交互のビットの後にリセットされるような、２つの２ビット積分及び保持フィルタ機能が必要である。
【００２０】
可変閾スライサ２０は、当該信号を長時定数フィルタ（積分器）を用いて処理する。これは、信号をデータレートで単にサンプリングする、もっと一般的な方法よりも良好な方法を用いて信号を収集する助けとなる。該積分器は厳しいノイズ低減メカニズムももたらす。上記積分器の出力は最新の２つのビットに起因する周波数の変化により支配されるので、該積分器は実効的にシンボル間干渉を誇張している。結果として、積分及び保持部の出力が単一の近零閾値と比較されるとしたら（零閾スライサにおけるように）、一層多くのビットエラーが存在するであろう。しかしながら、積分及び保持部の出力は実際には複数の非零閾値とＩＳＩを補償するような態様で比較されるので、全体として性能の改善が存在する。
【００２１】
図４は、可変閾スライサ２０を備える受信機の一層詳細な実施例を図示し、該スライサは、推定されるべき閾値を選択するために、閾値Ｌ１１、Ｌ０１、Ｌ１０及びＬ００を現ビットＢｎ並びに３つの先行するビットＢｎ−１、Ｂｎ−２及びＢｎ−３を用いて決定する。
【００２２】
図１と比較して、積分及び制動段１８は２つの交互にリセットされる積分及び制動段１８Ａ、１８Ｂを有するが、これら段はビット周期毎に信号を供給することができ、該信号は２つの先行するビット期間にわたるデジタル信号値に基づくものである。スイッチ４０はビット周期毎に切り換えられて、上記段１８Ａ、１８Ｂの出力端をスライサ２２の入力端２４に交互に接続する。
【００２３】
マスタクロック４２は、ビットレートの倍数となるような周波数を持つクロック信号を供給する。該クロック信号の復調器１４の出力とのタイミング同期は、同期段４４において実行される。該段４４はビット毎トグル段４６に結合され、該ビット毎トグル段はスイッチ４０に結合された第１出力端４８と２ビット毎リセット段５２に結合された第２出力端５０とを有している。該段５２は、第１に積分及び制動段１８Ａのリセット入力端に結合され、第２に出力端が積分及び制動段１８Ｂのリセット入力端に結合された１ビット遅延段５４に結合されている。該遅延段５４を設けたことにより、段１８Ａ及び１８Ｂがビット周期毎に交互にリセットされることが可能になる。
【００２４】
可変閾スライサ２０は、或る点では図１に示したものと類似している。しかしながら、選択される閾値を最も最近の及びそれに先行する３つのビット値Ｂｎ、Ｂｎ−１、Ｂｎ−２及びＢｎ−３の平均に基づいて推定するために、３つの１ビット遅延段３０、３２、５６が前記スライサの出力端２３に直列に接続されている。これら遅延段３０、３２及び５６は、出力端３１、３３及び５７を各々有している。
【００２５】
図１におけるように、現ビットに先行する２つのビットＢｎ−１及びＢｎ−２の値が、スライサ２２の入力端２４に供給される積分及び保持信号と比較されるべき閾値を選択するために使用される。
【００２６】
各ビット判定の後、最新の積分及び保持信号は、全体として符号６０により示す１６個の平均推定器の１つに供給され、その平均値が更新される。関連する平均推定器は、判定段５８により最新のビット判定Ｂｎ並びに３つの先行するビット判定Ｂｎ−１、Ｂｎ−２及びＢｎ−３の値に基づいて選択される。或る期間にわたり、平均推定器６０は１６個の４ビット系列の積分及び保持出力の平均を発生する。これらの１６個のスライド平均手段６０の時定数は、１５００ビット程度と長く、該時定数は雑音が存在しても安定した値を与えると共にキャリア周波数の如何なる遅いドリフトにも適応するように選択される。
【００２７】
４つのスライサ閾値Ｌ１１、Ｌ０１、Ｌ１０及びＬ００は、各々、１６の平均されたレベルのうちの適切な４つの平均である。図４の実施例においては、上記の１６の４ビット系列の各々におけるビットＢｎ−１、Ｂｎ−２の値が、４ビット値の何れが平均されるかを決定する。図４を検討することにより、第１加算段６２が自身の４つの入力を＊１１＊平均推定器から抽出し、第２加算段６４が＊０１＊平均推定器を利用し、同様に、第３及び第４加算段６６及び６８が＊１０＊及び＊００＊平均推定器を各々利用していることが分かるであろう。割る４段７２、７４、７６及び７８は、第１ないし第４加算段６２ないし６８の平均を各々導出し、これら平均を長時定数積分段４０ないし４３に供給する。開始時に、積分段４０ないし４３は入力端８０に印加されるデフォルト閾値で以ってプリロードされる。
【００２８】
図５は、１６の平均されたレベル１１１１ないし００００並びに斯かる平均されたレベルから計算される４つの判定レベル１１、０１、１０及び００のシミュレーションを示している。一例として、閾１１＝（１１１１＋１１１０＋０１１０＋０１１１）／４となる。この図は、閾が変調指数と線形に変化することを示している。
【００２９】
前記段４４（図４）により確立されるタイミング同期は重要である。何故なら、ＢＥＲを最小化するために、精密な積分開始及び終了点が図２に示すアイパターンの開始及び終了と一致するように選択されるのを可能にするからである。実際には、同期は、通常のデータスライサと、プリアンブルの最初のビットに対して作用するデジタルフェーズロックループ技術とを用いて達成される。
【００３０】
図１及び図４に図示する可変閾スライサの同一チャンネル妨害（ｃｏ−ｃｈａｎｎｅｌ ｉｎｔｅｒｆｅｒｅ）性能を向上させるために、上記積分器は間欠的に動作されて、２つのビットの各々の中間のみで信号を積分する必要がある。他のサンプルに関しては、積分器の出力は一定に保持される。２０なるオーバーサンプリング比の場合においては、実験的試験は、最良の同一チャンネル阻止性能は２ビット期間における４０サンプルのうちの１０番目、３０番目及び３１番目のサンプルのみが積分されるサンプルである場合に達成されることを示した。より最近に受信されたビットであるものからの２つのサンプルの選択は、より早いビットに対して当該ビットの味方となる根拠を与える。
【００３１】
サンプルを選択する変形例においては、個別に加重されたサンプルの異なる組合せを使用することができるように、サンプルに０％と１００％との間で重みが付けられる。
【００３２】
図６Ａ、６Ｂ及び６Ｃを参照すると、スケーリングの差は別として、積分器の間欠的動作が、連続的な積分（図６Ｂ）で発生するのと概ね同一の積分及び保持波形（図６Ｃ）を発生することを示すことができる。更に詳細には、図６Ａは当該可変閾スライサへ入力される復調信号を示している。図６Ｂ及び６Ｃにおいて、実線波形は当該積分器からの出力であり、鎖線は各２ビット期間の終了時点で保持された当該積分器の出力を示している。図６Ｂは、２ビットオーバーサンプル波形の全４０サンプルの連続積分に関する一方、図６Ｃはサンプル１０、３０及び３１の間欠的積分に関するものである。
【００３３】
オーバーサンプリング比（ＯＳＲ）と可変閾スライサの性能との間には取り引きが存在する。ＯＳＲ＝２０において同一チャンネル妨害が存在しない場合は、可変閾スライサの性能はサンプルの選択を積分することのみによっては劣化しないが、より低いＯＳＲでは、劣化される。この劣化は、所望且つ同一のチャンネルの信号が一緒にうなると共に高調波を生じ、これが上記所望の信号を更に妨害するように偽信号として戻るようになり得ることによると信じられる。例示として、ＯＳＲを１０から２０に増加させることは、ブルートゥースの場合に同一チャンネル阻止を約２ｄＢ改善することが分かった。積分のためのサンプルの選択は、このパターンに基づいて如何なる値のＯＳＲに対しても選択することができる。
【００３４】
真の復調信号に重畳された変化する且つ不所望なｄｃは、可変閾スライサの性能に悪影響を与える。斯様な不所望なｄｃは、選択されたスライサ閾値のエラーに等しいと考えられる。このことは、送信されるデータのパケットの開始時に大きなキャリアのオフセットが存在すると特別な問題となり得る。何故なら、最適な閾値は何れかのパケットの開始時に選択されたデフォルト値とは相違し得、最適な値が確立されるまで高いＢＥＲを生じさせ得、該高いＢＥＲが全体のパケットを逸しさせかねないからである。
【００３５】
図７は、僅か２個の受信されたビット後に、正確なＤＣ推定値を提供することが可能な受信機の実施例を示している。如何なる雑音も最小のフィルタ処理により除去することができ、これによりｄｃオフセット推定値が急速にドリフトするキャリアに追従するのを可能にする。
【００３６】
簡略化のために、図７のうちの図４を参照して説明した部分は再度説明はしない。
【００３７】
１６個の平均推定器６０に供給される４ビット系列は、読取専用メモリ（ＲＯＭ）１００にも供給され、該ＲＯＭは開始時に上記平均推定器を初期化すべくライン１０１上に１６個のデフォルト値を供給する。２ビット期間にわたり積分された復調信号は減算段１０２、１０４に供給される。上記ＲＯＭにより供給される４ビット値により識別された特定の系列に対するデフォルト値は、減算段１０４において最新の積分され保持された値から減算される。該減算段からの出力は、ｄｃオフセット及び雑音を含む値を有している。このように、単一の積分及び保持値がｄｃオフセット推定値を供給するために使用され、該推定値はビット系列からは全く独立しており、雑音のみにより影響される。最初のｄｃオフセット値は最初の受信データから２ビットのみの後に利用可能となり、雑音の影響を除去するには緩やかなフィルタ処理しか必要とされない。各ビット判定の後に新たな４ビット系列が発生されるから、最新の積分及び保持値がＲＯＭ１００からの適切なデフォルト値から減算段１０４において減算され、ｄｃオフセットの最新の推定値を発生する。ｄｃオフセット推定値のビットレートのストリームは平均化段１０６に供給され、該段は最終の２５ビットにわたる平均ｄｃ推定値を得る。該平均ｄｃ推定値は単極５０ｋＨｚ帯域幅ローパスフィルタ１０８においてフィルタ処理され、雑音が除去されたｄｃオフセット推定値を得る。該ｄｃオフセットは記憶部１１０に保持され、加算段１１４の一方の入力端１１２に供給される。該加算段１１４の第２入力端１１６は閾レベル選択器２８に結合されている。上記ｄｃオフセットは選択された閾値と合成され、その結果がスライサ２２の閾入力端２６に供給される。
【００３８】
記憶部１１０からの上記ｄｃオフセット推定値は減算段１０２へも供給され、該段において上記推定値は前記１６個の平均推定器６０に供給される積分及び保持値から減算される。この減算を実施する実際的効果は、選択される４つの閾値が、上記の変化するｄｃオフセットに影響されず、結果として安定した値に落ち着くような積分及び保持値を用いて推定される点にある。これら４つの閾値はｄｃオフセットとは独立しており、零の周辺で等しく離隔されるであろう。
【００３９】
説明を完全にするために、記憶部１１０に保持されたｄｃオフセット推定値は、他の例として、ＡＦＣループを制御するために使用することもできる。これを実行するために、上記ｄｃオフセット推定値を周波数オフセット推定値に変換するための変換段１１８が設けられ、上記周波数オフセット推定値を、周波数合成器（図示略）を同調させるために使用することができる。
【００４０】
上記ｄｃオフセット推定値はｄｃオフセット補償のために使用することができ、該ｄｃオフセット推定値に従うＡＦＣは当該受信機を経る遅延よりも高速であり、これによりＡＦＣループは何からの形の発振が生じるのを防止する。
【００４１】
図示せぬ変形例においては、記憶部１１０からのｄｃオフセット推定値は積分及び保持信号Ｓｎから減算され、その結果は、ビットスライサ２２の入力端２６に直接印加される選択された閾値と比較されるべき該ビットスライサ２２の入力端２４に供給される。結果として、加算段１１４は必要とされない。ｄｃオフセット推定値が減算された復調信号Ｓｎが、平均推定器６０を更新するために利用可能であれば、減算段１０２は必要とされない。
【００４２】
図７に示すｄｃオフセット推定回路の改善例では、ドリフトの率の推定値が、可変長スライド平均機能の応答性を２００ビットから２５ビットに変化させるために使用される。減算段１０４からの出力は他の平均化段１２０に供給され、該段は２００ビットにわたる平均ｄｃ推定値を得る。この平均ｄｃ推定値は単極５０ｋＨｚ帯域幅ローパスフィルタ１２２でフィルタ処理される。
【００４３】
フィルタ１０８、１２２の出力は切換スイッチ１２４の各極に供給され、該スイッチの出力端は記憶部１１０に結合される。
【００４４】
ドリフト率の推定は、平均化されたｄｃオフセット推定値をフィルタ１０８から緩やかな１ｋＨｚ帯域幅ローパスフィルタ１２６へ通過させると共に、該フィルタの出力を上記ｄｃオフセット推定値から減算段１２８において減算してドリフト率を算出することにより見いだされる。急速な、低い又は零のドリフトの指示は、減算段１２８に結合された段１３０により得られる。該段１３０の出力端１３２は、低／急速ドリフト信号を切換スイッチ１２４に供給する。また、出力端１３４はドリフト／非ドリフト信号を記憶部１１０に供給する。
【００４５】
動作時にドリフト率が非常に低いか一定であり、且つ、該ドリフト率が或る選択された雑音閾値より低い場合、４つの閾値に加算されるｄｃオフセット推定値は一定に保持される。このことは、無雑音信号が閾値に加算されることを保証する。しかしながら、ドリフトが急速であると見なされる場合、ｄｃオフセット推定値は平均化段１０６を用いて２５ビットにわたり平均化することにより決定される。代わりに、ドリフトが低いと見なされる場合、ｄｃオフセット推定値は平均化手段１２０を用いて２００ビットにわたり平均化することにより決定される。段１３０によりなされる判定は、切換スイッチ１２４の動作を制御する。
【００４６】
図７に示す構成は、ｄｃオフセット推定値が急速なドリフトに応答するが、該ドリフトが小さい場合に正確且つ無雑音であることを保証する。
【００４７】
尚、本明細書において単数形の要素は複数の斯かる要素の存在を排除するものではない。更に、“有する”なる文言は記載されたもの以外の他の要素又はステップの存在を排除するものではない。
【００４８】
本明細書を読むことにより、当業者にとっては他の変形例が明らかとなるであろう。斯様な変形例は、可変閾スライサを備える受信機及びその部品の設計、製造及び使用において既知であり、且つ、ここで述べた特徴の代わりに又は斯かる特徴に加えて使用することが可能な他の特徴を含むことができる。
【図面の簡単な説明】
【図１】
図１は、本発明に従い製作された可変閾スライサを備えるＧＦＳＫ受信機の簡略化されたブロック図である。
【図２】
図２は、復調ＧＦＳＫ信号のシミュレーションされたアイ図である。
【図３】
図３は、本発明に従い作製された可変閾スライサの積分器からのシミュレーションされた出力を示す。
【図４】
図４は、４つの閾レベルの各々が４つの平均推定器の平均により決定されるような可変閾スライサを備える受信機のブロック図である。
【図５】
図５は、シミュレーションされた可変閾スライサの閾値を変調指数ｍの関数として示すグラフである。
【図６Ａ】
図６Ａは、可変閾スライサへ入力される復調信号を示すグラフである。
【図６Ｂ】
図６Ｂは、連続した積分器の出力を示すグラフである。
【図６Ｃ】
図６Ｃは、間欠的な積分器出力を示すグラフである。
【図７】
図７は、復調信号出力上に重畳されたＤＣオフセットを即座に推定するように構成された可変閾スライサを備える受信機のブロック図である。
【図１】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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