(57)【要約】（「ＤＲＡＭ」）（４０）をリフレッシュする方法およびシステムは、複数のバンクのそれぞれ毎にメモリのペアを含む。ＤＲＡＭ（４０）は、通常のアドレシング回路部と、データパス回路部と、ＤＲＡＭ（４０）がキャッシュメモリ（２３６）としてＳＲＡＭの代わりに用いられ得るには十分にリフレッシュを隠す態様でアレイをリフレッシュするリフレッシュコントローラ（７０）とを含む。それぞれのバンクのアレイの１つのみが一定の時間にリフレッシュされるので、リフレッシュコントローラ（７０）は、リフレッシュされていないアレイにデータを書き込むことを可能にし得る。【選択図】図３
2004507856.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの第１アレイと、
該メモリセルの第２アレイと、
アドレスを受信するように調整され、該アドレスに対応する該第１および第２アレイの位置にアクセスするように構造化されているアドレス回路と、
データ端末と該第１および第２アレイとの間でデータを接続するように構造化されたデータパス回路と、
該第１および第２アレイにアクセスするために、メモリコマンドを受信するように調整され、該メモリコマンドに対応する制御信号を生成するように構造化されている制御回路と、
を含み、
該制御回路と該第１および第２アレイとに接続されたリフレッシュ回路であって、該リフレッシュ回路は、該第１または第２アレイのいずれかのメモリセルをリフレッシュするように構造化され、該リフレッシュ回路は、書き込みデータを、該第１または第２アレイのいずれかがリフレッシュされているかときに書き込みメモリアクセスに応答して書き込みバッファに一時的に保存させ、該リフレッシュが完了された後にリフレッシュされていたアレイに該書き込みバッファから該書き込みデータを転送するように構造化されている、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。
【請求項２】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１または第２アレイのいずれかがリフレッシュされるか否かを判定することによって該第１セットの制御信号に応答するように構造化され、前記第１および第２アレイの一方がリフレッシュされている場合、データがリフレッシュされていない該第１および第２アレイの他方に書き込まれることを可能にする、請求項１に記載のＤＲＡＭ。
【請求項３】
前記リフレッシュ回路は、書き込みデータを一時的に書き込みバッファに保存し、前記リフレッシュが完了される時点を判定し、次いで、該書き込みバッファからリフレッシュが完了された後にリフレッシュされた前記アレイに書き込みデータを転送するように構造化されている、請求項２に記載のＤＲＡＭ。
【請求項４】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、該第１および第２アレイがリフレッシュされているか否かを判定することによって該第１のセットの制御信号に応答し、該第１および第２アレイのいずれもリフレッシュされていない場合、データを該第１および第２アレイの両方に書き込まれることを可能にするように構造化されている、請求項１に記載のＤＲＡＭ。
【請求項５】
前記制御信号が書き込みメモリアクセスに応答して第１セットの制御信号を生成し、読み出しメモリアクセスに応答して第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１または第２アレイのいずれかがリフレッシュされているか否かを判定することによって該第２セットの制御信号に応答するように構造化され、該第１または第２アレイのいずれかがリフレッシュされている場合、データをリフレッシュされていない該アレイから読み出されることを可能にする、請求項１に記載のＤＲＡＭ。
【請求項６】
前記制御信号が書き込みメモリアクセスに応答して第１セットの制御信号を生成し、読み出しメモリアクセスに応答して第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路が前記アレイのいずれがリフレッシュされているか否かを判定することによって該第２セットの制御信号に応答するように構造化され、該アレイのいずれもリフレッシュされていない場合、データを該アレイの１次アレイから読み出されることを可能にする、請求項１に記載のＤＲＡＭ。
【請求項７】
前記アレイが、複数のアレイ間で周期的に交替するアレイの１次アレイとして用いられる、請求項６に記載のＤＲＡＭ。
【請求項８】
前記第１および第２アレイそれぞれが少なくとも前記アドレスの一部に対応する位置を有する複数のデジタルラインペアを含み、第１アレイの該デジタルラインペアそれぞれが対応する位置を有する該第２アレイのデジタルラインペアに転送回路を介して接続され、前記リフレッシュ回路が該アドレスに対応する該デジタルラインペアの間に該転送回路を開くことによって該アレイに該データを書き込むように構造化されている、請求項１に記載のＤＲＡＭ。
【請求項９】
前記リフレッシュ回路は、前記制御回路と前記第１および第２アレイとに接続されたリフレッシュコントローラを含み、該リフレッシュコントローラは、該第１または第２アレイのいずれかの該メモリセルをリフレッシュするように構造化され、該リフレッシュコントローラは、該第１アレイがリフレッシュされているか否かおよび該第２アレイがリフレッシュされているか否かの関数として該第１および第２アレイのうちの１つへのアクセスを制御するように構造化されている、請求項１に記載のＤＲＡＭ。
【請求項１０】
ＳＤＲＡＭを含む請求項１に記載のＤＲＡＭ。
【請求項１１】
ＲＤＲＡＭを含む請求項１に記載のＤＲＡＭ。
【請求項１２】
ＳＬＤＲＡＭを含む請求項１に記載のＤＲＡＭ。
【請求項１３】
前記第１および第２アレイが、該メモリバンクのそれぞれが該第１および第２アレイの個々の対を含むように複数のメモリバンクのそれぞれに含まれる、請求項１に記載のＤＲＡＭ。
【請求項１４】
前記ＤＲＡＭが半導体ウェハ上に製造され、該離散領域のそれぞれが前記第１および第２アレイの個々の対を含むように前記メモリバンクが、個々の離散領域において該ウェハ上に置かれる、請求項１３に記載のＤＲＡＭ。
【請求項１５】
データを保存する、メモリセルの第１アレイと、
該第１アレイに保存された該データと実質的に同一のデータを含む、メモリセルの第２アレイと、
アドレスを受信し、該アドレスに対応する該第１および第２アレイの位置にアクセスするように構造化されているアドレス回路と、
データ端末と該第１および第２アレイとの間でデータを接続するように構造化されたデータパス回路と、
制御回路と、
該制御回路と該第１および第２アレイとに接続されたリフレッシュ回路であって、該リフレッシュ回路は、該第１アレイまたは第２アレイのいずれかの該メモリセルをリフレッシュするように構造化され、該リフレッシュ回路は、該第２アレイがリフレッシュされているときには該第１アレイにデータを書き込まれることを許可し、該第１アレイがリフレッシュされているときにはデータが該第２アレイに書き込まれることを許可する、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。
【請求項１６】
前記リフレッシュ回路は、前記第１アレイまたは前記第２アレイのいずれかがリフレッシュされているときには書き込みメモリアクセスに応答して、書き込みデータを一時的に書き込みバッファに保存し、前記リフレッシュが完了される時点を判定し、次いで、該書き込みバッファから、該リフレッシュが完了された前記アレイに該データを転送するように構造化されている、請求項１５に記載のＤＲＡＭ。
【請求項１７】
前記リフレッシュ回路は、前記第１および第２アレイのいずれもリフレッシュされていないか否かを判定し、該第１および第２アレイのいずれもリフレッシュされていない場合には、データを該第１および第２アレイの両方に書き込まれることを許可するように構造化されている、請求項１５に記載のＤＲＡＭ。
【請求項１８】
前記リフレッシュ回路は、前記制御回路と前記第１および第２アレイとに接続されたリフレッシュコントローラを含み、該リフレッシュコントローラは、該第１または第２アレイのいずれかの該メモリセルをリフレッシュするように構造化され、該リフレッシュコントローラは、該第２アレイがリフレッシュされているときには該第１アレイにデータを書き込まれることを許可し、該第１アレイがリフレッシュされているときには該第２アレイにデータを書き込まれることを許可するように構造化されている、請求項１５に記載のＤＲＡＭ。
【請求項１９】
ＳＤＲＡＭを含む請求項１５に記載のＤＲＡＭ。
【請求項２０】
前記第１および第２アレイが複数のメモリバンクのそれぞれに含まれ、該メモリバンクのそれぞれが該第１および第２アレイの個々の対を含む、請求項１５に記載のＤＲＡＭ。
【請求項２１】
前記ＤＲＡＭが半導体ウェハ上に製造され、前記メモリバンクが、個々の離散領域の該ウェハ上に置かれ、該離散領域のそれぞれが前記第１および第２アレイの個々の対を含む、請求項２０に記載のＤＲＡＭ。
【請求項２２】
メモリセルの第１および第２アレイを有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）用のリフレッシュ回路であって、
該第１アレイまたは該第２アレイのいずれかの該メモリセルをリフレッシュするように構造化され、該リフレッシュコントラーラは、該第１アレイがリフレッシュされているか否か、および、該第２アレイがリフレッシュされているか否かのいずれの関数として該第１および第２アレイの内の１つへのアクセスを制御するように構造化されている、リフレッシュコントローラと、
該リフレッシュコントローラに接続されたデータ有効レジスタであって、該第１および第２アレイの所定の位置に保存されたデータが有効であるか否かの識別を保持するように構造化されている、データ有効レジスタと、
を含む、リフレッシュ回路。
【請求項２３】
前記リフレッシュコントローラは、前記第１または第２アレイのいずれかがリフレッシュされているか否かを判定することによって書き込みメモリアクセスに応答するように構造化され、該第１および第２アレイの一方がリフレッシュされている場合、データをリフレッシュされていない該第１および第２アレイの他方に書き込まれることを可能にする、請求項２２に記載のリフレッシュ回路。
【請求項２４】
前記リフレッシュコントローラは、データを書き込みバッファに一時的に保存させ、該リフレッシュが完了する時点を判定し、次いで、該書き込みバッファから、該リフレッシュが完了された後にリフレッシュされた該アレイに書き込みデータを転送するように構造化されている、請求項２２に記載のリフレッシュ回路。
【請求項２５】
前記リフレッシュコントローラは、前記第１または第２アレイのいずれかがリフレッシュされているか否かを判定することによって書き込みメモリアクセスに応答し、該第１および第２アレイのいずれもがリフレッシュされていない場合、データを該第１および第２アレイの両方に書き込まれることを可能にする、請求項２２に記載のリフレッシュ回路。
【請求項２６】
前記リフレッシュコントローラが、前記アレイのいずれかがリフレッシュされているか否かを判定することによって読み出しメモリアクセスに応答し、該アレイのいずれかがリフレッシュされている場合、データをリフレッシュされていない該アレイから読み出されることを可能にするように構造化されている、請求項２２に記載のリフレッシュ回路。
【請求項２７】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号を生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記アレイのいずれかがリフレッシュされるか否かを判定することによって該第２セットの制御信号に応答するように構造化され、該アレイのいずれもリフレッシュされていない場合、データを該アレイの１次アレイから読み出されることを可能にする、請求項２６に記載のリフレッシュ回路。
【請求項２８】
前記アレイが複数のアレイ間で周期的に交替するアレイの１次アレイとして用いられる、請求項２７に記載のリフレッシュ回路。
【請求項２９】
前記リフレッシュコントローラは、前記第１または第２アレイのいずれかがリフレッシュされるか否かを判定することによって読み出しメモリアクセスに応答し、該第１または第２アレイのいずれかがリフレッシュされている場合、データをリフレッシュされていない該第１および第２アレイの内の１つから読み出されることを可能にする、請求項２２に記載のリフレッシュ回路。
【請求項３０】
プロセッサバスに接続されたプロセッサと、
該プロセッサバスに接続されたメモリコントローラと、
該メモリコントローラに接続され、該プロセッサによってメモリアクセスを可能にするシステムメモリと、
該プロセッサに接続されたデータ入力デバイスと、
該プロセッサに接続されたデータ出力デバイスと、
該プロセッサバスを介して該プロセッサに接続され、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）であるキャッシュメモリであって、
メモリセルの第１アレイと、
該メモリセルの第２アレイと、
アドレスを受信するように調整され、該アドレスに対応する該第１および第２アレイの位置にアクセスするように構造化されているアドレス回路と、
データ端末と該第１および第２アレイとの間でデータを接続するように構造化されているデータパス回路と、
該第１および第２アレイにアクセスするために、メモリコマンドを受信するように調整され、該メモリコマンドに対応する制御信号を生成するように構造化されている制御回路と、
該制御回路と該第１および第２アレイとに接続されたリフレッシュ回路であって、該リフレッシュ回路は、該第１または第２アレイのいずれかのメモリセルをリフレッシュするように構造化され、該リフレッシュ回路は、書き込みデータを、該第１または第２アレイのいずれかがリフレッシュされているかときに書き込みメモリアクセスに応答して書き込みバッファに一時的に保存させ、該リフレッシュが完了される時点を判定し、該リフレッシュが完了した後にリフレッシュされていたアレイに該書き込みバッファから該書き込みデータを転送するように構造化されている、リフレッシュ回路と、
を含むキャッシュメモリと、
を含むコンピュータシステム。
【請求項３１】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号の第１のセットを生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記アレイのいずれかがリフレッシュされるか否かを判定することによって該第１セットの制御信号に応答し、該第１および第２アレイの一方がリフレッシュされている場合、データをリフレッシュされていない該第１および第２アレイの他方に書き込まれることを可能にするように構造化される、請求項３０に記載のコンピュータシステム。
【請求項３２】
前記リフレッシュ回路は、書き込みデータを一時的に書き込みバッファに保存し、前記リフレッシュが完了される時点を判定し、次いで、該書き込みバッファから該リフレッシュが完了された後にリフレッシュされた該アレイに書き込みデータを転送するように構造化されている、請求項３１に記載のコンピュータシステム。
【請求項３３】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号の第１のセットを生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１または第２アレイのいずれかがリフレッシュされるか否かを判定することによって該第１セットの制御信号に応答し、該第１および第２アレイのいずれもリフレッシュされていない場合、データを該第１および第２アレイの両方に書き込まれることを可能にするように構造化される、請求項３０に記載のコンピュータシステム。
【請求項３４】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号の第１のセットを生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１または第２アレイのいずれかがリフレッシュされるか否かを判定することによって該第２セットの制御信号に応答し、該第１および第２アレイのいずれもリフレッシュされていない場合、データを該アレイの１次アレイに書き込まれることを可能にするように構造化される、請求項３０に記載のコンピュータシステム。
【請求項３５】
前記アレイの１次アレイとして用いられるアレイが複数のアレイ間で周期的に交替する、請求項３４に記載のコンピュータシステム。
【請求項３６】
前記第１および第２アレイそれぞれが少なくとも前記アドレスの一部に対応する位置を有する複数のデジタルラインペアを含み、該第１アレイの該デジタルラインペアそれぞれが対応する位置を有する該第２アレイのデジタルラインペアに転送ゲートを介して接続され、前記リフレッシュ回路が該アドレスに対応する該デジタルラインペアの間に該転送ゲートを開くことによって該アレイに該データを書き込むように構造化されている、請求項３４に記載のコンピュータシステム。
【請求項３７】
前記制御回路は、書き込みメモリアクセスに応答する第１セットの制御信号の第１のセットを生成し、読み出しメモリアクセスに応答する第２セットの制御信号を生成するように構造化され、前記リフレッシュ回路は、前記第１または第２アレイのいずれかがリフレッシュされるか否かを判定することによって該第２セットの制御信号に応答し、該第１および第２アレイのいずれもリフレッシュされていない場合、データを該第１および第２アレイの内の１つから読み出されることを可能にするように構造化される、請求項３０に記載のコンピュータシステム。
【請求項３８】
前記リフレッシュ回路は、前記制御回路と前記第１および第２アレイとに接続されたリフレッシュコントローラを含み、該リフレッシュコントローラは、該第１または第２アレイのいずれかの該メモリセルをリフレッシュするように構造化され、該リフレッシュコントローラは、該第１アレイがリフレッシュされているか否かおよび該第２アレイがリフレッシュされているか否かの関数として該第１および第２アレイのうちの１つへのアクセスを制御するように構造化されている、請求項３０に記載のコンピュータシステム。
【請求項３９】
前記ＤＲＡＭがＳＤＲＡＭを含む、請求項３０に記載のコンピュータシステム。
【請求項４０】
前記ＤＲＡＭがＲＤＲＡＭを含む、請求項３０に記載のコンピュータシステム。
【請求項４１】
前記ＤＲＡＭがＳＬＤＲＡＭを含む、請求項３０に記載のコンピュータシステム。
【請求項４２】
前記第１および第２アレイが、該メモリバンクのそれぞれが該第１および第２アレイの個々の対を含むように複数のメモリバンクのそれぞれに含まれる、請求項３０に記載のコンピュータシステム。
【請求項４３】
前記ＤＲＡＭが半導体ウェハ上に製造され、前記メモリバンクが、該離散領域のそれぞれが前記第１および第２アレイの個々の対を含むように個々の離散領域において該ウェハ上に置かれる、請求項４２に記載のコンピュータシステム。
【請求項４４】
リフレッシュを実質的に隠しながらダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）をリフレッシュする方法であって、該方法は、
メモリセルの第１アレイにデータを保存する工程と
該第１アレイと実質的に同一のサイズを有するメモリセルの第２アレイに、該メモリセルの第１アレイに保存された同一のデータを実質的に保存する工程と、
該第１アレイまたは該第２アレイのいずれかの該メモリセルをリフレッシュする工程と、
該第１アレイがリフレッシュされるか否か、および、該第２アレイがリフレッシュされるか否かのいずれかの関数として、該第１および第２アレイの内の１つにメモリアクセスを可能にする工程と、
を包含する方法。
【請求項４５】
メモリアクセスを前記第１および第２アレイの内の１つにすることを可能にする工程は、
該第１または第２アレイのいずれかがリフレッシュされるか否かを判定する工程と、
該第１および第２アレイの一方がリフレッシュされる場合、データをリフレッシュされていない該第１および第２アレイの他方に書き込まれることを可能にする工程とを包含する、請求項４４に記載の方法。
【請求項４６】
メモリアクセスを前記第１および第２アレイの内の１つに行うことを可能にする工程は、
該第１または第２アレイのいずれかがリフレッシュされるか否かを判定する工程と、
該第１および第２アレイのいずれもリフレッシュされていない場合、データがリフレッシュされていない該第１および第２アレイの両方に書き込まれることを可能にする工程とを包含する、請求項４４に記載の方法。
【請求項４７】
メモリアクセスを前記第１および第２アレイの内の１つにすることを可能にする工程は、
該アレイのいずれかがリフレッシュされるか否かを判定する工程と、
該アレイのいずれかがリフレッシュされる場合、データがリフレッシュされていない該アレイに読み出されることを可能にする工程とを包含する、請求項４４に記載の方法。
【請求項４８】
前記アレイのいずれもリフレッシュされていない場合にデータが読み出されるアレイは該アレイ間で周期的に交替する、請求項４４に記載の方法。
【請求項４９】
メモリアクセスを前記第１および第２アレイの内の１つにすることを可能にする工程は、
該第１または第２アレイのいずれかがリフレッシュされるか否かを判定する工程と、
該第１または第２アレイのいずれかがリフレッシュされる場合、データをリフレッシュされていない該第１および第２アレイの内の１つから読み出されることを可能にする工程とを包含する、請求項４４に記載の方法。
【請求項５０】
リフレッシュを実質的に隠しながらダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）をリフレッシュする方法であって、該方法は、
メモリセルの第１アレイにデータを保存する工程と、
該第１アレイと実質的に同一のサイズを有するメモリセルの第２アレイに、該メモリセルの第１アレイに保存された同一のデータを実質的に保存する工程と、
該第１アレイまたは該第２アレイのいずれかの該メモリセルをリフレッシュするが、該第１アレイまたは該第２アレイの両方に同時にリフレッシュしない工程と、
該第２アレイがリフレッシュされているときには、データを該第１アレイに書き込まれることを許可する工程と、
該第１アレイがリフレッシュされているときには、データを該第２アレイに書き込まれることを許可する工程と、
を包含する方法。
【請求項５１】
前記第１および第２アレイのいずれもリフレッシュされていないか否かを判定する工程と、
該第１および第２アレイのいずれもがリフレッシュされていない場合、データが該第１および第２アレイの両方に書き込まれることを許可する工程と、
をさらに包含する請求項５０に記載の方法。
【請求項５２】
前記第１または第２アレイのいずれかがリフレッシュされているか否かを判定する工程と、
リフレッシュされていない該アレイにデータを書き込まれることを許可しない工程と、
該第１または第２アレイのいずれかがリフレッシュされている場合、リフレッシュされているアレイに書き込まれるべき該データを一時的に保存する工程と、
該アレイのリフレッシュが完了されるまで待つ工程と、
該リフレッシュが完了された後、該データをリフレッシュされたアレイに書き込まれることを許可する工程と、
をさらに包含する請求項５０に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、ダイナミックランダムアクセスメモリに関し、より詳細には、このようなメモリのリフレッシュを隠し、それにより、このようなメモリが任意の時間にアクセスされることを可能にする方法およびシステムに関する。
【０００２】
（発明の背景）
ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）は、通常コンピュータシステムにおけるシステムメモリとして使用される。このＤＲＡＭは、典型的には、その後プロセッサバスを介してＣＰＵに接続されるＤＲＡＭコントローラまたはバスブリッジを介して中央演算装置（「ＣＰＵ」）に接続される。このＤＲＡＭは、１以上のメモリアレイを含み、各ＤＲＡＭは、ロウおよびカラムに配置された複数のメモリセルを有する。ＤＲＡＭの各メモリセルは単一のトランジスタおよびコンデンサのみを必要とし、これによりＤＲＡＭを非常にコンパクトにする。このＤＲＡＭのコンパクトな性質は、比較的少ないコストで高メモリ容量を提供することを可能にする。
【０００３】
ＤＲＡＭは、比較的低コストで比較的高いメモリ容量を提供する利点を有するが、これらのメモリセルの定期的なメモリリフレッシュを必要とする欠点を有する。より詳細には、メモリセルが各メモリセルコンデンサを所定の電圧まで充電することによってデータを保存するために、これらのコンデンサは、過剰な電荷がコンデンサから漏れ出す前に、再充電または「リフレッシュ」されなければならない。メモリセルがリフレッシュされる時間の間、一般的にデータは、リフレッシュされるメモリセルのロウまたはアレイ内の任意の他のメモリセルのいずれにも書き込まれ得ない。さらに、データがリフレッシュされるメモリセルのロウから読み出され得るが、データは、概してアレイ内の他のメモリセルから読み出され得ない。システムメモリ等の使用に対して等、ＤＲＡＭの多くの用途に対して、メモリセルを定期的にリフレッシュする必要性は、その有用性を著しく制限しない。しかし、ＤＲＡＭを定期的にリフレッシュする必要性は、以下に説明されるように他のアプリケーションに対して、メモリセルを不適合にする。
【０００４】
システムメモリに対してＤＲＡＭを用いたコンピュータシステムは、またしばしばキャッシュメモリを使用する。このキャッシュメモリは、概してプロセッサバスに直接接続される。このキャッシュメモリは、ＣＰＵが頻繁にまたは最近使用された命令およびデータにより迅速にアクセスすることを可能にする。一般的にキャッシュメモリは、少なくとも１つのメモリセルをさらに有するスタティックランダムアクセスメモリ（「ＳＲＡＭ」）を用いて実現される。アレイ内の各メモリセルは、概して一対の交差接続されたトランジスタによって実現され、各セルは一対のアクセストランジスタを介してアクセスされる。従って、概して各ＳＲＡＭメモリセルは、少なくとも４つのトランジスタを含む。結果として、ＳＲＡＭは、ＤＲＡＭよりもはるかにコンパクトではなく、従って著しくより高価である。しかし、ＳＲＡＭは、定期的にリフレッシュする必要がない点でＤＲＡＭよりも有意な利点を有する。結果として、ＳＲＡＭは、任意の時間においてＣＰＵまたは他のデバイスによってアクセスされ得る。対照的に、時には、リフレッシュが、キャッシュメモリがアクセスされ得る前に完了するまで、ＤＲＡＭキャッシュメモリにアクセスするＣＰＵまたは他のデバイスが待機する必要がある。従って、著しくより高いコストであるにもかかわらず、ＳＲＡＭは、キャッシュメモリとして使用する場合、ＤＲＡＭよりもより適切であると考えられている。
【０００５】
高容量キャッシュメモリが比較的低コストで提供され得るように、キャッシュメモリとしてＤＲＡＭを使用することが望ましい。キャッシュメモリとしてＤＲＡＭを使用する試みがなされてきたが、一般的にこれらの試みは、定期的なリフレッシュの間、キャッシュメモリへのアクセスを不可能にするために、失敗することが明らかであった。例えば、高容量ＤＲＡＭと、書き込みデータがＤＲＡＭに書き込むことができない場合、ＤＲＡＭのリフレッシュの間、書き込みデータを一時的に保存するための著しくより小さいＳＲＡＭを用いてキャッシュメモリを実現する試みがなされてきた。これらの試みは、いくつかの環境において、キャッシュＤＲＡＭのリフレッシュを「隠す」ことが可能であったが、種々の理由のため、少なくともいくつかの環境においてＤＲＡＭのリフレッシュを隠すことが不可能であった。従って、従来技術のキャッシュＤＲＡＭは、種々の態様でキャッシュＤＲＡＭを使用することによってコンピュータシステムを制約し、このコンピュータシステムは、このようなキャッシュＤＲＡＭと共に使用するために特に改変されてきた。
【０００６】
従って、これらのメモリセルの定期的リフレッシュを実際に隠すキャッシュＤＲＡＭを供給し、コンピュータシステムの特別な改変を要求せず、これにより、このようなＤＲＡＭが、このようなＳＲＡＭとのピン互換性を可能にすることが望ましい。
【０００７】
（発明の要旨）
ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）は、それぞれが実質的に同一のデータを含む第１および第２のメモリセルアレイを含む。リフレッシュ回路は、第１のアレイまたは第２のアレイにおけるメモリセルのいずれか一方をリフレッシュするように構成されるが、両方ともリフレッシュされない。またこのリフレッシュ回路は、リフレッシュされる場合に、どのアレイがリフレッシュされるかの関数としてアレイの内の１つへのアクセスを制御するように構成される。書き込みアクセスに対して、リフレッシュ回路は、いずれのアレイがリフレッシュされるかを判定する。アレイの内の１つがリフレッシュされる場合、リフレッシュ回路は、データがリフレッシュされていないアレイに書き込まれることを可能にする。また書き込みデータは、リフレッシュが完了するまでバッファリングされ、次いで、リフレッシュされたアレイに書き込まれる。あるいは、以後このデータは、データが書き込まれたアレイから後に読み出され得、次いでリフレッシュされたアレイに書き込まれ得る。アレイの内のいずれもリフレッシュされない場合、リフレッシュ回路は、データが両方のアレイに同時に書き込まれることを可能にする。いずれの場合においても、レジスタにフラグを設定すること等によって、リフレッシュ回路は、またどの１以上のアレイが書き込まれるかという指示を保持する。読み出しアクセスに対して、このリフレッシュ回路は、アレイの内のいずれかまたは両方が、データが読み出されるべきアドレスに対応する位置において有効なデータを含むかどうかを判定する。次いでこのリフレッシュ回路は、データが有効なデータを含むアレイの内の少なくとも１つから読み出されることを可能にする。このリフレッシュは実質的に隠れるために、ＤＲＡＭはコンピュータシステムにおいて、キャッシュメモリとして有利に使用され得る。
【０００８】
（発明の詳細な説明）
以下の説明は、ＤＲＡＭおよびＤＲＡＭにおけるメモリセルのリフレッシュの間にアクセスされ得る方法の説明である。この説明では、特定のデータが本発明の種々の実施形態の理解を通じて提供するために示される。しかし、本発明はこれらの詳細なしで実施され得ることが当業者に明らかである。他の例では、周知の回路、回路素子、ならびに制御信号および関連付けられたタイミングプロトコルが、本発明の種々の実施形態の説明を不必要に不明瞭にすることを避けるために詳細には示されていないか、または説明されていない。
【０００９】
本発明の好適な実施形態は、図１に示されるような半導体ダイ１０上に形成されるＤＲＡＭである。この半導体ダイ１０は、複数のメモリバンクであるバンク　０、バンク　１、バンク　２、．．．バンク　Ｎを含む。各メモリバンクは、同一のサイズを有し、同一のデータビットを保存する２つのメモリアレイ１２ａ、１２ｂを含む。従って、２つのメモリセルが、各メモリアドレスに対して存在する。結果として、１つのメモリアレイ１２ａがリフレッシュされる場合、ＤＲＡＭへのメモリアクセスは、他のメモリアレイ１２ｂにおいて発生し得る。図１に示されるメモリアレイ１２ａ、１２ｂのレイアウトが好適であるが、メモリアレイ１２ａ、１２ｂが他の構成でレイアウトされ得ることが理解される。
【００１０】
メモリアレイ１２ａ、１２ｂのアレイにおけるメモリセルに対応するアクセスの態様が図２を参照して説明される。当該分野で周知のように、各アレイ１２ａ、１２ｂは、ロウおよびカラムに配置された複数のメモリセル（図示しない）含む。ロウライン（図示せず）がメモリセルの各ロウに対して設けられ、アクティブである場合、ロウの全てのメモリセルへのアクセスを可能にする。アクセスされたロウにおける特定のメモリセルが、一対の相補的なデジタルラインを介して、データビットをメモリセルに接続することによって、またはメモリセルからデータビットを接続することによってアクセスされる。一対の相補的なデジタルライン１４ａ、１４ｂおよび１６ａ、１６ｂは、図２に示される。このデジタルライン１４ａ、１４ｂは、データを各アレイ１２ａ、１２ｂの一方のカラムから、またはデータを各アレイ１２ａ、１２ｂの他方のカラムに接続し、そしてデジタルライン１６ａ、１６ｂは、データの補数をアレイ１２ａ、１２ｂの同一のカラムに、またはアレイ１２ａ、１２ｂの同一のカラムから接続させる。アレイ１２ａ、１２ｂの他のカラムに対するデジタルラインは、明瞭さおよび簡潔さのために省略されている。
【００１１】
図２に示されるように、デジタルライン１４ａ、１４ｂおよび１６ａ、１６ｂが、絶縁トランジスタ２２ａ、２２ｂの各セットを貫通する共通Ｉ／Ｏ回路２０、負センス増幅器（「ＮＳＡ」）２４ａ、２４ｂ、正センス増幅器（「ＰＳＡ」）２６ａ、２６ｂ、および転送ゲートトランジスタ２８ａ、２８ｂの各セットに接続される。絶縁トランジスタ２２ａ、２２ｂの動作およびセンス増幅器２４、２６の動作は、従来の動作であり、従ってこれらの動作の完全な説明は、簡潔さのために省略される。書き込みメモリアクセスの間、データはデータパス（図示せず）を介してＩ／Ｏ回路２０に接続される。転送ゲートトランジスタ２８ａ、２８ｂのいずれかのセットまたは両方のセットがＯＮされて、アレイ１２ａ、１２ｂのいずれかまたは両方において、アドレシングされたロウのアドレシングされたカラムにおけるメモリセルにデータを接続する。転送ゲートトランジスタ２８ａのセットがＯＮされる場合、データがメモリアレイ１２ａに書き込まれる。転送ゲートトランジスタ２８ｂのセットがＯＮされる場合、データがメモリアレイ１２ｂに書き込まれる。転送ゲートトランジスタ２８ａ、２８ｂのセットがＯＮされる場合、データがメモリアレイ１２ａ、１２ｂに書き込まれる。好適には、Ｉ／Ｏ２０回路は、書き込みデータのロウを保存することを可能にする書き込みバッファを含む。アレイ１２ａ、１２ｂの１つが、アレイへの書き込みアクセスの間リフレッシュされる場合、データはＩ／Ｏ回路２０の書き込みバッファにおいて一時的に保存される。リフレッシュが完了した後、書き込みデータは、書き込みバッファからリフレッシュされるアレイ１２ａ、１２ｂに伝達される。あるいは、データが書き込まれたアレイ１２ａ、１２ｂから、リフレッシュが完了した後、より遅い時間に他のアレイ１２ｂ、１２ａに伝達され得る。読み出しアクセスに対して、アレイの内の１つ（例えば、アレイ１２ａ）は、アレイ１２ａがリフレッシュされない場合、データが読み出される１次アレイとして考慮され得る。アレイ１２ａがリフレッシュされる場合、データは、２次アレイであると考えられるアレイ１２ｂから読み出され得る。あるいは、アレイ１２ａ、１２ｂのそれぞれは、代替的に１次アレイであると考えられ得、他のアレイは２次アレイと考えられる。例えば、アレイ１２ａは、１次アレイと考えられ得、アレイ１２ｂは、６４ｍｓの期間（これは、典型的なリフレッシュ期間の持続時間である）の２次アレイと考えられ得る。次の６４ｍｓの間、アレイ１２ｂは１次アレイと考えられ得、アレイ１２ａは２次アレイ等と考えられ得る。いずれの場合においても、１次アレイがリフレッシュされない場合、データが１次アレイから読み出される。転送ゲートトランジスタ２８ａ、２８ｂは、好ましくは、リフレッシュコントローラ（図示せず）によって動作され、図３および図４Ａおよび図４Ｂを参照して説明される。
【００１２】
読み出し動作の間、センス増幅器２４ａ、２４ｂおよび２６ａ、２６ｂは、メモリアレイ１２ａ、１２ｂのアドレシングされたロウにおいて、アドレシングされたカラムから読み出されるデータに対応するデジタルライン１４、１６にわたって、相補電圧を展開する。転送ゲートトランジスタ２８ａ、２８ｂの１つのセットがＯＮされて相補的電圧をＩ／Ｏ回路２０に接続し、次いで、データパスを介してＩ／Ｏ回路から接続される。転送ゲートトランジスタ２８ａのセットがＯＮされる場合、データがメモリアレイ１２ａから読み出される。転送ゲートトランジスタ２８ｂのセットがＯＮされる場合、データがメモリアレイ１２ｂから読み出される。データが両方のメモリアレイ１２ａ、１２ｂから同時に読み出されないが、両方の転送ゲートトランジスタ２８ａ、２８ｂがＯＮされて、アレイ１２ａ、１２ｂへの書き込み、その後、他のアレイ１２ｂ、１２ａからの読み出しを実行し得る。例えば、より詳細には、転送ゲートトランジスタ２８ａがＯＮされて、メモリアレイ１２ａからデータを読み出し得る。次いで、読み出しデータに対応する電圧が、デジタルライン１４ａおよび１６ａにわたって印加された後、転送ゲートトランジスタ２８ｂがＯＮされて、メモリアレイ１２ａからの読み出されるデータをメモリアレイ１２ｂに書き込む。
【００１３】
図２の実施形態が、データをメモリアレイ１２ａ、１２ｂにデータを接続させるか、またはデータをメモリアレイ１２ａ、１２ｂに接続させるために特別に設けられた転送ゲートトランジスタ２８ａ、２８ｂを含むが、トランジスタ２８ａ、２８ｂがカラムアドレス回路の一部であり得ることが理解される。トランジスタ２８ａ、２８ｂがカラムアドレス回路の一部であり得る場合、カラムアドレスおよびどのアレイ１２ａ、１２ｂがアクセスされるかに基づいて、トランジスタ２８ａ、２８ｂがＯＮされる。アレイ１２ａ、１２ｂのいずれかへのアクセスを制御するための他の回路は、もちろん使用され得る。
【００１４】
隠れたリフレッシュを有するＤＲＡＭ４０の一実施形態は、図３に示される。図１のＤＲＡＭにおけるように、ＤＲＡＭ４０は、Ｎ個のメモリバンクを含み、各メモリバンクは２つのアレイ１２ａ、１２ｂを有する。アレイ１２ａ、１２ｂのデータにアクセスするためのロウアドレスおよびカラムアドレスは、アドレスバス４２を介してアドレスマルチプレクサ４４に印加され、コマンド信号は、制御バス４６を介して制御回路４８に印加され、制御回路４８は、内部コマンドでコーダ（図示せず）を含む。制御回路４８は、ＤＲＡＭ４０の動作を制御するために種々の制御信号を生成し、この信号の内いくつかは以下に説明される。このアドレスマルチプレクサ４４は、ロウアドレスをロウデコーダ５０に接続し、アレイ１２ａ、１２ｂに対するカラムアドレスを各カラムデコーダ５２ａ、５２ｂに接続する。またＤＲＡＭ４０は、図２に示された負センス増幅器２４および正センス増幅器２６と同様の各センス増幅器５６ａ、５６ｂと、Ｄ．Ｃ．センス増幅器（「ＤＣＳＡ」）および書き込みデバイス（「ＷＲＩＴＥ」）５８ａ、５８ｂとを含む。ＤＣセンス増幅器５８ａ、５８ｂは、各センス増幅器５６ａ、５８ｂからの読み出しデータをデータパス回路６０に接続する。次いで、データパス回路６０は、読み出しデータをデータバス６４に接続する。書き込みデータがデータパス回路６０を介してデータバス６４から書き込みドライバ５８ａ、５８ｂに接続される。次に、書き込みドライバ５８ａ、５８ｂは、カラムアドレスによって判定されたように、デジタル線（図３に示されない）の相補的対にそのデータを接続する。Ｄ．Ｃ．センス増幅器、書き込みドライバ、および図３の実施形態で使用され得るタイプの構造および動作は、従来技術である。
【００１５】
またＤＲＡＭ４０は、１セットのトランスファー回路６８を含み、このトランスファー回路は、図２の実施形態に示された転送ゲートトランジスタ２８を用いて実現され得る。図２を参照して上述されたように、転送ゲート回路６８は、データが一方のアレイ１２ａ、１２ｂから他方のアレイ１２ｂ、１２ａの対応するカラムに伝達される。
【００１６】
冒頭で説明したように、メモリアレイ１２ａ、１２ｂにおけるメモリセルは、データ損失を回避するために定期的にリフレッシュされなければならない。リフレッシュコントローラ７０は、この目的のために設けられる。従来のリフレッシュコントローラにおけるように、リフレッシュコントローラ７０は、各アレイ１２ａ、１２ｂにおけるメモリセルの各ロウがデータ損失を回避するのに十分な速度でリフレッシュされる。しかし、好適には、リフレッシュコントローラ７０は、メモリアレイ１２ａ、１２ｂを同時に両方リフレッシュしないが、メモリアレイ１２ａ、１２ｂのいずれか一方を個々にリフレッシュすることが可能である。以下に詳細に説明するようにリフレッシュコントローラ７０の動作は、メモリアクセスが書き込みまたは読み出しのいずれかであることの関数であり、それにより、読み出し／書き込み＊（「Ｒ／Ｗ＊」）信号を含む、制御回路４８から制御信号を受信する。またリフレッシュコントローラ７０は、データ有効レジスタ７４とインターフェイスをとり、データ有効レジスタ７４は、以下に詳細に説明されるように、アレイ１２ａ、１２ｂの各ロウにおけるデータが有効であるかどうかの指示を提供する。レジスタ７４は、リフレッシュコントローラ７０を介してアドレスマルチプレクサ４４からロウアドレスを受信し、メモリアレイ１２ａ、１２ｂの各ロウがアドレシングされた場合、レジスタ７４は、各アレイ１２ａ、１２ｂのアドレシングされたロウにおけるデータが有効であるかどうかの提示を提供する。
【００１７】
ＤＲＡＭ４０の動作と関連するリフレッシュコントローラ７０の動作は、図４Ａに示されるフローチャート８０を参照して説明される。フローチャート８０および従来のリフレッシュコントローラ回路の知識に基づいて、図３の実施形態で使用されたリフレッシュコントローラ７０は、適切にプログラムされたマイクロプロセッサ（図示せず）またはハードワイヤ論理回路（図示せず）のいずれか一方を用いて当業者によって容易に実施され得る。しかし、ＤＲＡＭ４０の多数の動作ステップがフローチャート８０および以下の説明から省略される。なぜなら、これらは従来技術であり、本明細書中の発明の概念に対して幾分周辺的であるためである。
【００１８】
図４Ａおよび図４Ｂを参照すると、１００にてプロセスに入ると、リフレッシュコントローラ７０が、ＣＰＵ（図３には示されない）または他のメモリアクセスデバイスからメモリアクセスリクエストを検出する。制御回路４８（図３）は、適切な制御信号をリフレッシュコントローラ７０に印加して、リフレッシュコントローラ７０がこの判定を行うことを可能にする。次いでこのリフレッシュコントローラ７０は、１０２においてＲ／Ｗ＊ライン（図３）の状態をチェックして、メモリアクセスリクエストが「書き込み」メモリアクセスのためであるかどうかを判定する。「書き込み」リクエストが検出された場合、リフレッシュコントローラ７０は、１０４において１次アレイが現在リフレッシュされているかどうかを判定する。上述のように、アレイ１２ａ、１２ｂのいずれかが、１次アレイとして使用されるか、または、１次アレイとして使用されるアレイは、アレイ１２ａ、１２ｂの間で交代し得る。リフレッシュコントローラ７０は、［これを判定すること］を可能にし、リフレッシュコントローラ７０自体が、アレイ１２ａ、１２ｂに定期的にリフレッシュさせるために、アレイ１２ａ、１２ｂのいずれかが、任意の外部入力なしでリフレッシュされるかどうかを判定する。１０４において、１次アレイがリフレッシュされていることが判定される場合、１０６において、書き込みデータが２次アレイのロウＲに書き込まれる。このＲは、アドレスマルチプレクサ４４に印加されたロウアドレスである。さらに上述のように、アレイ１２ａ、１２ｂのいずれかが、１次アレイとして使用されるか、または１次アレイとして使用されるアレイがアレイ１２ａ、１２ｂの間で交代し得る（メモリアクセスがアレイ１２ａ、１２ｂにおけるデータの全体のロウに対するものであることが本明細書中で想定されている）。この態様による２次アレイへのデータの書き込みは、上述のようなリフレッシュコントローラ７０以外の回路によって実行される。しかし、上述のように、リフレッシュコントローラ７０は、図２に示される転送ゲートトランジスタ２８ａ、２８ｂを制御すること等の適切な手段によるメモリアクセスのために、１次アレイまたは２次アレイのいずれかを選択する。１０８において、上述のようにＩ／Ｏ回路２０（図２）の内部にある書き込みバッファに書き込みデータが保存される。次いで、１１０におけるループにおいて、リフレッシュコントローラ７０が、１１２（書き込みバッファ１８に保存されたデータが１次アレイのロウＲに転送される）に進む前に完了されるべき１次アレイのリフレッシュを待機する。結果として、ＣＰＵまたは他のメモリアクセスデバイスが、リフレッシュが完了されるのを待機する必要性なく、データがＤＲＡＭ４０に書き込まれ得る。次いでこのプロセスは、ステップ１１６を介して、入力ポイント１１６に戻る。
【００１９】
１０４において、リフレッシュコントローラ７０が、１次アレイがリフレッシュされないことを判定する場合、１２０において、リフレッシュコントローラ７０がチェックして、２次アレイがリフレッシュされているかどうかを判定する。２次アレイがリフレッシュされている場合、書き込みデータがステップ１２２において１次アレイのロウＲに書き込まれ、それにより、２次アレイのリフレッシュが継続することを可能にする。次いで書き込みデータは、１２４において、Ｉ／Ｏ回路２０の書き込みバッファに保存される。次いでリフレッシュコントローラ７０は、１２６において、１２８に進む前に完了されるべき２次アレイのリフレッシュを待機する。書き込みバッファに保存されたデータが、２次アレイのロウＲに伝達される。次いでこのプロセスは、１１６を介して１００に再度戻る。
【００２０】
１０４において、リフレッシュコントローラ７０が、１次アレイがリフレッシュされないことを判定し、２次アレイがリフレッシュされていないと判定する場合、書き込みデータが両方のアレイ１２ａ、１２ｂに書き込まれ得る。従って、１１６を介して１００に戻る前に、書き込みデータが１次アレイ１２ａおよび２次アレイ１２ｂの両方のロウＲに書き込まれる。
【００２１】
１００におけるメモリアクセスリクエストを検出した後に、リフレッシュコントローラ７０は、１０２において「書き込み」メモリアクセスリクエストを検出しない場合、そのリクエストは「読み出し」メモリアクセスリクエストでなければならず、ステップ１４０に進むことを判定する。１４０において、リフレッシュコントローラ７０は、１次メモリアレイがリフレッシュされるかどうかを判定する。１次メモリアレイがリフレッシュされていない場合、リフレッシュコントローラ７０は、データを、ステップ１４２において１次アレイのロウＲから読み出す。次いで、このプロセスは、１４４を介してステップ１００に戻る。１４０において、リフレッシュコントローラ７０は、１次アレイがリフレッシュされていないことを判定する場合、１４４を介して戻る前に、データを、ステップ１４６において２次アレイのロウＲから読み出しさせる。リフレッシュコントローラ７０は、転送ゲートトランジスタ２８ａ、２８ｂ（図２）を制御すること等の適切な手段によるメモリアクセスのために、１次アレイまたは２次アレイのいずれかを選択し、データが２次アレイではなく１次アレイから読み出されるか、またはデータが１次アレイではなく２次アレイから読み出されることを可能にする。
【００２２】
図３、図４Ａおよび図４Ｂを参照して説明されたＤＲＡＭ４０は、図５に示されるコンピュータシステム２００等のコンピュータシステムで用いられることで利点を与え得る。コンピュータシステム２００は、特定の計算またはタスクを実行する特定のソフトウェアを実行する等の様々な計算機能を実行するプロセッサ２０２を含む。プロセッサ２０２は、通常、アドレスバス２０６、コントロールバス２０８およびデータバス２１０を含むプロセッサバス２０４を含む。さらに、コンピュータシステム２００は、オペレータがコンピュータシステム２００とインターフェースをとることを可能とするキーボードまたはマウス等の１以上の入力デバイス２１４を含む。一般的に、コンピュータシステム２００はまた、一般に、プリンタまたはビデオ端末である出力デバイス等の、プロセッサ２０２に接続された１以上の出力デバイス２１６を含む。１以上のデータストレージデバイス２１８はまた、一般に、プロセッサ２０２に接続され、外部端末ストレージ媒体（図示せず）にデータを保存するか、外部端末ストレージ媒体（図示せず）からデータを検索する。一般的なストレージデバイス２１８の例は、ハードディスクおよびフロッピィ（Ｒ）ディスク、テープカセットおよびコンパクトディスク読み出し専用メモリ（「ＣＤ−ＲＯＭ」）を含む。プロセッサ２０２はまた、通常、メモリコントローラ２３０を介してシステムメモリ２２８に接続される。システムメモリ２２８は、通常、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）である。最後に、コンピュータシステム２００は、プロセッサバス２０４を介してプロセッサ２０２に接続されるキャッシュメモリ２３６を含む。上述したように、キャッシュメモリ２３６は、通常、スタティックアクセスメモリ（「ＳＲＡＭ」）であり、このメモリは、プロセッサ２０２が、頻繁にまたは最近にアクセスされたデータまたは命令をより速く読み出し得るという目的のために提供される。しかし、従来のコンピュータシステムと異なり、図５のコンピュータシステム２００に用いられるキャッシュメモリ２３６は、図３、図４Ａおよび図４Ｂに示されたタイプの隠したＤＲＡＭである。キャッシュメモリ２３６が同じキャパシティの従来のＤＲＡＭの２倍の数のセルを必要とするとしても、それにも拘らず、キャッシュメモリ２３６は、同じキャパシティの従来のＳＲＡＭの約半分の数のトランジスタを用いる。したがって、キャッシュメモリ２３６は、キャッシュメモリ２３６として用いられるＳＲＡＭと比較して、相対的にほとんどコストを掛けず、相対的に高いキャパシティを提供することが可能である。
【００２３】
本発明の特定の実施形態が例示の目的のために上述のように説明されてきたが、本発明の精神および範囲を逸脱することなく、様々な変更が為されることが理解される。例えば、ＤＲＡＭ４０が幾分基本的な形態で図４Ａおよび図４Ｂに示されているが、ＤＲＡＭ４０は、同期ＤＲＡＭ（「ＳＤＲＡＭ」）、ラムバスＤＲＡＭ（「ＲＤＲＡＭ」）および同期リンクＤＲＡＭを含む様々なＤＲＡＭ構成を想定し得ることが理解される。さらに、図５は、プロセッサ２０２によってＤＲＡＭ４０がアクセスされることを示しているが、グラフィックプロセッサおよび他のダイレクトメモリアクセス（「ＤＭＡ」）デバイス等の他のアクセスデバイスが用いられ得ることが理解される。したがって、本発明は、開示された実施形態によって限定されず、代わりに、本発明の範囲は、特許請求の範囲によって判定される。
【図面の簡単な説明】
【図１】
図１は、メモリデバイスの複数のアレイのレイアウトを示す半導体ウエハの概略的上面図である。
【図２】
図２は、図１に示されるメモリアレイにアクセスするために使用され得る回路の一部のブロック図および概略図である。
【図３】
図３は、図１に示されるメモリデバイスのブロック図である。
【図４Ａ】
図４Ａは、図３のメモリデバイスにおいて使用されたリフレッシュコントローラの動作を示すフローチャートである。
【図４Ｂ】
図４Ｂは、図３のメモリデバイスにおいて使用されたリフレッシュコントローラの動作を示すフローチャートである。
【図５】
図５は、図３、図４Ａおよび図４Ｂのメモリデバイスを含むコンピュータシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【国際公開パンフレット】
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【国際調査報告】
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