(57)【要約】マルチビット・シグマデルタ・アナログ・ディジタル変換器は、量子化器と、ループフィルタ回路と、ディジタル・アナログ・フィードバック回路とを有する。量子化器、ループフィルタ及びディジタル・アナログ・フィードバック回路は、関連するループ利得を有する。量子化器及びループフィルタは関連する合成利得を有する。ディジタル・アナログ・フィードバック回路のフルスケールが変更される。量子化器とループフィルタの合成利得も変更される。より詳細には、量子化器とループフィルタの合成利得は、ディジタル・アナログ・フィードバック回路のフルスケールに反比例して変更され、ループ利得を実質的に一定のレベルに維持する。
2004533136.tif 000002
【特許請求の範囲】
【請求項１】
量子化器と、ループフィルタ回路と、ディジタル・アナログ・フィードバック回路とを有するマルチビットシグマデルタアナログディジタル変換器の入力フルスケールレベルを変える方法であって、前記量子化器、ループフィルタ回路及びディジタル・アナログ・フィードバック回路は関連するループ利得を有し、前記量子化器及びループフィルタ回路は関連する合成利得を有し、前記方法は、
（ａ）前記ディジタル・アナログ・フィードバック回路のフルスケールを変えるステップと、
（ｂ）前記量子化器とループフィルタ回路の前記合成利得を、前記ディジタル・アナログ・フィードバック回路のフルスケールに反比例して変え、前記ループ利得を実質的に一定のレベルに維持するステップと、
を含む、方法。
【請求項２】
請求項１に記載の方法において、前記ディジタル・アナログ・フィードバック回路の出力から前記ループフィルタ回路を通過して前記量子化器の入力まで定められた回路パスは関連する全体利得を有し、前記ステップ（ｂ）は前記回路パスの全体利得を変更してループ利得を実質的に一定のレベルに維持する、方法。
【請求項３】
請求項１に記載の方法において、前記ステップ（ｂ）は、前記ディジタル・アナログ・フィードバック回路のフルスケールが変えられると、前記量子化器の複数の閾値を同様の係数だけ変え、前記ループ利得を実質的に一定のレベルに維持する、方法。
【請求項４】
請求項１に記載の方法において、前記マルチビット・シグマデルタ・アナログ・ディジタル変換器は可変利得素子を含み、前記ステップ（ｂ）は該可変利得素子の利得を変えることにより前記ループ利得を実質的に一定のレベルに維持する、方法。
【請求項５】
請求項４に記載の方法において、前記ステップ（ｂ）は、前記可変利得素子の利得を変更し、前記量子化器の複数の閾値を変えて、前記ループ利得を実質的に一定のレベルに維持する、方法。
【請求項６】
請求項４に記載の方法において、前記ステップ（ａ）は、前記ディジタル・アナログ・フィードバック回路のフルスケールを係数ｋだけ変更し、前記ステップ（ｂ）は前記可変利得素子の利得を約１／ｋだけ変化させ、前記ループ利得を実質的に一定のレベルに維持する、方法。
【請求項７】
請求項４に記載の方法において、前記マルチビット・シグマデルタ・アナログ・ディジタル変換器は、その利得が前記可変利得素子に比例する複製素子を含み、前記ステップ（ｂ）は、前記ディジタル・アナログ・フィードバック回路のフルスケールに比例する信号を前記複製素子に印加し、前記可変利得素子及び前記複製素子の利得を、前記複製素子の出力が一定の基準レベルに等しくなるように調整することにより、ディジタル・アナログ・フィードバック回路のフルスケールに反比例して前記可変利得素子の利得を変更して前記ループ利得を実質的に一定のレベルに維持する、方法。
【請求項８】
請求項４に記載の方法において、前記マルチビット・シグマデルタ・アナログ・ディジタル変換器は、その利得が前記可変利得素子に比例する複製素子を含み、前記ステップ（ｂ）は、前記ディジタル・アナログ・フィードバック回路のフルスケールに比例する信号を前記複製素子に印加し、前記ディジタル・アナログ・フィードバック回路のフルスケールを、前記複製素子の出力が一定の基準レベルに等しくなるように調整することにより、ディジタル・アナログ・フィードバック回路のフルスケールに反比例して前記可変利得素子の利得を変更して前記ループ利得を実質的に一定のレベルに維持する、方法。
【請求項９】
請求項６に記載の方法であって、さらに、
（ｃ）前記可変利得素子の利得を追跡するステップと、
（ｄ）追跡した利得値にもとづき、前記ディジタル・アナログ・フィードバック回路のフルスケールをさらに修正するステップと、
を含む、方法。
【請求項１０】
マルチビット・シグマデルタ・アナログ・ディジタル変換器であって、
量子化器と、
前記量子化器に機能的に接続され、ディジタル・アナログ・フィードバック回路を含むループ回路と、
基準信号を提供する基準信号源と、
を含み、
前記量子化器及び前記ループ回路は関連するループ利得を有し、
前記ディジタルアナログ回路は、前記基準信号に応答して、そのフルスケールを変更し、
前記量子化器は、前記基準信号に応答して、その閾値を変える、
マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１１】
請求項１０に記載のマルチビット・シグマデルタ・アナログ・ディジタル変換器において、前記量子化器は、前記ディジタル・アナログ・フィードバック回路のフルスケールが変更されると、その閾値を同様の係数だけ変更し、前記ループ利得を実質的に一定のレベルに維持する、マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１２】
マルチビット・シグマデルタ・アナログ・ディジタル変換器であって、
量子化器と、
前記量子化器に機能的に接続され、ディジタル・アナログ・フィードバック回路と可変利得素子とを含むループ回路と、
利得制御信号とフルスケール制御信号とを提供する利得制御信号源と、
を含み、
前記量子化器及び前記ループ回路は関連するループ利得を有し、
前記ディジタルアナログ回路は、前記フルスケール制御信号に応答して、そのフルスケールを変更し、
前記可変利得素子は、前記利得制御信号に応答して、その利得を変更する、
マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１３】
請求項１２に記載のマルチビット・シグマデルタ・アナログ・ディジタル変換器において、前記可変利得素子は、前記ディジタル・アナログ・フィードバック回路のフルスケールの変更に反比例してその利得を変更し、前記ループ利得を実質的に一定のレベルに維持する、マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１４】
請求項１２に記載のマルチビット・シグマデルタ・アナログ・ディジタル変換器において、前記可変利得素子は、可変利得増幅器である、マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１５】
請求項１２に記載のマルチビット・シグマデルタ・アナログ・ディジタル変換器において、前記可変利得素子は、可変抵抗である、マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１６】
請求項１２に記載のマルチビット・シグマデルタ・アナログ・ディジタル変換器において、前記可変利得素子は、可変容量である、マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１７】
請求項１２に記載のマルチビット・シグマデルタ・アナログ・ディジタル変換器において、前記可変利得素子は、可変相互コンダクタンスである、マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【請求項１８】
請求項１２に記載のマルチビット・シグマデルタ・アナログ・ディジタル変換器において、前記可変利得素子は、可変減衰器である、マルチビット・シグマデルタ・アナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権情報）
本願は、２００１年２月８日に出願された米国仮特許出願第６０／２６７，３２７号の優先権を主張するものである。該仮特許出願の全記載内容を本願明細書の一部としてここに援用する。
【０００２】
本発明は、マルチビット・シグマデルタ・アナログ・ディジタル変換器（「マルチビット・シグマデルタＡＤＣ」に関する。より詳細には、本発明は可変フルスケール（variable full scale）を有するマルチビット・シグマデルタＡＤＣに関する。
【背景技術】
【０００３】
アナログディジタル変換器（「ＡＤＣ」）は、種々の用途及び技術分野、例えば通信の用途に使用され、アナログ信号からディジタル信号への効果的な変換方法を供給している。アナログ信号からディジタル信号への変換の有効性は、そのアナログディジタル変換のダイナミックレンジに関わっている。
【０００４】
例えば、通信に応用される場合、アナログディジタル変換のダイナミックレンジは、アナログディジタル変換が性能を制限する動作にならないよう、１００ｄＢより大きくすべきである。アナログディジタル変換のダイナミックレンジを高めるためのさまざまなデザインが提案されており、その一例が図１に示されている。
【０００５】
図１において、アナログディジタル変換器２（「ＡＤＣ」）を用いてアナログ信号をディジタル信号に変換する。ＡＤＣ２は、これに関連するダイナミックレンジを有する。ＡＤＣ２に固有のダイナミックレンジは、ＡＤＣ２の前に可変利得増幅器１を置くことよって増加される。
【０００６】
可変利得増幅器１（「ＶＧＡ」）は、入力信号が小さい時により大きい増幅を提供することにより、ＡＤＣ２の固有ダイナミックレンジを最適に利用する。さらに、ＶＧＡ１は、入力信号が大きい時にはより小さい増幅を提供する。この例では、アナログ信号が、ＶＧＡ１の利得を制御する制御信号とともにＶＧＡ１に供給される。上述したように、ＶＧＡ１の利得は、入力アナログ信号の振幅に反比例する。増幅された信号はＡＤＣ２に供給され、ＡＤＣ２は増幅されたアナログ信号をディジタル信号に変換する。変換されたディジタル信号がＡＤＣ２から出力されて、さらに処理されたりあるいは記憶されたりする。
【０００７】
アナログディジタル変換のダイナミックレンジを高めるために提案されたデザインの別の例が図２に示されている。図２に示されるデザインでは、アナログディジタル変換のダイナミックレンジは、ＡＤＣ２０のフルスケールを変えることによって高められる。フルスケールが低減すると入力関連ノイズ（input-referred noise）も小さくなるようにＡＤＣがデザインされていれば、フルスケールの低減により、低レベル信号をディジタル化するＡＤＣの能力が高まり、ダイナミックレンジが拡大する。
【０００８】
図２に示すように、アナログ信号が可変基準信号とともにＡＤＣ２０に供給される。この可変基準信号がＡＤＣ２０のフルスケールを制御する。この例では、明示的な（explicit）基準信号(例えば、基準電圧や基準電流)を使用してＡＤＣ２０のフルスケールを決定する。このように、ＡＤＣ２０のフルスケールに関する望ましい制御を行うには、可変基準レベルの振幅を制御すればよい。量子化ノイズが熱ノイズを支配するようにＡＤＣを構成することにより、フルスケールの減少に伴って入力関連ノイズが小さくなることが保証される。
【０００９】
アナログディジタル変換のダイナミックレンジを高めるために提案されたデザインのさらに別の例が図３に示されている。図３においては、1ビット・シグマデルタＡＤＣが示されている。この例では、シグマデルタＡＤＣのダイナミックレンジは、比較器９に供給される入力信号のフルスケールを制御することにより高められる。この入力信号のフルスケールは、フィードバックディジタルアナログ変換器７（「フィードバックＤＡＣ」）のフルスケールを変えることによって制御される。フィードバックＤＡＣ７のフルスケールは、基準信号の特性に応じて変えられるが、フィードバックＤＡＣ７のフルスケールの変更に使用される基準信号の特性は、その電圧レベルでも、電流レベルでも、その周波数などでもよい。
【００１０】
この例では、アナログ入力が、フィードバックＤＡＣ７からのアナログ信号とともに固定アナログフィルタ５に供給される。固定アナログフィルタ５とフィードバックＤＡＣ７はループ回路３を構成する。ループ回路３からのアナログ信号が比較器９に供給され、ここで、ループ回路３からのアナログ信号が１ビットディジタル出力信号に変換される。上述したように、フィードバックＤＡＣ７のフルスケールを変えることにより、比較器９への入力信号が変更される。
【００１１】
しかしながら、フィードバックＤＡＣ７のフルスケールを変えると、ループ回路３内部の信号レベル、すなわち固定アナログフィルタ５の出力も変化する。例えば、フィードバックＤＡＣ７のフルスケールが係数ｋ＞０だけ変化すると、ループ回路３から出力される信号も係数ｋだけスケール（拡大縮小）する（scaled）。ループ回路３からの出力に対するこのようなスケーリングは、フィードバックＤＡＣ７からの信号が線形システム、すなわち固定アナログフィルタ５の一部を生成するという事実にもとづき、この結果ループ回路３の出力も同じ係数ｋだけスケールする。
【００１２】
この例では、1ビット・シグマデルタＡＤＣがループ回路３の出力信号の符号のみに反応する（sensitive）ため、入力信号のスケーリングは1ビット・シグマデルタＡＤＣの出力に悪影響を及ぼさない。よって、1ビット・シグマデルタＡＤＣは、フィードバックＤＡＣ７の実効フルスケールを変更する手段を設けるだけで、可変利得関数を組み込むことができる。
【００１３】
増大したダイナミックレンジに対する第２の要求、すなわちＡＤＣのフルスケールの減少に伴う入力関連ノイズの低減は、さまざまな手段によって実現できる。例えば、スイッチコンデンサＡＤＣは、熱ノイズがＡＤＣの量子化ノイズより小さくなるほど、大きい入力コンデンサを使用することできる。あるいは、スイッチコンデンサＡＤＣは、ＡＤＣのフルスケールにおける変化に応答し、あるいはこの変化をもたらすように、その入力コンデンサのサイズを調節できる。さらなる例として、シングルビット連続時間シグマデルタＡＤＣが、フィードバックＤＡＣ７のダイナミックエラーまたは熱ノイズによって制限される入力関連ノイズを有する場合、フィードバックＤＡＣ７のフルスケールを減少させることにより、フィードバックＤＡＣ７に関連するノイズが低減し、これによりＡＤＣの入力関連ノイズが低減する。
【００１４】
しかしながら、シグマデルタＡＤＣを用いる多くの用途において望まれるように、シグマデルタＡＤＣがマルチビット量子化を用いる場合には、フィードバックＤＡＣのフルスケールの単なるスケーリングでは、所望される高いダイナミックレンジを提供することはできない。
【００１５】
上記のように、フィードバックＤＡＣ７のフルスケールのスケーリングは、量子化器に対する入力をスケールする。マルチビット量子化器はゼロでない量子化閾値を複数有するので、量子化器の入力のスケーリングの結果、その出力も変化し、さらにはループにおけるダイナミクスも変化する。このようなループダイナミクスにおける変化は、ループを不安定にするほど深刻であり、この結果、ＡＤＣが機能できなくなる。
【００１６】
マルチビット・シグマデルタＡＤＣのダイナミックレンジを、1ビット・シグマデルタＡＤＣを強化するのと同じ方法で高めることが望ましい。さらに、マルチビット・シグマデルタＡＤＣのダイナミックレンジを、ノイズシェイピングの有効性を損なわず、あるいは変調器を不安定にせずに高めることが望ましい。また、マルチビット・シグマデルタＡＤＣの量子化器に対する入力信号のフルスケールが係数ｋ＞０だけスケーリングされた場合に、マルチビット・シグマデルタＡＤＣのダイナミクスが実質的に変わらないことを保証するのが望ましい。
【発明の開示】
【課題を解決するための手段】
【００１７】
本発明の第1の態様は、量子化器と、ループフィルタ回路と、ディジタル・アナログ・フィードバック回路とを有する、マルチビット・シグマデルタ・アナログ・ディジタル変換器の入力フルスケールレベルを変える方法である。前記量子化器、ループフィルタ回路、及びディジタル・アナログ・フィードバック回路は、関連するループ利得を有し、前記量子化器及びループフィルタ回路は関連する合成利得を有する。この方法は、ディジタル・アナログ・フィードバック回路のフルスケールを変更し、量子化器とループフィルタ回路の合成利得を、ディジタル・アナログ・フィードバック回路のフルスケールに反比例して変更することにより、前記ループ利得を実質的に一定レベルに維持する。
【００１８】
本発明の第２の態様は、マルチビット・シグマデルタ・アナログ・ディジタル変換器である。マルチビット・シグマデルタ・アナログ・ディジタル変換器は、量子化器と、この量子化器に機能的に接続され、ディジタル・アナログ・フィードバック回路を含むループ回路と、基準信号を提供する基準信号源とを含む。前記量子化器とループ回路は、関連するループ利得を有する。ディジタル・アナログ・フィードバック回路は、基準信号に応答して、そのフルスケールを変更し、量子化器は、基準信号に応答して、その閾値を変える。
【００１９】
本発明の第３の態様は、マルチビット・シグマデルタ・アナログ・ディジタル変換器である。マルチビット・シグマデルタ・アナログ・ディジタル変換器は、量子化器と、この量子化器に機能的に接続され、ディジタル・アナログ・フィードバック回路と可変利得素子とを含むループ回路と、利得制御信号とフルスケール制御信号を提供する利得制御信号源とを含む。前記量子化器とループ回路は、関連するループ利得を有する。ディジタル・アナログ・フィードバック回路は、フルスケール制御信号に応答して、そのフルスケールを変更し、可変利得素子は、利得制御信号に応答して、その利得を変更する。
【発明を実施するための最良の形態】
【００２０】
上述のように、ＡＤＣのダイナミックレンジは、一般に、入力をスケーリングするか、あるいはＡＤＣに供給される基準信号の特性の変更によりＡＤＣのフルスケールを制御することによって高めることができる。しかしながら、マルチビット・シグマデルタＡＤＣの場合、量子化器が複数のゼロでない閾値を有するために、マルチビット・シグマデルタＡＤＣの量子化器への入力信号をスケーリングするだけでは、アナログディジタル信号変換のダイナミックレンジを高めることはできない。このように、マルチビット量子化器の利得は、１ビット量子化器の場合のようには入力レベルを追跡せず、この結果、ノイズシェイピングの有効性が損なわれ、あるいはマルチビット・シグマデルタＡＤＣが不安定になる。
【００２１】
すなわち、マルチビット・シグマデルタＡＤＣ内の信号レベルが、フィードバックＤＡＣのフルスケールの変化によって変えられると、ループ利得が変化し、マルチビット・シグマデルタＡＤＣのノイズ伝達関数（noise transfer function）も影響を受ける。具体的には、Ｈが、１つの特定動作条件に対するマルチビット・シグマデルタＡＤＣのノイズ伝達関数（ＮＴＦ）である場合、信号レベルを係数ｋだけスケーリングすると、ＮＴＦはＨ’＝（ｋＨ）／（１＋（ｋ−１）Ｈ）に変わる。この修正されたＮＴＦは，同じ伝送ゼロをＨとして有するが、異なる極性を有する。このＮＴＦの極性におけるシフトにより、ノイズシェイピングの有効性が低下するか、あるいはマルチビット・シグマデルタＡＤＣが不安定になる。
【００２２】
従来技術のアプローチに関連する問題を回避するとともにマルチビット・シグマデルタＡＤＣのダイナミックレンジを高める必要を認識し、本発明は、ノイズシェイピングの有効性を低下させたり、あるいはマルチビット・シグマデルタＡＤＣを不安定にすることなく、マルチビット・シグマデルタＡＤＣのダイナミックレンジを高める方法及びシステムを提供する。さらに、本発明は、マルチビット・シグマデルタＡＤＣのフルスケールが係数ｋ＞０だけスケールされた場合に、マルチビット・シグマデルタＡＤＣのＮＴＦが実質的に変化しないことを保証する方法及びシステムを提供する。
【００２３】
上述し、かつ図３に示されるように、シグマデルタＡＤＣのフルスケールは、１つ以上のフィードバックＤＡＣのフルスケールを変更することによって変えられる。フィードバックＤＡＣのフルスケールをある係数だけ変えると、ループ回路内の信号レベルが同じ係数だけスケールする。このようなループ回路内部のスケーリングによって上記の望ましくない結果が起こる可能性がある。よって、本発明はこのスケーリングを補償し、上記の問題を起こすことなく強化を可能にする方法を提供する。
【００２４】
本発明の１実施形態においては、本発明の概念に従い、マルチビット・シグマデルタＡＤＣの１つ以上のフィードバックＤＡＣのフルスケールの変更による、ループ回路内の信号レベルのスケーリングは、マルチビッドシグマデルタＡＤＣ内の量子化器の閾値レベルを、フィードバックＤＡＣのフルスケールが変更された係数と同様の係数だけ変えることによって補償される。図４には、本発明のこの実施形態を示すブロック図が示されている。
【００２５】
図４には、マルチビット・シグマデルタＡＤＣが示されている。この例では、マルチビット・シグマデルタＡＤＣのダイナミックレンジは、マルチビット量子化器２００に供給されている入力信号のフルスケールを制御することで高められる。マルチビット量子化器２００に供給される入力信号のフルスケールは、フィードバックディジタルアナログ変換器７（「フィードバックＤＡＣ」）のフルスケールの変更により制御される。フィードバックＤＡＣ７のフルスケールは、可変基準信号の特性に応じて変わる。フィードバックＤＡＣ７のフルスケールを変えるために使用される基準信号の特性は、その電圧レベルでも、電流レベルでも、周波数でも、それ以外でもよい。
【００２６】
この実施形態では、図４に示されるように、アナログ入力信号は、フィードバックＤＡＣ７からのアナログ信号とともに、ループフィルタ回路５に供給される。ループフィルタ回路５とフィードバックＤＡＣ７は、ループ回路３０を構成する。ループ回路３００からのアナログ信号はマルチビット量子化器２００に供給され、ここでマルチビットディジタル出力信号に変換される。上述のように、フィードバックＤＡＣ７のフルスケールを変えることにより、マルチビット量子化器２００に供給される入力信号のフルスケールが変更される。
【００２７】
しかしながら、フィードバックＤＡＣ７のフルスケールを変えることにより、ループ回路３０内の信号レベル、すなわちループフィルタ回路５内の信号レベルも変化する。例えば、フィードバックＤＡＣのフルスケールが係数ｋ＞０だけ変えられた場合、ループ回路３０からマルチビット量子化器２００に供給される信号も係数ｋだけスケールされる。ループ回路３０からの出力のこのようなスケーリングは、フィードバックＤＡＣ７からの信号がループフィルタ回路５への入力の一部を形成するという事実によるもので、この結果、ループ回路３０からの出力も同じ係数ｋだけスケールされてしまう。
【００２８】
本発明のこの実施形態においては、図４に示されるように、フィードバックＤＡＣ７とマルチビット量子化器２００のいずれもが可変基準信号を受信する。フィードバックＤＡＣ７とマルチビット量子化器２００がいずれも可変基準信号を受信するので、フィードバックＤＡＣ７のフルスケールが変化すると、マルチビット量子化器２００の閾値がこれに比例して変化する。マルチビット量子化器２００の閾値がフィードバックＤＡＣ７のフルスケールの変化に比例して変化することにより、マルチビット・シグマデルタＡＤＣはループ利得を実質的に一定レベルに維持することができる。ここで、このループ利得は、フィードバックＤＡＣ７、ループフィルタ回路５、及びマルチビット量子化器２００の合成利得である。実質的に一定のループ利得を維持することで、マルチビット・シグマデルタＡＤＣは、ノイズシェイピングの有効性を低めたり、マルチビット・シグマデルタＡＤＣを不安定化することなく、可変フルスケールを実現する。さらに、マルチビットＤＡＣは、誤差、例えば動誤差（dynamic errors）及びより詳細には不整合誤差（mismatch errors）を有し、これらの誤差はＤＡＣのフルスケールが減少するにつれて小さくなるので、ＡＤＣのフルスケールの減少に伴うＡＤＣの入力関連ノイズの低減が、マルチフィードバックＤＡＣ７の使用により容易になる。低減された入力関連ノイズと、ノイズシェイピングの恒久性とを組み合わせることで、マルチビット・シグマデルタＡＤＣのフルスケールの変化が、そのダイナミックレンジを増加する有効な手段となる。
【００２９】
なお、図４には１つのフィードバックＤＡＣのみが示されているが、複数のフィードバックＤＡＣをマルチビット・シグマデルタＡＣＤに使用することができる。マルチビット・シグマデルタＡＣＤにおいて複数のフィードバックＤＡＣを用いる場合には、該複数のフィードバックＤＡＣがループ回路３０に寄与した全体的な実効利得にもとづき、マルチビット量子化器２００の閾値が変えられる。
【００３０】
図５には、本発明の別の実施形態が示される。この場合、マルチビット・シグマデルタＡＤＣにおける１つ以上のフィードバックＤＡＣのフルスケールの変更による、マルチビット・シグマデルタＡＤＣのループ回路内の信号レベルのスケーリングは、ループ回路内に１つ以上の可変利得素子を組み込むことで補償される。
【００３１】
図５において、ループフィルタ回路は、フロントエンドフィルタ５１とバックエンドフィルタ５３とに分割されている。図５に示されるように、アナログ信号がフロントエンドフィルタ５１に供給される。フィルタリングされた信号は、可変利得素子１０（「ＶＧＥ」）に供給される。ＶＧＥ１０の利得は、利得制御ソース１１からの制御信号により制御される。ＶＧＥ１０からの信号は、バックエンドフィルタ５３に供給されてから、マルチビット量子化器２００に供給され、ここでマルチビットディジタル信号に変換される。図５には、フィードバックＤＡＣ７がフロントエンドフィルタ５１に接続されていることがさらに示されている。さらに、任意のフィードバックＤＡＣ７”をバックエンドフィルタ５３に接続することができる。
【００３２】
マルチビット・シグマデルタＡＤＣのフルスケールは、フィードバックＤＡＣ７またはフィードバックＤＡＣ７”のフルスケールを変えることによって制御される。フィードバックＤＡＣ７（またはフィードバックＤＡＣ７”）のフルスケールは、利得制御ソース１１から受信される可変基準信号の特性に応じて変化する。フィードバックＤＡＣ７（またはフィードバックＤＡＣ７”）のフルスケールを変えるために使用される基準信号の特性は、その電圧レベル、電流レベルまたは周波数などでもよい。
【００３３】
この実施形態では、図５に示されるように、アナログ入力信号が、フィードバックＤＡＣ７からのアナログ信号とともにフロントエンドフィルタ５１に供給される。フロントエンドフィルタ５１及びフィードバックＤＡＣ７は、ループ回路３００の一部である。さらに、ＶＧＥ１０からのアナログ出力信号がバックエンドフィルタ５３に供給されるが、このときフィードバックＤＡＣ７”からのアナログ信号も任意に供給される。ＶＧＥ１０、バックエンドフィルタ５３及びフィードバックＤＡＣ７”もループ回路３００の一部である。ループ回路３００からのアナログ信号はマルチビット量子化器２００に供給され、ここでマルチビットディジタル出力信号に変換される。フィードバックＤＡＣ７のフルスケールまたは任意のフィードバックＤＡＣ７”のフルスケールを変えることにより、マルチビッドシグマデルタＡＤＣのフルスケールが変更される。
【００３４】
しかしながら、フィードバックＤＡＣ７のフルスケールまたは任意のフィードバックＤＡＣ７”のフルスケールを変えることによって、ループ回路３００内の信号レベルも変化する。例えば、フィードバックＤＡＣ７のフルスケールまたは任意のフィードバックＤＡＣ７”のフルスケールが係数ｋ＞０だけ変化する場合、ループ回路３００からマルチビット量子化器２００に供給されている信号も係数ｋだけスケールされる。ループ回路３００からの出力のこのようなスケーリングは、フィードバックＤＡＣ７または任意のフィードバックＤＡＣ７”からの信号がフィルタ５１及び５３への入力の一部を形成するという事実によるものであり、この結果、ループ回路３００の出力も同じ係数ｋだけスケールされる。
【００３５】
本発明のこの実施形態においては、図５に示されるように、ＶＧＥ１０は、利得制御ソース１１から利得制御信号を受信し、この利得制御信号が、ＶＧＥ１０の利得を、フィードバックＤＡＣ７のフルスケールの変化に反比例して制御する。ＶＧＥ１０の利得が、フィードバックＤＡＣ７のフルスケールの変化に反比例して変化するので、マルチビット・シグマデルタＡＤＣは、ループ利得を実質的に一定のレベルに維持することができる。ここで、ループ利得は、フィードバックＤＡＣ７、任意のフィードバックＤＡＣ７”、フロントエンドフィルタ５１、バックエンドフィルタ５３、ＶＧＥ１０及びマルチビット量子化器２００の合成利得である。実質的に一定のループ利得を維持することにより、マルチビット・シグマデルタＡＤＣは、ノイズシェイピングの効果を低下させたり、マルチビット・シグマデルタＡＤＣの不安定化させたりせずに、強化されたダイナミックレンジを実現できる。
【００３６】
より具体的には、例えば、フロントエンドフィルタ５１に接続されたフィードバックＤＡＣ７のフルスケールを係数ｋだけ変化させると、フロントエンドフィルタ５１における信号レベルも係数ｋだけスケールする。この例においては、バックエンドフィルタ５３における信号レベルは一定のままなので、望ましい補償を得るためにはＶＧＥ１０の利得を１／ｋだけ変更させれば十分である。ここで、シグマデルタ変調器は一般に中程度の（moderate）パラメータ誤差に耐性があるので、ＶＧＥ０１の利得は１／ｋ関数に近づけるだけでよい。
【００３７】
なお、図５には、単一のフィードバックＤＡＣ７または単一の任意のフィードバックＤＡＣ７”のみが示されているが、いずれの場合にも、マルチビット・シグマデルタＡＤＣにおいて複数のフィードバックＤＡＣを使用できる。マルチビット・シグマデルタＡＤＣにおいて複数のフィードバックＤＡＣが使用される場合には、ＶＧＥ１０の利得は、複数のＤＡＣがループ回路３００に寄与した実効利得全体に反比例して変化する。
【００３８】
図５に関し、ループ回路３００に可変利得素子１０を埋設する利点は２つある。第１に、フルスケールが小さい場合、ＶＧＥ１０の利得は高く、バックエンドフィルタ５３の入力関連ノイズは小さい。第２に、ＶＧＥ１０の非線形性は、マルチビッドシグマデルタＡＤＣの入力を参照すると、フロントエンドフィルタ５１のバンド内利得（in-band gain）に等しい係数だけ減少する。ＶＧＥ１０をループ回路３００の入力に近づけて配置することで第１の利点が強化され、ＶＧＥ１０をループ回路３００の出力に近づけて配置すると、第２の利点が強化される。ＶＧＥ１０の最適な位置は、性能または電力消費への関連（implication）を評価することにより決定できる。
【００３９】
本発明の第３実施形態においては，図６に示されるように、マルチビット・シグマデルタＡＤＣにおける１つ以上のフィードバックＤＡＣのフルスケールの変更による、マルチビット・シグマデルタＡＤＣのループ回路内の信号レベルのスケーリングは、ループ回路内に１つ以上の可変利得素子を組み込み、マルチビット・シグマデルタＡＤＣ内の量子化器の閾値レベル変えて、可変利得素子と量子化器との合成利得が、フィードバックＤＡＣのフルスケールが変化する係数に等しい係数だけ変化するようにすることで補償される。
【００４０】
図６において、ループフィルタ回路は、フロントエンドフィルタ５１とバックエンドフィルタ５３とに分割される。図６に示されるように、アナログ信号がフロントエンドフィルタ５１に供給される。フィルタリングされた信号は、可変利得素子１０（「ＶＧＥ」）に供給される。ＶＧＥ１０の利得は、利得制御ソース１１０からの制御信号によって制御される。ＶＧＥ１０からの信号はバックエンドフィルタ５３に供給されてから、マルチビット量子化器２００に供給され、ここでマルチビットディジタル信号に変換される。図６には、さらに、フィードバックＤＡＣ７がフロントエンドフィルタ５１に接続されていることが示されている。また、任意のフィードバックＤＡＣ７”はバックエンドフィルタ５３に接続できる。
【００４１】
マルチビット・シグマデルタＡＤＣのフルスケールは、フィードバックＤＡＣ７及びおそらくフィードバックＤＡＣ７”のフルスケールを変えることにより制御される。フィードバックＤＡＣ７（またはフィードバックＤＡＣ７”）のフルスケールは、利得制御ソース１１０から受信した可変基準信号の特性に応じて変化する。ここで、フィードバックＤＡＣ（またはフィードバックＤＡＣ７”）のフルスケールを変えるために使用される基準信号の特性は、その電圧レベルでも、電流レベルでも、周波数などでもよい。
【００４２】
この実施形態では、図６に示すように、アナログ入力信号が、フィードバックＤＡＣ７からのアナログ信号とともにフロントエンドフィルタ５１に供給される。フロントエンドフィルタ５１及びフィードバックＤＡＣ７はループ回路３００の一部である。さらに、任意であるが、ＶＧＥ１０からのアナログ入力信号が、フィードバックＤＡＣ７”とともにバックエンドフィルタ５３に供給される。ＶＧＥ１０、バックエンドフィルタ５３、及びフィードバックＤＡＣ７”もループ回路３００の一部である。ループ回路３００からのアナログ信号がマルチビット量子化器２００に供給され、ここでマルチビットディジタル出力信号に変換される。フィードバックＤＡＣ７のフルスケールまたはフィードバックＤＡＣ７”のフルスケールを変えることにより、マルチビット・シグマデルタＡＤＣのフルスケールが変化する。
【００４３】
しかしながら、フィードバックＤＡＣ７のフルスケールまたは任意のフィードバックＤＡＣ７”のフルスケールを変えることにより、ループ回路３００内の信号レベルも変化する。例えば、フードバックＤＡＣ７のフルスケールまたは任意のフィードバックＤＡＣ７”のフルスケールが係数ｋ＞０だけ変化すると、ループ回路３００からマルチビッド量子化器２００に供給されている信号も係数ｋだけスケールされる。ループ回路３００からの出力のこのようなスケーリングは、フィードバックＤＡＣ７または任意のフィードバック７”からの信号がフィルタ５１及び５３への入力の一部を形成するという事実によるもので、この結果、ループ回路３００の出力も同じ係数ｋだけスケールされる。
【００４４】
本発明のこの実施形態においては、図６に示されるように、ＶＧＥ１０は、このＶＧＥ１０の利得を制御する、利得制御ソース１１０からの利得制御信号を受信し、マルチビット量子化器２００は、マルチビット量子化器２００の閾値を変える、利得制御ソース１１０からの基準信号を受信する。ＶＧＥ１０における利得の変化とマルチビッド量子化器２００における閾値の変化とが、フィードバックＤＡＣ７のフルスケールの変化に反比例する全体的な利得の変化をもたらし、この結果、マルチビット・シグマデルタＡＤＣはループ利得を実質的に一定レベルに維持する。ここで、ループ利得とは、フィードバックＤＡＣ７、任意のフィードバックＤＡＣ７”、フロントエンドフィルタ５１、バックエンドフィルタ５３、ＶＧＥ１０及びマルチビッド量子化器２００の合成利得である。実質的に一定のループ利得を維持することにより、マルチビット・シグマデルタＡＣＤは、ノイズシェイピングの有効性を損なったり、マルチビット・シグマデルタＡＤＣの不安定を生じたりせずに可変フルスケールを実現する。
【００４５】
なお、図６には、単一のフィードバックＤＡＣ７または単一の任意のフィードバックＤＡＣ７”が示されているが、いずれの場合も、マルチビット・シグマデルタＡＤＣに複数のフィードバックＤＡＣを使用できる。
【００４６】
本発明の第４実施形態は、その利得が可変利得素子の利得に比例する複製素子、例えば、可変制御素子のコピー、または可変制御素子のスケールバージョンを有するマルチビット・シグマデルタ・アナログ・ディジタル変換器を含む。この実施形態においては、ディジタル・アナログ・フィードバック回路のフルスケールに比例する信号を複製素子に印加し、可変制御素子及び可変制御素子の複製の利得を、可変制御素子の複製の出力が一定の基準レベルと等しくなるように調整することにより、本発明は、ディジタル・アナログ・フィードバック回路のフルスケールに反比例して可変制御素子の利得を変更し、ループ利得を実質的に一定に維持する。
【００４７】
本発明の第５実施形態は、その利得が可変利得素子の利得に比例する複製素子、例えば、可変制御素子のコピー、または可変制御素子のスケールバージョンを有するマルチビット・シグマデルタ・アナログ・ディジタル変換器を含む。この実施形態においては、ディジタル・アナログ・フィードバック回路のフルスケールに比例する信号を複製素子に印加し、ディジタル・アナログ・フィードバック回路のフルスケールを、可変制御素子の複製の出力が一定の基準レベルと等しくなるように調整することにより、本発明は、ディジタル・アナログ・フィードバック回路のフルスケールに反比例して可変制御素子の利得を変更し、ループ利得を実質的に一定に維持する。
【００４８】
本発明では、可変利得素子の利得を追跡し、さらに追跡された利得値にもとづいてディジタル・アナログ・フィードバック回路のフルスケールを修正してもよい。
【００４９】
上記の実施形態において、複数の可変利得素子を用いることによって、利得の補償をループ回路全体に分布させることができる。回路レベルでは、フードバックＤＡＣのフルスケールは連続的にまたは不連続ステップで変えることができ、一方、可変利得素子はアナログ信号によって利得が制御される真の可変利得増幅器であってもよいし、あるいは利得値の個別の集合を有するプログラム可能な利得増幅器などのブロックであってもよい。さらに、回路レベルでは、可変利得素子は、可変抵抗、可変容量、可変相互コンダクタンス、可変減衰器、または他の可変利得素子で実施できる。
【００５０】
さらに、複数の量子化器、例えばマルチステージまたはカスケード変調器などを用いる応用例では、上記の実施形態をこれらの応用例に利用することにより可変フルスケールを実施できる。
【００５１】
要約すると、本発明は、量子化器、ループフィルタ回路、及びディジタル・アナログ・フィードバック回路を有する、マルチビット・シグマデルタ・アナログ・ディジタル変換器の入力フルスケールレベルを変更する。量子化器、ループフィルタ回路、及びディジタル・アナログ・フィードバック回路は関連するループ利得を有し，量子化器とループフィルタ回路とは関連する合成利得を有する。本発明では、ディジタル・アナログ・フィードバック回路のフルスケールを変更し、ディジタル・アナログ・フィードバック回路のフルスケールに反比例して量子化器とループフィルタ回路の合成利得を変更し、ループ利得を実質的に一定のレベルに維持する。
【００５２】
本発明のさまざまな例及び実施形態を図示して説明したが、当業者であれば、本発明の範囲がここに示した特定の説明及び図面に限定されるものではなく、請求の範囲に記載されたさまざまな修正及び変更をも含むことが理解できるだろう。
【図面の簡単な説明】
【００５３】
本発明は種々の要素及び要素の構成、または種々のステップ及びステップの構成の形態にすることができる。図面は好ましい実施形態の例示のみを目的とし、本発明を限定するものではない。
【図１】従来技術のアナログディジタル変換回路を示すブロック図である。
【図２】別の従来技術によるアナログディジタル変換回路を示すブロック図である。
【図３】第３の従来技術によるアナログディジタル変換回路を示すブロック図である。
【図４】本発明の着想による、マルチビット・シグマデルタ・アナログ・ディジタル変換回路の１実施形態を示すブロック図である。
【図５】本発明の着想による、マルチビット・シグマデルタ・アナログ・ディジタル変換回路の第２実施形態を示すブロック図である。
【図６】本発明の着想による、マルチビット・シグマデルタ・アナログ・ディジタル変換回路の第３実施形態を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2004533136.tif 000033
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