(57)【要約】本発明は、第１の電極領域（２０４）、その上に本質的に構成された第２の電極領域（２０５）、その間に構成された層の電気絶縁シーケンス（２０６）、さらに、ゲート領域（２０７）およびチャンネル領域（２０３）、ならびにその間に構成された層の電気絶縁シーケンス（２０６）を含む基板（２０１）および垂直トランジスタを有するトランジスタ構成（２００）に関し、それにより、層の電気絶縁シーケンス（２０６）の２つの空間的分離セクション（２０８、２０９）は、格納目的のための電荷キャリアとして作用する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
垂直トランジスタであって、
第１の電極領域と、
該第１の電極領域上に基本的に構成される第２の電極領域と、
該第１の電極領域と該第２の電極領域との間のチャネル領域と、
該チャネル領域の近くにあるゲート領域と、
電気的絶縁体領域であって、該ゲート領域は、該電気的絶縁体領域によって、隣接する垂直トランジスタから該ゲート領域が電気的に切断されるように部分的に囲まれる、電気的絶縁体領域と、
該ゲート領域と該チャネル領域との間の電気的絶縁体層シーケンスと
を含む垂直トランジスタと
を含み、いずれの場合にも、２つの空間的に相互に分離して、電気的に切断した電気的絶縁体層シーケンスのセクションは、電荷キャリアの格納装置に役立つ、トランジスタ構成。
【請求項２】
前記電気的絶縁体層シーケンスは、第１の酸化物層、窒化物層および第２の酸化物層を含む層シーケンス（ＯＮＯ層シーケンス）である、請求項１に記載のトランジスタ構成。
【請求項３】
いずれの場合にも、前記電気的絶縁体層シーケンスの２つのセクションのうちの１つは、前記チャネル領域、前記ゲート領域、および、前記第１の電極領域または前記第２の電極領域の間に基本的に構成される、請求項１または２に記載のトランジスタ構成。
【請求項４】
前記チャネル領域は、ｐドープされ、前記第１の電極領域および前記第２の電極領域は、ｎ＋ドープされる、請求項１〜３のいずれか１つに記載のトランジスタ構成。
【請求項５】
少なくとも２つの垂直トランジスタは、前記基板に並んで構成される、請求項１〜４のいずれか１つに記載のトランジスタ構成。
【請求項６】
前記電気的絶縁体領域は、前記チャネル領域および前記電気的絶縁体層シーケンスを除いて、前記第１の電極領域および／または前記第２の電極領域をその／それらの周囲から電気的に切断する、該電気的絶縁体領域によって、該第１の電極領域および／または該第２の電極領域は、少なくとも部分的に囲まれる、請求項１〜５のいずれか１つに記載のトランジスタ構成。
【請求項７】
前記垂直トランジスタの全てのうちの前記第１の電極領域は、電気的に互いに結合される、請求項５に記載のトランジスタ構成。
【請求項８】
トランジスタ構成をデータメモリとして動作させる方法であって、
基板および垂直トランジスタを有するトランジスタ構成が提供され、
該垂直トランジスタは、
第１の電極領域と、
該第１の電極領域上に基本的に構成される第２の電極領域と、
該第１の電極領域と該第２の電極領域との間のチャネル領域と、
該チャネル領域の近くにあるゲート領域と、
電気的絶縁体領域であって、該ゲート領域は、該電気的絶縁体領域によって、隣接する垂直トランジスタから該ゲート領域が電気的に切断されるように部分的に囲まれる、電気的絶縁体領域と、
該ゲート領域と該チャネル領域との間の電気的絶縁体層シーケンスであって、いずれの場合にも、２つの空間的に相互に分離して、電気的に切断した電気的絶縁体層シーケンスのセクションは、電荷キャリアの格納装置に役立つ、電気的絶縁体層シーケンスと、
いずれの場合にも、該チャネル領域、該ゲート領域、および、該第１の電極領域または該第２の電極領域の間に基本的に構成される、前記電気的絶縁体層シーケンスの２つのセクションのうちの１つと
を含み、
第１のデータメモリは、該第１の電極領域に割り当てられた該電気的絶縁体層シーケンスのセクションから形成され、
第２のデータメモリは、該第２の電極領域に割り当てられた該電気的絶縁体層シーケンスのセクションから形成され、
いずれの場合にも、該２つのデータメモリにおいて、ビットが格納され得るか、読み出されるか、または、消去される、方法。
【請求項９】
第１の格納電圧を前記第１の電極領域、または、前記第２の電極領域に印加して、同時に、第２の格納装置電圧を前記ゲート領域に印加することによって、１ビットが前記２つのデータメモリのうちの１つに格納される、請求項８に記載の方法。
【請求項１０】
第１の読み出し電圧を前記ゲート領域に印加して、同時に、第２の読み出し電圧を前記第１の電極領域または前記第２の電極領域に印加することによって、１ビットが前記２つのデータメモリのうちの１つから読み出される、請求項８に記載の方法。
【請求項１１】
第１の消去電圧を前記第１の電極領域に印加して、第２の消去電圧を前記第２の電極領域に印加し、第３の消去電圧を前記ゲート領域に同時に印加することによって、ビットが前記２つのメモリで消去される、請求項８に記載の方法。
【請求項１２】
複数の垂直トランジスタは、並んで構成され、該垂直トランジスタのうちの全ての前記第１の電極領域は、互いに電気的に結合される、請求項８に記載の方法。
【請求項１３】
特定の垂直トランジスタにおいて、第１の格納電圧を前記第２の電極領域に印加して、同時に、第２の格納電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第１のデータメモリに１ビットが格納される、請求項１２に記載の方法。
【請求項１４】
第１の格納電圧を前記第１の電極領域に印加して、同時に、特定の垂直トランジスタにおいて、第２の格納電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第２のデータメモリに１ビットが格納される、請求項１２に記載の方法。
【請求項１５】
第１の読み出し電圧を前記第１の電極領域に印加して、同時に、該特定の垂直トランジスタにおいて、第２の読み出し電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第１のデータメモリから１ビットが読み出される、請求項１２に記載の方法。
【請求項１６】
第１の読み出し電圧を前記第２の電極領域に印加して、同時に、該特定の垂直トランジスタにおいて、第２の読み出し電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第２のデータメモリから１ビットが読み出される、請求項１２に記載の方法。
【請求項１７】
第１の消去電圧を前記第１の電極領域に印加して、第２の消去電圧を前記第２の電極領域に印加して、同時に、第３の消去電圧を前記ゲート領域に印加することによって、特定の垂直トランジスタのうちの２つのデータメモリにおいてビットが消去される、請求項１２に記載の方法。
【請求項１８】
基板および垂直トランジスタを有するトランジスタ構成を製造する方法であって、
該トランジスタ構成は、
第１の電極領域と、
該第１の電極領域上に基本的に構成される第２の電極領域と、
該第１の電極領域と該第２の電極領域との間のチャネル領域と、
該チャネル領域の近くにあるゲート領域と、
電気的絶縁体領域であって、該ゲート領域は、該電気的絶縁体領域によって、隣接する垂直トランジスタから該ゲート領域が電気的に切断されるように部分的に囲まれる、電気的絶縁体領域と、
該ゲート領域と該チャネル領域との間の電気的絶縁体層シーケンスであって、いずれの場合にも、２つの空間的に相互に分離して、電気的に切断した電気的絶縁体層シーケンスのセクションは、電荷キャリアの格納装置に役立つ、電気的絶縁体層シーケンスと
を含み、
層構成は、基板、チャネル層、電極層および第１の電気的絶縁体層から形成され、
トレンチは、該層構成に導入され、該トレンチは、該チャネル層に直角に延び、プロセス中において、該チャネル層からチャネル領域を形成し、該電極層から第１の電極領域を形成し、
第２の電気的絶縁体層は、該トレンチの内部エリア上に形成され、
該第２の電気的絶縁体層は、該トレンチの内部エリアにある横方向上部セクションで該内部エリアの領域から取り除かれ、
第２の電極領域は、該第２の電極領域が該チャネル領域に結合される領域を除いて、該トレンチに、そして、該第２の電気絶縁体層上に形成され、
電気的絶縁体層シーケンスは適用され、
ゲート領域は、該電気的絶縁体層シーケンス上に形成され、
電気的絶縁体領域が形成され、これにより、該ゲート領域は、該ゲート領域が隣接する垂直トランジスタから電気的に切断されるように部分的に囲まれる、方法。
【請求項１９】
前記電気的絶縁体層シーケンスは、第１の酸化物層、窒化物層および第２の酸化物層を含む層シーケンス（ＯＮＯ層シーケンス）から製造される、請求項１８に記載の方法。
【請求項２０】
前記チャネル領域は、ｐドープされた半導体材料から製造される、請求項１８または１９に記載の方法。
【請求項２１】
前記第１の電極領域および／または前記第２の電極領域は、ｎ＋ドープされた半導体材料から製造される、請求項１８〜２０のいずれか１つに記載の方法。
【請求項２２】
前記ゲート領域は、ｎドープされた半導体材料から製造される、請求項１８〜２１のいずれか１つに記載の方法。
【請求項２３】
前記第１の電極領域および／または前記第２の電極領域および／または前記ゲート領域は、多結晶シリコンから製造される、請求項１８〜２２のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ構成、トランジスタ構成をデータメモリとして動作するための方法、およびトランジスタ構成を製造するための方法に関する。
【背景技術】
【０００２】
コンピュータ技術の急速な継続的な開発の観点から、はるかに小さい構成上にはるかに大きい格納量を提供する格納媒体の必要性が存在する。大量のデータは、通常、メモリセルの大きい構成内に格納される。例えば、使用されるメモリセルは、情報を失うことなく長期間にわたって格納された情報アイテムを格納し得る不揮発性メモリである。不揮発性メモリの概要は、例えば［１］によって与えられる。シリコンチップ上の特殊トランジスタは、通常不揮発性メモリとして使用される。
【０００３】
しかし、従来のシリコンマイクロエレクトロニクスは、さらなる小型化が発展するに伴いその限界に直面する。その間、特にますますより小さくなり、かつより高密度に構成されたチップ当たりの数億のトランジスタは、今後１０年間に基本的な物理的な問題に悩まされる。構造寸法が８０ｎｍ未満に低下する場合、量子効果は、チップ上に構成されたコンポーネント上で妨害作用を有し、約３０ｎｍの寸法未満では支配的である。
【０００４】
さらに、チップ上のコンポーネントの集積密度の増加は、チップ上に構成されたコンポーネント間の望ましくないクロストークおよび劇的な廃熱の増加に通じる。従って、トランジスタ寸法の小型化を進めることによるトランジスタ構成の格納密度を増加させることは、予見可能な将来の物理的な限界に直面する概念である。
【０００５】
従って、個々のトランジスタに関しての革新的な小型化に対する代替を探求する考えが追求される。格納密度をさらに増加させるために追及される１つの考えは、１つのトランジスタに１より多いビットのデータの量を格納する基本的なアイデアに基づく。
【０００６】
［２］は、２ビットの格納量が１つのトランジスタに格納され得る不揮発性メモリを開示する。このような不揮発性メモリの動作の方法は、以下により詳細に説明される。図１は、ゲート領域１０１、ソース領域１０２、ドレイン領域１０３、ウエル領域１０４、第１の電気絶縁層１０５および第２の電気絶縁層１０６を有する２ビットメモリトランジスタ１００を示す。さらに、２ビットメモリトランジスタ１００は、二酸化シリコン（ＳｉＯ２）から作製された第１の酸化物層１０８、窒化ケイ素（Ｓｉ３Ｎ４）から作製された窒化物層１０９、および二酸化シリコン（ＳｉＯ２）から作製された第２の酸化物層１１０を含む電気絶縁ＯＮＯ層１０７を有する。さらに、２−ビットメモリトランジスタ１００は、ＯＮＯ層１０７における窒化物層１０９の２つの横方向エッジ部において構成される第１のメモリ部１１１および第２のメモリ部１１２を有する。ゲート領域１０１は、好適には、ｎ−ドープポリシリコン材料から製造される。２つの電気絶縁層１０５、１０６は、二酸化シリコン（ＳｉＯ２）から形成される。
【０００７】
１ビットのデータ量は、各場合において、以下に説明されるように、２つのメモリ部１１１、１１２に格納され得る。第１の十分に高い電圧がゲート領域１０１に印加され、第２の十分に高い電圧がソース領域１０２に印加されと、ソース領域１０２の近傍のＯＮＯ層１０７の第１のメモリ部１１１内の窒化物層１０９に対して、加速された、いわゆる「熱い（ｈｏｔ）」電子のトンネル効果を引き起こす。次いで、図１によると、これらの電子は、第１のメモリ部１１１において水平方向に固定されている電気絶縁窒化物層１０９に構成される。電子は、図１に従って、垂直に隣接する電気絶縁酸化物層１０８および１１０を介して第１のメモリ領域１１１から流出することができない。
【０００８】
従って、この電荷は、ソース領域１０２を介してドレイン領域１０３からＯＮＯ層１０７に注入される電子は、固定された電荷を表わす。従ってこの固定された電荷は、永久的に局所化される。すなわち、ソース領域１０２付近のＯＮＯ層１０７の領域に明瞭にトラップされる。
【０００９】
第１の十分に高い電圧のゲート領域１０１への印加および第２の十分に高い電圧のドレイン領域１０３への印加は、ドレイン領域１０３の近傍のＯＮＯ層１０７の第２のメモリ部１１２内の窒化物層１０９への加速された電子のトンネル効果を同様に引き起こす。次いで、電子は、そしてこの電子はまた、図１に従って、第２のメモリ部１１２において水平方向に固定される電気絶縁窒化物層１０９に構成され、図１に従って、垂直に隣接する電気絶縁層１０８および１１０を介してさらに流出し得ない。特に、第１のメモリ部１１１および／または第２のメモリ部１１２に構成される電子の電荷平衡は、窒化物層１０９に沿って影響されない。なぜなら、電荷は、電気絶縁窒化物層１０９に沿って伝送され得ない。
【００１０】
第１のメモリ部１１１内の電荷の存在は、第１の論理値「１」として解釈されるが、第１のメモリ部１１１内の電荷の欠如は、第２の論理値「０」として解釈される。従って、１ビットのデータ量は、ＯＮＯ層１０７の第１のメモリ部１１１に格納され得る。第２のメモリ部１１２の電荷の存在は、第１の論理値「１」として解釈されるが、第２のメモリ部１１２の電荷の欠如は、第２の論理値「０」として解釈される。従って、１ビットのデータ量もまた、ＯＮＯ層１０７の第２のメモリ部１１２に格納され得る。その結果２ビットの格納量は、２ビットメモリトランジスタ１００に格納され得る。
【００１１】
２つのメモリ部１１１、１１２に永久的に局在された電子は、特徴的な態様で２ビットメモリトランジスタ１００の閾値電圧に影響を与える。各場合において、メモリ部１１１、１１２に格納される１ビットの２つのデータ量は、一方では、ソース領域１０２またはドレイン領域１０３に印加される第１の十分に小さい電圧、および他方では、ゲート領域１０１に印加される第２の十分に小さい電圧によって読み出され得る。２つの電圧は、窒化物層１０９からに対する入出力への電子の望ましくないトンネル効果を回避するのに十分小さくなるように選択されるべきである。従って、２ビットメモリトランジスタ１００の閾値電圧は、窒化物層１０９上の自由電荷キャリアの存在および不在のそれぞれに明らかに依存する。なぜなら、自由電荷キャリアは、構成の導電率およびそれによる電流に対して作用を有するからである。
【００１２】
ソース領域１０２付近のメモリ部１１１に格納されたデータ量およびドレイン領域１０３付近のメモリ部１１２に格納されたデータ量のそれぞれを読み出すために、［２］に説明された方法は、プログラミングに対して「反対」方向に作用される。すなわち、ソース領域１０２付近のメモリ部１１１から読み出すためには、電圧がドレイン領域１０３に印加され、さらなる電圧がゲート領域１０１に印加される。これとは対照的に、ソース領域１０２付近のメモリ部１１１をプログラミングするためには、電圧がソース領域１０２に印加され、さらなる電圧がゲート領域１０１に印加される。ドレイン領域１０３付近のメモリ部１１２から読み出すためには、電圧がソース領域１０２に印加され、さらなる電圧がゲート領域１０１に印加される。「反対」方向（プログラミングと比較して）における２つのメモリ部１１１、１１２からの読み出しは、加速されたプログラミング動作を可能にする。なぜなら、ＯＮＯ層１０７に局在化されたより小さい量の電荷が「反対」方向［２］に読み出される間に十分であるからである。
【００１３】
説明された２ビットメモリトランジスタ１００から、このような複数の２ビットメモリトランジスタ１００を有する構成を作製することが可能である。このような構成は、従来のトランジスタのメモリ構成と比較して倍増された格納密度を可能にし、トランジスタのメモリ構成の各々は、１ビットの格納量を格納し得る。
【００１４】
しかし、２ビットメモリトランジスタ１００をプログラミングするためには、上述のように、ソース領域１０２またはドレイン領域１０３に十分に高い電圧を印加することが必要である。
【００１５】
構造サイズが約１５０ｎｍ未満に低下する場合、必要とされた高電圧は、ソース領域１０２とドレイン領域１０３との間に発生する望ましくない電流を伴わないで、ソース領域１０２およびドレイン領域１０３のそれぞれにもはや印加され得ない。ソース領域１０２からドレイン領域１０３への空間電荷領域の寄生突き抜け（ｐａｒａｓｔｉｃ  ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）は、２つのメモリ部１１１、１１２にプログラムされたデータおよびＯＮＯ層１０７に永久的に局在化された電子のそれぞれに影響を与える。
【００１６】
説明された有利な結果を用いる、ソース領域１０２とドレイン領域１０３との間の空間電荷領域のパンチスルーは、図１（十分な寸法のソース領域とドレイン領域１０３との間のチャンネル）から公知の水平範囲を提供することによって回避され得る。結果として、ソース領域１０２周囲に形成された空間電荷領域とドレイン領域１０３付近に形成された空間電荷領域との間のオーバーラップが回避され、次いで２つのメモリ部１１１、１１２は、上述の不利な効果を発生させることなく、必要とされた高電圧で動作され得る。しかし、ソース領域１０２とドレイン領域１０３との間のチャンネルの水平伸長（すなわち、水平方向において図１に従ってＯＮＯ層１０７の伸長）は、多数のこのようなトランジスタを有するメモリ構成において、１つのトランジスタに必要な面積の増加に関連付けられる。これは、探求された目的を相殺する。すなわち、最も高い可能な格納密度（すなわち構成の面積当たりのデータ量）を達成する目的を相殺する。
【００１７】
この拘束は、［２］に開示された２ビットメモリトランジスタ１００が１５０ｎｍよりも大きい直線寸法に限定される結果を有する。さらなる小型化は、この構成によって可能にされない。これは、最も高い可能な格納密度を有し、そしてさらに最も短い可能な信号伝搬時間を有するトランジスタを提供する目的を追求することに関して不利である。
【００１８】
［３］は不揮発性メモリユニットを開示し、複数の１ビットメモリトランジスタは、一方のトランジスタが他方に隣接して構成される。各場合において、ドレイン電極、チャンネル領域、ソース領域、制御ゲート電極、および浮動ゲート電極は互いに、１ビットメモリトランジスタを形成する。この場合では、各１ビットメモリトランジスタは、不揮発性メモリユニットの表面に対して実質的に垂直に構成される。浮動ゲート電極は、電気導電材料からなり、各個々の１ビットメモリトランジスタ内で、１ビットの格納量が各場合において格納され得るデータメモリとして機能する。１ビットメモリトランジスタの残りのコンポーネントから各制御ゲート電極の適切な電気絶縁を確実にするために、制御ゲート電極は、各ＯＮＯ層に埋め込まれ、従って、ドレイン電極、チャンネル領域、および浮動ゲート電極から電気的にデカップルされる。
【００１９】
［４］は、メモリセルが垂直ＭＯＳトランジスタを有する電気的にプログラム可能なメモリセル構成を開示する。
【００２０】
［５］は、垂直浮動ゲート領域を有する半導体メモリセルを開示する。
【００２１】
［６］は、情報の８ビットまでが格納され得る不揮発性半導体メモリを開示する。
【００２２】
［７］は、複数の情報のビットが電荷蓄積層に格納され得る平面半導体メモリセルを記述する。
【００２３】
［８］は、平面マルチビットメモリセルを開示する。
【００２４】
［９］は、電荷キャリアがＯＮＯ層に注入され得る平面ＥＥＰＲＯＭメモリセルを開示する。
【００２５】
［１０］は、隣接するメモリセルがｐｎ接合によって互いに電気的に絶縁されるメモリ構成を開示する。
【００２６】
従って、本発明の目的は、高い格納密度を有する２ビットメモリトランジスタの構成を提供することである。
【００２７】
この問題は、トランジスタ構成、トランジスタ構成をデータメモリとして動作させる方法、および、独立請求項に記載の特徴を有するトランジスタ構成を製作する方法によって解決される。
【００２８】
トランジスタ構成は、基板および垂直トランジスタを有する。垂直トランジスタは、その部分に、第１の電極領域、実質的に第１の電極領域の上に構成される第２の電極領域、第１の電極領域と第２の電極領域との間のチャネル領域、チャネル領域に隣接するゲート領域、およびゲート領域とチャネル領域との間の電気的絶縁層シーケンスを有する。この場合、電気的絶縁層シーケンスの、２つの互いに空間的に分離し、かつ電気的に切断されたセクションが電荷キャリアを格納するために利用される。
【００２９】
本発明の基本的考え方は、格納密度をさらに高くするために、２ビットメモリトランジスタが、チップにおいて平面的ではなく、垂直に集積され、このようにして、チップにおける個々のトランジスタの面積が低減されるという事実に基づく。電圧がトランジスタに印加される場合、ソース電極およびドレイン電極は、トランジスタの２つの領域から形成される。この場合、ソース電極は、ドレイン電極よりも低い電位を有する。
【００３０】
従って、本発明によると、２つの局所的に分離したメモリセクションが、電気的絶縁層シーケンスで形成され、電気的絶縁層シーケンスにおける一方のメモリセクションは、ソース側に構成され、他方のメモリセクションは、ドレイン側に構成される。第１の電極領域と第２の電極領域との間に形成されるチャネルは、さらに、十分なサイズを有し得、平面寸法から切り離される。従って、第１の電極領域および第２の電極領域とに隣接するメモリ領域は、相反的な影響を及ぼし合わないことが確実にされる。
【００３１】
情報アイテムは、フローティングゲート電極の場合、ファウラーノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電子により格納されることが多い。対照的に、電気的絶縁層シーケンスの場合、情報は、加速された（いわゆる「熱い」）チャネル電子によって格納される。加速されたチャネル電子を生成するために、ファウラーノルドハイムトンネル電子を生成する場合よりも低い電圧が必要とされる。本発明により、情報は、電気的絶縁層シーケンスに格納され、その結果、フローティングゲート電極の場合よりも低い電圧が、メモリトランジスタのプログラムおよび消去の両方のために必要とされる。従って、メモリセクションの電気的絶縁層シーケンスでの形成は、さらに、格納密度をさらに高くすることを可能にする。
【００３２】
従って、トランジスタ構成は、垂直トランジスタが空間節約構成、いわゆる、高い格納密度、および電子コンポーネントの安定した動作性を可能にするという有利な点を有する。
【００３３】
本発明のさらなる局面は、垂直トランジスタにおいて、第１の電極領域と第２の電極領域との間に十分に長いチャネルを形成することが可能であるという事実である。これは、トランジスタ構成のプログラムの間、第１の電極領域と第２の電極領域との間の電流の流れの突き抜け現象を回避し、その際、チャネルが１次元で広がるために、格納密度に対して不利な影響が生じない。これは、垂直導電性チャネルを有するトランジスタがチャネル長に依存しない、構成の面上の面積必要条件を有するという事実に基づくためである。従って、本発明のトランジスタ構成は、高い格納密度および安定した動作性が組み合わされた構成を提供する。
【００３４】
垂直トランジスタにおける２ビットのデータ量の格納は、チャネル領域に沿う第１の電極領域と第２の電極領域との間に伸びる電気的絶縁層シーケンスによって行われる。電気的絶縁層シーケンスは、好適には、第１の酸化物層、窒化物層、および第２の酸化物層を含む層シーケンスを有する。従って、窒化物層は、各場合について、両側が酸化物層によって包囲される。このような層シーケンスは、ＯＮＯ層シーケンスと呼ばれる。通常、二酸化シリコン（ＳｉＯ２）が、２つの酸化物層用の材料として用いられ、窒化シリコン（Ｓｉ３Ｎ４）は、窒化物層用の材料として用いられる。電荷キャリアの形態の第１のビットは、実質的に第１の電極領域とチャネル領域とゲート領域との間のＯＮＯ層シーケンスの窒化物層のセクションに格納され得る。空間的に分離し、かつ互いに電気的に切断された態様で、電荷キャリアの形態の第２のビットは、実質的に、第２の電極領域とチャネル領域とゲート領域との間に構成されるＯＮＯ層シーケンスの窒化物層の別のセクションに格納され得る。従って、２ビットは、本発明のトランジスタ構成の垂直トランジスタに格納され得る。
【００３５】
２つのビットのバイナリ情報は、本発明による垂直トランジスタのＯＮＯ層シーケンスの窒化物層に格納され得る（これは後述される）。電荷キャリアがＯＮＯ層シーケンスの上述のセクションの１つに格納された場合、これは、第１の論理値「１」を有するバイナリ情報として解釈され得る。対照的に、電荷キャリアが格納されない場合、これは、第２の論理値「０」を有するバイナリ情報として解釈され得る。第１の論理値「１」は、加速された（「熱い」）電荷キャリアを窒化物層のそれぞれのメモリセクションに注入することによって格納される。
【００３６】
好適には、トランジスタ構成において、チャネル領域は、ｐドーピングされ、２つの電極領域はｎ＋ドーピングされる。「ｎ＋」は、特に大きい粒子密度を有するｎ型ドーピング原子を有するドーピングを示し、従って、ｎ＋ドーピング領域は、特に、低い抵抗を有する。どの電圧が２つの電極領域間に印加されるかに依存して、第１の電極領域はソース領域になり、第２の電極領域はドレイン領域になり、あるいは、第１の電極領域はドレイン領域になり、および第２の電極領域はソース領域になる。
【００３７】
複数のメモリトランジスタを有するメモリ構成を形成するために、本発明によるトランジスタ構成は、好適には、基板において互いに隣接して構成される垂直トランジスタを有する。特に、このようなトランジスタ構成は、トランジスタ構成のプログラムおよび読み出しのために十分に短い信号伝播時間を可能にする。
【００３８】
好適には、複数の垂直トランジスタを有するトランジスタ構成において、第１の電極領域および／または第２の電極領域（単数または複数）を少なくとも部分的に包囲する電気的絶縁領域が、第１の電極領域および／または第２の電極領域を、チャネル領域および電気的絶縁層シーケンスを除いて、その／それらの周囲から切断する。これは、空間電荷領域のために、垂直トランジスタの電極領域からの隣接する垂直トランジスタの対応する電極への電流の流れの突き抜け現象を回避する。このような空間電荷領域は、常に、垂直トランジスタの第１の電極領域および第２の電極領域の両方の周囲の印加電圧の下で形成される。
【００３９】
電極領域が、電気的絶縁媒体、例えば、二酸化シリコン層によって部分的に包囲されるという事実は、この電極領域と、隣接する垂直トランジスタの対応する電極領域との間の所望でない「クロストーク」を防止することを可能にする。トンネル電流を回避するために、電気的絶縁媒体の層厚さは、十分大きくなるように選択されるべきである。従って、適切に提供される電気的絶縁領域によって、異なったビット線間、すなわち、１つの垂直トランジスタと、隣接する別の垂直トランジスタの対応する電極領域との間のクロストークを回避することが可能である。
【００４０】
従って、上述のコンフィギュレーションによるメモリ構成は、垂直トランジスタの電極領域の少なくとも部分的カプセル化が、空間節約構成、すなわち、高い格納密度および安定した動作性を可能にするという有利な点を有する。特に、構成をプログラムするために十分に高い電圧が、このような寄生電流の流れ等の外乱の影響が生じることなく、そのようなメモリ構成に印加され得る。
【００４１】
本発明のさらなるコンフィギュレーションによると、複数の垂直トランジスタを有するメモリ構成で信号伝播時間のさらなる短縮を達成するために、まず、メモリ構成のすべての垂直トランジスタの第１の電極領域が、互いに電気的に結合される。従って、共通の電極領域がメモリ構成のすべての垂直トランジスタについて形成される。この共通の電極領域は、「共通ソース（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ）」または「共通ドレイン（ｃｏｍｍｏｎ  ｄｒａｉｎ）」という用語で知られている。
【００４２】
さらに、トランジスタ構成において、ゲート領域は、垂直トランジスタのゲート領域が隣接し合う垂直トランジスタから電気的に切断されるように非対称的な電気的絶縁領域によって少なくとも部分的に包囲され得る。「非対称的」とは、例えば、電気的絶縁領域が、トレンチの１つの側壁にのみ提供され、従って、トレンチの側壁をゲート領域から絶縁することを意味する。このようにして、トランジスタ構成の第１の垂直トランジスタのゲート領域とトランジスタ構成の第２の垂直トランジスタのチャネル領域との間の所望でない電気的結合を防止することもまた可能である。電気的絶縁領域が、少なくとも部分的に、垂直トランジスタのゲート領域を包囲するように提供された場合、当該のゲート領域に結合されないさらなるチャネル領域において、さらなるチャネル領域に結合された垂直トランジスタの特性がゲート領域に印加された電圧に基づく影響を受けないことが確実にされる。
【００４３】
トランジスタ構成をデータメモリとして動作させるための方法を以下に説明する。この方法により、上記トランジスタ構成をメモリセルとして動作させることが可能である。本発明のトランジスタ構成は、高い格納密度を有するＥＥＰＲＯＭ（電気的消去可能およびプログラム可能読み出し専用メモリ）として使用され得る。
【００４４】
トランジスタ構成をデータメモリとして動作させるための方法によると、まず、第１データメモリは、第１電極領域に割り当てられた電気絶縁層シーケンスの部分から形成される。第２データメモリは同様に、第２電極領域に割り当てられた電気絶縁層シーケンスの部分から形成される。最後に、各場合に、ビットが２つのデータメモリにおいて格納、読み出し、または消去され得る。
【００４５】
原理では、電極領域に隣接するＯＮＯ層シーケンスの窒化物層の２つのメモリ部分に荷電キャリアが導入されることによって、２ビットのデータ量がトランジスタ構成の垂直トランジスタ中に格納され得る。明らかに、第１電極領域と第２電極領域との間のチャネルが十分に高い電圧をゲート領域に印加することによって電気的に導通とされ、かつさらに、十分に高い電圧が選択された電極領域に印加されることによって、荷電キャリアは、選択された電極領域に隣接する窒化物層の上記部分に注入され得る。結果として、電子は、非選択電極領域から導通チャネルに沿って選択された電極領域に導通および加速され、電子は、選択された電極領域の近傍で、ＯＮＯ層シーケンスの酸化物層の１つを通ってＯＮＯ層シーケンスの窒化物層上へトンネルし、そしてそこに永久に留まる。
【００４６】
窒化物層は電気的に絶縁なので、荷電キャリア平衡化は窒化物層に沿っては生じない。その結果、電子は、選択された電極領域の近傍において窒化物層に固定される。
【００４７】
上記と同様かつ選択された電極領域の近傍において窒化物層に位置付けられる電子とは独立に、十分に高い電圧をゲート領域に印加し、かつ十分に高い電圧を初期非選択電極領域に同時に印加することによって、荷電キャリアは初期非選択電極領域の近傍において窒化物層に固定される。特に、選択された電極領域の近傍およびかつ初期非選択電極領域における窒化物層中の荷電キャリアは、互いに本質的に独立である。これは、荷電キャリア輸送または荷電キャリア平衡化が電気絶縁窒化物層に沿って生じないという事実による。
【００４８】
第１格納電圧が第１電極領域または第２電極領域に印加され、かつ同時に、第２格納電圧がゲート領域に印加されることによって、ビットが２つのデータメモリのうちの１つに格納される。２つの格納電圧は、適切な大きさおよび適切な符号を有するように選択される。この場合、第２格納電圧は、その大きさが第１格納電圧よりも大きくなるように選択される。
【００４９】
トランジスタ構成をデータメモリとして動作させるための方法は、ＯＮＯ層シーケンスの窒化物層における２つのデータメモリ中に格納された情報を読み出し得る方法を提供する。
【００５０】
第１読み出し電圧がゲート領域に印加され、かつ同時に、第２読み出し電圧が第１電極領域または第２電極領域に印加されることによって、ビットが２つのデータメモリのうちの１つから読み出される。この場合、２つの読み出し電圧は、大きさおよび符号にしたがって適切に選択される。特に、２つの読み出し電圧は、窒化物層へまたはからのトンネル電流を防止するのに十分な程度に小さくなるように選択される。この場合、第２読み出し電圧は、第１読み出し電圧よりも小さいか、または大きくあり得る。
【００５１】
第２電極領域の近くの窒化物層中に格納されたバイナリ情報を読み出すために、第１読み出し電圧をゲート領域に印加して、２つの電極間のチャネルが導通するようにする。さらに、第２読み出し電圧が第２電極領域に印加されると、その結果、第１電極領域から第２電極領域への電子の流れが生成される。この電流は、構成の導通性によって決定される。導通性は、第２電極領域に近い窒化物層に位置する荷電キャリアによって特性上決定される。電流の特性により、荷電キャリアが第２電極領域に近い窒化物層に固定されてメモリが第１論理値「１」を有するかどうか、または荷電キャリアが第２電極領域に近い窒化物層に固定されずメモリが第２論理値「０」を有するかどうかを確かめることが可能となる。同様に、第１電極領域に近い窒化物層におけるバイナリ情報は、２つの電極領域間のチャネルを導通にするために第１読み出し電圧をゲート領域に印加し、かつ同時に、第２読み出し電圧を第１電極領域に印加して第２電極領域から第１電極領域への電子の流れを生成することによって、読み出され得る。電流特性はまた、荷電キャリアが第１電極領域に近い窒化物層に固定されてメモリが第１論理値「１」を有するかどうか、または荷電キャリアが第１電極領域に近い窒化物層に固定されずメモリが第２論理値「０」を有するかどうかに関する結論を可能にする。
【００５２】
トランジスタ構成をデータメモリとして動作させるための方法はさらに、データメモリに格納された情報を消去し得る方法を提供する。用語「消去」は、すべてのバイナリメモリを論理値「０」にリセットすることを示す。すなわち、垂直トランジスタのＯＮＯ層シーケンスの窒化物層におそらく位置する荷電キャリアが消去の結果として除去取り除かれる。荷電キャリアの除去は、いわゆる「ホット」ホールをＯＮＯ層シーケンスに注入することによって実現され、注入された正に荷電のホールは、負に荷電の電子と再結合し、正味の電荷はもはやＯＮＯ層シーケンスに格納されていない。
【００５３】
同時に、第１消去電圧が第１電極領域に印加され、第２消去電圧が第２電極領域に印加され、かつ第３消去電圧が第３電極領域に印加されることによって、２つのデータメモリにおいてビットが消去される。この場合、第３消去電圧は、第１消去電極よりも著しく低く、かつまた第２消去電圧よりも著しく低くなるように選択される。この場合、第１消去電圧および第２消去電圧は、同じ絶対値を有し得る。
【００５４】
負の符号の十分に高い第３消去電圧をゲート領域に印加し、かつ各場合に正の符号を有する十分に高い第１および第２消去電圧をそれぞれ第１電極領域および第２電極領域に印加することによって、ホール、すなわち、正に荷電した荷電キャリア、は導通チャネルに沿って加速され、「ホット」ホールが酸化物層を通ってＯＮＯ層シーケンスの窒化物層へトンネルし、そしてそこに位置する電子と再結合する。荷電キャリアが消去動作前に位置し、そしてその結果、第１論理値「１」を有するバイナリ情報項目が記憶されたこれらのデータメモリにおいて、バイナリ情報はここで、電荷平衡化の後に第２論理値「０」にリセットされる。
【発明の開示】
【課題を解決するための手段】
【００５５】
本発明によるトランジスタ構成をデータメモリとして動作させるための方法は、本発明のトランジスタ構成の各トランジスタに２ビットを格納、読み出し、および消去することを可能にする方法を提供する。
【００５６】
トランジスタ構成がメモリ構成として動作する場合、複数の垂直トランジスタが好ましくは隣り合わせに構成される。さらに、すべての垂直トランジスタの第１電極領域は、好ましくは互いに電気的に結合され、かつその結果、「共通ソース」または「共通ドレイン」が形成される。これにより、メモリ構成において信号伝播時間および、したがって、格納、読み出し、および消去処理が加速されることが可能になる。
【００５７】
第１電極領域を有するメモリ構成の特定の垂直トランジスタにおいて第１格納電圧が第２電極領域に印加され、かつ同時に、第２格納電圧がゲート領域に印加されることによって、その特定の垂直トランジスタの第１データメモリにビットが格納される。あるいは、第１格納電圧が第１電極領域に印加され、かつ同時に、第１電極領域を有するメモリ構成の特定の垂直トランジスタにおいて第２格納電圧がゲート領域に印加されることによって、その特定の垂直トランジスタの第２データメモリにビットが格納される。２つの格納電圧は、適切な大きさおよび適切な符号を有するように選択される。この場合、第２格納電圧は、その大きさが第１格納電圧よりも大きくなるように選択される。
【００５８】
第１読み出し電圧が第１電極領域に印加され、かつ同時に、第１電極領域を有するメモリ構成の特定の垂直トランジスタにおいて第２読み出し電圧がゲート領域に印加されることによって、その特定の垂直トランジスタの第１データメモリにビットが格納される。それに対して、第１読み出し電圧が第２電極領域に印加され、かつ同時に、第１電極領域を有するメモリ構成の特定の垂直トランジスタにおいて第２読み出し電圧がゲート領域に印加されることによって、その特定の垂直トランジスタの第２データメモリにビットが格納される。２つの読み出し電圧は、適切な大きさおよび適切な符号を有するように選択される。この場合、第２読み出し電圧は、その大きさが第１格納電圧よりも大きいか、または小さくなるように選択される。
【００５９】
最終的に、ビットは、同時に、第１の消去電圧が第１の電極領域に印加され、第２の消去電圧が第２の電極領域に印加され、第３の消去電圧がゲート領域に印加されることによって、接続された第１の電極領域を有するメモリ構成の特定の垂直トランジスタの２つのデータメモリにおいて消去される。消去電圧は、適切な大きさおよび適切なサインを有するように選択される。この場合、第３の消去電圧は、第１の消去電圧よりも大幅に低く、また、第２の消去電圧よりも大幅に低くなるように選択される。第３の消去電圧は、好ましくは、負になるように選択される。この場合、第１の消去電圧および第２の消去電圧は、同じ絶対値を有し得る。
【００６０】
さらに、本発明は、（上記の説明に従って）本発明によるトランジスタ構成を製造する方法を提供する。この方法によると、まず、層構成が、基板、チャネル層、電極層、および第１の電気絶縁層から形成される。その後、トレンチが層構成に導入される。このトレンチは、チャネル層へと右に伸び、プロセスにおいて、チャネル層からチャネル領域が形成され、電極層から第１の電極領域が形成される。この後、第２の電気絶縁層がトレンチの内側部分の上に形成され、また、第２の電気絶縁層は、トレンチの内側部分の横方向上側部の内側部分の領域から取り除かれる。続いて、第２の電極領域がトレンチ内に形成され、第２の電極領域は、第２の電極領域がチャネル領域に接続される領域を除いて、第２の絶縁層上に形成される。次に、電気絶縁層シーケンスが付与される。最終的に、ゲート領域が、電気絶縁層シーケンス上に形成される。
【００６１】
他の方法によると、まず、層構成が、基板、第１の電極領域、チャネル層および電極層から形成される。次に、トレンチが層構成に導入され、トレンチは第１の電極領域まで伸び、プロセスにおいて、チャネル層からチャネル領域が形成され、電極層から第２の電極領域が形成される。その後、電気絶縁層シーケンスが、第１の電極領域および第２の電極領域の上、チャネル領域の横に形成される。最終的に、ゲート領域は、電気絶縁層シーケンスの上に形成される。
【００６２】
この場合、個々の方法の工程は、フォトリソグラフィ、気相エピタキシー、カソードスパッタリング、および他の方法などの公知の方法を用いて実行される。好ましくは、以下の材料が本発明のトランジスタ構成の製造において用いられる。チャネル領域は、ｐドープ半導体材料から製造される。第２の電極領域は、ｎ＋ドープ半導体材料から製造される。第１の電気絶縁領域は、窒化シリコン（Ｓｉ３Ｎ４）から製造される。第２の電気絶縁層領域は、二酸化シリコン（ＳｉＯ２）から製造される。第２の電極領域は、ｎ＋ドープ半導体材料から製造される。電気絶縁層シーケンスは、第１の酸化物層、窒化物層および第２の酸化物層を含む層シーケンス（ＯＮＯ層シーケンス）から製造される。ゲート領域は、ｎドープ半導体材料から製造される。第１の電極領域および／またはゲート領域は、ポリシリコン、すなわち、多結晶シリコンから製造される。
【００６３】
機能的には、第１の電気絶縁領域および第２の電気絶縁領域は、上記の電気絶縁領域を形成する役割を果たす。電気絶縁領域は、第１の電極領域および／または第２の電極領域を、少なくとも部分的に囲み、第１の電極領域および／または第２の電極領域は、関連付けられたチャネル領域および電気的絶縁層シーケンスを除いて、その周囲から電気的に切断されている。また、電気絶縁領域によって、ゲート領域が少なくとも部分的に囲まれ得る。電気絶縁領域は、第１の電気絶縁領域および第２の電気絶縁領域から形成され、ゲート領域は、電気絶縁層シーケンスのみを介して、関連付けられたチャネル領域のみと接続されるが、ゲート領域は、さらなる隣接するチャネル領域から電気的に切断される。第１の電気絶縁領域および第２の電気絶縁領域は、必ずしも同じ材料から製造される必要はないが、両方が、例えば、二酸化シリコン（ＳｉＯ２）から製造されてもよい。
【００６４】
本発明の例示的な実施形態は、図に示され、以下により詳細に説明される。この場合、同一の参照符号は、同一の部材を指す。
【発明を実施するための最良の形態】
【００６５】
図２は、垂直トランジスタを有する本発明の第１の例示的な実施形態による、トランジスタ構成２００の図である。
【００６６】
トランジスタ構成２００は、基板２０１と、基板２０１上に付与されたチャネル層２０２とを有する。チャネル層２０２内にはトレンチが導入され、チャネル領域２０３がトレンチの横に形成される。垂直トランジスタは、トレンチの端に形成される。垂直トランジスタは、チャネル領域２０３に接続された、第１の電極領域２０４および第２の電極領域２０５を有する。この例示的な実施形態によると、第１の電極領域２０４は、ソース領域であり、第２の電極領域２０５がドレイン領域である。さらに、垂直トランジスタは、電気絶縁層シーケンス２０６を有する。電気絶縁層シーケンス２０６は、第１の電極領域２０４と第２の電極領域２０５との間で、チャネル領域２０３に沿って伸びる。
【００６７】
さらに、垂直トランジスタは、導電性チャネルが、第１の電極領域２０４と、第２の電極領域２０５と電気絶縁層シーケンス２０６との間で、チャネル領域２０３において形成され得るように、電気絶縁層シーケンス２０６上に構成された導電性ゲート領域２０７を有する。垂直トランジスタは、それぞれ、電気絶縁領域２１０および２１１を有する。電気絶縁領域２１０および２１１は、それぞれ、第１の電極領域２０４および第２の電極領域２０５を少なくとも部分的に囲み、第１の電極領域２０４および第２の電極領域２０５は、それぞれ、チャネル領域２０３および電気絶縁層シーケンス２０６を除いて、周囲から電気的に切断される。電気絶縁領域２１０および２１１は、それぞれ、この場合、必要に応じて設けられる。電気絶縁層シーケンス２０６は、基板２００の表面に対して少なくとも部分的に垂直に伸びる。
【００６８】
さらに図２によると、ゲート領域２０７は少なくとも部分的に電気的絶縁領域２１２に囲まれている。電気的絶縁領域は２１２もまた任意である。
【００６９】
図２に示すトランジスタ構成２００の動作方法を以下に述べる。機能に関して重要なことは特に、電気的絶縁層シーケンス２０６が基板２０１の表面に対して本質的に垂直方向にあるという局面である。第１の電極領域２０４、第２の電極領域２０５およびゲート領域２０７の、少なくとも部分的に電気的に絶縁している取り囲み部２１０、２１１および２１２は、本発明による複数の垂直トランジスタの構成を高格納密度を有するメモリ構成内に設け、しかも、メモリ構成内の隣接する垂直トランジスタが互いに妨害することを回避することを可能にする。これにより、隣接するビットとワード線との間、すなわち、メモリ構成内の隣接する２つの垂直トランジスタの電極領域２０４とゲート領域２０７との間、および電極領域２０５とゲート領域２０７との間の電流の突き抜け現象が回避される。
【００７０】
電気的絶縁層シーケンス２０６がトランジスタ構成２００の表面に対して本質的に垂直に構成されているという事実により、メモリ構成内の垂直トランジスタに必要なメモリ構成上の面積を増加させることなく、電気的絶縁層シーケンス２０６を十分長くすることが可能になる。十分な長さに延びた電気的絶縁層シーケンス２０６は、単に溝の深さを増すのみであり、格納密度（メモリ構成の表面に対する垂直トランジスタの数）は減少しない。十分長い電気的導電層シーケンス２０６は、高電圧がゲート領域２０７、第１の電極領域２０４または第２の電極領域２０５に付与された場合に、第１の電極領域２０４と第２の電極領域２０５との間の電流の流れの突き抜け現象を防止するように作用する。
【００７１】
トランジスタ構成２００の垂直トランジスタは２ビットのデータ量を格納することができるが、この垂直トランジスタがプログラム、読出し、または消去された場合に、寄生電流が起こる。これをさらに以下に述べる。２ビットのデータ量が垂直トランジスタに格納される方法を図２を参照して以下に述べる。これには電気的絶縁層シーケンス２０６の構造が鍵となる。本発明の第１の実施形態によると、電気的絶縁層シーケンス２０６はＯＮＯ層シーケンスとして設けられる。ＯＮＯ層シーケンスは、二酸化シリコン（ＳｉＯ２）により形成された２つの酸化層間に設けられた窒化シリコン（Ｓｉ３Ｎ４）により形成された窒化物層を有する。
【００７２】
１ビットのデータ量がそれぞれ電気的絶縁層シーケンス２０６の窒化物層の、空間的に互いに別々で電気的にデカップルされた２つの部分２０８および２０９内に格納され得る。部分２０８および２０９はそれぞれ、チャネル領域２０３とゲート領域２０７と第１の電極領域２０４との間、およびチャネル領域２０３とゲート領域２０７と第２の電極領域２０５との間に位置する。メモリ部２０８および２０９は、図２において破線円により視覚的に強調されており、それぞれソース側およびドレイン側に設けられている。第１の電極領域２０４と第２の電極領域２０５とゲート領域２０７とに適切な電圧が印加されることにより、電荷キャリアが２つのメモリ部２０８および２０９にトンネル状に入り込み、それにより論理値「１」または「０」を有するバイナリ情報がメモリ部２０８および２０９内に格納され得る。電荷キャリアが２つのメモリ部２０８および２０９のうちの一方に永久的に格納された場合、第１の論理値「１」が対応するメモリ部２０８または２０９内に存在し、第２の論理値「０」が他方のメモリ部に存在する。
【００７３】
本発明の第２の実施形態による、複数の垂直トランジスタを有するトランジスタ構成３００を図３を参照して以下に述べる。
【００７４】
トランジスタ構成３００は、基板３０１と、基板３０１上のチャネル層３０２とを有し、複数の溝が案内されている。これにより２つの溝間にチャネル領域３０３がそれぞれ形成されている。さらに、トランジスタ構成３００は、溝とチャネル領域３０３とによって形成された領域の各々に垂直トランジスタを含む。垂直トランジスタの各々は、第１の電極領域３０４と第２の電極領域３０５とを有し、これらはチャネル領域３０３のうちのちょうど１つに連結している。さらに各垂直トランジスタは電気的絶縁層シーケンス３０６を含み、電気的絶縁層シーケンス３０６は部分的に第１の電極領域３０４と第２の電極領域３０５との間においてチャネル領域３０３に沿って延びている。
【００７５】
電気的絶縁層シーケンス３０６上には電気的導電ゲート領域３０７が設けられており、チャネル領域３０３内において第１の電極領域３０４と第２の電極領域３０５との間の、電気的絶縁層シーケンス３０６側部の連結領域に電気的導電チャネルが形成され得る。さらに、各垂直トランジスタは電気的絶縁領域３０８および３０９を有している。第１の電極領域３０４、第２の電極領域３０５、およびゲート領域３０７は、電気的絶縁領域３０８および３０９によって部分的に囲まれている。その結果、第１の電極領域３０４、第２の電極領域３０５およびチャネル領域３０７は、周囲から電気的にデカップルされている。但し、関連するチャネル領域３０３および／または関連する電気的絶縁層シーケンス３０６はこの限りではない。電気的絶縁層シーケンス３０６は少なくとも部分的にトランジスタ構成３００の表面に対して垂直に延びている。
【００７６】
さらに図３は、電気的絶縁層シーケンス３０６内の２つのメモリ領域３１０および３１１を示す。メモリ領域３１０および３１１は、破線円で視覚的に強調されている。１ビットのデータ量は、それぞれ各メモリ領域３１０および３１１に格納され得る。
【００７７】
本発明の第２の実施形態によると図３に示すように、トランジスタ構成３００の多様な構成要件に以下の材料が好適に用いられ得る。基板３０１およびチャネル層３０２は、シリコンなどのｐドープ半導体材料から形成される。第１の電極領域３０４は多結晶シリコンなどのｎ＋ドープ半導体材料から形成される。第１の電極領域３０４のうち、チャネル領域３０３に連結している部分は好適には、ｎドープ半導体材料から形成される。このｎドープ部は図３に、第１の電極領域３０４のｎ＋ドープ部とは別の破線で示されている。第２の電極領域３０５もまたシリコンなどのｎ＋ドープ半導体材料から形成される。
【００７８】
すでに上述したように、電気的絶縁層シーケンス３０６は、二酸化シリコン（ＳｉＯ２）から形成される第１の酸化層と、窒化シリコン（Ｓｉ３Ｎ４）から形成される窒化物層と、二酸化シリコン（ＳｉＯ２）から形成される第２の酸化層とを有し、この順番は決まっている。本発明の第２の実施形態によると図３に示すように、電気的絶縁層シーケンス３０６は、トランジスタ構成３００の全体に亘って途切れることなく延びている。これは、図３に示す本発明の第２の実施形態の製造方法の結果である。これを以下にさらに詳細に述べる。
【００７９】
ゲート領域３０７は、多結晶シリコンなどのｎドープ半導体材料から形成される。本発明によると、第１の電極領域３０４、第２の電極領域３０５およびゲート領域３０７は、電気的絶縁性領域３０８および３０９によって、少なくとも部分的に周囲から電気的にデカップルされている。電気的絶縁性領域３０８および３０９は、窒化シリコン（Ｓｉ３Ｎ４）から形成される層と二酸化シリコン（ＳｉＯ２）から形成される層とにより実現される。電気的絶縁性領域３０９の垂直上部は、十分厚く形成されており、「垂直ＯＮＯトランジスタ」が溝の２つの側壁の一方のみに形成されるという効果を有する。その結果、例えば垂直トランジスタの第２の電極領域３０５で生成される「ホットな」電荷キャリアは、反対側の側壁に設けられた垂直トランジスタの特性には影響を与えることができない。
【００８０】
トランジスタ構成３００をデータメモリとして動作させる方法を図３および表１を参照して以下に示す。
【００８１】
トランジスタ構成をデータメモリとして動作させる方法の一実施形態を説明する。この方法は、図３に示すトランジスタ構成３００を例に説明する。この方法によると、第１の電極領域３０４とチャネル領域３０３と電気的絶縁層シーケンス３０６とが連結するメモリ領域３１０と、および電極領域３０５とチャネル領域３０３と電気的絶縁層シーケンス３０６とが連結するメモリ領域３１１とが、別々のデータメモリを形成する。これらのデータメモリ内にビットがそれぞれ格納され、データメモリから読出され、または消去される。
【００８２】
【表１】
2004533126.tif 000003
【００８３】
表１：トランジスタ構成３００の垂直トランジスタのメモリ領域３１０および３１１のそれぞれにおいて、格納、読出し、消去のそれぞれの場合に、第１の電極領域、第２の電極領域、およびゲート領域に電圧が印加される。
【００８４】
表１を参照して、まず、２ビットがトランジスタシーケンス３００に格納され得る方法について、説明がなされる。メモリ領域３１１に第１の論理値「１」を有する１ビットのデータ量を格納するために、５Ｖの第１のプログラミング電圧が、第２の電極領域３０５に印加され、同時に、１０Ｖの第２のプログラミング電圧が、ゲート領域３０７に印加される。第１の電極領域３０４に電圧は印加されない。ゲート領域３０７に印加される第２のプログラミング電圧は、導電性チャネルを、第１の電極領域３０４と第２の電極領域３０５との間に、電気的絶縁層シーケンス３０６に沿って形成させる。第２の電極領域３０５に印加される５Ｖの第１のプログラミング電圧は、第１の電極領域３０４と第２の電極領域３０５との間に電子流を発生させ、そのために、加速された電子トンネルは、メモリ領域３１１における電気的絶縁層シーケンス３０６の窒化物層へ突き抜ける、永久的にそのままである。電子が永久的にメモリ領域３１１に局在化されない場合は、第２の論理値「０」に対応する。
【００８５】
メモリ領域３１０に第１の論理値「１」を有する１ビットのデータ量を格納するためには、５Ｖの第１のプログラミング電圧が、第１の電極領域３０４に印加され、同時に、１０Ｖの第２のプログラミング電圧が、ゲート領域３０７に印加される。第２の電極領域３０５に電圧が印加されない。ゲート領域３０７に印加される第２のプログラミング電圧は、導電性チャネルを、第１の電極領域３０４と第２の電極領域３０５との間に、電気的絶縁層シーケンス３０６に沿って形成させる。第１の電極領域３０４に印加される５Ｖの第１のプログラミング電圧は、第２の電極領域３０５と第１の電極領域３０４との間に電子流を発生させ、そのために、電子は、メモリ領域３１０における電気的絶縁層シーケンス３０６の窒化物層へ突き抜け、永久的にそのままである。電子がメモリ領域３１０に永久的に局在化されない場合は、第２の論理値「０」に対応する。
【００８６】
表１を再び参照して、トランジスタシーケンス３００に格納される２ビットのデータ量が読み出される方法について、以下に説明がなされる。第２の電極領域３０５の近くのメモリ領域３１１に格納されるビットを読み出すために、１．２Ｖの第１の読み出し電圧が、第１の電極領域３０４に印加され、同時に、２Ｖの第２の読み出し電圧が、ゲート領域３０７に印加される。第２の電極領域３０５に電圧が印加されない。電荷がメモリ領域３１１に印加される場合（第１の論理値「１」）、メモリ領域３１１の近くの導電率は、電荷がメモリセクション３１１（第２の論理値「０」）に印加されない場合と異なる導電率である。第２の電極領域３０５と第１の電極領域３０４との間の導電性チャネルに沿った電流から、メモリ領域３１０に格納されるバイナリ情報が有するのが第１の論理値「１」であろうと第２の論理値「０」であろうと、印加される電圧信号のために、結果的に読み出し可能である。印加される電圧信号は、電気的に絶縁層シーケンス３０６から、または、そこを介して、トンネル電流が発生しないだけ十分に小さいように選択される。
【００８７】
第１の電極領域３０４の近くのメモリ領域に格納されるビットを読み出すために、１．２Ｖの第１の読み出し電圧は、第２の領域３０５に印加され、同時に、２Ｖの第２の読み出し電圧は、ゲート領域３０７に印加される。第１の電極領域３０４に電圧は印加されない。電荷がメモリ領域に印加される場合（第１の論理値「１」）、メモリ領域３１０の近くの導電率は、メモリ領域３１０に電荷が印加されない場合（第２の論理値「０」）と導電率が異なる。第２の電極領域３０５と第１の電極領域３０４との間の導電性チャネルに沿った電流から、印加された電圧信号のため、メモリ領域３１０に格納されたバイナリ情報が有するのが第１の論理値「１」であろうと第２の論理値「０」であろうと、結果的に読み出し可能である。印加される電圧信号は、電気的に絶縁層シーケンス３０６から、または、そこを介して、トンネル電流が発生しないだけ十分に小さいように選択される。
【００８８】
さらに、トランジスタシーケンスをデータメモリとして動作させる本発明による方法の例示的な実施形態は、トランジスタシーケンス３００の垂直トランジスタの各々に格納され得る２ビットのデータ量が消去され得る方法を有する。このため、表１を参照して、５Ｖの第１の消去電圧は、第１の電極領域３０４に印加され、５Ｖの第２の消去電圧は、第２の電極領域３０５に印加され、−５Ｖの第３の消去電圧は、ゲート領域３０７に印加される。これらの電圧信号のために、ホールすなわち正の電荷は、加速され、電荷が局在化された電気的絶縁層シーケンス３０６のメモリ領域３１０、３１１へ突き抜ける。正に帯電したホールおよび負に帯電した電子は、そこで再結合されて、電荷全体の消失が生じる。結果として、消去動作の前に、メモリ領域３１０、３１１の窒化物層に永久的に局在化していた電荷は、第１の論理値「１」を表わすために、電気的絶縁層シーケンス３０６から除去される。従って、消去動作の後に、トランジスタシーケンス３００の垂直トランジスタに格納される両方のビットが、第２の論理値「０」にリセットされる。
【００８９】
複数の垂直トランジスタを有するトランジスタシーケンス３００を製造する本発明による好ましい例示的な実施形態は、図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅおよび図４Ｆを参照して以下に説明される。
【００９０】
第１の方法セクションは、図４Ａを参照して説明される。使用される最初の材料は、シリコン基板４０１であり、その表面には、適切であれば表面マスキングにより、二酸化シリコン層（図に示されない）が形成される。これは、例えば酸化、適切であれば、シリコン表面のパターン化により実現され得る。
【００９１】
移植法により、ｐドーピング原子は、シーケンスの表面領域へ導入されて、基板４０１のｐドープチャネル層４０２を形成する。残りの未処理の基板は、参照記号３０１により示される。
【００９２】
さらなる方法工程において、シーケンスの表面上の酸化シリコン層または二酸化シリコンマスクは、適切なエッチング技術によりエッチングされる。さらなる工程において、ｎドーピング原子は、移植法によりｐドープチャネル層４０２の表面セクションへ導入され、それにより、ｎ＋ドープすなわち、重ｎドープの第２の電極層４０３を形成する。
【００９３】
さらなる工程では、電気的に絶縁であり、かつ、パシベーション層として機能する窒化シリコン層４０４は、ｎ＋ドープの第２の電極層４０３の表面に付加される。窒化シリコン層４０４の付加、および、材料が表面に付加される以下に記述される方法工程の全ては、例えば、気相堆積（ＣＶＤ）、蒸着またはカソードスパッタリングなどの各それぞれの場合に適切な標準的な方法を用いて実行される。図４Ａに示される層構成４００Ａは、上述の方法工程が実行された後に結果として生じる。
【００９４】
第２の方法セクションは、図４Ｂを参照して説明される。
【００９５】
最初に、複数のトレンチが、層構成４００Ａに形成され、トレンチは、図４Ｂに示されるように、本質的にもう一方と平行に配向され、窒化シリコン層全体４０４を介してまっすぐチャネル層４０２へ本質的に垂直に広がる。トレンチは、好ましくは、チャネル層４０２へ約０．３μｍの深さだけ導入される。
【００９６】
トレンチは、例えば、フォトリソグラフィ法により層構成４００Ａへ導入され得る。フォトリソグラフィ法の間、第１にフォトレジストは、層構成４００Ａの表面に付加され、かつ、表面は、トレンチの所望の構成（すなわち、適切なマスクによる、トレンチの幅および間隔）に従って選択的に露光される。その後、フォトレジストは、適切なエッチング技術による露光された表面セクションにおいて除去され、続いて、第１の窒化シリコン層４０４の覆われていない領域、ｎ＋ドープの第２の電極層４０３およびｐドープチャネル層４０２はエッチングされる。結果的に、第１の電気的絶縁領域３０８は、二酸化シリコン層４０４から形成され、第２の電極領域３０５は、ｎ＋ドープの第２の電極層４０３から形成され、チャネル領域３０３は、ｐドープチャネル層４０２から形成される。ここで残りのｐドープチャネル層４０２は、参照符号３０２により示される。続いて、フォトレジストは、構成の非露光表面セクションにおいて除去される。さらなる方法工程では、覆われていないトレンチにおけるシリコン表面部は、二酸化シリコン（ＳｉＯ２）を形成するように酸化される。結果的に、二酸化シリコン層４０５は、トレンチにおいて形成される。
【００９７】
層構成４００Ｂは、図４Ｂに示されるように、実行された方法工程から生じる。
【００９８】
第３の方法セクションは、図４Ｃを参照して説明される。
【００９９】
多結晶シリコンから作られるポリシリコン層は、ｎ＋ドープであり、従って、高い導電率を有する、層構成４００Ｂに印加される。適切なエッチング技術により、トレンチ間の中間領域を形成する層構成４００Ｂの表面セクションから、適切なエッチング技術により、ポリシリコン層が除去される。言い換えると、堆積操作および層構成４００Ｂにおけるエッチング操作により、各トレンチにおいて、重ｎ＋ドープの第１の電極層４０６は、二酸化シリコン層４０５条に形成される。この結果、図４Ｃに示される層構成４００Ｃが生じる。
【０１００】
第４の方法セクションが図４Ｄに関連して記載される。
【０１０１】
図４Ｃに記載される層構成４００Ｃから続いて、二酸化シリコン層がこの構成に追加される。これは、適切な堆積方法を用いて実現される。次に、二酸化シリコン層は、フォトリソグラフィ法によって部分的に除去される。図４Ｄに示されるように、二酸化シリコン層は、図４Ｄによるトレンチと左側のセクションにおけるトレンチとの間の表面セクションから除去され、従って、二酸化シリコン壁４０７は、図４Ｄによる各トレンチの右側のセクションを保つ。好適な例示の実施形態に従って、二酸化シリコン壁４０７は、トレンチの幅の約半分である。さらに、二酸化シリコン層４０５の一部は、ｎ＋ドープの第１の電極層４０６とチャネル領域３０３との間の中間において、図４Ｄによる各トレンチの左側セクションが維持される。二酸化シリコン層４０５の残りの部分は、二酸化シリコン壁４０７と共に、第２の電気的な絶縁領域３０９を形成する。
【０１０２】
記載される様態にて二酸化シリコン物質の除去は、例えば、フォトリソグラフィ法によって達成される。第１に、フォトレジストは、層構成４００Ｃの表面に加えられ、その表面は、適切なマスクによってパターニングする所望の二酸化シリコンに従って露出される。次に、フォトレジストは、適切なエッチング技術によって露出された表面セクションにおいて除去され、二酸化シリコン物質は、追求される構成に従うエッチングによって続いて除去される。さらなるステップにおいて、フォトレジストは、構成の露出されていない表面セクションから除去され、次に、図４Ｄにおいて示される層構成４００Ｄが得られる。
【０１０３】
第５の方法セクションは、図４Ｅに関連して記載される。
【０１０４】
ドープされていない多結晶の薄い層は、前述の層構成に加えられる。適切な方法によって、次に方法ステップにおいて、加えられた層は、図４Ｅに従って、トレンチに適したｎ＋ドープの第１の電極層４０６とトレンチの左下エッジ領域とによって囲まれたギャップの除去部（ｅｘｃｅｐｔｉｏｎ）と共に除去される（図４Ｅ参照）。ｎ＋ドープの第１の電極層４０６がチャネル領域３０３に結合されることによって、多結晶から作られたドープされていない第１の電極層４０８が残ったままである。ドープされていない第１の電極層４０８は、ｎ＋ドープの第１の電極層４０６と共に第１の電極領域３０４を形成する。最後に記載される方法ステップは、この例示の実施形態に従って、例えば、ウェットエッチングといった、適切なエッチング方法によって実行される。図４Ｅに示される層構成が結果として生じる。
【０１０５】
第６の方法セクションは、図４Ｆに従って記載される。
【０１０６】
電気的絶縁層シーケンス３０６は、層構成４００Ｅに加えられる。本発明のこの例示の実施形態において、電気的絶縁層シーケンス３０６は、二酸化シリコン（ＳｉＯ２）で作られるそれぞれの酸化物層によって両方側に覆われた窒化シリコン（Ｓｉ３Ｎ４）で作られる窒化物層を有するＯＮＯ層シーケンスである。さらなる方法ステップにおいて、ｎドープの多結晶シリコンは、電気的絶縁層シーケンス３０６に加えられる。この方法ステップより以前にまだ存在するトレンチは、ゲート領域３０７を形成するためにこのシリコン材料で満たされる。結果的に生じる平坦な表面は、ｎドープの多結晶シリコン層４０９でさらに覆われる。好適なポリシリコン構成を作成するために、フォトレジストは、ｎドープの多結晶シリコン層４０９に加えられ得、そのフォトレジストは、フォトリソグラフィ法で露出されるマスクによってパターニングされ得、ゲート領域３０７に接続するための構成は、マスクによってｎドープの多結晶シリコン層４０９にエッチングされ得る。次に、フォトレジストは、さらなる方法ステップで除去される。
【０１０７】
図４Ｆは、明らかにされた方法セクションが実行された後に生じる層構成４００Ｆを示す。得られる層構成は、上述されるように、２ビットが各垂直トランジスタに格納され、読み出され、消去され得るトランジスタ構成３００として利用されるのに適している。
【０１０８】
図５は、複数の垂直トランジスタを用いる本発明の第３の例示的な実施形態によるトランジスタ構成５００を示す。
【０１０９】
トランジスタ構成５００は、基板５０１および第１の電極領域５０２を有し、第１の電極領域５０２は、基板５０１上に置かれた、本例示的な実施形態によるソース領域である。複数のチャネル領域５０３は、第１の電極領域５０２上に形成される。本例示的な実施形態によるそれぞれのドレイ領域である第２の電極領域５０４は、上述の各チャネル領域５０３上で構成される。さらに、トランジスタ構成５００では、垂直トランジスタは、第１の電極領域５０２によって構成され、後に構成されるそれぞれのチャネル領域５０３および第２の電極領域５０４によって形成される。従って、各垂直トランジスタは、エッチングチャネル領域５０３の１つに正確に結合される。この場合、第２の電極領域５０２は、全ての垂直トランジスタの下位まで広がる。その結果、本例示の実施に従って、第１の電極領域５０２は、「コモンソース」としても公知であるコモンソース領域を明白に構成する。各垂直トランジスタにおいて、それぞれの場合の第１の電極領域５０２は、第１の電極セクションを形成する。その結果、全ての垂直トランジスタの第１の電極セクションは、均一なポテンシャルを有する。これは、第１の電極領域５０２における低抵抗の利点を生じ、その結果、同様のままのトランジスタ構成５００における垂直トランジスタの密度が有するデータメモリの格納、読み出し、消去のための単一の伝達時間のさらなる短縮が可能になる。
【０１１０】
さらに、トランジスタ構成５００は、第１の電極領域、チャネル領域５０３、および電極領域５０４の覆われた領域を全て覆う電気的絶縁層シーケンス５０５を含む。その結果、電気的絶縁層シーケンス５０５は、第１の電極領域５０２と第２の電極領域５０４との間のチャネル領域５０３に沿って、特に、各垂直トランジスタ中まで広がる。従って、電気的絶縁層シーケンス５０５は、トランジスタ構成５００の表面にまで少なくとも部分的に垂直に走る。
【０１１１】
電気的絶縁層シーケンス５０５の後方のチャネル領域５０３において第１の電極領域５０２と第２の電極領域５０４との間の各垂直トランジスタの結合領域において電気的に導体のチャネルが形成され得るように、電気的に導体のゲート領域５０６は、電気的絶縁層シーケンス５０５上に構成される。
【０１１２】
さらに、図５は、電気的絶縁層シーケンス５０５において２つの相互に空間的に分離し、かつ、電気的に分断されたメモリ領域５０７、５０８を示し、このメモリ領域は、破線の円の形成において視覚的に強調される。１ビットのデータ量は、各場合に、各メモリ領域５０７、５０８において格納され得る。
【０１１３】
図５に示されるように本発明の第３の例示的な実施形態に従って、次の物質は、トランジスタ構成５００の多様な構成物質部分のために利用される。基板５０１およびチャネル領域５０３は、シリコン等のｐドープの半導体材料から製造される。第１の電極領域５０２および第２の電極領域５０４は、ｎ＋ドープの半導体材料から製造される。ゲート領域５０６は、多結晶シリコン等のｎドープの半導体材料から製造される。
【０１１４】
既に上述されたように、電気的絶縁層シーケンス５０５は、決まった順序で、二酸化シリコン（ＳｉＯ２）でできた第１の酸化物、窒化シリコン（Ｓｉ３Ｎ４）でできた窒化物層、二酸化シリコン（ＳｉＯ２）でできた第２の電極層を有する。図５に示されるように本発明の第３の例示的な実施形態に従って、電気的絶縁層シーケンス５０５は、トランジスタ構成５００全体に沿って中断することなく広がる。これは、図５に示されるように本発明の第３の例示的な実施形態による製造方法の結果であり、以下にさらに詳細に説明される。
【０１１５】
データメモリとしての複数の垂直なトランジスタを有するトランジスタ構成５００を動作する方法が、図５および表２に関連して以下に記載される。
【０１１６】
【表２】
2004533126.tif 000004
【０１１７】
表２：トランジスタ構成５００の選択された垂直トランジスタのそれぞれのメモリ領域５０７および５０８における、それぞれ、格納、読み出し、および消去の間に、第１の電極領域５０２、選択された第２の電極領域５０４および残っている第２の電極領域５０４、選択されたゲート領域５０６および残っているゲート領域５０６に印加される電圧。
【０１１８】
この方法によると、メモリ領域５０７および５０８には、一方で、それぞれ、第１の電極領域５０２および第２の電極領域５０４が接続され、他方で、チャネル領域５０３と電気的絶縁層シーケンス５０５とが接続され、メモリ領域５０７および５０８は、それぞれの場合、１ビットを格納し、読み出し、または、消去することができる、別個のデータメモリを形成する。
【０１１９】
まず、トランジスタ構成５００の選択された垂直トランジスタに２ビットを格納することができる方法が、表２を参照しながら説明される。第１の論理値「１」を有する１ビットの量のデータを、選択された垂直トランジスタのメモリ領域５０７に格納するために、６Ｖの第１のプログラミング電圧が、第１の電極領域５０２、および残りの選択されていない第２の電極領域５０４とに印加され、同時に、１０Ｖの第２のプログラミング電圧が選択されたゲート領域５０６に印加される。選択された第２の電極領域５０４と残りの選択されていないゲート領域５０６に印加される電圧はない。選択されたゲート領域５０６に印加される第２のプログラミング電圧は、第１の電極領域５０２と選択された第２の電極領域５０４との間に、電気的絶縁層シーケンス５０５に沿って導電性チャネルを形成させる。第１の電極領域５０２に印加される６Ｖの第１のプログラミング電圧によって、選択された第２の電極領域５０４と第１の電極領域５０２との間に電子の流れが生成され、このため、加速した電子が、電気的絶縁層シーケンス５０５の窒化物層をメモリ領域５０７へと通り抜け、メモリ領域５０７に恒常的に留まる。メモリ領域５０７に恒常的に局所化される電子がない場合、この場合は、第２の論理値「０」に対応する。
【０１２０】
第１の論理値「１」を有する１ビットの量のデータを、選択された垂直トランジスタのメモリ領域５０８に格納するために、６Ｖの第１のプログラミング電圧が、選択された第２の電極領域５０４に印加され、同時に、１０Ｖの第２のプログラミング電圧が選択されたゲート領域５０６に印加される。第１の電極領域５０２、残りの選択されていない第２の電極領域５０４および残りの選択されていないゲート領域５０６に印加される電圧はない。選択されたゲート領域５０６に印加される第２のプログラミング電圧は、第１の電極領域５０２と選択された第２の電極領域５０４との間に、電気的絶縁層シーケンス３０６に沿って導電性チャネルを形成させる。選択された第２の電極領域５０４に印加される６Ｖの第１のプログラミング電圧によって、第１の電極領域５０２と選択された第２の電極領域５０４との間に電子の流れが生成され、このため、電子が、電気的絶縁層シーケンス５０５の窒化物層をメモリ領域５０８へと通り抜け、メモリ領域５０８に恒常的に留まる。メモリ領域５０８に恒常的に局所化される電子がない場合、この場合は、第２の論理値「０」に対応する。
【０１２１】
再度、表２を参照すると、トランジスタ構成５００の選択された垂直トランジスタに格納された２ビットの量のデータが読み出される方法が、以下に記載される。第１の電極領域５０２の近傍の選択された垂直トランジスタのメモリ領域５０７に格納されるビットを読み出すため、２Ｖの第１の読み出し電圧が、第１の電極領域５０７に印加され、同時に、１．２Ｖの第２の読み出し電圧は、選択されたゲート領域５０６に印加される。第２の電極領域５０４および残りの選択されていないゲート領域５０６に印加される電圧はない。電荷担体が、メモリ領域５０７に印加される場合（第１の論理値「１」の場合）、メモリ領域５０７の近傍の導電性は、電荷担体がメモリ部５０７に印加されない場合（第２の論理値「０」である場合）の導電性と異なる。第１の電極領域５０２と選択された第２の電極領域５０４との間の導電性チャネルに沿った電流から、印加される電圧信号のため、メモリ領域５０７に格納されるバイナリ情報が、第１の論理値「１」または第２の論理値「０」を有するか否かを読むことができる。印加される電圧信号は、電気的絶縁層シーケンス５０５への、電気的絶縁層シーケンス５０５からの、または、電気的絶縁層シーケンス５０５を介する電流の通り抜けが起こらないように十分なほど小さくなるように選択される。
【０１２２】
選択された第２の電極領域５０４の近傍の選択された垂直トランジスタのメモリ領域５０８に格納されるビットを読み出すため、２Ｖの第１の読み出し電圧が、第２の電極領域５０４の全てに印加され、同時に、１．２Ｖの第２の読み出し電圧は、残りの選択されていないゲート領域５０６に印加される。第１の電極領域５０２および選択されたゲート領域５０６に印加される電圧はない。電荷担体がメモリ領域５０８に印加される場合（第１の論理値「１」の場合）、メモリ領域５０８近傍の導電性は、電荷担体がメモリ領域５０８に印加されない場合（第２の論理値「０」の場合）の導電性と異なる。選択された第２の電極領域５０４と第１の電極領域５０２との間の導電性チャネルに沿った電流から、印加される電圧信号のため、メモリ領域５０８に格納されるバイナリ情報が、第１の論理値「１」または第２の論理値「０」を有するか否かを読むことができる。印加される電圧信号は、電気的絶縁層シーケンス５０５への、電気的絶縁層シーケンス５０５からの、または、電気的絶縁層シーケンス５０５を介する電流の通り抜けが起こらないように十分なほど小さくなるように選択される。
【０１２３】
トランジスタ構成５００の選択された垂直トランジスタ内に格納され得る２ビットのデータ量が消去される方法を、表２を参照して以下に述べる。消去の目的のために、６Ｖの第１の消去電圧を第１の電極領域５０２に印加し、６Ｖの第２の消去電圧を選択された第２の電極領域５０４に印加する。−６Ｖの第３の消去電圧を選択されたゲート電圧５０６に印加する。残りの選択されなかった第２の電極領域５０４および残りのゲート領域５０６には電圧は印加しない。電圧信号により、ホール、すなわち正の電荷キャリアが加速されて、選択された垂直トランジスタの電気的絶縁層シーケンス５０５のメモリ領域５０７および５０８にトンネル状に入っていく。そこで電荷キャリアは分散される。正に荷電されたホールおよび負に荷電された電子は、そこで再結合されて消滅する総電荷を形成する。その結果、消去動作前には第１の論理値「１」を表すために永久的にメモリ領域５０７および５０８の窒化物層上に分散していた電荷キャリアは、電気的絶縁層シーケンス５０５から除去される。したがって消去後は、トランジスタ構成５００の選択された垂直トランジスタ内に格納されたビットは両方ともリセットされて第２の論理値「０」を表す。
【０１２４】
本発明の第３の実施形態によるトランジスタ５００を製造する方法を以下に述べる。まず、基板５０１、第１の電極領域５０２、チャネル層および電極層から層構成を形成する。その後、層構成に溝が導入される。溝は第１の電極領域５０２にまで延び、プロセス中にチャネル層から複数のチャネル領域５０３を形成し、電極層から複数の第２の電極領域５０４を形成する。その後、第１の電極領域５０２および第２の電極領域５０４の上方、かつ、チャネル領域５０３側部に電気的絶縁層シーケンス５０５が形成される。最後に電気的絶縁層シーケンス５０５上に複数のゲート領域５０６が形成される。
【０１２５】
この場合、個々の方法工程は、フォトリソグラフィ、湿式化学エッチング、気相エピタキシ、イオン打ち込み、カソードスパッタリング、および他の方法などの公知の方法を用いて行われる。
【０１２６】
図６は、本発明の第４の実施形態による、複数の垂直トランジスタを有するトランジスタ構成６００を示す図である。
【０１２７】
第４の実施形態によるトランジスタ構成６００は、以下の事実により第２の実施形態によるトランジスタ構成３００と異なる。トランジスタ構成６００の第２の電気的絶縁領域３０９は部分的に第１の電極領域３０４のみを取り囲み、そのため、第１の電極領域３０４は２つの位置で隣接するチャネル領域３０３とのコンタクト領域を有し、第１の電気的絶縁領域３０８とはタッチコンタクトを持たない。その結果、第２の電極領域３０５はそれぞれ、関連するチャネル領域３０３、隣接するゲート領域３０７、およびさらにその間に設けられた電気的絶縁層シーケンス３０６によって２つの第１の電極領域３０４に電気的に連結している。
【０１２８】
その結果、チャネル領域３０２に導入された各溝は、下方の第１の電極領域３０４と２つの隣接する第２の電極領域３０５との間の両側に垂直トランジスタを有する。したがってトランジスタ構成６００の各チャネル領域３０３は、２つの垂直トランジスタに割り当てられる。
【０１２９】
２ビットのデータ量はそれぞれ、図３を参照して行った記載にしたがって各垂直トランジスタ内に格納され、垂直トランジスタから読出され、消去される。この結果、トランジスタ構成６００では、各チャネル領域３０３に４ビットのデータ量が存在することになる。
【０１３０】
トランジスタ構成６００は、本質的に図４Ａ〜図４Ｆに示す製造方法によって製造されるが、図４Ｃおよび図４Ｄに示す層構成間の製造工程のみが異なり、残りの製造工程もそれによる部分が異なる。
【０１３１】
図４Ｃに示す層構成４００Ｃ上方に二酸化シリコン層を堆積して選択的に除去する代わりに、二酸化シリコン層４０５が全く覆われていない位置で除去される。したがって二酸化シリコン層４０５は、ｎ＋ドープされた第１の電極層４０６の下方かつ部分的に側部に維持される。したがって第２の電気的絶縁領域３０９は二酸化シリコン層４０５から生成される。その後非ドープ多結晶シリコンから形成された層を堆積しパターンニングする間、ｎ＋ドープされた第１の電極層４０６と２つの隣接するチャネル領域３０３との間のギャップが閉じられる。これにより第１の電極領域３０４が形成され、第１の電極領域３０４は２つの隣接するチャネル領域３０３に連結される。
【０１３２】
以下の刊行物は、本文書に引用される。
【０１３３】
【数１】
2004533126.tif 000005
【図面の簡単な説明】
【０１３４】
【図１】図１は、従来技術による、２ビットメモリトランジスタを示す図である。
【図２】図２は、垂直トランジスタを有する本発明の第１の例示的な実施形態による、トランジスタ構成の図である。
【図３】図３は、複数の垂直トランジスタを有する本発明の第２の例示的な実施形態による、トランジスタ構成の断面図である。
【図４Ａ】図４Ａは、複数の垂直トランジスタを有する本発明のトランジスタ構成を製造する方法の好ましい例示的な実施形態による、方法の第１の部分の後の層構成の断面図である。
【図４Ｂ】図４Ｂは、複数の垂直トランジスタを有する本発明のトランジスタ構成を製造する方法の好ましい例示的な実施形態による、方法の第２の部分の後の層構成の断面図である。
【図４Ｃ】図４Ｃは、複数の垂直トランジスタを有する本発明のトランジスタ構成を製造する方法の好ましい例示的な実施形態による、方法の第３の部分の後の層構成の断面図である。
【図４Ｄ】図４Ｄは、複数の垂直トランジスタを有する本発明のトランジスタ構成を製造する方法の好ましい例示的な実施形態による、方法の第４の部分の後の層構成の断面図である。
【図４Ｅ】図４Ｅは、複数の垂直トランジスタを有する本発明のトランジスタ構成を製造する方法の好ましい例示的な実施形態による、方法の第５の部分の後の層構成の断面図である。
【図４Ｆ】図４Ｆは、複数の垂直トランジスタを有する本発明のトランジスタ構成を製造する方法の好ましい例示的な実施形態による、方法の第６の部分の後の層構成の断面図である。
【図５】図５は、複数の垂直トランジスタを有する本発明の第３の例示的な実施形態による、トランジスタ構成の断面図である。
【図６】図６は、複数の垂直トランジスタを有する本発明の第４の例示的な実施形態による、トランジスタ構成の断面図である。
【符号の説明】
【０１３５】
１００  従来技術に従う２−ビットメモリトランジスタ
１０１  ゲート領域
１０２  ソース領域
１０３  ドレイン領域
１０４  ウェル領域
１０５  第１の電気的絶縁体層
１０６  第２の電気的絶縁体層
１０７  ＯＮＯ層
１０８  第１の二酸化シリコン層
１０９  窒化シリコン層
１１０  第２の二酸化シリコン層
１１１  第１のメモリセクション
１１２  第２のメモリセクション
２００  本発明の第１の例示的な実施形態に従うトランジスタ構成
２０１  基板
２０２  チャネル層
２０３  チャネル領域
２０４  第１の電極領域
２０５  第２の電極領域
２０６  電気的絶縁体層シーケンス
２０７  ゲート領域
２０８  第１のメモリセクション
２０９  第２のメモリセクション
２１０  電気的絶縁体層封入
２１１  電気的絶縁体層封入
２１２  電気的絶縁体層封入
３００  本発明の第２の例示的な実施形態に従うトランジスタ構成
３０１  基板
３０２  チャネル層
３０３  チャネル領域
３０４  第１の電極層
３０５  第２の電極層
３０６  電気的絶縁体層シーケンス
３０７  ゲート領域
３０８  第１の電気的絶縁体領域
３０９  第２の電気的絶縁体領域
３１０  第１のメモリ領域
３１１  第２のメモリ領域
４００Ａ  層構成
４００Ｂ  層構成
４００Ｃ  層構成
４００Ｄ  層構成
４００Ｅ  層構成
４００Ｆ  層構成
４０１  ｐドープされた基板
４０２  ｐドープされたチャネル層
４０３  ｎ＋ドープされた第２の電極層
４０４  窒化シリコン層
４０５  二酸化シリコン層
４０６  ｎ＋ドープされた第１の電極層
４０７  二酸化シリコンウォール
４０８  ドープされない第１の電極層
４０９  ｎドープされた多結晶シリコン層
５００  本発明の第３の例示的な実施形態に従うトランジスタ構成
５０１  基板
５０２  第１の電極領域
５０３  チャネル領域
５０４  第２の電極領域
５０５  電気的絶縁体層シーケンス
５０６  ゲート領域
５０７  第１のメモリ領域
５０８  第２のメモリ領域
６００  本発明の第４の例示的な実施形態に従うトランジスタ構成
【図１】
2004533126.tif 000006
【国際公開パンフレット】
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2004533126.tif 000008
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2004533126.tif 000071
【国際公開パンフレット（コレクトバージョン）】
2004533126.tif 000072
2004533126.tif 000073
【手続補正書】
【提出日】平成15年10月8日(2003.10.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
垂直トランジスタであって、
第１の電極領域と、
該第１の電極領域上に基本的に構成される第２の電極領域と、
該第１の電極領域と該第２の電極領域との間のチャネル領域と、
該チャネル領域の近くにあるゲート領域と、
電気的絶縁体領域であって、該ゲート領域は、該電気的絶縁体領域によって、隣接する垂直トランジスタから該ゲート領域が電気的に切断されるように部分的に囲まれる、電気的絶縁体領域と、
該ゲート領域と該チャネル領域との間の電気的絶縁体層シーケンスと
を含む垂直トランジスタと
を含み、いずれの場合にも、２つの空間的に相互に分離して、電気的に切断した電気的絶縁体層シーケンスのセクションは、電荷キャリアの格納装置に役立ち、
該電気的絶縁体領域は、該チャネル領域および該電気的絶縁体層シーケンスを除いて、該第１の電極領域および／または該第２の電極領域をその／それらの周囲から電気的に切断する、該電気的絶縁体領域によって、該第１の電極領域および／または該第２の電極領域は、少なくとも部分的に囲まれる、トランジスタ構成。
【請求項２】
前記電気的絶縁体層シーケンスは、第１の酸化物層、窒化物層および第２の酸化物層を含む層シーケンス（ＯＮＯ層シーケンス）である、請求項１に記載のトランジスタ構成。
【請求項３】
いずれの場合にも、前記電気的絶縁体層シーケンスの２つのセクションのうちの１つは、前記チャネル領域、前記ゲート領域、および、前記第１の電極領域または前記第２の電極領域の間に基本的に構成される、請求項１または２に記載のトランジスタ構成。
【請求項４】
前記チャネル領域は、ｐドープされ、前記第１の電極領域および前記第２の電極領域は、ｎ＋ドープされる、請求項１〜３のいずれか１つに記載のトランジスタ構成。
【請求項５】
少なくとも２つの垂直トランジスタは、前記基板に並んで構成される、請求項１〜４のいずれか１つに記載のトランジスタ構成。
【請求項６】
前記垂直トランジスタの全てのうちの前記第１の電極領域は、電気的に互いに結合される、請求項５に記載のトランジスタ構成。
【請求項７】
トランジスタ構成をデータメモリとして動作させる方法であって、
基板および垂直トランジスタを有するトランジスタ構成が提供され、
第１の電極領域と、
該第１の電極領域上に基本的に構成される第２の電極領域と、
該第１の電極領域と該第２の電極領域との間のチャネル領域と、
該チャネル領域の近くにあるゲート領域と、
電気的絶縁体領域であって、該ゲート領域は、該電気的絶縁体領域によって、隣接する垂直トランジスタから該ゲート領域が電気的に切断されるように部分的に囲まれる、電気的絶縁体領域と、
該ゲート領域と該チャネル領域との間の電気的絶縁体層シーケンスであって、いずれの場合にも、２つの空間的に相互に分離して、電気的に切断した電気的絶縁体層シーケンスのセクションは、電荷キャリアの格納装置に役立つ、電気的絶縁体層シーケンスと、
いずれの場合にも、該チャネル領域、該ゲート領域、および、該第１の電極領域または該第２の電極領域の間に基本的に構成される、前記電気的絶縁体層シーケンスの２つのセクションのうちの１つと
電気的絶縁体領域であって、該チャネル領域および該電気的絶縁体層シーケンスを除いて、該第１の電極領域および／または該第２の電極領域をその／それらの周囲から電気的に切断する、該電気的絶縁体領域によって、該第１の電極領域および／または該第２の電極領域は、少なくとも部分的に囲まれる、電気的絶縁体領域と
を含み、
第１のデータメモリは、該第１の電極領域に割り当てられた該電気的絶縁体層シーケンスのセクションから形成され、
第２のデータメモリは、該第２の電極領域に割り当てられた該電気的絶縁体層シーケンスのセクションから形成され、
いずれの場合にも、該２つのデータメモリにおいて、ビットが格納され得るか、読み出されるか、または、消去される、方法。
【請求項８】
第１の格納電圧を前記第１の電極領域、または、前記第２の電極領域に印加して、同時に、第２の格納装置電圧を前記ゲート領域に印加することによって、１ビットが前記２つのデータメモリのうちの１つに格納される、請求項７に記載の方法。
【請求項９】
第１の読み出し電圧を前記ゲート領域に印加して、同時に、第２の読み出し電圧を前記第１の電極領域または前記第２の電極領域に印加することによって、１ビットが前記２つのデータメモリのうちの１つから読み出される、請求項７に記載の方法。
【請求項１０】
第１の消去電圧を前記第１の電極領域に印加して、第２の消去電圧を前記第２の電極領域に印加し、第３の消去電圧を前記ゲート領域に同時に印加することによって、ビットが前記２つのメモリで消去される、請求項９に記載の方法。
【請求項１１】
複数の垂直トランジスタは、並んで構成され、該垂直トランジスタのうちの全ての前記第１の電極領域は、互いに電気的に結合される、請求項９に記載の方法。
【請求項１２】
特定の垂直トランジスタにおいて、第１の格納電圧を前記第２の電極領域に印加して、同時に、第２の格納電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第１のデータメモリに１ビットが格納される、請求項１１に記載の方法。
【請求項１３】
第１の格納電圧を前記第１の電極領域に印加して、同時に、特定の垂直トランジスタにおいて、第２の格納電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第２のデータメモリに１ビットが格納される、請求項１１に記載の方法。
【請求項１４】
第１の読み出し電圧を前記第１の電極領域に印加して、同時に、特定の垂直トランジスタにおいて、第２の読み出し電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第１のデータメモリから１ビットが読み出される、請求項１１に記載の方法。
【請求項１５】
第１の読み出し電圧を前記第２の電極領域に印加して、同時に、特定の垂直トランジスタにおいて、第２の読み出し電圧を前記ゲート領域に印加することによって、該特定の垂直トランジスタの前記第２のデータメモリから１ビットが読み出される、請求項１１に記載の方法。
【請求項１６】
第１の消去電圧を前記第１の電極領域に印加して、第２の消去電圧を前記第２の電極領域に印加して、同時に、第３の消去電圧を前記ゲート領域に印加することによって、特定の垂直トランジスタのうちの２つのデータメモリにおいてビットが消去される、請求項１１に記載の方法。
【請求項１７】
基板および垂直トランジスタを有するトランジスタ構成を製造する方法であって、
該トランジスタ構成は、
第１の電極領域と、
該第１の電極領域上に基本的に構成される第２の電極領域と、
該第１の電極領域と該第２の電極領域との間のチャネル領域と、
該チャネル領域の近くにあるゲート領域と、
電気的絶縁体領域であって、該ゲート領域は、該電気的絶縁体領域によって、隣接する垂直トランジスタから該ゲート領域が電気的に切断されるように部分的に囲まれる、電気的絶縁体領域と、
該ゲート領域と該チャネル領域との間の電気的絶縁体層シーケンスであって、いずれの場合にも、２つの空間的に相互に分離して、電気的に切断した電気的絶縁体層シーケンスのセクションは、電荷キャリアの格納装置に役立つ、電気的絶縁体層シーケンスと
を含み、
層構成は、基板、チャネル層、電極層および第１の電気的絶縁体層から形成され、
トレンチは、該層構成に導入され、該トレンチは、該チャネル層に直角に延び、プロセス中において、該チャネル層からチャネル領域を形成し、該電極層から第１の電極領域を形成し、
第２の電気的絶縁体層は、該トレンチの内部エリア上に形成され、
該第２の電気的絶縁体層は、該トレンチの内部エリアにある横方向上部セクションで該内部エリアの領域から取り除かれ、
第２の電極領域は、該第２の電極領域が該チャネル領域に結合される領域を除いて、該トレンチに、そして、該第２の電気絶縁体層上に形成され、
電気的絶縁体層シーケンスは適用され、
ゲート領域は、該電気的絶縁体層シーケンス上に形成され、
電気的絶縁体領域が形成され、これにより、該ゲート領域は、該ゲート領域が隣接する垂直トランジスタから電気的に切断されるように部分的に囲まれる、方法。
【請求項１８】
前記電気的絶縁体層シーケンスは、第１の酸化物層、窒化物層および第２の酸化物層を含む層シーケンス（ＯＮＯ層シーケンス）から製造される、請求項１７に記載の方法。
【請求項１９】
前記チャネル領域は、ｐドープされた半導体材料から製造される、請求項１７または１８に記載の方法。
【請求項２０】
前記第１の電極領域および／または前記第２の電極領域は、ｎ＋ドープされた半導体材料から製造される、請求項１７〜１９のいずれか１つに記載の方法。
【請求項２１】
前記ゲート領域は、ｎドープされた半導体材料から製造される、請求項１７〜２０のいずれか１つに記載の方法。
【請求項２２】
前記第１の電極領域および／または前記第２の電極領域および／または前記ゲート領域は、多結晶シリコンから製造される、
【国際調査報告】
2004533126.tif 000074
2004533126.tif 000075
2004533126.tif 000076
2004533126.tif 000077
2004533126.tif 000078
2004533126.tif 000079