(57)【要約】ゲート電極（２０４）とドレイン線およびソース線との間に配置された絶縁材料を有するトランジスタ装置（２００）が開示されており、絶縁材料の誘電定数は３．５またはそれ未満である。したがって、ゲート電極とドレイン線およびソース線との間のキャパシタンスが減少でき、それにより、電界効果トランジスタ（２００）の信号性能を、減少されたクロストークノイズで改良する。
2004514294.tif 000002
【特許請求の範囲】
【請求項１】
基板上に製造された集積回路における電界効果トランジスタ装置（２００）であって、
トランジスタ（２００）の幅方向に沿って延びる対向する側壁を有するゲート電極（２０４）を含み、ゲート電極（２０４）は基板（２０１）の上部に形成され、そこからゲート絶縁層（２０３）によって隔てられており、前記電界効果トランジスタ装置はさらに、
ドレイン領域の上部に少なくとも部分的に形成されたドレイン線を含み、ドレイン線はドレイン領域に電気的に接続しており、前記電界効果トランジスタ装置はさらに、
ソース領域の上部に少なくとも部分的に形成されたソース線を含み、ソース線はソース領域に電気的に接続しており、前記ドレイン線およびソース線は、３．５またはそれ未満の誘電定数を有する材料で構成される側壁スペーサ（２０７）によって、ゲート電極（２０４）から電気的に絶縁され、間隔をおかれている、電界効果トランジスタ装置。
【請求項２】
側壁スペーサ（２０７）は、シリコンオキシフルオライド、水素シルセスキオキサン、フッ化ポリイミド、パリレン、ポリナフタレン、ポリテトラフルオロエチレン、メチルシルセスキオキサン、過フルオロシクロブテン、ナノ多孔性シリカ、およびハイブリッドシルセスキオキサンの群からなる材料のうちの１つを含む、請求項１に記載の電界効果トランジスタ装置。
【請求項３】
ゲート電極の長さは０．２μｍ未満である、請求項１に記載の電界効果トランジスタ装置。
【請求項４】
ドレイン線およびソース線は、タングステン、アルミニウム、および銅のうちの１つを含む、請求項１に記載の電界効果トランジスタ装置。
【請求項５】
基板（２０１）は半導体基板である、請求項１に記載の電界効果トランジスタ。
【請求項６】
基板上に製造された集積回路における電界効果トランジスタ装置（２００）であって、
トランジスタ（２００）の幅方向に沿って延びる対向する側壁を有するゲート電極（２０４）を含み、ゲート電極（２０４）は基板（２０１）の上部に形成され、そこからゲート絶縁層（２０３）によって隔てられており、前記電界効果トランジスタ装置はさらに、
ドレイン領域の上部に少なくとも部分的に形成されたドレイン線を含み、ドレイン線はドレイン領域に電気的に接続しており、前記電界効果トランジスタ装置はさらに、
ソース領域の上部に少なくとも部分的に形成されたソース線を含み、ソース線はソース領域に電気的に接続しており、前記ドレイン線およびソース線は、側壁スペーサ（２０７）によってゲート電極から電気的に絶縁され、間隔をおかれており、ドレイン線〜ゲート電極間の距離と側壁スペーサ（２０７）の誘電定数との比率に電界定数ε０を乗じたもの、および、ソース線〜ゲート電極間の距離と側壁スペーサ（２０７）の誘電定数との比率に電界定数ε０を乗じたものは、３．０９９×１０−３Ａｓ／Ｖｍ２に等しいかまたはそれ未満である、電界効果トランジスタ装置。
【請求項７】
側壁スペーサは、シリコンオキシフルオライド、水素シルセスキオキサン、フッ化ポリイミド、パリレン、ポリナフタレン、ポリテトラフルオロエチレン、メチルシルセスキオキサン、過フルオロシクロブテン、ナノ多孔性シリカ、およびハイブリッドシルセスキオキサンの群からなる材料のうちの１つを含む、請求項６に記載の電界効果トランジスタ装置（２００）。
【請求項８】
ゲート電極の長さは０．２μｍ未満である、請求項６に記載の電界効果トランジスタ装置。
【請求項９】
ドレイン線およびソース線は、タングステン、アルミニウム、および銅のうちの１つを含む、請求項６に記載の電界効果トランジスタ装置。
【請求項１０】
基板は半導体基板である、請求項６に記載の電界効果トランジスタ。
【請求項１１】
基板は絶縁基板である、請求項６に記載の電界効果トランジスタ。
【請求項１２】
電界効果トランジスタを製造する方法であって、
表面を有する基板（２０１）を提供するステップと、
基板（２０１）に活性領域を形成するステップと、
基板（２０１）の上部にゲート電極（２０４）を形成するステップとを含み、ゲート電極（２０４）はゲート絶縁層（２０３）によって基板（２０１）から電気的に絶縁されており、前記方法はさらに、
ゲート電極（２０４）に隣接し、ゲート電極に沿ってトランジスタの幅方向に延びる誘電性側壁スペーサ（２０７）を形成するステップを含み、前記側壁スペーサ（２０７）は３．５に等しいかまたはそれ未満の誘電定数を有する材料で構成されており、前記方法はさらに、
ゲート電極に隣接する活性領域にドレインおよびソース領域を形成するステップと、
基板（２０１）の上部に絶縁層（２０８）を堆積させるステップと、
ドレインおよびソース領域の上部に少なくとも部分的に開口部をそれぞれ形成するステップと、
開口部を導電材料で充填してドレイン線およびソース線を形成するステップとを含み、
側壁スペーサ（２０７）は、ゲート電極をドレイン線およびソース線から電気的に分離し、空間的に隔てるのを助ける、方法。
【請求項１３】
側壁スペーサ（２０７）は、シリコンオキシフルオライド、水素シルセスキオキサン、フッ化ポリイミド、パリレン、ポリナフタレン、ポリテトラフルオロエチレン、メチルシルセスキオキサン、過フルオロシクロブテン、ナノ多孔性シリカ、およびハイブリッドシルセスキオキサンの群からなる材料のうちの１つを含む、請求項１２に記載の方法。
【請求項１４】
ゲート電極（２０４）の長さは０．２μｍ未満である、請求項１２に記載の方法。
【請求項１５】
ドレイン線およびソース線は、タングステン、アルミニウム、および銅のうちの１つを含む、請求項１２に記載の方法。
【請求項１６】
基板（２０１）は半導体基板である、請求項１２に記載の方法。
【請求項１７】
基板は絶縁基板である、請求項１２に記載の方法。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明はＶＬＳＩ半導体装置に関し、特に、超高密度回路内の半導体装置における線間キャパシタンスおよびクロストークノイズの問題に関する。
【０００２】
【背景技術】
集積回路（ＩＣ）の製造プロセスは、単一の基板上の絶縁ゲート型電界効果トランジスタなどの多数の半導体装置の製作を伴う。たとえば信号処理時間および電力消費に関し、増加した集積密度および改良された装置性能を有するために、半導体装置の形状構成サイズは着実に減少している。形状構成サイズの減少は、高い実装密度、および、チャネル長の減少によるトランジスタの切換中の短い立上がりおよび立下がり時間など、さまざまな利点を提供する。しかしながら、形状構成サイズがさらに減少されると、これらの利点は、配線の増加した抵抗および隣接する線間のより高い結合キャパシタンスなどの或る欠点によって相殺されるかもしれない。さらに、増加した抵抗および／または容量結合の増加も、電気信号が配線に沿って伝搬する速度を減速させる。これは一般に配線遅延として言及され得る。
【０００３】
一般に、配線遅延は、約０．１８μｍのたとえばゲート長といった形状構成サイズを有する装置において装置全体の遅延を支配し始め、そのため、０．１８μｍおよびそれより小さい装置形状構成は装置性能の劣化をもたらし、それにより、たとえばＣＰＵのクロック周波数を制限する。近年の超高密度回路では、配線遅延だけでなく、局所配線、つまり電界効果トランジスタのドレインおよびソース領域への接触を提供する接続の形成も、重要な問題である。近年の集積回路、たとえば超高密度ＣＭＯＳ回路でのデザインルールは、ゲート電極と局所配線との間に１０−２５０ｎｍの範囲の小さな距離を必要とする。これらの距離は、それぞれの局所配線用の開口部を形成する際に若干の整列不良が起こった場合、さらにより小さくなる。
【０００４】
簡潔のため、図１ａおよび１ｂを参照して典型的な先行技術のプロセスフローを説明し、近年の集積回路における局所配線の形成に関係する問題のいくつかを詳述する。当業者であれば容易に理解するように、先行技術の処理を示す数字は単に概略的な性質のものであり、鮮明な線として図示されている遷移および境界は、実際の装置では鮮明な遷移として付与されていないかもしれない。さらに、典型的な先行技術のプロセスフローの説明は、標準的な製造手順に、これらの手順に用いられる典型的なパラメータ値を特定することなく言及する。なぜなら、個々の処理ステップはそれに応じて特定の設計要件を満たすようにされてもよいからである。
【０００５】
図１ａは、特定の製造段階での電界効果トランジスタ装置の概略的な断面図を示す。半導体基板１では、シャロートランスアイソレーション２がトランジスタ領域を規定する。ゲート電極４が基板１の上部に形成され、そこからゲート絶縁層３によって分離される。ゲート絶縁層３に隣接して、軽くドープされた領域５が形成される。当業者であれば容易に理解するように、ゲート電極４はＤＵＶ（深紫外）マスク技術によって形成されてもよく、その後、軽くドープされた領域５がイオン注入によって形成される。
【０００６】
図１ｂは、より進んだ製造段階での電界効果トランジスタの断面図を概略的に示す。ゲート電極４の側壁に隣接して、側壁スペーサ７が形成され、図１ｂの図面平面に垂直な方向として規定されるトランジスタの幅寸法に沿って延びる。他方、ゲート電極４の横寸法は一般に長さ寸法として言及される。たとえば、ゲート電極４の幅、つまり図１ｂに示された側壁スペーサ７間の距離は一般に、トランジスタのゲート長として言及される。さらに、ドレインおよびソース領域６が形成される。側壁スペーサ７の形成は、二酸化シリコンまたは窒化シリコンまたはシリコンオキシナイトライド層の堆積と、それに続く異方性エッチングとによって行なわれてもよい。これらの材料の誘電定数「ｋ」は通常、用いられる堆積プロセスの種類に依存して、３．９−６の範囲にある。側壁スペーサ７の形成後、大いにドープされたソースおよびドレイン領域６が、当業者には周知であるようにイオン注入および急速熱アニーリングによって形成される。
【０００７】
図１ｃは、さらに進んだ製造段階でのトランジスタ装置の概略的な断面図を示す。誘電材料の中間層８が構造の上部に形成され、ドレインおよびソース領域の表面をそれぞれ少なくとも部分的に露出させる開口部９を含んでいる。一般に局所相互接触（ＬＩ）プロセスシーケンスとして言及される、開口部９および中間層８を形成するための典型的なプロセスフローは通常、以下のステップを含む。まず、誘電材料の中間層（ＩＬＤ）８が化学気相成長法（ＣＶＤ）によってＴＥＯＳから堆積される。次に、ＩＬＤ８の表面が、化学的機械的研摩（ＣＭＰ）プロセスを行なうことによって平坦化される。その後、バイアまたは線の形の開口部９が、標準的なマスキングおよびエッチング手法を用いて形成される。図１ｃで見えるように、一般に、開口部９の形成中、若干の整列不良が起こり、そのため、通常、開口部９のゲート電極４への距離は必ずしも同一ではない。
【０００８】
図１ｄは、ドレインおよびソース領域６への電気的接触を提供するため、タングステンなどの金属で開口部９が充填された、図１ｃのトランジスタ装置を概略的に示す。さらに、さらなるＣＭＰプロセスが行なわれて、ＩＬＤ８の表面と開口部９の金属とを平らにする。当業者であれば理解するように、開口部９を金属で充填する前に、薄いバリア層（図示せず）が堆積されてもよい。
【０００９】
近年の超高密度半導体回路では、ゲート電極４と開口部９の金属との距離は１０−２５０ｎｍの範囲にある。この距離は、開口部９の形成中に起こる任意の整列不良の大きさに依存して、さらにより小さくなる場合がある。金属とゲート電極との間に形成される寄生キャパシタンスは、金属とゲート電極間の距離に反比例し、このため、トランジスタ装置を切換えるための時定数は、金属とゲート電極間の距離が減少するにつれて増加する。さらに、ドレインおよびソース領域とゲート電極との間のクロストークノイズも、距離の減少とともに増加する。その結果、超高密度半導体回路では、トランジスタの長さ、つまりゲート長を着実に減少させることによって得られる利点が、ソース線およびドレイン線とゲート電極との間の距離の減少によって、少なくとも部分的に無効となり、それにより、その間の寄生キャパシタンスおよびクロストークノイズの増加をもたらす。
【００１０】
上記に鑑みて、超高密度半導体回路の装置性能を改良するよう、ドレインおよびソース領域とゲート電極との間のキャパシタンスがより低い、改良された電界効果トランジスタ装置に対する要求が存在する。
【００１１】
【発明の開示】
この発明の一局面によれば、基板上に製造された集積回路における電界効果トランジスタ装置が提供され、その電界効果トランジスタ装置は、トランジスタの幅方向に沿って延びる対向する側壁を有するゲート電極を含み、ゲート電極は基板の上部に形成され、そこからゲート絶縁層によって隔てられており、電界効果トランジスタ装置はさらに、ドレイン領域の上部に少なくとも部分的に形成されたドレイン線を含み、ドレイン線はドレイン領域に電気的に接続しており、電界効果トランジスタ装置はさらに、ソース領域の上部に少なくとも部分的に形成されたソース線を含み、ソース線はソース領域に電気的に接続しており、ドレイン線およびソース線は、３．５またはそれ未満の誘電定数を有する材料で構成される側壁スペーサによって、ゲート電極から電気的に絶縁され、間隔をおかれている。
【００１２】
この発明の別の局面によれば、基板上に製造された集積回路における電界効果トランジスタ装置が提供され、その電界効果トランジスタ装置は、トランジスタの幅方向に沿って延びる対向する側壁を有するゲート電極を含み、ゲート電極は基板の上部に形成され、そこからゲート絶縁層によって隔てられており、電界効果トランジスタ装置はさらに、ドレイン領域の上部に少なくとも部分的に形成されたドレイン線を含み、ドレイン線はドレイン領域に電気的に接続しており、電界効果トランジスタ装置はさらに、ソース領域の上部に少なくとも部分的に形成されたソース線を含み、ソース線はソース領域に電気的に接続しており、ドレイン線およびソース線は、側壁スペーサによってゲート電極から電気的に絶縁され、間隔をおかれており、ドレイン線〜ゲート電極間の距離と側壁スペーサの誘電定数との比率、および、ソース線〜ゲート電極間の距離と側壁スペーサの誘電定数との比率は、０．３５ｎｍ−１に等しいかまたはそれ未満である。
【００１３】
この発明のさらに別の局面によれば、電界効果トランジスタを製造する方法が提供され、その方法は、表面を有する基板を提供するステップと、基板に活性領域を形成するステップと、基板の上部にゲート電極を形成するステップとを含み、ゲート電極はゲート絶縁層によって基板から電気的に絶縁されており、方法はさらに、ゲート電極に隣接し、ゲート電極に沿ってトランジスタの幅方向に延びる誘電性側壁スペーサを形成するステップを含み、側壁スペーサは３．５またはそれ未満の誘電定数を有する材料で構成されており、方法はさらに、ゲート電極に隣接する活性領域にドレインおよびソース領域を形成するステップと、基板の上部に絶縁層を堆積させるステップと、ドレインおよびソース領域の上部に少なくとも部分的に開口部をそれぞれ形成するステップと、開口部を導電材料で充填してドレイン線およびソース線を形成するステップとを含み、側壁スペーサは、ゲート電極をドレイン線およびソース線から電気的に分離し、空間的に隔てるのを助ける。
【００１４】
ドレイン領域またはソース領域とゲート電極との間のキャパシタンスが側壁スペーサ材料の誘電定数「ｋ」に依存し、ドレイン線またはソース線とゲート電極との間隔に反比例するため、超高密度集積回路において前記距離を減少させることによるキャパシタンスの増加は、側壁スペーサを低ｋ材料に基づいて形成することによって有効に補償可能である。酸化シリコン、窒化シリコンまたはシリコンオキシナイトライドで作られ、３．９−６の範囲の誘電定数ｋを有する側壁スペーサを含有する先行技術の装置に反し、この発明は、３．５から１．３未満の範囲の誘電定数を有する材料で形成された側壁スペーサを有する電界効果トランジスタを提供する。したがって、この発明はトランジスタ装置のさらなるスケールダウンを可能にし、それにより、ゲート〜ソース間および／またはゲート〜ドレイン間のキャパシタンスおよびクロストークノイズの増加によって生じる装置性能の劣化を回避する。
【００１５】
この発明のさらなる利点および目的は、以下の詳細な説明を添付図面を参照して考慮することでより明らかとなるであろう。
【００１６】
この発明を、以下の詳細な説明および図面に示されるような実施例を参照して説明するが、以下の詳細な説明および図面は、この発明を開示された特定の実施例に制限するよう意図してはおらず、むしろ、説明される実施例は単にこの発明のさまざまな局面を例示するものであって、この発明の範囲は特許請求の範囲によって規定される、ということが理解されるべきである。
【００１７】
【発明を実施するための形態】
この発明のさらなる利点および目的は、以下の詳細な説明および特許請求の範囲でより明らかとなるであろう。さらに、この発明は以下の詳細な説明に示されるような実施例を参照して説明されるが、以下の詳細な説明はこの発明を開示された特定の実施例に制限するよう意図してはおらず、むしろ、説明される実施例は単にこの発明のさまざまな局面を例示するものであって、この発明の範囲は特許請求の範囲によって規定される、ということに留意すべきである、ということに留意されたい。
【００１８】
図２ａは、この発明に従った特定の製造段階での電界効果トランジスタ２００の断面を概略的に示す。図２ａでは、シャロートレンチアイソレーション２０２が基板２０１に形成され、それはシリコンなどの適切な半導体基板、またはガラスなどの絶縁基板であってもよく、トランジスタ２００の活性領域を規定する。トランジスタ２００の活性領域には、対応する軽くドープされた領域２０５を有するドレインおよびソース領域２０６が形成される。ゲート電極２０４は、トランジスタ２００の活性領域の上部に配置され、そこからゲート絶縁層２０３によって間隔をおかれる。側壁スペーサ２０７が、ゲート電極２０４のそれぞれの側壁に沿って形成され、トランジスタ２００の幅方向に沿って延びる。
【００１９】
図２ａに示すような電界効果トランジスタ２００の形状構成を形成するためのプロセスフローは、以下のステップを含んでいてもよい。たとえば図１ａ−１ｄを参照して説明されたような標準的なゲート形成の後で、軽くドープされた領域２０５がイオン注入によって形成される。その後、３．５またはそれ未満の誘電定数を有する材料を堆積させることによって、側壁スペーサ２０７が形成される。側壁スペーサ２０７として好適な材料は、シリコンオキシフルオライド（Ｆ−ＳｉＯ２、ｋ＝２．６−３．５）、水素シルセスキオキサン（ＨＳＱ）、フッ化ポリイミド、パリレン、ポリナフタレン、ポリテトラフルオロエチレン（Ｐ−ＴＦＥ）、メチルシルセスキオキサン（ＭＳＱ）、過フルオロシクロブテン、ナノ多孔性シリカ、およびハイブリッドシルセスキオキサンを含む。ＨＳＱおよびフッ化酸化物はそれぞれ３．０および３．５の「ｋ」値を呈し、一方、ポリアリーレンなどの有機ポリマーは３．０を下回る「ｋ」値を呈する。２．０を超える「ｋ」値は、ナノ多孔性シリカフィルム、多孔性ポリマー、およびＰ−ＴＦＥを示す。これらの低「ｋ」材料は、たとえばプラズマ増速ＣＶＤまたは高密度プラズマＣＶＤによって堆積可能である。通常、堆積プロセスの種類は堆積される層の「ｋ」値に影響を及ぼすため、特定の材料の低ｋ値の変動は、酸化シリコンなどの前のスペーサ材料の処理から公知であるように、異なる堆積プロセスを用いることによって、または堆積プロセスのパラメータ値を変更することによって得られ得る。
【００２０】
図２ｂは、進んだ製造段階での図２ａの電界効果トランジスタ２００を概略的に示す。ゲート電極２０４および側壁スペーサ２０７の上部に、絶縁層２０８が形成され、それに隣接してドレインおよびソース線２１０が配置される。ドレインおよびソース線２１０は、設計要件に依存して、バイア、線、または双方の組合せとして形成されてもよい。前に述べたように、ドレインおよびソース線２１０は局所配線としても言及されてもよい。
【００２１】
図１ａ−１ｄを参照して前述されたように、構造の上に形成された絶縁層２０８は次に平坦化され、ドレインおよびソース領域２０６を部分的に露出させる開口部２０９が形成される。その後、コバルトシリサイドまたはチタンシリサイド層などの薄いバリア層（図示せず）を堆積させて開口部２０９の表面を覆ってもよい。次に、開口部２０９はタングステンなどの金属で充填され、結果として生じる構造はＣＭＰによって平坦化される。ゲート電極２０４とドレインまたはソース線２１０との間の距離２１１は、距離「ｄ」としても言及されるが、ドレインおよびソース線２１０用の開口部２０９の形成中の整列の精度に依存する。トランジスタの長さ寸法は着実に減少しているため、近年の集積回路における距離２１１は通常、１０−２５０ｎｍの範囲にあり、或る量の整列不良が起こる場合にはさらにより小さくなっているかもしれない。
【００２２】
ゲート電極２０４とドレインおよびソース線２１０との間のキャパシタンスはｋ／ｄに比例し、ここで「ｋ」は、ソースおよびドレイン線２１０とゲート電極２０４との間に位置付けられた材料の誘電定数である。絶対値を得るためには、比率ｋ／ｄに電界定数ε０（８．８５４２×１０−１２Ａｓ／Ｖｍ）を乗じる必要がある、ということに留意すべきである。このため、減少した距離「ｄ」はこの発明に従ってより低い値の「ｋ」によって補償され、それにより、先行技術にあるようなより小さい距離「ｄ」が、トランジスタ装置の性能を劣化させることなく可能となる。低ｋ材料についての材料の種類および／または堆積プロセスの種類は、側壁スペーサ２０７の「ｋ」値を、「ｋ」値とソース線への距離「ｄ」との比率、および「ｋ」値とドレイン線への距離「ｄ」との比率が、絶対値を用いる場合に双方とも０．３５ｎｍ−１またはそれ未満、もしくは、約３．０９９×１０−３Ａｓ／Ｖｍ２またはそれ未満となるように、調節するよう選択されてもよい。つまりこの発明は、たとえば、１０ｎｍの最小距離「ｄ」に対して３．５に等しいかまたはそれ未満の「ｋ」、もしくは８ｎｍの「ｄ」に対して２．８の「ｋ」などを有する誘電材料を示唆している。このため、この発明によれば、側壁スペーサ材料の「ｋ」値は、デザインルールおよびプロセス精度に依存する最小距離「ｄ」に対し、ゲート電極とドレインおよびソース線２１０との間のキャパシタンスが、電界効果トランジスタのゲート、ドレインおよびソースに印加される特定された電圧について、ある定数に３．０９９×１０−３Ａｓ／Ｖｍ２を乗じたものに等しいかまたはそれ未満になるよう、選択されてもよい。
【００２３】
さらに、この発明は、ドレインおよびソース線２１０に用いられる金属としてタングステンを用いて説明されてきたが、銅、アルミニウムなどの任意の適切な材料が採用されてもよい、ということに留意すべきである。また、この発明は、ゲート長が０．２μｍおよびそれ未満のトランジスタ装置において特に有用である。なぜなら、これらのトランジスタ装置は一般に、２５０ｎｍおよびそれ未満の線からゲート電極間への距離を呈するためである。
【００２４】
この発明をシリコンなどの半導体基板上に形成された電界効果トランジスタを参照して説明してきたが、この発明は任意の適切な基板上に形成された任意の電界効果トランジスタに適用されてもよいということに留意すべきである。たとえば、電界効果トランジスタはＳＯＩ（シリコンオン酸化物）装置として形成されてもよく、または、絶縁基板もしくはＩＩＩ−ＶまたはＩＩ−ＶＩ半導体などの他の半導体基板の上に形成されてもよい。
【００２５】
この発明は、ここの教示の利点を有する当業者にとって明らかな、異なるものの均等な態様で修正および実践されてもよいため、上に開示された特定の実施例は単なる例証である。たとえば、上に述べられたプロセスステップは異なる順番で行なわれてもよい。さらに、ここに示された構造または設計の詳細に対して、特許請求の範囲に記載されている以外は、何の制限も意図されない。したがって、上に開示された特定の実施例は変更または修正されてもよいこと、および、そのような変更はすべてこの発明の範囲および精神内にあると考えられることが明らかである。したがって、ここで求められる保護は、特許請求の範囲で述べられているようなものである。
【図面の簡単な説明】
【図１ａ】特定の製造段階での電界効果トランジスタ装置の断面を概略的に示す図である。
【図１ｂ】典型的な先行技術のプロセスに従って形成された側壁スペーサを示す、進んだ製造段階での電界効果トランジスタ装置の断面を概略的に示す図である。
【図１ｃ】誘電材料の中間層を堆積させ、そこに開口部を形成した後の電界効果トランジスタの断面を概略的に示す図である。
【図１ｄ】ドレイン線およびソース線が、図１ｃに示された中間層の開口部に形成されている製造段階での電界効果トランジスタの断面を概略的に示す図である。
【図２ａ】この発明に従った特定の製造段階での電界効果トランジスタの断面図である。
【図２ｂ】さらに進んだ製造段階での図２ａの電界効果トランジスタの断面を概略的に示す図である。
【国際公開パンフレット】
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2004514294.tif 000011
2004514294.tif 000012
2004514294.tif 000013
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【手続補正書】
【提出日】平成14年11月6日(2002.11.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に製造された集積回路における電界効果トランジスタ装置（２００）であって、
トランジスタ（２００）の幅方向に沿って延びる対向する側壁を有するゲート電極（２０４）を含み、ゲート電極（２０４）は基板（２０１）の上部に形成され、そこからゲート絶縁層（２０３）によって隔てられており、前記電界効果トランジスタ装置はさらに、
ドレイン領域の上部に少なくとも部分的に形成されたドレイン線を含み、ドレイン線はドレイン領域に電気的に接続しており、前記電界効果トランジスタ装置はさらに、
ソース領域の上部に少なくとも部分的に形成されたソース線を含み、ソース線はソース領域に電気的に接続しており、前記ドレイン線およびソース線は、シリコンオキシフルオライド、水素シルセスキオキサン、フッ化ポリイミド、パリレン、ポリナフタレン、ポリテトラフルオロエチレン、メチルシルセスキオキサン、過フルオロシクロブテン、ナノ多孔性シリカ、およびハイブリッドシルセスキオキサンからなる群から選択された、３．５またはそれ未満の誘電定数を有する材料で構成される側壁スペーサ（２０７）によって、ゲート電極（２０４）から電気的に絶縁され、間隔をおかれている、電界効果トランジスタ装置。
【請求項２】
ゲート電極の長さは０．２μｍ未満である、請求項１に記載の電界効果トランジスタ装置。
【請求項３】
ドレイン線およびソース線は、タングステン、アルミニウム、および銅のうちの１つを含む、請求項１に記載の電界効果トランジスタ装置。
【請求項４】
基板（２０１）は半導体基板である、請求項１に記載の電界効果トランジスタ。
【請求項５】
電界定数ε０と、側壁スペーサの誘電定数とドレイン線〜ゲート電極間の距離との比率との積は、３．０９９×１０−３Ａｓ／Ｖｍ２に等しいかまたはそれ未満であり、電界定数ε０と、側壁スペーサの誘電定数とソース線〜ゲート電極間の距離との比率との積は、３．０９９×１０−３Ａｓ／Ｖｍ２に等しいかまたはそれ未満である、請求項１に記載の電界効果トランジスタ装置。
【請求項６】
電界効果トランジスタを製造する方法であって、
表面を有する基板（２０１）を提供するステップと、
基板（２０１）に活性領域を形成するステップと、
基板（２０１）の上部にゲート電極（２０４）を形成するステップとを含み、ゲート電極（２０４）はゲート絶縁層（２０３）によって基板（２０１）から電気的に絶縁されており、前記方法はさらに、
ゲート電極（２０４）に隣接し、ゲート電極に沿ってトランジスタの幅方向に延びる誘電性側壁スペーサ（２０７）を形成するステップを含み、前記側壁スペーサ（２０７）は、シリコンオキシフルオライド、水素シルセスキオキサン、フッ化ポリイミド、パリレン、ポリナフタレン、ポリテトラフルオロエチレン、メチルシルセスキオキサン、過フルオロシクロブテン、ナノ多孔性シリカ、およびハイブリッドシルセスキオキサンからなる群から選択された、３．５に等しいかまたはそれ未満の誘電定数を有する材料で構成されており、前記方法はさらに、
ゲート電極に隣接する活性領域にドレインおよびソース領域を形成するステップと、
基板（２０１）の上部に絶縁層（２０８）を堆積させるステップと、
ドレインおよびソース領域の上部に少なくとも部分的に開口部をそれぞれ形成するステップと、
開口部を導電材料で充填してドレイン線およびソース線を形成するステップとを含み、側壁スペーサ（２０７）は、ゲート電極をドレイン線およびソース線から電気的に分離し、空間的に隔てるのを助ける、方法。
【請求項７】
ゲート電極（２０４）の長さは０．２μｍ未満である、請求項６に記載の方法。
【請求項８】
ドレイン線およびソース線は、タングステン、アルミニウム、および銅のうちの１つを含む、請求項６に記載の方法。
【請求項９】
基板（２０１）は半導体基板である、請求項６に記載の方法。
【請求項１０】
基板は絶縁基板である、請求項６に記載の方法。
【国際調査報告】
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