(57)【要約】本発明は薄い層に低い欠陥密度を有する半導体材料から製造されるフィルムまたは層および少ない表面粗さ、欠陥密度および厚さの変動を示す薄いシリコン層を有するＳＯＩウェーハに関する。本発明は更に半導体材料から製造されるフィルムまたは層の製造方法に関する。前記方法は、以下の工程：ａ）予め決められた幾何学的パターンを有する周期的に繰り返される空所を有する半導体材料からパターンを製造する工程、ｂ）前記材料の表面の閉鎖された層の下に周期的に繰り返される空所を有する層が形成されるまで表面にパターン化された材料を熱処理する工程、ｃ）空所層に沿って半導体材料の残りから表面の閉鎖された層を分離する工程からなる。
2004533726.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程：
ａ）半導体材料の表面に予め決められた形状の周期的に繰り返される空所を有するパターンを製造する工程
ｂ）前記材料の表面の閉鎖された層の下に周期的に繰り返される空所を有する層が形成されるまで表面にパターン化された材料を熱処理する工程
ｃ）空所層に沿って半導体材料の残りから表面の閉鎖された層を分離する工程
からなる半導体材料のフィルムまたは層を製造する方法。
【請求項２】
半導体材料がシリコン、シリコン−ゲルマニウム、ヒ化ガリウム、炭化珪素およびインジウムリン化物からなる群から選択される請求項１記載の方法。
【請求項３】
半導体材料がシリコンである請求項２記載の方法。
【請求項４】
半導体材料が単結晶である請求項２または３記載の方法。
【請求項５】
空所がホールまたはトレンチである請求項１から４までのいずれか１項記載の方法。
【請求項６】
空所が実質的に円形または正方形の横断面のホールであり、すべてのホールが同じ形状を有し、ホールからホールまでの距離が一定の規則的なパターンに配置されている請求項５記載の方法。
【請求項７】
空所の幾何学的寸法が製造すべきフィルムまたは層の所望の厚さの関数として選択される請求項１から６までのいずれか１項記載の方法。
【請求項８】
工程ｂ）の熱処理中に、個々の空洞が一緒に融合してより大きい空洞を形成せずに、空所から形成される個々の空洞の層の上に閉鎖された表面を形成することができるように、空所の幾何学的寸法および空所間の距離を選択する請求項１から７までのいずれか１項記載の方法。
【請求項９】
工程ｂ）の熱処理を、半導体材料での酸化物層の形成を阻止する雰囲気で実施する請求項１から８までのいずれか１項記載の方法。
【請求項１０】
雰囲気が水素および／またはアルゴンを有する請求項９記載の方法。
【請求項１１】
工程ｂ）の熱処理を、大気圧または減圧下で行う請求項１から１０までのいずれか１項記載の方法。
【請求項１２】
工程ｂ）の熱処理を、２００〜１５００℃の温度で３秒〜６時間の時間行う請求項１から１１までのいずれか１項記載の方法。
【請求項１３】
半導体材料に存在するＣＯＰｓが同時にアニーリングされるように、工程ｂ）の熱処理の条件を選択する請求項１から１２までのいずれか１項記載の方法。
【請求項１４】
工程ｂ）の熱処理を表面の低エネルギーイオン衝撃と組み合わせる請求項１から１３までのいずれか１項記載の方法。
【請求項１５】
工程ａ）およびｂ）により表面層の下に空所層が製造された表面を、工程ｃ）により半導体材料の残りから空所層を分離する前に、担体材料の表面と結合する請求項１から１４までのいずれか１項記載の方法。
【請求項１６】
担体材料として、担体材料の上に配置された半導体材料の層を有する担体材料をもう一度使用し、１個以上の他の層を第１層に設置するように、方法を少なくとも２回連続して実施する請求項１５記載の方法。
【請求項１７】
担体材料が、シリコン、シリコン−ゲルマニウム、炭化珪素、ヒ化ガリウム、石英、プラスチック、ガラスおよびセラミックからなる群から選択される請求項１５または１６記載の方法。
【請求項１８】
担体材料がシリコンである請求項１７記載の方法。
【請求項１９】
担体材料が表面に絶縁層を有する請求項１７または１８記載の方法。
【請求項２０】
工程ｃ）の分離を、機械的処理、化学的処理または熱処理またはこれらの組み合わせにより実施する請求項１から１９までのいずれか１項記載の方法。
【請求項２１】
工程ｃ）の熱処理が工程ｂ）で製造した空洞の融合、従って分離を生じる請求項２０記載の方法。
【請求項２２】
工程ｃ）の熱処理を、８００〜１３７０℃の温度で、大気圧または減圧で、３秒〜４時間行う請求項２１記載の方法。
【請求項２３】
機械的処理が、せん断力の適用、流体ジェットでの処理、および超音波またはメガサウンドでの音響処理からなる群から選択される請求項２０記載の方法。
【請求項２４】
半導体材料の層の厚さを、この層を製造した後に、研磨、気相エッチングまたは液体エッチングおよび酸化および引き続く表面の還元からなる群から選択される手段により減少する請求項１から２３までのいずれか１項記載の方法。
【請求項２５】
半導体材料の層の表面を、この層を製造した後に、研磨または熱処理により平滑に処理する請求項１から２４までのいずれか１項記載の方法。
【請求項２６】
表面の平滑化のための熱処理を水素および／またはアルゴンを有する雰囲気で実施する請求項２５記載の方法。
【請求項２７】
半導体材料がウェーハの形で存在する請求項１から２６までのいずれか１項記載の方法。
【請求項２８】
担体材料がウェーハの形で存在する請求項１５から２７までのいずれか１項記載の方法。
【請求項２９】
互いに結合される基板および担体材料の表面が同じ幾何学的寸法を有する請求項１５から２８までのいずれか１項記載の方法。
【請求項３０】
薄い層の欠陥密度がＨＦ欠陥の場合に０.１／ｃｍ２未満であり、Ｓｅｃｃｏエッチ欠陥の場合に１０／ｃｍ２未満であることを特徴とする半導体材料のフィルムまたは層。
【請求項３１】
分離後にシリコン層が０.２ｎｍ  ｒｍｓ未満の表面粗さを有し、ＨＦ欠陥の場合に０.１／ｃｍ２未満の欠陥密度およびＳｅｃｃｏエッチ欠陥の場合に１０／ｃｍ２未満の欠陥密度を有することを特徴とする、担体ウェーハおよびシリコンの薄い層を有するＳＯＩウェーハ。
【請求項３２】
シリコンの薄い層が２０ｎｍ以下の厚さを有し、５％以下の厚さの変動を有することを特徴とする、担体ウェーハおよびシリコンの薄い層を有するＳＯＩウェーハ。
【請求項３３】
シリコンの薄い層が放射線に誘発される欠陥を含まず、薄い層のＨＦ欠陥の密度が０.１／ｃｍ２未満である請求項３２記載のＳＯＩウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体材料からなるフィルムまたは層およびフィルムまたは層の製造方法に関する。
【０００２】
ＳＯＩ（シリコン・オン・インシュレーター）ウェーハとして知られるものは一般に担体、例えばシリコンウェーハを有する層構造を有し、層構造の酸化物層が表面の真下に埋め込まれ、シリコンの薄い層が酸化物層の上に存在する。電子部品（例えばメモリーおよびマイクロプロセッサー）の製造に関して、この層構造は一般に使用されるシリコンウェーハより著しい利点を有する。
【０００３】
電子部品の高い切り換え速度および少ない出力の消費と組み合わせて電子機能のより良好な特性化が達成される。更にＳＯＩウェーハにもとづき製造される電子部品は通常の部品よりかなり低い電圧で運転するために適している。
【０００４】
これらの理由から、将来の世代の電子部品において、ＳＯＩウェーハの使用が著しく増加する。特にシリコンの薄層および酸化物層の層厚の均一性および欠陥密度に関してＳＯＩウェーハに課せられる品質の要求は高い。これに関して技術水準により種々の製造方法および製品が存在する。
【０００５】
例えばＳＩＭＯＸ法として知られる方法の場合には、酸素イオンのエネルギーにより決定される、決められた深さにわたりシリコンウェーハの表面を介して酸素イオンを注入することにより高い酸素含量を有する層を製造する（イズミ等、Ｅｌｅｃｔｒｏｎ  Ｌｅｔｔ.１４（８）（１９７８）５９３頁）。引き続く熱処理において、この層を酸化珪素の層に変換し、この層がこの上のシリコンの薄い層を下にあるシリコンウェーハの残りから分離する。しかし酸素イオンの注入はシリコンの薄い層に結晶欠陥（損傷）を生じ、この損傷が引き続く電子部品の製造中にＳＯＩウェーハに不利な作用をする。
【０００６】
しかし一般にＳＯＩウェーハは、シリコンの薄い層が、第１ウェーハ、基板ウェーハから第２ウェーハ、担体ウェーハに移ることにより製造する。両方のウェーハは一般にシリコンからなる。シリコンの薄い層を、例えば絶縁する酸化珪素層を介して担体ウェーハと結合する。シリコンの薄い層を第１ウェーハから第２ウェーハに移し、これによりＳＯＩウェーハを製造するために使用できる多くの方法が知られている。
【０００７】
スマートカット法（ＳＭＡＲＴＣｕｔ  ｐｒｏｃｅｓｓ、米国特許第５３７４５６４号、Ｗｅｌｄｏｎ等、Ｊ.Ｖａｃ.Ｓｃｉ.Ｔｅｃｈｎｏｌｏ.Ｂ１５（４）（１９９７）１０６５−１０７３頁）として知られる方法において、水素注入により分離層を製造し、２つのウェーハを結合後、熱処理により分離（分解）を実施する。多数の欠陥を有するかなり粗い表面が生じ、これを引き続き研磨または熱処理（アニーリング）により平滑にしなければならない。この方法において、シリコンの薄い上層に、０.１／ｃｍ２〜０.５／ｃｍ２の密度を有するＨＦ欠陥として知られる修復できない欠陥（ホール）が形成される。更に注入、使用される分離層および分離法はシリコンの上層に欠陥を形成し、これが１×１０２／ｃｍ２から約１×１０４／ｃｍ２の大きさの程度のＳｅｃｃｏエッチング工程の後に見てわかるようになる（Ｓｅｃｃｏエッチ欠陥）（Ｊ.Ｇ.Ｐａｒｋ、Ｎａｔｕｒｅ  ｏｆ  Ｓｕｒｆａｃｅ  Ｄｅｆｅｃｔｓ  ｉｎ  ＳＯＩ  ｗａｆｅｒｓ：ＳＩＭＯＸ  ｖｓ.Ｂｏｎｄｅｄ  ＳＯＩ、ＪＳＰＳ、３.Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ａｄｖａｎｃｅｄ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｍａｔｅｒｉａｌ、２０００、Ｋｏｎａ、ＵＳＡ）。
【０００８】
ＥＬＴＲＡＮ法（米国特許第５８５４１２３号、ヨネハラ等、Ｅｌｅｃｔｒｏｃｈｅｍ.Ｓｏｃ．Ｐｒｏｃ.９９−３（１９９９）１１１−１１６頁）として知られる方法において、アノードエッチング法により分離層を製造し、多孔質表面層が形成される。この層が分離層を形成する。引き続きこの多孔質層にエピタキシャル層を堆積し、エピタキシャル層が引き続きシリコンの薄い層を形成する。熱によりまたは機械的に分離を行い、表面およびシリコンの上層に欠陥が再び形成される。更にエピタキシャル層は欠陥なしに多孔質表面に成長できない。ＨＦ欠陥密度（シリコンの薄い層内のホール）はシリコン層の層厚に依存して０.１／ｃｍ２〜０.３／ｃｍ２であり、Ｓｅｃｃｏエッチ欠陥の密度は５×１０２／ｃｍ２〜１×１０５／ｃｍ２である。分解後の表面粗さは５ｎｍ  ｒｍｓ（走査面積１μｍ×１μｍ）で高く、引き続く平滑工程を必要とする（サカグチ等、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ４３（６）（２０００）８８−９２頁）。
【０００９】
ＳｉＧｅｎ、米国により開発されたナノクリーブ（Ｎａｎｏ−ｃｌｅａｖｅ）法として他の方法が知られている（Ｃｕｒｒｅｎｔ等、Ｅｕｒｏｐｅａｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、２２（２）（２０００）２５−２７頁）。この方法は０.２ｎｍ  ｒｍｓ未満の粗さの値を生じるために、分離後に付加的な平滑工程を必要とする（Ｔｈｉｌｄｅｒｋｖｉｓｔ等、ＩＥＥＥ  ＳＯＩ  Ｓｙｍｐｏｓｉｕｍ、２０００、Ｗａｋｅｆｉｅｌｄ、米国）。
【００１０】
従って前記の欠点を補償するために、更に複雑な処理工程を実施する。例えば欧州特許第９０５７６７号により、水素バブル層に沿ったシリコンウェーハの分離により製造した欠陥層を、気相エッチング工程によりＳＯＩウェーハから除去する。この方法は同時にシリコン層の厚さを必要に応じて減少することを可能にする。欧州特許第１０４５４４８号に記載されるように、シリコン表面の熱酸化および引き続く酸化珪素の還元による除去により同じ効果が達成される。シリコンの薄い層の表面を平滑にし、結晶欠陥をアニーリングするために、水素含有雰囲気でのＳＯＩウェーハの熱処理が可能である（欧州特許第１０４５４４８号）。
【００１１】
従って、本発明の課題は、実質的に結晶欠陥を含まず、滑らかな表面を有する半導体材料のフィルムまたは層を提供し、このフィルムまたは層を製造する方法を提供することである。
【００１２】
本発明は、薄層中の欠陥密度がＨＦ欠陥の場合に０.１／ｃｍ２未満であり、Ｓｅｃｃｏエッチ欠陥の場合に１０／ｃｍ２未満であることを特徴とする、半導体材料のフィルムまたは層に関する。
【００１３】
更に本発明は、分離後にシリコン層が０.２ｎｍ  ｒｍｓ未満の表面粗さを有し、ＨＦ欠陥の場合に０.１／ｃｍ２未満の欠陥密度およびＳｅｃｃｏエッチ欠陥の場合に１０／ｃｍ２未満の欠陥密度を有することを特徴とする、担体ウェーハおよびシリコンの薄い層を有するＳＯＩウェーハに関する。
【００１４】
本発明は更に、シリコンの薄い層が２０ｎｍ以下の厚さを有し、厚さの変動が５％以下であることを特徴とする、担体ウェーハおよびシリコンの薄い層を有するＳＯＩウェーハに関する。
【００１５】
本発明は更に以下の工程：
ａ）半導体材料の表面に予め決められた形状の周期的に繰り返される空所を有するパターンを製造する工程
ｂ）周期的に繰り返される空所を有する層が、材料表面の閉鎖された層の下に形成されるまで、表面パターン化された材料を熱処理する工程、
ｃ）空所の層に沿って半導体材料の残りから表面の閉鎖された層を分離する工程
からなる半導体材料のフィルムまたは層の製造方法に関する。
【００１６】
本発明の方法において、イオン注入工程または超高温工程のような結晶を大いに損傷する工程および分離工程中の粗い損傷が回避される。薄層の欠陥に関して、新たな改良された生成物特性が生じる。特に放射線に誘発された欠陥、すなわち薄層に、イオン注入の間に使用される放射線粒子により生じる欠陥が存在しない。本発明の方法は注入したイオン、すなわち水素または酸素イオンを有する層を必要としない。
【００１７】
空所層での分離は応力なしに行う。温和な分離工程は、半導体材料の層に結晶欠陥がほとんど生じないことを意味する。半導体材料の薄い層の欠陥に関して新たな改良された生成物特性が生じる。技術水準と比較して、分離直後に、より滑らかな表面が０.２ｎｍ  ｒｍｓのより低い粗さ値およびＨＦ欠陥に関して０.１／ｃｍ２未満およびＳｅｃｃｏエッチ欠陥に関して１０／ｃｍ２未満のかなり減少した欠陥密度を有する。
【００１８】
以下に、半導体材料のフィルムまたは層を製造する本発明の方法を、図面により、有利な実施態様と組み合わせて説明する。前記製造方法は個々の工程ａ）〜ｃ）の組み合わせとして示され、場合によりそれぞれの個々の工程は可能な変形を含むことが可能である。
【００１９】
第１工程ａ）において、予め決められた形状の周期的に繰り返される空所２を有するパターンを、（図１および２に示されるように）半導体出発材料（基板）１の表面に、適当な場合は表面の部分に製造する。
【００２０】
前記方法は所望の半導体材料に適用できるが、有利にはシリコン−ゲルマニウム、ヒ化ガリウム、炭化珪素およびインジウムリン化物、特に有利にシリコンに適用する。シリコンは半導体部品の製造に特に重要であるので、本発明の方法の利点および有利な態様をシリコンに関して説明するが、前記方法の適用はシリコンに限定されない。
【００２１】
基板は種々の材料の種類からなっていてもよく、半導体材料のフィルムまたは層が基板の表面層から形成されるので、表面に近い部分の形成は特に半導体層のその後の特性にかなりの影響を与える。
【００２２】
平坦な表面を有するウェーハの形の基板を使用することが有利である。以下の単結晶シリコンウェーハを使用することが特に有利である。所望のドーピングおよびコドーピングを有するＣＺウェーハまたはＦＺウェーハ（例えば窒素ドーピングウェーハ）（すなわちチョクラルスキー法または帯域浮遊法を使用して単結晶から製造されるウェーハ）、エピタキシャル層を備えたウェーハ、熱処理したウェーハおよび重大なボイドおよび格子間凝結物のない材料（ボイド不含シリコンまたはパーフェクトシリコン）または純粋なアイソトープシリコン（２８Ｓｉ）。
【００２３】
本発明の構成は、公知の研磨および両面研磨（ＤＳＰ）した表面特性のほかに、鏡面研磨した（ヘイズ不含でない）ウェーハ、微細研磨したウェーハ、エッチングしたウェーハを使用することが可能であることにある。
【００２４】
公知のフォトリソグラフィー法、マスクおよび露光技術、イオンビームエッチング、プラズマエッチングによるトレンチエッチングを使用して、レーザーまたは類似の方法を使用して（Ｓｉｌｉｃｏｎ  ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ｔｈｅ  ＶＬＳＩ  Ｅｒａ，Ｓ.Ｗｏｌｆ，ＩＳＢＮ０−９６１６７２−１６−１），工程ａ）で表面の近くの層に空所２（図１および２）を製造する。これらの空所（トレンチ）２の大きさは幅、直径、深さ、形状および間隔に関して正確に決められる。ホール、トレンチまたは他の規則的または不規則的幾何学的形状が可能であり、規則的な形が有利であり、実質的に円形または正方形のホールが特に有利である。
【００２５】
空所２を高い密度で表面の一部の領域にまたは有利に実質的に表面１の全部の表面に製造する。例として、ウェーハの形の基板の場合に、２つの基板の一方の実質的に全体に空所を備えることが有利である。予め決定された形状の周期的に繰り返される空所からなるパターンが形成されるように空所を製造する。この方法を継続して形成される半導体材料の層が所望の厚さＤを得るように、空所の幾何学的寸法（すなわち主に横断面、深さおよび間隔）を選択する。この目的のために、直径（円形のホールの場合に）またはエッジ長さ（正方形のホールの場合に）を５Ｄ/５〜２Ｄ、特に有利にＤ/３〜Ｄに、トレンチ深さをＤ〜４Ｄにおよびトレンチ間隔をＤ/２〜３Ｄに選択することが有利である。
【００２６】
空所の幾何学的寸法は、例えば工程ｂ）の引き続く熱処理の間に空所から形成される個々の空洞３が結合してより大きい空洞３を形成できるように選択する。（図１および２に示される空洞は個々の空洞とより大きい空洞を表す。）この場合に空所を少ない数の正確に配置された位置におよびかなり大きい間隔で製造することが有利であり、工程ｂ）の後に空洞３にウェブ３ａがなお残る。
【００２７】
しかし有利にはすべて同じ形状であるホールを、規則的な、例えば正方形または六角形のパターンで、ホールからホールまでの間隔が一定で製造し、所定の位置でより大きい間隔を省くことが特に有利である。この場合にホールの幾何学的寸法およびホールからホールまでの間隔を、工程ｂ）による熱処理の間に平滑層により表面が閉鎖するが、個々の空所から形成される個々の空洞が一緒に融合してより大きい空洞をまだ形成しないように有利に選択する。
【００２８】
引き続く工程ｂ）で基板を熱処理し、原子の表面移動のために表面に接近する空所２を生じ、閉鎖した層４が形成され、同時に層の下に空洞３が形成される。この工程を継続して、空洞の上の層４は最後に半導体材料の層またはフィルムを形成する。
【００２９】
工程ａ）およびｂ）に関する技術は、刊行物、ツナシマ、Ｙ．サトウ、Ｔ.およびミズシマ、Ｉ.Ｅｌｅｃｔｒｏｃｈｅｍ.Ｓｏｃ.Ｐｒｏｃ.１７（２０００）５３２−５４５頁に記載されている。
【００３０】
工程ａ）で空所を製造した所に連続する空洞が形成され、空洞３の上の層４および基板１の残りが予め決められた間隔で意図的に構成されたウェブ３ａにより一緒に保持されるように、工程ｂ）を有利に調節する。工程ａ）で空所の間により大きい間隔が維持される位置にウェブが形成される。
【００３１】
特に有利な選択である決められた位置により大きい間隔を有せずに工程ａ）で空所が製造される場合は、層４の表面が閉鎖されるが、個々の空所から形成される個々の空洞がなお互いに結合しないように工程ｂ）の熱処理を調節する。図３は相当して処理したシリコンウェーハの表面の断面のＳＥＭ画像を示す。個々の空所から形成される個々の空洞３の層の上の閉鎖した層４が示される。
【００３２】
個々の材料に依存して、２００〜１５００℃で３秒〜６時間の間熱処理を行い、この温度および継続時間はすでに説明したやり方で工程を調節するために使用される。熱処理を、半導体材料の表面に酸化物層（自然酸化物）の形成を阻止するすべての雰囲気で、有利には還元ガスまたはガス混合物または不活性ガスおよびガス混合物中で行うことができる。水素またはアルゴンまたは水素とアルゴンの混合物を有する雰囲気が有利である。熱処理を大気圧でまたは減圧で行うことができる。半導体材料の原子のできるだけ高い表面移動性が達成できるように処理条件を選択する。
【００３３】
基板としてシリコンを使用する場合に、以下の設定条件で工程ｂ）を実施する。温度７００〜１３７０℃、有利に９００〜１２５０℃、特に有利に９５０〜１１５０℃、圧力１〜１００トル、有利に１〜５０トル、特に有利に５〜２０トル、時間３秒〜６時間、有利に１分〜３０分。有利に水素またはアルゴンまたは２つのガスの混合物を有する非酸化雰囲気で熱処理を行う。
【００３４】
工程ｂ）で基板内の、特に空洞３の上のフィルムまたは層４内のＣＯＰｓ（結晶配向ピット、ボイドの集合体）が同時にアニーリングされるように処理条件を有利に選択する。シリコンの場合に、これは、欧州特許第８２９５５９号または米国特許第５９３５３２０号に記載されるように、１０００℃より高い温度を必要とする。
【００３５】
更にこの工程で温和な低エネルギーイオン衝撃により半導体材料の原子の表面の移動性を高めることができ、前記衝撃はより急速に空所を閉鎖しまたはより低い温度またはより短い時間の使用を可能にする。
【００３６】
熱処理のほかに、熱処理の一部としてまたは引き続く熱処理として、閉鎖した表面にエピタキシャル層を堆積することが可能である。これは、例えば処理時間を短縮することを可能にする。基板ウェーハの表面が、例えはボンディングに不利な作用を有する熱処理だけの後の、場合により引き続くボンディングのために十分に滑らかでない場合に、エピタキシャル層の堆積が有効である。空洞の形成に適している温度の範囲内で堆積温度が選択される条件で、０.５μｍ未満の厚さを有するエピタキシャル層が少ない表面均一性を有効に補償することは知られている（Ｔ.Ｂｅａｒｄａ、Ｐ.Ｍｅｒｔｅｎｓ、Ｍ.Ｍ.Ｈｅｙｎｓ、Ｒ.Ｓｃｈｍｏｌｋｅ、Ｊｐｎ.Ｊ.Ａｐｐｌ.Ｐｈｙｓ.３９（２０００）Ｌ８４１；Ｒ.Ｓｃｈｍｏｌｋｅ、Ｍ.Ｂｌｉｅｔｚ、Ｒ.Ｓｃｈａｕｅｒ、Ｄ.Ｚｅｍｋｅ、Ｈ.Ｏｅｌｋｒｕｇ、Ｗ.ｖ.Ａｍｍｏｎ、Ｕ.Ｌａｍｂｅｒｔ、Ｄ.Ｇｒａｅｆ、Ｔｈｅ  ｅｌｅｃｔｒｏｃｈｅｍ.Ｓｏｃ.ＰＶ２０００−１７（２０００）３）。この工程の組み合わせから得られ、目標厚さを上回ることを可能にする半導体材料の層は、全部の費用を考慮して、他の部分に記載される適当な引き続く熱処理を使用して再現可能な、制御されたやり方で大きさを減少することができる。
【００３７】
製造すべき半導体材料のフィルムまたは層４はその少ない厚さのためにかなり低い機械的安定性を有する。従って空洞の層が製造された近くの基板の表面を他の工程ｂｃ）で、図２に示されるように、担体材料５の表面に結合する（ボンディング）することが有利である。担体材料は絶縁性固体であるかまたは少なくとも表面に絶縁層６を有する。使用される担体材料は、有利には炭化珪素、シリコン−ゲルマニウム、ヒ化ガリウム、石英、プラスチック。ガラス、またはセラミックからなる群から選択される。担体材料としてシリコンが特に有利である。シリコンの場合は、酸化珪素の絶縁層が表面で特に有利である。互いに結合する基板の表面および担体材料は同じ幾何学的寸法を有することが有利である。担体材料がウェーハの形で存在することも有利である。
【００３８】
担体材料はすでに組み込まれた内部ゲッターを有し、これが部品の製造中に導入された金属不純物を結合し、不純物を部品の活性領域から取り出す。
【００３９】
半導体材料１および担体材料５を技術水準から公知の方法（Ｑ.−Ｙ.Ｔｏｎｇａｎｄ  Ｕ.Ｇｏｅｓｅｌｅ：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｗａｆｅｒ  ｐｒｏｃｅｓｓｉｎｇ，ＩＳＢＮ０−４７１−５７４８１−３）を使用して結合する。
【００４０】
最終工程ｃ）で層またはフィルム４を基板１の残りから、特に空洞３の層に沿って分離する。これらの空洞のために、分離は、他の方法に比べて材料上できわめて温和である。分離は有利に熱により行い、この場合に分離を特に温和に行うように空洞が融合する。
【００４１】
特に熱による分離の場合に、トレンチから形成される個々の小さい空洞が、この作業で基板ウェーハの機械的安定性を保証するために、結合中に完全に融合しなくてよい。個々の小さい空洞は結合工程の後または間に実施する熱工程で一緒に融合して最良の大きい空洞を形成する。この分離目的の第２熱工程は、基板がシリコンからなる場合に、８００〜１３７０℃、有利に９００〜１２００℃の温度範囲で３秒〜４時間、有利に１〜３０分の時間の熱処理を含む。例として垂直炉またはＲＴＡ装置（急速熱アニーリング用ランプ形炉）として知られているものを使用する。熱処理は大気圧または減圧で、所望のガス雰囲気、有利に還元または不活性ガス雰囲気、特に有利に水素またはアルゴンまたは水素とアルゴンの混合物を含む雰囲気で実施する。更なる均一化および薄い層の平滑性を達成するために、熱処理の時間を延長することが適当である。
【００４２】
しかし融合した空洞に沿って分離するために使用できる他の公知の方法も存在する。機械的方法の中で流体ジェットによる分離（サカグチ等、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ４３（６）（２０００）８８〜９２頁）、せん断力の使用（Ｃｕｒｒｅｎｔ等、Ｕｌｔｒａｓｈａｌｌｏｗ  ｊｕｎｃｔｉｏｎｓ  ｏｒ  ｕｌｔｒａｔｈｉｎ  ＳＯＩ？，Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ，２０００年９月）および音響分離法（超音波またはメガサウンドを使用する）を挙げるべきである。適当なガスまたは液体（フッ化水素酸または硝酸とフッ化水素酸の混合物）を使用するエッチングによる空洞の間に残ったウェブの除去による化学的分離も可能である。種々の分離法の組み合わせも可能である。
【００４３】
層またはフィルムの所望の目標厚さを達成できるので、エピタキシー反応器での半導体材料の表面へのエピタキシャル層の被覆と工程ｃ）の組み合わせが有利である。
【００４４】
本発明の方法はＳＯＩパターンの製造に特に有利であることが示された。前記方法は、例えばるつぼ引き上げ単結晶から製造したシリコンウェーハ（ＣＺウェーハ）を基板として使用することを可能にする。技術水準によりこれらはＣＯＰｓを生じ、これはシリコンウェーハに存在し、更にこれから製造されるＳＯＩウェーハのシリコンの薄い層に存在し、部品の製造に問題を生じる。この理由から技術水準により、使用される基板ウェーハが帯域浮遊法を使用して、るつぼを使用せずに引き出した単結晶から製造したシリコンウェーハ（ＦＺウェーハ）であることが有利である。この条件が認められない場合には、シリコンの薄い層のＣＯＰｓを、ＳＯＩウェーハの製造後に、有利に水素雰囲気での熱処理によりアニーリングしなければならない。これに対して本発明の方法では、工程ｂ）で表面の熱による閉鎖の間に、ＣＯＰｓを同時にアニーリングできるので、基板ウェーハとして問題なくＣＺウェーハを使用することが可能であり、これが特に有利である。
【００４５】
本発明の方法の他の利点は、工程ｂ）で製造した空所の適当な配置および形状を使用することにより、５０ｎｍ以下の厚さを有するきわめて薄いシリコン層を有するＳＯＩウェーハを製造することが可能であるという事実にある。基本的に個々の空所の深さ／幅の比を維持しながら、製造されるシリコンウェーハを薄く、滑らかにし、空所の横断面を小さく、空所間の距離を短くすることが可能である。
【００４６】
空所の幾何学的パラメーターと製造されるシリコンの薄い層の厚さの関係を、幾何学的パラメーターを変動することにより実験的に決定することができる。５０ｎｍ未満の厚さ範囲に要求される周期的構造は、例えばナノインプリント法、電子ビームリソグラフィー、Ｘ線リソグラフィーまたは極端ＵＶリソグラフィーにより達成することができる。将来は、フォトリソグラフィー分野でなされる進歩により（他の新しい方法が開発される）５０ｎｍ以下の範囲でさえも高いレベルの正確性をもって周期的パターン化を実施することが可能になり、この種の薄い層の厚さの変動を５％未満に減少することができる。
【００４７】
現在でも前記方法は１０％以下、有利に５％以下および特に有利に１％以下の形状の許容性を有して幾何学的パターンを達成することができる。幾何学的パターンの許容性がきびしいほど、得られる層厚の均一性が良好になる。層厚の許容性は個々の幾何学的パターンの許容性より一般に低い。これは５％以下の層厚の均一性の達成を可能にする。
【００４８】
欠陥の実質的回避およびシリコンの薄い層の高い表面特性は複雑な他の処理工程を減少するかまたは完全に除去することを可能にし、これはＳＯＩウェーハの製造に関するかなりの費用の減少を生じる。
【００４９】
ＳＯＩウェーハを製造した後に、必要によりシリコン層４の厚さを調節、すなわち増加または減少することが可能である。層厚を増加するために、例えばシリコンのエピタキシャル層を堆積することが可能である。層厚の減少は公知の研磨法を使用して可能であるが、有利には気相エッチングまたは表面酸化および引き続く酸化珪素層の還元による除去を使用する。層厚の均一性が保持され、５％以下の層厚の均一性を有して２０ｎｍ以下の層厚を得ることができる。
【００５０】
引き続き必要により表面粗さを減少することも可能である。これは研磨工程または他の熱処理を含む。これは、有利には水素またはアルゴンまたは水素とアルゴンの混合物を有する還元雰囲気または不活性雰囲気で、大気圧または減圧で、１０００〜１２５０℃の温度範囲で、１０秒〜６０分の間、バッチ炉またはランプ形炉（急速熱アニーリング炉、ＲＴＡ）内で行う。バッチ炉は１行程当たり５０〜２５０個のシリコンウェーハの積載量を有する垂直炉または水平炉である。ＲＴＡはカセットからカセットへの運転で１行程当たりそれぞれ１個のウェーハをアニーリングするランプ形炉である、
ＳＯＩウェーハの特に有利な特性は以下の本発明の方法の有利な実施態様により達成することができる。
【００５１】
基板ウェーハとしてＦＺウェーハを使用する場合に、ボイドを含まないだけでなく、ＢＭＤも含まないシリコンの薄い層を有するＳＯＩウェーハを得ることが可能である。ＢＭＤ（バルクミクロ欠陥）は酸素沈積物であり、ボイドは結晶空位の集合体である。
【００５２】
使用される基板ウェーハが窒素を多くドープしたＣＺウェーハである場合に、従来のＣＺウェーハに比べて高い滑り抵抗およびずれの形成を達成することが可能である。窒素を多くドープしたＣＺウェーハは１×１０１４〜５×１０１５／ｃｍ３の窒素含量を有するＣＺウェーハである。窒素を有しないＣＺウェーハに比べて窒素を多くドープしたウェーハは熱誘発性滑りおよびずれに対する著しく増加した抵抗および高いＢＭＤ密度（Ｇｒａｅｆ等、ＥＣＳ  ＰＢ２０００−１７，３１９〜３３０頁、Ａｍｍｏｎ等、ＥＣＳ  ＰＶ９４−１０、１３６頁、スエオカ等、ＥＣＳ  ＰＶ２０００−１７、１６４−１７９頁）を有する。
【００５３】
他の可能性は単結晶シリコンと異なる担体材料、例えば多結晶シリコン、ガラスまたはセラミックを使用することである。
【００５４】
本発明の方法は、複数の層またはフィルムを有するパターンの製造に特に有利に使用することができる。この目的のために、前記方法を少なくとも２回連続して実施し、第１工程の後に上に配置された半導体材料の第１層を有する担体材料を担体材料としてもう一度使用し、第１層に１個以上の他の層を被覆する。
【００５５】
実施例
シリコンウェーハ１（図２）の滑らかな平坦な表面に本発明の方法のａ）工程で周期的に繰り返される空所（トレンチ）を備えた。トレンチはエッジ長さ約０.５μｍを有する正方形の横断面を有し、トレンチとトレンチの間隔は約０.９μｍであった。トレンチは規則的な正方形のパターンで配置された。トレンチは技術水準により、トレンチの深さ３μｍが得られるようにイオンビームエッチングにより製造した。
【００５６】
引き続きシリコンウェーハ１のパターン化された表面を、工程ｂ）で純粋水素雰囲気で、１０トルの圧力下、水素流動速度１０ｓｃｃｍおよび温度１１００℃で１０分間継続する熱処理により閉鎖した。処理中にトレンチ２から形成される空洞３がウェーハの閉鎖された表面４に平行に約０.２５μｍまで拡大した。図３は形成された空洞３およびその上の閉鎖された、完全な滑らかな層４のＳＥＭ写真を示す。この閉鎖された表面は、その滑らかさのために、図２による担体ウェーハに結合する（ボンディング）ために特に適している。
【００５７】
工程ｂ）で製造したシリコンウェーハを、引き続き他の工程ｂｃ）で、その表面４ｂにより、同様にシリコンからなり、酸化珪素の層６が備えられた担体材料５と、ＥＶＧ、Ｓｃｈａｅｒｄｉｎｇ、オーストリアにより製造された市販の結合剤を使用して結合した。
【００５８】
工程ｃ）で、酸化珪素層６を介して結合したシリコンウェーハを他の熱処理で処理した。この熱処理のために、工程ｂ）で表面の閉鎖に使用した条件と同じ条件を選択した。この熱処理は図３に示される空洞３を一緒に融合し、連続する空洞７（図４）が形成され、図３で空洞３をなお包囲するシリコン層４を分離した。図４は新たに形成された基板シリコンウェーハ１の表面１ａを示し、この上に連続する空洞７が存在し、空洞はシリコンウェーハ１から製造されたシリコンの薄い層４を完全に分離する。シリコンの薄い層４は担体シリコンウェーハ５の酸化物層６とのみ結合する（５および６は図面に示される）。層４の厚さは約１μｍであり、層は基板１の残りの部分に軽く固定されて残る。基板の残りの部分の表面１ａと異なり、分離されたシリコンの薄い層４の表面４ａはすでにきわめて滑らかである。図４の中心は表面４ａにあり、これは電子部品の製造に供給される。
【図面の簡単な説明】
【００５９】
【図１】半導体材料のフィルムまたは層を製造する、本発明の連続工程を示す図である。
【００６０】
【図２】フィルムまたは層が担体材料に移動した本発明による有利な連続工程を示す図である。
【００６１】
【図３】本発明による工程ａ）およびｂ）で処理したシリコンウェーハの断面のＳＥＭ（走査式電子顕微鏡）による画像を示す図である。
【００６２】
【図４】分離工程ｃ）で処理した後の図３に示されるシリコンウェーハのＳＥＭ画像を示す図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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