(57)【要約】例えばチップ上システム（ＳｏＣ）等のシステム（５０）が、システムバス（５６）と、該システムバス（５６）に動作的に結合された高速機能ブロック（５１）と、該高速機能ブロック（５１）に高速クロックを供給する高速クロックライン（５４）とを有している。該システム（５０）は、更に、ペリフェラルバス（５９）と、このペリフェラルバス（５９）に動作的に結合された低速機能ブロック（５２）と、待ち信号（ＰＷＡＩＴ）を発生する回路（５３）と、低速機能ブロック（５２）に低速クロック（ＰＣＬＫ）を供給する低速クロックライン（５７）と、選択信号（ＰＳＥＬ）をペリフェラルバス（５９）から低速機能ブロック（５２）へ供給する選択ライン（５８）と、クロックイネーブル信号（ＰＣＬＫＥＮ）を回路（５３）へ供給するイネーブルライン（５５）と、高速機能ブロック（５１）へ待ち信号（ＰＷＡＩＴ）を供給する待ちライン（６１）とを有する。回路（５３）は選択信号（ＰＳＥＬ）及びクロックイネーブル信号（ＰＣＬＫＥＮ）から待ち信号（ＰＷＡＩＴ）を発生する。
2004513430.tif 000002
【特許請求の範囲】
【請求項１】
チップ上のシステムであって、
システムバスと、
前記システムバスに動作的に結合される高速機能ブロックと、
前記高速機能ブロックに高速クロックを供給する高速クロックラインと、
ペリフェラルバスと、
前記ペリフェラルバスに動作的に結合される低速機能ブロックと、
待ち信号を発生する回路と、
前記低速機能ブロックに低速クロックを供給する低速クロックラインと、
選択信号を前記ペリフェラルバスから前記低速機能ブロックへ供給する選択ラインと、
クロックイネーブル信号を前記回路へ供給するイネーブルラインと、
前記高速機能ブロックへ前記待ち信号を供給する待ちラインと、
を有し、前記回路が前記選択信号及び前記クロックイネーブル信号から前記待ち信号を発生することを特徴とするシステム。
【請求項２】
請求項１に記載のシステムにおいて、前記回路が、前記高速クロックラインと、前記イネーブルラインと、前記選択ラインとに接続されていることを特徴とするシステム。
【請求項３】
請求項１に記載のシステムにおいて、前記回路は、前記クロックイネーブル信号を電源遮断信号及び前記選択信号と合成して、前記待ち信号を発生することを特徴とするシステム。
【請求項４】
請求項３に記載のシステムにおいて、前記電源遮断信号が電源遮断ラインを介して前記回路に供給されることを特徴とするシステム。
【請求項５】
請求項１に記載のシステムにおいて、前記回路が前記低速クロックを発生する手段を有していることを特徴とするシステム。
【請求項６】
請求項１ないし５の何れか一項に記載のシステムにおいて、前記低速クロックが前記高速クロック及び前記クロックイネーブル信号から発生されることを特徴とするシステム。
【請求項７】
請求項１又は請求項４に記載のシステムにおいて、前記回路が前記低速機能ブロックの一部であるか、又は前記回路が前記低速機能ブロックに動作的に結合されていることを特徴とするシステム。
【請求項８】
請求項１に記載のシステムにおいて、前記回路が複数の論理ゲートを有していることを特徴とするシステム。
【請求項９】
請求項１に記載のシステムにおいて、前記システムバスに結合されたプロセッサを更に有していることを特徴とするシステム。
【請求項１０】
請求項１に記載のシステムにおいて、前記システムバスを前記ペリフェラルバスに接続するブリッジを更に有し、該ブリッジが前記高速機能ブロックと前記低速機能ブロックとの間のデータの交換を可能にすることを特徴とするシステム。
【請求項１１】
請求項１に記載のシステムにおいて、前記システムバスが高速バス、好ましくはＡＨＢ広帯域バス又はＡＳＢ広帯域バスであることを特徴とするシステム。
【請求項１２】
請求項１に記載のシステムにおいて、前記高速機能ブロックがＡＨＢドメイン又はＡＳＢドメインの一部であることを特徴とするシステム。
【請求項１３】
請求項１に記載のシステムにおいて、前記ペリフェラルバスが低速バス、好ましくは狭帯域バスであることを特徴とするシステム。
【請求項１４】
請求項１に記載のシステムにおいて、前記低速機能ブロックがＡＰＢドメインの一部であることを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは、アドバンスド・ペリフェラル・バス（ＡＰＢ）における機能ブロックの、アドバンスド高性能システムバス（ＡＨＢ）又はアドバンスド・システム・バス（ＡＳＢ）のドメインにおける機能ブロックとの相互接続及び管理に関する。特に、本発明はＡＰＢ周辺装置がＡＨＢ又はＡＳＢドメイン内の機能ブロックに接続されるのを可能にするＡＭＢＡ−ＡＰＢアーキテクチャの拡張に関する。
【０００２】
【従来の技術】
一層強力及び柔軟性のある計算装置への需要が増加するにつれて、益々、チップ上システム（ＳｏＣ）が開発されつつある。多くのＳｏＣは、幾つかの会社により提供される専用集積回路（ＡＳＩＣ）を有している。
【０００３】
先進ＲＩＳＣマシン（ＡＲＭ）マイクロプロセッサは、ＳｏＣ解決策にとり非常に一般的である。今日では、ＡＲＭ組込技術が携帯用途用のＡＳＩＣ設計にとっての工業規格として広く認識されていると言うことは公平であろう。従って、ＡＲＭコア部を向上させることができるような、強力で、携帯性があり、同時に再使用可能な知能特性（ＩＰ）を作製し及び適用することは、如何なるＡＳＩＣ設計センタにとっても最も重要なことである。
【０００４】
ＡＭＢＡは、ＳｏＣを構成する機能ブロックの相互接続及び管理に関する戦略を詳述する、公開規格のオンチップバス仕様である。ＡＭＢＡは、ＳｏＣにおける複数のブロックの接続に関する信号プロトコルを規定している。該ＡＭＢＡは、複数の周辺装置を備える組込プロセッサ（例えば、ＡＲＭマイクロプロセッサ）の開発を容易にする。ＡＭＢＡは、ＳｏＣモジュールに対する共通バス構造を規定することにより、再使用可能な設計手法を向上させる。
【０００５】
ＳｏＣ、特にはＡＲＭ型ＳｏＣは、ケーブルモデム、ｘＤＳＬ、ボイス・オーバ・ＩＰ（ＶｏＩＰ）及びインターネット装置、手持ち装置（例えば、パーソナル・デジタル・アシスト）、ＧＳＭ及びＵＭＴＳシステム、デジタルビデオカメラ、並びにハンドセット等を含む通信用途によく適している。ＳｏＣは、例えば自動車内でのタスク処理用等に自動車工業によっても使用することができる。
【０００６】
図１に示すように、典型的なＡＭＢＡ型ＳｏＣ１０は、ＡＨＢシステムバス１６と、ペリフェラルバス１９とを有している。上記ＡＨＢバスの代わりに、アドバンスドシステムバスを使用することもできる。多くのＳｏＣの実施化においては、アドバンスドペリフェラルバス（ＡＰＢ）がペリフェラルバスとして使用されている。ＳｏＣ１０は、更に、高速ＡＲＭ７ＴＤＭＩ３２ビットＲＩＳＣ中央処理ユニット（ＣＰＵ）等のＡＲＭプロセッサ１１と、内部メモリ（例えば、ランダムアクセスメモリ）１２と、外部メモリインターフェース１３と、ダイレクトメモリアクセスユニット（ＤＭＡＵ）１４とを有している。これら機能ブロックの全ては、ＡＨＢ１６に接続されている。ペリフェラルバス１９は、ＡＰＢブリッジ１５を介してＡＨＢ１６に接続されている。本例では、２つの周辺装置（キーボードスキャナ１７及びＵＡＲＴ１８）がペリフェラルバス１９に接続されている。既知のＡＲＭ型ＳｏＣの実施化においては、上記機能ブロックは共通のクロック、例えばＡＨＢ構成におけるＨＣＬＫクロック及びＡＳＢ構成におけるＢＣＬＫクロック、によりクロックすることができる。この目的のために、クロックライン２０が、図１に示すように、各機能ブロックに接続されている。
【０００７】
上記ＡＰＢ周辺装置を、ＡＨＢ又はＡＳＢバスに接続された機能ブロックよりも低いクロック周波数で駆動しなければならないような状況が存在する。また、当該ＳｏＣの電力消費を低減するのを可能にするような手段を設けることが望ましい。この問題に対する規格化された解決策は存在しない。誰かが、ＡＰＢドメインにおける機能ブロックをＡＨＢ又はＡＳＢドメインのクロック速度よりも低いクロック速度で動作させ、及び電力消費を低減したいと欲する場合、解決策は零から開発しなければならない。また、規格化された解決策が存在しないので、周辺装置は互換性がない。
【０００８】
高クロック周波数ドメイン内（即ち、ＡＨＢ又はＡＳＢドメイン内）の機能ブロックが低クロック周波数ドメイン内（例えば、ＡＰＢドメイン内）の機能ブロックにデータを転送する場合に問題が発生する。上記低クロック周波数ドメイン内の機能ブロックは上記高クロック周波数ドメイン内の機能ブロックにより送信されるデータの量に対処することができないので、過度の負担が発生し易い。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、ＡＰＢ機能ブロックを低クロック速度で駆動する再使用可能な設計手法を加えることによりＡＭＢＡを向上させる構成を提供することにある。
【００１０】
また、本発明の目的は、ＡＰＢ機能ブロックの電力消費を低減する再使用可能な設計手法を加えることによりＡＭＢＡを向上させる構成を提供することにある。
【００１１】
また、本発明の目的は、低クロック速度で駆動することができ、電力消費の低減にも繋がるシステム及び方法を提供することにある。
【００１２】
【課題を解決するための手段】
これら及び他の目的は、下記方法等を提供する本発明により達成される。
【００１３】
前記システムバスに動作的に結合される高速機能ブロックと、該高速機能ブロックに高速クロックを供給する高速クロックラインと、ペリフェラルバスと、該ペリフェラルバスに動作的に結合される低速機能ブロックと、待ち信号を発生する回路と、上記低速機能ブロックに低速クロックを供給する低速クロックラインと、選択信号を前記ペリフェラルバスから前記低速機能ブロックへ供給する選択ラインと、クロックイネーブル信号を前記回路へ供給するイネーブルラインと、前記高速機能ブロックへ前記待ち信号を供給する待ちラインとを有するようなシステムが提供される。前記回路は、前記選択信号及び前記クロックイネーブル信号から前記待ち信号を発生する。
【００１４】
本構成の利点は、ＡＰＢドメインにおける機能ブロックを、ＡＨＢ又はＡＳＢドメインのクロック速度よりも低いクロック速度で動作させることができると共に、電力消費が低減される点にある。
【００１５】
本構成は、周辺装置が一層容易に入れ替えられるのを可能にする規格化された解決策である。本発明はＡＭＢＡ−ＡＰＢ仕様バージョン２．０の拡張を提供する。
【００１６】
本発明の利点は、周辺装置サブシステムを組込ＡＲＭコア部と容易に組み合わせることができる点にある。特注ＡＳＩＣを一層容易に実現することができる。
【００１７】
本発明の、これら及び他の態様は、以下に説明する実施例から明らかとなり、斯かる実施例を参照して解説されるであろう。
【００１８】
本発明の一層完全な説明、並びに本発明の更なる目的及び利点に関しては、下記説明を添付図面と共に参照されたい。尚、ＡＲＭ７ＴＤＭＩ及びＡＭＢＡは、アドバンスドＲＩＳＣマシンＬｔｄ．の商標である。
【００１９】
【発明の実施の形態】
以下、本発明を幾つかの実施例に関連して説明する。
【００２０】
本説明において、接続され、連結され又は結合されなる文言は、第１ユニットが第２ユニットに対して、使用時に、該第１ユニットが第２ユニットに情報を伝送することができるか又はその逆となるように接続されるような状態を述べるために使用されている。
【００２１】
周辺装置は、例えば他のシステム、又は部品、又は外界に対するインターフェースとして働くような機能ブロック（ソフトウェア及び／又はハードウェア）である。その例は、インターフェース（例えばキーボードスキャナ又は表示器ドライバ）、記憶ユニット（例えば、フラッシュカード）及び通信インターフェース（例えば、モデム）等々である。周辺装置は、例えばコプロセッサのような内部的機能ブロックでもあり得る。
【００２２】
本説明においては、高速クロックと低速クロックとの間の区別がなされる。高速クロックは高周波数を持つ信号である。低速クロックは、上記高速クロックの周波数より低い周波数を有する。好ましくは、上記高速クロックの周波数は１ＭＨｚと５００ＭＨｚとの間の範囲内にある一方、上記低速クロックの周波数は数ｋＨｚと数ＭＨｚとの間の範囲内にあるものとする。
【００２３】
第１実施例を図２に関連して説明する。該図には、ＳｏＣ５０が図示されている。該ＳｏＣは高速機能ブロック５１とシステムバス５６（高速バス）とを有している。高速機能ブロック５１は高速クロックライン５４を介して高速クロック（ＨＣＬＫ）を入力する。
【００２４】
システム５０は、上記バス５６に加えて、ペリフェラルバス５９（低速バス）も有している。本実施例においては、矢印６０により示すように、低速機能ブロック５２が該バス５９に接続されている。機能ブロック５２は、ペリフェラルバス５９に情報（例えば、データ）を送出することができると共に、該バス５９から情報を入力することができる。本発明によれば、回路５３が設けられる。この回路５３及び上記機能ブロック５２は、ペリフェラルバス５９及び選択ライン５８を介して選択信号（ＰＳＥＬ）を入力する。この選択信号（ＰＳＥＬ）は、例えば、中央アドレスデコーダ（図２には図示せず）により発せられる。本例においては、上記ＰＳＥＬは、低速機能ブロック５２を選択するために発せられると仮定する。回路５３は、高速クロックライン５４を介して高速クロック（ＨＣＬＫ）にも結合されている。更に、クロックイネーブル信号（ＰＣＬＫＥＮ）がイネーブルライン５５を介して該回路５３に供給される。このクロックイネーブル信号（ＰＣＬＫＥＮ）は、例えばステートマシンにより又はコンフィギュレーション・レジスタにより供給される制御信号により発生することができるようなダイナミック信号である。
【００２５】
回路５３は、高速クロック（ＨＣＬＫ）とクロックイネーブル信号（ＰＣＬＫＥＮ）とを合成して、低速クロック（ＰＣＬＫ）を発生する。この低速クロック（ＰＣＬＫ）は、低速クロックライン５７を介して低速機能ブロック５２に供給される。回路５３は待ち信号（ＰＷＡＩＴ）も発生し、該信号は、図２に示されるように、待ち信号ライン６１を介して高速機能ブロック５１に供給される。この場合、回路５３は選択信号（ＰＳＥＬ）とクロックイネーブル信号（ＰＣＬＫＥＮ）とを合成して上記待ち信号（ＰＷＡＩＴ）を発生する。
【００２６】
回路５３は通常の低速機能ブロック５２に対するインターフェースとして作用する。該回路は、斯様な低速機能ブロック５２を高速ドメイン（例えば、高速機能ブロック５１）に接続するのを可能にする。
【００２７】
システムバス５６とペリフェラルバス５９との間ではブリッジ（図２には図示せず）等を介して接続を確立することができる。
【００２８】
本発明の他の実施例によれば、追加の信号（ここでは、電源遮断信号（ＰＤＯＷＮ＿Ｎ）と呼ぶ）が上記回路に供給される。この電源遮断信号（ＰＤＯＷＮ＿Ｎ）は、図３に示すように、ＳｏＣ７０の電力消費を制御することができるように使用される。ＳｏＣ７０は、低速バス７９（例えば、ＡＰＢペリフェラルバス）、低速機能ブロック７２及び回路７３を有している。該回路７３には高速クロックライン７４を介して高速クロックＨＣＬＫが供給される。上記電源遮断信号（ＰＤＯＷＮ＿Ｎ）は電源遮断ライン７５を介して供給され、クロックイネーブル信号（ＰＣＬＫＥＮ）はクロックイネーブルライン７６を介して供給される。回路７３及び機能ブロック７２は、低速バス７９及び選択ライン７８を介して選択信号（ＰＳＥＬ）を入力する。低速クロック（ＰＣＬＫ）は、回路７３により低速クロックライン７７を介して機能ブロック７２に供給される。本例では、電源遮断信号（ＰＤＯＷＮ＿Ｎ）は、“＿Ｎ”により示されるように、ローで活性な信号である。この信号は、低速機能ブロック７２をオフするために使用することができる。このことは、例えば、該ブロック７２が必要とされない期間に実行することができる。電源管理構成を、この電源遮断信号を使用して実現することができる。上記のローで活性な信号の代わりに、ハイで活性な信号を使用することもできる。この場合は、追加のインバータが必要となる。
【００２９】
上記回路７３の実施化の例が図４に概念的に示されている。本例においては、回路７３は、アンドゲート（Ａ１、Ａ２及びＡ３）と、インバータ（ＩＶ）と、フリップフロップ（ＦＦ１）とを有している。電源遮断信号（ＰＤＯＷＮ＿Ｎ）及びクロックイネーブル信号（ＰＣＬＫＥＮ）は、アンドゲートＡ１に供給される。ＰＷＡＩＴ信号は、アンドゲートＡ１の出力８２を反転し、該出力８２とＰＳＥＬ信号とをアンドゲートＡ２に供給することにより発生される。フリップフロップＦＦ１は高速クロック（ＨＣＬＫ）によりトリガされる。該フリップフロップは出力信号（ＰＣＬＫＥＮ＿ＲＥＧ）を発生し、該出力信号はアンドゲートＡ３の一方の入力端子に供給される。前記高速クロック（ＨＣＬＫ）が該アンドゲートＡ３の第２入力端子に供給される。アンドゲートＡ３の出力側７７には、低速クロック（ＰＣＬＫ）が得られる。この低速クロック（ＰＣＬＫ）は低速機能ブロック７２に供給される。
【００３０】
本発明は、ＰＤＡ、手持ちコンピュータ、パームトップコンピュータ、等々の種々の計算装置に使用するのに良く適している。また、本発明はセルラフォン（例えば、ＧＳＭ電話）、コードレス電話（例えば、ＤＥＣＴ電話）等々に使用するのにも適している。ここで提案されるアーキテクチャは、上述した装置用のチップ若しくはチップセットに、又はブルートゥースアプリケーション用のチップに使用することができる。
【００３１】
明瞭化のために別個の実施例の状況で説明された本発明の種々のフィーチャを、単一の実施例において組合せて設けることも可能であることが分かる。逆に、明瞭化のために単一の実施例の状況で説明された本発明の種々のフィーチャを、別個に設け、又は適切な部分組合せで設けることも可能である。
【００３２】
図面及び明細書においては、本発明の好ましい実施例が記載され、且つ、特定の用語が使用されたが、上述した説明は、用語を広く且つ説明的な意味でのみ使用するものであり、限定の目的で使用するものではない。
【図面の簡単な説明】
【図１】
図１は、典型的なＡＭＢＡ型ＳｏＣの概略ブロック図である。
【図２】
図２は、本発明の第１実施例によるシステムの一部の概略ブロック図である。
【図３】
図３は、本発明の第２実施例によるシステムの一部の概略ブロック図である。
【図４】
図４は、本発明の第２実施例の回路７３の概略ブロック図である。
【図１】
2004513430.tif 000003
【国際公開パンフレット】
2004513430.tif 000004
2004513430.tif 000005
2004513430.tif 000006
2004513430.tif 000007
2004513430.tif 000008
2004513430.tif 000009
2004513430.tif 000010
2004513430.tif 000011
2004513430.tif 000012
2004513430.tif 000013
2004513430.tif 000014
2004513430.tif 000015
2004513430.tif 000016
2004513430.tif 000017
【国際公開パンフレット（コレクトバージョン）】
2004513430.tif 000018
2004513430.tif 000019
【国際調査報告】
2004513430.tif 000020
2004513430.tif 000021