(57)【要約】パンチスルーの影響を低減することができるトレンチＤＭＯＳトランジスタ（２１）の製造方法を提供する。最初に第１の導電率を有する基板（１００）が形成される。次に、第２の導電率を有する本体領域（１１６）が基板上に形成される。次に、少なくとも一つのトレンチ（１２４）を決定するマスク層（１２０）が形成される。次に、トレンチ及びトレンチに沿って絶縁層（１５０、１３０）が形成される。次に、絶縁層を覆うようにトレンチに導電性電極（１５２）が形成される。次に、第１の導電率を有するソース領域（１４０）が本体領域にトレンチに隣接させて形成される。トレンチを形成するステップは、トレンチを決定するマスク層を除去する前に、トレンチをエッチングするステップとトレンチの側壁を犠牲酸化物層（１５０）で平滑化するステップを有する。ポリシリコン導電性電極（１５２）を形成するステップは、ドーピング処理していないポリシリコンの層を蒸着するステップと、その後にドーピング処理したポリシリコンの層を蒸着するステップとを有する。
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【特許請求の範囲】
【請求項１】
第１の導電率を有する基板を形成するステップと；
上記基板上に第２の導電率を有する本体領域を形成するステップと；
少なくとも一つのトレンチを決定するマスク層を形成するステップと；
上記マスク層で決定され、上記本体領域及び上記基板にまたがって延びるトレンチを形成するステップと；
上記トレンチに沿って絶縁層を形成するステップと；
上記絶縁層を覆うように上記トレンチに導電性電極を形成するステップと；
上記本体領域に、第１の導電率を有し上記トレンチに隣接するソース領域を形成するステップとを有し、
上記トレンチを形成するステップは、該トレンチを決定する上記マスク層を除去する前に、該トレンチをエッチングするステップと該トレンチの側壁を犠牲酸化物層で平滑化するステップとを有することを特徴とするトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項２】
上記本体領域を形成するステップは、上記基板にドーパントを注入するステップと拡散するステップとを有することを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項３】
上記トレンチを形成するステップは、上記本体領域上にパターン化された上記マスク層を形成するステップを有することを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項４】
上記トレンチを形成するステップの後に、上記犠牲酸化物層及びパターン化された上記マスク層を除去するステップをさらに有することを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項５】
上記トレンチに沿って上記絶縁層を形成するステップは、該トレンチに酸化物層を蒸着するステップを有することを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項６】
上記導電性電極を形成するステップは、上記トレンチの上記絶縁層にポリシリコンを蒸着するステップを有することを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項７】
上記ポリシリコンがドーパント物質を有することを特徴とする請求項６に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項８】
上記ポリシリコンを蒸着するステップは、ドーピング処理していないポリシリコンの層を蒸着するステップと、その後にドーピング処理したポリシリコンの層を蒸着するステップとを有することを特徴とする請求項６に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項９】
上記ソース領域を形成するステップは、パターン化された上記マスク層を蒸着するステップと、上記本体領域にドーパントを注入するステップと拡散するステップとを有することを特徴とする請求項１に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１０】
第１の導電率を有する基板を形成するステップと；
上記基板上に第２の導電率を有する本体領域を形成するステップと；
少なくとも一つのトレンチを決定するマスク層を形成するステップと；
上記マスク層で決定され、上記本体領域及び上記基板にまたがって延びるトレンチを形成するステップと；
上記トレンチに沿って絶縁層を形成するステップと；
上記絶縁層を覆うように上記トレンチにポリシリコン導電性電極を形成するステップと；
上記本体領域に、第１の導電率を有し上記トレンチに隣接するソース領域を形成するステップとを有し、
上記ポリシリコン導電性電極を形成するステップは、ドーピング処理していないポリシリコンの層を蒸着するステップと、その後にドーピング処理したポリシリコンの層を蒸着するステップとを有することを特徴とするトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１１】
上記本体領域を形成するステップは、上記基板にドーパントを注入するステップと拡散するステップとを有することを特徴とする請求項１０に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１２】
上記トレンチを形成するステップは、上記本体領域上にパターン化された上記マスク層を形成するステップを有することを特徴とする請求項１０に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１３】
上記トレンチを形成するステップの後に、上記犠牲酸化物層及びパターン化された上記マスク層を除去するステップをさらに有することを特徴とする請求項１２に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１４】
上記トレンチに沿って上記絶縁層を形成するステップは、該トレンチに酸化物層を蒸着するステップを有することを特徴とする請求項１０に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１５】
上記トレンチを形成するステップは、該トレンチを決定する上記マスク層を除去する前に、該トレンチをエッチングするステップと該トレンチの側壁を犠牲酸化物層で平滑化するステップとを有することを特徴とする請求項１０に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１６】
上記ソース領域を形成するステップは、パターン化された上記マスク層を蒸着するステップと、上記本体領域にドーパントを注入するステップと拡散するステップとを有することを特徴とする請求項１０に記載のトレンチＤＭＯＳトランジスタセルの製造方法。
【請求項１７】
第１の導電率を有する基板と；
上記基板上に形成され、第２の導電率を有する本体領域と；
上記本体領域及び上記基板にまたがって延びる少なくとも一つのトレンチと；
上記トレンチに沿って形成された絶縁層と；
上記絶縁層を覆うように上記トレンチに形成され、ドーピング処理していない層及びドーピング処理した層を備えた導電性電極と；
上記本体領域にトレンチに隣接させて形成された第１の導電率を有するソース領域と
を備えることを特徴とするトレンチＤＭＯＳトランジスタセル。
【請求項１８】
上記導電性電極は、ドーピング処理していないポリシリコンの層と、ドーピング処理したポリシリコンの層とを備えていることを特徴とする請求項１７に記載のトレンチＤＭＯＳトランジスタセル。
【請求項１９】
上記本体領域側と反対側の上記基板の表面に形成されたドレーン電極をさらに備えることを特徴とする請求項１７に記載のトレンチＤＭＯＳトランジスタセル。
【請求項２０】
上記絶縁層が酸化物層であることを特徴とする請求項１７に記載のトレンチＤＭＯＳトランジスタセル。
【発明の詳細な説明】
【０００１】
発明の属する技術分野
本発明は、一般的には、ＭＯＳＦＥＴトランジスタに関し、特に、トレンチ構造をもつＤＭＯＳトランジスタに関する。
【０００２】
発明の背景
ＤＭＯＳ（二重拡散型ＭＯＳ）トランジスタは、拡散を利用することによってトランジスタ領域が形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。ＤＭＯＳトランジスタは、一般的に、電力集積回路の高電圧回路を構成するパワースイッチングトランジスタとして用いられる。ＤＭＯＳトランジスタは、低い順方向電圧降下が要求されるときに用いられ、単位面積当り大きな電流が流れる。
【０００３】
一般的なディスクリート（ｄｉｓｃｒｅｔｅ）すなわち個別ＤＭＯＳ回路は、並列に形成された２個以上の個別のＤＭＯＳトランジスタセル（ｔｒａｎｓｉｓｔｏｒ ｃｅｌｌ）を備えている。個別のＤＭＯＳトランジスタセルは、ドレーンコンタクト（ｄｒａｉｎ ｃｏｎｔａｃｔ）すなわち基板を共有し、各ソースは全て金属で互いに接続され、また各ゲートはポリシリコンで互いに接続されている。したがって、ディスクリートＤＭＯＳ回路は、小さなトランジスタがマトリックス状に形成されたものであっても、一つの大きなトランジスタと同じように機能する。ディスクリートＤＭＯＳ回路では、マトリックス状のトランジスタのゲートが導通されたときに、単位面積当りの導電率が最大となることが好ましい。
【０００４】
ＤＭＯＳトランジスタの一つに所謂トレンチ（ｔｒｅｎｃｈ）ＤＭＯＳトランジスタがある。、トレンチ（ｔｒｅｎｃｈ）ＤＭＯＳトランジスタでは、チャネルは垂直に形成され、ゲートはソースとドレーンの間のトレンチに形成されている。トレンチには薄い酸化物層が形成され、ポリシリコンが充填されている。したがって、電流の流れは殆ど妨げられず、オン抵抗の値は低くなる。トレンチＤＭＯＳトランジスタに関する先行技術は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、及び同第５，８６６，９３１号に開示されている。
【０００５】
トレンチＤＭＯＳトランジスタの一つの問題点にパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）がある。パンチスルーは、トランジスタチャネルが消耗されたときに発生し、一般的には、なだれ降伏（ａｖａｌａｎｃｈｅ ｂｒｅａｋｄｏｗｎ）の前に非破壊（ｎｏｎ−ｄｅｓｔｒｕｃｔｉｖｅ）リーク電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）として現れる。パンチスルーは、トランジスタセル密度が大きいとき、特に、トランジスタセル密度が約１８Ｍ／平方インチ以上のとき有害であることがわかった。パンチスルーの発生の様々な原因の中で、特に、トレンチゲートの形成中に起きる原因は重大である。トレンチをエッチングした後、トレンチの側壁を平滑にするために犠牲酸化処理が施され、薄い酸化物層が蒸着される。犠牲酸化処理及び酸化物層蒸着処理中に、ドーパント物質は隣接したチャネル（いわゆるｐ本体）から浸出する。これは、犠牲酸化処理が高温で行われ、このときドーパント物質（一般的にはホウ素）がシリコンからゲート酸化物の中で偏析するするからである。チャネルの相対幅は、トレンチで覆われた表面領域が大きくなるとともに小さくなるので、この問題はセル密度が高いときさらに大きくなる。
【０００６】
また、ポリシリコンに用いられたドーパント（一般的にはリン）がゲートを介してｐ本体内に浸出するので、パンチスルーの問題はポリシリコンが蒸着されトレンチを充填する際に大きくなり、チャネルのキャリアの濃度を低減させてしまう。この問題は、トレンチを配列するゲート酸化物層の厚さが減少するにつれてさらに大きくなる。
【０００７】
米国特許第５，０７２，２６６号には、トレンチＤＭＯＳトランジスタの製造方法が開示されており、一連の製造ステップが記載されている。ここに記載されている製造ステップでは、ｐ本体チャネル及びソース領域はトレンチを形成する前に形成される。しかし、前述したように、ドーパント物質はトレンチの形成中にｐ本体から浸出するので、パンチスルーの影響を増大させてしまう。したがって、パンチスルーの影響を保証するため、トレンチ及びｐ本体の厚さを大きくしなければならない。さらに、トレンチゲートを形成する酸化処理中にソース領域で発生するシリコン欠陥のため、ソース領域もトレンチの形成中に悪影響を受ける。
【０００８】
また、米国特許第５，４６８，９８２号には、トレンチゲートをエッチングして充填した後にｐ本体を形成することによってパンチスルーの影響を低減する方法が開示されている。しかし、この方法は、ｐ本体を形成するときに高温（一般的には１１００〜１１５０℃）での拡散処理を行う必要があるので、完全に満足できるものではない。このような高温処理では、トレンチを充填するポリシリコンの中のドーパント物質が大きな割合でゲート酸化物を介して浸出するので、パンチスルーの影響を増大させることになってしまう。
【０００９】
したがって、本質的にパンチスルーの影響を低減させることのできるトレンチＤＭＯＳトランジスタの製造方法が必要とされている。
【００１０】
発明の概要
本発明は、トレンチＤＭＯＳトランジスタの製造方法を提供する。本発明によれば、最初に第１の導電率を有する基板が形成される。次に、第２の導電率を有する本体領域が基板上に形成される。次に、少なくとも一つのトレンチを決定するマスク層が形成される。次に、トレンチ及びトレンチに沿って絶縁層が形成される。次に、絶縁層を覆うようにトレンチに導電性電極が形成される。次に、第１の導電率を有するソース領域が本体領域にトレンチに隣接させて形成される。トレンチを形成するステップは、トレンチを決定するマスク層を除去する前に、トレンチをエッチングするステップとトレンチの側壁を犠牲酸化物層で平滑化するステップを有する。
【００１１】
本発明は有利には、パターントレンチマスクを除去する前にトレンチを形成するステップを完了させるので、ドーパント物質は、パターントレンチマスクがキャップすなわちバリアとして機能する。したがって、ドーパント物質がｐ本体からする浸出することを防止することができる。したがって、パンチスルーの影響は低減される。
【００１２】
本発明の他の特徴は、導電性電極がポリシリコンから形成されていることである。ポリシリコン導電性電極を形成するステップは、ドーピング処理していないポリシリコンの層を蒸着するステップと、その後にドーピング処理したポリシリコンの層を蒸着するステップとを有する。これらのステップを行うことによって、ドーピング処理していないポリシリコン層がバッファー層として機能し、ドーパント物質が絶縁層を介して本体領域内に浸出することを防止するするので、パンチスルー影響を低減することができる。
【００１３】
発明の詳細な説明
図１は、本発明の一実施例を示す六角形状に形成されたトレンチＤＭＯＳトランジスタ２１の半分を表す断面図である。このトレンチＤＭＯＳトランジスタ２１は、ｎ＋基板１００を備え、このｎ＋基板１００上にライトｎドーピング（ｌｉｇｈｔｌｙ ｎ−ｄｏｐｅｄ）処理されたエピタキシャル層１０４が成長している。ライトｎドーピング処理されたエピタキシャル層１０４内には、逆の導電率を有する本体領域１１６が形成されている。本体領域１１６の大部分を覆うｎドーピング処理されたエピタキシャル層１４０は、ソースとして機能する。エピタキシャル層には六角形状に形成されたトレンチ１２４が設けられ、このトレンチ１２４は上方に開放されている。トランジスタセルを形成するためのトレンチ１２４はセル領域３１を決定し、このセル領域３１も水平方向で六角形状に形成されている。セル領域３１において、本体領域１１６は上方に延び、セル領域３１の上面に露出されたパターン３３を形成している。
【００１４】
図１に示すＭＯＳＦＥＴのゲートは、垂直方向に形成された長方形状のトレンチの位置になる。このトレンチＤＭＯＳトランジスタ２１は、トレンチ垂直ＤＭＯＳＦＥＴとも呼ばれる。ドレーンコンタクトは、基板１００の下側すなわち下面にあり、また、ソースからドレーンへの電流のチャネル流はほぼ垂直であるので、“垂直”ということである。これによって、たわんだ又は湾曲した電流通路、あるいは寄生電界効果構造による高い抵抗値を減少させることができる。トレンチＤＭＯＳトランジスタ２１は、ソース領域が既に拡散された逆の導電率を有する本体領域１１６の上に形成されたエピタキシャル物質内に拡散されるので、二重に拡散されることになる（したがって、ＭＯＳの前に“Ｄ”を付けてＤＭＯＳと表される）。このトレンチＤＭＯＳトランジスタ２１では、ゲートによる電流制御にトレンチの側壁領域が用いられ、電流はこのトレンチの側壁領域に沿って略垂直に流れる。前述したように、このトレンチＤＭＯＳトランジスタ２１は、所定の横方向シリコン領域を通って流れる電流が最大になるパワースイッチングトランジスタとしての使用に適している。
【００１５】
トランジスタセル３１は、基本的なトランジスタ動作を行うために必ずしも六角形である必要はなく、任意の多角形であれば良い。しかし、レイアウトの観点からすると、規則正しい長方形又は規則正しい六角形が最も理想的である。また、トランジスタセルは、図面に示すような閉じた形状以外に、開いたすなわち細長い細片状の形状であってもよい。種々のトランジスタセルの形状の例は、上述した参照文献に開示されている。さらに、図１に示す基板１００には、この基板１００の機能に関連し、ドーピンクされた領域及びトレンチが実際には形成されている。当業者にとって周知である重なり合った絶縁層のような他の層、ゲート構造及び導電率相互接続部は、説明を簡単にするめに省略する。
【００１６】
図２乃至図７は図１に示すトレンチＤＭＯＳトランジスタ２１を形成するプロセスの各ステップを示す図である。まず、図２に示すように、従来どうりにＮ＋ドーピング処理した基板１００上にＮドーピング処理したエピタキシャル層１０４を成長させる。エピタキシャル層１０４は、３０Ｖデバイスの場合、一般的には５．５ミクロンの厚さを有する。次に、注入及び拡散ステップにおいて、Ｐ本体領域１１６が形成される。Ｐ本体は、基板１００の上に横方向に一様に形成されるので、マスクを用いる必要はない。Ｐ本体は、４０〜６０ＫＥＶで５．５×１０１３／ｃｍ３のドース量で注入されたホウ素である。
【００１７】
次に、図３に示すように、酸化物層でエピタキシャル層１０４の表面を覆うことによってマスク層が形成される。次に、このマスク層は、従来どうりに露光処理及びパターニング処理が施されてマスク部分１２０が残される。トレンチ１２４は、これらのマスク部分１２０の位置に形成される。トレンチ１２４は、反応性イオンエッチング処理によって、マスク開口部から一般的に１．５〜２．５ミクロンの深さまでドライエッチングされる。
【００１８】
次に、図４に示すように、各トレンチの側壁は平滑化される。本発明によれば、この平滑化ステップは、トレンチマスク部分１２０が残っている間に行われる。まず、反応性イオンエッチング処理で生じたダメージを取り除くため、化学的ドライエッチング処理が施され、トレンチ側壁から酸化物の薄層（一般的には約５００〜１０００オングストローム）を除去する。次に、トレンチ１２４及びマスク部分１２０上に犠牲二酸化シリコン層１５０が形成される。犠牲層１５０及びマスク部分１２０は、トレンチ側壁ができる限り平滑になるように、バッファ酸化物エッチング処理又はＨＦエッチング処理によって除去される。
【００１９】
本発明によれば、パターニングされたトレンチマスクを除去する前にトレンチ形成ステップを完了させるので、パターニングしたトレンチマスクがキャップすなわちバリアとして機能するため、ドーパント物質はｐ本体から浸出しない。これに対して、前述した米国特許第５，０７２，２６６号に開示された方法によれば、トレンチマスクは犠牲酸化物層形成ステップを実施する前に除去されてしまうので、ドーパント物質はｐ本体から浸出してしまう。したがって、本発明によれば、パンチスルーは低減される。
【００２０】
次に、図５に示すように、ゲート酸化物層１３０がトレンチ側壁及びｐ本体１１６の表面を覆うように全体的に蒸着される。ゲート酸化物層１３０の厚さは、一般的には５００〜８００オングストロームである。次に、ポリシリコン１５２すなわち多結晶シリコンがトレンチ１２４に充填される。蒸着処理の前に、ポリシリコンは一般的に塩化リンでドーピング処理されるか、又はヒ素又はリンが注入され、抵抗率が２０Ω／ｍに低減される。
【００２１】
次に、図６に示すように、ポリシリコン層１５２にエッチング処理を施し厚さを最適化し、ｐ本体１１６の上方のゲート酸化物層１３０を露出させる。次に、フォトレジストマスク処理によってパターニングされたマスク層１６０を形成する。パターニングされたマスク層１６０はソース領域１４０の位置を決定する。ソース領域１４０が注入及び拡散処理によって形成される。例えば、ソース領域には、８０ＫＥＶで一般的に８×１０１５〜１．２×１０１６の範囲の濃度までヒ素が注入される。注入の後、ヒ素は約０．５ミクロンの深さまで拡散される。最後に、マスク層１６０は従来の方法で除去され、図７に示すような構造体が形成される。
【００２２】
トレンチＤＭＯＳトランジスタは、従来の方法で構造体上にＢＰＳＧ層を形成しパターニングしてゲート電極と結合されたＢＰＳＧ領域を決定することによって完成される。また、基板１００の底面にはドレーンコンタクト層が形成される。最後にパッドマスクを用いてパッドコンタクトを決定する。
【００２３】
図８は、トランジスタにおけるドーパント濃度のモデルを示す図であって、トレンチが本発明の方法によってトレンチマスクを除去する前に完全に形成される場合（実線）と、トレンチが従来の方法によって形成される場合（点線）を示している。グラフには、種々の界面の位置が示されている。図８から明らかなように、このモデルは、本発明の製造方法を用いた場合の方がｐ本体からのドーパント物質の浸出が少ないことを示しており、したがって、パンチスルーを低減できる厚いｐ本体を形成することができる。
【００２４】
図９は、トランジスタのドーパント濃度を示す図であって、トレンチをドーピング処理したポリシリコンだけで充填した場合（点線）と、トレンチをドーピング処理したポリシリコンが続くドーピング処理していないポリシリコンで充填した場合（実線）を示す。層がドーピング処理したポリシリコンとドーピング処理していないポリシリコンの両方から形成されている方がｐ本体のドーパント濃度は高く、また、ｐ本体領域も厚い。
【００２５】
本発明の他の実施例によれば、、二つのステップにわたってでトレンチにポリシリコンを充填することによってもパンチスルーの影響を低減することができる。第１のステップでは、ドーピング処理していないポリシリコンの層がトレンチの側壁を覆うように蒸着される。ドーピング処理していないポリシリコン層の後にドーピング処理したポリシリコン層が蒸着される。一般的には、ドーピング処理したポリシリコン層の厚さは、ドーピング処理していないポリシリコン層の厚さより厚い。例えば、ドーピング処理したポリシリコン層の厚さとドーピング処理していないポリシリコン層の厚さの比率は、全体の厚さが約８，０００オングストロームの場合、７：１である。ドーピング処理のされていないポリシリコン層は、ドーパント物質がゲート酸化物層を介してｐ本体へ浸出することを防止するバッファー層として用いることができ、したがってパンチスルーの影響をさらに低減することができる。この二つのステップでの処理は、トレンチマスクを除去する前にトレンチを形成する場合に適用することができる。また、それ自体でパンチスルーの影響を低減するために二層蒸着処理を適用することができる。すなわち、トレンチには、トレンチの形成前にトレンチマスクが除去される場合でもポリシリコンのドーピング処理していない層及びドーピング処理した層が充填される。
【００２６】
以上、種々の実施の形態によって詳細に説明してきたが本発明はこの実施例に限定されることはない。すなわち、本発明の特許請求の範囲の主旨及び意図から逸脱しない範囲で本発明を変更することができる。例えば、本発明の方法は、種々の半導体領域の導電率が上述したものと逆であるトレンチＤＭＯＳを形成するときにも適用することができる。
【図面の簡単な説明】
【図１】
本発明の方法に従って構成されたトレンチＤＭＯＳトランジスタの一実施形態の横断面を示す図である。
【図２】
本発明の方法に従って図１のトレンチＤＭＯＳトランジスタを形成するステップを示す図である。
【図３】
本発明の方法に従って図１のトレンチＤＭＯＳトランジスタを形成するステップを示す図である。
【図４】
本発明の方法に従って図１のトレンチＤＭＯＳトランジスタを形成するステップを示す図である。
【図５】
本発明の方法に従って図１のトレンチＤＭＯＳトランジスタを形成するステップを示す図である。
【図６】
本発明の方法に従って図１のトレンチＤＭＯＳトランジスタを形成するステップを示す図である。
【図７】
本発明の方法に従って図１のトレンチＤＭＯＳトランジスタを形成するステップを示す図である。
【図８】
トランジスタにおけるドーパント濃度のモデルを示す図であって、トレンチが本発明の方法によってトレンチマスクを除去する前に完全に形成される場合（実線）と、トレンチが従来の方法によって形成される場合（点線）を示す図である。
【図９】
トランジスタのドーパント濃度を示す図であって、トレンチをドーピング処理したポリシリコンだけで充填した場合（点線）と、トレンチをドーピング処理したポリシリコンが続くドーピング処理していないポリシリコンで充填した場合（実線）を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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