(57)【要約】低減されたＧＩＤＬ電流を有するＦＥＴを提供する集積回路の作製方法が記載される。半導体基板が用意され、そこには、活性領域が隔離領域によって分離され、ゲート酸化物層が活性領域上に形成される。ゲート電極は、活性領域におけるゲート酸化物層上に形成される。傾斜した高ドーズのイオン注入が行われて、ゲート−ドレインオーバーラップ領域における各ゲート電極のエッジの下のゲート酸化物層を選択的にドープし、集積回路の作製が完了する。【選択図】
2004508717.tif 000002
【特許請求の範囲】
【請求項１】
半導体層；
該半導体層上に形成された酸化物層；
該酸化物層上に形成されたポリシリコン層；
該ポリシリコン層から形成された、規定されたリーディング・エッジを有するゲート構造；および
該ゲート構造の下で、そして該リーディング・エッジに隣接している、所定のイオン注入濃度を有するオーバーラップ領域であって、その注入濃度は、そのオーバーラップ領域での電気的ゲート酸化物厚さを増加させるのに十分であるオーバーラップ領域；
を含む回路構造。
【請求項２】
該所定のイオン注入濃度が、フッ素のｃｍ３当たり約１Ｅ１８原子である請求項１に記載の回路構造。
【請求項３】
半導体層；
該半導体層中の、第１導電率−タイプドーパントで低ドープされているソース
領域およびドレイン領域；
該ソース領域とドレイン領域の間に所在するチャネル領域；
該チャネル領域の表面に所在するゲート酸化物層；および
該ゲート酸化物層上に所在するゲート電極であって、該ゲート酸化物層の一部が、該ゲート電極の下で、そして該ドレイン領域に隣接しており、オーバーラップ領域を規定しており、そして該オーバーラップ領域中の表面電場を低下させるのに有効であるイオン注入濃度を有している、ゲート電極；を含む回路構造。
【請求項４】
該イオン注入濃度が、フッ素のｃｍ３当たり約１Ｅ１８原子である請求項３に記載の回路構造。
【請求項５】
該ソース領域と該ドレイン領域が、第２導電率ドーパントで高ドープされている、請求項３に記載の回路構造。
【請求項６】
該ゲート電極に隣接する一対のスペースをさらに含んでいる、請求項３に記載の回路構造。
【請求項７】
該ゲート電極がポリシリコンを含んでなる、請求項３に記載の回路構造。
【請求項８】
該ゲート電極がゲート・スタックである、請求項３に記載の回路構造。
【請求項９】
該ゲート電極が、ポリシリコンの層および、金属類、金属合金類、高ドープされたポリシリコン、ケイ化物類およびポリサイド類（ポリシリコン／金属ケイ化物−スタック）からなる群から選ばれる一つまたはそれ以上の追加の層を含んでなる、請求項３に記載の回路構造。
【請求項１０】
該ゲート電極が、ポリシリコンの層、該ポリシリコン層上に堆積された窒化チタニウムの層および該チタニウム層上に堆積されたタングステンの層を含んでなる、請求項３に記載の回路構造。
【請求項１１】
該半導体層上に取付けられた、一対の導電性スタッドとインターレベル誘電性層をさらに含んでおり、該インターレベル誘電性層が、各該対の導電性スタッドの一つをそれぞれ収容している一対の通孔（ｔｈｒｏｕｇｈ ｂｏｒｅｓ）を有しており、そして各該対の導電性スタッドの一つが、各該ソース／ドレイン領域の一つに接しているところの、請求項３に記載の回路構造。
【請求項１２】
半導体層；第１ドーパント−タイプＭＯＳトランジスタおよび、該第１ドーパント−タイプＭＯＳトランジスタを相補する第２タイプードーパントＭＯＳトランジスタ、を含む回路構造であって；
該第１ドーパント−タイプＭＯＳトランジスタは、第１導電率−タイプ・ドーパントでドープされている該半導体層中のソース領域とドレイン領域；
該ソース領域とドレイン領域の間に所在するチャネル領域；
該チャネル領域の表面に所在するゲート酸化物層；および
該ゲート酸化物層（ゲート酸化物層の一部は、該ゲート電極の下にあって該ドレイン領域に隣接していて、そしてオーバーラップ領域を規定しており、該オーバーラップ領域内でその表面電場を低下させるのに有効なイオン注入濃度を有している）上に所在するゲート電極；
を有する該半導体層上に所在しており、そして；
該第２タイプードーパントＭＯＳトランジスタは、該半導体層上に所在しており、そして第２ゲート酸化物層、第２導電率−タイプドーパントでドープされている二つの相補ソース／ドレイン領域、および該第２ゲート酸化物層上に所在する相補ゲート、を含んでいる；
回路構造。
【請求項１３】
該イオン注入濃度が、フッ素のｃｍ３当たり約１Ｅ１８原子である、請求項１２に記載の回路構造。
【請求項１４】
該相補ゲート電極の下で、そして該相補ドレイン領域に隣接しており、そして第２オーバーラップ領域を規定する該第２ゲート酸化物層の一部が、該第２オーバーラップ領域中で、その表面電場を低下させるために有効なイオン注入濃度を有する、請求項１２に記載の回路構造。
【請求項１５】
半導体層上に酸化物層を形成させる工程；該酸化物層上にポリシリコン層を形成させる工程；該ポリシリコン層を、規定されたリーディングエッジを有するゲート構造にパターン化し、そして該酸化物層を露出させる工程；および、該ゲート構造の下で、該規定されたリーディング・エッジに隣接するオーバーラップ領域で、該酸化物層の厚さを増加させずに、該オーバーラップ領域中だけでその電気的ゲート酸化物厚さを増加させるのに十分な所定のイオン注入濃度まで酸化物層にイオンを注入する工程であって、該イオンが該半導体層の面に非直交の傾斜角度で注入される工程、を含む半導体層上に構造を作製するための方法。
【請求項１６】
該所定のイオン注入濃度が、フッ素のｃｍ３当たり約１Ｅ１８原子である請求項１５に記載の方法。
【請求項１７】
該傾斜角度が、その半導体層の面に直交する軸から約５〜約１５度である請求項１５に記載の方法。
【請求項１８】
該イオンが、フッ素と塩素からなる群から選ばれる請求項１５に記載の方法。
【請求項１９】
該イオンがフッ素であり、そして該注入工程が、約１Ｅ１３〜約１Ｅ１４原子／ｃｍ２のイオン注入量で、そして約１０ＫｅＶ〜約２０ＫｅＶのイオン注入エネルギーで、行われる、請求項１５に記載の方法。
【請求項２０】
該半導体層を、約８００〜約９００℃の温度で、約１０〜約１５分の間アニーリングする工程をさらに含んでいる、請求項１５に記載の方法。
【請求項２１】
該酸化物層の厚さが、約２０〜約８０オングストロームである請求項１５に記載の方法。
【請求項２２】
該ゲート構造の両側に電極スペーサを形成させる工程をさらに含む、請求項１５に記載の方法。
【請求項２３】
該ゲート構造がポリシリコンを含んでなる、請求項１５に記載の方法。
【請求項２４】
該ゲート構造がゲート・スタックである、請求項１５に記載の方法。
【請求項２５】
該ゲートスタックが、ポリシリコンの層および，金属類、金属合金類、高ドープされたポリシリコン、ケイ化物類およびポリサイド類（ポリシリコン／金属ケイ化物−スタック）からなる群から選ばれる追加の層、を含んでなる、請求項２４に記載の方法。
【請求項２６】
該ゲート構造が、ポリシリコンの層、該ポリシリコンの層の頂部に堆積された窒化チタニウムの層および該チタニウム層の頂部に堆積されたタングステンの層を含んでなるゲート電極である、請求項１５に記載の方法。
【請求項２７】
該酸化物層が、低圧化学気相堆積法により、約２０〜約８０オングストロームの厚さに形成される、請求項１５に記載の方法。
【請求項２８】
該ゲート構造に隣接する半導体層内に低ドープされたドレインソース／ドレイン領域構造を形成させることをさらに含む、請求項１５に記載の方法。
【請求項２９】
該低ドープされた領域が、リンおよびヒ素からなる群から選ばれるイオンを、約５〜約１５ＫｅＶのエネルギーで、約２Ｅ１５〜約５Ｅ１５原子／ｃｍ２の量、注入することにより形成されるｎ−タイプ領域である、請求項２８に記載の方法。
【請求項３０】
該低ドープされた領域が、ジフッ化ホウ素イオンを、約１０〜約２５ＫｅＶのエネルギーで、約２Ｅ１５〜約５Ｅ１５原子／ｃｍ２の量、注入することにより作製されるｐ−タイプ領域である、請求項２８に記載の方法。
【請求項３１】
そのゲート構造に隣接する半導体層内に、高ドープされたドレインソース／ドレイン領域構造を形成させる工程をさらに含む、請求項１５に記載の方法。
【請求項３２】
該高ドープされた領域が、リンおよびヒ素からなる群から選ばれるイオンを、約５〜約１５ＫｅＶのエネルギーで、約２Ｅ１５〜約５Ｅ１５原子／ｃｍ２の量、注入することにより作製されるｎ−タイプ領域である、請求項３１に記載の方法。
【請求項３３】
該高ドープされた領域が、ジフッ化ホウ素イオンを、約１０〜約２５ＫｅＶのエネルギーで、約２Ｅ１５〜約５Ｅ１５原子／ｃｍ２の量、注入することにより作製されるｐ−タイプ領域である、請求項３１に記載の方法。
【請求項３４】
該ゲート構造の両側に電極スペーサを形成させる工程をさらに含む、請求項１５に記載の方法。
【請求項３５】
該電極スペーサが、約３００〜約７００オングストロームの幅を有する、請求項３４に記載の方法。
【請求項３６】
該注入工程が、該ポリシリコン層を形成させる該工程の前に行われる、請求項１５に記載の方法。
【請求項３７】
該注入工程が、該ポリシリコン層をパターン化する該工程の前に行われる、請求項１５に記載の方法。
【請求項３８】
半導体層上に、ゲート酸化物層、そのゲート酸化物層上のゲート電極および該半導体層内に形成された二つのソース／ドレイン領域を含む電界効果トランジスタ構造を形成させる工程；
該半導体層をアニーリングする工程；
該ゲート電極の下で、該ドレイン領域に隣接しているオーバーラップ領域を規定するゲート酸化物層に、該オーバーラップ領域中だけでその電気的ゲート酸化物厚さを増加させるのに十分な所定のイオン注入濃度までイオンを注入する工程であって、そのイオンはその半導体層の面に非直交の傾斜角で注入される工程；
および
該半導体層の作製を完成する工程；
を含んでいる、電界効果トランジスタ（ＦＥＴｓ）内のゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法。
【請求項３９】
該半導体層の上に形成された該ＦＥＴが、第１ドーパントタイプを有する複数の第１ＦＥＴであり、そして該半導体層は第２ドーパントタイプを有する複数の第２ＦＥＴも含んでおり、該第２ＦＥＴは、該第１ＦＥＴに相補的である、請求項３８に記載の方法。
【請求項４０】
該イオン注入濃度が、フッ素のｃｍ３当たり約１Ｅ１８原子である、請求項３８に記載の方法。
【請求項４１】
該傾斜角度が、該半導体層の面に直交する軸から、約５〜約１５度である、請求項３８に記載の方法。
【請求項４２】
該イオンが、フッ素と塩素からなる群から選ばれる、請求項３８に記載の方法。
【請求項４３】
該イオンがフッ素であり、そして該注入工程が、約１Ｅ１３〜約１Ｅ１４原子／ｃｍ２のイオン注入量で、そして約１０ＫｅＶ〜約２０ＫｅＶのイオン注入エネルギーで、行われる請求項３８に記載の方法。
【請求項４４】
該アニーリング工程が、約８００〜約１０００℃の温度で、約１０〜約２０秒の間行われる、請求項３８に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、集積回路デバイスの作製に関し、さらに特定すれば、集積回路の作製中に、そのゲート／ドレイン・オーバーラップ領域中だけで、電気的ゲート酸化物厚さ（ｅｌｅｃｔｒｉｃａｌ ｇａｔｅ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を選択的に増加させることによりゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法に関する。
【０００２】
集積回路の作製において、現状先端技術の金属酸化物半導体電界効果トランジスタ［ＭＯＳＦＥＴｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ］などの半導体デバイスのサイズが小型化しているので、これらデバイスの電流駆動性能（ｃｕｒｒｅｎｔ ｄｒｉｖｉｎｇ ｃａｐａｂｉｌｉｔｙ）に関連する実用性能上の問題が存在する。この電流駆動性能は、ソース抵抗（ｓｏｕｒｃｅ ｒｅｓｉｓｔａｎｃｅ）とゲート酸化物の厚さの両方の関数であるから、これらデバイスでのより良好な実用性能は、ゲート酸化物とスペーサ層の厚さをより薄くすることにより達成される。しかしゲート酸化物をより薄くすると、ゲート誘起ドレイン漏洩（ＧＩＤＬ）電流が、閾値以下の総漏洩電流の大きいパーセントを占めるようになって、このＧＩＤＬ電流が、これらデバイスの実用性能を損なうことが観測されている。このＧＩＤＬ電流は、ゲート／ドレイン・オーバーラップ領域での過剰なバンド・ベンディング（ｂａｎｄ ｂｅｎｄｉｎｇ）の結果、価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）から伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）にトンネル効果で抜けてきた電子に起因する。これら半導体デバイスの小型化につれて、その閾値以下の領域に亘って適切なゲート制御を提供するためには、そのゲート酸化物の層の厚さが減り続けなければならない。またパンチ・スルー特性を改善するために、そしてドライブ（ｄｒｉｖｅｓ）を増大するために、そのチャネルおよびソース／ドレイン領域のドーピング密度も増加しなければならない。不都合なことに、そのチャネルおよびソース／ドレイン領域のドーピング密度が増加すると、その表面電場も強くなり、その結果、バンド・ベンディングが大きくなり、従ってＧＩＤＬ電流も増える。かくして、高い電流駆動性能と少ないＧＩＤＬ電流との間で適切なバランスを有する小型半導体デバイスを提供するには困難が存在する。
【０００３】
ＧＩＤＬ電流を減らす一つの方法は、ゲート−ソースおよびゲート−ドレイン・オーバーラップ領域だけで、厚いゲート酸化物を提供するための対称的酸化を含んでいる。このゲート−ドレイン領域での厚いゲート酸化物は、ＧＩＤＬ電流を減らす。しかし、このゲート−ソース領域に厚いゲート酸化物があると、ソース抵抗が増加し、そのため、そのデバイスの電流駆動性能が低下する。
【０００４】
もう一つの方法が、米国特許第５，６８４，３１７号明細書［発明者：Ｈｗａｎｇ］に開示されており、その発明者は、ソース抵抗を増加させないで、ＧＩＤＬ電流を減らすために、ゲート−ドレイン領域だけに厚い酸化物層を形成させることを教示している。このゲート−ドレイン領域での酸化物層の材料の厚さは、その領域においてより厚いゲート酸化物層を物理的に成長させるために塩素またはフッ素のような酸化促進物質をその領域に注入することにより増大される。この酸化促進物質が存在することにより、そのゲート−ドレイン領域の酸化物層は、その基材上の残りの部分より速く成長する。しかし、ゲート−ドレイン領域の酸化物層の材料の厚みが増大すると、そのトランジスタの電流駆動が阻害され、そしてまた、体積膨張により、そのオーバーラップ領域近くの活性領域での応力増大の原因にもなる。
【０００５】
従って、改善された電気的実用性能を有し、従来技術の欠点を克服できる薄いゲート酸化物を有する寸法の小さい半導体デバイスに対する需要が存在する。この半導体デバイスとその作製法は、コスト効率が良くそして大量生産が可能でなければならず、現存のプロセス・フローに容易に適合されねばならず、そして、そのプロセス・フローのサイクルタイムを有意に長くしてはならない。
【０００６】
本発明は、普通に知られている方法で作られるゲート酸化物層の厚さが同程度の電界効果トランジスタ（ＦＥＴ）デバイスより、ゲート誘起ドレイン漏洩（ＧＩＤＬｓ）がより少ないＦＥＴデバイスを製造する方法を提供する。以下に説明される本発明の方法は、Ｎ−チャネル、Ｐ−チャネルおよびＣＭＯＳ　ＦＥＴデバイス全ての製作に用いられてもよい。
【０００７】
本発明の方法は、非−直交イオン注入法を用い、それによってＦＥＴデバイスのゲート−ドレイン・オーバーラップ領域中のゲート酸化物層が選択的にフッ素または塩素イオンでドープされる。そのイオン注入の処方量は、そのイオン濃度が、そのゲート−ソース／ドレイン・コーナー近くの“電気的”ゲート酸化物厚さを増加し、その際、そのイオンドープされたゲート酸化物層の実際の厚さは厚くならないで、そのゲート−ドレイン・オーバーラップ領域中のゲート酸化物層の誘電率が低下するような量である。ＧＩＤＬは表面電場の大きさに指数関数的に依存するから、その電場が僅かに小さくなっても、ＧＩＤＬは劇的に減少する。従って、現存のＦＥＴ製作工程に本発明の方法を追加すれば、そのオーバーラップ領域中の有効表面電場が低下し、それにより、本発明が実施されたＦＥＴデバイスでのＧＩＤＬは最小化される。
【０００８】
本発明の方法は、ゲート酸化物層が“薄い”ことに因りＧＩＤＬが増大し易い任意のＦＥＴデバイスで用いられてもよい。本発明の方法は、動的ランダム・アクセス・メモリー（ＤＲＡＭ）集積回路、静的ランダム・アクセス・メモリー（ＳＲＡＭ）集積回路、消去可能なプログラム可能読取り専用メモリー（ＥＰＲＯＭ）、およびアプリケーション専用集積回路（ＡＳＩＣｓ）を含む集積回路内のＮ−ＭＯＳＦＥＴデバイスで実施されてもよいが、これらに限定はされない。また本発明の方法は、広範囲の適用性を有しており、そして、この方法は、これらデバイスの製作に適用可能であるから、集積回路内のＰ−ＭＯＳＦＥＴおよびＣＭＯＳデバイスでも実施され得る。
【０００９】
本発明の一つの態様に従って、半導体層、その半導体層上に形成された酸化物層、その酸化物層上に形成されたポリシリコン層、そのポリシリコン層から形成されるゲート構造を含む回路構造であって、そのゲート構造は、規定されたリーディング・エッジを有しており、そしてそのゲート構造の下で、そのリーディング・エッジに隣接するオーバーラップ領域は、そのオーバーラップ領域中での電気的ゲート酸化物厚さを増加させるのに十分である所定のイオン注入濃度を有している、回路構造が提供される。
【００１０】
本発明のもう一つの態様に従って、半導体層上に酸化物層を形成させる工程；その酸化物層上にポリシリコン層を形成させる工程；そのポリシリコン層を、規定されたリーディング・エッジを有するゲート構造にパターン化し、そしてその酸化物層を露出させる工程；および、ゲート構造の下で、規定されたリーディング・エッジに隣接するオーバーラップ領域で、その酸化物層の厚さを増加させずに、オーバーラップ領域中だけで、その電気的ゲート酸化物厚さを増加させるのに十分な所定のイオン注入濃度までその酸化物層にイオンを注入する工程であって、そのイオンは半導体層の面に直交しない傾斜角度で注入される工程；を含む半導体層上に構造を作製するための方法が提供される。
【００１１】
本発明のさらにもう一つの態様に従って、半導体基板上に、ゲート酸化物層、そのゲート酸化物層上のゲート電極およびその半導体基板内に形成された二つのソース／ドレイン領域を含む電界効果トランジスタ構造を形成させる工程；その半導体基板をアニーリングする工程；オーバーラップ領域を規定する、ゲート電極の下でドレイン領域に隣接しているゲート酸化物層に、そのオーバーラップ領域中だけで電気的ゲート酸化物厚さを増加させるのに十分な所定のイオン注入濃度までイオンを注入する工程であって、そのイオンは半導体基板の面に直交しない傾斜角度で注入される工程；およびその半導体基板の作製を完成する工程；を含む、電界効果トランジスタ（ＦＥＴｓ）内のゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法が提供される。
【００１２】
本発明の一つの目的は、集積回路の作製中に、そのゲート／ドレイン・オーバーラップ領域だけで、その電気的ゲート酸化物厚さを選択的に増加させることによりゲート誘起ドレイン漏洩電流を減らす方法を提供することである。
【００１３】
本発明のもう一つの目的は、ゲート誘起ドレイン漏洩を減少させる結果になる集積回路を作製するための、量産可能な方法を提供することである。
他の目的、特徴および利点が、以下の考察の過程において、より十分に明らかにされるであろう。
【００１４】
図１は、従来技術の常法により半導体基板上に形成された一部完成ＦＥＴ回路デバイスの横断面を例示した概略図であり；
図２Ａ〜２Ｃは、本発明の一つの態様に従うゲート構造を作製する加工工程を例示しており；そして、
図３Ａ〜３Ｄは、本発明の方法に従ってＦＥＴデバイスの作製を完成する逐次段階を例示する一連の横断面を例示した概略図である。
【００１５】
同じ参照番号は、各態様図を通して同じ部分に対応する。
図１は、任意の既知の常用法により作製できる一部完成ＦＥＴデバイス２の一部分を例示したものである。一例として、そして一般的に言って、このＦＥＴデバイス２は既知の局部シリコン酸化（ＬＯＣＯＳ）法によって製造される：この方法では、半導体層または基板１０の一部が、リソグラフ・マスクを通して、酸化され、電場分離領域（ｆｉｅｌｄ ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎｓ）１２が形成される。電場分離領域１２は、活性デバイス領域を規定し、そして基板１０の表面内および表面上の同じマスクにより形成される隣接デバイスの間の横分離（ｌａｔｅｒａｌ ｉｓｏｌａｔｉｏｎ）をも提供する。分かり易くするために、デバイス間の電場分離領域１２は一部だけが示されている。さらにこのリソグラフ・マスクは常用のリソグラフ法とエッチング法により作製される。基板１０は、様々なドーパント濃度、どちらか一方のドーパント極性そして様々な結晶学的配向を有する活性で操作可能な部分を含んでいる一つまたはそれ以上の半導体層または構造であってもよいが、望ましくは本発明は、１００−結晶学的配向を有するシリコン構造上で実施されることに留意すべきである。さらに、本発明は、Ｎ−およびＰ−表面チャネル・デバイスの両方に、同等に上手く適用できるから、簡単のために、本発明者達は、Ｎ−ＭＯＳＦＥＴデバイスの場合だけを提示する。この方法はＰ−ＭＯＳＦＥＴの場合に類似している。従って、この基板１０がＰ−ドープされているのは、その基板１０の一次キャリアーが“正”孔であることを意味する。Ｐ−ＭＯＳＦＥＴデバイスでは、その第１導電率タイプは、そのｎ−ドープされた基板が一次キャリアーとして電子を有するので、“負”である。
【００１６】
分離領域１２が形成された後、この技術分野で常用されているような熱的酸化により、基板１０のクリーンな活性デバイス領域の上に、誘電性層またはゲート酸化物層１４が形成される。次いで、そのゲート酸化物層１４の上に、その場で（ｉｎ−ｓｉｔｕ）ドープされたポリシリコン層１８を含むゲート電極１６が、低圧化学気相堆積法（ＬＰＣＶＤ）、プラズマ・エンハンスド化学気相堆積法（ＰＥＣＶＤ）または物理的気相堆積法（ＰＶＤ）のような既知の方法により堆積される。このポリシリコン層１８は、この技術分野での常用法でエッチングされ、基板１０の活性領域内のゲート電極１６に望ましいパターンが提供される。このゲート酸化物層１４の厚さは約２０〜約８０オングストロームであるのが望ましいが、ゲート酸化物の厚さ（ｔｏｘ）はそのテクノロジー・ノード（ｔｅｃｈｎｏｌｏｇｙ ｎｏｄｅ）に依存するから、本発明の方法は、より薄いゲート酸化物層が要求される任意のテクノロジー・ノードで有用であると信じられる。さらに、そしてまたテクノロジー・ノードに依存する場合でも、本発明の望ましい態様では、そのポリシリコン層１８と、その高ドープされた（ｈｉｇｈｌｙ ｄｏｐｅｄ）ポリシリコン層からパターン化されたゲート電極１６の総厚さは、約２００〜約１０００オングストロームであるのが望ましい。
【００１７】
本発明の実施にとって必須ではないが、一般に、ゲート電極１６のポリシリコン層１８の上に追加の材料の層を形成させるために、さらなる材料が堆積されてもよい。これら層用の標準的材料に含まれるのは、このデバイスの電気的特性を改善する目的で用いられる、金属類、金属合金類、高ドープされたポリシリコン、ケイ化物類およびポリサイド類（ポリシリコン／金属ケイ化物−スタック）である。推奨される一つの態様では、窒化チタニウム（ＴｉＮ）の比較的薄い層が、バリアー層２０を形成するためにポリシリコン層１８の上に堆積される。次いで、このバリアー層２０はタングステン（Ｗ）層２２で覆われて、ゲート電極１６の形成が完了する。
【００１８】
本発明の一つの態様に従う、ゲート構造を作製するプロセス工程を一般的に例示している図２Ａ〜２Ｃに見られるように、ゲート酸化物層１４は、望ましくはシリコン基板である半導体基板１０上に熱酸化により成長させられる。酸化物層１４の上にポリシリコン層が堆積され、そして光エッチング法を用いてパターン化されて、ゲート構造１５が形成される。ゲート酸化物層１４に接しているゲート構造１５の表面はリーディング・エッジ１７を有している。次いで、図２Ｂに示したように、その基板１０の表面を覆ってフォトレジスト層２３を取付け、そしてパターン化して酸化物層１４とゲート構造１５の両方の一部を露出させる。この酸化物層１４のオーバーラップ領域２６を、選択的にイオンでドープするために、常用の装置を用いて、傾斜角度をつけて、高注入量、低エネルギーで注入することで、イオンインプラント２４が行われる。
【００１９】
図２Ｃに示したように、オーバーラップ領域２６は、ゲート構造１５の下で、そのリーディング・エッジ１７に隣接している。このイオンインプラント２４は、望ましくはフッ素であり、そして代替として、塩素または酸化物層１４の誘電率を低下させる任意の他のイオンでもよい。推奨される態様で、このフッ素イオンは：（１）その基板１０の面に直交する軸から約５から約１５度の傾斜角で、（２）平方センチメートル当たり約１Ｅ１３から約１Ｅ１４原子のイオン注入量で、そして（３）約１０ＫｅＶから約２０ＫｅＶのイオン注入エネルギーで、注入される。イオン注入に推奨される角度範囲は約５から約１５度であるが、イオン注入角は、ゲート構造１５のスタックの高さに依存することに留意すべきである。フッ素イオンインプラント２４の注入は、オーバーラップ領域２６で、ゲート構造１５の下で、推奨されるイオン濃度：約１Ｅ１８原子／ｃｍ３に達するように調整することが重要である。この推奨される濃度まで、オーバーラップ領域２６を選択的にドーピングすると、そのオーバーラップ領域の近くのゲート酸化物層１４の誘電率が変化する（低下する）。
【００２０】
フォトレジスト層２３を除去した図２Ｃに示したように、この推奨されるイオン濃度までドーピングすると、従来技術の方法におけるように、その酸化物層１４のｔｏｘが物理的に成長または増加することなく、オーバーラップ領域２６における“電気的ゲート酸化物”厚さは増加する。そこで、本発明により形成されたこのゲート構造で、その半導体基板１０の作製がさらに継続され、回路デバイスが完成されてもよい。
【００２１】
本発明の方法により形成され得るこのようなデバイスの一つは、電界効果トランジスタである。このＦＥＴデバイスの製造が、一連の横断面図でその逐次段階を模式的に例示した図３Ａ〜３Ｄにより示されている。最初の図３Ａは、図１を参照して考察された従来技術の方法（しかし必須ではない）に従って作製された一部完成のＦＥＴデバイス２である。図２Ａ〜２Ｃを参照して上に説明したように、オーバーラップ領域２６でのイオン注入（イオンインプラント２４）を行う前に、基板１０で短い再酸化が行われる。半導体基板１０の再酸化またはアニーリングのために、数種の方法が用いられてもよく、これら方法には、熱的方法、迅速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ：ＲＴＰ）法およびレーザー支援処理法が含まれるが、これらに限定はされない。本発明の推奨される態様で、基板１０は、熱的方法で、約８００〜約９００℃の温度で約１０〜約１５分間アニーリングされる。
【００２２】
上の短い再酸化期間の後、ゲート酸化物層１４のオーバーラップ領域２６とゲート電極１６のポリシリコン層１８に、イオンで選択的にドープするためのイオン注入工程（イオンインプラント２４）が、常用の装置で行われる。前述のように、このイオンインプラント２４は、望ましくはフッ素であり、そして代替として、塩素またはゲート酸化物層１４の誘電率を低下させる任意の他のイオンでもよい。さらに、重要なことは、標準的なＦＥＴデバイス２にとって、フッ素イオンインプラント２４の望ましい注入工程は、ドレイン領域３０ｂに隣接するゲート電極１６の下のゲート−ポリ／ゲート酸化物界面で、約１Ｅ１８原子／ｃｍ３のイオン濃度に達するように調整されることである。ゲート−ドレイン・オーバーラップ領域２６を、この推奨されるイオン濃度まで選択的にドーピングすると、オーバーラップ領域２６近くのゲート酸化物１４の誘電率が変化し（低下し）、かくして、オーバーラップ領域２６における“電気的ゲート酸化物”厚さは増すが、従来技術の方法におけるように、物理的に成長してより厚いゲート酸化物層２４になることはない。
【００２３】
図３Ｂ〜３Ｄに例示されているように、ＦＥＴデバイス２を完成するために、上述の図３Ａのイオン注入工程の後に、任意の常用の方法で、残りの製作工程が継続される。図３Ｂで示したように、ＦＥＴデバイス２の上に、さらに、ゲート電極１６の両側に隣接し、そしてその電場分離領域１２にまで延びているソース領域２８ａおよびドレイン領域２８ｂから成る不純物拡散領域が形成される。そのゲート電極１６に隣接するソース／ドレイン領域２８ａおよび領域２８ｂのエッジが、基板１０の表面でチャネル領域２９を規定する。ソース／ドレイン領域２８ａおよび領域２８ｂは、普通、低ドープされたドレイン（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＬＤＤ）を、そして次いで高ドープされたドレイン（ｈｅａｖｉｌｙ ｄｏｐｅｄ ｄｒａｉｎ：ＨＤＤ）を形成させるために、不純物ドーパント材料による二段階注入法で作製される。ソース／ドレイン領域２８ａおよび領域２８ｂの作製に用いられた不純物ドーパント材料が、そのソース／ドレイン領域で一次キャリアーとして電子を用いるｎ−タイプであると、その場合得られるＭＯＳＦＥＴは、Ｎ−ＭＯＳＦＥＴ（“ｎ−チャネル”）トランジスタ・デバイスである。例えば、ひ素またはリンが、ｃｍ２当たり約２Ｅ１５〜約５Ｅ１５原子の量で、そして約５ＫｅＶ〜約１５ＫｅＶのエネルギーで、このｎ−チャネル・ドープされたドレイン２８ａおよび２８ｂを生成させるために用いられてもよい。逆に、ソース／ドレインドーパント用材料が、そのソース／ドレイン領域で一次キャリヤーとしてホール（空孔）を用いるｐ−タイプであると、その場合得られるＭＯＳＦＥＴは、Ｐ−ＭＯＳＦＥＴ（“ｐ−チャネル”）トランジスタ・デバイスである。例えば、ジフッ化ホウ素が、ｃｍ２当たり約２Ｅ１５〜約５Ｅ１５原子の量で、そして約１０ＫｅＶ〜約２５ＫｅＶのエネルギーで、そのｐ−チャネル・ドープされたドレイン２８ａおよび２８ｂを生成させるために用いられてもよい。ＦＥＴデバイス２が、同じ基板１０の上にｎ−チャネルおよびｐ−チャネル・トランジスタの組合せで形成されていると、その時得られるＭＯＳＦＥＴは相補型ＦＥＴ（ＣＭＯＳ）であり、そして同じ基板１０上の、複数のＮ−ＭＯＳＦＥＴと複数の相補型Ｐ−ＭＯＳＦＥＴから構成されてもよい。
【００２４】
このソース／ドレイン領域２８ａおよび２８ｂを作る場合、第１イオン注入はＬＤＤソース／ドレイン領域３０ａおよび３０ｂのより低くドープされた部分を形成させるために、その基板をマスクするためのゲート電極１６および電界分離領域１２を用いて行われる。一般に、本発明の実施に必須ではないが、図３Ｃに示されるように、そのゲート電極１６の両側に、電極スペーサ３２が準備される。この電極スペーサ３２は、酸化ケイ素、窒化ケイ素およびオキシ窒化ケイ素（ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅｓ）のような絶縁性材料を含む材料（これらに限定はされない）から作られてもよい。電極スペーサ３２を作るためには、様々な方法が用いられる。このような方法に含まれるのは、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ：ＲＩＥ）、および上述の材料堆積法である。普通、電極スペーサ３２は、テトラエトキシシラン（ＴＥＯＳ）オキシドのような酸化物フィルムを、約６００〜約７２０℃で、約３００〜約７００オングストロームの厚さに堆積させることにより作られる。第２イオン注入は、ＨＤＤソース／ドレイン領域３４ａおよび３４ｂを有するソース／ドレイン領域２８ａおよび２８ｂを完成するために行われる。例示したＦＥＴデバイス２で、このソース／ドレイン領域２０は、ｎ−タイプまたはｐ−タイプ・ドーパントでドープされてもよく、あるいは、異なる拡散特性を達成するために、異なるｎ−タイプドーパントまたはｐ−タイプ・ドーパントの組合せが用いられることもある。さらに、本発明の傾斜イオン注入工程は、希望によってＬＤＤ、スペーサあるいはまたＨＤＤのどれか一つの生成の前または後にこの工程を行っても外見上の利点または欠点が無いので、ＦＥＴデバイス２の製作のこの段階でも行われ得ることに留意すべきである。
【００２５】
基板１０へのソース／ドレイン領域２８ａおよび２８ｂの取付けに次いで基板１０は、ソース／ドレイン領域２４ａおよび２４ｂを再結晶化させるために、もう一度アニーリングされる。前と同様にソース／ドレイン領域２８ａおよび２８ｂのアニーリングも、熱的方法、急速熱処理（ＲＴＰ）法およびレーザー支援法で行われてもよい。本発明の推奨される態様では、この半導体基板は、再結晶化されたソース／ドレイン領域２８ａおよび２８ｂを生成させるために、約８００〜約１０００℃の温度で約１０〜約２０秒の間、ＲＴＰ−法でアニーリングされる。
【００２６】
さて図３Ｄを参照すると、本発明の推奨される態様に従ってＦＥＴを作製する最終の一連の加工工程が、横断面模式図として例示されている。図３Ｄに、パターン化されたインターレベル誘電体層３６ａ、３６ｂおよび３６ｃが示されている。パターン化されたインターレベル誘電体層３６ａ、３６ｂおよび３６ｃは、基板１０上に作られたブランケットインターレベル誘電性層を、この分野で知られているような光リソグラフ法および光エッチング法でパターン化することにより作製される。ブランケット・インターレベル誘電性層は、酸化ケイ素、窒化ケイ素およびオキシ窒化ケイ素を含む絶縁性材料から作られてもよいが、それら材料に限定はされない。これらの絶縁性層は、化学気相堆積（ＣＶＤ）法、プラズマ・エンハンスド化学気相堆積（ＰＥＣＶＤ）法または物理的堆積（ＰＶＤ）法を含む方法により半導体基板の上に形成されてもよいが、これら方法に限定はされない。
【００２７】
本発明の推奨される態様では、このパターン化されたインターレベル誘電体層３６ａ、３６ｂおよび３６ｃは、この分野で知られているような光リソグラフ法および光エッチング法を用い、ソース材料としてテトラエチル・オルトシリケート（ＴＥＯＳ）を使用する化学気相堆積（ＣＶＤ）法によって基板１０上に堆積された酸化ケイ素材料から形成されているブランケット・インターレベル誘電性層をパターン化することにより作製される。他の方法と材料により作られた絶縁層も用いられてもよいが、この推奨される方法および材料は、簡単で、そしてこの技術分野で良く知られている方法である。パターン化されたインターレベル誘電体層３６ａおよび３６ｂと、パターン化されたインターレベル誘電体層３６ｂおよび３６ｃの間の開口部の底部は、ゲート酸化物層１４を通してエッチングされ、ソース／ドレイン領域２８ａと２８ｂの表面がそれぞれ露出される。このパターン化されたインターレベル誘電体層３６ａおよび３６ｂと、パターン化されたインターレベル誘電体層３６ｂおよび３６ｃの間の開口部にそれぞれ形成されている導電性コンタクトスタッド（ｃｏｎｄｕｃｔｉｖｅ ｃｏｎｔａｃｔ ｓｔｕｄｓ）３８ａと３８ｂは、それぞれ、そのソース／ドレイン領域２８ａと２８ｂの露出された表面と接している。この導電性コンタクトスタッド３８ａと３８ｂは、この技術分野で常用されている物で、熱気相堆積法（ｔｈｅｒｍａｌ ｅｖａｐｏｒａｔｉｏｎ ｍｅｔｈｏｄ）、電子ビーム支援気相堆積法およびＣＶＤ法を含む方法（これら方法に限定はされない）により半導体基材上に堆積された金属類、金属合金類およびポリシリコンを含む導電性材料（これら材料に限定はされない）から作られてもよい。本発明の推奨される態様では、この導電性コンタクトスタッド３８ａおよび３８ｂは、厚さ約２００〜約１０００オングストロームの薄い窒化チタニウム・バリヤー層から作られるのが望ましく、その上に、より厚い導電性タングステン層が形成される。このタングステン層は、インターレベル誘電体層３６ａ、３６ｂおよび３６ｃ内の開口部を完全に充填するのに十分な厚さである。
【００２８】
このパターン化されたインターレベル誘電体層３６ａ、３６ｂおよび３６ｃ内に導電性コンタクトスタッド３８ａと３８ｂを形成させると、集積回路内に本発明の推奨される態様のＦＥＴデバイス２が作製され、このＦＥＴデバイスは、類似設計の従来のＦＥＴデバイスよりＧＩＤＬが少ない。本発明の方法は、ｓｕｂ−ｖｔおよびドライブ（ｄｒｉｖｅｓ）のような他のデバイス特性を犠牲にすることなしに、ＧＩＤＬ電流が低下するという、従来技術より優れた利点を有していることが評価されるべきである。従って、本発明の方法を適用することにより作られた新しい電気的フロー（ｅｌｅｃｔｒｉｃａｌ ｆｌｏｗ）は、スケーリング則（ｓｃａｌｉｎｇ ｒｕｌｅｓ）によって、ディープ・サブミクロン（ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ）の幾何学的形状物で、ゲート酸化物の厚さを薄くすることが可能である。従って、本発明の方法は、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＡＳＩＣなどのような集積回路デバイスを作るための任意の二重（またはそれ以上の多重の）ポリシリコン法で利用することができる。
【００２９】
本発明は、詳細に、そしてその推奨される実施態様を引用することにより説明されたが、添付された特許請求の範囲に詳細に記載された本発明の範囲から逸脱することなしに、修正法および変法が可能であることは明らかであろう。
【図面の簡単な説明】
【図１】図１は、従来技術の常法により半導体基板上に形成された一部完成ＦＥＴ回路デバイスの横断面を例示した概略図である。
【図２】図２Ａ〜２Ｃは、本発明の一つの態様に従うゲート構造を作製する加工工程を例示している。
【図３】図３Ａ〜３Ｄは、本発明の方法に従ってＦＥＴデバイスの作製を完成する逐次段階を例示する一連の横断面を例示した概略図である。
同じ参照番号は、各態様図を通して同じ部分に対応する。
【図１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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