(57)【要約】【課題】ＳＯＩ素子の基板とドレイン間の内部キャパシタンスを回路の一部とした電子装置を提供する。【解決手段】基板がセンシング・ピンによりチップ外部に引き出される。その他の電子素子により基板とドレイン間の内部キャパシタンスを有する回路が形成される。【選択図】図４
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【特許請求の範囲】
【請求項１】
ソース（２０２）とゲート（２０５）とドレイン（２０６）とを備えた電子装置であって、
前記電子装置は基板（２０１）上に設けられ、前記電子装置と前記基板は外部ピン（４０６）を有するチップ内に設けられ、前記基板は外部ピン（４０６）に電気的に接続されるが前記ソースには電気的に接続されないことを特徴とする電子装置。
【請求項２】
前記基板と前記ソース間に接続され、前記チップ内に設けられる抵抗（５０１）をさらに備えたことを特徴とする請求項１記載の電子装置。
【請求項３】
前記抵抗は共通点において前記基板に接続され、そして前記共通点における電気的動作を監視する少なくとも一つの論理ゲート（６０１）に接続されことを特徴とする請求項２記載の電子装置。
【請求項４】
ＳＯＩ素子の内部キャパシタ（３０７）の電圧を測定する方法であって、前記素子の外部部分（４０６）を直接前記基板に接続し、前記外部部分の電気信号を測定することを特徴とする測定方法。
【請求項５】
前記チップ内のさらなる電子素子（５０１）を前記基板と前記ソ−ス間に接続する
ことを特徴とする請求項４記載の測定方法。
【請求項６】
導電基板層（２０１）と半導体層（２０２）とドレイン（２０６）とを備えた半導体装置であって、
前記電子装置はチップ上に設けられ、前記基板に接続されるが前記ソースには接続されず、前記チップの外部点まで延びるピン（４０６）を備えたことを特徴とする半導体装置。
【請求項７】
前記チップの外部点に接続される少なくとも一つの論理ゲート（６０１）をさらに備えたことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記チップ上に設けられ、前記ソースと前記基板間に接続される抵抗（５０１）をさらに備えたことを特徴とする請求項６記載の半導体装置。
【請求項９】
前記半導体装置に接続される測定装置をさらに備えたことを特徴とする請求項８記載の半導体装置。
【請求項１０】
ソース（２０４）とゲート（２０５）とドレイン（２０６）と基板（２０１）とを備えた装置内の電気的動作を測定する方法であって、
測定装置（４１０）を前記基板とアース間に接続し、
前記測定装置により前記基板上の信号変化率を測定し、
前記測定に基づき前記装置を調整することを特徴とする測定する方法。
【請求項１１】
前記調整は論理ゲート（６０１）により処理することを特徴とする請求項１０記載の測定する方法。
【請求項１２】
キャパシタを有する電子回路を形成する方法であって、
ソース（２０４）とゲート（２０５）とドレイン（２０６）とを備えたＳＯＩ素子を形成し、
前記基板と、前記ソース（２０４）、前記ドレイン（２０６）又は前記ゲート（２０５）間の容量値を計算し、
前記ＳＯＩ素子の外部素子を構成する回路に必要なキャパシタ値を計算し、
前記基板と、前記ソース（２０４）、前記ドレイン（２０６）又は前記ゲート（２０５）間の前記キャパシタが前記必要なキャパシタ又は該キャパシタの一部となるように複数の電子素子を含む回路を接続することを特徴とする電子回路形成方法。
【請求項１３】
前記ＳＯＩ素子上に抵抗（５０１）を形成することを特徴とする請求項１２記載の電子回路形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、エレクトロニクスに関し、特にシリコン・オン・インシュレータ（ＳＯＩ）素子また同様な素子内のパラメータを測定する改良された方法に関する。
【０００２】
【従来の技術】
図１は従来の、他の素子と共に半ブリッジ回路を形成する二つの半導体装置１０２，１０３の構成を示す。これらの半導体装置はＭＯＳ、ＳＯＩ又は他のタイプの装置である。これらの半導体装置は図２に示すように公知の方法により基板２０１上に各種の層が形成されて構成される。半導体装置１０２，１０３は通常一つのチップ上に形成され、境界線１２５がチップの外部境界を示す。
【０００３】
図１に示すように、半ブリッジ回路出力を測定する一つの標準的な方法では外部キャパシタ１０５，１０６を用いる。通常、ＳＯＩ素子１０２，１０３が上部に形成されているチップ外部にセンシング・リード１０７が接続される。標準装置を用いてセンシング・リードを測定することができる。その他の外部素子であるインダクタ１０８，キャパシタ１０９，１１５そして抵抗１１０が標準的な共振出力回路を形成する。
【０００４】
動作としては、高電圧キャパシタ１０５からＡＣ信号がセンシング・リード１０７に伝送され、この信号はさらに測定装置に伝送されて、外部機器からＳＯＩ素子の動作が監視される。
【０００５】
【発明が解決しようとする課題】
このような構成は基本的には満足いくものであるが外部素子によりコストが上がり信頼性が低下する。外部からの監視は多くの回路構成に必要である。例えば、あるスイッチング回路ではソフトスイッチング領域と呼ばれる動作が望ましい。これを達成する唯一の方法は装置の動作を監視し、そしてハードスイッチング領域に達したら補正を施すことである。
【０００６】
このような事情から、多くの追加素子を必要としない測定装置が必要である。そのような測定装置の製造コストを下げることも必要である。さらに、外部キャパシタが不要になることも必要である。
【０００７】
【課題を解決するための手段】
この発明では、上記のような問題を解決するために、追加コストや従来必要な回路構成無しに、センシングに必要なキャパシタを組み込む技術に関する。詳細には、装置の基板から外部ピンにセンシング・リードを延ばす。基板とドレイン間の残留内部キャパシタンスをセンシング・キャパシタンスとして用いる。この残留内部キャパシタンスは通常は不要な寄生キャパシタンスである。発明の実施形態では、この内部センシング・キャパシタンスにより、論理ゲートを制御し、外部装置を制御し、又は装置をソフトスイッチング領域に保つ。変形例としては、基板と装置の他の素子（例えばゲートやソース）間の内部キャパシタンスをも用いる。
【０００８】
【発明の実施の形態】
図２に基板層２０１と埋め込み酸化膜２０２を備えた典型的なＳＯＩ素子を示す。それ以外の層はこのような装置を形成する標準的な方法で形成されるものである。この素子はソ−ス２０４，ゲート２０５そしてドレイン２０６を備える。このような素子はどこでも手に入るものであり、特殊な素子はこの発明には必要としない。
【０００９】
図３に示すように、基板層２０１は通常ソース層に直接接続される。このような接続は図３に示すように半導体チップ内で行われる。点線３０９が装置の外部境界を示す。多くの場合、ソ−ス，ゲート、ドレインの３端子とドレインに接続される小さなタブが一つのパッケージに含まれる。
【００１０】
図３で基板２０１とドレイン２０６間のキャパシタ３０７として示される内部キャパシタの効果は図１に示す外部キャパシタ１０５，１０６にはない。このキャパシタンスはこのような装置の製造において装置サイズやその他のパラメータにより物理的に当然生じるものである。この内部キャパシタ３０７は当業者であれば簡単に計算できるものでありその形成についてはさらなるコストを必要としない。キャパシタ３０７の値はドレインサイズ、図２の基板２０１の面積そして埋め込み酸化膜２０２の面積に依存する。
【００１１】
さらに図２を参照すると、ドレイン２０６と基板２０１間で埋め込み酸化膜２０２が絶縁物となるためキャパシタンスが形成される。ドレイン２０６と基板２０１がキャパシタの両極板となる。従って、通常の平行板キャパシタのキャパシタンス計算式が用いられる。
【００１２】
ここでは、基板２０１と埋め込み酸化膜２０２上の他の素子との間に内部キャパシタが存在する。ドレインの面積は通常大きく、ソフト・スイッチング領域内での動作を確実にするため測定回路内で必要な大きな値のキャパシタを形成するのでドレインと基板によるキャパシタンスを用いた。ここでは一例としてドレイン／基板キャパシタンスを開示したが、この発明ではそれに限らず、基板とゲートによるキャパシタンスや基板とソースによるキャパシタンスでも測定素子としては有用である。
【００１３】
図４に示すように、この発明ではソースと基板は内部では接続されない。ここでは、別のピンが基板外部に引き出されて測定に用いられる。一つの例としては、小さなタブを装置パッケージの外側に設ける。時としてヒートシンクとして用いられ、よくドレインに接続される標準Ｔ０ー２２０のような部品外部上のタブがドレインではなく基板に接続される。これにより、従来の装置パッケージをそのまま使うことができる。
【００１４】
図４に示すように、センス・ピン４０６が装置外部から測定装置に接続される。測定装置４１０はセンス４０６と共通アースに接続される。キャパシタ３０７は変化する信号は通すがＤＣは抑圧する。図４の基板センス４０６はドレイン電圧から派生した信号を示す。
【００１５】
ドレイン／基板キャパシタンス３０７はセンシング機構として用いられる。詳細には、
キャパシタ３０７の出力電流がドレイン２０６の時間に対する電圧変化を示す。この内部キャパシタにより必要な信号が生成されるので外部キャパシタ１０５が不要となる。
【００１６】
図５に示すこの発明の実施形態では抵抗５０１が内部キャパシタンス３０７に直列に接続されている。従来の抵抗形成方法によりこの抵抗をＳＯＩ素子と共にチップ上に形成することができる。センシング・ピン５１１がチップ外部に設けられて、キャパシタ３０７と内部抵抗５０１間の分圧を引き出す。従って、図５に示す実施形態では内部キャパシタ３０７は分圧回路の一部として用いられる。
【００１７】
図６にこの発明のさらなる実施形態を示す。ここでは、内部キャパシタ３０７が上記の内部抵抗５０１と直列に設けられる。測定点に論理回路６０１が設けられ、ピン６０２の出力を制御する。キャパシタ３０７両端の電圧変化率に比例した信号が論理回路に与えられる。例えば、早すぎる電圧変化を抑制するために論理回路によりこのゲートを制御してもよい。論理回路６０１は一つ以上の論理ゲートを含み、チップ上又は外部で動作する。
【００１８】
上記実施形態では内部キャパシタンスはドレインと基板により形成されるが、基板とゲート又は基板とソースにより形成してもよい。図４のピン４０６を介して基板が装置外部に引き出されることからこれら小容量のキャパシタンスが実現される。
【００１９】
以上、この発明の好ましい実施形態について説明したが、この発明はそれら実施形態に限定されるものではない。これらの装置内部、外部の回路構成はそれら実施形態に限定されるものではない。基板２０１をチップ外部に引き出すセンス・ピン４０６又は５１１は各種異なるキャパシタ、抵抗、その他の電子素子接続することができる。測定パラメータに基づく装置の動作を制御する回路は開示した実施形態以外のものでもよく、センス・ピンは当業者により別の応用がなされてもよい。上記開示はすべて特許請求の範囲に含まれるものである。
【図面の簡単な説明】
【図１】従来のＳＯＩ素子と複数の外部キャパシタを備えた構成を示す図である。
【図２】ＳＯＩ素子の物理的構造を示す側面図である。
【図３】従来のソースとドレインを接続する構成を示す図である。
【図４】この発明に係る装置の実施形態の一つを示す図である。
【図５】この発明に係る装置のさらなる実施形態を示す図である。
【図６】この発明に係る少なくとも一つの論理ゲートを備えた実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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