(57)【要約】外部システムとデータ交換するために、通信システムは、共通のバス線と接続される１つ以上のシリアルインターフェース（ＩＦ１、ＩＦ２、ＩＦ３）と、さらに、この共通のバス線と接続される第１のプロセッサ（１）とを備える。データ交換は、この共通のバス線と接続され、第１のプロセッサ（１）と共に同一のチップ（１０）上に配置される第２のプロセッサ（２）によって実質的にレギュレートされる。第２のプロセッサ（２）は、転送および／または受信するために提供されるシリアルインターフェース（ＩＦ１、ＩＦ２、ＩＦ３）とデータ交換するように構成される。【選択図】図１
2004513457.tif 000002
【特許請求の範囲】
【請求項１】
データを交換する通信システムであって、
共通のバス線と接続される１つ以上のシリアルインターフェース（ＩＦ１、ＩＦ２、ＩＦ３）と、
該共通のバス線と接続される第１のプロセッサ（１）と、
を備えており、
第２のプロセッサ（２）が、該共通のバス線と接続され、該第１のプロセッサ（１）と共に同一のチップ（１０）上に配置されることを特徴とする、通信システム。
【請求項２】
前記第２のプロセッサ（２）は、転送および／または受信するために提供されるシリアルインターフェース（ＩＦ１、ＩＦ２、ＩＦ３）とデータ交換するように構成されることを特徴とする、請求項１に記載の通信システム。
【請求項３】
前記第２のプロセッサ（２）は、割り込み信号を転送するために用いられ得るそれぞれのデータ線によって、前記シリアルインターフェース（ＩＦ１、ＩＦ２、ＩＦ３）と接続されることを特徴とする、請求項２に記載の通信システム。
【請求項４】
前記第２のプロセッサ（２）は、前記チップ（１０）上に配置されるメモリ（２ａ）と接続されることを特徴とする、請求項１〜３のいずれかに記載の通信システム。
【発明の詳細な説明】
【０００１】
本発明は、請求項１の前提部による、データを交換する通信システムに関する。
【０００２】
データを一つのチップから別のチップに転送するために、費用上の理由で、接続されるべきチップ上で可能な限り少ないピンが必要とされるため、通常、シリアルインターフェースを有する通信システムが好まれる。転送は、適切なハードウェハ素子によって、ソフトウェアによって制御される手順によって、またはこれら両方の組み合わせによって手配および管理され得る。データレートが高い場合、生じるタスクをハードウェアとソフトウェアとの間で適切に分割することを可能にするインプリメンテーションを見出すことが重要である。
【０００３】
ソフトウェアによって制御される、タスクを解決する方法は、これらのタスクが、変化する要求に容易かつ柔軟に適合され得るという利点を有する。適合が必要とされる理由は、例えば、さらに必要とされる特性、遠隔地局からの不正確な応答、または自局からの不正確な応答であり得る。ソフトウェアベースの解決方法は、通常、さらなるチップ領域を必要せず、せいぜい、メモリに対する要求が益々増大する程度であるが、これは、通常、さらに必要とされる領域が、ハードウェアベースの解決方法よりも少ない。ソフトウェアを用いてなされるほど、ハードウェアの複雑性は低下する。従って、ハードウェアは、益々小さくなり、故障を起こしにくい（ハードウェアにおける故障は、多くの場合、もはや修正され得ない）。
【０００４】
ソフトウェアを用いてタスクを解決方法の不利な点は、このタスクによって、ソフトウェアを用いるＣＰＵに負担がかかり、従って、ＣＰＵ電力の非常にわずかな部分が別のタスクのために利用可能なことである。特に、インターフェースを介して高いデータレートが伝送される場合、および、当然、複数のインターフェースが動作される必要がある場合、これは、ＣＰＵの電力を許容し得ない程度に低減し、ＣＰＵの性能に対して過大な要求さえし得る。
【０００５】
従来技術において、以下の２つの解決方法がこれまでに存在する。２つの解決方法の共通の特徴は、シリアルデータストリームがハードウェアによってのみ管理されるということである。この場合、コンフィギュレーションレジスタを用いて、シリアルデータストリームの種々の詳細がソフトウェアによって規定されることが多くの場合に可能である。このような規定は、伝送が開始される前に行われることを必要とする。シリアルデータストリームは、１つ以上のバイトを範囲に含む。
【０００６】
第１の解決方法において、所望の数のバイトが達成されるとすぐに、割り込みによってＣＰＵに通知される。ＣＰＵは、その後、データを取り出し（ｆｅｔｃｈ）、これらのデータをさらに処理することを必要とする。多くのハードウェアインプリメンテーションは、データがバイトと組合される前に、単純なデータ処理をさらに行う（例えば、始動ビットおよび停止ビットの除去、パリティビットの評価）。ＣＰＵは、例えば、これらのデータを、ディスプレイが接続されている別のインターフェースに利用可能にするといった、データを本来定められた用途に送信するというタスクを有する。
【０００７】
この方法の一つの変形は、いわゆる「ダイレクトメモリアクセス」（ＤＭＡ）ブロックを用いることである。ＤＭＡは、オンチップメモリからインターフェースへ、またはインターフェースからオンチップメモリにデータを自律的に（すなわち、ＣＰＵの関与なしに）転送する。これは、上述の割り込みによって引き起こされる。このやり方の目的は、最初に、オンチップメモリ内に比較的大きいデータ量が集められることによって、ＣＰＵへの割り込みの数を低減することである。それでもなお、ＣＰＵは、データを本来定められた用途に送信するというタスクを有する。
【０００８】
第２の解決方法は、新しいオンチップシステムによって可能になる。このオンチップシステムは、シリアルインターフェースがデータ転送を自律的に行うことを可能にする。これは、データストリームの完全な処理を、ハードウェアを用いて行うことが可能であり、すなわち、シリアル化だけでなく、データの本来定められた用途の識別および対応するデータ転送の実行も可能であることを意味する。この解決案の不利な点は、上述のように、柔軟性の欠如、困難な故障の除去、およびさらなる領域の必要性である。別の不利な点は、メモリおよび他のオンチップペリフェラルへの直接的なアクセスが行われることであり、この直接的アクセスは、外部から直接的に行われ、ＣＰＵによって直接的に行われるのではない。
【０００９】
ＥＰ０　４２２　７７６号は、マイクロプロセッサ、メモリ、ＤＭＡユニットおよびシリアルインターフェース（シリアル通信制御（Ｓｅｒｉａｌ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｃｏｎｔｒｏｌ）ＳＣＣを含むシリアルデータ交換用の通信システムを記載する。この機能ブロックは、データバスによって互いと接続される。この文書は、データがインターフェースによって受信される方法、その後、データパケットのアドレス情報およびメッセージコンテンツが、ＤＭＡユニットの制御の下に、データバスを介してメモリ内の規定されたメモリロケーションに書き込まれる方法を記載する。この段階において、インターフェースは、任意の制御信号をマイクロプロセッサまたはＤＭＡユニットに送達しない。ＤＭＡユニットは、手順全体の任意の制御、従って通常の手順からのずれに対して反応する機会を有せずに、インターフェースからメモリへのデータパケットの転送を制御する。データパケットの最後においてのみ、ＤＭＡユニットは、インターフェースが線を介してリクエストを記録するとすぐに、データバスを介して制御をリクエストするためにマイクロプロセッサにＨＯＬＤ信号を送達する。この通信システムは、インターフェースからマイクロプロセッサへの制御線を有していないので、シリアルインターフェースは、従来の割り込みモードで動作し得ない。これは、データ交換が、常に、ＤＭＡユニットがメモリへの転送を制御するＤＭＡモードにて行われなければならないということを意味する。さらに、インターフェースからの制御信号なしでは、データ交換は、正確に制御され得ない。これは、特に、正しい手順と異なる場合、補正するための処置のために著しいソフトウェアの複雑性が必要とされることを意味する。
【００１０】
これに対して、ＤＥ１９７　３３　５２７　Ａ１号は、ＤＭＡユニットが不活性状態にて、制御線上のインターフェース制御信号をマイクロプロセッサに転送するために割り込みモードを識別し、活性状態にて、インターフェース制御信号から、少なくとも１つのＤＭＡ制御信号を形成するため、および制御線上の、この形成されたＤＭＡ制御信号をマイクロプロセッサに送達するために、ＤＭＡモードを識別する通信システムを記載する。割り込みモードおよびＤＭＡモードの両方でデータ交換するためにシリアルインターフェースを用いることができるように、インターフェースを制御するマイクロプロセッサと接続する制御線は、ＤＭＡユニットによって接続される（ｃｏｎｎｅｃｔｅｄ　ｔｈｒｏｕｇｈ）。インターフェースが、大容量のデータを転送するために用いられるべき場合、通信システムはこれを識別し、例えば、マイクロプロセッサによってソフトウェアを制御して、ＤＭＡユニットを活性化し得る。ＤＭＡユニットは、その後、制御線と接続され、インターフェース制御信号を変更する。割り込みモードで直接的に転送される制御信号は翻訳され、ＤＭＡ制御信号に割り当てられ、その後、その代わりにマイクロプロセッサに送達される。この解決案の場合、特に、比較的大きい容量のデータが転送される場合、マイクロプロセッサには、過大なタスクが課せられる。
【００１１】
従って、本発明の目的は、効率的および柔軟なデータ交換およびマイクロプロセッサへの軽い負担が同時に保証される、データを外部システムと交換するための通信システムを提示することである。
【００１２】
この目的は、請求項１の特徴部の特徴を用いて達成される。好適な実施形態は、従属請求項に記載される。
【００１３】
従って、外部システム（例えば、外部チップ）とデータ交換するために、本発明による通信システムは、第１のプロセッサおよび１つ以上のシリアルインターフェースを備え、この第１のプロセッサおよびシリアルインターフェースは、共通のバス線と接続される。データ交換は、実質的に、第２のプロセッサによって手配および管理される。第２のプロセッサは、同様に、共通のバス線と接続され、同一のチップ上で第１のプロセッサと共に配置される。
【００１４】
従って、本発明の基本的な考え方は、第１のプロセッサと並んで、第２のプロセッサが同一のチップ上に提供され、実質的に、シリアルインターフェースから、およびシリアルインターフェースへのデータ転送を実行するタスク、この場合、特に、割り込みタスクを管理および処理するタスクが割り当てられるということである。両方のプロセッサは、ＣＰＵ（中央処理ユニット）の態様で設計され得る。この場合、第２のＣＰＵには、第１のＣＰＵよりも単純な設計を選択することが可能であるが、この設計を選択する必要はなく、従って、この第２のＣＰＵにはわずかなチップ領域しか必要とされない。さらに、この第２のＣＰＵの場合、コンテクストの迅速な変更、従って、このようなタスクのために最適化されていないＣＰＵの場合よりも、割り込みタスクの処理に関する時間の周期が短いことが重要視される。
【００１５】
従来技術（上述のように）に基づく第１解決方法におけるように、シリアルデータストリームを１つ以上のバイトと組み合わせるハードウェアが用いられる。さらに、データストリームがバイトと組み合される前に、単純な処理（通信ビットを除去する等）が可能である。しかしながら、ここで、割り込みが、第１のＣＰＵにではなく、むしろ、第２のＣＰＵに信号で伝えられる。この第２のＣＰＵは、その後、インターフェースからのデータを自律的に評価し、希望に応じてデータを転送する。
【００１６】
この解決案の利点は、第１のＣＰＵにさらに負担がかかることなく、ソフトウェアの柔軟性が保持（シリアルインターフェースのさらなる拡張、あるいは他方の端または一方の端における故障のために）されることである。今日の通常の複合オンチップシステムの多くにおける多数の割り込みと比較して、第２のＣＰＵおよびそのメモリによって占められる領域は、それほど大きくなく、上述の、従来の第２の解決方法が、比較的大きい数の割り込みソースにインプリメントされる場合よりも、確実に小さい。
【００１７】
別の利点は、２つのインテリジェントオンチップＣＰＵ間の制御態様が比較的単純なことであり、例えば、内部ＣＰＵと外部ＣＰＵとの間のように、インテリジェントオンチップＣＰＵは、そのオンチップリソースにアクセスし得る。本発明の場合、従って第１のＣＰＵがオンチップリソースにアクセスされ得るとき、および第２のＣＰＵがオンチップリソースにアクセスし得るときの適切なレギュレーションを見出すことが必要なだけである。
【００１８】
上述のように、ハードウェア解決案の利点およびソフトウェア解決案の利点は、第２のＣＰＵを導入することによって組み合わされる。この第２のＣＰＵは、オンチップシステム全体にわたって完全に制御し、従って、第１のＣＰＵへの負荷を、自律的に、可能な限り最善に緩和し得る。
【００１９】
本発明は、以下において、単一の例示の実施形態を用いて、通信システムのブロック図を示す図面の図と関連付けて、より詳細に説明される。
【００２０】
図面の図１は、共通のチップ１０上に配置される、３つのシリアルインターフェース（ＩＦ１、ＩＦ２およびＩＦ３）、第１のＣＰＵ１（ＣＰＵ１）および第２のＣＰＵ２（ＣＰＵ２）を備える単純なシステムを示す。ＣＰＵ１およびＣＰＵ２の両方は、オンチップバスを駆動し得（すなわち、アドレスおよび制御信号）、従って、システム全体にわたって完全に制御する。
【００２１】
シリアルインターフェースＩＦ１、ＩＦ２およびＩＦ３から第２のＣＰＵ２へルーティングされる割り込み線は、簡略化するために省略される。第２のＣＰＵは、好適には、チップ１０上に配置される外部メモリ２ａと接続される。同様に、第１のＣＰＵ１は、それ自体公知の方法で外部メモリ１ａと接続される。
【図面の簡単な説明】
【図１】
図１は、本発明の通信システムのブロック図を示す。
【国際公開パンフレット】
2004513457.tif 000003
2004513457.tif 000004
2004513457.tif 000005
2004513457.tif 000006
2004513457.tif 000007
2004513457.tif 000008
2004513457.tif 000009
2004513457.tif 000010
2004513457.tif 000011
2004513457.tif 000012
2004513457.tif 000013
【国際調査報告】
2004513457.tif 000014
2004513457.tif 000015
2004513457.tif 000016
2004513457.tif 000017
2004513457.tif 000018
2004513457.tif 000019