(57)【要約】シリコン基板は１又はそれ以上のレジスト層で被覆される。１番目と２番目の回路パターンが、互いにクロスするように連続して露光される。パターンが形成されたレジスト層は、それらのパターンが交差する部分に穴（基板に届くような穴）を開口させるために現像される。これらの穴は、固体量子コンピュータのため、単リンイオンを基板に注入するのに好適なマスクを与える。レジスト層のさらなる現像は、ナノ電子回路の付着のためのマスクを形成し、その結果、単電子トランジスタはリンイオンに対して位置調整されることとなる。
2004507117.tif 000002
【特許請求の範囲】
【請求項１】
１又はそれ以上の層のレジストで半導体基板を被覆する工程と、
その１又はそれ以上の層のレジストの中に最初の回路パターンを露光する工程と、
先に露光したパターンに交差させるように、そのレジスト層の中に２番目の回路パターンを露光する工程と、
前記パターンが交差する部分にのみ、それらレジスト層を貫通して半導体基板に到達する穴を開けるためにそのレジスト層を現像する工程と、
を備えたナノ電子回路の製造方法。
【請求項２】
最初の回路パターンの露光工程に引き続いて、そのパターンの現像を実施する、
ことを特徴とする請求項１に記載のナノ電子回路の製造方法。
【請求項３】
最初のパターンの露光工程に引き続いて、１又はそれ以上の付加的レジスト層で被覆する、
ことを特徴とする請求項１に記載のナノ電子回路の製造方法。
【請求項４】
各穴にイオンを注入する工程を含む、
ことを特徴とする請求項１乃至３のいずれか１項に記載のナノ電子回路の製造方法。
【請求項５】
半導体基板表面であって前記穴の周りにさらなるエリアを開口させるように、パターンが形成されたレジスト層をさらに現像する工程、
を備えた請求項１乃至３のいずれか１項に記載のナノ電子回路の製造方法。
【請求項６】
半導体基板表面であって、注入されたイオンと関連する位置にアクティブデバイス及び導電性コントロールゲートを形成するために、残存しているレジスト層を通り抜けるように異なる角度（蒸着角度にて決定される角度）にて金属を蒸着する工程、
を備えた請求項１乃至５のいずれか１項に記載のナノ電子回路の製造方法。
【請求項７】
一の回路パターンがアクティブデバイスや導電性コントロールゲートの形状を規定し、他の回路パターンが、イオン注入のために穴を開ける位置を規定する、
ことを特徴とする請求項１乃至６のいずれか１項に記載のナノ電子回路の製造方法。
【請求項８】
両方の回路パターンが同じ解像度と精度で書かれる、
請求項１乃至７のいずれか１項に記載のナノ電子回路の製造方法。
【請求項９】
アクティブデバイスと導電性ゲートのためのパターンが一連の平行な直線であり、他のパターンがその直線を横切る直線である、
請求項７、又は請求項７及び８に記載のナノ電子回路の製造方法。
【請求項１０】
１又はそれ以上のイオンが各穴を通って注入される多層レジストと、その注入されたイオンの上方に配置されるアクティブデバイス及びコントロールゲートを形成するために用いられるマルチアングル金属形成法とを利用する、
固体量子コンピュータコントロール及びリードアウトに好適な、請求項６記載のナノ電子回路の製造方法。
【請求項１１】
３層レジスト、及びダブルアングル又はトリプルアングル金属形成法が使用される、
固体量子コンピュータコントロール及びリードアウトに好適な、請求項６又は１０記載のナノ電子回路の製造方法。
【請求項１２】
１番目のレジストで半導体基板を被覆する工程と、
その１番目のレジストに、イオンの配置位置のための最初のパターンを書き込む工程と、
その最初のパターンを現像する工程と、
１番目のレジストとは異なる現像工程が共に用いられる、２番目のレジスト、及び該２番目のレジストよりも低い感度の３番目のレジストで被覆する工程と、
最初のパターンと交差するように、それらのレジスト層の中にメタル回路のための２番目のパターンを書き込む工程と、
その２番目のパターンを部分的に現像し、２番目のパターンが形成された部分にのみ、２番目及び３番目のレジストに溝が形成され、最初及び２番目のパターンが交差する部分にのみシリコン基板に到達する穴が開けられる工程と、
を備えた請求項１０又は１１に記載のナノ電子回路の製造方法。
【請求項１３】
各穴に単イオンを注入する工程、
を備えた請求項１２に記載のナノ電子回路の製造方法。
【請求項１４】
３番目のレジストの下の穴部分を形成するために、２番目のパターンを完全に現像する工程、
を備えた請求項１３に記載のナノ電子回路の製造方法。
【請求項１５】
前記穴の中に横たわる１番目のレジストの残りを取り除く工程、
を備えた請求項１４に記載のナノ電子回路の製造方法。
【請求項１６】
前記レジスト層を通って第１の角度で金属を蒸着させる工程、
を備えた請求項１５に記載のナノ電子回路の製造方法。
【請求項１７】
前記第１の金属層の表面を酸化させる工程、
を備えた請求項１６に記載のナノ電子回路の製造方法。
【請求項１８】
前記レジスト層を通って第２の角度で金属を蒸着させる工程、
を備えた請求項１７に記載のナノ電子回路の製造方法。
【請求項１９】
前記レジスト層を通って第３の角度で金属を蒸着させる工程、
を備えた請求項１８に記載のナノ電子回路の製造方法。
【請求項２０】
装置完成のため溶剤で全てのレジスト層を取り除く工程、
を備えた請求項１９に記載のナノ電子回路の製造方法。
【請求項２１】
必要に応じて前記表面を皮膜で保護したり、グラスベイト（ｇｌａｓｓｉｖａｔｅ）処理したりする工程を備えた、
請求項２０に記載のナノ電子回路の製造方法。
【請求項２２】
ドーパントを活性化しイオンビームダメージを除去するために、そのサンプルをアニールする工程、
を備えた請求項２１に記載のナノ電子回路の製造方法。
【請求項２３】
請求項１乃至２２に記載の方法により製造されたナノ電子回路。
【発明の詳細な説明】
【０００１】
［技術分野］
本発明は、ナノ電子回路の製造、特に、固体量子コンピュータコントロール及びリードアウトに好適なナノ電子回路の製造方法に関する。さらには、その方法を用いて製造される回路に関する。
【０００２】
［背景技術］
固体量子コンピュータ（ＳＳＱＣ）を製造するために提案された１つの構成は、量子ビット（ｑｕｂｉｔ）を与えるために、シリコンマトリクスに埋め込まれたリン３１（３１Ｐ）原子の配列を有している。このデザイン１，２においては、キュービット情報は、低い温度で大変長いスピン緩和時間を持つリン原子の原子核スピンに符号化される。キュービットの間の相互作用は、ゲート電極を使って都合よくコントロールされる、リン原子のドナー電子によって仲介される。代わりに、キュービット情報は電子スピン３に簡単に符号化できるけれども、その場合、電子スピン緩和時間が原子核スピン緩和時間よりもかなり短くなるので、量子コンピュータはデコヒーレンスエラー（ｄｅｃｏｈｅｒｅｎｃｅ　ｅｒｒｏｒｓ）の影響をより受けやすくなる。
原子核スピン及び電子スピン量子コンピュータデザインの両方におけるキュービットリードアウトは、単電子のスピン状態を決定する能力を必要とする。Ｋａｎｅ１，４により提唱された方法は、一対のリン原子の近くの単一電子トランジスタ（ＳＥＴ）デバイスを使う。該ＳＥＴは、パウリの排他律の現象を使い、２つの電子のスピン状態を決定する。それゆえ、ＳＳＱＣのためのナノ電子回路にとても必要なことは、（ｓｉｎｇｌｅ　ｃｈａｒｇｅ　ｄｉｓｐｌａｃｅｍｅｎｔを感知し、キュービット・リードアウトを形成するために使用される）ＳＥＴデバイス１の近くへの（キュービットの原子核または電子スピンを操作するために使用される）導電性コントロールゲートの統合（ｉｎｔｅｇｒａｔｉｏｎ）である。ＳＥＴデバイスは、ダブル・アングル・メタル蒸着技術５，６を使ったアルミニウム／酸化アルミニウム（Ａｌ／Ａｌ２Ｏ３）から都合よく作製されることができる。そのコントロールゲート及びＳＥＴは、下にある３１Ｐドナー（ＳＳＱＣのキュービットを構成するもの）に対して位置調整されなければならない。
【０００３】
２つの位置の間の動きをチャージするためのＳＥＴの感度は、関心のある領域の両側の、（２つのデバイスの）出力を関連付ける２つのＳＥＴを使うことにより増加させることができる。このアプローチは、最初は、１９９７年に、Ａｍｌａｎｉ等７による量子ドット・セルラー・オートマトンの研究にてなされた。
【０００４】
［発明の概略］
この発明は、ナノ電子回路を製造する方法についてのものであり、次の工程を含む。
【０００５】
・　半導体基板を１層又はそれ以上のレジストで被覆すること
・　そのレジスト層に回路パターンを露光し（書き込み）、もし必要なら、引き続いて、このパターンを現像すること
・　もし必要なら、この基板を１層又はそれ以上の付加的レジスト層にて被覆すること
・　前に露光されたパターンと交差するように、レジスト層に２番目の回路パターンを露光する（書き込む）こと。
・　それらのパターンが互いに交差する部分にのみ、半導体基板にまで届く穴を開けるために、そのパターン化されたレジスト層を現像すること
・　各穴にイオンを注入すること
【０００６】
・　半導体基板表面の、その穴の周りにさらなるエリアを開口させるように（穴を広げるように）、レジストをさらに現像すること
・　半導体表面（注入されたイオンと関連した位置）にアクティブデバイスやコントロールゲートを形成するために、残存しているレジスト層を通り抜けるようにして異なる角度（蒸着角度によって決定されるところの角度）で金属を蒸着させること
【０００７】
一方の回路パターンは、アクティブデバイスや導電性コントロールゲートの形状を規定し、他の回路パターンは、イオン注入のために穴を開ける位置を規定する。両回路パターンは、その精度で整合させることができないかも知れないが、同じ解像度や精度で書き込むことができる。この場合、それらの回路パターンそれ自体が、この不正確さの不利を改善するように設計されるかも知れない。特に、アクティブデバイスやコントロールゲートのためのパターンが一連の平行な直線であり、他のパターンがその直線を横切る直線とされるかも知れない。この場合、一方のパターンは、アクティブデバイスや導電性ゲートを横切る直線に（その直線が正確な位置に配置されていなくても）イオンが注入されることを保証する。
固体量子コンピュータコントロール及びリードアウトに適したナノ電子回路の製造方法は、
・　各穴に１又はそれ以上のイオンが注入される、３（又はそれ以上）層のレジストと、
・　ＳＥＴのようなアクティブデバイスや、注入されたイオンに十分な精度で一致された“Ａ”及び“Ｊ”ゲートのようなコントロールゲートを形成するためのダブル（又はトリプル）アングルメタル付着と、
を利用する。最近提唱された原子核スピン及び電子スピン量子コンピュータでは各穴に１つのイオンのみが注入されることが認識されている。
【０００８】
そのような製法の一例は、次のような工程を含む。
・　１番目のレジスト（レジスト１）で半導体基板を被覆すること
・　レジスト１に、イオンの配置位置のための最初のパターン（パターンＡ）を書き込むこと
・　その最初のパターン（パターンＡ）を現像すること
・　２番目のレジスト（レジスト２）、及び該レジスト２よりも低い感度の３番目のレジスト（レジスト３）で被覆すること。レジスト２及びレジスト３の両方は、レジスト１と異なる現像液（又は現像工程）を用いる。
・　（２番目のパターンが）最初のパターンと交差するように、レジスト層の中にメタル回路のための２番目のパターン（パターンＢ）を書き込むこと
・　その２番目のパターン（パターンＢ）を部分的に現像すること。その結果、パターンＢが形成された部分にのみレジスト２及び３に溝が形成され、パターンＡ及びＢが交差する部分にのみシリコン基板に到達する穴が開けられる。
・　各穴に単イオンを注入すること
・　レジスト３の下の穴部分を形成するために、パターンＢを完全に現像すること
・　その穴の中に横たわるレジスト１の残りを取り除くこと
・　前記レジスト層を通って第１の角度で金属を蒸着させること
・　第１の金属層の表面を酸化させること
・　前記レジスト層を通って第２の角度で金属を蒸着させること
・　前記レジスト層を通って第３の角度で金属を蒸着させること
・　装置完成のため溶剤で全ての層を取り除き、必要に応じて、その表面を皮膜で保護したり、グラスベイト（ｇｌａｓｓｉｖａｔｅ）処理したりすること
・　ドーパントを活性化しイオンビームダメージを除去するために、そのサンプルをアニールすること
電子ビームリソグラフィ（ＥＢＬ）の場合、位置調整は、高解像度パターンの露光のために必要とされる低ビーム電流での合焦能力により制限される。したがって、５０ｎｍよりも良い位置調整を達成することは難しく、ＳＳＱＣデバイスのためには十分ではない。ここで説明したダブル露光プロセスの長所（キーアドバンテージ）は、超高精度位置調整が要求されないことである。交差される露光パターンは、コントロールゲートに対して一方向に完全に位置調整されたイオン注入のためのマスクを構成する。さらに、ＳＳＱＣのキュービットを構成するドナーイオンは、全て互いに正確に位置調整される。
【０００９】
ＳＥＴ電極とコントロールゲートとを同時に形成することの長所（キーアドバンテージ）は、全てのメタル回路を形成するための高解像度リソグラフィ露光が１つだけ必要とされる点である。もし、ＳＥＴ電極とコントロールゲートが２つの異なる工程（それぞれに異なる材料が使われたなら、そのようなケースが起こりえるかも知れない）で形成されるとすれば、ＳＥＴとコントロールゲートとの距離よりも良い精度で２つの回路パターンを位置調整する必要があるだろう。ここで述べられた技術は、全ての金属部分が１つのパターン露光で形成され、金属部分の完全な自己整合（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）を達成する。
【００１０】
この方法を使った場合、キュービットコントロールゲートとしてのＳＥＴ電極（ソース、ドレイン、島、プランジャ）は同じ材料（例えば、蒸着されたアルミニウム）から作ることができる。
【００１１】
電子ビームリソグラフィ（ＥＢＬ）、Ｘ線リソグラフィ、走査プローブリソグラフィ、又は、他の高解像度リソグラフィプロセスがパターンを書き込むのに使われるかも知れない。これらの内、最も便利で良く発達しているのはＥＢＬである。
【００１２】
アルミニウムの導電部分は、熱的蒸発法か電子ビーム蒸発によって作ることができる。
【００１３】
１９８７年に最初にＦｕｌｔｏｎとＤｏｌａｎ６により提唱されたように、ＳＥＴリードアウトデバイスの作製のため、コントロールされた薄い絶縁層を形成するために、コントロールされた量の分子酸素が、溶着の間に供給されても良い。
【００１４】
従来の製造法と違って、本アプローチは、全てのメタルゲートや相互接続を形成するために１つのＥＢＬ露光のみを要求し、制御可能なトンネルジャンクションを形成するため、正確な位置でのアルミニウムの酸化を許容する。
【００１５】
その上に設けられるレジスト３よりも電子ビーム露光に対して感度の良いレジスト２は、オーバーハングを有する断面形状を形成するために用いられる。オーバーハングしているレジストは蒸着５，６のときの「シャドウ部材（ｓｈａｄｏｗｉｎｇ　ｅｌｅｍｅｎｔ）」として作用する。
【００１６】
蒸着は異なる角度から実施される。したがって、ジャンクションはオーバーラップ部に形成される。このオーバーラップ部のサイズは、トンネルジャンクション容量やトンネル抵抗を決定し、そして、デポジションアングル６を変えることにより変化させることができる。
【００１７】
そのプロセスは、完全なマルチキュービットデバイスのため、メタル回路を３１Ｐドナーに一致させるために用いられても良い。１つのみのＥＢＬ露光やダブルアングル蒸着による２層レジストを用いる同様のプロセスは、ツインＳＥＴ　ＳＳＱＣ　リードアウト・シミュレーション・デバイスのためのメタル回路を作るために用いられることができる。
【００１８】
［発明のベストモード］
（ｉ）ＳＥＴとコントロールゲート　の位置調整
ＳＳＱＣ用のナノ電子回路においては、（キュービットの原子核または電子スピンを操作するために使用される）導電性コントロールゲートを、（ｓｉｎｇｌｅ　ｃｈａｒｇｅ　ｄｉｓｐｌａｃｅｍｅｎｔを感知し、キュービット・リードアウトを形成するために使用される）ＳＥＴデバイスの近くに統合することが都合が良い。それらのコントロールゲート及びＳＥＴも、また、下にある３１Ｐドナー（ＳＳＱＣのキュービットを構成するもの）に対して位置調整されなければならない。我々は、ＳＥＴとコントロールゲートとの位置調整を、特異な例であるツインＳＥＴシミュレーションデバイスの製造に使用することを最初に考えた。この方法をコントロールゲートとドナーの位置調整に適用するため、セクション（ｉｉ）で、我々は、ｆｕｌｌｙ−ｃｏｎｆｉｇｕｒｅｄ　ｆｅｗ−ｑｕｂｉｔ　ＳＳＱＣデバイスをデザインすることに拡張した。
種々のタイプのＳＥＴ構造が実施されてきたが、ＳＥＴコントロールゲートを構成するために最も都合の良い構成は、ＥＢＬやダブルアングルシャドウ蒸着５，６によって作製されたＡｌ／Ａｌ２Ｏ３構造である。その理由は、導電部分（両タイプの導電部分）を同じ工程で形成することができ、キュービットコントロールゲートとしてのＳＥＴ電極（ソース、ドレイン、島、プランジャ）を同一材料、特に蒸着されたアルミニウムで形成することができるからである。ＳＳＱＣにおけるゲートとゲートとの間の距離（原子核スピンキュービット１のためには約２０ｎｍで、電子スピンキュービット３のためには約２００ｎｍである）が紫外光（ＵＶ）リソグラフィの分解能限界よりもかなり下方にあるので、電子ビームリソグラフィ（ＥＢＬ）や極端紫外光（ＥＵＶ）リソグラフィやＸ線リソグラフィや走査プローブリソグラフィのような高解像度リソグラフィプロセスを使うことが必要である。これらの内、最も便利で良く発達しているのはＥＢＬである。
【００１９】
アルミニウム導電部分は、アルミ金属の熱的蒸発法か電子ビーム蒸発法によって作ることができる。その回路パターンは、ＥＢＬ（又は他の技術）を使ってレジスト層の中に書き込むことができる。露光されたレジストを現像した後、残存しているレジストは蒸着金属のマスクを形成し、このようにして、そのパターンが、レジストから基板表面のアルミニウム回路に置き換えられる。
【００２０】
もし、アルミニウム部分のすべてを１つの金属蒸着工程において付着させることができたら、ＳＥＴとコントロールゲートの自己整合プロセスは簡単になる。しかしながら、Ａｌ／Ａｌ２Ｏ３のＳＥＴを形成するためには、Ａｌソース及びドレイン電極から分離された金属付着部分にＡｌ島電極を形成することが絶対に必要である。これらの２つの付着工程の間に、管理できる薄さ（およそ１−１０ｎｍ）のＡｌ２Ｏ３層を形成するために、Ａｌ表面は、コントロールされた量の分子酸素（Ｏ２）に晒される。ソースと島との間、及びドレインと島との間にあるこの高絶縁Ａｌ２Ｏ３層は、量子機械トンネリングを除く電子モーションに対するバリアとして作用し、単一電子トンネリングトランジスタ（ＳＥＴ）としてのデバイスの操作のために必要である。
【００２１】
統制されたＡｌ／Ａｌ２Ｏ３／Ａｌトンネルジャンクションは、図１に示すようなダブルアングルシャドウ蒸着（として知られている方法）を用いて作製されることができる。その方法は、フォトレジスト５を使ってＤｏｌａｎにより発明され、人工的に作られたトンネルジャンクションを使用するＳＥＴデバイスの最初のデモンストレーションのために１９８７年６にＦｕｌｔｏｎやＤｏｌａｎによって使用されたものである。従来の製造法と違って、このアプローチは、デバイス全体を作製するために１つのＥＢＬ露光のみを要求する。そして、管理できるトンネルジャンクションを形成するため、Ａｌの正常位置の酸化を許容する。下方のレジスト１１が上方のレジスト１２よりも電子ビーム露光の感度が高くなるように設定された２層レジスト構造は、図１に示すように、大きいオーバーハング１３を持つレジスト断面形状を形成する。そのオーバーハングしているレジスト１３は、２つのＡｌ蒸着１４及び１５の「シャドウ部材（ｓｈａｄｏｗｉｎｇ　ｅｌｅｍｅｎｔ）」として作用する。トンネルバリアを形成するため、蒸着の間の蒸着チャンバ内にて、真空（状態）６を中断させることなしにＡｌが酸化される。
【００２２】
その蒸着１４，１５は、２つの異なる角度から実施される。したがって、実際のジャンクションはオーバーラッピング領域１６に形成される。この領域のサイズは、トンネルジャンクションキャパシタンスとトンネルレジスタンスとを決定し、デポジションアングルを変えることによって変化させることができる。
【００２３】
ＳＥＴとコントロールゲートの自己整合を成し遂げるためには、不必要な異物を形成することなしにＳＥＴ及びコントロールゲートの両方を形成するＥＬＢ露光パターンを設計することが必要である。そのようなパターンの一例が図２に示される。このパターンは、ダブルアングルシャドウ蒸着の後に、「ツインＳＥＴリードアウト・シミュレーション・デバイス」を作り出すけれども、「３１Ｐドナーを組み込んだ完全なマルチ・キュービット・デバイス」のためには、下の（ｉｉ）で述べるように、その基本概念をメタル回路に等しく適用することが必要となる。
【００２４】
図３は、ダブルアングルシャドウ蒸着の後の、ツィンＳＥＴデバイスの、完全に自己整合されたＳＥＴとコントロールゲートの配列を示す。この図において、領域３１は最初のアルミニウム蒸着で付着された金属を示し、領域３２は２番目のアルミニウム蒸着で付着された金属を示す。領域３３は、薄いＡｌ２Ｏ３層によって分離された、２つの層がオーバラップする小さな領域を示す。
【００２５】
完全に作製されたツィンＳＥＴデバイスが図４に示される。ライカ・リソグラフィ・マイクロシステムズのＥＢＬ−１００システムが、３ｎｍのスポットサイズで、図２に示されるような最初のパターンを作製するために使用された。
【００２６】
２つのＳＥＴの島４１及び４２の中心と中心との距離は７５０ｎｍである。それに対して、ナノ構造全体（プランジャからプランジャまで）は１４００ｎｍに含まれる。個々のコントロールゲートの幅は、ＳＥＴのソース電極やドレイン電極と同様、６０ｎｍである。これらのサイズのすべては、ＥＢＬスポット・フォーカスを改善したりレジストパラメータを調整することによって、１０又はそれ以上のファクターによって減少させることができる。ＥＢＬの解像度限界は、使用される電子感度レジストの解像度により設定され、ＰＭＭＡの場合は５ｎｍ８である。示されたデバイスのディメンジョンは、電子スピンキュービット３としての３１Ｐを含むデバイスのために十分である。原子核スピンキュービット１としての３１Ｐを含むデバイスのためには、レジスト解像度８の電流限界でＥＢＬを実行する必要がある。
【００２７】
次に、図４に示すデバイスの製造の詳細を概説する。
【００２８】
２層レジスト構造は、より感度の高い下方層としてＰ（ＭＭＡ−ＭＡＡ）コポライマーを使用する。その下方層は、４５０ｎｍの厚さと、ＭＭＡ中に１７．５％の組成のＭＡＡを持つ。コポリマー層の感度は、９０分間の深紫外光露光によって増加する。感度の低い上方層は、６０ｎｍ厚で平均分子量が９５０，０００のＰＭＭＡである。ＥＢＬ−１００リソグラフィツールを用いたＥＢＬ露光の後、そのレジストは、ＩＰＡ：ＭＩＢＫが２．７：１の現像液中で現像される。Ａｌは熱的蒸発システムを用い２つの異なる角度（そのパターンの正確な自己整合のために必要なオフセットにより決定された角度）から付着される。その２つのＡｌ層のいずれもが３０ｎｍの厚さをもつ。Ａｌ２Ｏ３トンネルバリアは、その２つの蒸着（蒸着工程）の間に、２００ｍＴｏｒｒの圧力のＯ２に３分間、その表面（Ａｌ表面）を晒すことにより形成される。
【００２９】
コントロールゲートとドナーの位置調整はＳＳＱＣのためにとても重要だけれども、ＳＥＴの大変高いチャージ感度のために、コントロールゲートやドナーに対するＳＥＴの位置調整を緩めることができるであろう。この場合、ゲートを付着させるためのもの（蒸着工程）から分離させた金属蒸着工程にてＳＥＴのための金属を付着させることができる。ゲートは、最初のＥＬＢ露光で単層レジスト層に形成することができ、Ａｌ／Ａｌ２Ｏ３ＳＥＴは、後のＥＢＬ露光で２層レジストに形成することができる。コントロールゲートは、ＳｉＯ２の表面バリア層を通り抜ける低い拡散度を持つ、Ａｌ以外の金属によって形成することができる。さらに、ＳＥＴは、イオン注入やアニール工程（ＳＳＱＣの操作を害するところの、イオン注入工程により生じる格子欠陥を取り除くのに効果的な、４００℃より高温のアニール温度が使用される工程）の後に形成される。Ａｌ２Ｏ３トンネルバリアの品質が４００℃以上では低下するので、ＳＥＴ形成の後に実行されるアニールはそれよりも低い温度に制限される。
（ｉｉ）コントロールゲートとドナーとの位置調整
ＳＥＴとコントロールゲートの間の位置調整に加え、ＳＳＱＣのキュービットを構成する３１Ｐドーパントを、Ａゲートの直下、又はＳＥＴの直下に位置決めすることが必要である。このため、コントロールゲートとドナーとの位置調整が必要となる。
【００３０】
ＳＳＱＣにおける３１Ｐドナーの配置には、２つの対照的な技術が考慮される。１つ目は、走査プローブリソグラフィを使って原子レベルに３１Ｐドナー配列を構成するための”ボトムアップ”デザインを利用する。２つ目は、ＳＥＴ及びコントロールゲートを形成する前か後のイオン注入を使用して、構造物中の所望の深さ（表面下、５−１００ｎｍ）に３１Ｐドナーを注入する“トップダウン”デザインを使用する。通常のキュービット配列は、適当な間隔で一連の穴が形成された、３１Ｐ＋イオンに抵抗力のあるマスクを使用することによって成し遂げられる。マスクを通過させてのイオン注入は、現行の工業的半導体プロセスである。このアイデアは、Ｖｒｉｊｅｎ等３によって電子スピンに基く２ドナーテストデバイスを作製する方法として最初に討論された。
【００３１】
注入中におけるイオン位置のランダムな拡散のため、“トップダウン”製造手順は、ｆｅｗ−ｑｕｂｉｔ構造のためにのみ実行できる。このことは、Ｖｒｉｊｅｎ等３によって討論されていて、平均１つの３１Ｐ＋イオンのみがマスクの１つの穴を通り抜けるようにイオン注入量をもし調整したなら、１つの３１Ｐイオンを正確に得ることができる確率はＰ１＝０．３６７となる。（各穴に０，１，２，３，…のイオンを入れることができるので、Ｐ１が０．５にならないことを注意する。）１つの３１ＰイオンでＮのドナーポジションを得ることのできる確率はＰＮ＝Ｐ１Ｎである。４ドナーシステム（原子核スピンキュービットやＳＥＴリードアウトを有する２キュービット・デバイスのために使用され得る）のためには、０．３６７４＝０．０１８、約５０分の１の量となる。
【００３２】
量は低いけれども、イオンの通過を適切な位置に同じ検知方法でマークできる技術を考察することが可能となり、後工程のために選ばれた、完全に形成されたデバイスが可能となる。これらは単イオンによりイオン衝撃を引き起こすｆｒａｇｍｅｎｔとして知られているので、１つの案は、注入の前にその表面に５０Ｃ分子量の単層フィルムを使用するというものである。
【００３３】
”トップダウン”（マスクを通り抜けてのイオン注入）技術により作製された３１Ｐドナー配列は、コントロールゲートの幅の半分よりも良い精度で、ＳＥＴやコントロールゲートに対して位置決めされなければならない。
【００３４】
これは、自己整合技術を使用して成し遂げることができる。該技術は、一の方向（例えば、ｘ方向）の位置調整が１つのＥＢＬパターン露光によって得られるというものである。２番目のＥＢＬパターンは、ｙ方向に位置付けするために露光される。これらのパターンは、固有のプロセスのために使用されるレジスト層の選択に依存し、順に露光される。１つのパターンの他への位置調整は、１つのＥＢＬ位置調整工程を必要とし、その工程は、キュービット・リード・アウトのために使用されるＳＥＴと３１Ｐドナーの配列の間に、Δｙｍａｘ＝１００ｎｍの最大誤差をｙ方向に生じさせる。Δｙｍａｘの正確な値は、整合（ｒｅｇｉｓｔｒａｔｉｏｎ）の精度や、ＥＢＬツールの技術によって設定される。ＳＥＴデバイスのチャージ感度が高いため、そのような誤差は容認できる。ｘ方向の位置調整は、後述する自己整合のために完璧である（すなわち、Δｘ＝０）。
【００３５】
製造工程は詳細に述べた。それらは、レジスト（３層で、電子に感度のあるレジスト）プロセス、２ステージのＥＢＬ露光、図５（ａ） に示すようなイオン注入、そして、図５（ｂ） に示すようなトリプル・アングル・シャドウ蒸着工程を含む。
テストケースＩ：４ドナー・デバイス
最初のテストケースとして、我々は、図６の４−ドナーデバイスを考察した。このデバイスは、隣接する４つの３１Ｐドナーを有し、それぞれの（ドナーの）上方には　ｃｏｎｔｒｏｌｌｉｎｇ　ｓｕｒｆａｃｅ　Ａゲートを有し、それらの間には　ｃｏｕｐｌｉｎｇ　ｓｕｒｆａｃｅ　Ｊゲートを有する。加えて、その配列の両端には（プランジャゲートを持つ）リードアウトＳＥＴを有する。そのデバイスは、また、ＳＥＴと外側のドナーとの間に、２つの付加的なゲートを有する。それらは、トリプル・アングル・シャドウ蒸着製造工程の副産物である。もし、電気的に浮かされた（ｆｌｏａｔ）なら、これらのゲートは、計算のリードアウトサイクル中に外側のドナーへＳＥＴを選択的に連結するために使用され得る。ＳＥＴの高い感度は、この場合においてリードアウトが可能となることを保証する。計算サイクルの間、リードアウトが誤ってデコヒーレンスとなったとき、ＳＥＴをドナーからシールドするため、これらのゲートは接地され得る。
【００３６】
図６に示された４ドナーデバイスは、図７（ａ） 〜（ｈ） に模式的に示された工程を使って製造することが出来る。次に、各製造ステップを順番に説明する。与えられた各工程のパラメータは代表的な値に過ぎない。
１．酸化物の形成：
高品質シリコン基板に高品質酸化物（一般的には２−１０ｎｍ）を形成する。
２．電子ビームリソグラフィで位置調整マークを書く：
５０ｎｍで９５０，０００〜２，０００，０００分子量のＰＭＭＡでそのウェハを被覆し、ｖｅｒｎｉｅｒ　ｃｏｍｂや位置調整（ｃｏａｒｓｅ　ａｌｉｇｎｍｅｎｔ）マークを書き、そのパターンを現像し、１０ｎｍのチタン（Ｔｉ）金属や４０ｎｍの金（Ａｕ）を蒸着し、余分な金属を除き、ウェハをきれいにする。プラチナやパラジウムやポリシリコンのような他の材料が、ＥＢＬによるパターン認識のための位置調整マークとして用いることが出来る。
３．イオン注入のための位置を規定する（パターンＡ）；
ＰＭＧＩ（例えば、電子ビーム及び光に感度のある、及び／又はイオンに感度のあるレジスト）のようなレジスト１でウェファを被覆する。注：レジスト１が、レジスト２及び３とは異なる現像液を使用し、また、レジスト２及び３と僅かに混ざり合うように、そのレジスト工程は設定されている。
【００３７】
ＥＢＬ位置調整マーク（＋／−１００ｎｍ）を合わせ、次のイオン注入の位置を限定するパターンＡを書き込む。選択した現像液（ＰＭＧＩレジストのためにはＡＺ３５１が使われるだろう）でパターンＡを現像する。ステップ６における除去を助けるため、ＰＭＧＩレジストを感光するため、２４０〜２８０ｎｍの波長のＤＵＶでその表面を露光する。注；ＤＵＶ感光はイオン注入（ステップ５）の後にも実施しても良い。注：レジスト１は、また、ＰＭＧＩのような有機レジストで被覆した後に、Ｓｉ３Ｎ４のような無機レジストのプラズマ付着により形成され得る。クロスパターンがＥＢＬで有機パターンに書き込まれて現像され、次いで、適当なエッチング液を使用して無機レジストが現像される。このアプローチの長所は、後工程（ステップ６参照）にて、無機エッチング液が後のレジスト層を現像せず、有機現像液がこの有機レジストを現像しないことである。
４．コポリマー／ＰＭＭＡの２層レジストの上へのパターンＢの形成
Ｐ（ＭＭＡ−ＭＡＡ）（プロセスの要求に応じて、ＭＭＡ中のＭＡＡが８％〜２５％）のようなコポリマーであるレジスト２と、ＰＭＭＡ（９５０，０００〜２，０００，０００分子量のＰＭＭＡであるが、ゲルマニウム（Ｇｅ）や二酸化シリコン（ＳｉＯ２）のような硬いマスク材料が考えられるかも知れない。）のようなレジスト３とでそのウェハを被覆し、ＥＢＬ位置調整マークを合わせ、ＳＥＴやＡ及びＪゲートのためのＥＢＬパターンＢで露光する。
【００３８】
レジストの断面形を図５（ａ） に示すようにするため、その露光されたＰＭＭＡ及びコポリマーをＰＭＭＡ現像液（ＩＰＡ：ＭＩＢＫ＝２：１）で部分的に現像する。その結果、レジスト２及び３には、５−５０ｎｍの幅の一連の溝が形成される（図７（ｂ） 参照）。パターンＡ及びＢの交差部は、Ｓｉ／ＳｉＯ２基板が完全に露出された直線部分（図７（ｂ） 中の白部分）に一連の４つの穴を形成することに注意する。
５．自己整合ドーパントの注入
各穴に平均１個のイオンが入るような「面量（ａｒｅａｌ　ｄｏｓｅ．図７（ｃ） 参照）」で３１Ｐイオンを注入する。２０ｎｍの穴径の場合、１０１１イオン／ｃｍ２の量である。イオン発生源は気体のＰＨ３や固体のリンであり、所望の注入深さを得るため、注入エネルギは１−１５ｋｅＶとされる。
６．ＳＥＴ及びゲートパターンの現像
図５（ｂ） や図７（ｄ） に模式的に示されるようなアンダーカット形状を作成するために、ＳＥＴ及びゲートパターン（パターンＢ）をＰＭＭＡ／コポリマー現像液で完全に現像する。底のレジスト１（ＰＭＧＩ）を、（Ｍｉｃｒｏｃｈｅｍ社の‘ＡＺ３５１’現像液のような）選択した現像液で除去する。レジスト１は穴の端にまでに限って除去され、レジスト２（コポリマー）の未現像部分の下方には残存することに注意する。Ｍｉｃｒｏｃｈｅｍ社の‘ナノリムーバー　ＰＧ’フォトレジスト・リムーバのような剥離液がＰＭＧＩの除去に使われ得ることに注意する。それは、ステップ３のＤＵＶにより感度を高めることの要求を不要とするであろう。
７．第１の角度での蒸着
１２．５度（その角度は、要求されるレジスト厚やパターンの分離に依存する）のような正の角を使用し、ゲート金属（Ａｌ）を３０−４０ｎｍに蒸着し、ＳＥＴのためのＡｌ２Ｏ３トンネルバリアを形成するためにＡｌを１−２ｎｍ酸化させる。要求に応じて、他の導電層やＳＥＴバリアが使用され得る。
８．第２の角度での蒸着
マイナス１２．５度のような負の角を使用し、ゲート金属（Ａｌ）を３０−４０ｎｍに蒸着する。
９．第３の角度での蒸着
０度の角度を使用し、ゲート金属（Ａｌ）を３０−４０ｎｍに蒸着する。
１０．金属の除去（リフトオフ）
装置完成のため、溶剤で全ての層（レジスト層）を取り除く。必要に応じて、その表面を皮膜で保護したり、グラスベイト（ｇｌａｓｓｉｖａｔｅ）処理したりする。
１１．アニーリング
３１Ｐドナーイオンを活性化させるため、及び注入工程（上記ステップ５）から受けるダメージを解消するために必要な温度に、暫くの間、加熱（アニール）する。具体的な細かな点は、注入ダメージの解消の必要性と、イオン拡散及びＳＥＴデバイスへのポテンシャルダメージの両方を最小にする必要との間で妥協されるであろう。
【００３９】
図８（ａ） は、部分的に現像された３層レジスト（下から上へＰＭＧＩ，コポリマー及びＰＭＭＡを利用したものであって、ＥＢＬを使用して露光された交差ライン配列を有するもの）のイメージである。垂直ラインは、２μｍのピッチでＰＭＧＩにＥＢＬ露光され現像されたものである。コポリマー／ＰＭＭＡがそのサンプルの表面に配置され、水平ラインは、５μｍのピッチで全ての層にＥＢＬ露光されたものである。ＩＰＡ：ＭＩＢＫ＝１：１（の現像液）を用いた部分的な現像はコポリマー／ＰＭＭＡに溝を開けたが、ＰＭＧＩは要求通り変化していない。フッ化水素酸溶液でエッチングした後においては、ラインが互いにクロスした部分にのみエッチピットが形成されたことを、図８（ｂ） （ｃ） の原子間力顕微鏡イメージが示す。この結果は、この工程に用いられる３つのレジストの相互の適合性を立証するものである。
テストケースＩＩ；６ドナーデバイス
第２の見本として、両端にＳＥＴリードアウトデバイスを持ち、６つの３１Ｐドナーイオンを組み込んだＳＳＱＣデバイス（図９参照）の製造を、我々は考察した。このデザインの中央部分は、４ドナーデザインと同じ考え方を取り入れている。実際に、Ｎ（Ｎは大）キュービットのデバイスを作製するためにＡ及びＪゲートを付加することは可能である。このアプローチの限界は、各Ａゲートの下の正確な１つの３１Ｐドナーでデバイスを構成することができる確率が、ＰＮ＝Ｐ１Ｎ（但し、Ｐ１＝０．３６７）となる確率のＮで減少することである。
【００４０】
６ドナーデバイスの製造工程は、異なるＥＬＢパターンがＳＥＴ及びゲート（ステップ４）のために使用されることを除き、４ドナーデバイスのためのものと同じである。このパターン（ＥＢＬパターン）は図１０に示される。このパターンがＳＥＴの周辺でやや異なるレイアウトを持つことに注意する。
【００４１】
図１１は、６ドナーデバイスのためのＳＥＴやＡ及びＪゲート回路を示すＳＥＭ顕微鏡写真を含み、それら（ＳＥＴ等）はトリプルアングルＡｌ蒸着を使用して付着されている。ＳＥＭイメージ中の暗い領域は、コポリマー（レジスト２）中に存在するアンダーカット形状の範囲を示す。ＰＭＭＡ層（レジスト３）が、２μｍの長さ以上自立していることに注意する。図１１におけるＳＥＭイメージの下の図は、ＸＹ線に沿った概略断面図を示す。その図は、３１Ｐイオンの予定された位置を示すが、このサンプルではイオン注入は実施されなかった。ＥＢＬパターンのために、その回路中のＪゲートは２層の金属層を有することに注意する。これが、Ａゲートよりもやや幅広のＪゲート（図１１のＳＥＭイメージ参照）をもたらすが、もしデポジションアングルが正確に制御されるならＪゲートを狭くすることも可能である。このことは、図１２にて実証されている。この図は、図１０のＥＢＬパターンを使用した、Ｊゲートのダブル・アングル蒸着を示す。この場合、ゲートの幅は４５ｎｍである。この場合、第３の角度（０度）のデポジションが行われていないので、Ａゲートが現れていない。
テストケースＩＩＩ；２ドナーデバイス
第３の見本として、２つの３１Ｐドナーイオンと、各ドナーのそばにＳＥＴリードアウトデバイスを有するＳＳＱＣデバイス（図１３参照）の製造を、我々は考察した。
【００４２】
このデバイスのための製造工程は、異なるＥＬＢパターンがＳＥＴ及びコントロールゲートのために使用されることを除き、上述の４及び６ドナーデバイスのためのものと同じである。このパターンは図１３（ａ） に示される。図１３（ｂ） は、図１３（ａ） のＥＢＬマスクとトリプルアングル蒸着とによって得られたゲートやＳＥＴ配列を示す概略図である。
【００４３】
この２ドナーデバイスのためのＳＥＴ及びＡ及びＪゲート回路の実験的試行は、図１３（ｃ） に示される。その図は、外部との電気接続のためのリード配列を明示している。図１３（ｄ） は、そのデバイスの中央部分の詳細な眺めを示す。この回路は、異なるＥＢＬパターンにてトリプルアングル蒸着工程が実施されることを除き、図４に示されるツインＳＥＴデバイスのために述べられたと同様のステップを用いて製造される。このデザインを用いて１回のイオン注入が実行され、２つのドナーの間に位置するＪゲートを除き、そのデバイスは、ツインＳＥＴリードアウト・シミュレーション・デバイスに似たようになる。より重要なことに、電子スピン及び原子核スピン緩和時間を測定するために、完全な形状のデバイスが用いられ得るということである。
（ｉｉｉ）本技術を用いて製造されるナノ電子回路　−　ＳＳＱＣのリードアウト
単電子又は原子核のスピン状態を感知する能力は、それ自身にではなく、量子コンピュータへの応用という理由から大変に興味がある。単スピン感知のための１つのアプローチとしては、例えば走査型磁気共鳴力マイクロプローブ（ａ　ｓｃａｎｎｉｎｇ　ｍａｇｎｅｔｉｃ　ｒｅｓｏｎａｎｃｅ　ｆｏｒｃｅ　ｍｉｃｒｏｐｒｏｂｅ）９を用いて、その磁場を直接感知することがある。代わりのアプローチとしては、スピン依存トンネル現象を感知し、電子スピン１を引き出すことがある。そのような実験の模式的な配列は、Ｋａｎｅ１により提案されたように、図１４に示される。そして、上述の技術を用いてそのような構造を製造できることが理解されるだろう。
【００４４】
ゲート電極は、１つの原子から他への電子のトンネルを促進させる電場を発生させるために使用される。しかしながら、パウリの排他律のため、もし２つの電子が同じスピン状態にあれば、このトンネリングはブロックされる。他方では、もし２つの電子が、反平行の電子スピンで１重項状態にあるなら、トンネリングは許可される。このようなスピン依存トンネリングの測定は、Ｋａｎｅ１が述べるように、キュービットのスピン状態を決定するために用いられる。この単電子トンネリング現象は、単電子トランジスタのような高感度電位計によって感知されることができる。ＳＥＴのコンダクタンスは、ｅｌｅｃｔｒｏｓｔａｔｉｃ　ｌａｎｄｓｃａｐｅに対して極端に感度が良く、ＳＥＴは、単電子の１つのドナー原子から他への移動を感知することができる。
【００４５】
図１６に、標準の２層レジストや電子ビームリソグラフィやダブルアングルシャドウ蒸着５，６を用いて作製されたＡｌのＳＥＴを示す。そのＳＥＴの形状は図１５に模式的に示される。低温では、単電子のチャージングのために、プランジャゲートの電圧バイアス（Ｖｇ）が増加するに従って、ＳＥＴのコンダクタンス（Ｇ）は周期的に振動する（図１７参照）。そのデータは、高い再現性を持ち、また、ソース−ドレインバイアスが増加するに従ってその振動がなくなることを示す。その振動の周期はΔＶｇ＝ｅ／Ｃｇにより与えられる。ここで、Ｃｇは、プランジャゲートと島との間の容量である。これと他のデータの解析より、我々は、Ｃｇ＝２．３ａＦであり、ドットのチャージングエネルギが０．１２ｍｅＶであると概算した。
【００４６】
しかしながら、そのＳＥＴは、我々が感知したいスピン依存トンネリングプロセスだけでなく、その周辺の、如何なるチャージに対しても感度が高い。このことは、図１７のデータ（Ｖｇ＝１２９ｍＶで‘キンク’が生じている）にて明らかに確認することができる。そのキンクは、図１７のどの線でも同じＶｇで生じているので、ランダムなトンネル現象により引き起こされたものではない。もし、コンダクタンスの最大（ｃｏｎｄｕｃｔｉｖｉｔｙ　ｍａｘｉｍａ）が生じるプランジャゲートバイアスを、図１８に示すように、ピークインデックスに対してプロットしたなら、生データでキンクが生じたところ、つまりＶｇ＝１２９ｍＶで突然の不連続を見ることができる。しかしながら、その線の傾き、つまり期間ΔＶｇはこの不連続部とは関係なく一定に維持される。
【００４７】
この不連続部は、シリコン酸化層中のトラップがそのイオン化状態を変化させることを原因とするものであり、ＳＥＴにより感知される、突然の静電位変化を引き起こすものである。これらのトラップをチャージするのに必要なゲート電圧は再現できないけれども、それらがいつも同じプランジャゲート電圧で引き起こされるという点において再現性はある。ここで述べたようなトラップのチャージングは、実際のＳＳＱＣにおいて発生しそうであるが、そのＳＳＱＣにおけるスピン依存トンネル現象と、ＳＥＴの近くのトラップ状態への（或いは、からの）チャージのトンネリングとを見分けるための方法を持つことが必要である。
【００４８】
そこで、我々は、図１９に示す構成を考え出した。ここでは、ＳＥＴは、スピン依存トンネリングが生じる２つのリン原子の両側に配置される。このツィンＳＥＴデザインは、スピン依存トンネル現象から、ＳＥＴの１つの近くのランダムな現象を見分けることを可能にする。ランダムなチャージング現象は、同様の方法で両方のＳＥＴに影響を及ぼすが、多分、そのトラップに最も近いＳＥＴが、より強く影響を受けるだろう。しかしながら、電子が１のリン原子から他へトンネルするに従い、それは、２つのＳＥＴに等しく、しかし逆の感じで影響を与えるだろう。左側のＳＥＴは、１番目のリン原子からの電子の離脱を示し、右側のＳＥＴは２番目のリン原子での電子の到達を示す。このような２つのＳＥＴの出力の反相関関係の測定は、ランダムなチャージ変動に起因する、システムからの不必要な信号をほとんど排除することを可能にする。
【００４９】
最も簡単な測定のシナリオは、２つのＡゲート間の異なるバイアスを次第に増加させ、単電子トンネリングの信号としてツインＳＥＴの反相関の出力を求めることである。実際に、このコンセプトは、量子ドット・セルラー・オートマトン（４つの量子ドットの矩形格子がそれらのドット７の分極に情報を保存するために使用される）にて既に実証されている。
【００５０】
この技術のさらなる工夫は、Ａゲートに供給されるＤＣバイアス（電子トンネリングを生じさせる電場を調節するもの）に、ＡＣ変調を重ね合わせることである。このようにして、単（電子）トンネル現象の感知を試みる代わりに、この周波数での、相互に関係のあるツインＳＥＴの応答をｌｏｃｋ　ｉｎすることができ、この人工の２原子分子の分極率を感知することができる。もし電子スピンが反平行なら、２つの電子雲の間にパウリの排他律は存在せず、その分子は分極化される。しかしながら、電子スピンがもし配列されているなら、パウリの排他律は、このシステムの分極化を減少させる。このようにして、２重量子ドット系の分極化のＡＣ測定は、ＡＣ変調周波数で測定するだけでバックグラウンドノイズを著しく減少させて、電子スピン状態を読み出すのに用いることができる。無線周波数でＳＥＴを操作した場合、１／ｆノイズが特徴である低周波数１０から遠ざかることにより、不必要なノイズのさらなる除去を達成する。
【００５１】
この測定構成をテストするために、図２０に示すように、２つのリン原子の代わりであるトンネルジャンクションによって連結された２つのメタル・ドットを有し、Ｊゲートを有さないデバイスが設計された。このデザインは、参考文献［７］の量子ドットセルラー構造よりもかなりコンパクトであり、そして、ゲートやＡｌ島やＳＥＴの配列は、ＳＳＱＣにおける単スピン感知のために必要なデバイスに近似している。それらは、図４に示されるようなデバイスを作製するところの、上述したと同様の技術を利用して作製された。
【００５２】
このテスト構成のために、測定は次の手順に沿って行う。
【００５３】
２つのＳＥＴのコンダクタンスは、２つの独立した測定回路で別々にモニターされる。プランジャゲートバイアスは、２つのＳＥＴが、Ｇ−Ｖｇ特性曲線中で最も感度のあるポイント（δＧ／δＶｇが最大となるところ）に位置するように調節される。図２１（ａ） は、ツインＳＥＴデバイスにおける１つのＳＥＴのＩ−Ｖｇ特性を示し、そして図２１（ｂ） は、同じデバイスのための、Ｖｇを関数とした（ドットチャージングエネルギを決定するための）ソース−ドレイン電圧の特性を示す。
【００５４】
コントロールＡゲートのＤＣバイアスは、次第に増大され、中央のＡｌ島の１つから他への電子のトンネルを引き起こす。このＤＣバイアスに重ねあわされた、周波数がｆの小さなＡＣ変調は、バックグランドノイズを排除し、ＳＥＴの出力をこの周波数へ固定する。コントロールＡゲートによりセットアップされた電場が電子のトンネルを許容する程度に十分に大きくなったとき、２つのＳＥＴのコンダクタンスは、逆の感じで似たように変化するだろう。そして、反相関関係の測定はこのようにして単チャージトンネリングを感知できる。図２２（ａ） は、ゲートＡ１を強調させた、ツインＳＥＴデバイスのＳＥＭ顕微鏡写真である。図２２（ｂ） 及び（ｃ） は、このデバイスに関して得られたデータであり、ゲートＡ１の電圧を関数としてトンネル電流の測定値を実験的にプロットしたものである。予想通り、一対のメタルドットのトンネルジャンクションを通過する、コントロールされた単チャージの転送により発生したものである。
【００５５】
図２３（ａ） は、ゲートＡ１及びＡ２を強調させた、ツインＳＥＴデバイスのＳＥＭ顕微鏡写真である。図２３（ｂ） は、３つの異なるプランジャゲート電圧で測定された、ゲートＡ１の電圧を関数としたトンネル電流のグラフである。ゲートＡ１の電圧は、ダブルドット構造の磁場勾配が導入されるため、ゲートＡ２に供給される電圧の逆極性（ＶＡ１＝−ＶＡ２）とされる。ＶＡ１＝−ＶＡ２のバランスによって、ＳＥＴで見られる平均ポテンシャルはほぼ一定に維持される。そして、平均電流Ｉａｃが「最大ピークレベル（Ｉｍａｘ−３００ｐＡ）」の約半分となるレベルに選択される。ＶＡ１は変化するので、その電流を大体一定に維持するようにＶＡ３が保証する。しかしながら、ＶＡ１＝−ＶＡ３の変化は、１つのドットから他への電子トンネリング現象を引き起こすだろう。これらの現象は、図２３（ｂ） のＩａｃの振動として観測される。
【００５６】
この測定技術のさらなる工夫は、Ｇ−Ｖｇ特性で最も感度のあるポイントにＳＥＴを維持するように、２つのプランジャゲート電圧を継続的に調整することである。この場合、測定される出力信号は、ＳＴＭ測定におけるエラーフィードバック信号に似た、プランジャゲート電圧である。
参考文献；
［１］　Ｂ．Ｅ．Ｋａｎｅ，Ｎａｔｕｒｅ　３９３，１３（１９９８）
［２］　Ｂ．Ｅ．Ｋａｎｅ，Ｐａｔｅｎｔ　Ａｐｐｌｉｃａｔｉｏｎ　ＰＣＴ／ＡＵ９８／００７７７
［３］　Ｒ．Ｖｒｉｊｅｎ　ｅｔ　ａｌ．，Ｐｈｙｓ．Ｒｅｖ．Ａ６２，０１２３０６（２０００）
［４］　Ｂ．Ｅ．Ｋａｎｅ，Ｐａｔｅｎｔ　Ａｐｐｌｉｃａｔｉｏｎ　ＰＣＴ／ＡＵ９８／００７７８
［５］　Ｇ．Ｊ．Ｄｏｌａｎ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３１，３３７（１９７７）
［６］　Ｔ．Ａ．Ｆｕｌｔｏｎ　ａｎｄ　Ｇ．Ｊ．Ｄｏｌａｎ，Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．５９，１０９（１９８７）
［７］　Ｉ．Ａｍｌａｎｉ，Ａ．Ｏ．Ｏｒｌｏｖ，Ｇ．Ｌ．Ｓｎｉｄｅｒ　ａｎｄ　Ｇ．Ｈ．　Ｂｅｒｎｓｔｅｉｎ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ１５，２３８２（１９９７）．
［８］　Ｗ．Ｃｈｅｎ　ａｎｄ　Ｈ．Ａｈｍｅｄ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６２，１４９９（１９９３）
［９］　Ｐ．Ｃ．Ｈａｍｍｅｌ，Ｚ．Ｚｈａｎｇ，Ｇ．Ｊ．Ｍｏｏｒｅ　ａｎｄ　Ｍ．Ｌ．Ｒｏｕｋｅｓ，Ｊ．Ｌｏｗ　Ｔｅｍｐ．Ｐｈｙｓ．１０１，５９（１９９５）
［１０］Ｒ．Ｊ．Ｓｃｈｏｅｌｋｏｐｆ，Ｐ．Ｗａｈｌｇｒｅｎ，Ａ．Ａ．Ｋｏｚｈｅｖｎｉｋｏｖ，Ｐ．Ｄｅｌｓｉｎｇ，Ｄ．Ｅ．Ｐｒｏｂｅｒ，Ｓｃｉｅｎｃｅ　２８０，１２３８（１９９８）
広く説明された本発明の思想又は範囲から逸脱しない限り、多くのバリエーション及び／又は変更が、実施例で示された本発明になされ得ることが当業者により解釈される。従って、本実施例は、全ての観点で例示的であり、限定的ではないと見なされるべきである。
【図面の簡単な説明】
図１は、ダブルアングルシャドウ蒸着技術の概略断面図である。
図２は、ツインＳＥＴ　ＳＳＱＣ　リードアウト・シミュレーション・デバイスを作製するための技術に使用されるＥＢＬ露光パターンである。
図３は、図２のパターンのダブルアングルシャドウ蒸着により形成された、自己整合されたＳＥＴ及びコントロールゲートの配列である。
図４は、ＳＳＱＣリードアウトシミュレーションのための、２つの島構造を有するツインＳＥＴデバイスの走査型電子顕微鏡（ＳＥＭ）のイメージである。
図５（ａ） は、イオン注入工程のための３層レジスト断面形状を示す概略断面図であり、（ｂ） はトリプルアングルシャドウ蒸着工程のためのレジスト断面形状を示す。
図６は、本技術を用いて製造された、端部にＳＥＴリードアウトを有する、完全な４ドナーＳＳＱＣデバイスを示す断面図である。
図７は、図６のデバイスを作製するための製造プロセス図であり、次の工程を有する。
ａ．イオン注入のための位置の規定（パターンＡ）
ｂ．クロスパターンを形成するための、２層レジストへの、ＳＥＴ及びゲートのＥＢＬパターンＢの露光
ｃ．イオン注入
ｄ．ＳＥＴ及びゲートパターンの現像
ｅ．最初の金属蒸着
ｆ．２番目の金属蒸着　−　ＳＥＴ及びＪゲートの形成
ｇ．３番目の金属蒸着　−　Ａゲート及びプランジャの形成
ｈ．金属をリフトオフしてきれいにした後のコンピュータデバイス
図８（ａ） は、３層レジストに露光され現像されたクロスパターンの実験的試行を示す図であり、（ｂ） 及び（ｃ） エッチングしてレジストを除去した後の基板のＡＦＭ（原子間力顕微鏡）イメージを示す図である。
図９は、本技術を用いて製造された、端部にＳＥＴリードアウトを有する、完全な６ドナーＳＳＱＣデバイスを模式的に示す。
図１０は、６ドナーＳＳＱＣデバイスを作製する技術に用いられるＥＢＬの露光パターンである。
図１１は、本技術を用いて作製された６ドナーＳＳＱＣデバイスのためのゲート配列及びＳＥＴのＳＥＭ顕微鏡写真である。下の図はＸＹ線の断面図を示す。
図１２は、２つの異なる角度からの金属付着部が空間的に一致するために正確に位置調整され、２倍の厚みであり、線幅はたったの４５ｎｍであるテストパターンを示すＳＥＭ顕微鏡写真である。
図１３（ａ） は、２ドナーデバイスを作るのに使われる「ＥＢＬの露光パターン」であり、（ｂ） は、トリプル・アングル・シャドウ蒸着により形成されたゲート配列及びＳＥＴを示す図であり、（ｃ） 及び（ｄ） は、（ａ） に示されたパターンを用いて形成された金属のＳＥＭ顕微鏡写真である。
図１４は、Ｋａｎｅ１により提案されたところの、スピンリードアウトに用いられるＳＥＴデバイスの模式図である。
図１５は、シングルＡｌ−Ａｌ２Ｏ３ＳＥＴの模式図である。
図１６は、「シリコンウェハに作られたＳＥＴデバイス」のＳＥＭ顕微鏡写真である。
図１７は、ソース・ドレイン・バイアスを異ならせた場合における、ＳＥＴの低温のコンダクタンス特性である。
図１８は、ピークインデックスの関数とした、ＳＥＴのコンダクタンスが最大となるゲートバイアス（測定値）のグラフであり、Ｖｇ＝１２９ｍＶで不連続部を示す。
図１９は、スピン依存トンネル現象を感知するための、ツインＳＥＴ構造を示す図である。
図２０は、ツインＳＥＴリードアウト構造のためのテスト構造である。
図２１は、ツィンＳＥＴデバイスからのデータであり、
（ａ） ＳＥＴプランジャゲート電圧の関数としてのトンネル電流（測定値）を示し、クーロン閉塞現象を示し、
（ｂ） プランジャゲート電圧の関数としてのソースドレイン電圧をプロットしたものである。
図２２（ａ） はツィンＳＥＴのＳＥＭ顕微鏡写真であり、（ｂ） 及び（ｃ） ゲートＡ１に供給される電圧の関数としてトンネル電流（測定値）のグラフである。
図２３（ａ） はツィンＳＥＴデバイスのＳＥＭ顕微鏡写真であり、（ｂ） 及び（ｃ） は、３つの異なるプランジャゲート電圧の、ゲートＡ１に供給される電圧（ＶＡ１＝−ＶＡ２）を関数として測定されたトンネル電流のグラフである。
【図１】
2004507117.tif 000003
【図２】
2004507117.tif 000004
【図３】
2004507117.tif 000005
【図４】
2004507117.tif 000006
【図５】
2004507117.tif 000007
【図６】
2004507117.tif 000008
【図７（ａ）】
2004507117.tif 000009
【図７（ｂ）】
2004507117.tif 000010
【図７（ｃ）】
2004507117.tif 000011
【図７（ｄ）】
2004507117.tif 000012
【図７（ｅ）】
2004507117.tif 000013
【図７（ｆ）】
2004507117.tif 000014
【図７（ｇ）】
2004507117.tif 000015
【図７（ｈ）】
2004507117.tif 000016
【図８】
2004507117.tif 000017
【図９】
2004507117.tif 000018
【図１０】
2004507117.tif 000019
【図１１】
2004507117.tif 000020
【図１２】
2004507117.tif 000021
【図１３（ａ）】
2004507117.tif 000022
【図１３（ｂ）】
2004507117.tif 000023
【図１３（ｃ）】
2004507117.tif 000024
【図１３（ｄ）】
2004507117.tif 000025
【図１４】
2004507117.tif 000026
【図１５】
2004507117.tif 000027
【図１６】
2004507117.tif 000028
【図１７】
2004507117.tif 000029
【図１８】
2004507117.tif 000030
【図１９】
2004507117.tif 000031
【図２０】
2004507117.tif 000032
【図２１（ａ）】
2004507117.tif 000033
【図２１（ｂ）】
2004507117.tif 000034
【図２２】
2004507117.tif 000035
【図２３（ａ）】
2004507117.tif 000036
【図２３（ｂ）】
2004507117.tif 000037
【国際公開パンフレット】
2004507117.tif 000038
2004507117.tif 000039
2004507117.tif 000040
2004507117.tif 000041
2004507117.tif 000042
2004507117.tif 000043
2004507117.tif 000044
2004507117.tif 000045
2004507117.tif 000046
2004507117.tif 000047
2004507117.tif 000048
2004507117.tif 000049
2004507117.tif 000050
2004507117.tif 000051
2004507117.tif 000052
2004507117.tif 000053
2004507117.tif 000054
2004507117.tif 000055
2004507117.tif 000056
2004507117.tif 000057
2004507117.tif 000058
2004507117.tif 000059
2004507117.tif 000060
2004507117.tif 000061
2004507117.tif 000062
2004507117.tif 000063
2004507117.tif 000064
2004507117.tif 000065
2004507117.tif 000066
2004507117.tif 000067
2004507117.tif 000068
2004507117.tif 000069
2004507117.tif 000070
2004507117.tif 000071
2004507117.tif 000072
2004507117.tif 000073
2004507117.tif 000074
2004507117.tif 000075
2004507117.tif 000076
2004507117.tif 000077
2004507117.tif 000078
2004507117.tif 000079
2004507117.tif 000080
2004507117.tif 000081
2004507117.tif 000082
2004507117.tif 000083
2004507117.tif 000084
2004507117.tif 000085
2004507117.tif 000086
2004507117.tif 000087
2004507117.tif 000088
2004507117.tif 000089
2004507117.tif 000090
2004507117.tif 000091
2004507117.tif 000092
【手続補正書】
【提出日】平成14年7月19日(2002.7.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１又はそれ以上の層のレジストで半導体基板を被覆する工程と、
その１又はそれ以上の層のレジストの中に最初の回路パターンを露光する工程と、
先に露光したパターンに交差させるように、そのレジスト層の中に２番目の回路パターンを露光する工程と、
前記パターンが交差する部分にのみ、それらレジスト層を貫通して半導体基板に到達する穴を開けるためにそのレジスト層を現像する工程と、
各穴にイオンを注入する工程と、
を備えたナノ電子回路の製造方法。
【請求項２】
最初の回路パターンの露光工程に引き続いて、そのパターンの現像を実施する、
ことを特徴とする請求項１に記載のナノ電子回路の製造方法。
【請求項３】
最初のパターンの露光工程に引き続いて、１又はそれ以上の付加的レジスト層で被覆する、
ことを特徴とする請求項１に記載のナノ電子回路の製造方法。
【請求項４】
（削除）
【請求項５】
半導体基板表面であって前記穴の周りにさらなるエリアを開口させるように、パターンが形成されたレジスト層をさらに現像する工程、
を備えた請求項１乃至３のいずれか１項に記載のナノ電子回路の製造方法。
【請求項６】
半導体基板表面であって、注入されたイオンと関連する位置にアクティブデバイス及び導電性コントロールゲートを形成するために、残存しているレジスト層を通り抜けるように異なる角度（蒸着角度にて決定される角度）にて金属を蒸着する工程、
を備えた請求項１乃至５のいずれか１項に記載のナノ電子回路の製造方法。
【請求項７】
一の回路パターンがアクティブデバイスや導電性コントロールゲートの形状を規定し、他の回路パターンが、イオン注入のために穴を開ける位置を規定する、
ことを特徴とする請求項１乃至６のいずれか１項に記載のナノ電子回路の製造方法。
【請求項８】
両方の回路パターンが同じ解像度と精度で書かれる、
請求項１乃至７のいずれか１項に記載のナノ電子回路の製造方法。
【請求項９】
アクティブデバイスと導電性ゲートのためのパターンが一連の平行な直線であり、他のパターンがその直線を横切る直線である、
請求項７、又は請求項７及び８に記載のナノ電子回路の製造方法。
【請求項１０】
１又はそれ以上のイオンが各穴を通って注入される多層レジストと、その注入されたイオンの上方に配置されるアクティブデバイス及びコントロールゲートを形成するために用いられるマルチアングル金属形成法とを利用する、
固体量子コンピュータコントロール及びリードアウトに好適な、請求項６記載のナノ電子回路の製造方法。
【請求項１１】
３層レジスト、及びダブルアングル又はトリプルアングル金属形成法が使用される、
固体量子コンピュータコントロール及びリードアウトに好適な、請求項６又は１０記載のナノ電子回路の製造方法。
【請求項１２】
１番目のレジストで半導体基板を被覆する工程と、
その１番目のレジストに、イオンの配置位置のための最初のパターンを書き込む工程と、
その最初のパターンを現像する工程と、
１番目のレジストとは異なる現像工程が共に用いられる、２番目のレジスト、及び該２番目のレジストよりも低い感度の３番目のレジストで被覆する工程と、
最初のパターンと交差するように、それらのレジスト層の中にメタル回路のための２番目のパターンを書き込む工程と、
その２番目のパターンを部分的に現像し、２番目のパターンが形成された部分にのみ、２番目及び３番目のレジストに溝が形成され、最初及び２番目のパターンが交差する部分にのみシリコン基板に到達する穴が開けられる工程と、
を備えた請求項１０又は１１に記載のナノ電子回路の製造方法。
【請求項１３】
各穴に単イオンを注入する工程、
を備えた請求項１２に記載のナノ電子回路の製造方法。
【請求項１４】
３番目のレジストの下の穴部分を形成するために、２番目のパターンを完全に現像する工程、
を備えた請求項１３に記載のナノ電子回路の製造方法。
【請求項１５】
前記穴の中に横たわる１番目のレジストの残りを取り除く工程、
を備えた請求項１４に記載のナノ電子回路の製造方法。
【請求項１６】
前記レジスト層を通って第１の角度で金属を蒸着させる工程、
を備えた請求項１５に記載のナノ電子回路の製造方法。
【請求項１７】
前記第１の金属層の表面を酸化させる工程、
を備えた請求項１６に記載のナノ電子回路の製造方法。
【請求項１８】
前記レジスト層を通って第２の角度で金属を蒸着させる工程、
を備えた請求項１７に記載のナノ電子回路の製造方法。
【請求項１９】
前記レジスト層を通って第３の角度で金属を蒸着させる工程、
を備えた請求項１８に記載のナノ電子回路の製造方法。
【請求項２０】
装置完成のため溶剤で全てのレジスト層を取り除く工程、
を備えた請求項１９に記載のナノ電子回路の製造方法。
【請求項２１】
必要に応じて前記表面を皮膜で保護したり、グラスベイト（ｇｌａｓｓｉｖａｔｅ）処理したりする工程を備えた、
請求項２０に記載のナノ電子回路の製造方法。
【請求項２２】
ドーパントを活性化しイオンビームダメージを除去するために、そのサンプルをアニールする工程、
を備えた請求項２１に記載のナノ電子回路の製造方法。
【請求項２３】
請求項１乃至２２に記載の方法により製造されたナノ電子回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
前記方法は、個々のイオンを注入した後に、半導体基板表面の、その穴の周りにさらなるエリアを開口させるように（穴を広げるように）、レジストをさらに現像する工程を含み得る。前記方法は、さらに、半導体表面（注入されたイオンと関連した位置）にアクティブデバイスやコントロールゲートを形成するために、残存しているレジスト層を通り抜けるようにして異なる角度（蒸着角度によって決定されるところの角度）で金属を蒸着させる工程を含み得る。




【国際調査報告】
2004507117.tif 000093
2004507117.tif 000094
2004507117.tif 000095