(57)【要約】基板（１１０）の上に第１のキャパシタ電極（１２６）を形成し、第１のキャパシタ電極（１２６）の上にキャパシタ誘電体層（２２６）を形成し、キャパシタ誘電体層（２２６）の上に第２のキャパシタ電極（３２６）を形成することからなる、半導体部品の製造方法。キャパシタ誘電体層（２２６）はアルミニウムを含む。
2004533106.tif 000002
【特許請求の範囲】
【請求項１】
基板の上にアルミニウムを含む第１の誘電体層を形成する工程と、
該第１の誘電体層の上に、殆ど無アルミニウムの第２の誘電体層を形成する工程と、
該第２の誘電体層の上に第１の電気伝導層を形成する工程と、
該第１の電気伝導層をエッチングする工程と、
該第１の電気伝導層を形成した後に、第２の誘電体層をエッチングして、第１の誘電体層少なくとも一部分を露出させる工程と、
からなる半導体部品の製造方法。
【請求項２】
基板の上に第１のキャパシタ電極を形成する工程と、
該第１のキャパシタ電極の上にアルミニウムを含むキャパシタ誘電体層を形成する工程と、
該キャパシタ誘電体層の上に第２のキャパシタ電極を形成する工程と、
からなる半導体部品の製造方法。
【請求項３】
半導体基板を作製する工程と、
該半導体基板上に第１の誘電体層を成膜する工程と、
該第１の誘電体層をパターニングする工程と、
第１の誘電体層をパターニングした後に、該第１の誘電体層の上に第１の金属層を成膜する工程と、
該第１の金属層の上に第２の金属層を成膜する工程と、
第２の金属層を成膜した後に、該第１の金属層と第２の金属層とをパターニングする工程と、
第１の金属層と第２の金属層とをパターニングした後に、該第２の金属層の上に第２の誘電体層を成膜する工程と、
該第２の誘電体層の上に第３の誘電体層を成膜する工程と、
該第３の誘電体層の上に第４の誘電体層を成膜する工程と、
該第４の誘電体層の上に第３の金属層を成膜する工程と、
該第３の金属層の上に第４の金属層を成膜する工程と、
該第４の金属層を成膜した後に、該第３の金属層と第４の金属層とをパターニングする工程と、
該第４の金属層をパターニングした後に、第４の誘電体層をパターニングする工程と、
からなる半導体部品の製造方法。
【請求項４】
基板と、
該基板上の第１のキャパシタ電極と、
該第１のキャパシタ電極の上のアルミニウムを含むキャパシタ誘電体層と、
該キャパシタ誘電体層の上の第２のキャパシタ電極と、
からなる半導体部品。
【請求項５】
半導体基板と、
該半導体基板の上の第１の誘電体層と、
該第１の誘電体層の上の第１の金属層と、
該第１の金属層の上の殆ど無アルミニウムである第２の誘電体層と、
該第２の誘電体層の上のアルミニウムを含む第３の誘電体層と、
該第３の誘電体層の上の殆ど無アルミニウムの第４の誘電体層と、
該第４の誘電体層の上の第２の金属層と、
からなる半導体部品。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、電子部品、特に、半導体部品の製造方法およびその半導体部品に関する。
【０００２】
発明の背景
高周波で高電流のキャパシタは、単一半導体チップ上で他の回路と組合され、或いは、集積されることが多い。これらの集積された高周波、高電流のキャパシタは、ディジタルのセルラ電話、セルラ電話基地局、および無線周波数電力増幅器等へ応用される。集積回路中のこれらのキャパシタは、上面と底面とに電極が形成されたキャパシタ誘電体層からなる。
【０００３】
集積回路中の相互配線の第１即ち底層は一般に「金属１」層と呼ばれる。金属１層の一部分は一般にキャパシタの底面電極として使用される。しかし、集積キャパシタの上部電極は、次の相互接続層すなわち「金属２」層では形成されず、個別の金属層によってキャパシタの上部電極が形成される。この追加の金属層は集積回路のコストを増大させ、製造工程を複雑にする。キャパシタの底部電極はアルミニウム、銅、金等からなり、キャパシタの上部電極はアルミニウム、銅、金等からなる。
【０００４】
金属１層と金属２層との間に誘電体層が形成される。しかしながら、この層間誘電体はキャパシタ誘電体層としては使用されない。少なくとも１つの個別誘電体層が形成されて、キャパシタ誘電体層になる。この追加の誘電体層は更にコストを増大させ、製造工程を複雑にする。キャパシタ誘電体層は窒化珪素か、二酸化珪素、テトラ−エチル−オルソ−シリケート（ＴＥＯＳ）、酸化タンタル等の酸化物から作製される。キャパシタ誘電体層は窒化珪素層と１つ以上の酸化物層との組合せから作製されてもよい。
【０００５】
キャパシタの上部電極を形成するために使用される具体的工程の一例は、キャパシタの上部電極を形成するためのフォトレジスト・リフトオフ工程である。このリフトオフ工程は、キャパシタの上部電極の厚さが限定されるという問題点を有する。高電流で使用するのに適した集積キャパシタを作るためには、キャパシタの上部電極の厚さを増大させなければならない。従って、キャパシタの上部電極の厚さを増大させるために、メッキ工程が付加されることが多い。メッキ工程には、フォトレジストマスクを追加使用する必要がある。従って、キャパシタの上部電極を形成するためには２つのフォトレジストマスクを使用する必要がある。１つはメッキ工程用で、もう１つはリフトオフ工程用である。この２つの追加のフォトレジストマスクはコストを増大させ、製造工程を複雑にする。
【０００６】
キャパシタの上部電極を形成するために使用される工程の第２例は、集積キャパシタがビア内で形成される場合のビアエッチング工程の使用である。ビアはキャパシタの底部電極の上に位置する厚い誘電体層の中に形成されるか、或いはエッチングされる。ビアのためのエッチング工程は、誘電体層が厚いので、時間がかかり複雑である。厚い誘電体層内でビアを形成するために、第１のフォトレジストマスクが必要であり、次に、ビア中にキャパシタ誘電体層が形成され更に、メッキ工程を用いてキャパシタの上部電極が形成される。キャパシタの上部電極をメッキするためには第２のフォトレジストマスクが必要である。従って、このキャパシタの上部電極形成工程も又２つの追加のフォトレジストマスクを必要とし、コストを増大させ、製造工程を複雑にする。このキャパシタの上部電極形成工程の更なる問題点は、キャパシタの上部電極と底部電極との間の好ましくない電気短絡である。この電気短絡は、ビア内のキャパシタ誘電体層のステップカバレジが不十分なためにビア内で発生する。
【０００７】
従って、単一の半導体チップ上の他の回路と組み合わさって、高周波、高電流のキャパシタを有する半導体部品の製造法の必要性がある。集積キャパシタを追加しても、集積回路の大幅なコスト増加や製造工程の複雑化はしてはならない。
【０００８】
本発明は、添付の図と一緒に下記の詳細説明を読むことによって理解し易くなるであろう。
説明を簡単で明確にするために、図は一般的な方法で構造を示し、本発明を不必要に不明確にすることを回避するために、周知の形態や手法の記載や詳細は省略した。更に、図中の部品は必ずしも寸法通りではない。異なる図面の同一の参照番号は同一の部品を示す。
【０００９】
更に、明細書や請求項中の第１、第２、第３、第４、等の表現は、同様な要素を区別するために使用されており、必ずしも順番や時間的順序を記載するものではない。更に、適当な状況においては、その表現は交換可能であり、ここで述べられた本発明の実施例は、ここでの記載や説明とは異なる順番で動作することも可能である。
【００１０】
更に、明細書や請求項中の前、後、上面、底面、上、下、等の表現は説明のために使用されるので、必ずしも相対位置関係を述べてはいない。更に、適当な状況においては、その表現は交換可能であり、ここで述べられた本発明の実施例は、ここでの記載や説明とは異なる方向で動作することも可能である。
【００１１】
図の詳細説明
図１は半導体部品の一部分の断面図である。好ましい実施例において、半導体部品は高電流で高周波数の金属−絶縁体−金属（ＭＩＭ）キャパシタを備え、かつ、高電流、高周波数用の他の半導体デバイスを有する単一半導体チップ上に集積され得る、以下で更に詳細に説明する通り、半導体部品は、基板、基板上にある第１のキャパシタ電極、アルミニウムからなり、第１のキャパシタ電極上にあるキャパシタ誘電体層、および、キャパシタ誘電体層の上にある第２のキャパシタ電極を備える。キャパシタの製造方法は、例えば、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等の他の高電流で高周波数の半導体デバイスの製造工程に適合する。半導体部品における第１と第２との相互接続層の一部分はそれぞれ、集積キャパシタの底部キャパシタ電極と上部キャパシタ電極の役目をする。第１と第２との相互接続層の間に位置する層間誘電体は、集積キャパシタにおけるキャパシタ誘電体層の役目をする。
【００１２】
図１において、半導体部品１００は基板１１０を含む。基板１１０は半導体材料からなる。適切な半導体材料の例は、例えば、シリコン、インジウム、燐化物、炭化珪素、シリコンゲルマニウム、等である。しかしながら好ましい実施例においては、基板１１０は砒化ガリウムからなる。基板１１０は、エピタキシャル半導体層、多結晶半導体層、誘電体層、等を備え得る。適切な誘電体層の例としては、二酸化珪素、窒化珪素、ＴＥＯＳ，窒化アルミニウム等があるが、それらには限定されない。
【００１３】
複数の半導体デバイス１２０が基板１１０内の少なくとも一部に形成される。デバイス１２０は基板１１０上にある。デバイス１２０は、多くの異なる周知の構造や物理的態様を有し得る。例として、デバイス１２０は、バイポーラトランジスタ、金属−酸化物−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、接合電界効果型トランジスタ（ＪＦＥＴ）、等を含み得る。従って図１に示したデバイス１２０の構造は単に、デバイス１２０の、部品１００内における他の構造との位置関係識別する目的のためである。例えば、電気絶縁タブのような一般に周知の形態は、図１の基板１１０中には示していない。
【００１４】
次に、基板１１０とデバイス１２０との上に誘電体層１３０が成膜される。層１３０は、デバイス１２０と基板１１０との部分と、層１３０の上に形成される相互接続層とを電気絶縁する。層１３０は、窒化珪素、二酸化珪素、ＴＥＯＳ，窒化アルミニウム等の誘電材料の少なくとも１層からなる。層１３０は、そのような誘電材料の層の組合せでもよい。層１３０を成膜するための適切な手法は当業者に周知である。
【００１５】
成膜された後に、層１３０をパターニングして、層１３０内にビア１３５を形成する。ビア１３５を形成するために使用される適切なエッチング剤は問う業者に周知である。次に、デバイス１２０を相互に、かつ、外部部品と電気的に接続するために、誘電体層１３０上とビア１３５内に相互接続層が形成される。
【００１６】
次に、複合の相互接続層１４０が、層１３０、デバイス１２０、基板１１０の上部、およびビア１３５内に形成される。相互接続層１４０の一部は、部品１００内の集積キャパシタ１２５のための底部キャパシタ電極１２６を形成するために使用される。相互接続層１４０の他の部分は、半導体デバイス１２０を電気的に相互接続するために使用される。相互接続層１４０は電気伝導層１４１、１４２からなり、電気伝導層１４２は、電気伝導性サブ層１４３、１４４からなる。
【００１７】
先ず、電気伝導層１４１が、誘電体層１３０の上部とビア１３５内に成膜される。好ましい実施例においては、層１４１は、スパッタリング工程を用いて、約１００乃至２００ナノメータの厚さに成膜される。層１４１は、例えば、 蒸着プロセスを用いても成膜され得る。又、好ましい実施例において、層１４１は、チタンのような拡散障壁材料からなる。層１４１は、又、タングステン、チタン・タングステン、等の他の拡散障壁材料からなってもよい。更に、好ましい実施例において、層１４１は誘電体層１３０上に直接成膜されてもよい。
【００１８】
次に、電気伝導層１４２が電気伝導層１４１上に成膜される。層１４２は、層１４１の障壁材料の電気抵抗値よりも低い電気抵抗値を有する電気伝導材料からなる。好ましい実施例において、層１４２は金からなる。他の実施例において、層１４２は、アルミニウムや銅等の他の低電気抵抗の導電材料であってもよい。しかしながら、金はアルミニウム、銅、アルミニウム銅、よりも低電気抵抗なので、高電流で高周波数への応用にはより適している。好ましい実施例において、金の電気伝導層１４２が電気伝導層１４１の上に直接形成される。
【００１９】
好ましい実施例において、層１４２は先ず、スパッタリング成膜によって約１０乃至２００ナノメータ厚の電気伝導性サブ層１４３が成膜される。サブ層１４３は、電気伝導層１４２の電気伝導サブ層１４４をメッキするためのシード層として役目をする。サブ層１４３のスパッタ成膜後、サブ層１４３の上部にフォトレジストマスク１４５が形成される。マスク１４５はサブ層１４３の一部分を露出して、メッキ域を形成する。サブ層１４４は１乃至２ミクロン厚にメッキされるのが望ましい。
【００２０】
別の実施例において、電気伝導層１４２は、蒸着やスパッタリング等の方法によって単一工程で成膜されてもよい。しかしながら、好ましいメッキ工程により、高電流への応用に適した、厚い層１４２が容易に形成され得る。
【００２１】
次に、電気伝導層１４２，１４１、は順次パターニングされる。先ず、フォトマスク１４５は除去剥離されて、層１４２のサブ層１４３の一部分を露出させる。次に、サブ層１４３の露出した部分は、メッキを除去されて、電気伝導層１４１の部分を露出する。次に、層１４１の露出された部分は、好ましくは、三弗化メチル（ＣＨＦ３）と六弗化硫黄（ＳＦ６）とからなるドライエッチング剤を使用して、除去或いはエッチングされる。
【００２２】
図２は、製造プロセスにおいて、電気伝導層１４２、１４１をパターニングし、更に追加の製造工程を施した後の、部品１００の部分断面図である。層間誘電体、或いは、複合誘電体の層２５０は相互接続層１４０、誘電体層１３０、デバイス１２０、および基板１１０の上部に形成される。層２５０の一部は集積キャパシタ１２５のためのキャパシタ誘電体層２２６を形成するために使用される。層２５０は、アルミニウムと非晶質構造とを含み、層２５０は誘電体層２５１、２５２、２５３を含むのが好ましい。
【００２３】
先ず、複合誘電体層２５０の誘電体層２５１が相互接続層１４０と誘電体層１３０との上部に形成される。好ましい実施例においては、層２５１は誘電材料からなり、高密度で、殆ど無アルミニウムである。例として、層２５１は窒化珪素からなってもよい。層２５１は、二酸化珪素、ＴＥＯＳ、等からなり得るが、これらの材料は窒化珪素よりも低誘電率である。低誘電率はキャパシタ１２５の単位面積当たりの静電容量を減少させる。
【００２４】
好ましい実施例において、層２５１は、プラズマＣＶＤ装置（ＰＥＣＶＤ）を使用して３０乃至５０ナノメータ厚に成膜される。ＰＥＣＶＤ工程は、約１． ９８乃至２．０２の反射係数を有する層２５１を成膜することが望ましい。層２５１を成膜するためには、他の方法も使用され得るが、これらの他の方法は好ましい範囲から外れた反射係数を有する層２５１を成膜する可能性がある。更に、これらの他の方法は正角ではない層２５１を成膜する可能性があり、これはステップカバレジの問題を発生させる。又、好ましい実施例において、層２５１は、相互接続層１４０の誘電体層１３０と電気伝導層１４２との上に直接成膜される。
【００２５】
誘電体層２５１の形成後、電気伝導層１４２のサブ層１４４をメッキする際に基板１１０の裏側にメッキされた金を除去するために、基板１１０の裏側は適宜エッチングされる。層２５１は、このエッチング工程の際に基板１１０の表面にある複合相互接続層１４０を電気的に保護するためのエッチングマスクの役目をする。基板１１０の裏側の不必要な残留金を除去するために、例えば、沃化カリからなるウエットエッチングが使用される。
【００２６】
次に、誘電体層２５１の上に誘電体層２５２が形成される。層２５２は、好ましくはアルミニウムを有する誘電体材料からなり、エッチング停止材の役目をする。例えば、層２５２は窒化アルミニウムからなる。別の実施例において、層２５２は酸化アルミニウムからなる。層２５２としては、誘電体層２５１、２５３によっては、又、障壁材料からなる、次に形成される電気伝導層をエッチングするために使用されるエッチング化合物によっては、他の誘電体化合物も可能である。
【００２７】
好ましい実施例において、誘電体層２５２は反応性スパッタリング法を使用して約２０乃至４０ナノメータに成膜される。又、好ましい実施例において、層２５２は層２５１の上に直接成膜される。層２５２が窒化アルミニウム場合、層２５２は結晶体で成膜されない方が好ましい。なぜなら、窒化アルミニウム結晶のエッチングは困難である。層２５２が窒化アルミニウムからなる場合、層２５２は低ピンホール密度で成膜されることが望ましい。反応性スパッタリング法の温度は、層２５２の低ピンホール密度には大きくは影響しない。このような特性を有すると、層２５２の窒化アルミニウムは希薄塩基性溶液で容易にエッチングされ得る。
【００２８】
誘電体層２５１は、電気伝導層１４２から誘電体層２５２を分離する。層２５１は、層１４２の金から２５２のアルミニウムを離開させる。アルミニウムは非常に侵食性が強く、金と化学反応して好ましくない相互作用を起す。
【００２９】
次に、誘電体層２５２の上に誘電体層２５３が形成される。誘電体層２５３は好ましくはアルミニウムを含まない誘電材料からなる。好ましい実施例において、層２５３は層２５１と同一の誘電材料からなる。別の実施例において、層２５３は層２５１とは異なる誘電材料でもよい。好ましい実施例において、層２５３は、層２５１で説明したのと同一の方法を使用して形成、成膜され得る。別の実施例においては、層２５３は異なる方法を使用して形成、成膜され得る。好ましい実施例において、層２５３は、層２５１と同一の厚さを有するが、別の実施例においては、層２５３はは層２５１よりも厚くても薄くてもよい。更に好ましい実施例において、層２５３は層２５１と同様の反射係数を有するが、別の実施例においては、層２５３の反射係数は層２５１よりも高くても低くてもよい。誘電体層２５１と２５３との同一性は半導体部品１００の製造工程を簡単にする。複合誘電体層２５０の成膜後、層２５０はパターニングされる。フォトレジストマスク２５４が層２５０の上に形成されて、層２５０中のビア２５５を形成する。層２５３中へのビア２５５のエッチングには、ＣＨＦ３やＳＦ６等のドライエッチング剤が使用される。次に、層２５２中へのビア２５５のエッチングに、希薄水酸化アンモニウムからなるウエットエッチング剤が使用された後、弗化水素酸からなるエッチング剤が使用される。次に、製造工程を簡略化するために、層２５３中へのビア２５５のエッチングに使用されたエッチング剤が、層２５１中へのビア２５５のエッチングにも使用され得る。層２５０中のビア２５５の形成後、フォトレジストマスク２５４は除去、剥離される。
【００３０】
誘電体層２５３は誘電体層２５２をフォトレジストマスク２５４から分離する。層２５３によって、層２５２の窒化アルミニウムが、フォトレジストマスク２５４を形成するために使用される現像液から離される。現像液は窒化アルミニウムをエッチングする。誘電体層２５３を使用する他の理由は、フォトレジストマスク２５４の層２５０への付着力を改善する。フォトレジストと窒化アルミニウムとの付着性は良くない。
【００３１】
図３は、製造工程において追加処理工程後の半導体部品１００の一部分の断面図を示す。図３は複合誘電体層２５０の上部への複合相互接続層３６０の形成を示す。好ましい実施例において、複合相互接続層３６０は複合誘電体層２５０上に直接成膜される。複合相互接続層３６０の一部は、部品１００中の集積キャパシタ１２５のための上部キャパシタ電極３２６を形成するために使用される。相互接続層３６０の他の部分は半導体デバイス１２０を相互に、かつ、外部部品と接続する。相互接続層３６０は、電気伝導層３６１、３６２、からなり、電気伝導層３６２は電気伝導サブ層３６３、３６４からなる。
【００３２】
相互接続層３６０の形成方法は、半導体部品１００の製造方法を簡略化するために、相互接続層１４０の形成方法と同一であることが望ましい。従って、相互接続層３６０の組成は、相互接続層１４０の組成と同一であることが望ましい。例えば、相互接続層３６０の電気伝導層３６１は、相互接続層１４０の電気伝導層１４１の材料と同一の、スパッタリングされた障壁材料からなることが望ましい。同様に、相互接続層３６０の電気伝導層３６２は、相互接続層１４０の電気伝導層１４２の材料と同一のスパッタリングされ、メッキされた電気伝導サブ層とサブ層からなることが望ましい。電気伝導層３６２のメッキ部分、即ち、電気伝導サブ層３６４を形成するために、フォトレジストマスク３６５が使用される。好ましい実施例において、層３６１は層１４１と同厚であるが、相互接続層３６０が上部相互接続層であって電力バスの役目をするときは、層３６２の厚さは層１４２よりも厚いことが望ましい。例として、層３６２は約２乃至３マイクロメータの厚さを有する。
【００３３】
好ましい実施例において、電気伝導層３６１は、電気伝導層３６２と誘電体層２５３とを分離する。層３６２の金と層２５３の窒化珪素との接着は良くない。従って層３６１のチタンは、拡散障壁の役目に加えて、層３６２と２５３との接着の役目もする。
【００３４】
複合相互接続層３６０の成膜後、層３６０はパターニングされる。層３６０のパターニング工程は、相互接続層１４０をパターニングするために使用された工程と同一であることが望ましい。この同一性は半導体部品１００の製造工程を更に簡略化する。従って、フォトレジストマスク３６５は除去され、電気伝導サブ層３６３の露出部分はメッキが剥がされ、次に、電気伝導層３６１の露出部分はエッチングされる。
【００３５】
電気伝導層３６１のエッチングは、好ましくない電気的短絡を回避し、漏れ電流の量を減らすべく、層３６１の露出部分のすべてを除去することを保証するために時間を長くすることが望ましい。この時間の長いエッチング、即ち過剰エッチングによって、誘電体層２５３の露出部分はエッチング、パターニング、或いは除去される。層３６１の過剰エッチングと誘電体層２５３のパターニングとの際、誘電体層２５２は、層２５２の下部層である誘電体層２５１を保護するためのエッチング停止材の役目をする。誘電体層２５２は、複合誘電体層２５０の露出部分の全除去を阻止する。誘電体層２５２は、誘電体層２５２の下部にあるデバイス１２０も保護する。過剰エッチング工程後に残存する誘電体層２５１の一部分は、相互接続層１４０の露出を阻止し、続いて成膜される相互接続層（図３には不図示）から、相互接続層１４０を電気的に隔離する。
【００３６】
図４は、製造工程の、過剰エッチング工程と追加の処理工程後の部品１００の部分の断面図を示す。複合相互接続層３６０と複合誘電体層２５０との上に、誘電体層４７０が形成される。好ましい実施例において、層４７０は層３６０、２５０、の上に直接成膜される。成膜後、層４７０にはパターニングやエッチングが施される。
【００３７】
誘電体層４７０は、誘電材料からなる。部品１００の相互接続法や多層メタライゼーション（ＭＬＭ）システムが２層のみからなる場合の実施例においては、層４７０はパッシベーション層の役目をする。部品１００のＭＬＭシステムが２層以上からなる場合の他の実施例においては、層４７０は、相互接続層３６０を、層４７０、３６０の上に順次形成される他の相互接続層（図４では不図示）から分離する、層間誘電体の役目をする。
【００３８】
図５は、図１乃至４の部品１００等の、半導体部品の製造方法のフローチャート５００を図示する。フローチャート５００の工程５１０で、複数の半導体デバイスが基板上に形成される。次に、フローチャート５００の工程５２０で、基板や半導体デバイスの上に誘電体層が形成される。誘電体層はパターニングされ得る。
【００３９】
次に、フローチャート５００の工程５３０で、第１のキャパシタ電極が基板上に形成される。工程５３０は、ＭＬＭシステムの第１の金属層を同時に形成し得る。続いて、フローチャート５００の工程５４０で、第１のキャパシタ電極の上にキャパシタ誘電体層が形成される。キャパシタ誘電体層はアルミニウムを含む。工程５４０は、ＭＬＭシステムの近接金属層の間の層間誘電体を同時に形成し得る。層間誘電体はパターニングされ得る。
【００４０】
フローチャート５００の工程５５０において、第２のキャパシタ電極がキャパシタ誘電体層上に形成される。工程５５０はＭＬＭシステム中の第２の金属層を同時に形成する。次に、フローチャート５００の工程５６０で、誘電体層が第２のキャパシタ電極上に形成される。
【００４１】
図６、７、８、は図５の方法の詳細部分のフローチャートを示す。図６において、図５のフローチャート５００中の工程５３０の詳細を説明する。図６の工程６２１で、第１の金属層が基板の上に形成される。次に、図６の工程６２２で、第２の金属層が第１の金属層上に形成される。次に、図６の工程６２３で、第１と第２の金属層がパターニングされる。
【００４２】
図７は、図５のフローチャート５００中の工程５４０の詳細を説明する。図７の工程７３０で、第１の誘電体層が第１のキャパシタ電極の上に形成される。第１の誘電体層は殆ど無アルミニウムである。次に、図７の工程７３２で、第２の誘電体層が第１の誘電体層の上に形成される。第２の誘電体層はアルミニウムを含む。次に、図７の工程７３３で、第３の誘電体層が第２の誘電体層の上に形成される。第３の誘電体層は殆ど無アルミニウムである。
【００４３】
図８で、図５のフローチャート５００中の工程５５０の詳細を説明する。図８の工程８５１で、キャパシタ誘電体層の上に第３の金属層が形成される。次に、図８の工程８５２で、第３の金属層の上に第４の金属層が形成される。次に、図８の工程８５３で、第３と第４の金属層がパターニングされる。工程８５３の際、キャパシタ誘電体層中の第４の誘電体層もパターニングされ、キャパシタ誘電体層中の第３の誘電体層は、キャパシタ誘電体層の下部の第２の誘電体層を保護するためのエッチング停止材の役目を果たす。
【００４４】
半導体部品は、図１から８までの説明した方法を使用して製造される。半導体部品中の高電流、高周波数のキャパシタは、他の製造法を使用して製造されたキャパシタと比較して、大きな分散は無く、破壊電圧や漏れ電流の劣化は無い。本方法を使用して製造されたキャパシタは、約１メガヘルツの動作周波数で、平方ミリメータ当たり約６００乃至７００ピコファラド（ｐＦ）の平均静電容量を有する。本方法を使用して製造されたキャパシタは、約１２ボルトのバイアス電圧で１平方ミリメータ当たり３×１０−１０乃至４×１０−１０アンペア、約２６ボルトのバイアス電圧で１平方ミリメータ当たり１×１０−８乃至２×１０−８アンペアの低漏れ電流を有する。
【００４５】
従って、半導体部品の改良された本製造方法とその部品は、従来技術の問題点を克服するものである。半導体部品の本製造方法は簡単で低コストである。なぜならば、キャパシタの底部電極は半導体部品の相互接続層と同時に形成され、キャパシタの上部電極は半導体部品の他の相互接続層と同時に形成され、キャパシタ誘電体層は２つの相互接続層の間に位置する、層間誘電体と同時に形成されるからである。キャパシタ誘電体層に窒化アルミニウムを使用すると、層間誘電体とその下のすべての半導体デバイスを保護、保存する。本半導体部品は高電流、高周波数への応用に適合する。
【００４６】
本発明を、具体的な実施例を参照して説明したが、当業者にとって、本発明の精神や範囲を逸脱せずに多様な改変は可能である。例えば、誘電体層や電気伝導体層の組成や厚さ等の、ここで述べた数値的詳細は、本発明の理解を容易にするためになされたものであり、本発明の範囲を限定するものではない。更に、図１の誘電体層１３０及び図４の誘電体層４７０は、図２の層２５０と同一の組成の誘電体層に改変可能である。更に、図１の相互接続層１４０と図４の相互接続層３６０とは、単一の金属層から構成されてもよい。更に、好ましい最終構造によって、図１乃至４に示した誘電体と金属層との間に追加の誘電体及び／或いは金属層を配置してもよい。例として、図４の相互接続層３６０はブリッジ構造でもよい。従って、本発明の開示は、本発明の範囲を示すためであって、限定するものではない。本発明の範囲は添付の請求項が要求する範囲によってのみ限定される。
【００４７】
【図面の簡単な説明】
【図１】本発明の実施例による半導体部品の一部の断面図。
【図２】本発明の実施例による順次の製造工程の後の、半導体部品の一部の断面図。
【図３】本発明の実施例による製造工程の追加の工程の後の、半導体部品の一部の断面図。
【図４】本発明の実施例による製造工程の更なる追加工程の後の、半導体部品の一部の断面図。
【図５】本発明の実施例による半導体部品の製造方法のフローチャート。
【図６】図５の方法の詳細部分のフローチャート。
【図７】図５の方法の詳細部分のフローチャート。
【図８】図５の方法の詳細部分のフローチャート。
【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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