(57)【要約】半導体装置の信頼性及び動作性が、機能不全及び動作中の損傷に対して装置を保護する回路構成を使用して改善される。本発明の実施の一形態によれば、半導体装置が、入力パッドの電圧レベルと装置の動作条件とに応答して過電流及び／又は電圧を放電するように適合させられている保護回路を含んでいる。回路保護回路は、パワーアップ・モード中の第１構成とパワーダウン・モード中の第２構成とに構成される。入力パッドにおける電圧が選択された閾値に到達すると、入力電圧が放電される。
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【特許請求の範囲】
【請求項１】
入力パッドと、
前記パッドに接続され、閾値に到達する前記パッドにおける電圧に応答して電圧放電を実行するように適合させられ、パワーアップ・モード用の第１構成とパワーダウン・モード用の第２構成とを構成するように適合させられた第１回路と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記入力パッド及び第１回路は、標準ＥＳＤパスを含む電気回路パスの一部であることを特徴とする請求項１に記載の装置。
【請求項３】
前記装置は、所定電圧閾値を超える静電圧を放電するように適合させられていることを特徴とする請求項１に記載の装置。
【請求項４】
前記入力パッドは、電力サイクルを経るように適合させられる一方、入力信号が前記入力パッドにおいてトグルされることを特徴とする請求項１に記載の装置。
【請求項５】
前記装置は、静入力電流を約１００ｎＡ未満に制限するように適合させられていることを特徴とする請求項１に記載の装置。
【請求項６】
前記装置は、ＤＣ過電圧特性を示すように適合させられていることを特徴とする請求項１に記載の装置。
【請求項７】
前記入力パッドに接続され、前記装置におけるジャンクション降伏電圧に到達する前記パッドの電圧に応答して電流放電を実行するように適合させられている第２回路をさらに備えていることを特徴とする請求項１に記載の装置。
【請求項８】
前記第２回路は、約１２Ｖのジャンクション降伏電圧に到達する前記パッドに応答して電流放電を実行するように適合させられていることを特徴とする請求項７に記載の装置。
【請求項９】
前記第２回路は、前記パッド電圧がジャンクション降伏電圧未満に低下するまで電流を放電するように適合させられていることを特徴とする請求項７に記載の装置。
【請求項１０】
前記第１回路に接続され、前記第１回路がトリガされて前記電圧放電が実行されるように適合させられたトリガ機構をさらに備えていることを特徴とする請求項１に記載の装置。
【請求項１１】
前記第１回路は、選択されたトリガ電圧を超えて上昇した前記パッド電圧に応答して、パワーダウン・モード中に、電圧放電モードにラッチするように適合させられていることを特徴とする請求項１０に記載の装置。
【請求項１２】
前記第１回路に接続され、前記パッド電圧がトリガ電圧未満に降下した後、選択された時間期間にわたって前記第１回路を電圧放電モードに維持するように適合させられた遅延回路をさらに備えていることを特徴とする請求項１１に記載の装置。
【請求項１３】
前記選択されたトリガ電圧は、約７ボルトであることを特徴とする請求項１０に記載の装置。
【請求項１４】
前記トリガ回路と前記第１回路との間に接続された抵抗器をさらに備えていることを特徴とする請求項１０に記載の装置。
【請求項１５】
前記抵抗器は、電流を制限するとともに分圧器として機能するように適合させられていることを特徴とする請求項１４に記載の装置。
【請求項１６】
前記第１回路は、ツェナー・ダイオード電圧クランプとして動作するように適合させられ、パワーアップ・モードにある前記装置に応答して供給電圧を超える電圧において接地されることを特徴とする請求項１に記載の装置。
【請求項１７】
前記装置は、標準デジタル処理を有する半導体ダイにおいて動作するようにさらに適合させられていることを特徴とする請求項１に記載の装置。
【請求項１８】
ＳＣＲ装置をさらに備えていることを特徴とする請求項１に記載の装置。
【請求項１９】
ＥＳＤ保護を有する少なくとも二つのカスケード接続バイポーラ装置をさらに備え、前記バイポーラ装置は、前記第１回路に接続され、前記第１回路に応答して電圧を放電するように適合させられていることを特徴とする請求項１に記載の装置。
【請求項２０】
前記第１回路は、ｐチャネル電界酸化物装置、逆バイアスされたｎ＋／ｐ＋非ケイ化物ポリ・ダイオード、及び、およそ４Ｖと８Ｖとの間の前記パッドにおける電圧に応答して放電電圧を達成するように適合させられた厚い酸化物カスケード接続装置のうちの少なくとも一つを含んでいることを特徴とする請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の装置は概して半導体装置に係り、より詳しくは、半導体装置、及び、装置内の回路の保護を包含するその製造に関する。
【背景技術】
【０００２】
近年、半導体工業界は、回路密度及び複雑性の劇的な増大を許容し、同様にして、電力消費及びパッケージサイズを目覚ましく縮減する技術における大きな利点を実現している。現在の半導体技術は、目下、多数のトランジスタを含み、何百ＭＩＰＳ（１秒当り何百万という命令）という速度で動作する単一チップのマイクロプロセッサを、比較的小さい空冷式半導体装置のパッケージ内にパッケージングすることを許容する。半導体装置におけるこの種の高密度及び高機能の必要条件は、チップ内の個々の回路の増大した密度に対する要求となっている。増大した密度は、より低い密度の構成によって製造されたチップにおいて可能であるよりも短い装置間の電気接続を許容する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
増大した回路密度と縮小したチップサイズの副産物として動作条件が拡大されるが、これが装置の性能に対して悪影響を与えるとともに装置内の回路に損傷を与えることがある。このような動作条件の一つに静電気放電（ＥＳＤ）が含まれる。ＥＳＤは、種々の装置の動作に関連して発生することがあり、また回路に害を与える恐れもある状態である。例えば、装置内の過剰静電電荷のような通常条件以外の動作条件が、標準のデジタルＣＭＯＳプロセス上のパワーアップ及びパワーダウン中にＥＳＤを生じることがある。これらのプロセス又は他のプロセス中に現れる過剰静電電荷に起因する電圧及び／又は電流が、半導体装置内の回路に対する平常作動レベルよりもずっと高いレベルに達することがある。静電電荷が装置の回路に印加されると、回路動作が影響を受けることになる。これに加えて、ＥＳＤに起因する電圧及び／又は電流が十分大きいとき、回路が損傷を受けることになる。
【０００４】
半導体装置に問題をもたらす別の動作条件は、「ラッチアップ」現象として知られている。ラッチアップは望ましくないのもであって、ときとして自己破壊現象であり、偶発的な低抵抗パスが、半導体装置内の電源ノード（しばしばＶＤＤ及びＶＳＳで示される）間に生成されたときに発生する。偶発的な低抵抗パスは、このパスを構成している回路の許容範囲を超えるレベルで電流を通過させる。その結果、このような大きい電流は高いレベルの熱を発生させることになり、結局、回路機能の停止及び回路の永久的な破壊となることさえある。
【０００５】
ラッチアップは、一般的に半導体装置の高密度条件により近接して配置される傾向にある回路、回路要素及び回路要素の一部の近接位置の結果として発生する。例えば、相補型金属酸化物半導体（ＣＭＯＳ）の設計において、互いに近接配置された相補的寄生バイポーラ・トランジスタ構造がある。近接配置構造は、相補型寄生バイポーラ構造を相互作用させ、ｐｎｐｎダイオードのように機能する装置構造を形成する。通常は、この種のダイオードは逆方向バイアスされる。しかし、過渡偏位電流、端子過剰電圧ストレス、イオン化放射、又は、ホット電子による衝撃イオン化のような、ある動作条件の下において、通常逆方向バイアスダイオードは順方向バイアス・ダイオードになる。一度、装置が順方向バイアスになると、電流は装置のノード間において自由に流れる。十分な電力が供給される限り、装置は「オン」状態を維持し、ラッチアップを呈する。ラッチアップ問題の数学的事項に関するさらなる説明及びこれを克服する努力については、Ｒ．Ｒ．トルートマンによる「ＣＭＯＳ技術におけるラッチアップ−問題及びその解決策」、クラウワ・アカデミック・パブリッシャーズ、ボストン、ＭＡ，１９８６、及び、Ｓ．ウォルフによる「ＶＬＳＩ時代のためのシリコン処理方法−１１巻」、ラティス・プレス、サンセット・ビーチ、カルフォルニア州１９９０、のような種々の参照例が参考になり、いずれもここに引用することにより組み込まれるものとする。
【０００６】
ＥＳＤ及びラッチアップに関する問題が、半導体装置の性能及び信頼性を妨げ続けており、また標準デジタルＣＭＯＳプロセスにおけるＥＳＤに関する問題は、取り組むことが特に困難である。さらに、ラッチアップ問題を克服しようとする試みが、上述した参照例に的を絞るようにして様々なレベルで成功している一方で、ラッチアップは半導体装置において依然として問題となっている。
【課題を解決するための手段】
【０００７】
本発明は、半導体装置の性能を潜在的に妨げ、及び／又は、半導体装置を損傷させることがある静電電荷、ラッチアップ及び他の動作条件に対して保護を可能にし、上記背景技術において説明した問題を解決する。本発明は多数の実施例及び適用例により例証されており、そのいくつかを以下に要約する。
【０００８】
本発明の実施の一形態によれば、半導体装置は、入力パッド及び保護回路を含む。保護回路は、入力パッドに接続された第１回路を含み、また、閾値に達するパッドにおける電圧に応答して電圧放電を実行するように適用されている。第１回路は、パワーアップ・モードのための第１構成と、パワーダウン・モードにおける第２構成とに形成されており、各構成は、異なる電圧放電閾値選択を示す。装置は、ラッチアップの傾向に対する抵抗性を示し、かつ、装置は、標準デジタルＣＭＯＳプロセスを示すものを含む半導体装置に適用可能である。
【０００９】
本発明の別の実施の形態において、半導体装置は上述した保護回路を含み、回路が適用可能である入力バッファに対して入力パッドの電圧がジャンクション降伏電圧を超えたときに放電電圧に適用される第２回路に接続される。
【００１０】
上記要約は、各図に示されている本発明の実施の形態又は総ての装置を説明することを意図するものではない。次に示す図及び詳細な説明は、より詳細にこれらの実施の形態を例証するものである。
【００１１】
本発明は、添付図面に関する本発明の種々の実施の形態についての以下の詳細な説明を考慮して、より完全に理解される。
【００１２】
本発明は、種々の修正例及び変形例も可能である一方で、その特殊例も図中に例として示しており、また詳細に説明される。しかし、その意図するところは、説明した特定の実施の形態に本発明を限定することではないことを理解しなければならない。これとは逆に、意図するところは、添付の請求の範囲によって規定された本発明の概念及びその範囲内に含まれる総ての修正例、等価例及び変形例を含むことである。
【発明を実施するための最良の形態】
【００１３】
本発明は、種々の異なるタイプの半導体装置に適用可能であり、回路機能不全を引き起こし得る動作特性を示す装置に関して使用するのに特に適していることが理解される。本発明はこの種の装置に限定されず、本発明の種々の態様の適用例が、本実施の形態を用いた様々な例の説明を通じて最もよく得られる。
【００１４】
本発明の実施の一形態によれば、入力パッドを有する半導体装置が、安全なレベルを超える電流又は電圧供給に応答して集積回路内の電流及び／又は電圧放電を実行するように適合させられている。放電回路は、安全レベルすなわち閾値に達するパッドに応答して、パッドからＶＳＳ又はＶＤＤノードのようなノードへの電圧放電を実行するために、パッドに結合されている。放電回路は、パワーアップ・モードである第１構成と、パワーダウン・モードである第２構成とにプログラムされるように適合させられている。パワーアップ及びパワーダウン・モード（例えば、パワー・サイクル中）に応答して選択された条件下で動作する装置の能力は、パワーアップ及びパワーダウンを含む動作モードにおいて入力パッドを介して集積回路に印加される電流及び／又は電圧の大きさを制限するための調整された回路保護を可能にする。実施の一形態において、装置は、パワー・サイクルにおいて実行されるように適合させられている一方で、入力信号は入力パッド上でトグルされる。この回路保護は、集積回路装置内のＥＳＤを実行する能力を向上させ、標準デジタルプロセスを有する半導体ダイに適用可能である。さらに、装置は、回路の動作に影響を与え得るラッチアップ状態を免れるように適合させられている。
【００１５】
装置の種々の実施の形態は、選択された適用性を実現する。例えば、装置は、米国特許第５，７８１，３８８号及び同第５，７４２，０８４号のような標準ＥＳＤ回路に関して実施することができる。さらに、装置は、標準ＤＣ過電圧特性を伴って実行することができ、ここに、選択された閾値を超えてパッドに印加されるＤＣ電圧が放電される。回路が放電する電圧閾値は、装置が適用される選択された適用例の必要性に合うように事前決定することもでき、また、適用例に静電流が、例えば約１００ｎＡ未満だけ印加されるように使用することができる。ここで検討した適用例の各々は、半導体ダイ及び他の回路を含む種々の集積回路に適用可能である。
【００１６】
本発明の別の実施の形態において、装置はトリガ信号を送信し、電流及び／又は電圧放電を実行するのに適合させられるトリガ回路を含む。トリガ回路は、事前プログラム応答レベルが検出されたときに、トリガ信号を送信するようにプログラムされている。さらに、ラッチはトリガ回路を介して設けることができ、その放電回路は、選択された閾値に達したパッドの入力電圧に応答して放電モードにラッチされる。ラッチは、入力電圧が少なくとも閾値未満に降下するまで保持される。より具体的な実施の形態においては、電圧が閾値未満に降下し、選択された時間周期の間保持されるまで、タイマがラッチの保持を実行する。
【００１７】
本発明のより具体的な実施の形態において、装置は、入力パッドに接続された第２回路をさらに含んでいる。第２回路は、パッドが装置のジャンクション降伏電圧に達する電圧に応答して電流放電する。この電流放電は、標準シリコン制御整流器（ＳＣＲ）装置のような一般に利用可能な装置を使用して実行される。例えば、実施の一形態において、第２回路は、約１２Ｖのジャンクション降伏電圧に達するパッドに応答して電流放電を実行するように適合させられ、１２Ｖ未満の電荷は上述した第１放電回路に任されている。
【００１８】
別の実施の形態において、第２回路は、パッド電圧がジャンクション降伏電圧未満に低下するまで電流を放電するのに適合させられる。例えば、これは、電圧がジャンクション降伏電圧を超えたときに閉じ、降伏電圧未満に低下しているときに開くラッチを使用して達成される。より具体的な実施の形態において、遅延回路がラッチに接続されるとともに、電圧が降伏電圧未満に低下した後、選択された時間の間だけ閉じたままになるように適合させられる。ラッチが保持される時間の長さは、回路が適合させられる特定の用途のために選択され、一般的に装置が過度電荷から保護されるような十分な電流が放電するのに十分な長さとなるように選択される。
【００１９】
本発明は、様々な回路構成を使用して実行することができる。図１は、本発明の実施の一形態によるこの種の回路構成１００を示す。回路は、一つ又はそれ以上の回路要素から入力を受けるように適合させられた入力パッド１０６を含む。第１ジャンクション降伏電圧（例えば、１２ボルトにほぼ等しいＢＶＤＳＳ１）より高いパッド電圧に対して、第１ＥＳＤ構造１１０が入力パッド１０６に接続されるとともにパッド１０６に蓄積された電荷の大半を放電するように適合させられている。一つの特定の実施の形態において、ＢＶＤＳＳ１構造１１０は、回路が形成される基板上で、拡散降伏構造のための第一オーダー拡散を示す。また、別の特定の実施の形態において、ＢＶＤＳＳ１構造１１０は、低い降伏電圧のために修正される。
【００２０】
ＢＶＤＳＳ２構造１０５を含む第２ＥＳＤ回路も、入力パッドに接続され、第２ＥＳＤ回路１０３をラッチして閾値に到達するまでトリガ回路１２０を使用して入力を放電させることができるトリガ電圧を含んでいる。ＢＶＤＳＳ２構造は、選択された適用例に依存して種々の方法により実行することができる。例えば、第１回路は、一つ又はそれ以上のｐチャネルフィールド酸化物装置、ｎ＋／ｐ＋非ケイ化物逆方向バイアス・ポリダイオード及び厚い酸化物カスケード接続装置を含んでいる。トリガは、およそ４Ｖと８Ｖとの間（例えば、約７ボルト）にあるパッドの電圧に応答して放電電圧に達するように適合させられている。
【００２１】
選択されたトリガ電圧がパッド１０６に現れると、トランジスタ１２２がオンされ、またキャパシタ１３１が装置１２７によって充電された後、トランジスタ１２１がオンされる。ＢＶＤＳＳ２１０５が非導電状態になると、トランジスタ１２２がオフされ、Ｃ１×（ＲＰ３＋ＲＰ４）として規定されるＲＣ時定数によって決定された遅延ターンオフ時間後、トランジスタ１２１がオフされる。ここで、Ｃ１は、キャパシタ１３１の容量であり、また、ＲＰ３及びＲＰ４は、それぞれ、抵抗器１２６及び１２９の抵抗値である。抵抗器１０９及び１２６は、抵抗器デバイダを形成し、ゲート１（ノード１０１）を介して間接的に装置１２１をオンするとともに、ゲート２（ノード１０２）を介して直接的に装置１２２をオンする。ダイオード回路１２３及び１２４は、ゲート２における電圧を制限し、ダイオード回路１２３及び１２４の累積閾値電圧の値にゲート２における電圧を制限するように適合させられている。抵抗器１０７は、入力パッド１０６と第２放電回路１０３との間に接続され、回路１０３に流れる電流を制限するように適合させられている。抵抗器１０７の抵抗は、各適用例に応じて選択され、また、実施の一形態において入力パッド１０６に印加される信号の期待周波数に関して最大化され、標準ＥＳＤモデル必要条件を満足するものである。
【００２２】
パワーオン状態において、装置１２５（Ｎ５）及び１２８（Ｎ４）は、ゲート１及びゲート２を設置電位にクランプし、センサ回路１７０は、ダイオード回路１７２を介してＶｂｅｌをＶｃｃ電源に切り替える。センサ回路は、ｐチャネル・ダイオード回路１７２と、トランジスタ１７４及び１７６を有するインバータ回路とを含んでいる。パワーオン状態において、ｐチャネル・ダイオード回路１７２が順方向バイアスとなり、パッドでの電圧がＶｃｃ＋２×Ｖｂｃにより得られる結果よりも大きいとき、これがｐチャネル・ダイオード回路を導電状態にする。事実上、Ｖｂｅｌは、パッド電圧のために基準電圧に設定され、パッド電圧がハイになったとき（例えば、過静電荷のために静電状態になったとき）カスケード接続バイポーラ・トランジスタ１５０及び１６０を介してパスから基板（ＶＳＳ）に放電が発生する。
【００２３】
パワーダウン状態において、装置１７２は、インバータ回路によって完全にオフされている。トランジスタ１２１及び１２２は、パッド電圧がハイのとき（例えば、トリガを介して）オンされ、ＶｂｅｌからＶＳＳにクランプされている。最大電圧Ｖｃｃによるこの条件の下で信号が入力パッド１０６に現れるとき、カスケード接続ダイオード回路１４１、１４２、１４３及び１４４がＰＭＯＳダイオード回路１４０を介してイネーブルされ、ＶｂｅｌがＶｃｃと４×ＶＴＮ＋ＶＴＰとの間に保持される。ここで、ＶＴＮは、回路１４１−１４４の電圧閾値であり、また、ＶＴＰは、回路１４０の電圧閾値である。トランジスタ１５５は、Ｖｂｅ２をＶｂｅ＋ＶＴＮ未満に維持する。
【００２４】
図２は、本発明の実施の形態による上述した回路の一つのような連続電気放電回路の動作を示すフローチャートである。ブロック２１０において、半導体装置の入力パッドの電圧（Ｖｐａｄ）が検出され、降伏電圧を超えているときは、電流がブロック２１５において放電される。電流が放電された後、又は、Ｖｐａｄがブロック２１０において降伏電圧を超えていないときは、装置のモードがブロック２２０において検出される。放電回路は、ブロック２２０において検出されたモードに依存してパワーダウン・モード又はパワーアップ・モードのいずれかに設定される。
【００２５】
装置がパワーダウン・モードにあるとき、放電回路はブロック２２５においてパワーダウン・モードに設定され、Ｖｐａｄはブロック２３０においてトリガ電圧（Ｖｔｒｉｇ）と比較される。Ｖｔｒｉｇは、装置が使用される適用例に基づいて選択され、実施の一形態では約７Ｖに設定される。ＶｐａｄがＶｔｒｉｇ未満であるときは、過電荷は現れず、また、プロセス・サイクルは、ブロック２１０に戻る。ＶｐａｄがＶｔｒｉｇを超えるときは、第２ステージ回路がブロック２３５においてトリガされ、Ｖｐａｄの電荷はアースに放電される。ブロック２４０において、Ｖｐａｄは再度Ｖｔｒｉｇと比較される。ＶｐａｄがＶｔｒｉｇ未満であるときは、第２ステージ回路がブロック２３５においてトリガ状態を維持する。ＶｐａｄがＶｔｒｉｇ未満であるときは、遅延機構がブロック２４５においてタイムアウトまで動作させられる。一度遅延機構がタイムアウトすると、第２ステージ回路がトリガオフされ、プロセスは、ブロック２１０から再開する。
【００２６】
装置がパワーアップ・モードにあるとき、放電回路はブロック２５５においてパワーアップ・モードに設定され、Ｖｐａｄはブロック２６０においてＶＤＤ＋２Ｖｂｅと比較される。ここで、ＶＤＤは装置への電源の動作電圧であり、また、Ｖｂｅは装置のベース−エミッタ・ダイオード降下である。ＶｐａｄがＶＤＤ＋２Ｖｂｅを超えているときは、トリガ機構はディセーブルされ、回路がブロック２６５において放電される。ブロック２６０においてＶｐａｄがＶＤＤ＋２Ｖｂｅを超えるか、又は、ブロック２６５において回路が放電された後、プロセスは、ブロック２１０から再開する。これが、装置を、ＶＤＤ＋２Ｖｂｅ値よりも高い電圧において接地されるツェナー・ダイオード電圧クランプとして効果的に動作させる。
【００２７】
使用された装置中の回路に形成された放電特性は、特定回路及びトリガ電圧を含む動作パラメータの選択に依存している。図３は、パワーダウン状態下にある本発明の別の実施の形態によるこの種の一つの回路の特性を示している。電圧が縦軸上にプロットされ、時間が横軸上にプロットされている。図３は、入力電圧曲線３１０、第１及び第２ゲートの対応する電圧曲線３２１及び３２２、パッド位置の電圧曲線３３０を示す。例えば、ゲート及びパッド曲線は、それぞれ、図１のゲート１２１及び１２２並びにパッド１０６及び１０８に適用可能な電圧を示す。
【００２８】
電圧スパイク３１２に到達すると、入力電圧が、ここでは７Ｖとして示されている選択された閾値を超え、電圧が閾値より低くなるまで、供給電圧が放電される。ゲート電圧曲線３２１及び３２２は僅かに上昇し、次にスパイクの立ち上がりから降下する。供給電圧が７Ｖに下がるまで放電され、ゲートにおける電圧降下が曲線部分３２４で示すように安定化する。一度７Ｖに下がると、曲線３３０で示したパッド位置の電圧は、供給電圧曲線３１０と一致するまで上昇する。この時点において、スパイクは短くなり、７Ｖより高く維持され、装置中の回路が保護される。
【産業上の利用可能性】
【００２９】
本発明をいくつかの特定の実施の形態を参照して説明したが、当業者は添付の請求項に記載される本発明の概念及び範囲から逸脱することなく多数の変形例を製作できることが理解される。
【図面の簡単な説明】
【００３０】
【図１−１】本発明の実施の一形態によるブロック回路図である。
【図１−２】本発明の実施の一形態によるブロック回路図である。
【図２】本発明の別の実施の形態によるＥＳＤを阻止するフローチャートである。
【図３】本発明の別の実施の形態による回路の動作の選択された態様を示す図である。
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【国際公開パンフレット】
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2004525519.tif 000021
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【国際調査報告】
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