(57)【要約】本発明は、メモリセルアレイ（１０）と、メモリセルアレイ（１０）をテストするためのテストコントローラ（１２）と、そしてメモリセルアレイ（１０）のリフレッシュを制御するための発振器（１４）とを含む、ダイナミックメモリに関する。本発明によると、メモリは、テストコントローラ用の時間軸として、発振器（１４）を使用する手段（１６）を含む。これによって、メモリの異なる自己テストに使用され得る遅い時間軸が達成される。
2004530247.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ（１０）、該メモリセルアレイ（１０）をテストするためのテストコントローラ（１２）、および該メモリセルアレイ（１０）のリフレッシュを制御するための発振器（１４）を有するダイナミックメモリであって、該発振器（１４）をテストコントローラ用の時間軸として利用するための手段を有する、ダイナミックメモリ。
【請求項２】
前記手段は、カウンタ（１６）を含み、該カウンタは、前記発振器（１４）の出力信号におけるクロックサイクルをカウントし、所定のクロックサイクル数の後、少なくとも１つの割り込み（２６）を前記テストコントローラ（２６）に送信する、請求項１に記載のダイナミックメモリ。
【請求項３】
前記所定のクロックサイクル数は、プログラム可能なレジスタ（１８）に記憶される、請求項２に記載のダイナミックメモリ。
【請求項４】
前記発振器（１４）の周波数は、プログラム可能なレジスタ（１８、２２）によって設定され得る、請求項２に記載のダイナミックメモリ。
【請求項５】
前記カウンタ（１６）は、正確に１つの割り込み（２６）が生成される様式で設計される、請求項２〜４のいずれかに記載のダイナミックメモリ。
【請求項６】
前記カウンタ（１６）は、該カウンタのカウンタ読み取りが、前記所定のクロックサイクル数の整数倍に達する度に、割り込み（２６）が生成される様式で設計される、請求項２〜４のいずれかに記載のダイナミックメモリ。
【請求項７】
前記テストコントローラ（１２）は、割り込み（２６）が到着すると、前記メモリセルアレイ（１０）のリフレッシュ動作を実行するか、または割り込まれたテストプログラムを続行する様式で設計される、請求項２〜６に記載のダイナミックメモリ。
【請求項８】
メモリセルアレイ（１０）、該メモリセルアレイ（１０）をテストするためのテストコントローラ（１２）、および該メモリセルアレイ（１０）のリフレッシュを制御するための発振器（１４）を含むダイナミックメモリをテストするための方法であって、
該テストコントローラ（１２）によって該メモリセルアレイ（１０）のテスト動作を制御するための少なくとも１つの信号（２６）は、該発振器（１４）の出力信号（４０）から生成される、方法。
【請求項９】
クロックサイクルは、前記発振器（１４）の前記出力信号（４０）においてカウントされ、所定のクロックサイクル数後、少なくとも１つの割り込み（２６）が生成され、前記テストコントローラ（１２）に送信される、請求項８に記載の方法。
【請求項１０】
前記所定のクロックサイクル数は、実行されるテストシーケンスに依存する様式で設定される、請求項９に記載の方法。
【請求項１１】
割り込みは、クロックサイクルが前記発振器（１４）の前記出力信号（４０）において再びカウントされ、前記所定のクロックサイクル数が到達した場合、さらなる割り込み（２６）が生成される効果を有する、請求項９または１０に記載の方法。
【請求項１２】
前記テストコントローラ（１２）における割り込み（２６）は、前記メモリセルアレイ（１０）のリフレッシュが開始されるか、または割り込まれたテストプログラムが続行される効果を有する、請求項８〜１０に記載の方法。
【請求項１３】
前記テストコントローラ（１２）は、第１の割り込み（２６）の到着後、実行中のテストプログラムに割り込み、保持またはバンプテストを開始し、第２の割り込み（２６）の到着後、該割り込まれたテストプログラムを続行する、請求項８〜１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックメモリ、およびダイナミックメモリをテストするための方法に関する。
【背景技術】
【０００２】
原則として、集積回路またはチップは、ウエハレベルで、すなわち、パッケージングの前に既にテストされている。個々のメモリセルの損傷によりメモリ全体が使用不能となるため、そのようなテストは、半導体メモリの場合において、（特に）ダイナミックメモリまたはＤＲＡＭ（ダイナミックランダムアクセスメモリ）の場合において、特に重要である。ダイナミックメモリの（特に）記憶容量が増加するに従って、テスト時間は大いに増加し、総生産コストの相当な比率を占めるようになる。大量生産されるような規格品の場合において、生産コストは重要な経済的要因であるため、生産コストを下げる多大な努力がなされる。
【０００３】
１つのアプローチは、ダイナミックメモリのテスト時間を減少させることにある。他のアプローチは、複数のメモリを平行してテストすることにある。この結果、高価な製品テスターの能力が、より適切に利用される。さらに、テスト中のスループットが増加する。
【０００４】
第３のアプローチは、いくぶん異なる手法を取り、テストの特別な論理がダイナミックメモリに組み込まれ、外部テストをサポートするか、または完全に取って代わる。このことは、論理回路の分野で既に公知である。この分野では、マイクロプロセッサを（自己）テストするために働く、いわゆるＢＩＳＴ（組込み自己テスト（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ））モジュールが、例えば、複雑なマイクロプロセッサに組み込まれる。この目的のために、ＢＩＳＴモジュールは、プロセッサの個々のモジュールをテストするために、テストプログラムを処理する。機能テストプログラムが、主に用いられる。ＢＩＳＴモジュールは、対応するテストパターンを生成する。このように、外部テストは、より短いか、または時々省略さえされ得る。特に、外部テスターによって用意される信号の数は、このように相当減少する。さらに、そのようなコンポーネントはまた、外部自動テスト機器なしで、動作中にテストされ得る。
【０００５】
完全な自己テストのために、テストコントローラまたはＢＩＳＴモジュールは、タイミングを制御できなければならない。このことは、原則として、機能テストについていかなる問題も提起しない。なぜなら必要な周波数は、典型的にはＭＨｚ範囲にあるからである。時間軸として、そのような組込みテストコントローラを有するチップは、チップに印加される外部発振器クロックを利用する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、この方法は、ダイナミックメモリでは、問題を提起する。これは、一つには、ダイナミックメモリが完全な自己テストのために非常に遅い発振器クロックを必要とするためである。これまで、そのようなクロックは、製品テスターに存在する特別な発振器であって、実際のテストパターンの時間的な制御によって独立的且つ非同期的にプログラムされ得る発振器によって提供されてきた。しかし、まさに、これらの遅い時間軸が、テスト時間を支配する。結果として、製品テスターは、より長時間必要とされる。従って、テストスループットは減少する。
【０００７】
機能テストにおけるメモリセルの定期的なリフレッシュが、特に遅い時間軸を必要とするダイナミックメモリのテストシーケンスの例として、本明細書中で言及される。さらなる例は、個々のメモリセルの保持時間の測定またはいわゆるバンプテストである。これらのテストの各々が、マイクロ秒の時間範囲またさらにはミリ秒の時間範囲の遅い時間軸を必要とする。
【課題を解決するための手段】
【０００８】
従って、本発明の目的は、ダイナミックメモリ、およびそのダイナミックメモリに組み込まれるテストコントローラによって長時間にわたるテストシーケンスでさえその実行が可能となる、ダイナミックメモリをテストするための方法を提案することである。
【０００９】
この目的は、特許請求の範囲に記載の特徴を有するダイナミックメモリ、および特許請求の範囲に記載の特徴を有するダイナミックメモリをテストするための方法によって達成される。本発明のさらなる有利な実施形態、改良および局面は、特許請求の範囲の記載、明細書の記載および添付の図面から明らかになる。
【００１０】
本発明は、リフレッシュ動作が数マイクロ秒、数ミリ秒またさらには数秒の時間間隔で定期的に起こるため、少なくともいくつかのダイナミックメモリが有する発振器であって、そのメモリの標準動作の間にメモリセルアレイのリフレッシュを制御する発振器が、ダイナミックメモリに含まれるテストコントローラの時間軸として適切であるという知見に基づく。「遅い」クロックがダイナミックメモリに存在しないために、これまで製品テスターによってのみ実行され得たテストシーケンスを、テストコントローラは、論理の機能テストに関する発振器の「遅い」時間軸のおかげで制御し得る。
【００１１】
装置という点で、メモリセルアレイ、メモリセルアレイをテストするテストコントローラ、およびメモリセルアレイのリフレッシュを制御するための発振器を有するダイナミックメモリは、発振器をテストコントローラのための時間軸として利用するための手段を有する。
【００１２】
その手段は、発振器の出力信号におけるクロックサイクルをカウントし、所定のクロックサイクル数の後に少なくとも１つの割り込みをテストコントローラに送信する、カウンタを含み得る。結果として、比較的長い時間間隔で、具体的には、マイクロ秒またさらにはミリ秒で起こる信号が、割り込みを介してテストコントローラに利用される。
【００１３】
所定のクロックサイクル数は、好ましくはプログラム可能なレジスタに記憶される。このことは、再プログラミングを介して、テストコントローラのための時間軸の変更を可能にする。原則として、所望されるテストシーケンスに依存して、異なる時間軸が結果として設定され得る。あるいは、発振器の周波数が、プログラム可能なレジスタによって設定され得る。このことは、本質的には同じこと、すなわち、時間軸の変更である。従って、有利な点は本質的には変わらない。
【発明を実施するための最良の形態】
【００１４】
カウンタは、正確に１つの割り込みが生成される様式で設計され得る。この場合、発振器は、トリガーであるかのように利用される。好ましくは、例えば、メモリセルアレイのメモリセルの保持時間を測定するために、テストコントローラは、特定の時点で発振器の出力信号に含まれるクロックサイクルのカウントを開始する。カウンタによって生成された割り込みが到着するや否や、テストコントローラは、保持時間が経過したことを検出し、メモリセルアレイのメモリセルの内容を測定し得る。
【００１５】
あるいは、カウンタはまた、定期的に、好ましくはカウンタの読みが、所定のクロックサイクル数の整数倍に対応する度に割り込みを生成し得る。この実施形態は、特に定期的なテスト、例えば、メモリセルアレイの特定のメモリセルの保持時間が連続して何度も測定される場合に適している。
【００１６】
好ましい実施形態において、テストコントローラは、割り込みが到着すると、メモリセルアレイのリフレッシュ動作を実行する（リフレッシュモード）か、または割り込まれたテストプログラムを続行する（電圧測定モード）かする様式で設計される。内部電圧は、例えば、割り込まれたテストプログラム中に変更され得る。続いて、メモリセルの内容は、続行されるテストプログラムにおいて測定される。結果として、ダイナミックメモリのメモリセルおよび他の回路素子の電圧依存性をテストすることが可能である。
【００１７】
これは、メモリセルアレイ、メモリセルアレイをテストするためのテストコントローラ、およびメモリセルアレイのリフレッシュを制御するための発振器を含むダイナミックメモリをテストするための本発明の方法は、テストコントローラによるメモリセルアレイのテスト動作の制御のための少なくとも１つの信号が、発振器の出力信号から生成されるという事実により区別される。
【００１８】
好ましくは、クロックサイクルは、発振器の出力信号においてカウントされ、そして所定のクロックサイクル数の後に、少なくとも１つの割り込みが生成され、テストコントローラに送信される。この結果として、ダイナミックメモリは、例えば、製品テスターによって生成される外部割り込みにもはや依存しない。結果として、「遅い」、すなわち時間的に長時間にわたるテストが、メモリ自体によって実行され得る。さらなる有利な点は、外部製品テスターにタイマが提供される必要がないこと、およびテスト目的の外部割り込みを供給するための特定のピンを提供する必要がないため、テストのために接触接続される必要があるダイナミックメモリのピンの数が減少することである。
【００１９】
外部製品テスターの助けが必要とされる時間の長さは減少し、その結果、テストされるメモリのスループットが増加され得る。
【００２０】
所定のクロックサイクル数は、実行されるテストシーケンスに依存する様式で設定され得る。このことは、メモリが、最大バンド幅の異なるテスト、特に異なる時間軸を有するテストを実行する場合に、特に有利である。本明細書中に、非常に「遅い」時間軸を必要とするリフレッシュまたは電圧依存テストのみが例として言及される。対照的に、メモリに含まれる論理の機能テストは、一般的に、「速い」時間軸を必要とする。時間軸の切り替えは、所定のクロックサイクル数の設定により、非常に単純に実行され得る。
【００２１】
好ましくは、割り込みは、クロックサイクルが再び発振器の出力信号においてカウントされ、所定のクロックサイクル数が到達すると、さらなる割り込みが生成されるという効果を有する。このことは、所定のクロックサイクル数によって定められる時間幅に対応する期間での割り込みの定期的な生成をもたらす。一例として、このことは、特定のパターンシーケンスのテストを何度も繰り返すために有利に用いられ得る。
【００２２】
最後に、好ましい実施形態において、テストコントローラにおける割り込みは、メモリセルアレイのリフレッシュが開始されるか、または割り込まれたテストプログラムが続行されるという効果を有する。一番目のケースでは、割り込みは、まるでリフレッシュクロックとして働き、二番目のケースでは、例えば、メモリの特定のモジュールの電圧依存が測定される間に、テストプログラムの割り込みを終了するために働く。
【００２３】
第１の割り込みの到着後にも、テストコントローラは、実行中のテストプログラムに割り込み、次いで、保持またはバンプテストを開始し得る。これらのテストの間、好ましくは、メモリセルアレイ上の内部電圧が変更される。第２の割り込みの到着後、テストコントローラは、割り込まれたテストプログラムを続行し得る。テストプログラムはそれから、例えばメモリセルアレイを読み取り、どのメモリセルが電圧の変更のために記憶データを喪失したかを確認する。
【００２４】
本発明の例示的な実施形態は、図面を参照しながら以下で詳細に説明される。
【００２５】
示されるダイナミックメモリは、メモリセルアレイ１０を有する。自己テストを実行するためのＢＩＳＴテストコントローラ１２、メモリセルアレイ１０のリフレッシュを制御するための発振器１４、プログラム可能なカウンタ１６、プログラム可能なレジスタ１８、ヒューズバンク２０およびヒューズラッチ２２もまた提供される。
【００２６】
原則として、発振器１４、より正確にはその発振周波数は、後の通常動作のために、ダイナミックメモリの製品テストの間、特定の目標周波数に、まるでキャリブレートされたかのように設定される。このことは、ヒューズバンク２０およびヒューズラッチ２２によって行われる。この目的のために、発振器１４の発振周波数の校正（この校正は、メモリテストの間に必要であり得そして確認される）は、製品テストの間、ヒューズバンク２０内に二進法値として記憶される。ヒューズバンクは、好ましくは、電気的にプログラム可能なヒューズを含み、この電気的にプログラム可能なヒューズは、所望の校正に従って、メモリテストの間に高電流強度により部分的に「破壊される」。しかし、今日の業界の大部分の場合でそうであるように、いわゆる「レーザーヒューズ」を用いることもまた可能である。電気ヒューズは、ＢＩＳＴがトリミング自体を実行することができ、チップ上に結果そのものを即座に記憶し得るという利点を有する。
【００２７】
通常動作の間、ヒューズバンク２０は、二方向性ヒューズバス４２を介して読み取られ、このヒューズバス４２は、ヒューズバンク２０に書き込むためにも働く。読み出された内容は、ヒューズラッチ２２に記憶される。次に、ヒューズラッチ２２は、一方向性周波数校正バス３４を介して発振器１４によって読み取られる。その後直ぐに対応して、発振器１４は、ヒューズバンク２０に記憶された校正値に発振周波数を設定する。
【００２８】
（プログラム可能な）テストコントローラ１２は、ダイナミックメモリの自己テストを実行するために働く。ダイナミックメモリの自己テストは、メモリの製品テストの間および後の通常動作の間の両方の間で実行され得る。テストコントローラ１２のプログラミングは、例えば、同様に専用モジュールとしてダイナミックメモリ上に組み込まれているか、あるいは外部から提供される読み出し専用メモリ（ＲＯＭ）（図示されず）からもたらされる。ダイナミックメモリ用の自己テストプログラムを含む外部読み出し専用メモリの場合、テストコントローラ１２は、テストプログラムバス２８を介して、読み出し専用メモリにアクセスする。同様に、テストコントローラ１２は、標準的なＩＥＥＥ規格  １１４９．１に従って、適切なプログラミングインターフェースを介してプログラムされ得る。
【００２９】
自己テスト中、テストコントローラ１２は、メモリセルアレイ１０を駆動するために、メモリ制御バス３６上に制御信号を生成し、そして、二方向性メモリデータバス３８を介して、メモリセルアレイ１０へデータを書き込むかまたはメモリセルアレイ１０からデータを読み取る。代表的なテストプログラムシーケンスは、例えば、メモリセルアレイ１０へのテストデータ、例えばパターン「１０１０１０１０…」の書き込みで始まる。メモリセルアレイ１０に完全に書き込まれた後、テストコントローラは、書き込まれたテストデータを再び読み出し、読み出された値が以前に書き込まれた値に対応するかどうかをチェックする。対応しない場合、テストコントローラは、ダイナミックメモリの損傷を知らせる信号を出力する。これらは、メモリに含まれるコンポーネントの機能のみがテストされるため、メモリのいわゆる機能テストである。
【００３０】
より長時間にわたるテストを実行するためには、テストコントローラ１２は「遅い」時間軸を必要とする。「遅い」時間軸は、セルアレイ１０のリフレッシュを制御することを実際には意図された発振器１４の形態で、そのテストコントローラに利用可能である。発振器１４の出力信号４０は、発振周波数を有するクロック信号である。カウンタ１６は、出力信号４０においてクロックサイクルをカウントするために働く。しかし、カウンタ１６は、テストコントローラ１２が開始信号２４によってカウンタ１６を有効にするまで、動作しない。有効にした後、カウンタ１６は出力信号４０におけるクロックサイクルをカウントし始め、カウントが所定のクロックサイクル数に達する、すなわちカウントが所定のクロックサイクル数に正確に対応すると、割り込み２６を生成する。割り込み２６により、カウンタ１６の対応するプログラミングを介して非常に大きな値に設定され得る時間軸が、テストコントローラ１２に利用可能になる。
【００３１】
プログラミングは、プログラム可能なレジスタ１８を介して達成され、このプログラム可能なレジスタには、所定のクロックサイクル数がテストプログラムバス２８を介して設定され得る。カウンタ１６は、バス３２を介してプログラム可能なレジスタ１８を読み取り得る。あるいは、プログラム可能なレジスタ１８を介して、ヒューズラッチ２２もまた、バス３０を介して再プログラムされ得る。このことにより、発振器１４の発振周波数の変更が達成される。
【００３２】
結果的に、発振器１４から誘導される時間軸は、このようにして、２つの異なる方法で変更され得る。一方は、カウンタ１６のプログラミングを介し、他方は、ヒューズラッチ２２を通じての発振器１４の発振周波数の再プログラミングを介する。
【００３３】
カウンタ１６の割り込み信号２６は、テストコントローラによって様々な方法で評価され得る。一例としては、テストコントローラは、テストプログラムの実行中のルーチンを停止し、そして、割り込み２６によってトリガーされる様式で、特定のテストサブルーチンを開始するために異なるプログラムルーチンにジャンプし得る。例えば、テストサブルーチンは、メモリセルアレイ１０のリフレッシュをもたらすか、またはメモリセルアレイ１０の電圧依存のテストを開始する。この場合、メモリセルアレイの供給電圧は、カウンタ１６のさらなる割り込み２６が供給電圧の変更を停止し、メモリを通常にさらにテストするまで増加または減少される。以前に割り込まれたテストプログラムもまた、割り込み２６によって続行され得る。前述の保持またはバンプテストは、特に２つの時間的に連続する割り込み２６の間に実行され得る。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の意図するテスト目的のために、メモリセルアレイのリフレッシュをコントロールするために発振器が用いられる、ダイナミックメモリのブロック図を示す。
【符号の説明】
【００３５】
１０  メモリセルアレイ
１２  テストコントローラ
１４  発振器
１６  （プログラム可能な）カウンタ
１８  （プログラム可能な）レジスタ
２０  ヒューズバンク
２２  ヒューズラッチ
２４  開始信号
２６  割り込み（信号）
２８  テストプログラムバス
３０  バス
３２  バス
３４  一方向性周波数修正バス
３６  メモリコントロールバス
３８  メモリデータバス
４０  （発振器）出力信号
４２  二方向性ヒューズバス
【国際公開パンフレット】
2004530247.tif 000003
2004530247.tif 000004
2004530247.tif 000005
2004530247.tif 000006
2004530247.tif 000007
2004530247.tif 000008
2004530247.tif 000009
2004530247.tif 000010
2004530247.tif 000011
2004530247.tif 000012
2004530247.tif 000013
2004530247.tif 000014
2004530247.tif 000015
2004530247.tif 000016
2004530247.tif 000017
2004530247.tif 000018
2004530247.tif 000019
【国際公開パンフレット（コレクトバージョン）】
2004530247.tif 000020
2004530247.tif 000021
【国際調査報告】
2004530247.tif 000022
2004530247.tif 000023
2004530247.tif 000024
2004530247.tif 000025