(57)【要約】チップのリードフレームが、基板面に端子を有するダイに配置され、前記ダイと前記基板との間の空洞部と、前記端子と前記基板との間の接点を形成することによって、製造される。化合物が前記空洞部に入り、基板上面にレイヤを形成するように、化合物がその面に付けられる。前記レイヤは、前記基板がエッチング処理され、リードフレームを生産し得るに十分な剛性をアセンブリに与え得る。ダイと、リードフレームと、前記リードフレームにレイヤを形成し、前記ダイと前記リードフレームとの間の空洞部を埋め得る連続的な回路網とを含むデバイスもまた、開示される。
2004530307.tif 000002
【特許請求の範囲】
【請求項１】
ａ）導電性基板の基板上面に端子を有するダイを配置し、それにより、前記ダイと前記基板との間に空洞部が形成され、前記端子と前記導電性基板との間に接点が形成され、
ｂ）導電性リードを生成するように前記導電性基板をエッチングすることを有する方法。
【請求項２】
請求項１に記載の方法であって、
前記配置が、
（１）基板上面にレイヤが形成されるように、前記面に化合物を付し、
（２）連続的な回路網を形成するように、前記化合物を固化することを有する方法。
【請求項３】
請求項１に記載の方法であって、
前記基板が、基板の下層で支持されたハーフエッチングを有し、
前記エッチングが、前記基板の下層を取り除くことを有する方法。
【請求項４】
請求項１に記載の方法であって、
前記配置が複数のダイを配置することを有し、
前記方法がエッチングされた導電性基板をダイスカットすることを更に有する方法。
【請求項５】
請求項２に記載の方法であって、
前記化合物が前記空洞部を埋める方法。
【請求項６】
請求項２に記載の方法であって、
前記化合物を前記面に付ける前に、アンダーフィルの組成物を用いて前記空洞部を埋めることを更に有する方法。
【請求項７】
請求項１に記載の方法であって、
前記基板上面が、前記端子を受けるために適合した除去部分を有する絶縁レイヤに覆われる方法。
【請求項８】
請求項７に記載の方法であって、
前記絶縁レイヤと前記ダイとの間に隙間が形成され、ｂ）の前に
前記ダイに対向する絶縁レイヤの面に化合物を付けることと、
前記隙間を前記化合物で埋めることと、
連続的なポリマーの回路網を形成するように、前記化合物を固化することと
を更に含む方法。
【請求項９】
ａ）化合物を基板と前記基板に接続されたダイとの間の隙間に入れ、前記基板上面にレイヤを形成させ、
ｂ）前記隙間の中に広がり、ダイの周囲を囲むレイヤを形成する連続的な硬い回路網を生成するように、前記化合物を固化することを有する方法。
【請求項１０】
請求項９に記載の方法であって、
少なくとも前記基板に対向する前記ダイの面まで、前記レイヤが広がる方法。
【請求項１１】
請求項９に記載の方法であって、
前記レイヤが、少なくとも前記ダイの底面からダイの上面までの距離まで、基板面に沿って広がる方法。
【請求項１２】
請求項９に記載の方法であって、
前記レイヤが前記基板の周囲まで広がる方法。
【請求項１３】
請求項９に記載の方法であって、
前記付けることが、
（１）成形型を使用して前記ダイと基板上面とを囲み、型穴を形成し、
（２）前記型穴に前記化合物を注入することを有する方法。
【請求項１４】
請求項１３に記載の方法であって、
前記成形型の表面がフィルムを含む方法。
【請求項１５】
請求項１３に記載の方法であって、
前記化合物が、少なくとも１ＭＰａの圧力で注入される方法。
【請求項１６】
請求項９に記載の方法であって、
前記化合物がエポキシを有する方法。
【請求項１７】
請求項９に記載の方法であって、
前記基板をエッチングし、リードを生成することを更に有し、
各リードが接点の１つからリード端子までの導電性の経路を形成する方法。
【請求項１８】
請求項１７に記載の方法であって、
前記基板のエッチングされた部分を埋める絶縁の組成物を付けることを更に有する方法。
【請求項１９】
導電性のリードと、リード間に入る絶縁の組成物とを有するリードフレームと、
前記リードフレームに接点によって接続され、前記リードフレームの第１の部分から隙間により間隔が開いたダイの下面を有するダイと、
少なくとも前記ダイの底面の上まで広がるレイヤを形成し、前記第１の部分の外であり、全く構成要素に占有されていない前記リードフレームの面の部分を覆う連続的な回路網を形成するポリマーの組成物と
を有するデバイス。
【請求項２０】
請求項１９に記載のデバイスであって、
前記隙間を少なくとも部分的に埋め、前記第１の部分を覆う絶縁レイヤを更に有するデバイス。
【請求項２１】
請求項１９に記載のデバイスであって、
前記連続的な回路網が、前記ダイの底面から前記ダイの上面までの距離の少なくとも５０％まで広がるデバイス。
【請求項２２】
請求項２１に記載のデバイスであって、
前記連続的な回路網が、前記ダイの上面を覆うレイヤを形成するデバイス。
【請求項２３】
請求項１９に記載のデバイスであって、
前記リードが０．１０ｍｍ未満のピッチを有するデバイス。
【請求項２４】
導電性基板と、
前記基板に接点によって接続され、前記基板から隙間により間隔が開いたダイの底面を有するダイと、
少なくとも前記ダイの底面の上まで広がる前記基板の部分に回路網を形成するポリマーの組成物と
を有するデバイスであって、
前記レイヤが前記デバイスに対する十分な剛性を与え、フレームの支持なしで前記基板をエッチングする間に、接点の結合性を維持するデバイス。
【請求項２５】
請求項２４に記載のデバイスであって、
前記導電性基板が、抵抗の組成物で埋められるエッチングを有するデバイス。
【請求項２６】
請求項２４に記載のデバイスであって、
前記基板が、ハーフエッチングングを有するデバイス。
【請求項２７】
請求項２４に記載のデバイスであって、
前記レイヤが、少なくとも前記ダイの上面まで広がるデバイス。
【請求項２８】
ａ）化合物を基板と前記基板に接続されたダイとの間の隙間に入れ、前記基板上面にレイヤを形成させ、
ｂ）前記隙間の中に広がり、ダイの周囲を囲むレイヤを形成する連続的な硬い回路網を生成するように、前記化合物を固化することを有する方法。
【請求項２９】
請求項２８に記載のデバイスであって、
前記隙間を少なくとも部分的に埋め、前記第１の部分を覆う絶縁レイヤを更に有するデバイス。
【請求項３０】
請求項２８に記載のデバイスであって、
前記レイヤが前記リードフレームの周囲まで広がるデバイス。
【発明の詳細な説明】
【０００１】
背景技術
本発明はチップのリードフレームに関する。
【０００２】
半導体チップは、それぞれが１ミクロンより小さい何百万ものトランジスター回路と、チップと外部要素との間の複数の接続を含む。
【０００３】
図１Aを参照すると、いわゆるフリップチップの構造が小型のアセンブリと、縮小した基盤のフットプリントの大きさと、改善された電子的及び熱的性能を有するより短くより多くの入出力（Ｉ／Ｏ）接続とを容易にする。一般的にフリップチップは、導体素子と基板１１４とを接続する半田バンプ１１０を有するダイ１０１を含む。
【０００４】
電気的にフリップチップを接続する１つの方法は、制御圧壊チップ接続技術（Ｃ４）を利用する。まず、半田バンプ１１０が、ダイ１１０又は基板１１４又はその双方の能動側のパッドに付けられる。次に半田バンプ１１０が溶けて、流れることが可能になり、前記バンプが、ダイ１０１又は基板１１４の対応するパッドに対して完全に濡れることを確実にする。一般的に、粘着性フラックスが一方又は双方の面に付けられ、接合される。そして、ダイ１０１のフラックスを支持する面と基板１１４とが、一般の配置でそれぞれ接触して取り付けられる。ダイ１０１と基板パッケージとを、半田の融点まで又はそれ以上に加熱することにより、リフローが実施される。チップの半田と、基板とが結合し、融解した半田の表面張力により、対応するパッドが相互に自己整合することをもたらす。
【０００５】
接合されたパッケージは半田が凝固するまで冷却される。半田接続の結果として生じる高さは、誘拐した半田列の表面張力と、チップの重さとのバランスに基づいて決定される。何らかのフラックス又はフラックスの残基は、洗浄操作においてダイ１０１と基板１１４との結合から除去される。
【０００６】
最後に、ダイ１０１の底面と基板１１４の上面との間に、エポキシのアンダーフィル１１６が付けられ、半田列を囲み、支持する。ダイと基板の半田接続の信頼性と耐疲労性とが、著しく増大している。アンダーフィル１１６は、半田列を通して全ての熱負荷を運ばせるのではなく、チップと基板との間の熱膨張率（ＣＴＥ）の差によって引き起こされる熱負荷の大部分を伝える役割を果たす。アンダーフィル１１６はまた、半田列を他の半田列から電気的に絶縁することができる。
【０００７】
いくつかの集積回路の適用には、結果として生じるパッケージチップの電気性能を最大化するため、できるだけ薄い基板又はフィルムを利用することが望ましい。一般的に、薄い基板又はフィルムは、高分子材料を含み、０．０５から０．５ｍｍの厚さである。薄い基板のより短いビアは、基板のループインダクタンスを減少するのに役立つ。前記薄い回路は非常に柔らかく、半田ボール又はピンを取り付ける困難を生じさせ得る。補強しない場合は、取り付け又は取り外し操作中に損傷を受けやすい。現在の１つの措置は、粘着性のレイヤ１１２を使用して、基板の周囲に適切な材料の硬いブロック１１１を接着することである。
【０００８】
取り付けられた硬いブロック１１１は、全てのパッケージを硬化させる。また、図１Ｂを参照すると、硬いブロックからの支持バー１０９が、ルーティング・リード２０４によってフリップチップパッド２０６に取り付けられたランド・グリッド・アレイ（ＬＧＡ）パッド２３０のような、個々の要素を補強するために使用され得る。
【０００９】
エポキシ系接着剤をダイ１０１の側面の上まで付け、ダイを補強するエポキシの帯を形成することもまた知られている（米国特許第６，０４９，１２４号参照）。
【００１０】
詳細な説明
図２Ａから２Ｇの例を参照すると、ダイ１０１が基板１０５に取り付けられ、パッケージされ、アセンブリ１６０（図２Ｇ）を形成する。
【００１１】
図２Ａを参照すると、まず、前記ダイ１０１は、前記基板１０５に関して向けられる。前記ダイ１０１は、集積回路を支持するチップ又はシリコンウエハーであり得る。前記基板１０５は、銅のような導体材料であり得る。例えば、前記基板１０５が、連続的な銅又は他の導体箔であり得る。銅箔は、質量で少なくとも約４０％、５０％、６０％、７０％又は９９％の銅を含み得る。銅の小さい電気抵抗により、加工されたフリップチップのアセンブリの性能が改善される。
【００１２】
前記基板は、約２２ａｍ、２０ａｍ、１８ａｍ又は１６ａｍの厚さよりも薄い可能性がある。
【００１３】
前記基板１０５は、電源のループインダクタンスを低減するデカップリング・コンデンサのような受動素子１０３を実装するための絶縁パッド１０８を有し得る。
【００１４】
前記ダイ１０１は、前記基板１０５との接続を形成するための半田バンプ１１０を含む。半田の組成の例には、高温バンプ（例えば９７％Ｐｂと３％Ｓｎ）と、共晶バンプ（６３％Ｐｂと３７％Ｓｎ）と、スタッドバンプ（例えば１００％Ａｕ）と、導電性のエポキシとが含まれる。バンプは、例えば共晶バンプでめっきされた高温バンプのように、上記の組み合わせによっても形成され得る。
【００１５】
前記バンプ１１０は、ダイの底面に規則的に配置され得る。例えば、前記バンプは約１１ミル（２７９．４μｍ）のピッチを有し得る。
【００１６】
図２Ｂと図６とを参照すると、前記バンプ１１０が基板に接触するように、前記ダイ１０１が、前記基板１０５に配置される６１０。前記半田バンプ１１０を前記基板１０５に取り付けるために熱が使用される。
【００１７】
ある実施例においては、熱の波動でダイ１０１を局所的に過熱する熱圧着が使用される。例えば、接着処理は、２重量グラム／バンプで３秒間２３０℃の熱の波動を適用することができる。そのような処理は、前記半田バンプ１１０を受けるように配置された半田抵抗ダムを有するフリップチップのパッドの必要性を未然に防ぎ得る。
【００１８】
他の実施例において、前記半田バンプを溶かし、前記基板１０５に接着するために、リフロー加熱装置が使用される。前記基板は、各バンプのリフローの半田を含む半田抵抗ダムを含み得る。半田抵抗ダムを形成する干渉レイヤ３００の使用の説明については、下記に説明する。
【００１９】
前記ダイに取り付けた後、前記ダイ１０１の底面と前記基板上面とが、前記半田バンプ１１０から形成された接点により広げられた隙間１１５を形成する。前記隙間は、例えば、約１２０μｍ、１００μｍ、８０μｍ、又は５０μｍ未満である可能性がある。
【００２０】
図２Ｃと図２Ｄを参照すると、前記基板１０５が下の成形型１２０と上の成形型１３０との間に配置される。成形型の上部１３０及び／又は下部１２０は、多様な金属や、プラスチックや、セラミックや、化合物を含む何らかの適当な材料を含み得る。組成物が圧力により型穴１４５に注入される間に、前記成形型はその形を保持する十分な剛性を有し得る。
【００２１】
上の成形型１３０は、リリースフィルム１２５を支持し得る。前記リリースフィルム１２５は、前記ダイ１０１の上面１０２を上の成形型１３０から分離する熱抵抗フィルムであり得る。前記リリースフィルム１２５は、エポキシのない上面１０２を維持するために、前記ダイ１０１の上面１０２へのフラッシュを防止するために使用され得る。典型的なリリースフィルムは、日本のアピックヤマダ株式会社のＦｉｌｍ  Ａｓｓｉｓｔｅｄ  Ｍｏｌｄｉｎｇ  Ｅｑｕｉｐｍｅｎｔ（Ｆａｍｅ（商標））により提供される。前記リリースフィルムは、フッ化炭素ベースのポリマーを含み、０．５から５ミルの厚みを有し得る。
【００２２】
前記成形型には、例えばランナー１４０の反対側に小さな通気穴が含まれ、注入された組成物が移動する場合に、空洞部１４５から空気が逃げることを可能にする。
【００２３】
図２Ｅを参照すると、ポリマーを形成し得る組成物が、型穴１４５に接続するランナー１４０に注入される６４０。前記組成物は、圧力によって、例えばランナーを通じて副室から暑い塑性状態で届けられ、前記空洞部１４５に入る。注入後、前記組成物は、前記ダイ１０１と前記基板１０５との間の空洞部の間に広がるポリマーの回路網１５０を固化し、形成することができる。前記固化処理は、硬化条件での定温放置を含み得る。
【００２４】
ダイ１０１のアンダーフィルになり、前記ダイ又は（受動素子１０３のような）他の構成要素によって覆われていない前記基板の全範囲に広がるポリマーの回路網を形成することにより、前記アセンブリ１６０は、（硬いフレーム１１１のような）硬い支持部を欠く場合でも、硬くなり、増強する。
【００２５】
前記ポリマーの回路網の広がりは、例えば、適切な成形型（１２０と１３０）の設計により変化し得る。したがって、ある実施例においては、前記ポリマーの回路網は、異なる高さ（すなわち基板１０５に垂直の方向に）、例えば下のダイの面の上部から上のダイの面まで、又はその２つの２０％、４０％、５０％、６０％又は８０％のレイヤを形成し得る。
【００２６】
同様に、前記基板１０５の面に沿った前記ポリマーの回路網の広がりもまた、適切な成形型の設計によって変わり得る。従って、ある実施例においては、前記ポリマーの回路網は、少なくとも受動素子１０３又は前記基盤１０５に取り付けられた他の構成要素まで、又は同じ基板１０５に配置された他のダイ１０１まで、又は前記基板１０５の周囲まで広がる。（それに加えて又はその代わりに）前記ポリマーの回路網は、少なくとも前記ダイ１０１の高さであるダイの周囲から離れた距離（前記基板１０５の面に水平に）、すなわち、前記基板１０５の反対側のダイの底面からダイの上面の距離に広がり得る。
【００２７】
多様な組成物がアンダーフィルと硬いアセンブリを形成するために使用され得る。前記化合物は樹脂又はポリマーを形成する他の化合物である可能性がある。前記ポリマーは、一般的には非導電性である。連続的な硬い回路網は、前記化合物を固化することにより形成された接触構造である。前記構造は、前記基板１０５（又は後述のリードフレーム２１０）に剛性を与える。
【００２８】
樹脂は結晶性樹脂及び多機能タイプの樹脂を含む。ＢＭＩや、ポリエステルや、熱可塑性プラスチックのような他の樹脂が、必要に応じて使用され得る。
【００２９】
ある実施例においては、前記化合物は、ガラス繊維入りのエポキシのようなエポキシである。使用されるエポキシ樹脂は、動作中に集積チップにより生じうる高温に対する耐性を含む高い強度と優れた熱特性を有し得る。さらに、未硬化液体状態のエポキシは、比較的低い粘性を備え、前記チップと基板面の間の空間への注入を容易にすることができる。例えば、前記エポキシは、１６５℃において、約２０Ｐａｓ、１５Ｐａｓ、１２Ｐａｓ、１０Ｐａｓ又は８Ｐａｓ未満の融解粘度を有し得る。
【００３０】
表１は、典型的なエポキシの配合の特性の一部を記載したものである。前記特性は、限定さるものではなく、単独で又は他の特性との組み合わせで存在し得る。
【００３１】
概して、未使用の無充填のエポキシと、シリコンチップ又は補強されたプラスチック基板のどちらか一方との間の熱膨張率（ＣＴＥ）の違いは著しい。フリップチップのパッケージが受け得る広範囲の動作温度を考慮すると、結合される材料のＣＴＥをできるだけ近くなるように調整し、それによって、何らかの誘発される熱圧力を最小限にすることが望ましい。逆に言えば、充填材が多すぎることは、エポキシの配合の粘度が、チップ１１０の上部と基板１２０の対応する面との間の隙間に流れにくい点まで増加することを引き起こす。加えて、前記充填材が未使用のエポキシより大きい弾性率を有していれば、硬化エポキシの配合の剛性を増加するように作用し、結果として生じるチップパッケージのより大きい剛性をもたらす。したがって、質量で約８０％の二酸化珪素の微小球を有する充填されるエポキシ樹脂が、理想的な配合であるとみられている。
【００３２】
【表１】
2004530307.tif 000003
出荷パッケージが生産速度で形成され得る高温で比較的早く硬化され、室温において、又は成形型に注入される前の供給ラインにおいて混合エポキシと触媒が硬化しない少しの高温において、比較的長い可使時間を備えるエポキシの配合を有することもまた望ましい。望ましい樹脂は、１６５℃で約１２０秒の硬化特性を有する。他の樹脂の配合の特性に応じて、適した結果を備える異なる硬化特性が特定され得る。所定の熱可塑性プラスチック樹脂が、硬化温度を有さず、高温で融解し、冷却されて凝固する成形型動作において利用され得ることもまた考えられる。
【００３３】
仕様が表１の形と配合のエポキシ樹脂を使用することにより、成型処理が次のように行われる。まず、前記成形型が、それに含まれる不完成のチップパッケージとともに１６５℃で過熱される、あるいは、前記成形型が１６５℃に維持され、不完成のチップがそれに挿入される。次に、エポキシ樹脂がランナー１４０を通じて、約１−５ＭＰａの圧力で前記成形型に注入される。前記樹脂の粘土を低め、樹脂が造形処理に移ることを容易にするため、その樹脂は中温まで予熱され得る。適切な量のエポキシが型穴に注入されると、エポキシが完全に硬化するため、少なくとも１２０秒間１６５℃に保たれる。
【００３４】
図２Ｆと６とを参照すると、硬化後、前記成形型が分離され、図２Ｆに描かれるアセンブリ１６０が取り外される６５０。一般的に成型されたフリップチップのパッケージは、次のパッケージを形成するために成形型が直ちに再利用されるように、成形型が熱い間に取り外される。しかし、成形されたフリップを取り除く前に、成形型が硬化することを許容され得ることが考えられる。
【００３５】
図２Ｇを参照すると、前記アセンブリ１６０は取り除かれて、導電性基板１０５の上に、エポキシで囲まれ、アンダーフィルのあるダイ１０１を備える。
【００３６】
図３Ａから３Ｅを参照すると、フリップチップ基板のアセンブリ１６０の加工として、前述の処理の変形が用いられる。薄い基板１０５が絶縁抵抗レイヤ３００で覆われる。前記絶縁レイヤがエッチング処理され、又は別の方法で修正され、半田ボール又は構成要素からの他の接触を受けることが可能な部分３１０を除去する。前記絶縁レイヤ３００は高い電気抵抗を有し、すなわち、非導電材料から形成される。
【００３７】
図３Ｂをまた参照すると、除去された受容部分３１０にダイ１０１の半田ボール１１０が配置するように、ダイ１０１が基板１０５に設置される。適切に加熱されると、半田ボールがリフローし、基板１０５との安定した電気接点を形成する。同様に、コンデンサのような受動素子１０３もまた、半田接触１１２により基板に接続される。
【００３８】
図３Ｃを参照すると、前述の通り、ダイ１０１により形成されたアセンブリと、受動素子１０３と、基板１０５とが、成形型に囲まれ、連続的な硬い支持構造１５０を形成するエポキシのレイヤ１５０で覆われる。
【００３９】
前記絶縁レイヤ３００と前記ダイ１０１の底面との間に隙間が形成されると、前記エポキシのレイヤにより形成された構造がその隙間を埋めることができる。
【００４０】
図２Ｇと３Ｄの双方に描かれるエポキシの枠１５０が形成された後に、導電性基板１０５がエッチング６６０により修正され、リードフレーム２１０を加工する。エッチング６６０は、化学エッチングに限定されない。例えば、エッチング６６０は、ＵＶ又はＣＯ２高圧レーザーアブレーション処理や、写真平板処理や、従来の銅のエッチング処理によって行われ得る。
【００４１】
図３を参照すると、エッチング６６０は、例えば端子２３０とダイの接続１１０のそれぞれを接続する導電性の経路２０４を残す。
【００４２】
前記端子２３０は、ランド・グリッド・アレイ（ＬＧＡ）や、ボール・グリッド・アレイ（ＢＧＡ）や、ピン・グリッド・アレイ（ＰＧＡ）や、プリント回路基板（ＰＣＢ）や、マザーボードのような、多様なチップのインタフェースフォーマットのいずれにも都合良く調和するように構成され得る。
【００４３】
図７を参照すると、エポキシ枠１５０により備わる剛性と支持は、薄い基盤１０５の使用を可能にするのみならず、Ｃ４パッド２０６とルーティング・リード２０４の高密度を可能にする。例えば、２つのＣ４パッド２０６の間の中心同士の距離５８２は、約０．１２７ｍｍ未満である可能性があり、約０．１２ｍｍ、０．１０ｍｍ、０．０９ｍｍ、０．０８ｍｍ、０．０８３ｍｍ、０．０７ｍｍ又はそれ未満である可能性がある。すなわち、第１のＣ４パッドと第４の近接したＣ４パッドの間のピッチは、約０．３５ｍｍ、０．３ｍｍ、０．２７ｍｍ、０．２５ｍｍ、又は０．２ｍｍ未満である。
【００４４】
その後、絶縁膜３７０がエッチングされた基板に付けられる６７０。絶縁化合物は、エポキシの枠とアンダーフィルを形成するために使用されるエポキシの化合物と同じ又は異なる可能性がある。前記絶縁化合物は、基板１０５から形成されたリードフレームの異なる導電性の経路２０４の間のショートを保護する抵抗膜３７０を形成する。
【００４５】
他の実施例において、図４Ａに描かれるように、ハーフエッチングング処理された基板７０５が用いられる。約１８μｍの厚さを有する基盤では、９μｍの深さで、基板７０５の下層７３０に支持されたハーフエッチングング７１０が形成される。図４Ｂを参照すると、ダイのバンプ１１０がハーフエッチングング処理された基板７０５の隆起部７２０に沿って接続を形成するように、ダイ１０１がハーフエッチングング処理された基板７０５に配置される。図４Ｃを参照すると、アセンブリがポリマーの組成物に接触され、前記アセンブリを硬くし、補強する回路網１５０を形成する。図４Ｄを参照すると、ハーフエッチングング処理された基盤７０５の下半分又は基板の下層７３０は、リードフレーム２１０を加工するために取り除かれる。
【００４６】
図２に示したステップ６１０から６７０は、例えば図５に描かれるように、平行して複数のダイ１０１に実行され得る。図５Ａを参照すると、複数のダイ１０１が基板１０５を構成するパネルに配置される。リールやストリップや、他の形式の基板１０５もまた用いられ得る。
【００４７】
図５Ｂを参照すると、全てのアセンブリが成形型に設置され、エポキシでカプセル化され、硬いアセンブリ４１０を形成する。そして、基板１０５の底面がエッチングされ６６０、リードフレームを形成する。エッチングは、写真平板マスクを通じて投影される光に基板底面４３０の表示部分４２０を露光することを含み得る。
【００４８】
図５Ｃと図６とを参照すると、基板１０５はダイスカットされ６８０、ダイ１０１とリードフレーム２１０とを含む各個別デバイスに分離される。一般的にダイスカットの後は、各個別デバイスには、デバイスの周囲すなわちリードフレーム２１０の周囲に広がるカプセル化されたレイヤが含まれる。
【００４９】
本願で説明した技術は前述の例に限定されない。
【００５０】
例えば、カプセル化した回路網１５０を形成する組成物と同じ組成物又は異なる組成物を使用して、成形型のダイ１１０の設置の前に、アンダーフィルで隙間１１５が埋められ得る。成形型の形を調整することにより、例えば少なくともダイの底面まで広げる構造や、少なくともダイの上面まで広げる構造や、ダイの底面から上面までの距離の少なくとも２５％、５０％、７５％又は９０％まで広げる構造等の多様な構造で、カプセル化した回路網１５０が加工され得る。さらに別の例においては、図８に描かれるように、カプセル化した回路網１５０が、ダイの上面を覆う。
【００５１】
前述の通り、本願で説明した方法により生産されるリードフレームは、多様なインタフェースフォーマットに用いられ得る。図８を参照すると、リードフレーム２１０が、約１ｍｍのピッチで間隔が開いた複数の半田バンプ８３０を含むＢＧＡに接続される。リードフレーム２１０はまた、ダイ１０１に接続するゴールドワイヤ８１０のような追加の特徴を含み得る。アセンブリは、ダイの上面１０２を覆うポリマーの組成物で覆われ、追加のカプセル化レイヤ１５０を形成する。アセンブリは約１．２ｍｍの高さ８２０を有し得る。
【００５２】
図８に描くように、リードフレーム２１０とボール８３０との隙間は、カプセル化レイヤ１５０と異なるアンダーフィルの組成物８５０で埋められる。絶縁膜２２０は、リードフレーム２１０と半田ボール８３０との間の抵抗レイヤを形成する。
【００５３】
その他の実施についても請求の範囲内である。
【図面の簡単な説明】
【００５４】
【図１Ａ】従来のフリップチップの構造の図である。
【図１Ｂ】従来のフリップチップの構造の図である。
【図２Ａ】ダイ１０１と基板１０５とをパッケージする第１の処理の図である。
【図２Ｂ】ダイ１０１と基板１０５とをパッケージする第１の処理の図である。
【図２Ｃ】ダイ１０１と基板１０５とをパッケージする第１の処理の図である。
【図２Ｄ】ダイ１０１と基板１０５とをパッケージする第１の処理の図である。
【図２Ｅ】ダイ１０１と基板１０５とをパッケージする第１の処理の図である。
【図２Ｆ】ダイ１０１と基板１０５とをパッケージする第１の処理の図である。
【図２Ｇ】ダイ１０１と基板１０５とをパッケージする第１の処理の図である。
【図３Ａ】ダイ１０１と基板１０５とをパッケージする第２の処理の断面と図の連続である。
【図３Ｂ】ダイ１０１と基板１０５とをパッケージする第２の処理の断面と図の連続である。
【図３Ｃ】ダイ１０１と基板１０５とをパッケージする第２の処理の断面と図の連続である。
【図３Ｄ】ダイ１０１と基板１０５とをパッケージする第２の処理の断面と図の連続である。
【図３Ｅ】ダイ１０１と基板１０５とをパッケージする第２の処理の断面と図の連続である。
【図４Ａ】ハーフエッチングング処理されたリードフレーム１０５を使用して、ダイをパッケージする処理の図である。
【図４Ｂ】ハーフエッチングング処理されたリードフレーム１０５を使用して、ダイをパッケージする処理の図である。
【図４Ｃ】ハーフエッチングング処理されたリードフレーム１０５を使用して、ダイをパッケージする処理の図である。
【図４Ｄ】ハーフエッチングング処理されたリードフレーム１０５を使用して、ダイをパッケージする処理の図である。
【図５Ａ】ダイ１０１をパッケージする処理の図である。前記処理は、基板１０５をダイスカットすることを含む。
【図５Ｂ】ダイ１０１をパッケージする処理の図である。前記処理は、基板１０５をダイスカットすることを含む。
【図５Ｃ】ダイ１０１をパッケージする処理の図である。前記処理は、基板１０５をダイスカットすることを含む。
【図６】ダイ１０１をパッケージする処理のフローチャートである。
【図７】ルーティング・リードとパッドの図である。
【図８】ボール・グリッド・アレイの図である。
【図６】
2004530307.tif 000004
【国際公開パンフレット】
2004530307.tif 000005
2004530307.tif 000006
2004530307.tif 000007
2004530307.tif 000008
2004530307.tif 000009
2004530307.tif 000010
2004530307.tif 000011
2004530307.tif 000012
2004530307.tif 000013
2004530307.tif 000014
2004530307.tif 000015
2004530307.tif 000016
2004530307.tif 000017
2004530307.tif 000018
2004530307.tif 000019
2004530307.tif 000020
2004530307.tif 000021
2004530307.tif 000022
2004530307.tif 000023
2004530307.tif 000024
2004530307.tif 000025
2004530307.tif 000026
2004530307.tif 000027
2004530307.tif 000028
2004530307.tif 000029
2004530307.tif 000030
2004530307.tif 000031
2004530307.tif 000032
2004530307.tif 000033
2004530307.tif 000034
2004530307.tif 000035
2004530307.tif 000036
2004530307.tif 000037
2004530307.tif 000038
2004530307.tif 000039
2004530307.tif 000040
2004530307.tif 000041
2004530307.tif 000042
2004530307.tif 000043
【国際調査報告】
2004530307.tif 000044
2004530307.tif 000045
2004530307.tif 000046