(57)【要約】本発明は、各メモリセルは、半導体ボディの上面にてゲート電極（２）が提供されたメモリトランジスタであり、この電極は、半導体材料内に形成されたソース領域（３）とドレイン領域（４）との間に設けられる。ゲート電極は、誘電性材料によって半導体材料から分離される。少なくともソース領域とゲート電極との間、およびドレイン領域とゲート電極との間に、酸化物−窒化物−酸化物−層シーケンス（５、６、７）が位置する。この層シーケンスは、ソースおよびドレインにて電荷キャリアを捕獲するために提供される。【選択図】図３
2004517464.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタを備えるメモリセルであって、該トランジスタは、半導体ボディ（１）または半導体層の上面にゲート電極（２）を有し、該ゲート電極は、半導体材料内に形成されるソース領域（３）とドレイン領域（４）との間に設けられ、該ゲート電極は、誘電性材料によって半導体材料から分離され、該材料は、境界層（５、７）間にメモリ層（６）を有し、該メモリ層は、電荷キャリアを捕獲するために提供される、メモリセルであって、
該ゲート電極（２）は、該ソース領域（３）と該ドレイン領域（４）との間の該半導体材料内に形成されるトレンチ内に設けられ、
該メモリ層（６）は、少なくとも、該ソース領域（３）と該ゲート電極（２）との間、および該ドレイン領域（４）と該ゲート電極（２）との間に位置することを特徴とする、メモリセル。
【請求項２】
前記半導体材料に面する、少なくとも１つの境界層（５）は、最低３．９の相対誘電率を有する材料である、請求項１に記載のメモリセル。
【請求項３】
前記半導体材料に面する、少なくとも１つの境界層（５）は、最低７．８の相対誘電率を有する材料である、請求項１に記載のメモリセル。
【請求項４】
前記半導体材料に面する、少なくとも１つの境界層（５）は、最低２０の相対誘電率を有する材料である、請求項１に記載のメモリセル。
【請求項５】
前記半導体材料と前記メモリ層（６）との間に、最低２ｅＶのバリア電位が存在する、請求項１に記載のメモリセル。
【請求項６】
少なくとも１つの境界層（５、７）は、酸化物またはシリケートを含む、請求項１に記載のメモリセル。
【請求項７】
少なくとも１つの境界層（５、７）は、窒化物またはオキシナイトライドを含む、請求項１に記載のメモリセル。
【請求項８】
少なくとも１つの境界層（５、７）は、Ａｌ２Ｏ３またはＴａ２Ｏ５を含む、請求項１に記載のメモリセル。
【請求項９】
前記メモリ層（６）は、ドーピングされないシリコン、酸化タンタル、タンタレート、ケイ化ハフニウム、酸化ハフニウム、酸化チタン、チタネート、酸化ジルコニウム、酸化ランタンおよび酸化アルミニウルの群からの材料である、請求項１〜８の１つによる、メモリセル。
【請求項１０】
前記メモリ層は、酸化タンタルまたはタンタレートである、請求項１に記載のメモリセル。
【請求項１１】
前記メモリ層（６）は、ケイ化ハフニウムまたは酸化ハフニウムである、請求項１に記載のメモリセル。
【請求項１２】
前記メモリ層（６）は、酸化チタンまたはチタネートである、請求項１に記載のメモリセル。
【請求項１３】
前記メモリ層（６）は、酸化ジルコン、酸化ランタンまたは酸化アルミニウムである、請求項１に記載のメモリセル。
【請求項１４】
請求項１〜１３の１つに記載のメモリセルを含む構成であって、
該構成は、メモリとして提供され、
該メモリにおいて、前記ゲート電極（２）は、それぞれ、ワード線として提供される導体トラック（８）と導電性接続され、
該メモリにおいて、メモリセルのソース領域（３）とドレイン領域（４）とが、隣接するメモリセルのドレイン領域（機械的）およびソース領域として同時に提供される、構成。
【請求項１５】
前記メモリ層（６）を含む前記シーケンスは、ゲート電極（２）と該導体材料との間、および導体トラック（８）と該半導体材料との間に全面に付与される、請求項１４に記載の構成。
【請求項１６】
前記メモリ層（６）は、トレンチの壁間、および／または互いに隣接し合う２つのトレンチ間にて中断される、請求項１４に記載の構成。
【請求項１７】
ｖ字型か、または少なくとも斜めに配向された壁間に前記ゲート電極（２）を有するトレンチが、前記半導体材料内に設けられる、請求項１４〜１６の１つに記載の構成。
【請求項１８】
同一のメモリセルのソース領域（３）とドレイン領域（４）との間の距離は、最大１８０ｎｍである、請求項１４〜１７に記載の構成。
【請求項１９】
同一のメモリセルのソース領域（３）とドレイン領域（４）との間の距離は、最大１５０ｎｍである、請求項１７に記載の構成。
【請求項２０】
請求項１〜１９の１つに記載のメモリセルおよび構成を作製する方法であって、
第１の工程において、半導体ボディ（１）または半導体層において、トレンチ（１４）、または互いに平行に延びる複数のトレンチ、および該トレンチの横方向に隣接する、ソース（３）、ドレイン（４）、および少なくとも１つのビット線が提供されたドーピング領域が作製され、
第２の工程において、該トレンチ内に記憶媒体が作製され、
第３の工程において、それぞれのゲート電極（２）用に提供された導電性材料が、該トレンチ（単数または複数）内に導入され、該トレンチの上に、少なくとも１つの、ワード線として提供される導体トラック（８）が構造化される、方法。
【請求項２１】
第１の工程において、複数のトレンチがエッチングされ、該複数のトレンチは、酸化物を用いて充填され、
ドーピング領域を形成するために、ドーパントの注入が行なわれ、
ＳＴＩトレンチとして電気的に絶縁するために提供されたトレンチの部分を覆うマスクを使用して、少なくとも、ゲート電極用に提供される領域において酸化物が除去される、請求項２０に記載の方法。
【請求項２２】
第２の工程において、下部境界層（５）、メモリ層（６）および上部境界層（７）を含む層シーケンスが付与される、請求項２０または２１に記載の方法。
【請求項２３】
前記第２の工程と第３の工程との間にて、前記上部境界層と前記メモリ層が、少なくとも１つのゲート電極が提供される、少なくとも半導体材料内に位置するトレンチの壁間に、および／または２つの互いに隣接し合うトレンチ間で、前記下部境界層を残して十分に除去される、請求項２２に記載の方法。
【請求項２４】
前記第１の工程において、前記トレンチ（単数または複数）が、誘電性材料を用いて充填され、
マスクを用いて、該誘電性材料内に開口部（２５）が作製され、
前記第３の工程において、導電性材料が該各開口部に導入される、請求項２０〜２３の１つに記載の方法。
【請求項２５】
前記第１の工程において、前記トレンチ（単数または複数）が誘電性材料を用いて充填され、
誘電性材料を含む層が付与され、
前記第２の工程の前に、該トレンチ（単数または複数）を横断して、１つの帯上の開口部、または互いに平行に配向される帯状の複数の開口部が該誘電性材料内に作製され、
前記第３の工程において、導電性材料が該各開口部内に導入される、請求項２０〜２３の１つに記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、電気的に書き込み可能および消去可能な不揮発性フラッシュメモリの領域に関する。このフラッシュメモリは、ＳＯＮＯＳ方法（半導体−酸化物−窒化物−酸化物−半導体）に従って構成された不揮発性メモリセルであり、仮想接地ＮＯＲアーキテクチャにおいて用いられ得る。
【０００２】
最小の不揮発性メモリセルは、マルチメディア用途における最高の集積密度のために必要とされる。半導体技術のさらなる発達は、益々大きいメモリ容量を可能にし、このメモリ容量はまもなくギガバイト領域を開拓する。しかしながら、リソグラフィーによって決定される最小の構造の大きさが、さらに低減される一方で、例えば、トンネル酸化物の厚さ等の他のパラメータを、これに対応して縮小することはもはや不可能である。構造を縮小するとチャネル長が短縮されるプレーナトランジスタの場合、ソースとドレインとの間に突き抜け現象と呼ばれる電圧破壊が発生することを回避するために、チャンネルドーピング量の増加が必要とされる。これによって、通常、ゲート酸化物の厚さを低減することによって補償される閾電圧が高くなる。
【０００３】
しかしながら、チャンネル−熱い電子によってプログラム可能な、熱いホールを用いて消去可能なプレーナＳＯＮＯＳメモリセル（ＵＳ５，７６８，１９２号、ＵＳ６，０１１，７２５号、ＷＯ９９／６０６３１号を参照）は、ゲート酸化物と等価値の厚さを有する制御誘電体（Ｓｔｅｕｅｒ−Ｄｉｅｌｅｋｔｒｉｋｕｍ）を必要とする。しかしながら、この厚さは、実施可能なプログラム周期（メモリセルの「耐久性」）の数が許容し得ない態様にて減少することなしに、任意に低減され得ない。
【０００４】
従って、必要とされるのは、十分に大きいチャネル長であり、これによって、チャンネル内のドーパントの濃度が過度に高く選択される必要はない。なぜなら、チャネル長が短い場合、閾電圧が過度に大きくなるからである。
【０００５】
Ｊ．Ｔａｎａｋａらによる刊行物「Ａ  Ｓｕｂ−０．１−μｍ  Ｇｒｏｏｖｅｄ  Ｇａｔｅ  ＭＯＳＦＥＴ  ｗｉｔｈ  Ｈｉｇｈ  Ｉｍｍｕｎｉｔｙ  ｔｏ  Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔｓ」ｉｎ  ＩＥＤＭ  ９３、５３７〜５４０ページ（１９９３年）において、Ｐ＋型基板上のトランジスタが記載される。この基板の場合、ゲート電極は、ｎ＋型ソース領域とｎ＋型ドレイン領域との間の溝内に設けられ、従って、湾曲したチャンネル領域が基板上に形成される。
【０００６】
Ｋ．Ｎａｋａｇａｗａらによる刊行物「Ａ  Ｆｌａｓｈ  ＥＥＰＲＯＭ  Ｃｅｌｌ  ｗｉｔｈ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｔｒｅｎｃｈ  Ｔｒａｎｓｉｓｔｏｒ  ＆  Ｉｓｏｌａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ」ｉｎ  ２０００  ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓにおいて、浮遊ゲート電極を有するメモリセルとしてのトランジスタが記載される。この浮遊ゲート電極は、ｎ＋型ソース領域とｎ＋型ドレイン領域との間に、基板のｐウェル内まで十分に設けられる。浮遊ゲート電極と制御ゲート電極との間に、酸化物−窒化物−酸化物の層シーケンスを含む誘電体層が位置する。
【０００７】
ＤＥ１９５  ４５  ９０３  Ａ１において、プレーナＭＯＳトランジスタが並列して延びるセルの形態に配置される、リードオンリーメモリセルが記載される。隣接し合うセルは、縦方向のトレンチの底部と、隣接し合う縦方向のトレンチ間とに交互に延びる。ビット線は、縦方向のトレンチを横断し、ワード線は、縦方向のトレンチと平行に延びる。
【０００８】
ＤＥ１９６  ００  ４２２  Ｃ１号において、電気的プログラミング可能なメモリセル構成が記載される。この構成において、複数の個別のメモリセルが存在し、これらのメモリセルは、それぞれ、トラップを含むゲート誘電体を有するＭＯＳトランジスタを含み、並列して延びるセルの形態に配置される。ここで、隣接し合うセルは、それぞれ、縦方向のトレンチの底部と、隣接し合う縦方向のトレンチ間とに交互に延び、互いに絶縁される。
【０００９】
ＤＥ  １９６  ０３  ８１０  Ｃ１号において、プレーナＭＯＳトランジスタを有する第１のメモリセル、および垂直ＭＯＳトランジスタを有する第２のメモリセルを含むメモリセル構成が記載される。ここで、プレーナＭＯＳトランジスタは、並列する、帯状のトレンチの底部およびトレンチのクラウン（Ｋｒｏｎｅ）上に配置される。垂直ＭＯＳトランジスタは、トレンチの側壁にて設けられる。
【００１０】
本発明の課題は、極めてわずかな面積を必要とするメモリセル構成のメモリセル、および関連する作製方法を提示することである。
【００１１】
本課題は、請求項１の特徴を有するメモリセル、請求項１５の特徴を有するメモリセルを含む構成、および請求項２１の特徴を有する方法によって解決される。実施形態は、従属請求項から明らかである。
【００１２】
本発明によるメモリセルは、半導体ボディまたは半導体層の上面にゲート電極が提供されたメモリトランジスタを有する。このゲート電極は、半導体材料内に形成される、ソース領域とドレイン領域との間に設けられる。ゲード電極は、誘電性材料によって半導体材料から分離される。少なくとも、ソース領域とゲート電極との間、およびドレイン領域とゲート電極との間に層シーケンスが位置する。この層シーケンスは、ソースおよびドレインにて電荷キャリアを捕獲するために提供されたメモリ層を境界層間に含む。境界層の材料は、メモリ層の材料よりも高いエネルギーバンドキャップを有するので、境界層間のメモリ層内で捕獲される電荷キャリアは、ここでは局所化された状態である。
【００１３】
メモリ層の材料として、好適には、窒化物が考えられ、包囲する材料として、特に、酸化物が適切である。シリコンの材料系におけるメモリセルの場合、本例示の実施例におけるメモリ層は、約５ｅＶのエネルギーバンドギャップを有する窒化ケイ素であり、包囲する境界層は、約９ｅＶのエネルギーバンドギャップを有する酸化ケイ素である。メモリ層は、境界層のエネルギーバンドギャップよりも小さいエネルギーバンドギャップを有する別の材料であり得る。その際、電荷キャリアの良好な電気的閉じ込め（ｃｏｎｆｉｎｅｍｅｎｔ）のためのエネルギーバンドギャップの差は、可能な限り大きい必要がある。好適には、メモリ層においてトラップまたは捕獲中心が提供される。トラップまたは捕獲中心は、電荷キャリアによって占められるべきエネルギーレベルをメモリ層のエネルギーバンドギャップの範囲内で形成する。
【００１４】
半導体材料に面する下部境界層は、電荷キャリアが直接的にトンネルすることを回避するように厚く形成され得る。従って、ＳｉＯ２を使用する場合、下部境界層は、好適には、最低約６ｎｍ〜７ｎｍの厚さである。ゲート電極に面する上部境界層は、好適には、消去工程において、ゲートからの直接的なトンネルおよびファウラーノルドハイムトンネルを回避するために、通常、下部境界層の約２倍の厚さである。
【００１５】
メモリ層および境界層を含む層シーケンスは、好適には、わずかな酸化物相当厚さ（ｏｘｉｄａｅｑｕｉｖａｌｅｎｔｅｎ  Ｄｉｃｋｅ）にて形成される。これは、同一の容量を形成するための誘電体としての、純粋な酸化物層の厚さを意味する。この目的のために、層の材料は、層シーケンスの平均相対誘電率が４より大きくなるように選択される。これは、好適には、半導体材料に面する下部境界層の材料が、ＳｉＯ２に対応して、最低３．９の相対誘電率にて形成されることによって行なわれる。より良好なのは、相対誘電率をより高く、最低約７．８に選択することである。なぜなら、これによって、より良好なゲート制御が達成され、かつより速いプログラミングが可能だからである。これによって、ゲート誘電体の電気的に有効な厚さは、すなわち低減され、より薄い下部境界層は、高いプログラミングレートおよび／またはより小さいプログラミング電圧を可能にする。
【００１６】
この場合、半導体材料とメモリ層との間のバリア電位が十分に高い状態で維持されなければならないことが考慮されなければならない。一般に、下部境界層の材料の相対誘電率が大きくなるにつれて、このバリア電位は低減される。Ｓｉ上のＳｉＯ２の場合、バリア電位は約３．１ｅＶである。これは、シリコンにおける電子のフェルミ準位とＳｉＯ２層における導電帯の下方端部との距離である。このバリア電位は、２ｅＶの値未満であってはならない。他方、小さいバリア電位は有利である。なぜなら、この場合、プログラミング速度が急激に増大し、ソース／ドレイン電圧を低減し、これによって、チャンネル内での突き抜け現象の危険を回避する可能性が開かれるからである。従って、これが、必要性と一致して実現され得るならば、下部境界層の材料は、有利にも、最低２０の相対誘電率を有し得る。
【００１７】
シリコンと二酸化ケイ素との間の界面が良好に制御されるので、ＳｉＯ２を含む下部境界層が有利である。酸化ケイ素と共に、例えば、酸化タンタル、ハフニウムシリケート、酸化チタン（化学量論的組成ＴｉＯ２の場合）、チタネート、酸化タンタル（化学量論的組成Ｔａ２Ｏ２の場合）、タンタレート、酸化ジルコニウム（化学量論的組成ＺｒＯ２の場合）、酸化アルミニウム（化学両論的組成Ａｌ２Ｏ３の場合）または真性導電率を有する（ｉｎｔｒｉｎｓｉｓｃｈ  ｌｅｉｔｅｎｄ）（ドーピングされない）シリコン等がメモリ層の材料として用いられ得る。窒化シリコンは、約７．９の相対誘電率を有する。より高い誘電率（例えば、＝１５．．．１８）を有する代替的材料の使用は、格納するために提供された層スタックの酸化物相当厚さ全体を低減することを可能にし、従って、有利である。他方、窒化ケイ素は、さらに、下部境界層として有利に用いられ得る。純粋な窒化ケイ素の代わりに、ここでは、オキシナイトライドケイ素（Ｓｉｌｉｚｉｕｍｏｘｉｎｉｔｒｉｄ）も用いられ得る。ここで、酸素および窒素の量が、連続的にか、または半導体材料からメモリ層へ階段的に変更され得る。
【００１８】
記載された材料、酸化タンタル、ハフニウムシリケート、酸化チタン、酸化ジルコニウムおよび酸化アルミニウム、さらに酸化タンタル（化学量論的組成Ｔａ２Ｏ５の場合）、チタネートおよびタンタレートは、境界層の材料として適切である。特に強調され得るのは、境界層におけるシリケートの使用である。ここでは、好適には、トラップを有しない、例えば、ハフニウムシリケートが有利に用いられ得る。これによって、下部境界層の組成を連続的に変化させることが可能である。この境界層において、基板または半導体ボディのシリコンとの良好な界面を達成するために、最下部にＳｉＯ２が位置し、これは上方へ、すなわちメモリ層に向かって、量を増しながらハフニウムと混合され、従って、場合によっては、ハフニウムシリケートの化学両論的組成が達成される。最終的に、メモリ層と隣接して、ＨｆＯ２のみがなお残るまで、材料中のシリコン量はメモリ層に向かって減少する。従って、半導体材料とメモリ層との間に、ＳｉＯ２の単独使用と比較して、バリア電位が３．１ｅＶから約２ｅＶに低減される。対応するＳｉＯ２のベース上の下部境界層の組成が連続的に変化することは、ハフニウムを用いる代わりに、他の化学元素も用いられ、好適には、例えば、チタン、ジルコニウムまたはランタン等の金属を、添加物として用いることが可能である。上部境界層については、シリケートの他に、特に、Ａｌ２Ｏ３およびＴａ２Ｏ５が考えられる。この場合、メモリ層における、チタネート、酸化チタン、タンタレートまたは５酸化タンタルとの組み合わせが好適に適切である。
【００１９】
境界層、メモリ層およびさらなる境界層を含む層シーケンスは、半導体ボディの上面上に全面に付与され得、従って、この上面に対して水平な、この面の領域上、およびゲート電極で満たされたトレンチの底部上にもメモリ層の部分が位置する。あるいは、メモリ層を含む層シーケンスが、それぞれのゲート電極が配置されている半導体材料内に位置するトレンチの壁にてそれぞれ存在し、その間が中断されることによって、メモリ層は区切られ得る。
【００２０】
本発明によるメモリセルは、メモリセル構成として、仮想接地ＮＯＲアーキテクチャにおいて回路設定され得る。この場合、さらなる境界において、自由選択可能なチャネル長が実現され得る。これは、トレンチを半導体ボディ内に形成することによって達成される。トレンチは、例えば、すでに予め生成されたｎ＋型領域においてエッチングされ得、従って、チャンネル領域は、このトレンチの底部にて、半導体ボディに方向付けられた湾曲を有するか、またはソースおよびドレインの領域よりも深く作製される。この構成の利点は、特に、このようにして半導体ボディの上面のレベルにおける最小の面を利用すること（公差点セル）が可能なことである。この場合、ここで、リソグラフィーによって達成可能な構造の細かさを有する面が収縮する（収縮性の基準に関連して）。さらに、メモリトランジスタのチャネル長は、トレンチの深さおよびトレンチ底部の形状について最適化され得る。１Ｖ未満の小さい閾電圧、および同じ縮尺の（設計基準）プレーナトランジスタよりも大きいソースドレイン電圧が可能である。
【００２１】
次に、本発明によるメモリセル、および作製方法の例示の実施形態が、図１〜図１３を用いて、より詳細に説明される。
【００２２】
図１において、メモリとして提供されたメモリセルの構成の典型的なレイアウトが模式的平面図で示される。埋め込まれたビット線ＢＬ１、ＢＬ２、．．．、ＢＬｎ、およびその上部に、このメモリの表面に近接して含まれるチップに設けられたワード線ＷＬ１、ＷＬ２、．．．、ＷＬｎによって占有される領域において、メモリとして提供された層シーケンスが位置する。この層シーケンスは、以下に記載される例示の実施形態において、表示を簡略化するために、それぞれ、酸化物−窒化物−酸化物−層シーケンス、またはＯＮＯ層シーケンスと想定される。このＯＮＯ層シーケンスは、ビット線とワード線との間で中断され得るか、または全面に存在し得る。メモリの周辺部に、駆動構成要素が設けられる。この駆動構成要素は、好適には、メモリのアドレス指定のための、ＣＭＯＳ技術にて実施される回路論理を含む。個々のメモリセルのソース領域およびドレイン領域に至るビット線を選択するために、本例示の実施形態において、選択トランジスタＴが存在する。選択トランジスタのゲート電極は、例えば、バイナリアドレス指定のために、ブロック単位で選択ゲート線ＳＧ１、ＳＧ２、．．．、ＳＧｎと接続される。このようなメモリアーキテクチャは、それ自体公知である。
【００２３】
図２において、メモリの例示の実施形態の好適な作製方法の第１の中間生成物が断面の平面図で図示される。作製は、好適には、ＣＭＯＳプロセスの枠内にて行なわれる。このＣＭＯＳプロセスを用いて、さらに、駆動電子機器回路が作製される。この場合、半導体ボディ、または基板上に成長させられた半導体層の上面を、最初に、いわゆるパッド酸化物（Ｐａｄ−Ｏｘｉｄ）１２およびパッド窒化物（Ｐａｄ−Ｎｉｔｒｉｄ）１３によって被覆することが一般的である。適切なマスク技術を用いて、好適には、最大１８０ｎｍの最小の幅（同じメモリセルのソース領域とドレイン領域との距離）の、メモリおよびＳＴＩ絶縁（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）用に提供されたトレンチがエッチングにより形成され、例えば、酸化物等の誘電性材料を用いて充填される。
【００２４】
それ自体公知のＣＭＯＳプロセスによるｐウェルおよびｎウェルは、ドーパントを半導体材料に注入することによって形成される。メモリの領域において、好適には、ｐウェル１０が作製される。導電性の符号が交互の、互いの中に埋め込まれた３つの領域を有するトリプルウェル（ｔｒｉｐｌｅ  ｗｅｌｌ）が、メモリのワード線が負の電位に接続されるトランジスタのために作製されて、負のゲート電位を用いる熱いホール（ＨＨ）の方法に従って、メモリセルが消去され得る。個々のメモリトランジスタのソース領域３およびドレイン領域４を含むビット線は、本例示の実施形態において、ｎ導電型のさらなる注入１１によって作製される。ドレイン領域４は、この領域と連続して隣接するトランジスタのソース領域として、それぞれ機能する。冒頭で述べた、チャンネル−熱い電子（ＣＨＥ）を用いるプログラミング方法によって、各メモリセルは、ソース領域を介しても、ドレイン領域を介してもビット情報を格納し得る。そのために、プログラミングの際に、基本的に対称的なトランジスタの構造において、ソースおよびドレインの役割が交換される。
【００２５】
ＣＨＥプログラミング工程およびＨＨ消去工程は、ソースおよびドレインの導電性と、ウェルの導電性との間に急激な遷移を必要とする。従って、好適には、ソースおよびドレインのドーパント（本例示の実施形態において、ｎ＋導電型）の注入と共に、逆の符号（本例示の実施形態において、ｐ＋導電型）の導電性のドーパントが、ソースおよびドレインに隣接するウェルの層部分（本例示の実施形態においてｐ−型ドーピングされた）において高濃度の、より深く到達する注入によって導入される。
【００２６】
メモリトランジスタのゲート電極用に提供されたトレンチ１４がエッチングにより明確に形成され、パッド窒化物およびパッド酸化物が除去され、ＯＮＯ層シーケンスが全面に付与される。ＯＮＯ層シーケンスは、好適には、約２．５〜８ｎｍの厚さの酸化物を含む下部境界層５（下部酸化物（ｂｏｔｔｏｍ  ｏｘｉｄｅ）、好適には熱により生成される）、約１〜５ｎｍの厚さの窒化物を含むメモリ層６（好適には、ＬＰＣＶＤ［減圧化学気相成長］による堆積）および約３〜１２ｎｍの厚さの酸化物（上部酸化物（ｔｏｐ  ｏｘｉｄｅ）、堆積された）を含む上部境界層７である。トレンチは、導電性材料を用いて、好適には、全面に付与された導電性でドーピングされたポリシリコンを用いて充填されて、ゲート電極２、およびワード線ＷＬを形成する導体トラック８の層が作製される。さらに、フィードレジスタンス（Ｚｕｌｅｉｔｕｎｇｓｗｉｄｅｒｓｔａｎｄ）を低減する層９が、例えば、タングステンシリサイドを含むか、またはタングステンを含む金属層から作製される。
【００２７】
図１に示されたメモリセル構成の断面を部分図にて再び示す図３において、帯状に構成された、例えば、ゲート窒化物を含むハードマスク等のマスク層１５がさらに記入される。このマスク層を用いて、ゲート電極およびワード線が構造化される。これは、マスクによって覆われないポリシリコンが、例えば、ＲＩＥ（反応性イオンエッチング）を用いて除去されることによって行なわれる。
【００２８】
図４において、代替的実施形態が示される。この実施形態において、ポリシリコン層を付与する前に、ＯＮＯ層シーケンスが下部境界層まで下方に異方性のエッチングにより除去されている。従って、トレンチの壁における捕獲された電荷キャリアを格納するために提供された領域において、ＯＮＯ層シーケンスの残りの部分が残っている。その他の点では、この例示の実施形態は、図３の例示の実施形態と同じである。
【００２９】
図５において、ワード線を横断して延びるメモリセル構成の断面が、平面図にて示される。実施形態は、全面に存在するＯＮＯ層シーケンスが示される図３による実施例に対応する。ワード線が帯状に構造化された後（その際、ＯＮＯ層シーケンスがワード線間にて、少なくとも部分的に、例えば、下部境界層５まで、またはさらに、半導体材料を残して下方へ完全に除去され得る）、スペーサ１６（ｓｐａｃｅｒ）が作製される。このスペーサは、ＣＭＯＳ駆動周辺部を作製するプロセスの部分である。図５において、全般的に記入された、ワード線間のＯＮＯ層が除去された場合、スペーサは、対応して、境界層および半導体材料にまで延びる。全面の窒化物層１７は、平面化層１８によって覆われる。ワード線間のトレンチの残りの部分は、この平面化層を用いて充填される。平面化層１８を付与する前に、ワード線間にてｐ＋型注入がさらに行なわれ得る。この注入によって、個々のメモリセル間の絶縁が改善され得る。
【００３０】
図６において、図５に対応して示される、図４に図示された実施形態の断面図が再び示される。図４に示された注視の方向にて、ソース領域３／ドレイン領域４上の下部境界層５の上部界面が、隠れた輪郭として破線５０で記入される。ＯＮＯ層シーケンスの、スペーサ態様の残り部分として残っている部分の上にゲート電極２の部分が位置する。下部境界層５は、全面に存在する。メモリ層６および上部境界層７は、ゲート電極と、ソース／ドレイン領域との間のトレンチの側壁にのみ、なお存在する。これらの層の記入された切断面間の境界は、トレンチ壁の断面の正確な位置およびトレンチ壁の傾きに依存する。図６の図示は、基本構造のみを説明し、それ以外は、図５による構造に対応する。
【００３１】
図７において、トレンチがＶ字型に形成される、さらなる例示の実施形態が図示される。図３による実施形態に対応する詳細には、ここで、同じ参照符号が提供される。さらなる有利な実施形態は、トレンチの壁のＶ字型の傾きが、トレンチの下部領域にのみ付与され、他方、トレンチの壁は、ソースおよびドレインの領域に対して横方向に、実質的に急峻に垂直に延びる。ＯＮＯ層シーケンスを垂直に異方性エッチングすることによって、トレンチの壁の上部領域に残存する部分、すなわち、まさに作製されるべきゲート電極とソース／ドレイン領域との間を残してすべて除去することが可能である。トレンチの下部領域における半導体材料のゲート電極の改善された絶縁は、この領域にてメモリ層が除去された後、下部境界層（ｂｏｔｔｏｍ  ｏｘｉｄｅ）が酸化されて、より大きい厚さになる場合に達成され得る。
【００３２】
図８および図９において、さらなる実施形態が、ワード線を横断して延びる断面図およびワード線に平行に延びる断面図で示される。この実施形態において、ゲート電極用に提供されるトレンチ１４の誘電性材料は、ワード線用に提供された領域においてのみ除去される。ワード線用に提供されたポリシリコンは、トレンチの露出された部分にのみ導入される。従って、ワード線間の開トレンチの新たな充填は行なわれない。平面の上面を取得するために、誘電性材料（好適には、酸化物）を用いて充填されたトレンチ１４を開ける前に、誘電性材料（好適には、同様に酸化物）を含む全面の層１９が上面に付与される。ワード線用に提供された領域間に位置する層１９の上面を覆う帯状のマスクは、ワード線用の帯状の開口部をエッチングにより形成し、しかも、層１９においてのみトレンチ内を深く、トレンチ間を浅くエッチングする。これらの開口部内に、ＯＮＯ層シーケンス５／６／７の層が堆積される。
【００３３】
この変形の利点は、ゲート電極２、およびワード線用に提供された導体トラック８のためにポリシリコンが堆積された後、トレンチが完全に充填される。従って、フィードレジスタンスを低減する層９は、駆動回路の構成要素のために用いられるケイ化コバルトまたはケイ化チタンを含むサリサイドプロセスの枠内にて作製され得ることである。これは、この層９が、最初に、コバルトから付与され、次にサリサイドされることによって行なわれる。
【００３４】
図９において、始めに付与されたパッド窒化物１３がビット線の上のゲート電極用に提供されたトレンチ間に残された状態である（図９に示された部分において、ビット線のソース領域およびドレイン領域がそれぞれ見出され得る）ことがさらに見出され得る。パッド窒化物は、すなわち、トレンチをエッチングする前に除去されない場合、マスク（エッチングストップ）としてなお、エッチングによってトレンチを形成するために用いられ得る。図８および図９に示される例示の実施形態を作製する場合、ワード線およびゲート電極用に提供された領域を開けるために、帯状マスクを用いる際に、トレンチ間になお存在するパッド窒化物１３の部分が、ビット線間は深くエッチングされるが、ソース／ドレイン領域は残存するように適切なエッチング層を形成するという特別な利点を有する。
【００３５】
記載された作製方法の代替的変形は、本来の記憶媒体のそれぞれの実施形態と関係無く、ワード線を、まず、ゲート電極がトレンチの開口部内に付与および構造化することを提供する。これは、図１０〜図１３を参照して説明される。図１０において、例えば、ｐウェル等、基板または半導体ボディの上面が、配向されたビット線ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１を共に示される。好適には、最初に、パッド酸化物およびパッド窒化物がこの上面上に付与される。半導体材料内に、帯状マスクを用いてトレンチがエッチングされ、誘電体２１を用いて充填される。これは、好適には、酸化物を用いて、ＳＴＩの態様に従って行なわれる。
【００３６】
図１１は、図１０に示された断面図を示す。図１０の断面図において、パッド酸化物２２およびパッド窒化物２３は、充填されたトレンチ間の層として見出され得る。上面に、帯状のさらなるマスクが提供される。このマスクは、横方向に、好適には垂直に、前に用いられた帯状マスクの配向に合わせて配向される。このさらなるマスクを用いて、誘電体２１内に開口部が作製される。
【００３７】
図１２は、これによって獲得された構成を示す。１つづつ破線の縁取りで示されるさらなるマスクの帯状部分２４が、エッチングおよび充填されたトレンチに対して垂直に延びる。さらなるマスクによって露出された上面の領域において、充填されたトレンチの誘電体２１が除去されて、ここで、開口部２５が形成される。誘電体２１は、この開口部内で、トレンチの底部まで除去される。
【００３８】
ゲート電極、およびこのゲート電極に自己整合されて配置されたワード線は、次の工程ステップにおいて、上述のように、誘電性材料を含む帯状に構造化された層１９を用いて導入され得る。しかしながら、最初に、当該の壁における開口部２５にゲート誘電体を提供し、ゲート電極の材料を用いて充填し、この後に、初めてワード線を作成することも可能である。この作製変形において、ワード線用に提供された材料（例えば、Ｗ、ＷＳｉ、ポリシリコン）を含む層が、全面に堆積され、従って、開口部に導入されたゲート電極上にも堆積される。ゲート電極およびワード線用に同一の材料が提供される場合、上面上のこの材料の全面的堆積と共に、開口部２５も充填され得る。第３の帯状マスクを用いて、全面に堆積された層からワード線が構造化される。第３のマスクを用いて、有利にも、さらに、トランジスタのゲート電極が構造化される。トランジスタのゲート電極は、メモリフィールドと接続される駆動回路の領域において、または同じチップ上に集積された回路のその他の論理領域において構成される。これによって、必要とされる電圧によってメモリトランジスタを駆動するために、アレイのピッチにて、すなわち、隣接し合う線の間隔にて、ワード線の、駆動回路の回路構成要素との接触が容易に可能になる。しかしながら、第３の帯状マスクは、開口部２５を形成した、前に用いられたマスクを必ずしも正確に補って作製されないので、ワード線がその縦方向に対して横に電極からわずかにずらされ、すなわち、ゲート電極と完全に位置合わせされて配置されないということが生じ得る。
【００３９】
図１３において、図１２による構成の上面が再び示される。これは、開口部２５がゲート電極２６を用いて充填され、ワード線２７が構造化された後である。ワード線がゲート電極２６に対して側方にずらされることが、ここでは、過度に明確に記入される。従って、ワード線２７は、ここで、平面図においてほぼ方形のゲート電極２６を部分的にのみ、しかも、破線で示された隠れた輪郭で示された領域において覆われる。
【００４０】
作製方法のさらなる変形において、最初に、包囲する駆動周辺部からメモリセル構造を絶縁するＳＴＩトレンチとして提供されるトレンチのみがエッチングされ、誘電性材料を用いて充填される。ビット線ならびにソースおよびドレイン用のドーピング領域が作成された後に、初めて、ゲート電極のトレンチが半導体材料内にエッチングされる。しかしながら、上述の実施形態は、トレンチが外部のＳＴＩと自己整合されて配向されるという利点を有する。
【００４１】
ワード線の構造化に続いて、一般的な、およびそれ自体公知の、駆動構成要素を作製するプロセスステップが実行される。これには、特に、メモリセル構造に依存せずに実行されるＬＤＤ注入およびポケット注入を含む駆動トランジスタのソースおよびドレイン領域への注入が数えられる。架線は、金属間誘電体内に設けられる、適切な数の構造化されたメタライゼーションレベルを介して行なわれる。本発明によるメモリセルを作製する説明から、その構造、特に、個々のメモリセルの構造が明らかになり、この構造は、さらに、請求項に別個に記載される。
【図面の簡単な説明】
【図１】
図１は、メモリセル構成を平面図で示す。
【図２】
図２は、種々の製作工程による、図１に示された断面図を示す。
【図３】
図３は、種々の製作工程による、図１に示された断面図を示す。
【図４】
図４は、図３に対応する、代替的実施形態を断面図で示す。
【図５】
図５は、図３および図４による実施形態を図１および図４に示される断面図で示す。
【図６】
図６は、図３および図４による実施形態を図１および図４に示される断面図で示す。
【図７】
図７は、図３に対応する、さらなる実施形態を断面図で示す。
【図８】
図８は、さらなる実施形態に関する図５および図３に対応する断面図を示す。
【図９】
図９は、さらなる実施形態に関する図５および図３に対応する断面図を示す。
【図１０】
図１０は、平面図を示す。
【図１１】
図１１は、代替的作製方法を説明する断面図を示す。
【図１２】
図１２は、平面図を示す。
【図１３】
図１３は、平面図を示す。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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