(57)【要約】本発明は、集積回路の生産方法に関し、半導体基板（１）に回路領域（ＳＳ）を用意するステップと、半導体基板（１）の表面上に絶縁層（ＩＳ）を設けるステップと、前記回路領域（ＳＳ）と接触させるために、前記絶縁層（ＩＳ）内にコンタクト・ホール（ＫＬ）を設けるステップと、前記コンタクト・ホール（ＫＬ）の少なくとも上方領域に、絶縁スペーサ領域（１０’）を設けるステップと、少なくとも３つの線溝（ＢＧ１，ＢＧ２，ＢＧ３）を設けるステップであって、第１線溝（ＢＧ１）を前記コンタクト・ホール（ＫＬ）に隣接して配し、第２線溝（ＢＧ２）を前記コンタクト・ホール（ＫＬ）を貫通するように配し、第３線溝（ＢＧ３）を前記コンタクト・ホール（ＫＬ）に隣接させる、ステップから成る。第１および第２線溝（ＢＧ１，ＢＧ２）間、ならびに第２線溝および第３線溝（ＢＧ２，ＢＧ３）間にスペーサ領域（１０’）配し、線溝（ＢＧ１，ＢＧ２，ＢＧ３）に導電性材料を充填し、導電性材料に化学機械式研磨を行い３つの別個の溝（ＢＬ１，ＢＬ２，ＢＬ３）を形成する。
2004514275.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の製造方法であって、
接触接続される回路領域（ＳＳ）を備える半導体基板（１）を設けるステップと、
前記半導体基板（１）の表面上に絶縁層（ＩＳ）を設けるステップと、
前記回路領域（ＳＳ）を接触接続するために、前記絶縁層（ＩＳ）内にコンタクト・ホール（ＫＬ）を設けるステップと、
前記コンタクト・ホール（ＫＬ）の少なくとも上方領域に、絶縁スペーサ領域（１０’）を設けるステップと、
少なくとも３つの線溝（ＢＧ１，ＢＧ２，ＢＧ３）を設けるステップであって、第１線溝（ＢＧ１）が前記コンタクト・ホール（ＫＬ）と隣接して延び、第２線溝（ＢＧ２）が前記コンタクト・ホール（ＫＬ）を貫通し、第３線溝（ＢＧ３）が前記コンタクト・ホール（ＫＬ）と隣接して延び、前記第１線溝と第２線溝（ＢＧ１，ＢＧ２）との間、ならびに前記第２線溝と第３線溝（ＢＧ２，ＢＧ３）と間に前記スペーサ領域（１０’）が残される、ステップと、
前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）に線材料を充填するステップと、
３本の別個の線（ＢＬ１，ＢＬ２，ＢＬ３）を形成するために、前記線材料の化学機械式研磨を行うステップとから成る方法。
【請求項２】
請求項１記載の方法において、
導電性材料から形成されたコンタクト・プラグ（ＰＰ）を前記コンタクト・ホール（ＫＬ）の下方領域に設けることを特徴とする方法。
【請求項３】
請求項１または２記載の方法において、
前記スペーサ領域（１０’）は、絶縁スペーサ層（１０）の堆積および異方性エッチ・バックによって形成され、その結果として、前記スペーサ層（１０）が前記コンタクト・ホール（ＫＬ）の側壁上にのみ残ることを特徴とする方法。
【請求項４】
請求項１、２または３記載の方法において、前記スペーサ領域（１０’）を設けた後、構造全体に反射防止コーティング（２０）を堆積し、反射防止コーティング（２０） で前記コンタクト・ホール（ＫＬ）をほぼ充填することを特徴とする方法。
【請求項５】
請求項５記載の方法において、
前記反射防止コーティング（２０）上に、前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）用のマスク（Ｍ０）を被着し、前記マスク（Ｍ０）を用いて、上層である反射防止コーティング（２０）を除去した後、前記絶縁層（ＩＳ）内部まで前記第１および第３線溝（ＢＧ１，ＢＧ３）をエッチングし、前記マスク（Ｍ０）を用いて、前記コンタクト・ホール（ＫＬ）の上方領域から前記反射防止コーティング（２２）を除去した後、前記第２線溝（ＢＧ２）を形成することを特徴とする方法。
【請求項６】
請求項１または２記載の方法において、前記構造上に絶縁スペーサ層（１０）を堆積し、該絶縁スペーサ層（１０）上に前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）用のマスク（Ｍ０）を被着し、該マスクを用いて、上層である反射防止コーティング（２０）を除去した後、前記絶縁層（ＩＳ）内部まで前記第１線溝、第２線溝および第３線溝（ＢＧ１，ＢＧ２，ＢＧ３）をエッチングし、前記第２線溝（ＢＬ２）の形成中に、同時に前記コンタクト・ホール（ＫＬ）から前記絶縁スペーサ層（１０）を少なくとも部分的に除去することを特徴とする方法。
【請求項７】
請求項１乃至６のいずれか１項記載の方法において、前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）が、最少構造幅に対応する距離および幅を有することを特徴とする方法。
【請求項８】
請求項１乃至７のいずれか１項記載の方法において、前記回路領域（ＳＳ）がＳＴＩ溝（ＳＴＩ）によって包囲されていることを特徴とする方法。
【請求項９】
請求項１乃至８のいずれか１項記載の方法において、
前記線材料がタングステンであることを特徴とする方法。
【請求項１０】
請求項１乃至９のいずれか１項記載の方法において、前記化学機械式研磨の間に、前記スペーサ領域（１０’）の上方領域を除去することを特徴とする方法。
【請求項１１】
請求項１乃至１０のいずれか１項記載の方法において、
前記スペーサ領域（１０’）をＣＶＤ二酸化シリコンから形成することを特徴とする方法。
【請求項１２】
請求項１乃至１１のいずれか１項記載の方法において、
前記線（ＢＬ１，ＢＬ２，ＢＬ３）が集積メモリ回路のビット線であることを特徴とする方法。
【発明の詳細な説明】
【０００１】
本発明は、集積回路の製造方法に関する。
任意の集積回路に適用可能であるが、原理的に、本発明および本発明がの基づく問題の領域について、シリコン技術を用いた集積ＤＲＡＭ回路に関して説明する。
【０００２】
本発明の基礎となる一般的な問題の所在は、ＤＲＡＭメモリ・セル対の共通自己整合ビット線コンタクトの製作中に、コンタクト・ホールの広がりまたはその側方への偏倚によって、隣接するビット線に関して短絡の危険性につながり、この危険性は、設計ルールが小さくなる程高まることにある。増々問題化しつつあるのは、水平寸法の減少および垂直寸法、即ち、ゲート・スタックの高さの増大、によってビット線コンタクトのアスペクト比が大きくなることである。
【０００３】
図３は、シリコン技術を用いた公知の集積ＤＲＡＭ回路の概略図を示す。
図３において、符号１は、シリコン半導体基板を示す。そのシリコン半導体基板内には、アクティブ領域即ち回路領域ＳＳが、分離溝ＳＴＩによって囲まれるように設けられている。
【０００４】
例えば、回路領域ＳＳおよび分離溝ＳＴＩの上には、ＢＰＳＧまたはＳｉＯ２で作られた絶縁層ＩＳが位置する。絶縁層ＩＳ内にはコンタクト・ホールＫＬが形成される。該コンタクト・ホールは、下方領域にポリシリコンのコンタクト・プラグＰＰを有し、上方領域にビット線ＢＬ２を有するコンタクトを収容する。ビット線ＢＬ２に隣接して位置するのは、別のビット線ＢＬ１およびＢＬ３であり、それぞれ、対応するビット線溝ＢＧ１およびビット線溝ＢＧ３内にある。
【０００５】
この配列の場合に問題となるのは、コンタクト・ホールＫＬが、回路領域ＳＳに関して、および隣接するビット線に関してある程度の偏倚を有することであり、本例では、変位は図３の左側に向かっている。ビット線ＢＬ１，ＢＬ２，ＢＬ３を作成するには、タングステン製の金属層をビット線溝上および基板表面上に堆積する。金属層は、後続のプロセス・ステップにおいて、化学機械式研磨プロセスによって研磨される。コンタクト・ホールＫＬの左側に向かう偏倚のために、ＢＢＳで示す場所において、ビット線ＢＬ１およびＢＬ２間で短絡が発生する可能性があり、これによって前記ビット線の機能が損なわれることになる。
【０００６】
この場合、ビット線コンタクト・ホール面は、設計に関してリソグラフ的には比較的重要性が低く、別個のリソグラフィにおいて製作される隣接ビット線に対する短絡の問題を軽減するために、最少のコンタクト・ホール寸法で作成される。この場合、オーバーレイの要件は非常に高い。このため、リソグラフィおよびコンタクト・ホールのエッチングが複雑化し、費用が増大するものの、基本的に問題の解決はなされない。更に、コンタクトの底面において、ビット線を不適当に開放する危険性が増大する。ビット線のアクティブ領域または回路領域ＳＳに対する整合要件が増大する。この結果、小型化が進むに連れて一層問題が悪化するという、全体的な矛盾が生ずる。
【０００７】
したがって、本発明の目的は、隣接する線の短絡の危険性を低減する、この種の集積回路の製造方法を提供することである。
本発明によれば、この目的は、請求項１に特定した製造方法によって達成される。
【０００８】
本発明の基礎となる考えは、コンタクト・ホールの上方領域において、側壁に適当な絶縁層を被着し、この層によって隣接するビット線に関する短絡を防止することにある。
【０００９】
本発明による製造方法の公知の解決策に対する利点は、とりわけ、僅かな技術的に困難でないプロセスの追加によって、シリコンの実際の接触接続（ｋｏｎｔａｋｔｉｅｒｕｎｇ）を、通過するビット線の接触接続から切断する。こうすると、寸法およびオーバーレイに関してコンタクト・ホール・マスクの製造が容易となり、コンタクト・ホールのエッチングを個別に最適化しつつも、ビット線間の短絡を回避することができる。
【００１０】
請求項１に特定した製造方法の有利な展開および改良は、実施態様項にて見出される。
好適な１つの展開によれば、導電性材料で作られたコンタクト・プラグを、コンタクト・ホールの下方領域に設ける。
【００１１】
更に別の好適な展開によれば、絶縁スペーサ層の堆積および異方性エッチ・バックによってスペーサ領域を製造し、その結果として、コンタクト・ホールの側壁上にのみ、スペーサ層が残留することになる。
【００１２】
本発明による製造方法の公知の解決手法に対する利点は、とりわけ、技術的に困難でないプロセスの僅かな追加によって、シリコンの実際の接触接続が、通過するビット線の接触接続から切り離されることである。したがって、寸法およびオーバーレイに関してコンタクト・ホール・マスクの作成が容易となり、コンタクト・ホールのエッチングを別個に最適化しつつ、ビット線間の短絡を回避することができる。
【００１３】
請求項１に特定した製造方法の有利な展開および利点は、従属項において見出される。
好適な展開の１つによれば、導電性材料で作られたコンタクト・プラグをコンタクト・ホールの下方領域に設ける。
【００１４】
更に別の好適な展開によれば、スペーサ領域の形成は、絶縁スペーサ層の堆積および異方性エッチ・バックによって行い、その結果として、スペーサ層がコンタクト・ホールの側壁上にのみ残る。
【００１５】
更に別の好適な展開によれば、スペーサ領域を設けた後、構造全体に反射防止コーティングを堆積し、反射防止コーティングでコンタクト・ホールをほぼ充填する。
【００１６】
更に別の好適な展開によれば、反射防止コーティング上に線溝用のマスクを被着し、このマスクを用いて、上層である反射防止コーティングを除去した後、絶縁層内部まで第１線溝および第３線溝をエッチングし、マスクを用いて、コンタクト・ホールの上方領域から反射防止コーティングを除去した後、第２線溝を形成する。
【００１７】
更に別の好適な展開によれば、構造上に絶縁スペーサ層を堆積し、該絶縁スペーサ層上に線溝用のマスクを被着し、このマスクを用いて、上層である反射防止コーティングを除去した後、絶縁層内部まで第１線溝、第２線溝および第３線溝をエッチングし、第２線溝の形成中に、同時に少なくとも部分的にコンタクト・ホールから絶縁スペーサ層を除去する。
【００１８】
更に別の好適な展開によれば、線溝は、最少構造幅に対応する距離および幅を有する。
更に別の好適な展開によれば、回路領域がＳＴＩ溝によって包囲されている。
【００１９】
更に別の好適な展開によれば、線材料がタングステンである。
更に別の好適な展開によれば、化学機械式研磨の間に、スペーサ領域の上方領域を除去する。
更に別の好適な展開によれば、スペーサ領域をＣＶＤ二酸化シリコンから形成する。
【００２０】
更に別の好適な展開によれば、前記線は、集積メモリ回路のビット線である。
図面に本発明の実施形態例を示し、以下の説明において更に詳しく説明する。
図面では、同一の参照符号は、同一のまたは機能的に同一の構成部分を示す。
【００２１】
図１ａ〜図１ｄは、本発明の第１実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図を示す。
図１ａによれば、図３を参照して説明した公知の慣例的プロセス・シーケンスの場合と同様、最初に、コンタクト・ホールＫＬを絶縁層ＩＳ内に設ける。このコンタクト・ホールは、多少の偏倚を有して回路領域ＳＳと接している。
【００２２】
次に、ポリシリコンを全領域に堆積し、次いで所定の深さまでエッチ・バックすることによって、ポリシリコンのコンタクト・プラグＰＰを設ける。
続くプロセス・ステップにおいて、約２０ｎｍ〜７０ｎｍの厚さを有するＣＶＤ−ＳｉＯ２層を堆積する。この層は、図１ａでは符号１０で示されている。
【００２３】
続くプロセス・ステップでは、図１ｂに示すように、ポリシリコン・コンタクト・プラグＰＰ上のコンタクト・ホールＫＬの上方側壁上に、スペーサ層１０からスペーサ領域１０’を形成するために、別個のエッチング・プロセスによって前記ＳｉＯ２に対して異方性エッチングを行う。即ち、この場合、スペーサ層１０は、ポリシリコン・コンタクト・プラグＰＰに対する下方の接触領域においては除去され、一方コンタクト・ホールＫＬの上方側壁は、ＳｉＯ２で被覆されたままとなっている。
【００２４】
続くプロセス・ステップでは、反射防止コーティング２０を構造全体に被着する。反射防止コーティング２０は、図１ｂに示すように、コンタクト・ホールＫＬをほぼ充填する。得られた構造の上に，後のビット線ＢＬ１，ＢＬ２，ＢＬ３の位置を規定するフォトレジスト・マスクＭ０を形成する。
【００２５】
図１ｃに示すように、次に、絶縁層ＩＳ上、およびコンタクト・ホールＫＬ内においてある程度まで反射防止コーティング２０を除去する。続くプロセス・ステップでは、マスクＭ０によって絶縁層ＩＳを選択的にエッチングし、コンタクト・ホールＫＬの左右に、それぞれ、ビット線溝ＢＧ１，ＢＧ３を形成する。その後、対応するエッチング・プロセスまたは剥離プロセスにおいて、マスクＭ０および反射防止コーティング２０を除去する。３つのビット線溝ＢＬ１，ＢＬ２，ＢＬ３はこうして得られる。スペーサ領域１０’との間にあるビット線溝ＢＬ２の１つと別のビット線領域ＢＬ１，ＢＬ３とが、絶縁層ＩＳ内に隣接して収容されている。
【００２６】
続くプロセス・ステップでは、得られた構造の全領域にタングステンを堆積し、次いで化学機械研磨ステップにおいて、別個のビット線ＢＬ１，ＢＬ２，ＢＬ３が形成されるように除去する。
【００２７】
図１ｄは、化学機械式研磨ステップの間、絶縁層ＩＳの表面も部分的に除去する（図１における破線）ことを示す。この絶縁層ＩＳの表面の除去、およびスペーサ領域１０’の上方領域の除去が意味するのは、中央のビット線ＢＬ２の両側において、コンタクト・ホールの側壁上のスペーサ領域１０’の厚さが完全であることにより、横方向の絶縁を改善する効果を奏するということである。これは、図１ｄから明白に認めることができる。その結果、短絡領域ＢＢＳ（図３参照）が回避され、ビット線ＢＬ２は、表面スペーサ領域１０’によって隣接するビット線ＢＬ１，ＢＬ３から十分に絶縁される。表面絶縁領域は、図１ｄではＢＢＩで示されている。
【００２８】
図２ないし図２ｃは、本発明の第２実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図を示す。
図２ａないし図２ｃを参照しながら説明する第２実施形態は、反射防止コーティング２０を用いないことが、第１実施形態との相違点である（図１ｂと比較のこと）。
【００２９】
第２実施形態の開始点は、図１ａに示した状態に対応する。その後、図２ａに示すように、ＣＶＤ−ＳｉＯ２スペーサ層上１０上に、フォトレジスト・マスクＭ０を直接被着する。前記ＣＶＤ−ＳｉＯ２スペーサ層の厚さは、第１実施形態と同様、約２０ｎｍ〜７０ｎｍである。
【００３０】
続くエッチング・ステップでは、マスクＭ０によって、対応する異方性エッチング・プロセスにおいて、最初にスペーサ層１０、次いで下層の絶縁層ＩＳをエッチングする。ポリシリコン・コンタクト・プラグＰＰは、コンタクト・ホールＫＬ内においてエッチ・ストップとして作用する。こうして、図２ｂに示すプロセス段階に至る。これに関し、図２ａに示すように、マスクＭ０の偏倚が生ずるが、後のビット線ＢＬ１に対して重要な位置にあるコンタクト・ホールＫＬの左側壁がＳｉＯ２によって被覆されたままであるので、この偏倚は取るに足らないということである。この領域は、マスクＭ０のレジストによって保護されているからである。
【００３１】
マスクＭ０を除去することによって、図２ｂによる構造が得られ、スペーサ領域１０’はコンタクト・ホールＫＬの上方領域に位置する。コンタクト・ホールＫＬの左側のスペーサ領域は、右側のスペーサ領域よりもかなり厚い。続くプロセス・ステップでは、第１実施形態と同様に、得られた構造の全エリアにタングステンを堆積し、続いて化学機械式研磨によってタングステンを研磨し、図２ｃに示す構造を得る。図２ｃでは、別個のビット線ＢＬ１，ＢＬ２，ＢＬ３が対応するビット線溝ＢＧ１，ＢＧ２，ＢＧ３内にある。
【００３２】
この場合も、ＢＢＩで示す領域はさほど重要ではない。何故なら、ビット線ＢＬ２は、広いスペーサ領域ＢＢＩによってビット線ＢＬ１から分離されており、このため短絡の危険性は極力抑えられているからである。
【００３３】
以上好適な実施形態の例を用いて本発明について説明したが、これに限定されるではなく、種々の方法で変更可能である。
即ち、層の材料の選択や具体的な回路は、一例に過ぎず、多くの異なる方法で変更することができる。
【表１】
2004514275.tif 000003
【図面の簡単な説明】
【図１ａ】本発明の第１実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図。
【図１ｂ】本発明の第１実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図。
【図１ｃ】本発明の第１実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図。
【図１ｄ】本発明の第１実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図。
【図２ａ】本発明の第２実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図。
【図２ｂ】本発明の第２実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図。
【図２ｃ】本発明の第２実施形態として、シリコン技術を用いた集積ＤＲＡＭ回路の製造方法の異なるプロセス・ステップの概略図。
【図３】シリコン技術を用いた公知の集積ＤＲＭ回路の概略図。
【国際公開パンフレット】
2004514275.tif 000004
2004514275.tif 000005
2004514275.tif 000006
2004514275.tif 000007
2004514275.tif 000008
2004514275.tif 000009
2004514275.tif 000010
2004514275.tif 000011
2004514275.tif 000012
2004514275.tif 000013
2004514275.tif 000014
2004514275.tif 000015
2004514275.tif 000016
2004514275.tif 000017
2004514275.tif 000018
2004514275.tif 000019
2004514275.tif 000020
2004514275.tif 000021
2004514275.tif 000022
【国際公開パンフレット（コレクトバージョン）】
2004514275.tif 000023
2004514275.tif 000024
【手続補正書】
【提出日】平成15年2月5日(2003.2.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路の製造方法であって、
接触接続される回路領域（ＳＳ）を備える半導体基板（１）の表面に絶縁層（ＩＳ）を設けるステップと、
前記回路領域（ＳＳ）を接触接続するために、前記絶縁層（ＩＳ）内にコンタクト・ホール（ＫＬ）を設けるステップと、
前記コンタクト・ホール（ＫＬ）の少なくとも上方領域に、絶縁スペーサ領域（１０’）を設けるステップと、
マスク（Ｍ０）によって、少なくとも３つの線溝（ＢＧ１，ＢＧ２，ＢＧ３）を設けるステップであって、一方側の第１線溝（ＢＧ１）が前記コンタクト・ホール（ＫＬ）と隣接して延び、かつ前記絶縁層（ＩＳ）内のコンタクト・ホール（ＫＬ）から離間されており、第２線溝（ＢＧ２）が前記コンタクト・ホール（ＫＬ）を貫通し、他方側の第３線溝（ＢＧ３）が前記コンタクト・ホール（ＫＬ）と隣接して延び、かつ前記絶縁層（ＩＳ）内のコンタクト・ホール（ＫＬ）から離間されており、前記第１線溝と第２線溝（ＢＧ１，ＢＧ２）との間、ならびに前記第２線溝と第３線溝（ＢＧ２，ＢＧ３）と間に前記スペーサ領域（１０’）が残される、ステップと、
前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）に線材料を充填するステップと、
３本の別個の線（ＢＬ１，ＢＬ２，ＢＬ３）を形成するために、前記線材料の化学機械式研磨を行うステップとから成る方法。
【請求項２】
請求項１記載の方法において、
導電性材料から形成されたコンタクト・プラグ（ＰＰ）を前記コンタクト・ホール（ＫＬ）の下方領域に設けることを特徴とする方法。
【請求項３】
請求項１または２記載の方法において、
前記スペーサ領域（１０’）は、絶縁スペーサ層（１０）の堆積および異方性エッチ・バックによって形成され、その結果として、前記スペーサ層（１０）が前記コンタクト・ホール（ＫＬ）の側壁上にのみ残ることを特徴とする方法。
【請求項４】
請求項１、２または３記載の方法において、前記スペーサ領域（１０’）を設けた後、構造全体に反射防止コーティング（２０）を堆積し、反射防止コーティング（２０） で前記コンタクト・ホール（ＫＬ）をほぼ充填することを特徴とする方法。
【請求項５】
請求項５記載の方法において、
前記反射防止コーティング（２０）上に、前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）用のマスク（Ｍ０）を被着し、前記マスク（Ｍ０）を用いて、上層である反射防止コーティング（２０）を除去した後、前記絶縁層（ＩＳ）内部まで前記第１および第３線溝（ＢＧ１，ＢＧ３）をエッチングし、前記マスク（Ｍ０）を用いて、前記コンタクト・ホール（ＫＬ）の上方領域から前記反射防止コーティング（２２）を除去した後、前記第２線溝（ＢＧ２）を形成することを特徴とする方法。
【請求項６】
請求項１または２記載の方法において、前記構造上に絶縁スペーサ層（１０）を堆積し、該絶縁スペーサ層（１０）上に前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）用のマスク（Ｍ０）を被着し、該マスクを用いて、上層である反射防止コーティング（２０）を除去した後、前記絶縁層（ＩＳ）内部まで前記第１線溝、第２線溝および第３線溝（ＢＧ１，ＢＧ２，ＢＧ３）をエッチングし、前記第２線溝（ＢＬ２）の形成中に、同時に前記コンタクト・ホール（ＫＬ）から前記絶縁スペーサ層（１０）を少なくとも部分的に除去することを特徴とする方法。
【請求項７】
請求項１乃至６のいずれか１項記載の方法において、前記線溝（ＢＧ１，ＢＧ２，ＢＧ３）が、最少構造幅に対応する距離および幅を有することを特徴とする方法。
【請求項８】
請求項１乃至７のいずれか１項記載の方法において、前記回路領域（ＳＳ）がＳＴＩ溝（ＳＴＩ）によって包囲されていることを特徴とする方法。
【請求項９】
請求項１乃至８のいずれか１項記載の方法において、
前記線材料がタングステンであることを特徴とする方法。
【請求項１０】
請求項１乃至９のいずれか１項記載の方法において、前記化学機械式研磨の間に、前記スペーサ領域（１０’）の上方領域を除去することを特徴とする方法。
【請求項１１】
請求項１乃至１０のいずれか１項記載の方法において、
前記スペーサ領域（１０’）をＣＶＤ二酸化シリコンから形成することを特徴とする方法。
【請求項１２】
請求項１乃至１１のいずれか１項記載の方法において、
前記線（ＢＬ１，ＢＬ２，ＢＬ３）が集積メモリ回路のビット線であることを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、集積回路の製造方法に関する。
米国特許第５，８６４，１５６号は、スペーサ材料を用いて、コンタクト・ホールの側壁の上方領域に配線することを開示している。
米国特許第５，７９２，６８７号は、コンタクト・ホールを形成する方法を開示しており、中間レベル誘電体上のコンタクト・ホールの側壁上にスペーサを形成している。
ＩＢＭ技術開示報告書、Ｖｏｌ．３４、Ｎｏ．４８（１９９１年９月１日）の２７７〜２７９頁には、スペーサを介して互いに並んで配されたコンタクト・ホールの製作が開示されている。
任意の集積回路に適用可能であるが、原理的に、本発明および本発明がの基づく問題の領域について、シリコン技術を用いた集積ＤＲＡＭ回路に関して説明する。




【国際調査報告】
2004514275.tif 000025
2004514275.tif 000026
2004514275.tif 000027
2004514275.tif 000028
2004514275.tif 000029
2004514275.tif 000030