(57)【要約】磁気トンネル接合ランダムアクセスメモリの並列−並列構造において、メモリセルアレイ（１８）は、行と列（１５）に配置され、各メモリセルは、直列に接続された磁気トンネル接合（１９）と制御トランジスタ（２０）とを含む。メモリセルアレイは、複数の列で構成され、各列は、制御回路に接続されたグローバルビット線（２１）を含む。更に、各列は、グローバルビット線に並列に接続された複数のローカルビット線（２２）と、複数のグループのメモリセル（１６、１７）とを含み、各グループは、ローカルビット線と基準電位との間に並列に接続された複数のメモリセルを含む。
2004508653.tif 000002
【特許請求の範囲】
【請求項１】
磁気トンネル接合ランダムアクセスメモリ構造において、
行及び列に配置されたメモリセルアレイであって、各メモリセルは、直列に接続された磁気トンネル接合と制御トランジスタとを含む前記メモリセルアレイが備えられ、
前記メモリセルアレイは、複数の列を含み、各列は、制御回路に接続されたグローバルビット線を含み、更に、各列は、前記グローバルビット線に並列に接続された複数のローカルビット線と複数のグループのメモリセルとを含み、各グループは、前記ローカルビット線と基準電位との間に並列に接続された複数のメモリセルを含む磁気トンネル接合ランダムアクセスメモリ構造。
【請求項２】
磁気トンネル接合ランダムアクセスメモリ構造において、
行及び列に配置されたメモリセルアレイであって、各メモリセルは、直列に接続された磁気トンネル接合と制御トランジスタとを含む前記メモリセルアレイが備えられ、
前記メモリセルアレイは、複数の列を含み、各列は、制御回路に接続されたグローバルビット線を含み、更に、各列は、前記グローバルビット線に並列に接続された複数のローカルビット線と複数のグループのメモリセルとを含み、各グループは、前記ローカルビット線と基準電位との間に並列に接続された複数のメモリセルを含み、
１つの前記メモリセル列は、グローバルビット線とローカルビット線とを含み、基準信号出力部を提供するために接続され、更に、
それぞれ、前記基準信号出力を受信するために接続された第１入力端子と、前記基準列の各反対側における少なくとも１つのグローバルビット線からデータ出力信号を受信するために接続された第２入力端子と、を各々有する第１及び第２比較回路が含まれる出力回路であって、前記第１比較回路は、前記基準列の一方の側にあるグローバルビット線からの前記データ出力信号を前記基準信号出力と比較し、前記第２比較回路は前記基準列の反対側にあるグローバルビット線からの前記データ出力信号を前記基準信号出力と比較する、前記出力回路が備えられている磁気トンネル接合ランダムアクセスメモリ構造。
【請求項３】
磁気トンネル接合ランダムアクセスメモリ構造において、
行及び列に配置されたメモリセルアレイであって、各メモリセルは、直列に接続された磁気トンネル接合と制御トランジスタとを含む前記メモリセルアレイが備えられ、
前記メモリセルアレイは、複数の列を含み、各列は、制御回路に接続されたグローバルビット線を含み、更に、各列は、前記グローバルビット線に並列に接続された複数のローカルビット線と複数のグループのメモリセルとを含み、各グループは、前記ローカルビット線と基準電位との間に並列に接続された複数のメモリセルを含み、また、各ローカルビット線は、制御トランジスタを含み、
前記ローカルビット線の前記制御トランジスタは、列に配置され、各制御トランジスタは、制御端子を含み、各列の制御トランジスタは、前記行における各制御トランジスタの前記制御端子と、各グローバルビット線のローカルビット線を選択するための制御回路と、に取り付けられた選択線を有し、更に、
列選択回路と、第１グローバルビット線から第１データ出力信号の受信のために前記列選択回路を介して接続された第１入力端子及び第２グローバルビット線から第２データ出力信号の受信のために前記列選択回路を介して接続された第２入力端子を有する差動比較回路と、が含まれる出力回路であって、前記比較回路は前記第１及び第２データ出力信号を差動比較する、前記出力回路が備えられている磁気トンネル接合ランダムアクセスメモリ構造。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、一般的に、磁気抵抗効果ランダムアクセスメモリ（ＭＲＡＭ）に関し、特に、磁気トンネル接合（ＭＴＪ）アレイと、これらのアレイを接続するための具体的な構造とに関する。
【０００２】
発明の背景
磁気抵抗効果ランダムアクセスメモリ（ＭＲＡＭ）の構造は、複数又はアレイ状のメモリセルと、デジット線とビット線の複数の交点とを備える。一般的に用いられる磁気抵抗効果メモリセルは、磁気トンネル接合（ＭＴＪ）、分離トランジスタ、及びデジット線とビット線の交点を備える。一般的に、分離トランジスタは、Ｎチャンネル電界効果トランジスタ（ＦＥＴ）である。多層相互接続部は、分離トランジスタを、ＭＴＪデバイスと、ビット線と、ＭＲＡＭセルを設定するための磁界の一部を生成するために用いられるデジット線とに接続する。
【０００３】
一般的に、ＭＴＪメモリには、下部電気接点を形成する非磁性導体と、固定磁気層と、固定層上に配置されたトンネル障壁層と、トンネル障壁層上に配置された自由磁気層とが含まれ、自由磁気層上には、上部接点が設けられる。
【０００４】
磁気材料から成る固定層は、常に同じ方向を向く磁気ベクトルを有する。自由層の磁気ベクトルは、自由であるが、層の物理的大きさによって制約され、２方向の内のどちらか一方を向く。電流が層の内の１つから他の層にセルを介して縦方向に流れるように、ＭＴＪセルは、回路に接続して用いる。ＭＴＪセルは、電気的には抵抗器として表わすことができ、また抵抗の大きさは、磁気ベクトルの方位に依存する。当業者は理解されるように、ＭＴＪセルの抵抗は、磁気ベクトルの方向が不整合な状態である（反対方向を向いている）場合、比較的高く、磁気ベクトルの方向が整合した状態である場合、比較的低い。
【０００５】
関連の電気回路において変化が容易に検出できるように、低抵抗（整合ベクトル）は、可能な限り低く、高抵抗（不整合ベクトル）は、低抵抗よりも大幅に高いことが、勿論望ましい。一般的に、高抵抗と低抵抗の差は、磁性率（ＭＲ）と呼ばれ、この差はパーセント（％）で表し、以下、ＭＲ％で表す。
【０００６】
ＭＴＪメモリセルの製法と動作に関する他の情報については、本明細書中に引用参照する特許第５，７０２，８３１号、表題“多層磁気トンネル効果接合メモリセル”（１９９８年、３月３１日発行）を参照されたい。
【０００７】
一般的に、ビット線は、ＭＴＪセル・アレイの各列に対応し、またデジット線は、このアレイの各行に対応する。ビット線とデジット線は、アレイにおける情報の読出しと設定又は記憶との双方のために、アレイにおける個々のセルのアドレス指定に用いられる。選択したセルの設定は、選択したセルにおいて交差するデジット線とビット線とに所定の電流を流すことによって実現する。標準メモリ構造においては、一般的な問題が幾つかあるが、設定又は読出し電流が大きいこと、設定時、セル間の間隔が不十分であること、ビット線及びデジット線の長さや抵抗が長い及び／又は高いことにより抵抗の変化を検知することが難しいこと、（通常、記憶したデータの読出し時の）速度が遅いこと、などの問題がある。
【０００８】
従って、このような問題の幾つか又は全てを克服するＭＲＡＭメモリの構造を提供することが望ましい。
本発明の具体的な目的と利点は、図面と共に行なわれるその以下の詳細な説明から、当業者には、容易に明らかになるであろう。
【０００９】
好適な実施形態の説明
図１において、共通の並列構造で接続されたＭＴＪメモリアレイ１０の模式図を示す。本開示では一貫して、図面及び開示を簡単にするために、ＭＴＪメモリセルを単純な抵抗又は可変抵抗として示す。アレイ１０から１つの列のＭＴＪメモリセルを図１に示すが、これは、他の列が各々類似しており、個々に記述する必要が無いためである。この１つの列は、この列における各ＭＴＪセル１２の１つの端子に接続されたビット線１１を含む。各ＭＴＪセルは、第２端子と接地等の共通接合部とに接続された制御トランジスタ１４を有する。従って、列における各ＭＴＪセル１２と、これに対応する制御トランジスタ１４とは、ビット線１１と接地との間に並列に接続される。ＭＴＪセルの行に沿って延在するワード線ＷＬ０、ＷＬ１、ＷＬ２等は、行の各トランジスタ１４のゲートに接続される。
【００１０】
１ビットの記憶データ読出しの場合、列選択トランジスタ（図示せず）を起動して特定の列を選択し、また選択したワード線を起動して特定のトランジスタ１４をオンする。選択したＭＴＪセル１２に対応する特定のトランジスタ１４のみが起動するため、選択したＭＴＪセルのみが、選択したビット線１１に接続される。一般的に、読出し動作中、第１ビット線１１が起動され、次に、ワード線はＷＬ０からＷＬｎに順次サンプリングされる。この構造をランダムアクセスメモリ（ＲＡＭ）に用いる場合、選択したビットは適切なビット線及びワード線を選択することによってアドレス指定し得る。
【００１１】
この構造の問題は、明らかに、記憶データへのアクセスが比較的遅く、またＭＴＪアレイが必要以上に大きいことである。更に、アレイが大きくなり、ビット線が長くなり、ビット線に接続されるＭＴＪセルが多くなるにつれて、ＭＴＪ容量、トランジスタ接合点容量、及び線容量による容量が増加する。このように容量の増加によって、動作速度は極めて遅くなる。
【００１２】
次に、図２において、本発明に基づく並列−並列構造の模式図を示す。容易に理解できるように、ＭＴＪメモリセル１８の２つの並列グループ１６、１７を有するＭＴＪアレイの１つの列１５のみを示す。各ＭＴＪメモリセル１８は、制御トランジスタ２０と直列に接続された磁気トンネル接合１９を含む。列１５は、グローバルビット線２１を含み、セル１６、１７の各グループのＭＴＪセル１８は、ローカルビット線２２と接地等の基準電位との間に並列に接続される。各ローカルビット線２２は、グループ選択トランジスタ２３によって、グローバルビット線２１と並列に接続される。アレイの列において対応するグループ選択トランジスタ２３は、行に接続され、またメモリセル１８は、行に配置され、メモリセル１８における制御トランジスタの制御電極は、制御線（以下ワード線と呼び、ＷＬ０乃至ＷＬ３で示す）によって行に接続される。
【００１３】
ここで、選択したローカルビット線２２のみが、グローバルビット線２１と何らかの特定のインスタンスとに接続されることに特に留意されたい。従って、ビット線容量は、図１に示す構造と比較すると、大きく減少する。このビット線容量の大幅な減少により、並列−並列構造を有するＭＴＪ・ＲＡＭの動作は実質的に速くなる。
【００１４】
全体のＭＴＪメモリアレイ及び対応する電気回路は、半導体基板３５上に作製される。更に、図３において、半導体基板３５上に制御電子回路と図２のグループ１６のＭＴＪセルを集積する金属被覆層とバイアホールの断面図を示す。制御トランジスタ２０及び選択トランジスタ２３は、標準の半導体技術を用いて基板３５に形成される。ワード線ＷＬ０乃至ＷＬｎ−１が、形成され、制御トランジスタ２０用のゲート端子として動作し、また、図の内外に延在してワード線が形成される。グループ選択線ＳＳＯが、同じ金属被覆工程において形成され、また選択トランジスタ２３用のゲート端子としての役割も果たす。
【００１５】
バイアホール及び（列として示す）相互接続線は、後続の金属被覆工程において形成され、各ＭＴＪ１９を、ローカルビット線２２と、対応する制御トランジスタ２０の１つの端子とに相互接続する。設定ワード線３６は、ＭＴＪ１９に比較的近接して配置されるように、後続の金属被覆工程において形成される。ローカルビット線２２は、ＭＴＪ１９が完成する金属被覆工程において形成される。一般的に、最終金属被覆工程において、列線又はグローバルビット線２１は、ローカルビット線２２に対して平行に、また設定ワード線３６に対して垂直に、ＭＴＪセルの各行（又は列）に対して１つ形成される。ここで、セルグループの各セル１８は、ローカルビット線２２に並列に接続され、またそこからビット線２１に接続され、これによって列における全てのグループのＭＴＪセルを接続することから、各ビット線２１は、グローバルビット線と呼び得ることを理解されたい。
【００１６】
図３に示す構造の構成及び動作に関する他の情報に関しては、本明細書と同日に出願され、同じ譲受人に譲渡され、本明細書中に引用参照する同時系属出願、表題“高密度ＭＲＡＭセル・アレイ”を参照されたい。図３に示す特定の実施形態において、グローバルビット線２１が、ＭＴＪ１９に対して、より近接して配置できるように、設定ワード線３６は、ＭＴＪ１９の下に配置し、これによって、必要な設定電流が減少し、隣接する行（又は列）との磁気的な相互作用が減少する。
【００１７】
次に、図４において、ＭＴＪメモリアレイ３１の読出し／設定用の回路を含む、本発明に基づく並列−並列構造で接続されたＭＴＪＲＡＭ３０の模式図を示す。アレイ３１は、直列に接続され行と列に配置された磁気トンネル接合１９と、対応する制御トランジスタ２０と、を各々含む複数のＭＴＪセル１８を含む。この例において示す４つの列では、各列が、グローバルビット線ＧＢＬ０乃至ＧＢＬ３と、対応するグローバルビット線２１に選択トランジスタ２３によって接続される複数のローカルビット線２２とを含む。グループｎのセル１８は、各ローカルビット線２２に並列に接続される。ここで、中央に位置する列は、他の列と同様に構成されるが、グローバルビット線は、これから更に詳細に説明する理由により、ＲＥＦと呼ぶことに留意されたい。
【００１８】
ビット線設定電流スイッチ３７は、各グローバルビット線ＧＢＬ０乃至ＧＢＬ３の一端と、ビット線における設定電流を供給又は減らすように構成された設定電流回路３８とに接続される。グローバルビット線ＧＢＬ０乃至ＧＢＬ３の他端は、ビット線選択回路３９に接続されるが、ビット線選択回路３９は、グローバルビット線ＧＢＬ０乃至ＧＢＬ３の内の特定の１つを選択するためにそれに接続された列復号回路４０を有する。グローバルビット線ＲＥＦは、設定されないためビット線設定電流スイッチ３７に接続されないが、これは、グローバルビット線ＲＥＦが一定基準のままである理由による。基準ビット線ＲＥＦの他端は、ビット線選択回路３９を介して、基準データ線４２に接続され、基準データ線４２は、一対の比較器４３、４４の負の入力部に接続される。
【００１９】
ビット線選択回路３９の第１出力部は、接続部４６に接続され、接続部４６は、グローバルビット線ＧＢＬ０及びＧＢＬ１における（回路３８と反対側の）設定電流を供給又は減らすように構成された設定電流回路４７に接続される。また、接続部４６は、比較器４３の正の入力部にも接続される。接続部４６は、選択したグローバルビット線上の電位が比較器４３においてグローバルビット線ＲＥＦ上の電位と比較されるように、回路３９によって、グローバルビット線ＧＢＬ０又はＧＢＬ１の内の選択した方に接続される。同様に、ビット線選択回路３９の第２出力部は、接続部４８に接続され、接続部４８は、ビット線ＧＢＬ２とＧＢＬ３における（回路３８と反対側の）設定電流を供給又は減らすように構成された設定電流回路４９に接続される。また、接続部４８は、比較器４４の正の入力部にも接続される。接続部４８は、選択したグローバルビット線上の電位が比較器４４においてグローバルビット線ＲＥＦ上の電位と比較されるように、回路３９によって、グローバルビット線ＧＢＬ２又はＧＢＬ３の内の選択した方に接続される。
【００２０】
列及びグループでの配置に加えて、上述したように、各グループｎにおけるセル１８と選択トランジスタ２３とは、行に配置される。各行の選択トランジスタ２３は、選択トランジスタ２３のゲートをローカルビット線選択回路５０に接続する（ＳＳ０乃至ＳＳ３で示す）選択線を有し、ローカルビット線選択回路５０は、ローカルビット線復号回路５１によって制御される。各行の直列接続されたセル１８は、（それに対応するＤＬ０乃至ＤＬｎで示す）デジット（ワード設定）線を有し、全てのデジット線は、一端において、デジット線電流シンク５２に接続される。また、各行のセル１８は、セル１８における制御トランジスタの各ゲートに接続された（ＷＬ０乃至ＷＬｎで示す）ワード線を有する。ワード線ＷＬ０乃至ＷＬｎの他端は、行復号器５６によって制御されるワード／デジット線選択回路５５を介して、電流源５７に接続される。
【００２１】
製造上の便宜を図り且つ簡単にするために、ワード線ＷＬ０乃至ＷＬｎは、一般的に、各セル１８における制御トランジスタ１９の形成時に作製される。一般的に、特定のプロセスが、この種のトランジスタの製造に用いられるため、ゲート及びワード線は、不純物を注入したポリシリコンから形成される。問題は、ポリシリコンの抵抗が比較的高く、また、ポリシリコンによって、ＭＴＪメモリアレイの動作速度が遅くなるだけでなく、必要な動作電力も大幅に増加することである。数多くの集積回路において、この問題は、ゲート及びワード線を金属被覆処理することによって、即ち、ポリシリコンワード線を他の金属線で被覆することによって軽減される。しかしながら、このワード線の被覆によって、ＭＴＪセル構造（ＭＴＪセル及び対応する制御トランジスタ）の大きさが大幅に増加する。制御トランジスタのゲートにおいてワード線を被覆すると、マスキング及びエッチングの追加工程が幾つか必要になり、また、制御が難しいため、これら追加工程と、このプロセスにおける後続の全工程とに追加のチップ設置場所が必要になる。
【００２２】
図４に示した実施形態において、被覆の問題は、金属設定デジット線ＤＬ０乃至ＤＬｎをそれぞれポリシリコンワード線ＷＬ０乃至ＷＬｎに間隔をおいて接続することによって克服される。これら間隔がおかれた接続部が、バイアホールであるが、図には示していない。設定デジット線ＤＬ０乃至ＤＬｎは、金属であり、ポリシリコンワード線ＷＬ０乃至ＷＬｎに平行であるため、間隔がおかれた接続部により、ポリシリコンワード線ＷＬ０乃至ＷＬｎの抵抗が大幅に小さくなる。更に、設定デジット線ＤＬ０乃至ＤＬｎの形成は、位置、大きさ等が金属被覆ゲートの形成ほど決定的でないため、ポリシリコンワード線ＷＬ０乃至ＷＬｎを被覆することよりもはるかに簡単である。
【００２３】
図４に示した特定の実施形態において、列の線がＭＴＪ１９に更に近接して配置され得るように（図３参照）、設定ワード線ＤＬ０乃至ＤＬｎは、対応する各ＭＴＪ１９の下に配置され、これによって、必要な設定電流と、隣接する行（又は列）に対する磁気相互作用とが減少する。図３に示す構造の構成及び動作に関する他の情報に関しては、本明細書と同日に出願され、同じ譲受人に譲渡され、本明細書中に引用参照する同時系属出願、表題“高密度ＭＲＡＭセル・アレイ”を参照されたい。
【００２４】
次に、図５において、ＭＴＪ・ＲＡＭ６５の模式図を示す。ＲＡＭ６５は、電流センサ６６が第１データ出力部（接続部４６）と比較器４３との間に含まれるということ以外は、図４のＲＡＭ３０と同様である。また電流センサ６７は、第２データ出力部（接続部４８）と比較器４４との間に含まれ、電流センサ６８は、グローバルビット線ＲＥＦの端部と比較器４３、４４の負の出力部との間に接続される。電流センサ６６、６７、６８は、２０００年３月３１日出願され、同じ譲受人に譲渡され、本明細書中に引用参照する同時系属出願第０９／５４０、７９４号、表題“ＭＴＪメモリ読出しのための電流コンベアと方法”に記述されている電流コンベアと同様である。電流コンベアにより、回路動作と出力信号は、全てのプロセス、電源、温度、及びＭＴＪ抵抗条件とは独立である。また、電流コンベアが在るという理由により、読み出しプロセスの速度を大幅に大きくするためにデータ線又はビット線上の電圧のぶれは、実質的に除去される。更に、読み出し特性を改善するために、電流コンベアは、電流−電圧変換器として機能して動作を改善し、また、その電圧が増幅される。
【００２５】
図６において、本発明に基づくＭＴＪメモリアレイ用の他の構造１００を示す。この実施形態において、ＭＴＪアレイと、行の電子回路とは、図４で開示した構造と基本的に同様である。構造１００の相違点は、列の電子回路の接続と記憶データを読出す方法とにある。理解のための便宜上、ＭＴＪアレイは、１０１乃至１０８で連続して付番した８つの列を含む。
【００２６】
列１０１乃至１０８用の各グローバルビット線の上端は、スイッチングトランジスタに接続され、また本明細書における８個のスイッチングトランジスタは、ＲＷで示す読出し／書き込み回路によって制御されるビット線設定電流スイッチ１１０を形成する。スイッチ１１０は、列１０１、１０３、１０５、及び１０７のグローバルビット線を設定電流源／シンク回路１１２に接続し、また列１０２、１０４、１０６、及び１０８のグローバルビット線を設定電流源／シンク回路１１４に接続するようになっている。また、電流源／シンク回路１１２、１１４は、読出し／書き込み回路ＲＷによって制御される。
【００２７】
列１０１乃至１０８用の各グローバルビット線の下端は、他のスイッチングトランジスタに接続され、また本明細書における８個のスイッチングトランジスタは、１１５で示すビット線選択回路を形成する。選択回路１１５は、列１０１、１０３、１０５、及び１０７のグローバルビット線を設定電流源／シンク回路１１７に接続し、また列１０２、１０４、１０６、及び１０８のグローバルビット線を設定電流源／シンク回路１１８に接続するようになっている。電流源／シンク回路１１７は、電流源／シンク回路１１２と共に動作し、また電流源／シンク回路１１８は、電流源／シンク回路１１４と共に動作して、読出し及び適切な設定電流を列１０１乃至１０８に供給する。比較器回路１２０は、選択回路１１５を介して列１０１、１０３、１０５、及び１０７のグローバルビット線の下端に接続された第１入力端子部１２１を有する。比較器回路１２０は、選択回路１１５を介して列１０２、１０４、１０６、及び１０８のグローバルビット線の下端に接続された第２入力端子部１２２を有する。
【００２８】
近接しているが異なる電流源と異なる出力回路を有する２つの列が同時に起動するように、列復号回路１２５が、選択回路１１５に接続される。この実施形態において、例えば、復号回路１２５からの第１出力信号Ｙ０は、列１０１と１０２のグローバルビット線の下端においてスイッチングトランジスタを起動する。復号回路１２５からの第２出力信号Ｙ１は、列１０３と１０４のグローバルビット線の下端においてスイッチングトランジスタを起動する。復号回路１２５からの第３出力信号Ｙ２は、列１０５と１０６のグローバルビット線の下端においてスイッチングトランジスタを起動する。復号回路１２５からの第４出力信号Ｙ３は、列１０７と１０８のグローバルビット線の下端においてスイッチングトランジスタを起動する。
【００２９】
従って、読出し動作中、近接した２つの列は、比較器１２０の反対側の入力端子に同時に接続される。次に、比較器１２０は、対応する対の列における記憶されたビットを差動的に比較する。ＭＴＪアレイの並列−並列構造により、各列は、実質的に任意の数のローカルビット線を有することができ、また各ローカルビット線は、実質的に任意の数のＭＴＪセルを有し得る。この特定の例において、１つの列（例えば、列１０１）における各ＭＴＪセルは、対応する列（この例では、列１０２）における対応するＭＴＪセルに記憶されたデータと反対のデータを含む。２つの反対の記憶ビットを差動比較することから、読出しに利用可能な信号の量は、事実上２倍になるが、これは、この利用可能な信号が、基準レベルを確立するために２つに分割される必要が無いためであり、このことは、非差動検知のＭＲＡＭメモリにおける場合である。また、比較される２つのＭＴＪセル間でのあらゆる不整合は、比較されるセルが近接し又同一の特性であることから、極めて小さい。更に、この差動比較は、電圧や温度変化及び共通雑音だけでなく、対応する列におけるスイッチングトランジスタ間のばらつきの影響を受けない。これは、ばらつきと共通雑音が、差動比較器１２０によって共通モードとして処理されるように、両方の列に存在するからである。
【００３０】
この開示では、一貫して、特定の方位を記述するために、用語“列”及び“行”を用いた。しかしながら、これらの用語は、説明される特定の構造の理解を深めることを容易にするためだけに用いているのであって、決して本発明を限定することを意図するものではないことを理解されたい。当業者は理解されるように、列と行は、容易に入れ換えでき、また本開示において、このような用語は変換可能である。更に、様々な線、例えば、ビット線、ワード線、デジット線、選択線等の特定の名称は、説明を容易にするためだけに用いられる一般的な名称であることを意図し、決して本発明を限定することを意図するものではない。
【００３１】
こうして、ＭＴＪ・ＲＡＭの新規で且つ改善型並列−並列構造を開示した。この新規で且つ改善型並列−並列構造は、ＲＡＭの信頼性の高い動作を可能にする。更に、ＭＴＪアレイにおける各ビットの配置により、セルの大きさはより小さくなり、アレイは、高密度になる。更に、新規ワード及びデジット線接続部により、動作スピードが大幅に改善され、また動作電力が低減される。
【００３２】
本発明の具体的な実施形態について例示説明したが、当業者は、更なる修正及び改善を行ない得る。従って、本発明は、例示した特定の形態に制限されるものではなく、添付の請求項において、本発明の精神と範囲から逸脱しない全ての修正を網羅することを理解されたい。
【図面の簡単な説明】
【図１】その一部を省略し、共通な構造で接続されたＭＴＪメモリアレイを示す模式図。
【図２】その一部を省略し、並列−並列構造で接続された本発明に基づくＭＴＪメモリアレイを示す模式図。
【図３】図２のＭＴＪアレイの一部を示す断面図であって、半導体基板上に制御電子回路を集積した金属被覆層とバイアホールを示す図。
【図４】並列−並列構造の読出し／設定用の１つの回路を示す模式図。
【図５】並列−並列構造の読出し／設定用の他の回路を示す模式図。
【図６】並列−並列構造の読出し／設定用の更に他の回路を示す模式図。
【図１】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004508653.tif 000036
2004508653.tif 000037
【国際調査報告】
2004508653.tif 000038
2004508653.tif 000039