(57)【要約】特に少数のプロセス工程で、キャパシタデバイス（４０）を半導体メモリデバイスの領域に組み込むために、提供されるべきキャパシタデバイス（４０）の下部電極デバイス（４３）および上部電極デバイス（４４）が、メモリ素子（２０）を有する材料領域（３０）のすぐ下またはすぐ上に形成され、従って、その結果、メモリ素子（２０）を有する材料領域（３０）の少なくとも一部分が、電極デバイス（４３、４４）間のそれぞれの誘電体（４５）の少なくとも一部分として機能する。【選択図】図１
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【特許請求の範囲】
【請求項１】
特に、ＭＲＡＭメモリ等の半導体メモリデバイスを製作する方法であって、
複数のメモリ素子（２０）が、実質的に横方向に広がる材料領域（３０）において、および／またはその一部分として、横方向に互いに間隔を空けてそれぞれ形成され、
少なくとも１つのキャパシタデバイス（４０）には、少なくとも第１の、すなわち下部電極デバイス（４３）および第２の、すなわち上部電極デバイス（４４）、ならびに、実質的に、該第１の、すなわち下部電極デバイスと該第２の、すなわち上部電極デバイスとの間に形成される誘電体（４５）がそれぞれ提供される、方法であって、
該第１の、すなわち下部電極デバイス（４３）および／または第２の、すなわち上部電極デバイス（４４）は、該メモリ素子（２０）を有する該材料領域（３０）の、実質的にすぐ下またはすぐ上に形成されることと、
その結果、少なくとも動作中、該メモリ素子（２０）を有する該材料領域（３０）の、少なくとも一部分が、該それぞれの誘電体（４５）の少なくとも一部分として提供されることと、を特徴とする、方法。
【請求項２】
前記メモリ素子（２０）は、磁気抵抗メモリ素子として、特に、ＴＭＲスタック素子等として形成されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記メモリ素子（２０）は、複数の層、特に、硬質磁気層（２２）と軟質磁気層（２４）との間に提供されるトンネル層（２３）を有して構成され、バリア層（２１、２５）は、特に、該トンネル層（２３）から離れて、該硬質磁気層（２２）および／または該軟質磁気層（２４）に隣接して形成されることを特徴とする、請求項１または２に記載の方法。
【請求項４】
特に、前記メモリ素子（２０）との第１の接触接続のために、該メモリ素子（２０）は、第１のメタライゼーション領域（１３）、特に、第１のアクセス線デバイス（１３）上に、および／または、特に、各場合について、その第１のバリア層（２１）が最下部に形成され、該第１のメタライゼーション領域（１３）は、該メモリ素子（２０）を有する前記材料領域（３０）の実質的にすぐ下に提供されることを特徴とする、請求項１〜３の１つに記載の方法。
【請求項５】
特に、前記メモリ素子（２０）との第２の接触接続のために、第２のメタライゼーション領域（１４）は、特に、各場合について、第２のアクセス線デバイス（１４）として、および／または、特に、該それぞれのメモリ素子（２０）と、特に、そのそれぞれの第２のバリア層（２５）と実質的に接触して提供されることを特徴とする、請求項１〜４の１つに記載の方法。
【請求項６】
前記第１の、すなわち下部電極デバイス（４３）および／または第２の、すなわち上部電極デバイス（４４）は、実質的に、平面に、および／または、それぞれの共通の材料領域に位置する前記第１のメタライゼーション領域（１３）および前記第２のメタライゼーション領域（１４）と共にそれぞれ形成されることを特徴とする、請求項４または５に記載の方法。
【請求項７】
前記第１の、すなわち下部電極デバイス（４３）および／または前記第２の、すなわち上部電極デバイス（４４）は、前記第１のメタライゼーション領域（１３）または前記第２のメタライゼーション領域（１４）に対して、実質的に横方向の空間的方向に間隔を空けて形成されることを特徴とする、請求項４〜６の１つに記載の方法。
【請求項８】
前記第１の、すなわち下部電極デバイス（４３）および／または前記第２の、すなわち上部電極デバイス（４４）は、前記第１のメタライゼーション領域（１３）および前記第２のメタライゼーション領域（１４）それぞれから、実質的に電気的に絶縁されて形成されることと、
この目的で、特に、実質的に電気的に絶縁するスペーサ素子（１０ｆ、５０ｆ）が、該第１の、すなわち下部電極デバイス（４３）と該第１のメタライゼーション領域（１３）との間の、および該第２の、すなわち上部電極デバイス（４４）と該第２のメタライザーション領域（１４）との間の前記中間領域（１８、５８）にそれぞれ提供されることと
を特徴とする、請求項４〜７の１つに記載の方法。
【請求項９】
前記第１の、すなわち下部電極デバイス（４３）または前記第２の、すなわち上部電極デバイス（４４）は、前記第１のメタライゼーション領域（４３）および前記第２のメタライゼーション領域（４４）それぞれと実質的に導電接触して形成されることと、
この目的で、特に、該第１の、すなわち下部電極デバイス（４３）または該第２の、すなわち上部電極デバイス（４４）は、該第１のメタライゼーション領域（１３）または該第２のメタライゼーション領域（１４）とそれぞれ１パーツおよび／または１ピースで形成されることと
を特徴とする、請求項４〜８の１つに記載の方法。
【請求項１０】
前記第１の、すなわち下部電極デバイス（４３）および前記第１のメタライゼーション領域（１３）、ならびに／あるいは、前記第２の、すなわち上部電極デバイス（４４）および前記第２のメタライゼーション領域（１４）は、各々、実質的に共通のプロセス工程で、共通のカスケードプロセスシーケンス等で形成されることを特徴とする、請求項１〜９の１つに記載の方法。
【請求項１１】
前記第１の、すなわち下部電極デバイス（４３）および前記第１のメタライゼーション領域（１３）、ならびに／あるいは、前記第２の、すなわち上部電極デバイス（４４）および前記第２のメタライゼーション領域（１４）は、各々、対応するメタライゼーション領域等を堆積およびパターニングし、次に、対応するパシベーション領域に埋め込まれ、かつ、適切である場合、次に、共通の表面領域のレベルまで平坦化することによって形成されることを特徴とする、請求項１〜１０の１つに記載の方法。
【請求項１２】
前記第１の、すなわち下部電極デバイス（４３）および前記メタライゼーション領域（１３）、ならびに／あるいは、前記第２の、すなわち上部電極デバイス（４４）および前記第２のメタライゼーション領域（１４）は、各々、パシベーション領域を堆積させ、対応する凹部を形成し、かつ、対応するメタライゼーション領域で該凹部を充填することによって形成されることを特徴とする、請求項１〜１１の１つに記載の方法。
【請求項１３】
特に、ＭＲＡＭメモリ等の半導体メモリデバイスであって、
複数のメモリ素子（２０）が、実質的に横方向に広がる材料領域（３０）において、および／またはその一部分として、横方向に互いに間隔を空けてそれぞれ形成され、
少なくとも１つのキャパシタデバイス（４０）には、各場合について、少なくとも１つの第１の、すなわち下部電極デバイス（４３）および第２の、すなわち上部電極デバイス（４４）、ならびに該下部電極デバイス（４３）と該第２の、すなわち上部電極デバイス（４４）との間に形成される誘電体（４５）がされる、半導体メモリデバイスであって、
該第１の、すなわち下部電極デバイス（４３）および／または該第２の、すなわち上部電極デバイス（４４）が、該メモリ素子（２０）を有する該メモリ領域（３０）の、実質的にすぐ下またはすぐ上に形成されることと、
その結果、少なくとも動作中、該メモリ素子（２０）を有する該材料領域（３０）の少なくとも一部分が、該それぞれの誘電体（４５）の少なくとも一部分として提供されることと
を特徴とする、半導体メモリデバイス。
【請求項１４】
前記メモリ素子（２０）は、磁気抵抗メモリ素子、特に、ＴＭＲスタック素子等として形成されることを特徴とする、請求項１３に記載の半導体メモリデバイス。
【請求項１５】
前記メモリ素子（２０）は、複数の層、特に、硬質磁気層（２２）と軟質磁気層（２４）との間に提供されるトンネル層（２３）を有して構成され、バリア層（２１、２５）は、特に、該トンネル層（２３）から離れて、該硬質磁気層（２２）および／または該軟質磁気層（２４）に隣接して形成されることを特徴とする、請求項１３または１４に記載の半導体メモリデバイス。
【請求項１６】
特に、前記メモリ素子（２０）との第１の接触接続のために、該メモリ素子（２０）は、第１のメタライゼーション領域（１３）、特に、第１のアクセス線デバイス（１３）上に、および／または、特に、各場合について、その第１のバリア層（２１）が最下部に形成され、該第１のメタライゼーション領域（１３）は、該メモリ素子（２０）を有する前記材料領域（３０）の、実質的にすぐ下に提供されることを特徴とする、請求項１３〜１５の１つに記載の半導体メモリデバイス。
【請求項１７】
特に、前記メモリ素子（２０）との第２の接触接続のために、第２のメタライゼーション領域（１４）は、特に、各場合について、第２のアクセス線デバイス（１４）として、および／または、特に、該それぞれのメモリ素子（２０）と、特に、そのそれぞれの第２のバリア層（２５）と実質的に接触して提供されることを特徴とする、請求項１３〜１６の１つに記載の半導体メモリデバイス。
【請求項１８】
前記第１の、すなわち下部電極デバイス（４３）および／または前記第２の、すなわち上部電極デバイス（４４）は、実質的に、平面に、および／または、それぞれの共通の材料領域にそれぞれ位置する、前記第１のメタライゼーション領域（１３）および前記第２のメタライゼーション領域（１４）とそれぞれ共に形成されることを特徴とする、請求項１６または１７に記載の半導体メモリデバイス。
【請求項１９】
前記第１の、すなわち下部電極デバイス（４３）および／または前記第２の、すなわち上部電極デバイス（４４）は、前記メタライゼーション領域（１３）および前記第２のメタライゼーション領域（１４）対して、それぞれ、実質的に横方向の空間的方向に間隔を空けて形成されることを特徴とする、請求項１６〜１８の１つに記載の半導体メモリデバイス。
【請求項２０】
前記第１の、すなわち下部電極デバイス（４３）および／または前記第２の、すなわち上部電極デバイス（４４）は、前記第１のメタライゼーション領域（１３）および前記第２のメタライゼーション領域（１４）からそれぞれ実質的に電気的に絶縁されて形成されることと、
この目的で、特に、実質的に電気的に絶縁するスペーサ素子（１０ｆ、５０ｆ）が、該第１の、すなわち上部電極デバイス（４３）と該第１のメタライゼーション領域（１３）との間の、ならびに／あるいは、前記第２の、すなわち該上部電極デバイス（４４）と該第２のメタライゼーション領域（１４）との間の中間領域（１８、５８）に提供されることと
を特徴とする、請求項１６〜１９の１つに記載の半導体メモリデバイス。
【請求項２１】
前記第１の、すなわち下部電極デバイス（４３）または前記第２の、すなわち上部電極デバイス（４４）は、前記第１のメタライゼーション領域（４３）および前記第２のメタライゼーション領域（４３）それぞれと実質的に導電接触して形成されることと、
この目的で、特に、該第１の、すなわち下部電極デバイス（４３）または該第２の、すなわち上部電極デバイス（４４）は、該第１のメタライゼーション領域（１３）または該第２のメタライゼーション領域（１４）とそれぞれ１パーツおよび／または１ピースで形成されることと
を特徴とする、請求項１６〜２０の１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の前提部に記載の半導体メモリデバイスを製作する方法、および請求項１３の前提部に記載の対応する半導体メモリデバイスに関する。
【背景技術】
【０００２】
最新の半導体メモリ技術のさらなる開発の目的は、例えば、集積密度を向上すること、機能の信頼性を高めること、および関連する製作方法を単純化することである。
【０００３】
多数の半導体メモリデバイスにおいて、現在のメモリセルまたはメモリ素子に加えて、受動または能動タイプのさらなるコンポーネントもまたオンチップでインプリメントされる必要がある。特に、いわゆるキャパシタ素子または集積キャパシタが構造化される場合、公知の製作方法および／または公知のメモリの幾何学的形状で、さらなるプロセス工程を用いずに、および／または幾何学的形状に関して妥協することなくこれらをインプリメントすることは困難である。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明は、半導体メモリデバイス、およびこの半導体メモリデバイスを製作する方法を提示するという目的に基づき、このデバイスの場合、提供されるべきキャパシタデバイスは、特に簡単かつ確実な態様で、既存のプロセスシーケンス、または既存のメモリ幾何学的形状に組み込まれて形成され得る。
【０００５】
この目的は、方法に関して、本発明による請求項１の特徴部に記載される特徴を有する一般的なタイプの方法を用いて達成される。デバイスに関して、この目的は、本発明による請求項１３の特徴部に記載される特徴を有する一般的なタイプの半導体メモリデバイスを用いて達成される。本発明による製作方法、または本発明による半導体メモリデバイスの有利な展開は、各々、従属請求項の主題である。
【０００６】
半導体メモリデバイス、特にＭＲＡＭメモリ等を製作する一般的方法において、複数のメモリ素子が、実質的に横方向に広がる材料領域において、および／またはその一部分として、横方向に互いに間隔を空けてそれぞれ形成される。さらに、少なくとも１つのキャパシタデバイスには、各場合について、少なくとも１つの第１の、すなわち下部電極デバイスおよび第２の、すなわち上部電極デバイス、ならびに下部電極デバイスと第２の、すなわち上部電極デバイスとの間に形成される誘電体が提供される
本発明による製作方法は、第１の、すなわち下部電極デバイスおよび／または第２の、すなわち上部電極デバイスがメモリ素子を有する材料領域の、実質的に、すぐ下またはすぐ上に形成されることと、その結果、少なくとも動作中、メモリ素子を有する材料領域の、少なくとも一部分が、それぞれの誘電体の少なくとも一部分として提供されることとを特徴とする。
【０００７】
従って、本発明による本製作方法の基本的考え方は、それぞれの電極デバイス、それらの間に提供される誘電体の構成を、それぞれのメモリ素子を有する材料領域の、実質的に、すぐ下またはすぐ上に形成することによって、それぞれの電極デバイスを実質的に既存の製作プロセスによって組み込み、かつさらなるプロセス工程の数を低減することであり、ここで、これは、材料領域の少なくとも一部分が、電極間に提供されるべき誘電体の一部分をそれぞれ形成するという態様で行われる。これは、電極デバイスおよび誘電体を形成するために必要なプロセス工程の少なくともいくつかが、それぞれのメモリ素子の処理と実質的に同時に行われ得ることを確実にする。これは、特に、誘電体の形成に関する。なぜなら、例えば、材料領域は、いずれにしても、メモリ素子を受取る領域として形成される必要があり、従って、例えば、それぞれの材料領域の中間領域は、隣接し合うメモリ素子またはメモリセル間の誘電体として利用され得るからである。
【０００８】
本発明による方法の好適な実施形態において、メモリ素子は、特に、ＴＭＲスタック素子等の磁気抵抗メモリ素子として形成される。
【０００９】
さらに、このメモリ素子は、複数の層、特に、硬質磁気層と軟質磁気層との間に提供されるトンネル層、特に、このトンネル層から離れて、硬質磁気層および／または軟質磁気層上で区切られて形成されるバリア層により構成される。
【００１０】
これらの措置により、必要とされるキャパシタデバイスの形成がＭＲＡＭメモリのプロセスシーケンスに直接的に組み込まれる。
【００１１】
特に、前記メモリ素子との第１の接触接続のために、メモリ素子は、第１のメタライゼーション領域、特に、第１のアクセス線デバイス上に、および／または、特に、各場合について、その第１のバリア層が最下部に形成されることが有利であり、ここで、第１のメタライゼーション領域は、メモリ素子を有する前記材料領域の実質的にすぐ下に提供される。これにより、特に、この第１のメタライゼーション領域、特に、すなわち、第１のアクセス線デバイスを、キャパシタデバイスの第１の、すなわち下部電極デバイスと共に形成することが可能になる。
【００１２】
本発明による方法の別の好適な実施形態において、特に、前記メモリ素子との第２の接触接続のために、第２のメタライゼーション領域は、特に、各場合について、第２のアクセス線デバイスとして、および／または、特に、それぞれのメモリ素子と、特に、そのそれぞれの第２のバリア層と実質的に接触して提供される。この措置は、メモリセルの上部との接触を確実にし、さらに、それぞれの第２のメタライゼーション層の、または第２のアクセス線デバイスを、キャパシタデバイスの第２の、すなわち上部電極デバイスと共に同時に形成することを可能にする。
【００１３】
本発明による別の好適な実施形態において、第１の、すなわち下部電極デバイスおよび／または第２の、すなわち上部電極デバイスが、実質的に、平面に、および／または、それぞれの共通の材料領域に位置する、第１のメタライゼーション領域および第２のメタライゼーション領域と共にそれぞれ形成される。
【００１４】
さらに、第１の、すなわち下部電極デバイスおよび／または第２の、すなわち上部電極デバイスが、第１のメタライゼーション領域または第２のメタライゼーション領域に対して実質的に横方向の空間的方向に間隔を空けて形成される。その結果、それぞれの電極デバイスの、特に、メタライゼーションから、およびアクセス線デバイスからの空間的および／または対応する電気的絶縁がそれぞれ達成される。
【００１５】
さらに、第１の、すなわち下部電極デバイスおよび／または第２の、すなわち上部電極デバイスが、第１のメタライゼーション領域および第２のメタライゼーション領域それぞれから実質的に電気的に絶縁されて形成され得、かつ、この目的で、特に、電気的に絶縁するスペーサ素子が、第１の、すなわち下部電極デバイスと第１のメタライゼーション領域との間の中間領域、および第２の、すなわち上部電極デバイスと第２のメタライザーション領域との間の前記中間領域にそれぞれ提供される。
【００１６】
この措置は、特に、それぞれの電極デバイスが、メタライゼーション領域から空間的に離され、および／または電気的に絶縁される必要を満たす。
【００１７】
本発明による方法の別の実施形態において、第１の、すなわち下部電極デバイス、あるいは第２の、すなわち上部電極デバイスが、第１のメタライゼーション領域および第２のメタライゼーション領域のそれぞれと実質的に導電接触するように形成され、かつ、この目的で、特に、第１の、すなわち下部電極デバイスまたは第２の、すなわち上部電極デバイスは、第１のメタライゼーション領域または第２のメタライゼーション領域とそれぞれ１パーツまたは１ピースで形成される。
【００１８】
この措置は、製作プロセスをさらに単純化する。なぜなら、すなわち、電極デバイスの正確に１つが、対応するメタライゼーション領域または対応するアクセス線デバイスと共に同時に形成され得るからである。しかしながら、ここで、すべての場合に、１つの組み合わせのみが実現され得る。なぜなら、そうでない場合、２つの電極デバイスの、従って、キャパシタ構成の短絡が生じるからである。
【００１９】
以下の措置は、キャパシタデバイスを形成するために必要なプロセス工程を、プロセスシーケンスにさらに組み込み、実際の半導体メモリデバイスを形成するために利用される。
【００２０】
この目的で、特に、第１の、すなわち下部電極および第１のメタライゼーション領域、ならびに／あるいは、第２の、すなわち上部電極デバイスおよび第２のメタライゼーション領域が、それぞれ、実質的に共通のプロセス工程、共通のカスケードプロセスシーケンス等で形成される。
【００２１】
ここで、特に有利なのは、第１の、すなわち下部電極デバイスおよび第１のメタライゼーション領域、ならびに／あるいは、第２の、すなわち上部電極デバイスおよび第２のメタライゼーション領域が、それぞれ、対応するメタライゼーション領域等を堆積およびパターニングし、次に、パシベーション領域に埋め込むことによって、および、適切な場合、次に、共通の表面領域までの平坦化または研磨によって形成されることである。
【００２２】
従って、ここで、メタライゼーション領域が最初に形成され、ここから、後の段階にて、電極デバイスおよびアクセス線デバイスが形成されるべきである。その後、場合によっては、別々に提供されることもあるそれぞれのメタライゼーション領域が、具体的には、メタライゼーション領域間の中間領域を埋めるように、対応する電気的絶縁材料を堆積させることによってパシベーション層に埋め込まれる。適切な場合、構造全体が、その後、適切な研磨法を用いて、共通のレベルまたは共通の表面領域まで平坦化されなければならない。
【００２３】
他方、パシベーション領域も、特に、適切な堆積法を用いて、最初に形成され得る。その後、対応する凹部がこの堆積されたパシベーション領域において、具体的には、電極デバイスが形成されるべき、およびアクセス線デバイスが形成されるべき位置に形成される。これらの凹部は、次に、対応する、実質的に導電性材料、好適には金属で充填される。
【００２４】
本発明が基づく目的のデバイスに関する解決策が以下に述べられる。
【００２５】
特に、ＭＲＡＭメモリデバイス等の一般的タイプの半導体メモリデバイスにおいて、複数のメモリ素子が、実質的に横方向に広がる材料領域において、および／またはその一部分として、それぞれ互いに横方向に間隔を空けて形成される。さらに、少なくとも１つのキャパシタデバイスには、各場合について、少なくとも１つの第１の、すなわち下部電極デバイス、および第２の、すなわち上部電極デバイス、ならびに、実質的に、それらの間に形成される誘電体が提供される。
【００２６】
本発明による半導体メモリデバイスは、第１の、すなわち下部電極デバイスおよび／または第２の、すなわち上部電極デバイスが、メモリ素子を有する材料領域の、実質的に、すぐ下またはすぐ上に形成されることと、その結果、少なくとも動作中、メモリ素子を有する材料領域の少なくとも一部分が、それぞれの誘電体の少なくとも一部分として提供されることとを特徴とする。
【００２７】
従って、本発明による半導体メモリデバイスの基本的考え方は、いずれにしても、個々のメモリ素子を受取るように提供されるべき材料領域が、同時に、形成されるべきキャパシタデバイスの電極デバイス間の誘電体としても用いられることである。
【００２８】
本発明による半導体メモリデバイスの好適な１実施形態によると、メモリ素子は、特に、ＴＭＲスタック素子等の磁気抵抗メモリ素子として形成される。
【００２９】
さらに、メモリ素子は、複数の層、特に、硬質磁気層と軟質磁器層との間に提供されるトンネル層、および、特に、このトンネル層から離れて、この硬質磁気層、および／または軟質磁気層に隣接して形成されるバリア層によって構成される。
【００３０】
これらの２つの措置は、特に、本発明による半導体メモリデバイス、典型的なＭＲＡＭメモリ等における適用を実現する。
【００３１】
特に、メモリ素子との第１の接触接続のために、本発明による半導体メモリデバイスのさらなる実施形態により、メモリ素子は、第１のメタライゼーション領域、特に、第１のアクセス線デバイス、および／または、特に、各場合について、その第１のバリア層が最下部に形成され、ここで、第１のメタライゼーション領域は、メモリ素子を有する材料領域の実質的にすぐ下に提供される。
【００３２】
本発明による半導体メモリデバイスの別の実施形態において、特に、メモリ素子との第２の接触接続のために、第２のメタライゼーション領域が、特に、それぞれ、第２のアクセス線デバイスとして、および／または、特に、それぞれのメモリ素子と、特に、そのそれぞれの第２のバリア層と実質的に接触して提供される。
【００３３】
上述の最後の２つの措置は、さらに、誘電体を形成するプロセスにおいて、キャパシタデバイスの第１および第２の電極デバイスを形成する方法工程が、第１および第２のメタライゼーション領域、特に、第１および第２のアクセス線デバイスを形成するためのプロセスに組み込まれて実行され得る。
【００３４】
本発明による半導体メモリデバイスの別の実施形態によると、第１の、すなわち下部電極デバイス、ならびに／あるいは、第２の、すなわち上部電極デバイスは、実質的に、平面に、および／または、それぞれの共通の材料領域に位置する、第１のメタライゼーション領域および第２のメタライゼーション領域と共にそれぞれ形成される。
【００３５】
第１の、すなわち下部電極デバイスおよび／または第２の、すなわち上部電極デバイスが、第１のメタライゼーション領域および第２のメタライゼーション領域のそれぞれに対して実質的に横方向の空間的方向に間隔を空けて形成される。その結果、対応して必要な電気的絶縁が容易にもたらされる。
【００３６】
さらに、第１の、すなわち下部電極デバイスおよび／または第２の、すなわち上部電極デバイスが、第１の材料領域および第２の材料領域のそれぞれから実質的に電気的に絶縁され、かつ、この目的で、特に、実質的に電気的に絶縁するスペーサ素子が第１の、すなわち下部電極デバイスと第１のメタライゼーション領域との間の中間領域、および／または、第２の、すなわち上部電極デバイスと第２のメタライゼーション領域との間の中間領域に提供されることは有利である。
【００３７】
他方、第１の、すなわち下部電極デバイス、あるいは第２の、すなわち上部電極デバイスが、第１のメタライゼーション領域および第２のメタライゼーション領域のそれぞれと実質的に導電接触するように形成され、かつ、この目的で、特に、第１の、すなわち下部電極デバイスまたは第２の、すなわち上部電極デバイスは、第１のメタライゼーション領域または第２のメタライゼーション領域とそれぞれ１パーツおよび／または１ピースで形成される。
【００３８】
本発明のこの局面、およびさらなる局面は、以下の観察からもたらされる。
【００３９】
特に、磁気メモリセル（ＭＲＡＭ）は、新しいタイプの電子メモリセルである。対応する半導体メモリデバイスの機能の信頼性の局面から、キャパシタデバイス等の受動コンポーネントのオンチップインプリメンテーションの必要が生じる。本発明は、さらなるプロセス工程が必要とされることなく、容量性素子が高度に集積化された（マイクロメートル以下）磁気メモリセルに埋め込まれ得る方法を提供する。
【００４０】
例えば、対応するキャパシタ構造は、実質的に垂直な設計の対応するメモリセルアレイで設けられ得る。ここで、下部電極、誘電体および上部電極のシーケンスは、垂直方向に伸びる。下部メタライゼーション平面Ｍ２、上部メタライゼーション平面Ｍ３、および、いわゆるＴＭＲ層構造に、対応する埋め込み材料領域、および、適切な場合、ハードマスクＨＭが提供される。この設計は、ＴＭＲ素子またはスタックと、キャパシタデバイスのそれぞれの下部または上部電極との間に、必要な横方向の距離または間隔を提供し、従って、短絡の危険を回避する。
【００４１】
しかしながら、他の変形も可能であり、第２の金属層Ｍ２がＴＭＲ層の下に設けられて、この層から絶縁され、この層の場合、金属層Ｍ２は絶縁されずにＴＭＲスタックの下に設けられ、この層の場合、金属層Ｍ３は、絶縁されてＴＭＲスタックの上に設けられ、かつ金属層Ｍ２が絶縁されずにＴＭＲスタックの上に設けられる構成である。
【００４２】
対応する水平方向のレイアウトもまた考えられ得る。
【００４３】
実際、ＴＭＲスタックまたはＴＭＲ支援領域のみが金属層Ｍ２およびＭ３の両方、具体的には、キャパシタデバイスの下部および上部電極デバイスと接触接続しない限りにおいて、任意の設計またはレイアウトが可能である。
【００４４】
本発明は、以下において、模式図に基づいて、本発明による半導体デバイスの好適な実施形態を用いてより詳細に説明される。
【発明を実施するための最良の形態】
【００４５】
以下の図１〜図３において、同じ参照符号は、常に同じ構造または素子を示し、かつ、対応する詳細な説明は、いかなる場合も繰返されない。
【００４６】
図１は、本発明による半導体メモリデバイス１の第１の実施形態の構造の部分的側面図を示す。
【００４７】
図１における実施形態の基本的構造１０は、実際の半導体基板１１によって形成され、この基板において、場合によっては、対応するＣＭＯＳ構造が形成され、かつ埋め込まれる。このＣＭＯＳ構造は、第１のパシベーション領域１２によって覆われる。第１のアクセス線デバイス１３が、このパシベーション領域１２に埋め込まれ、かつ形成される。これらの第１のメタライゼーション領域または第１のアクセス線デバイス１３の上に、それぞれ、メモリ素子２０が形成され、これらは、複数の層で構成され、かつ第１の、すなわち下部バリア層２１、硬質磁気層２２、トンネルバリア層２３、軟質磁気層２４、上部バリア層２５、および、適切である場合、保護層で構成される。
【００４８】
各場合について、第２のメタライゼーション層１４または第２のアクセス線デバイス１４は、上部バリア層２５、またはメモリ素子２０の保護層に隣接するように提供される。第１のアクセス線デバイス１３および第２のアクセス線デバイス１４は、例えば、いわゆるビット線またはワード線によって形成され得る。
【００４９】
図１の実施形態において、キャパシタデバイス４０の第１の電極デバイス４３がそれぞれの第１のアクセス線デバイス１３の空間的近傍に形成され、このキャパシタデバイス４０は、対応する中間領域１８および対応するスペーサ素子１０ｆによって、それぞれのアクセス線デバイス１３から空間的に分離され、かつ電気的に絶縁される。
【００５０】
他方、第２の中間領域５８、または対応するスペーサ素子５０ｆもまた、これらに間隔を空け、かつこれらを電気的に絶縁するように第２のアクセス線デバイス４０間に提供され、かつ、キャパシタデバイス４０の提供された第２の、すなわち上部電極デバイス４４との間に提供されるような方法で、第２のアクセス線デバイス１４が第２のパシベーション領域５０に埋め込まれる。
【００５１】
図２の実施形態において、第１の、すなわち下部アクセス線デバイス１３は、横方向に幅が拡大された様態で形成され、従って、キャパシタデバイス４０の第１の、すなわち下部電極デバイス４３の機能を実行し得る。
【００５２】
図３の実施形態において、図１の実施形態とは対照的に、第２の、すなわち上部アクセス線デバイス１４が、横方向に大きく拡大されて形成され、従って、このデバイスは、電極デバイス４０の第２の、すなわち上部電極デバイス４４を同時に、または一体化して形成する。
【００５３】
図１〜図３の３つのすべての実施形態において、メモリ素子２０を収容するための材料領域３０も、第１の電極デバイス４３と第２の電極デバイス４４との間に、キャパシタデバイス４０の対応する誘電体領域４５を少なくとも部分的に提供する機能を実行する。
【図面の簡単な説明】
【００５４】
【図１】図１は、本発明による半導体メモリデバイスの実施形態を、模式的および部分的側面図で示す。
【図２】図２は、本発明による半導体メモリデバイスの実施形態を、模式的および部分的側面図で示す。
【図３】図３は、本発明による半導体メモリデバイスの実施形態を、模式的および部分的側面図で示す。
【符号の説明】
【００５５】
１      半導体メモリデバイス
１０    基本構造
１０ｆ  スペーサ素子
１１    半導体基板
１２    パシベーション領域
１３    第１のメタライゼーション領域、第１のアクセス線デバイス
１４    第２のメタライゼーション領域、第２のアクセス線デバイス
１８    中間領域
２０    メモリ素子、ＴＭＲスタック素子
２１    下部バリア層
２２    硬質磁気層
２３    トンネルバリア層
２４    軟質磁気層
２５    上部バリア層
３０    材料領域、メモリ素子領域
４０    キャパシタデバイス
４３    第１／下部電極デバイス
４４    第２／上部電極デバイス
４５    誘電体
５０    第２のパシベーション領域
５０ｆ  スペーサ素子
５８    中間領域
【国際公開パンフレット】
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2004534393.tif 000004
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2004534393.tif 000028
【国際公開パンフレット（コレクトバージョン）】
2004534393.tif 000029
2004534393.tif 000030
【国際調査報告】
2004534393.tif 000031
2004534393.tif 000032
2004534393.tif 000033
2004534393.tif 000034