(57)【要約】メモリセルを基礎とし、不揮発性メモリセルを配置する集積メモリは、トランジスタ制御による磁気抵抗効果（１）を有する性能メモリセルと、ワード線（７０）とビット線（５０）との間に接続されているメモリ素子（６０）を有する磁気抵抗効果（２）を有するコストの安いメモリセルとの双方を備えている。ビット線とワード線との間に直接接続されているメモリ素子（６０）を、トランジスタ（９）を有するメモリセル（１）に好ましくは相互に重なり合うことが出来るメモリセルアレイに挿入し、このことにより、高い集積度を達成する。２つの型により構成されており、このことより、全てのシステム条件を満たすメモリの製造により、モジュールおよびプロセス手順において、製造コストが非常に減少される。
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【特許請求の範囲】
【請求項１】
不揮発性メモリセル（１、２）を配置する集積メモリであって、
上記集積メモリは、磁気抵抗効果を有する少なくとも第１および第２メモリセルを備え、
上記第１および第２メモリセルは、ビット線（３０、５０）と上記ビット線（３０、５０）を横切って延びているワード線（１５、７０）との間の交点にそれぞれ配置されており、
（ａ）磁気抵抗効果（１）を有する上記第１メモリセルは、トランジスタ（９）を備え、
上記トランジスタ（９）は、上記ワード線によって駆動され、磁気抵抗効果（１）を有する第１メモリセルにアクセスするために、上記ビット線（３０）および関連するメモリ素子（２０）によって、供給電位または接地電位（１４）を供給する電流経路を形成しており、
（ｂ）磁気抵抗効果（２）を有する上記第２メモリセルのメモリ素子（６０）は、ビット線（５０）とワード線（７０）との間にて接続される集積メモリ。
【請求項２】
上記メモリは、基板に配置され、
磁気抵抗効果（１）を有する上記第１メモリセルは、トランジスタ（９）を備え磁気抵抗効果（１）を有する多数の他のメモリセルと共に、基板側のメモリセルアレイを形成しており、
磁気抵抗効果（２）を有する上記第２メモリセルは、磁気抵抗効果（２）を有する多数のメモリセルと共に、上記基板側のメモリセルアレイ上に配置されるメモリセルアレイを形成していることを特徴とする請求項１に記載の集積メモリ。
【請求項３】
上記メモリセルのうち一方が、巨大磁気抵抗効果（ＧＭＲ）を有するメモリ素子（２０、６０）を備え、他方のメモリセルが、トンネル磁気抵抗効果（ＴＭＲ）を有するメモリ素子（２０、６０）を備えていることを特徴とする請求項１または２に記載の集積メモリ。
【請求項４】
上記ビット線（３０、５０）および上記ワード線（１５、７０）に高い電圧を印加するための装置は、メモリ素子（２０、６０）における薄い誘電性の層を破壊するためにメモリセルアレイと接続されていることを特徴とする請求項２または３に記載の集積メモリ。
【請求項５】
上記メモリセルアレイのうちいずれか１つの磁気抵抗効果（２）を有する各メモリセルは、ワード線（７０）とビット線（５０）との間のメモリ素子（６０）に直列に接続されるダイオードを備えていることを特徴とする請求項１〜４のうちの１項以上に記載の集積メモリ。
【請求項６】
異なるメモリセルアレイにおいて、磁気抵抗効果（２）を有しており重なり合って配置されている２つのメモリセルは、それぞれ共通のビット線（５０）に接続されていることを特徴とする請求項２〜５のうちいずれか１項以上に記載の集積メモリ。
【請求項７】
請求項１〜５のうちいずれか１項に記載の集積メモリの製造方法であって、
磁気抵抗効果（１）を有する第１メモリセルを、トランジスタ（９）を生成するためのＣＭＯＳ工程からなる基板に形成し、
次に第１のメモリセル上に絶縁層（４０）を形成し、
続いて、磁気抵抗効果（２）を有する第２メモリセルを、上記絶縁層（４０）に形成することを特徴とする集積メモリの製造方法。
【請求項８】
請求項５に記載の集積メモリを駆動する方法であって、
ダイオードを備え磁気抵抗効果（２）を有するメモリセルから情報読み出しをするために、
第１工程において、読み出されるメモリセルと接続されているワード線（７０）を、第１電圧によって駆動し、その他の全てのワード線（７０）を、第１電圧よりも低い第２電圧によって駆動し、
読み出されるメモリセルと接続されているビット線（５０）を、第２電圧によって駆動し、その他の全てのビット線（５０）を、第１電圧によって駆動しており、
第２工程では、読み出されるメモリセルのビット線（５０）を流通する電流を、センスアンプ回路を用いて評価することを特徴とする集積メモリの駆動方法。
【発明の詳細な説明】
本発明は、不揮発性メモリセルを配置する集積メモリ、ならびに、この集積メモリの製造および操作方法に関するものである。
【０００１】
不揮発性メモリは、別々のメモリモジュールを備えている多くのシステムにて使用されており、各システムにおける特定の要求に応じて、使用するメモリモジュールが選択される。この場合、高速で読み書き可能なメモリ、例えば、ＳＲＡＭ（スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））により構成されるモジュールと、低速アクセスだが、高い集積度である例えば、フラッシュメモリなどのメモリ素子からなるコストの安いモジュールとの双方が通常は使用される。
【０００２】
不揮発性メモリ、例えば、強誘電体メモリ（ＦｅＲＡＭ）のほかに、強磁性メモリ（ＭＲＡＭ）も、個々のモジュールに使用するために提案されてきた。この場合、セルへの蓄積は、磁気抵抗効果により行われる。すなわち、２つの強磁性層の電気的な抵抗は、上記２つの強磁性層における磁気分極の相互の方向に依存するという事実が利用される。磁気分極の方向が平行な場合、電気的な抵抗は、状態「０」が相当し、逆平行な分極方向の場合、電気的な抵抗は、状態「１」が相当する。ただし、予想される２方向間での電気的な抵抗の差は、ＧＭＲ素子（巨大磁気抵抗効果）に対するたった１５％からＴＭＲ素子（トンネルリング磁気抵抗効果）に対する５０％までである。
【０００３】
２つの強磁性層により構成されており、絶縁層によって分断されている素子は、相互に交差しているビット線およびワードもしくはライト線の交点に配置されている。その結果、ビット線からワード線への電気的な接続が、ＧＭＲもしくはＴＭＲ抵抗を介して確立される。活性なビットもしくはワード線を介する電流を、センスアンプ回路を用いて測定することによって、電気的な抵抗を決定できる。従って、強磁性層の磁気分極の方向を相互に決定できる。
【０００４】
ＭＲＡＭセルの構成によっては、ワード線に対して並列であり強磁性素子からは絶縁されている付加的なライト線、またはワード線と同一のライト線により構成され、電流が流れるように接続されているビット線およびライト線を利用し、それらの交点での重なり合いによって、大きな磁場を形成できる。なお、この大きな磁場は、磁性方向性の固定されている第２強磁性層に対して、第１可変強磁性層の磁気分極の磁気方向を１８０度の範囲にわたり回転させることができる。並列に延びているビット線、および、これを横切って延びるワード線もしくはライト線の回路網が、同様に従来のダイナミックメモリ（ＤＲＡＭ、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））の構造に使用される場合は、相当する列および行ドライバを用いて、読み書きのためにメモリセルをアドレス指定できる。
【０００５】
磁気抵抗効果を有するメモリセルを生成するためには、基本的には２つの可能性がある。第１の実施形態は、例えば、Ｄｕｒｌａｍ他「国際半導体回路会議」ＩＥＥＥ、２０００年、１３０〜１３１頁（Ｄｕｒｌａｍ ｅｔ ａｌ．， ”Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ” ＩＥＥＥ， ２０００， Ｓｅｉｔｅｎ １３０ ｂｉｓ １３１）によって知られている。この実施形態では、選択トランジスタをメモリセルにおいて使用することにより、ビット線から強磁性メモリ素子を介し接地電位への電流経路が、ワード線によって活性化して接続できる。書き込み処理に関して、トランジスタは、ワード線によって遮断され、一方、ライト線には、電流が流れる。この構成では、わずか数ナノ秒の非常に迅速なアクセス時間という長所が提供されるが、強磁性素子による非常に小さな寸法（Ｄｉｍｅｎｓｉｏｎｉｅｒｕｎｇ）を利用することはできない。なぜならば、必要とされる面積が、極めて大きな選択トランジスタにより決定されるからであり、基板上の最小構造寸法は、従来のダイナミックメモリ（ＤＲＡＭ）の場合と同様に８Ｆ２となる。なお、Ｆは、基板上の最小構造寸法（Ｓｔｒｕｋｔｕｒｇｒｏｅｓｓｅ）である。
【０００６】
これと比較して、ＰＣＴ公開特許９９／１４７６０Ａ１（ＷＯ９９／１４７６０Ａ１）により、強磁性メモリの基本構成概念が開示されている。この構成では、磁気抵抗効果のあるメモリ素子は、ビット線とワード線との間で直接接続されている。この場合、選択トランジスタを使用せずに、選択されるビット線における電流を、センスアンプ回路を使用して評価できる。磁気抵抗効果を有するメモリセルの抵抗に関連して、ワード線もしくはビット線の比較的高い内部抵抗により寄生電流経路が生じることもある。さらに、測定される電流強度は、メモリセルの２つの状態に関して、ほんの１０〜３０％だけしか異なっていない。その結果、強磁性素子の抵抗は、最初から非常に高く設定する（ｄｉｍｅｎｓｉｏｎｉｅｒｔ）必要がある。この構成では選択トランジスタが省略されるので、４Ｆ２であるセル面によるメモリセルの高い集積度が達成できる。しかしながら、この長所は、０．５〜１μ秒という長いアクセス時間となる短所と比較検討する必要がある。
【０００７】
磁気抵抗効果を有するメモリセルにより構成される別々のモジュールを組み立てることにより、電気蓄積の場合のように、それぞれのシステムの要求を満たすメモリモジュールを構築することができる。例えば、高速アクセスを有するメモリと、高い集積度を有するメモリとの双方を、２つの別々のモジュールにおいて使用することにより、メモリモジュールは構築し得る。しかし、個々のモジュール固有の不利点も共に、全てのシステムに移行してしまい、また同時に、不利なことに極めて高い製造コストとなる。
【０００８】
本発明の目的は、低コストで製造でき、同時に、高速読み書き時間と共に高い集積度を可能にする、メモリセル構造を提供することである。
【０００９】
本目的は、不揮発性メモリセルを配置する集積メモリによって達成される。不揮発性メモリセルのこの配置は、磁気抵抗効果を有する少なくとも第１および第２メモリセルを配置することを含んでおり、この第１および第２メモリセルは、ビット線とこれを横切って延びるワード線との間の交点に、それぞれ配置されている。この集積メモリでは、磁気抵抗効果を有する第１メモリセルが、ワード線によって駆動できるトランジスタを備えている。このトランジスタは、磁気抵抗効果を有する第１メモリセルにアクセスするため、ビット線および関連するメモリ素子により、供給または接地電位に繋がる電流経路を形成している。また、この集積メモリでは、磁気抵抗効果を有する第２メモリセルのメモリ素子が、ビット線とワード線との間に接続されている。
【００１０】
上記の発明に基づけば、高速アクセス時間および高集積度を有する不揮発性メモリを、別々のメモリモジュール内部に設計できることが利点となる。集積メモリにおける素子の組み合わせにより、すなわち、トランジスタを備え磁気抵抗効果を有するメモリセルと、例えば、ビット線とワード線との間に直接接続されており、磁気抵抗効果を有するメモリセルとの組みあわせにより、システム要求に応じて、柔軟かつ高速な、コストの安いメモリモジュールを作ることができる。このモジュールは、別々のモジュールに集積することにより、製造コストが非常に低くなる。
【００１１】
磁気抵抗効果を有するメモリセルに用いられる２つの構成は、その都度、ワード線およびビット線による独自の設定を備えていることが好ましい。そのためには、さらに、形成されたメモリセルアレイ（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎｆｅｌｄｅｒ）用ドライバに関しての対応する設定、および、アドレス指定のための対応する論理を備える必要がある。これに対して、メモリセルアレイの内部にて共通設計することも可能である。一般的には、選択トランジスタを備え、磁気抵抗効果を有するメモリセルアレイは、単結晶シリコン基板と接続されている。一方、対応するほかの実施形態として、ビット線とワード線との間にて直接接続されているメモリセルを考慮することができる。さらにまた、メモリモジュール、または関連するメモリを備える論理モジュールに他の構造部品を、スペースを節約して関連付けることによって、より効果的な集積度を実現することができる。
【００１２】
さらにまた、本発明の他の有利な構成では、メモリセルアレイのスタッキングは、基板面からそれより上層まで達している。すなわち、上記メモリセルアレイのスタッキングは、最も底の基板側の面においては、トランジスタを備えており、磁気抵抗効果を有するメモリセルにより構成され、上記面の次の上面である面においては、ビット線とワード線との間で接続されるメモリ素子を備えるメモリセルにより構成される。このことにより、基板のベース領域に対するメモリセルの最大数に達し、この場合、スタッキングの深さは、ドライバ論理、および各メモリセルアレイに対して必然的に増加する距離のみに依存することとなる。他方では、大きくなっていくスタッキングの深さと共に、トランジスタを備え、磁気抵抗効果を有するメモリセルにより構成されている高速メモリの割合についても、より一層小さくなる。その結果、より有利なことに、２つのメモリタイプの割合のバランスのとれた組み合わせにより、より高い集積度、より高速なアクセス、およびより低い製造コストが達成される。
【００１３】
本発明のさらなる構成では、ＧＭＲ素子を有するメモリセルとＴＭＲ素子を有するメモリセルとの組み合わせも考えられる。この実施形態により、電力および価格のさらなる改良がメモリ内部において可能である。
【００１４】
また、本発明の他の構成では、ＴＭＲ素子における誘電性境界層の標的誘電性破壊（ｇｅｚｉｅｌｔｅ Ｄｕｒｃｈｂｒｅｃｈｅｎ）が考慮される。なお、上記境界層は、ほんの数ナノメートルの厚さである。誘電性境界層の標的誘電性破壊は、高い電圧を当該セルに印加することにより達成される。その後、自由に調節できる強磁性層の磁気分極の方向は、固定されている強磁性層の磁気分極の方向と結合され、同様に固定される。従って、磁気抵抗効果を有するメモリセルの分極方向の状態は、永続的に誘電性破壊が行われたときの分極方向に相当する。このことにより、能率のよい、固定して予めプログラムされているＲＯＭ（読み出し専用メモリ（Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ））を実現できる。
【００１５】
本発明のさらなる他の構成では、ダイオードを有するメモリセルを構成する。このダイオード有するメモリセルは、特には、トランジスタによってメモリセルが制御されない場合に提供される。この場合、ダイオードは、ワード線とビット線との間のメモリ素子と直列に接続されている。このことにより、メモリセルのワード線もしくはビット線を介して電圧を適切に分散させることにより、寄生電流を防止できるという方法が可能である。
【００１６】
ダイオードを備えており磁気抵抗効果を有するメモリセルから情報読み出しを行うために使用される方法では、メモリセルアレイの全てのワード線のうち、読み出されるメモリセルを通るワード線は、より高い電圧によって駆動され、そのほかのワード線は、より低い第２電圧によって駆動されている。従来の場合のように、読み出されるメモリセルのビット線は、より低い第２電圧によって駆動されるが、その他の全てのビット線は、読み出されるメモリセルのワード線を駆動する電圧と同様であるより高い第１の電圧により制御される。結果として、電圧降下は、読み出されるメモリセルのワード線とビット線との間にのみ生じることとなる。他の全てのメモリセルについては、一定電圧、あるいは、電圧上昇が生じている。この場合、メモリセルにあるダイオードは、電流が逆方向に流れるのを防止する。このことにより、寄生電流経路が効果的に防止される。つまり、メモリ素子の抵抗は、より低い抵抗値となり、メモリセル素子のアクセス速度は、向上するという利点を有する。
【００１７】
また、上記発明のさらなる有利な構成は、重なり合っているメモリセルアレイのメモリセルに、ビットまたはワード線を共通して配置することに関するものである。この場合、重なり合っているメモリセルまたはメモリセルアレイの間に絶縁層はなく、むしろ、下部メモリセルアレイの上部に位置する導線は、メモリセルの上に配置されている層と同じ型の導線として反対に配置して使用される。このことにより、各メモリセルアレイに交互にアクセスすることのみが可能となる。その結果、メモリのアクセス率は、全体的に上昇しないが、それにもかかわらず、メモリセルアレイを生成するためのプロセス工程の数、特には、リソグラフィー工程の数を大きく減少できる。このことにより、製造コストを大幅に節約でき、集積度はより高くなる。
【００１８】
磁気抵抗効果を有する２つの型のメモリセルを、ただ１つの集積メモリに組み合わせ利点は、特には、この構造を形成する方法において明らかとなる。とりわけ、基板の最も底のメモリセル層から、ワード線とビット線との間に接続されているメモリセルから成る最も上層のメモリセル層までのスタッキングは、１つのプロセスの連続によって示し得る。
【００１９】
集積メモリにおける磁気抵抗効果を有するメモリセルの構造、および、この構造の製造方法を、以下に実施例に基づいて詳しく説明する。
【００２０】
図１（ａ）は、トランジスタを示し、（ｂ）は、ワード線とビット線との間に直接接続されているメモリ素子を示しており、（ｃ）は、ワード線とビット線との間に直列接続されているメモリ素子およびダイオードを備えており、磁性効果を有するメモリセル用の等価回路図（Ｅｒｓａｔｚｓｃｈａｌｔｐｌａｅｎｅ）である。図２（ａ）〜（ｅ）は、５つの連続した工程における集積メモリの製造プロセス順序を示すメモリセルの断面図である。
【００２１】
ここに、例示されている集積メモリは、２つの型のメモリセルにより構成されており、その等価回路図を、図１ａおよび１ｂに示す。基板側（図１ａ参照）に、磁気抵抗効果１を有し、トランジスタ９を備えている多数のメモリセルが、好ましくは相互に並行なワード線１５とこれを横切って延びている各ビット線３０との交点にて備えられている。また、情報を読み出すために、ワード線１５は、トランジスタ９を導通させる。このトランジスタ９は、ビット線３０から接地電位１４への電流経路を、磁気抵抗メモリ素子２０、橋渡接触部（Ｂｒｕｅｃｋｅｎｋｏｎｔａｋｕｔ）１９、および、金属接触部１１を介して確立する。接地電位１４の代わりに、電圧供給を有するフィードバック導線としてもよい。トランジスタ９を使用することにより、上述の電流経路のみが存在し、選択されていない他のワード線１５のメモリ素子２０を介したほんの僅かな電流を確実に回避できる。なぜならば、上記トランジスタ９は、導通していない状態だからである。
【００２２】
また、情報を書き込むために、ワード線１５に対して並行であり、メモリ素子２０の近くに延びている各ライト線１０に、電流が供給される。その結果、ビット線３０が同時に活性化される場合、十分に大きな、混信を生じさせる磁場が誘発され、この磁場は、メモリ素子２０の磁気分極に影響する。
【００２３】
この基板側の、ビット線とワード線が張りめぐらされている（ａｕｆｇｅｓｐａｎｎｔｅ）メモリセルアレイは、絶縁層によって分離して、さらにその上にメモリセルアレイを重ねる。このアレイを構成する磁気抵抗効果２を有するメモリセルを、図１ｂに示す。この図では、読み出しのために、ワード線７０が活性化される場合、電流が、メモリ素子６０を介してビット線５０に流れる。そして、そこから、例えば、逆センスアンプ回路（ｉｎｖｅｒｔｉｅｒｅｎｄｅｎ Ｌｅｓｅｖｅｒｓｔａｅｒｋｅｒｓ）を用いて、信号を生成できる。この信号は、活性なメモリ素子の２つの磁気分極状態のうち、１つが割り当てられることによって評価され得る。
【００２４】
また、この構成において、生じる可能性のある寄生電流経路を防止するために、さらに拡張した構成として、ダイオード８０を、ワード線７０とビット線５０との間に挿入することが考えられる。これを図１ｃに示す。読み出されるメモリセルに関連するワード線７０を、例えば３ボルトで制御し、他の全てのワード線を０ボルトで制御する場合、および、読み出されるメモリセルに関連するビット線５０を０ボルトで制御し、他の全てのビット線７０を３ボルトで制御する場合、読み出されるメモリ素子６０を通る電流経路だけに、ワード線７０とビット線５０との間の正の電圧差が生じる。従って、このメモリ素子に関連するダイオード８０だけが、流通方向に駆動する。
【００２５】
また、情報を書き込むために、上記した型であるメモリセルは、この例において、ワード線７０自体がライト線として使用されるという点を除いて、トランジスタ９を備えており、磁気抵抗効果１を有するメモリセルと同じメカニズムが使用される。
【００２６】
重さね合わせて実装されるメモリセルの配置を組み立てるために、磁気抵抗効果１を有する最も底にあるメモリセルは、従来のようにＣＭＯＳベースプロセスによって構成される。また、トランジスタ９のために、図２ａに示すように、金属接触部１１を介したトランジスタ接触部１２は、基板側に備えられている。このトランジスタに関連するゲート電極は、トランジスタ９を備え、磁気抵抗効果１を有するメモリセルのワード線１５である。金属接触部１１は、酸化物または窒化物層１３によって絶縁され、図２ａの図面を垂直に通って延びているライト線１０もこの層１３を貫通している。この平坦化された層に、約１０〜２０ｎｍの薄い誘電性の層が堆積され、金属接触部１１が、リソグラフィーおよびエッチング工程によって露出される。橋渡接触部１９（英語：「ストラップコンタクト」（ｓｔｒａｐ ｃｏｎｔａｃｔ））用の金属層を処理した後、メモリ素子２０用のＴＭＲ薄膜が堆積され、これら２つの層は、リソグラフィーおよびエッチング工程によって、図２ｂに示すような望ましい形状構造（Ｆｏｒｍｓｔｒｕｋｔｕｒ）に修正される。
【００２７】
さらに他の絶縁層２９を堆積し、平坦化した後、ビット線３０は、図２ｃにて示すように、堆積、リソグラフィー、エッチング、金属堆積、および、平坦化工程においてパターン化される。この工程によって、トランジスタを備え、磁気抵抗効果１を有するメモリセルの形成が終了する。
【００２８】
高い集積度、および、これと共に低い製造コストを達成するために、磁気抵抗効果２を有する第２メモリセルが、磁気抵抗効果１を有するメモリセルの上に備え付けられる。このため、図２ｄに示すように、プラズマ窒化物およびプラズマ酸化物製の他の絶縁層４０がまず形成される。その後、次のリソグラフィーおよびエッチング工程において、続く銅堆積と共に、第３メタライジング面としてビット線５０がもたらされる。化学機械研磨の後、メモリ素子６０用のＴＭＲ薄膜が形成される。このＴＭＲ薄膜は、薄い絶縁層によって分離されている２つの強磁性層により構成されている。図２ｄから分かるように、メモリ素子の高い記録密度は、最初の下層にあるメモリセル面（Ｓｐｅｉｃｈｅｒｅｂｅｎｅ）よりも第２メモリセル面（Ｓｐｅｉｃｈｅｒｚｅｌｌｅｎｅｂｅｎｅ）に対して実現し得る。この根拠は、下層のメモリセル面（Ｆｌａｅｃｈｅ）が、トランジスタ接触部１２の下部に接続されているトランジスタの領域にあるのに対し、図２ｄに示される上層のメモリセル面の領域が、メモリ素子６０または、２つの導線間における最小導線間隔の寸法によって占められているからである。
【００２９】
他の絶縁層の形成、リソグラフィーおよびエッチング工程、および、第４金属面のトレンチの銅充填（Ｋｕｐｆｅｒｖｅｒｆｕｅｌｌｕｎｇ）後、ワード線７０が得られる。この場合、このワード線は、それ自身とビット線５０との間に、ＴＭＲ薄膜からなるメモリ素子６０を備えている。そして、さらなる平坦化および絶縁の後、磁気抵抗効果２を有するメモリセルの生成も終了する。続く層では、磁気抵抗効果２を有するメモリセルを繰り返し相互に積み重ねることができる。
【００３０】
この実施例の発展形では、例えば１０Ｖの電圧をメモリモジュールにおけるワード線７０に印加するための装置を集積することにより、メモリセルにおける２つの強磁性層間の誘電性の層を、目標を定めて破壊することができる。なお、上記誘電性の層は、現在の技術ではほんの約１〜２ｎｍの厚さである。このことは、本発明に基づく、１度きりのプログラム可能なメモリの実現に相当している。
【００３１】
この実施例において、トランジスタを備え、磁気抵抗効果１を有するメモリセルからなる、１Ｇｂでコストの安い大容量メモリ（Ｍａｓｓｅｎｓｐｅｉｃｈｅｒ）と、１２８Ｍｂの高速性能メモリとの組み合わせを製造するために、１２８Ｍｂの基板側の層は、メモリセルアレイのために使用され得る。なお、このメモリセルアレイは、不揮発性メモリを提供し、同時に、スタティックメモリ（ＳＲＡＭ）の性能も提供する。４Ｆ２となる、磁気抵抗効果２を有するメモリセルの所要面積は、トランジスタを備え、磁気抵抗効果１を有するメモリセルの所要面積のたった半分なので、２５６Ｍｂであり、この型のコストの安い大容量メモリの４層を、基板側にあるメモリセルアレイに直接スタッキングできる。この場合、単に、メモリセルアレイのドライバ用にのみ、基板表面を残しておくことが考えられる。従って、高速アクセス、低劣化率を有するメモリは、電気蓄積と比較して、より高い集積度およびこれに伴い低い製造コストを提供している。
【図面の簡単な説明】
【図１】
（ａ）は、トランジスタを示しており、（ｂ）は、ワード線とビット線との間に直接接続されているメモリ素子を示し、（ｃ）は、ワード線とビット線との間に直列接続されているメモリ素子およびダイオードを備え、磁性効果を有するメモリセル用の等価回路図（Ｅｒｓａｔｚｓｃｈａｌｔｐｌａｅｎｅ）を示す。
【図２】
（ａ）〜（ｅ）は、５つの連続した工程における集積メモリの製造プロセス順序を示すメモリセルの断面図である。
【符号の説明】
１　　　磁気抵抗効果を有し、トランジスタを備えるメモリセル
２　　　磁気抵抗効果を有し、ワード線とビット線との間に接続されているメモリ素子を備えるメモリセル
９　　　トランジスタ
１０　　メモリセル１のライト線
１１　　金属接触部
１２　　トランジスタ接触部
１３　　絶縁層
１４　　接地電位に繋がっている導線
１５　　メモリセル１のワード線、ゲート電極
１８　　誘電性の層
１９　　橋渡接触部
２０　　ＴＭＲ薄膜からなるメモリ素子
２９　　絶縁層
３０　　メモリセル１のビット線
４０　　絶縁層
５０　　メモリセル２のビット線
６０　　ＴＭＲ薄膜からなるメモリ素子
７０　　メモリセル２のワード線
８０　　ダイオード
【国際公開パンフレット】
2004514298.tif 000003
2004514298.tif 000004
2004514298.tif 000005
2004514298.tif 000006
2004514298.tif 000007
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2004514298.tif 000009
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2004514298.tif 000014
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2004514298.tif 000017
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2004514298.tif 000020
2004514298.tif 000021
2004514298.tif 000022
2004514298.tif 000023
【国際公開パンフレット（コレクトバージョン）】
2004514298.tif 000024
2004514298.tif 000025
【国際調査報告】
2004514298.tif 000026
2004514298.tif 000027
2004514298.tif 000028
2004514298.tif 000029