(57)【要約】機能ユニット間でデータを経路決定するための再構成可能なブリッジを含むアーキテクチャが提供される。レジスタトランスファユニットは、それぞれの機能ユニットに関連付けされたレジスタ間のデータの経路決定に作用する。同期及び非同期レジスタ伝送は、有効なデジタルシグナルプロセッサのサポートについて、割込み信号の発生を含めてサポートされる。再構成可能なブリッジの好適な実施の形態は、補助的な機能を提供して、レジスタ間で伝送される時にデータ項目の処理及びプリプロセスを容易にする複数の再構成可能なデータパスユニットを含んでいる。本発明の好適な実施の形態は、所望のレジスタ伝送及び補助的な処理に作用するための命令を含んだ命令メモリも含んでいる。
2004506989.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ユニットとのデータの通信を容易にするために構成される複数のインタフェースレジスタと、
前記複数のインタフェースレジスタに動作可能に接続され、前記複数のインタフェースレジスタのうちのインタフェースレジスタの間でデータの伝送を容易にする複数のレジスタトランスファユニットと、
を備えるブリッジ。
【請求項２】
レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の機能ユニットとの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項１記載のブリッジ。
【請求項３】
前記複数のレジスタトランスファユニットに動作可能に接続され、前記インタフェースレジスタの間で伝送されるデータに関する少なくとも１つのデータ項目の変換を容易にする少なくとも１つのデータパスユニットをさらに含む、
請求項１記載のブリッジ。
【請求項４】
レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の機能ユニットと前記少なくとも１つのデータパスユニットとの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項３記載のブリッジ。
【請求項５】
前記複数の機能ユニットのうちの少なくとも１つは、プログラマブルなデジタルシグナルプロセッサである、
請求項１記載のブリッジ。
【請求項６】
デジタル入力ストリームを提供するために構成される受信機と、
前記受信機に動作可能に接続され、前記デジタル入力ストリームを復号化された信号ストリームに復号化するために構成されるチャネルデコーダと、
前記チャネルデコーダに動作可能に接続され、前記復号化された信号ストリームに基づいて、前記デジタル入力ストリームのチャネルに対応する出力をレンダリングするために構成されるユーザアプリケーションと、
を備える信号処理システムであって、前記チャネルデコーダは、
複数の処理ユニットのうちの処理ユニットとそれぞれ関連付けされている複数のインタフェースレジスタと、
前記複数のインタフェースレジスタに動作可能に接続され、前記複数のインタフェースレジスタのうちのインタフェースレジスタの間でのデータの伝送、前記複数のインタフェースレジスタのうちのインタフェースレジスタの間での前記デジタル入力ストリームのデータの伝送、及び前記復号化された信号ストリームを提供するための前記インタフェースレジスタからのデータの伝送を容易にする複数のレジスタトランスファユニットと、
を備えるブリッジを備える、
信号処理システム。
【請求項７】
前記チャネルデコーダは、レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の処理ユニットとの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項６記載の信号処理システム。
【請求項８】
前記複数のレジスタトランスファユニットに動作可能に接続され、前記インタフェースレジスタの間で伝送されるデータに関する少なくとも１つのデータ項目の変換を容易にする少なくとも１つのデータパスユニットをさらに含む、
請求項６記載の信号処理システム。
【請求項９】
前記チャネルデコーダは、
レジスタトランスファ命令を含むために構成される命令メモリをさらに含み、
前記複数のレジスタトランスファユニットと前記複数の処理ユニットと前記少なくとも１つのデータパスユニットの動作可能な接続は、前記レジスタトランスファ命令を介して作用される、
請求項８記載の信号処理装置。
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明は、信号処理に関し、特に、各種の機能ユニットと１つ以上のデジタルシグナルプロセッサとの間でのデジタル信号ストリームの処理を容易にするプログラマブルブリッジに関する。
【０００２】
［発明の背景］
図１Ａは、ユーザアプリケーション１５０を介したレンダリングのためのソース入力１０１を受信して処理するための典型的なシステムの例示的なブロック図を示している。たとえば、ソース入力１０１は、ブロードキャストテレビジョン信号である場合があり、ユーザアプリケーション１５０は、ディスプレイスクリーンでのテレビジョン番組のレンダリングである場合がある。
【０００３】
ソース入力１０１は、ＤＶＤ又はＣＤプレーヤからの光信号である場合があり、ユーザアプリケーション１５０は、ビデオ又はアナログレンダリング装置である場合がある。ソース入力１０１は、衛星又はセルラ電話信号である場合があり、ユーザアプリケーション１５０は、無線電話である場合がある。
【０００４】
アナログプロセッサ１１０は、アナログソース入力１０１をフィルタリングして増幅し、デジタル／アナログ変換器（Ａ／Ｄ）１２０は、フィルタリングされたアナログ信号をデジタルデータストリームに変換する。オプション的に、ソース入力１０１がデジタル信号である場合、アナログプロセッサ１１０及びアナログ／デジタル変換器をバイパスすることができる。
【０００５】
チャネルデコーダ１３０は、アナログ／デジタル変換器１２０からのデジタルストリーム１２９を受け、又はソース入力１０１から直接的に受け、各種の信号処理機能を実行する。この機能は、周波数、サンプルレート変換、適応フィルタリング、誤り訂正、アンチエリアジング等に一般に関連する。アプリケーションに依存して、チャネルデコーダ１３０は、無線受信機、ベースバンド変調器、デジタル受信機、チューナ、復調器等のような様々な代替名により言及される場合がある。
【０００６】
典型的なチャネルデコーダ１３０の複雑さを例示するために、受信されたデジタルストリーム１２９のＭＰＥＧストリーム１３９への例示的な復号化は、図１Ｂに示されている。受信されたストリーム１２９は、復調及びイコライズされ、当該技術分野で一般的な技術を使用して、ＱＡＭシンボルストリームが提供される。このＱＡＭシンボルストリームは、チャネルデコーダ１３０の出力１３９としてＭＰＥＧストリームを生成するために復号化される。
【０００７】
ソースデコーダ１４０は、復号化されたチャネル信号に関して、アプリケーション固有の機能を実行する。たとえば、復号化されたチャネル信号１３９は、ビデオストリームのＭＰＥＧ符号化である場合があり、ソースデコーダ１４０は、ＭＰＥＧ信号からユーザアプリケーション１５０を介してディスプレイ装置にレンダリングすることができるビデオストリームへの変換に関連する逆ＤＣＴ、動きベクトル補償等のような機能を実行する。入力ソース１０１が電話信号である場合、ソースデコーダ１４０は、ＧＳＭ復号化のような機能を実行して、ユーザアプリケーション１５０を介して電話ハンドセットにレンダリングすることができる信号を提供する。
【０００８】
図１Ａ及び図１Ｂで例示されるような典型的な信号処理システムにおける問題点の１つには、殆どの適用分野における標準がなお進展しているという事実である。これらの標準又は新たな標準は、拡張的又は付加的な機能をサポートするために進展している。これらの追加の機能をサポートする製品は、これらの機能が利用可能となる前に設計された「前世代」装置よりも、高い販売価格又は大きな市場占有率を要求する。
【０００９】
図１Ｂにおける例示的なチャネルデコーダ１３０は、たとえば、「ＩＴＵ Ａ」互換性のチャネルデコーダに対応する。このデコーダ１３０は、到来ストリーム１２９を同期するためのタイミング回復装置（ＴＩＭＩＮＧ）に入力を供給する同期検出器（ＳＹＮＣ）を含んでいる。デインタリーバ（Ｄｅ−ＩＬ）は、デインタレース信号をリードソロモンデコーダ（Ｒ−Ｓ）に供給する。リードソロモンデコーダは、パケットとフレームレートを同期するための同期信号をタイミング回復装置に供給する。デランダマイザ（Ｄｅ−Ｒ）は、受信および復号化されたストリームをフォーマッタ（ＦＰＲＭＡＴ）のためにコヒーレント入力に編成し、フォーマッタは、ＭＰＥＧフォーマットされたストリーム１３９を出力する。
【００１０】
しかし、「ＩＴＵ Ｂ」互換性のあるチャネルデコーダは、同期検出器（ＳＹＮＣ）の直後及びデインタリーバ（Ｄｅ−ＩＬ）の直前に、デランダマイザ（Ｄｅ−Ｒ）の機能を実行する。さらに、「ＩＴＵ Ｂ」では、ＭＰＥＧ固有のタイミング回復装置（図１Ｂでは図示せず）が、典型的に使用されてフォーマッタを制御し、ＭＰＥＧ固有のタイミングが図１Ｂのタイミング回復装置に供給される。したがって、「ＩＴＵ Ａ」互換性の装置から「ＩＴＵ Ｂ」互換性のある装置への変化は、どこかアーキテクチャの変更を必要とする。
【００１１】
プログラマブルなデジタルシグナルプロセッサは、前世代の装置を再プログラムして最新の標準をサポートすること、及び／又は追加的又は拡張的な機能を構造的な設計の変更なしに提供することを可能にするポテンシャルを提供する。しかし、このポテンシャルは、高コストなやり方により、デジタルシグナルプロセッサ（ＤＳＰ）で上手く実現することができる機能に制限される。ある機能は、汎用ＤＳＰにより現在提供できない機能があり、ある機能は、帯域制限等のために特定用途又はアプリケーション特定の装置により効果的に実行されるものがある。
【００１２】
また、構造的な設計は、製品向けの条件の変更の影響を最小にするポテンシャルがある。好ましくは、個々のブロック又はモジュールを置き換えて、変更される機能に関連しないモジュールへの変更を必要とすることなしに、及び全体システムのアーキテクチャへの変更することなしに、必要とされる追加の機能を提供することができるように、設計が構築される。
【００１３】
前世代のモジュールは、最新世代のモジュールにより置き換えられ、全体のシステムは、その競争体質を再獲得することができる。しかし、このポテンシャルは、必要条件を良好に含んだ変更に制限される。将来的な変更を予期すること、及び最大限の設計の柔軟性を低給することへの努力にもかかわらず、新たな必要条件がシステムアーキテクチャの必要条件を生じさせることがある。
【００１４】
ある例では、関連していない機能が関連する機能となり、特定の機能を提供するようになる。新たな入力信号が、これらの信号を以前使用したモジュール内で必要とされる場合がある。効率は、旧式のアーキテクチャで実現不可能等であった新たなアーキテクチャにより実現されるようになる。
【００１５】
［発明の概要］
本発明の目的は、極端な設計変更を必要としないアーキテクチャへの構造的な変更を容易にするアーキテクチャを提供することにある。
本発明の更なる目的は、極端な設計変更を必要とすることのないシステムにおける機能ユニット間でのデータフローを変更するため手段を提供することにある。
本発明の更なる目的は、機能ユニット間でのプログラマブルなデータフローを容易にする装置を提供することにある。
本発明の更なる目的は、技術の進展につれて、特定用途向け装置と汎用向け装置の間での機能の再配置を容易にするアーキテクチャを提供することにある。
【００１６】
これら及び他の目的は、機能ユニット間でデータを経路決定するための再構成可能なブリッジを提供することにより達成される。レジスタトランスファユニットは、それぞれの機能ユニットに関連するレジスタ間のデータの経路決定に作用する。同期及び非同期レジスタトランスファは、効果的なデジタルシグナルプロセッサのサポートのための割り込み信号の発生を含めてサポートされる。
【００１７】
再構成可能なブリッジの好適な実施の形態では、補助機能を提供してレジスタ間で伝送される際にデータ項目の処理及びプリプロセスを容易にする複数の再構成可能なデータパスユニットを含んでいる。また、本発明の好適な実施の形態では、所望のレジスタ伝送及び補助処理に作用するための命令を含む命令メモリを含んでいる。
【００１８】
［発明の実施の形態］
本発明は、添付図面を参照して、例示を通して詳細に記載される。図面を通して、同じ参照符号は、同じ又は対応する特徴又は機能を示している。
図２Ａ及び図２Ｂは、本発明によるシステムのデータフロー２００，２００’の例示的な型を示している。
【００１９】
図２Ａの例示的なデータフロー２００は、各種の機能ユニットＦ１〜Ｆ４ ２１０〜２４０により処理され、出力Ｑ２０９を生成する入力ＩＮａを示している。機能ユニットＦ１〜Ｆ４は、各種機能のいずれかを表すことができる。図１に例示されるようなデジタルテレビジョンの背景では、機能Ｆ１〜Ｆ４は、Ｆ４を介してフィードバックを使用し、フィルタＦ１の特性を変更するためのチャネルデコーダにおけるブロックを表している場合がある。この例では、ブロックＦ２は復調器である場合があり、ブロックＦ３は復調信号からパラメータを抽出してブロックＦ４へのフィードバックを提供する場合がある。
【００２０】
技術の進展、及び新たな機能及び能力の許容につれて、データフロー２００は、図２Ｂに例示されているように変更される必要があり、変更出力Ｑ’２０９’としてこれらの機能及び能力を提供する。例示されているように、機能ユニットＦ２は、その出力２２１の機能Ｆ５ ２５０である信号（により乗算された）により、その入力が復調されたときに、より望ましい出力を提供することがわかる場合がある。
【００２１】
同様に、機能ユニットＦ４を介したフィードバックは、好ましくは別の入力ＩＮｂ２０２に接続（追加）されている場合がある。この変更されたデータフローは、従来のデータフローアーキテクチャへの極端な構造的な変更を典型的に必要とする変更として、例示の目的で提供される。すなわち、たとえば、図２Ａの機能ブロックＦ１〜ｆ４がプリント回路ボードの回路ブロックである場合、このプリント回路ボードは、機能ブロック２５０、乗算器２６０及び加算器２７０を含む別のボードにより置き換えられる必要がある。
【００２２】
モジュールの設計が使用される場合、この場合には、それぞれの機能ブロックＦ１〜Ｆ５が共通のバスネットワークと連絡をとり、乗算器２６０及び加算器２７０に対応する追加のモジュールは、システムに追加される必要がある。これらブロック間での情報の流れのタイミング又はシーケンスに対する変化を必要とする場合、１つ以上の機能ブロックＦ１〜ｆ４におけるインタフェースロジックがこれに準じて変更される必要がある。
【００２３】
本発明によれば、これらのデータフローをサポートするシステムのアーキテクチャに対して極端な変更を必要とすることなしに、図２Ａ及び図２Ｂに例示されるようなデータフローの変更のためのシステムが提供される。
【００２４】
容易な理解のために、本実施の形態では、本発明の概念のパラダイムとしてチャネルデコーダが使用される。図３は、チャネルデコーダ１３０’を形成する構成要素３１０，３２０間でのデータフローの再構成を容易にする構造的に再構成可能なブリッジ３５０を含むチャネルデコーダ１３０’の例示的なブロック図を示している。すなわち、たとえば、図２の機能ユニットＦ１〜Ｆ４は、機能ユニット３２０又は図３のＤＳＰ３１０に対応している場合があり、ブリッジ３５０は、構成要素３１０，３２０間の相互接続を提供して、図２に例示されるブロック図に作用する。
【００２５】
この例におけるブリッジ３５０は、機能Ｆ１に対応する機能ユニットの出力を受け、該出力を機能ユニットＦ２への入力として供給する。また、ブリッジ３５０は、機能ユニットＦ２の出力を受け、該出力を機能ユニットＦ３に供給する等して、構成要素３１０，３２０間のデータの所望の流れに作用して、ソース入力ＩＮａ，ＩＮｂから所望の出力Ｑ，Ｑ’を供給する。
【００２６】
必要条件の変化が再構成可能なチャネルデコーダ１３０’のブリッジ３５０に対する変化を必要とするのみであるように、各種の技術のうちのいずれかを適用して、構成要素３１０，３２０間の通信に作用することができる。本発明の好適な実施の形態では、構成要素３１０，３２０間のデータフローは、図４に例示されるレジスタトランスファシステム及びレジスタトランスファプロトコルを介して作用される。
【００２７】
図４は、本発明による構造的なプログラマブルなブリッジの例示的なブロック図を示している。プログラマブルなブリッジ３５０は、ＤＳＰ３１０と機能ユニット３２０とをインタフェースするための複数のインタフェースレジスタ４４０，４５０を含んでいる。ＤＳＰ３１０は、理解の容易さのために、機能ユニット３２０から個別のブロックとして例示されているが、概念的に、機能ユニット３２０のうちの１つと考えることができる。
【００２８】
機能ユニット３２０は、典型的に特定用途向け機能ユニットであり、所与のタスクについて最適化されている。上述したように、これらの機能ユニット３２０は、ベースバンドモデム、チューナ、誤り訂正、フィルタ等のような従来の信号処理ブロックを含むことができる。
【００２９】
「ソフトウェア無線」がより定着するにつれて、ソフトウェア無線をサポートするために開発された機能に対応する機能ブロックが一般的となる。本発明によれば、これら機能ユニット３２０のそれぞれは、他の機能ユニットへの及び他の機能ユニットからの通信データについて、ＤＳＰ３１０への及びＤＳＰ３１０からの通信データについて、及び外部環境への及び外部環境からの通信データについて、１つ以上のインタフェースレジスタ４５０が割当てられる。
【００３０】
データ伝送の効率及び容易さのために、機能ユニット３２０は、同期するやり方で典型的に動作し、パイプライン処理のやり方で構成されることがある。ＤＳＰ３１０は、従来のプログラマブルなデジタルシグナルプロセッサであり、１つ以上のインタフェースレジスタ４４０を同様に使用して、機能ユニットに及び他の機能ユニットから通信し、及び外部環境に及び外部環境から通信する。
【００３１】
従来の機能ユニット３２０とは対照的に、ＤＳＰは、同期的なイベント駆動型装置として効果的に及び効率的に動作することあり、ブリッジ３５０は、構成要素３１０，３２０間での適切なタイミング関係を維持するための同期信号及び割り込み信号（図示せず）を含んでいる。
【００３２】
本発明の好適な実施の形態では、プログラマブルブリッジ３５０は、インタフェースレジスタ４４０，４５０間のデータ伝送にそれぞれが作用する複数のレジスタトランスファユニット４２０を含んでいる。本発明の１態様によれば、レジスタトランスファユニット４２０は、命令レジスタ４１０に記憶される命令を介して制御される。この命令は、以下の一般的な形式からなる。
2004506989.tif 000003
ここで、Ｒｓはそこからデータが伝送されるソースレジスタであり、Ｒｄはそこにデータが伝送される目的地レジスタである。
【００３３】
図２Ａ及び図２ＢにおけるＩＮａ，ＩＮｂ，Ｑ及びＱ’のような外部入力及び外部出力もまた、レジスタとして扱われる。ＭｏｖｅＩ命令は、典型的にはＤＳＰ３１０である目的地レジスタに対応する構成要素３１０，３２０に割り込み信号を発生する。たとえば、図２Ａの構造に作用するためのプログラムは、以下のように書くことができる。
2004506989.tif 000004
（１）でのプログラムステップは、２つの入力であるＩＮａ２０１と機能ユニットＦ４の出力とを機能ユニットＦ１に供給する。（２）でのプログラムステップは、機能ユニットＦ１の出力を機能ユニットＦ２の入力に供給する等である。好適な実施の形態では、同じラインの命令は、ＤＳＰのクロック周期のような１つの時間周期内で実行され、次のラインの命令は、「次の」時間周期で実行される。上記４つのラインのセットは、データ周期のようなそれぞれ主要な時間周期で実行される。当該技術分野で一般的なプログラミング言語、設計言語についての他の取り決めを使用する場合がある。
【００３４】
なお、プログラマブルレジスタを介した機能ユニット間でのデータの流れを制御することにより、システムアーキテクチャは、システムの物理的な変更なしに変更することができる。なお、システムアーキテクチャのこの変更は、プログラマブルなＤＳＰ３１０においてその機能を含むことにより、特定用途の機能ユニットの置き換えを含むことができ、したがって、プログラマブルＤＳＰが益々高性能になるときに、システムコストを低減することができる。
【００３５】
同様にして、技術の進展により、コストを低減するために機能ユニットを結合することができる場合、かかる変化をサポートするためのシステムの再構成は、プログラミングの変更を介してサポートすることができる。
【００３６】
本発明の別の態様によれば、プログラマブルなブリッジ３５０は、再構成可能なデータパスユニット４３０を含んでいる。これらのデータパスユニット４３０は、レジスタ４４０，４５０間に伝送されたときに、データの変換を可能とするように構築される。
【００３７】
好適な実施の形態では。データパスユニット４３０は、加算、減算、乗算及び除算のような機能を提供するために再構成可能である。他の機能もまた提供される場合がある。これらの機能は、以下のコマンドを介して作用される。
Ｃｏｎｆｉｇ ＲＤＵｎ ｍｏｄｅ，
ここで、ＲＤＵｎは、再構成可能なデータパスユニットのうちの１つの識別子であり、モードは、実行される機能である。
【００３８】
以下は、図２Ｂの構造に作用する例示的なプログラムである。
2004506989.tif 000005
（５）でのプログラムステップにおける“Ｃｏｎｆｉｇ ＲＤＵ１ ａｄｄ”の記載により、図４における再構成可能なデータパスユニット（ＲＤＵ）４３０を構成して、図２Ｂの加算器２７０に対応する加算機能を作用させることを示している。“Ｍｏｖｅ ＩＮｂ ＲＤＵ１．ｉｎ１”の記載により、新たな入力ＩＮｂ２０２からこのＲＤＵ２７０の第１入力への伝送に作用する。“Ｍｏｖｅ Ｆ４．ｏｕｔ１ ＲＤＵ１．ｉｎ２”の記載により、機能ユニットＦ４２４０の出力からこのＲＤＵ２７０への伝送に作用する。
【００３９】
さらに、“Ｍｏｖｅ ＲＤＵ１．ｏｕｔ１ Ｆ１．ｉｎ２”は、このＲＤＵ２７０での加算結果を機能ユニットＦ１２１０の第２入力に移動する。同様にして、第２のＲＤＵは、（６）での記載“Ｃｏｎｆｉｇ ＲＤＵ２ ｍｐｙ”を通して、図２Ｂの乗算器２６０に対応する乗算器として構成され、他の記載は、このＲＤＵ２６０の入力及び出力の経路決定に作用する。
【００４０】
理解できるように、再構成可能なデータパスを有する再構成可能なブリッジ３５０を設けることにより、ブリッジ３５０及びデータパスユニット４３０の構成に対する変更を介して、システムの基礎的な物理構造よりはむしろ、システムアーキテクチャに対する極端な変更に作用することができる。
【００４１】
現在及び将来的な必要条件をサポートするためのシステムの能力は、レジスタトランスファユニットブロック４２０におけるレジスタトランスファユニットの数に依存する。Ｋ個の非ブロック化レジスタトランスファユニットは、Ｎ１×Ｍ１←Ｋ個までの同時のレジスタ伝送をサポートする。ここで、Ｎ１は全入力数であり、Ｍ１はレジスタトランスファを介して相互接続される全出力数である。
【００４２】
Ｎ１及びＭ１、したがってＫは、全ての可能な入力数Ｎ、データパスユニット４３０からの全ての可能な出力数、及びインタフェースレジスタ４４０，４５０に対応するように選択することができるが、Ｎ１及びＭ１は、ブリッジ３５０のコストを低減するために、発見的に基づいて、ピーク需要の推定に基づいて、選択されることが好ましい。
【００４３】
同様にして、再構成可能なデータパスユニット４３０の数は、将来的な必要条件の推定に基づいている。典型的に、新たな技術におけるシステムは、新たな技術における変更の高い可能性のために、かなり安定した技術よりも高い比率のレジスタトランスファユニット４２０及びデータユニット４３０を有する。好適な実施の形態では、レジスタトランスファユニットを構成するために使用される命令は、相互接続を記述するためにＭ１＊ｌｏｇ２Ｍ＋Ｎ１＊ｌｏｇ２Ｎビットを含んでいる。
【００４４】
上述した内容は、本発明の原理を単に例示するものである。したがって、当業者であれば、本明細書で明示的に記載又は図示してはいないものの、本発明の概念を実現し、特許請求の範囲の精神及び範囲内にある様々な構成を考案することができることを理解されるであろう。
【図面の簡単な説明】
【図１】
図１Ａ及び図１Ｂは、ユーザアプリケーションを介したレンダリングのためのソース入力を受信及び処理するための従来システムの例示的なブロック図である。
【図２】
図２Ａ及び図２Ｂは、本発明によるシステムデータフローの例示的な型を示す図である。
【図３】
本発明によるチャネルデコーダの例示的なブロック図である。
【図４】
本発明による構造的にプログラマブルなブリッジの例示的なブロック図である。
【図１】
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【図３】
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【図４】
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【国際公開パンフレット】
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2004506989.tif 000018
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2004506989.tif 000020
2004506989.tif 000021
2004506989.tif 000022
2004506989.tif 000023
【国際公開パンフレット（コレクトバージョン）】
2004506989.tif 000024
【国際公開パンフレット（コレクトバージョン）】
2004506989.tif 000025
【国際調査報告】
2004506989.tif 000026
2004506989.tif 000027
2004506989.tif 000028
2004506989.tif 000029