(57)【要約】【課題】より少ないヘッドルームの提供と最大出力におけるより大きなヘッドルームの提供を可能にし、また、信号出力範囲の全体にわたって予測可能なダイナミックヘッドルーム電圧制御を有する構成を実現する。【解決手段】モノリシック集積回路増幅器はゲイン段（２０２）とバッファ段（２１０）を有する。バッファ段は出力段と２つの異なる電圧源（＋Ｖｌｏ、−Ｖｌｏ）を有し、後者のほうが前者より高い振幅を有する。レギュレータバスを介して出力段に接続されるスイッチング回路を含む。出力要求電圧が切換閾値より低い場合には、出力段への電流の供給は第１電圧源（＋Ｖｌｏ）から実質的に行われ、出力要求電圧が切換閾値より高い場合には、出力段への電流の供給は第２電圧源（＋Ｖｈｉ）から実質的に行われる。出力段のコレクタ電圧は、出力電圧が切換閾値を超えて増加するのに比例して増加する差電圧でエミッタ電圧より高くなるように動的に制御される。【選択図】図４
2004513553.tif 000002
【特許請求の範囲】
【請求項１】
増幅器入力信号（Ｖｉｎ）と増幅器出力信号（Ｖｏｕｔ）を有するモノリシック集積回路増幅器であって、
ゲイン段出力信号（Ｖｉｎｐ）、及び入力として増幅器入力信号（Ｖｉｎ）を有するゲイン段（２０２）と、
その出力信号が増幅器出力信号であり、入力信号としてゲイン段出力信号を有するバッファ段（２１０）と、
このバッファ段内に含まれ、かつ、第１と第２電流端子及び電流制御端子を有する第１出力トランジスタ（Ｎ７）を少なくとも有する出力段と、
第２電圧源が第１電圧源より比較的高い振幅を有する、第１及び第２（＋Ｖｌｏ、＋Ｖｈｉ）電圧源と、
前記第１電圧源と前記第２電圧源の両方に接続され、さらにレギュレータバスを介して出力段に接続される第１電力制御回路（２２０）と、
からなり、この第１電力制御回路は、
前記第１電圧源と接続される第１スイッチング回路と、
前記第２電圧源と接続される第２スイッチング回路と、
を含み、
前記第１及び第２スイッチング回路の両出力は前記レギュレータバスに接続され、
出力要求電圧が所定の切換閾値より低い場合には、
前記出力段（２１０）への電流の供給は前記第１電圧源（＋Ｖｌｏ）から前記第１スイッチング回路を介して実質的に行われ、
前記レギュレータバス自体の電圧が前記第２スイッチング回路から出力される電流を実質的にブロックし、
出力要求電圧が所定の切換閾値より高い場合には、
出力段への電流の供給は前記第２電圧源（＋Ｖｈｉ）から前記第２スイッチング回路を介して実質的に行われ、
前記第２スイッチング回路は、前記レギュレータバスを介して、出力トランジスタの第１電流端子における電圧より大きい出力トランジスタ（Ｎ７）の第２電流端子における電圧を供給し、前記供給は、出力電圧の増加と共に最大出力電圧で最大値まで徐々に増加する制御された所定の切換電圧で行われ、
前記レギュレータバス自体の電圧が前記第１スイッチング回路から出力される電流を実質的にブロックすることを特徴とする増幅器。
【請求項２】
前記第１電力制御回路は、切換電圧における電圧ヘッドルームと増幅器出力信号の最大値を設定する電圧ヘッドルーム制御回路を含み、電圧ヘッドルームは、出力トランジスタの第１電流端子と相対的な出力トランジスタ（Ｎ７）の第２電流端子において利用可能な電圧として定義されることを特徴とする請求項１に記載の増幅器。
【請求項３】
前記電圧ヘッドルーム制御回路は、
増幅器出力信号電圧を検出して、それを第１の電流に変換する出力電圧検出回路と、
第１の電流を受けて、第１の電流と比例する電流を電圧シフティング回路に供給する電流結合回路と、を含み、この電圧シフティング回路は、前記電流結合回路から電流信号を受けて、電流を電圧ヘッドルーム制御用の電圧に変換するために設けられることを特徴とする請求項２に記載の増幅器。
【請求項４】
前記出力電圧検出回路は，出力電圧検出回路から出力された第１の電流が出力電圧と共に増加する数値より高い電圧閾値を設定する出力電圧閾値回路を含むことを特徴とする請求項３に記載の増幅器。
【請求項５】
前記電流結合回路が電流ミラーを含むことを特徴とする請求項３に記載の増幅器。
【請求項６】
前記電圧シフティング回路は、前記電流結合回路からの電流信号を電流信号と比例する制御電圧の一部に変換する少なくとも１つの抵抗器（Ｒ３）を含むことを特徴とする請求項３に記載の増幅器。
【請求項７】
前記電圧シフティング回路は、前記電流結合回路からの電流信号を，電流信号の変化と実質的に一定である制御電圧の一部に変換する少なくとも１つのダイオード（Ｄ１）を含むことを特徴とする請求項３に記載の増幅器。
【請求項８】
第１及び第２（＋Ｖｌｏ、＋Ｖｈｉ）電圧は第１デュアル電圧源を備え、
第１電力制御回路を介して第１デュアル電圧源を出力段に接続するレギュレータバスは第１レギュレータバスであり、
増幅器は、
同１の振幅を有するが第１及び第２電圧源と相対的な逆極性をそれぞれ有する第３及び第４（−Ｖｌｏ、−Ｖｈｉ）電圧源を備える第２デュアル電圧源と、
実質的に同一の構成要素及び接続を有するが第１電力制御回路（２２０）と相対的な逆極性を有する第２電力制御回路（２３０）と、
をさらに含むことを特徴とする請求項１に記載の増幅器。
【請求項９】
第１低圧電源（＋Ｖｌｏ）と第２高圧電源（＋Ｖｈｉ）を含むモノリシック集積回路増幅器の出力段（２２０）を制御する方法であって、
出力要求電圧が所定の切換閾値より低い場合には、ほぼ全体的に第１電圧源から第１の電流を出力段に対して供給する工程と、
出力要求電圧が所定の切換閾値より高い場合には、ほぼ全体的に第２電圧源から第２の電流を出力段に対して供給する工程と、
出力段の第１電流端子における電圧より大きい出力段）の第２電流端子における電圧を供給する工程を含み、前記供給は、出力電圧の増加と共に最大出力電圧で最大値まで徐々に増加する制御された所定の切換電圧で行われ、出力段のヘッドルーム、すなわち、第１及び第２出力電流端子間の電圧を動的に制御することを特徴とする方法。
【請求項１０】
出力段（２００）の出力電圧を検出する工程と、
検出された出力電圧を、出力段の出力電圧が所定の閾値電圧より高くなるにつれて増加する第３の電流に変換する工程と、
第３の電流を電圧シフティング回路に結合する工程と、
電圧シフティング回路からの電圧を、出力段のヘッドルーム、すなわち、第１及び第２電力制御端子間の電圧を制御する第２電圧源における制御端子に対して印加する工程と、
をさらに含むことを特徴とする請求項９に記載の方法。
【請求項１１】
第３の電流を電圧シフティング回路に結合する工程は、電流ミラーを介して第１の電流を電圧シフティング回路に接続する工程を含み、
電流結合回路からの電流信号をヘッドルーム制御電圧の一部に変換する工程は、電流を抵抗器に通す工程を含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記電流結合回路からの電流信号をヘッドルーム制御電圧の一部に変換する工程は、電流をシリコン・ダイオードに通す工程を含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
Ａ）共通基盤と、
Ｂ）共通パッケージと、
Ｃ）共通パッケージ内の共通基盤の上に組立てられた複数のモノリシックＩＣ増幅器（４０１、４０２、４０３、４０４）であって、各増幅器は増幅器入力信号を有し、かつ、
ｉ）ゲイン段出力信号（Ｖｉｎｐ）、及び入力として増幅器入力信号（Ｖｉｎ）を有するゲイン段（２０２）と、
ｉｉ）その出力信号（Ｖｏｕｔ）が増幅器出力信号であり、入力信号としてゲイン段出力信号を有するバッファ段（２１０）と、
ｉｉｉ）バッファ段に含まれ、かつ、出力段のヘッドルーム、すなわち、第１及び第２出力電流端子と電流制御端子間の電圧を制御する第１と第２電流端子及び電流制御端子を有する第１出力段を少なくとも有する出力段と、を含む増幅器と、
第２電圧源が第１電圧源より比較的高い振幅を有する、第１及び第２（＋Ｖｌｏ， ＋Ｖｈｉ）電圧源と、
第１電圧源と第２電圧源の両方に接続され、さらにレギュレータバスを介して出力段に接続される第１電力制御回路（２２０）と、
を含み、
出力要求電圧が所定の切換閾値より低い場合には、
出力段への電流の供給は第１電圧源から第１スイッチング回路を介して実質的に行われ、
出力要求電圧が所定の切換閾値より高い場合には、
出力段への電流の供給は第二電圧源から実質的に行われ，
各増幅器はさらに、出力段のヘッドルーム、すなわち、第１及び第２出力電流端子と電流制御端子間の電圧を動的に制御するヘッドルーム制御回路をそれぞれ備えることを特徴とする集積回路（４００）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力増幅器に関し、特に高出力モノリシック集積回路（ＩＣ）出力増幅器に関するものである。
【０００２】
【従来の技術】
米国では、顧客と電話局間に高速デジタルアクセスを提供するために、いくつかの電気通信規格が開発されている。その一例としてＡｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｏｏｐ（非同期デジタル加入者回線）規格（以下、「ＡＤＳＬ」という）があり、これは電話局から顧客の方向に約６Ｍｂのデータ転送速度を提供するものである。この高速なデータ転送速度により、ＡＤＳＬはインターネットサービスを標準的な銅線ツイストペア上で提供する好ましい規格の１つとなっている。
【０００３】
高速なデータ転送速度を提供するとはいえ、ＡＤＳＬ規格では、電話局におけるラインドライバ増幅器は５．３３：１のピーク対ｒｍｓ平均電圧比（ＰＡＲ）の電力で約２０ｄＢｍの信号（１ｍＷの基準レベルに関する電力）を供給しなければならない。この必要出力レベルとＰＡＲを供給するために、一般的には２つのラインドライバ増幅器又は一対のラインドライバが、増幅器と電話線間において１：２昇圧器を有するブリッジ構造に使用されている。
【０００４】
このような従来の構造における不具合の１つとして、顧客数の増加に伴い電力の増加が必要であることが挙げられる。近い将来、例えば、数千人の顧客が同じ電話局からＡＤＳＬサービスを必要とすることが予想されている。このようなデジタルサービスにおいて、ＡＤＳＬラインドライバを動作させるためだけに、数キロワットの電力を消費する可能性が大きな問題となっている。それ故に、ＡＤＳＬに適用可能なモノリシック集積回路（ＩＣ）電力増幅器の効率を向上させるという課題に取り組んだ研究が盛んに行われてきた。
【０００５】
周知の回路構成の１つでは、演算増幅器の出力段はほぼ一定の供給電圧に接続されており、その供給電圧の振幅は最大ゼロ対ピーク出力電圧の振幅よりも大きい。供給電圧が最大出力電圧を上回る量は、一般的に段に必要な電圧ヘッドルームとして知られている。例えば、従来技術の回路における電圧ヘッドルームの標準値は３Ｖである。電話局におけるＡＤＳＬ増幅器のゼロ対ピーク電圧は約８．４２Ｖである。従って、このような構成の最小電源電圧は約１１．４１Ｖとなる。当初の電圧設定における若干の誤りを勘案すると、供給電圧は名目上１２Ｖとなる。
【０００６】
ＡＤＳＬ電話局では、増幅器対における各電源（＋／−１２Ｖ）から必要とされる平均電流が約２８．５ｍＡなので、１２Ｖ供給に可能な最小電力は４×１２Ｖ×２８．５ｍＡ＝１．３６Ｗである。出力段の理想的な「クラスＣ」動作であること、及び増幅器電流バイアス回路に余分な電力を供給しないことを前提にすると、この数値は最小電力となる。　ＡＤＳＬ電力増幅器は低出力の歪みを必要とするので（一般的に信号対雑音及び歪み比を７０ｄＢより良く）、「クラスＣ」動作は実用的ではない。それゆえに、かなりの努力がなされたにもかかわらず、多くのメーカーが１．５Ｗを著しく下回るＡＤＳＬ電話局のラインドライバ増幅器の電力消費を削減できないのも理解できる。
【０００７】
電力消費を削減する方法の１つとして、通常は回路に含まれる負荷マッチング終端抵抗器の数値をなくす又は大幅に削減することが知られている。技術文献には、終端抵抗器の効果を模倣し、その数値を１／１０に減らすための能動電子回路を用いる回路がいくつも記述されている。これら回路の組み合わせは、８．５Ｖピーク出力電圧を有する従来のドライバによって駆動されてもよいが、１：１に近い変圧器比率のほうが電話局における出力ドライバに対するピーク電流の大幅な削減を可能にする。このような回路は１ワットに近い範囲の出力レベルを達成できる。
【０００８】
また、ドライバの出力を削減するもう１つの可能性としては、いわゆる「クラスＧ」動作がある。クラスＧにおいては、出力電圧要求が高い場合に、出力段が低い電圧源からより高い電圧源にスイッチされる。出力ドライバは、出力波形の大部分に対して低い電圧源から電流の供給を受けることができれば、大幅な省力化が実現される。一方、スイッチングが唐突に行われると、出力ドライバ装置の電源端子において著しい電圧過渡が生じる場合がある。その結果、許容範囲をはるかに超えた雑音や歪み成分の増加を招くことになる。
【０００９】
【発明が解決しようとする課題】
本願発明者による同時係属出願の課題は、出力ドライバにおけるほぼ一定のヘッドルーム、すなわち、電圧源端子と信号出力端子の差を維持するために動作するライン出力切換回路を提供し、出力ドライバ供給電圧におけるスイッチング過度を削減することである。残念ながら、動的な出力範囲の全体にわたってほぼ一定のヘッドルームを供給するということは、より高い最大出力ドライバ電圧と同等のヘッドルームを低い切換電圧にも提供しなければならないことを意味する。
【００１０】
非常に広い面積のバイポーラ・ドライバ・トランジスタ対であれば最大出力電流で約８００ｍＶのヘッドルームしか必要としないかもしれないが、この一対があまりにも大型の場合は、単一のバイポーラ集積回路上において、１対以上の集積化を不可能にしたり、場合によっては最大４つのその他ドライバ・トランジスタ対の集積化も不可能にする場合がある。最大出力でヘッドルーム（例えば１．５Ｖ）をさらに提供することによって、より大きいコレクタ抵抗を許容し、極めて少ないチップ面積で各ドライバの構成を可能にする。
【００１１】
残念ながら、一定のヘッドルームを１．５Ｖの出力ドライバに提供して、電源スイッチに対して付加的な０．５Ｖのヘッドルームを消費した回路は、約３Ｖの最大切換電圧しか提供できない。ＡＤＳＬ信号統計値に対する正規分布の形状により、３Ｖの切換電圧と９Ｖの最大電圧を有するドライバでは、例えば、４Ｖの切換電圧を有するドライバと比べ、４倍の出力デューティサイクルを不十分な高電圧源から供給されることを必要とする。
【００１２】
従って、切換えにおいて、より少ないヘッドルームの提供と最大出力におけるより大きなヘッドルームの提供を可能にし、また、信号出力範囲の全体にわたって予測可能なダイナミックヘッドルーム電圧制御を有する構成が求められている。クロスオーバーにおけるヘッドルームを最小限に抑え、最大出力まで増加する入念に制御されたヘッドルームをかなり大目に提供することにより、増幅器の電力消費を著しく削減し、高電流出力装置に必要とされるレイアウト領域を最小限に抑えることが可能になる。低電力の損失と少ない集積回路面積の組み合わせは、電気通信用途のためのバイポーラ出力ドライバにおける集積化を、現在の水準よりも高い水準に向上させるために必要不可欠である。本発明はこのような構成を提供するものである。
【００１３】
【課題を解決するための手段】
（１）本発明による増幅器は、増幅器入力信号（Ｖｉｎ）と増幅器出力信号（Ｖｏｕｔ）を有するモノリシック集積回路増幅器であって、ゲイン段出力信号（Ｖｉｎｐ）、及び入力として増幅器入力信号（Ｖｉｎ）を有するゲイン段（２０２）と、その出力信号が増幅器出力信号であり、入力信号としてゲイン段出力信号を有するバッファ段（２１０）と、このバッファ段内に含まれ、かつ、第１と第２電流端子及び電流制御端子を有する第１出力トランジスタ（Ｎ７）を少なくとも有する出力段と、第２電圧源が第１電圧源より比較的高い振幅を有する、第１及び第２（＋Ｖｌｏ、＋Ｖｈｉ）電圧源と、前記第１電圧源と前記第２電圧源の両方に接続され、さらにレギュレータバスを介して出力段に接続される第１電力制御回路（２２０）と、からなり、この第１電力制御回路は、前記第１電圧源と接続される第１スイッチング回路と、前記第２電圧源と接続される第２スイッチング回路と、を含み、前記第１及び第２スイッチング回路の両出力は前記レギュレータバスに接続され、出力要求電圧が所定の切換閾値より低い場合には、前記出力段（２１０）への電流の供給は前記第１電圧源（＋Ｖｌｏ）から前記第１スイッチング回路を介して実質的に行われ、前記レギュレータバス自体の電圧が前記第２スイッチング回路から出力される電流を実質的にブロックし、出力要求電圧が所定の切換閾値より高い場合には、出力段への電流の供給は前記第２電圧源（＋Ｖｈｉ）から前記第２スイッチング回路を介して実質的に行われ、前記第２スイッチング回路は、前記レギュレータバスを介して、出力トランジスタの第１電流端子における電圧より大きい出力トランジスタ（Ｎ７）の第２電流端子における電圧を供給し、前記供給は、出力電圧の増加と共に最大出力電圧で最大値まで徐々に増加する制御された所定の切換電圧で行われ、前記レギュレータバス自体の電圧が前記第１スイッチング回路から出力される電流を実質的にブロックする。
【００１４】
（２）　前記第１電力制御回路は、切換電圧における電圧ヘッドルームと増幅器出力信号の最大値を設定する電圧ヘッドルーム制御回路を含み、電圧ヘッドルームは、出力トランジスタの第１電流端子と相対的な出力トランジスタ（Ｎ７）の第２電流端子において利用可能な電圧として定義される。
【００１５】
（３）　前記電圧ヘッドルーム制御回路は、増幅器出力信号電圧を検出して、それを第１の電流に変換する出力電圧検出回路と、第１の電流を受けて、第１の電流と比例する電流を電圧シフティング回路に供給する電流結合回路と、を含み、この電圧シフティング回路は、前記電流結合回路から電流信号を受けて、電流を電圧ヘッドルーム制御用の電圧に変換するために設けられる。
【００１６】
（４）　前記出力電圧検出回路は、出力電圧検出回路から出力された第１の電流が出力電圧と共に増加する数値より高い電圧閾値を設定する出力電圧閾値回路を含む。
（５）　前記電流結合回路が電流ミラーを含む。
【００１７】
（６）　前記電圧シフティング回路は、前記電流結合回路からの電流信号を電流信号と比例する制御電圧の一部に変換する少なくとも１つの抵抗器（Ｒ３）を含む。
【００１８】
（７）　前記電圧シフティング回路は、前記電流結合回路からの電流信号を，電流信号の変化と実質的に一定である制御電圧の一部に変換する少なくとも１つのダイオード（Ｄ１）を含む。
（８）　第１及び第２（＋Ｖｌｏ、＋Ｖｈｉ）電圧は第１デュアル電圧源を備え、第１電力制御回路を介して第１デュアル電圧源を出力段に接続するレギュレータバスは第１レギュレータバスであり、増幅器は、同１の振幅を有するが第１及び第２電圧源と相対的な逆極性をそれぞれ有する第３及び第４（−Ｖｌｏ、−Ｖｈｉ）電圧源を備える第２デュアル電圧源と、実質的に同一の構成要素及び接続を有するが第１電力制御回路（２２０）と相対的な逆極性を有する第２電力制御回路（２３０）と、をさらに含む。
【００１９】
（９）　本発明による方法は、第１低圧電源（＋Ｖｌｏ）と第２高圧電源（＋Ｖｈｉ）を含むモノリシック集積回路増幅器の出力段（２２０）を制御する方法であって、出力要求電圧が所定の切換閾値より低い場合には、ほぼ全体的に第１電圧源から第１の電流を出力段に対して供給する工程と、出力要求電圧が所定の切換閾値より高い場合には、ほぼ全体的に第２電圧源から第２の電流を出力段に対して供給する工程と、出力段の第１電流端子における電圧より大きい出力段）の第２電流端子における電圧を供給する工程を含み、前記供給は、出力電圧の増加と共に最大出力電圧で最大値まで徐々に増加する制御された所定の切換電圧で行われ、出力段のヘッドルーム、すなわち、第１及び第２出力電流端子間の電圧を動的に制御する。
【００２０】
（１０）　出力段（２００）の出力電圧を検出する工程と、検出された出力電圧を、出力段の出力電圧が所定の閾値電圧より高くなるにつれて増加する第３の電流に変換する工程と、第３の電流を電圧シフティング回路に結合する工程と、電圧シフティング回路からの電圧を、出力段のヘッドルーム、すなわち、第１及び第２電力制御端子間の電圧を制御する第２電圧源における制御端子に対して印加する工程と、をさらに含む。
【００２１】
（１１）　第３の電流を電圧シフティング回路に結合する工程は、電流ミラーを介して第１の電流を電圧シフティング回路に接続する工程を含み、電流結合回路からの電流信号をヘッドルーム制御電圧の一部に変換する工程は、電流を抵抗器に通す工程を含む。
【００２２】
（１２）　前記電流結合回路からの電流信号をヘッドルーム制御電圧の一部に変換する工程は、電流をシリコン・ダイオードに通す工程を含む。
【００２３】
（１３）　本発明による集積回路は、Ａ）共通基盤と、Ｂ）共通パッケージと、Ｃ）共通パッケージ内の共通基盤の上に組立てられた複数のモノリシックＩＣ増幅器（４０１、４０２、４０３、４０４）であって、各増幅器は増幅器入力信号を有し、かつ、ｉ）ゲイン段出力信号（Ｖｉｎｐ）、及び入力として増幅器入力信号（Ｖｉｎ）を有するゲイン段（２０２）と、ｉｉ）その出力信号（Ｖｏｕｔ）が増幅器出力信号であり、入力信号としてゲイン段出力信号を有するバッファ段（２１０）と、ｉｉｉ）バッファ段に含まれ、かつ、出力段のヘッドルーム、すなわち、第１及び第２出力電流端子と電流制御端子間の電圧を制御する第１と第２電流端子及び電流制御端子を有する第１出力段を少なくとも有する出力段と、を含む増幅器と、第２電圧源が第１電圧源より比較的高い振幅を有する、第１及び第２（＋Ｖｌｏ， ＋Ｖｈｉ）電圧源と、第１電圧源と第２電圧源の両方に接続され、さらにレギュレータバスを介して出力段に接続される第１電力制御回路（２２０）と、を含み、出力要求電圧が所定の切換閾値より低い場合には、出力段への電流の供給は第１電圧源から第１スイッチング回路を介して実質的に行われ、出力要求電圧が所定の切換閾値より高い場合には、出力段への電流の供給は第二電圧源から実質的に行われ，各増幅器はさらに、出力段のヘッドルーム、すなわち、第１及び第２出力電流端子と電流制御端子間の電圧を動的に制御するヘッドルーム制御回路をそれぞれ備える。
【００２４】
これにより、より少ないヘッドルームの提供と最大出力におけるより大きなヘッドルームの提供を可能にし、また、信号出力範囲の全体にわたって予測可能なダイナミックヘッドルーム電圧制御を有する構成することが可能になる。
【００２５】
【発明の実施の形態】
（発明の概要）
本発明に係る増幅器において、出力段のコレクタ電圧は、出力電圧が切換閾値を超えて増加するのに比例して増加する差電圧で、エミッタ電圧より高くなるように動的（ダイナミック）に制御される。この差電圧は一般に「ヘッドルーム」と呼ばれている。
【００２６】
ダイナミックヘッドルーム制御回路は、切換えにおけるヘッドルーム電圧を想定どおりに設定・制御し、最大出力電圧までヘッドルーム電圧をスムーズに増加させる回路を好適に含む。切換えにおいて低いヘッドルームを提供することは、高い電力効率と低い電力損失を達成するために重要である。最大電力出力においてより多くのヘッドルームを提供することは、高電流出力ドライバが必要とする集積回路面積を削減するために重要である。
【００２７】
本発明にかかるモノリシック集積回路増幅器は入力信号及び出力信号並びにゲイン段を有する。ゲイン段は、ゲイン段出力信号、及び入力として増幅器入力信号を有する。バッファ段は、増幅器出力信号を生成し、入力信号としてゲイン段出力信号を有する。ドライバ出力段は、出力バッファ段に含まれ、かつ、第１出力トランジスタを少なくとも有する。
【００２８】
第１及び第２電圧源が含まれ，第２電圧が第１電圧より比較的高い振幅を有する．第１電力制御回路は第１及び第２電圧源の両方に接続され、レギュレータバスを介してドライバ出力段にも接続される。第１電力制御回路は第１及び第２電圧源にそれぞれ接続されている第１及び第２スイッチング回路を含む。第１及び第２スイッチング回路の両出力はレギュレータバスに接続されており、好ましくは、それぞれがダイオードの１つの端子及びバイポーラ（又はＭＯＳ相当物）トランジスタのエミッタである。ダイオードは従来のＰＮ接合シリコン・ダイオード構造でもよく、また、好ましくはショットキ（Ｓｃｈｏｔｔｋｙ）ダイオードで構成される。
【００２９】
出力要求電圧が所定の切換閾値より低い場合には、出力段への電流の供給が第１スイッチング回路及びレギュレータバスを介してほぼ全体的に行われる。出力要求電圧が所定の切換閾値より高い場合には、出力段への電流の供給は第２スイッチング回路及びレギュレータバスを介してほぼ全体に行われる。
【００３０】
第１の実施例においては、第１スイッチング回路が電流を出力ドライバ段へ伝送・供給して、レギュレータバス自体の電圧が第２スイッチング回路から出力される電流をブロックする。
【００３１】
第２の実施例においては，第２スイッチング回路が電流を出力ドライバ段へ伝送・供給して、レギュレータバス自体の電圧が第１スイッチング回路から出力される電流をブロックする。
【００３２】
本発明の好適な実施例においては、第１及び第２電圧源は第１デュアル電圧源を備える。よって、第１電力制御回路を介して第１デュアル電圧源を電力増幅器の出力と接続しているレギュレータバスは、第１レギュレータバスである。増幅器はさらに、同一の振幅を有するが第１及び第２電圧源と相対的な逆極性をそれぞれ有する第３及び第４電圧源を備える第２デュアル電圧源と、実質的に同一の構成要素及び接続を有するが第１電力制御回路と相対的な逆極性を有する第２電力制御回路と、を好適に備える。本発明はさらに、バッファ段において、両電力制御回路に対して共通の出力電圧端子を含む。
【００３３】
各電力制御回路はさらに、エミッタ、コレクタ及びベース（又はＭＯＳ相当物）と、出力トランジスタのエミッタと電圧出力端子の間で接続されている任意の出力抵抗器と、各第２電圧源に接続され各出力トランジスタのためにエミッタフォロワ・ドライバ回路を形成するエミッタフォロワ・トランジスタと、を好適に含む。
【００３４】
本発明の１つの特徴によれば、第２の実施例において、ドライバ出力トランジスタのコレクタ（又はＭＯＳ相当物）における電圧はドライバ出力トランジスタのエミッタ（又はＭＯＳ相当物）における電圧より高くなるように動的に制御され、当該制御は負荷に対して供給されるドライバ出力段の電圧が増加することに伴い増加する量により行われる。これにより、出力電流の要求が増加した場合にトランジスタを飽和状態よりわずかに上で維持するために、ドライバ出力トランジスタに対して増加したヘッドルーム電圧が提供される。
【００３５】
本発明のさらに別の特徴によれば、第１の実施例において、ドライバ出力トランジスタのコレクタ（又はＭＯＳ相当物）における電圧はトランジスタのエミッタ（又はＭＯＳ相当物）における電圧より高くなるように動的に制御され、当該制御は１ダイオード・ドロップとほぼ同等の最小値で行われる。これにより、ベースコレクタ・ダイオードの大幅なフォワード・バイアスや、かかるフォワード・バイアス状態により生じる大きな寄生容量を防止できる。
【００３６】
本発明のさらに別の特徴によれば、第１の実施例から第２の実施例への移行は、比較的高いドライバ出力電圧又は低いドライバ出力トランジスタのコレクタ・エミッタ間電圧で起こる。これは、この移行で起こる最大よりは低い出力電流において、大きいコレクタ・エミッタ間の電圧が必要とされないからである。コレクタ・エミッタ間電圧は、移行においてダイオード・ドロップよりわずかに大きく維持されるように調整可能であり、全出力で数ボルトまで上昇可能である。
【００３７】
出力効率は、回路が第１の実施例で動作している場合のデューティサイクルの一部と比例して向上するので、本発明の最後の特徴は特に有利である。比較的高い出力電圧で移行が生じれば、そのデューティサイクルの一部分は低い移行電圧の場合よりも比較的高くなる。
【００３８】
本発明の好適な実施例において、第１電圧源を、例えば、＋／−５Ｖに設定して第２電圧源を＋／−１２Ｖに設定すると、切換電圧は約４Ｖとなり、約９Ｖの最大電圧をもたらす。
【００３９】
ＡＤＳＬ信号における最大電圧がその標準偏差の５．３３倍もあるため、わずか３Ｖの切換電圧が信号標準偏差の約１．７７倍に相当する。不規則に配信されたＡＤＳＬ信号は、そのデューティサイクルの約８％において、自己の標準偏差の１．７７倍を超える。
【００４０】
比較すると、約４Ｖの切換電圧は信号標準偏差の約２．３倍に相当する。不規則に配信されたＡＤＳＬ信号の正規確率統計値は、切換電圧を超えるデューティサイクルの一部に対して、切換電圧が約２％に増加するにつれてデューティサイクル全体の一部を急落させる。
【００４１】
８％より大幅に少ないデューティサイクルを実現することによって可能となった著しい省力化は、アクティブ負荷を終端する方法と組み合わせることによって、５００ｍＷ以下のＡＤＳＬドライバ出力レベルを可能にする。さらに、約２ワットの複合パッケージ出力損失の制限を設けることによって、単一パッケージにおいて最大４つのラインドライバを組み合わせることが可能になる。よって、本発明は４倍のＡＤＳＬ集積回路ラインドライバの構造を可能にする技術を表示するものである。
【００４２】
まず、本発明の概要を説明するために、本発明の主要な機能的特徴を以下に説明する。この説明が本発明の好適な実施例の詳細な回路図を検討する時に役立つであろう。第２に、従来技術にかかる３つの電力増幅器の一般的な構造について簡単に説明する。第３に、本発明にかかるダイナミックヘッドルーム制御を有するマルチ電圧源電力増幅器の基本的な構造について説明する。第４に、本発明の好適な実施例における実際の回路例について詳細に説明する。
【００４３】
（本発明の主要な機能的特徴）
本発明は、負荷への電流がほぼ常時供給されることが可能になるようなアプローチ、つまり、第１下位電圧源対（例えば＋／−５Ｖ）からの高いデューティサイクルによって、高出力モノリシックＩＣ増幅器対の電力レベルを１．０Ｗ以下に減少する。第２高位電圧源対（例えば＋／−１２Ｖ）は、負荷電圧ゼロ対ピーク値が所定の切換閾値、例えば約４Ｖを超えた場合、運転デューティサイクルの一部分に対してのみ負荷に対する電流を供給する。ここで、「高い」及び「低い」とは、供給電圧振幅の大きさや小ささを意味する。
【００４４】
本発明は、電圧スイッチング・ポイントにおいて必要な過剰の電圧ヘッドルームを最小限に抑えるためのドライバ出力段回路と組み合わせて動作する第１及び第２電力制御回路を含む。第１及び第２電圧対間の切換えは、第１電圧の比較的高い部分で生じる。この結果、第１供給電圧から負荷電流が供給されている間は高いデューティサイクルとなる。
【００４５】
本発明の１つの特徴によれば、切換閾値は電力制御回路によって最大化され、当該電力制御回路は、各ドライバ出力トランジスタのコレクタ（又はＭＯＳ相当物）における電圧がドライバ出力トランジスタのエミッタ（又はＭＯＳ相当物）における電圧より高く維持されるように動的に制御し、当該制御は負荷に対して供給されるドライバ出力段の電圧が増加するのに伴い増加する量により行われる。コレクタ電圧がエミッタ電圧を上回る量は出力段「ヘッドルーム」として知られている。ヘッドルームは出力電圧や駆動電流においては最大であるべきだが、切換閾値電圧などの低出力電圧においては著しく小さくてもよい。
【００４６】
電力制御回路は、切換電圧から最大出力までの動作におけるダイナミック・レンジを上回るために必要な分だけ、各ドライバ出力段が必要とするヘッドルームを調整する。これにより、切換えで必要なヘッドルームは最小限に抑えられ、切換えにおけるドライバ段電圧出力は最大限になる。
【００４７】
電力制御回路は、ドライバ出力トランジスタに対して最小ヘッドルームを設定する電圧シフティング・ダイオードと抵抗器の組み合わせを含んでもよく、当該ドライバ出力トランジスタは従来のシリコン・ダイオード１個分の電圧降下とほぼ同等である。これにより、トランジスタ・ベースコレクタ・ダイオードの大幅なフォワード・バイアスや、かかるフォワード・バイアス状態により生じる大きい寄生容量を防止できる。本発明の好適な実施例において、このダイオードはショットキ・ダイオードであるが、従来のダイオードを用いてもよく、あるいはダイオードの代わりにダイオード降下を完全に排除する短絡回路を用いてもよい。
【００４８】
注目すべきは、動的な調整を組み入れず一定のヘッドルーム制御で動作した電力制御回路は、最大ドライバ出力電圧におけるヘッドルームと同等のヘッドルームを切換えにおいても提供しなければならないことである。５Ｖの第１、つまり低電圧源では、切換電圧を３〜３．５Ｖの範囲で固定する必要があるかもしれない。
より高い切換電圧、例えば４Ｖでは、電力制御回路は、第１つまりより省力化できる電圧源からのデューティサイクルの大部分にわたって電流を提供することができる。
【００４９】
電圧切換においてドライバ段出力を最大限にすることによって、本発明に係る構成は、第２電圧源からの供給電流をほとんど無駄にしない。よって、本発明は２つの電源が消費する全動力を最小限に抑え、単一の集積回路パッケージにおいてドライバを１つ以上、場合によっては４つ組み合わせることを可能とする技術を提供するものである。
【００５０】
（２段階電力増幅器）
図１は、２段階モノリシックＩＣ増幅器の概要を示す図である。入力ゲイン段は、ゲインｇｍを有する第１増幅器Ａ１を備え、その入力は電圧入力Ｖｉｎであり、かつ、その出力電流は定義によれば（ｇｍ × Ｖｉｎ）と同等である。この入力ゲイン段の出力は、ユニティゲイン素子Ａ２を備えるユニティゲイン出力バッファ段の入力として適用され、その出力はシステム出力Ｖｏｕｔを形成する。コンデンサＣは、Ａ１の出力を（よってＡ２の入力も同様に）回路接地に接続して、周波数の補正及び安定をもたらすために入力ゲイン段内に含まれることが多い。
【００５１】
図２は、図１の基本的な増幅器の簡略化された設計を示す図である。入力ゲイン段１０２は、従来の電流源、電流ミラー及びバッファ段を含む。このような入力ゲイン段の設計や動作はよく知られているので、各種の構成要素、その接続や機能は本明細書においては詳述されていない。図２はさらに簡略化されたユニティゲイン出力バッファ段１１０を示す図である。ユニティゲイン入力段からの出力は、出力バッファ段における第１のダーリントン（Ｄａｒｌｉｎｇｔｏｎ）結合されたＮＰＮ入力トランジスタ対Ｑ１、Ｑ２のベースに接続される。これらトランジスタのコレクタはプラス電圧供給、例えば＋１２Ｖに接続される。トランジスタＱ２のエミッタは、一対のバイアスダイオードＤＡ、ＤＢ及び電流源を介してマイナス電源、例えば−１２Ｖに接続される。ダイオードＤＡ、ＤＢはクロスオーバー歪みを削減するために設けられる。エミッタ接続された２つの出力トランジスタＱ３、Ｑ４のベースはダイオードＤＡ、ＤＢの各側面に接続され、Ｑ３、Ｑ４のエミッタ電源が全体の２段階システムからの出力として利用される。
【００５２】
図３は、図２の従来型２段階電力増幅器の変形例を示す図である。この変形例において、ダーリントン結合されたトランジスタＱ１、Ｑ２並びにダイオードＤＡ、ＤＢは一対のベース接続された入力トランジスタＱ５、Ｑ６によって代用され、そのエミッタのそれぞれは出力トランジスタＱ４、Ｑ３のベースに結合されている。この構成ではダイオードＤＡ、ＤＢを排除できるが、その代わりに入力トランジスタＱ５、Ｑ６のエミッタ電源経路における別の電流源を設けなければならない。
【００５３】
図２及び図３に示されている構成は周知であり、例えば「Ｂｉｐｏｌａｒ ａｎｄ ＭＯＳ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ」Ａｌａｎ Ｂ． Ｇｒｅｂｅｎｅ， Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ， （Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ Ｐｕｂｌｉｃａｔｉｏｎ） １９８４、にその詳細な説明がなされている。従って、ここではこれ以上の説明は省略する。しかしながら、ここで重要なのは、これら従来の構成では、バッファ段からの出力電流はすべて単一のプラス供給及び単一のマイナス供給、例えば＋１２Ｖと−１２Ｖから供給されることである。これにより、上述した不都合が生じるのである。
【００５４】
（本発明にかかる基本システム）
図４は、本発明に係るダイナミックヘッドルーム制御を有する２段階マルチ電圧源モノリシック集積回路（ＩＣ）電力増幅器の主要回路部分を示す図である。両段及電源並びに電力制御回路２２０、２３０（以下に説明）を含む回路全体を図中２００として一様に表示している。本発明は入力ゲイン段２０２を有し、例えば図２又は図３のどちらかに示されている入力ゲイン段のように、いかなる従来の回路としても構成されてもよい。入力段２０２の出力は入力信号Ｖｉｎｐとして出力バッファ段２１０に接続される。本発明の好適な実施例における出力段２１０の詳細を以下に詳述する。
【００５５】
本発明のほとんどの応用例において、出力段はユニティゲインを必要とする。この段が主にバッファとして機能し、かつ、システム入力信号Ｖｉｎの正しい増幅が入力段のゲインｇｍを設定することによって容易に実現できるので、これは必然的なことである。しかしながら、もし出力段をユニティゲイン以外に構成するほうが好ましければ、その構成を採用していもよい。モノリシック演算増幅器の技術分野に精通している当業者であれば、必要な設計変更は明らかであろう。
【００５６】
出力バッファ段の一部として容易に実施される、好ましいが必ずしも必要ではないプラス電力制御回路２２０は、比較的高い値のプラス電圧供給＋Ｖｈｉと比較的低い値のプラス電圧供給＋Ｖｌｏ間のプラス出力ドライバ供給電流の駆動を切換えるために設けられている。プラス電力制御回路２２０と類似しているが、それに対して相対的に逆極性であるマイナス電力制御回路２３０は、比較的高い値のマイナス電圧供給−Ｖｈｉと、比較的低い値のマイナス電圧供給−Ｖｌｏ間のマイナス出力ドライバ供給電流の駆動を切換えるために設けられている。
【００５７】
本発明のほとんどの実施例において、＋Ｖｈｉと＋Ｖｌｏはそれぞれ−Ｖｈｉと−Ｖｌｏの振幅と同一の振幅を有する。これは、ほとんどの応用例における入力信号が多くの場合同一のプラスとマイナス電圧範囲を有するので好ましいが、本発明においては必ずしも必要ではない。集積回路設計の技術分野に精通している当業者であれば、単極動作を可能にする設計変更は明らかであろう。
【００５８】
本発明は、高電圧源と低電圧源の両方を提供し、必要に応じて電流をより高電圧に切換えることより、増幅器を駆動するために必要な電力を削減する。低電圧＋Ｖｌｏと−Ｖｌｏは、通常の設計の検討を用いて選択されてもよい。ただし、たいていのバイポーラ回路では、典型的な部品を駆動するために５Ｖの電圧が使用される。さらに、本発明の最も期待される一般的な応用例、つまり、ＡＤＳＬ増幅回路において、＋Ｖｈｉと−Ｖｈｉはそれぞれ＋１２Ｖと−１２Ｖになる。このような正確な電圧は本発明において必要ではないが、下記の好適な実施例の説明において一例として仮定される。この最大電圧は全体のシステムにおいても通常使用されるものであり、よって、＋Ｖｈｉと−Ｖｈｉは入力ゲイン段２０２も駆動するために接続される。一方、何らかの理由で出力バッファ段と異なる（特により小さい）電圧範囲が入力段において必要とされる場合、異なる供給電圧が供給されてもよい。
【００５９】
代表的なＡＤＳＬの応用例において，実際には電圧要求が＋１２ボルトソースから供給を必要とするのに足りるほど上昇するのは数パーセントの割合でしか起こらないことが発見されている。通常、これは負荷電圧ゼロ対ピーク値が９Ｖのピーク値を約４Ｖ超えた場合にのみ起こる。これは、単一の＋１２Ｖソースしか使用しない従来のシステムが、小さいデューティサイクルを伴う電圧要求の発生に対応するためにこの高いヘッドルーム電圧を提供していることを意味する。
【００６０】
下位電圧（＋Ｖｌｏ、例えば＋５Ｖ）が上位電源（＋Ｖｈｉ、例えば＋１２Ｖ）の半分以下の電圧に設定できるため、出力段の零入力又はアイドリング電流から分散される電力は半分以下に削減される。この削減によって、より高いアイドリング電流が実現され、より低い歪みが可能となる。
【００６１】
本発明の好適な実施例においては、例えば、Ｖｌｏが５Ｖに設定されＶｈｉが１２Ｖに設定されると、約９Ｖの最大電圧に対して切換電圧は約４Ｖになる。ＡＤＳＬ信号における最大電圧は信号標準偏差の５．３３倍であるため、４Ｖの切換電圧は信号標準偏差の約２．３７倍に相当する。所定レベルを超える信号の一部分、つまり単位標準偏差の倍数は、正規確率積分を評価することによって判断できる。このような評価により、不規則に配信されるＡＤＳＬ信号が、自己のデューティサイクルの約２％において、その標準偏差の２．３７倍を超えていることを示している。よって、この回線負荷は、デューティサイクルのごくわずかな部分に対してのみＶｈｉの供給により駆動されている。
【００６２】
比較すると、相対的に一定のヘッドルーム電圧を提供するように設計されている電力制御回路は、最大出力レベルにおけるヘッドルームとほぼ同等のヘッドルームを切換時にも提供する。このような電力制御設計は、切換えにおいて追加で１Ｖのヘッドルームを優に必要とするかもしれない。このような場合、Ｖｌｏが５Ｖと同じ９Ｖの最大出力信号に設定されると、３Ｖの切換電圧が必要になる。３Ｖの切換電圧は信号標準偏差の１．７７倍に相当する。正規確率積分を評価することによって、不規則に配信されるＡＤＳＬ信号が、自己のデューティサイクルの約８％において、その標準偏差の１．７７倍を超えていることを示している。このような回路は、本発明で必要とされる出力デューティサイクルの約４倍（すなわち、８％対２％の比率）の出力デューティサイクル部分に対する電流を第２のものから供給されることを必要とする。
【００６３】
電話局におけるすべてのドライバ対に対して１．４Ｗ以上の出力を必要とする従来の典型的なＡＤＳＬ回線出力ドライバだと、デューティサイクルの数％以下でＶｈｉ電源から電流を供給することによって得られる省力化は、出力ドライバの出力レベルを半分以下、つまり７５０ｍＷ以下に削減する。約１Ｗの出力ドライバ動力を一般的に必要とするアクティブ負荷を終端する方法を用いるＡＤＳＬラインドライバでは、半分以下の電力削減は出力ドライバ動力を６００ｍＷ以下に削減する。単一チップ上で４つもの増幅器の集積を可能にするためには、６００ｍＷ以下の電力レベルを達成しなければならない。これは、費用のかかる熱分散素子をパッケージに追加することを必要とせずに、単一パッケージにおいて１つ以上のラインドライバを組み合わせるためには、チップ全体の電力損失の実用上の限界が約２．２ワットであることに起因する。よって、本発明は４倍ＡＤＳＬ集積回路ラインドライバの構造を可能にする技術を表示するものである。
【００６４】
注目すべきは、本発明のすべての応用例においてプラスとマイナス電圧供給の両方、及び接地を設ける必要がないことである。回路によっては、例えばプラスあるいはマイナスの電源のみで十分であり、この場合はプラス又はマイナスの電力制御回路のみが必要となる。あるいは、両電力制御回路を含みつつ、マイナス（又はプラス）の電圧レベルでシステム「接地」を形成してもよい。構成は本発明の応用例のニーズによって決まる。このような回路の分析や機能性は下記の説明とほぼ同一であり、モノリシック回路設計の技術分野に精通している当業者であれば、必要とされる変更は明らかであろう。
【００６５】
（本発明の好適な実施例）
図５は、本発明に係るのプラス及びマイナス電力制御回路を有する出力バッファ段の簡略化した概略図である。図５において、従来のモノリシック・バイポーラＮＰＮ及びＰＮＰトランジスタはそれぞれ記号Ｎｋ及びＰｋ（ｋ ＝ １， ２， ．．．）として表示されている。モノリシック・ダイオードは記号Ｄｋ（ｋ ＝ １， ２， ．．．）として表示されている。ダイオードＤ１及びＤ２は従来のＰＮ接合ダイオードでもよいが、好ましくはショットキ・ダイオードとして実施され、残りのダイオードは従来のＰＮ接合ダイオードとして実施される。同様に、従来の電流源及び抵抗器もそれぞれ記号ｉｋ及びＲｋ（ｋ ＝ １， ２， ．．．）として表示されている。
【００６６】
周知のとおり、温度などの動作パラメータ（また、接合部を通る電流の量）にもよるが、通常のＰＮ接合部上の電圧降下（又は上昇）は約６００−８００ｍＶである。本発明の好適な実施例において使用されるすべてのトランジスタは、好ましくは、いずれの接合部の電圧降下もほとんど同じ電流密度で動作する他の接合部とほぼ同等の振幅として仮定できるように、同一の基板上に組込まれる。従って、本発明においては、ベースエミッタ電圧降下は、同じ電流密度で動作する他のすべてのトランジスタでほぼ同等であると仮定できる。本発明におけるバイポーラ増幅器などのモノリシック回路用の従来の組込み工程は、この仮定をほとんどの場合証明する。稀に証明されない場合もあるが、この場合における本発明の必要な回路の変更は当業者には明白であり、特に本発明の好適実施例において作成される各種電圧レベル（及びそれらの関係）の説明とそれらの使用方法によってさらに明白になるであろう。
【００６７】
以下の説明において、接合部電圧降下の振幅は定数Ｄと称する。しかしながら、実際にはＤが電流密度や温度などの機能であることを理解しておく必要がある。但し、ほぼ同一の電流密度や温度の装置に対するＤの差も通常は回路の動作において無視しうる、あるいは無関係である。
【００６８】
図５に示す回路はプラス「側」（点線上にプラスと記載）とマイナス「側」（点線下にマイナスと記載）に分離されている。但し、これは便宜上のためである。何故なら、回路の異なる２つの部分が同一、あるいは機能的に同一の部品及び接続を有し、かつ、供給電圧とバイポーラ部品の逆極性を除き同一に動作するからである。従って、プラス側の各トランジスタＮＰＮトランジスタには、対応するマイナス側のトランジスタＰＮＰトランジスタがあり、逆の場合も同じである。例えば、Ｎ９はＰ９に対応し、Ｐ２はＮ２に対応する、という具合である。このようにして、回路のマイナス側の分析は、以下に説明するように、プラス側とまったく同じ方法で行うことができる。
【００６９】
本発明の好適な実施例における図５に示す各種部品の接続は以下の通りである。入力電圧信号Ｖｉｎｐは２つの異なる入力トランジスタＮ１とＰ１のベースに接続される。
【００７０】
回路のプラス側において、比較的高位なプラス電圧供給＋ＶｈｉはトランジスタＮ３、Ｎ５及びＮ９のコレクタに接続され、電流ｉ１及びｉ４をそれぞれ生成する電流源ｌ１及びｌ４も供給する。電圧＋ＶｈｉはトランジスタＰ１０とＰ１１のエミッタにも電流を供給し、これらのエミッタは、Ｐ１０を入力として、またＰ１１を出力として有する従来のバイポーラ電流ミラーを備え、それらのベースは接続され、Ｐ１０ベースはＰ１０コレクタに接続される。
【００７１】
比較的下位なプラス電圧源＋Ｖｌｏは、第１の実施例において電流をレギュレータバスに供給するダイオードＤ１の陽極に接続される。Ｄ１は従来のＰＮ接合ダイオードでもよいが、好ましくは、通常のＰＮ接合ダイオードと比べてフォワード電圧降下を削減するために、本発明の好適な実施例におけるショットキ・ダイオードを代用する。
【００７２】
電圧＋Ｖｌｏは標準的なＰＮ接合ダイオードＤ７の陰極にも接続されており、当該ＰＮ接合ダイオードＤ７の陰極はＰ５のベースに接続されている。プラス電圧偏位の最中、Ｐ５のエミッタは、そのバイアス電流供給は接地から抵抗器Ｒ８を通して供給されるため、接地よりも高く上昇できない。本発明の代表例の１つにおいては、Ｒ８とＲ７の両方は約１０Ｋとなるように選択されており、それによって切換閾値で約５００マイクロアンペアのバイアス電流を提供する。
【００７３】
Ｄ７の陰極をＰ５のベースに接続することで、Ｐ５のベースがＤ７によって＋Ｖｌｏにクランプされるので、逆方向のベースエミッタ電圧ブレークダウンが防止される。Ｄ７を通る最大電流はＲ２によって制限される。トランジスタＰ５、抵抗器Ｒ８及び抵抗器Ｒ２並びにそれらの接続は、プラス電力制御回路におけるトランジスタＮ５、抵抗器Ｒ７及び抵抗器Ｒ１の接続に対応する。
【００７４】
Ｎ１のコレクタは抵抗器Ｒ５を介してＮ３のエミッタに接続され、さらには直接Ｎ７のベースに接続される。電流源Ｉ１の出力は直接Ｎ３のベース及びＰ２のベースに接続される。トランジスタＰ２はダイオード接続される、つまり、そのベースとコレクタが接続されるのである。Ｐ２のベース／コレクタはＰ１のエミッタに接続される。
【００７５】
図５に示すとおり、トランジスタＮ３は、好ましくは、出力トランジスタＮ７及び電力制御入力バッファ・トランジスタＰ４乃至Ｒ５を駆動しているエミッタフォロワとして接続される。Ｎ３ベースはダイオード結合されたトランジスタＰ２を介してＰ１のエミッタに接続される。入力信号Ｖｉｎｐと相対的に、Ｎ３ベース電圧は、出力トランジスタＮ７を駆動するのに適当なレベルであるベースエミッタ電圧降下のおよそ２倍（約１．４Ｖ）となる。
【００７６】
Ｎ７のベース電圧は、プラス電力制御回路の第１又は高電圧部用の入力トランジスタであるＰ４のベースを駆動するのに適切である。
【００７７】
プラス電力制御回路２２０内において、第２電流源Ｉ２はＮ６のエミッタとＤ５の陽極の接続され、Ｎ６のエミッタ・コレクタ間回路を通って接合されたＰ１０のベース及びコレクタ端子に達する。Ｐ１０は、低電圧でｉ２とほぼ同等なコレクタ電流をミラー化するＰＮＰ電流ミラーの入力段であり、当該ミラー化はプラス電源まで上昇し、今度は出力段を介してＲ１、Ｎ５のベース及びダイオードＤ８の陰極の接合部まで下降してくる。好ましくは１００μＡのような小さい値の電流源Ｉ２は、Ｐ１０及びＰ１１を通じてミラー化された後、出力電圧が低くダイオードＤ５が通電していない場合でも、ショットキ・ダイオードＤ３の順方向・バイアス・ダイオード降下を約３００ｍＶ付近で維持する。Ｉ２も約３０ｍＶより少ない小さい電圧降下を、Ｒ１が好適に２７０ｏｈｍｓなどの小さい値である場合に、Ｒ１にわたって生じさせる。よって、Ｎ５のベースまでの零入力電圧ドライブは、電力制御回路の入力電圧、すなわち、Ｐ４のベースより従来のベースエミッタ・ダイオード約１個分の電圧降下及びショットキ・ダイオード１個分の電圧降下だけ高い。これは、Ｐ４のベースからＰ４のエミッタまでベースエミッタ降下があり、さらにＰ４のエミッタがダイオードＤ３の陰極に接続されているからである。Ｄ３は従来のＰＮ接合ダイオードでもよいが、好ましくは、Ｄ３の陽極までの電圧上昇が、従来のシリコン・ダイオード電圧上昇の約半分であるショットキ・ダイオードが用いられる。
【００７８】
本発明の課題の一つがＮ７のコレクタからＮ７のエミッタへの電圧降下を動的に増加させることなので、出力電圧が上昇するにつれて、Ｎ４のベースからＰ４のベースまでの電圧降下を増加させる必要がある。この増加は、出力電圧が上昇するにつれてＲ１にわたってＩ＊Ｒ降下を増加させることによって行われる。この増加は、出力電圧の増加につれて、抵抗器Ｒ９とＲ１０の接合部からダイオードＤ５の陰極を通じてＮ６のエミッタまで電流が伝導された結果である。Ｄ１を通る通電が始まる電圧は、抵抗器Ｒ９とＲ１０の割合を＋Ｖｌｏから接地までの従来の分圧器として調整することによって行える。電流の最大振幅はＲ９とＲ１０の抵抗器振幅を調整することによって設定できるが、所望の電圧通電の開始をもたらす同じ比率でなければならない。この例においてＲ９は２Ｋであり＋Ｖｌｏに接続され、Ｒ１０は３Ｋであり接地に接続されることによって、＋Ｖｌｏ＝５ＶでＲ９とＲ１０の接合部において約３Ｖの電圧でＤ５の陰極を通じて伝導される。好ましくは、Ｒ１１とＲ１２はそれぞれＲ９とＲ１０の値と同等の値に設定される。
【００７９】
Ｒ９とＲ１０のテブナン等価（テブナン等価）抵抗器値は並列でＲ９とＲ１０の値、つまり約１．２Ｋだとよく知られている。Ｎ７の出力からベース、そしてＰ４のエミッタへの電圧上昇は、Ｎ６のベースからエミッタ、そしてダイオードＤ５全体の降下とほぼ同等である。出力電圧が約９ボルトの場合、約１．２Ｋのテブナン等価抵抗にわたって約６Ｖの差があり、その結果バイアス電流はＲ１にわたり最大約５ｍＡまで増加する。この電流の増加はＮ５へのドライブ電圧を増加させ、それに対応した約１ＶのＮ７ヘッドルームの増加をもたらす。
【００８０】
トランジスタＮ５とＮ９は従来のダーリントン（Ｄａｒｌｉｎｇｔｏｎ）構造で接続され、両コレクタは＋Ｖｈｉに接続され、Ｎ５のエミッタはＮ９のベースに接続される。Ｎ９のエミッタとＤ１の陰極は両方ともドライバ出力段Ｎ７のコレクタに接続される。Ｎ９エミッタ、Ｄ１陰極及びコレクタの接続はレギュレータバスのプラス部分、つまり、「プラスのレギュレータバス」を形成する。Ｎ９とＤ１は、高位及び下位のプラス電源＋Ｖｈｉと＋Ｖｌｏのそれぞれがレギュレータバス、ひいては出力トランジスタＮ７のコレクタに接続される時に通る装置なので、この点は重要である。
【００８１】
Ｐ４はプラス電力制御回路に対する入力バッファ・トランジスタであり、このプラス電力制御回路は、＋Ｖｈｉと＋Ｖｌｏのそれぞれから供給される電流の量を制御するアナログのスイッチング又はレギュレーティング素子を形成する出力装置Ｎ９とＤ１を含む。
【００８２】
しかしながら、Ｎ７のコレクタがレギュレータバスに接続され、Ｖｈｉ又は＋Ｖｌｏから電流を供給されているとはいえ、Ｎ７のベースへ供給されるすべての電流は、バッファ段２１０の唯一の電圧源である、比較的高い供給＋Ｖｈｉから単独で供給される。よって、出力トランジスタＮ７のコレクタとエミッタはそれぞれ入力及び出力端子を形成する。入力端子は「スイッチされた」電源に接続され、一方、電流制御端子を形成するＮ７のベースは、単独のスイッチされていない安定ソース＋Ｖｈｉから単独で自己の制御電流を受ける。
【００８３】
Ｐ６のコレクタはマイナス−Ｖｈｉ電源に接続され、Ｎ６のコレクタはプラス＋Ｖｈｉ供給に接続される。
【００８４】
最後に、Ｎ７のエミッタは抵抗器Ｒ３を介して、マイナス端子が回路接地であるプラス出力端子Ｖｏｕｔに接続される。この抵抗器は、好ましくはＮ７を通る零入力バイアス電流を削減するために設けられ、二次高調波歪みを削減するために調整可能である。これは通常、かなりの小さい値を有するものである。本発明の代表例において、Ｒ３は０．１Ｏｈｍｓという値しか有さなかった。ＰＮＰトランジスタＰ７用の補正抵抗器Ｒ４の値は、Ｎ７などのＮＰＮトランジスタに必要な値と多少異なってもよい。本発明の同じ代表例において、抵抗器Ｒ４はＲ３よりわずかに少ない値、つまり０．１Ｏｈｍｓを有していた。Ｒ３とＲ４の正確な値は、後述する二次高調波歪みを削減する設計方法を用いることにより判断できる。
【００８５】
回路のマイナス側にある各種電圧供給、電流源及び部品の接続は、逆極性でプラス側に「ミラー化」される。従って、正確な接続に関する別段の説明は省略する。
【００８６】
発明のさらなる利点は、切換閾値電圧を増加させることによって増幅器の電力効率を向上させることにある。切換えにおける出力段に低いヘッドルームを提供し、さらに出力電圧が切換閾値を超えて増加するにつれてヘッドルームを動的に増加させることによって切換閾値は増加する。これにより、出力段トランジスタＮ７に対するダイナミックヘッドルーム制御が可能になる。低い切換電圧の場合よりも、電流が出力デューティサイクルのより高い部分にわたって出力段トランジスタＮ７に供給されるので、切換閾値電圧を増加させると電力効率が向上する。
【００８７】
本発明におけるこの機能の説明を簡略化するために、以下の表記を導入する。
【００８８】
ＶＮ７ｃｅは出力トランジスタＮ７のコレクタ・エミッタ間電圧である。
【００８９】
ＤＮｉはベースからトランジスタＮｉのエミッタまでの電圧降下（以下、「ダイオード降下」という）。
【００９０】
ＤＰｉは、同様に、ベースからＰｉのエミッタまでの電圧又は「ダイオード」降下である。
【００９１】
ＶＲ１は抵抗器Ｒ１の上から下までの電圧降下である。
【００９２】
これらの電圧降下の性質はバイポーラ設計の分野においては周知である。
【００９３】
Ｎ７が出力トランジスタであるがゆえ、Ｎ７が非常に大きい電流を駆動している場合、そのベース／エミッタ・ダイオード降下ＤＮ７はかなり大きい値になる。この原因の１つは、バイポーラ・トランジスタとしては典型的であるように、Ｎ７はベース抵抗を百Ｏｈｍｓ含む場合もあり、３又は４ミリアンペアのベース電流を伝送可能であることが挙げられる。これによって、Ｎ７の外部ベース／エミッタ電圧の増加を招き、全体の降下が１．２Ｖ、つまり、８００ｍＶの固有ベース／エミッタ・ダイオード降下より多少大きい値に接近する。
【００９４】
しかし、図５に示す本発明の実施例において、いずれのスイッチ・トランジスタのベース／エミッタ・ダイオード降下も「アクティブ」（通電）である、つまり、Ｎ９に対する電圧上昇ＤＮ９は降下ＤＮ７と比較可能である。同様に、Ｐ４に対する電圧上昇ＤＰ４は効果ＤＮ５と比較可能である。
【００９５】
上述した上昇及び下降する電圧は相殺する傾向があるが、電圧降下に対抗されない電圧上昇を提供するために、本発明の好適な実施例の回路には、２つの構成要素（Ｄ３とＲ１）が組み込まれている。
【００９６】
ショットキ・ダイオードＤ３によって提供される電圧上昇ＶＤ３は、数ｍＡの電流では約０．３Ｖであり、対応するＮＰＮトランジスタ降下によって補正されない。これによりヘッドルーム、すなわちＮ９のエミッタ（Ｎ７のコレクタ）からＮ７のエミッタまでの電圧を増加させる。
【００９７】
抵抗器Ｒ１によって提供される電圧上昇は可変であり、Ｐミラー出力装置Ｐ１１が通す電流に比例する。Ｐ１１電流はＰミラー入力電流をＮ６に通すことによって設定される。Ｎ６は少ない継続的なバイアス電流を有するが、Ｎ６エミッタ電圧がフォワード・バイアスＤ５に十分な値まで上昇すると、Ｎ６（及びＰ１１）電流は、出力電圧が上昇しＤ５電流が増加するにつれて増加する。
【００９８】
とりあげられた全体的な回路概念をより良く理解するために、Ｎ７のエミッタからＮ７のコレクタへの２つの異なる信号経路を検討する。一方の経路は＋５Ｖ（＋Ｖｌｏ）下位電源の出力トランジスタＮ７への接続を制御するショットキ・ダイオードＤ１を介し、他方の経路は高位電源＋Ｖｈｉの出力トランジスタＮ７への接続を制御するＮ９を介する。
【００９９】
低電力制御経路において、ヘッドルームとは、ショットキ・ダイオード降下ＶＤＳ１によって削減された低電圧源＋Ｖｌｏと出力エミッタ電力ＶｅＮ７の差だけである。各ステップにおける電圧変化及び上記のおおよその全体的な電圧変化は以下のとおりである。
【０１００】
【式１】
2004513553.tif 000003
合計電圧変化の結果からも分るように、出力エミッタ電圧ＶｅＮ７は低電圧源＋Ｖｌｏ以下のショットキ・ダイオード電圧降下ＶＤＳ以内に上昇するにつれて、ヘッドルームがゼロまで降下する。Ｎ７ヘッドルームがゼロ付近まで降下するにつれてコレクタ電圧の他のソースが存在しない場合、装置は飽和状態になる（ベースコレクタ・ダイオードとベースエミッタ・ダイオードの両方が順方向・バイアスになること）。よって、高電圧経路からの電流は、この状態になる前に提供されなければならない。
【０１０１】
高電力制御経路では、大きい電流範囲においても、その差異は無視しうるほど小さいため、ＤＮ７ ＝ ＤＮ９及びＤＰ４ ＝ ＤＮ５が仮定できる。Ｐ１１とＮ６電流（ＩＰ１１とＩＮ６）がほぼ同等だと仮定すると、Ｒ１全体における電圧変化は約Ｒ１＊ＩＮ６となる。
【０１０２】
高電力制御経路、各ステップにおける電圧変化、及びおおよその全体電圧変化（ヘッドルームＶＮ７ｃｅ）は以下の通りである。
【０１０３】
【式２】
2004513553.tif 000004
ここに図示する本発明の好適実施例において、高電力制御経路全体の電圧変化はＶＮ７ｃｅＨ ＝ ＋ＶＤＳ３＋（Ｒ１＊ＩＮ６）であり、低電力制御経路全体の電圧変化はＮＶ７ｃｅｌ ＝ ＋Ｖｌｏ −ＶＤＳ１ −ＶｅＮ７である。
【０１０４】
高いＶｅＮ７出力電圧では、ＩＮ６は増加し、そしてＲ１＊ＩＮ６が増加するにつれてヘッドルームも出力電圧と共に動的に増加する。低いＶｅＮ７出力電圧では、電圧ＶｅＮ７が＋Ｖｌｏに向かって増加するにつれて、ヘッドルームＶＮ７ｃｅＬはゼロに向かって減衰するが、高電力制御経路回路がＮ７へ供給される電流を受け継ぐのでゼロにはならない。よって、高電力制御経路回路は、増加するヘッドルームＶＮ７ｃｅＨの供給を試みる第２のスイッチング構成を形成する。
【０１０５】
切換ポイントＶＮ７ｃｅＨでは、高電力制御経路ヘッドルームは低出力経路ヘッドルームＶＮ７ｃｅＬとほぼ同等、つまりＶＮ７ｃｅＨ ＝ ＶＮ７ｃｅＬである。ＶＮ７ｃｅＨとＶＮ７ｃｅＬに対してこれまでに取得した関係を用いて最後の等式に代用することによって、＋ＶＤＳ３ ＋ （Ｒ１＊ＩＮ６） ＝ ＋Ｖｌｏ −ＶＤＳ１ −ＶｅＮ７が得られる。最後の関係を書き換えることによって切換時での出力電圧ＶｅＮ７は＋Ｖｌｏ −ＶＤＳ１ −ＶＤＳ３ −（Ｒ１＊ＩＮ６）となる。切換時に、ａ）ＤＳ１ショットキ・ダイオードが負荷電流の半分を供給していて、約０．４Ｖの電圧降下を有し、ｂ）ＤＳ３ショットキ・ダイオード電圧が約０．３Ｖであり、及びｃ） Ｒ１＊ＩＮ６電圧が切換に対応している低ｌＮ６電流で約０．３Ｖであることを仮定すると、ＶＮ７ｅにおける切換電圧は約＋Ｖｌｏ −１Ｖ、又は低電圧源電圧より１Ｖ低いことになる。
【０１０６】
出力電圧の増加に伴うヘッドルーム電圧の動的な増加という本発明の課題は、出力電圧の増加に伴いＩＮ６、つまりＮ６を通る電流を増加することによって達成できる。ＩＮ６を増加する１つの方法としては、電圧（Ｒ１＊ＩＮ６）を切換で約０．３Ｖ、さらに約８．５Ｖの全出力電圧で約１．２Ｖに設定することが挙げられる。ショットキ・ダイオードＤ３電圧が約０．３Ｖだと仮定すると、ＤＳ３とＲ１全体の全電圧や切換で０．６Ｖ、全出力で１．５Ｖになる。
【０１０７】
上述した条件はＲ１を２７０Ｏｈｍｓに選択し、Ｎ６電流を切換時及び全出力時、それぞれ約１ｍＡ及び４．５ｍＡの切換及び全出力時において提供することによって達成できる。Ｎ６ベース電流が１００ｕＡ以下という前提で、約４．５ｍＡのＲ１電流は、全出力で４．５＊２７０＝１．２Ｖの電圧降下を提供する。切換時で約１ｍＡのＲ１電流は０．００１＊２７０＝２７０ｍＶの電流降下を提供する。
【０１０８】
抵抗器Ｒ９とＲ１０の組み合わせは、切換時及び全出力時において必要とされるＮ６電流を供給するために選択されてもよい。必要な抵抗器の値を計算するために、出力電圧間の関係、又は出力ドライバＶｅＮ７のエミッタにおけるおおよその電圧が分っていなければならず、好ましくは温度が極端な差異になるまで駆動されない。
【０１０９】
出力ドライバ・エミッタＶｅＮ７とダイオードＤ５の陰極電圧ＶｃＤ５の電圧差を維持するために採用される全体的な回路概念をより良く理解するために、Ｎ７のエミッタからＤ５の陰極への経路を検討する。Ｄ５の陰極からＮ６のベースまでの経路に対しては、Ｄ５電流が一旦数百マイクロアンペア以上の範囲まで上昇したら、Ｄ５とＮ６全体のダイオード降下はかなりよく釣り合った状態になる。これらの降下はＰ４ダイオード降下にも接近して釣り合うので、３つの降下はすべて値Ｄによって近似的に特徴づけられる。
【０１１０】
切換時におけるＤ５電流は、抵抗器Ｒ１の値と関連して、上述したＲ１全体の電圧上昇を決定するので、切換え付近の電圧降下は一番に念頭に置く事柄である。Ｎ７のベースエミッタ降下は、切換時で値Ｄから１００又は２００ｍＶ以内になるが、最大電圧出力では切換えより数百ｍＶ超えるところまで上昇してもよい。Ｎ７のベースエミッタ降下は切換時の値Ｄによってほぼ特徴付けられるが、とりあえずここでは下記表におけるＤ７の値が設定される。
【０１１１】
Ｄ５（及びＲ１）電流制御経路、各ステップにおける電圧変化及びおおよその全体電圧変化（ＶｅＮ７とＶｃＤ５の差）は以下の通りである。
【０１１２】
【式３】
2004513553.tif 000005
上記分析は、差異＋Ｄｎ７−Ｄが電圧切換において数百ミリボルト以下になるので、 Ｄ５の陰極電圧はＮ７のエミッタ電圧をよく探知することを示す。ここでもっとも重要なことは、摂氏温度ごとの約２．２ｍＶのシリコン・ダイオード温度係数が差異＋Ｄｎ７−Ｄで相殺する傾向があることである。よって、Ｎ７エミッタからＤ５陰極への電圧上昇は比較的温度非依存になる。注目すべきは、ＤＮ７電圧はＤを５〜７百ミリボルト上回っても回路性能を損なうことはないので、高電流においてはさらに上昇する。この上昇はＮ７における電圧降下によって主として決定され、当該電圧降下は、合理的に均一で１つの集積回路から次の集積回路まで予測可能であり、ピーク電圧出力に対応する最大Ｄ５電流の設定を選択する上で小さいが、予測可能な影響を有する。
【０１１３】
Ｒ１とテブナン電圧及びＲ９とＲ１０の並列抵抗の簡易な選択によって、回路に対する適切なダイナミックヘッドルーム制御条件を、切換えから最大出力電圧まで正確に定義できる。Ｒ９とＲ１０の比率は、Ｄ５に対向している適切なテブナン電圧を提供するために選択され、個別の抵抗値は、並列、又はテブナン等価抵抗の値を設定することによってＤ５を通る適切な電流を提供するために選択される。これらの選択は標準の設計基準を用いて行うことができる。
【０１１４】
本発明の有利な機能の１つは、Ｎ７エミッタ電圧とＤ５陰極電圧の電圧差が切換えにおいて小さいことが挙げられる。この機能によって、当業者であれば抵抗器Ｒ１、Ｒ９及びＲ１０の値を容易に選択できる。抵抗器Ｒ９とＲ１０は、電圧切換と最大ドライバ出力電圧の両方において適切な電圧降下を提供すべく、Ｒ１に関連して選択されなければならない。この例のように、切換電圧がドライバ出力で約４Ｖの場合、切換えにおける電圧はダイオードＤ５の陰極で約４Ｖ、また、Ｎ７のエミッタにおける最大電圧ＶｅＮ７では、陰極電圧が約９Ｖであると注意すれば、上記選択は容易になる。
【０１１５】
ドライバ出力電圧と共にヘッドルーム電圧を動的に増加する正確な制御は、Ｒ１を通る切換電流と最大電流との比率を設定することによって提供される。切換え又は最大ドライバ出力におけるＤ５を通る電流は、切換電圧又は最大ドライバ出力電圧とＲ９／Ｒ１０分圧器のテブナン電圧のそれぞれにおける差異とほぼ比例する。このテブナン電圧はＲ９／Ｒ１０分圧器の比率を決定することによって設定される。
【０１１６】
切換えにおけるＤ５電流の正確な制御は、切換時のＤ５陰極電圧とＲ９／Ｒ１０分圧器の比率によって前もって決定されたテブナン電圧の差異に基づき、必要な値に対するＲ９−Ｒ１０並列結合のテブナン抵抗を調整することによって設定される。
【０１１７】
本発明が提供するダイナミックヘッドルーム制御の実例を示すために、切換時にＤ５電流からＲ１にわたって０．２Ｖの電圧降下、及び最大電圧出力で１．２Ｖの電圧降下を提供することが望まれていると仮定する。これは電流において６：１の動的な変化である。
【０１１８】
切換えにおけるＮ６電流は、低く抑えなければならない切換時のＰ４の動的エミッタ抵抗を設定する。Ｒ９／Ｒ１０比率を、必要とされるテブナン電圧を設定するために２：３にすべき場合、Ｒ９＝２ＫとＲ１０＝３Ｋの値は１．２Ｋの並列抵抗、つまりテブナン抵抗を提供する。４ＶのＤ５陰極電圧と３ＶのＲ９／Ｒ１０比率に１Ｖの差があると、Ｒ１を通る電流は抵抗分圧器から約０．８３ｍＡになる。最大出力では、電圧差は１．２Ｋ全体で約９Ｖ−３Ｖ＝６Ｖになり、５ｍＡの電流をもたらす。この電流比率は電圧差の比率、つまり好ましい６：１比率とまったく同じである。最大出力で１．２Ｖよりわずかに高い電圧降下をＲ１に提供させるように設定するには、約２７０ｏｈｍｓのＲ１値が必要になる。切換えにおけるＲ１全体の電圧降下は、分圧器からの０．８ｍＡ及び１２バイアス発生器からの０．１ｍＡの合計によって決定される。よって、切換えにおけるＲ１全体の電圧降下は約０．３Ｖになる。
【０１１９】
Ｄ３としてショットキ・ダイオードが用いられる場合、電圧は約０．３Ｖになるかもしれない。この例では、ヘッドルームは、ダイオードＤ３と抵抗器Ｒｉ全体の電圧降下の合計になり、これは切換えで０．６Ｖ、最大出力で約１．５Ｖをわずかに上回る。８．５Ｖの折曲状の出力電圧に対するダイナミックヘッドルーム制御電圧のプロットを図６に示す。この図に示すように、動的制御電圧（Ｄ３とＲ１全体の合計電圧）は約０．３Ｖから最大出力で約１．５Ｖまで増加する。Ｎ７コレクタ・エミッタ間電圧の差異によって測定されたＮ７ヘッドルームも同プロットに示す。ヘッドルームは、出力電圧が＋Ｖｌｏに向かって上昇するにつれて下降する。切換え後、ヘッドルームは、電力制御回路が直列の組み合わせのＤ３とＲ１全体に生成された電圧からの正確な制御に基づき電流を＋Ｖｈｉ電源から供給するにつれて、最大値１．５Ｖまでスムーズに上昇する。
【０１２０】
Ｒ１、Ｒ９とＲ１０の他の組み合わせも、他の望ましいダイナミックヘッドルーム制御パラメータに適応させるために容易に選択できる。例えば、全出力から切換えにおけるヘッドルームの比率をより大きく又は小さく増加することを選択できる。ダイオードＤ３全体のほぼ一定の電圧を、従来のＰＮ接合シリコン・ダイオードで代用することによって任意で増加したり、又は反対にこれを短絡することによって零電圧まで低減してもよい。図５に示した小型のおそらくはオフチップのコンデンサＣ１（及びＣ２）は、出力ドライバＮ７とＰ７のコレクタから接地まで低インピーダンス経路を提供している。本発明の代表例の１つにおいて、Ｃ１（及びＣ２）の値は１００ｐＦとして選択されたが、回路はより高い値及びより低い値でも十分に動作する。Ｒ１、Ｒ９とＲ１０の選択と同様に、必要とされるＣ１の値も、当業者に周知の原理に従い用いられるトランジスタの特徴に基づき決定できる。
【０１２１】
本発明の実施例は、実装の観点からも利点を有する。本発明の好適実施例において、Ｎ３とＮ７の設計は異なっており、異なる倍数のドレイン・シンカ・フィンガから構成されている。当該技術分野において周知のとおり、モノリシック・バイポーラＩＣを設計するにあたり、各装置における最大電流密度をおおよそ同一に維持することが望ましい。Ｎ７の最大電流は通常およそ３６０ｍＡであり、又はアクティブな成端方法を用いる場合は１８０ｍＡである。これはＮ７が３４のコレクタ・フィンガを有する２つの装置を使用して好適に実施されることを意味する。一方、ドライバＮ３は、出力電流の約１／１００、つまり、最大で２−３ｍＡしか対処する必要がないので、単一のワンフィンガ装置から好適に構成される。この実施は当技術分野において周知である。バイポーラ設計において、正しい最大電流密度及び電圧降下を確保するために、出力Ｎ７、又はソースフォロワ・ドライバＮ３装置、エミッタ、コレクタ及びシンカ・フィンガの必要な倍数だけ設ける。
【０１２２】
本発明の好適な実施例の他の有利な点としては、Ｎ７、Ｐ７、Ｎ９、Ｐ９、Ｎ１０及びＰ１０が複数のフィンガ（６０以上）で実装されても、残りのトランジスタは１つのフィンガを備えていればよいことが挙げられる。
【０１２３】
Ｎ３／Ｎ７又はＰ３／Ｐ７のいずれかのトランジスタ対が他方より強い場合、出力を同じ電流の各方向に供給するために必要なＮ３又はＰ３のいずれかにおいてより少ないベース電圧を必要とする。言いかえれば、ベースにおけて駆動電流が同等の場合、出力は１つの極性においてより高い電位まで上昇することがある。これは、二次高調波歪みと呼ばれる出力波形歪みをもたらす。そして、抵抗器Ｒ３とＲ４の値を周知の方法により調整することによって、Ｎ７とＮ８それぞれのエミッタ抵抗における小差から生じる当該高調波歪みを補正する。同様に、抵抗器Ｒ５とＲ６の値を周知の方法や設計の検討により調整することによって、Ｎ７とＮ８それぞれのベース抵抗における小差を補正できる。当業者であれば明らかなように、対応する抵抗器の値を上げることによって、エミッタやベース抵抗の低い値を補正できる。
【０１２４】
動的な調整を組み入れず一定のヘッドルーム制御で動作した電力制御回路は、最大ドライバ出力電圧におけるヘッドルームと同等のヘッドルームを切換えにおいても提供しなければならないことである。５Ｖの第１又は低電圧源では、切換電圧を３〜３．５Ｖの範囲で固定する必要があるかもしれない。より高い切換電圧、例えば４Ｖでは、電力制御回路は、第１又はより省力の電圧源からのデューティサイクルの大部分にわたって電流を提供することができる。
【０１２５】
複雑で実施が困難な熱分散機構を必要とせずに複数の増幅器を１枚の半導体チップに集積するには、負荷に供給される電力を除き、許容電力損失は全体で２．２ワット以下、又は増幅器ごとに５５０ｍＷ以下でなければならない。ＡＤＳＬの応用においては、負荷電力は１００ｍＷなので、全体の増幅器入力は６５０ｍＷを上回ってはならない。
【０１２６】
電圧切換においてドライバ段出力を最大限にすることによって、本発明に係る構成は、第２電圧源からの供給電流をほとんど無駄にしない。よって、本発明は回路パッケージから消費される全動力を最小限に抑える。単一の集積回路パッケージにおいてドライバを１つ以上、場合によっては４つ組み合わせることを可能とする技術を提供するものである。これは図７に示されており、図７は本発明に係る４つの増幅器４０１、４０２、４０３、４０４を含む集積回路の簡略化された図であり、これらの増幅器は単一の半導体チップ４００に集積、つまり共通パッケージにおける共通基盤上に組み合わされている。各増幅器は、図５に示す増幅器２００と同じ構成及び機能を有する。
【０１２７】
集積回路の製作が不経済になるので、電力半導体素子が必要とするレイアウト面積は過剰であってはならない。各増幅器出力段に対する小面積の必要条件単一のＩＣ内に最大４つのドライバの組み合わせを可能にするための鍵は、ドライバ・コレクタ抵抗があまり低くないことである。例えば、ドライバＮ７コレクタ抵抗が１０ｏｈｍｓの場合、レイアウト面積の必要条件は過剰にはならないことである。しかし、ピーク電流が１００ｍＡの場合、コレクタ抵抗の電圧降下は１００ｍＡ ｘ １０ｏｈｍｓとなり、合計１Ｖとになる。回路がピーク電流出力で合計約１．５Ｖのヘッドルームを提供した場合、内部のコレクタ・エミッタ接合部にわたり約０．５Ｖが残留することになる。
【０１２８】
本発明において、出力段のコレクタ電圧は、出力電圧が切換閾値より増加するに比例して増加する差電圧で、エミッタ電圧より高くなるように動的に制御されるので、余分の１Ｖのヘッドルームをドライバ面積の必要条件を抑えるために用いることができ、かつ、同じ余分の１Ｖのヘッドルームが切換電圧を１Ｖ下げることによって出力効率を妨げるようなこともない。低電力損失と低集積回路面積の組み合わせは、電気通信の応用のためのバイポーラ出力ドライバにおけるより高いレベルの集積を達成するために不可欠である。
【０１２９】
上述した本発明の説明において、各種トランジスタＮ１−Ｎ１１及びＰ１−Ｐ１１はすべてバイポーラ装置として説明・例示されており、各エミッタやコレクタは第１及び第２電流端子として機能し、それらの各ベースは電流制御端子として機能する。ダイオードとして表示した構成要素は、他の構成を有するダイオード、例えばダイオード接続されたバイポーラ・トランジスタ、従来のシリコン・ダイオード又はショットキ・ダイオードで代用してもよい。このような概念はバイポーラ設計の技術分野において周知である。しかしながら、本発明はバイポーラ以外の半導体技術を採用しても実施可能である。例えば、トランジスタがＦＥＴトランジスタなどのＭＯＳ技術において実施されるのであれば、各トランジスタの電流端子はバイポーラエミッタとコレクタに相当するソースとドレインになり、電流制御端子はバイポーラベースに相当するゲートになる。本発明に係る増幅器における他の部分をＭＯＳ技術に適合させるための変形は、周知の設計技術を用いて行われる。
【０１３０】
【発明の効果】
このように、本発明によれば、切換えにおいて、より少ないヘッドルームの提供と最大出力におけるより大きなヘッドルームの提供を可能にし、また、信号出力範囲の全体にわたって予測可能なダイナミックヘッドルーム電圧制御を有する構成が可能になり、さらにクロスオーバーにおけるヘッドルームを最小限に抑え、最大出力まで増加する入念に制御されたヘッドルームをかなり大目に提供することにより、増幅器の電力消費を著しく削減し、高電流出力装置に必要とされるレイアウト領域を最小限に抑えることが可能になる。
【図面の簡単な説明】
【図１】ユニティゲイン出力バッファ段を有するバイポーラ・モノリシック演算増幅器の大幅に簡略化された図である。
【図２】図１の増幅器構造の従来例を示す図である。
【図３】別のユニティゲイン出力バッファ段を採用した、図１における増幅器構造の他の従来例を示す図である。
【図４】本発明のバイポーラ・モノリシック演算増幅器の簡略化されたブロック図である。
【図５】本発明に係るプラス及びマイナス電力制御回路を有する出力バッファ段の簡略化された回路図である。
【図６】ダイナミックヘッドルーム制御電圧及びＮ７出力ドライバ／ヘッドルーム電圧対時間のプロットである。
【図７】本発明を実現する単一装置において組み合わされた４つのＩＣライン・ドライバを示す。
【符号の説明】
１０２　入力ゲイン段
１１０　ユニティゲイン段
２００　出力段
２０２　入力ゲイン段
２１０　出力段
２２０　プラス電力制御回路
２３０　マイナス電力制御回路
４００　集積回路
【図１】
2004513553.tif 000006
【図２】
2004513553.tif 000007
【図３】
2004513553.tif 000008
【図４】
2004513553.tif 000009
【図５】
2004513553.tif 000010
【図６】
2004513553.tif 000011
【図７】
2004513553.tif 000012
【国際公開パンフレット】
2004513553.tif 000013
2004513553.tif 000014
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2004513553.tif 000052
【国際公開パンフレット（コレクトバージョン）】
2004513553.tif 000053
【国際調査報告】
2004513553.tif 000054
2004513553.tif 000055