(57)【要約】【発明の要旨】位相ロックループのリング発振器に使用される遅延回路を提供する。この遅延回路は、差動対に末尾電流を提供するＮＭＯＳトランジスタ１０１を有するＮＭＯＳトランジスタ１０２と１０３の差動対を含む。相補型ＮＭＯＳとＰＭＯＳ負荷トランジスタ１０４、１０６と１０５、１０７は、差動トランジスタ１０２と１０３に負荷を提供する。トランジスタ１１１〜１１４及び１２１〜１２２は、増幅器１３０と一緒に遅延デバイスにバイアスを提供する。増幅器１３０はＶDD−ＶCLAMPに設定した非反転入力を有する。設定に基づいて、ＶDDからＶDD−ＶCLAMPまでの一定の出力電圧揺れは、末尾電流を設定するのに使用する制御電圧ＶCTLと独立して、遅延デバイスの出力ＶOUT＋とＶOUT−で提供される。図１中のＰＭＯＳトランジスタ４とは反対に、ＮＭＯＳ負荷トランジスタ１０４はゲート寄生容量に寄与せず、少ない供給電流消費で高い動作速度を実現できる。リング発振器の動作周波数はトランジスタ１０１を通る末尾電流に正比例するため、図２の遅延回路を使用するリング発振器の周波数の同調範囲が広くなる。
2004530352.tif 000002
【特許請求の範囲】
【請求項１】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路の相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶDD）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、
前記第１の電源（ＶDD）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、及び
基準電圧に接続された第１の入力と、第２の入力と、出力を有する増幅器（１３０）と、
第１の電源（ＶDD）と増幅器（１３０）の第２の入力間に結合したソース‐ドレイン路を有する第７及び８のトランジスタ（１１３、１１４）からなる第３の負荷を含むバイアス回路を含み、前記第３、５及び７のトランジスタのゲートは増幅器（１３０）の出力に結合することを特徴とする発振器用遅延回路。
【請求項２】
第１の電源（ＶDD）に結合したソースと、前記第４、６及び８のトランジスタのゲートに一緒に結合したドレインとゲートを有する第９のＰＭＯＳトランジスタ（１２２）を更に含むことを特徴とする請求項１に記載の遅延回路。
【請求項３】
差動対の第１及び第２のトランジスタ（１０２、１０３）の共通のソースに結合したドレインと、第２の電源（ＶSS）に結合したソースと、遅延制御電圧入力（ＶCTL）に結合したゲートを有する第９のトランジスタ（１０１）、及び
第９のトランジスタ（１２２）のドレインに結合したドレインと、第２の電源（ＶSS）に結合したソースと、遅延制御電圧入力（ＶCTL）と第９のトランジスタ（１０１）のゲートに結合したゲートを有する第１０のトランジスタ（１２１）を更に含むことを特徴とする請求項１に記載の遅延回路。
【請求項４】
増幅器（１３０）の第２の入力に結合したドレインと、第１の電源（ＶDD）に結合したゲートと、ソースを有する第１１のトランジスタ（１１２）、及び
第１１のトランジスタ（１１２）のソースに結合したドレインと、第２の電源（ＶSS）に結合したソースと、遅延制御電圧入力（ＶCTL）と第９及び１０のトランジスタ（１０１、１２２）のゲートに結合したゲートを有する第１２のトランジスタ（１１１）を更に含むことを特徴とする請求項３に記載の遅延回路。
【請求項５】
遅延回路に対して非反転入力（ＶIN＋）を形成するゲートと、遅延回路の反転出力（ＶOUT−）を形成するドレインと、ソースを有する第１のＮＭＯＳトランジスタ（１０２）、及び、遅延回路の反転入力（ＶIN−）を形成するゲートと、遅延回路の非反転出力（ＶOUT＋）を形成するドレインと、差動対の第１のＮＭＯＳトランジスタのソースに結合したソースを有する第２のＮＭＯＳトランジスタ（１０３）からなるトランジスタの差動対、
第１の電源（ＶDD）に結合したドレインと、非反転出力（ＶOUT＋）に結合したソースと、ゲートを有する第３のＮＭＯＳトランジスタ（１０５）、及び、第１の電源（ＶDD）に結合したソースと、非反転出力（ＶOUT＋）に結合したドレインと、ゲートを有する第１のＰＭＯＳトランジスタ（１０７）からなる第１の負荷、
第１の電源（ＶDD）に結合したドレインと、反転出力（ＶOUT−）に結合したソースと、第３のＮＭＯＳトランジスタ（１０５）のゲートに結合したゲートを有する第４のＮＭＯＳトランジスタ（１０４）、及び、第１の電源（ＶDD）に結合したソースと、反転出力（ＶOUT−）に結合したドレインと、第１のＰＭＯＳトランジスタ（１０７）のゲートに結合したゲートを有する第２のＰＭＯＳトランジスタ（１０６）からなる第２の負荷、
第１のＮＭＯＳトランジスタ（１０２）と第２のＮＭＯＳトランジスタ（１０３）のソースに結合したドレインと、第２の電源（ＶSS）に接続されたソースと、ゲートを有する第５のＮＭＯＳトランジスタ（１０１）、及び
基準電圧に接続された非反転入力と、反転入力と、出力を有する増幅器（１３０）、
第１の電源（ＶDD）に結合したドレインと、増幅器（１３０）の反転入力に結合したソースと、第３のＮＭＯＳトランジスタ（１０５）のゲートに結合したゲートを有する第６のＮＭＯＳトランジスタ（１１３）、及び、第１の電源（ＶDD）に結合したソースと、増幅器（１３０）の反転入力に結合したドレインと、第１のＰＭＯＳトランジスタ（１０７）のゲートに結合したゲートを有する第３のＰＭＯＳトランジスタ（１１４）からなる第３の負荷、
増幅器（１３０）の反転入力に結合したドレインと、第１の電源（ＶDD）に結合したゲートと、ソースを有する第７のＮＭＯＳトランジスタ（１１２）、
第７のＮＭＯＳトランジスタ（１１２）のソースに結合したドレインと、第２の電源（ＶSS）に結合したソースと、第５のＮＭＯＳトランジスタ（１０１）のゲートに結合したゲートを有する第８のＮＭＯＳトランジスタ（１１１）、
第２の電源（ＶSS）に結合したソースと、第５のＮＭＯＳトランジスタ（１１２）のゲートと遅延回路の遅延制御電圧入力（ＶCTL）とに結合したゲートと、ドレインを有する第９のＮＭＯＳトランジスタ（１２１）、及び
第１の電源（ＶDD）に結合したソースと、第９のＮＭＯＳトランジスタ（１２１）のドレインと第１のＰＭＯＳトランジスタ（１０７）のゲートとに一緒に結合したドレインとゲートを有する第４のＰＭＯＳトランジスタ（１２２）を含むバイアス回路を含むことを特徴とする発振器用遅延回路。
【請求項６】
第１、２、３及び４のＰＭＯＳトランジスタ（１０７、１０６、１１４１２２）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第３、４及び６のＮＭＯＳトランジスタ（１０５、１０４、１１３）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第１、２及び７のＮＭＯＳトランジスタ（１０２、１０３、１１２）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第５のＮＭＯＳトランジスタ（１０１）のＷ／Ｌ（幅対長さ）比を第８及び９のトランジスタ（１１１、１２１）の各々のＷ／Ｌ（幅対長さ）比の２倍にし、第３及び４のＮＭＯＳトランジスタ（１０４、１０５）のＷ／Ｌ（幅対長さ）比を第１及び２のＰＭＯＳトランジスタ（１０７、１０６）の各々のＷ／Ｌ（幅対長さ）比の１／３にすることを特徴とする請求項５に記載の遅延回路。
【請求項７】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のＮＭＯＳトランジスタのゲートと、遅延回路の相補型出力を形成する前記差動対の前記第１及び第２のＮＭＯＳトランジスタのドレインが共通のソース構成において接続されたＮＭＯＳトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶDD）を前記差動対の前記第１のＮＭＯＳトランジスタ（１０２）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第１のＰＭＯＳトランジスタ（１０６）と第３のＮＭＯＳトランジスタ（１０４）からなる第１の負荷、
前記第１の電源（ＶDD）を前記差動対の前記第２のＮＭＯＳトランジスタ（１０３）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第２のＰＭＯＳトランジスタ（１０７）と第４のＮＭＯＳトランジスタ（１０５）からなる第２の負荷、及び
前記第１の負荷の前記第１のＰＭＯＳトランジスタ（１０６）と前記第３のＮＭＯＳトランジスタ（１０４）のゲートと、前記第２の負荷の前記第２のＰＭＯＳトランジスタ（１０７）と前記第４のＮＭＯＳトランジスタ（１０５）とにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。
【請求項８】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路からの相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶDD）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、
前記第１の電源（ＶDD）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、及び
高低電圧入力が遅延回路の入力に印加される時、遅延回路の出力間電圧揺れが一定のままであるように、前記第１の負荷と前記第２の負荷のトランジスタのゲートにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。
【請求項９】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路からの相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶDD）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、
前記第１の電源（ＶDD）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する分路に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、
差動トランジスタ対のソースを第２の電源（ＶSS）に結合するソース‐ドレイン路を有し、遅延回路により提供される時間遅延を制御するように制御電圧を印加するゲートを有する末尾電流制御トランジスタ（１０１）、及び
前記時間遅延が前記末尾電流制御トランジスタ（１０１）のソースからドレインへ提供される末尾電流に線形比例するように、前記第１の負荷と前記第２の負荷のトランジスタのゲートにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相ロックループのリング発振器において使用される遅延回路に関するものである。
【背景技術】
【０００２】
位相ロックループは、通信、デジタル回路及び大量記憶電子装置を含む多くの用途に使用される。多くの位相ロックループ設計が当業者に周知である。従来の位相ロックループ設計は、位相ロックループの性能を決定する重要な部分である電圧または電流制御発振器を備える。位相ロックループ用電圧または電流制御発振器の重要なパラメータは、（１）出力振幅の最小変動と低ジッターを有する電圧制御発振器周波数の同調範囲、または最小値と最大値間範囲、（２）電源と基板の雑音除去、及び（３）電力消費を含む。
【０００３】
図１は、位相ロックループの電圧または電流制御発振器のリング発振器において使用される従来の遅延回路を示す。図１の遅延回路は、ＩＥＥＥ  ＪＳＳＣ、Ｖｏｌ．３１、Ｎｏ．１１、１９９６年１１月号の第１７２３〜１７３２頁に開示されている。トランジスタ１〜７は遅延段を形成し、トランジスタ１１と１２は遅延回路にバイアスを提供する。
【０００４】
遅延段は、抵抗負荷４〜７を有するトランジスタ２と３とのソース結合対を含む。抵抗負荷はそれぞれ、等しい大きさにされバイアスされたＰＭＯＳデバイス６又は７との分路においてダイオードが接続されたＰＭＯＳデバイス４又は５を含む。トランジスタ４〜７はそれらのゲート上に与えた円で図示されるＰＭＯＳデバイスであり、かかるゲートの円なしトランジスタ例えば２と３はＮＭＯＳデバイスである。ゲートの円は、図１とそれ以降の図において、どのトランジスタがＰＭＯＳとＮＭＯＳデバイスであるかを示すのに使用する。
【０００５】
適正なバイアスに対して、トランジスタ１１、１２、６及び７の大きさは、例えばトランジスタ２がオンであるとき、トランジスタ６がトランジスタ１の電流の１／２を引き出すように選ぶ。同様に、トランジスタ３がオンであるとき、トランジスタ７がトランジスタ１の電流の１／２を引き出す。
【０００６】
図１の遅延回路は、ＶDDからＶDD−ＶGSまでの出力電圧の揺れを有する。ここで、ＶGSは、ＶT＋√２＊ＩD／ｋに等しいゲートとソース間電圧である（ｋは導通している負荷トランジスタ４又は５の一方のデバイスの相互コンダクタンスであり、ＩDはトランジスタ４又は５の一方のドレイン電流であり、通常、時間遅延制御電圧ＶCTLによって制御されるトランジスタ１を通る末尾電流の半分である）。
【０００７】
図１の遅延回路の遅延時間は、ＴD＝ＲEFF＊ＣEFF＝（１／√２＊ｋ＊ＩD）＊ＣEFFとして近似される。ＲEFFは、電圧の揺れの範囲の端での小信号抵抗であり、導通している負荷トランジスタ４又は５の一方の相互コンダクタンスの逆数である。ＣEFFは、合計有効容量であり、トランジスタ２と６とのドレイン容量、トランジスタ４のゲートとドレインの容量、及びリング発振器の次の後続の遅延段の入力トランジスタのゲート容量を含む。有効容量ＣEFFを制限することで、電力消費を減少し、更に動作速度を増加できる。
【０００８】
図１に示す回路のＮ段を有するリング発振器に対して、リング発振器の動作周波数ｆ１は、
ｆ１＝１／（２＊Ｎ＊ＴD）＝√２＊ｋ＊ＩD／（２＊Ｎ＊ＣEFF）
従って、図１に示す回路を使用するリング発振器は、(ＩDと(ＩDに比例する動作周波数ｆ１とともに変化する出力電圧の揺れを有する。出力電圧の揺れが(ＩDとともに変動するのは、動作周波数の全範囲で電源と基板の雑音除去を減少させるため、望ましくない。なお、動作周波数ｆ１の同調範囲は、平方根関数に従う末尾電流ＩDの制限によって制御される。
【０００９】
本発明の目的は、図１の遅延回路に比べて、一定の出力揺れ、広い同調範囲、高い動作速度及び低い電力消費を有する電圧または電流制御発振器用遅延回路を提供することにある。
【００１０】
本発明の目的は、電圧または電流制御発振器のリング発振器において使用される遅延回路を提供することにある。この遅延回路は、差動対に末尾電流を提供するＮＭＯＳトランジスタ１０１を有するＮＭＯＳトランジスタ１０２と１０３の差動対を含む。相補型ＮＭＯＳとＰＭＯＳ負荷トランジスタ１０４、１０６と１０５、１０７は、差動トランジスタ１０２と１０３に負荷を提供する。トランジスタ１１１〜１１４及び１２１〜１２２は、増幅器１３０と一緒に、遅延調節回路にバイアスを提供する。
【００１１】
増幅器１３０は、ＶDD−ＶCLAMPに設定した非反転入力（＋）を有し、遅延回路のトランジスタのＷ／Ｌ（幅対長さ）比は、トランジスタ１０１、１０２、１０４及び１０６、又は１０１、１０３、１０５及び１０７のいずれかがバイアストランジスタ１１１、１１２、１１３及び１１４をそれぞれ複製するように設定する。設定に基づいて、ＶDDからＶDD−ＶCLAMPまでの一定の出力電圧揺れが遅延デバイスの出力ＶOUT＋とＶOUT−で提供される。ＶCLAMPはトランジスタ１０１からのバイアス末尾電流を制御する制御電圧ＶCTLと独立であるので、時間遅延回路の出力電圧の揺れは、制御電圧ＶCTLによって制御される異なる末尾電流に対して一定になる。一定の出力電圧の揺れのため、遅延回路は動作電流の変動範囲で、図１の遅延回路に比べてより良い雑音除去を提供できる。
【００１２】
図１（従来）のＰＭＯＳトランジスタ４又は５はリング発振器の動作周波数に影響する有効容量ＣEFFに寄与するが、図２（本発明）の遅延回路では、リング発振器の動作周波数に影響する有効容量ＣEFFへのＮＭＯＳ負荷トランジスタ１０４又は１０５の寄与は少ないので、図２の遅延回路はより少ない供給電流消費でより高い動作速度を得ることができる。加えて、図１のデバイス動作周波数は末尾電流の平方根に比例するのに対して、図２の遅延回路を使用するリング発振器の動作周波数は末尾電流に比例するため、図２の遅延回路を使用するリング発振器の周波数の同調範囲は、図１の回路の同調範囲より広くすることができる。
【００１３】
【００１４】
図２は、本発明による電圧または電流制御発振器のリング発振器において使用される遅延回路を示す。この遅延回路は、ＮＭＯＳトランジスタ１０２と１０３の差動対に末尾電流を提供するＮＭＯＳトランジスタ１０１を含む。ＮＭＯＳトランジスタ１０４とＰＭＯＳトランジスタ１０６は、差動対のトランジスタ１０２に対する相補負荷を形成する。同様に、ＮＭＯＳトランジスタ１０５とＰＭＯＳトランジスタ１０７は、差動対のトランジスタ１０３に対する相補負荷を形成する。トランジスタ１１１〜１１４及び１２１〜１２２は、増幅器１３０と一緒に、遅延デバイスに適正なバイアスを提供する。
【００１５】
トランジスタ１０６と１０７のゲートバイアスは、図１のトランジスタ６と７のバイアスと同様である。バイアスの１例では、トランジスタ１０６、１０７、１１４及び１２２のＷ／Ｌ（幅対長さ）比を等しくする。更に、トランジスタ１０４、１０５及び１１３のＷ／Ｌ（幅対長さ）比を等しくし、トランジスタ１０２、１０３及び１１２のＷ／Ｌ（幅対長さ）比を等しくする。更に、トランジスタ１０１のＷ／Ｌ（幅対長さ）比は、トランジスタ１１１と１２１のＷ／Ｌ（幅対長さ）比の２倍にする。最後に、トランジスタ１０４と１０５のＷ／Ｌ（幅対長さ）比は、トランジスタ１０６と１０７のＷ／Ｌ（幅対長さ）比の１／３にする。
【００１６】
図２の遅延回路は、後述するように、電圧または電流制御発振器において使用する場合に図１の遅延回路より幾つかの利点を提供する。
【００１７】
図２の遅延回路の第１の利点は、ＶDDからＶDD−ＶCLAMPまでの一定の出力電圧揺れを有することである。例えばＶIN＋が高くＶIN−が低い場合、トランジスタ１０１、１０２、１０４及び１０６がそれぞれトランジスタ１１１、１１２、１１３及び１１４のバイアスを複製するため、ＶOUT−はＶDD−ＶCLAMPになるようにクランプされる。同時に、トランジスタ１０７がカットオフになるまでトランジスタ１０７は出力ノードをチャージするため、ＶOUT＋はＶDDになる。同じ理由で、ＶIN＋が低くＶIN−が高い場合、ＶOUT−はＶDDになり、ＶOUT＋はＶDD−ＶCLAMPになる。ＶCLAMPはトランジスタ１０１からのバイアス末尾電流を制御する制御電圧ＶCTLと独立であるので、図２の時間遅延回路の出力電圧の揺れは、制御電圧ＶCTLによって制御される異なる末尾電流に対して一定になる。図１の遅延回路に比べて、一定の出力電圧の揺れを有する図２の遅延回路によって、差動―単終端（ｄｉｆｆｅｒｅｎｔｉａｌ‐ｔｏ‐ｓｉｎｇｌｅ‐ｅｎｄｅｄ）変換器をより容易に設計でき、完全な同調範囲に亘ってより良い電源と基板の雑音除去を有する発振器を作るのに使用できる。
【００１８】
図２の遅延回路の第２の利点は、遅延時間が、ＴD＝ＲEFF＊ＣEFF＝ＣEFF＊Ｖ／Ｉとして近似されることである（ここで、Ｉは制御電圧ＶCTLによって制御されるトランジスタ１０１の末尾電流の半分であり、Ｖはクランプ電圧ＶCLAMPと同じである）。ＣEFFは、トランジスタ１０３と１０７のドレイン容量、トランジスタ１０５のソース容量、及び次の遅延段の入力トランジスタのゲート容量の合計寄生容量である。図２の回路のＮ段を有する発振器に対して、回路の動作周波数ｆ２は、
ｆ２＝１／（２＊Ｎ＊ＴD）＝Ｉ／（２＊Ｎ＊ＣEFF＊Ｖ）
図２中のＮＭＯＳトランジスタ１０４の大きさは、図１中のＰＭＯＳトランジスタ４の大きさの１／３であり、ＮＭＯＳトランジスタ１０４はゲート〜基板容量ＣGB〜ＣEFFに寄与しないが、図１のＰＭＯＳトランジスタ４は寄与する。図２の遅延回路のＣEFFは図１の遅延回路のＣEFFより著しく少ない。それ故、図２の遅延回路はより少ない供給電流消費でより高い動作速度を得ることができる。加えて、図１の遅延回路を使用するリング発振器の動作周波数は末尾電流ＩDの平方根に比例するのに対して、図２の遅延回路を使用するリング発振器の動作周波数は末尾電流ＩDに比例するため、図２の遅延回路の周波数の同調範囲は、図１の回路の周波数の同調範囲より広くすることができる。
【００１９】
本発明を特定の構成について上述したが、これは本発明の製造及び使用方法を単に例示するためのものであり、多くの他の修正は発明の請求の範囲内であり得るであろう。
【図面の簡単な説明】
【００２０】
【図１】従来のリング発振器用遅延回路である。
【図２】本発明によるリング発振器用遅延回路である。
【図１】
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【図２】
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【国際公開パンフレット】
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2004530352.tif 000024
【手続補正書】
【提出日】平成15年5月2日(2003.5.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路の相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶDD）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、
前記第１の電源（ＶDD）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、及び
基準電圧に接続された第１の入力と、第２の入力と、出力を有する増幅器（１３０）と、
第１の電源（ＶDD）と増幅器（１３０）の第２の入力間に結合したソース‐ドレイン路を有する第７及び８のトランジスタ（１１３、１１４）からなる第３の負荷を含むバイアス回路を含み、前記第３、５及び７のトランジスタのゲートは増幅器（１３０）の出力に結合することを特徴とする発振器用遅延回路。
【請求項２】
第１の電源（ＶDD）に結合したソースと、前記第４、６及び８のトランジスタのゲートに一緒に結合したドレインとゲートを有する第９のＰＭＯＳトランジスタ（１２２）を更に含むことを特徴とする請求項１に記載の遅延回路。
【請求項３】
差動対の第１及び第２のトランジスタ（１０２、１０３）の共通のソースに結合したドレインと、第２の電源（ＶSS）に結合したソースと、遅延制御電圧入力（ＶCTL）に結合したゲートを有する第１０のトランジスタ（１０１）、及び
第９のトランジスタ（１２２）のドレインに結合したドレインと、第２の電源（ＶSS）に結合したソースと、遅延制御電圧入力（ＶCTL）と第１０のトランジスタ（１０１）のゲートに結合したゲートを有する第１１のトランジスタ（１２１）を更に含むことを特徴とする請求項２に記載の遅延回路。
【請求項４】
増幅器（１３０）の第２の入力に結合したドレインと、第１の電源（ＶDD）に結合したゲートと、ソースを有する第１２のトランジスタ（１１２）、及び
第１２のトランジスタ（１１２）のソースに結合したドレインと、第２の電源（ＶSS）に結合したソースと、遅延制御電圧入力（ＶCTL）と第１０及び１１のトランジスタ（１０１、１２１）のゲートに結合したゲートを有する第１３のトランジスタ（１１１）を更に含むことを特徴とする請求項３に記載の遅延回路。
【請求項５】
遅延回路に対して非反転入力（ＶIN＋）を形成するゲートと、遅延回路の反転出力（ＶOUT−）を形成するドレインと、ソースを有する第１のＮＭＯＳトランジスタ（１０２）、及び、遅延回路の反転入力（ＶIN−）を形成するゲートと、遅延回路の非反転出力（ＶOUT＋）を形成するドレインと、差動対の第１のＮＭＯＳトランジスタのソースに結合したソースを有する第２のＮＭＯＳトランジスタ（１０３）からなるトランジスタの差動対、
第１の電源（ＶDD）に結合したドレインと、非反転出力（ＶOUT＋）に結合したソースと、ゲートを有する第３のＮＭＯＳトランジスタ（１０５）、及び、第１の電源（ＶDD）に結合したソースと、非反転出力（ＶOUT＋）に結合したドレインと、ゲートを有する第１のＰＭＯＳトランジスタ（１０７）からなる第１の負荷、
第１の電源（ＶDD）に結合したドレインと、反転出力（ＶOUT−）に結合したソースと、第３のＮＭＯＳトランジスタ（１０５）のゲートに結合したゲートを有する第４のＮＭＯＳトランジスタ（１０４）、及び、第１の電源（ＶDD）に結合したソースと、反転出力（ＶOUT−）に結合したドレインと、第１のＰＭＯＳトランジスタ（１０７）のゲートに結合したゲートを有する第２のＰＭＯＳトランジスタ（１０６）からなる第２の負荷、
第１のＮＭＯＳトランジスタ（１０２）と第２のＮＭＯＳトランジスタ（１０３）のソースに結合したドレインと、第２の電源（ＶSS）に接続されたソースと、ゲートを有する第５のＮＭＯＳトランジスタ（１０１）、及び
基準電圧に接続された非反転入力と、反転入力と、出力を有する増幅器（１３０）、
第１の電源（ＶDD）に結合したドレインと、増幅器（１３０）の反転入力に結合したソースと、第３のＮＭＯＳトランジスタ（１０５）のゲートに結合したゲートを有する第６のＮＭＯＳトランジスタ（１１３）、及び、第１の電源（ＶDD）に結合したソースと、増幅器（１３０）の反転入力に結合したドレインと、第１のＰＭＯＳトランジスタ（１０７）のゲートに結合したゲートを有する第３のＰＭＯＳトランジスタ（１１４）からなる第３の負荷、
増幅器（１３０）の反転入力に結合したドレインと、第１の電源（ＶDD）に結合したゲートと、ソースを有する第７のＮＭＯＳトランジスタ（１１２）、
第７のＮＭＯＳトランジスタ（１１２）のソースに結合したドレインと、第２の電源（ＶSS）に結合したソースと、第５のＮＭＯＳトランジスタ（１０１）のゲートに結合したゲートを有する第８のＮＭＯＳトランジスタ（１１１）、
第２の電源（ＶSS）に結合したソースと、第５のＮＭＯＳトランジスタ（１０１）のゲートと遅延回路の遅延制御電圧入力（ＶCTL）とに結合したゲートと、ドレインを有する第９のＮＭＯＳトランジスタ（１２１）、及び
第１の電源（ＶDD）に結合したソースと、第９のＮＭＯＳトランジスタ（１２１）のドレインと第１のＰＭＯＳトランジスタ（１０７）のゲートとに一緒に結合したドレインとゲートを有する第４のＰＭＯＳトランジスタ（１２２）を含むバイアス回路を含むことを特徴とする発振器用遅延回路。
【請求項６】
第１、２、３及び４のＰＭＯＳトランジスタ（１０７、１０６、１１４、１２２）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第３、４及び６のＮＭＯＳトランジスタ（１０５、１０４、１１３）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第１、２及び７のＮＭＯＳトランジスタ（１０２、１０３、１１２）の各々のＷ／Ｌ（幅対長さ）比を等しくし、第５のＮＭＯＳトランジスタ（１０１）のＷ／Ｌ（幅対長さ）比を第８及び９のトランジスタ（１１１、１２１）の各々のＷ／Ｌ（幅対長さ）比の２倍にし、第３及び４のＮＭＯＳトランジスタ（１０４、１０５）のＷ／Ｌ（幅対長さ）比を第１及び２のＰＭＯＳトランジスタ（１０７、１０６）の各々のＷ／Ｌ（幅対長さ）比の１／３にすることを特徴とする請求項５に記載の遅延回路。
【請求項７】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のＮＭＯＳトランジスタのゲートと、遅延回路の相補型出力を形成する前記差動対の前記第１及び第２のＮＭＯＳトランジスタのドレインが共通のソース構成において接続されたＮＭＯＳトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶDD）を前記差動対の前記第１のＮＭＯＳトランジスタ（１０２）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第１のＰＭＯＳトランジスタ（１０６）と第３のＮＭＯＳトランジスタ（１０４）からなる第１の負荷、
前記第１の電源（ＶDD）を前記差動対の前記第２のＮＭＯＳトランジスタ（１０３）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第２のＰＭＯＳトランジスタ（１０７）と第４のＮＭＯＳトランジスタ（１０５）からなる第２の負荷、及び
前記第１の負荷の前記第１のＰＭＯＳトランジスタ（１０６）と前記第３のＮＭＯＳトランジスタ（１０４）のゲートと、前記第２の負荷の前記第２のＰＭＯＳトランジスタ（１０７）と前記第４のＮＭＯＳトランジスタ（１０５）とにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。
【請求項８】
遅延回路に対して相補型入力を形成する差動対の第１及び第２のトランジスタのゲートと、遅延回路からの相補型出力を形成する前記差動対の前記第１及び第２のトランジスタのドレインが共通のソース構成において接続されたトランジスタ（１０２、１０３）の差動対、
第１の電源（ＶDD）を前記差動対の前記第１のトランジスタ（１０２）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第３及び第４のトランジスタ（１０４、１０６）からなる第１の負荷、ここで前記第３のトランジスタ（１０４）はＮＭＯＳデバイスからなり、前記第４のトランジスタ（１０６）はＰＭＯＳデバイスからなる、
前記第１の電源（ＶDD）を前記差動対の前記第２のトランジスタ（１０３）のドレインに結合する並列に接続されたソース‐ドレイン路を有する第５及び第６のトランジスタ（１０５、１０７）からなる第２の負荷、ここで前記第５のトランジスタ（１０５）はＮＭＯＳデバイスからなり、前記第６のトランジスタ（１０７）はＰＭＯＳデバイスからなる、
差動トランジスタ対のソースを第２の電源（ＶSS）に結合するソース‐ドレイン路を有し、遅延回路により提供される時間遅延を制御するように制御電圧を印加するゲートを有する末尾電流制御トランジスタ（１０１）、及び
前記時間遅延が前記末尾電流制御トランジスタ（１０１）のソースからドレインへ提供される末尾電流に線形比例するように、前記第１の負荷と前記第２の負荷のトランジスタのゲートにバイアス電圧を提供する電圧バイアス回路を含むことを特徴とする発振器用遅延回路。
【国際調査報告】
2004530352.tif 000025