(57)【要約】ＭＲＡＭセル（１０）の製造方法に関する。分離用トランジスタ（１２）を半導体基板（１１）上に設け、基板上に相互接続スタック（１３）を形成してトランジスタの一端に接続する。ビア（１４）をスタックの上端の上に形成してビアがデジットライン（１５）下方の位置からデジットラインの上方の位置にまで延在させる。またビアは、誘電体層（２０）の上面の上方に延びてアライメントキーとなる。一つのＭＴＪメモリセルをその上面の上に位置させてビアと接続させ、磁性材料からなる自由層の端部を、サイドウォールスペーサ及び選択エッチングを使用して磁性材料からなる固定エッジの端部から離間させる。
2004508707.tif 000002
【特許請求の範囲】
【請求項１】
分離用トランジスタを有した半導体基板を設ける工程と、
前記トランジスタの一端子と接続している相互接続スタックを前記基板上に形成する工程と、
前記相互接続スタックの上端に隣接してビットラインを設ける工程と、
前記ビットライン下方の位置から前記ビットラインの上方の位置に延在させるべく、前記相互接続スタックの前記上端にビアを形成する工程とからなる小型磁気抵抗ランダムアクセスメモリの製造方法。
【請求項２】
前記ビアを形成する工程は、前記ビットラインを覆い、かつ前記ビアの上端を囲む誘電体材料からなる誘電体材料層を設ける工程からなり、同誘電体材料層は上面を有する請求項１に記載の小型磁気抵抗ランダムアクセスメモリの製造方法。
【請求項３】
前記誘電体材料層を設ける工程は、アライメントキーを設けるために前記ビアの前記上端を前記誘電体材料層上面の上方に延伸させて前記誘電体材料層を形成する工程を含む請求項２に記載の小型磁気抵抗ランダムアクセスメモリの製造方法。
【請求項４】
前記誘電体材料層の前記上面に磁気トンネル接合メモリセルを設ける工程をさらに有する請求項３に記載の小型磁気抵抗ランダムアクセスメモリの製造方法。
【請求項５】
前記磁気トンネル接合メモリセルを前記誘電体材料層の前記上面に設ける工程は、
導電性の非磁性材料からなるブランケット層を前記誘電体材料層上面の上に前記ビアと接触させて成膜する工程と、
磁性材料からなるブランケット層を前記導電性非磁性材料ブランケット層の上に成膜する工程と、
トンネルバリア材料からなるブランケット層を前記磁性材料ブランケット層の上に成膜する工程と、
自由磁性材料からなる自由磁性材料層を前記ビットラインに重なる位置に設け、かつ前記自由磁性層頂部の最上金属層に前記磁気トンネル接合メモリセルの面積の大きさを決定する第１及び第２の端部及びエッジを設けるべく、前記トンネルバリア材料からなるブランケット層の上に前記自由磁性材料層及び前記最上金属層を形成する工程と、
サイドウォールスペーサを前記最上金属層の前記エッジ上に形成する工程と、
前記最上金属層に重なり、前記サイドウォールスペーサの少なくとも一部に重なるハードマスクを、自由磁性材料からなる前記層の前記エッジを超えて延在させて形成する工程と、
前記磁性材料ブランケット層にエッジを設けて同エッジを前記自由磁性材料層の前記第１及び第２の端部からほぼ等距離だけ超えて延在させるべく、前記トンネルバリア材料ブランケット層、前記磁性材料ブランケット層、及び前記導電性非磁性材料ブランケット層を前記ハードマスクを使用してエッチングする工程とをさらに有する請求項４に記載の小型磁気抵抗ランダムアクセスメモリの製造方法。
【請求項６】
前記ハードマスクを形成する工程は、エッチストップ材料からなるブランケット層を前記自由磁性材料層及び前記サイドウォールスペーサと重なる位置に成膜する工程と、ハードマスク材料からなるブランケット層を成膜する工程と、前記エッチストップ層を使用して前記サイドウォールスペーサを保護すべく前記ハードマスク材料層をマスクしてエッチングする工程を有する請求項５に記載の小型磁気抵抗ランダムアクセスメモリの製造方法。
【請求項７】
磁性材料からなるブランケット層を設ける工程と、
トンネルバリア材料からなるブランケット層を磁性材料からなる前記ブランケット層上に成膜する工程と、
前記磁気トンネル接合メモリセルの面積の大きさを決める第１及び第２の端部及びエッジを有した、自由磁性材料からなる層を前記トンネルバリア材料ブランケット層の上に形成する工程と、
前記自由磁性層にエッジが設けられた最上金属層を形成する工程と、
サイドウォールスペーサを前記最上金属層の前記エッジ上に形成する工程と、
前記自由磁性層に重なり、前記サイドウォールスペーサの少なくとも一部に重なるハードマスクを前記最上金属層の前記エッジを超えて延在させるように形成する工程と、
前記ハードマスクを使用して前記トンネルバリア材料ブランケット層及び前記磁性材料ブランケット層をエッチングして、前記自由磁性材料層の前記第１及び第２の端部をほぼ等距離だけ超えて延在するエッジを前記磁性材料ブランケット層に設ける工程とを有する小型磁気トンネル接合メモリセルの製造方法。
【請求項８】
分離用トランジスタを載置した半導体基板を設ける工程と、
少なくとも一部が誘電体材料中に形成されている相互接続スタックを前記トランジスタの一端子と接続させて前記基板上に形成する工程と、
ビットラインを前記誘電体材料中の前記相互接続スタックの上端に隣接して設ける工程と、
前記誘電体材料層の上面に前記相互接続スタックに接続させた導電性非磁性材料からなるブランケット層を成膜する工程と、
磁性材料からなるブランケット層を前記導電性非磁性材料ブランケット層上に成膜する工程と、
トンネルバリア材料からなるブランケット層を磁性材料からなる前記ブランケット層上に成膜する工程と、
自由磁性材料からなる層を前記ビットラインに重なる位置に設け、最上金属層に前記磁気トンネル接合メモリセルの面積の大きさを決定する第１及び第２の端部及びエッジを設けるべく、前記自由磁性材料層及び自由磁性層の最上金属層を前記トンネルバリア材料ブランケット層上に形成する工程と、
サイドウォールスペーサを前記最上金属層の前記エッジ上に形成する工程と、
前記自由磁性材料層の前記エッジを超えて延在しているハードマスクを、前記自由磁性層に重ね、かつ前記サイドウォールスペーサの少なくとも一部に重ねて形成する工程と、
前記自由磁性材料層の前記第１及び第２の端部をほぼ等距離だけ超えて延在するエッジを前記磁性材料ブランケット層に設けるべく、前記ハードマスクを使用して前記トンネルバリア材料ブランケット層、前記磁性材料ブランケット層、及び前記導電性非磁性材料ブランケット層をエッチングする工程とを有する小型磁気抵抗ランダムアクセスメモリの製造方法。
【請求項９】
分離用トランジスタを載置した半導体基板を設ける工程と、
ビットラインを相互接続スタックの上端に隣接して設けるべく、前記基板上に前記トランジスタの一端子と接続している前記相互接続スタックを形成する工程と、
前記ビットラインの下方の位置から前記ビットラインの上方の位置にまで延在させるべくビアを前記相互接続スタックの前記上端に設ける工程とを有する小型磁気抵抗ランダムアクセスメモリを製造する方法。
【発明の詳細な説明】
【０００１】
本発明はメモリアレイのＭＲＡＭセル密度を増大させる装置及び方法に関する。
【０００２】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）構造は、複数のメモリセルまたはメモリセルアレイと、交差する複数のデジットラインとビットラインからなる。一般的に用いられる磁気抵抗メモリセルは、磁気トンネル接合（ＭＴＪ）、分離用トランジスタ、交差するデジットライン及びビットラインから構成される。一般的に分離用トランジスタは、Ｎチャネル電界効果トランジスタ（ＦＥＴ）である。相互接続スタックは、分離用トランジスタをＭＴＪデバイスに、ビットラインに、及び、ＭＲＡＭセルをプログラムすべく磁界の一部を生成するために使用するデジットラインに接続される。ＭＲＡＭセルの集積化には一般的に、平坦な相互接続バックエンドを利用する標準のＣＭＯＳプロセスを用いる。平坦な相互接続バックエンド技術は、タングステンスタッド相互接続またはダマシン銅相互接続を使用する構造に見られる。ＣＭＯＳプロセスの相互接続スタックは、アルミニウム／銅または銅をベースにした相互接続材料のいずれであってもよい。ＣＭＯＳプロセスにおける相互接続層の数は、同一チップに製造される特定のメモリ及びそのメモリに接続されるデバイスに依存して多様である。メモリは何十万ものセルを含んでいるので、各セルがほんの少し小さくなるだけでも、メモリ密度には大きな効果をもたらすこととなる。
【０００３】
従って、個々のＭＲＡＭセル面積を減らしてメモリアレイにおけるＭＲＡＭセル密度を改善する装置及び方法を実現することが大いに期待されている。
図１はＭＲＡＭセル１０の相互接続の断面図であり、標準のＣＭＯＳプロセスを用いてライン及びスタックを形成した様子を示している。セル１０は半導体基板１１を含み、半導体基板上には分離用トランジスタ１２が形成される。標準の公知のＣＭＯＳプロセスに従って、ビア及びメタライズ層からなる相互接続スタック１３を形成して集積回路とセル１０を含むメモリセルアレイとを相互接続する。相互接続スタック１３は、いずれも公知の方法により誘電体層を設け、マスクを形成し、エッチングし、金属を堆積させて形成する。また公知の標準的プロセスに従って、分離用トランジスタ１２のソース及びドレイン端子上の第１のビアを含む金属をコンタクト層（ＣＮＴ）と呼ぶ。相互接続の第１層を形成するメタライズ層を第１メタライズ層（Ｍ１）と呼ぶ。層Ｍ１上に形成されたビアを第１ビア層（Ｖｉａ１）と呼び、次のメタライズ層を第２メタライズ層（Ｍ２）とし、続いてビア層Ｖｉａ２、第３メタライズ層Ｍ３が続き、さらに特定の装置及び用途に所望の相互接続を設けるために要求される数だけ、多いか少ないかの差はあろうが、追加のビア層及びメタライズ層を続けて設ける。
【０００４】
ＢＶｉａとして示される層の最後のビア１４は、分離用トランジスタ１２をここで説明する磁気トンネル接合（ＭＴＪ）ビットセルに接続するために設けられる。ＭＤＬとして示される他のメタライズ層はＭＴＪビットセル（図示せず）に接続されるデジットライン１５を有する。この時点で、標準的作業としてビア１４とメタライズ層ＭＤＬのデジットライン１５との間に、同じリソグラフィ工程を用いてメタライズ接続１６を施す。この工程における主要な問題は、接続１６がデジットライン１５と共に印刷されるために、接続１６のサイズ即ち面積がリソグラフィプロセス内での下限または最小面積値となっていることである。一般的に、ライン及び接続が同一リソグラフィ工程で形成される場合、最小長は最小幅の２倍である。また、接続１６はデジットライン１５から１７で示される最小距離だけ離間している必要がある。接続１６の最小面積値が、ＭＲＡＭセル１０を縮小し得るサイズを厳しく制約または制限する。同一層に形成される形状の最小距離間隔は異なるリソグラフィ層の形状間の間隔よりも精度が良い。同一層に形成される形状間には重なりエラーは生じない、というのが主な理由である。
【０００５】
次に図２を参照すると、本発明による、図１と同様なＭＲＡＭセル１０’の相互接続の断面図が示される。図２においては、図１と同様な構成要素には同様な番号を付し、異なる実施形態であることを示すために全ての番号にプライム（’）を付けている。この実施形態においては、相互接続スタック１３’の上端のビア１４’は、メタライズ層Ｍ３と接続する形でプロセスに含まれているが、メタライズ接続１６（図１）はプロセスには含まれない。Ｍ−Ｖｉａとしても示されるメモリビア１８’は、全ての中間層を貫通してビア１４’と接続される。デジットライン１５’は相互接続１３’とは別個に形成される。ビア１８’の最小面積値はデジットライン１５’のリソグラフィ工程には関与しないので、デジットライン１５’とビア１８’ともに最小のリソグラフィとすることができる。従って、相互接続スタック１３’からの距離１７’のみが制約となる。ビア１８’がライン１５’と別個に形成される場合、幅対長さの比を１とすることができ、これにより形状の面積に課される要求を最小化することができる。
【０００６】
デジットライン１５’が完成すると、最後の誘電体層２０’を成膜して上面を機械的化学研磨などのよく利用される方法を使用して平坦にする。誘電体層２０’は標準の層間誘電体よりもずっと薄くして、デジットライン１５’と誘電体層２０’の最上面に成膜する磁気素子との磁気結合を増大させる。誘電体層２０’は薄いので、ビア１８’のアスペクト比を実質的に標準の最小アスペクト比にすることができ、これにより最小面積のビア１８’を形成、充填することができる。デジットライン１５’はまだ、メモリコア（図示せず）の外で、回路の他の部分のビア１４’に接続される必要がある。ビア１８’（ＭＶｉａ）はＭＤＬを回路の他の部分から切り離すのでＭ３には接続できない。ビア１８’（ＭＶｉａ）はその使用及び形状面積（形状サイズは一定に保たれる）に制約を受けるので、リソグラフィプロセスを最適化することによりビアと同様のこの小さな形状を形成することができる。最小の形状と最大の形状とを同時に形成するためにリソグラフィプロセスを最適化するということは無理である。
【０００７】
続いてＭＲＡＭセル１０’を製造するプロセスにおいて、ＭＴＪビットセル（図示せず）の製造プロセスの第１工程で、ブランケット材料層を誘電体層２０’の平坦な上面全体に成膜する。一般的にこのブランケット層は、スタック１３’の相互接続ビア１８’をＭＴＪビットセルに接続するメタライズである。ブランケット層を成膜及び平坦化し、ＭＴＪビットセル構成要素が成膜可能となると、あるアライメントキー即ち構造物を層の上に設けて、後続のマスク形成、エッチング工程において正しい位置合わせができるようにする必要がある。このような形でアライメントキーを設けるには、追加の工程が必要となり余分な位置合わせ誤差を招いて次工程における位置合わせずれを大きくする。この問題を解決するために、図３に示すように、本発明はアライメントキーを露出させる斬新なプロセスを用いる。
【０００８】
より詳細には、図３を参照すると、上部誘電体層２０’の薄層を除去して、ビア１８’と同一メタライズ層に形成、加工されたアライメントキーを上面よりもわずかに突出させる。上部誘電体層２０’の表面からビア１８’を突出させる量は、除去及びそれに続く位置合わせに用いるプロセスにほぼ依存するが、この目的のために明確な位置合わせ信号を得るには約３００オングストロームの突出であれば十分である。少量の誘電体層２０’であれば選択エッチング、機械的化学研磨などの慣用方法を用いて除去することができる。誘電体層２０’の一部をビア１８’がわずかに突出する程度に除去した後、ブランケット接続メタライズ層２２’を成膜する。ビア１８’により層２２’にバンプ２３’が生じ、このバンプが後続の工程においてアライメントキーとして使用される。後続の工程をビア１８’に調整する又は合わせることにより、層２３’に余分なアライメントキーを形成するよりも位置合わせをより精度良く行うことができる。また、層２０’の一部を除去するために工程を追加しても、製造プロセスを実質的に複雑にはしない。何故なら、研磨または平坦化工程はすでに層２０’の形成に含まれており、この工程は短時間の処理のみで簡単に済むからである。
【０００９】
次に、図４，５，６を参照すると、ＭＴＪメモリセル３０の一連の断面図から、磁性層の端部の間隔が均等であることが重要であることがわかる。より詳細には、図４に示すように、ＭＴＪメモリセル３０は非磁性導電体３２を有し、この非磁性導電体はＭＴＪメモリセル３０に対してより低い電気コンタクトを形成する。ここで、上記において、図３の層２３’は一般的に図４の導電体３２と同一である。ＭＴＪメモリセル３０はさらに、固定磁性層３４、層３４上に設けられたトンネルバリア層３５、及び層３５上に設けられた自由磁性層３６を有する。ＭＴＪメモリセルの製造及び動作については、１９９８年３月３１日に発行された「多層磁気トンネル接合メモリセル」と題する特許第５，７０２，８３１号にさらに詳しく記載されており、ここにおいて参照することにより本発明の開示に含まれるものとする。
【００１０】
自由磁性層３６及び固定磁性層３４のパターン転写は、ＭＴＪメモリセル３０のパラメーターに大きく影響する。すなわち、自由磁性層３６の端部が、図５に示すように、固定磁性層３４の端部からほぼ等距離に設けられる場合は、磁束線（図５の矢印３７で示す）は等しく、自由磁性層３６と固定磁性層３４とが均等に結合していることを示している。製造プロセス中での重なり又は位置不整合により、図６に示すように端部間の距離が等しくない場合は、磁気結合がアンバランスとなる。アンバランスな磁気結合の結果、ＭＴＪメモリセルのヒステリシスループがずれ、当業者には自明のことであるが、セルにおける読み出し、書き込みレベルに差を生じさせる。
【００１１】
次に、図７〜１４は、本発明によるＭＴＪメモリセルの製造プロセスを工程順に示す一連の断面図及び上面図である。ここで、簡単のために単一のメモリセルのみを示しているが、一般的にはセルの完成したアレイ（または複数のセルアレイ）が同時に形成されることを理解されたい。
【００１２】
より詳細には、図７，８を参照すると、ＭＴＪメモリセル４０は、ＭＴＪメモリセル４０をビア４１により低い抵抗で電気的に接続させる非磁性導電体４２を含む。デジットライン４３は図７に垂直に紙面に入ったあと出て行くように延び、上述したように、一般的にビア４１及びデジットライン４３が誘電体層４７中に形成される。
【００１３】
ＭＴＪメモリセル４０はさらに固定磁性層４４、層４４上に位置するトンネルバリア層４５、及び層４５上に設けられる自由磁性層４６を有する。層４２，４４，４５は各々ブランケット層として成膜され、自由磁性層４６は公知の方法によってブランケット層４５上でパターンニングされる。自由磁性層４６は図７の端面図に示され、図８の上面図では９０度回転させて示している。
【００１４】
自由磁性層４６をビア４１及びデジットライン４３に相対して所望の位置に成膜した後、図９の断面図及び図１０の上面図に示すように、サイドウォールスペーサ５０を最上金属層４６の４側面すべてに形成する。サイドウォールスペーサ５０はサイドウォール形成用の公知のプロセスを用いれば形成することができ、また、周知のように、サイドウォール５０により決まる厚さまたは間隔はプロセス中に種々の方法を用いて調整することができる。図１１に示すように、薄いエッチストップ層５２をブランケット層としてＭＴＪメモリセル４０の全体を覆う形に成膜させる。図１１の線１２−１２から観察したときの断面図が図１２に示される。
【００１５】
より詳細には図１３，１４を参照すると、ブランケットハードマスク層５５がエッチストップ層５２上に、ＭＴＪメモリセル４０の全体を覆う形に成膜される。標準のマスク及びエッチング技術を用いて、ハードマスク層５５をＭＴＪメモリセル４０の所望の部分のみに重なる又は所望の部分のみを画定するために形成する。ここで、ハードマスク層５５にはエッチストップ層５２に対してエッチング選択性を示す材料であればどのようなものでも含まれることを理解されたい。例えばハードマスク層５５には窒化アルミニウム（ＡｌＮ）などのウェットエッチングまたは塩素化学エッチングにより容易にエッチングできる材料が含まれ、この場合のエッチングはエッチストップ層５２にほとんど影響を及ぼさない、或いは、影響がない。エッチストップ層５２には、ブランケット層４５，４４，４２と一緒にエッチングにより容易にエッチングすることができるシリコン酸化膜などが含まれ、この場合のエッチングはハードマスク層５５にほとんど影響を及ぼさない、或いは、影響がない。このようにしてハードマスク層５５を成膜、エッチングしてＭＴＪメモリセル４０の領域を画定し、次にハードマスクとして用いて層５２，４５，４４及び４２をエッチングすると、ＭＴＪメモリセル４０が形成されることとなる。このプロセスにおいて、サイドウォールスペーサ５０を使用して、特に自由磁性層４６の端部を固定磁性層４４端部から実質的に等距離となるように設ける。
【００１６】
より詳細には図１５を参照すると、本発明による小型ＭＲＡＭセル４０（各セルは図１３，１４のセル４０と同様である）の完成したアレイ６０の模式断面図が示される。各ＭＲＡＭセル４０は、上述したように、基板１１’上に形成され載置される相互接続スタック１３’及び分離用トランジスタ１２’と接続されることとなる。各相互接続スタック１３’は延びたビア１４’で終わっており（一般的に上述したように）、ビア１４’は少なくとも２つの材料層を貫通して延び、通常行われるメタライズによる接続、或いは、ラインによる終端を排除している。アレイ６０の各行（または列）に接続されるビットライン６２は、延びたビア及び相互接続スタック６４を通して分離用トランジスタ１２’の一つに接続される。ここで、一つのデジットライン４３はアレイ６０の各列（または行）に接続されることを理解されたい。ここの説明では簡単のため、ライン４３をここでは「デジットライン」と呼び、ライン６２を「ビットライン」と呼ぶが、特定の明細書においては、これらの呼び名を逆にする、または変える（例えば、プログラムライン）ことができ、これらの呼び名により本発明が制限されるものではないことを理解されたい。
【００１７】
このようにして小型磁気抵抗ランダムアクセスメモリセル及び／又はセルアレイの製造方法が開示される。この製造方法には相互接続スタックを数層を貫通して延びるビアで終端させ、ラインによる終端またはメタライズによる接続を不要とする方法が含まれる。メタライズによる接続またはラインによる終端を行う場合、その終端がリソグラフィプロセス内での下限または最小面積値であることが要求されるので、延びたビアを新規に用いることにより各メモリセルの面積を減らすことができ、従って、実質的にメモリセルアレイの全体の面積を減らすことができる。また、ビアの上端が露出し、アライメントキーを形成するので、アライメントキーの形成に通常必要とされる多数の工程を無くすことができ、各メモリセル内の素子の位置合わせ誤差を減らして位置合わせの精度を上げることができる。また、各ＭＴＪメモリセルの自由磁性層の端部は固定磁性層の端部から実質的に等距離に位置して、自由磁性層と固定磁性層との間で一貫してバランスした結合が実現される。サイドウォールスペーサ及び選択エッチングを用いることにより端部間の距離を等距離とすることができる。
【００１８】
本願出願人は本発明の特定の実施形態を示し、記述してきたが、当該分野の当業者は開示された実施形態にさらなる変形及び改良を加えることが可能である。従って、本願出願人は、本発明は開示した特殊な形態に限定されるものではないことが理解されることを希望し、本発明が添付の請求項の中で本発明の技術思想及び範囲から逸脱しないあらゆる変形を含むものであることを意図する。
【図面の簡単な説明】
【図１】標準のＣＭＯＳプロセスを使用してライン及びスタックを形成した様子を示す、ＭＲＡＭセルに用いられる相互接続の断面図。
【図２】本発明に従って新規の工程を使用してライン及びスタックを形成した様子を示す、図１と同様のＭＲＡＭセルに用いられる相互接続の断面図。
【図３】本発明に従って新規のプロセスによりスタックを形成する際の後続の工程を示す、図２と同様の断面図。
【図４】磁性層の端部の均一な間隔が重要であることを示す、ＭＴＪメモリセルの一連の断面図。
【図５】磁性層の端部の均一な間隔が重要であることを示す、ＭＴＪメモリセルの一連の断面図。
【図６】磁性層の端部の均一な間隔が重要であることを示す、ＭＴＪメモリセルの一連の断面図。
【図７】本発明に従ってＭＴＪメモリセルを製造するプロセスにおける連続する工程を示す断面図。
【図８】本発明に従ってＭＴＪメモリセルを製造するプロセスにおける連続する工程を示す上面図。
【図９】本発明に従ってＭＴＪメモリセルを製造するプロセスにおける連続する工程を示す断面図。
【図１０】本発明に従ってＭＴＪメモリセルを製造するプロセスにおける連続する工程を示す上面図。
【図１１】本発明に従ってＭＴＪメモリセルを製造するプロセスにおける連続する工程を示す断面図。
【図１２】本発明に従ってＭＴＪメモリセルを製造するプロセスにおける連続する工程を示す上面図。
【図１３】本発明に従ってＭＴＪメモリセルを製造するプロセスにおける連続する工程を示す上面図。
【図１４】図１３の線１４−１４に沿って観察したときの断面図。
【図１５】本発明に従って完成した小型磁気抵抗ランダムアクセスメモリの模式断面図。
【国際公開パンフレット】
2004508707.tif 000003
2004508707.tif 000004
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【国際公開パンフレット（コレクトバージョン）】
2004508707.tif 000030
2004508707.tif 000031
【国際調査報告】
2004508707.tif 000032
2004508707.tif 000033
2004508707.tif 000034