(57)【要約】電場放出ディスプレイ（ＦＥＤ）（１０）を動作する方法、及び、電子放出構造体（２４）が設置されている複数の導体（１７、１８、１９）を有するＦＥＤ。列導体駆動回路（４７、４８、４９）がそれぞれの列導体（１７、１８、１９）に接続され、行導体駆動回路（３７、３８、３９）がそれぞれの列導体（２７、２８、２９）に接続されて、サブ画素（５０、５７、５８、６０、６７、６８、７０、７７、７８）を形成する。列導体駆動回路（４７、４８、４９）および、行導体駆動回路（３７、３８、３９）は共同して、電子を放出するための電子放出構造体（２４）になる。列導体駆動回路（４７、４８、４９）は列導体の少なくとも１つの信号変化を測定し、それによって、比較結果に基いて、電子放出構造体（２４）の動作状態を調整する。
2004508591.tif 000002
【特許請求の範囲】
【請求項１】
電子放出構造体が設置されている複数の列導電体と、開口を有する複数の行導体と、を有し、列導体駆動回路が複数の列導体の第１の列導体と接続し、複数の列導体と複数の行導体とが共同してサブ画素を形成する、電場放出ディスプレイ（ＦＥＤ）を動作する方法であって、
電子を放出するための電子放出構造体部によって放出電流を形成する工程と、
複数の列導電体のうちの少なくとも１つの列導電体上の信号変化を測定して、測定した電圧変化を明確にする工程と、
該測定した電圧変化と強度電圧値とを比較することによって、調整電圧値を明確にする工程と、
該調整電圧値を基にして、電子を放出する電子放出構造体部の動作状態を調節する工程と、
からなる方法。
【請求項２】
第１の静電容量を介して第２の導体に接続し、第２の静電容量を介して第３の導体に接続する第１の導体を有し、第１の導体駆動回路が該第１の導体に接続し，複数の電子放出構造体が第１の導体上に設置され、第２の導体駆動回路が第２の導体に接続するＦＥＤを動作する方法であって、
電子を放出するための複数の電子放出構造体によって放出電流を形成する工程と、
所定量の電流が放出されると、該複数の電子放出構造体からの電子放出を停止する工程と、からなる方法。
【請求項３】
第１の導電体と、
該第１の導電体に接続されて、高インピーダンス状態で動作し得る第１の導体駆動回路と、
第１の静電容量を介して第１の導体に接続される第２の導体と、
第２の導電体に接続された第２の導体駆動回路と、
第２の静電容量を介して第１の導体に接続される第３の導体と、
第３の導電体に接続された第３の導体駆動回路と、
第１の導体上に設置された複数の電子放出構造体と、
からなるＦＥＤ。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は電界放出ディスプレイに関し、特に、電界放出ディスプレイの放出電流を制御する方法及び回路に関する。
【０００２】
発明の背景
電界放出ディスプレイ（ＦＥＤ ）は当業者に周知である。ＦＥＤ は陽極板と陰極板とからなり、薄いエンベロープを形成する。陰極板は導電体の行と列とからなり、スピント（Ｓｐｉｎｄｔ）チップ等の電子放出構造体から電子を放出するために使用される。ＦＥＤは更に、電子放出電流を制御するために、電子放出構造体と陰極板との間に抵抗器を有する。抵抗器は１０メグオーム以上の抵抗値を有するのが一般的である。高抵抗値なので、抵抗器の形成が困難で、かつ、温度に敏感であり、電子放出構造体からの使用温度域での電流放出が平坦でなくなる。
【０００３】
ＦＥＤの他の問題点は、電子放出構造体のエージング性が異なることである。
従って、これらの問題点の少なくとも幾つかを克服するために、ＦＥＤの放出電流を制御する方法や手段への要求がある。
【０００４】
図の詳細説明
本発明は、ディスプレイの動作寿命期間に亘って均一の放出電流を維持するための方法及びＦＥＤからなる。この方法は、ＦＥＤの列の導電体を駆動するための列導電体駆動回路と、ＦＥＤの行の導電体を駆動するための行導電体駆動回路と、を使用しており、列導電体駆動回路は列導電体上で、高電圧、低電圧、或いは高インピーダンスの状態にある。更に、列導電体駆動回路が高インピーダンスの状態にあるときは、接続した列導電体上の電圧をモニターする。
【０００５】
列導電体駆動回路と行導電体駆動回路との出力がゼロボルトに近いときは、ＦＥＤはオフ状態にある。列導電体駆動回路が高インピーダンスの状態にあり、行導体が高電圧レベルにあるときは、その行導体と列導体とに関連するサブ画素は放出電流を送電する。特定の行導電体がサブ画素をオンにする電圧を、行選択電圧と呼ぶ。電荷が放出されると、電子を放出している電子放出構造体と関連する列導電体上の電圧が立ち上がる。この電圧の立ち上がりや変化は列導電体駆動回路によってモニターされ、所定の電圧と比較される。この所定の電圧は強度電圧値と呼ばれ、ディスプレイが起動するときを決定する。所望の電圧上昇、即ち所望の輝度、が得られると、列導電体駆動装置の出力は、電子放出構造体の動作状態を調整するために、高インピーダンス状態から高電圧状態に切り換えられる。例えば、電子放出構造体、従ってサブ画素はオフになる。画素のオン・オフは１画像フレーム時間内に行われることが望ましい。
【０００６】
列導電体駆動回路は、振幅変調（ＡＭ）モードでもダイナミックパルス幅変調（ＰＷＭ）モードでも動作し得る。ＡＭモードにおいては、列導電体に接続された静電容量は、予め選択されたレベルに荷電や放電される。ＡＭモードにおいては、強いサブ画素を有する列は正電位に放電され、それによって全放電域で放出電流を減少させ、一方、弱いサブ画素を有する列はゼロボルトに放電される。ＰＷＭモードにおいては、より強く放出するサブ画素は標準パルス幅よりも短いパルス幅を有し、より弱く放出するサブ画素は標準パルス幅よりも長いパルス幅を有する。
【０００７】
図１は、本発明の実施例によるＦＥＤ１０の一部をカットした等長図と回路概略図である。ＦＥＤ１０は、ＦＥＤデバイス１１と、ＦＥＤデバイス１１の放出電流を制御するための制御回路１２とからなる。
【０００８】
ＦＥＤデバイス１１は、陰極板１３と陽極板１４とからなる。陰極板１３は、ガラス、シリコン等からなる基板１６を含む。第１の列導電体１７、第２の列導電体１８、第３の列導電体１９は、基板１６上に配置されている。誘電体層２１は、列導電体１７、１８，１９上に配置され、複数の井戸２２を形成する。
【０００９】
例えばスピントチップ等の電子放出構造体２４は、それぞれの井戸２２中に配置される。行導電体２７，２８，２９は誘電体層２１上に形成される。行導電体２７，２８，２９、は、電子放出構造体２４から離間して近接して設けられている。行導電体２７，２８，２９は、複数の開口３０を有し、対応する壁２２と電子放出構造体２４と共同して電流放出領域３１を形成する。列導電体１７、１８，１９と、行導電体２７，２８，２９は、電子放出構造体２４を選択的にアドレスするために使用される。
【００１０】
本発明の理解を容易にするために、図１は３つの行と列のみを示してある。しかしながら、あらゆる数の列導電体と行導電体とが使用され得る。例として、ＦＥＤデバイスの行導電体の数は２４０、列導電体の数は９６０である。行列によってアドレスするＦＥＤの陰極板を形成する方法は一般の当業者に周知である。
【００１１】
陽極板１４は、電子放出構造体２４によって放出された電子によって形成される放出電流３２を受けるために配置されている。陽極板１４は、ガラス等の透明基板３３からなる。陽極３４は透明基板３３上に配置される。陽極３４は、インジウム錫酸化物（ＩＴＯ）等の透明導電体材料からなるのが好ましい。好ましい実施例において、陽極３４は連続層で、陰極板１３の全放出域に対向して配置されている。即ち、陽極３４は電子放出構造体２４の全体に対向して配置されることが好ましい。
【００１２】
複数の燐光体３６が陽極３４上に配置される。燐光体３６は陰極発光性である。従って、燐光体３６は放出電流３２によって励起されて、発光する。行列によってアドレスされるＦＥＤの陽極板を形成する方法も一般の当業者に周知である。
【００１３】
本発明の実施例によると、制御回路１２は行導電体駆動回路３７，３８，３９、及び、列導電体駆動回路４７，４８，４９、を含む。行導電体駆動回路３７，３８，３９は、行導電体２７、２８，２９とそれぞれ接続し、列導電体駆動回路４７，４８，４９は、列導電体１７、１８，１９とそれぞれ接続する。
【００１４】
図２は、ＦＥＤ１０の概略図である。図２で示すのは、列導電体１７、１８，１９、列導電体駆動回路４７，４８，４９、行導電体２７、２８，２９、及び行導電体駆動回路３７，３８，３９、である。３つの行導電体駆動回路と３つの列導電体駆動回路のみを示しているが、行導電体駆動回路や列導電体駆動回路はこれより多くても少なくてもよい。
【００１５】
図２は更に、ＦＥＤ１０の各行導電体と列導電体に接続する電子放出構造体、サブ画素静電容量、および抵抗器を示す。特に、サブ画素５０と接続する、サブ画素静電容量５１、サブ画素抵抗器５２、電子放出構造体２４（２７，１７）とが、行導電体２７と列導電体１７とに接続されていることが示されている。電子放出構造体２４（２７，１７）は、サブ画素５０と接続するすべての電子放出構造体を表現する集合体部品として示されている。番号２４は一般的に電子放出構造体を識別するために使用されている。図２で示された実施例を説明するために、電子放出構造体は番号２４への下付き文字によって更に規定した。例えば、行導電体２７と列導電体１７とに関連する電子放出構造体は、２４（２７，１７）によって識別した。行導電体２８と列導電体１７とに関連する電子放出構造体は、２４（２８，１７）によって識別した。行導電体２７と列導電体１８とに関連する電子放出構造体は、２４（２７，１８）によって識別した。
【００１６】
サブ画素５７と接続する、サブ画素静電容量５３、サブ画素抵抗器５４、電子放出構造体２４（２８，１７）とは、行導電体２８と列導電体１７とに接続されていることが示されている。電子放出構造体２４（２８，１７）は、サブ画素５７と関連する電子放出構造体のすべてを表現する集合体部品として示されている。
【００１７】
サブ画素５８と接続する、サブ画素静電容量５５、サブ画素抵抗器５６、電子放出構造体２４（２９，１７）とは、行導電体２９と列導電体１７とに接続されていることが示されている。電子放出構造体２４（２９，１７）は、サブ画素５８と接続する電子放出構造体のすべてを表現する集合体部品として示されている。
【００１８】
サブ画素６０と接続する、サブ画素静電容量６１、サブ画素抵抗器６２、電子放出構造体２４（２７，１８）とは、行導電体２７と列導電体１８とに接続されていることが示されている。電子放出構造体２４（２７，１８）は、サブ画素６０と接続する電子放出構造体のすべてを表現する集合体部品として示されている。
【００１９】
サブ画素６７と接続する、サブ画素静電容量６３、サブ画素抵抗器６４、電子放出構造体２４（２８，１８）とは、行導電体２８と列導電体１８とに接続されていることが示されている。電子放出構造体２４（２８，１８）は、サブ画素６７と接続する電子放出構造体のすべてを表現する集合体部品として示されている。
【００２０】
サブ画素６８と接続する、サブ画素静電容量６５、サブ画素抵抗器６６、電子放出構造体２４（２９，１８）とは、行導電体２９と列導電体１８とに接続されていることが示されている。電子放出構造体２４（２９，１８）は、サブ画素６８と接続する電子放出構造体のすべてを表現する集合体部品として示されている。
【００２１】
サブ画素７０と接続する、サブ画素静電容量７１、サブ画素抵抗器７２、電子放出構造体２４（２７，１９）とは、行導電体２７と列導電体１９とに接続されていることが示されている。電子放出構造体２４（２７，１９）は、サブ画素７０と接続する電子放出構造体のすべてを表現する集合体部品として示されている。
【００２２】
サブ画素７７と接続する、サブ画素静電容量７３、サブ画素抵抗器７４、電子放出構造体２４（２８，１９）とは、行導電体２８と列導電体１９とに接続されていることが示されている。電子放出構造体２４（２８，１９）は、サブ画素７７と接続する電子放出構造体のすべてを表現する集合体部品として示されている。
【００２３】
サブ画素７８と接続する、サブ画素静電容量７５、サブ画素抵抗器７６、電子放出構造体２４（２９，１９）とは、行導電体２９と列導電体１９とに接続されていることが示されている。電子放出構造体２４（２９，１９）は、サブ画素７８と関連する電子放出構造体のすべてを表現する集合体部品として示されている。
【００２４】
図３は、本発明による列導電体駆動回路４７，４８，４９の実施例を示す。即ち、各回路ブロック４７，４８，４９は図３に示す回路構造からなる。列導電体駆動回路４７，４８，４９はそれぞれ、サンプルと保持回路８０、コンパレータ８１、駆動制御回路８２、三相ドライバ８３、単相の直列から並列への変換機８７、および校正回路８８を含む。特に、アナログビデオ信号、ＶＩＤＡを受信するために、入力端子８４が接続されている。サンプルと保持回路８０の出力端子８５は、コンパレータ８１の不反転入力端子８６に接続されている。コンパレータ８１の出力端子８７は、駆動制御回路８２の入力端子１１１に接続している。駆動制御回路８２は振幅変調部９３とパルス幅変調部９４とを含む。駆動制御回路８２の出力端子８９は三相ドライバ８３の入力端子９０と接続している。図２に示されるように、出力端子９１は通常は、コンパレータ８１の反転入力端子９２と列導電体とに接続されている。
【００２５】
校正回路８８の入力端子９５は、起動信号を受信するために接続され、校正回路８８の出力端子９６は、コンパレータ８１の制御端子９７に接続されている。校正回路８８の出力端子９６は、単相の直列から並列への変換機８７の入力端子９９に接続されている。単相の直列から並列への変換機８７の他の入力端子１０１は、チャネルｎ−１からの直列入力を受信するために接続されている。単相の直列から並列への変換機８７の出力端子１０２は、チャネルｎ＋１に接続するための直列出力として、駆動制御回路８２の入力端子１０３に接続されている。単相の直列から並列への変換機８７の出力端子１１０は駆動制御回路８２の入力端子１１１に接続されている。
【００２６】
動作のとき、ディスプレイ１０が起動すると、校正回路８８は、制御端子９７を介してコンパレータ８１に基準信号を送信する。更に、校正回路８８は、スクリーン全体にディスプレイするために、ディスプレイ１０を循環する。特に、行導電体駆動回路３７、３８、３９を逐次駆動することにより、ディスプレイ１０の行を逐次選択する。行導電体駆動回路３７が選択されると、行導電体２７が起動し、校正回路８８により、駆動制御回路８２が行導電体２７と接続したサブ画素をオンする。例えば、行導電体駆動回路３７が行導電体２７に８０ボルト印加し、列導電体駆動回路４７、４８、４９が列導電体１７，１８，１９を、それぞれゼロボルトにすることにより、サブ画素５０、６０、７０に電流が流れる。理想的には、各サブ画素は白色信号を発生するのに十分な電流を放出する。強力なエミッタのサブ画素では、列駆動回路の出力で出現する電圧は基準電圧ＶＲＥＦよりも大きいので、コンパレータを始動させる。このようにして、そのサブ画素では、ロジック・ハイ、即ち１ボルトレベルが直流から交流への変換機８７中に蓄積される。コンパレータを始動しないと、そのサブ画素では、ロジック・ロー、即ちゼロ・ボルトレベルが直流から交流への変換機８７中に蓄積される。１ライン操作時間の終わりに、この一連の情報は列駆動抵抗器から流出して、外部のメモリ（不図示）に蓄積される。例えば、１ライン操作時間の終わりに、サブ画素５０，６０、７０の強度すなわち輝度情報は抵抗器８７中に流入する。この情報は、次に、外部メモリに伝送される。
【００２７】
次に、次の行が選択され、すべてのサブ画素が強い画素や弱い画素として特徴付けられるまで、この工程は続く。この方法で、すべてのディスプレイが、各サブ画素の出力が１ビットで、一回に１ラインずつマッピングされる。このマッピングには１フレーム時間、即ち、１／６０秒かかる。ディスプレイがマッピングされると、メモリに蓄積されたデータは、ディスプレイ中に流れて、適当なディジタルビデオバイトに付加される。列駆動回路は、走査される各行について、ディスプレイされるサブ画素が強いサブ画素か弱いサブ画素かが分かる。例えば、ロジック・１がディジタルビデオバイトに付加されると、そのサブ画素は強輝度サブ画素になり、ロジック・ゼロがディジタルビデオバイトに付加されると、そのサブ画素は弱輝度サブ画素になる。
【００２８】
ディスプレイがマッピングされると、校正回路８８は閉鎖される。図４は、ＦＥＤ１０をディスプレイ・モードで動作する方法を示すタイミング・ダイアグラム１００である。ディスプレイ・モードは、陽極１４でのディスプレイ画像の形成によって特徴付けられる。図４に示したタイミング・ダイアグラム１００を、図１、２、３と一緒に説明する。図４は、サブ画素５０、５７、５８の選択的アドレスと起動を示す。サブ画素６０、６７、６８、７０、７７、７８は列導体駆動回路４８、４９を起動することにより、同様な方法で選択される。ｔ０では、列導体駆動回路４７，４８，４９，及び列導体駆動回路３７、３８、３９の出力電圧を、対応する電子放出構造体のしきい値よりも低い電圧にすることにより、すべてのディスプレイの静電容量はゼロボルトに放電される。例として、列導体駆動回路４７、４８、４９の出力電圧、及び列導体駆動回路３７、３８、３９の出力電圧はゼロボルトにされる。更に、ノード１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９がゼロボルトになる。従って、静電容量５１、５３、５５、６１，６３，６５、７１、７３、７５はそれぞれ殆どゼロボルトになる。
【００２９】
ｔ１では、列導体駆動回路４７、４８、４９は高インピーダンス状態に置かれ、従って、ＦＥＤ１０から電気的に断絶される。タイミング・ダイアグラム１００は、高インピーダンス状態に置かれた列導体駆動回路４７のみを示している。
【００３０】
図４のタイミング・ダイアグラム１００に示されるように、列導体駆動回路３７、３８、３９は順次起動される。ｔ１では、列導体駆動回路３７、３８、３９は、例えばゼロボルトに出力されている。これにより、列導体２７、２８、２９はそれぞれゼロボルトに置かれる。列導体駆動回路４７、４８、４９の出力は高インピーダンス状態を維持している。
【００３１】
ｔ２では、列導体駆動回路３７が起動し、列導体２７上の電子放出構造体のしきい値よりも高い電圧に置かれる。例として、列導体２７上の電圧は８０ボルトである。列導体駆動回路３８、３９は、列導体２８、２９を、それぞれゼロボルトに維持し続ける。
【００３２】
静電容量５３、５５は実効的には並列であり、Ｃｅｆｆ１７で表される実効静電容量を有する。代表的なＦＥＤにおいては、３つ以上の列導体を有する。従って、実効静電容量Ｃｅｆｆ１７の静電容量値は、静電容量５１の値よりもずっと大きい。更に、抵抗器５４、５６は実効的には並列であり、Ｒｅｆｆ１７で表される実効抵抗値を有する。この値は抵抗値５２よりもずっと小さいのが一般的である。特に、実効静電容量Ｃｅｆｆ１７　と実効抵抗値Ｒｅｆｆ１７とは、次式で与えられる。
【００３３】
【数１】
2004508591.tif 000003
Ｃｅｆｆ１７　は、ゼロボルトである列導体１７と接続する（ｎ−１）行導体に接続する集合静電容量を示す；
【００３４】
Ｃａｃｔ１７　は、列導体１７と接続する単一のの始動している行導体に接続する静電容量を示す；
Ｒｅｆｆ１７　は、ゼロボルトである列導体１７と接続する（ｎ−１）行導体に接続する集合抵抗を示す；
【００３５】
Ｒａｃｔ１７　は、列導体１７と接続する１つの始動している行導体に接続する抵抗を示す；
ｎはＦＥＤ１０の列導体の数である。
列導体はそれぞれ同様な実効静電容量と実効抵抗値とを有する。例えば、列導体の１つ以外のすべてが起動しているときの、列導体１８と接続する実効静電容量と実効抵抗値は、次式で与えられる。
【００３６】
【数２】
2004508591.tif 000004
Ｃｅｆｆ１８　は、ゼロボルトである列導体１８と接続する（ｎ−１）行導体に接続する集合静電容量を示す；
【００３７】
Ｃａｃｔ１８　は、列導体１８と接続する１つの始動している行導体に接続する静電容量を示す；
Ｒｅｆｆ１８　は、ゼロボルトである列導体１８と接続する（ｎ−１）行導体に接続する集合抵抗を示す；
【００３８】
Ｒａｃｔ１８　は、列導体１８と接続する１つの始動している行導体に接続する抵抗を示す；
ｎはＦＥＤ１０の列導体の数である。
列導体１９と接続する実効静電容量と実効抵抗値は、次式で与えられる。
【００３９】
【数３】
2004508591.tif 000005
Ｃｅｆｆ１９　は、ゼロボルトである列導体１９と接続する（ｎ−１）行導体に接続する集合静電容量を示す；
【００４０】
Ｃａｃｔ１９　は、列導体１９と接続する１つの始動している行導体に接続する静電容量を示す；
Ｒｅｆｆ１９　は、ゼロボルトである列導体１９と接続する（ｎ−１）行導体に接続する集合抵抗を示す；
【００４１】
Ｒａｃｔ１９　は、列導体１９と接続する１つの始動している行導体に接続する抵抗を示す；
ｎはＦＥＤ１０の列導体の数である。
例えば、サブ画素５０の動作の説明に戻ると、静電容量５１とＣａｃｔ１７とは、静電容量電圧ディバイダ・ネットワークを形成する。静電容量Ｃａｃｔ１７の静電容量値は静電容量５１の静電容量値よりずっと大きいので、ノード１０１での電圧はほぼゼロボルトを維持し、行導体駆動回路３７からの電圧の殆どすべては静電容量５１を越えて出現する。列導体の電圧が電子放出構造体２４（２７，１７）のしきい値電圧よりも高い場合は、電子放出構造体２４（２７，１７）は、電子を放出して、それにより、静電容量５１を放電して、実効静電容量Ｃｅｆｆ１７を
【００４２】
荷電する。従って、ノード１０１での電圧は増大し、電子放出構造体２４（２７，１７）を越えた電圧は減少する。電子放出構造体２４（２７，１７）を越えた電圧がしきい値電圧よりも低くなった場合は、電子放出構造体２４（２７，１７）は電子放出を停止して、オフになる。
【００４３】
比較回路８１（図３に示す）は出力端子９１と共同して、列導体駆動回路が高インピーダンス状態であって電子放出構造体が電流を放出している時の列導体上の電圧をモニターする。列導体上で測定される電圧の変化は、電子放出構造体によって放出される電荷に比例する。例えば、列導体駆動回路４７は、列導体１７の電圧変化の測定値とサブ画素５０の所望強度と比例する電圧とを比較する。その比例する電圧は図２で説明した方法で予め決定される。列導体駆動回路４７は、適量の電荷が放出された後にサブ画素５０を遮断する。
【００４４】
サブ画素５０において、電子放出構造体２４（２７，１７）が電流を放出している時に、ノード１０１で荷電される電荷は次の関係式で示される。
【００４５】
【数４】
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ｑは、電子放出構造体２４（２７，１７）によって放出される全電荷である。
Ｃａｃｔ１７　は、列導体１７と接続する始動している行導体に接続する静電容量である。
【００４６】
ΔＶ１０１はノード１０１での電圧中の電荷である。
列導体駆動回路４７は振幅変調部９３を含み、静電容量５１はゼロボルトではなくて、予め選択された電圧に放電される。従って、強いサブ画素すなわち強い電子放出構造体を有する列導体は、正電圧に放電され、静電容量５１がゼロボルトの放電電圧の時の放電量と比較して、放出電流を減少させる。弱いサブ画素すなわち弱い電子放出構造体を有する列導体は、ゼロボルトに放電される。
【００４７】
ＦＥＤ１０を駆動させたときに、どの電子放出構造体が強いか弱いかの判断は、例えば、完全に白色の単一フレームをディスプレイし、どの電子放出構造体が比較回路をオン・オフするかによって決定される。それをするものが強い電子放出構造体で、それをしないのが弱い電子放出構造体である。強い電子放出構造体と弱い電子放出構造体との場所はメモリで記憶される。
【００４８】
電子放出構造体２４（２７，１７）が所望の電流を放出した後に、電子放出構造体２４（２７，１７）は列導体駆動回路４７によって、高インピーダンス状態から高電圧状態に切り換ることにより、オフにされる。これは図４のｔ３で示される。この時間に、列導体駆動回路４７の出力電圧が高電圧状態に切り換る時に、静電容量Ｃｅｆｆ１７が荷電を開始するので、ノード１０１での電圧は増加する。
【００４９】
ｔ４で、列導体駆動回路３７の出力電圧は、高電圧、例えば８０ボルト、から、低電圧、例えばゼロボルト、に切り換り、それによって、列導体１７に接続している静電容量５１、５３、５５を放電する。
【００５０】
ｔ５で、列導体駆動回路４７は高インピーダンス状態に置かれ、列導体駆動回路３８の出力電圧は、低電圧、例えばゼロボルトから、高電圧、例えば８０ボルトに転じる。列導体駆動回路４７は列導体１７上の電圧をモニターし、電子放出構造体２４（２８，１７）は電流を放出する。列導体駆動回路４７は列導体１７上の電圧変化値とサブ画素５７の所望強度に比例する電圧とを比較する。この所望強度に比例する電圧は、図２に関して説明したように予め決められる。列導体駆動回路４８は、適量の電荷が放出された後にサブ画素５７を切り離す。サブ画素５７については、電子放出構造体２４（２８，１７）が電流を放出しているときは、ノードで荷電される電荷は次式に示される。
【００５１】
【数５】
2004508591.tif 000007
ｑは、電子放出構造体２４（２８，１７）によって放出される全電荷、Ｃａｃｔ１７は列導体１７に接続される起動された列導体と接続した静電容量、ΔＶ１０４はノード１０４での電圧変化である。
【００５２】
電子放出構造体２４（２８，１７）は、所望の電流を放出した後、列導体駆動回路４７を高インピーダンス状態から高電圧状態に切り換えることによって、オフにされる。これは図４中のｔ６で示されている。
【００５３】
ｔ７で、列導体駆動回路３８の出力電圧は、高電圧、例えば８０ボルトから、低電圧、例えばゼロボルトに切り換り、それによって、列導体１７に接続している静電容量５１、５３、５５を放電する。
【００５４】
ｔ８で、列導体駆動回路４７は高インピーダンス状態に置かれ、列導体駆動回路３８の出力電圧は、低電圧、例えばゼロボルトから、高電圧、例えば８０ボルトに転じる。列導体駆動回路４７は列導体１７上の電圧をモニターし、電子放出構造体２４（２８，１７）は電流を放出する。列導体駆動回路４７は列導体１７上の電圧変化値とサブ画素５８の所望強度に比例する電圧とを比較する。この所望強度に比例する電圧は、上述したように予め決められる。列導体駆動回路４７は、適量の電荷が放出された後にサブ画素５８を切り離す。サブ画素５８については、電子放出構造体２４（２９，１７）が電流を放出しているときは、ノード１０７で荷電される電荷は次式に示される。
【００５５】
【数６】
2004508591.tif 000008
ｑは、電子放出構造体２４（２９，１７）によって放出される全電荷、Ｃａｃｔ１７は列導体１７に接続される起動された列導体と接続した静電容量、ΔＶ１０７はノード１０７での電圧変化である。
【００５６】
電子放出構造体２４（２９，１７）は、所望の電流を放出した後、列導体駆動回路４７を高インピーダンス状態から高電圧状態に切り換えることによって、オフにされる。これは図４中のｔ９で示されている。
【００５７】
ｔ９で、列導体駆動回路３９の出力電圧は、高電圧、例えば８０ボルトから、低電圧、例えばゼロボルトに切り換り、それによって、列導体１７に接続している静電容量５１、５３、５５を放電する。
【００５８】
タイミング・ダイアグラム１００に示されるように、本発明の他の利点は、放出電流を制御するために振幅変調を使用することに加えて、それぞれの列導体駆動回路のパルス幅変調部９４がパルス幅変調を行う。例えば、タイミング・ダイアグラム１００に示される、タイミングと可変パルス幅を仮定し、更に、サブ画素５０、５７、５８の所望強度は同一と仮定する。列導体駆動回路４７が高インピーダンス状態である時間量は最少で、ｔ５とｔ６との間の時間、最大で、ｔ８とｔ９との間の時間である。従って、電子放出構造体２４（２８，１７）は、電子放出構造体２４（２９，１７）よりも強い放出構造体である。即ち、サブ画素５７はサブ画素５８よりも強力な放射をするサブ画素である。サブ画素５１の放出強度はサブ画素５７と５８との中間である。従って、列導体駆動はパルス幅変調モードで動作して、ＦＥＤ１０の発光の均一性を助長する。
【００５９】
サブ画素５０、５７、５８の動作のみを説明したが、ＦＥＤ１０の他のサブ画素エミッタ・ノード、例えばノード１０４、１０５、１０６、１０７、１０８、１０９、での電圧変化は、特定のノード、例えば２４（２８，１７）、２４（２８，１７）、２４（２８，１７）、２４（２８，１７）、２４（２８，１７）、２４（２８，１７）と接続する電子放出構造体によって放出される全電荷に、それぞれ直接比例する。また、動作はサブ画素６０、６７、６８、７０、７７、７８で説明したのと同一である。
【００６０】
ここまでで、振幅変調と発光を制御するためのパルス幅変調とを使用したＦＥＤを提供した。このＦＥＤは、列導体の電圧をモニターする三相駆動からなる制御回路を含み、電子放出構造体から放出される電流を制御するためにパルス幅変調を使用した。更に、制御回路は、列導体と接続する静電容量の荷電レベルを制御する、振幅変調部を含む。
【００６１】
本発明の具体的実施例を示して説明したが、当業者は更なる改変や改良が考えられるであろう。本発明は、ここに示した特定の形式に限定されず、本発明の精神や範囲から逸脱しないすべての改変をカバーする。例えば、列や行の導体駆動回路はマイクロプロセッサを使用して実施され得る。更に、列導体駆動回路は、発光の均一性を制御するために、電圧変化の速度を使用すべく設計され得る。
【図面の簡単な説明】
【図１】本発明の実施例によるＦＥＤの一部をカットした等長図と回路概略図。
【図２】図１のＦＥＤの等価回路図。
【図３】本発明の実施例による図１の列導体駆動回路の回路ダイアグラム。
【図４】図１のＦＥＭの動作のタイミング・ダイアグラム。
【図１】
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【図２】
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【図３】
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【国際公開パンフレット】
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【国際調査報告】
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