(57)【要約】半導体ダイオードは、ダイオード接続型縦型柱状電界効果デバイスであり、縦型柱状電界効果デバイスのゲートとソース／ドレイン間の共通接続として１つのダイオード端子を有する。ダイオード接続型縦型柱状電界効果デバイスを形成する方法が開示されている。
2004517473.tif 000002
【特許請求の範囲】
【請求項１】
底面と、柱状側部および柱状上面を有する柱状ペデスタルを含む上面とを有する第１の導電型の基板と、
柱状ペデスタルの底部で柱状ペデスタルの中央線の周りの第２の導電型のリング状拡散領域と、
リング状拡散領域と柱状上面を共に結合する柱状ペデスタルの上面にある第１の導電層と
を含むダイオード構成の柱状縦型接合電界効果デバイス（ＪＦＥＤ）
を備えるダイオード。
【請求項２】
基板がｎ型シリコンであり、底面がダイオードのカソードを形成し、
リング状拡散領域がｐ型拡散であり、第１の導電層がダイオードのアノードである請求項１に記載のダイオード。
【請求項３】
基板がｐ型シリコンであり、底面がダイオードのアノードを形成し、
リング状拡散領域がｎ型拡散であり、第１の導電層がダイオードのカソードである請求項１に記載のダイオード。
【請求項４】
リング状拡散領域が、基板内のチャネルの周りでゲートを形成する請求項１に記載のダイオード。
【請求項５】
ゲートが、チャネルの周りの柱状ゲートである請求項４に記載のダイオード。
【請求項６】
柱状上面が、柱状縦型接合電界効果デバイスのソース／ドレインであり、
柱状ゲートが、ダイオード構成を提供するようにソース／ドレインに結合される請求項５に記載のダイオード。
【請求項７】
第１の導電層が金属である請求項１に記載のダイオード。
【請求項８】
第１の導電層がダイオードの第１の端子を形成し、
柱状縦型接合電界効果デバイス（ＪＦＥＤ）が、
基板の底面に結合された、ダイオードの第２の端子を形成する第２の導電層をさらに含む請求項１に記載のダイオード。
【請求項９】
アノード端子とカソード端子の間で一方通行の電気バルブを形成するダイオード・デバイスであって、
アノード端子として共に並列で結合されたアノードと、カソード端子として共に並列に結合されたカソードとを有する１つまたは複数のダイオード能動領域を備え、各ダイオード能動領域が、
上面と底面を有し、上面から柱状ペデスタルが延びる基板、
基板の上面と底面の間で柱状基板チャネルを形成する、基板内で柱状ペデスタルの底部にある拡散リング、および、
柱状ペデスタルと拡散リングを共に結合する導電層
をそれぞれが含む複数のダイオード接続型柱状縦型接合電界効果デバイスと、
各ダイオード能動領域を終端するために１つまたは複数のダイオード能動領域のそれぞれの周りにあるデバイス終端部とを含むダイオード・デバイス。
【請求項１０】
基板がｎ型シリコンで、その底面がダイオード・デバイスのカソードを形成し、
拡散リングがｐ型拡散であり、導電層がダイオードのアノードである請求項９に記載のダイオード・デバイス。
【請求項１１】
基板がｐ型シリコンであり、底面がダイオード・デバイスのアノードを形成し、
拡散リングがｎ型拡散であり、導電層がダイオードのカソードである請求項９に記載のダイオード・デバイス。
【請求項１２】
第１の端子と第２の端子を有するダイオード・デバイスを製造する方法であって、
基板を用意し、複数の柱状基板ペデスタルを基板の上面に形成すること、
柱状基板ペデスタルの中央線の周りの底部に、拡散のリングを形成すること、および、
基板の上面に金属層を形成し、柱状基板ペデスタルと拡散のリングを共に接続することを含む方法。
【請求項１３】
複数の柱状基板ペデスタルを基板の上面に形成することが、
基板内に複数の柱状構築ペデスタルの周りで複数のトレンチをエッチングすることを含む請求項１２に記載のダイオード・デバイスを製造する方法。
【請求項１４】
複数の柱状構築ペデスタルが、ポリシリコンの層を堆積し、そこから一部分をエッチングして、複数の柱状構築ペデスタルを元のまま残すことによって、基板の上面の薄い酸化物上に形成される請求項１３に記載のダイオード・デバイスを製造する方法。
【請求項１５】
拡散のリングが、柱状基板ペデスタルの中央線内の柱状基板チャネルを囲む請求項１２に記載のダイオード・デバイスを製造する方法。
【請求項１６】
拡散のリングが、基板の上面内に、柱状基板ペデスタルの底部でドーパントを注入することによって形成される請求項１２に記載のダイオード・デバイスを製造する方法。
【請求項１７】
拡散のリングが、散乱および活性化のための急速熱処理で横方向に拡散する請求項１６に記載のダイオード・デバイスを製造する方法。
【請求項１８】
拡散のリングが、基板の上面内に、柱状基板ペデスタルの底部でドーパントを拡散することによって形成される請求項１２に記載のダイオード・デバイスを製造する方法。
【請求項１９】
基板の上面がソース／ドレインであり、拡散のリングがゲートであり、基板の底面が、複数のダイオード構成型柱状縦型接合電界効果デバイスのドレイン／ソースである請求項１２に記載のダイオード・デバイスを製造する方法。
【請求項２０】
基板がｎ型シリコンであり、ドーパントが、ｐ型の拡散のリングを形成するｐ型ドーパントである請求項１２に記載のダイオード・デバイスを製造する方法。
【請求項２１】
シリコン基板の底面がカソードであり、金属層がダイオード・デバイスのアノードである請求項２０に記載のダイオード・デバイスを製造する方法。
【請求項２２】
基板がｐ型シリコンであり、ドーパントが、ｎ型の拡散のリングを形成するｎ型ドーパントである請求項１２に記載のダイオード・デバイスを製造する方法。
【請求項２３】
基板の底面がアノードであり、金属層がダイオード・デバイスのカソードである請求項２２に記載のダイオード・デバイスを製造する方法。
【請求項２４】
集積回路内で第１の端子と第２の端子を有するダイオード・デバイスを製造する方法であって、
集積回路の基板内にタブを形成すること、
複数の柱状ペデスタルをタブの上面に形成すること、
柱状ペデスタルの中央線の周りでその底部に拡散のリングを形成すること、および、
第１の金属接続を形成し、第１の端子として柱状ペデスタルと拡散のリングを共に接続することを含む方法。
【請求項２５】
第２の金属接続を形成し、第２の端子として上面でタブの底部に接続することをさらに含む請求項２４に記載のダイオード・デバイスを製造する方法。
【請求項２６】
複数の柱状ペデスタルをタブの上面に形成することが、
複数の柱状構築ペデスタルの周りでタブ内に複数のトレンチをエッチングすることを含む請求項２４に記載のダイオード・デバイスを製造する方法。
【請求項２７】
複数の柱状構築ペデスタルが、ポリシリコンの層を堆積し、そこから一部分をエッチングして、複数の柱状構築ペデスタルを元のまま残すことによって、タブの上面の薄い酸化物上に形成される請求項２４に記載のダイオード・デバイスを製造する方法。
【請求項２８】
拡散のリングが、柱状ペデスタルの中央線内の柱状チャネルを囲む請求項２４に記載のダイオード・デバイスを製造する方法。
【請求項２９】
拡散のリングが、タブの上面内に、柱状ペデスタルの底部でドーパントを注入することによって形成される請求項２４に記載のダイオード・デバイスを製造する方法。
【請求項３０】
拡散のリングが、散乱および活性化のための急速熱処理のため、横方向で拡散する請求項２９に記載のダイオード・デバイスを製造する方法。
【請求項３１】
拡散のリングが、タブの上面内に、柱状ペデスタルの底部でドーパントを拡散することによって形成される請求項２４に記載のダイオード・デバイスを製造する方法。
【請求項３２】
集積回路基板内のダイオードであって、
底部と、柱状側部および柱状上面を有する柱状ペデスタルを含む上面とを有する第１の導電型のタブと、
柱状ペデスタルの底部で柱状ペデスタルの中央線の周りにある第２の導電型のリング状拡散領域と、
リング状拡散領域と柱状上面を共に結合する柱状ペデスタルの上面にある第１の接続と
を含むダイオード構成の柱状縦型接合電界効果デバイス（ＪＦＥＤ）
を備えるダイオード。
【請求項３３】
柱状縦型接合電界効果デバイス（ＪＦＥＤ）が、
その上面でタブの底面に結合された第２の接続をさらに含む請求項３２に記載のダイオード。
【請求項３４】
タブがｎ型シリコンであり、第２の接続がダイオードのカソードであり、
リング状拡散領域がｐ型拡散であり、第１の接続がダイオードのアノードである請求項３３に記載のダイオード。
【請求項３５】
タブがｐ型シリコンであり、第２の接続がダイオードのアノードであり、
リング状拡散領域がｎ型拡散であり、第１の接続がダイオードのカソードである請求項３３に記載のダイオード。
【請求項３６】
リング状拡散領域が、タブ内のチャネルの周りでゲートを形成する請求項３２に記載のダイオード。
【請求項３７】
ゲートが、チャネルの周りの柱状ゲートである請求項３６に記載のダイオード。
【請求項３８】
柱状上面が、柱状縦型接合電界効果デバイスのソース／ドレインであり、
柱状ゲートが、ダイオード構成を提供するようにソース／ドレインに結合される請求項３７に記載のダイオード。
【請求項３９】
第１の接続が金属である請求項３２に記載のダイオード。
【発明の詳細な説明】
【０００１】
（関連出願の相互参照）
本願は、２０００年１０月１２日にＲｉｃｈａｒｄ  Ａ．Ｍｅｔｚｌｅｒによって出願された「ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＰＡＴＴＥＲＮＩＮＧ  ＦＩＮＥ  ＤＩＭＥＮＳＩＯＮＳ」という名称の米国特許出願第０９／６８９，０７４号、および２０００年２月１０日にＲｉｃｈａｒｄ  Ａ．Ｍｅｔｚｌｅｒによって出願された「ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＣＹＬＩＮＤＲＩＣＡＬ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＩＯＤＥＳ」という名称の米国特許出願第０９／５０２，０２６号に関連する。
【０００２】
（発明の背景）
１．発明の分野
本発明は、一般に半導体デバイスとその作製に関する。より詳細には、本発明は、半導体ダイオードとその作製方法に関する。
【０００３】
２．背景情報
様々な種類の半導体デバイスが従来技術で周知である。本発明は、半導体ダイオードと、それらをどのように作製するかに関するので、この節の焦点は、半導体ダイオードとなる。
【０００４】
半導体ダイオードは、様々な目的のために電子回路内で広く使用されている。そのような半導体ダイオードの主な目的は、順方向電圧バイアスに応答して順方向で電流を導通すること、および逆方向電圧バイアスに応答して逆方向で電流の導通を遮断することである。この整流機能は、様々な種類の電源などの回路内で、ならびに多数の他の電子回路内で広く使用されている。
【０００５】
典型的な半導体ダイオードでは、順方向での導通は、順方向電圧バイアスが特定のタイプの半導体デバイスに関する特性値に達するまで、漏れ電流値に制限される。例を挙げると、シリコンｐｎ接合ダイオードは、順方向バイアス電圧が少なくとも約０．７ボルトになるまであまり導通しない。多数のシリコン・ショットキー・ダイオードは、ショットキー障壁という特性のために、０．４ボルトなど、より低い電圧で導通を開始することができる。ゲルマニウムｐｎ接合ダイオードは、室温で約０．３ボルトの順方向電圧降下を有する。しかし、ゲルマニウムｐｎ接合ダイオードは、シリコン集積回路の作製と適合しないだけでなく、離散デバイスとしても温度感受性および他の望ましくない特性のために、現在まれに使用されているだけである。
【０００６】
一部の応用例では、ダイオードは、その整流特性のためにではなく、常に順方向バイアスして、その特徴的な順方向電圧降下を利用するように使用される。たとえば、集積回路では、ダイオード、またはダイオード接続型トランジスタが、回路内の別のトランジスタのベース−エミッタ電圧に実質的に等しい順方向電圧降下を与えるように使用されることが多い。本発明のある種の実施形態は、この一般的な種類の回路に使用することができるが、そのような使用は、本発明の主目的ではない。
【０００７】
半導体ダイオードの真の整流特性を使用する回路では、通常、ダイオードの順方向電圧降下が実質的に短所である。特有の例を挙げると、ＤＣ／ＤＣステップダウン・コンバータでは、一般にトランスを使用し、適切な制御装置によって制御される半導体スイッチを使用してトランスの一次とＤＣ電源との間を周期的に接続したり、切断したりする。二次電圧は、その整流特性のためにダイオードを介して、または別の半導体スイッチを介して、コンバータ出力に接続される。制御装置は、所望の出力電圧を維持するため、必要に応じて、デューティ・サイクル、または電源との一次接続の周波数を変える。半導体スイッチを使用して二次を出力に接続する場合には、この第２スイッチの動作もまた制御装置によって制御される。
【０００８】
半導体スイッチを使用して二次を出力に結合することには、順方向電圧降下が非常に低いという利点があるが、一次から二次へのエネルギー伝達の効率を維持するのに、コンバータの動作温度範囲全体にわたって注意深い制御を必要とするという欠点がある。この目的のために半導体ダイオードを使用することには、二次スイッチを制御する必要がなくなるという利点があるが、二次回路上に半導体ダイオードの順方向電圧降下を付加するという欠点がある。これには、２つの非常に重要な欠点がある。第１に、半導体ダイオード・デバイスの順方向電圧降下は、コンバータの効率を実質的に低下させる可能性がある。たとえば、コンピュータ・システム内で一般に使用されている、より新しい集積回路は、３．３ボルト、３ボルト、２．７ボルトなど、より低い電源電圧を使用して動作するように設計されている。３ボルト電源の場合には、０．７ボルト直列電圧降下を付加することは、コンバータが事実上、３．７ボルトの負荷で動作することであり、それにより、他の回路損失を考慮する前でさえも、コンバータの効率を８１％に制限することを意味する。
【０００９】
第２に、上述の効率損失はダイオード内の電力損失を意味し、発熱を引き起こす。これは集積回路コンバータの電力変換能力を制限し、多数の応用例では、適切なサイズの離散ダイオードを必要とし、全体的な回路サイズおよびコストを上昇させる。
【００１０】
ＡＣ／ＤＣ変換用に一般に使用される別の回路は、通常、一次巻線をＡＣ電源によって駆動するトランスの二次巻線に結合された全波ブリッジ整流器である。ここでは、２つのダイオード電圧降下がピークＤＣ出力に付加される。したがって、従来型ダイオードを使用していると回路が特に非効率となり、供給するべきＤＣ電力に応じて回路の熱の発生が増加し、大きな離散デバイス、放熱構造などを介した放散を必要とする。
【００１１】
したがって、ダイオードがその時々に順方向バイアス電圧も逆方向バイアス電圧も受けることになる回路内の整流要素として使用するために、順方向電圧降下の低い半導体ダイオードを得ることは非常に有利であろう。そのようなダイオードは、離散形態で数多く応用することができるが、はるかに大きな集積回路の一部として同じことを集積回路形態で実現することができるように、そのようなダイオードを集積回路作製技法に適合させることがさらに望ましいであろう。さらに、逆方向電流の漏れは常に望ましくなく、通常は追加の順方向導通電流によって補わなければならず、それによって回路効率が低下するが、一部の回路では、逆方向電流が他の、より重要な有害な作用を有する可能性がある。したがって、そのような半導体ダイオードは、さらに逆方向バイアス漏れ電流が低いこともまた望ましいであろう。
【００１２】
多数の応用例では、ダイオードを、トランスなどコイルの両端間に置くことが必要とされる。これらの場合には、逆方向電圧がダイオードに印加され、ダイオードを逆方向降伏の状態に、具体的には接合アバランシ状態にさせることがある。これは、素早く変化する波形を使用して、ダイオード・ブリッジの両端間に接続されているトランス・コイルを駆動するＤＣ／ＤＣコンバータで特に当てはまる。これらの応用例では、「アバランシ・エネルギー」能力に関する仕様要件が、通常データ・シートに含まれているパラメータである。ダイオードのアバランシ・エネルギー能力は、そのような回路の設計者にとって重要な要因である。アバランシ・エネルギー能力は、回路内に半導体ダイオードを設計するとき設計者がどれだけ設計マージンを有するかを決定する。アバランシ・エネルギー能力の数値が大きいほど、回路設計者は設計柔軟性を有する。
【００１３】
アバランシ・エネルギー能力は、コイルからエネルギーを吸収するダイオードの能力の尺度であり、ダイオードを破壊しないエネルギーは、エネルギーＥ＝（１／２）×Ｉ２×Ｌである。これらの要件は、一般に数十ミリジュール程度である。非破壊的にこのエネルギーを放散するためのダイオードの能力における主な要因は、エネルギーを放散する接合領域、すなわち、なだれ現象中に実際に導電する接合の領域の量である。半導体ダイオードの高いアバランシ・エネルギー能力は、その利用度を改善する。
【００１４】
同時に、そのサイズを縮小することによって、また、その作製方法を改善することによって、半導体ダイオードのコストを下げることが望ましい。
【００１５】
（発明の概要）
本発明は、特許請求の範囲に述べられている方法および装置を含む。簡潔に言えば、順方向電圧降下が低く、逆方向漏れ電流が低く、電圧能力およびアバランシ・エネルギー能力が高く、集積回路内での使用に、ならびに離散デバイスとして適した半導体ダイオードが開示されている。本半導体ダイオードは、ダイオード構成型柱状縦型接合電界効果デバイスであり、柱状縦型接合電界効果デバイスのゲートとソース／ドレイン間の共通接続として１つのダイオード端子を有する。柱状縦型接合電界効果デバイスを製造する方法が開示されている。様々なデバイス終端を使用して本ダイオード・デバイスを完成させることができる。様々な実施形態が開示されている。
【００１６】
本発明の他の態様および特徴は、添付の特許請求の範囲および図と共に、以下、特有の実施形態の説明を検討したとき、当業者には明らかになろう。
【００１７】
本発明の特徴および利点は、以下の本発明の詳細な説明から明らかになろう。
【００１８】
図面内の類似の参照番号および指定は、同様な機能を提供する類似の要素を示す。
【００１９】
（本発明の詳細な説明）
最初に図１を参照すると、本発明を使用することができる全波ブリッジ整流器を使用する周知のＡＣ／ＤＣコンバータの回路図を見ることができる。そのような回路では、トランス１１０を使用して、一次回路と二次回路の間をＤＣ絶縁し、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４からなる全波ブリッジにステップアップまたはステップダウンＡＣ電圧を加える。二次リード１１２が二次リード１１４に対して十分に正であるとき、ダイオードＤ２は、抵抗器１１６を介して導通し、コンデンサ１１８を充電し、また、負荷１１９に電流を送り、負荷１１９の電流は、ダイオードＤ３を介してトランスのリード１１４に戻る。同様に、ＡＣ入力電圧の他方の半サイクル中に、二次リード１１４上の電圧が二次リード１１２に対して十分に正であるとき、ダイオードＤ４は、抵抗器１１６を介して電流を送るように導通し、コンデンサ１１８を充電し、また、負荷１１９に電流を送り、コンデンサ電流および負荷電流は、ダイオードＤ１を介して二次リード１１２に戻る。したがって、ダイオードＤ１からＤ４の全波ブリッジからブリッジの出力に電流が送られるたびに、２つのダイオード電圧降下が、その出力と直列で付加されることがわかる。さらに、ダイオードのどの対も、トランス１１０の二次の両端間の電圧が、２つのダイオード電圧降下によってコンデンサ１１８の両端間の電圧を超えたときだけ導通するので、一部の時間の間だけ、すなわち、トランスの二次電圧が正または負のピーク時またはその近くにあるとき、電流がブリッジの出力に送られることが明らかである。
【００２０】
図１の回路は、本発明を使用することが意図されるタイプの回路の単に例示的なものである。これらの回路は、ダイオードが２つのダイオード接続の両端間に正（順方向）と負（逆方向）の異なる電圧を受け、ダイオードの機能が、ＤＣまたは整流された電流を出力する整流機能である回路として特徴付けることができる。これは、ダイオードの所望の機能が、やはり使用時にダイオードが負の電圧を受けるかどうかにかかわらず、電流を導通するときダイオードに特徴的な順方向電圧降下に応答した基準電圧を得ることである応用例と区別するべきである。これらの回路はまた、そのダイオードまたはダイオード群がダイオード接続の両端間で正の電圧も負の電圧も受け、そのダイオードまたはダイオード群の機能が、それに接続された１つまたは複数の回路を給電するのに十分な電力レベルのＤＣまたは整流された電流を出力する電力整流機能である回路として特徴付けることもできる。これは、ダイオードの所望の機能が、ダイオードのＤＣまたは整流された電流出力によって給電されない後続の回路内で使用または処理される単一レベルの電流を出力することである応用例と区別するべきである。
【００２１】
図１に示すタイプの多数の回路では、平滑コンデンサ１１８の他に、出力に線形電圧レギュレータを使用することができる。さらに、電流制限抵抗器として働く抵抗器１１６は、代わりにトランスの二次抵抗を利用して、別個の回路構成要素としては省略することができる。というのは、実質的にすべての当該応用例において、トランスは、その中の電力損失を放散するのに十分なサイズの実際の離散構成要素となるためである。しかし、本発明にとって特に重要なのは、ダイオードＤ１からＤ４自体である。というのは、これらのダイオード内の電力損失は、一般に所望の回路機能として役に立たず、それどころか、離散形態であるか集積回路形態であるかにかかわらず、単に不必要な電力放散と熱を発生するだけであり、この余分な電力出力、すなわち、負荷によって必要とされる電力に加えてダイオードによって放散される電力によって、必要とされるトランスのサイズを実際に増加させるためである。
【００２２】
本発明は、使用時に順方向バイアスと逆方向バイアスを受けるような回路および他の回路内でダイオードを主に使用するために、ダイオード順方向電圧降下が低く、逆方向電流の漏れが低く、電圧能力が高いダイオードおよび／またはダイオード機能の実現に向けられている。これは、図２Ａおよび２Ｂにそれぞれｎチャネル・ダイオード接続型電界効果デバイスおよびｐチャネル・ダイオード接続型電界効果デバイスを概略的に示すダイオード接続型電界効果デバイスを使用することによって、本発明で達成される。本発明の好ましい実施形態によれば、そのようなデバイスは、共通ゲート／ドレイン接続、典型的には基板上の共通導電層の使用により、また、より好ましくは、得られるデバイスの電気特性を向上させる１つまたは複数の特別な作製技法により作製される。図２Ｃは、それぞれのアノード「Ａ」およびカソード「Ｃ」を有する、図２Ａおよび２Ｂのダイオード接続型電界効果デバイスの等価ダイオードを示す。
【００２３】
本発明は、ダイオード接続型構成を有する柱状縦型接合電界効果トランジスタ（ＪＦＥＴ）を形成することによって半導体ダイオードを実現している。ダイオード接続構成を有する柱状縦型接合電界効果トランジスタ（ＪＦＥＴ）をダイオード構成縦型接合電界効果デバイス（ＪＦＥＤ）と称する。ダイオード構成縦型ＪＦＥＤは、より高いチャネル密度を提供し、より単純な製造プロセスを使用して形成することができる。より高いチャネル密度は、同様の性能を有する従来型の半導体ダイオードの約３分の１のシリコン面積内で半導体ダイオードを形成することができる。より高いチャネル密度により、かなりのコストと性能の利点が得られる。
【００２４】
ダイオード構成縦型ＪＦＥＤを製造する際には、参照により本明細書に組み込む２０００年１０月１２日にＲｉｃｈａｒｄ  Ａ．Ｍｅｔｚｌｅｒによって出願された「ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＰＡＴＴＥＲＮＩＮＧ  ＦＩＮＥ  ＤＩＭＥＮＳＩＯＮＳ」という名称の米国特許出願第０９／６８９，０７４号に述べられているマスキングおよび製造技法を使用して、マスキングのコストを削減し、その他の方法で使用可能となる、より微細なラインを本発明で実現することもできる。
【００２５】
本発明の実施形態を作製するためのプロセスを、本明細書では、図３Ａ〜３Ｆおよび図４Ａ〜４Ｉの断面図に関連して示す。このプロセスは、ダイオード構成縦型接合電界効果デバイス（ＪＦＥＤ）を形成する。ダイオード構成縦型接合電界効果デバイスは、本質的に、共通ゲート／ドレイン接続を用いてダイオード接続された柱状の縦型接合電界効果トランジスタであると考えることができる。本発明のダイオード構成縦型接合電界効果デバイスは、縦型ＪＦＥＤダイオードと称することもできる。本発明は、異なる形で動作し、異なるプロセスによって形成されるため、従来の接合型電界効果トランジスタ（ＪＦＥＴ）ではない。
【００２６】
次いで図３Ａ〜３Ｆを参照すると、本発明のダイオード接続型縦型接合電界効果デバイスを作製するための例示的なプロセスに対するステップの断面図が示されている。ダイオード接続型またはダイオード構成縦型ＪＦＥＤは、柱状のペデスタルを使用して形成される。図３Ａ〜３Ｆは、ウェハの一部分だけを示す。より大きな部分または半導体ウェハ全体にわたって類似の加工を実行し、図より多くのダイオード構成縦型ＪＦＥＤを形成することを理解されたい。
【００２７】
図３Ａは、ウェハの開始基板３００を示す。基板３００は、シリコン、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム、炭化シリコン（ＳｉＣ）、または他の周知の半導体基板とすることができる。一実施形態では、基板３００は、中にシリコン・エピタキシャル層を有するシリコン基板である。シリコン・エピタキシャル層は、ダイオード・デバイスに増加された逆方向バイアス降伏電圧を形成するために設けられている。一実施形態では、約４５ボルトの逆方向バイアス降伏電圧を達成するために、シリコン・エピタキシャル層が、抵抗性約１．１オーム−ｃｍ、厚さ約３μｍを有する。シリコン・エピタキシャル層を有するエピタキシャル・ウェハは、開始材料として購入する、または周知の標準的なエピタキシャル成長技法を使用してダイオードの加工の一部として形成することができる。
【００２８】
Ｎ型シリコン基板の場合には、基板３００の下部または裏側表面にカソードを形成し、一方、基板３００の上面の一部分がアノードとして形成される。Ｐ型シリコン基板の場合には、ダイオード端子が逆になり、基板３００の下部または裏側表面にアノードを形成し、一方、基板３００の上面の一部分がカソードとして形成される。
【００２９】
後に続くシート注入をランダム化するために、薄い酸化物３０２を基板３００の表面上で成長させる。一般に、薄い酸化物３０２は、厚さが１５０オングストローム（１５０Å）である。後に続くシート注入はどちらも、マスクによるマスキングを必要とせず、どちらかといえば、ウェハ全体にわたって注入されるイオンである。
【００３０】
第１のシート注入は、縦型ＪＦＥＤダイオードのアノード領域に良好なオーミック接触を形成する。第１のシート注入は、エネルギー２５ｋｅＶによる約３×１０１５ａｔｏｍｓ／ｃｍ２でのヒ素注入である。第２のシート注入は、エネルギー８５ｋｅＶによる約２．０×１０１３ａｔｏｍｓ／ｃｍ２でのリン注入である。第２のシート注入は、ＪＦＥＴのものと同様な縦型ＪＦＥＤダイオードの「閾値」またはピンチ・オフ電圧を設定する。
【００３１】
次いで図３Ｂを参照すると、第１のマスキング・ステップの完了が示されている。第１のマスキング・ステップおよびエッチングの前に、ウェハ全体にわたって薄い酸化物３０２の上部にポリシリコン層が形成される。次いで、ポリシリコン層はマスクを使用してパターン化され、薄い酸化物３０２の上部に柱状の構築ペデスタルを形成するように領域がエッチングされる。一実施形態では、柱状構築ペデスタル３０４は高さ約０．１ミクロン（μｍ）である。ペデスタル３０４の形状は、それだけには限らないが、円形、六角形、正方形、矩形、ならびに蛇行など他の中実形状などを含むどのような柱状とすることもできる。本明細書では、説明を容易にするために、柱状を、ポリシリコン層から形成された矩形の柱状ペデスタルまたは柱状棒を形成している矩形と仮定することになる。図３Ｂは、シリコン・ウェハ全体にわたって形成された複数の矩形の柱状ペデスタル３０４のうち４つの断面図を示す。一実施形態では、矩形の柱状構築ペデスタル３０４の寸法は、幅約０．１５ミクロン、高さ約０．１ミクロンであり、約０．４ミクロンのピッチを有する。これらの寸法は、ダイオード構成縦型ＪＦＥＤに類似のデバイス物理を提供するために、注入レベルの任意の調節と調整して変えることができることを理解されたい。シリコン・ウェハの領域３１０は、複数のペデスタル３０４のそれぞれの周囲での処理をさらに詳述するために、図３Ｃに分離して示してある。
【００３２】
次いで図３Ｃを参照すると、図３Ｂの領域３１０の部分図が示されている。矩形の柱状構築ペデスタル３０４が、基板３００上の薄い酸化物３０２の表面上に形成されている。図３Ｄ〜３Ｆは、図３Ｃの矩形の柱状構築ペデスタル３０４に対する、ダイオード構成縦型ＪＦＥＤのさらなる加工を示す。複数の柱状構築ペデスタル３０４のそれぞれの周りで類似の加工が行われることを理解されたい。
【００３３】
次いで図３Ｄを参照すると、ペデスタル３０４およびペデスタル３０４の一部分の周りの薄い酸化物３０２と基板３００がエッチングされ、シリコン・トレンチ３０８と基板ペデスタル３０９が形成されている。シリコン・トレンチ３０８は、柱状構築ペデスタル３０４、基板ペデスタル３０９、および酸化物ディスク３０２’の周りにある。酸化物ディスク３０２’は、柱状構築ペデスタル３０４と基板ペデスタル３０９の間に挟まれた薄い酸化物３０２の酸化物材料からなる柱状ディスク形部分である。基板ペデスタル３０９は構築ペデスタル３０４に似た柱状であるが、ポリシリコン材料ではなく基板材料３００で形成されている。柱状基板ペデスタル３０９は、その柱状の形状に応じて、柱状上部および１つまたは複数の側部を有する。このエッチング・ステップは、トレンチ金属酸化膜半導体（ＭＯＳ）トランジスタまたはコンデンサを形成するために、シリコン加工時に一般に使用される反応性イオン・エッチング（ＲＩＥ）である。クリティカルではないが、基板３００内のエッチング深さは、一実施形態では約０．１ミクロンである。シリコン・トレンチ３０８の深さを形成する基板３００内のエッチング深さは、前述のリンのシート注入ステップの選択されたエネルギーの深さに対応することが好ましい。エッチング深さにより、ダイオード構成縦型ＪＦＥＤの適切な閾値またはピンチ・オフ制御が得られる。
【００３４】
次いで、本プロセスの次のステップを示すための図３Ｅを参照する。基板ペデスタル３０９の底部でボロン注入３１０が行われ、シリコン基板３００内に浸透する。ボロン注入は、散乱および活性化のための急速熱処理（ＲＴＰ）のため、基板ペデスタル３０９の下で横方向に拡散し、ペデスタル３０４および３０９の中央線の周りで、ゲート３１２と称する拡散リングを形成する。ゲート３１２の拡散リングは、基板３００の縦型チャネル部分３１８を囲む中空柱状である。基板３００の縦型チャネル部分は、ペデスタル３０９の中央線の周りで柱状であるので、柱状基板チャネルと称することができる。このボロン注入３１０は、（ｉ）金属化物とのオーミック接触を確保するのに適切な表面濃度とし、（ｉｉ）降伏電圧空乏領域を支持するようにＰ型表面濃度を設定、（ｉｉｉ）縦型に拡散して、各ダイオード構成縦型ＪＦＥＤの動作中に、アノード（図３で形成されたペデスタルの上部シリコン表面）とカソード（シリコン・ウェハ裏側）の間の縦型チャネル内で電流をピンチ・オフするようにＪＦＥＴ等価ゲートを形成する。
【００３５】
次いで図３Ｆを参照する。ここには、ダイオード構成縦型ＪＦＥＤ３２０を形成するプロセスの最終ステップが示され、ペデスタル３０４の残された部分、および薄い酸化物３０２のディスク形部分が除去され、金属化層３１４が追加されている。酸化物エッチングを使用して、酸化物ディスク３０２’を形成する酸化物を除去し、金属化の前に、残存しているあらゆるポリシリコン材料を浮かす、またはリフト・オフするためにペデスタル３０４をアンダーカットする。次いで、好ましくは金属の導電層３１４をウェハ全体にわたって堆積し、基板３００の露出された上面と接触させる。導体３１４は、Ｐ型ゲート３１２の拡散リングと、基板ペデスタル３０９の柱状上面３１６および柱状側部の１つまたは複数の表面とに接触する。ゲートのＰ型拡散リングを除いて、基板ペデスタル３０９の柱状上面３１６および柱状側部表面は、ＪＦＥＴのドレインまたはソース領域と同様に機能する。基板３００の底面は、ＪＦＥＴのそれぞれソースまたはドレイン領域と同様に機能する。ソースおよびドレインの定義は、ダイオード端子の両端間にバイアスする電圧に基づいて入れ替わることに留意されたい。ゲート３１２の拡散リングと、基板ペデスタル３０９の上面３１６および側部表面とに接触する導体３１４は、その間で接続を実現し、ダイオード構成縦型ＪＦＥＤのダイオード構成を提供する。基板３００がＮ型シリコンであり、ゲート３１２がＰ型拡散である場合には、上面３１６接触がダイオードのアノードを形成する。あるいは、基板３００がＰ型シリコンであり、ゲート３１２がＮ型拡散である場合には、上面接触３１６がカソードを形成する。ダイオード構成縦型ＪＦＥＤでは、基板ペデスタル３０９の側面からほとんど電流がなく、その結果、この接触領域は大部分が機能しない。電流の大部分は、順方向バイアスしたとき、基板ペデスタル３０９の上面３１６を通る。電流は、上面３１６から、各ダイオード構成縦型ＪＦＥＤ３２０の中央縦型柱状チャネル３１８を通って、基板３００の底面３１９に向かって流れる。基板３００の底面３１９に任意選択で金属層を付着することができ、あるいは、底面３１９をその他の方法で導電表面と接触させ、電流が流れることができるダイオード接続を形成することができる。また、ダイオード構成縦型ＪＦＥＤ３２０を集積回路基板内のシリコンのタブ（基板３００相当）内で形成し、かつ、上側表面接触をタブに形成させ、タブの底部の電流がチャネルの下部から上側表面接触に引き出されるようにすることができる。このように縦型ＪＦＥＤを形成することにより、他の回路を集積回路デバイス内に一体化することができる。
【００３６】
次いで図４Ａ〜４Ｉを参照すると、本発明のダイオード接続型縦型接合電界効果デバイスを作製するための別の例示的なプロセスに対するステップの断面図が示されている。図４Ａ〜４Ｉに示されているダイオード構成縦型ＪＦＥＤ３２０を形成するステップは、図３Ａ〜３Ｆに示されているステップのものと類似であるが、２０００年１０月１２日にＲｉｃｈａｒｄ  Ａ．Ｍｅｔｚｌｅｒによって出願された「ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＰＡＴＴＥＲＮＩＮＧ  ＦＩＮＥ  ＤＩＭＥＮＳＩＯＮＳ」という名称の米国特許出願第０９／６８９，０７４号に述べられているマスキングおよび製造技法からのステップが含まれている。具体的には、次いで図４Ｃを参照すると、初期構築ペデスタル４０４が、薄い酸化物３０２の上部に形成されている。初期構築ペデスタル４０４は、第２のペデスタルを形成するために使用されるポリシリコン以外の材料で形成する。
【００３７】
次いで図４Ｄを参照すると、第２のペデスタルであるペデスタル３０４’が、米国特許出願第０９／６８９，０７４号に述べられているように、初期構築ペデスタル４０４の周りに形成される。
【００３８】
次いで図４Ｅを参照すると、図のように、初期構築ペデスタル４０４と、その下の薄い酸化物３０２の一部分がエッチングされている。領域４１０が、図のように図４Ｆに拡大されている。
【００３９】
次いで図４Ｇを参照すると、このプロセスの次のステップで、基板３００の露出した部分をエッチングし、ペデスタル３０４’の周りでシリコン・トレンチ３０８’および基板ペデスタル３０９’を形成する。図４Ｈ〜４Ｉによって示されているプロセス・ステップは、図３Ｅ〜３Ｆを参照しながら前述したものと同じであるが、ダイオード構成縦型ＪＦＥＤ３２０を形成するために、ペデスタル３０４’の周りにシリコン・トレンチ３０８’および基板ペデスタル３０９’の形状を有する。
【００４０】
次いで図５を参照すると、一連の４つのダイオード構成縦型ＪＦＥＤ３２０Ａ〜Ｄの断面図が示されている。金属３１４は、複数のダイオード構成縦型ＪＦＥＤを共に接続して、所望の電流搬送能力を提供する。
【００４１】
次いで図６Ａ〜６Ｃを参照すると、ダイオード構成縦型ＪＦＥＤの例示的なアレイの平面図が示されている。図６Ａでは、ダイオード構成縦型ＪＦＥＤ３２０が、円柱状ペデスタルを使用して形成されている。図６Ｂでは、ダイオード構成縦型ＪＦＥＤ３２０が、正方形の柱状ペデスタルからなる矩形を使用して形成されている。図６Ｃでは、ダイオード構成縦型ＪＦＥＤ３２０が、六角形の柱状ペデスタルを使用して形成されている。異なる形状のダイオード構成縦型ＪＦＥＤ３２０を形成するために、ペデスタル３０４および３０４’について他の柱状を使用することができる。
【００４２】
図３Ａ〜３Ｆおよび４Ａ〜４Ｉのプロセス・ステップは、ゲート３１２の拡散リングがＰ＋型拡散であり、基板３００がＮ型基板である場合として述べられている。この場合には、図７Ａは、ダイオード構成縦型ＪＦＥＤ３２０の２次元断面の等価回路を示す。この断面は、それぞれが１つの縦型トランジスタを表し、第１の端子Ｔ１がアノードであり、第２の端子Ｔ２がカソードであるｎチャネルＪＦＥＴトランジスタであるトランジスタ７０１および７０２によって表されている。図７Ｂは、図７Ａの２次元回路のダイオード等価物を示し、２つのダイオード７０１’および７０２’が共に並列で接続されている。図７Ｃは、３次元のダイオード構成縦型ＪＦＥＤ３２０の電気的等価物である単一ダイオード７２０を示す。
【００４３】
図３Ａ〜３Ｆおよび４Ａ〜４Ｉのプロセス・ステップは、ゲート３１２の拡散リングがＰ＋型拡散であり、基板３００がＮ型基板である場合として述べられているが、これらは、様々な開始材料および様々な注入またはドーパント材料を使用することによって変えることができる。この場合には、拡散のタイプが、前述のプロセス・ステップのｎからｐ、ｐからｎへと逆になる。図８Ａは、図３Ｆに示されているダイオード構成縦型ＪＦＥＤ３２０の２次元断面の等価回路を示し、シリコン拡散および材料のタイプが逆である。この場合には、ゲート３１２の拡散リングがＮ＋型拡散であり、基板３００がＰ型基板である。図８Ａでは、それぞれが１つの縦型トランジスタを表すトランジスタ８０１および８０２がｐチャネルＪＦＥＴトランジスタであり、第１の端子Ｔ１がカソードであり、第２の端子Ｔ２がアノードである。図８Ｂは、図８Ａの２次元回路のダイオード等価物を示し、２つのダイオード８０１’および８０２’が共に並列で接続されている。図８Ｃは、材料タイプが変えられている３次元のダイオード構成縦型ＪＦＥＤの電気的等価物である単一ダイオード８２０を示す。
【００４４】
次いで図９を参照すると、複数のダイオード能動領域９０が、ウェハ上のダイオード能動領域９０間のスクライブ・チャネル９１によって分離されている。各ダイオード能動領域９０内には、複数のダイオード構成縦型ＪＦＥＤ３２０がある。スクライブ・チャネル９１内のダイオード能動領域の縁部終端は、１９９７年１月２３日にＲｉｃｈａｒｄ  Ａ．ＭｅｔｚｌｅｒおよびＶｌａｄｉｍｉｒ  Ｒｏｄｏｖによって出願された「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｉｏｄｅｓ  ｈａｖｉｎｇ  ｌｏｗ  ｆｏｒｗａｒｄ  ｃｏｎｄｕｃｔｉｏｎ  ｖｏｌｔａｇｅ  ｄｒｏｐ  ａｎｄ  ｌｏｗ  ｒｅｖｅｒｓｅ  ｃｕｒｒｅｎｔ  ｌｅａｋｅｇｅ」という名称の米国特許第５，８２５，０７９号のテーパ形終端、および１９９９年９月１４日にＲｉｃｈａｒｄ  Ｍｅｔｚｌｅｒによって出願された「Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｔｅｒｍｉｎａｔｉｏｎ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ」という名称の米国特許出願第０９／３９５，７２２号に述べられているメサ終端を含む、いくつかの半導体デバイス終端によって実現することができる。さらに、周知である単一または複数の通常のリング終端、あるいは電圧が許す場合には、デバイス能動拡散と一体の単純なガード・リングとすることができる。
【００４５】
次いで図１０を参照する。それぞれがダイオード構成縦型ＪＦＥＤ３２０を表し、共に並列で接続された複数のダイオード７２０を有するダイオード能動領域９０の概略等価物を示している。共に並列で接続されたダイオード構成縦型ＪＦＥＤデバイス３２０のそれぞれの電流能力を加えることにより、大きな電流搬送能力となる。ウェハ上には数百のダイオード能動領域９０があるが、図９には４つだけ示されていることを理解されたい。個々のダイオード能動領域９０それぞれが、数千の個々のダイオード構成縦型ＪＦＥＤ３２０を含むことができる。
【００４６】
ダイオードの電流能力に関しては、順方向電流は、共に並列で結合されたダイオード構成縦型ＪＦＥＤ３２０の数の関数である。
【００４７】
閾値電圧に関しては、ドーパント、それらの濃度、ダイオード構成縦型ＪＦＥＤを作製するための他の材料および寸法を適切に選択することにより、チャネル領域は、アノードおよびカソードの両端間で実質的にゼロ順方向バイアスで導通するようにすることができる。したがって、電源および類似物内など真の整流応用例では、本発明により整流デバイス内で電力消費および発熱が減少し、得られる回路の全体的な効率が高くなる。
【００４８】
ダイオード構成縦型ＪＦＥＤ３２０の逆方向バイアス降伏電圧に関しては、逆方向バイアス電圧がゲート３１２と基板３００の間に現れ、チャネル３１８をピンチ・オフさせ、空乏領域を基板３００内に形成させる。逆方向バイアス電圧の電界ラインは、ゲート３１２用拡散の長手方向の形状、およびペデスタルの非常に小さな寸法のために、ダイオード構成縦型ＪＦＥＤの周りで実質的に平坦である。この平坦な電界効果は、逆方向降伏電圧能力を増大させる。逆方向バイアス降伏電圧をさらに増大させるために、電界ラインを直線に、またｐｎ接合部で小さな集まりと平行に維持し、スクライブ・ライン９１近くのデバイス終端部でなど、電界終端点近くで湾曲量を最小限にすることが望ましい。
【００４９】
前述の説明のある種の場合には、ある種の代替材料および方法について述べられている。しかし、特有の代替材料およびプロセスを識別することは、製造プロセス内のステップまたは他のステップのための、または得られるダイオード・デバイス内の他の材料およびプロセスが、本発明における使用から除外されていることを意味するものではないことに留意されたい。そうでなく、本明細書で述べられているもの以外のステップおよび材料は、当業者には自明となろう。したがって、本発明について、ある種の好ましい実施形態に関連して開示し、述べてきたが、本発明のダイオードとその作製方法は、本発明の精神および範囲から逸脱することなく変えることができることを当業者なら理解できよう。
【図面の簡単な説明】
【図１】
本発明を使用することができる全波ブリッジ整流器を使用する周知のＡＣ／ＤＣコンバータの回路図である。
【図２Ａ】
本発明に従って接続されたダイオードであるｎチャネル接合型電界効果デバイスの略図である。
【図２Ｂ】
本発明に従って接続されたダイオードであるｐチャネル接合型電界効果デバイスの略図である。
【図２Ｃ】
図２Ａおよび２Ｂの、ダイオード接続型接合型電界効果デバイスの等価回路の略図である。
【図３Ａ】〜
【図３Ｆ】
本発明のダイオード接続型縦型接合電界効果デバイスを作製するための例示的なプロセスのステップを示す断面図である。
【図４Ａ】〜
【図４Ｉ】
本発明のダイオード接続型縦型接合電界効果デバイスを作製するための別の例示的なプロセスのステップを示す断面図である。
【図５】
本発明の縦型ＪＦＥＤダイオード構造４つを示す拡大断面図である。
【図６】
本発明の縦型ＪＦＥＤダイオード用の代替構造の平面図である。
【図７Ａ】
Ｎチャネル縦型ＪＦＥＤダイオードの２次元モデルの概略等価回路を示す図である。
【図７Ｂ】
Ｎチャネル縦型ＪＦＥＤダイオードの２次元モデルの概略等価回路を示す図である。
【図７Ｃ】
Ｎチャネル縦型ＪＦＥＤダイオードの３次元モデルの概略等価回路を示す図である。
【図８Ａ】
Ｐチャネル縦型ＪＦＥＤダイオードの２次元モデルの概略等価回路を示す図である。
【図８Ｂ】
Ｐチャネル縦型ＪＦＥＤダイオードの２次元モデルの概略等価回路を示す図である。
【図８Ｃ】
Ｐチャネル縦型ＪＦＥＤダイオードの３次元モデルの概略等価回路を示す図である。
【図９】
複数の縦型ＪＦＥＤダイオードを使用するウェハ上の能動ダイオード領域を示す図である。
【図１０】
能動ダイオード領域１つの電気的等価物の略図である。
【図１】
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【国際公開パンフレット】
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2004517473.tif 000046
【国際公開パンフレット（コレクトバージョン）】
2004517473.tif 000047
【国際調査報告】
2004517473.tif 000048
2004517473.tif 000049
2004517473.tif 000050