(57)【要約】単一モジュールが照明装置用バラストを制御するのに使用される４つの異なった信号を供給するプログラム可能パルス幅変調（ＰＷＭ）発生器を開示する。単一レジスタにおける値を変更することによって、種々の波形を達成する。
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【特許請求の範囲】
【請求項１】
電子バラストを制御する信号の組を発生する装置において、複数の状態を認める制御レジスタを具え、前記複数の状態の各々が、前記信号を発生すべきモードを表し、前記異なったモードが、前記信号の組における２つの信号が時間において互いに重なってもよいか、又は、互いに関して遅延するかの決定要素であることを特徴とする装置。
【請求項２】
請求項１に記載の装置において、前記制御レジスタを１組の論理ゲートに接続し、前記制御レジスタにおける状態を使用し、信号間の遅延と、前記信号の時間における重なりとのうちの１つ又は２つを実現することを特徴とする装置。
【請求項３】
請求項２に記載の装置において、前記遅延を、レジスタにプログラムされた時間の長さとし、前記レジスタをカウンタに接続し、前記レジスタからカウンタへ値をロードし、これによって、前記遅延の時間の長さを決定することを特徴とする装置。
【請求項４】
請求項３に記載の装置において、前記信号はパルス幅変調（ＰＷＭ）信号であることを特徴とする装置。
【請求項５】
請求項４に記載の装置において、前記ＰＷＭ信号を発生すべき周波数を示す値を格納する第２レジスタをさらに具えることを特徴とする装置。
【請求項６】
請求項５に記載の装置において、前記パルス幅変調信号におけるパルスの幅を示す値を格納する第３レジスタをさらに具えることを特徴とする装置。
【請求項７】
電子バラストをＰＷＭ信号によって駆動する方法において、２つの異なったＰＷＭ信号を発生するステップと、コンピュータをプログラミングし、前記２つのＰＷＭ信号を、互いに関してオフセットだけ遅延させるべきか、互いに関して時間において重ねるべきかを決定するステップとを含むことを特徴とする方法。
【請求項８】
請求項７に記載の方法において、複数のレジスタにおける複数の値の格納を容易にするステップを含み、前記値が、信号間の遅延、パルスの長さ、及び、パルスを発生する周波数を表すことを特徴とする方法。
【請求項９】
請求項８に記載の方法において、制御レジスタから値を読み出す論理モジュールを使用し、前記読み出しに応じて、これらに含まれる１つ以上の論理ゲートを構成し、もしあれば遅延と、もしあればオフセットとを、前記制御レジスタに格納された情報に応じて実現するステップを含むことを特徴とする方法。
【請求項１０】
請求項８に記載の方法において、追加のレジスタを、失敗のイベントにおいて、ＰＷＭ信号の最小パルス幅に等しい量によってプログラミングするステップをさらに含むことを特徴とする方法。
【請求項１１】
ディジタルバラストを動作するのに使用される２つのＰＷＭ信号を制御する装置において、２つの異なったＰＷＭ信号を発生する手段と、コンピュータにプログラムされた値に応じて、前記信号の時間における互いに関する位置を定める構成可能論理ゲートとを具えることを特徴とする装置。
【請求項１２】
請求項１１に記載の装置において、コンピュータにプログラムされた値に応じて、ＰＷＭモジュールの長さ及び周波数をセットする構成可能モジュールをさらに具えることを特徴とする装置。
【請求項１３】
請求項１２に記載の装置において、前記長さ及び周波数を使用し、照明装置に供給される電力を制御することを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の譲受人によって使用されているような実際のシステムにおいて、ここに記載する４組の波形は、大部分のシステムのコマンド及び制御要求を満たすのに好適である。
【背景技術】
【０００２】
代表的に、前記制御波形を、アナログ、又は、ハードワイヤードディジタル回路網のいずれかを使用して発生する。アナログ実装は、慣例的に、電圧制御発振器（ＶＣＯ）及びアナログ比較器を使用し、パルス幅をアナログフィードバックループに基づいて制御する。ディジタルＰＷＭ制御回路を、代表的に、ディジタルカウンタ及びレジスタを使用して実装する。
【０００３】
前記ディジタル実装は、その増加した精度と、温度変化等の影響を受けにくいこととにより、通常は好適である。しかしながら、現在まで、前記要求された４つの波形のいずれもを発生することができ、確実な保護回路も含む柔軟なＰＷＭ発生器は存在しない。モードを異なった形式の動作に変更する能力と共に、このようなシステムに関する必要性が存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
先行技術の上記及び他の問題は、本発明によって克服される。特に、多機能ＰＷＭモジュールを、バラストを駆動するのに使用することができるいくつかの波形のいずれもを発生するように設計する。
【課題を解決するための手段】
【０００５】
本発明の技術は、前記４つの可能な波形の組のうち特定の１つを発生する異なったハードウェア配置をエミュレートするために、レジスタのプログラム可能な組を、構成可能な論理回路網との組み合わせにおいて使用する。
【０００６】
好適実施例において、値を制御レジスタ中にプログラムし、次にこれらのような値を使用し、前記論理回路網を、２つの信号に関して指定された遅延及びオフセットに関して構成する。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明による装置の好例のブロック図を示す。本装置は、別個の構成要素と、プログラム可能論理アレイ、又は、他の同様な装置とを使用して実装してもよい基本論理回路網１を具える。図１のシステムは、上述した種々の値を格納し、これらの値を論理回路網１０１による使用に関してロードする制御レジスタ１０２も含む。カウンタ１０３及び１０４と、レジスタ１０５及び１０６とは、回路網１０１における使用に関して前記関連する信号を供給するように働く。カウンタ１１０及び１１２は、信号Ｇ１及びＧ２を発生するために、図示するように、出力ロジック１１４に入力する。これらのカウンタを、図示したようにレジスタ１６及び１１８によってロードする。
【０００８】
制御レジスタ１０２における格納位置０から７は、前記ＰＷＭモジュールを動作する情報を含む。ＳＲ位置０は、前記制御レジスタ以外のすべてのカウンタ及びレジスタを０にリセットする機能を有するソフトウェアリセットである。ＰＭ（１）及びＰＭ（２）と呼ばれる位置１及び２は、前記４つの可能なモードのうち、信号Ｇ１及びＧ２を発生するのに使用すべき特定のものを指定するのに使用される２ビットを表す。位置３及び４は、信号Ｇ１、Ｇ２及び信号ＧＥ１、ＧＥ２（ＧＥ１及びＧＥ２は、電極加熱制御に使用される）に関する同期停止ビットを表す。
【０００９】
制御レジスタ１０２の位置５から６は、伝達すべき最高電圧を設定するように働く保護制御ビットを表す。これは、ＰＷＭデューティ比が、そうでなければ過電圧状態を生じるのに十分なほど大きくなるイベントにおいて、前記回路網を保護する。最後に、位置７は、Ｔロックとレベル付けされ、タイミングパラメータロック制御ビットを表す。Ｔロック位置を、ＰＷＭ信号に関するすべての他のパラメータが有効な場合、セットする。これは、ＰＷＭ信号が、前記信号に関するすべてのパラメータが正確にセットされるまで、開始するのを防ぐ。
【００１０】
レジスタ１０５、１０６、１１６、１１８及び１２０を使用し、波形Ｇ１及びＧ２の発生に関する、種々のタイミング、周波数、及び、パルス幅パラメータをセットする。特に、好適実施例において、レジスタ１０５は、発生すべきＰＷＭ信号の周波数を表す。レジスタ１１６は、信号Ｇ１のパルス幅を表すパラメータＴ１である。レジスタ１１８は、Ｇ２のパルス幅を表すＴ２と示されるパラメータである。最後に、レジスタ１０６は、適当なオフセットを得るために、Ｇ１及びＧ２パルス間の所望の遅延に等しくセットされるパラメータＴ３である。
【００１１】
レジスタ１２０を使用し、ＧＥ１／ＧＥ２の所望のパルス幅であるパラメータＴＥを格納する。ＧＥ１及びＧＥ２を、バラスト制御ではなく、電極加熱制御に使用する。レジスタ１２２は、過電圧状態の場合において前記回路の保護を与えるために最小パルス幅の値を格納する。
【００１２】
１０３、１０４、１１０、１１２及び１２８として示すすべてのカウンタは、バイナリプログラム可能カウンタである。前記カウンタは、これらの関係するレジスタにおいて格納された数を使用し、必要とされるパルス幅タイマ、遅延等を発生するために、これらの数まで計数、又は、これらの数から下降して計数する。
【００１３】
前記４つの異なったモードにおける前記システムの動作を、ここで、図１から図４を参照して説明する。
【００１４】
モード１において、図２において２０１として示す波形を発生することが望ましい。制御レジスタ１０２を、モード１を実現するようにセットした場合、ロジック１０１は、図３に示す状態にある。図１の残りの要素は、モード１において使用しない。図３に示す前記システムのタイミング図を、図３Ａにおいて示す。モード１におけるＰＷＭモジュールの動作は、以下の通りである。Ｇ＿ＦＣ＝１と指定された時間中、Ａ１はハイのままで、Ａ２はローである。カウンタ１１０はイネーブルであり、カウンタ１１２はディセーブルである。レジスタ１１６はＧ１のパルス幅を表すため、カウンタ１１０の出力Ｑ１は、カウンタ１１０が計数を終了するまで、ハイのままである。カウンタ１１０は計数を停止し、Ｇ１を０に等しくセットする。
【００１５】
図３Ａのタイミング図に示すように、第２カウンタ１１２は、Ｇ２を論理ハイに引き上げた後、計数を開始する。カウンタ１１２の値がＴ２に達した場合、カウンタ１１２は計数を停止し、図３Ａのタイミング図に示すように、Ｇ２を０にセットし戻す。図３Ａにおける点線は、Ｇ１及びＧ２の各々の可能な長さを示す。モード１における動作は、Ｇ１及びＧ２が別個の重ならないパルストレインとなり、各々が代表的に他方の逆となることを規定する。
【００１６】
モード２を図４に示し、対応するタイミング図を図４Ａにおいて下に示す。上述した動作のモードとは異なり、モード２の配置は、カウンタ１０４によって発生された信号を含み、図４Ａのタイミング図においてＴ３として示した遅延を生じる。モード２における前記システムの動作中、カウンタ１０４及び１１０はイネーブルになり、計数を開始する。適切な遅延時間Ｔ３に達した場合、カウンタ１０４は計数を停止し、論理ローを出力Ｑ３に置く。これは、Ｔ１によって設定される期間中、信号Ｇ１をハイにさせる。Ｇ１がローになる場合、図４の回路網は、信号Ｇ２をハイにする前に、追加の遅延Ｔ３を生じる。したがって、２つの信号Ｇ１及びＧ２は、遅延Ｔ３によって分離された方形パルストレインを表す。
【００１７】
図４に示す追加のロジックは、図３のものと同じではない。代わりに、追加ロジック４０２は、遅延Ｔ３を、図示したようなラッチ４０９、論理ゲート４１０、及び、マルチプレクサ４１１によって実行する。適切なロジックの特定の実装は重要ではなく、当業者は、信号間の指定された遅延Ｔ３を発生する適当な論理機能を容易に実装することができるであろう。
【００１８】
図５に示す第３モードにおいて、適切な状態をレジスタ１０２の位置１及び２にプログラミングすることによって確立された等価回路を示す。図５Ａのタイミング図からわかるように、モード３は、遅延Ｔ３によって分離されたパルストレインＧ１及びＧ２を発生することを目的とするが、前記パルストレインは重なってもよく、したがって、同時であってもよい。加えて、前記パルストレインは、異なった長さでもよい。動作において、小さい負のパルスＡ１を、図５Ａに示すように発生する。これは、カウンタ１１０に、パルスＧ１に関してＴ１を指定するのに十分な量において計数を開始させる。Ｑ３が、カウンタ１０４によって記載される適切な遅延Ｔ３を保持した後、カウンタ１１２は、パルスＧ２の幅をセットするために、Ｔ２に対する適切な量を計数する。したがって、前記システムは、互いに間隔Ｔ３だけ遅延された２つのパルストレインを発生し、各々の幅は、他方と無関係である。加えて、デューティ比を、ＰＷＭ信号の全サイクルの５０％を超えても、必要なだけ大きくすることができる。
【００１９】
最後に、モード４の動作を図６に示し、対応するタイミング図を図６Ａに示す。モード４は、Ｇ１及びＧ２の幅が、これらの信号の各々の全サイクルの５０％を超えることを可能にし、Ｇ１及びＧ２が、Ｔ３によって設定される量だけ重なることも可能にする。バラスト制御に必要な４つの可能な信号の組すべてを発生することができる。
【００２０】
前記４つの所望のモードを、１個の論理回路において、同じクロック及び信号源から発生することができることを、上記から理解することができる。したがって、前記動作のモードの変更は、ソフトウェアプログラムの単純な問題である。
【００２１】
上記は、本発明の好適実施例を説明するが、種々の変形が、当業者には明らかであろう。これらのような変形は、前記信号の発生に異なった回路網を使用することを含む。
【図面の簡単な説明】
【００２２】
【図１】本発明の好適実施例の好例のハードウェア及び機能図を示す。
【図２】本発明と共に使用することができる形式の電子バラストを駆動するのに使用することができる波形の組を示す。
【図３】本発明の動作の第１モードに必要な信号を発生するのに使用することができる好例の装置を示す。
【図３Ａ】第１モードにおいて使用されるいくつかの信号のタイミング図を示す。
【図４】本発明の動作の第２モードに必要な信号を発生するのに使用することができる好例の装置を示す。
【図４Ａ】第２モードにおいて使用されるいくつかの信号のタイミング図を示す。
【図５】本発明の動作の第３モードに必要な信号を発生するのに使用することができる好例の装置を示す。
【図５Ａ】第３モードにおいて使用されるいくつかの信号のタイミング図を示す。
【図６】本発明の動作の第４モードに必要な信号を発生するのに使用することができる好例の装置を示す。
【図６Ａ】第４モードにおいて使用されるいくつかの信号のタイミング図を示す。
【国際公開パンフレット】
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【国際調査報告】
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