(57)【要約】とりわけ時間的に離散したサンプリング値を相応のアナログ信号にデジタル無線通信受信装置で変換するためのカスケード・シグマデルタ変調器であって、カスケードのシグマデルタ変調器のエラー信号がそれぞれ当該カスケードの次のシグマデルタ変調器に供給され、前記エラー信号は量子化ノイズを表すものである形式のカスケード・シグマデルタ変調器において、カスケードのｉ番目のシグマデルタ変調器（Ｍ２，Ｍ３，．．．）の判定器に付加的に、先行するｉ−１番目のシグマデルタ変調器（Ｍ１，Ｍ２，．．．）の出力信号ｙｉ−１（ｋ）が供給される。
2004500745.tif 000002
【特許請求の範囲】
【請求項１】
とりわけ時間的に離散したサンプリング値を相応のアナログ信号にデジタル無線通信受信装置で変換するためのカスケード・シグマデルタ変調器であって、
カスケードのシグマデルタ変調器のエラー信号がそれぞれ当該カスケードの次のシグマデルタ変調器に供給され、
前記エラー信号は量子化ノイズを表すものである形式のカスケード・シグマデルタ変調器において、
カスケードのｉ番目のシグマデルタ変調器（Ｍ２，Ｍ３，．．．）の判定器に付加的に、先行するｉ−１番目のシグマデルタ変調器（Ｍ１，Ｍ２，．．．）の出力信号ｙｉ−１（ｋ）が供給される、
ことを特徴とするカスケード・シグマデルタ変調器。
【請求項２】
出力信号ｙｉ（ｋ）は少数の信号状態しか有していない、請求項１記載のカスケード・シグマデルタ変調器。
【請求項３】
信号状態の数は２まで低減される、請求項２記載のカスケード・シグマデルタ変調器。
【請求項４】
任意の数のカスケード段（Ｍ１，Ｍ２，Ｍ３．．．）が設けられている、請求項１記載のカスケード・シグマデルタ変調器。
【請求項５】
少なくとも１つのカスケード段（Ｍ２，Ｍ３．．．）の判定器（Ｅ）は積分器（Ｉ２，Ｉ３．．．）だけ拡張されている、請求項１記載のカスケード・シグマデルタ変調器。
【請求項６】
少なくとも１つのカスケード段（Ｍ２，Ｍ３．．．）の判定器（Ｅ）は積分器（Ｉ２，Ｉ３．．．）だけ拡張されており、
積分器（Ｉ２，Ｉ３．．．）の出力値は最小ないし最大の値に制限されている、請求項１記載のカスケード・シグマデルタ変調器。
【請求項７】
【外１】2004500745.tif 000011
請求項１記載のカスケード・シグマデルタ変調器。
【請求項８】
【外２】2004500745.tif 000012
請求項１記載のカスケード・シグマデルタ変調器。
【請求項９】
【外３】2004500745.tif 000013
（Ｍ１，Ｍ２）の加算された出力信号ｙｉ−１（ｋ）に付加的にまたはその代わりに、カスケード（Ｍ１，Ｍ２，Ｍ３）のｉ番目のシグマデルタ変調器（Ｍ３）の判定器（Ｅ３）に供給される、請求項１記載のカスケード・シグマデルタ変調器。
【発明の詳細な説明】
【０００１】
本発明は、カスケード接続されたシグマデルタ変調器に関し、このシグマデルタ変調器は時間的に離散したサンプリング値ないしサンプルを相応するアナログ信号にデジタル無線通信受信装置で変換するためのものであり、ここではカスケードのシグマデルタ変調器の量子化ノイズを表すエラー信号がこのカスケードの次のシグマデルタ変調器に供給される。
【０００２】
例えばデジタル無線通信受信装置で使用されるデジタルアナログ変換器では通常、２ｎの信号状態を有するデジタル入力信号が固定のサンプリング周波数ｆａによりアナログ信号に変換される。このアナログ信号は−ｆａ／２から＋ｆａ／２の周波数領域でデジタル信号とできるだけ良好に一致すべきである。
【０００３】
とりわけビット幅ｎが大きい場合には、アナログ回路技術により実現すべき信号状態の数が重大な問題となる。この理由からデジタル信号がデジタルフィルタにより補間され、いわゆるシグマデルタ変調器が使用される。このシグマデルタ変調器はデジタル信号のビット幅ｎをサンプリング周波数が高められた場合でも格段に低減する。
【０００４】
ここで形成された量子化ノイズはこれまで未使用の周波数領域に変換される。とりわけこのためには、ノイズ信号の形成を高次のＩＩＲフィルタ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ−Ｆｉｌｔｅｒ）の使用により達成する構造が効率的である。
【０００５】
ＩＩＲフィルタを補間素子として使用し、１つまたは複数のシグマデルタ変調器を使用した、補間された信号を変換するためのデジタル／アナログ変換器は例えばＵＳ５７８６７７９に記載されている。デジタル／アナログ変換器に対してカスケード接続されたシグマデルタ変調器はさらにＤＥ１９７２２４３４Ｃ１に示されている。シグマデルタ変調器の詳細な構造および作用については、Ｓ．Ｒ． Ｎｏｒｓｗｏｔｈｙ， Ｒ． Ｓｃｈｒｅｉｅｒ， Ｇ． Ｔｅｍｅｓ： Ｄｅｌｔａ−Ｓｉｇｍａ Ｄａｔａ Ｃｏｎｖｅｒｔｅｒｓ， Ｔｈｅｏｒｙ， Ｄｅｓｉｇｎ ａｎｄ Ｓｉｍｕｌａｔｉｏｎ， ＩＥＥＥ Ｐｒｅｓｓ １９９７， ＩＳＢＮ ０−７８０３−１０４５−４ に記載されている。
【０００６】
シグマデルタ変調器には、ノイズ形成を達成するのに２つのアプローチがある。第１のアプローチでは、高次のフィードバックループが使用される。このことは２つの信号状態（１ビット信号技術）まで低減することを可能にするが、しかし３次からのノイズ形成は入力信号が高い場合、不安定性につながる。また値領域の急上昇が容易に発生する。このことに対処するため実際には、振幅の減少された入力信号、並びにクリッピング特性を有する状態メモリが使用され、これにより回路の安定性が経験的に求められ得る程度にまで達成される。別のアプローチによれば、１次および／または２次のカスケード接続された構造体が使用される。この構造体は多段構造であり、このことにより安定した動作特性を有している。
【０００７】
本発明の課題は、シグマデルタ変調器において、動作特性が安定しており、カスケード接続されたアプローチにより簡単に実現可能であるという利点と、比較的高次のフィードバックループの段数が少ないという利点とを組み合わせることである。
【０００８】
本発明によればこの課題は請求項１の特徴部分によって解決される。有利な改善形態は従属請求項に記載されている。
【０００９】
本発明はカスケード接続されたシグマデルタ変調器に基づく。付加的論理回路を収容することにより、信号状態の数が２まで（１ビットに相当する）低減される。面倒なクリッピング回路は省略され、しかもそれにより回路の安定性が脅かされることはない。回路をモジュール構成することにより、既存のｉ次シグマデルタ変調器の設計を、付加的段を追加することにより、ｉ＋１次の回路に簡単に移行することができる。
【００１０】
本発明の別の利点は、シグマデルタ変調器の論理回路、変調器の判定器および判定出力信号の加算によって、計数表示の最下位ビットが影響を受けないことである。計数値は通常のように二乗和（例えば２つの補数表現）として符号化される。シグマデルタ変調器で実行される演算、すなわち特別の加算中に、絶対値として比較的大きな総和項は絶対値として比較的小さな総和項の結果に影響を及ぼさない。本発明の実施例による判定出力信号は絶対値として大きな計数値を有する。この計数値も比較的低位の総和項（ビット）に影響を及ぼさず、この総和項は別個に非常に効率的に算出される。シグマデルタ変調器の第２の部分では、計算から生じるオーバフロー、判定出力信号、およびシグマデルタ変調器の入力信号の比較的高位部分が計算される。
【００１１】
本発明を以下、実施例に基づき詳細に説明する。
【００１２】
図１は、本発明の条件付けを備えるカスケード・シグマデルタ変調器の基本回路図である。
【００１３】
図２は、第１実施例である。
【００１４】
図３は、第１実施例を説明するための線形等価モデルである。
【００１５】
図４は、第２実施例である。
【００１６】
図５は、第２実施例を説明するための線形等価モデルである。
【００１７】
図１は本発明のカスケード・シグマデルタ変調器の基本原理を示す。第１段として従来形式の１次または２次シグマデルタ変調器Ｍ１が使用される。この変調器はデジタル入力信号シーケンスｘ（ｋ）から、一方では段数の少ない出力信号シーケンスｙ（ｋ）を形成し、他方では量子化ノイズを表すエラー信号シーケンスｅ（ｋ）を形成する。
【００１８】
公知のカスケード構造では、エラー信号ｅ（ｋ）は専ら第２シグマデルタ変調器Ｍ２の入力側に供給される。この第２シグマデルタ変調器は、信号ｅ（ｋ）の段数の少ないシミュレーションと、量子化エラーｅ２（ｋ）を形成する。前記シミュレーションはデジタルフィルタＦ２により次のようにスペクトル形成される。すなわち、エラーｅ（ｋ）が加算器Ｓ１の出力側で補償されるようにスペクトル形成される。前記量子化エラーｅ２（ｋ）は第３シグマデルタ変調器Ｍ３の入力側に供給される。加算器Ｓ１は２つの正入力側を有し、ここで第１の正入力側は第１シグマデルタ変調器Ｍ１の出力側と接続されており、第２の正入力側は第２シグマデルタ変調器のデジタルフィルタＦ２の出力側と接続されている。加算器Ｓ１の出力側は補償された信号ｙ２（ｋ）を送出し、別の加算器Ｓ２の正入力側と接続されている。別の加算器Ｓ２の第２の正入力側には第３シグマデジタル変調器Ｍ３のデジタルフィルタＦ３の出力信号が供給される。
【００１９】
第２シグマデルタ変調器Ｍ２の出力信号も、フィルタＦ２での構造のスペクトル形成も信号ｙ２（ｋ）の段数を高める。同じことが後置接続されたシグマデルタ変調器Ｍ３でも行われる。
【００２０】
出力信号ｙｉ（ｋ）の段数が高くなるのを阻止するため、本発明では付加的にｉ−１番目のシグマデルタ変調器の出力信号がｉ番目のシグマデルタ変調器の判定プロセスに供給される。このことは図１に破線により示されている。これによればシグマデルタ変調器Ｍ１の出力信号は付加的に第２段のシグマデルタ変調器Ｍ２の判定入力側に供給され、補償された信号ｙ２（ｋ）の印加される加算器Ｓ１の出力は付加的に第３段のシグマデルタ変調器Ｍ３の判定入力側に供給される。別のシグマデルタ変調器をこのようにして接続することも本発明の枠内である。
【００２１】
【外４】
2004500745.tif 000003
【００２２】
第１の実施例として図２には本発明によりコンディショニングされた２次カスケード・シグマデルタ変調器が示されている。この変調器は２段の出力信号（１ビット）を送出する。第１段は、従来の１次シグマデルタ変調器を形成し、この変調器は１ビット出力信号（−１，１）を送出する。この変調器は入力信号ｘ（ｋ）が数値領域−１＜ｘ＜＋１であるときは安定して動作する。この変調器のうち判定器Ｅ１と遅延器Ｖ１が詳細に示されている。エラー信号ｅ（ｋ）の大きさは常に１以下である。従って第２段に対しては数値領域の制限された入力信号が生成される。
【００２３】
【外５】
2004500745.tif 000004
【００２４】
【外６】
2004500745.tif 000005
【００２５】
第２の手段は、図２の図１の変形として示されているように、図１のフィルタＦ２の機能を第２シグマデルタ変調器Ｍ２の機能と結合することである。このために第１シグマデルタ変調器Ｍ１の出力信号ｙ（ｋ）は第２シグマデルタ変調器Ｍ２の判定器Ｅ２に供給され（破線の接続）、判定器Ｅ２の出力信号は積分器Ｉ２で積分され、積分結果が近似信号と比較される。積分器Ｉ２と判定器Ｅ２は共通して１つの拡張された判定器を形成する。
【００２６】
【外７】
2004500745.tif 000006
【００２７】
【外８】
2004500745.tif 000007
【００２８】
図３は、線形代替モデルに基づき、カスケード・アプローチの機能を示す。第１デルタシグマ変調器Ｍ１は、量子化ノイズを表すエラー信号ｅ（ｋ）を元の信号ｘ（ｋ）に加算する。この元の信号は１次のＦＩＲフィルタ（フィルタＤ１）に相応してハイパス成形される。このエラー信号ｅ（ｋ）は同時に第２シグマデルタ変調器Ｍ２の入力信号を形成する。この入力信号も一次のカラー化量子化エラー信号に加算される。エラー信号のフィルタＤ２／１によるスペクトル形成が示されている。図３に図示されていない第２判定器のアーキテクチュアに基づき、微分器Ｄ２／２で微分された、第２シグマデルタ変調器Ｍ２の出力信号が得られる。この信号は、第１段の微分エラー信号（この微分エラー信号はｙ（ｋ）のエラーを補償する）と２次のカラー化ノイズ信号とからなる。
【００２９】
図４は別の実施例として、３段カスケード・シグマデルタ変調器を示す。この変調器は３次であり、シグマデルタ変調器Ｍ１からＭ３を有し、１．５ビットの３段出力信号ｙ３（ｋ）を送出する。
【００３０】
第１シグマデルタ変調器Ｍ１の出力信号ｙ（ｋ）は、加算器Ｓ１の正入力側の他、アナログ構成された第２シグマデルタ変調器Ｍ２の判定器Ｅ２の入力側に本発明により供給される（破線）。この判定器の出力は微分器Ｄ２を介して加算器Ｓ１の第２正入力側に供給される。加算器Ｓ１の出力側にはエラー信号ｙ２（ｋ）が送出される。このエラー信号は、出力エラー信号ｙ３（ｋ）を形成するため加算器Ｓ２の第１正入力側に供給される他、判定器Ｅ３と積分器Ｉ３から形成される、第３シグマデルタ変調器Ｍ３の拡張判定器にも本発明により供給される。
【００３１】
第２シグマデルタ変調器Ｍ２で形成された量子化エラーｅ２（ｋ）には加算器Ｓ３でディザ信号シーケンスｒ（ｋ）が離散的障害ラインを抑圧するために加算され、第３シグマデルタ変調器Ｍ３の入力側に供給される。
【００３２】
第３シグマデルタ変調器Ｍ３の出力は微分器Ｄ３を介して加算器Ｓ２の第２正入力側に供給される。加算器Ｓ２の出力側には出力信号ｙ３（ｋ）がさらなる処理、例えば増幅のために送出される。
【００３３】
判定プロセスに使用される数式は、第１段の出力信号ｙ（ｋ）に対しては次のとおりである。
【００３４】
【外９】
2004500745.tif 000008
【００３５】
【外１０】
2004500745.tif 000009
【００３６】
【外１１】
2004500745.tif 000010
【００３７】
第３シグマデルタ変調器Ｍ３の出力は微分器Ｄ３を介して加算器Ｓ２の第２正入力側に供給される。加算器Ｓ２の出力側には段数の少ない出力信号シーケンスｙ３（ｋ）がさらなる処理、例えば増幅のために送出される。
【図面の簡単な説明】
【図１】図１は、本発明の条件付けを備えるカスケード・シグマデルタ変調器の基本回路図である。
【図２】図２は、第１実施例である。
【図３】図３は、第１実施例を説明するための線形等価モデルである。
【図４】図４は、第２実施例である。
【図５】図５は、第２実施例を説明するための線形等価モデルである。
【図４】
2004500745.tif 000014
【図５】
2004500745.tif 000015
【国際公開パンフレット】
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2004500745.tif 000030
【国際公開パンフレット（コレクトバージョン）】
2004500745.tif 000031
2004500745.tif 000032
【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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