(57)【要約】ファーストイン・ファーストアウト（ＦＩＦＯ）巡回バッファが、メモリアレイをアドレッシングする複数のポートを有することにより二つ以上のデータ構成要素の転送を一方向態様で行うことによって、集積回路デバイス間の高速ストリーミングデータ転送を可能にする。更に、一つのバスサイクルの間に複数の転送が行われ、その転送数は選択可能であってもよい。ＦＩＦＯ制御回路が、ほとんど空又はほとんどフルの状態を含む前記メモリアレイの状態に応答して転送される前記データ構成要素の数を制限する。
2004521426.tif 000002
【特許請求の範囲】
【請求項１】
各々がデータ構成要素を記憶するように構成される複数のデータスロットを有するメモリアレイと、
前記メモリアレイで、データコマンドに応答して、単一データ構成要素の転送及び二重データ構成要素の転送のうちの選択された一つを一方向態様で行うファーストイン・ファーストアウト制御回路と
を有するファーストイン・ファーストアウトバッファ。
【請求項２】
前記ファーストイン・ファーストアウト制御回路が、クロック信号を受信し、更に、一つのクロックサイクルの間に前記二重データ構成要素の転送を行うように構成される請求項１に記載のファーストイン・ファーストアウトバッファ。
【請求項３】
前記単一及び二重データ構成要素の転送は各々、書き込みデータコマンドに応答した、前記メモリアレイの一つ及び二つのデータスロットの各々への書き込みを構成し、前記ファーストイン・ファーストアウト制御回路が、読み出しデータコマンドに更に応答して、前記メモリアレイの前記一つ及び二つのデータスロットの各々からの、単一データ構成要素読み出し及び二重データ構成要素読み出しのうちの選択された一つを行う請求項１に記載のファーストイン・ファーストアウトバッファ。
【請求項４】
前記ファーストイン・ファーストアウト制御回路が、ほとんどフルの状態を検出し、前記メモリアレイに前記単一データ構成要素を書き込むことによって、前記二重データ構成要素書き込みのための前記書き込みデータコマンドに応答するように更に構成される請求項３に記載のファーストイン・ファーストアウトバッファ。
【請求項５】
前記ファーストイン・ファーストアウト制御回路が、ほとんど空の状態を検出し、前記メモリアレイから前記単一データ構成要素を読み出すことによって、前記二重データ構成要素読み出しのための前記読み出しデータコマンドに応答するように更に構成される請求項３に記載のファーストイン・ファーストアウトバッファ。
【請求項６】
送信デバイスと受信デバイスとの間の通信リンクにおいて、
各々がデータ構成要素を記憶するように構成される複数のデータスロットを有するメモリアレイと、
一対のデータ構成要素の各々を前記メモリアレイに書き込むように構成される一対の書き込みポートと、
一対のデータ構成要素の各々を前記メモリアレイから読み出すように構成される一対の読み出しポートと、
書き込みデータコマンドに応答して、前記一対の書き込みポートを介して、前記メモリアレイに単一データ構成要素書き込み及び二重データ構成要素書き込みのうちの選択された一つを行うと共に、読み出しデータコマンドに応答して、前記一対の読み出しポートを介して、前記メモリアレイから単一データ構成要素読み出し及び二重データ構成要素読み出しのうちの選択された一つを行うファーストイン・ファーストアウト制御回路と
を有するファーストイン・ファーストアウトバッファ。
【請求項７】
前記メモリアレイのフル及びほとんどフルの状態を検出するように構成されるファーストイン・ファーストアウト検出回路を更に有し、前記ファーストイン・ファーストアウト制御回路が、前記検出されたデータ状態に応答して、データ構成要素の無書き込み、単一データ構成要素書き込み、及び二重データ構成要素書き込みから構成されるグループのうちの選択された一つで前記書き込みデータコマンドに応答する請求項６に記載のファーストイン・ファーストアウトバッファ。
【請求項８】
前記メモリアレイの空及びほとんど空の状態を検出するように構成されるファーストイン・ファーストアウト検出回路を更に有し、前記ファーストイン・ファーストアウト制御回路が、前記検出されたデータ状態に応答して、データ構成要素の無読み出し、単一データ構成要素読み出し、及び二重データ構成要素読み出しから構成されるグループのうちの選択された一つで前記書き込みデータコマンドに応答する請求項６に記載のファーストイン・ファーストアウトバッファ。
【請求項９】
現時点の書き込みポインタ値を記憶すると共に、前記ファーストイン・ファーストアウト制御回路に応答して一つ及び二つのスロットアドレスの前記書き込みポインタ値を選択的にインクリメントするように構成される書き込みポインタ回路を更に有し、現時点の読み出しポインタ値を記憶すると共に、前記ファーストイン・ファーストアウト制御回路に応答して前記一つ及び二つのスロットアドレスの前記読み出しポインタ値を選択的にインクリメントするように構成される読み出しポインタ回路を更に有する請求項６に記載のファーストイン・ファーストアウトバッファ。
【請求項１０】
送信デバイスと受信デバイスとの間の通信リンクであって、
前記送信デバイスと前記受信デバイスとの間の送信チャネルと、
前記送信チャネルを介した、前記受信デバイスへの送信に先行して前記送信デバイスからデータ構成要素をバッファリングするように構成される送信ファーストイン・ファーストアウトバッファと、
前記送信チャネルを介して、前記送信デバイスから受信されたデータ構成要素をバッファリングするように構成される受信ファーストイン・ファーストアウトバッファと
を有し、
前記送信ファーストイン・ファーストアウトバッファ及び前記受信ファーストイン・ファーストアウトバッファの各々は、
各々が前記データ構成要素を記憶するように構成される複数のデータスロットを有するメモリアレイと、
一対のデータ構成要素の各々を前記メモリアレイに書き込むように構成される一対の書き込みポートと、
前記一対のデータ構成要素の各々を前記データアレイから読み出すように構成される一対の読み出しポートと、
書き込みデータコマンドに応答して、前記一対の書き込みポートを介した、前記メモリアレイへの、単一データ構成要素書き込み及び二重データ構成要素書き込みのうちの選択された一つを行うと共に、読み出しデータコマンドに応答して、前記一対の読み出しポートを介した、前記メモリアレイからの、単一データ構成要素読み出し及び二重データ構成要素読み出しのうちの選択された一つを行うファーストイン・ファーストアウト制御回路と
を有する通信リンク。
【請求項１１】
前記送信ファーストイン・ファーストアウトバッファ及び前記受信ファーストイン・ファーストアウトバッファの各々が、前記メモリアレイのデータ状態を検出するように構成されるファーストイン・ファーストアウト検出回路を更に有し、
前記受信ファーストイン・ファーストアウトバッファの前記検出されたデータ状態に応答して、前記送信ファーストイン・ファーストアウトバッファへの、無読み出しコマンド、単一の読み出しコマンド、及び二重の読み出しコマンドのうちの選択された一つを有するデータコマンドを選択的に生成する通信リンク制御回路を更に有する請求項１０に記載の通信リンク。
【請求項１２】
各々の前記ファーストイン・ファーストアウト検出回路が、フル及びフル−１データ構成要素と、空及び空＋１データ構成要素とを含むデータ状態を検出するように構成される請求項１１に記載の通信リンク。
【請求項１３】
各々がデータ構成要素を記憶するように構成される複数のデータスロットを有するメモリアレイを有するファーストイン・ファーストアウトバッファに前記データ構成要素をバッファリングすることによって、送信デバイスと受信デバイスとの間の前記データ構成要素を通信する方法であって、
前記メモリアレイへの、単一データ構成要素書き込み及び二重データ構成要素書き込みのうちの選択された一つを行うことによって、書き込みデータコマンドに応答するステップと、
前記メモリアレイからの、単一データ構成要素読み出し及び二重データ構成要素読み出しのうちの選択された一つを行うことによって、読み出しデータコマンドに応答するステップと
を有する方法。
【請求項１４】
前記メモリアレイのデータ状態を検出するステップと、
前記メモリアレイの前記検出されたデータ状態に応じて、前記読み出しデータコマンド及び前記書き込みデータコマンドに応答するステップと
を更に有する請求項１３に記載の方法。
【請求項１５】
前記データ状態を検出するステップが、フル及びほとんどフルのデータ状態を検出するステップを含み、前記書き込みデータコマンドに応答するステップが、前記二重データ構成要素書き込みのための前記書き込みデータコマンドを受信するステップと、前記メモリアレイのほとんどフルのデータ状態を検出するステップとに応答して、前記メモリアレイへの前記単一データ構成要素書き込みを行うステップを更に有する請求項１４に記載の方法。
【請求項１６】
前記データ状態を検出するステップが、空及びほとんど空のデータ状態を検出するステップを含み、前記読み出しデータコマンドに応答するステップが、前記二重データ構成要素読み出しのための前記読み出しデータコマンドを受信するステップと、前記メモリアレイのほとんど空のデータ状態を検出するステップとに応答して、前記メモリアレイからの前記単一データ構成要素読み出しを行うステップを更に有する請求項１４に記載の方法。
【請求項１７】
前記二重データ構成要素読み出し及び前記二重データ構成要素書き込みのためのデータコマンドに応答するステップが、一つのクロックサイクルの間に前記ファーストイン・ファーストアウトバッファに対して行われる請求項１３に記載の方法。
【請求項１８】
前記ファーストイン・ファーストアウトバッファは、現時点の書き込みポインタ値と、前記現時点の書き込みポインタ値からの、一つ及び二つのスロットアドレスのインクリメントとを記憶するように構成される書き込みポインタ回路を有すると共に、現時点の読み出しポインタ値と、前記現時点の読み出しポインタ値からの、前記一つ及び二つのスロットアドレスのインクリメントとを記憶するように構成される読み出しポインタ回路を有する巡回バッファを有し、
前記書き込みポインタ回路からの前記現時点の書き込みポインタ値から前記二つのスロットアドレスを選択することによって、前記二重データ構成要素書き込みのための前記書き込みデータコマンドに応答するステップと、
前記読み出しポインタ回路からの前記現時点の読み出しポインタ値から前記二つのスロットアドレスを選択することによって、前記二重データ構成要素読み出しのための前記読み出しデータコマンドに応答するステップと
を更に有する請求項１３に記載の方法。
【請求項１９】
各々がデータ構成要素を記憶するように構成される複数のデータスロットを有するメモリアレイと、
前記メモリアレイの前記データスロットにアクセスするための複数のポートと、
データコマンドに応答して、前記複数のポートを介して、前記複数のデータスロットに一方向且つ並列態様でアクセスするファーストイン・ファーストアウト制御回路と
を有するファーストイン・ファーストアウトバッファ。
【請求項２０】
前記メモリアレイにおける前記データスロットに対する現時点のデータスロットポインタを保持すると共に、前記ファーストイン・ファーストアウト制御回路からの前記データコマンドに応答して、前記現時点のデータスロットポインタ値に基づいて複数のスロットアドレスを選択するように構成されるポインタ値回路を更に有することによって、巡回バッファとして構成される請求項１９に記載のファーストイン・ファーストアウトバッファ。
【請求項２１】
前記ファーストイン・ファーストアウト制御回路が、データコマンドに応答して、前記複数のポートを介して、前記複数のデータスロットのうちの選択された数のデータスロットに一方向且つ並列態様でアクセスする請求項１９に記載のファーストイン・ファーストアウトバッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータバッファと、特に、例えば集積回路の相互接続に対して集積回路を介したデータ通信を同期させる使用のためのファーストイン・ファーストアウト（ＦＩＦＯ）バッファとに関する。
【０００２】
【従来の技術】
半導体製造技術は、集積回路（ＩＣ）デバイスの実装密度及び動作速度の向上をもたらしている。シリコンの平方センチメートル当たり何百万もの論理ゲートを膨大に実装可能とすることにより、完全なシステムオンチップ（ＳＯＣ）の実装のような大規模集積が可能になる。好ましくないことに、高集積システムの設計能力は、しばしば製造能力に追いついていない。増大する複雑化により、ＳＯＣを形成しているゲートブロック間のインタフェイス及びＩＣ間のインタフェイスのデバッグと検証とに関連する危険性が高まる。
【０００３】
高集積デバイスの設計サイクル期間を短縮することへの一つのアプローチとしては、ラピッド・シリコン・プロトタイピング（ＲＳＰ（Ｒａｐｉｄ  Ｓｉｌｉｃｏｎ  Ｐｒｏｔｏｔｙｐｉｎｇ））があり、ハードウエア及びソフトウエアが、カスタム特定用途向け集積回路（ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ））又は複数のＡＳＩＣが組み合わされた回路として同時に設計されている。ＲＳＰは、設計再利用の方法論（ｍｅｔｈｏｄｏｌｏｇｙ）と、オンチップバスアーキテクチャと、システムインテグレーションとを組み合わせて、先端カスタムＡＳＩＣ及び関連するシステムソフトウエアコンテンツをより早く、且つ成功させる高い可能性をもって製作する、設計者の能力を著しく向上させている。ＲＳＰは、“縮小化（ｄｅｃｏｎｆｉｇｕｒｉｎｇ）”、すなわち再利用可能なコンポーネントからなる、現在ある設計物及び検証済みの基準設計物からブロックを除去することと、“展開（ｅｘｔｅｎｄｉｎｇ）”、すなわち再利用可能なコンポーネントからなる、現在ある設計物及び検証済みの基準設計物にブロックを追加することとによって、より容易にシステムを設計するという前提に基づいている。
【０００４】
標準化されたバスにより、標準化されたインタフェイスを前記再利用可能なコンポーネントで実現することによって、前記基準設計物を縮小化及び展開することが可能となる。従って、標準化されたバスは、ＲＳＰに関連する市場に対して、低減された危険性、向上された生産性、及び短縮された期間といった多くの利点をもたらす。ＲＳＰを使用して設計されるシステムにおいてしばしば必要とされる標準化されたバスの一つの類型は、広帯域（ｈｉｇｈ−ｂａｎｄｗｉｄｔｈ）ストリーミングデータに対するものであり、以下、“トンネル”と称される。
【０００５】
トンネルを備える、異なるＩＣの相互接続は、送信ＩＣデバイスと受信ＩＣデバイスとの間の差異によって複雑化されている。例えば、前記二つのＩＣは、前記送信ＩＣデバイスが２００ＭＨｚで動作する周辺デバイスであり、受信ＩＣデバイスが４００ＭＨｚで動作する処理デバイスであるような異なる実装技術を使用して製造されてもよい。他の例によれば、製造ばらつきのため、あるＩＣが他のＩＣよりもわずかに異なる速度で動作してもよい。更に他の例によれば、ソフトウエア設計のため、あるＩＣ設計物が、変化するインタバルにおいて前記ストリーミングデータ上で動作してもよい。従って、当該及び他の理由により、前記トンネルは、バスサイクル毎のデータの送信に関する制限及び同期の問題のため、広帯域ストリーミングデータのスループットに関する制限要因となり得る。
【０００６】
チップ間相互接続部におけるデータ同期は、従来から、送信ＩＣデバイスと受信ＩＣデバイスとの両方におけるファーストイン・ファーストアウト（ＦＩＦＯ）巡回（ｃｉｒｃｕｌａｒ）バッファ（以下ＦＩＦＯとも称される）によってもたらされてきた。送信ＦＩＦＯは、送信に先行してデータ構成要素（ｄａｔａ  ｅｌｅｍｅｎｔ）をバッファリングする。受信ＦＩＦＯは、送信に後続して受信されるデータ構成要素をバッファリングする。従来型のＦＩＦＯ巡回バッファは、メモリアレイにアクセスする読み出しポート及び書き込みポートを含んでいる。書き込みポインタは、最も新しく書き込まれたデータスロットに隣接する空きのデータスロットを示す。読み出しポインタは、前記バッファから最後に読み出されるデータスロットに隣接する、前記データバッファに記憶される最も古いデータ構成要素を含むデータスロットを示す。ＦＩＦＯに対する各々のバスサイクルの間、前記読み出しポートは、前記メモリアレイからそれぞれ読み出された後に次のメモリ位置をうまくアドレッシングするために前記読み出しポインタを使用し、前記書き込みポートは、前記メモリアレイにそれぞれ書き込まれた後に次のメモリ位置をうまくアドレッシングするために前記書き込みポインタを使用する。フル（ｆｕｌｌ）状態のＦＩＦＯへの書き込みを防止すると共に空（ｅｍｐｔｙ）状態のＦＩＦＯからの読み出しを防止するために、制御回路が設けられる。
【０００７】
前記ＦＩＦＯは、バスサイクル毎に一つのデータ構成要素を読み出し、及び／又は書き込むように制限されるので、前記トンネルは、前記二つのＩＣデバイスのうちのより遅い方のクロックレートにしばしば実効的に律速される。例えば、遅い送信ＩＣデバイスは、相当する遅いレートで自身の送信ＦＩＦＯバッファを満たすであろう。より速い受信ＦＩＦＯバッファを備える、より速い受信ＩＣデバイスは、自身のバッファをよりすばやく空状態にする傾向にあり、基本的には、新たなデータが通信され、自身のバッファに入力されるまで待機させられる。従って、前記トンネルは、前記送信ＦＩＦＯが自身の記憶データを順次処理し得るレートに制限される帯域を有する。代わりに、速い送信ＩＣデバイスは、より遅い受信ＩＣデバイスよりも速く自身の送信ＦＩＦＯバッファを満たし、自身の受信ＦＩＦＯバッファはこれを処理し得るであろう。従って、両方のバッファは、前記受信ＦＩＦＯバッファが前記受信データを順次処理し得るレートによって制限されながら、満たされる傾向にあるであろう。
【０００８】
より速いＦＩＦＯを得るためにより遅いＩＣデバイスをスピードアップすることは、増大する製造コストのためにしばしば非現実的である。代わりに、ストリーミングデータの帯域幅を拡げるために追加のチャネルを前記トンネルに加えることは、ＩＣ間の導体の利用可能な数に関する制限、並びに／又は、別個のチャネルを介して送信されるデータの分離及び再結合における更なる複雑化及びディレイのために非現実的なこととなり得る。
【０００９】
【発明が解決しようとする課題】
それ故に、異なる通信能力（例えば、異なるクロック速度）のＩＣに結合されるトンネルの帯域幅を最大限に拡げる方法が必要である。特に、転送されるデータ構成要素の帯域幅を拡げ、その結果トンネルを介して結合されている別個のＩＣの同調を補助し得るＦＩＦＯバッファが非常に必要となる。
【００１０】
【課題を解決するための手段】
本発明は、バスサイクル毎に複数のデータ構成要素を一方向態様で送信し得るファーストイン・ファーストアウト（ＦＩＦＯ）バッファをもたらし、その結果、バスの速度を増加させることなく、送信されるデータ量を増加させることによって、従来技術における当該及び他の問題を解消しようとするものである。更に、選択可能な数のデータ構成要素は所与のバスサイクル内において一方向態様で送信されることを可能にするＦＩＦＯバッファが設けられてもよいので、前記ＦＩＦＯバッファの実効的な帯域幅は動的に制御され得る。
【００１１】
本発明の一つの特定の態様によれば、ＦＩＦＯバッファは、各々がデータ構成要素を記憶する複数のデータスロットを有するメモリアレイを含んでいる。ＦＩＦＯ制御回路は、メモリアレイで、単一データ構成要素の転送又は二重データ構成要素の転送のうちの何れかを行うことによってデータコマンドに応答する。
【００１２】
本発明の他の態様によれば、ＦＩＦＯバッファは、送信デバイスと受信デバイスとの間の通信リンクにおいて使用されている。前記ＦＩＦＯは、メモリアレイからのデータ構成要素にアクセスする、一対の書き込みポート及び一対の読み出しポートを含んでいる。ＦＩＦＯ制御回路は、書き込みデータコマンドに応答して、前記書き込みポートを介した、前記データ構成要素への、単一又は二重のデータ構成要素書き込みのうちの何れかを行う。また、ＦＩＦＯ制御回路は、読み出しデータコマンドにも応答して、前記読み出しポートを介した、前記データ構成要素からの、単一又は二重のデータ構成要素読み出しのうちの何れかを行う。
【００１３】
本発明の更なる他の態様によれば、送信デバイスと受信デバイスとの間の通信リンクは、送信チャネルを介して、データ構成要素を受信ＦＩＦＯバッファに送信する送信ＦＩＦＯバッファを含んでいる。各々のＦＩＦＯバッファは、読み出しデータコマンドに応答して単一又は二重のデータ構成要素読み出しのうちの何れかを行うと共に、書き込みデータコマンドに応答して単一又は二重のデータ構成要素書き込みのうちの何れかを行うＦＩＦＯ制御回路を含んでいる。
【００１４】
本発明の更なる他の態様によれば、送信デバイスと受信デバイスとの間のデータ構成要素通信方法は、単一又は二重のデータ構成要素書き込みのうちの何れかを行うことによって書き込みデータコマンドに応答するステップと、単一又は二重のデータ構成要素読み出しのうちの何れかを行うことによって読み出しデータコマンドに応答するステップとを含んでいる。
【００１５】
本発明の更なる他の態様によれば、ＦＩＦＯバッファは、メモリアレイのデータスロットにアクセスするための複数のポートと、データコマンドに応答して前記複数のポートを介して複数のデータスロットに一方向態様でアクセスするＦＩＦＯ制御回路とを含んでいる。
【００１６】
本発明の、上記及び他の目的並びに利点は、添付図面及びその記載から明らかであろう。
【００１７】
具体化されると共に当該仕様の一部を構成している添付図面は、本発明の実施例を示しており、上記に示されている本発明の概略的な記載及び以下に示される実施例の詳細な記載と共に、本発明の原理を説明する役割を果たしている。
【００１８】
【発明の実施の形態】
ファーストイン・ファーストアウト（ＦＩＦＯ）巡回バッファは、ディジタルパケット又はディジタルワードのような複数のデータ構成要素が前記ＦＩＦＯから同時に転送されることを可能にするために、メモリアレイの書き込み及び読み出し側に対する追加のポートを含んでいる。従って、複数のデータ構成要素が、シーケンシャルに複数のバスサイクルに渡ってではなく、単一のバスサイクルの間に転送されてもよい。その結果、より早いクロックサイクルを要することなく、より高速なＦＩＦＯ動作がもたらされる。更に、いくつかの実施例において、バスサイクルの間に転送されるデータ構成要素の数は、異なる可能な値の間で選択可能である。その結果、ＦＩＦＯの実効的な帯域に渡る、より良好な制御がもたらされる。更に、集積回路（ＩＣ）の間のデータバスにおいて前記ＦＩＦＯ巡回バッファを設けることにより、一つ又はそれ以上のデータ読み出し及び／又はデータ書き込みがフレキシブルに実行され、ＩＣ間の同期制御が簡略化される。
【００１９】
複数の表示を通じて同じ番号が同じ部分を示している前記図面について、図１は、トンネル１６として示されている通信リンクを介して通信している、第一のＩＣ（受信）デバイス１２及び第二のＩＣ（送信）デバイス１４によって形成される一体型のシステム１０を示している。示されている実施例において、デバイス１２及び１４が同じ半導体ダイ上に搭載されてもよいが、デバイス１２及び１４の各々は、クロック１８及び２０によってそれぞれ駆動される別個の集積回路である。例えば、デバイス１２及び１４はそれぞれ、ラピッド・シリコン・プロトタイピング（ＲＳＰ）環境に対して現在開発されている、プロセッサチップ及び周辺チップであってもよい。トンネル１６により、有利なことに、広帯域のデータストリーミングに対するチップ間相互接続がもたらされ、デバイス１２と１４との間に高集積度が実現され得る。
【００２０】
特に、トンネル１６は、送信デバイス１４内に搭載されるトンネルアウト回路２２を含んでいる。トンネルアウト回路２２は、ストリーミングデータデバイス２８から受信するために内部ＩＣバス２６にインタフェイスするターゲット２４を有している。トンネル１６は、送信デバイス１２上に搭載される回路３０におけるトンネルも含んでいる。回路３０における前記トンネルは、前記ストリーミングデータを、ＤＲＡＭコントローラ３６として示されている、受信デバイス１２上のコンポーネントに供給するために受信デバイス１２の内部ＩＣバス３４上に搭載されるイニシエータ３２を含んでいる。
【００２１】
トンネル１６により、送信デバイス１４の内部ＩＣバス２６におけるストリーミングデータデバイス２８は、受信デバイス１２上に搭載され、内部ＩＣバス３４と通信しているかのようになり得る。従って、クロック１８と２０との同期、並びに他のタイミング事項が、一体型システム１０内の正常な通信に対してクリティカルではないため、ＲＳＰは、受信デバイス１２及び送信デバイス１４の改良（ｄｅｖｅｌｏｐ）のために機能拡張（ｅｎｈａｎｃｅ）される。
【００２２】
トンネル１６は、フォワード通信パス３８とリターン通信パス４０とを両方とも含んでいる。特に、トンネルアウト回路２２は、フォワード通信パス３８を介してトンネルイン回路３０の受信回路４４にデータを送出する送信回路４２を含んでいる。同様に、回路３０内の前記トンネルは、リターン通信パス４０を介してトンネルアウト回路２２の受信回路４８にデータを通信する送信回路４６を含んでいる。
【００２３】
一体型システム１０が表されており、更に本発明の態様によるトンネル１６が、単一のデバイス１２及び１４内に搭載されていると共に、内部ＩＣバスとして機能してもよいことは、本開示の利益を享受する当業者によって評価されるであろう。更に、トンネル１６は、フォワード通信パス３８又はリターン通信パス４０のみを備えた一方向態様であってもよい。更に、本発明の態様による構成が、ディジタル通信の他の形態を実現してもよい。従って本発明は、本記載において議論されている特定のＲＳＰ用途に限定されるものではない。しかしながら、本記載のＦＩＦＯバッファは、従来のＦＩＦＯバッファが使用されている、実際いかなるバッファリング用途において使用されてもよい。
【００２４】
図２によれば、送信デバイス１４から受信デバイス１２へのフォワードデータ通信のためのトンネル１６の一部は、有利なことに、送信及び受信の各々の間にデータをバッファリングするために、トンネルアウト回路２２内に送信ＦＩＦＯバッファ５０を含むと共に、トンネルイン回路３０内に受信ＦＩＦＯバッファ５２を含んでいる。トンネルアウト回路２２のターゲット２４によって受信されるストリーミングデータは、送信ＦＩＦＯバッファ５０の両状態に基づいて、すなわち送信ＦＩＦＯバッファ５０が、更なるデータに対して空き領域を有しているかどうかに依存して、送信ＦＩＦＯバッファ５０に書き込まれる。トンネルアウト回路２２は、フォワードトンネルチャネル３８を介してデータを送信するためにトンネルイン回路３０内の受信ＦＩＦＯバッファ５２の状態にも応答している。トンネルアウト回路２２は、送信データを、受信ＦＩＦＯバッファ５２がデータを取り込み得るレートに制限する。それから、トンネルイン回路３０内のイニシエータ３２は、受信ＦＩＦＯバッファ５２においてデータを読み出すために、受信ＦＩＦＯバッファ５２の状態に応答している。
【００２５】
特に、トンネル１６は、バスサイクル毎に複数のデータワードを選択的にバッファリングすると共に送信し、それによって、デバイス１２と１４との間の同期精度を高めている。ターゲット２４によって内部ＩＣバス２６を介して受信されるストリーミングデータは、送信ＦＩＦＯバッファ５０の状態に依存して、送信ＦＩＦＯバッファ５０に書き込まれる。示されている図において、送信ＦＩＦＯバッファ５０は、二つの書き込みポート５４及び５６と、二つの読み出しポート５８及び６０とを含んでいる。ターゲット２４は、ライン６２を介して送信ＦＩＦＯバッファ５０の状態を検出する。前記状態がフルの場合、当該バスサイクルの間、前記ターゲットによって書き込みは命令されない。ライン６２の状態が、ほとんどフル（例えば、“フル−１（ＦＵＬＬ−１）”）の場合、ターゲット２４は、送信ＦＩＦＯバッファ５０に一つのデータ構成要素書き込み（“ＷＲ１”）を命令し、前記一つのデータ構成要素（“データイン１（ＤＡＴＡ  ＩＮ  １）”）を書き込みポート５４にもたらす。送信ＦＩＦＯバッファ５０は、前記データコマンドに応じて、第一の書き込みポート５４を、次の空きデータスロットにアドレッシングする。ライン６２の状態が、フルでないか、又はほとんどフルでない場合、ターゲット２４は、送信ＦＩＦＯバッファ５０に二つのデータ構成要素書き込み（“ＷＲ２”）を命令し、第一のデータ構成要素を前述のようにもたらすと共に、更に第二のデータ構成要素（“データイン２（ＤＡＴＡ  ＩＮ  ２）”）を第二の書き込みポート５６にもたらす。送信ＦＩＦＯバッファ５０は、第一の書き込みポート５４を前述のようにアドレッシングすると共に、更に第一の書き込みポート５４によってアドレッシングされるスロットに隣接している、次の空きデータスロットに第二の書き込みポート５６をルーティングする。送信ＦＩＦＯバッファ５０は更なるデータ構成要素を処理し得るが、ターゲット２４は、ストリーミングデータが内部ＩＣバス２６から受信されなかった場合に書き込みを命令せず、ちょうど一つのデータ構成要素が受信された場合に一つのデータ構成要素書き込みを命令することは評価されるであろう。
【００２６】
送信ＦＩＦＯバッファ５０のダウンストリームに位置しているトンネルアウト回路２２の一部は、ライン６６において受信される、受信ＦＩＦＯバッファ５２の状態と、ライン６４に受信される、送信ＦＩＦＯバッファ５０の状態との両方に応答する。特に、前記ダウンストリーム部分はチャネルエンコーダ６８を含んでおり、当該エンコーダは、検出された送信ＦＩＦＯバッファ５０の状態が空であるとき、又は、検出された受信ＦＩＦＯバッファ５２の状態がフルであるときのうちの何れかの場合、送信ＦＩＦＯバッファ５０からの読み出しを行わない。チャネルエンコーダ６８は、受信ＦＩＦＯバッファ５２の状態がほとんどフルであるとき、又は、送信ＦＩＦＯバッファ５０の状態がほとんど空であるときのうちの何れかの場合、送信ＦＩＦＯバッファ５０の書き込みポート５８からの一つのデータ構成要素読み出し（“ＲＤ１”）を命令する。“ＲＤ１”コマンドに応答して、送信ＦＩＦＯバッファ５０は、書き込みポート５８を最も古いデータアドレスに結合して、“データアウト１（ＤＡＴＡ  ＯＵＴ  １）”と書き込む。チャネルエンコーダ６８は、データ構成要素“データアウト１（ＤＡＴＡ  ＯＵＴ  １）”を符号化し、一つ又はそれ以上の内部送信チャネル７０で、符号化されると共にチャネライズされたデータ構成要素をフォワードトンネルチャネル３８を介してトンネルイン回路３０に送信するチャネル送信器７２に転送する。
【００２７】
代わりに、チャネルエンコーダ６８は、フル状態でないか、又はほとんどフル状態でないかの何れかになっているべき、受信ＦＩＦＯバッファ５２の前記検出された状態に応答して、並びに、空状態でないか、又はほとんど空状態でないかの何れかになっているべき、受信ＦＩＦＯバッファ５０の前記検出された状態に応答して、二つの構成要素読み出し（“ＲＤ２”）を命令する。一つのデータ構成要素読み出し（“ＲＤ１”）のためのデータコマンドに対する上記の動作に加えて、“ＲＤ２”コマンドに応答して、送信ＦＩＦＯバッファ５０は、次の最も古いデータ構成要素（“データアウト２（ＤＡＴＡ  ＯＵＴ  ２）”）をチャネルエンコーダ６８に出力する。当該データは、同様に符号化され、チャネライズされ、受信ＩＣデバイス１２に送信される。
【００２８】
トンネルイン回路３０は、フォワードトンネルチャネル３８から、符号化され、チャネライズされたデータを受信するチャネル受信器７４を含んでいる。前記受信データは、一つ又はそれ以上の内部受信チャネル７６を介して、チャネルデコーダ／アライナ７８に転送される。受信されるデータ量に依存して、チャネルデコーダ／アライナ７８は、受信ＦＩＦＯバッファ５２への、データの無転送、一つのデータ構成要素書き込み（“ＷＲ１”）、又は二つのデータ構成要素書き込み（“ＷＲ２”）を命令する。チャネルデコーダ／アライナ７８により、前記一つ又は二つのデータ構成要素は、それぞれ“データイン１（ＤＡＴＡ  ＩＮ  １）”及び“データイン２（ＤＡＴＡ  ＩＮ  ２）”として、受信ＦＩＦＯバッファ５２の書き込みポート８０及び８２に書き込み可能となる。受信ＦＩＦＯバッファ５２は、当該データ構成要素を、次に書き込み可能な書き込みデータスロットに書き込む。
【００２９】
示されていないが、チャネルデコーダ／アライナ７８が、更に受信ＦＩＦＯバッファ５２の状態に応答して、前記受信されるデータ量よりも少ないデータ転送を選択的に命令してもよいことは、本発明の利益を享受する当業者によって評価されるであろう。例えば、チャネルデコーダ／アライナ７８は、受信ＦＩＦＯバッファ５２に転送されてもよい前記選択可能な数のデータワードを利用するために更に使用され得る固有の記憶容量を含んでいてもよい。
【００３０】
イニシエータ３２によって命令されると、受信ＦＩＦＯバッファ５２により、最も古い二つのデータ構成要素は、イニシエータ３２が読み出す読み出しポート８４及び８６において、読み出し可能になる。イニシエータ３２は、ライン８８で検出される、受信ＦＩＦＯバッファ５２の状態に応答して、受信ＦＩＦＯバッファ５２がほとんど空状態であるとき、一つのデータ構成要素読み出し（“ＲＤ１”）を命令する。イニシエータ３２は、更に受信ＦＩＦＯバッファ５２の状態に応答して、受信ＦＩＦＯバッファ５２が空状態でないか、又はほとんど空状態でないとき、二つのデータ構成要素読み出し（“ＲＤ２”）を命令する。
【００３１】
送信ＦＩＦＯバッファ５０が、単一のクロックによってトリガされるように構成され、データイン及びデータアウトが、同じクロック信号に応答して生成されてもよいことは評価されるであろう。対照的に、受信ＦＩＦＯバッファ５２は、有利なことに、二つのクロック信号に応答して、更に一体型デバイス１０内の同期精度を高めてもよい。特に、チャネルデコーダ／アライナ７８から受信されるデータは、フォワード通信パス３８を介して受信されたデータに固有の（ｉｎｈｅｒｅｎｔ）クロック信号に応答してもよい。従って、ＦＩＦＯ５２へのデータ書き込みは、当該受信クロック信号に同期されてもよく、イニシエータ３２によって読み出されるデータは、受信デバイス１２のクロック１８の信号に同期されてもよい。
【００３２】
図３によれば、ＦＩＦＯ巡回バッファは、データスロットに対するデータアドレスをシーケンシャルに参照することによって動作し、メモリアレイにデータを書き込み、終端に達すると前記アレイの先頭に戻る。同様に、前記メモリに記憶されるデータは、最初にアドレッシングされている最も古いデータを備えるデータスロットで、シーケンシャルに読み出される。書き込みポインタは、データ構成要素を書き込むための、次の書き込み可能なデータスロットを追跡し、読み出しポインタは、最も古いデータを備えるデータスロットを追跡する。前記読み出しポインタが前記書き込みポインタを追い越すことを防止するための回路が含まれている。
【００３３】
特に、ＦＩＦＯバッファ９０は、読み出しポート１（ＲＥＡＤ  ＰＯＲＴ  １）及び読み出しポート２（ＲＥＡＤ  ＰＯＲＴ  ２）として表される複数の読み出しポートと共に、書き込みポート１（ＷＲＩＴＥ  ＰＯＲＴ  １）及び書き込みポート２（ＷＲＩＴＥ  ＰＯＲＴ  ２）として表される複数の書き込みポートを有することによる多重データ構成要素転送（ｍｕｌｔｉｐｌｅ  ｄａｔａ  ｅｌｅｍｅｎｔ  ｔｒａｎｓｆｅｒ）を示している。ＦＩＦＯバッファ９０は、データコマンドに応答して、単一又は二重のデータ構成要素の転送を行う制御回路を含んでいる。特に、前記ＦＩＦＯ制御回路は、データコマンドを受信するための制御論理９２、メモリアレイ９６に記憶されるデータ量を検出するフラグ論理９４、並びに、前記複数のポートをアドレッシングするための書き込みポインタ回路９８及び読み出しポインタ回路１００として表されている。
【００３４】
制御論理９２は、一つのデータ構成要素を書き込むためのコマンド（“ＷＲ１”）又は二つのデータ構成要素を書き込むためのコマンド（“ＷＲ２”）を受信する。制御論理９２は、フラグ論理９４によってもたらされる、検出されたメモリ９６の状態に応答して、書き込みデータ転送を選択的に命令する。特に第一に、制御論理９２は、メモリアレイ９６の状態がフルになっている場合、又はＷＲ１若しくはＷＲ２の何れの信号も受信されていない場合、書き込みデータ転送をイネーブルしない。第二に、制御論理９２は、一つのデータ構成要素信号書き込みＷＲ１が受信される場合、又は二つのデータ構成要素信号書き込みＷＲ２が受信されると共に、メモリアレイ９６がほとんどフル状態になっている場合、書き込みポート１（ＷＲＩＴＥ  ＰＯＲＴ  １）を書き込みイネーブル信号１（“ＷＲ１＿Ｎ”）でイネーブルする。第三に、制御論理９２は、書き込みポート１（ＷＲＩＴＥ  ＰＯＲＴ  １）をイネーブルすることに加えて、二つのデータ構成要素信号書き込みＷＲ２が受信されると共に、メモリアレイ９６がフル状態でないか、若しくはほとんどフル状態でないかの何れかの場合、書き込みポート２（ＷＲＩＴＥ  ＰＯＲＴ  ２）を書き込みイネーブル信号２（“ＷＲ２＿Ｎ”）でイネーブルする。
【００３５】
イネーブルされると、書き込みポート１（ＷＲＩＴＥ  ＰＯＲＴ  １）は、データ入力部１（“ＤＩ１”）において“データイン１（ＤＡＴＡ  ＩＮ  １）”信号を読み出し、書き込みアドレス１（“ＡＷ１”）によって特定されるデータスロットに当該信号を書き込む。イネーブルされると、書き込みポート２（ＷＲＩＴＥ  ＰＯＲＴ  ２）は、データ入力部２（“ＤＩ２”）において“データイン２（ＤＡＴＡ  ＩＮ  ２）”信号を読み出し、書き込みアドレス２（“ＡＷ２”）によって特定されるデータスロットに当該信号を書き込む。前記二つの書き込みアドレスＡＷ１及びＡＷ２は、書き込みポインタ回路９８によってもたらされる。
【００３６】
書き込みポインタ回路９８は、メモリアレイ９６内のデータスロット（図３では図示略）をアドレッシングするので、メモリアレイ９６が、回路バッファとして使用されてもよい。特に、書き込みポインタ回路９８は、入力部“ＡＷ１” において次の書き込み可能なスロットを示す出力部“Ｑ”を有するＤフリップフロップ１０２を含んでおり、メモリアレイ９６にデータを一方向態様で書き込むように使用される。次の書き込み可能な書き込みアドレスＡＷ１は、＋１加算器（＋１  ａｄｄｅｒ）１０４及び＋２加算器（＋２  ａｄｄｅｒ）１０６、並びに３対１ＭＵＸ（３−ｔｏ−１  ＭＵＸ）１０８にもフィールドバックされる。加算器１０４及び１０６のインクリメントされた出力は、ＭＵＸ１０８の他の二つの入力部に結合されている。＋１加算器１０４のインクリメントされた出力は、書き込みポート２（ＷＲＩＴＥ  ＰＯＲＴ  ２）に対する次の更に次のアドレス（ｎｅｘｔ−ｎｅｘｔ  ａｄｄｒｅｓｓ）をアドレッシングするために、入力部“ＡＷ２”にももたらされる。ＭＵＸ１０８は、制御論理９２によって制御され、アドレスＡＷ１及びＡＷ２を更新する。特に、一つのデータ構成要素書き込みの転送の後、ＭＵＸ１０８は、インクリメントされた値を、Ｄフリップフロップ１０２の入力部“Ｄ”をリセットする＋１加算器１０４から次の書き込み可能なアドレスに出力するように命令される。二つのデータ構成要素書き込みの転送の後、ＭＵＸ１０８は、二回インクリメントされた値を、＋２加算器１０６からＤフリップフロップ１０２に出力するように命令される。
【００３７】
制御論理９２は、一つのデータ構成要素を読み出すためのコマンド（“ＲＤ１”）又は二つのデータ構成要素を読み出すためのコマンド（“ＲＤ２”）も受信する。制御論理９２は、フラグ論理９４によってもたらされる、検出されたメモリ９６の状態に応答して、読み出しデータ転送を選択的に命令する。特に第一に、制御論理９２は、メモリアレイ９６の状態が空になっている場合、又はＲＤ１若しくはＲＤ２の何れの信号も受信されていない場合、読み出しデータ転送をイネーブルしない。第二に、制御論理９２は、一つのデータ構成要素信号読み出しＲＤ１が受信される場合、又は二つのデータ構成要素信号読み出しＲＤ２が受信されると共に、メモリアレイ９６がほとんど空状態になっている場合、読み出しポート１（ＲＥＡＤ  ＰＯＲＴ  １）を読み出しイネーブル信号１（“ＲＤ１＿Ｎ”）でイネーブルする。第三に、制御論理９２は、読み出しポート１（ＲＥＡＤ  ＰＯＲＴ  １）をイネーブルすることに加えて、二つのデータ構成要素信号読み出しＲＤ２が受信されると共に、メモリアレイ９６が空状態でないか、若しくはほとんど空状態でないかの何れかの場合、読み出しポート２（ＲＥＡＤ  ＰＯＲＴ  ２）を読み出しイネーブル信号２（“ＲＤ２＿Ｎ”）でイネーブルする。
【００３８】
イネーブルされると、読み出しポート１（ＲＥＡＤ  ＰＯＲＴ  １）は、読み出しアドレス１（“ＡＲ１”）によって特定されるデータスロットから読み出すことによって、データ出力部１（“ＤＯ１”）において“データアウト１（ＤＡＴＡ  ＯＵＴ  １）”信号を出力する。イネーブルされると、読み出しポート２（ＲＥＡＤ  ＰＯＲＴ  ２）は、読み出しアドレス２（“ＡＲ２”）によって特定されるデータスロットから読み出すことによって、データ出力部２（“ＤＯ２”）において“データアウト２（ＤＡＴＡ  ＯＵＴ  ２）”信号を出力する。前記二つの読み出しアドレスＡＲ１及びＡＲ２は、読み出しポインタ回路１００によってもたらされる。
【００３９】
読み出しポインタ回路１００は、最も古いデータを含むデータスロットに対するメモリアドレスを、メモリアレイ９６の読み出しポート１（ＲＥＡＤ  ＰＯＲＴ  １）の“ＡＲ１”入力部にもたらす出力部“Ｑ”を有するＤフリップフロップ１１０を含んでいる。最も古いデータアドレスＡＲ１は、＋１加算器１１２及び＋２加算器１１４、並びに３対１ＭＵＸ１１６にもフィールドバックされる。加算器１１２及び１１４のインクリメントされた出力は、ＭＵＸ１１６の他の二つの入力部に結合されている。＋１加算器１１２のインクリメントされた出力は、読み出しポート２（ＲＥＡＤ  ＰＯＲＴ  ２）に対する次の最も古いアドレスをアドレッシングするために、入力部“ＡＲ２”にももたらされる。ＭＵＸ１１６は、制御論理９２によって制御され、アドレスＡＲ１及びＡＲ２を更新する。特に、一つのデータ構成要素読み出しの転送の後、ＭＵＸ１１６は、インクリメントされた値を、Ｄフリップフロップ１１０の入力部“Ｄ”をリセットする＋１加算器１１２から次の書き込み可能なアドレスに出力するように命令される。二つのデータ構成要素読み出しの転送の後、ＭＵＸ１１６は、二回インクリメントされた値を、＋２加算器１１４からＤフリップフロップ１１０に出力するように命令される。
【００４０】
フラグ論理９４は、Ｄフリップフロップ１０２から現時点の書き込みアドレスＡＷ１を受信し、Ｄフリップフロップ１１０から現時点の読み出しアドレスＡＲ１を受信する。これにより、メモリアレイ９６は、フル状態（スロットがオープンになっていない状態）であるか、ほとんどフル状態（一つのスロットのみがオープンになっている状態）であるか、空状態（スロットが満たされていない状態）であるか、又はほとんど空状態（一つのスロットのみが満たされている状態）であるかの何れかについての判断がなされてもよい。
【００４１】
本発明の態様による構成が、三つ又はそれ以上の更なるポートを含んでいてもよく、二つの読み出しポート及び二つの書き込みポートが示されているにすぎないことは評価されるであろう。更に、読み出しポートの数は、書き込みポートの数と異なっていてもよい。更にまた、前記メモリアレイに書き込まれるデータ構成要素のサイズと前記メモリアレイから読み出されるデータ構成要素のサイズとは異なっていてもよいので、書き込みポート及び読み出しポートは、互いに異なるサイズのデータ構成要素のデータ転送を行ってもよい。
【００４２】
ＦＩＦＯバッファ９０による読み出し及び書き込みの順次処理は、バスクロックによって制御される。従って、一つのタイミングポイントにおいて、一つ又はそれ以上の読み出し又は書き込みが実行される。後続するタイミングポイントにおいて、読み出し及び書き込みポインタは、前記データ転送に見合うだけのスロットの適当な数にまでインクリメントされる。有利なことに、前記バスクロックは、クロックパルスの立上りエッジと立下りエッジとの両方のタイミングで転送がなされる二重データレート転送をなしてもよい。
【００４３】
使用において、ＦＩＦＯバッファ９０は、バスクロックの遷移を受信する。一つ又は二つのデータ構成要素（ＷＲ１及びＷＲ２）を書き込むためのデータコマンドに応答して、制御論理９２は、メモリアレイ９６の状態が十分に書き込み可能なデータスロットを有するのに十分かどうかを判断し、書き込み可能なデータスロットの数に対応するようにイネーブル（ＷＲ１＿Ｎ及びＷＲ２＿Ｎ）される書き込みポート（ＷＲＩＴＥ  ＰＯＲＴ  １及び２）の数を低減する。各々のイネーブルされた書き込みポートは、入力データ（データイン１（ＤＡＴＡ  ＩＮ  １）及びデータイン２（ＤＡＴＡ  ＩＮ  ２））を受信し、書き込みポインタ回路９８によってもたらされる各々のアドレス（ＡＷ１及びＡＷ２）に当該データを書き込む。
【００４４】
一つ又は二つのデータ構成要素（ＲＤ１及びＲＤ２）を読み出すためのデータコマンドに応答して、制御論理９２は、メモリアレイ９６の状態が十分に書き込み可能なデータスロットを有するのに十分かどうかを判断し、書き込み可能なデータスロットの数に対応するようにイネーブル（ＲＤ１＿Ｎ及びＲＤ２＿Ｎ）される読み出しポート（ＲＥＡＤ  ＰＯＲＴ  １及び２）の数を低減する。それぞれイネーブルされた読み出しポートは、読み出しポインタ回路１００によってもたらされる各々のアドレス（ＡＲ１及びＡＲ２）により参照されるデータスロットから読み出されると、出力データ（データアウト１（ＤＡＴＡ  ＯＵＴ  １）及びデータアウト２（ＤＡＴＡ  ＯＵＴ  ２））を出力する。
【００４５】
後続するタイミングインタバルにおいて、書き込みポインタ回路９８及び読み出しポインタ回路１００は、書き込まれるデータ構成要素又は読み出されるデータ構成要素のそれぞれの数を考慮して、次の書き込み可能なデータスロットに適切に更新される。また、フラグ論理９４は、メモリアレイ９６の状態を更新し、特に、フル、ほとんどフル、空、又はほとんど空の状態に対してフラグをセットする。
【００４６】
本発明は様々な実施例の記載によって示されていると共に、当該実施例は非常に詳細に記載されているが、従属請求項の発明の範囲を当該詳細な説明に制約又はあらゆる態様で限定することは、本出願の意図することではない。当業者は、更なる利点及び変形例を容易に分かるであろう。従って、より広範囲の態様における本発明は、示されていると共に記載されている、特定の詳細な説明と、典型的な装置及び方法と、図示例とに限定されるものではない。よって、本出願の発明の概念の範囲を逸脱しないが、当該詳細な説明から逸脱してもよい。
【図面の簡単な説明】
【図１】一体型デバイスを形成する二つのデバイスの間の、データバス又はトンネルの図である。
【図２】各々のデバイスが、本発明の態様によるＦＩＦＯ巡回バッファを含む図１の前記一体型デバイスの前記トンネルの図である。
【図３】図２のＦＩＦＯ巡回バッファの図である。
【図１】
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【図２】
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【図３】
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【国際公開パンフレット】
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【国際調査報告】
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