(57)【要約】Ｓｉウエハに埋め込まれた光学活性層を有する構造であり、ＣＭＯＳ加工装置に露出される外側のエピタキシャル層が常にＳｉまたは他のＳｉＯ２などのＣＭＯＳ対応材料となっている。光電子層が完全にＳｉに取り囲まれているため、ウエハは十分に標準ＳｉＣＭＯＳ製造に対応する。Ｓｉのバンドギャップ（１．１μｍ）より長い光の波長に対してＳｉが完全に透明であるため、光信号は、通常の入射（Ｓｉ基板または上部Ｓｉキャップ層を介する）または面内入射（端部結合）のいずれかを利用して、埋め込み光電子層と外部導波路との間を透過することができる。
2004506336.tif 000002
【特許請求の範囲】
【請求項１】
半導体へテロ構造であって、
Ｓｉ基板と、
前記基板上の光学活性半導体材料であって、該光学活性半導体材料が前記基板に対して格子不整合であるとともに実質的に緩和されている、光学活性半導体材料と、
前記光学活性半導体材料上のキャップ層であって、該キャップ層がＳｉからなる、キャップ層と、
を備えることを特徴とする半導体へテロ構造。
【請求項２】
請求項１に記載のへテロ構造において、前記光学活性半導体材料が、Ｇｅ，ＧａＡｓ，ＩｎＰ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＩｎＧａＡｓＮ，ＩｎＧａＡｓＰ，ＧａＡｓに格子整合したＩＩＩ−Ｖ族合金、またはＩｎＰに格子整合したＩＩＩ−Ｖ族合金の群からの材料からなることを特徴とするヘテロ構造。
【請求項３】
請求項１に記載のへテロ構造において、前記光学活性半導体材料が、ＳｉＧｅからなることを特徴とするへテロ構造。
【請求項４】
請求項１に記載のへテロ構造において、前記光学活性半導体材料が、ＧａＡｓに格子整合した多層へテロ構造、またはＩｎＰに格子整合した多層へテロ構造からなることを特徴とするへテロ構造。
【請求項５】
請求項１に記載のへテロ構造において、前記光学活性半導体材料が、Ｓｉのバンドギャップよりも小さいバンドギャップを有することを特徴とするへテロ構造。
【請求項６】
請求項１に記載のへテロ構造において、前記キャップ層が、単結晶であるとともに実質的に無欠陥であることを特徴とするへテロ構造。
【請求項７】
請求項１に記載のへテロ構造において、前記キャップ層が、単結晶であるとともに高欠陥性であることを特徴とするへテロ構造。
【請求項８】
請求項１に記載のへテロ構造であって、さらに、前記Ｓｉ基板と前記光学活性半導体材料との間に位置する、ｘ＝０からｘ≦１に傾斜する緩和傾斜Ｓｉ１−ｘＧｅｘ層を備えることを特徴とするへテロ構造。
【請求項９】
請求項８に記載のへテロ構造であって、さらに、前記緩和傾斜Ｓｉ１−ｘＧｅｘ層と前記光学活性半導体材料との間に位置する、ｘ＝０からｘ≦１に傾斜する緩和傾斜ＩｎｘＧａ１−ｘＡｓ層を備えることを特徴とするへテロ構造。
【請求項１０】
請求項１に記載のへテロ構造において、少なくとも１つの層が、平坦化されていることを特徴とするへテロ構造。
【請求項１１】
請求項１に記載のへテロ構造であって、さらに、前記基板上に絶縁層を備え、前記光学活性半導体材料が、前記絶縁層上に位置することを特徴とするへテロ構造。
【請求項１２】
請求項１に記載のへテロ構造であって、さらに、前記光学活性半導体材料上に絶縁層を備え、前記キャップ層が、前記絶縁層上に位置することを特徴とするへテロ構造。
【請求項１３】
請求項１に記載のへテロ構造であって、さらに、
前記基板上の第１の絶縁層であって、前記光学活性半導体材料が前記第１の絶縁層上に位置する、第１の絶縁層と、
前記光学活性半導体材料上の第２の絶縁層であって、前記キャップ層が前記第２の絶縁層上に位置する、第２の絶縁層と、
を備えることを特徴とするへテロ構造。
【請求項１４】
請求項１に記載のへテロ構造であって、さらに、
前記基板上の第１の絶縁層と、
前記第１の絶縁層上の第１のＳｉ層であって、前記光学活性半導体材料が前記第１のＳｉ層上に位置する、第１のＳｉ層と、
前記光学活性半導体材料上の第２のＳｉ層と、
前記第２のＳｉ層上の第２の絶縁層であって、前記キャップ層が前記第２の絶縁層上に位置する、第２の絶縁層と、
を備えることを特徴とするへテロ構造。
【請求項１５】
請求項１４に記載のへテロ構造において、前記Ｓｉコンタクト層が、単結晶であるとともに高欠陥性であることを特徴とするへテロ構造。
【請求項１６】
請求項１に記載のへテロ構造において、前記キャップ層が、歪みＳｉキャップ層を備えた緩和ＳｉＧｅ層からなることを特徴とするへテロ構造。
【請求項１７】
半導体へテロ構造の製造方法であって、
基板上に光学活性半導体材料を設けるステップであって、前記光学活性半導体材料が前記基板に対して格子不整合であるとともに実質的に緩和されている、光学活性半導体材料を設けるステップと、
前記光学活性半導体材料上にキャップ層を設けるステップであって、前記キャップ層がＳｉからなる、キャップ層を設けるステップと、
を含むことを特徴とする半導体へテロ構造の製造方法。
【請求項１８】
請求項１７に記載の方法であって、さらに、前記Ｓｉ基板と前記光学活性半導体材料との間に位置する、ｘ＝０からｘ≦１に傾斜する緩和傾斜Ｓｉ１−ｘＧｅｘ層を設けるステップを含むことを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、さらに、前記緩和傾斜Ｓｉ１−ｘＧｅｘ層と前記光学活性半導体材料との間に位置する、ｘ＝０からｘ≦１に傾斜する緩和傾斜ＩｎｘＧａ１−ｘＡｓ層を設けるステップを含むことを特徴とする方法。
【請求項２０】
請求項１７に記載の方法であって、さらに、前記基板上に絶縁層を設けるステップを含み、前記光学活性半導体材料が、前記絶縁層上に位置することを特徴とする方法。
【請求項２１】
請求項１７に記載の方法であって、さらに、前記光学活性半導体材料上に絶縁層を設けるステップを含み、前記キャップ層が、前記絶縁層上に位置することを特徴とする方法。
【請求項２２】
請求項１７に記載の方法であって、さらに、
前記基板上に第１の絶縁層を設けるステップであって、前記光学活性半導体材料が前記第１の絶縁層上に位置する、第１の絶縁層を設けるステップと、
前記光学活性半導体材料上に第２の絶縁層を設けるステップであって、前記キャップ層が前記第２の絶縁層上に位置する、第２の絶縁層を設けるステップと、を含むことを特徴とする方法。
【請求項２３】
請求項１７に記載の方法であって、さらに、
前記基板上に第１の絶縁層を設けるステップと、
前記第１の絶縁層上に第１のＳｉ層を設けるステップであって、前記光学活性半導体材料が前記第１のＳｉ層上に位置する、第１のＳｉ層を設けるステップと、
前記光学活性半導体材料上に第２のＳｉ層を設けるステップと、
前記第２のＳｉ層上に第２の絶縁層を設けるステップであって、前記キャップ層が前記第２の絶縁層上に位置する、第２の絶縁層を設けるステップと、
を含むことを特徴とする方法。
【請求項２４】
請求項１７に記載の方法において、前記キャップ層が、歪みＳｉキャップ層を備えた緩和ＳｉＧｅ層からなることを特徴とする方法。
【請求項２５】
半導体へテロ構造であって、
Ｓｉ基板と、
前記基板上の光学活性半導体素子であって、該光学活性半導体素子が、前記基板に対して格子不整合であるとともに実質的に緩和されている少なくとも１つの層を備える、光学活性半導体素子と、
前記光学活性半導体素子上のキャップ層であって、該キャップ層がＳｉからなる、キャップ層と、
を備えることを特徴とする半導体へテロ構造。
【請求項２６】
請求項２５に記載の半導体へテロ構造において、前記光学活性半導体素子が、レーザまたは発光ダイオードからなることを特徴とする半導体へテロ構造。
【請求項２７】
請求項２５に記載の半導体へテロ構造において、前記光学活性半導体素子が、受光素子からなることを特徴とする半導体へテロ構造。
【請求項２８】
請求項２５に記載の半導体へテロ構造において、前記光学活性半導体素子が、光変調素子からなることを特徴とする半導体へテロ構造。
【請求項２９】
請求項２５に記載の半導体へテロ構造において、前記光学活性半導体素子が、Ｇｅ，ＧａＡｓ，ＩｎＰ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＩｎＧａＡｓＮ，ＩｎＧａＡｓＰ，ＧａＡｓに格子整合したＩＩＩ−Ｖ族合金、またはＩｎＰに格子整合したＩＩＩ−Ｖ族合金の群からの少なくとも１つの材料からなることを特徴とする半導体へテロ構造。
【請求項３０】
請求項２５に記載の半導体へテロ構造において、前記光学活性半導体素子が、ＳｉＧｅからなることを特徴とする半導体へテロ構造。
【請求項３１】
請求項２５に記載の半導体へテロ構造において、前記光学活性半導体素子が、ＧａＡｓに格子整合した多層へテロ構造、またはＩｎＰに格子整合した多層へテロ構造からなることを特徴とする半導体へテロ構造。
【請求項３２】
請求項２５に記載の半導体へテロ構造において、前記光学活性半導体素子が、Ｓｉが透明である波長で動作することを特徴とする半導体へテロ構造。
【請求項３３】
請求項２５に記載の半導体へテロ構造であって、さらに、前記Ｓｉ基板と前記光学活性半導体素子との間に位置する、ｘ＝０からｘ≦１に傾斜する緩和傾斜Ｓｉ１−ｘＧｅｘ層を備えることを特徴とする半導体へテロ構造。
【請求項３４】
請求項３３に記載の半導体へテロ構造であって、さらに、前記緩和傾斜Ｓｉ１−ｘＧｅｘ層と前記光学活性半導体素子との間に位置する、ｘ＝０からｘ≦１に傾斜する緩和傾斜ＩｎｘＧａ１−ｘＡｓ層を備えることを特徴とする半導体へテロ構造。
【請求項３５】
請求項２５に記載の半導体へテロ構造において、少なくとも１つの層が、平坦化されていることを特徴とする半導体へテロ構造。
【請求項３６】
請求項２５に記載の半導体へテロ構造であって、さらに、前記基板上に絶縁層を備え、前記光学活性半導体素子が、前記絶縁層上に位置することを特徴とする半導体へテロ構造。
【請求項３７】
請求項２５に記載の半導体へテロ構造であって、さらに、前記光学活性半導体素子上に絶縁層を備え、前記キャップ層が、前記絶縁層上に位置することを特徴とする半導体へテロ構造。
【請求項３８】
請求項２５に記載の半導体へテロ構造であって、さらに、
前記基板上の第１の絶縁層であって、前記光学活性半導体素子が前記第１の絶縁層上に位置する、第１の絶縁層と、
前記光学活性半導体素子上の第２の絶縁層であって、前記キャップ層が前記第２の絶縁層上に位置する、第２の絶縁層と、
を備えることを特徴とする半導体へテロ構造。
【請求項３９】
請求項２５に記載の半導体へテロ構造であって、さらに、
前記基板上の第１の絶縁層と、
前記第１の絶縁層上の第１のＳｉ層であって、前記光学活性半導体素子が前記第１のＳｉ層上に位置する、第１のＳｉ層と、
前記光学活性半導体素子上の第２のＳｉ層と、
前記第２のＳｉ層上の第２の絶縁層であって、前記キャップ層が前記第２の絶縁層上に位置する、第２の絶縁層と、
を備えることを特徴とする半導体へテロ構造。
【請求項４０】
請求項２５に記載の半導体へテロ構造において、前記キャップ層が、上部に歪みＳｉ層を備えた緩和ＳｉＧｅ層からなることを特徴とする半導体へテロ構造。
【請求項４１】
光電子集積回路であって、
Ｓｉ基板と、
前記基板上の少なくとも１つの光学活性半導体材料であって、該少なくとも１つの光学活性半導体材料が前記基板に対して格子不整合であるとともに実質的に緩和されている、少なくとも１つの光学活性半導体材料と、
前記少なくとも１つの光学活性半導体材料上のＣＭＯＳ加工対応材料からなるキャップ層と、
を備えることを特徴とする光電子集積回路。
【請求項４２】
請求項４１に記載の光電子集積回路であって、さらに、前記Ｓｉ基板と前記少なくとも１つの光学活性半導体材料との間に位置する、および／または前記少なくとも１つの光学活性半導体材料と前記キャップ層との間に位置する、少なくとも１つのＳｉ層および／または少なくとも１つの絶縁層を備えることを特徴とする光電子集積回路。
【請求項４３】
請求項４２に記載の光電子集積回路において、前記少なくとも１つの絶縁層が、ＳｉＯ２からなることを特徴とする光電子集積回路。
【請求項４４】
請求項４１に記載の光電子集積回路において、前記キャップ層が、実質的に無欠陥単結晶Ｓｉからなることを特徴とする光電子集積回路。
【請求項４５】
請求項４１に記載の光電子集積回路において、前記キャップ層が、高欠陥単結晶Ｓｉからなることを特徴とする光電子集積回路。
【請求項４６】
請求項４１に記載の光電子集積回路において、前記キャップ
層が、ＳｉＯ２からなることを特徴とする光電子集積回路。
【請求項４７】
請求項４１に記載の光電子集積回路において、前記キャップ
層が、実質的緩和ＳｉＧｅと、該実質的緩和ＳｉＧｅ上の歪みＳｉキャップ層と、からなることを特徴とする光電子集積回路。
【請求項４８】
請求項４１に記載の光電子集積回路において、前記少なくとも１つの光学活性半導体材料が、Ｇｅ，ＧａＡｓ，ＩｎＰ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＩｎＧａＡｓＮ，ＩｎＧａＡｓＰ，ＧａＡｓに格子整合したＩＩＩ−Ｖ族合金、またはＩｎＰに格子整合したＩＩＩ−Ｖ族合金の群からの少なくとも１つの材料からなることを特徴とする光電子集積回路。
【請求項４９】
請求項４１に記載の光電子集積回路において、前記少なくとも１つの光学活性半導体材料が、ＳｉＧｅからなることを特徴とする光電子集積回路。
【請求項５０】
請求項４１に記載の光電子集積回路において、前記少なくとも１つの光学活性半導体材料が、ＧａＡｓに格子整合した多層へテロ構造、またはＩｎＰに格子整合した多層へテロ構造からなることを特徴とする光電子集積回路。
【請求項５１】
請求項４１に記載の光電子集積回路において、前記少なくとも１つの光学活性半導体材料が、Ｓｉが透明である材料からなることを特徴とする光電子集積回路。
【請求項５２】
最初に前記実質的に無欠陥単結晶Ｓｉキャップ層と前記少なくとも１つの光学活性半導体材料とをＳｉウエハの領域から除去して前記Ｓｉ基板を露出させ、該露出領域を加工して少なくとも１つのＳｉ素子を形成し、残存領域内の前記少なくとも１つの光学活性半導体材料を加工して少なくとも１つの光学活性半導体素子を形成し、少なくとも１つの配線を用いて、前記少なくとも１つのＳｉ素子を前記少なくとも１つの光学活性半導体素子に接続することにより形成された、請求項４４に記載の光電子集積回路。
【請求項５３】
前記実質的に無欠陥単結晶Ｓｉキャップ層を加工して少なくとも１つのＳｉ素子を形成し、前記少なくとも１つの光学活性半導体材料を加工して少なくとも１つの光学活性半導体素子を形成し、少なくとも１つのバイアを用いて、前記少なくとも１つのＳｉ素子を前記少なくとも１つの光学活性半導体素子に接続することにより形成された、請求項４４に記載の光電子集積回路。
【請求項５４】
最初に前記高欠陥単結晶Ｓｉキャップ層と前記少なくとも１つの光学活性半導体材料とをＳｉウエハの領域から除去して前記Ｓｉ基板を露出させ、該露出領域を加工して少なくとも１つのＳｉ素子を形成し、残存領域内の前記少なくとも１つの光学活性半導体材料を加工して少なくとも１つの光学活性半導体素子を形成し、少なくとも１つの配線を用いて、前記少なくとも１つのＳｉ素子を前記少なくとも１つの光学活性半導体素子に接続することにより形成された、請求項４５に記載の光電子集積回路。
【請求項５５】
最初に前記ＳｉＯ２キャップ層と前記少なくとも１つの光学活性半導体材料とをＳｉウエハの領域から除去して前記Ｓｉ基板を露出させ、該露出領域を加工して少なくとも１つのＳｉ素子を形成し、残存領域内の前記少なくとも１つの光学活性半導体材料を加工して少なくとも１つの光学活性半導体素子を形成し、少なくとも１つの配線を用いて、前記少なくとも１つのＳｉ素子を前記少なくとも１つの光学活性半導体素子に接続することにより形成された、請求項４６に記載の光電子集積回路。
【請求項５６】
前記歪みＳｉキャップ層を加工して少なくとも１つのＳｉ素子を形成し、前記少なくとも１つの光学活性半導体材料を加工して少なくとも１つの光学活性半導体素子を形成し、少なくとも１つのバイアを用いて、前記少なくとも１つのＳｉ素子を前記少なくとも１つの光学活性半導体素子に接続することにより形成された、請求項４７に記載の光電子集積回路。
【請求項５７】
最初に前記キャップ層と前記少なくとも１つの光学活性半導体材料とを除去して前記Ｓｉ基板の領域を露出させ、該露出領域を加工して少なくとも１つのＳｉ素子を形成し、残存領域内の前記少なくとも１つの光学活性半導体材料を加工して少なくとも１つの光学活性半導体素子を形成し、少なくとも１つの配線を用いて、前記少なくとも１つのＳｉ素子を前記少なくとも１つの光学活性半導体素子に接続することにより形成された、請求項１に記載の光電子集積回路。
【請求項５８】
前記キャップ層を加工して少なくとも１つのＳｉ素子を形成し、前記少なくとも１つの光学活性半導体材料を加工して少なくとも１つの光学活性半導体素子を形成し、少なくとも１つのバイアを用いて、前記少なくとも１つのＳｉ素子を前記少なくとも１つの光学活性半導体素子に接続することにより形成された、請求項１に記載の光電子集積回路。
【発明の詳細な説明】
【０００１】
（優先権情報）
本願は、２０００年８月４日に仮出願した米国特許出願第６０／２２３，４０７号の優先権を主張する。
【０００２】
（技術分野）
本発明は、Ｓｉに埋め込まれた光電子材料または半導体素子を含むエピタキシャル構造に関し、ウエハ全体を従来のＳｉＣＭＯＳツールを用いて加工し、完全モノリシック光電子集積回路（ＯＥＩＣ）を生成することができる。また、本発明は、Ｓｉ基板上に形成されたモノリシック光電子集積回路（ＯＥＩＣ）に関し、Ｓｉウエハに埋め込まれた光学活性半導体材料を基にして、ウエハ全体を従来のＳｉＣＭＯＳツールを用いて加工し、上記ＯＥＩＣを生成することができる。
【０００３】
（背景技術）
光電子部品とＳｉ回路を組み合わせることは、マイクロエレクトロニクスおよび通信産業が長年望んできたことである。標準Ｓｉ集積回路（ＩＣ）に光電子機能を付加すると、極めて広範な新しいアプリケーションおよび装置が可能になり、これにはオンチップ光通信（高速プロセッサのタイミングを取る光クロックを可能にする）、チップ間光通信リンク（光配線）、さらに効率的で小型のデータ通信および遠距離通信用光送受信機などがある。
【０００４】
光電子部品とＳｉＩＣを混成集積することは、実行可能な解決法の１つではあるが、これは好ましい解決法ではない。光電子部品とＳｉ回路の完全モノリシック集積は、種々の理由により、混成集積より遥かに優れている。モノリシック集積によると以下のことが実現する。より小型な素子（そのため素子の高集積度化）。混成集積方式において必要な光電子部品とＳｉＩＣとの間の配線結合あるいはフリップチップ結合が不要になるため、実装の低コスト化。素子全体が標準ＳｉＣＭＯＳ手法を用いて加工できるため、加工の低コスト化。そして、混成集積が望ましくない電気的寄生を生じるアプリケーションにおける素子特性の向上。
【０００５】
そのため、光電子機能とＳｉＣＭＯＳ回路の両方を含む完全にモノリシックな構造を作成することが望まれている。しかし、光電子機能をＳｉ回路と一体化することに伴う真の問題は、効率的に発光することも検出することもないためＳｉ自体が良い光電子材料ではないということである。そのため、ＳｉＣＭＯＳ回路と一体化する光学活性材料はＳｉ以外のもの、例えばＧｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＰ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＩｎＧａＡｓＰ、あるいは、他の光学活性ＩＶ族またはＩＩＩ−Ｖ族半導体材料などでなければならない。これらの材料とＳｉとの間の大きな格子不整合と熱膨張係数不整合のため、これまでに作成されたモノリシック一体型素子は、エピタキシに起因する結晶欠陥（特に貫通転位）によりその性能が限られていた。しかし、傾斜バッファ層または選択エピタキシャル成長およびエピタキシャル横方向成長など、近年の欠陥フィルタリング方式の進歩により、この問題を克服し、受光素子、発光ダイオード（ＬＥＤ）、レーザなどの光電子素子に適質な格子不整合エピタキシャル層の作成が可能になった。
【０００６】
これまでに作成されたモノリシック光電子一体型回路の主たる制約は、ＳｉＣＭＯＳ加工ステップが、光学活性材料の一体化の前に、すべて完全に終了していなければならないという条件であった。この条件があるのは、汚染の懸念があるため、ＳｉＣＭＯＳ加工ツールを他の材料に晒すことができないからである。
【０００７】
（発明の開示）
そのため、本発明の目的は、光学活性材料または半導体素子をＳｉに埋め込み、ウエハ全体を従来のＳｉＣＭＯＳツールを用いて加工して完全モノリシック光電子集積回路を生成することができる、エピタキシャル構造を提供することである。また、そのようなウエハ構造を得ることができる方法を提供することも本発明の目的である。
【０００８】
本発明は、光学活性層がＳｉウエハに埋め込まれ、ＣＭＯＳ加工装置に露出される外側のエピタキシャル層が常にＳｉである（または、ＳｉＯ２などの他のＣＭＯＳ対応材料）、構造を提供する。光電子層が完全にＳｉに取り囲まれているため、ウエハは十分に標準ＳｉＣＭＯＳ製造に対応する。そのため、ＳｉＣＭＯＳ加工に関する製造およびコスト上の利点はすべて、本発明により完全に実現される。
【０００９】
記すべき重要なことは、光電子層をＳｉ内に埋め込むことが、ＯＥＩＣと外部導波路（光ファイバなど）または自由空間との間の光信号の伝送の妨げにはならない、ということである。特に、Ｓｉのバンドギャップ（１．１μｍ）より長い光の波長に対してＳｉが完全に透明であるため、光信号は、通常の入射（Ｓｉ基板または上部Ｓｉキャップ層を介する）または面内入射（端部結合）のいずれかを利用して、埋め込み光電子層と外部導波路との間を透過することができる。これにより、一般的遠距離通信波長１．３および１．５５μｍに使用されるＯＥＩＣの設計に非常に高い自由度が与えられる。また、Ｓｉのバンドギャップよりも短い波長でも、埋め込み光電子層の内外で結合することができる。これは、上部Ｓｉキャップ層を十分に薄く作ることが可能であるため、通常使用される９８０または８５０ｎｍなどの他の波長において、最低限しか吸収していないからである。あるいは、端部結合を、これらの波長に用いることができる。この自由度により、多重波長および／または多重光相互接続が必要な、複雑なシステム・オン・チップ構造の設計が容易になる。
【００１０】
（発明を実施するための最良の形態）
格子不整合材料をモノリシックに一体化するには、いくつかの異なる手法が利用可能であり、ウエハ接着、傾斜バッファ層、エピタキシャル横方向成長などがある。ウエハ接着は絶好な選択肢である。それは、「層間構造」、例えば、傾斜バッファ層または選択エピタキシャルマスクを必要とせずに、２つの異種材料を直接結合することができるからである。しかし、ウエハ接着が格子不整合問題を解消したとしても、２つの問題が新たに生じ、そのためにウエハ接着の能力が最大限に発揮されない。その２つの問題とは、熱膨張不整合およびウエハサイズ不整合である。
【００１１】
熱膨張不整合は、接着された異種ウエハが同様な厚さであるときに重大な問題となる。この不整合により、加熱および冷却の際に大きな歪みが生じて組立品に亀裂が入ったり、ウエハ同士が剥離したりする恐れがある。ウエハサイズ不整合は、接着された２つの異種ウエハが、通例異なる径を有することに関係している。そのため、大きい径のウエハの一部が無駄になる。例えば、Ｓｉ基板とＧｅ基板との接着を検討する。Ｓｉ基板は、普通８インチ径のものが入手可能であるが、一方Ｇｅは、普通入手可能なものは径が４インチしかない。そのため、Ｓｉ基板の一部しか接着プロセスによって覆われず、ウエハの残りの部分は無駄になってしまう。
【００１２】
傾斜層成長とウエハ接着の組み合わせると、これらの２つの問題が解消されるとともに、大幅に自由度が上がり、Ｓｉ基板上に新しい集積半導体プラットフォームが作成される。再度、ＧｅをＳｉに接着する例を検討し、今回は、図１Ａ〜１Ｄに示した傾斜層／ウエハ接着手法を用いる。この手法において、傾斜ＳｉＧｅ層１０２（０〜１００％Ｇｅ傾斜）は、任意の径のＳｉ基板１００上でエピタキシャル成長している。Ｇｅ層１０４が、その後ＳｉＧｅ傾斜層１０２上に成長する。表面粗さを低減するために、化学的機械的研磨などの平坦化工程をＳｉＧｅ傾斜層１０２の成長時に挿入することが可能である。これは米国特許第６，１０７，６５３号に記載され、この参照により開示に含まれる。ただし、本発明に記載されている層はいずれも、適宜平坦化工程を行うことができる。
【００１３】
その後、ウエハを、図１Ａおよび１Ｂに示すように、同じ径の他のＳｉ基板１０６に接着することができる。そのため、この手法は、ウエハサイズ不整合問題を解消し、また両ウエハが本質的にＳｉであるため、熱膨張問題をも解消する。
【００１４】
一旦ウエハ同士を接着すると、その後、元のＳｉウエハ１００を研磨して選択的にエッチバックすることができる。一実施形態（図１Ｃに示す）において、ＳｉＧｅ傾斜層１０２も完全に除去し、Ｇｅ層１０４のみを新しいホストＳｉ基板１０６上に残すことができる。ここで、Ｓｉキャップ層１０８を、この構造の上部にエピタキシャル成長させることが可能であり、図１Ｄに示すように光学活性層１０４（この場合Ｇｅ）が事実上Ｓｉウエハに埋め込まれる。
【００１５】
ＧｅとＳｉとの間の大きな格子不整合（約４％）が、この最後のＳｉ堆積時に多数の転位を生むが、その転位はＳｉキャップ層１０８に存在するだけで、光電子Ｇｅ層１０４に貫通することはない。これは、大きな格子不整合（通例１．５％を超える）を有するシステムに対して、転位が短距離移動しかせず、堆積膜に留まるようになっている成長モードだからである。不適合転位が下地塗膜層（この場合Ｇｅ）に貫通するには、長距離転位移動が必要であり、これは通例１．５％未満の格子不整合を備えるシステムでないと達成されない。Ｓｉキャップ層１０８におけるこれらの転位は、ＣＭＯＳ電子回路がＳｉキャップ層１０８ではなく、Ｓｉ基板１０６（図６Ａ〜６Ｃ参照）に配置されているなら、素子駆動に有害な影響を及ぼすことはない。
【００１６】
他の実施形態において、Ｓｉキャップ層を、エピタキシャル成長させるのではなく、光学活性層の上部にウエハ接着（他のＳｉ基板から）することも可能である。本実施形態において、Ｓｉキャップ層は、高品質であるため、電界効果トランジスタ（ＦＥＴ）あるいは同様な素子を含むＣＭＯＳ回路に加工することもできる。さらに他の実施形態において、元のＳｉＧｅ傾斜層１０２は、エッチバックの際に一部分のみ除去可能であり、歪みＳｉキャップ層が、残存ＳｉＧｅ傾斜層１０２の上部でエピタキシャル成長することもできるようになっている。この歪みＳｉキャップ層は、高品質となり、緩和ＳｉＣＭＯＳ回路に比べて性能が向上したＣＭＯＳ回路に加工することも可能である。さらに他の実施形態において、元のＳｉ基板１００およびＳｉＧｅ傾斜層１０２を完全に除去することも可能であり、均一組成のＳｉＧｅ層を、光学活性層の上部にウエハ接着することも可能である。その後、歪みＳｉキャップ層をそのＳｉＧｅ層上にエピタキシャル成長させ、ＣＭＯＳ回路に加工することも可能である。
【００１７】
当業者には、層間剥離などの研磨／エッチバック以外の手法を用いて、第１のウエハからＳｉ基板１００および傾斜ＳｉＧｅ層１０２を除去することが可能であることは理解できよう。
【００１８】
また、この構造に付加層を組み込むことが可能な場合もあることは、当業者には理解できよう。例えば、図２Ａ〜２Ｄに図示するように他の実施形態において、第１のＳｉ基板２００は、前述のように上部にＧｅ層２０４を備えた０〜１００％傾斜ＳｉＧｅ層２０２を有し、一方第２のＳｉ基板２０６は、表面にＳｉＯ２などの厚い絶縁層２０８を有することが可能である。この絶縁層は、光電子層２０４をＳｉ基板２０６（およびその後、当該基板において加工された任意のＣＭＯＳ電子回路）から絶縁分離する役割をする。再度、（高欠陥）Ｓｉ層２１０を、光電子層２０４の上部に堆積することができる。
【００１９】
図３Ａ〜３Ｄに図示するようにさらに他の実施形態において、傾斜ＳｉＧｅ層３００およびＧｅ層３０２を第１のＳｉ基板３０４上に成長させた後、Ｓｉキャップ層３０６を、Ｇｅ層３０２上に成長させることができる。その後、このＳｉキャップ層上に任意のＳｉＯ２層を成長または堆積可能であり、ウエハ接着の際に役立つ。このＳｉキャップ層３０６は、高密度の転位を有するが、転位が素子の性能に有害な影響を及ぼすことはない。それはこのＳｉ層３０６が光学的あるいは電子的に活性化しないためである。ヘテロ構造にこのＳｉキャップ層３０６を含むことの利点の１つは、Ｇｅ層３０２に対して下部コンタクトを形成する際にエッチ・ストップとして機能することである。その後、このウエハを、前述のように上部にＳｉＯ２などの絶縁層３１０を有する他のＳｉ基板３０８に接着することができる。Ｇｅ層３０２までエッチバックした後、もう１つＳｉキャップ層３１２を設けることができる。
【００２０】
図４Ａ，４Ｂに図示するようにさらに他の実施形態において、絶縁層４００を、上部Ｓｉキャップ層４０２と光学活性層４０４との間に挿入することができる。これは、光学活性層４０４をＣＭＯＳ電子回路から絶縁分離するために有用である。特に、ＣＭＯＳ電子回路がＳｉ基板４０８ではなく、上部Ｓｉキャップ層４０２に配置されているＯＥＩＣ実施形態において有用である。
【００２１】
図５Ａ〜５Ｃに示すように、元のＳｉ基板５００が除去されない実施形態を有することも可能である。そのような構造の１つは、傾斜ＳｉＧｅ層（０〜１００％傾斜）５０２、そしてその後光学活性層として均一なＧｅ層５０４の成長を含むことになる。そして、ＳｉＯ２層５０８を備えた第２のＳｉ基板５０６を、Ｇｅ層５０４の上部にウエハ接着することができる。その後、第２のＳｉ基板５０６を、部分的にエッチバックまたは層間剥離して、実質的に無欠陥の薄いＳｉキャップ層５１０を残すことができる。ＣＭＯＳ電子回路は、本実施形態では上部Ｓｉキャップ層５１０に加工される。上述したように本実施形態では、緩和ＳｉＣＭＯＳに対して歪みＳｉキャップ層を備えた緩和ＳｉＧｅ層などの付加層を含むことも可能である。
【００２２】
また、種々の目的にかなった付加層がこの構造に含まれることも理解されよう。例えば、各層を種々のヘテロ界面に含むことにより、これらのヘテロ界面におけるエネルギー帯不連続性の（場合によっては悪）影響を最小限にすることができる。他の例としては、交互に高・低屈折率材料からなる４分の１波長厚さの各層を、接着前のどちらかのウエハの上部に成長あるいは堆積することも可能であり、高反射率多層スタックが光電子材料の下方に存在するようになっている。このスタックは、共振空洞の下部ミラーとして機能して、特定の波長における光学的応答性を高めることができる。その後接着したウエハの加工の際に、高反射率ミラーを光電子層の上方に堆積して共振空洞を完成することが可能であり、あるいは最上部周囲／半導体界面が上部ミラーとして機能することもできる。
【００２３】
説明した構造および手法は、Ｇｅ以外の他の光電子材料に適用可能である。例えば、第１のＳｉ基板上のＳｉＧｅ傾斜層を、１００％Ｇｅ未満の一定の組成まで傾斜させ、その後ＳｉＧｅの均一な層をその組成で成長させるだけで、その組成のＳｉＧｅ層を光学活性層としてＳｉウエハに埋め込むことができる。
【００２４】
他の例としては、Ｓｉ上のＳｉＧｅおよびＩｎＧａＡｓ層を組成傾斜させることにより、Ｓｉ上にＩｎＰまたはＩｎＧａＡｓの接着層を作成することも可能である。これは次のように達成される。まず、傾斜ＳｉＧｅエピタキシャル層（０〜１００％Ｇｅ傾斜）をＳｉ基板上にエピタキシャル成長させる。ＧａＡｓおよびＧｅはほぼ同一の格子定数を有するため、その後ＧａＡｓ層を、Ｇｅ層の上部にエピタキシャル成長することができる。この時点で、ＧａＡｓ層を、他のＳｉ基板にウエハ接着することが可能であり、埋め込み活性光電子層はＧａＡｓであった。あるいは、緩和傾斜ＩｎＧａＡｓ層は、０％Ｉｎからある所望のＩｎ濃度に傾斜したＧａＡｓ層上に成長可能である。これは米国特許第６，２３２，１３８号に記載され、この参照により開示に含まれる。ＩｎＧａＡｓ層は、もう１つのＳｉ基板にウエハ接着することができる。
【００２５】
さらに他の実施形態において、Ｉｎ０．５３Ｇａ０．４７Ａｓに格子整合したＩｎＧａＡｓＰまたはＩｎＰを、この構造上に成長可能であり、もう１つのＳｉ基板にウエハ接着することができる。さらに複雑な他の実施形態において、種々の光電子素子用格子整合へテロ構造は、第１のウエハ上にエピタキシャル成長が可能であり、第２のＳｉ基板にウエハ接着可能である。
【００２６】
例としては、緩和ＳｉＧｅ傾斜層を、第１のＳｉ基板上に０〜１００％Ｇｅで成長可能であり、その後その上部に緩和傾斜ＩｎＧａＡｓ層を０〜５３％Ｉｎで成長可能である。格子整合したＩｎＰ層は、その後成長し、ＩｎＰに格子整合した任意の光電子素子用出発基板としての機能を果たすこともできる。例えば、いずれもＩｎＰに格子整合しているＩｎＰ，ＩｎＧａＡｓ，ＩｎＧａＡｓＰを含むレーザ構造を、その後成長させることが可能である。素子の全体構造を第２のＳｉ基板にウエハ接着することが可能であり、この場合の埋め込み光電子層は、Ｇｅとともに説明した単層ではなく、レーザ（または、ＬＥＤか検出素子）構造全体であった。当然、この構造は、元のＳｉ基板上に「上下逆さま」に成長させなければならない。第２のＳｉ基板にウエハ接着する際に反転することになるからである。同様に、ＧａＡｓに格子整合したヘテロ構造全体も、第１のＳｉ基板上に成長させ、その後第２のＳｉ基板にウエハ接着することもできる。
【００２７】
これらの他の光電子層は、Ｓｉで被覆することも可能であり、埋め込み光学活性半導体材料を、広範囲の材料から選ぶことができる。例えば、Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，ＩｎＰ，ＩｎＧａＡｓＰ，ＧａＡｓに格子整合した任意のＩＩＩ−Ｖ族合金、ＩｎＰに格子整合した任意のＩＩＩ−Ｖ族合金の材料、ＧａＡｓに格子整合した任意の多層へテロ構造（レーザ、発光素子、または受光素子）、あるいはＩｎＰに格子整合した任意の多層へテロ構造が挙げられる。
【００２８】
平面複合ウエハを作製すると、最低限、Ｓｉ基板と、光学活性材料の層と、Ｓｉキャップ層とを含む。また、このウエハは、上述したように任意の付加層または素子へテロ構造も含んでいる。この構造を加工してモノリシック光電子集積回路を作成することができる。例えば、Ｓｉ上に光受信回路を作成する場合を検討する。光受信回路は、検出・受信回路、または多数の検出素子と１つ以上の受信回路とを含むことができる。光学活性層がＳｉウエハ内に完全に埋め込まれているため、標準ＳｉウエハがＣＭＯＳ製造用であることから、この平面複合ウエハを加工することができる。
【００２９】
図６Ａ〜６Ｃに図示した一実施形態において、出発ウエハへテロ構造６００は図３Ｄに示す、得られた構造に基づいており、ＳｉＣＭＯＳ電子回路６０２をそのＳｉ基板上で加工することができる。本実施形態において、初期の工程は、各光電子受信素子領域を画定するウエハのパターニングを含み、これらの領域はマスクにより保護される。その他の領域は、Ｓｉ基板までエッチングして、Ｓｉの未使用の表面がＣＭＯＳ電子回路に加工されるようにする。
【００３０】
埋め込み光電子層の相互拡散を最小限にする（および完全性を維持する）には、ＣＭＯＳ加工のサーマルバジェットに特に注意が必要であることが予想される。しかし、このサーマルバジェットおよび制御された相互拡散はまた、素子設計者には好都合でもある。例えば、光学活性層（この例の場合Ｇｅ）の上部及び下部表面での僅かな相互拡散が、これらの界面を傾斜させるため、ある素子にとって有害となりうる急峻なエネルギー帯不連続性を最小限に抑えることになる。ＣＭＯＳ加工が完了すると、その後Ｇｅを備えた領域は、検出素子に加工され、ＳｉＣＭＯＳ回路とＧｅ検出素子との間で最終的な配線が可能となる。
【００３１】
あるいは、図４Ｂに示す他の実施形態において、ＳｉＣＭＯＳ電子回路を、光電子層と同一平面ではなく、その上方に作製することができる。光電子（この例ではＧｅ）層の上方に高欠陥Ｓｉキャップ層をエピタキシャル成長させるのではなく、上述したように高品質Ｓｉキャップ層を光電子層の上方にウエハ接着することができる。ＳｉＣＭＯＳ電子回路を、Ｓｉ基板内ではなく、光電子層の上方のこのＳｉキャップ層内に形成することができる。バイアを、この上部ＳｉＣＭＯＳ層を貫通して穿孔し、所望の下地光電子層との接続を確立することができる。下地Ｓｉ層は、上述したようにエッチ・ストップとして機能することができる。個々の構成要素を、トレンチ・アイソレーションを用いて互いに絶縁分離することができる。
【００３２】
さらに他の実施形態において、ＣＭＯＳ回路を、緩和Ｓｉキャップ層ではなく、上述したように光電子層の上方の歪みＳｉキャップ層に作製してもよい。これは、所望する組成の緩和ＳｉＧｅ層を、光電子（Ｇｅ）層の上部にウエハ接着（またはエピタキシャル成長）することにより達成できる。歪みＳｉキャップ層を、その後緩和ＳｉＧｅ層の上部にエピタキシャル成長することが可能である。再び、バイアを、その歪みＳｉおよび緩和ＳｉＧｅ層を貫通して穿孔し、所望の光電子層との接続を確立することができる。
【００３３】
Ｓｉに埋め込まれた光電子層には、いくつか利点がある。第１に、集積シーケンス全体がＳｉファウンドリ内で起こりうる。ＳｉＣＭＯＳと光電子層との間の配線でさえも、Ｓｉコンタクト技術で行うことができる。それは光電子領域に形成されるコンタクトは、光電子層上のＳｉキャップ層へのコンタクトとなるからである。コンタクトおよび配線材料はすべて標準ＳｉＶＬＳＩ加工に準じてもよい。例えば、コンタクトは、Ｎｉ，Ｃｏ，またはＴｉ、および得られたシリサイドを用いて作ることができる。バイア・プラグは、タングステンを用いることができ、金属配線はＡｌまたはＣｕを採用することができる。また、Ｓｉコンタクト層（いくつかの実施形態に存在する）の大きな欠陥密度は、低抵抗コンタクトを作成する際に役立つことになるが、それはこれらの欠陥が相互拡散および拡散を増大させるからである。
【００３４】
あるいは、ある実施形態においてＳｉ層をエピタキシャル堆積するため、これらの実施形態では、ドーピングがエピタキシで制御され、注入を活性化するための高いサーマルバジェットは必要とされない。また、Ｇｅ系光学活性領域は必ずしもエピタキシャル・プロセスの際にドープする必要はない。ＧｅがＳｉと等電子であるため、Ｓｉをドープするのと同じ元素がＧｅをドープする。従って、現在のプロセス・シミュレーション・ツールを考えると、単にＳｉコンタクト層をドープすることができ（Ｇｅ層が上下表面で直接Ｓｉ層に接触している実施形態、すなわち、図３Ｄにおいて）、Ｇｅを真性のままにしておくことができる。つまり、後続の加工の際に、ドーパントがＧｅに入り込むことにより、フォトダイオード動作に必要なＧｅ内のｐ−ｉ―ｎ構造を作成することができる。また、Ｇｅ上部のＳｉ層の原位置での堆積は、ＳｉとＧｅとの熱膨張差によるＧｅ内の亀裂の表面核生成を防止するのに役立つ。
【００３５】
最後に、記すべき重要なことは、Ｓｉは、一般に遠距離通信に使用される光の光学波長（１．３および１．５５μｍ）よりも大きいバンドギャップを有するため、Ｓｉ基板および上部キャップ層がともに、これらの波長に対して透明であるということである。従って、埋め込み光電子層と外部導波路（光ファイバまたは自由空間など）との間の光信号の伝送が、ウエハの表側または裏側を介する通常の入射、または面内入射のいずれかにより、容易に生じる。また、Ｓｉのバンドギャップよりも短い波長でも、埋め込み光電子層の内外で結合することができる。これは、上部Ｓｉキャップ層を十分に薄く作ることが可能であるため、通常使用される９８０または８５０ｎｍなどの他の波長において、最低限しか吸収していないからである。あるいは、端部結合をこれらの波長に用いることができる。
【００３６】
従って、埋め込み光学活性層を、複合集積光電子送受信機の作成に用いることができる。そのため、例えば、チップ上に光ネットワークスイッチを構成することが可能である。そのようなＯＥＩＣ７００の概略例を図７に示す。この例において、ＩｎＧａＡｓ／ＩｎＰヘテロ構造は、Ｓｉウエハ７０２に埋め込まれている。ある領域が加工されてこの埋め込み光学活性材料を用いてエミッタ７０４を形成する一方、他の領域は加工されて検出素子７０６を形成している。この図は、理解しやすいように簡略化して描かれているが、ＩｎＧａＡｓ／ＩｎＰエミッタおよび検出素子は、実際にはウエハの表面に露出してはいない。これらはウエハ７０２に埋め込まれている。構造全体の上層は、Ｓｉである。
【００３７】
エミッタおよび検出素子の両方を形成することができる簡単な構造は、ｐ−ｉ−ｎ構造であり、順バイアスの場合は発光し、逆バイアスの場合は光を検出する。ウエハの他の領域において、Ｓｉ電子回路７０８が、Ｓｉ基板に加工されている。Ｓｉ電子回路は、ＡｌまたはＣｕなどの標準Ｓｉ配線材料を基にした配線を用いて、光電子素子に接続されている。また、ウエハの上部表面全体が、Ｓｉキャップ層であるため、光電子エミッタおよび検出素子へのコンタクトは、Ｎｉ，Ｃｏ，またはＴｉ各シリサイドなどの標準Ｓｉコンタクト材料を用いて作ることができる。最終的に、光信号をＯＥＩＣと外部光ファイバとの間で伝送することができる。可能性の１つを図に示したが、光は、基板を透過して突き合わせ結合ファイバ７１０に到達する。また、光信号は、Ｓｉキャップ層を透過することも可能であり、光ファイバがＯＥＩＣの上方に位置するようになっている。第３の可能性は、端部結合を用いることであるが、Ｖ字型溝を基板内にエッチングし、光ファイバを同一方向に揃え、面内入射させるようになっている。
【００３８】
本発明は、いくつかの好適な実施形態について図示、説明してきたが、その技術的思想および範囲を逸脱しない限り、態様および詳細に対する種々の変更、省略および付加が可能である。
【図面の簡単な説明】
【図１Ａ】本発明に係るＳｉウエハ内に埋め込まれた光学活性層を作成するための、傾斜バッファ／ウエハ接着プロセスの例示的実施形態の概略図である。
【図１Ｂ】本発明に係るＳｉウエハ内に埋め込まれた光学活性層を作成するための、傾斜バッファ／ウエハ接着プロセスの例示的実施形態の概略図である。
【図１Ｃ】本発明に係るＳｉウエハ内に埋め込まれた光学活性層を作成するための、傾斜バッファ／ウエハ接着プロセスの例示的実施形態の概略図である。
【図１Ｄ】本発明に係るＳｉウエハ内に埋め込まれた光学活性層を作成するための、傾斜バッファ／ウエハ接着プロセスの例示的実施形態の概略図である。
【図２Ａ】光学活性層とＳｉ基板との間に絶縁層を含む、より複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスの他の例示的実施形態の概略図である。
【図２Ｂ】光学活性層とＳｉ基板との間に絶縁層を含む、より複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスの他の例示的実施形態の概略図である。
【図２Ｃ】光学活性層とＳｉ基板との間に絶縁層を含む、より複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスの他の例示的実施形態の概略図である。
【図２Ｄ】光学活性層とＳｉ基板との間に絶縁層を含む、より複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスの他の例示的実施形態の概略図である。
【図３Ａ】絶縁層と光学活性層との間にＳｉコンタクト層を含む、さらに複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスのさらに他の例示的実施形態の概略図である。
【図３Ｂ】絶縁層と光学活性層との間にＳｉコンタクト層を含む、さらに複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスのさらに他の例示的実施形態の概略図である。
【図３Ｃ】絶縁層と光学活性層との間にＳｉコンタクト層を含む、さらに複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスのさらに他の例示的実施形態の概略図である。
【図３Ｄ】絶縁層と光学活性層との間にＳｉコンタクト層を含む、さらに複雑なウエハ構造を作成するための、傾斜バッファ／ウエハ接着プロセスのさらに他の例示的実施形態の概略図である。
【図４Ａ】傾斜バッファ／ウエハ接着プロセスのさらに別の例示的実施形態の、結果的に得られたウエハ構造を示す概略図であり、ここでは光学活性層が、絶縁層によりシリコン基板とＳｉキャップ層の両方と絶縁分離されており、またモノリシック光電子集積回路を作成するためのＳｉＣＭＯＳ電子回路の実現可能な実施を示す。
【図４Ｂ】傾斜バッファ／ウエハ接着プロセスのさらに別の例示的実施形態の、結果的に得られたウエハ構造を示す概略図であり、ここでは光学活性層が、絶縁層によりシリコン基板とＳｉキャップ層の両方と絶縁分離されており、またモノリシック光電子集積回路を作成するためのＳｉＣＭＯＳ電子回路の実現可能な実施を示す。
【図５Ａ】傾斜バッファ／ウエハ接着プロセスの例示的実施形態の概略図であり、ここでは元の基板と傾斜バッファ層とが、この構造から除去されていない。
【図５Ｂ】傾斜バッファ／ウエハ接着プロセスの例示的実施形態の概略図であり、ここでは元の基板と傾斜バッファ層とが、この構造から除去されていない。
【図５Ｃ】傾斜バッファ／ウエハ接着プロセスの例示的実施形態の概略図であり、ここでは元の基板と傾斜バッファ層とが、この構造から除去されていない。
【図６Ａ】ＯＥＩＣ加工の例示的実施形態を示す概略図であり、ＳｉＣＭＯＳ電子回路が、光学活性層の下方のＳｉ基板内に配置されている。
【図６Ｂ】ＯＥＩＣ加工の例示的実施形態を示す概略図であり、ＳｉＣＭＯＳ電子回路が、光学活性層の下方のＳｉ基板内に配置されている。
【図６Ｃ】ＯＥＩＣ加工の例示的実施形態を示す概略図であり、ＳｉＣＭＯＳ電子回路が、光学活性層の下方のＳｉ基板内に配置されている。
【図７】ＯＥＩＣ実施の例示的実施形態の概略図であり、エミッタ、検出素子、およびＳｉＣＭＯＳ電子回路がすべて同一Ｓｉ基板上にモノリシックに集積されている。
【図１Ａ】
2004506336.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
2004506336.tif 000011
【図３Ｂ】
2004506336.tif 000012
【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
2004506336.tif 000020
【図６Ｂ】
2004506336.tif 000021
【図６Ｃ】
2004506336.tif 000022
【図７】
2004506336.tif 000023
【国際公開パンフレット】
2004506336.tif 000024
2004506336.tif 000025
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【国際公開パンフレット（コレクトバージョン）】
2004506336.tif 000052
2004506336.tif 000053
【国際調査報告】
2004506336.tif 000054
2004506336.tif 000055
2004506336.tif 000056