(57)【要約】ライン同期情報アイテムをビデオ信号から獲得するための方法が提案される。本発明は、アナログビデオライン信号の関連部分をパターン関数により畳み込み演算することを基礎とする。畳み込み演算の結果はさらに処理され、水平ｓｙｎｃ信号の発生のタイムインスタンツが検出される。このタイムインスタンツは引き続きフィルタリングされ、水平パルスを発生する。ビデオラインメモリにより、後続の水平ｓｙｎｃ信号を瞬時のビデオラインの水平ｓｙｎｃパルスの計算のために使用することができる。本発明はまた、この方法を実施するための装置に関する。
2004534482.tif 000002
【特許請求の範囲】
【請求項１】
ライン同期情報をアナログビデオライン信号から獲得するための方法において、
ａ）アナログビデオライン信号全体または関連部分を分析し、タイムインスタンツ（ｔi）を検出し、アナログビデオライン信号に含まれるライン同期パルスの時間的位置を確定し、
ｂ）所定数のビデオラインをライン遅延部に格納し、
ｃ）フィルタリングされたタイムインスタンツ（Ｔm）を、瞬時に受信されたビデオラインに先行するビデオラインに対して、ライン遅延部に格納されたビデオラインの数（ｍ）により計算する、
ことを特徴とする方法。
【請求項２】
ａ）アナログビデオライン信号全体または関連部分をパターン関数により畳み込み演算し、畳み込み演算の結果関数を発生し、
ｂ）ステップａ）での畳み込み演算の結果関数（φsv（ｋ））を分析し、タイムインスタンツ（ｔi）を検出し、ライン同期パルスの時間的位置を確定する、請求項１記載の方法。
【請求項３】
理想化されたライン同期パルスをパターン関数として使用する、請求項２記載の方法。
【請求項４】
フィルタリングされたタイムインスタンツ（Ｔm）を瞬時に表示されるビデオラインに対して、瞬時に表示されるビデオラインに先行および後続するビデオラインに対して検出されたタイムインスタンツの補間により計算する、請求項１記載の方法。
【請求項５】
フィルタリングされたタイムインスタンツ（Ｔm）を瞬時に表示されるビデオラインに対して、瞬時に表示されるビデオラインに先行および後続するビデオラインに対して検出されたタイムインスタンツの線形補間により計算する、請求項４記載の方法。
【請求項６】
タイムインスタンツ（ｔi）を、所定のフィルタ定数（ｃn,1）の集合を備えるＦＩＲフィルタによりフィルタリングする、請求項１記載の方法。
【請求項７】
確定されたタイムインスタンツ（ｔi）を関連する遅延素子に格納し、
前記タイムインスタンツは遅延素子の時定数を表わすものであり、
遅延素子はＦＩＲフィルタ（２４）に組み込まれている、請求項６記載の方法。
【請求項８】
ライン同期パルスをアナログビデオライン信号から発生するための装置において、
ａ）アナログビデオライン信号全体または関連する部分を分析し、タイムインスタンツ（ｔi）を検出し、ビデオライン信号に含まれるライン同期パルスの時間的位置を確定するための手段と、
ｂ）所定数（ｍ）のビデオライン信号を格納するためのライン遅延部と、
ｃ）フィルタリングされたタイムインスタンツ（Ｔm）を瞬時に受信されたビデオラインに先行するビデオラインに対して、ライン遅延部に格納されたビデオラインの数（ｍ）により計算するための手段とを有する、
ことを特徴とする装置。
【請求項９】
アナログビデオライン信号全体または関連する部分をパターン関数により畳み込み演算するための手段を有する、請求項８記載の装置。
【請求項１０】
ＦＩＲフィルタは所定のフィルタ定数（ｃn,1）の集合を有する、請求項８記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ライン同期情報アイテムをビデオ信号から獲得する方法に関する。本発明の第２の側面によれば、本発明はビデオライン信号に対するライン同期パルスの発生装置に関する。
【背景技術】
【０００２】
現代のテレビジョン受信機およびコンピュータＴＶカードでは、別個の同期信号（または略してｓｙｎｃ信号）が、ビデオ画像をディスプレイ、例えばＣＲＴに適切に表示するために必要である。
【０００３】
デジタルシステムは将来のテレビジョン技術でますます支配的になるであろうが、アナログソースも将来の長期にわたって存在するであろう。例えばビデオ信号の地上波受信の場合、これはデータとして広く普及しており、ビデオレコーダの場合はＶＨＳ規格によるアナログ記録方式である。このようなアナログ信号ソースはデジタルシステムに対してはクリティカルな信号ソースとなり、それらの信号処理は特別の手段を必要とする。同じ状況が将来のマルチメディア端末機に対しても、これにアナログビデオ入力端が装備されている限りは存在する。アナログビデオ材料、例えばＶＨＳテープライブラリの量が膨大であるため、近い将来にアナログビデオ信号が使用されなくなるとは思えない。
【０００４】
従来、ｓｙｎｃスライサーがｓｙｎｃ分離のために使用されている。ｓｙｎｃスライサーはＰＬＬ（位相ロックループ）と組み合わされ、抽出されたｓｙｎｃ情報をスムージングする。ＰＬＬ技術は成熟しているが、２つの相反する要求のため周知の制限を有する。１つは、ＰＬＬはローパス特性を有さなければならないことである。これはノイズに起因するｓｙｎｃ信号検知での障害を抑圧するためである。もう１つは、テープレコーダ、とりわけ特定のカメラ一体型ビデオレコーダ（カムコーダ）はビデオ信号を、機械的公差に基づき変化するタイムベースで出力することである。タイムベースの変動はまたｓｙｎｃ信号の障害としてＰＬＬに現れる。しかしこの種の障害は減衰なしで通過させなければならない。なぜならタイムベースの変化はまた表示されるビデオ画像の水平不安定性を引き起こすからである。言い替えると、ＰＬＬは一方ではノイズを抑圧しなければならず、他方ではタイムベース変動を通過させなければならない。幸運なことに２つの作用はその周波数により区別することができる。タイムベース変動は１ｋＨｚより上の低周波作用である。ＰＬＬは常に二次のループであるから、コーナー周波数と安定性が新たに設計されたシステムでは最適妥協のために選択される。
【０００５】
デジタル信号処理（例えば１００Ｈｚ技術の場合）を行うテレビジョン受信機はクロックシステムにより動作しており、このクロックシステムはそれぞれ入力信号と同期している。入力信号はアナログＣＶＢＳ信号であるから、水平ｓｙｎｃパルス（ライン・ロック・クロック）または択一的にカラー副搬送波またはカラー同期パルス（バースト）（カラー副搬送波ロック・クロック）が周波数的に同期のための基準点として使用される。ビデオラインでのｓｙｎｃ分離は通常、ダウンストリームに接続されたＰＬＬフィルタ段とｓｙｎｃ分離段を使用してアナログ法によりデータで実行される。デジタル信号処理を行うテレビジョン受信機では、公知のアナログｓｙｎｃ信号処理をデジタルで実現するＰＬＬフィルタ段が使用される。この場合、フィルタ段はデジタルＰＬＬ（位相ロックループ）である。このようなデジタルＰＬＬ回路の例は、Philips社のＳＡＡ７１１１，Harris社のＨＭＰ８１１２，およびMicronas社のＤｉｇｉｔ３０００である。このようなデジタルＰＬＬ回路の基本的問題は画像における不安定性である。これは入力信号がアナログビデオレコーダから取り出されたアナログビデオ信号として存在する場合に生じ、サーチモード（早送りまたは巻き戻し）での動作で生じる。アナログビデオレコーダのユーザの多くはこのような不安定性を十分に知っている。とりわけ水平ラインの妨害は、ビデオレコーダがサーチモードで動作するとき、画像に発生する。この妨害ラインは、サーチモードにおいてはビデオヘッドが１つの傾斜トラックを走査するのではなく、サーチスピードに依存して２つまたはそれ以上の傾斜トラックを走査するという事実によるものである。１つの傾斜トラックから別の傾斜トラックへ移行する間、不意に突然の位相変化が、ビデオラインのｓｙｎｃパルスの発生に関して生じる。この突然の位相変化は実際には、傾斜トラック法に従い記録される磁気テープの幾何形状により左右される。従って突然の位相変化はシステムにより決定されるものであり、事実上不可避のものである。
【０００６】
しかしラインｓｙｎｃパルスの不規則性はまたカムコーダにより発生されるビデオ信号にも生じる。この場合発生する不安定性は、通常のビデオレコーダの場合よりもいっそう深刻である。なぜならヘッドドラム速度の調整が大きなコンポーネント公差のためより大きな変動を受けるからである。
【０００７】
ＥＰ−Ａ０２６６１４７は、テレビジョン受信機用のデジタルＰＬＬ回路を開示する。このデジタルＰＬＬ回路の場合、ビデオレコーダのサーチ動作モードでの上記の問題を回避するためスイッチングユニットが設けられており、このスイッチングユニットは位相ロックループの時定数を、傾斜トラック端部でのヘッドチェンジオーバによる突然の位相変化が識別される際に格段に小さくする。その結果、画像における不安定性の領域の大きさが低減される。この解決手段の欠点は、位相ロックループの時定数の低減がこの解決手段により行われても、ビデオ信号中のノイズ成分が良好に抑圧されず、障害ラインが、時定数が大きい場合よりも小さくなってはいるが依然として可視なことである。
【０００８】
ＥＰ−Ａ０８９９９４５にはライン同期情報を得るための方法は記載されていない。公知の方法によれば、ビデオラインは理想化された水平同期パルスと畳み込まれている。ループシステムで処理される畳み込みの結果はＰＬＬを置換する。オープンループシステムが線形回帰により実現され、過去のｓｙｎｃパルスを使用した瞬時のｓｙｎｃパルスの最適予測が外挿される。
【０００９】
畳み込みは良く知られた用語であり、時間的にシフトされた別の関数により乗算された関数の積分を意味する。これについては“New IEEE Standard Dictionary of Electrical and Electronics Terms”1993を参照されたい。
【００１０】
公知のシステムをスタート点として使用するので、ビデオラインの水平同期の点で寄り良好な性能を提供する方法が所望される。
【００１１】
発明の要約
本発明は、ライン同期情報をビデオライン信号から得るための方法を提案する。本発明の方法によれば、ビデオライン信号の関連部分が分析され、ライン同期パルスの時間的位置を定めるタイムインスタンスが検出される。ビデオラインの所定番号がライン遅延回路に記憶される。これをデータベースとして使用することにより、ビデオラインに対してフィルタリングされたタイムインスタンスがライン遅延回路に記憶されたビデオラインの番号によって得られる。このビデオラインは、瞬時に受信されたビデオラインに先行するビデオラインである。
【００１２】
本発明の実施例では、計算はタイムインスタンスの補間である。このタイムインスタンスは瞬時に表示されるビデオラインに先行および後続するビデオラインに対して検出されたものである。とりわけ別の実施例では、補間は線形補間である。
【００１３】
同期パルスのタイムインスタンスを正確に検出するため、ビデオライン全体またはビデオラインの関連部分をパターン関数と畳み込むことが提案される。理想化された同期パルスはパターン関数として使用することができる。
【００１４】
本発明の第２の側面によれば、ライン同期パルスをビデオライン信号から発生する装置が提案される。本発明の装置は、ビデオラインの全体または関連部分を分析するための手段を有し、ライン同期パルスの時間的位置を決定するタイムインスタンスを検出する。この装置はさらに、ライン遅延回路を有し、ビデオラインの番号を記憶する。最後に、瞬時に受信されたビデオラインに先行するビデオラインに対するフィルタリングされたタイムインスタンスを計算するための手段が設けられており、この計算はライン遅延回路に記憶されたビデオラインの番号によって行われる。
【００１５】
別の実施例で装置は、ビデオラインの全体または関連部分をパターン関数と畳み込むための手段を有する。
【００１６】
別の実施例では、装置にはＦＩＲフィルタが設けられており、このＦＩＲフィルタは所定のフィルタ定数の集合を有する。
【００１７】
図面の簡単な説明
本発明の実施例が図面に示されており、以下詳細に説明する。
図１は、ビデオ信号中のラインｓｙｎｃパルスの瞬時水平周波数の逆数に対するシミュレーション結果であり、これはカムコーダから取り出されたものである。
図２は、ベースバンドｓｙｎｃとビデオ処理に対するトップレベルブロック回路図である。
図３は、２つの矩形波パルスの畳み込み演算を説明するための線図である。
図４は、畳み込み演算を実行するためのＭＴＡフィルタ（移動時間平均）の構造を示す図である。
図５は、本発明による畳み込み演算の結果関数の第１導関数のゼロ計算のための線図である。
図６は、ビデオ信号、水平ｓｙｎｃ信号、およびシステムクロックのタイミングを示す線図である。
図７は、水平ｓｙｎｃパルスの時間位置、ＦＩＲフィルタの概略的構造、および使用されるフィルタ係数を概略的に示す図である。
図８は、同期信号処理の時間管理を行う回路部分のブロック図である。
図９は、時間管理回路部分に組み込まれたカウンタのタイミングを示す図である。
図１０は、検出されたＨsyncパルス、Ｈsyncデテクタの出力パルス、および水平フィルタの出力パルスの時間位置を示す図である。
図１１は、Ｈsync処理手段のエラー伝送関数と伝送関数との比較を示す図である。
図１２は、種々の形式のフィルタのフィルタ計数を示す線図である。
図１３は、本発明の改善を例として示すビデオ画像である。
【００１８】
有利な実施例の詳細な説明
ビデオ信号中のラインｓｙｎｃパルスの位置に対するシミュレート値が図１にプロットされている。それぞれのライン数が図１の横軸方向にプロットされている。ラインｓｙｎｃパルスに対する瞬時の水平周波数の逆数１／ｆHが図１の縦軸方向にプロットされている。文字ｎは一般的に各ビデオラインのライン数を表わす。瞬時水平周波数の逆数をプロットするのは、それぞれのラインｓｙｎｃパルスのタイムドメインを他のものと比較するためである。ラインｓｙｎｃパルスの個別位置に対して瞬時に測定された値に相応する値がそれぞれの場合で破線の垂直ラインにより特定されている。各破線垂直ラインの端部は確立されたラインｓｙｎｃパルス位置を特定する。ビデオ信号が理想的に存在すれば、破線のすべては同じ長さを有することになる。この図は、カムコーダにより発生されたビデオ信号に対して形成されたものである。平均値を中心にしたラインｓｙｎｃパルス位置の変動は図１の第１の領域において明かである。ラインｓｙｎｃパルス位置の安定した上昇が図２の第２の部分において明瞭である。この特性は、ヘッドドラムの回転速度の調整により説明することができる。この調整は緩慢にスタートする。コンポーネント公差とノイズが平均値を中心にしたラインｓｙｎｃパルスの変動に対する原因である。図１の×印はＰＬＬ回路により補正されたラインｓｙｎｃパルス位置を表わす。このＰＬＬ回路はテレビジョン受信機で一般的に使用されるものである。
【００１９】
しかしこのＰＬＬ回路の調整特性により、ビデオ信号の垂直周波数が定常的に変化する場合、ラインｓｙｎｃパルス位置に関して位相エラーが出力に生じる。このことは図１の第２の部分で、×印のラインと○印のラインとに差があることから明かである。この位相エラーの符号は個別のサブ画像にランダムに分布し、さらに位相エラーの値は常に一定ではないから、位相分散Ｄは表示されるビデオ画像中に可視の障害として現れる。この障害は画像の大部分における水平ジッタに相当する。この画像は誰かが画像を水平に揺すっている印象を与える。周波数変化によりビデオ信号に発生するこの位相エラーを除去するために、アナログＰＬＬコントロールループの場合はＰＬＬ回路のバンド幅を増大するのが通常である。この手段が取られれば、図１に丸印により示されたラインｓｙｎｃパルス位置が発生する。しかしこの解決手段は、ＰＬＬ回路のノイズ抑圧が損なわれるという欠点を有する。その結果、瞬時の画像障害がジッタ特性の形態で依然として可視である。垂直ラインはもはや直線として現れず、妨害される。
【００２０】
図２は、本発明を実現するＴＶのｓｙｎｃとビデオ処理のトップレベルブロック回路図である。
【００２１】
提案された構造は自励式システムクロック、例えば水晶発振器に基づく。従ってシステムクロックはビデオｓｙｎｃまたは色副搬送波周波数には関係しない。自励式システムクロックは、種々の形式および特性のビデオ信号を受信するように適合されたプロセッサベースのシステムに対して特に有利である。しかしカラーバーストロッククロックシステムも所定の適用に対して所望するならば、以下に説明する構造により実現することができる。
【００２２】
図２の左側にはアナログベースバンドビデオ信号に対する入力端が示されている。入力端１ａと１ｂは分離したクロミナンス入力Ｃとルミナンス入力Ｙを有するＳビデオ信号に対して使用される。入力端２はコンポジットビデオ信号の受信のために設けられている。アナログビデオ信号は相応のデジタル信号にＡ／Ｄコンバータ３ａおよび３ｂによってそれぞれ変換される。デジタル出力信号はＦＩＦＯライン遅延部４ａと４ｂにそれぞれ格納される。この遅延部は例えば８ビデオラインの大きさを有する。ＦＩＦＯライン遅延部は、水平ｓｙｎｃ処理で使用されるタイムデータをフィルタリングするために必要である。これについては後で説明する。
【００２３】
コンポジットビデオ信号を処理する信号経路には櫛形フィルタがルミナンス信号Ｙとクロミナンス信号Ｃを分離するために設けられている。引き続き信号はクロミナンスデコーダに供給され、ルミナンス信号Ｙとクロミナンス信号Ｃを発生する。
【００２４】
スイッチ８は、ライン遅延部４ａまたはクロマデコーダ７から受信されたルミナンス信号とクロミナンス信号を選択し、さらにピクセル補間フィルタ９で処理するために制御される。ピクセル補間フィルタについては後で詳細に説明する。
【００２５】
フィルタ９の出力はラインバッファ１１にバッファされ、カラーデマトリクス１２を通過して、デジタルＲ、Ｇ、Ｂ信号を発生する。デジタルＲ、Ｇ、Ｂ信号はアナログ信号に変換され、ブロック１３での関連するドライバにより増幅され、ＣＲＴ１４に表示のため供給される。
【００２６】
ディスプレイデバイスがＣＲＴ以外の場合、例えばＬＣＤ、ＴＦＴまたはプラズマディスプレイが使用される場合、信号処理は本発明の実施例に示されたのとは別のやり方で行われる。しかしこの相違は本発明の枠から外れるものではない。
【００２７】
同期信号処理のためにデジタルルミナンス信号Ｙまたはデジタルコンポジットビデオ信号が選択的に、どのアナログ入力端がアクティブであるかに依存して使用される。ｓｙｎｃ信号処理に対する信号はスイッチ１６により、スイッチ８と同じ制御信号により制御されて選択される。ブロック１７での垂直ｓｙｎｃ処理は従来のように行われ、従って詳細には説明しない。ビデオフレームのどのフィールドが瞬時に処理されているかという情報もまたこのユニットで得られる。垂直ｓｙｎｃ信号Ｖsyncはライン遅延部１８で遅延され、ライン遅延部４ａと４ｂで遅延されたビデオ信号のタイミングにそれぞれ適合される。
【００２８】
Ｖsync信号はマイクロプロセッサ１９に入力される。このマイクロプロセッサは同期論理回路の他の演算機能も実行する。
【００２９】
Ｈsync処理ユニット２１でＨsync信号が検出され、本発明の方法により処理される。これについては後でより詳細に説明する。水平ｓｙｎｃ情報はマイクロプロセッサ１９に供給される。マイクロプロセッサ１９は水平および垂直ｓｙｎｃ情報を使用して、偏向ドライバ２２に対する出力信号を発生する。この偏向ドライバは図２に図示しない偏向装置に接続されている。
【００３０】
偏向装置はＣＲＴ１４と関連して、ＣＲＴ内の電子ビームを従来のように走査する。
【００３１】
ディスプレイデバイスがＣＲＴでない場合、偏向ドライバ２２は適切なデバイスにより置換される。この適切なデバイスは、ビデオ信号をラインごとにそれぞれのディスプレイデバイスのスクリーンに表示する。
【００３２】
Ｈsync処理ユニット２１はＨsyncデテクタ２３を有しており、受信されたビデオ信号に含まれるＨsync信号のタイミングを検出する。Ｈsync信号はＨフィルタ２４でフィルタリングされ、生じた信号Ｈ0とφ0がマイクロプロセッサ１９とピクセル補間フィルタ９に供給される。Ｈsyncデテクタ２３，Ｈフィルタ２４、およびＶsyncプロセッサ１７はイベントコントロール２５により制御される。これについては後で図８に関連して詳細に説明する。
【００３３】
ＣＶＢＳ信号においてラインｓｙｎｃパルスの下降エッジを検出するために広く普及したエッジ検出とは異なり、本発明のＨsyncデテクタ２３は相関原理に従って動作する。この場合、ＣＶＢＳ信号は理想ラインｓｙｎｃパルスと畳み込まれ、最小が求められる。この原理が図３に示されている。ここには、２つの矩形波パルスの畳み込み演算により三角形の関数が結果として生じることが示されている。この関数は最小と最大を有し、これらはラインｓｙｎｃパルスの位置を特定する。ビデオラインに対するＣＶＢＳ信号は参照符号ｓｉｎ（ｋ）により示されている。参照符号ｓｉｄｅａｌ（ｋ）は理想ラインｓｙｎｃパルスを表わす。畳み込み演算により生じた関数は参照符号φｓｖ（ｋ）により示されている。参照符号ｋsは結果関数の最小の位置を特定する。畳み込み演算はＨsyncデテクタ２３で行われる。この畳み込み演算は、ビデオラインに対するライン格納部４ａ，４ｂの１つに存在するＣＶＢＳ信号がデジタルで、相応の理想ラインｓｙｎｃパルスと畳み込まれるように実行される。この演算実行は択一的に、全体ビデオラインに対するＣＶＢＳ信号が理想ラインｓｙｎｃパルスと畳み込まれる代わりに、ラインｓｙｎｃパルスに対して関連する部分だけが理想ラインｓｙｎｃパルスと畳み込まれるように構成することもできる。
【００３４】
この検出方法は、大きな干渉を受けたマルチパス伝播した地上波信号の場合でも非常に頑強に作用する。一定の相関長ｌsが畳み込み演算に対して使用される場合、公知の形式のＭＴＡ（移動時間平均）フィルタが畳み込み演算を回路的に実現するのに適する。このフィルタの構造が図４に示されている。ここではラインｓｙｎｃパルスが矩形波パルス応答と理想化されて示されている。
【００３５】
畳み込み演算の結果関数における最大または最小を検出するために、結果関数の第１導関数のゼロが計算される。この計算演算が図５に詳細に示されている。ここで参照符号φｓｖ（ｋ）が結果関数の第１導関数を表わし、変数ｋは導関数のそれぞれのサンプルに対するものであり、ｋｓは結果関数の第１導関数の遷移領域における負の符号を有する最後のサンプルを特定する。ゼロを正確に検出するために、線形回帰が導関数の遷移領域で実行される。このようにすればゼロは、確立された回帰直線を使用して簡単に計算される。回帰直線とゼロ軸との光点は図５の参照符号Ｎsにより示されている。回帰長ｌvは実施例では９つのサンプル量である。このようにして第１導関数の最小がピクセル以下の解像度で計算される。ピクセル以下の解像度が必要であるのは、引き続く垂直フィルタリングが効果的にピクセル量子化を除去できないからである。ピクセル以下の解像度が必要であるのはまた、Ａ／Ｄ変換ユニット２０でのＡ／Ｄ変換に対するサンプリングレートが１８ＭＨｚであり、ディスプレイが５６ｃｍの幅を有するとすると、詳細画像に対する可視限界は近似的に０．１７ピクセルだからである。種々の入力信号による実験では線形回帰により、サブピクセル解像度の計算に対して最適の結果が得られた。畳み込み演算の結果関数の最小に相当するラインｓｙｎｃパルスの中心を計算するためには、導関数のゼロを中心にする領域に対して近似的に１０のサンプルで十分である。近似的に１０のサンプルで十分であるという計算ルールは、地上波受信の場合で種々のＳ／Ｎ比に対して一定の水平周波数を有するビデオ信号を使用し、１８ＭＨｚのサンプリングレートで確立された。この場合、１５ｄＢのＳ／Ｎ比を有する信号に対する標準偏差は０．９３ピクセルであった。Ｓ／Ｎ比が３５ｄＢであるローノイズ信号の場合、標準偏差は０．０７ピクセルである。
【００３６】
ビデオレコーダから発するビデオ信号が処理される場合、水平周波数は４％までビデオレコーダのトリックモードで導出することができる。これはまた相応にラインｓｙｎｃパルスの長さに作用する。このことは、エッジ識別性の悪化として、畳み込み演算の結果関数の導関数中に現れる。しかしこの程度までの逸脱は、ゼロ検出中の検出精度に重大な影響を及ぼさないことが示された。ラインｓｙｎｃパルスの中央ｋｓを線形回帰によって計算するため、より複雑なマイクロプロセッサの代わりに演算ユニットを使用することができる。なぜなら近似的に３２μｓが計算のために残るからであり、これはＰＡＬシステムの１ビデオラインの半分に相当する。さらに等間隔サンプリングにより、計算を格段に簡素化することができる。サブピクセル精度でのラインｓｙｎｃパルスの中央ｋｓに対する計算式は次のとおりである。
【００３７】
【数１】
2004534482.tif 000003
【００３８】
この場合、ｋ1は回帰長ｌの関数として計算することのできる定数である。他の符号はすべて図５と図３の既述で説明したものである。
【００３９】
図６に関連して説明したタイムベースに従い各ビデオライン持続時間ＴＨは次式により計算される。
【００４０】
【数２】
2004534482.tif 000004
【００４１】
無歪ＰＬＬ規格入力信号に対してライン持続間はＴＨ＝６４μｓである。ｆclk＝１８ＭＨｚの一定のシステムクロック周波数により、２つのＨsyncパルス間のクロックサイクル数はΔＨＩ＝１１５２で一定となる。Ｈsyncパルス間の位相差とクロックサイクルの開始もすべてのビデオラインに対して一定の値を取ることとなる。
【００４２】
しかし実際にはビデオライン持続時間は一定ではなく変動する。ノイズと低周波の障害は入力ビデオ信号にスーパーインポーズされており、検出されたＨsyncパルスの時間的位置のタイムシフトを引き起こす。
【００４３】
その結果、検出されたビデオライン持続時間ＴＨは、ラインごとに変化し、水平ジッタを引き起こす。この種のジッタを回避するためには、検出されたＨsyncパルスの時間的位置をフィルタリングする必要がある。
【００４４】
各タイムインスタンツｔｎでＨsync検出ブロック２３は２つの値を出力する。すなわちＨＩとφＩである。ＨＩは、内部システムクロックの整数サイクルで測定された２つのＨsyncパルス間の時間差を表わす。φＩは、サブピクセル精度での所定のＨsyncパルスの時間的位置を検出することのできる１サイクルの端数を表わす。
【００４５】
図６には種々の信号のタイミングの詳細が示されている。図６ａは、Ｈsyncパルスが取り込まれたアナログコンポジットビデオ信号ＣＶＢＳを表わす。Ｈsyncパルスは“Ｈ”により示されている。図６ｂは、Ｈsyncパルスの時間的位置を垂直ライン２５により示す。図６ｂの横軸はビデオラインの公称持続時間ＴＨの単位に分割されている。時間的位置ｔｉはシステムクロックの所定のサイクルに重なる。関連するサイクルは整数ＨＩを定める。図６ｂと図６ｃを比較すると、図６ｂに示されたビデオラインの公称開始時が図６ｃに示されたシステムクロックのサイクルの開始時と一致することが分る。しかし図６ｂはまた検出されたＨsyncパルスの時間的位置がシステムクロックのサイクルと一致しないことを示している。タイムシフトはまた図６ｂにビデオラインの公称開始時からの偏差として示されており、このタイムシフトはφＩにより量子化される。φＩはシステムクロックの端数を定義し、それぞれのＨsyncパルスはクロックサイクルに遅れる。
【００４６】
タイムシフトの例が図６ｄに図６ｃを基準にして示されている。
【００４７】
上記の方法により検出されたタイムインスタンツｔｉは引き続き水平フィルタ２４でフィルタリングされる。水平フィルタ２４は、対称性フィルタ係数を有するＦＩＲフィルタである。
【００４８】
所定の時点でＦＩＲフィルタ２４はｌのライン持続時間ΔＴn、ｎ＝０,...,ｌを取り、これは図７ａに示すようにフィルタ出力Ｔmの計算で考慮される。１つのライン持続時間ΔＴnは２つのＨsyncパルスｎとｎ＋１との間の時間差であり、タイムインスタンツｔｎとｔｎ＋１により定義される。
【００４９】
ＦＩＲフィルタは次に次式によりフィルタ出力信号を計算する。
【００５０】
【数３】
2004534482.tif 000005
ここでＣｎ．ｌはフィルタ係数であり、（ｌ＋１）がフィルタ長、ｔｎがＨsyncパルスのタイムインスタンツである。図７ｂには、ＦＩＲフィルタ２４が処理詳細に示されている。タイムインスタンツは遅延段２６−ｌ．．．ｏに格納される。遅延段の内容は関連するフィルタ係数ｃｎ，ｍと乗算器２７−ｌ．．．２７ｏで乗算される。個々の積は加算器２８で累積され、フィルタ出力Ｔｍを形成する。計算されたフィルタ出力Ｔｍの指数ｍは、ライン遅延部４ａまたは４ｂに格納できるビデオラインの番号に関連する。本実施例ではライン遅延部は８ビデオラインの大きさを有し、従ってｍ＝７である。異なる大きさのライン遅延部を有する別の実施例ではｍは他の値となる。
【００５１】
ここで需要なことは、このフィルタ構成では以前の結果を引き続く結果にフィードバックすることは行わない。水平フィルタの出力はもっぱら入力信号、すなわち検出されたタイムインスタンツｔｉに依存する。Ｈフィルタ２４はオープンループフィルタである。
【００５２】
水平フィルタはＨsyncパルスのフィルタリングされた時間的位置を、値Ｈｏとφｏに関して出力する。これはビデオラインの長さを、システムクロックサイクルの数とシステムクロックに対する位相シフトにそれぞれ関連して表わす。ビデオ信号の時間相関はピクセル補間フィルタブロック９で実行される。このブロックは各ビデオラインを値φｏに相当するサブピクセル解像度で時間的にシフトするよう構成されている。ここで０≦φｏ≦１である。Ｈフィルタの出力信号Ｈｏは各新たなビデオラインのスタートを、１システムクロックの精度で定義する。
【００５３】
ここまでのパラグラフでは、ＨＩパルスが付加的位相情報φＩと関連してＨフィルタ２４に対する入力として使用されることを示した。各Ｈsyncパルスの加算された時間情報（ΔＨＩ＋φＩ）は所定のライン数に対して格納される。このライン数はＦＩＲフィルタの長さに等しい。
【００５４】
本発明の装置のこの実施例では、時間測定がカウンタによって実現される。このことは少数の基本的なハードウエアコンポーネントを必要とするだけである。具体的な実現が図８に示されている。
【００５５】
図８は時間管理を効率的に行うための回路部分を詳細に示す。時間管理回路部分は全体が参照番号３１により示されており、カウンタブロック３２，コンパレータブロック３３，位相メモリ３４，ＦＩＲフィルタ２４，およびイベントコントロール２５を含む複数のブロックに構成されている。ＦＩＲフィルタ２４の詳細はすでに図７ｂに関連して説明した。
【００５６】
カウンタブロック３２は２つのカウンタ３６ａ，３６ｂを含み、２つの連続するＨＩ信号発生間の差をクロックサイクルの単位で測定する。ＨＩ信号はまたイベントコントローラ２５に供給され、カウンタリセット信号を出力する。通常動作の間、カウンタリセット信号はＨＩ信号に相当する。
【００５７】
カウンタコントロールユニット３７はスイッチ３８を制御し、マイクロプロセッサ１９により発生されたカウンタリセット信号をカウンタ３６ａまたは３６ｂにリセットのため接続する。同時にカウンタコントロールユニット３７は２つの別のスイッチ３８ａと３８ｂを制御し、リセットされなかった方のカウンタの出力端をコンパレータ４１の第１の入力端に接続する。コンパレータ４１の第２の入力端にはＨフィルタ２４で計算された予測
値が供給される。計算は過去のＨＩ値と将来のＨＩ値に基づいて行われる。コンパレータ
４１の２つの入力値が等しければ、Ｈｏパルスが出力される。
【００５８】
図９はＨＩ信号、Ｈｏパルス、およびカウンタ３６ａ，３６ｂの内容を示す。一方のカウンタは各ＨＩパルスを計数し、他方のカウンタはクロックサイクルの数をカウンタメモリ記憶（○印）と出力比較（×印）のために計数する。または言い替えると出力比較のために選択されたカウンタは、最後の入力パルスＨIから出力パルスが予測値（図９の×印）により発生されるまでのクロックサイクルの数を計数する。同時に選択されたフィルタはリセットされる。クロックサイクルの端数はカウンタタイムスキームに対しては需要でない。クロックサイクルの端数部分は位相メモリ３４に格納される。
【００５９】
ディレイ／メモリの複数のラインは、補間原理に基づく新しい水平フィルタ技術のために必要である。この例では、８ライン遅延ブロックがビデオ信号を８ビデオラインだけ遅延するのに使用される。このことが必要なのは、信号遅延によってＨフィルタブロックが過去のビデオラインからタイミング情報を、ビデオ信号がピクセル補間フィルタに出力される前に得ることができるからである。ピクセル補間フィルタを通過した後、ビデオラインはＨフィルタの処理タイミング情報と直交し、さらなる時間相関は不可能となる。このライン遅延を使用して、フィルタ特性を次に説明するように改善することができる。
【００６０】
図１０には、信号の種々の形式のタイミングが示されている。上から下に向かって、水平ｓｙｎｃ信号の処理が、図１０ａの検出されたＨsync信号から始まって図示されている。図１０ですべての線図の横軸の時間は左から右に向かって大きくなる。図１０ａから１０ｃは図６ｂから６ｄで説明したＨsyncデテクタ２３（図２）の出力に相当する。出力信号ＨＩとφＩはＨフィルタ２４に供給され、フィルタリングされた信号Ｈｏとφｏを発生する（図１０ｄ、１０ｅ）。これらの信号はマイクロプロセッサ１９とピクセル補間フィルタ９にそれぞれ供給される。
【００６１】
最後に、フィルタリングされたＨパルス（図１０ｆ）は偏向装置２２（図２）に供給される。タイミングとは別に、図１０はまた時間遅延の作用を示す。図１０ｂの場合ｂ）に相応するライン遅延部を使用すると、ここでは評価時点が実際に検出されたＨsyncパルスを基準にして近似的に過去の７ラインである。この構成は、８ラインのビデオメモリを有する本発明の実施例に適合されている。もちろん、メモリのサイズおよびライン遅延部のパラメータは本発明の別の実施例では異なっている。垂直信号処理に続くライン遅延部はビデオ流（Ｙ／Ｃまたはコンポジットビデオ）のライン遅延を補償するために必要であり、ビデオ流ライン遅延と同じ時間の遅延部を使用する。垂直信号に対してライン遅延を実現するのにハードウエアはほとんど必要ない。これは２進信号だからである（Ｖ−Ｉｍｐフィールド）。
【００６２】
最後のビルディングブロック「ラインメモリ・デュアルポート」と「同期論理回路」は出力信号を種々の表示技術に対して同期化するために使用される。
【００６３】
本発明のこの実施例は、自励式出力クロック周波数と、ライナ当たりに固定されたピクセル数を使用する。水平および垂直入力周波数の変化に依存して、各出力フィールド当たりのライン数は可変である。フィールド同期はフィール当たりの出力ライン数を変化することにより可能である。従ってこのモードは次の理由からＣＲＴのドライブに最適に適合される。
ｉ）真空管ディスプレイは、ドライバ段の水平周波数が実質的に一定あれば（水晶ロックされていれば）水平方向に安定している。
ｉｉ）ＤＣカップルド垂直ＣＲＴドライバ段は、可視的な劣化なしでフィールド当たりのライン数の変化に適合することができる。
ｉｉｉ）このモードはまた、ラインロックドクロックシステムの使用が許容されないような別のマルチメディアシステムと互換性がある。
【００６４】
一定の水平（Ｈsync）周波数は提案されたｓｙｎｃアルゴリズムにより、バッファメモリの複数のラインが、バッファ入力と出力との間でライン持続時間ＴHが１フィールド中に異なる（ＴH≠一定、ＴH,out＝一定）のを補償するのに使用されれば得ることができる。このことはバッファ入力でのライン当たりのピクセル数の変化と、バッファ出力でのライン当たりのピクセル数が一定であることに対応する。
【００６５】
垂直カップリングはフィールド同期である。これが意味するのは、出力の垂直周波数は各フィールドの終了時において入力の垂直タイミングに適合し、正しいフィールド同期が得られると言うことである（ＴV＝ＴV,out≠一定）。最大で必要なラインバッファのサイズは、１フィールド中での入力メモリアドレスと出力メモリアドレスとの間の最大差によって決められる。従って、書き込み時の位相スキップを含めて±０．５％の最大平均Ｈ周波数変動と、読出し時の一定出力Ｈ周波数に対して、ラインバッファメモリサイズは少なくとも３ビデオラインを格納できなければならない。ＣＲＴ―ＴＶでの垂直周波数を変化させる垂直同期の実現は当業者であれば容易である。この形式の同期はまた、ＬＣＤまたはプラズマディスプレイのような他のディスプレイ技術にも使用できる。
【００６６】
後続の水平ｓｙｎｃパルスを考慮するために、本発明によりビデオラインメモリを使用することはＦＩＲフィルタの使用に限定されるものではない。同じ概念を線形回帰によりフィルタリング機能として適用することができる。異なる回帰長を有する線形回帰によるフィルタリングはＥＰ−Ａ０８９９９４５に開示されている。ビデオラインメモリとの組合せで、公知のフィルタ概念により「将来を見通す」ことができ、水平フィルタリングが改善される。種々の技術により達成される結果を以下に述べる。
【００６７】
新たなアプローチの利点は「周波数ドメイン」で最もよく見られる。図１１は、従来のＰＬＬ、線形回帰フィルタ技術に基づく、ビデオメモリなしシステムと、４つのビデオメモリラインおよびＦＩＲフィルタ技術に基づく新規なアプローチとの比較を示す。
【００６８】
図１１ａは、タイムベース変動トラッキングを示し、図９ｂはノイズ抑圧を示す。ｓｙｎｃ分離のトラッキング品質の関連測定を得るために、図１１ａはエラー伝達関数｜１−Ｈe（ｆ）｜を示す。ここでＨe（ｆ）はＦＩＲフィルタの伝達関数である。近似的に３０Ｈｚである典型的な歪み周波数でのエラーは−６０ｄＢのオーダーになければならない。これは可視となるジッタを回避するためである。図１１ｂはｓｙｎｃノイズ抑圧の改善をＰＬＬと比較して、すなわち先行の特許出願と比較して示す。択一的に線形回帰のアプローチをＦＩＲフィルタによって行えば、フィルタ品質は対称性ＦＩＲフィルタとメモリなしの線形回帰との間となる。このことは非対称性ＦＩＲ係数となる近似的に５つのライン遅延またはラインメモリへの適切なソリューションである。
【００６９】
図１２は、上記の種々のフィルタ形式のフィルタ係数に相応する非対称性および対称性パルス応答の線図である。＋のシンボルはメモリなしの線形回帰に対する係数を示し、ｘのシンボルは４ラインのサイズを有するメモリによる線形回帰に対する係数を示し、＊は対称性ＦＩＲフィルタに対する係数を示し、最後に点はほぼ時間一定であり無限のパルス応答によりデザインされた従来のＰＬＬの係数を示す。図１２の横軸にはフィルタ係数の指数がプロットされている。メモリありおよびメモリなしでの線形回帰、およびＰＬＬフィルタは対称性ＦＩＲフィルタとは異なる非対称性フィルタであることが分る。
【００７０】
ビデオでの不安定性は紙に印刷することはできない。しかし図１３は達成された改善についての大凡の印象を与える。基準測定はPhilips社のオリジナル評価ボードに実装されたPhilips社のＳＡＡ７１１３Ｈにより行われた。図１３ａは合成的に発生されたＶＣＲサーチモードの位相ジャンプ応答とノイズ応答（ＳＮＲ＝１２ｄＢ）を示す。２つの位相ジャンプ間の典型的な不安定性がここでは櫛形構造としての２つのフィールド間のオフセットとして明瞭に示されている。櫛形構造は図１３ａには楕円によりマークされている。
【００７１】
図１３ｂは、対称性ＦＩＲフィルタを使用する提案されたアルゴリズムの応答を示す。位相ジャンプ応答は５０％まで低減されている。位相ジャンプ後には非常に良好な安定性が達成され、異なる画像における位相差による櫛形構造は見られない。付加的にノイズ抑圧も格段に良好である。
【図面の簡単な説明】
【００７２】
【図１】図１は、ビデオ信号中のラインｓｙｎｃパルスの瞬時水平周波数の逆数に対するシミュレーション結果であり、これはカムコーダから取り出されたものである。
【図２】図２は、ベースバンドｓｙｎｃとビデオ処理に対するトップレベルブロック回路図である。
【図３】図３は、２つの矩形波パルスの畳み込み演算を説明するための線図である。
【図４】図４は、畳み込み演算を実行するためのＭＴＡフィルタ（移動時間平均）の構造を示す図である。
【図５】図５は、本発明による畳み込み演算の結果関数の第１導関数のゼロ計算のための線図である。
【図６】図６は、ビデオ信号、水平ｓｙｎｃ信号、およびシステムクロックのタイミングを示す線図である。
【図７】図７は、水平ｓｙｎｃパルスの時間位置、ＦＩＲフィルタの概略的構造、および使用されるフィルタ係数を概略的に示す図である。
【図８】図８は、同期信号処理の時間管理を行う回路部分のブロック図である。
【図９】図９は、時間管理回路部分に組み込まれたカウンタのタイミングを示す図である。
【図１０】図１０は、検出されたＨsyncパルス、Ｈsyncデテクタの出力パルス、および水平フィルタの出力パルスの時間位置を示す図である。
【図１１】図１１は、Ｈsync処理手段のエラー伝送関数と伝送関数との比較を示す図である。
【図１２】図１２は、種々の形式のフィルタのフィルタ計数を示す線図である。
【図１３】図１３は、本発明の改善を例として示すビデオ画像である。
【図２】
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【図８】
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【図１０】
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【図１１】
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【図１３】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成15年5月16日(2003.5.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログビデオライン信号のライン同期情報を補正する方法であって、
（ａ）ライン同期パルスを含むアナログビデオライン信号全体または関連部分を分析し、タイムインスタンツ（ｔi）を検出し、
該タイムインスタンツは、アナログビデオライン信号に含まれるライン同期パルスの時間的位置を定めるものである形式の方法において、
（ｂ）所定数（ｍ）のビデオラインをライン遅延部に格納し、
（ｃ）タイムインスタンツ（Ｔm）を、瞬時に受信されるビデオラインに先行するビデオラインに対して計算し、ビデオラインの同期情報の時間的位置をマークし、
前記タイムインスタンツ（Ｔm）は、瞬時に受信されるビデオライン、少なくとも１つの先行するビデオライン、および少なくとも１つの後続のビデオラインに含まれるビデオラインのライン同期パルス位置（ｔi）の端数である、
ことを特徴とする方法。
【請求項２】
計算されたタイムインスタンツ（Ｔm）に関連するビデオラインは、瞬時に受信されるビデオラインよりもライン遅延部に格納された所定数（ｍ）のビデオラインだけ先行する、請求項１記載の方法。
【請求項３】
（ｄ）アナログビデオライン信号全体または関連部分をパターン関数と畳み込み演算し、当該畳み込み演算の結果関数（φsv（ｋ））を発生し、
（ｅ）前記ステップ（ｄ）での畳み込み演算の結果関数（φsv（ｋ））を分析して、ライン同期パルスの時間的位置を定めるタイムインスタンツ（ｔi）を検出する、請求項１記載の方法。
【請求項４】
理想化されたライン同期パルスをパターン関数として使用する、請求項３記載の方法。
【請求項５】
フィルタリングされたタイムインスタンツ（Ｔm）を瞬時に表示されるビデオラインに対して、当該瞬時に表示されるビデオラインに先行するビデオラインと後続するビデオラインに対して検出されたタイムインスタンツを補間することにより計算する、請求項１記載の方法。
【請求項６】
フィルタリングされたタイムインスタンツ（Ｔm）を瞬時に表示されるビデオラインに対して、当該瞬時に表示されるビデオラインに先行するビデオラインと後続するビデオラインに対して検出されたタイムインスタンツを線形補間することにより計算する、請求項５記載の方法。
【請求項７】
タイムインスタンツ（ｔi）を、所定のフィルタ定数（ｃn,1）の集合を備えるＦＩＲフィルタによりフィルタリングする、請求項１記載の方法。
【請求項８】
確定されたタイムインスタンツ（ｔi）を関連する遅延素子に格納し、
前記タイムインスタンツは遅延素子の時定数を表わすものであり、
遅延素子はＦＩＲフィルタ（２４）に組み込まれている、請求項７記載の方法。
【請求項９】
ライン同期パルスをアナログビデオライン信号から発生する装置であって、
ライン同期パルスを含むアナログビデオライン信号全体または関連部分を分析し、タイムインスタンツ（ｔi）を検出する手段を有し、
該タイムインスタンツは、ビデオライン信号に含まれるライン同期パルスの時間的位置を定めるものである形式の装置において、
所定数（ｍ）のビデオライン信号を格納するためのライン遅延部と、
タイムインスタンツ（Ｔm）を、瞬時に受信されるビデオラインに先行するビデオラインに対して計算し、該ビデオラインの同期情報の時間的位置をマークする手段とを有し、
前記タイムインスタンツ（Ｔm）は、瞬時に受信されるビデオライン、少なくとも１つの先行するビデオライン、および少なくとも１つの後続のビデオラインに含まれるビデオラインのライン同期パルス位置（ｔi）の端数である、
ことを特徴とする装置。
【請求項１０】
アナログビデオライン信号全体または関連部分をパターン関数と畳み込み演算するための手段を有する、請求項９記載の装置。
【請求項１１】
所定のフィルタ定数（ｃn,1）の集合を備えるＦＩＲフィルタを有する、請求項９記載の装置。
【請求項１２】
２つの連続する同期パルス間の時間差を測定する同期パルス検出器（２３）を有する、請求項９記載の装置。
【請求項１３】
同期パルス検出器（２３）は、交互にリセットされる２つのカウンタ（３６ａ，３６ｂ）を有する、請求項１２記載の装置。
【請求項１４】
同期パルス検出器（２３）はコンパレータ（４１）を有し、
該コンパレータの第１の入力端は選択的にカウンタの一方と接続され、
該コンパレータの第２の入力端には、ＦＩＲフィルタ（２４）により発生された予測タイミング値が供給される、請求項１１または１２記載の装置。
【請求項１５】
同期パルス検出器（２３）は２つの連続するクロックサイクルの測定された時間差を、整数（ＨI）とシステムクロックのサイクルの端数（φI）の形態で供給する、請求項１２記載の装置。
【国際調査報告】
2004534482.tif 000049
2004534482.tif 000050