(57)【要約】ピラミッドの実施形態を説明する。
2004525463.tif 000002
【特許請求の範囲】
【請求項１】
ピラミッド・フィルタを含み、
前記ピラミッド・フィルタはローリング合計フィルタを含む
集積回路。
【請求項２】
前記ローリング合計フィルタは、カスケード・ユニットのシーケンスを含み、前記各ユニットは異なる次数の状態変数信号サンプル・ストリームを生成する請求項１に記載の集積回路。
【請求項３】
前記ユニットはマルチプライヤレス・ユニットを含む請求項２に記載の集積回路。
【請求項４】
前記マルチプライヤレス・ユニットの少なくとも１つは３つの遅延ユニットおよび１つの加算器を含み、前記遅延ユニットおよび加算器が結合されて、より高い次数の状態変数信号サンプル・ストリームが入力信号サンプル・ストリームおよびより低い次数の状態変数信号サンプル・ストリームから生成される請求項３に記載の集積回路。
【請求項５】
前記加算器は３入力加算器を含む請求項４に記載の集積回路。
【請求項６】
より高いおよびより低い次数の状態変数信号サンプル・ストリームの間の次数の差は２である請求項４に記載の集積回路。
【請求項７】
フィルタ・コンポーネントであって、
３つの遅延ユニットおよび１つの加算器を含み、前記遅延ユニットおよび加算器が結合されて、より高い次数の状態変数信号サンプル・ストリームが、入力信号サンプル・ストリームおよびより低い次数の状態変数信号サンプル・ストリームから生成される、フィルタ・コンポーネント。
【請求項８】
より高いおよびより低い次数の状態変数信号サンプル・ストリームの間の次数の差は２である請求項７に記載のフィルタ・コンポーネント。
【請求項９】
前記加算器は３入力加算器を含む請求項７に記載のフィルタ・コンポーネント。
【請求項１０】
フィルタ・コンポーネントが、ローリング合計フィルタを形成するための構成において結合される請求項７に記載のフィルタ・コンポーネント。
【請求項１１】
第１の次数のフィルタリングされた状態変数信号サンプル・ストリームを生成する方法であって、
第２の次数のフィルタリングされた状態変数信号サンプル・ストリームを遅延させるステップであって、前記第２の次数は前記第１の次数より小さいステップと、
遅延された状態変数信号サンプル・ストリームを、入力信号サンプル・ストリームおよび遅延されたバージョンの入力信号サンプル・ストリームと合計するステップとを含む方法。
【請求項１２】
第１および第２の次数の間の差が２である請求項１１に記載の方法。
【請求項１３】
遅延された状態変数信号ストリームが２クロック・サイクルだけ遅延され、入力信号サンプル・ストリームの遅延されたバージョンが１クロック・サイクルだけ遅延される請求項１１に記載の方法。
【請求項１４】
実行されると、
第１の次数より小さい第２の次数のフィルタリングされた状態変数信号サンプル・ストリームを遅延させることと、
遅延された状態変数信号サンプル・ストリームを、入力信号サンプル・ストリームおよび遅延されたバージョンの入力信号サンプル・ストリームと合計することによって、
第１の次数のフィルタリングされた状態変数信号サンプル・ストリームを生成する命令を格納する記憶媒体を含む物品。
【請求項１５】
命令を実行すると、第１と第２の次数の間の差が２となる請求項１４に記載の物品。
【請求項１６】
命令を実行すると、遅延された状態変数信号ストリームが２クロック・サイクルだけ遅延され、入力信号サンプル・ストリームの遅延されたバージョンが１クロック・サイクルだけ遅延される請求項１４に記載の物品。
【請求項１７】
スキャンされたカラー画像をフィルタリングするための画像処理ユニットを含み、
前記画像処理ユニットは少なくとも１つのピラミッド・フィルタを含み、前記少なくとも１つのピラミッド・フィルタはローリング合計フィルタを含む画像処理システム。
【請求項１８】
前記ローリング合計フィルタは、カスケード・ユニットのシーケンスを含み、前記各ユニットは異なる次数の状態変数信号サンプル・ストリームを生成する請求項１７に記載の画像処理システム。
【請求項１９】
前記ユニットはマルチプライヤレス・ユニットを含む請求項１８に記載の画像処理システム。
【請求項２０】
前記マルチプライヤレス・ユニットの少なくとも１つは３つの遅延ユニットおよび１つの加算器を含み、前記遅延ユニットおよび加算器が結合されて、より高い次数の状態変数信号サンプル・ストリームが、入力信号サンプル・ストリームおよびより低い次数の状態変数信号サンプル・ストリームから生成される請求項１９に記載の画像処理システム。
【請求項２１】
前記加算器は３入力加算器を含む請求項２０に記載の画像処理システム。
【請求項２２】
より高いおよびより低い次数の状態変数信号サンプル・ストリームの間の次数の差は２である請求項２０に記載の画像処理システム。
【発明の詳細な説明】
【関連出願】
【０００１】
（関連出願）
本出願は、２００１年１月３日出願のＴｉｎｋｕ  Ａｃｈａｒｙａの「Ｍｕｌｔｉｐｌｉｅｒｌｅｓｓ  Ｐｙｒａｍｉｄ  Ｆｉｌｔｅｒ」という名称の米国特許出願第０９／７５４，６８４号、および２００１年３月２６日出願のＴｉｎｋｕ  Ａｃｈａｒｙａの「Ｔｗｏ  Ｄｉｍｅｎｓｉｏｎａｌ  Ｐｙｒａｍｉｄ  Ｆｉｌｔｅｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ」という米国特許出願第      号（整理番号第０４２３９０．Ｐ１１２７５号）に関連し、両方とも本発明の譲受人に譲渡され、参照により本明細書に組み込まれる。
【技術分野】
【０００２】
本開示はピラミッド・フィルタに関する。
【背景技術】
【０００３】
画像処理において、スキャンされたカラー画像など、画像を２つ以上の別々の画像表現に分解することが望ましいことが多い。これに関連して、これらは背景画像および前景画像などと呼ばれる。たとえば、カラーまたはグレー・スケールの文書画像を、拡張、圧縮など、通常のフォトコピー機またはスキャナ・デバイスに適用されるような効率的な画像処理オペレーションのために、背景および前景画像に分解することがある。このオペレーションはデスクリーニング・オペレーションと呼ばれることがある。このデスクリーニングはまた時として、元のスキャンされた画像に存在する可能性のあるハーフトーン・パターンを除去するためにも適用される。たとえば、これらのハーフトーン・パターンは、適切に除去されない場合、人の目に対して好ましくないアーチファクトを引き起こすことがある。この分解またはデスクリーニングのための従来の手法は、カラー画像をぼかす（blur）ためにこのカラー画像をフィルタリングすることである。次いで、これらのぼかされた結果が使用されて、分解を行うためにどのくらいイメージをぼかすかおよび鮮鋭にするかを決定する助けとされる。通常、このぼかしは、「対称ピラミッド」フィルタを使用して達成することができる。対称ピラミッド有限インパルス応答（ＦＩＲ）フィルタが周知である。
【０００４】
しかし、この画像処理技術の１つの不都合は、ぼかした多数の画像を生成するためにいくつかの異なるサイズのピラミッド・フィルタを並行に適用して、上で説明した技術が適用されるとき、複雑さが何倍にも増すことである。この多数のピラミッド・フィルタリング手法のための強引な手法は、多数のＦＩＲフィルタを並行に使用することであり、これを図１に例示する。このような手法は、ぼかされた異なる画像を並行に単一のソース画像から生成するための高速な「対称ピラミッド・フィルタリング」アーキテクチャの設計および実施が望ましい可能性があることを明示する。
【０００５】
図１の各ＦＩＲブロックに対して括弧内で提供した数字は対応する長さのピラミッド・フィルタを表す。たとえば、（１，２，１）は、次数または長さ３の対称ピラミッド・有限インパルス応答（ＦＩＲ）フィルタについてのフィルタ係数である。同様に、（１，２，３，２，１）は、次数５のＦＩＲピラミッド・フィルタについての係数、などである。
【０００６】
残念ながら、図１で説明した手法には不都合がある。たとえば、冗長計算の結果として効率の悪さが生じる可能性がある。同様に、ＦＩＲの実装形態はしばしば乗算回路を使用する。シフトおよび加算回路によるなど、乗算器の使用を低減または回避するための実装形態は存在するが、次いでこの結果としてクロッキングが増加する可能性があり、よって回路のスループットが低減する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、ピラミッド・フィルタリングの実現またはアーキテクチャを改善するための必要性が存在する。
【発明を実施するための最良の形態】
【０００８】
考慮する主題を特に、本明細書の結びの部分において指摘し、明確に主張する。しかし、この主張は、その目的、特徴および利点と共にオペレーションの構成および方法について、以下の詳細な説明を添付の図面と共に読むときに参照することにより最適に理解することができる。
【０００９】
以下の詳細な説明では、主張する主題の十分な理解を提供するために、多数の特定の詳細を述べる。しかし、主張する主題をこれらの特定の詳細なしに実施できることは、当業者には理解されよう。他の場合では、周知の方法、手順、コンポーネントおよび回路については、主張する主題を不明瞭にしないようにするため、詳細に説明していない。
【００１０】
前述のように、ピラミッド・フィルタリング、特に対称ピラミッド・フィルタリングを、画像をたとえば背景および前景画像などに分解またはデスクリーニングするために、カラー画像またはカラー画像処理と関連して使用することができる。主張する主題はこの点における範囲に限定されないが、このような状況において、計算の複雑さまたは処理および／またはハードウェア・コストを低減するピラミッド・フィルタリング・アーキテクチャは特に望ましい。同様に、マルチプライヤレスである、すなわち実装態様において特に乗算を使用しない実装も通常は望ましく、これはこのような実装または実施形態が、乗算回路を使用または包含するものよりも安価であるからである。したがって、より少数の乗算を使用する実装態様が望ましい。
【００１１】
主張する主題はこの点における範囲に限定されないが、図２は、提案するピラミッド・フィルタを実施するために使用することができる「ローリング合計フィルタ」またはＲＳＦアーキテクチャの一実施形態２００を例示し、これを以下でより詳細に説明する。実施形態２００は、統合カスケード・ローリング合計フィルタリング・アーキテクチャを含んで、長さ３、５、７のものなど、異なる次数を有する一連またはシーケンスの合計フィルタについて、多数の合計された状態変数信号ストリームＳ2、Ｓ3、Ｓ4、．．．Ｓ7を生成し、この状態変数信号ストリームの生成を並行に発生させる。この特定の実施形態では、主張する主題はこの点における範囲に限定されないが、フィルタリングされた状態変数信号ストリームが、実施中の異なる次数の各フィルタについてあらゆるクロック・サイクル上で生成される。したがって、計算上効率がよいことに加えて、この特定の実施形態は、スループットに関してよい結果を生じる。以下でより詳細に説明するように、状態変数信号ストリームを使用して、図４に示すようなピラミッド・フィルタリングされた出力信号ストリームを生成することができる。
【００１２】
図２は特定の表記法に関連して理解される。たとえば、入力ソース信号Ｘを以下のように示すことができる。
Ｘ＝（Ｘ0，Ｘ1，．．．，Ｘi−2，Ｘi−1，Ｘi，Ｘi＋1，Ｘi＋2，．．．．）
【００１３】
デジタルまたは離散的信号処理では、フィルタリングを入力信号ＸおよびフィルタＦの重畳（×）として表現することができ、これに関連してこのフィルタは有限長のデジタル・フィルタであり、ここでは有限インパルス応答（ＦＩＲ）フィルタと呼ばれる。したがって、フィルタリングされた出力信号ストリームが以下のように示される。（訳注：本明細書において（×）は原文における丸の中に×が入った記号を表している。）
Ｙ＝Ｘ（×）Ｆ
【００１４】
前述のように、この特定の実施形態はピラミッド・フィルタを使用する。これらのフィルタは通常、３、５、７、９など、奇数である長さまたは次数のデジタル・フィルタを使用して実施される。これをたとえばＭ＝２Ｎ＋１として表現することができ、ただしＮは１より大きい正の整数である。このようなデジタル・フィルタのいくつかの例は以下の通りである。
Ｆ3＝（１，２，１）
Ｆ5＝（１，２，３，２，１）
Ｆ7＝（１，２，３，４，３，２，１）
Ｆ9＝（１，２，３，４，５，４，３，２，１）
．．．
ＦM＝（１，２，３，．．．，Ｎ，．．．，３，２，１）
【００１５】
前述のフィルタでは、フィルタリングされた出力信号または出力信号ストリームを以下のように表現することができる。
Ｂ3＝Ｘ（×）Ｆ3＝（ｂ03，ｂ13，．．．，ｂi−13，ｂi3，ｂi＋13，．．．．）、Ｆ3によってフィルタリングされた入力信号Ｘの結果
Ｂ5＝Ｘ（×）Ｆ5＝（ｂ05，ｂ15，．．．，ｂi−15，ｂi5，ｂi＋15，．．．．）、Ｆ5によってフィルタリングされた入力信号Ｘの結果
Ｂ7＝Ｘ（×）Ｆ7＝（ｂ07，ｂ17，．．．，ｂi−17，ｂi7，ｂi＋17，．．．．）、Ｆ7によってフィルタリングされた入力信号Ｘの結果
Ｂ9＝Ｘ（×）Ｆ9＝（ｂ09，ｂ19，．．．，ｂi−19，ｂi9，ｂi＋19，．．．．）、Ｆ9によってフィルタリングされた入力信号Ｘの結果
．．．．．
ＢM＝Ｘ（×）ＦM＝（ｂ0M，ｂ1M，．．．，ｂi−1M，ｂiM，ｂi＋1M，．．．．）、ＦMによってフィルタリングされた入力信号Ｘの結果
【００１６】
これらのフィルタリングされた出力信号サンプルを経験的に表現する代替方法は以下の通りである。
ｂi3＝ｘi−2＋２ｘi−1＋ｘi
ｂi5＝ｘi−4＋２ｘi−3＋３ｘi−2＋２ｘi−1＋ｘi
ｂi7＝ｘi−6＋２ｘi−5＋３ｘi−4＋４ｘi−3＋３ｘi−2＋２ｘi−1＋ｘi
ｂi9＝ｘi−8＋２ｘi−7＋３ｘi−6＋４ｘi−5＋５ｘi−4＋４ｘi−3＋３ｘi−2＋２ｘi−1＋ｘi
【００１７】
同様にこれに関連して、状態変数と呼ばれるものを導入することによって、上の式を以下のように表現し直すことができる。
ｂi3＝ｘi−1＋ｓi3、ただし  ｓi3＝ｘi−2＋ｘi−1＋ｘi
ｂi5＝ｂi−13＋ｓi5、ただし  ｓi5＝ｘi−4＋ｘi−3＋ｘi−2＋ｘi−1＋ｘi
ｂi7＝ｂi−15＋ｓi7、ただし  ｓi7＝ｘi−6＋ｘi−5＋ｘi−4＋ｘi−3＋ｘi−2＋ｘi−1＋ｘi
ｂi9＝ｂi−17＋ｓi9、ただし  ｓi9＝ｘi−8＋ｘi−7＋ｘi−6＋ｘi−5＋ｘi−4＋ｘi−3＋ｘi−2＋ｘi−1＋ｘi
【００１８】
以下でより詳細に説明する図４の検討は、計算された出力信号ストリームＢ3、Ｂ5、Ｂ7、Ｂ9などを、図２に例示する実施形態を図４に示す実施形態の一部として使用することによって生成できることを例示するものである。
【００１９】
図５は、図２に例示したようにそれぞれ生成された、状態変数信号または状態変数信号ストリームＳ2、Ｓ3、Ｓ4、．．．Ｓ7の入力順のシーケンスを例示する表であり、図３に関連してより詳細に説明する。同様に、図６は、フィルタリングされた出力信号ストリームＢ3、Ｂ5、Ｂ7などの入力順のシーケンスを示す表である。図４に例示するように、これらの出力信号ストリームは、２７５、２８５および２９５などの加算器、および２７０、２８０および２９０などの遅延を使用することによって生成される。
【００２０】
フィルタリングされた出力信号ストリームＢ3、Ｂ5、Ｂ7を提供することに加えて、図６の表は、図２に示すピラミッド・フィルタ・アーキテクチャの実施形態に適用されるように、クロッキングの入力順においてこれらのフィルタリングされた出力信号ストリームを生成して、状態変数信号サンプル・ストリームを生成することを例示する。前述のように、出力信号ストリームは、ｘiおよびｓiなどの信号サンプル、すなわち入力信号サンプルおよび状態変数信号サンプルから生成することができ、これを以下でより詳細に説明する。
【００２１】
図６に示す表は、ｂ17が、先に提供した式によって入力信号ｂ15をｓ17に加算することによって生成されることを例示する。信号ｂ15は１クロック・サイクルだけ遅延される。これはたとえば、図４の遅延要素またはデジタル遅延ユニット２９０によって実施される。したがって、１クロック・サイクルだけ遅延された出力信号サンプルＢ5が状態変数信号サンプルＳ7と合計されて、出力信号サンプルＢ7が生成される。同様に、デジタル遅延ユニット２８０を使用して、出力信号サンプル・ストリームＢ5を生成することができる。同様に、入力信号サンプル・ストリームＸを遅延させ、Ｓ3と合計させて、ピラミッド・フィルタ出力信号サンプル・ストリームＢ3を生成することができる。
【００２２】
図２に示すＲＳＦアーキテクチャの実施形態は、図３に示すような３００などのコンポーネントまたはサブコンポーネントの一実施形態を含むことに留意されたい。図３に示す実施形態３００は、３つの遅延ユニット３１０、３２０および３３０、および３入力ポート加算器３４０を含むコンポーネントを含む。３入力または３入力ポート加算器がこの特定の実施形態で使用されて、高速の実施態様が提供される。
【００２３】
この特定の実施形態では、遅延ユニットおよび加算器が結合されて、より高い次数のフィルタリングされた状態変数信号サンプルまたは信号サンプル・ストリームが、入力信号サンプルまたは信号サンプル・ストリーム、およびより低い次数のフィルタリングされた状態変数信号サンプルまたは信号サンプル・ストリームから生成される。たとえば、図３に示す実施形態を参照すると、ｘiは、入力信号サンプルまたは信号サンプル・ストリームを含み、ｓi2k−1は、より低い次数のＲＳＦフィルタリングされた状態変数信号サンプルまたは信号サンプル・ストリームを含み、ｓi2k＋1は、より高い次数のＲＳＦフィルタリングされた状態変数信号サンプルまたは信号サンプル・ストリームを表す。したがって、この特定の実施形態では、より高いおよびより低い次数の状態変数信号サンプルまたは信号サンプル・ストリームの間の次数の差は２であるが、主張する主題はこの点における範囲に限定されないことは言うまでもない。
【００２４】
図４は、図２に示すＲＦＳアーキテクチャの実施形態を含むピラミッド・フィルタの一実施形態の概略図である。図４では、ＲＦＳアーキテクチャの実施形態を２００として示す。したがって、図４に示さないが、２００は、図２に示す２１０、２２０または２３０などのコンポーネントまたはサブコンポーネントを含む。図４に示す実施形態は集積回路４００上に実装されるが、主張する主題はこの点における範囲に制限されないことに留意されたい。
【００２５】
特定の実施形態を上に説明したが、主張する主題は特定の実施形態または実施態様の範囲に限定されないことは言うまでもなく理解されよう。たとえば、一実施形態はハードウェアで実現できるのに対して、別の実施形態はソフトウェアで実現することができる。同様に、一実施形態をファームウェア、またはたとえばハードウェア、ソフトウェアまたはファームウェアのいずれかの組み合わせとして実現することができる。同様に、主張する主題はこの点における範囲に限定されないが、一実施形態は、記憶媒体などを含むことができる。このような記憶媒体、たとえばＣＤ−ＲＯＭまたはディスクなどは、命令を格納しておくことができ、この命令が、たとえばコンピュータ・システムまたはプラットフォーム、またはイメージング・システムなどのシステムによって実行されるとき、結果として一実施形態となることができ、これはたとえば前述のように、画像またはビデオをフィルタリングまたは処理する方法の一実施形態などである。たとえば、画像処理プラットフォームまたは画像処理システムは、画像処理ユニット、ビデオまたは画像入力／出力デバイスおよび／またはメモリを含むことができる。
【００２６】
ある特徴を本明細書に例示し、説明したが、多数の修正、代用、変更および等価物はこのとき当業者には想起されよう。したがって、付属の特許請求の範囲は、このようなすべての修正および変更を、主張する主題の真の精神内に入るものとして包含するように意図されることを理解されたい。
【図面の簡単な説明】
【００２７】
【図１】有限インパルス応答（ＦＩＲ）多重ピラミッド・フィルタリング・アーキテクチャを実施するための強引な手法を例示するブロック図である。
【図２】ローリング合計フィルタ（ＲＳＦ）の一実施形態の一部の図である。
【図３】図２のコンポーネントまたはサブコンポーネントの一実施形態の図である。
【図４】マルチプライヤレス・ピラミッド・フィルタの一実施形態における図２の実施形態の図である。
【図５】ローリング合計フィルタの一実施態様についての状態変数信号サンプルの入力順のシーケンスを示す表の図である。
【図６】ピラミッド・フィルタの一実施態様についてのフィルタリングされた出力信号サンプルの入力順のシーケンスを示す表の図である。
【図１】
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【図２】
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【図３】
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【図５】
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【国際公開パンフレット】
2004525463.tif 000007
2004525463.tif 000008
2004525463.tif 000009
2004525463.tif 000010
2004525463.tif 000011
2004525463.tif 000012
2004525463.tif 000013
2004525463.tif 000014
2004525463.tif 000015
2004525463.tif 000016
2004525463.tif 000017
2004525463.tif 000018
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2004525463.tif 000025
2004525463.tif 000026
2004525463.tif 000027
2004525463.tif 000028
2004525463.tif 000029
【国際調査報告】
2004525463.tif 000030
2004525463.tif 000031
2004525463.tif 000032