(57)【要約】アクティブマトリックス装置は、データをキャパシタ７２及び／又は容量性素子１８における電荷の形態において記憶するデータ記憶ノード１８、７２を含む複数の表示素子１０を含む。例えば、一時記憶回路５５及び駆動回路５６を含むリフレッシュ回路網５１を設け、前記データ記憶ノードをリフレッシュする。
2004536337.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス素子のアレイを具えるアクティブマトリックス装置において、前記マトリックス素子が、各々、キャパシタンスを有し前記キャパシタンスにおいて記憶された電荷の形態においてデータを動的に記憶する少なくとも１つのデータ記憶ノードを有し、前記マトリックス素子が、前記記憶ノードにおいて記憶されたデータをリフレッシュするリフレッシュ回路網をさらに含むことを特徴とするアクティブマトリックス装置。
【請求項２】
請求項１に記載のアクティブマトリックス装置において、前記リフレッシュ回路網が、前記少なくとも１つの記憶ノードにおけるデータを記憶する一時記憶回路と、前記一時記憶回路において記憶されたデータにしたがって前記記憶ノードを駆動する記憶ノード駆動回路とを含むことを特徴とするアクティブマトリックス装置。
【請求項３】
請求項１又は２に記載のアクティブマトリックス装置において、前記記憶ノード駆動回路が、前記少なくとも１つの記憶ノードを、前記一時記憶回路において記憶されたデータの逆によって駆動するインバータを含むことを特徴とするアクティブマトリックス装置。
【請求項４】
請求項１、２又は３に記載のアクティブマトリックス装置において、前記リフレッシュ回路網を活性化し、前記記憶ノードをリフレッシュするリフレッシュラインをさらに具えることを特徴とするアクティブマトリックス装置。
【請求項５】
請求項１、２、３又は４に記載のアクティブマトリックス装置において、前記各々の記憶ノードがキャパシタを具えることを特徴とするアクティブマトリックス装置。
【請求項６】
請求項１から５のいずれか１項に記載のアクティブマトリックス装置において、各々のマトリックス素子が、アドレスラインによって制御され、列ラインと前記少なくとも１つのデータ記憶ノードとの間に接続されたアドレススイッチと、前記記憶ノードを前記一時記憶回路に接続する記憶スイッチと、前記記憶ノードを前記記憶ノード駆動回路に接続するリフレッシュスイッチとを含み、前記記憶スイッチ及びリフレッシュスイッチが、前記記憶スイッチが開き、前記リフレッシュスイッチが閉じる第１セッティングと、前記記憶スイッチが閉じ、前記リフレッシュスイッチが開く第２セッティングとの間で切り替える共通リフレッシュラインに接続された制御端子を有することを特徴とするアクティブマトリックス装置。
【請求項７】
請求項１から６のいずれか１項に記載のアクティブマトリックス装置において、前記マトリックス素子が、各々、マトリックス素子あたり複数のビットを記憶する複数のデータ記憶キャパシタンスを含むことを特徴とするアクティブマトリックス装置。
【請求項８】
請求項７に記載のアクティブマトリックス装置において、個々のデータ記憶キャパシタンスに接続され、１つ以上の前記データ記憶キャパシタンスを選択する複数のアドレス薄膜トランジスタを制御する複数の行アドレスラインを含むことを特徴とするアクティブマトリックス装置。
【請求項９】
請求項８に記載のアクティブマトリックス装置において、前記複数のアドレス薄膜トランジスタを、選択トランジスタを経て前記列ラインに接続された列駆動ラインに接続し、前記選択トランジスタを選択ラインによって制御することを特徴とするアクティブマトリックス装置。
【請求項１０】
請求項９に記載のアクティブマトリックス装置において、前記リフレッシュ回路網を制御し、前記リフレッシュ回路網を前記共通駆動ラインに接続し、前記選択されたデータ記憶キャパシタをリフレッシュするリフレッシュラインをさらに具えることを特徴とするアクティブマトリックス装置。
【請求項１１】
請求項１から１０のいずれか１項に記載のアクティブマトリックス装置において、前記リフレッシュ回路網が、１対のクロス結合されたインバータを含むことを特徴とするアクティブマトリックス装置。
【請求項１２】
請求項７に記載のアクティブマトリックス装置において、
各々のマトリックス素子が、直列に接続された複数のレジスタユニットを含み、各々のレジスタユニットがデータ記憶ノードを含み、次のレジスタユニットに接続されたレジスタユニットが、次のレジスタユニットを駆動する駆動手段を含み、
前記一連のレジスタユニットに沿ったデータの伝送を制御する少なくとも１つのクロックラインを設けたことを特徴とするアクティブマトリックス装置。
【請求項１３】
請求項１２に記載のアクティブマトリックス装置において、各々のレジスタユニットにおいて、前記記憶ノードにおいて記憶されたデータをリフレッシュするために、前記駆動手段の出力部を前記記憶ノードに接続し、前記駆動手段が前記リフレッシュ回路網を構成するようにしたことを特徴とするアクティブマトリックス装置。
【請求項１４】
請求項１から１３のいずれか１項に記載のアクティブマトリックス装置において、前記マトリックス素子が、前記データ記憶ノードにおいて記憶されたデータにしたがって画像を表示する画素であることを特徴とするアクティブマトリックス装置。
【請求項１５】
請求項１から１４のいずれか１項に記載のアクティブマトリックス装置において、前記マトリックス素子が、液晶を制御する画素電極であることを特徴とするアクティブマトリックス装置。
【請求項１６】
容量性記憶ノードを含むマトリックス素子を有するアクティブマトリックス装置を動作する方法において、
画像データを前記記憶ノードにおける電荷として記憶するステップと、
前記記憶された画像データを表示するステップと、リフレッシュ信号を前記マトリックス素子内のリフレッシュ回路網に周期的に印加し、前記リフレッシュ回路網に前記記憶ノードに記憶された画像データをリフレッシュさせるステップとを含む、前記アクティブマトリックス装置をリフレッシュモードにおいて動作するステップとを含むことを特徴とする方法。
【請求項１７】
請求項１６に記載の方法において、前記マトリックス素子をフレッシュなビデオ情報によって定期的にアドレスするステップと、前記ビデオ情報を表示するステップとを含む、前記アクティブマトリックス装置を通常モードにおいて動作するステップとを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリックス素子のアレイを具えるアクティブマトリックスアレイ装置に関し、特に、しかし排他的にではなく、前記マトリックス素子が表示素子を具えるアクティブマトリックス装置、特に、アクティブマトリックス液晶表示装置及びアクティブマトリックスエレクトロルミネッセント表示装置とに関する。
【背景技術】
【０００２】
アクティブマトリックス装置と、より特にはアクティブマトリックス液晶表示装置（ＡＭＬＣＤ）とは、今日、増加する種類の製品範囲において使用されており、これらの中で、ラップトップ及びノートブックコンピュータスクリーンと、デスクトップコンピュータモニタと、ＰＤＡと、電子オーガナイザと、携帯電話とが、おそらく最もよく知られている。
【０００３】
表示装置以外のアクティブマトリックス装置の例は、前記マトリックス素子が、例えば、光又はキャパシタンス検出素子を具える画像検出装置及び指紋検出装置のような検出器と、前記マトリックス素子が、移動可能な電子機械的素子、例えば、圧電又は静電的に制御されたアクチュエータ素子を具えるトランスデューサ装置とを含む。
【０００４】
代表的なアクティブマトリックス表示素子、この場合においてＡＭＬＣＤの構造及び一般的な動作は、例えば、米国特許出願公開明細書第５１３０８２９号において記載されており、この明細書の全体は参考材料としてここに含まれる。簡単に、このような表示装置は、行及び列において配置され、各々が、電子−光表示素子と、通常は薄膜トランジスタ（ＴＦＴ）の形態における関係するスイッチング素子とを具える画素のアレイを具える。前記画素を行及び列アドレス電極の組に接続し、各々の画素を各々の組の個々の電極間の交点の付近に配置し、前記個々の電極を経て、前記画素を、行電極の各々に印加され、該行を順々に選択する選択（走査）信号と、行選択と同期して、列アドレス電極を経て、選択された行の画素に供給され、関係する行の個々の画素の表示出力を決定するデータ（ビデオ情報）信号とによってアドレスする。前記データ信号を、前記列アドレス電極に結合された列アドレス回路において入力ビデオ信号を適切に標本化することによって得る。画素の各々の行を、１フィールド（フレーム）周期において全体のアレイからの表示を構成するようにアドレスし、前記画素のアレイを、連続するフィールドにおいてこの方法において繰り返しアドレスする。前記画素を、前記画素において生じる損失によるビデオ情報によって定期的にリフレッシュする必要がある。ＡＭＬＣＤの場合において、ＬＣ材料の劣化を防ぐために、前記表示素子に印加されるデータ信号電圧の極性を周期的に反転する必要がある。これを、例えば、各々のフィールド後（いわゆるフィールド反転）、又は、各々の行が同様にアドレスされた後（いわゆるライン反転）に行ってもよい。
【０００５】
アクティブマトリックス表示装置の電力消費の重要な部分は、ビデオ情報をビデオ信号源から前記表示装置の画素へ伝送することに関係する。電力のこの成分を、前記表示装置の画素が前記ビデオ情報を不定の期間中記憶することができる場合、減少することができる。この場合において、前記画素のフレッシュビデオ信号によるアドレッシングを、画素の表示出力（輝度）状態に対する変化が要求されない場合、停止することができる。
【０００６】
ビデオ情報を前記表示装置の画素内に記憶するディスプレイは、以前提案されている。例えば、アクティブマトリックスＬＣディスプレイを、原理的に、ダイナミックメモリと同様の方法において動作することができ、画素における電圧を、前記ディスプレイにおける画像を維持するために周期的にリフレッシュすることが、米国特許出願公開明細書第４４３０６４８号において示されており、この明細書全体の内容は、参考材料としてここに含まれる。これを、検出及びリフレッシュ回路網を前記ディスプレイの列アドレス回路内に組み込むことによって達成する。リフレッシュ動作中、電荷を、前記表示装置のある行における画素から、対応する関連する列電極に移動する。次に、前記検出回路網を使用し、この電荷を検出し、前記画素の状態を決定する。次に、この情報を同じ画素に、前記リフレッシュ回路網によって書き戻す。このアプローチの１つの欠点は、画素キャパシタンスと比べて列キャパシタンスの値が比較的大きいため、前記検出回路網によって検出しなければならない信号が比較的小さいことである。これは、前記検出回路の設計を難しくし、これらの性能を前記表示装置の動作に対して重大にする。特に、前記表示装置内の画素がリフレッシュされるにつれ、前記表示装置の列が、前記リフレッシュ回路網によって前記記憶されたビデオ情報にしたがって駆動される。前記列キャパシタンスの充電及び放電は、前記表示装置の電力消費に寄与するであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、この点における改善を提供するアクティブマトリックスアレイ装置と、特に、アクティブマトリックス表示装置とを提供する。
【課題を解決するための手段】
【０００８】
本発明によれば、データ又は情報を、前記マトリックス素子内のキャパシタンスにおいて保持された電荷の形態において動的に記憶し、ここに記載したような１つ以上の新規の特徴又は特徴の組み合わせを有するアクティブマトリックス装置が提供される。
【０００９】
本発明の第１態様によれば、アクティブマトリックス装置は、マトリックス素子のアレイを具え、前記マトリックス素子が、各々、キャパシタンスにおいて記憶された電荷の形態において動的にデータを記憶するキャパシタンスを有する少なくとも１つの記憶モードを有し、前記マトリックス素子が、前記記憶ノードにおいて記憶されたデータをリフレッシュするリフレッシュ回路網をさらに含む。
【００１０】
このように、前記マトリックス素子（画素）が前記記憶されたビデオ情報をリフレッシュする手段を含むアクティブマトリックス装置が提供される。この手段によって、表示装置における画素の表示出力（輝度）を、該画素がフレッシュなビデオ情報によってアドレスされていない場合でも、維持することができる。この装置の利点は、上述した米国特許出願公開明細書第４４３０６４８号において記載された種類の装置と比較して、前記画素の出力状態を変化させる必要がない場合、前記画素をアドレスする必要がないため、電力消費における減少を得ることができる。特に、前記列電極のキャパシタンスの結果として、前記列電極を駆動する任意の回路網において生じる損失を回避することができる。
【００１１】
実施例において、前記リフレッシュ回路網は、前記データを前記記憶ノードにおいて記憶する一時記憶回路と、前記記憶ノードを前記一時記憶回路において記憶されたデータにしたがって駆動する記憶ノード駆動回路とを含んでもよい。前記記憶ノード駆動回路は、前記一時記憶回路において記憶されたデータの逆によって前記記憶ノードを駆動するインバータを含んでもよい。この方法において、前記記憶ノードにおいて記憶されたデータの反転を、前記記憶ノードがリフレッシュされるときに得ることができる。このような反転は、液晶表示装置において特に重要であり、液晶の長期的な劣化を減少する。
【００１２】
前記リフレッシュ回路網を、前記リフレッシュ回路網を活性化して前記記憶ノードをリフレッシュするリフレッシュラインによって駆動してもよい。表示装置実施例において、前記リフレッシュを外部から制御することによって、前記表示装置を、前記表示装置を内部リフレッシュなしで動的に駆動する第１モードと、前記表示装置が前記リフレッシュラインにおける周期的リフレッシュ信号に応じて周期的に前記内部リフレッシュ回路網によってリフレッシュされる前記内部記憶ノードにおいて記憶された静止画像を表示する第２モードとにおいて動作してもよい。
【００１３】
前記記憶ノードは、別個のキャパシタを具えてもよい。代わりに又は追加で、データを前記画素回路網の素子において記憶してもよい。例えば、液晶ディスプレイデータの場合において、データを、前記画素を駆動するのに使用される画素電極のキャパシタンスにおいて記憶してもよい。
【００１４】
実施例において、各々のマトリックス素子は、アドレスラインによって制御され、列ラインと前記データ記憶ノードとの間に接続されたアドレススイッチと、前記記憶ノードを前記一時記憶回路に接続する記憶スイッチと、前記記憶ノードを前記記憶ノード駆動回路に接続するリフレッシュスイッチとを含み、前記記憶スイッチ及びリフレッシュスイッチは、前記記憶スイッチが開き、前記リフレッシュスイッチが閉じる第１セッティングと、前記記憶スイッチが閉じ、前記リフレッシュスイッチが開く第２セッティングとの間で切り替える共通リフレッシュラインに接続された制御端子を有する。前記第１セッティングにおいて、前記記憶ノードをリフレッシュすることができ、前記第２セッティングにおいて、前記記憶ノードにおけるデータを前記一時記憶回路に記憶することができる。
【００１５】
前記マトリックス素子（画素）は、複数のデータビットを記憶する複数のデータ記憶キャパシタンスを含んでもよい。この場合において、前記データ記憶キャパシタに記憶された静止画像は、マトリックス素子あたり多数のグレイレベル又はカラー、又は、双方を有することができる。前記キャパシタンスを、例えば、別個のキャパシタ、又は、液晶画素の区分としてもよい。
【００１６】
前記装置の各々の行を、個々のデータ記憶キャパシタンスに接続された複数のアドレス薄膜トランジスタを制御し、１つ以上の前記データ記憶キャパシタを選択する複数の行アドレスラインによってアドレスしてもよい。代わりの配置は、各々の列に関して複数の列アドレスラインを与え、前記複数のアドレス薄膜トランジスタをアドレスしてもよい。
【００１７】
前記複数のアドレス薄膜トランジスタを、選択トランジスタを経て前記列ラインに接続された列駆動ラインに接続してもよく、前記選択トランジスタを選択ラインによって制御する。前記列ラインをすべての前記アドレス薄膜トランジスタに並列に接続するのではなく、単一の選択トランジスタを前記列ラインに接続することによって、前記列ラインのキャパシタンスは、前記アドレス薄膜トランジスタによってロードされない。したがって、前記列ラインをより容易に及び／又はより迅速に駆動させることができる。前記選択トランジスタを、前記アドレス薄膜トランジスタのうちの１つ、又は、別個のトランジスタとしてもよい。
【００１８】
リフラッシュラインを設け、前記リフレッシュラインを制御し、前記リフレッシュ回路網を前記共通駆動ラインに接続して、前記選択されたデータ記憶キャパシタをリフレッシュしてもよい。
【００１９】
前記リフレッシュ回路網は、１対のクロス結合インバータを含んでもよい。
【００２０】
実施例において、各々のマトリックス素子は、直列に接続された複数のレジスタユニットを含み、各々のレジスタユニットは、データ記憶ノードを含み、次のレジスタユニットに接続されたユニットは、前記次のレジスタユニットを駆動する駆動手段を含む。前記レジスタユニットの列に沿ったデータの伝送を制御する少なくとも１本のクロックラインを設けてもよい。この方法において、データを前記レジスタユニットの列の最初におけるデータ入力部に供給し、データが前記レジスタユニットの各々に書き込まれるまで、前記列を通じて次々に伝え、これによって、前記複数のデータ記憶ノードをアドレスするのに必要なアドレスライン又は列ラインの数を減少する。前記データが書き込まれた後、前記データを、前記リフレッシュ回路網によって要求されるように周期的にリフレッシュすることができる。
【００２１】
前記駆動手段は、前記駆動手段の出力部を前記記憶ノードに接続することによって、前記リフレッシュ回路網としても機能してもよい。前記駆動手段をインバータとしてもよい。これは、各々の画素において必要な別個の構成要素の数を減少する。
【００２２】
本発明は、記憶ノードを含むマトリックス素子を有するアクティブマトリックス装置を動作する方法にも関係し、この方法は、画像データを前記記憶ノードにおける電荷として記憶するステップと、前記アクティブマトリックス装置をリフレッシュモードにおいて動作するステップとを含み、前記リフレッシュモードは、前記記憶された画像データを表示するステップと、リフレッシュ信号を前記マトリックス素子内のリフレッシュ回路網に周期的に印加し、前記リフレッシュ回路網に前記記憶ノードにおいて記憶された画像データをリフレッシュさせるステップとを含む。
【００２３】
前記方法は、前記マトリックス素子をフレッシュなビデオ情報によって定期的にアドレスし、前記ビデオ情報を表示することによって、前記アクティブマトリックス装置を通常モードにおいて動作するステップをさらに含んでもよい。
【００２４】
本発明の他の特徴及び利点は、例としてのみ与えた好適実施例の以下の説明を読み、添付した図面を参照することによって明らかになるであろう。
【発明を実施するための最良の形態】
【００２５】
図１を参照し、表示素子１０の行及び列マトリックスアレイ（Ｎ×Ｍ）を具えるＡＭＬＣＤの一般的な慣例的な形態の単純化した図式的な回路図を示す。前記表示素子は、液晶表示素子１８と、スイッチング装置として作用する関係するＴＦＴ１２とを各々有し、（Ｍ）行及び（Ｎ）列アドレス電極１４及び１６の組を経てアドレスされる。簡単にするためにいくつかの画素のみをここに示し、数１００行及び列の画素が存在することができる。各々のＴＦＴ１２のドレインを、個々の行及び列アドレス電極の交点の近くに位置する個々の画素電極に接続し、画素１０の個々の行に関係するすべてのＴＦＴのゲートを、同じ行アドレス電極１４に接続し、前記画素の個々の列に関するすべてのＴＦＴのソースを、同じ列アドレス電極１６に接続する。電極１４、１６、ＴＦＴ１２、及び、前記画素電極を、すべて、例えばガラスの同じ絶縁基板上に載せ、種々の導電、絶縁、及び、半導体層の堆積及びフォトリソグラフパターン化を含む既知の薄膜技術を使用して製造する。前記アレイにおけるすべての画素に共通の連続透明電極を載せた第２ガラス基板（図示せず）を、基板２５から空間を開けて配置し、前記２枚の基板を前記画素アレイの周囲に沿って一緒にシールし、液晶材料が含まれる封入空間を規定する。各々の画素電極は、前記共通電極及びこれらの間の液晶材料の重なった部分と共に、光変調ＬＣ画素を規定する。
【００２６】
動作において、選択（ゲーティング）信号を、例えば、ディジタルシフトレジスタを具える行ドライバ回路３１によって行１から行Ｍまで各々の行アドレス電極１４に印加し、列ドライバ回路３５によって、前記選択信号と同期して、データ信号を列電極１６に印加する。各々の行電極１４が選択信号によってアドレスされるのに応じて、該行電極に接続された画素ＴＦＴ１２をターンオンし、個々の画素を、これらの関係する列電極において存在するデータ信号のレベルにしたがって充電させる。ある行の画素が、例えば、印加されたビデオ信号のライン周期に対応する個々の行アドレス周期（ＴＬ）においてアドレスされた後、これらの関係するＴＦＴを、前記画素を電気的に絶縁するために、前記フィールド（フレーム）周期の残りの間、前記選択信号の終了に応じてターンオフし、これによって、前記印加された電荷が記憶され、これらが次のフィールド周期において再びアドレスされるまで、これらの表示出力を保持することを確実にする。行１から行Ｍまでの前記アレイにおける画素の行の各々を、この方法において、個々の連続する行アドレス周期ＴＬにおいてアドレスし、１フィールド周期Ｔｆにおいて前記アレイから表示画像を構成するようにし、Ｔｆは、Ｍ×ＴＬに等しいか、わずかに長く、これに続いて、前記動作を連続的なフィールドに関して繰り返す。
【００２７】
行及び列ドライバ回路３０及び３５の動作のタイミングを、例えば、コンピュータ又は他のソースから得られた入力ビデオ信号から得られたタイミング信号にしたがって、タイミング及び制御ユニット４０によって制御する。この入力信号におけるビデオ情報を、ユニット４０におけるビデオ信号処理回路によって、列ドライバ回路３５に、バス３７を経て連続的な形式で供給する。この回路は、前記ビデオ情報信号を行走査と同期して標本化し、前記画素アレイのアドレッシング時において前記行に適切なシリアルからパラレルへの変換を与える１つ以上のシフトレジスタ／サンプルアンドホールド回路を具える。前記入力ビデオ信号の連続的なフィールドにしたがうビデオ情報の連続的なフィールドを、連続的なフィールド周期において前記アレイの画素行を反復的にアドレスすることによって、前記アレイに書き込む。
【００２８】
透過モードの動作に関して、前記表示素子電極を、ＩＴＯのような光透過導電材料で形成し、個々の表示素子は、例えば、バックライトから一方の側に向いた光を変調するように働き、前記アレイにおけるすべての画素行をアドレスすることによって構成された表示画像を、他方の側からみることができるようにする。反射モードの動作に関して、前記表示素子電極を、光反射導電材料で形成し、前記共通電極を載せた基板を経て前記装置の前面に入る光を、各々の表示素子におけるＬＣ材料によって、これらの表示状態に応じて、変調し、前記基板を経て反射し戻し、前面におけるビューワに見える表示画像を発生する。
【００２９】
既知の実際にしたがい、前記表示素子に印加される駆動電圧の極性を、例えば、すべてのフィールド後に周期的に反転し、前記ＬＣ材料の劣化を防ぐ。極性反転を、すべての行の後に行い（行反転）、フリッカ効果を減少するようにしてもよい。
【００３０】
この装置において、重大な量の電力が、前記ビデオ信号源から前記画素へのビデオ情報の伝送において消費される。ノートブックコンピュータ又は携帯電話のような携帯用でバッテリ駆動の装置において使用される表示装置の場合において、動作において前記表示装置によって消費される電力を最小にすることがもちろん望ましい。前記画素が不定期間中にビデオ情報を記憶することができる場合、前記画素が単に同じ情報を表示し続け、これらの表示出力に対する変化が要求されない場合に、前記画素のフレッシュなビデオ情報によるアドレッシングを停止することができるため、電力消費を減少することができる。
【００３１】
上述したように、米国特許出願公開明細書第４４３０６４８号において、ビデオ情報を画素に動的に記憶することが提案されているが、列ドライバ回路内の検出及びリフレッシュ回路網の使用を含む、これを遂行するために記載されたアプローチは、特に、この回路網の設計及び性能と、列キャパシタンスを周期的に充電及び放電する動作のこの方法は電力を不可避的に消費するという事実とに関する結果に関する問題を招く。
【００３２】
これらの欠点を、リフレッシュ回路網を前記表示装置の画素内に設けることによって、少なくともある程度克服することができる。
【００３３】
このアプローチを利用し、特にＡＭＬＣＤに用いられるようなアクティブマトリックス装置を具える本発明によるアクティブマトリックス装置の実施例を、前記装置の代表的な画素回路配置を図式的に示す図２及び３の参照と共にここで説明する。
【００３４】
各々の場合において、画素１０は、２つの回路素子、前記アドレス制御信号によって選択され、前記表示装置の列駆動回路３５によって供給されたビデオ情報を前記画素に伝送することを可能にするスイッチ装置５０と、リフレッシュ制御信号によって活性化され、前記記憶されたビデオ情報における任意の劣化を補償することができるリフレッシュ回路網５１とを含む。スイッチ装置５０は、同様にＴＦＴ１２を具えることができる。ＬＣ表示素子５１を、再びキャパシタとして示す。各々の配置において、リフレッシュ回路網５１を、関係する行アドレス電極１４と並んで延在する追加の行電極５２を経てアドレスする。
【００３５】
画素１０をアドレスすると、表示すべきビデオ情報を表す電荷が、表示素子キャパシタンス（液晶キャパシタンス及び任意の画素記憶キャパシタンス（図示せず）の組み合わせ）に置かれる。ある期間にわたって、前記表示素子キャパシタンスは放電し、前記記憶されたビデオ情報は劣化するようになる。これを、前記リフレッシュ回路網を周期的に動作し、前記ビデオ情報を回復することによって防ぐことができる。前記リフレッシュ回路網の機能的な要素を図４に示す。前記回路の第１の部分は、前記記憶ノード（表示素子キャパシタンス）をリフレッシュしている間に、前記ビデオ情報を保持する一時データ記憶回路５５である。前記一時記憶回路の出力を、記憶ノード駆動回路５６に供給する。この回路は、前記記憶ノードにおけるビデオ情報を、その元の状態に回復する。
【００３６】
リフレッシュ回路網５１の機能は、前記記憶ノードにおけるビデオ情報を回復することであるが、これは、前記記憶ノードの電圧、又は、前記画素キャパシタンスにおける電荷を、その初期値に回復することを必ずしも意味しない。前記ビデオ情報を表す方法を変更することが適切であるかもしれない。これを、前記情報をリフレッシュするたびに、又は、他のある間隔で行ってもよい。これが要求される一例は、図２又は３に示す画素アーキテクチャを有する液晶ディスプレイの場合における。前記記憶されたビデオ情報は、前記液晶の両端間の駆動電圧も表す。前記液晶に印加される駆動電圧は、通常、前記液晶材料の劣化を防ぐために周期的に反転され、したがって、記憶ノード駆動回路５６が、前記画素をリフレッシュするたびに前記ビデオ情報を表す電圧を反転することによってこの要求に適応するのが便利である。
【００３７】
リフレッシュ機能を含む画素の他の可能な配置を図５に示す。この例において、別個の表示素子駆動回路５８を、ビデオ信号が記憶される場合データ記憶ノードであるノード５９と、表示素子１８との間に導入する。示すように、データ記憶キャパシタ７２をこのノードと関係付ける。この形式の画素アーキテクチャは、液晶ディスプレイに用いることができるが、前記表示素子を、前記ビデオ情報を表す電荷を格納するのに使用することができない状況において、最も適切である。このようなディスプレイの一例は、発光ダイオードを使用するものであり、例えば、アクティブマトリックスポリマＬＥＤ又は有機ＬＥＤ（ＯＬＥＤ）表示装置である。この画素に関する代わりの配置において、前記リフレッシュ回路網の一時記憶回路への入力を、画素駆動回路５８の出力からとることができる。これは、データ記憶ノード５９からとった信号をバッファリングすることの利点を有する。
【００３８】
ここまで上述した例において、前記ビデオ信号を前記画素内のキャパシタンスにおいて保持された電荷の量の形態において記憶すると仮定した。最も簡単な場合において、前記ビデオ信号は、ディジタルデータの１ビットを表し、これは、前記画素出力が明るいか又は暗いかを決定する。原則として、前記ビデオ情報がとることができる値の数を、増加した数の電圧レベルを検出及び回復できるリフレッシュ回路網を実現することによって増加することができる。これは、各々の画素１０を、前記記憶されたビデオ情報に応じて多数のグレイレベルのうちの１つに設定することを可能にする。
【００３９】
グレイスケール再生を達成する代わりの方法は、図６に示すように、前記ビデオ情報を前記画素内に多数の二進数字の形態において記憶する画素設計を使用することである。これは、例えば、前記表示素子電極を、画素キャパシタンスＤ０、Ｄ１及びＤ２  １８によって表される多数の二進重み付き領域に分割した液晶ディスプレイであってもよい。異なった表示素子領域を暗い又は明るい状態に設定することによって、前記画素の平均輝度を制御し、グレイスケールを発生することができる。このようなディスプレイ装置のサブ表示素子は、前記図において示す画素アーキテクチャを使用するが、前記画素回路網の複雑さを低減するために、単一のリフレッシュ回路網を使用し、すべてのサブ表示素子をリフレッシュすることが望ましいかもしれない。これを、リフレッシュ回路網５１と、前記サブ表示素子又はデータ記憶ノードとの間に接続されたマルチプレクサ６０を使用することによって達成することができる。どうやってこれを行うかの一例を図６に示す。この場合において、前記マルチプレクサを、前記サブ表示素子のアドレッシング中にも使用するが、これはそうである必要はない。少なくとも１つの追加の行アドレス６１を使用し、ビデオ情報ビット制御信号をマルチプレクサ６０に供給し、必要な追加の行電極の数は、前記サブ表示素子の数に依存する。
【００４０】
マルチプレクサ６０の導入によるリフレッシュ回路網５１の共有を、単一の記憶ノードを各々が含む画素のアレイにも拡張することができる。例えば、前記画素回路の全体の複雑さを低減するために、各々のリフレッシュ回路網５１を、３つの隣接する画素のグループ間で共有することができる。前記画素は、前記列電極への単一の接続部を共有し、図６を参照し、３つの表示素子１８が、３つのサブ素子ではなく、おそらく、赤、緑及び青画像情報を表す３つの隣接する表示素子となるようにしてもよい。
【００４１】
図７は、データを各々の画素内の多数のキャパシタンス７２に伝送するアプローチを示す実施例を示す。複数の列電極１６を、個々のＴＦＴ１２を経て個々のキャパシタンス７２に接続し、キャパシタンス７２を、前記液晶素子のプレートキャパシタンス又は別個のキャパシタのような、前記回路内に存在するキャパシタンスとしてもよい。各々の画素は、リフレッシュ回路網と、駆動回路網と、前記画素とを含む表示回路網７４を含む。表示回路網７４の実装の一例を後に与える。使用において、ディジタルデータの複数のビットを、アドレスライン１４が選択された場合、前記画素に並列に伝送する。
【００４２】
図８は、複数のアドレスライン１４を各々の行に関して設け、複数の薄膜トランジスタ１２を別々に制御する、代わりの制御計画を示す。使用において、アドレスライン１４を別々に選択し、各々の連続的なビットを前記画素に順次に伝達する。
【００４３】
第１アドレスライン８０、第２アドレスライン８１、第３アドレスライン８２及び第４アドレスライン８３は、個々のＴＦＴ１２を駆動し、個々のＴＦＴ１２は、個々の第１キャパシタンス９０、第２キャパシタンス９１、第３キャパシタンス９２及び第４キャパシタンス９３を駆動する。
【００４４】
図９は、図８の配置の変形である代わりの配置を示す。アドレスＴＦＴ１２、選択トランジスタ７８の一方のみを前記列ラインに接続し、前記ＴＦＴの残りを選択トランジスタ７８に直列に接続する。これは、図８の例と比較して、前記列キャパシタンスを重大に減少する。データを伝送するために、最初に、第１、第２、第２及び第４アドレスライン８０、８１、８２、８３をすべて選択し、データを、列ライン１６に沿って供給し、第４キャパシタンス９３に書き込む。次に、第２アドレスライン８３を選択から外し、データの他のビットを、列ライン１６に供給し、第３キャパシタンス９２に書き込む。第３アドレスライン８２を選択から外した後、第２キャパシタンス９１に書き込むことができる。最後に、第２アドレスライン８１を選択から外し、残る第１アドレスライン８０のみを選択し、データを第１キャパシタンス９０に書き込むことができる。
【００４５】
図９の配置の欠点は、最後のデータ記憶キャパシタ９３を、直列におけるすべてのＴＦＴ１２を経て駆動することである。この問題と、図１０に示す実施例において、選択ＴＦＴ７８及び追加の選択ライン７６を設けることによって取り組む。この配置は、１個のみのＴＦＴ、ここでは選択ＴＦＴ７８を、列１６に接続し、２個のＴＦＴのみが、前記キャパシタと列との間の経路にあることを保証する。
【００４６】
リフレッシュ回路網を組み入れたアクティブマトリックス液晶表示装置に関する画素回路の２つの例を、これらの種類の回路及びこれらの動作方法をより詳細に説明するために、ここで図１１及び１２の参照と共に説明する。これらの回路の特徴は、これらをフレッシュなビデオ情報によって定期的にアドレスし、これらが完全なグレイスケール能力を有する通常モードと、これらをフレッシュなビデオ情報によってアドレスする必要はないが、グレイスケールの数が制限されるかもしれないリフレッシュモードとにおいてこれらを動作することができることである。
【００４７】
図１１及び１２に示す画素回路は、各々図２及び３において以前に示した２つの画素アーキテクチャの実装を表す。アドレッシングスイッチ５０は、ｎ形ＴＦＴ  Ｔ１  １２から成り、前記画素を、行アドレス電極１４をハイ電圧レベルにすることによって、列駆動回路３５からのビデオ情報によってアドレスする。リフレッシュ回路網５１の一時記憶回路５５は、ｐ形ＴＦＴ  Ｔ２  ６２及びキャパシタＣｉｎｖ６６から成る。このキャパシタンスは、前記回路のノードのキャパシタンスを表し、別個の物理的キャパシタとして必ずしも実装されないかもしれない。これは、前記画素のレイアウトと、前記記憶ノード駆動回路の入力キャパシタンスとから結果として生じる前記ノードのキャパシタンスから単純に構成することができる。Ｔ２  ６２のゲートを、前記リフレッシュ動作を制御するリフレッシュ電極５２に接続する。記憶ノード駆動回路５６を、ＴＦＴ  Ｔ３  ６３及びＴＦＴ  Ｔ４  ６４によって形成されたＣＭＯＳインバータと、リフレッシュ制御信号ライン５２にも接続された出力スイッチングトランジスタＴ５  ６５とによって構成する。ＣＬＣは、ＬＣ表示素子１８のキャパシタンスを表し、ＣＳは、前記表示素子電極に接続されたキャパシタ７２の記憶キャパシタンスを表す。
【００４８】
簡単なことばにおいて、前記リフレッシュ動作を以下のように行う。前記リフレッシュ制御信号は、通常は、ローレベルである。前記リフレッシュ動作を開始するために、前記リフレッシュ信号をハイ電圧レベルにする。これは、トランジスタＴ２  ６２をターンオフし、画素キャパシタ１８、７２、ＣＬＣ及びＣＳを、ノードキャパシタンスＣｉｎｖ６６から絶縁する。前記リフレッシュプロセスの開始時に前記画素キャパシタにおいて存在したデータ電圧は、Ｃｉｎｖ６６において、リフレッシュサイクルの持続時間の間保持される。前記インバータ回路は、その出力部において、その入力における論理状態の逆を表す電圧を発生する。前記リフレッシュ信号がハイになる場合、これは、出力トランジスタＴ５  ６５をターンオンし、したがって、前記画素キャパシタを、前記リフレッシュ動作の開始時に存在した信号の逆を表す電圧に充電する。前記ビデオデータを表す電圧レベルを回復する前記インバータの能力は、前記リフレッシュ周期の開始時に存在した記憶された電圧レベルの任意の劣化を除去することを意味する。
【００４９】
前記画素の動作を、図１３に示す電圧波形によってさらに説明する。これは、前記表示素子のある列内の、行ｎ及びｎ＋１における２個の垂直に隣接する画素（ｎ）及び画素（ｎ＋１）に関係する駆動波形及び画素電圧波形を示す。前記表示装置を、最初に、あるフィールド周期中、前記ディスプレイにおけるすべての画素を同じ極性の駆動電圧によってアドレスするフィールド反転駆動計画によって駆動すると仮定する。加えて、前記液晶によって必要とされる駆動電圧の一部を、前記表示装置の共通電極に印加すると仮定する（共通電極駆動計画）。Ｖｄは、列電極１６に印加されるビデオ情報（データ)電圧信号波形である。Ｖｓ（ｎ）及びＶｓ（ｎ＋１）は、各々、ｎ番目及びｎ＋１番目の行電極１４に印加される行駆動電圧波形である。ＶＲは、リフレッシュ電極５２に印加されるリフレッシュ信号波形である。
【００５０】
この図は、列駆動回路３５によって発生された外部ビデオ駆動信号によってアドレスされている状態から、画素１０が、前記画素内にすでに存在するビデオ情報を保持するために内部的にリフレッシュされている状態への、前記表示装置の変化を示す。前記画素が外部的に駆動されている場合の周期中、列電極１６電圧を、変化するビデオ情報にしたがって切り替える。前記表示装置が前記内部リフレッシュモードに入ったら、列電極１６を切り替える必要は最早なく、便利な電位、例えば接地電位に接続することができる。画素１０が外部的にアドレスされるフィールドの終了の直後に、前記画素を第１時間中にリフレッシュする必要があり、これを、リフレッシュ制御電極５２における電圧ＶＲをハイ電圧レベルにすることによって達成する。他の場合において、２つ以上の信号を与える必要があるかもしれないが、この例において、前記表示装置のリフレッシュ電極５２のすべてを同じ信号に接続することができる。前記共通電極駆動計画を正確に動作させるためにＬＣ画素キャパシタンス１８が変化している間、前記表示装置の共通電極に印加される駆動電圧（ＶＣＯＭ）を切り替える必要がある。この切り替えは、したがって、前記リフレッシュ周期中に起こらなければならない。前記共通電極電位を、前記リフレッシュが生じる前に切り替えないことは、これは、前記リフレッシュ回路網の入力部において存在する電圧を変化させ、前記リフレッシュ回路網が前記ビデオ情報の状態を最早検出することができないため、重要である。
【００５１】
図１１及び１２に示す画素回路において、列駆動回路３５によって発生された適切なアナログ電圧を印加することによって、画素１０を完全グレイスケールモードにおいて動作することができる。これらの電圧は、Ｔ４  ６４及びＴ３  ６３によって形成されたインバータ回路への入力においても存在する。中間電圧レベルをＣＭＯＳインバータの入力部に印加した場合、重大な電流が前記回路の電源から流れるかもしれない。したがって、前記表示装置の電力消費において重大な増加が結果として生じるため、これを避けることが望ましい。これを避けるある技術は、前記表示装置がその通常グレイスケールモードにおいて動作している場合、ＶＤＤ及びＶＳＳに印加される電圧を同じにすることである。代わりに、１個以上のＴＦＴを、前記インバータの電源ラインに直列に接続することができ、中間電圧を前記画素に前記列ドライバ回路３５によって印加している場合、これらのＴＦＴはターンオフする。
【００５２】
図１４は、リフレッシュしないグレイスケールモードにおいて動作する場合、中間入力電圧レベルによって前記インバータ回路における電力消費が増大する問題を回避する回路を示す。２個のｎ形ＴＦＴ１８０、１８２を、リフレッシュライン５２によって直接制御し、ｐ形ＴＦＴ６３、６４に直列に接続する。２個のｎ形ＴＦＴ１８０、１８２は、したがって、図１１のＴＦＴ  Ｔ５にとって代わる。ｎ形ＴＦＴ１８０、１８２は、前記リフレッシュ信号がハイの場合にのみターンオンし、これは、前記画素がグレイスケールモードにおいて動作する場合、起こらない。
【００５３】
図１１、１２及び１４に示す画素回路の他の特徴は、前記リフレッシュ動作中、列電極１６におけるビデオデータを読み出すことができることである。これを、前記リフレッシュ信号がハイレベルにある場合、トランジスタＴ１  １２をターンオンすることによって達成する。
【００５４】
図１１、１２及び１４に示す回路は、反転形式のものであり、すなわち、前記ディジタルデータをリフレッシュする場合、このデータの論理状態を反転する。これは、本発明を実行するのに常に望ましいわけではない。種々の反転しないリフレッシュ計画を、ここで図１５から１７の参照と共に考察する。一般に、これらの回路は、前記データ記憶キャパシタにおける電圧によって表される論理レベルを変化せず、前記データが最後にリフレッシュされてから生じたかもしれない前記電圧レベルにおける任意の劣化を単純に補償するため、上述した反転回路と異なる。これは、有用ならば一時記憶回路を依然として使用してもよいが、一般に、一時記憶回路が必要でないことを意味する。
【００５５】
図１５は、単純な反転しないリフレッシュ回路網を示す。これを、ＴＦＴ１２を経て対応するデータ記憶ノード７２に接続された一対のクロス結合されたＣＭＯＳインバータ１１０、１１２によって構成する。第１ＣＭＯＳインバータ１１０は、スイッチ１２に接続された入力部と、第２ＣＭＯＳインバータ１１２の入力部に接続された出力部とを有する。第２ＣＭＯＳインバータ１１２の出力部を、スイッチ１２に接続する。したがって、ＴＦＴ１２の１個によって形成された１個のスイッチを閉じた場合、対応する記憶ノード７２におけるデータは、第１インバータ１１０及び第２インバータ１１２を駆動し、記憶ノード７２を通常レベルに再充電する。
【００５６】
図１６は、第１インバータ１１０及び第２インバータ１１２の代わりの実装を示す。ＴＦＴ１８４を、リフレッシュ中、ローレベルにした信号／ｒｅｆｒｅｓｈによって制御し、ＴＦＴ１８４をターンオンし、クロス結合されたインバータ１１０、１１２に給電する。このトランジスタ１８４は、リフレッシュ動作が行われていない場合、電源ライン（ＶＤＤ及びＶＳＳ）間を流れる電流を最小にすることを可能にする。
【００５７】
図１５及び１６のトランジスタサイジング及びレイアウトを選択し、クロス結合されたインバータ１１０、１１２が、データ記憶ノード７２においてこれらの初期状態を押し付けるのではなく、前記データ記憶ノードの論理状態を採用することを保証する。
【００５８】
図１７は、これらの設計制約を軽減する代わりの反転しないリフレッシュ回路網を示す。第２インバータ１１２を、スイッチ１２と、したがって記憶ノード７２とに、追加のリフレッシュライン１１６によって制御される追加のリフレッシュＴＦＴ１１４を経て接続する。使用において、追加のリフレッシュライン１１６を、スイッチ１２の１個を閉じた後の特定の遅延によって駆動することができ、前記遅延は、前記出力部を接続して記憶ノード７２を駆動する前に、インバータ１１０、１１２が切り替わる時間を許可し、第２インバータ１１２の出力部における正確な電圧を保証する。
【００５９】
別々に記憶された多数のビットを有する画素回路に関するリフレッシュ配置をここで考察する。あるアプローチは、各々のビットに関して別個のリフレッシュ回路網を設けることである。
【００６０】
代案は、前記リフレッシュ回路網を多重化することである。図６は、この代案の一例を示す。図１８は、選択ＴＦＴ７８によって駆動される同じ駆動ライン１０２に沿った各々のＴＦＴ１２に接続されたリフレッシュライン５２によって駆動されるリフレッシュ回路網５１による図１０の回路の発展を示す。表示回路網１００は、図６から１０の表示回路網７４と異なり、リフレッシュ回路網を含まない。
【００６１】
データ記憶キャパシタンス７２を、選択ライン７６を非選択状態に保持し、アドレスライン１４の１つを選択し、キャパシタンス７２の１つを対応するＴＦＴ１２を経て選択することによって、別々にリフレッシュすることができる。リフレッシュライン５２を選択し、リフレッシュ回路網５１に前記キャパシタンスの選択されたものをリフレッシュさせることができる。他のキャパシタンスを順次に選択することができる。
【００６２】
前記ディジタルデータを使用し、前記画素に関する駆動信号を、直接又は画素駆動回路によって供給することができる。画速度迂回路は、ある形式のＤ／Ａコンバータ回路を含んでもよい。データを、前記画素又は駆動回路に並列に伝送することができる。複数の記憶されたビットが前記画素のグレイレベルをセットすることができる、例えば、各々の画素内にディジタルからアナログへの（Ｄ／Ａ）コンバータを実装することを含む多数の方法が存在する。
【００６３】
しかしながら、いくつかの場合において、例えば、図１９に示す回路を使用することによって、データを画素駆動回路へ連続する形式で伝送することが好適であるかもしれない。表示及びリフレッシュ回路網７４を、アドレスライン１４の制御の下で順次にデータ記憶キャパシタ７２の各々に接続する。前記リフレッシュ動作は、前記画素又は画素駆動回路へのデータの伝送と同時に生じてもよい。
【００６４】
画素における多ビットリフレッシュの特別な例を図１２に示し、これは、４ビット順次充電再分配ディジタルアナログ変換を使用する。駆動ライン１０２を、液晶キャパシタンス１８に、第１相補ＴＦＴ１２４及びインバータ１２０と第２相補ＴＦＴ１２２とを経て接続する。第１相補ＴＦＴ１２４及び第２相補ＴＦＴ１２２を、反対の伝導形のものとし、各々をリフレッシュライン５２に接続する。
【００６５】
使用において、データ記憶キャパシタ７２の１つを選択し、リフレッシュライン５２の選択に応じて、第１相補ＴＦＴ１２４は、駆動ライン１０２を、インバータ１２０を経て液晶素子１８に接続する。リフレッシュライン５２を選択から外した場合、第２相補ＴＦＴ１２２は、インバータ１２０の出力部を接続し、選択されたキャパシタ７２をリフレッシュする。前記回路は、反転するリフレッシュ回路網として作用する。多液晶素子１８の更なる詳細は、参照によってここに含まれる米国特許第５４４８２５８号および第５９２３３１１号明細書において与えられる。
【００６６】
図２１は、多ビットリフレッシュ設計の他の例を示し、この場合において、図２０の順次設計とは異なり並列設計である。個々のキャパシタンス７２における電圧によって制御されるスイッチングトランジスタ１３８は、第１重み付きキャパシタ１３０、第２重み付きキャパシタ１３２、第３重み付きキャパシタ１３４及び第４重み付きキャパシタ１３６を、接地ライン１４０に接続する。第１重み付きキャパシタ１３０、第２重み付きキャパシタ１３２、第３重み付きキャパシタ１３４及び第４重み付きキャパシタ１３６は、実質的に１：２：４：８比におけるキャパシタンスを各々有し、単位キャパシタンスに記号ＣＣを割り当ててもよい。第１から第４の重み付きキャパシタ１３０、１３２、１３４、１３６の他方の端を、液晶素子１８に並列に接続する。リセットライン１４４によって制御されたリセットトランジスタ１４２は、固定電圧ライン１４０を液晶素子１８に接続する。
【００６７】
使用において、ライン１４０を基準電圧ＶＲＥＦに接続し、基準電圧ＶＲＥＦを、便利には、しかし必須ではなく、記憶キャパシタ７２に接続された電圧と同じにする。方形波を、前記ディスプレイの共通電極に印加する（ＶＣＯＭ）。前記共通電極における電圧を切り替える直前、前記表示素子における電圧を、ライン１４０におけるのと同じレベルに、ＴＦＴ１４２を一時的にターンオンすることによってリセットする。共通電極電圧ＶＣＯＭが切り替わる場合、液晶素子１８の両端間に現れる電圧は、液晶キャパシタンス１８と、選択された重み付きキャパシタ１３０、１３２、１３４、１３６の並列の組み合わせとによって形成される分圧器によって決定される。したがって、表示素子１８の両端間に現れる共通電極電圧における変化の分数は、ＴＦＴ１３８の電導状態と、キャパシタ７２において記憶されたディジタルデータの値とに依存する。この電圧は、前記表示素子の両端間で、共通電極電圧ＶＣＯＭがその初期状態に切り替えられる直前、前記表示素子電圧を再びＴＦＴ４２を使用してリセットするまで保持される。したがって、前記選択された重み付きキャパシタの合計のキャパシタンスを、前記重み付きキャパシタの１つ又はすべてを選択することによって、ＣＣと１５ＣＣとの間で変化させることができる。
【００６８】
図２２及び２３は、シフトレジスタのような構造を使用する代わりのアプローチを使用する実施例を示す。図２２は、単一のレジスタユニットを示し、図２３は、一緒に接続した４つのこれらの回路を示す。
【００６９】
図２２に示すように、レジスタユニット１７０は、第１クロック１６２によって制御されると共にキャパシタンス７２に接続された第１ＴＦＴ１５２に接続されたデータ入力部１５６を有し、キャパシタンス７２を、第２ＴＦＴ１５４及びインバータ１５０を経て、出力部１６０に接続する。出力部１６０を、キャパシタンス７２に、リフレッシュデータライン１５８と、リフレッシュライン５２によって制御されるリフレッシュトランジスタ５０とを経て接続する。
【００７０】
図２３は、共通第１クロック１６２と、第２クロック１６４と、リフレッシュライン５２に直列に一緒に接続された４個のユニット１７０を示す。
【００７１】
使用において、データ入力部１５６を前記列電極に接続してもよい。第１クロック１６２を選択し、データ入力部１５６におけるデータを、キャパシタンス７２に第１ＴＦＴ１５２を経て印加する。第２クロック１６４を選択し、前記信号を、第２ＴＦＴ１５４及びインバータ１５０を経て次のユニットへ渡すことができる。
【００７２】
データがユニット１７０のチェーンを経て十分すばやく伝送されていない場合、第２クロック１６４をパルシングし、キャパシタンス７２における信号をインバータ１５０の入力部に周期的に伝送することによって、前記データをリフレッシュする必要がある。前記リフレッシュ信号をハイにし、インバータ１５０からの出力信号を、リフレッシュライン１５８及びリフレッシュＴＦＴ５０に通過させ、キャパシタンス７２における信号を反転する。
【００７３】
この配置における伝送波形を図２４に示す。入力段階１７２において、データをキャパシタンス７２に順次に伝送する。記憶段階１７２において、データは前記キャパシタンスにおいて残り、周期的にリフレッシュされる。
【００７４】
前記アレイにおけるいくつかの画素を、静的モードにおいて、前記画素内に記憶されたデータと、外部信号源によって供給された他のデータとを使用し、同時に動作することができる。これを、前記画素回路を変更することなしに、前記ディスプレイを適切な信号で駆動することによって簡単に達成することができる。このアプローチは、電力消費を最小にすることができる。
【００７５】
例えば、前記ディスプレイの残りが、静止した背景を示す間に、前記ディスプレイの一部は、動画を示すことができる。前記外部ビデオ源は、前記ディスプレイに、前記動画を示す画像の領域に関するデータのみを供給すればよく、これによって電力を節約する。
【００７６】
前記画素回路と、前記画素のリフレッシュ制御入力部への接続部とを変更することによって、前記ディスプレイの異なった領域を異なったモードにおいて動作するように配置することができる。例えば、中央領域が動画を表示することができ、外側領域が前記画素内に記憶された静止画像を表示することができる。
【００７７】
他の画素回路を使用し、画素又は画素のグループ内のデータのリフレッシュを実現することもできる。例えば、前記ＣＭＯＳインバータを、クロックドＣＭＯＳインバータ、レシオドＮＭＯＳ又はＰＭＯＳインバータ、又は、レシオレスＮＭＯＳ又はＰＭＯＳインバータによって置き換えることができる。前記リフレッシュ動作を行う他の方法も考えることができ、例えば、前記データ記憶ノードを前充電し、次に、適切な場合、放電する計画を考えることができる。多画素電圧レベルの検出及びリフレッシュも可能である。
【００７８】
リフレッシュ回路網を組み込んだ提案した画素を、マトリックス内に情報を記憶する必要がある場合、他のアクティブマトリックスアレイ装置に適用することができる。表示装置における適用は、本技術が、低電力消費が要求される場合に新たなビデオ情報による前記表示素子のアドレッシングを一時中止することを可能にするため、明らかに有利である。
【００７９】
上述したように、前記原理を、例えば、その内容が参照材料としてここに含まれる欧州特許出願公開明細書第１１１６２０５号に記載の装置のようなアクティブマトリックスＬＥＤ表示装置と、エレクトロクロミック、エレクトロフォレティック、及び、エレクトロルミネッセント表示装置のような他の種類のアクティブマトリックス装置とにおいても適用することができる。
【００８０】
画素に関して上述したのと同じ種類の原理を使用し、データをマトリックス素子中に記憶する他のマトリックスアレイ装置において利益を与えることができる。
【００８１】
例えば、電子−機械的アクチュエータのアレイは、同様に、上述した方法において前記アレイ素子内に集積されたリフレッシュ回路網によって提供される長期データ記憶能力から利益を受けることができる。
【００８２】
同様に、アクティブマトリックス変換装置も利益を受けることができる。
【００８３】
本技術を、例えば、各々のセンサ素子の出力を、ある程度後の時間において読み出す前に、望ましいように装置内に局所的に記憶することができる検出素子のアレイを具えるセンサに適用することもできる。局所リフレッシュ回路網を前記検出素子内に導入することによって、検出動作と、前記アレイ素子からのデータの読み出しとの間の時間は、もはや制限されない。これらのような装置の例は、例えば、米国特許出願公開明細書第５３４９１７４号に記載の光学画像検出アレイ装置と、米国特許出願公開明細書第５３２５４４２号に記載のキャパシタンスタイプ指紋検出装置とを含み、これら双方の内容は参考材料として個々に含まれる。
【００８４】
本開示から、多くの変更及び変形が当業者には明らかになるであろう。これらのような変更及び変形は、当該技術分野において既知の他の特徴と、ここにすでに開示した特徴の代わりに、又はこれらに加えて使用してもよい他の特徴とを含んでもよい。
【図面の簡単な説明】
【００８５】
【図１】代表的な既知のＡＭＬＣＤの単純化した図式的な図である。
【図２】本発明によるアクティブマトリックス装置の実施例における代表的な画素の回路を図式的に示す。
【図３】本発明によるアクティブマトリックス装置の実施例における代表的な画素の回路を図式的に示す。
【図４】図２及び３の画素の機能的な部分を図式的に示す。
【図５】リフレッシュ機能を有し、ＡＭＬＣＤのような他の種類の表示装置における使用にも好適の他の可能な画素回路配置を示す。
【図６】多数の二値数字としてビデオ情報を記憶することができる他の画素回路を示す。
【図７】複数のデータ記憶ノードを有する他の画素回路を示す。
【図８】複数のデータ記憶ノードを有するさらに他の画素回路を示す。
【図９】複数のデータ記憶ノードを有する依然として他の画素回路を示す。
【図１０】複数のデータ記憶ノードを有する依然として他の画素回路を示す。
【図１１】本発明による画素回路の例をより詳細に示す。
【図１２】本発明による画素回路の例をより詳細に示す。
【図１３】図１１及び１２の画素回路の動作において存在する代表的な電圧波形を示す。
【図１４】本発明による代わりの画素回路を示す。
【図１５】本発明において使用する好適なリフレッシュ回路網を示す。
【図１６】本発明において使用する好適なリフレッシュ回路網を示す。
【図１７】本発明において使用する好適なリフレッシュ回路網を示す。
【図１８】複数のデータ記憶ノードを有する実施例に関するリフレッシュ配置を示す。
【図１９】複数のデータ記憶ノードを有する実施例に関するリフレッシュ配置を示す。
【図２０】複数のデータ記憶ノードを有する実施例に関するリフレッシュ配置を示す。
【図２１】複数のデータ記憶ノードを有する実施例に関するリフレッシュ配置を示す。
【図２２】直列に配置された複数のレジスタを有する本発明による配置を示す。
【図２３】直列に配置された複数のレジスタを有する本発明による配置を示す。
【図２４】図２２及び２３の配置において用いる信号を示す。
【国際公開パンフレット】
2004536337.tif 000003
2004536337.tif 000004
2004536337.tif 000005
2004536337.tif 000006
2004536337.tif 000007
2004536337.tif 000008
2004536337.tif 000009
2004536337.tif 000010
2004536337.tif 000011
2004536337.tif 000012
2004536337.tif 000013
2004536337.tif 000014
2004536337.tif 000015
2004536337.tif 000016
2004536337.tif 000017
2004536337.tif 000018
2004536337.tif 000019
2004536337.tif 000020
2004536337.tif 000021
2004536337.tif 000022
2004536337.tif 000023
2004536337.tif 000024
2004536337.tif 000025
2004536337.tif 000026
2004536337.tif 000027
2004536337.tif 000028
2004536337.tif 000029
2004536337.tif 000030
2004536337.tif 000031
2004536337.tif 000032
2004536337.tif 000033
2004536337.tif 000034
2004536337.tif 000035
2004536337.tif 000036
2004536337.tif 000037
2004536337.tif 000038
2004536337.tif 000039
2004536337.tif 000040
2004536337.tif 000041
【国際公開パンフレット（コレクトバージョン）】
2004536337.tif 000042
【国際調査報告】
2004536337.tif 000043
2004536337.tif 000044
2004536337.tif 000045
2004536337.tif 000046