(57)【要約】本発明は、完全な平面型のダマシン・ダブルゲート・トランジスタ（１００）の構造及び製造プロセスを提供するものである。この構造は、新規の、自己整合、超段階型、逆行性のボディ（１３０）、及びゼロ寄生のエンド壁のゲート−ボディ接続を有する。構造（１００）は集積度の向上をもたらし、超低電力の利用を可能にする。本発明は、四端子のＭＯＳＦＥＴデバイス及び動的しきい値のＭＯＳＦＥＴデバイスを共に、同時に作製する方法も提供する。
2004517466.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗率の表面を有するシリコン基板を用意するステップと、
平坦化停止層として使用すべく適応させた層を、前記シリコン基板の前記表面上に形成するステップと、
前記シリコン基板の前記表面をドーピングして、ソース領域及びドレイン領域を得るステップと、
ドーピングしたチャンネル領域を作製するステップと、
各々が側壁及び底部を有するゲートトレンチを、前記シリコン基板内に形成するステップと、
前記各ゲートトレンチの前記側壁上に、スペーサを形成するステップと、
前記ゲートトレンチ内に、ゲート絶縁体の薄膜層を堆積させるステップと、
前記ゲートトレンチに、第１ゲート導体材料を部分的に充填するステップと、
真性デバイス領域の周辺の前記ゲートトレンチから前記第１ゲート導体材料を除去して前記シリコン基板の前記表面が露出するように、少なくとも１つの前記ゲートトレンチの少なくとも一部分をマスクしながら、ゲートのフォトリソグラフィを実行して、前記真性デバイス領域を保護するステップと、
前記真性デバイス領域の周辺の前記ゲートトレンチに、二酸化シリコンを充填するステップと、
前記真性デバイス領域内にある前記ゲートトレンチ内に第２ゲート導体材料を堆積させて、該第２ゲート導体材料が、前記第１導体材料の上部及び端部を覆うようにすることによって、前記真性デバイス領域内にある前記ゲートトレンチ内の前記第１ゲート導体材料の前記上部及び端部を、前記シリコン基板の前記ドーピングした表面に短絡させるステップと
を具えていることを特徴とするトランジスタの製造方法。
【請求項２】
高抵抗率の表面を有するシリコン基板を用意するステップと、
前記シリコン基板の前記表面上に、平坦化停止層として使用すべく適応させた層を形成するステップと、
前記シリコン基板の前記表面をドーピングして、ソース領域及びドレイン領域を得るステップと、
各々が側壁及び底部を有するゲートトレンチを、前記シリコン基板内に形成するステップと、
前記各ゲートトレンチの前記側壁上に、スペーサを形成するステップと、
前記ゲートトレンチの前記底部を、カウンタ・ドーピングするステップと、
前記ゲートトレンチ内に、ゲート絶縁体の薄膜層を堆積させるステップと、
前記ゲートトレンチに、第１ゲート導体材料を部分的に充填するステップと、
真性デバイス領域の周辺の前記ゲートトレンチから前記第１ゲート導体材料を除去して前記シリコン基板の前記表面が露出するように、少なくとも１つの前記ゲートトレンチの少なくとも一部分をマスクしながら、ゲートのフォトリソグラフィを実行して、前記真性デバイス領域を保護するステップと、
前記真性デバイス領域の周辺の前記ゲートトレンチに、二酸化シリコンを充填するステップと、
前記真性デバイス領域内にある前記ゲートトレンチ内に第２ゲート導体材料を堆積させて、該第２ゲート導体材料が、前記第１導体材料の上部及び端部を覆うようにすることによって、前記真性デバイス領域内にある前記ゲートトレンチ内の前記第１ゲート導体材料の前記上部及び端部を、前記シリコン基板の前記ドーピングした表面に短絡させるステップと
を具えていることを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は一般に、トランジスタに関するものである。本発明は特に、完全な平面型（プレーナ）であり、かつ低電圧で動作するトランジスタに関するものである。
【０００２】
（発明の背景）
シリコンベースのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補性金属酸化膜半導体）のチャンネル長が１０μｍからサブ１００ｎｍ（１００ｎｍ以下）に縮小したことが、ディジタル回路の集積度が驚異的に進展したことの背景的な原動力となってきた。回路密度の指数関数的な向上（ムーアの法則）が、ますます精巧で高速なマイクロプロセッサ及びディジタル信号プロセッサを可能にした。しかし、昨今の「ポストＰＣ（パーソナルコンピュータ後）時代」においては、半導体産業を動かす市場は家庭電子機器、無線通信、及びインターネット基盤である。今後１０年についてのＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ：国際半導体技術ロードマップ）のロードマップは、集積度の向上と同じくらい、あるいはそれ以上に、集積する機能の多様性の向上を求めている。
【０００３】
近年、１５０ＧＨｚを超えるＣＭＯＳのスイッチング周波数（ｆＴ）が達成されている。ＣＭＯＳは、こうした高性能を、比較的低い製造コストの製造プロセスを用いて達成することができるので、今日ではにわかに、多くの無線周波数（ＲＦ）用途のための重要な選択肢になって来ており、これらの用途はかつては、バイポーラ及びガリウムヒ素のようなより高価な技術の独壇場と考えられていた。このことは、研究の焦点を、高集積かつ多種多様なＣＭＯＳシステム・オン・チップ（ＳＯＣ）技術に移行させて、ＳＯＣ技術は、混合信号の無線システム全体を単一チップ上に集積するものである。高品質の受動素子、及び高利得、高線形性、低雑音（ノイズ）、低電力のＲＦ対応トランジスタを、念入りに作製した基板上に設けるためには、先進的なデバイス及び技術革新を必要とし、この基板は、チップ上の敏感なＲＦ受信機に対する、ディジタル回路の結合及びクロストーク雑音の影響を低減する。
【０００４】
可能な限り低消費エネルギーのＲＦ  ＳＯＣは、先進的なスペクトル拡散通信アルゴリズムを用いる。現在の研究は、ＳＯＣ  ＣＭＯＳ無線トランシーバ（送受信機）の設計に影響を与える、回路、アーキテクチャ、及びアルゴリズムの問題に広がる。研究活動は、バルクＳｉ、ＳｉＧｅ、及びＳＯＩ（Ｓｉｌｉｃｏｎｅ ｏｎ Ｉｎｓｕｌａｔｏｒ：シリコン・オン・インシュレータ、シリコン／絶縁膜構造）の深サブミクロンの（１ミクロンよりもずっと微小な）ＣＭＯＳ設計、アナログＲＦフロントエンド（前置回路）の設計、Ａ／Ｄ（アナログ−ディジタル）インタフェース回路の設計、及びディジタル・ベースバンド信号処理にも及ぶ。しかし、単一チップのＲＦ  ＳＯＣの解決策を最適化するためには、単なる先進的な回路設計以上のものが必要なことは明らかである。
【０００５】
携帯機器用のこれらのＳＯＣの最大の制約は、電力消費である。現在のハンドヘルド（手持ち）ＲＦ装置では、システムのバッテリが通常、コスト、大きさ、重量、及び信頼性の問題の大半を占める。これらのシステムは、サブ１００ｎｍのＲＦ−ＣＭＯＳデバイスを利用することによって、より高集積化されるので、電力消費はさらに大きな問題となる。従って、低コスト、高集積度のＲＦ−ＣＭＯＳを完全に実現するためには、新たな超低電力デバイス構造及び回路設計技法を開発することが不可避である。これらのデバイスは、何ＧＨｚかのレベルの性能を維持しつつ、０．２５Ｖくらいまで低くした電源電圧で動作することが好ましい。またこれらのデバイスは、高いトランスコンダクタンス（相互コンダクタンス）及び低雑音を維持して、スパイラル・インダクタのような、オンチップの、高いＱ値の、調整可能な受動素子と共に容易に集積できることが好ましい。
【０００６】
まとめれば、現在技術では、超低電力で動作するデバイスが必要とされる。そして現在技術では、集積度が向上した先進的なトランジスタが必要とされる。これに加えて、こうしたトランジスタを製造するプロセスを簡略化する必要がある。最後に、こうしたトランジスタを製造するコストを低減する必要がある。
【０００７】
（発明の概要）
本発明の目的は、集積度の向上を可能にする新規のトランジスタを提供することにある。本発明の他の目的は、超低電力で動作するトランジスタを提供することにある。これに加えて本発明の目的は、トランジスタを製造するプロセスを簡略化することにある。最後に本発明の目的は、トランジスタを製造するコストを低減することにある。
【０００８】
当業者にとって明らかな、上記及び他の目的及び利点は、本発明によって達成することができ、本発明の第１の要点は、ダマシン・ダブルゲート・トランジスタを製造する方法、及びこの方法によって製造する構造に指向したものである。より詳細には、本発明は、四端子のＭＯＳＦＥＴデバイス及び動的しきい値のＭＯＳＦＥＴデバイスを共に、同時に作製する方法を提供する。この方法は、１）高抵抗率のバルクシリコン基板（エピタキシャル層あり、またはエピタキシャル層なし）か、あるいは、ＳＯＩ基板、または表面上に絶縁半導体領域を規定した同様の基板のいずれかから開始する。これらの基板は、１）高低効率のバルクシリコンまたは２）ＳＯＩを作製する既存の方法、即ちＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ：酸素イオン打込みによるＳＯＩ形成技術）、ＢＥＳＯＩ（Ｂｏｎｄ ａｎｄ Ｅｔｃｈｂａｃｋ ＳＯＩ：はり合わせエッチバックＳＯＩ）、スマートカット、金属誘起再結晶化、レーザー誘起再結晶化、等のいずれによっても作製することができる。
【０００９】
１つの好適例では、シリコン・トレンチのエッチング用のハードマスク、及び研磨停止用の「パッド」層（例えばチッ化シリコン）を最初に、上部シリコン層上に堆積させる。そして、絶縁トレンチ／ゲートトレンチの合体を、この上部シリコン層を部分的に貫通するようにエッチングする。第２マスク及びエッチングを用いて、残ったシリコンを絶縁トレンチの底部から完全に除去しつつ、ゲートトレンチの下にはシリコンの薄膜活性領域を残して、この領域がチャンネルとなる。残ったシリコンの「島」はバーベル形であり、狭く薄いチャンネル領域のいずれの側にも、大きく厚いソース／ドレイン領域を有する。これに続いて、このゲートトレンチを用いて、底部（ボトム）ゲート、チャンネル、及び上部（トップ）ゲートを形成して、これらのすべてが、このトレンチの開口部に自己整合（セルフ・アライメント）している。浅い打込みと深い打込みとを相補的に組み合わせて用いて、それぞれ、カウンタ・ドーピングしたチャンネルの形成、及びソース／ドレイン領域の重度かつ均一なドーピングを行う。このカウンタ・ドーピングしたチャンネルは基板効果を強めるので、動的しきい値の変動を最大にするために有用である。そして、側壁スペーサ材料を堆積させて、サブリソグラフィーのチャンネル長のためのゲート開口部を狭めると共に、ソース／ドレイン領域の側壁を絶縁する。このスペーサの形成に続いて、重度にドーピングした埋込み底部ゲートをイオン打込みによって形成する。この打込みを、前記パッド及びスペーサの両方によってマスクして、これらのパッド及びスペーサは、この打込みを、前記重度にドーピングしたソース及びドレイン領域の両方から離間させて、電気漏洩及び電気容量生成を防止する。この打込みのエネルギーは、この打込みを前記カウンタ・ドーピングしたチャンネル層の下にもっていくのに十分なものである。この埋込み層とその上のチャンネルとの間に、超尖鋭で逆行性の打込み特性を得るために、原子重量の大きいイオン（ｐ＋用にインジウム、ｎ＋用にヒ素）を用いる。随意的に、薄膜で非ドーピングの選択的なエピタキシャル・シリコン層を、前記カウンタ・ドーピングしたチャンネル上に成長させて、デバイスの移動度を増強することができる。プロセス中のこの時点では、すべての高温のステップが完了し、これは、（酸化ハフニウム及び銅のような）温度感受性の材料をゲート・スタックに使用可能であることを意味する。しきい値電圧設計の追加的な制御を達成するために、ポリシリコン、あるいは調整可能な割合のＧｅを有するポリシリコン／ゲルマニウムを、第１ゲート導体層として用いることができる。あるいはまた、金属またはシリサイドも、第１ゲート導体層に用いることができる。このゲート導体材料を前記絶縁／ゲートに過充填して、平坦化してパッド層に戻して、プラズマで窪みを付ける（溝形にする）。次に、チャンネル全体及びゲート・スタックをパターン化して、エッチングして、前記底部ゲート層上でエッチングを停止する。このマスクと元のチャンネル・マスクとのアライメント（整合）によって、結果的なデバイスが四端子であるか、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ ＭＯＳ：動的しきい値ＭＯＳ）であるか、���るいは浮遊（フローティング）ボディであるかが決まる。これらの３種類のデバイスのすべてを同一基板上に同時に製造して、種々の回路応用で必要に応じて使用することができる。次に、前記トレンチに絶縁体（例えば二酸化シリコン）を再充填して平坦化する。そしてこのトレンチ絶縁体をパターン化してエッチング除去して、前記上部及び底部ゲートを隣接回路に配線接続するための、「ダマシン」金属のローカル（局所的）接続線を形成する。この金属（第２ゲート導体）を前記トレンチに堆積させて過充填して、平坦化してパッド層に戻して、プラズマで少し窪みを付ける。そしてこの窪みに「キャップ」絶縁体（例えば二酸化シリコン）を満たして平坦化する。このキャップは、その後の接点のエッチングが、前記埋込みローカル接続線の金属に達するのを防止する。最後に、レベル間絶縁体を堆積させて、プラズマ・エッチングした金属または二重（デュアル）・ダマシン金属のいずれかの１レベル、及び接点の１レベルをパターン化して、エッチングして、充填して、平坦化する。この接点エッチングは選択的なものであり、前記パッド絶縁体を貫通して接合の上部に接触するが、トレンチのキャップ絶縁体は貫通しない。従って、ソース／ドレイン接点は、ゲート及び絶縁領域に対して自己整合する。その後のすべてのレベルに対して、通常の接続処理を用いる。
【００１０】
本発明は、新規の、完全な平面型（プレーナ）のＤＴＭＯＳデバイス構造及びその製造プロセスについて記述したものであり、これは、現存するいくつかの主要な問題を克服して、ＤＴＭＯＳの利点を、バルク及びＳＯＩの双方のサブ１００ｎｍＣＭＯＳ技術にまで広げる。このプロセスは、五酸化タンタルのような高Ｋ値のゲート絶縁体、及び銅のような低抵抗の金属ゲートを、新規の、自己整合、超段階型、逆行性のボディ打込みによって容易に内蔵させることを可能にする。現在の、駆動／速度、電力遅延積（ｐｏｗｅｒ−ｄｅｌａｙ ｐｒｏｄｕｃｔ：消費電力と動作時間との積）、トランスコンダクタンス、出力抵抗、線形性、雑音、ホットエレクトロン（ホット電子）の信頼性、及び駆動しきい値の整合はすべて、既存のＭＯＳＦＥＴ設計より優位である。本発明の応用は広範囲にわたるが、特に、０．２５Ｖ〜１．０Ｖの混合信号用のＲＦ  ＣＭＯＳ  ＳＯＣのブロック組立回路を可能にする。電源を大幅に小さくすることと優れたアナログ／ＲＦ性能との間で、大幅な電力低減という使命を、本発明の方法によって達成することができる。本発明の応用は主に、高集積ＣＭＯＳのシステム−オン−チップ（ＳＯＣ）の実現に焦点を置き、これらの実現は、先進の拡散スペクトル通信アルゴリズムを使用しつつ、可能な限り少ないエネルギー消費を達成する。このことは、何ＧＨｚかの無線トランシーバを含む。これらの応用は、バルク及びＳＯＩの、深サブミクロン（ＤＳＭ：ｄｅｅｐ−ｓｕｂｍｉｃｒｏｎ）及びサブ１００ｎｍのＣＭＯＳ技術に及ぶ。本発明の応用は、種々のポケット装置及びハンドヘルド装置において、低い帯域のデータ、制御データ、音声データ、及びテキスト・メッセージから完全なストリーミング・ビデオに至るまでの広範にわたるデータの種類をサポート（支援）することが可能な、単一チップのピコ無線を可能にするものと考えられる。
【００１１】
１つの好適例では、ＤＴＭＯＳ構造がシリコントランジスタを具えて、このトランジスタのゲートを２つの導体層及びキャップ絶縁層で構成して、これらの層のすべてを、元のＳＯＩまたはエピタキシャルのシリコン層内にエッチングした溝内に埋め込む。その結果は、低いゲート抵抗、ボディ抵抗、及びＳ／Ｄ（ソース／ドレイン）抵抗を有する完全な平面型の構造になる。このプロセス・ステップの順序、及びその結果のトランジスタ構造は新規のものである。これらのゲート層はすべて、高温のソース／ドレイン処理が完了した後に堆積させ、これにより、これらのゲート層に発生し得る、高温による損傷を防止する。小型で低容量のエンド（端）壁（側壁と称することがある）の接点を、上部ゲート材料と、自己整合、超段階型、逆行性のボディとの間に形成する。１つの好適例では、この構造を高抵抗率のＳＯＩウエハー上に構成する。他の好適例では、この構造を高抵抗率のエピタキシャル・バルク・シリコンウエハー上に構成して、通常のトリプルウエル（三重井戸）処理を省略することを可能にする。これらのデバイスは、慣例のＣＭＯＳデバイス（ＤＴＭＯＳでない）と共に同一チップ上に集積して、両デバイスのトレードオフを達成することもできる。
【００１２】
新規の、ゼロ領域、ゼロ容量、低抵抗のエンド壁接点を、前記第２ゲート層と、低抵抗、超逆行性の埋込みボディ領域との間に形成する。本発明は、チャンネル領域内及びその下に予め存在するＳ／Ｄ打込みに対してカウンタードーピングを行うことによって形成した、新規の、超段階型、逆行性のウエル（井戸）構造も提供し、この構造はチャンネルに自己整合して、ソース／ドレイン接合には接触しない。この構造は特に、ＤＴＭＯＳをバルク・シリコンで実現するのに有益であり、ＳＯＩ  ＤＴＭＯＳの実現の大部分の利点を達成する。
【００１３】
本発明はさらに、慣例のウエル処理を省略した方法（ウエルなしのＣＭＯＳ）を提供しつつ、サブボルト（１ボルト以下）のバイアス（及び随意的なＶＤＤ／２のエピタキシャル基板バイアス）と結合した高抵抗率のエピタキシャル絶縁を用いることによって十分な絶縁を維持して、これにより、ＤＴＭＯＳをバルク・シリコンで実現することの複雑性／コストを劇的に低減する。このバルク・シリコンの「半絶縁」基板の設計は、クロストーク、雑音（ノイズ）の結合、及び既存のバルクＣＭＯＳプロセスに通常発生する、受動素子のＱ値の損失も低減する。
【００１４】
慣例のＤＴＭＯＳプロセスは一般に、通常のプラズマ・エッチングしたポリシリコン・ゲートのプロセスを含み、このため、非平面性の強いゲート・スタック、高抵抗のゲート・スタック、ゲート酸化物に対するプラズマ・エッチング損傷、ポリ・ゲートの減損、ゲート絶縁体へのホウ素の貫通、及び高温耐性のないゲート・スタック材料の不適性が生じる。この最後の問題は、ソース／ドレイン打込みの熱処理によるものであり、この処理は通常、ゲート形成に後続し、このため、このプロセスの流れは「ゲート先行」と称される。本明細書に開示するプロセスは、新規の「溝形チャンネル（ｒｅｃｅｓｓｅｄ ｃｈａｎｎｅｌ）」型のダマシン金属の「ゲート最終」の処理を含み、これにより、Ｓ／Ｄ抵抗を低減させたソース／ドレイン領域が有効にでき上がる。このプロセスにより、新規の、絶縁キャップ付きの、平面型のゲートもでき、このゲートは、自己整合の、無境界（ボーダレス）のＳ／Ｄ接点を可能にし、これらの接点は、ゲートがこれらの接点に完全にオーバラップ（重複）してもゲートを短絡させない。
【００１５】
本発明の追加的な要点及び利点は、以下の、図面を参照した実施例の詳細な説明より明らかになる。
【００１６】
（好適な実施例の詳細な説明）
以下、本発明の実施例について図面を参照して説明する。各実施例において、同一構成要素は同一参照番号で表わす。なお、各図面中で、本発明の特徴は必ずしも一定寸法比で描いていない。ここではデバイスをＮ−チャンネル構成で示して説明しているが、プロセスは、同時に構成されるＰ−チャンネルのデバイスに対しても、相補的な打込みを行う。
【００１７】
ここでは、ダマシン・ダブルゲート・トランジスタを形成するいくつかの方法について説明する。最終構造を達成するために用いる図２〜図１２に示す方法のステップを説明する前に、図１１Ａ〜１１Ｄ及び図１２Ａ〜１２Ｄに示す最終構造を構成を理解することが有用である。図１７〜図２４に他の方法を示し、この最終構造は図２４Ａ〜２４Ｂに示す。図２５Ａには追加的な実施例を示す。
【００１８】
図１Ａ〜１Ｂ及び図２Ａに、種々の基板のうちのいくつかを示し、これらは本発明の方法及び構造に用いることができる。図１Ａに示す基板１０はバルクシリコン１１であり、これは、１ｋΩ−ｃｍのような高い抵抗率を有することが好ましい。この抵抗率は１００Ω−ｃｍ〜１０ｋΩ−ｃｍの範囲にすることができる。あるいはまた、トリプルウエル・バルクシリコン基板を代わりに用いることができる。図１Ｂに示す基板１０’は、低抵抗率のバルクシリコン１１’上にエピタキシャル層１２を有する。シリコン１１’の低抵抗率は０．１Ω−ｃｍ〜１０Ω−ｃｍの範囲にすることができる。
【００１９】
図２Ａに、ＳＯＩ（Ｓｉｌｉｃｏｎｅ ｏｎ Ｉｎｓｕｌａｔｏｒ：シリコン・オン・インシュレータ、シリコン／絶縁膜構造）の種基板１０’’を示す。層１１はシリコン基板である。基板１０’’は層１３を有し、この層はＳＯＩ層またはウエハー１４の下で、かつシリコン１１の上にある。層１３は埋込み絶縁層である（通常はＢＯＸ層と称する二酸化シリコンである）。ＢＯＸ層１３の厚さは数μｍから１００ｎｍまでに変化させることができるが、この厚さは約１００ｎｍから約５００ｎｍまでの範囲であることが好ましい。層１４は薄膜結晶シリコン層であり、この層にデバイスを構成する。層またはＳＯＩウエハー１４は、ＳＩＭＯＸ、スマートカット結合（ボンデッド）、金属誘起ポリ再結晶化、等のような、利用可能な所望の方法のいずれによっても形成することができる。層１４は１ｋΩ−ｃｍの高い抵抗率を有することが好ましい。最初の結晶ＳＯＩフィルムの厚さは、入手可能ないずれの厚さにすることもできるが、エッチングによって薄くするか、またはエピ成長によって厚くするかのいずれかによって、約１００ｎｍから約３００ｎｍまでの範囲にすることが好ましい。なお基板１０’’は特に、ＲＦ−ＣＭＯＳ用途に好適である。
【００２０】
４層を有する他の基板１０’’’（図示せず）も利用することができる。その表面層はエピタキシャル層１２’である。エピタキシャル層１２’は、約１００ｎｍから約２００ｎｍまでの厚さを有することが好ましい。エピタキシャル層１２’はシリコン層１１’上にあり、シリコン層１１’は低い抵抗率を有し、約１００ｎｍの厚さを有することが好ましい。シリコン層１１’はＢＯＸ層１３上にある。ＢＯＸ層１３は、基板１０’’を参照して上述したＢＯＸ層１３と同じ厚さの範囲であることが好ましい。ＢＯＸ層１３はシリコン１１’の底部層上にあり、シリコン１１’は好適には約１０オーム−ｃｍの低い抵抗率を有する。
【００２１】
図２Ｂに示すように、一旦、基板１０’’のような適切な基板を用意してから、パッド２０を形成する。パッド２０は、薄膜酸化シリコンの応力除去層２２上にチッ化シリコン層２４を具えていることが好ましい。パッド２０は、シリコンエッチング用のハードマスク及び化学機械的に研磨した（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｅｄ）停止層である。チッ化シリコン層（Ｓｉ３Ｎ４）２４は、約５０ｎｍから約２００ｎｍまでの範囲の厚さを有することができる。層２４は、シリコンエッチング用のハードマスク、及び酸化物層のない化学機械的研磨（ＣＭＰ）用の停止層の両方として用いるべく、堆積または成長させることができる。酸化物層２２は熱酸化物２４の非常に薄い層である。例えば、層２２は約２０ｎｍ〜約４０ｎｍの厚さにすることができる。
【００２２】
パッド２０は、ゲートを包囲する絶縁材料、即ちスペーサ３０及びキャップ１５０とは異なる絶縁材料から形成し、これらについては以下に説明する。薄膜シリコン酸化物の応力除去層２２上にチッ化シリコン層２４を具えたパッドに対しては、スペーサ３０及びキャップ１５０は酸化シリコンを具えている。逆に、単に二酸化シリコンから成るパッド２０については、スペーサ３０及びキャップ１５０がチッ化シリコンを具えている。
【００２３】
図３〜図１２に、最終的なダマシン・ダブルゲート・トランジスタの形成に含まれる種々のステップを図で示し、この最終的なダマシン・ダブルゲート・トランジスタは、プロセスの説明全体を通してデバイス１００で参照する。各ステップにおいて、Ａで参照する平面図、デバイスを幅方向に切断したＢで参照する断面図、デバイスを長さ方向に切断したＣで参照する断面図、及び図３Ａにおいてデバイスを切断線３Ｄで切断したＤで参照する等角図を含む４つの図を示す。
【００２４】
図３Ａ〜３Ｄに、マスク１を利用した最初のマスク／パターン化ステップを完了した後の、デバイスの各種の図を示す。ゲートトレンチ１１０と絶縁トレンチ１１２の合体を上部シリコン層内にエッチングして、５０ｎｍ〜２００ｎｍの厚いシリコン層１４をＢＯＸ層１３上に残す。なお、絶縁トレンチ１１２の異なる部分を個別に１１２ａ〜１１２ｄで識別する。このマスクは、通常のＣＭＯＳ活性領域とゲートマスクの合体形である。明瞭にするために、シリコン基板層１１及びＢＯＸ層１３は以後の図から省略するが、層１４がＢＯＸ層１３上に残り、ＢＯＸ層１３は基板層１１上にあることに留意されたい。
【００２５】
図４Ａ〜４Ｄに、マスク２として識別される第２のマスクによる結果を示し、マスク２はチャンネル領域１２０を２回目のシリコンエッチングから保護する。この２回目のエッチングは、チャンネル、ソース、及びドレイン周辺の絶縁領域内のトレンチ１１２の底部から残ったシリコンを除去して、ＢＯＸ層１３上で停止する。
【００２６】
図５Ａ〜５Ｄに、マスク３を利用した２組の相補的なイオン打込みの結果を示し、一方が深い打込み１１７、他方が浅い打込み１１８である。これらの打込みを用いて、ソース／ドレイン接合またはソース／ドレイン領域、及びチャンネル領域１２０を形成する。以下に説明するように、チャンネル領域１２０は、カウンタ・ドーピングしたチャンネル層またはチャンネル部１２２、及び残りの底部真正層または真正部１２４を有する。図５Ｄでは、ｎ＋領域がソース・ペデスタル（台座）及びドレイン・ペデスタルに相当し、それぞれ１１４Ｓ及び１１４ｄで識別する。図５Ｄでは、ｐ＋領域が周辺のｐ＋ソース／ドレイン・ペデスタルに相当し、これを１１６で識別する。なお、ｐ＋ソース／ドレイン・ペデスタル１１６は隣接するｐ＋デバイスに属し、従ってデバイス１００の一部分ではない。
【００２７】
深いｎ＋打込み１１７を、種々のエネルギー及びドーズ量（打込み量）の連続打込みとして、ＢＯＸ層１３上までずっと均一に、重度にドーピングしたソース／ドレインを形成する。カウンタ・ドーピングしたチャンネル層１２２は、底部真正層１２４を非ドーピングのままにするために、超段階型の外形を有し、このため、インジウム及びヒ素のような重い種類のイオンを用いることができる。ＢＯＸ層１３及びパッド２０が絶縁体であるので、これらは前記の、「浅い打込み／深い打込み」の対の使用を可能にする。より詳細には、これらの領域が絶縁体であるので、デバイスの構造及び動作に重大な影響を及ぼすことなく、これらの領域にドーパントを打ち込むことができる。
【００２８】
図６Ａ〜６Ｄに、側壁スペーサ３０の形成、及びこれに続く、高ドーズ量で比較的高エネルギーの、インジウムのようなｐ＋の打込み１１９を示し、このｐ＋打込みはデバイス１００の、低抵抗率の埋込み底部ゲート１２４’を形成する。なお本実施例では、側壁スペーサ３０は二酸化シリコンを具えている。なお底部ゲート１２４は、２つのスペーサ３０の間にあるゲートトレンチ１１０の底部に自己整合（セルフ・アライメント）して、これらのスペーサ３０は、底部ゲート１２４’が、重度にドーピングしたソースまたはドレイン領域にも、ペデスタル１１４ｓ及び１１４ｄにも接触することを防止して、底部ゲート１２４’の左右に底部真正層１２４の領域を残して、これらの領域は非ドーピングにするか、あるいは少なくとも軽度のドーピングにする。底部真正層１２４のこれらの真正領域を文字ｉで識別する。
【００２９】
図７Ａ〜７Ｄに、第１ゲート導体層１３０をチャンネル領域１２０上に形成する様子を示す。ゲート絶縁層１２８は、酸化ハフニウムのように高い誘電率を有して第１ゲート導体層の下にあることが好ましい。これに加えて、図７Ｂ〜７Ｃに１２６で示すように、ゲート絶縁層１２８及び第１ゲート導体層１３０を形成する前に、薄膜で非ドーピングの選択的なエピタキシャル・シリコン層を、カウンタ・ドーピングしたチャンネル層１２２上に形成して、デバイスの移動度を増強することが好ましい。選択的なエピタキシャルシリコン層１２６を形成した後に、すべての高温のステップが完了して、このことは、酸化ハフニウム及び銅のような温度感受性の材料を、それぞれゲート絶縁体及び導体材料に使用できることを意味する。
【００３０】
第１ゲート導体層１３０は、所望のしきい値を可能にするいずれの適切な材料にすることもできる。適切な材料の例は、タングステン、ポリシリコン、ポリＳｉＧｅまたはポリシリサイドを含む。図７Ｄに示すように、トレンチ１１０及び１１２に、第１ゲート導体材料１３０を形成する材料を過充填する。そしてこの材料を平坦化してパッド２０にし、そして好適にはプラズマエッチングによって窪みを付けて、約５０ｎｍ〜２００ｎｍの第１ゲート導体層１３０をチャンネル領域１２０上に残す。
【００３１】
図８Ａ〜８Ｄに、マスク４として識別される上部ゲートマスクをデバイスに適用した結果を示す。チャンネル１１０及びゲート・スタックの全体をパターン化しエッチングして、底部ゲート層１２４’上でエッチングを停止する。マスク４は、マスク３である底部ゲートマスクを全体的に、あるいは部分的に覆うことができる。これに加えて、マスク４を底部ゲートマスクより左または右にずらして（オフセットさせて）、図１４Ａ〜１４Ｂを参照して以下に説明する四端子、図１５Ａ〜１５Ｂを参照して以下に説明する浮遊ボディ、及び図１６Ａ〜１６Ｂを参照して以下に説明する動的しきい値のデバイスを同時に作製することができる。最終的なデバイスの長さ及び幅はそれぞれ、図８Ｂのｌ及び図８Ｃのｗで識別する。
【００３２】
図９Ａ〜９Ｄに、絶縁誘電体４０を再充填したトレンチ１１０及び１１２を示す。この絶縁誘電体は二酸化シリコンであることが好ましい。図に示すように、トレンチ１１０及び１１２を充填した後に、絶縁通電体４０を平坦化する。
【００３３】
図１０Ａ〜１０Ｄに、マスク５として識別されるローカル接続線（ＬＩまたはＭ０）マスクによってパターン化した後の、絶縁誘電体４０を示す。マスク５は、絶縁誘電体４０のうちの、絶縁トレンチ１１２内にある部分を除去するために用いる。
【００３４】
図１１Ａ〜１１Ｄに、完成したゲート構造を示す。第２ゲート導体材料を、トレンチに過充填するように堆積させる。第２ゲート材料は、堆積させた後に平坦化し、そして窪みを付ける。第２ゲート導体材料は金属であることが好ましい。結果的な第２ゲート導体層１４０は、第１接続線または第１金属レベルとして作用する。第１金属レベルは、底部及び上部ゲートを局所的に、隣接する回路に配線接続するため、及びゼロ領域ＤＴＭＯＳ（Ｄｙｎａｍｉｃ Ｔｈｒｅｓｈｏｌｄ ＭＯＳ：動的しきい値ＭＯＳ）の上部ゲート−底部ゲートの接続を構成するために用いる。そしてキャップ１５０を形成する。キャップ１５０は、第２ゲート導体層１４０の窪みの付いた上部に、二酸化シリコンのような絶縁体を再充填することによって形成する。キャップ１５０またはキャップ層は、その後に接点が、第２ゲート導体層１４０をＭ０金属の上部に短絡させることを防止する。
【００３５】
図１２Ａ〜１２Ｄに、慣例の接点及び第２金属の処理を行った後のデバイス１００を示す。ＩＬＤとしても識別されるレベル間絶縁体２１０を堆積させて、これに続いて接点のパターン化、及びこのＩＬＤ２１０とパッド２０とを通るエッチングを行う。このエッチングでは、キャップ１５０または絶縁誘電体４０はエッチングしない。そして接触孔（コンタクト・ホール）２２０に金属２２２を充填して平坦化して、これに続いて第２金属２２４の堆積及びパターン化を行う。あるいはまた、接点及び第２金属の処理に、デュアル（二重）・ダマシン処理を用いることができる。
【００３６】
図１２Ａ〜１２Ｄには、最終的に完成した四端子構成のデバイス構造を示し、ここで底部ゲートは左に配線を出して、上部ゲートは右に配線を出して、ソースは底部に配線接続をして、ドレインは上部に配線接続をする。この構成は、４つの端子２３０、２３２、２３４、及び２３６のすべてに独立してバイアスをかけることを可能にする。
【００３７】
図１３Ａ〜１３Ｄには、接触孔２２０がミスアライメント（不整合）であっても、これらの接触孔が、第２レベルの金属２２４とペデスタル１１４ｓまたは１１４ｄとの間のバイア接触を提供する様子を示す。キャップ１５０の絶縁構成によって、第２ゲート導体層１４０、金属Ｍ０への接続が行われないので、短絡は回避される。
【００３８】
図１４Ａは図１２Ｂと同じものであり、図１４Ｂと照らし合わせて見るように示してあり、図１４Ｂに、デバイスの端子接続を図式的に示す。なお、図１４Ａ及び図１２Ｂに示す構成は、マスク３とマスク４とをずらして（オフセットさせて）配置することを可能にする。
【００３９】
図１５Ａに、このデバイスの浮遊ボディ構成を示し、ここではスペーサ及びゲート絶縁体によって、底部ゲートを上部ゲートまたはＭ０から電気的に絶縁する。底部ゲートマスクよりも大きい上部ゲートマスクを使用することによって、上部ゲートが底部ゲートを取り囲む。図１５Ｂに、デバイスの端子接続を図式的に示す。
【００４０】
図１６Ａに、このデバイスの動的しきい値（ＤＴＭＯＳ）構成を示し、ここではチャンネルの左側と右側の両方で、上部ゲートと底部ゲートを短絡させる。上部ゲートマスクよりも大きい底部ゲートマスクを使用することによって、底部ゲートが上部ゲートを取り囲む。図１６Ｂに、デバイスの端子接続を図式的に示す。
【００４１】
図１７〜図２４に、ダマシン・ダブルゲート・トランジスタを形成する他の実施例を示す。図１７Ａには、図２Ｂに示したような、基板１０’’上にパッド２０を有する基板を示す。図２〜図１２を参照して上述した実施例とは対照的に、トレンチをエッチングする前にソース／ドレイン打込みを形成する。ドーピングに続けて、急速な熱活性化を行うことができる。これらの上部側の接合の深さは、デバイスのショート（短）チャンネル挙動
（効果）を生じさせることなく、その後のシリサイド化及びシート抵抗にとって必要な程度に調整することができる。これらのソース及びドレイン領域は、チャンネルに対して有効に「かさ上げする」ことができるので、これらの領域は、通常のＣＭＯＳプロセスよりも薄く、かつ低抵抗に作製することができる。
【００４２】
図１７Ｂに、ゲートトレンチ１１０及び絶縁トレンチ１１２を形成した後のデバイス１００’’を示す。この最初のフォトリソグラフィレベルが、デバイスのソース及びドレインを規定する。エッチングはシリコン・プラズマエッチングであることが好ましい。図１７Ｂの側面図に示すように、約１００ｎｍのＳＯＩフィルムをこれらのトレンチの下に残すことが好ましい。
【００４３】
図１８に、ドーピングしたチャンネル層またはチャンネル部分１２２’の形成を示す。ドーピングしたチャンネル層１２２’は、いずれの適切な方法によっても形成することができる。例えば層１２２’は、大きな傾斜角の打込みを用いるか、あるいはまた、後に除去する犠牲層でのダミー・ドーピングを用いることによって形成することができる。相補的な、高ドーズ量、低エネルギー、大傾斜角のイオン打込みを実行して、トレンチ側壁及び底部のＳ／Ｄ（ソース／ドレイン）接合を形成することが好ましい。インジウムをＰ−チャンネルに用いて、ヒ素をＮ−チャンネルに用いて、これに続いて急速な熱活性化を行うことができる。ショート・チャンネル効果を制御するために、側壁の接合は浅く作製することが好ましい。随意的に、薄膜の犠牲酸化物の作製を実行して、これにより、プラズマエッチングまたは打込みによるあらゆる損傷を、チャンネルができるトレンチの底部からなくして、でき上がったチッ化物の側壁スペーサ３０におけるあらゆる応力損傷を防止することができる。
【００４４】
そして図１９Ａに示すように、チッ化物の側壁スペーサ３０を堆積させてエッチングして、スペーサ形成の前及び／または後の、随意的なハロー（ｈａｌｏ）打込み（図示せず）及びＳ／Ｄエクステンション（拡張）打込みの機会を提供する。チッ化物の側壁スペーサ３０は約２０ｎｍの厚さであることが好ましい。スペーサ３０は、その後のゲート−ボディの接触プロセス中に、Ｓ／Ｄ領域がゲートに短絡することも防止する。異方性のエッチングを用いて、ゲートの上面及び底面からＳｉ３Ｎ４を除去することができる。そして図１９Ｂに示すように、相補的な、カウンタ・ドーピングのイオン打込みを、側壁３０の間に開口したゲートトレンチ１１０の底部に指向させることが好ましい。これらの高ドーズ量、高エネルギーの打込み（Ｎ−チャンネルにはインジウム、Ｐ−チャンネルにはヒ素が好ましい）が、先の浅いＳ／Ｄ打込みを補償して、ボディ内に約３０ｎｍ〜約５０ｎｍの範囲の軽度のネット・ドーピングが行われて、この部分に反転チャンネルができて、ボディの底部が超段階的に高濃度に遷移して、この部分にボディ接点が形成されてボディ電流が導通する。結果的な構成を図１９Ｃに示し、これは１２４’で示すｐ＋領域を有する。結果的な、重度にドーピングしたボディの「ストライプ（縞）」は、後にその直上にできるゲートの「ストライプ」と自己整合するが、このゲートのストライプはＳ／Ｄ領域の下にはなく、従って電気容量が最小化される。これらの打込みに急速な熱アニール処理を施して、トレンチの底部から犠牲的な酸化物を除去する。なお急速な熱アニール処理は、プロセス中の最後の高温ステップである。カウンタ・ドーピングは、対称あるいは非対称構造のための、傾斜付きあるいは傾斜なしのイオン打込みからのドーピングによって達成することができる。カウンタ・ドーピングは、犠牲層からの固体源ドーピングによって達成することもできる。
【００４５】
前記のように、打込みは、Ｎ−チャンネルデバイスにはインジウム、Ｐ−チャンネルデバイスにはヒ素が好ましい。チャンネル及びボディ／ウエルにおける結果的なドーピング特性については、以下に、図２５Ｂに示して説明する。クリティカル（臨界的な）・ボディのカウンタ・ドーピング・イオン打込みによって達成されたチャンネルの下における、超段階型、逆行性の特性の利点については、方法全体を十分説明した後に説明する。
【００４６】
次に、図２０に示すように、ゲート絶縁体１２８を堆積させる。酸化ハフニウムのような、温度感受性で高Ｋ値の絶縁体を含む、いずれの適切なゲート絶縁体も用いることができる。ゲート絶縁体の堆積に続いて、第１ゲート導体材料１３０をトレンチに充填する堆積を行う。第１ゲート導体材料１３０は、ドーピングしたポリシリコンまたは非ドーピングのポリシリコンのいずれでもよく、あるいはポリシリコン−ゲルマニウム合金であることが好ましく、ここでは、ゲルマニウムの比率を利用してゲートの仕事関数を調整し、従ってデバイスのしきい値電圧を調整する。第１ゲート導体材料１３０は、タングステンまたはチッ化チタニウムのような金属にすることもできる。これに続いて、この層の化学機械的研磨（ＣＭＰ）を行って、パッド２０に合わせて平坦化する。
【００４７】
トレンチ底部の第１ゲート導体材料１３０をプラズマエッチングして、約３０ｎｍまで窪みを付けて、これに続いて図２１に示すように、随意的に、トレンチに酸化物を一時的に充填する堆積、及びＣＭＰを行う。
【００４８】
そして絶縁トレンチ１１２に、第１ゲート導体材料１３０上の領域のように酸化物４０を充填して、チッ化物のパッド２０に合わせて平坦化して、結果的に図２２Ａに示す側面図のようになる。図２２Ａにチャンネルの長さ方向の図を示し、図２２Ｂにチャンネルの幅方向の図を示し、これらの図はエンド壁を含み、このエンド壁において、第１ゲート導体材料１３０が、後にできる第２ゲート導体材料１４０によって逆行性のボディ打込み１２２に短絡される。
【００４９】
次に、フォトレジストＰＲを利用してＭ０（第１レベル、ローカル接続線）リソグラフィーを実行して、これに続いて、酸化物４０を貫通するエッチングを、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：シリサイド化したソース及びドレインの接合）の底部及びトレンチキャップ酸化物の上まで行って、同時に、基板がＳＯＩの実施例の基板１０’’である際には、エッチングをＢＯＸ層１３上まで通して行う。図２３Ｂに、ＢＯＸ層１３上までの酸化物４０の除去を示す。図２３Ａには、第１ゲート導体材料１３０上までの除去を示す。銅または他の適切な金属のような低抵抗材料を堆積させ、そしてＣＭＰのような処理によって平坦化することによって、このＭ０トレンチに第２ゲート材料１４０を充填する。第２ゲート材料１４０を堆積させて、デバイスの両エンド壁において、第１ゲート導体材料１３０の上端及び下端を、重度にドーピングした埋込みボディに短絡させるが、保護的なチッ化物の側壁スペーサによってＳ／Ｄ打込みには短絡させない。この第２ゲート導体材料１４０を、プラズマによって約３０ｎｍの厚さの窪みを付けて、酸化物充填剤１５０でキャップをし、そして平坦化する。図２４Ａに示すように、最終的にでき上がるトランジスタ構造は平面型（プレーナ）である。図２４Ｂでは、ゼロ領域、ゼロ容量のエンド壁ゲートボディのＤＴＭＯＳ接続を７０で識別する。
【００５０】
そして、図１２Ａ〜１２Ｄに示すものと同様に、標準的な、ＣＭＯＳ多レベルの、デュアル・ダマシン金属接続線のプロセスを完了する。なおＳ／Ｄ金属接点とゲートの間隔、及びＳ／Ｄ金属接点どうしの間隔は、従来技術のデバイスに比べて低減される。この圧縮構成は、構造のミスアライメントについての許容誤差によるＳ／Ｄからゲートへの短絡を生じさせることなく、レイアウト密度を増加させる。これらの接点は、ゲートのキャップ絶縁体に対して自己整合であるので、「無境界（ボーダレス）」にすることができる。このことは、小型のＤＲＡＭ、ＳＲＡＭ、及びフラッシュ・セルの設計のようなメモリーセルの密度を向上させる。
【００５１】
以下に、本発明独自の接続構造、及び超段階型、逆行性のウエルの利点について説明する。以上に開示した方法の他の利点も参照されたい。大部分のＤＴＭＯＳプロセスが、通常のプラズマ・エッチングしたポリシリコン・ゲートのプロセスに含まれ、これにより、非平面性が強く、かつ高抵抗を有するゲート・スタックができる。こうしたプロセスは、ポリゲートのデプレッション（空乏）、及びゲート絶縁体を通るホウ素の貫通も生じさせる。さらに、こうしたプロセスは、ソース／ドレイン打込みの熱処理のために、高温不可のゲート・スタック材料に対する不都合が生じ、通常は、この熱処理に続いてゲートの形成を行う。このような順序のために、こうした方法は「ゲート先行」プロセスと称される。こうしたプロセスは、ダミーのポリゲート及び側壁スペーサの構成を含み、すべてのＳ／Ｄ打込み及びアニールを実行して、ＣＭＰ研磨絶縁体で構造を平坦化して、前記ダミーゲートを除去して、高いＫ値のゲート絶縁体及び低抵抗のゲート金属を堆積させ、そして表面を平坦化して、ダミーのポリゲートが存在していた溝内にダマシン金属ゲートを残す。こうしたプロセスの欠点は、浅いＳ／Ｄ接合、あるいはゲートと自己整合でないＳ／Ｄ接点による高いＳ／Ｄ抵抗を含む。１番目の問題は特にサブ１００ｎｍに関するものであり、２番目の問題は特に小型ＤＲＡＭ、ＳＲＡＭ、及びフラッシュ・セルに関するものである。これとは対照的に、本発明は、ダマシン金属の「ゲート最終」プロセスであり、これは、Ｓ／Ｄ抵抗を低減させたソース／ドレイン領域が有効にでき上がる。本発明のプロセスは、ゲートがＳ／Ｄ接点に完全にオーバラップ（重複）してもゲートを短絡させない、自己整合の、境界のないＳ／Ｄ接点も提供する。
【００５２】
本発明の方法の他の利点は、慣例のＤＴＭＯＳの実現によって通常のように形成したウエルの省略である。現在のＤＴＭＯＳの実現は、個々のボディ・ノード（節点）を互いに絶縁するために、浅いＮ−ウエル、浅いＰ−ウエル、及び深いＮ−ウエルの「トリプルウエル（三重井戸）」構造を必要とする。本発明の方法は、このウエル処理を省略し、従って「ウエルレス（ウエルなしの）ＣＭＯＳ」と称する。このウエルレスＣＭＯＳ法は、高抵抗率のエピタキシャル絶縁を、サブボルト（１ボルト以下）のバイアス及び随意的なＶＤＤ／２のエピ基板バイアスと組み合わせて用いることによって、十分な絶縁をもたらす。この新規の、バルクシリコンの「半絶縁」基板の設計は、クロストーク、雑音（ノイズ）結合、及び既存のバルクＣＭＯＳプロセスに通常生じる受動素子のＱ値の損失も低減する。
【００５３】
図２５Ａに、カウンタ・ドーピングした領域を有するトランジスタの側面図を示し、この領域は、図１７〜図２４を参照して上述した方法とは異なる方法によって形成したものである。まず基板の表面をドーピングして、ダミー材料の周辺に絶縁材料を堆積させることによって、基板の上部にトレンチを形成して、このダミー材料はその後除去する。このダミー材料を除去した後に、前記トレンチの底部をカウンタ・ドーピングするための準備として、スペーサを堆積させる。カウンタ・ドーピングを達成した後に、その後の層を堆積させることができる。なお、選択的なエピタキシ、カウンタ・ドーピング、及びチャンネル下のボディ領域のインジウム／ヒ素の逆行性ドーピングの三者のすべては、基板効果を最適化／最大化する、いわゆる「超尖鋭逆行性（ＳＳＲ：Ｓｕｐｅｒ Ｓｔｅｅｐ ｒｅｔｒｏｇｒａｄｅ）」特性及びデルタ・ドーピング（ＤＤ：Ｄｅｌｔａ Ｄｏｐｅｄ）特性のような、超段階型、逆行性のウエル特性を達成するために提案／説明したものであるが、同時に、低抵抗のボディ径路を提供するものである。しかし、以上説明したこれらの方法は、逆行性のウエルが、（バルクＣＭＯＳでは）ソース／ドレイン（Ｓ／Ｄ）傾斜接合の下に伸びるか、あるいは、（ＳＯＩ  ＣＭＯＳでは）この接合に突き当たる際に、過剰な接合容量及び／または漏洩を生じさせる。チャンネル領域内及びこの領域下のみに予め存在するＳ／Ｄ打込みをカウンタ・ドーピングすることによって形成した、新規の、超段階型、逆行性のウエル構造は、このチャンネルを自己整合にして、ソース／ドレイン接合との接触を可能にする。こうした新規の構造はＳＯＩ  ＤＴＭＯＳの実現による利益の大部分を達成するので、バルクシリコンの実現にとって特に有益である。
【００５４】
上述したように、図２５Ｂには、基板内で達成されるドーピング特性、及びカウンタ・ドーピングした領域上のトランジスタの異なる層の深さを示す。図２５Ｂは、図２５Ａに示すデバイスについての特性を表わすように示しているが、図１１Ｂ及び図２４Ａに示すデバイスについても同じ特性が生じる。
【００５５】
本発明の原理から逸脱することなく、上述した本発明の実施例の詳細に多数の変更を加え得ることは、当業者にとって明らかである。従って、本発明の範囲は請求項によってのみ規定される。
【図面の簡単な説明】
【図１Ａ】高抵抗率のバルク種ウエハーの断面図である。
【図１Ｂ】上部に高抵抗率のエピタキシャル層を堆積させた、低抵抗率のバルク種ウエハーの断面図である。
【図２Ａ】高抵抗率のＳＯＩ種ウエハーの断面図である。
【図２Ｂ】上部にパッド２０を堆積させた後の、図２Ａに示す高抵抗率のＳＯＩ種ウエハーの断面図である。
【図３Ａ】上部シリコン層にトレンチをエッチングで作製した後の、デバイスの平面図である。
【図３Ｂ】上部シリコン層にトレンチをエッチングで作製した後の、デバイスを幅方向に切断した断面図である。
【図３Ｃ】上部シリコン層にトレンチをエッチングで作製した後の、デバイスを長さ方向に切断した断面図である。
【図３Ｄ】上部シリコン層にトレンチをエッチングで作製した後の、デバイスを切断線３Ｄで切断した等角図である。
【図４Ａ】２回目のシリコンエッチング後の、デバイスの平面図である。
【図４Ｂ】２回目のシリコンエッチング後の、デバイスを幅方向に切断した断面図である。
【図４Ｃ】２回目のシリコンエッチング後の、デバイスを長さ方向に切断した断面図である。
【図４Ｄ】２回目のシリコンエッチング後の、デバイスを切断線４Ｄで切断した等角図である。
【図５Ａ】マスク３の打込みを行った後の、デバイスの平面図である。
【図５Ｂ】マスク３の打込みを行った後の、デバイスを幅方向に切断した断面図である。
【図５Ｃ】マスク３の打込みを行った後の、デバイスを長さ方向に切断した断面図である。
【図５Ｄ】マスク３の打込みを行った後の、デバイスを切断線５Ｄで切断した等角図である。
【図６Ａ】側壁スペーサを形成して注入１１９を行った後の、デバイスの平面図である。
【図６Ｂ】側壁スペーサを形成して注入１１９を行った後の、デバイスを幅方向に切断した断面図である。
【図６Ｃ】側壁スペーサを形成して注入１１９を行った後の、デバイスを長さ方向に切断した断面図である。
【図６Ｄ】側壁スペーサを形成して注入１１９を行った後の、デバイスを切断線６Ｄで切断した等角図である。
【図７Ａ】第１ゲート導体層を形成した後の、デバイスの平面図である。
【図７Ｂ】第１ゲート導体層を形成した後の、デバイスを幅方向に切断した断面図である。
【図７Ｃ】第１ゲート導体層を形成した後の、デバイスを長さ方向に切断した断面図である。
【図７Ｄ】第１ゲート導体層を形成した後の、デバイスを切断線７Ｄで切断した等角図である。
【図８Ａ】上部ゲートマスク（マスク４）を追加した後の、デバイスの平面図である。
【図８Ｂ】上部ゲートマスク（マスク４）を追加した後の、デバイスを幅方向に切断した断面図である。
【図８Ｃ】上部ゲートマスク（マスク４）を追加した後の、デバイスを長さ方向に切断した断面図である。
【図８Ｄ】上部ゲートマスク（マスク４）を追加した後の、デバイスを切断線８Ｄで切断した等角図である。
【図９Ａ】トレンチに絶縁誘電体を再充填した後の、デバイスの平面図である。
【図９Ｂ】トレンチに絶縁誘電体を再充填した後の、デバイスを幅方向に切断した断面図である。
【図９Ｃ】トレンチに絶縁誘電体を再充填した後の、デバイスを長さ方向に切断した断面図である。
【図９Ｄ】トレンチに絶縁誘電体を再充填した後の、デバイスを切断線９Ｄで切断した等角図である。
【図１０Ａ】ローカル接続線のマスク（マスク５）によって絶縁誘電体をパターン化した後の、デバイスの平面図である。
【図１０Ｂ】ローカル接続線のマスク（マスク５）によって絶縁誘電体をパターン化した後の、デバイスを幅方向に切断した断面図である。
【図１０Ｃ】ローカル接続線のマスク（マスク５）によって絶縁誘電体をパターン化した後の、デバイスを長さ方向に切断した断面図である。
【図１０Ｄ】ローカル接続線のマスク（マスク５）によって絶縁誘電体をパターン化した後の、デバイスを切断線１０Ｄで切断した等角図である。
【図１１Ａ】ゲート構造を完成させた後の、デバイスの平面図である。
【図１１Ｂ】ゲート構造を完成させた後の、デバイスの幅方向の断面図である。
【図１１Ｃ】ゲート構造を完成させた後の、デバイスの長さ方向の断面図である。
【図１１Ｄ】ゲート構造を完成させた後の、デバイスを切断線１１Ｄで切断した等角図である。
【図１２Ａ】慣例の接点及び第２の金属処理に続く、デバイスの平面図である。
【図１２Ｂ】慣例の接点及び第２の金属処理に続く、デバイスの幅方向の断面図である。
【図１２Ｃ】慣例の接点及び第２の金属処理に続く、デバイスの長さ方向の断面図である。
【図１２Ｄ】慣例の接点及び第２の金属処理に続く、デバイスを切断線１２Ｄで切断した等角図である。
【図１３Ａ】接触孔がミスアライメントのデバイスの平面図である。
【図１３Ｂ】接触孔がミスアライメントのデバイスの幅方向の断面図である。
【図１３Ｃ】接触孔がミスアライメントのデバイスの長さ方向の断面図である。
【図１３Ｄ】接触孔がミスアライメントのデバイスを切断線１３Ｄで切断した等角図である。
【図１４Ａ】図１２Ｂと同様の、デバイスの幅方向の断面図である。
【図１４Ｂ】デバイスの端子接続を図式的に示す図である。
【図１５Ａ】デバイスの浮遊ボディ構成を示す図である。
【図１５Ｂ】デバイスの端子接続を図式的に示す図である。
【図１６Ａ】デバイスの動的しきい値構成を示す図である。
【図１６Ｂ】デバイスの端子接続を図式的に示す図である。
【図１７Ａ】実施例１００’’の基板の断面図である
【図１７Ｂ】エッチング前の、実施例１００’’の断面図である。
【図１８】エッチング後の、実施例１００’’の断面図である。
【図１９Ａ】実施例１００’’についての、側壁スペーサを堆積させてエッチングするステップの完了後の、デバイスの断面図である。
【図１９Ｂ】実施例１００’’についての、相補的なカウンタ・ドーピングのイオン打込みを指向させるステップの完了後の、デバイスの断面図である。
【図１９Ｃ】実施例１００’’についての、相補的なカウンタ・ドーピングのイオン打込みを指向させるステップ後の、デバイスの断面図である。
【図２０】実施例１００’’についての、ゲート絶縁体を堆積させるステップ後のデバイスの断面図である。
【図２１】実施例１００’’についての、第１ゲート導体を堆積させるステップ後の、デバイスの断面図である。
【図２２Ａ】実施例１００’’のチャンネルの長さ方向に沿って絶縁トレンチを満たすステップ後の、デバイスの幅方向の断面図である。
【図２２Ｂ】実施例１００’’のチャンネルの幅方向に沿って絶縁トレンチを満たすステップ後の、デバイスの断面図である。
【図２３Ａ】ボックス層１３に向かって下向きに、酸化物をエッチングするステップ後の、デバイスの幅方向の断面図である。
【図２３Ｂ】ボックス層１３に向かって下向きに、酸化物をエッチングするステップ後の、デバイスの長さ方向の断面図である。
【図２４Ａ】ダマシン・ダブルゲート・トランジスタを、チャンネルの長さ方向に切断した断面図である。
【図２４Ｂ】ダマシン・ダブルゲート・トランジスタを、チャンネルの幅方向に切断した断面図である。
【図２５Ａ】ダマシン・ダブルゲート・トランジスタの他の実施例の断面図である。
【図２５Ｂ】図２５Ａに示す実施例の、チャンネル内及びボディ／ウエル内のドーピング特性を示す図である。
【図１７Ｂ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【国際公開パンフレット】
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【国際調査報告】
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