(57)【要約】回路は、第２のＪＦＥＴ２２に直列に接続された第１のＪＦＥＴ２１を備え、第１のＪＦＥＴ２１のゲート２６は第２のＪＦＥＴ２２のソースおよび負荷３０に接続され、グランドに接続されていない。第２のＪＦＥＴ２２のゲートはグランドに接続されている。これらのＪＦＥＴは、好ましくは、シリコンオン・オン・シュレータ（ＳＯＩ）集積技術によって形成されている。
2004513512.tif 000002
【特許請求の範囲】
【請求項１】
主電極、および直接には接地されていない制御電極を有する第１のトランジスタと、
前記第１のトランジスタの主電極に結合された第１の主電極、および調節された電圧を供給するために用いられ、前記第１のトランジスタの制御電極へ結合された第２の主電極を有する第２のトランジスタとを備えた電圧供給回路。
【請求項２】
前記第１のトランジスタはＪＦＥＴであることを特徴とする請求項１に記載の電圧供給回路。
【請求項３】
前記第２のトランジスタはＪＦＥＴであることを特徴とする請求項２に記載の電圧供給回路。
【請求項４】
前記第２のトランジスタのゲートは接地されていることを特徴とする請求項１に記載の電圧供給回路。
【請求項５】
前記第１のトランジスタはシリコン・オン・インシュレータ（ＳＯＩ）集積技術によって形成されていることを特徴とする請求項１に記載の電圧供給回路。
【請求項６】
前記第２のトランジスタはシリコン・オン・インシュレータ（ＳＯＩ）集積技術によって形成されていることを特徴とする請求項１に記載の電圧供給回路。
【請求項７】
前記第１のトランジスタは高電圧ＪＦＥＴであり、前記第２のトランジスタは低電圧ＪＦＥＴであることを特徴とする請求項１に記載の電圧供給回路。
【請求項８】
前記第２のトランジスタの第２の主電極に結合され、前記調節された電圧を受ける負荷をさらに備えた請求項１に記載の電圧供給回路。
【発明の詳細な説明】
【０００１】
本発明は、トランジスタの回路構成に関し、特に、供給回路に用いられるＪＦＥＴ、さらには高電圧集積回路（ＩＣ）用のＪＦＥＴに関する。
【０００２】
従来技術によれば、このような回路は高電圧電源と負荷、例えば、キャパシタとの間に接続されたトランジスタを備え、そのゲートは増倍電流をグランドへ放出するためにグランドへ接続されている。このことは利用なしに損失を招く。
【０００３】
本発明の目的は、（増倍（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ））電流のロスおよび／または損失を軽減させた供給回路を提供することである。この目的のために、本発明は、独立請求項で規定されたとおりの供給回路を提供する。有効な実施の形態は従属請求項で規定されている。
【０００４】
本発明の１つの形態によれば、提供される回路は、第２のトランジスタ（好ましくは、ＪＦＥＴ）に直列に接続された第１のトランジスタ（好ましくは、ＪＦＥＴ）を備え、第１のトランジスタのゲートは第２のトランジスタのソースに接続され、グランドには接続されていない。第２のトランジスタのゲートは、好ましくは、グランドに接続されている。
【０００５】
好ましくは、それらのトランジスタはＪＦＥＴトランジスタであり、少なくとも、第１のＪＦＥＴトランジスタは、例えば、同出願人による未公開欧州出願９９２０４４０４．０（代理人の案件番号ＰＨＮ１７．８０７）に記載されているシリコン・オン・インシュレータ（ＳＯＩ）集積技術によって形成されると有利である。
【０００６】
好適な実施の形態によれば、第１のトランジスタは高電圧ＪＦＴＥであり、第２のトランジスタは低電圧ＪＦＥＴである。この回路構成は、キャパシタを充電するための電圧を調節するのに用いられる場合や点灯ＩＣに適用できる場合および電力供給の用途の場合に特に有利である。この回路は実質的に増倍独立（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ｉｎｄｅｐｅｎｄｅｎｔ）である。
【０００７】
独自の回路は、第１のトランジスタのゲートからの増倍電流（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ｃｕｒｒｅｎｔ）が第２のトランジスタへバイパスされ第２のトランジスタのソースの電流経路内へ直接流れ込むので、第２のトランジスタのゲートの接地による電力損失を低減させる。
【０００８】
本発明をより理解するために、また、どのように効果を生じ得るのかを示すために、例示の目的で添付図面が参照される。
【０００９】
図１には、キャパシタ１４から成る負荷および電流ソース１７と高電圧供給源１３との間に接続されたＪＦＥＴ１２を有する接合分離プロセス（ａ ｊｕｎｃｔｉｏｎ ｉｓｏｌａｔｅｄ ｐｒｏｃｅｓｓ）用の回路を示す。ＪＦＥＴ１２のゲート１５は、ＪＦＥＴ１２の増倍電流１６Ｉｍｕｌｔをグランドへ下げるために接地され、それによって、調節された電圧ノードへのその影響を軽減する。
【００１０】
代表的な高電圧供給源１３は６５０Ｖを供給し、図１の回路のために代表的な増倍因数（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ ｆａｃｔｏｒ）Ｍ＝２と仮定すると、グランドへの増倍電流１６Ｉｍｕｌｔは２５０μＡであり、代表的な４０Ｖに調節された電圧においてキャパシタ１４を亘って流れる負荷電流１７と同じである。増倍電流１６Ｉｍｕｌｔは調節された電圧ノードへ影響しないが、電力消費に影響する。本実施の形態においては、全電力消費が０．３３Ｗであり、そのうち、０．１６Ｗが増倍電流１６Ｉｍｕｌｔのためにグランドへ導出される。
【００１１】
図２においては、本発明の回路は、キャパシタ２４を含む負荷および電流源３０と高電圧電力供給源２３との間に直列に接続された２つのＪＦＥＴ２１および２２を備えている。キャパシタ２４は負荷３０における変動を平坦にする作用を有する。本図面において、負荷は電流源３０と表されているが、調節された電圧を必要とする任意の負荷でよい。図２の回路は、例えば、テレビに用いられるモード切換え電極供給源に使用されるように、高電圧ＩＣにおけるスタートアップ回路として使用されることができ、その場合においては、負荷は、その高電圧ＩＣにおける他の回路によって形成されるであろう。図２の回路は、照明器具を点灯させる点灯ＩＣに使用され得る。
【００１２】
ＪＦＥＴ２２のゲート２５は接地されているが、ＪＦＥＴ２１のゲート２６はノード２７においてＪＦＥＴ２２のソースに接続され、接地されていない。ＪＦＥＴ２１、有利なことにはＪＦＥＴ２１も、好ましくは、ＥＰ９９２０４４０４．０に記載されているとおり、シリコン・オン・インシュレータのプロセスによって形成される。
【００１３】
本実施の形態において図示されている電力供給源２３の最大値は６５０Ｖ（しかし、通常、すべての電力変動から免れるのには２４０√２Ｖ近辺である）である場合には、ＪＦＥＴ２１のゲートにおける増倍電流２８Ｉｍｕｌｔ１は１２５μＡであり、ＪＦＥＴ２１を流れる負荷２９電流Ｉｌｏａｄ１は１２５μＡである。ノード２７において代表的に４０Ｖに調節された電圧Ｖｐｉｎｃｈのために、キャパシタ２４にわたる（ａｃｒｏｓｓ）負荷電流３０Ｉｌｏａｄ２は２５０μＡである必要があり、これはＩｌｏａｄ１（２９）および Ｉｍｕｌｔ１（２８）の和を含む。よって、ＪＦＥＴ２１からの増倍電流は損失されない。ＪＦＥＴ２２のドレイン電圧が小さいので、ＪＦＥＴ２２からの増倍電流Ｉｍｕｌｔ２は、小さく、若しくは、存在しない。従って、本実施の形態における電力消費は、図１の回路と比較して、５０％だけ軽減され、０．１６Ｗになる。
【００１４】
図３は、ＥＰ９９２０４４０４．０に記載されているとおりの典型的なシリコン・オン・インシュレータＪＦＥＴトランジスタを図示している。この回路は、表面３０４に隣接する第１導電型の（本実施の形態においてｎチャネルトランジスタにおけるｎ型シリコンの）半導体層３０５を有する半導体ボディ３０３（本実施の形態においてシリコンから成る）を備える。層３０５の厚さおよび不純物濃度は、例えば、１から１．５μｍおよび１０１６から５×１０１６ａｔｏｍｓ／ｃｍ３である。シリコン層３０５は、シリコン層３０５をその下に在るシリコン基板３０７から絶縁する電気的絶縁材料から成る層３０６によって表面３０４とは反対の側において境界付けられている。基板３０７は、好ましくは、ｎ型にドーピングされている。層３０５および３０６は、本質的に公知である様々な方法で製造され得るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する。従って、例えば、層３０６は酸化アルミニウム（サファイヤ）の層によって形成されることができ、その上に、シリコン層３０５がエピタキシャル成長する。有効に用いられる他の技術には、“スマートカット（ｓｍａｒｔ ｃｕｔ）”および“ウェハボンディング”技術があり、それにより、２つの結晶（そのうちの少なくとも１つは酸化層をもたらす）が互いに結合し、その上に、シリコン層３０５が、エッチングまたは研磨によって結晶の１つから製造され得る。本実施の形態において、絶縁層３０６は、スマートカットによって公知の方法で得られる埋め込み型シリコン酸化層によって形成される。層３０６の厚さは約３μｍである。
【００１５】
例えば、シリコン層３０５の厚さで横方向に横切って延在するシリコン酸化領域３０８を用いて相互に電気的に絶縁されたアイランドが層３０５内に形成される。トランジスタは、高濃度ｎ型表面領域３０９から成るソースおよび高濃度表面領域３１０から成るドレインを含む。そのソースおよびドレインは、それぞれ金属コンタクト３１１および金属コンタクト３１２に接続されている。本実施の形態においてドレインはソースの周辺にあるが、それは、代替的な構成が等しく可能であることは明らかである。アイランド型のｎ型シリコン層３０５の一部分によって形成されるチャネル領域３１３はソース３０９とドレイン３１０との間に位置付けられている。ｎ型にドーピングされたポリシリコン層から成るゲート３１４（以下、単にポリをいう）がそのチャネル領域の上に設けられている。そのチャネルおよびゲートは、トランジスタのゲート誘電体を形成する酸化シリコンの層３１５によって互いに分離されている。酸化層３１５の厚さは、本実施の形態の高電圧トランジスタにおいては約０．８μｍである。何らかの他の適切な材料が酸化シリコンの代わりにゲート誘電体に選択されてもよい。
【００１６】
トランジスタは、ソースとドレインとの間の導電性を制御するゲート３１４に（ソースに対して）負電圧を印加することによってチャネルに空乏領域が誘発されるディプレッション型ＭＯＳを成す。空乏領域がドレインにおける非常に高い電圧によってチャネルを締め付ける（ｐｉｎｃｈｅｓ）と、トランジスタがピンチ状態（ｐｉｎｃｈ ｓｔａｔｅ）になる。この状態において、チャネル３１３とゲート酸化膜３１５との間の境界並びにチャネル３１３と埋め込み酸化層３０６との間の境界において反転が生じることを防止するために、ｎ型シリコン層３０５には、チャネルとｐｎ接合３１７を形成しチャネル３１３の厚さで横方向に横切って延在する少なくとも１つのｐ型領域３１６（高濃度のコンタクト領域）が設けられている。特定の用途に適用される任意の幅のチャネルに対して有効な電荷除去を行うためには、チャネル幅より広く分布する多くの領域３１６が半導体層内に設けられる。これらの領域のほとんどは、長方形の形状であり、トランジスタの両端における領域３１６は曲がった形状を有し、チャネルにおける全体のカーブを覆う。しかしながら、これは場合によっては必要ではなく、互いにチャネル部分によって分離されその端において形成される小さな領域３１６に代替が可能である。ここで図示されているような両端における領域３１６の形状は、トランジスタの形状を楕円形に選択することから生じる設計技術上のいくつかの利点を有する。トランジスタが楕円形でなく、例えば、長方形である実施の形態においては、互いに分離された領域３１６がその端において用いられ得ることは明らかである。（接合型電界効果トランジスタのように）領域３１６によって生じる空乏によって決定されるピンチ電圧を回避するためには、その領域は、チャネルの厚さと比較して互いに充分に大きな距離をもって位置付けられるべきである。他方で、小さい横方向の電界（ｆｉｅｌｄ）がチャネルの幅全体にわたって存在し、正孔が領域３１６の方へドリフトするように、領域３１６は、少数電荷キャリアの有効な除去のために互いに近接して位置付けられることが好ましい。チャネルの厚さが１μｍである本実施の形態においては、１５μｍという値が、領域３１６間の間隙として選択され、それが上述の両方の条件を満足させる好適な値であることが発見された。
【００１７】
そのトランジスタには、ドレイン３１０に印加され得る高電圧の観点から、例えば、約７０μｍの長さを有し、チャネル３１３とドレイン３１０との間にドリフト領域３１８が設けられている。半導体層３０３にはドリフト領域のエリアに薄い部分が設けられ、本実施の形態において、その中に形成された層３０５はチャネル３１３のエリアにおけるよりも大きな部分の厚さを介して酸化されている。
【００１８】
ドリフト領域３１８の上の酸化層３１９は、約２．０μｍの厚さを有し、従って、トランジスタのゲート誘電体を形成し、約０．８μｍの厚さを有するシリコン酸化層３１５よりも実質的に厚い。さらなるシリコン酸化層３２０（例えば、堆積されたＴＥＯＳ層から成る）がゲート電極３１４および酸化層３１９の上に設けられ、その層３２０の上には金属電界プレート（ｍｅｔａｌ ｆｉｅｌｄ ｐｌａｔｅ）３２１が設けられている。そのような領域プレートの機能は、公知であり、電界分布における改善によって低オン抵抗とともにより高い耐圧を提供することである。その電界プレートは、酸化層３２０内のコンタクト開口を介してゲート３１４およびｐ型領域３１６に接続されている。従って、ゲート電圧は電界プレート３２０およびｐ型領域３１６へ与えられる。明らかに、領域３１６および／またはその電界プレートは、回路内の他の接点に接続されていてもよく、それによって、他の電圧がこれらの領域へ与えられ得る。ソースおよびドレインコンタクト３１１よおび３１２もコンタクト開口を介して酸化層３２０内に設けられている。電界プレート３２１は金属コンタクト３１１および３１２と同時に形成してもよい。
【００１９】
シリコン酸化層３２０の厚さは、約０．５μｍである。従って、層３１９および３２０の総厚は約２．５μｍであり、よって、埋め込み酸化層３０６の厚さと同じか、若しくは、少なくともほぼ等しい。等しい電圧若しくはほぼ等しい電圧がゲート電極および基板３０７に動作中において与えられるので、電界分布にとって好ましく、従ってトランジスタの耐圧にとって好ましい電気的にほぼ対称の状態が等しい酸化膜厚によって得られる。さらなる改善は、ドリフト領域３１８にドーピングプロファイルの濃度がソースからドレインへの方向に横方向に向かって上昇するように設けられていることで得ることができる。
【００２０】
よって、好ましくは、本発明に用いられたＪＦＥＴトランジスタは、埋め込み酸化層３０６によってシリコン基板３０７から分離され、シリコンボディ３０３の表面３０４に隣接する薄いシリコン層３０５に設けられたディープディプレッション型ＭＯＳトランジスタである。第１導電型のチャネル領域３１３には、チャネルとゲート酸化３１５との間の界面から少数キャリアを除去するために反対の導電型である、少なくとも１つの、好適には複数の表面隣接領域３１６が設けられる。領域３１６は、チャネル領域３１３の全厚さにわたって延在し、ゲート誘電体から離れたチャネル領域３１３の側において埋め込み酸化層３０６に隣接する。本構成により、少数キャリアは、チャネル領域３１３の後方側（ｒｅａｒ ｓｉｄｅ）からも除去され得る。これにより、トランジスタは、基板３０７および埋め込み酸化層３０６がそれぞれ第２のケートおよび第２のゲート誘電体として機能する高電圧値においても動作可能となる。
【００２１】
上述した実施の形態は本発明を限定するものではなく、当業者は、特許請求の範囲から逸脱することなく多くの代替の形態を設計し得るであろう。“備える”という文言は、請求項内で掲げたもの以外の要素やステップの存在を排除するものではない。各構成要素は１つだけでなく複数存在することを排除しない。装置の請求項において挙げるいくつかの手段においては、これらの手段は、１個に具体化されることができ、並びに、ハードウェアの同じ要素によって具体化され得る。ある方法が互いに異なる従属項で復唱されているという事実は、これらの方法の組合せが有利でないということを示唆するものではない。
【図面の簡単な説明】
【図１】
従来の回路の回路図。
【図２】
本発明による回路の回路図。
【図３】
シリコン・オン・インシュレータによって形成され、図２の回路に用いられるのに適したＪＦＥＴの断面図。
【国際公開パンフレット】
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【国際調査報告】
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