(57)【要約】クロック逓倍技術は、入力信号によって二つの発振器回路を駆動する工程を含む。一つの回路は、反転入力を有する。発振器回路は、二つの安定領域によって規定された不安定領域を有する伝達関数によって特徴付けられる。各回路の動作時の不安定領域で生成された発振は、結合されて、信号を生成する。この信号の周波数は、入力周波数の乗数である。本発明による第一の信号レベル、第二の信号レベル、および、第一の周波数を有する入力信号の周波数逓倍方法は、入力信号の最初の半周期の間にｍ個の振動および次の半周期の間に振動を有さない第一の中間信号を生成する工程と、最初の半周期の間に振動を有さず、次の半周期の間にｎ個の振動を有する第二の中間信号を生成する工程と、第一および第二の中間信号を組み合わせて、第二の周波数を有する出力信号を生成する工程とを包含する。【選択図】図８Ｂ
2004506370.tif 000002
【特許請求の範囲】
【請求項１】
第一の信号レベル、第二の信号レベル、および、第一の周波数を有する入力信号の周波数逓倍方法であって、
該入力信号の第一の周期の最初の半周期の間にｍ個の振動、および、該第一の周期の次の半周期の間に振動を有さない第一の中間信号を生成する工程であって、該入力信号を第一の発振回路の入力へフィードする工程を含む、工程と、
該第一の周期の最初の半周期の間に振動を有さず、および、該第一の周期の次の半周期の間にｎ個の振動を有する第二の中間信号を生成する工程であって、該入力信号を反転させて、反転信号を生成する工程と、該反転信号を第二の発振回路の入力へフィードする工程とを含む、工程と、
該第一および第二の中間信号を組み合わせて、該第一の周波数の倍数である、第二の周波数を有する出力信号を生成する工程と
を包含し、
該発振回路の各々は、該発振回路の入力における該入力信号の該レベルに応じて変化する動作点を有し、第一の安定動作領域および第二の安定動作領域によって規定された不安定動作領域を有することによって特徴付けられた伝達関数をさらに有し、それにより、該動作点が該不安定領域へと移動されると、該発振回路は発振出力を生成し、該動作点が該第一および第二の安定領域のいずれかへと移動されると、該発振回路は非発振出力を有する、入力信号の周波数逓倍方法。
【請求項２】
ｍはｎに等しくない、請求項１に記載の方法。
【請求項３】
ｍはｎに等しい、請求項１に記載の方法。
【請求項４】
ｍ＋ｎは奇数である、請求項１に記載の方法。
【請求項５】
前記入力信号が前記第一の信号レベルにある場合、前記第一の発振回路の前記動作点を強制的に前記不安定動作領域に位置させて、少なくとも１つの振動を生成し、該入力信号が前記第二の信号レベルにある場合、該動作点を強制的に前記第一および第二の安定動作領域のうちいずれか一方に移動させて、該少なくとも１つの振動を停止させ、
前記反転信号が該第一の信号レベルにある場合、前記第二の発信回路の前記動作点を強制的に該不安定動作領域に位置させて、少なくとも１つの振動を生成し、該反転信号が該第二の信号レベルにある場合、該動作点を強制的に該第一および第二の安定動作領域のうちいずれか一方に移動させて、該少なくとも１つの振動を停止させる、請求項１に記載の方法。
【請求項６】
前記組み合わせる工程は、前記第一および第二の中間信号を加算回路の入力にフィードする工程を包含する、請求項１に記載の方法。
【請求項７】
前記組み合わせる工程は、前記第一および第二の中間信号をＯＲゲートの入力にフィードする工程を包含する、請求項１に記載の方法。
【請求項８】
前記発振回路の一つは、フィードバックを有する演算増幅回路を含み、インダクタを介して一連の入力を有しており、前記不安定動作領域は、負の抵抗領域であり、前記動作点は、該インダクタに印加される変動電圧によって強制的に該不安定動作領域に位置され、
該発振回路のもう一方は、負のインピーダンスを有する素子を含み、インダクタを介して一連の入力を有しており、該不安定動作領域は、負のインピーダンス領域であり、該動作点は、該インダクタを通って印加される変動電流によって強制的に該不安定動作領域に位置される、請求項１に記載の方法。
【請求項９】
前記素子は、トンネルダイオードである、請求項８に記載の方法。
【請求項１０】
前記発振回路の少なくとも一つは、フィードバックを有する演算増幅器を含み、インダクタを介した一連の入力を有し、前記不安定動作領域は、負の抵抗領域であり、前記動作点は、該インダクタを通って印加される変動電流によって強制的に該不安定動作領域に位置される、請求項１に記載の方法。
【請求項１１】
前記発振回路の少なくとも一つは、負のインピーダンスを有する素子を含み、インダクタを介した一連の入力を有し、前記不安定な動作領域は、負のインピーダンス領域であり、前記動作点は、該インダクタを通って印加される変化する電流によって該不安定領域内へ駆動される、請求項１に記載の方法。
【請求項１２】
前記素子は、トンネルダイオードであり、請求項１１に記載の方法。
【請求項１３】
第一の周波数を有する入力信号を受け取る信号入力端子であって、該入力信号は、第一の信号レベルおよび第二の信号レベルを有する、入力信号と、
該信号入力端子から信号を受け取るように結合された入力と出力とを有する第一の発振回路と、
該信号入力端子から信号を受け取るように結合された入力と出力とを有するインバータ回路と、
該インバータ回路の該出力から反転信号を受け取るように結合された入力と出力とを有する第二の発振回路と、
該第一および第二の発振回路の該出力から信号を受け取るように結合された入力と信号出力端子とを有する結合回路と
を含み、
該第一および第二の発振回路の各々は、伝達関数が、第一の安定動作領域および第二の安定動作領域によって規定された不安定動作領域を有し、一組の動作点を定義し、該動作点が、該第一および第二の発振回路の入力で該信号レベルに依存するように構成され、
該第一および第二の発振回路の各々は、該動作点が該不安定動作領域内へ移動された場合、発振出力を生成し、該動作点が該第一および第二の安定動作領域のいずれかに移動された場合、非発振出力を生成するようにさらに構成される、周波数逓倍回路。
【請求項１４】
前記第一の発振回路の前記動作点は、前記第一の信号レベルにある信号を受け取ると、強制的に前記不安定動作領域に位置されて、少なくとも１つの振動を生成し、
該動作点は、前記第二の信号レベルにある信号を受け取ると、強制的に前記第一および第二の安定動作領域のいずれか一方に移動されて、該少なくとも１つの振動を停止し、
前記第二の発振回路の前記動作点は、該第一の信号レベルにある信号を受け取ると、強制的に該不安定動作領域に移動されて、少なくとも１つの振動を生成し、
該動作点は、該第二の信号レベルにある信号を受け取ると、強制的に該第一および第二の安定動作領域のいずれか一方に移動されて、該少なくとも１つの振動を停止する、請求項１３に記載の回路。
【請求項１５】
前記結合回路は、加算回路である、請求項１３に記載の回路。
【請求項１６】
前記結合回路は、ＯＲゲートである、請求項１３に記載の回路。
【請求項１７】
前記第一および前記第二の発振回路の一つは、第一の負のインピーダンス素子を含み、前記不安定動作領域は、第一の負のインピーダンス領域であり、前記動作点は、受け取られた信号の該信号レベルによって、強制的に該不安定動作領域に位置され、
該第一および該第二の発振回路のもう一方は、第二の負のインピーダンス素子を含み、インダクタを介して一連の入力を有し、該不安定動作領域は、負のインピーダンス領域であり、該動作点は、該インダクタを通って印加される変動電流によって、強制的に該不安定動作領域に位置される、請求項１３に記載の回路。
【請求項１８】
前記第二の負のインピーダンス素子は、トンネルダイオードである、請求項１７に記載の回路。
【請求項１９】
前記発振回路は、それぞれ、負のインピーダンス素子を含み、前記不安定動作領域は、負のインピーダンス領域であり、前記動作点は、受け取られた信号の前記信号レベルによって強制的に該不安定動作領域に位置される、請求項１８に記載の回路。
【請求項２０】
前記第一および第二の発振回路は、それぞれ、負のインピーダンス素子を含み、インダクタを介して一連の入力を有し、前記不安定動作領域は、負のインピーダンス領域であり、前記動作点は、該インダクタを通って印加される変動電流によって、強制的に該不安定動作領域に位置される、請求項１８に記載の回路。
【請求項２１】
前記素子は、トンネルダイオードである、請求項２０に記載の回路。
【請求項２２】
第一のデジタル回路と、
該第一のデジタル回路に動作可能に結合された、デジタルクロック逓倍器を含む第二のデジタル回路と
を含むデジタルシステムであって、
該デジタルクロック逓倍器は、
第一の周波数を有するクロック信号を受け取るクロック入力端子であって、該クロック信号は、第一の信号レベルおよび第二の信号レベルを有する、クロック入力端子と、
該クロック入力端子から信号を受け取るように結合された入力と出力とを有する第一の発振回路と、
該クロック入力端子から信号を受け取るように結合された入力と出力とを有するインバータ回路と、
該反転回路の出力から反転信号を受け取るように結合された入力と出力とを有する第二の発振回路と、
該第一および第二の発振回路の該出力から信号を受け取るように結合された入力とクロック出力端子とを有する結合回路とを含み、
該第一および第二の発振回路の各々は、伝達関数を有し、該伝達関数は、第一の安定動作領域および第二の安定動作領域によって規定された不安定動作領域を有し、該第一および第二の発振回路の各々の一組の動作点を定義し、該第一および第二の発振回路の各々は、該動作点が該不安定領域内へ移動された場合、発振出力を生成し、該動作点が該第一および第二の安定領域のいずれかに移動された場合、非発振出力を生成するようにさらに構成される、デジタルシステム。
【請求項２３】
前記第一の発振回路の前記動作点は、前記第一の信号レベルにある信号を受け取ると、強制的に前記不安定動作領域に位置されて、少なくとも１つの振動を生成し、
該動作点は、前記第二の信号レベルにある信号を受け取ると、強制的に前記第一および第二の安定動作領域のいずれか一方に移動されて、該少なくとも１つの振動を停止し、
前記第二の発振回路の前記動作点は、該第一の信号レベルにある信号を受け取ると、強制的に該不安定動作領域に移動され、少なくとも１つの振動を生成し、
該動作点は、該第二の信号レベルにある信号を受け取ると、強制的に該第一および第二の安定動作領域のいずれか一方に移動されて、該少なくとも１つの振動を停止する、請求項２２に記載のシステム。
【請求項２４】
前記結合回路は、ＯＲゲートである、請求項２２に記載のシステム。
【請求項２５】
因子による入力信号の周波数を（ｍ＋ｎ）倍する逓倍方法であって、
該入力信号の第一の周期の最初の半周期の間にｍ個の振動を有し、かつ、該第一の周期の次の半周期の間に発振を有しない第一の信号を生成する工程と、
該第一の周期の最初の半周期に発振を有せず、該第一の周期の次の半周期の間にｎ個の振動を有する第二の信号を生成する工程と、
該入力信号の該周波数の（ｍ＋ｎ）倍の周波数を有する第三の信号を生成するように該第一の信号と第二の信号とを組み合わせる工程と
を包含する方法。
【請求項２６】
ｍはｎに等しくない、請求項２５に記載の方法。
【請求項２７】
ｍはｎに等しい、請求項２５に記載の方法。
【請求項２８】
（ｍ＋ｎ）は奇数である、請求項２５に記載の方法。
【発明の詳細な説明】
【０００１】
（関連出願の相互参照）
本出願は、２０００年４月２５日に出願された米国特許出願番号０９／５５８，０８２（代理人事件整理番号１９８９３−４．００ＵＳ）の一部継続出願である。同出願は、本明細書中であらゆる目的に対する参考として援用される。
【０００２】
（発明の背景）
本発明は、デジタル回路、および、より詳細には、クロック逓倍回路に関する。
【０００３】
クロック逓倍回路は、クロック周波数を出力する。クロック周波数は、入力クロック周波数の整数倍の結果である。周波数逓倍は、多くの利用法を有する。例えば、周波数逓倍によって、マイクロプロセッサは、異なるクロック速度で命令を実行し得る。
【０００４】
従来のクロック逓倍回路において、位相同期ループが用いられる。位相同期ループは、典型的には、位相検出回路、増幅器、および、電圧制御発振器を含む。従来は、位相ロックループを用いることは本意ではなかった。一つには、このような回路を実現するために、別個の構成素子を用いることは、複雑であるためである。
【０００５】
クロック逓倍回路を実現するための別の方法は、米国特許第５，１０７，２６４号に示される。この特許の図２から理解されるように、この回路では、周波数が入力クロック周波数のＱ倍である出力を達成するためにＱ−１遅延回路を用いることが必要である。低周波数入力クロックの完全なＱ−１遅延バージョンは、エッジ検出器（３６）を通る。エッジ検出器は、一つの高周波パルスを生成することによってパルスの立ち上がりエッジに応答する。エッジ検出器を通る異なる遅延を有する低周波クロック数がＱであるために、Ｑ数の高周波パルスが異なるタイミングで生成され、これらの全ての高周波パルスは、ＯＲゲート（４０）によって合わせられて、入力における一つの低周波クロックに応答してＱクロックパルスを生じる。
【０００６】
逓倍因子を増加するにつれて、遅延回路およびエッジ検出器の数も増加する。さらに、同じ入力クロック周波数に対する逓倍因子を変化させ、その上、遅延回路およびエッジ検出器を加える／取り除く必要がある場合、各遅延回路のパラメータを再び調整する必要がある。Ｑが大きい場合、このプロセスは非実用的である。
【０００７】
改善されたデジタルクロック逓倍技術が必要である。
【０００８】
（発明の要旨）
周波数逓倍方法は、入力信号の一周期の最初の半周期の間にｎ／２個の振動を有し、その周期の次の半周期の間に振動を有しない第一の中間信号を生成する工程を含む。最初の半周期の間に振動を有せず、次の半周期の間にｎ／２個の振動を有する第二の信号は、第一の信号と結合されて、逓倍された信号を生成する。
【０００９】
本発明により、第一および第二の信号が、伝達関数によって定義される回路によって生成される。回路は、第一の安定動作領域、および、第二の安定動作領域によって、規定された不安定動作領域を有することにより特徴付けられる。回路は、その動作点が不安定領域へ移動されるとき、発振出力を生成する。回路は、その動作点が第一および第二の安定領域のいずれかに置かれるとき、非発振出力を生成する。この方法は、動作点を強制的に不安定領域に移動させ、発振出力を生成する工程をさらに含む。この方法は、発振を終了するために、動作点を安定領域の一つに強制的に位置させる工程をさらに含む。
【００１０】
本発明の回路は、回路の発振が、実質的に同時に開始し、終了するという点で有益である。発振器のＯＮ状態とＯＦＦ状態との間に遷移はない。別の利点は、ＯＮの間の発振の最初の周期の長さは、そのＯＮの間の次の周期の長さと同じである点である。さらなる支援回路素子、または、キャパシタの待機レベルを維持する特定の回路を必要としない。この回路は、エネーブル信号によってトリガされると、自身の振動を発生させる。回路は、外部の自由運転しているいずれの発振器も必要としない。回路は、エネーブル信号と固有に同調される。回路パラメータをチューニングすることによって、回路構成を変化させることなく、発振のデューティサイクルおよび周波数が変化され得る。回路の出力におけるゲート発振は、エネーブルな信号と重ならないので、それらを分離するためのさらなる回路は必要とされない。
【００１１】
本発明の教示は、添付の図面とともに以下の詳細な説明を考慮することによって容易に理解され得る。
【００１２】
（特定の実施形態の説明）
図１Ａおよび図１Ｂを参照して、概略的なブロック図は、第一の周波数のクロック周波数信号を受け取る入力端子１０２を含む、本発明に従うクロック逓倍回路１００の実施形態を示す。従来のクロック源１０は、クロック入力信号を提供するように示される。出力端子１１０は、第一の周波数より高い第二の周波数の出力信号を伝える。
【００１３】
入力端子１０２は、クロック入力信号を一組のゲート発振器回路１０４、１０６へフィードする。ゲート発振器回路１０４は、非反転信号を入力端子１０２から受け取る。ゲート発振器回路１０６は、入力端子１０２にて受け取られた信号を反転させるインバータ回路を含む。図１Ｂに示されるように、ゲート発振器１０６に対する入力信号の反転がインバータ１１２によって提供され得る。
【００１４】
以下で述べられるように、ゲート発振器は、入力信号によってエネーブルとなる。入力信号レベルがＨＩＧＨのとき、ゲート発振器１０４はエネーブルである。逆に、そのインバータ回路が起因して、入力信号レベルがＬＯＷのとき、ゲート発振器１０６はエネーブルである。両ゲート発振器は、連続パルスを生成する。
【００１５】
所望の周波数逓倍因子がｎであると仮定して、ゲート発振器１０４は、入力信号の半周期あたりｎ／２個の振動を生成するように調整される。言い換えると、入力信号がＨＩＧＨである時間の間、ゲート発振器１０４は、ｎ／２パルスを生成する。同様に、入力信号がＬＯＷの周期である間は、ゲート発振器１０６は、ｎ／２パルスを生成する。
【００１６】
各二つのゲート発振器の各出力は、結合回路１０８へフィードする。一実施形態において、結合回路１０８は、二入力ＯＲゲートを含む。この実施形態において、各出力は、ＯＲゲートの入力へフィードする。別の実施形態において、結合回路は、従来のアナログ加算回路である。ここで、各ゲート発振器１０４、１０６の出力は、加算器の入力へフィードされる。
【００１７】
ゲート発振器によって生成された振動は、結合回路１０８によって結合されて、入力周波数のｎ倍の周波数を有する出力を生成する。従って、入力信号の最初の半周期の間、クロック逓倍回路１００の出力１１０は、ゲート発振器１０４からのｎ／２個の振動を含む。ゲート発振器１０６の出力は、この周期の間、ＬＯＷである。入力信号の次の半周期の間、出力１１０は、ゲート発振器１０６からのｎ／２個の振動を含み、ゲート発振１０４の出力は、この周期の間、ＬＯＷである。この結果は、入力クロック周波数のｎ倍となる。
【００１８】
一般に、逓倍因子が、任意の逓倍因子（ｍ＋ｎ）を実現するように容易に変化し得ることに留意されたい。ゲート発振器１０４がエネーブルであるときにゲート発振器１０４がｍ個の振動を生成し、かつ、ゲート発振器１０６がエネーブルであるときにゲート発振器１０６がｎ個の振動を生成するように、ゲート発振器１０４および１０６は、別々に調整され得ることが、より明確となる。端子１０２における入力クロック信号がＨＩＧＨである場合、ゲート発振器１０４は、ｍ個の振動を生成するが、ゲート発振器１０６は、発振しない。入力クロック信号がＬＯＷである場合、ゲート発振１０６は、ｎ個の振動を生成するが、ゲート発振器１０４は、発振しない。ゲート発振１０４および１０６の出力が、アナログ加算回路（または、ＯＲゲート）１０８を用いて共に結合される（加算される）場合、出力１１０は、入力クロック周波数の（ｍ＋ｎ）倍である（ｍ＋ｎ）クロックパルスを含む。さらに、この単純な回路によって、偶数だけではなく奇数の逓倍因子が、適切なｍおよびｎの選択によって実現され得る。
【００１９】
図１Ｃは、デジタルシステムにおける逓倍回路１００の典型的な使用を示す。ここで、第一の周波数を有するクロック入力端子１０２におけるクロック信号は、デジタル回路１３４へ伝えられる。クロック入力は、また、逓倍器１００へフィードされ、第二の周波数を有する第二のクロック入力１１０を生成する。第二のクロック入力１１０は、また、デジタル回路１３４へフィードする。
【００２０】
図２を参照して、本発明に従うゲート発振器回路は、曲線がほぼＮ型の外観を有する伝達関数を表示する。本発明の目的として、回路の「伝達関数」は、この回路の任意の二つの状態変数間の関係に関する。例えば、電子回路は、典型的に、二つの状態変数が、電流（Ｉ）および電圧（Ｖ）である、Ｉ−Ｖ曲線によって特徴付けられる。このような曲線は、一つの状態変数（電圧Ｖ）が変化するにつれての他方の状態変数（例えば、電流Ｉ）が変化する様子を示す。図２で理解されるように、伝達関数曲線２０２は、領域２０４内にある一部を含む本明細書中でこの部分を「不安定」領域と呼ぶ。不安定領域は、領域２０６および２０８によって両側を規定されている。領域２０６および２０８のそれぞれを本明細書中で「安定」領域と呼ぶ。図２において理解されるように、伝達関数曲線２０２の一部は、また、安定領域にある。
【００２１】
本発明に従う回路は、関連付けられた「動作点」を有する。「動作点」は、伝達関数２０２上の位置として定義される。図２は、３つの動作点位置２１０、２１０’、２１０”を示す。回路の出力の性質は、伝達関数に沿った動作点の位置に依存する。動作点が、領域２０４内にある伝達関数の一部２１４に沿って位置される場合、回路の出力は、発振の挙動を示す。従って、伝達関数のこの部分が見受けられる領域２０４は、不安定領域と呼ばれる。動作点が、領域２０６および２０８のいずれかにある伝達関数の一部２１６、２１８に沿って位置される場合、回路の出力は、ほぼ時間変化を示す。しかし、そうでない場合、非発振の挙動を示す。この理由により、領域２０６および２０８は、安定領域として呼ばれる。
【００２２】
図２および３を参照して、回路の動作点を変化させるための一般的な構成が示される。図は、端子３０３および３０５によって定義された入力を有する回路３０２を示す。誘導素子３０４は、端子３０５に結合されている。関数生成器３１０は、誘導素子３０４のもう一方のと回路３０２の端子３０３との間に結合され、従って、回路を完成させる。本発明に従って、回路３０２は、Ｎ型に現れる伝達関数を有する。さらに本発明に従って、回路３０２は、この動作点が、関数発生器３１０の出力ＶＳのレベルに応じて、不安定領域２０４内へ、および、不安定領域２０４から移動し得ることで特徴付けられる。この動作は、回路３０２の出力ＶＯＵＴにおける、発振の挙動の開始、および、このような発振の挙動の休止を制御する。動作点を不安定領域２０４にある伝達関数の一部に強制的に位置することによって、発振の挙動となる。安定領域２０６、２０８のうち一つに見受けられる伝達関数上に動作点を強制的に位置することによって、非発振の挙動となる。
【００２３】
Ｎ型伝達関数を示す回路の例は、演算増幅器（オペアンプ）の出力とその非反転入力との間のフィードバックレジスタで構成されるオペアンプである。図４は、このような回路４００を示す。オペアンプ４０２は、オペアンプの出力ＶＯＵＴが、抵抗Ｒｆを有するフィードバックレジスタ４０８を介して非反転入力へフィードバックする正のフィードバック経路を含む。オペアンプ４０２の出力電圧の一部は、その反転入力に提供される。図４は、それぞれ、抵抗Ｒ１およびＲ２を有するレジスタ４０４および４０６を含む分圧回路を示す。分圧回路は、オペアンプの出力の一部をその反転入力へ供給する。インダクタ４１０および関数発生器３１０をオペアンプ４０２の非反転入力と接地との間で直列接続して回路が完成する。典型的な既製のオペアンプ（例えば、市販のＬＭ−３５８　オペアンプ）が用いられ得る。
【００２４】
Ｎ型伝達関数を有する回路の別の例が、図５に示される。ここで、回路５００は、導入素子４１０を介して関数発生器３１０に結合されたトンネルダイオード５０２を含む。レジスタ５０４にかかる電圧が出力ＶＯＵＴである。このレジスタ５０４は、ダイオード５０２のもう一方の端部と接地との間に結合されている。
【００２５】
前述の回路は、以下の一般化された一組の連立方程式によって表現され得る。この方程式は、二変数Ｖａｎ　ｄｅｒ　Ｐｏｌ（ＶｄＰ）発振器を説明する。
【００２６】
【数１】
2004506370.tif 000003
ここで、ｘおよびｙは、ＶｄＰ発振器の状態変数、Ｌおよびεは、ＶｄＰ発振器のパラメータ、ｆ（ｔ）は、制御可能な時間変動推進関数であり、ＶｄＰ発振器の動作点を移動するために用いられ得、Ψ（ｘ）は、変数ｘの三次関数、Ψ（ｘ）は、制御可能なＶｄＰ発振器を確立するためのキーである。
【００２７】
方程式（１）および（２）は、変数ｘおよびｙをそれぞれＶおよびｉで置き換えて、一般的に回路設計で用いられる物理変数を表すことにより、図４の回路に関する。
【００２８】
【数２】
2004506370.tif 000004
方程式（４）のパラメータＣは、電圧Ｖが印加される小さな寄生キャパシタ４２０を表し、図４に細線で示される。ＶＳは、推進関数として作用する関数発生器３１０の時間変動電圧源である。回路４００の動作点は、ｄＶ／ｄｔ＝０、および、ｄｉ／ｄｔ＝０を設定することによって得られる。方程式（３）および（４）は、それぞれ、Ｖ＝ＶＳおよびｉ＝Ψ（Ｖ）となり、ｉ＝Ψ（Ｖ）は、Ｒｆ、Ｒ１およびＲ２を組み合わせたオペアンプの伝達関数である。従って、再度図２を参照して、伝達関数曲線２０２が、ｉ＝Ψ（Ｖ）によって定義されていることが理解され得る。
【００２９】
直線Ｖ＝ＶＳと曲線ｉ＝Ψ（Ｖ）との交点は、回路の動作点２１０を定義する。ｉ＝Ψ（Ｖ）によって定義された伝達関数２０２をより深く調査することによって、セグメント２１６、２１８は、正の傾き（ｄｉ／ｄＶ＞０）を有し、セグメント２１４は、負の傾き（ｄｉ／ｄＶ＜０）を有することが、明らかとなる。オペアンプ４０２（図４）が飽和するとき、動作点２１０は、正に傾いた二つのセグメント２１６、２１８の一つに沿った位置にある。オペアンプ４０２が線形に動作しているとき、動作点は、負に傾いたセグメントに沿った位置にある。動作点が負に傾いたセグメント２１４にあるとき、発振器の挙動は、回路４００の出力ＶＯＵＴで観測される。従って、負に傾いたセグメントは、動作点２１０と同様に、不安定領域２０４の位置にあると言える。動作点２１０’、２１０”が、正に傾いたセグメントにあるとき、非発振出力が観測される。従って、正のセグメントは、安定領域２０６、２０８の位置にあると言える。
【００３０】
動作点２１０は、関数発生器３１０の出力ＶＳを回路４００の入力へ印加させつつ、その出力ＶＳを変化させることによって、伝達関数に沿って移動され得る。特に、エネーブル信号が関数発生器によって提供されるとき、動作点は、不安定領域２０４へと移動され得る。逆に、動作点は、ディセーブル信号を印加することによって不安定領域から安定領域２０６、２０８のいずれかへ移動され得る。得られた回路４００の挙動は、ゲート発振器の挙動である。
【００３１】
図６は、本発明のゲート発振器のさらに別の実施形態を示す。前述の図にあるように、関数発生器３１０は、様々な電圧信号ＶＳを提供する。この信号は、インダクタ４１０を通って第一のインバータ６０２へフィードする。インバータ６０２の出力は、第二のインバータ６０４に結合される。インバータ６０４の出力は、レジスタ６０８を介して取り出され、出力ＶＯＵＴを提供する。インバータ６０４の出力からインバータ６０２の入力へのフィードバック経路は、レジスタ６０６を介して提供される。
【００３２】
図１Ａおよび１Ｂのゲート発振器回路１０４、１０６（また、発振回路）は、好ましくは、同じ設計を有する。このようなデバイスの製造が単純化されるという実用的理由のためである。しかし、各ゲート発振器回路１０４、１０６は、互いに異なる設計を有し得、なお、本発明に従って機能し得ることは、本発明の範囲内である。
【００３３】
次に図７を参照して、オシロスコープのトレースが示される。このトレースは、先で述べられた挙動を示す。トレース１は、回路４００の入力に適用された関数発生器３１０の出力ＶＳである。トレースの第一の部分は、エネーブル信号を構成する。この信号の後に、ディセーブル信号を構成する第二の部分が続く。好ましくは、関数発生器の出力は、デジタル波形である。例えば、典型的なデジタル波形は、図７で示されるような方形波である。ＮＯの間およびＯＦＦの間の時間が、ゲート発振器の特定の応用の性質に依存するために、典型的に、デジタル波形は、時間軸に沿って非対称であることに留意されたい。
【００３４】
トレース２は、回路４００の出力電圧ＶＯＵＴである。理解されるように、エネーブル信号が受け取られると、回路は発振し始める。発振は、エネーブル信号の間連続する。第一の周期の第一の期間Ｔ１が、残りの各周期Ｔ２と同じ期間を有することが、さらに理解され得る。パルス幅は、回路パラメータＲｆ、Ｒ１およびＲ２、またはオペアンプＤＣバイアスＶＣＣを変化することにより変化され得る。ディセーブル信号が受け取られると、回路は、瞬時に発振を停止する。
【００３５】
さらなる観測として、不安定領域内の伝達曲線に沿った動作点の位置はまた、回路４００の出力の発振期間に影響を与え得る。不安定領域（および安定領域も含めて）内の動作点の位置は、駆動関数のレベルを調節することによって決定され得る。従って、異なる発振期間は、異なるレベルのエネーブルな信号を適用することによって、回路４００から達成され得ることが、理解され得る。従って、本発明に従うゲート発振器は、エネーブル信号のレベルが制御され得る関数発生器を用いることによって、異なるパルス幅を生成するように製作され得る。
【００３６】
本発明の駆動関数は、クロック入力（図１Ａの１０）であるために、駆動関数のレベルは、ＬＯＷ信号レベルまたはＨＩＧＨ信号レベルのいずれかである。ＬＯＷ信号のレベルが変化しないなら、ＨＩＧＨ信号のレベルは変化しない。各ゲート発振器の発振周期（および、従って、逓倍因子）は、その回路のパラメータを調節することによって決定される。このように、本発明の逓倍回路、および、技術が、その逓倍因子が極めて容易に変化されるという点で利点があることは、理解され得る。例えば、図４の回路によって、単に様々な抵抗のパラメータを調節することにより、期間を変化することができる。
【００３７】
しかし、クロック信号レベルを適切に減衰する、または、増幅することによって、発振期間が変化することに留意されたい。発振期間が変化される方法は、特定の応用によって、広く知られている。
【００３８】
次に、図８Ａおよび図８Ｂを参照して、クロック逓倍技術の動作を述べる。図８Ａは、図１Ｂで示される各ブロックの回路図を示す。インバータ８１２および結合回路８０８は、従来のオペアンプ回路構成を用いて実現される。結合回路８０８は、アナログ加算回路として示される。ゲート発振器８０４、８０６は、図４〜６で示された回路の任意の組み合わせを用いて実現され得る。この場合、図４からの回路を両発振器用に用いる。
【００３９】
入力クロック１０からのクロック入力信号８０２は、図８Ｂのトレース８０１で示される。各クロック周期は、期間Ｔを有し、第一の半周期部Ａ、および、第二の半周期部Ｂを含む。クロック入力は、ゲート発振器８０４へフィードする。クロック部Ａの間、クロックがＨＩＧＨの場合、ゲート発振器８０４は、出力８２０において一連の振動を生成する。この場合、ゲート発振器８０４の回路のパラメータは、三つの振動を生成するように調整される。クロック部Ｂの間、クロックがＬＯＷの場合、振動はない。ゲート発振器８０４のこの出力挙動は、トレース８０３で見受けられ得る。
【００４０】
本発明に従って、クロック入力信号８０２は、インバータ８１２内へフィードされる。インバータ８１２の出力は、ゲート発振器８０６へ伝えられる。クロック部Ａの間、クロックがＨＩＧＨの場合、インバータの出力はＬＯＷであり、ゲート発振器８０６の出力８３０における振動はない。逆に、クロック部Ｂの間、クロックがＬＯＷである場合、インバータの出力はＨＩＧＨであり、ゲート発振器８０６の出力における振動がある。ゲート発振器８０４を用いた場合と同様に、ゲート発振器８０６の回路のパラメータは三つの振動を生成するように調整される。ゲート発振器８０６の出力挙動は、トレース８０５に見受けられ得る。
【００４１】
最後に、出力８２０および出力８３０は、反転加算回路によって結合されて、トレース８０７で示される出力８４０を与える。非反転信号を生成するために、インバータ回路は、結合回路８０８の後に加えられ得る。この実施例において、入力クロック周波数は、６倍されている。しかし、ゲート発振器のいずれか、または、両方のパラメータを適切に調節することによって、異なる逓倍因子が容易に達成されることは、理解され得る。さらに、必ずしも、両ゲート発振器が、同じ振動を生成する必要はない。例えば、６の逓倍因子は、また、半周期あたり四つの振動を生成するようにゲート発振器８０４を調節することによって達成され、かつ、半周期あたり二つの振動を生成するようにゲート発振器８０６を調節することによって達成される。
【００４２】
本明細書中で説明された発明は、ＶｄＰ発振器の動作点を制御する従来の方法を用いて、周波数逓倍を提供する著しく単純化されたデジタル回路設計を提供する。新規な回路は、構成素子を加える／取り除く必要が無く、異なる逓倍因子に適応する。異なる逓倍因子は、構成素子（例えば、ゲート発振器のＲｆ、Ｒ１およびＲ２）、または、オペアンプのＤＣバイアスを調整することによって、あるいは、クロック信号のレベルを修正して異なるレベルのエネーブル信号を適用することによって得られ得る。
【００４３】
本発明は、ＶｄＰ発振器を強制的に発振させるために提供されるエネーブル信号、および、発振を停止させるディセーブル信号のみを必要とする。これらの信号は、多くの公知の回路設計のうち任意の回路設計によって容易に生成され得る。
【００４４】
別の利点は、エネーブル信号によってエネーブルであるとき、回路が、自身の発振を発生することである。結果として、これにより、デジタル回路の応用において、電量消費が大きく減少することができる。これは、所与の今日の多くのデジタル応用に対する低電力の必要性を考えた場合特に有益である。
【００４５】
さらなる別の利点は、回路が、エネーブル信号と固有に同期されることである。回路のパラメータを調節することによって、回路の構成を変化することなく、発振器のデューティサイクルおよび周波数が、変化され得る。回路の出力におけるゲート発振は、エネーブル信号と重ならず、従って、信号を分離するためにさらなる回路は必要とされない。このように、ゲート発振器回路における単純化を実現する。
【図面の簡単な説明】
【図１Ａ】図１Ａは、本発明のクロック逓倍技術の典型的な実施形態の別の回路構成を示す。
【図１Ｂ】図１Ｂは、本発明のクロック逓倍技術の典型的な実施形態の別の回路構成を示す。
【図１Ｃ】図１Ｃは、本発明のクロック逓倍技術の典型的な実施形態の別の回路構成を示す。
【図２】図２は、概して、図１のゲート発振器で用いられる回路の伝達関数を示す。
【図３】図３は、安定領域と不安定領域との間に動作点を強制的に位置するための回路構成を模式的に示す。
【図４】図４は、本発明に従う回路構成の例を示す。
【図５】図５は、本発明に従う回路構成の例を示す。
【図６】図６は、本発明に従う回路構成の例を示す。
【図７】図７は、本発明に従って構成された回路から測定された測定値を示す。
【図８Ａ】図８Ａは、本発明の動作を示す。
【図８Ｂ】図８Ｂは、本発明の動作を示す。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図７】
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【図８Ｂ】
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【国際公開パンフレット】
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【国際調査報告】
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