(57)【要約】バス（５）によって運ばれるアナログデータを記録するためのアナログサンプリング回路（１）であり、行（１３）と列（１２）内に配される記録用セル（２）のアレイを備えている。各セル（２）は、制御可能なディジタル入力（２３）を持ったスイッチ（２１ａ）によって、バス（５）に結合されるアナログ入力（３）を持っている。本装置は、各列（１２）に関連し、シフトレジスタに結合される遅延ライン（９）を備えている。遅延ライン（９）の連続する出力（１１）は、いかなる瞬間も、単一の記録用スイッチの一つより多くのスイッチが無いような、列（１２）のセル（２）のディジタル入力（１１−１）の各々に結合される。
2004525477.tif 000002
【特許請求の範囲】
【請求項１】
信号に関するアナログデータを記録するためのアナログサンプリング回路（１）であって、該アナログサンプリング回路は、
−記録しようとする信号を運ぶ、少なくとも一つのアナログバス（５，５ａ，５ｂ）と、
−セル（２）の各々は、少なくとも一つのアナログバス（５ａ）と少なくとも一つのディジタル入力（１１−１，２３，２６，２７）とに結合される少なくとも一つのアナログ入力（３）を持ち、列（１２）の各々は、前記列（１２）の各セル（２）のディジタル入力（１１−１）に結合される一つの列（１２）入力（８−１）を持つ、行（１３）と列（１２）に配された捕捉と記録のセル（２）のマトリックスアレイ（１０）と、
−クロック信号を受信するための入力（７）と、マトリックスアレイ（１０）の列（１２）の入力（８−１）に結合されるシフトされた複数の出力（８）を持った、書き込みシフトレジスタ（６）と、
−各列に対して、遅延ライン（９）の入力（８−１）と、マトリックスアレイ（１０）の遅延ライン（９）の数と等しいかこれより多い、シフトされた連続する出力（１１）とを持つ、関連した遅延ライン（９）を備え、
遅延ライン（９）の入力（８−１）は、列（１２）の入力を構成し、列（１２）の入力（８−１）は、前記遅延ライン（９）によって、列（１２）のセル（２）のディジタル入力（１１−１）の一つに結合され、各遅延ライン（９）は、一連の要素遅延部（９２）によって作られるが、それは、第１行（１３）のセル（２）のディジタル入力（１２）に結合される第１遅延部（９２）と、次の線（１３）の一つのセル（２）のディジタル入力に、それぞれ１対１に結合される次の要素遅延部（９２）の各々と、最後の線（１３）のセル（２）のディジタル入力に結合される最後の要素遅延部（９２）とであり、
前記アナログサンプリング回路は、前記遅延ライン（９）の要素遅延部（９２）の一つに、それぞれ１対１に結合されるセル（２）の前記ディジタル入力（１１−１）は、前記セル（２）に対するサンプリングの開始と終了の制御入力を連続的に構成する
ことを特徴とするアナログサンプリング回路（１）。
【請求項２】
少なくとも、列（１２）に関連する１本の遅延ライン（９）あるいは補助的な遅延ライン（９１）に対して、第１入力（１８）を経由した、前記遅延ライン（９，９１）からの信号と、第２入力（１９）を経由した、基準信号とを受信する位相比較器（３０）を備え、前記位相比較器（３０）の少なくとも一つの出力は、チャージポンプ（３２）に結合され、その一つの出力（３３）は、要素遅延部（９２）の調整電圧を制御する手段に結合されることを特徴とする請求項１記載の、アナログデータを記録するためのアナログサンプリング回路（１）。
【請求項３】
各列（１２）に関連した遅延ライン（９）と、
第１入力（１８）を経由して、この列（１２）に関連する前記遅延ライン（９）の最後の遅延部（９２）からの信号を受信し、また、第２入力（１９）を経由して、例えば、書き込みシフトレジスタあるいは書き込みシフトレジスタ（６）と同じクロック信号を受信する他のシフトレジスタ（４０）のクロック期間である、一定の期間だけ遅延された、この列（１２）に関連した前記遅延ライン（９）の入力信号の写しである基準信号を受信する位相比較器と
を備え、
少なくとも前記位相比較器（３０）の一つの出力は、チャージポンプ（３２）に結合され、その出力（３３）は、要素遅延部（９２）の調整電圧を制御する手段に結合されることを特徴とする請求項１記載のアナログデータを記録するためのアナログサンプリング回路（１）。
【請求項４】
書き込みシフトレジスタ（６）の出力（８）は、パルスのフォーマット用ブロック（１７）を経由して、遅延ライン（９）入力（８−１）に結合され、前記ブロックは、特にパルスの期間は、調整をすることを特徴とする請求項１から３のいずれか一つに記載の、アナログデータを記録するためのアナログサンプリング回路（１）。
【請求項５】
各要素遅延部（９２）は、直列に置かれる、第１要素半遅延部（９３）と第２要素半遅延部（９４）の２つの要素半遅延部（９３，９４）から成り、各要素半遅延部（９３，９４）は、セル（２）のディジタル入力に結合されるディジタル出力を持つことを特徴とする請求項１から４のいずれか一つに記載の、アナログデータを記録するためのアナログサンプリング回路（１）。
【請求項６】
記録セル（２）のマトリックスアレイ（１０）は、それ自身の上に折り曲げられ、１８０゜の屈曲部（６３）を備えた書き込みシフトレジスタ（６）は、屈曲部（６３）の前に位置する往路部（６１）と屈曲部（６３）の後に位置する復路部（６２）とを形成し、復路部（６２）上に位置する書き込みシフトレジスタ（６）の出力（８）に結合される、列（１２）とそれに関連した遅延ライン（９）とは、往路部（６１）上に位置する書き込みシフトレジスタ（６）の出力（８）に結合される、列とそれに関連した遅延ライン（９）の間に入れられることを特徴とする請求項１から５のいずれか一つに記載のアナログデータを記録するためのアナログサンプリング回路（１）。
【請求項７】
アナログ入力バス（５）が、区分（５−１，…５−Ｌ）を供給するために分割され、各区分は、マトリックスアレイ（１０）の行（１３）に対応し、これら区分（５−１，…５−Ｌ）の各々は、好ましくは、自己反応型の増幅器（１４）を持っていることを特徴とする請求項１から６のいずれか一つに記載のアナログデータを記録するためのアナログサンプリング回路（１）。
【請求項８】
加えて、マトリックスアレイ（１０）の行と少なくとも同数のシフトされた出力を持つ、少なくとも一つのライン認可シフトレジスタ（１５−１，１５−２）を備え、該少なくとも一つの認可レジスタ（１５−１，１５−２）の各々は、書き込みシフトレジスタ（６）の出力（８）の一つに結合された入力を持ち、このレジスタのシフトされた各出力は、それぞれ、各々の行（１３）のセル（２）の少なくとも一つのディジタル入力の一部に結合されることを特徴とする請求項１から７のいずれか一つに記載のアナログデータを記録するためのアナログサンプリング回路（１）。
【請求項９】
各々がマトリックスアレイ（１０）の行と少なくとも同数のシフトされた出力を持つ、第１レジスタ（１５−１）と第２レジスタ（１５−２）の、２つのライン認可シフトレジスタ（１５−１，１５−２）を備え、
第１レジスタ（１５−１）は、経路の第１番目を持った書き込みシフトレジスタ（６）の出力に結合される入力を持ち、第２レジスタ（１５−２）は、第１番目のそれとは異なった、経路の第２番目を持った書き込みシフトレジスタ（６）の第２出力に結合される入力を持ち、
第１番目の第１出力に結合される列（１２）と、第１認可出力と第２認可出力との間の記録経路内に位置する出力に結合される列（１２）とは、共にマトリックスアレイ（１０）の第１部分を構成し、
第２番目の第２出力に結合される列（１２）と、第２番目の第２出力と第１番目の第１出力との間の記録経路内に位置する出力に結合される列（１２）とは、共にマトリックスアレイ（１０）の第２部分を構成し、
第１レジスタ（１５−１）の各出力は、マトリックスアレイ（１０）の第２部分に属するラインの第２部分のセル（２）のディジタル認可入力に結合され、
第２レジスタの出力の各々は、マトリックスアレイ（１０）の第１部分に属するラインの第１部分のセル（２）のディジタル認可入力に結合される
ことを特徴とする請求項８記載のアナログデータを記録するためのアナログサンプリング回路（１）。
【請求項１０】
各認可レジスタ（１５−１，１５−２）は、認可ワードの生成器に結合することができる入力を持つことを特徴とする請求項８あるいは９のいずれか一つに記載のアナログサンプリング回路。
【請求項１１】
アレイの各セル（２）は、第１端子（２２ａ）と第２端子（２２ｂ）の２つの端子を持ち、
第１端子（２２ａ）は、バス（５）の区分（５−１，２−２，…５Ｌ）において第１スイッチング手段（２１）に属する第１の制御可能なスイッチ（２１ａ）によって結合され、
第２端子（２２ｂ）は、前記第１スイッチング手段（２１）に属する第２の制御可能なスイッチ（２１ｂ）によって、一定の電位にあるバス（５）の復路部（５ｂ）に結合され、
これらスイッチ（２１ａ，２１ｂ）の各々の制御部（２３ａ，２３ｂ）は、セル（２）の各々のディジタル入力に結合される
ことを特徴とする請求項７から１０のいずれか一つに記載の、アナログデータを記録するためのアナログサンプリング回路（１）。
【請求項１２】
各セル（２）の前記第１スイッチング手段（２１）に属する第２スイッチ（２１ｂ）は、要素遅延部（９２）あるいは要素半遅延部（９３，９４）の出力の上流に位置する、遅延ライン（９）の要素遅延部あるいは要素半遅延部に接続される制御入力を持っており、そこに、前記第１スイッチング手段（２１）に属する第１スイッチ（２１ａ）の命令入力が接続されることを特徴とする請求項１１記載の、アナログデータを記録するためのアナログサンプリング回路（１）。
【請求項１３】
前記第１スイッチング手段（２１）に属する第１スイッチ（２１ａ）は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの２つの分かれたトランジスタが並列になって形成されることを特徴とする請求項１１あるいは１２のいずれか一つに記載の、アナログデータを記録するためのアナログサンプリング回路（１）。
【請求項１４】
２つのアナログ入力バスを備え、第１のそれは、第１の極性においてサンプリング使用とする信号の信号源に接続されるはずであり、第２のそれは、サンプリングしようとする信号を受信して、第１の極性の反対の第２の極性でサンプリングしようとする信号を提供する、極性反転器に接続されるはずであり、２つのアナログ入力バスは、区分を供給するために分割され、各区分は、マトリックスアレイの行に対応し、これら区分の各々は、自己反応型の増幅器（２４）を持ち、行は、行の組に配され、行の各組は、奇数番目のマトリックスアレイの一つの行と、偶数番目のマトリックスアレイの一つの行とを備え、一つの組の行は、連続的な順位を持ち、奇数番目の各行は、第１の極性の信号を運ぶバスの区分に結合されたセルを持ち、偶数番目の各行は、第２の極性の信号を運ぶバスの区分に結合されたセルを持つことを特徴とする請求項１記載の記録のためのアナログサンプリング回路（１）。
【請求項１５】
ＣとＬが整数を示す、Ｃ個の列（１２）とＬ個の行（１３）あるいは行の組を持ったセルのマトリクスアレイを共に形成するセル内の、アナログバス上に存在するアナログ信号のアナログのサンプルを捕捉するための方法において、該方法は、
−セルのサンプル捕捉開始信号は、前記セルの第１ディジタル入力上で受信され、
−サンプリング捕捉の終了信号が、前記セルの第２ディジタル入力上で受信され、
立ち上がりエッジと立ち下がりエッジを持ったパルスが、作られ、
−サンプリング動作の開始と終了の信号は、前記パルスの立ち上がりエッジと立ち下がりエッジとから構成され、これらのエッジは、続いて第１ディジタル制御開始入力とサンプリング捕捉の第２ディジタル制御終了入力とを構成する、物理的に独自のディジタル入力上で連続的に受信される
ことを特徴とする方法。
【請求項１６】
立ち上がりエッジと立ち下がりエッジを備えて、同じ動作の開始と終了の信号を構成するパルスは、サンプリングの期間がマトリックスアレイのセルの全てに対して同じであるように、次のセルへ伝搬することを特徴とする請求項１５記載のアナログサンプル捕捉方法。
【請求項１７】
最大サンプリング速度は、行あるいは行の組の数Ｌである整数の除数ｍによって除算され、この速度は、連続的なサンプルが、同じ列に属するが、連続的な行あるいは行の組上に位置している捕捉セル内で捕捉されるような場合に対応し、前記方法は、
ａ）マトリックスアレイの第１行の一つのセルに対して、サンプル捕捉をイネーブルし、
ｂ）その後、前記第１行に連続的に続く行に属する前記列の（ｍ−１）個のセル内のサンプリング動作を無効にし、
ｃ）その後、前記第１行に続くｍ番目の行に対して、サンプリング動作をイネーブルし、
ｄ）同じやり方で、マトリックスアレイの最後のラインに達するまで、これに続くｍ個の行に対して、段階ａ，ｂ，ｃを再開し、
ｅ）同じやり方で、イネーブルされた行のセルの全てがサンプルを含むまで、列の各々に対して、再開し、
ｆ）この最後の段階の後に、マトリックスアレイのセルの全てがアナログのサンプルを含むように、マトリックスアレイの第２行そして状況に応じて第３行から、段階ａ）からｅ）を再開し、また、（ｍ−１）番目の行を開始するまで再開する
ことを特徴とする請求項１５あるいは１６のいずれか一つに記載の、アナログサンプル捕捉方法。
【請求項１８】
全てのセルに対するサンプリング終了の信号を受け取ると、電位上の行の全てのセルの内の第１セルが、一定の電位から切断され、その後、前記セルは、サンプリングしようとするアナログ信号を運ぶアナログバスから切断されることを特徴とする請求項１５から１７のいずれか一つに記載のアナログサンプル捕捉方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、深いメモリと可変サンプリング周波数を持った、高速アナログサンプリング回路の分野に関する。
【背景技術】
【０００２】
１／９／１９９２に特許付与された特許文献１には、アナログバス上を回るアナログ信号の捕捉セルのマトリクスアレイを備えた、アナログ信号を取得するための取得システムが開示されている。この特許の従来技術によるアナログマトリクスアレイの文献には、アレイのセルは、２つのシフトレジスタによってアナログ値を書き込むために、アレイの１つのセルが選択されることが説明されている。第１方向Ｙにある第１レジスタは、書き込みセルの行を決める。第２方向Ｘにある第２レジスタは、書き込みセルの列を決める。書き込みセルは、こうして、選択した行と列の交点に位置する。従来技術のこのアレイの最大サンプリング速度は、２つのシフトレジスタの１つの最大クロック速度によって決まることが説明されている。
【０００３】
この従来技術による装置に関してサンプリング速度を増すために、米国特許第５１４４５２５号は、アナログ信号の捕捉セル１６の、良く知られたアレイ１０を備えた装置を提案している。書き込みセルの行Ｒを選択するのは、常に第１シフトレジスタ１８によって方向Ｙで行われる。書き込みセルの列Ｃの選択は、それ自身、連続する出力を備えた遅延ライン２２によって行われる。
【０００４】
セル１６の各々は、例えば、行を制御するシフトレジスタ１８から来る一つの信号と、遅延ライン２２からの出力の一つから来る信号を受信する他の信号を受信する２つの入力３２，３４を持つＡＮＤゲート２４の形による、書き込み命令によって備わる。ＡＮＤゲートの出力は、電界効果トランジスタ（ＦＥＴ）２６のゲートを制御する。電界効果トランジスタ（ＦＥＴ）が導通しているとき、アナログバス１２から来る、サンプルしようとする信号は、トランジスタのドレイン−ソースの経路によって、接地電位と次に続く読み出しを可能にする出力２８との間に接続される捕捉コンデンサへと導かれる。
【０００５】
この種の装置を用いると、サンプリング速度は、もはやシフトレジスタのクロック速度によって制限はされず、列を制御する遅延ラインの出力から他方へ伝搬する１つの制御信号に対する遅延の長さによって制限される。この特許の列４の先頭において、遅延ライン２２の制御信号の伝搬時間は、５００ピコ秒のオーダーとなった場合、ギガヘルツのサンプリング速度となる。
【０００６】
読み出し回路の第１の例は、特許文献１の図１９を参照した、第１０段第１０〜２４行に記載されている。捕捉セル１６の各出力２８は、イネーブル入力９６を持ったバッファ段９４の上に開いている。線上のバッファ段９４の出力列１０１上の電圧は、現在の線の出力を連続して送るマルチプレクサ１０２によって順次選択され、アレイの捕捉セル１６が全て読み出し完了するまで次々に行う。
【０００７】
この種の装置が正しく機能するために、行の選択切替が、現在の行の書き込みが終了するとすぐに始まることが重要である。従って、現在の行の全ての捕捉セルが書き込まれ、次の行に進むことができる。現在の行の書き込みの終わりと次の行への移動の間の同期は、シフトレジスタ１８によって起こるが、これがうまくないと、もし次の行への経路が起こるのが早過ぎると、現在の行の終わりと次の行の始まりの間で記録が重複する結果となり、もし次の行が起こるのが遅すぎると、サンプリングの順番に空白ができる結果となる。
【０００８】
この２つの場合において、信号の次の読み出しは、或るサンプリングの連続で続くサンプリング間で費やした時間の評価が誤ったせいで、あるいはサンプリングが欠けたせいで不正確となるであろう。
【０００９】
この時に、信号を記録する際のこの種の間違いには、例え低速でも、記録された信号のフーリエ変換における重要な間違いが含まれるということに注意したい。
【００１０】
１つの出力から次の出力への経路時間（path time）に正確に等しくなるように、遅延ライン２２における転送時間を調整するために、従来技術の文献では、一連のバッファ段６２が引き起こす遅延の調整に対して、共に、遅延ライン２２を提供をしている。線２０において始まる列８がこの調整について説明しており、これは、入力Ａにおいて行信号の終わりを受信し、入力Ｂにおいてシフトレジスタ１８からのクロック信号を受信する一致検出器を備えている。これら２つの信号の差は、バッファ段６２の各々の動作電圧を調整するために使用される電圧差によって変換される。
【００１１】
この注意をしても、上に示した同期の問題点が発生するのは不可避である。この種の装置は、その動作原理のせいで、それ自身記録された信号の信号対雑音比の値を著しく増加させる性質のものである、相当の雑音を発生する。この雑音は、本質的に、一つの捕捉セルから次の捕捉セルまでの経路に対する切り換えは、このセルを含む全体の列に渡って行われるという事実に起因する。
【００１２】
以下の本発明の記載との比較を容易にするために、もしシフトレジスタが列に垂直に、方向Ｘに平行に導入されると、結局同じ事になる。
【００１３】
特許文献２は、また１０行と１０列に配された１００個の取得セルを備えた、データ取得システムを開示している。捕捉セルは、この特許の図５の参照番号５２で表されている。この特許の図２は、セル５２の各々に対するサンプリングの開始点と終了点における制御手段を表している。
【００１４】
明細書と共に図２を検討すると、最初の行と最初の列の交点に位置するセル５２のサンプリングの終了点は、信号Ｘ００が制御していることが理解される。Ｘ００信号は、Ｘ０信号と等価であるが、遅延Ｄ００だけ時間的にシフトする。Ｘ０信号は、シフトレジスタ２８の第１出力で得られる信号である。Ｘ０信号が遅延要素Ｄ００からＤ０９を通っての伝搬は、このように引き続き、図５に表現されるフリップフロップ５０を経由して、サンプリングの次の終了点を制御する。第２列のセル５２のこれらのサンプリングも、また信号Ｘ０に関連して、シフトレジスタ２８のクロック１期間に対応する遅延を持つ信号Ｘ１によって制御される。このやり方で、１０番目の列まで続き、ここでは信号Ｘ９が対応する。サンプリングの開始は、それぞれシフトレジスタ２８の１１番目あるいは１２番目の出力から来る信号Ｘ６あるいはＸＢによって制御される。ある列のサンプリングの終了点と、次の列のサンプリングの開始点の間の同期の問題は、この特許では、切り出されていない。また、サンプリング開始信号を複数の列に同時に配付するために、サンプリング遅延が異なるセル５２に対して可変であり、これによってサンプルした信号が歪むもとになる。加えて、サンプリングの過程で、セル数は、広い時間に渡って変化し、この中にシステムの通過帯域の永久的変化が時間の経過につれて永久的に変化することが含まれる。これらの変化は、またサンプリングした信号の歪みの元になる。
【００１５】
【特許文献１】
米国特許第５１４４５２５号公報
【特許文献２】
米国特許第５５２６３０１号公報
【発明の開示】
【課題を解決するための手段】
【００１６】
引用した文献のあるもの、もしくは他のもので説明してきた技術の状況に関して、本発明は、改善された信号対雑音比と、より優れた記録の規則性とを持ち、サンプリングの各々が、決めた瞬間と位置とに記録される、記録と読み出しの装置を提供する。
【００１７】
それは、ＧＨｚに達するか超えることのできる可変サンプリング速度における非常に深いＦＩＳＯ（fast-in slow-out）装置である。この種の装置においては、広帯域の信号を信頼性高くサンプリングするために、書き込みは高速であり、拡大された時間メモリ上において、読み出しが行われる。読み出し時間は、書き込み時間に対して個々において優れている。
【００１８】
従来技術のように、捕捉アレイは、行と列に配されたセルの集積から成っている。シフトレジスタからの出力信号から成る列書き込みポインタは、書き込み列を決める。本発明は、上掲の２つの特許の一方あるいは他方に記載された従来技術とは、上掲の２つの特許の一方あるいは他方に記載された従来技術と組み合せることのできる一つあるいは複数の特徴において、１対１あるいはこれらの異なる特徴の組合せに従って、異なる。
【００１９】
本発明によるサンプリング回路の各書き込み列には、マトリックスアレイ中の行と、少なくとも同数の遅延素子を持った遅延ラインが備わっている。
【００２０】
書き込み列は、シフトレジスタの出力に存在する信号によって決められる。この列の書き込みセルは、この列に関連する遅延ラインからの信号の出力によって決められる。サンプリングのための開始信号と終了信号は、共に、前記遅延ラインから来る。各サンプリングに対して、このやり方で、遅延ラインによって選択された書き込み列のセルのみが、切り換えられる。これは、サンプリングは、先のセルのサンプリング開始の後にのみ、続くセルによって始まることを意味している。同じ事が、サンプリングの終了にも当てはまり、先のセルのサンプリング終了の後のみに始まる。この最も創意に富んだ特徴によって、書き込み雑音を最小化でき、セルの各々をサンプリングするのに、セル間の時間を等しくかつ一定に保証し、またサンプリング時期のセル数が一定であり、サンプリングされた信号の歪みが著しく減少することを保証することが可能になる。この最も創意に富んだ特徴は、以下において、より十分に説明されるであろう。
【００２１】
上掲の２つの特許の一方あるいは他方に記載される従来技術と組み合わせられる、あるいは第１の特徴に関して変更された従来の技術と組み合わせることのできる第２の特徴によると、書き込みセルと読み出しセルのマトリックスアレイは、折り畳むことができる。折り畳まれたマトリックスアレイと、そのような折り畳まれたアレイの実施形態から分かるものの定義は、以下に掲げる。
【００２２】
上掲の２つの特許の一方あるいは他方に記載される従来技術と、あるいは第１の特徴もしくは第２の特徴に関して変更された従来の技術と組み合わせることのできる第２の特徴と組み合わせることのできる、または、従来技術および２つの第１の特徴と組み合わせることのできる第３の特徴によると、記録しようとする信号を運ぶアナログバスは、多くの区分に分割され、そこには、マトリックスアレイの中に行があり、前記区分の各々は、記録しようとする信号を受信し、かつそれを記録するのに十分なレベルまで持っていく、自己反応型の増幅器を持っている。
【００２３】
単独で上掲の２つの特許の一方あるいは他方に記載される従来技術と、あるいは既述した一つあるいはいくつかの特徴と組み合わせることのできる第４の特徴によると、本発明によるサンプリング回路内に組み入れられるマトリックスアレイの各セルは、少なくとも２つの書き込みスイッチを備える。第１の書き込みスイッチは、書き込みバスのホットな（hot）部分に接続され、第２の書き込みスイッチは、同じ書き込みバスのコールドな（cold）部分あるいは帰路に接続される。書き込みバスの接続の時に、スイッチの動作の順番は、それほど重要では無い。反対に、書き込みバスに関連したセルを切断する時に、一つの重要な特徴に従って、セルを書き込みバスのコールドな部分あるいは帰路に接続するスイッチは、最初に作動しなくてはならない。この接続を満足するためには、このスイッチの制御部は、書き込み信号のホットな部分に前記セルを接続する第２スイッチが、自身の切断信号を受信する少し前に、切断信号を受信すれば十分である。例えば、接地電位に接続される書き込みバスのコールド部分は、サンプリング値に関して記録された値には影響を与えない。
【００２４】
最後に、第５の特徴によると、記録機は、微分記録機である。これは、記録しようとする信号を第１の極性で提供する第１の信号源に結合される入力を持った第１のバスと、記録しようとする信号を、第１の極性の反対の第２の極性で提供する第２の信号源に結合される入力を持った第２のバスとを備えている。この２つのバスは、区分を形成するために分割される。セルのマトリックスは、連続する行の組へと構成される。組の第１の行は、第１のバスの区分に接続され、第２の行は、第２のバスの区分に接続される。組の行は、連続的であり、同じ列に属する行の組のセルのサンプリングの時期は、同時である。
【００２５】
以下に説明される第５の特徴は、他の４つの各々の場合と同様に、上掲の２つの特許の一方あるいは他方に記載される従来技術と、あるいは４つの他の特徴の一つあるいは複数により改良された従来技術と組み合わせることができる。
【００２６】
本発明によるサンプリング回路において、列の選択をすると、第１書き込みセル、例えば、前記選択された列内と第１行内とに位置するセルの選択が決定される。前記列の第１セルに書き込む事が可能になるのは、記録しようとする信号を運ぶ書き込みバスが、開閉を制御するスイッチによって接続されるからである。この第１スイッチの制御は、列選択シフトレジスタの出力において、信号を用いて、もたらされる。この制御信号は、遅延ラインによって、次の書き込み行の書き込みスイッチ等へと、マトリックスアレイの記録行の最後まで送信される。従って、マトリックスアレイの列の各々は、マトリックスアレイの行と同数の出力を備えた遅延ラインを備えている。遅延ラインの出力信号は、単一のセルの選択を制御し、また、このセル単独に対するサンプリングの捕捉開始切り換えまたは捕捉終了切り換えを引き起こす。従って、高い反復速度を持った切り換え雑音、そして広いスペクトラムが、マトリックスアレイ全体に広がり、記録しようとする信号が混乱するのが防止される。加えて、製造自身の原理によって、サンプリングすることのできるセルには独自性があるので、現在のセルのサンプリングの瞬間は、前のセルのサンプリングの瞬間の後にのみ起こることが保証される。
【００２７】
まとめると、本発明は、従来技術において説明した、以下のようなものを備えた信号に関係するアナログデータを記録するためのサンプリング回路に関する：
−記録しようとする信号を運ぶ、少なくとも一つのアナログバスと、
−セルの各々は、少なくとも一つのアナログバスと少なくとも一つのディジタル入力とに結合される少なくとも一つのアナログ入力を持ち、列の各々は、前記列の各セルのディジタル入力に結合される一つの列入力を持つ、行と列に配された捕捉と記録のセルのマトリックスアレイと、
−クロック信号を受信するための入力と、マトリックスアレイの列入力に結合されるシフトされた複数の出力を持った、書き込みシフトレジスタ。
【００２８】
各列に対して、サンプリング回路は、遅延ラインの入力と、マトリックスアレイの行数と等しいかこれより多い、シフトされたシリアル出力とを持つ、関連した遅延ラインを備え、遅延ラインの入力は、列の入力であり、列の入力は、前記遅延ラインによって、列のセルのディジタル入力の一つに結合され、各遅延ラインは、一連の要素遅延部によって作られるが、それは、第１行のセルのディジタル入力に結合される第１遅延部と、次の線の一つのセルのディジタル入力に、それぞれ１対１に（biunivocally）結合される次の要素遅延部の各々と、最後の線のセルのディジタル入力に結合される最後の要素遅滞部とであり、前記サンプリング回路は、前記遅延ラインの要素遅延部の一つに、それぞれ１対１に結合される前記一つのセルディジタル入力は、連続的に前記セルに対するサンプリング動作の開始と終了の命令入力であるという特徴を持つ。
【００２９】
こうして、遅延ラインの出力と、捕捉セルおよび記録セルのディジタル入力との間には、それぞれ１対１の類似がある。
【００３０】
この実施形態の重要な代替物によると、サンプリング回路は、少なくとも、列に関連する遅延ラインあるいは補助的な遅延ラインに対して、第１入力上の前記遅延ラインからの信号と、第２入力上の基準信号とを受信する位相比較器を備え、前記位相比較器の少なくとも一つの出力は、チャージポンプに結合され、その一つの出力は、要素遅延部の調整電圧を制御する手段に結合される。この特徴によって、列の最後のセルと次の列の最初のセルの、サンプリング動作の開始と終了が、同じ列のセルと同じように連続的であることが保証される。
【００３１】
以下から分かるように、一実施形態において、記録しようとするアナログ信号は、入力信号の正側Ｖｉｎ＋を運ぶバスと、入力信号の負側Ｖｉｎ−を運ぶバスとを用いて区別して表される。
【００３２】
各セルのディジタル書き込み入力は、数が二つであり、それはサンプリング入力と認可入力であることも分かるであろう。
【００３３】
第２の特徴によると、本発明は、上掲の２つの特許の一方又は他方により表される従来技術にあるように、以下のものを備える信号に関係するアナログデータの記録用サンプリング回路に関する：
−記録しようとする信号を運ぶ、少なくとも一つのアナログバスと、
−前記セルの各々は、少なくとも一つのアナログバスと少なくとも一つのディジタル入力とに結合されるアナログ入力を持ち、前記列の各々は、前記列の各セルのディジタル入力に結合される一つの列入力を持つ、行と列に配された捕捉と記録のセルのマトリックスアレイと、
−クロック信号を受信するための入力と、マトリックスアレイの列入力に結合されるシフトされた複数の出力を持った、書き込みシフトレジスタ。
【００３４】
サンプリング回路の従来技術を改良した第２の特徴によると、記録セルのマトリックスアレイは、それ自身の上に折り曲げられ、１８０゜の屈曲部を備えた書き込みシフトレジスタは、屈曲部の前に位置する往路部と屈曲部の後に位置する復路部とを形成し、復路部上に位置する書き込みシフトレジスタの出力で結合される列は、往路部上に位置する書き込みシフトレジスタの出力に結合される列の間に入れられる。
【００３５】
第３の特徴によると、本発明は、
−記録しようとする信号を運ぶ、少なくとも一つのアナログバスと、
−セルの各々は、少なくとも一つのアナログバスと少なくとも一つのディジタル入力とに結合されるアナログ入力を持ち、列の各々は、前記列の各セルのディジタル入力に結合される一つの列入力を持つ、行と列に配された捕捉と記録のセルのマトリックスアレイと、
−クロック信号を受信するための入力と、マトリックスアレイの列入力に結合されるシフトされた複数の出力を持った、書き込みシフトレジスタと
を備え、
サンプリング回路は、アナログ入力バスが、区分を供給するために分割され、各区分は、マトリックスアレイの行に対応し、これら区分の各々は好ましくは、自己反応型の増幅器を持っていることを特徴とする、信号に関係するアナログデータの記録用装置に関する。
【００３６】
第４の特徴によると、本発明は、信号に関係するアナログデータに対する記録サンプリング回路に関し、
−記録しようとする信号を運ぶ、少なくとも一つのアナログバスと、
−セルの各々は、少なくとも一つのアナログバスと少なくとも一つのディジタル入力とに結合されるアナログ入力を持ち、列の各々は、前記列の各セルのディジタル入力に結合される一つの列入力を持つ、行と列に配された捕捉と記録のセルのマトリックスアレイとを備え、
アレイの各セルは、２つの端子スタッド（stud）、第１端子と第２端子を持つコンデンサを備え、第１端子は、バスの区分の一つによって制御できる第１スイッチによって結合され、
サンプリング回路は、第２端子が、制御可能な第２スイッチによって一定の電位のバスの復路部に結合され、各セルの第２スイッチは、第２スイッチが常に第１スイッチより前に開くように、第１スイッチの開きを制御する遅延手段の上流に接続される制御入力を持っていることを特徴とする。
【００３７】
本発明の第５の特徴によると、上掲の２つの特許の一方または他方によって表される、あるいは上掲の創意に富んだ複数の特徴と共に記述された従来技術により、信号に関するアナログデータに対する記録サンプリング回路は、２つのアナログ入力バスを備え、第１のそれは、第１の極性においてサンプリングしようとする信号の信号源に接続されるはずであり、第２のそれは、サンプリングしようとする信号を受信して、第１の極性の反対の第２の極性でサンプリングしようとする信号を提供する、極性反転器に接続されるはずであり、２つの入力アナログ入力バスは、区分を供給するために分割され、各区分は、マトリックスアレイの行に対応し、行は、連続する行の組に配され、行の各組は、マトリックスアレイの奇数番目の行と偶数番目の行を備え、一つの組の行は、連続的な順位を持ち、奇数番目の各行は、第１の極性の信号を運ぶバスの区分に結合されたセルを持ち、偶数番目の各行は、第２の極性の信号を運ぶバスの区分に結合されたセルを持つ。
【００３８】
好ましくは、区分の各々は、自己反応型の増幅器を持っている。
【００３９】
最後に、本発明は、また、先に述べたような、本明細書の最後にある、方法の請求項の中にある、アナログサンプルを捕捉する方法に関する。
【００４０】
本発明の他の特徴と利点とは、この後に添付した図面を参照して与えられる、実施形態と代替物の、例を挙げての説明を読むことにより明らかになろう。
加えて、本明細書には、行の認可ワードの値を表す表が添付されている。
【発明を実施するための最良の形態】
【００４１】
図１は、本発明による記録装置１を表す図である。この装置は、好ましくは、それぞれ１３で参照される偶数Ｌ個の行と、それぞれ１２で参照されるＣ個の列とを備える、セル２のマトリックスアレイ１０を備える。その結果、セル２の数は、Ｌ×Ｃに等しくなる。セル２の各々は、アナログバス５に接続されるアナログ入力３を持っている。図を単純化するために、図１において、最後の線のセルのバス５への接続のみが表現されている。列書き込みシフトレジスタ６は、クロック信号を、主要周波数と呼ばれるＦｐで供給するクロック信号源（図示されず）に結合される入力７を持っている。このシフトレジスタ６は、シリアル出力８を持っている。書き込みレジスタ６の各出力８は、遅延ライン９の入力８’に結合される。遅延ライン９には、セル２のマトリックスアレイ１０の行数と少なくとも同じＬあるいは２Ｌ個の、シリアル出力がある。図１において、図を単純化するために、１本の遅延ライン９が示されているが、類似の遅延ライン９がセル２のマトリックスアレイの各列に結合していて、全体で、少なくともＣ個の遅延ライン９があることを理解されたい。以下に、一つの実施形態において、遅延ラインの組の遷移時間の制御専用に追加される遅延ラインがあり得ることが分かるだろう。セル２の全てが類似したものである。表記に与えられた単純化のゆえに、セル２のマトリックスアレイの下左角に位置するセル２のみが、遅延ライン９の出力１１に接続されるディジタル命令入力１１−１と、バス５に接続されるアナログ入力３とで表されている。しかし、同じものがセル２の全てに与えられていることを理解されたい。各セル２の詳細を図示するために、セル２のマトリックスアレイの下左角に位置するセル２が、他のセルに関して拡大された縮尺で表されている。
【００４２】
各セル２は、第１の制御可能なスイッチ２１と捕捉コンデンサ２２の形式で表される第１スイッチング手段を備え、これは、スイッチ２１に接続される１つの端子を持っている。スイッチ２１の他の端子は、アナログバス５に接続されている。スイッチ２１の制御線２３は、矢印で表されているが、セル２のディジタル入力１１−１に接続される。
【００４３】
動作は、以下のようである。
例えば、１／Ｆｐに等しい間隔の期間の列書き込みポインタは、レジスタ６の入力７を通して取り入れられ、Ｃ個の出力８の前記シフトレジスタ６内において周波数Ｆｐで伝搬する。このレジスタの出力８の各々の出力信号は、Ｌ個の遅延部を備える遅延ライン９に結合され、各々の期間は１／（Ｌ×Ｆｐ）である。遅延部の各々の出力信号は、マトリックスアレイのコンデンサ２２の一つにある書き込みスイッチ２１の制御線を備えている。従って、列ｊの遅延部ｉから発せられる信号によって、行ｉと列ｊの交点に位置する、メモリセル２ｉ，ｊ内のアナログ信号のサンプルの値を記録することが可能となる。ｉとｊは、それぞれ、１とＬ、１とＣの間にある数である。
【００４４】
その結果、装置１によって、最大サンプリング速度Ｆｅｃｈ＝Ｌ×Ｆｐに対応する、１／（Ｌ×Ｆｐ）の実際の期間を持つアナログ信号をサンプリングすることが可能となる。もし、遅延ライン９の連続する出力１１の間の個々の各遅延部が、例えば、ナノ秒のオーダーならば、５０Ｍｚにおいてクロック信号Ｆｐを用いて、ＧＨｚのオーダーのサンプリング速度を得ることができる。
【００４５】
サンプリング速度を減じることが可能となる、本発明の選択的に有利な特徴によると、行の個々の遅延部の全ての書き込み命令出力を認可したり禁止したりすることが可能となる。例えば、２つの行の内の１つ、あるいは３つの行の内の２つが、禁止が正しければ、対応するサンプリング速度Ｆｅｔは、それぞれ２あるいは３で割り算される。サンプリング速度は、また、小さい数ｍによっても割ることができる。本明細書においてさらに説明される理由から、サンプリング速度の除数ｍも、また行Ｌの数の整数の除数であることが望ましい。従って、完全に１，２，４，５，１０で割ることのできるＬ＝２０などの、大きな整数の除数を持つ、数Ｌが選択されるのが望ましい。
【００４６】
これまで図１と共に説明してきた実施形態には、以下の利点がある：
−回路の中に、サンプリング速度がＦｐよりも大きい時でも、Ｆｐよりも大きい周波数信号はない、
この特徴によって、
−ディジタル制御によって、アナログ信号の摂動を制限し、
−消費電力を減らすことが可能になる。
【００４７】
エッジ効果による不連続性、特に伝搬時間と関連したそれを防ぐことを意図した、図２に図示される一実施形態によると、記録セル２のマトリックスアレイはそれ自身の上に折り曲げられる。シフトレジスタ（６）は、１８０゜屈曲部６３を備え、その結果、屈曲部の前に位置する往路部６１と、屈曲部の後に位置する復路部６２を形成する。列１２と、それに関連する、復路部６２上に位置する書き込みシフトレジスタ６の出力８に結合される遅延ライン９は、列１２と、それに関連する、往路部６１上に位置する書き込みシフトレジスタ（６）の出力８に結合される遅延ライン９の間に入れられる。
【００４８】
最初は、列書き込みレジスタ６の始めの往路部６１内の書き込みポインタは、左から右へ、１８０゜屈曲部６３へと進む。この往路部６１の出力８は、列１２の往路部、例えば偶数番目に物理的に、結合される。この例では、レジスタのＣ／２番目の、マトリックスアレイの最後から２番目の列に物理的に対応する列の入口において、ポインタは、物理的に奇数番目の次の列１２に移る。その後、書き込みポインタは、物理的に奇数番目の全ての列を通って左に戻ることによって、行程を引き返す。図２において、シフトレジスタ６は、左から右へ移動し、その後に、右から左に移動する水平線によって図式的に表される。遅延ライン９とＬ個のセル２から成る列１２の各々は、奇数番目あるいは偶数番目の垂直線によって表される。物理的に偶数の２，４，６，…Ｃ／２番目の第１列と、物理的に奇数（Ｃ／２＋１）番目の列が、左から右に進むシフトレジスタ１２の経路６１上にある。物理的に奇数の（Ｃ／２−１），（Ｃ／２−３）…３，１番目の最後の列１２は、右から左へ進むシフトレジスタ６の経路６２上にある。図２において、列の番目は、アラビア数字で示される他の参照番号と区別するために、ローマ数字で示される。そして、物理的に最初か最後が除外される可能性のある奇数番目の列１２は、偶数番目の２列の間に位置する。記録処理のための列１２の経路の方向は、増加する偶数番目の方向にある列、そして減少する奇数番目の方向にある列の物理的な配置でもって進む。
【００４９】
次に、マトリックスアレイ１０のいくつかの独自性が、上に説明したように、それぞれ折り畳まれたマトリックスアレイ１０を表す図３と４を参照して説明されるが、図３と４の表記では、アレイ１０は、図を単純化するために折り畳まれないで表記される。
【００５０】
図３と４に示された実施形態において、アナログ入力バス５が、マトリックスアレイ１０と同数の区分５１，５２…５Ｌに分割される。バス５とその区分は、書き込みバス５ａと復路書き込みバス５ｂを備え、これは基準電圧を備えている。書き込み信号の復路バス５ｂは、入力信号の基準入力５ｃへと直接に接続される。
【００５１】
図３，４で示される例において、アナログバスの区分５１，５２…５Ｌの各々は、自己反応型の増幅器１４（以降、書き込み増幅器と呼ぶ）を備え、その入力は、サンプリングしようとするアナログ信号を受信し、その出力は、セル２が、自己反応型の増幅器１４の出力で、増幅された信号を受信するように、区分の各々の上流に位置する。従って、アナログ信号は、回路へ入る時から、Ｃ個のメモリセル２に接続される上位の書き込みバスの一つの区分を各々が駆動する、図４の場合でＬ個あるいは２Ｌ個の広帯域自己発生型増幅器によってバッファされる。これらの増幅器１４は、通過帯域と信号立ち上がり時間の観点からの、優れた組み合わせを持っている。
【００５２】
この実施形態は、以下の利点を持っている：
−増幅器１４を経由して、セルがスイッチ２１を通してバス５へ接続する時間に、各セルのコンデンサ２２のいかなる放電と再充電も行うことができ、例えば、この接続時間は、１／Ｆｐと同じくらい大きいことと、
−アナログバス５のＬ個の区分のそれぞれは、最大Ｆｐの速度でサンプリングされることと、
−各区分のレベルでアナログ入力を処理する増幅器バッファの制約を緩和できることと、
−書き込みバス上でのサンプリングによる摂動の時間は、速度Ｆｐで信号を提供する較正用クロックの時間と、ほぼ同じ長さであり得ることと、
−高い信号対雑音比と記録済み信号の低歪みと高いダイナミクス（dynamics）を得られること。
【００５３】
列１２に関連した遅延ライン９に沿った書き込み制御信号のパス時間は、列書き込み信号が書き込みシフトレジスタ６から、すぐ次の出力まで移動する時間に等しいので、遅延ライン９は、成り行き次第で制御される。遅延制御手段は、図４に示すように、アレイ１０のＣ個の列の各々に対して用意することができる。この目的のために、行９の各々は、基本遅延部の分極電圧を調整でき、共に１本の遅延ライン９を構成する、位相比較器１６のアセンブリとチャージポンプとを備えている。
【００５４】
遅延制御手段も、また、アレイのＣ個の列の一つのみに対して存在することができる。制御が、基準の列として働く単一の列上で行われる場合、図３に示されるように、補助的な遅延ライン９１を持つことが望ましい。
【００５５】
他の遅延ラインの各々を制御する働きをする１本の遅延ラインを用いた、この実施形態は、セル数、特に列当たりのセル数がが少ない、そしてサンプリング速度が低いマトリックスアレイに、より適合する。
【００５６】
遅延ライン９の移動時間の調整手段の、最も詳細な構成と機能とが、以下に説明される。
【００５７】
今までに見てきたように、マトリックスアレイ１０の行、あるいは一部の行１３を覆って隠すことにより、サンプリング速度を、ある程度まで、調整することができる。この覆い隠す機能を実現するために、各セル２は、図３と４の各々に示されるディジタル認可１５からの認可命令を受信する少なくとも１つのディジタル入力１１−２を、認可のために備えている。図３と４で示される例には、行のセル２の二重認可を可能にする２つの認可レジスタ１５−１と１５−２が実際にある。認可レジスタは、認可ワード生成器（図示されず）に接続される。１つの行のセル２と関連した認可レジスタ１５の構成と機能が、二重評価を実行するために、２つのレジスタ１５−１と１５−２を持つことを勧めることと共に、以下に説明される。
【００５８】
図４に示される実施形態において、記録しようとする信号は、バイポーラ信号を得るために、本質的に既知の方法によって、装置の上流で処理される。信号の極性Ｖｉｎ＋とＶｉｎ−の各々は、各極性のＬ×Ｃ個のサンプルが２Ｌに等しい行数を必要とするために、別々に記録される。
【００５９】
図４で表されるように、書き込みシフトレジスタは、状況に応じて、書き込みレジスタ６と基準レジスタ４０へと開くことができる。２つのレジスタ６，４０は、同じであり、同じクロック信号を受信する。基準レジスタ４０は、書き込みの時に、遅延ライン９の移動の時間を制御するために、利用される。
【００６０】
共にマトリックスアレイ１０を構成する要素の構成と機能が、次に説明される。
【００６１】
メモリセル２の構成と機能が、図５から７を参照して、次に説明される。
【００６２】
図５を参照すると、各セル２は、アナログ入力強度を表す電圧の蓄積コンデンサ２２を備えている。コンデンサ２２には、２つの端子２２ａと２２ｂとがある。第１のスイッチング手段２１は、２つのスイッチ２１ａと２１ｂあたり２つの部品から成る。端子２２ａは、第１書き込みスイッチング手段２１の第１部分２１ａによって、アナログバス５の上位部分５ａに結合される。バス５ａに固定的に接続される第一スイッチング手段２１の第一部分２１ａは、セル２の第一アナログ入力３ａを形成する。端子２２ａも、第一読み出しスイッチ２５ａの手段によって、アナログ読み出しバス４の上位部分４ａに結合される。端子２２ｂは、第一書き込み手段２１の第２部分２１ｂの手段によって、アナログバス５の下位部分５ｂに結合される。バス５ｂに固定的に結合されるスイッチ２１ｂの部分は、セル２の第２アナログ入力３ｂを構成する。端子２２ｂも、第２読み出しスイッチ２５ｂの手段によって、アナログ読み出しバス４の下位部分４ｂに結合される。スイッチ２１ａ，２１ｂと２５ａ，２５ｂは、それぞれ一緒になって、書きこみスイッチング手段２１と読み出しスイッチング手段２５を構成する。スイッチング手段２１，２５の各々は、それぞれ、制御手段２３，２６によって、開閉が制御される。制御手段２３，２６は、それぞれ制御手段２３ａ，２３ｂと２６ａ，２６ｂから成っており、ここでは矢印２３ａ，２３ｂと２６ａ，２６ｂによって表わされて、スイッチ２１ａ，２１ｂと２５ａ，２５ｂをそれぞれ制御する。
【００６３】
以上に、各行は、希望するサンプリング速度の機能として、書きこみの認可を、されるかも知れないし、されないかも知れないことを示した。第一実施形態において、バス５とコンデンサ端子２２との間の接続は、スイッチ２１ａと２１ｂと、それぞれ直列に置かれたスイッチ２７ａ，２７ｂから成る第２スイッチング手段２７を備える。この第一実施形態において、例えば、スイッチング手段２１が開いているか閉じているかは大きな問題では無く、もしスイッチング手段２７も閉じていなければ、信号は、コンデンサ２２に行き着かないだろう。第２実施形態において、行の認可或いは禁止は、もしその線が認可されていれば、スイッチング制御手段がスイッチング手段２１を閉じることができるという事実によって理解される。この第２実施形態において、認可と書き込みの２つの制御が存在しているときにのみ、認可制御と書き込み命令を受信し、閉じる信号をスイッチング手段２１に送るために接続される論理回路によって、認可が保証される。
【００６４】
各セル２のレベルにおける制御と認可の書き込みスイッチング手段に関する例である、２つの実施形態を、次に図６と共に説明する。この場合の第一の例は、スイッチング手段２１と直列であるスイッチング手段２７であり、図６Ａの対象であり、第２の例２１は、図６Ｂの対象である。
【００６５】
書き込みスイッチング手段は、
−ドレイン−ソース間が並列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる、ＣＭＯＳを使ったトランジスタの上位書き込みスイッチ２１ａと、
−ＮＭＯＳトランジスタを使った、下位書き込みスイッチ２１ｂと
を備える。
【００６６】
図６Ａに示される第一実施形態において、２つのＣＭＯＳは、第１スイッチング手段の一部を形成する第２の２１ａと、第２スイッチング手段の一部を形成する第２の２１ｂのＣＭＯＳスイッチは、上位書き込みバス５ａとコンデンサ２２の端子２２ａの間で、直列に位置する。
【００６７】
第２のＣＭＯＳスイッチ２７ａは、そのゲートに印加される認可信号ｅｎｗ（書き込みイネーブル）により制御される、ＮＭＯＳトランジスタＳＥＨＡＮと、そのゲートに印加される、ｅｎｗ信号と逆の極性のｅｎｗ＊認可信号により制御される、ＰＭＯＳトランジスタＳＥＨＡＰとから成っている。ＳＥＨＡＮとＳＥＨＡＰトランジスタは、並列に置かれる。
【００６８】
ＣＭＯＳスイッチ２１ａは、ＳＥＨＢＮトランジスタのゲートに印加される第１極性反転器２８を経由して、ｗｉ＊信号を反転して得られる、書き込み信号ｗｉによって制御されるＮＭＯＳトランジスタＳＥＨＢＮと、ＳＥＨＡＰトランジスタのゲートに印加される第２極性反転器２８により、ｗｐ信号の極性を反転して得られる、ｗｐ＊信号によって制御されるＰＭＯＳトランジスタＳＥＨＢＰとから成る。
【００６９】
スイッチ２１ｂ，２７ｂの各々は，ＮＭＯＳトランジスタから成っている。第１スイッチ手段の第２スイッチ２１ｂは、そのゲートに印加される書き込み信号ｗｉによって制御される。第２スイッチング手段２７の第２スイッチ２７ｂは、認可信号ｅｎｗによって制御される。２つのスイッチ２１ｂと２７ｂは、下位バス５ｂとコンデンサ２２の第２端子２２ｂの間に，直列に置かれる。
【００７０】
図６Ｂに示される、スイッチング制御手段と認可制御の第２実施形態において、スイッチ２１ａは、図６Ａに関して説明された場合のように作られる。スイッチ２１ａは、２つのトランジスタを並列に備え：上位バス５ａとコンデンサ２２の第一端子２２ａの間に並列に接続される、一つのＮＭＯＳトランジスタＳＥＨＮと、一つのＰＭＯＳトランジスタＳＥＨＰとから成っている。スイッチ２１ｂは、コンデンサ２２の第２端子２２ｂと下位バス５ｂの間に接続されるトランジスタを備えている。トランジスタＳＥＨＮのゲートは、極性反転器２９を経由して、第一の入力で信号ｗｐを、第２の入力で認可信号ｅｎｗを受け取る反転ＡＮＤゲート２４ａの出力を受ける。トランジスタＳＥＨＰのゲートは、直接に、反転ＡＮＤゲート２４ａからの出力を受ける。トランジスタ２１ｂのゲートは、スイッチ２１ｂを構成し、反転ＡＮＤゲート２４ｂからの信号を受けるが、この入力は、一方は、信号ｅｎｗを反転したｅｎｗ＊を、他方は、書き込み信号ｗｉで作られるｗｉ＊を受ける。
【００７１】
信号ｗｉ，Ｗｉ＊，Ｗｐ，Ｗｐ＊は、選択的に極性反転装置を経由した遅延ライン９から来る書き込み信号である。信号ｅｎｗ，ｅｎｗ＊は、以下に解説する認可レジスタから来る認可信号である。ここで述べた信号は全て、セル２のディジタル入力に印加される論理信号である。
【００７２】
図６Ａで示される例において、セル２の書き込みディジタル入力は、スイッチ２１ａとトランジスタ２１ｂのグループを備える２つのトランジスタのゲートに印加される制御線から成っている、つまり、全部で３つの書き込みディジタル入力である。書き込み認可入力は、スイッチ２７ａを構成するゲートと、スイッチ２７ｂを構成するトランジスタのゲートに印加される制御線から作られている、つまり，全部で３つの認可ディジタル入力である。
【００７３】
図６Ｂで示される例において、セル２の書き込みディジタル入力は、ゲート２４ａの入力とゲート２４ｂの入力に印加される制御線から成っている、つまり、全部で２つの書き込みディジタル入力である。認可入力は、ゲート２４ａと２４ｂの各々の他方の入力に印加される制御線から成っている。
【００７４】
書き込みのための、この段階における動作のみを、図７と一緒に説明する。以下において、セルが属する行は、認可されて、書き込みは，スイッチ２１ａと２１ｂの位置によってのみ決まる。
【００７５】
書き込みを時間順に理解するために必要な要素は，図７Ａに示される。
【００７６】
本例において、書き込み制御のためのシステムは、
−列１２の各々に対応するＣ個の出力８を備える書き込みシフトレジスタ６と、
−図３と図４で、１７で参照されるＣ個のフォーマット用ブロックと、
−各々が、少なくとも行の数に等しい多くの出力、すなわち、少なくともＬ個の出力（図３）と２Ｌ個の出力（図４）を備えた、Ｃ個のディジタル遅延ライン９と
を備える。
【００７７】
これらのライン９の一つのみが、図７Ａで表わされている。行は，Ｌ個あるいは２Ｌ個の要素遅延部９２から成っている。好適な実施形態において、要素遅延部９２の各々は、直列に配された、２つの要素半遅延部（elementary half delay）９３，９４を備えている。この実施形態は、図７Ａの遅延部９２の一つのみに対して表わされている。
【００７８】
図７Ａで示される例において、各遅延部９２は、２つの半遅延部９３，９４から成っており、遅延ラインの出力の数は、図示された例に対しては、要素遅延部９２の数である２の倍数である。特別な例の実施形態において、半遅延部の各々が反転器から成っている。従って、半遅延部９２の入力のところの信号ｗｐは、半遅延部９３への経路の後に信号ｗｉ＊に変換され、半遅延部９４への経路の後に再び信号ｗｐとなる。信号ｗｉとｗｐは、論理信号である。列の書き込みのためのシフトレジスタ６は、メインクロックによって、メインクロック周波数Ｆｐに対して計時される。回路１の初期化時に、第一セルは、１に設定され（プリセット）、他の全ては、０に設定される（リセット）。列ポインタと呼ばれる単一のパルスは、１／Ｆｐだけ継続し、１／Ｆｐの期間に１出力の割合で、レジスタに沿って伝播する。
【００７９】
（Ｃ−１）個のクロックの経路の後に、パルスは、レジスタ６の最後のセルに到着する。以下のクロックの経路において、新しいパルスが、最初のレジスタセルの中で生成される。これに対して、次の、２つの解決法を予測することができる：
−入力の全体に渡って、レジスタの出力をループするか、
−前の初期化のときにトリガーされるカウンタが、Ｃ個のクロック経路を計数したときに、レジスタの再初期化を行うか
によってである。
【００８０】
これらの機能を実現するための手段と接続が、本質的に知られており、説明されていない、というのは、本発明に関して取るに足らないからである。
【００８１】
レジスタのＣ個のセルから発せられるパルスの各々は，その後、フォーマットされて、捕捉期間ｔ０に対して、特別に希望する期間に設定され、この期間の間、コンデンサ２２は、同時に、上位バス５ａと下位バス５ｂとに接続される。このフォーマットは、フォーマッティングの各ブロック１７において、例えば、レジスタ６をこの同じ信号と共に離れる信号の論理ＡＮＤあるいはＯＲを実行することによって行われ、その立ち上がりエッジ或いは立下りエッジは、希望する期間に到着するのに遅れる。
【００８２】
フォーマット用ブロック１７の各々の出力において、信号は、図３と４にそれぞれ示した例の、Ｌ個の要素遅延部９２から成る遅延ライン９の中に送られる。
【００８３】
これらは、共にライン９を構成する要素遅延部９２の各々から来る信号であり、このライン９は、スイッチ２１と２７の開閉制御部を備えている。
【００８４】
フォーマット用ブロック１７から発せられる信号は、図７Ｂで示される形状をしている。これらは、ｔ０の継続期間がある矩形波である。この信号は、ハイの論理状態を構成する一定部分の前縁（leading edge）と、ローの論理状態へと続く後縁（back edge）を備える。遅延ライン９の要素遅延部９２の各出力９５において、信号は、同じ形状と同じ期間を持っているが、前縁と後縁とは、これらの信号の最初のラインと最後のラインが、シフトレジスタ６を横断する信号の前縁に関連して次第にシフトするので、一つの要素遅延部９２の期間によって互いにシフトする。連続する出力９５に存在するこれら信号の３つが、図７Ｂに示されている。最も簡単な実施形態において、スイッチ２１ａと２１ｂの各々は、トランジスタからできており、その導通状態は、各出力９５に存在する信号のハイの論理状態によって制御される。
【００８５】
そのような実施形態の一つは、簡単であるという長所を持っているが、以下の実施形態の説明を読むと明らかになるような欠点を持っている。
【００８６】
本実施形態において、各要素遅延部９２は、直列に配される２つの要素半遅延部９３と９４で構成される。有利なことに、遅延部の各々には、反転器を備わる。２つの半遅延部９２と９４の間にある中間出力９６に存在する信号は、図Ｂ７に示される信号の形状と期間とを持っているが、共に遅延ラインを形成する２つの中間の半遅延部９２，９４の間の中間出力９６に存在する信号は、反転した極性を持っている。これらの信号は、シフトレジスタ６からの信号の前縁に対して、半遅延部の奇数だけシフトするが、遅延部の整数ほどシフトしない。出力９５に存在する信号は、それ自身、最初のに対して半遅延だけシフトし、さらに、反転した極性である。２つの信号のそのような一つの集まりが、図７Ｃに表されている。出力９６に存在する信号はｗｉ＊と呼ばれる。出力９５における信号は、ｗｐと呼ばれる。
【００８７】
図６Ａで示されるスイッチ２１ａと２１ｂを用いた例の、書き込みを時間順に、次に説明する。
【００８８】
出力９６は、スイッチ２１ａの一部を構成するＮＭＯＳトランジスタのゲートの入力で、また、トランジスタ２１ｂのゲートで、それぞれ反転器２８を経由して、接続される。信号ｗｉがハイの論理状態に移行する時、これら２つのトランジスタは、導通されて、コンデンサ２２は、バス５ａと５ｂの間に接続される。閉じる瞬間は、シフトレジスタ６から発せられる信号の後縁の後に起こり、ある瞬間に、この後縁に関する遅延は、列のシフト書き込みレジスタ６とセル２の間の要素遅延部の数の関数である。遅延部の数は、半遅延部が閉じているときに、行の数に対応する。これらのスイッチ２１ａと２１ｂは、同時に閉じて、信号ｗｉの時間に対応する期間ｔ０の間、同時に閉じている。この期間ｔ０の間、コンデンサ２２の端子における電圧は、２つの書き込みバス５ａと５ｂの間の電圧差に従う。これは、捕捉位相であり、その間、コンデンサ２２の端子における電圧は、記録しようとする信号の変動に設定され従う。図６Ａを参照して、スイッチ２１ａが閉じているために、スイッチ２１ａを備えるトランジスタの一つ、例えばＮＭＯＳトランジスタが導通しているということが十分条件であるということに気付くことと思う。スイッチ２１ａを備えた第２トランジスタ−ＰＭＯＳトランジスタ−は、信号ｗｐが反対のハイの論理状態に到達しようとする時に、導電的に制御されであろう。これは、このトランジスタが、スイッチ２１ａの一部を備えるＮＭＯＳトランジスタがそれ自身導通する要素半遅延部の分だけ後に、導通するであろうということである。同様に、このトランジスタは、スイッチ２１ａの一部を備えるＮＭＯＳトランジスタがそれ自身非導通になる半遅延部の分だけ後に、非導通になるであろう。このトランジスタは、その後、スイッチ２１ａとスイッチ２１ｂの一部をそれぞれ備えるＮＭＯＳトランジスタが開く時に、再び導通するであろう。これは、スイッチ２１ｂは、スイッチ２１ａの前に開くということである。この事から、バス５上に存在する信号のサンプリングの瞬間を制御するのは、スイッチ２１ｂとなる、なぜなら、コンデンサ２２の充電は、ひとたびその端子の接続の一つが断たれると、停止するからである。コンデンサ２２の端子上の電圧は、その後、２つの書き込みバスの電圧差を記憶する。
【００８９】
実際のサンプリングは、単独で、バス５ｂに接続されたスイッチ２１ｂによって行われ、その電圧は、一定であり、スイッチによって注入された電荷と同様にサンプリングの瞬間は、記憶されたアナログ信号の振幅から独立したものである。
【００９０】
本実施形態の他の利点は、スイッチ２１ａを実現するための、並列になったＮＭＯＳトランジスタとＰＭＯＳトランジスタである。この組み立てゆえに、スイッチ２１ａのインピーダンスは、記録しようとする信号の値から大幅に独立しており、これによって、記録の歪みが低減されている。
【００９１】
こうして、説明してきた実施形態により各セル２の第２スイッチ２１ｂは、要素遅延部あるいは要素半遅延部の出力の上流に位置する、遅延ライン９の要素遅延部９２あるいは要素半遅延部９３に接続される制御入力を持っており、そこに、第１スイッチ２１ａの制御入力が接続される。
【００９２】
図６Ｂに示される第２実施形態内のスイッチの時間順の動作は、同じ原理に基づいている：つまり、スイッチ２１ｂは、その２つのＮＭＯＳ部品とＰＭＯＳ部品が同時に動作する、スイッチ２１ａの半遅延部の分だけ前に閉じかつ開く。
【００９３】
しかし、前記第２実施形態による組み立ては、特に、図４に示す記録の異なる面、シリコンへの注入の容易さから考えると好ましいものである。この異なる実施形態において、奇数番目の行は、第１の極性の信号に対応し、偶数番目の行は、第１の極性の反対の極性である、第２の極性に対応するということに、気付くことと思う。
【００９４】
信号をサンプリングするための２つの解決法は、こうして可能である：第１の解決法によると、奇数番目及び偶数番目の行は、書き込み制御の観点から、遅延ラインの同じ出力に接続される。他の解決法によると、組の中の偶数番目の行は、この組の奇数番目の行の後にサンプリングされる。これを行うために、奇数番目の行をサンプリングするディジタル入力に接続される半遅延部の出力のすぐ下流に位置する、遅延ライン９の半遅延部９３あるいは９４の出力において、偶数の行をサンプリングするために、制御ディジタル入力を接続することが、十分条件である。
【００９５】
本質的に良く知られた方法において、以上に示した時間順にＰＭＯＳとＮＭＯＳを制御するために、サンプリング動作の制御信号を反転するための、極性反転器が必要であろう。
【００９６】
従って、以上に説明した動作のモードを読む際に、使用される方法は、ＣとＬが整数を示す、Ｃ個の列１２とＬ個の行１３あるいは行の組を持ったセルのマトリクスアレイ１０を共に形成する、セル２内のアナログバス上に存在するアナログ信号のアナログのサンプルを捕捉するための方法は、
−セルのサンプルを捕捉するための開始信号は、前記セルの第１ディジタル入力上で受信され、
−サンプリング終了捕捉信号が、前記セルの第２ディジタル入力上で受信され、
例えば、立ち上がりエッジと立ち下がりエッジを持ったパルスが、前述したように、フォーマット用ブロック１７内で作られ、
−サンプリング動作のための開始信号と終了信号は、前記パルスの立ち上がりエッジと立ち下がりエッジとから成り、これらのエッジは、物理的に独自のディジタル入力に渡って連続的に受信され、続いて、前記入力は、第１開始制御入力と第２サンプリング捕捉終了ディジタル制御入力とである。
【００９７】
サンプリング動作の期間は、こうして、サンプリング動作の開始と終了のための制御信号を備えた、立ち上がりエッジと立ち下がりエッジを備えたサンプリングパルスの期間によって決定される。このパルスは、現在のセルから、次のセルへ、連続する要素遅延部９２を経由して変形すること無く、伝搬するという事実から、サンプリング動作の期間は、マトリックスアレイのセルの全てに対して同じである。それは、パルスの期間に等しい。
【００９８】
以上で、遅延ライン９の個々のＬ個の遅延部の合計の期間は、書き込み制御のシフトレジスタ６の２つの連続する出力を分離する期間に等しくあり続けるように制御されることが示された。
【００９９】
各要素遅延部あるいは要素半遅延部によって得られる、遅延の調整は、電圧Ｖｃｏｍの制御によって本質的に知られた方法で行うことができる。この調整は、次に、図８を参照しつつ説明されるであろう。
【０１００】
１つのセルの遅延が１／（Ｌ×Ｆｐ）に等しくなるように、目標の電圧Ｖｃｏｍを定めることが、制御システムによって可能となる。各列は、自らの帰還を持っている。
【０１０１】
各遅延ライン９の最後の要素遅延部の各々は、前記ライン９に属する位相比較器３０の第１入力１８に接続される。位相比較器３０の第２入力１９は、シフトレジスタ４０からの信号生成器の出力に接続される。位相比較器３０の出力３１，３７は、それぞれ、正の電流生成器と負の電流生成器を備えた、本質的に知られたチャージポンプ３２の正入力と負入力に接続される。チャージポンプ３２の出力３３は、コンデンサ３４の端子３５に接続され、他の端子３６は、基準電圧源に接続される。
【０１０２】
図８に示したように、列１２を提供するシフトレジスタ４０の出力は、その経路時間が制御され、２つの反転器４１，４２を通して、位相比較器の入力１９に接続される。
【０１０３】
動作は、以下のようである：
列１２の遅延ライン９の最後の要素遅延部９２から発せられた信号の後縁は、位相比較器３０において、レジスタ４０からの基準信号の後縁に比較される。もし、遅延ライン９の最後の要素遅延部９２から発せられた信号が、基準信号よりも進んでいたら、位相比較器３０は、コンデンサ３４内の時間的シフトに比例する正の電荷を注入するチャージポンプ３２を起動する。端子３５上に存在する電圧Ｖｃｏｍは、増加し、その結果として、遅延ライン９の要素遅延部の各々を共に構成する、反転器９３，９４内の伝搬時間は大きくなり、これは、遅延ライン９により発せられた信号と基準信号を同調させるよう元に戻す傾向があるだろう。
【０１０４】
逆に、もし遅延ライン９の最後の要素遅延器９２が基準信号に対して遅延するなら、チャージポンプは、反転器９２，９３内の経過時間を速めるために、コンデンサ３２の中に負の電荷を入れなくてはならない。
【０１０５】
比較の前に、立ち上がりエッジにおいて、外部電圧（Ｖｄａｃ）によって制御される２つの反転器４１，４２は、位相比較器３０の入力１９上に導入される基準信号を遅滞させる。Ｖｄａｃ電圧は、フォーマット用ブロック１７によって引き起こされる遅延を補償するために設定される。加えて、それによって、例えば、２０行の要素遅延９２が１ナノ秒であるような、今議論した例において、正確に２０ナノ秒に、ライン９の公称経路時間の遅延を非常に正確に調節することが可能になる。
【０１０６】
今、説明してきたような実施形態において、その立ち上がりエッジおよび立ち下がりエッジがアナログ信号の捕捉の終了のための開始制御信号を備えるパルスによる、各列１２の経路時間は、記録している列から次への経路を制御するクロック信号の帰還の時間に等しくなるように制御されるという事実から、一つの記録している列から次への経路の時間において、サンプルを同時に記録したり、サンプルが欠けたりということは無いことは確かである。
【０１０７】
認可の実施形態が、次に説明される。サンプリング速度は、記録する行をとばすことで減じることができることは、上で分かった。一つの行は、もし図６Ａのスイッチ２７ａ，２７ｂが開いているか、あるいは、もし図６Ａのスイッチ２４ａ，２４ｂが各々の入力の一つの上で認可信号を受信しなければ、必然的に記録されない。この認可信号によって、ある行を認可することが可能になり、またその行は、図３と４に示されるシフトレジスタ１５−１と１５−２から受信される。シフトレジスタ１５−１は、書き込みシフトレジスタ６のＣ／２＋１行目の出力に結合される。シフトレジスタ１５−２は、類似のやり方で、書き込みシフトレジスタ６の第１出力に結合される。シフトレジスタ１５−１は、行と同数のシフトされた出力を備える。これらの出力は、第１Ｃ／２列１２のセル２の認可入力に結合される。図２を参照して説明した、折り畳んだ記録用マトリックスアレイの場合、これらは、物理的に偶数番目列１２、言い換えると、その記録用経路が最初に起こる列である。同様に、シフトレジスタ１５−２は、行と同数のシフトされた出力を備える。これらの出力は、最後のＣ／２個の列１２、言い換えると、その記録経路が最後に発生する列のセル２の認可入力に結合される。図２を参照して説明した、折り畳まれた記録マトリックスアレイの場合、物理的に奇数番目の列１２がある。このとき、列の記録経路が何番目かということは、物理的に何番目かということには、対応しないと言うことに注意したい。認可の入力は、スイッチ２７の制御部あるいは、図６Ｂの場合のＡＮＤゲート入力２４に印加されるディジタル入力であることも分かる。こうして、本実施形態によると、本発明による装置は、マトリックスアレイ１０の行と少なくとも同数のシフトされた出力を持つ行に対して、少なくとも一つの認可シフトレジスタを持ち、前記少なくとも一つの認可レジスタの各々は、書き込みシフトレジスタ６の出力８の一つに結合された入力を持ち、このレジスタのシフトされた各出力は、それぞれ、行１３の各々のセル２の少なくとも一つのディジタル入力の一部に結合される、ということが言える。
【０１０８】
動作は、以下の様に説明される：
レジスタ１５−１（物理的に偶数の列）と、レジスタ１５−２（物理的に奇数の列）により、Ｆｐと（Ｌ×Ｆｐ）の間のサンプリング速度までアクセスすることが可能になる。各々Ｌ個のシフトされた出力の、これら２つのシフトレジスタによって、書き込みイネーブル命令ｅｎｗとｅｎｗ＊を生成することが可能になる。例えば、レジスタ１５−１の１番目の一つの出力は、１番目の偶数列に属する、この行のＣ／２個のメモリセルの書き込みイネーブル命令ｅｎｗ（１，偶数）を運ぶ。同様に、レジスタ１５−１の１番目の一つの出力は、セル２のマトリックスアレイの１番目の行の奇数列に属する、Ｃ／２個のメモリセルの書き込みイネーブル命令ｅｎｗ（１，奇数）を備える。
【０１０９】
回路の初期化の際に、レジスタ１５−１と１５−２は、共に、選択したサンプリング速度によって、Ｌビットの１ワードで充電される。この最後に、各レジスタ１５−１と１５−２は、本質的に良く知られるが、図３と４には示されていないやり方で、ワード生成器に結合される。このワードのは、多くのシフトの後に、認められた最大速度（maximum rate）の除数に等しい同じ値を持つという変わった点がある。認められた最大速度は、上述したように、クロック周波数と行数とによって決まる。認められた除算の値は、整数の除数のＬに対応する値であり、例えば、２０個の行あるいは２重の行の場合、１，２，４，５，１０，２０である。
【０１１０】
レジスタ１５−１は、列の記録経路を決定するシフトレジスタ６の列ポインタが列Ｃ／２＋１になるときに、認可ワードの下方シフトを初期化する命令を受信する。レジスタ１５−２は、それに関連して、列ポインタが偶数番目の第１列に戻った時に、同じ認可ワードの下方シフト制御を受信する。こうして、認可レジスタが発する信号の確立時間は、い
くぶん遅く（期間＜Ｃ／（２＊Ｆｐ））なり、これによって、記録しようとするアナログ信号に対して不安がないと考えることができる。
【０１１１】
本明細書に添付する表は、マトリックスアレイ１０を２０行あるいは２重の行で、クロック周波数Ｆｐ＝５０ＭＨｚで利用する場合に、希望するサンプリング速度の関数として、レジスタ１５−１と１５−２の初期化の値をまとめたものである：
除数  １、速度が最大の時に、２０ラインが最大速度；例えば、メインクロック周波数Ｆｐの２０倍にあたる１ＧＨｚで記録される。全ての行は、認可される。認可ワードは、２０個のハイの値１を備える。
【０１１２】
速度が２で除算されるときに、第１経路の間、２つの内の１つの行のみが記録される。認可ワードは、１０個のローの値０から成り、１０個のハイの値１と交互である。第１経路において、各列の２つの内の１行のセル２は、アナログ値を記録する。記録経路の第１部分の列を構成する、Ｃ／２個の偶数個の列が記録される時、書き込みシフトレジスタ６の列ポインタは、Ｃ／２＋１番目の出力に達する。シフトレジスタ１５−１は、１で最初は認可されたＣ／２個の最初の列を備える行の部分が、０で無効になり、反対に、０で無効になったラインの部分が、１で認可されるように、出力の認可ワードを進める信号を受信する。従って、列ポインタが第１列に戻った時に、Ｃ／２個の最後の列を書き終えた後に、これらは、記録される奇数番目の行のセルである。Ｃ／２個の最初の列の記録の最初において、レジスタ１５−２は、書き込みシフトレジスタ６からの信号を受け取り、認可ワードを１つの出力ごとに進める。Ｃ／２個の最後の列の奇数行の部分のセルは、Ｃ／２＋１番目の列の書き込みが開始された時などの、偶数番目のセルが無効になった時に、認可され、奇数番目の列に属する行の部分のセルが記録される。このサイクルは、ここでは説明しない記録終了命令によって記録が停止するまで、繰り返される。
【０１１３】
認可ワードは、最大速度の除数のモジュロを再生成する特性を持っているという事実から、ここで説明する例においては、２シフトの後に、望むだけ記録を続けることができる。マトリックスアレイのセル２の全ては、保持している認められた除数が何であれ、記録を受け取ることができ、マトリックスアレイは、常に、マトリックスアレイのセル数に等しい記録済みアナログ値の数を含むことができる。除数が４である時、第３ラインの場合、マトリックスアレイのセル２の全てを記録するのに４つの経路を取る。
【０１１４】
従って、この特別な実施形態において、本発明による装置は、各々がマトリックスアレイ１０のラインと少なくとも同数のシフトされた出力を持つ、第１レジスタ（１５−１）と第２レジスタ（１５−２）の、行認可の２つのシフトレジスタ１５−１と１５−２とを備え、
第１レジスタ１５−１は、第１番目の経路を持った書き込みシフトレジスタ６の出力に結合される入力を持ち、第２レジスタ１５−２は、第１番目のそれとは異なった第２番目の経路を持った書き込みシフトレジスタ６の第２出力に結合される入力を持ち、
第１認可出力に結合される列１２と、第１認可出力と第２認可出力との間の記録経路内に位置する出力に結合される列とは、共にマトリックスアレイ１０の第１部分を構成し、
第２認可出力に結合される列１２と、第２認可出力と第１認可出力との間の記録経路内に位置する出力に結合される列とは、共にマトリックスアレイ１０の第２部分を構成し、
第１レジスタ１５−１の各出力は、マトリックスアレイ１０の第２部分に属する行の第２部分に結合され、
第２レジスタ１５−２の出力の各々は、マトリックスアレイ１０の第１部分に属する行の第１部分のセルのディジタル認可入力に結合される。
【０１１５】
説明してきた認可動作のモードは、アナログサンプル捕捉方法に対応し、最大サンプリング速度は、行あるいは行の組の数Ｌである整数の除数ｍによって除算され、この速度は、連続的なサンプルが、同じ列に属するが、連続的な行あるいは行の組に関連して位置している捕捉セル内で捕捉されるような場合に対応し、前記方法は、
ａ）マトリックスアレイの第１行の一つのセルに対して、サンプル捕捉をイネーブルし、
ｂ）その後、前記第１行に連続的に続く行に属する前記列の（ｍ−１）個のセル内のサンプリング動作を無効にし、
ｃ）その後、前記第１行に続くｍ番目の行に対して、サンプリング動作をイネーブルし、
ｄ）同じやり方で、マトリックスアレイの最後のラインに達するまで、これに続くｍ個の行に対して、段階ａ，ｂ，ｃを再開し、
ｅ）同じやり方で、イネーブルされた行のセルの全てがサンプルを含むまで、列の各々に対して、再開し、
ｆ）この最後の段階の後に、マトリックスアレイのセルの全てがアナログのサンプルを含むように、マトリックスアレイの第２行そして最後に第３行から段階ａ）からｅ）を再開し、また、（ｍ−１）番目の行を開始するまで再開することによる。
【０１１６】
マトリックスアレイの読み出しモードは、本発明の目的ではない。情報を与える目的で、以下に、簡単に説明をする。上で説明したことによって、記録は永久に再生産され、既に描かれたセルは、全てのセルが記録を受信した後に再書き込みされ、最後の記録は最初に作られた記録を上書きする（ＦＩＦＯ，ファーストインファーストアウト）ということが理解されよう。記録の停止が起こると、最後に書かれたセルは、マトリックスアレイの如何なるセルであっても良い。首尾一貫したものにするために、読み込み時には、すぐ次のセルを、最後に記録したセルの書き込み順に置くことが必要である。停止時に記録中である列は、記録終了の瞬間に、書き込みレジスタ６の状態によって認識されることに注意したい。有利なことに、書き込みから読み出しを分離するために、書き込みレジスタ６は、読み込みコピーレジスタ（図示されず）内に再コピーされる。書き込み終了信号ＳＴＯＰは、メインクロックＦｐの終了を制御する。メインクロックの終了は、特に、書き込みレジスタ６と、読み出しレジスタと認可レジスタ１５−１と１５−２ののフリーズ（freeze）が含まれる。そのようにフリーズしたレジスタは、データの再構築を可能にするために、マトリックスアレイの読み出し時に、得られる。書き込み終了信号ＳＴＯＰは、同期式Ｆｐ信号に変換されるのが好ましい；すなわち、所定の期間が、Ｆｐ信号の後縁の後に起こる。所定の期間は、スイッチ２１を開くことによる記録の効果的な終了が、所定番目の行に属する一つのセルに関係して起こるように、選択される。こうして、終了列の終了行を知って、読み出し開始セルが分かる。認可レジスタの識別によって書き込み順を知って、読み込み順を、再構築することができる。セルの内容は、その後、読み出しスイッチ２５の制御によって、１列ごとに、読み出すことができる。アナログ値は、増幅され、多重化され、ディジタル値に変換されて、ユーザーの選択した速度で読み出すために、読み出しメモリ内に記憶される。読み出しの結果は、本質的に知られた方法で、書き込み順に記録され、曲線の形であるいは他の形式で画面上に表すことができる。
【０１１７】
【表１】
2004525477.tif 000003
【図面の簡単な説明】
【０１１８】
【図１】第１の特徴による、本発明の最も一般的な実施形態の図である。
【図２】中でアレイが折り曲げられた、マトリックスアレイの列の物理的な配列の方法の図である。
【図３】本発明の一実施形態の第１例の図である。
【図４】本発明の一実施形態の第２例の図であり、特に第３の特徴を持つ実施形態を示し、ここで、行数は、２つの連続する線を持った奇数であり、一方は、記録しようとする信号の極性を記録し、他方は、反対の極性を記録する。
【図５】本発明の第２の実施形態による、記録用セルの一実施例の図である。
【図６】記録しようとするデータのバス上の前記セルを認可し切り換えるための、セル内にある、切り換え手段の典型的な具現例の図である。
【図７】Ａ，Ｂ，Ｃの部分から成り、部分Ａは、遅延ラインの図であり、部分ＢとＣは、信号波形を表す図である。
【図８】遅延ラインの遅延を制御する回路の図である。
【符号の説明】
【０１１９】
１…記録装置
２…セル
３…アナログ入力
５…アナログバス
５ａ…往路書き込みバス
５ｂ…復路書き込みバス
６…書き込みシフトレジスタ
８…出力
９…遅延ライン
１０…マトリックスアレイ
１１−１…ディジタル命令入力
１２…列
１３…行
１４…増幅器
２１…スイッチ
２２…捕捉コンデンサ
２３…制御線
５１，５２〜５Ｌ…区分
【国際公開パンフレット】
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2004525477.tif 000005
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【国際調査報告】
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