(57)【要約】フラッシュメモリの消去動作中のバンド間トンネル電流を軽減するためのシステム（１０ａ）を提供する。本システム（１０ａ）は、Ｎ個のサブセクタに分割されるＩ／Ｏメモリセクタ（２０）（ただしＮは整数）と、Ｎ個のサブセクタ内の関連の消去動作のための電力を生成するドレインポンプ（４０）とを具備する。消去シーケンシングサブシステム（６０）は、Ｎ個のサブセクタの各々の中での消去動作を可能にするＮ個のパルスを生成して、ドレインポンプ（４０）が与えるバンド間トンネル電流を軽減する。
2004533697.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ消去動作中のバンド間トンネル電流を軽減するためのシステム（１０ａ）であって；
Ｎ個（Ｎは整数である）のサブセクタに分割される少なくとも１つのＩ／Ｏメモリセクタ（２０）；
前記Ｎ個のサブセクタ内で関連の消去動作のための電力を発生することができるドレインポンプ（４０）；及び
前記Ｎ個のサブセクタの各々の前記消去動作をそれぞれ可能にするためのＮ個のパルス（５０）を生成する消去シーケンシングサブシステム（６０）；によって構成される、
システム（１０ａ）。
【請求項２】
前記消去シーケンシングサブシステムは、各サブセクタを実質的に連続して消去するようＮ個のパルス（５０）を生成し、
前記消去シーケンシングサブシステム（６０）は、所定回数の連続消去サイクルの後で実質的に同時に複数のサブセクタを消去するための１つまたはそれ以上の消去パルスをさらに提供するように構成されている
請求項１記載のシステム（１０ａ）。
【請求項３】
前記消去シーケンシングサブシステム（６０）は、いつ全サブセクタを実質的に同時に消去すべきかの決定を可能にする計数ロジック（２４０）をさらに含んでおり、
前記消去シーケンシングサブシステム（６０）は、第１組のＮ個のパルスにより実質的に連続してＮ個のサブセクタを消去し、さらに第２組のＮ個のパルスにより実質的に連続してＮ個のサブセクタを消去し、その後単独のパルスにより実質的に同時にＮ個のサブセクタの全てを消去するように構成されている
請求項２記載のシステム（１０ａ）。
【請求項４】
前記消去シーケンシングサブシステム（６０）は、所定数の連続した消去パルスが生成されたことを示すＡＬＬフラグ（３４０）を生成して、さらなる消去動作が前記サブセクタに実質的に同時に指示されることを示すように構成されている
請求項２記載のシステム（１０ａ）。
【請求項５】
前記消去シーケンシングサブシステム（６０）は、Ｎ個のパルスの所定のシーケンスが生成されたことを示すＭＡＸ Ｉ／Ｏフラグ（２５０）をさらに生成するように構成されている
請求項２記載のシステム（１０ａ）。
【請求項６】
前記消去シーケンシングサブシステム（６０）は：
前記ドレインポンプがディスエーブルになった後にイネーブルになる消去検証システム（２１０）；及び
前記ドレインポンプがディスエーブルになった後で、前記消去検証システム（２１０）の使用可能化を遅延させることができるスタートタイマ（２８４）；をさらに備えており、
前記消去検証システム（２１０）は、前記少なくとも１つのＩ／Ｏメモリセクタ内の各メモリセルを読み込んで、各メモリセルに関わる閾値電圧または電流が所定の閾値よりも高いか低いかを評価して、当該メモリセルが充分に消去されているか否かを判断することができ、前記消去検証システム（２１０）は、各セルが所定の閾値電圧よりも低い場合に成功検証表示（３２０）を出力し、前記セルのいずれかが所定の閾値電圧よりも高い場合に失敗検証表示を出力するように構成されている
請求項１記載のシステム（１０ａ）。
【請求項７】
Ｉ／Ｏメモリセクタを、Ｎ個（Ｎは整数である）のサブセクタに分割する段階（４００）；
前記Ｎ個のサブセクタ内の関連する消去動作のための電力を生成する段階（４１０）；及び
前記Ｎ個のサブセクタの各々において消去動作をそれぞれ可能にするためのＮ個のパルスを生成し、ドレインポンプ（４０）によるバンド間トンネル電流を軽減する段階（４２０）；を含む
フラッシュメモリ消去動作時のバンド間トンネル電流を軽減する方法。
【請求項８】
各サブセクタを実質的に連続して消去する段階（４２０、４７０）；及び
各サブセクタを実質的に連続して消去した後で、全サブセクタを実質的に同時に消去する段階（４８０）；の少なくとも一つの段階をさらに含む
請求項７記載の方法。
【請求項９】
パルスを数えて、全サブセクタをいつ実質的に同時に消去すべきかを判断する段階（４７０）をさらに含む
請求項８記載の方法。
【請求項１０】
Ｎ個のパルスを生成して消去動作を可能にする段階が：
第１組のＮ個のパルスにより連続して前記Ｎ個のサブセクタを消去する段階（４２０、４７０）；
第２組のＮ個のパルスにより連続して前記Ｎ個のサブセクタを消去する段階（４２０、２７０）；及び
単独のパルスにより前記Ｎ個のサブセクタの全てを実質的に同時に消去する段階（４８０）；
を含む
請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に関し、特に、消去サイクルのメモリＩ／Ｏ分割によって、フラッシュＥＥＰＲＯＭの消去サイクル中にバンド間トンネル電流を軽減するためのシステム及び方法に関する。
【背景技術】
【０００２】
電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）などのメモリデバイスは、現代のコンピュータシステムにおいて重要なアーキテクチャ構成部品である。このようなシステムは、家庭から事業及び教育の分野にまで至る社会の多くの分野に影響を与える。例えば、携帯電話などのワイヤレスシステムは、多くの人々の日常生活において必需品となった。しかし、このような技術やその他の技術が進むと、システム要件は、システムデザイナや設計者に対してさらに多くのものを要求するようになって来ている。重大な要求の１つは、携帯電話や携帯情報端末（Personal Digital Assistant：ＰＤＡ）、ページャのようなハンドヘルドシステムなど、より小型化する携帯型コンピュータシステムにより多くの機能性を与えるために、メモリ密度を大きくしつつ、より小さいメモリの実装を必要とすることである。
【０００３】
フラッシュＥＥＰＲＯＭは、コンピュータシステムが、関連のコンピュータ処理システムに命令を与える大量のプログラムデータを格納することを可能にする。フラッシュメモリの利点は、フラッシュに関するプログラム動作と消去動作とによって、メモリを電気的に再プログラミングすることができる能力をもつことにある。このため、製造業者が製品のバグを修正したり、アップデートした製品機能を提供したい場合には、特定の製品内の部品を入れ替える必要なしに、フラッシュメモリを再プログラミングすることで容易に可能になる。上記の如く、技術的な要求が増大するにつれて、フラッシュメモリに対する密度や実装の要求もますます増大する。残念ながら、メモリ密度要求が増大するにつれ、フラッシュのプログラム動作及び消去動作に関する問題も増大している。
【０００４】
フラッシュメモリに関するこのような問題の１つは、メモリセル／セクタの消去動作中の電流要件の増大に関係する。メモリセルは、セルドレイン及びソース素子に関して電圧がセルゲート素子に印加されて、セル構造内の電荷トラッピング領域に関わる電荷を蓄積あるいは除去するＭＯＳ構造として、一般に説明される。セルに対する消去動作は、例えば、ドレインポンプによってゲート素子に負の電圧をかけ、ドレイン素子に昇電圧をかけることにより行うことができる。消去が実行されると、セル構造の電荷トラッピング領域から蓄積された電子を除去する結果として、バンド間トンネル電流と呼ばれる電流がドレインポンプにより発生する。高密度フラッシュ構造の場合と同様に、数十万個または数百万個のこのようなセルが同時にプログラミング／消去される。その結果、ドレインポンプ電源に対するバンド間トンネル電流要件は、採用されるフラッシュ技術の種類と、同時に消去／プログラミングされるセルの量とによって、劇的に増大することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
バンド間トンネル電流要件が増大すると、関連のドレインポンプに問題が起こることがある。例えば、電流が増大すると、メモリデバイス内のＩＲ降下が増大し、それに伴ってドレインポンプの出力電圧が低くなる。ドレインポンプの出力電圧が下がると、フラッシュ消去またはプログラミング動作中に、メモリセルが不適切にあるいは偏って消去／プログラミングされるというエラーが起こることがある。現在のところ、従来のフラッシュ消去システムは、バンド間トンネル電流の増大という問題を起こす可能性がある。これは、メモリセグメント全体（例えば１メガバイト、１／２メガバイト）が１つの消去パルスおよび／またはシーケンスにより全体としてプログラミングされるためである。したがって、バンド間電流要件を軽減するために従来のフラッシュ消去システム及び方法を改善することが望ましい。
【課題を解決するための手段】
【０００６】
本発明は、フラッシュＥＥＰＲＯＭ消去動作中のバンド間トンネル電流の要件を軽減するためのシステム及び方法に関する。これは、フラッシュメモリのＩ／ＯセクタをＮ個のサブセクタ（ただしＮは整数）に分割し、Ｎ個のサブセクタの各々に個別に消去パルスを与えることにより達成することができる。各サブセクタの消去動作が、Ｉ／Ｏセクタ全体の消去動作に要するよりも少ないトンネル電流しか必要としないために、バンド間トンネル電流要件が軽減される。さらに、バンド間トンネル電流を供給するドレインポンプを、従来のシステムよりも低電力で寸法要件の小さい設計とすることができる。
【０００７】
下記に詳細に説明するが、Ｉ／Ｏ及び関連の消去の分割は、ある消去動作中に行われ、その後の消去動作中には適用されない。例えば、Ｉ／Ｏセクタは、そのＩ／Ｏセクタの個々のサブセクタに与えられる複数のパルスによって消去される。分割消去の後は、検証動作が開始されて、全ての記憶域が適切に消去されたか否かを判断するためにＩ／Ｏセクタがチェックされる。全ての記憶域が消去されていない場合は、関連する後続の検証シーケンスを伴って、その後の分割消去シーケンスが始まる。後続の検証シーケンスの後でも全ての記憶域が適切に消去されていないと、全Ｉ／Ｏセクタ消去が開始され、Ｎ個のサブセクタの全てが同時に消去される。分割セクタ内のセルの大半が上記の分割消去シーケンスの間にすでに消去されているので、その後の全Ｉ／Ｏセクタ消去が開始される。このようにして、初期の消去分割後の全Ｉ／Ｏセクタ消去は、関連のドレインポンプに過負荷をかけずに始めることができる。
【０００８】
上記の目的やそれに関連する目的を達成するために、本発明は以下に完全に説明する機能により構成される。以下の説明及び添付の図面は、本発明の特定の実証例に言及する。しかしながら、これらの実施例は、本発明の原則が採用される多様な方法の一部を表すにすぎない。本発明の、その他の目的，利点及び新規の特徴は、添付の図面を考慮した以下の本発明の詳細な説明から明らかになろう。
【発明を実施するための最良の形態】
【０００９】
以下に、添付の図面と共に本発明の詳細な説明を行う。なお、図面内では同じ参照番号は明細書全体を通じて同じ要素を指す。
【００１０】
本発明は、消去動作中のフラッシュメモリ内のバンド間トンネル電流を軽減するためのシステム及び方法に関する。これは、メモリのＩ／Ｏセクタを「Ｎ」個（ただしＮは整数である）のサブセクタに分割し、各サブセクタに与えられる関連のサブセクタ消去パルスによって各々のサブセクタを消去することにより行うことができる。下記にさらに詳細に説明するように、Ｎ個のサブセクタの各々に対するサブセクタ消去パルスを生成して、Ｉ／Ｏセクタの分割消去を容易にするための消去シーケンシングシステムが設けられる。この消去シーケンシングシステムは、さらに、所定回数（例えば２回、３回）の分割消去シーケンスの後、Ｉ／Ｏセクタ全体に関する全消去動作に代えることができる。また、本発明により提供される消去分割は、マルチストレージビットセルアーキテクチャ（multi-storage bit cell architecture）などの複数のフラッシュ技術並びに、シングルビットストレージアーキテクチャ（single- bit storage architecture）にも適用して、それに関わるバンド間トンネル電流を軽減することができる。
【００１１】
図１ａを参照して、フラッシュＩ／Ｏセクタ２０の消去動作に伴うバンド間トンネル電流を軽減する、本発明によるＩ／Ｏ分割システム１０ａの事例が図示される。図１ａにはＩ／Ｏセクタ２０の１つの例が図示されるが、本発明によりフラッシュメモリデバイス（図示せず）内には複数のセクタを包含し、それを消去することができる。メモリ消去動作中にドレインポンプ４０から供給される電流を小さくするために、Ｉ／Ｏセクタ２０は、１〜「Ｎ」個（ただしＮは整数）のサブセクタに分割される。これは、サブセクタ１〜Ｎのそれぞれについて少なくとも１つのサブセクタ消去パルス５０を供給し、分割消去によりＩ／Ｏセクタ２０を消去するためである。これにより、Ｉ／Ｏセクタ２０が部分毎に順次消去される。ドレインポンプ４０は、消去動作またはプログラミング動作を可能にするためにＩ／Ｏセクタ２０に昇電圧を供給する。これについては、下記にさらに詳細に説明する。
【００１２】
Ｉ／Ｏセクタ２０の消去動作中、消去シーケンシングサブシステム（erase sequencing subsystem）６０は、サブセクタ１〜Ｎのそれぞれについてサブセクタ消去パルス５０を生成するとともに、出力信号６４によってドレインポンプ４０をイネーブルにする。サブセクタ消去パルス５０を生成後に、消去シーケンシングサブシステム６０は、ドレインポンプ４０をディスエーブルにし、Ｉ／Ｏセクタ２０の検証信号６８を発生して消去動作が成功したか否かを判断する。検証信号６８は、Ｉ／Ｏセクタ２０内の記憶域／セルを読み取り、その記憶域が消去されたか否かを判断する。消去の検証では、例えば、各メモリセルが所定の閾値電圧または電流よりも高い（例えば消去失敗）か低いか（例えば消去成功）を判断する。消去シーケンシングサブシステム６０は、Ｉ／Ｏセクタ２０の部分が完全に、あるいは充分に消去されていないと判断すると、第２のおよび／または次の消去／検証シーケンスを開始する。
【００１３】
本発明によるＩ／Ｏセクタ２０に対する次の消去／検証シーケンスには、サブセクタ消去パルス５０によるサブセクタ１〜Ｎの上記のような分割消去が含まれる。あるいは、次の消去には、１つのセクタ消去パルス７０により同時に全てのサブセクタ１〜Ｎが消去される全サブセクタに対するセクタ消去が含まれることもある。Ｉ／Ｏセクタ２０の初回の分割消去または分割消去のシーケンス後では、全てのＩ／Ｏセクタを実質的に同時に消去しても、ドレインポンプ４０に悪影響を与えないことがわかっている。
例えば、消去シーケンシングサブシステム６０は、Ｉ／Ｏセクタ２０の第１回と第２回の分割消去を行うことができる。もし第２回目の分割消去の後で、検証信号６８がまだ失敗を表している場合は、消去シーケンシングサブシステム６０は、セクタ消去パルス７０によって、全てのサブセクタ１〜Ｎの消去を同時に始めることができる。消去シーケンシングサブシステム６０は、分割消去および／またはセクタ消去を実質的に任意に組み合わせて行うように構築することもでき、このような代替例は本発明の範囲に入る。例えば、消去シーケンシングサブシステム６０は、分割消去だけを開始することも、１回または複数回の分割消去に続いてＩ／Ｏセクタ２０の１回または複数回のセクタ消去を開始することもできる。
【００１４】
図１ｂ及び図１ｃには、本発明によるマルチビットとシングルビットのフラッシュメモリセルアーキテクチャの事例が図示される。例えば、図１ｂは、１つのメモリセル毎に２つ以上のビットをプログラミング及び消去することのできるデュアルビットアーキテクチャ１０ｂの概略図を示す。ゲート端子８０ａがドレイン端子８０ｂとソース端子８０ｃとに接続して設けられ、全体が周知のＭＯＳ（Metallic Oxide Semiconductor）構造となる。デュアルビットアーキテクチャ１０ｂ内のプログラミング指示と消去指示とを交互にすることにより、２つの領域、例えばＡ領域およびＢ領域をデュアルビットアーキテクチャ１０ｂ内にプログラミングすることができる。例えば、プログラミング動作は、ゲート端子８０ａに正の電圧を与えて、ドレイン８０ｂに昇ドレインポンプ電圧を導き、デュアルビットアーキテクチャ１０ｂのＡ領域内に電子を蓄積することによって行われる。同様に、ドレインポンプ４０がソース端子８０ｃに印加されると、電子はデュアルビットアーキテクチャ１０ｂのＢ領域内に蓄積する。同様にして、ゲート端子８０ａに負の電圧を供給し、昇ドレインポンプ電圧をドレイン８０端子ｂまたはソース端子８０ｃに印加することによって、消去動作を実行することができ、領域Ａまたは領域Ｂをそれぞれ消去する。
【００１５】
下記にさらに詳細に説明するが、図１ａに示す消去シーケンシングサブシステム６０は、デュアルビットアーキテクチャ１０ｂに交互に消去動作及びシーケンスを与えるように構築することができる。例えば、デュアルビットアーキテクチャ１０ｂは、図１ａに示すサブセクタ消去パルス５０により領域Ａの分割消去と、図１ａに示すセクタ消去パルス７０により領域Ｂのセクタ消去とにより消去される。図１ｃに示すシングルビットセルアーキテクチャ（例えば、従来の積層ゲートタイプセルまたは片側しか利用されないデュアルビットセル）１０ｃも、本発明により消去される。この場合、シングルビットストレージ領域Ｃが１つのメモリセルに対して設けられる。
【００１６】
図２ａには、本発明の分割消去シーケンスによる分割されたＩ／Ｏセクタ１０ｄの例が図示される。上記の如く、Ｉ／Ｏセクタ１０ｄは、フラッシュメモリセルアーキテクチャ／デバイス（図示せず）内に複数のＩ／Ｏセクタと共に含まれる。例えば、Ｉ／Ｏセクタ１０ｄは、図１ｂ及び図１ｃに示すような複数のメモリセルを備える。このときＩ／Ｏセクタは、メモリセルの論理グループを提供する（例えば１／４、１／２、１、２Ｍバイト）。本発明により、各Ｉ／Ｏセクタ１０ｄは、さらに１〜ＮのＩ／Ｏサブセクタに分割され、各Ｉ／Ｏサブセクタは、１〜Ｎのサブセクタ消去パルス毎に、それぞれ順次消去される。例えば、Ｉ／Ｏセクタ１０ｄが１６個のサブセクタに分割され、時間的に連続して起こる１６個の関連したサブセクタ消去パルスによって、順次消去される。複数のＩ／Ｏサブセクタ区分（例えば、８、３２、６４など）は同様に使用される。あるいは、１〜Ｎまでの全パルスを同時にアサートして、Ｉ／Ｏセクタ１０ｄのセクタ消去を行うこともできる。上記の如く、セクタ消去は、大半のセルが１回以上のこれまでの分割消去動作の間にすでに消去されているために、ドレインポンプの動作に影響を与えずにサブセクタ消去の後で行うことができる。
【００１７】
図２ｂには、メモリアレイ１０ｅとして編成される本発明のＩ／Ｏセクタの例が図示される。図２ａに示される構造は、Ｉ／Ｏサブセクタとサブセクタ消去パルスとの間の論理的な関係を示すが、Ｉ／Ｏサブセクタ１〜Ｎは、行／列アレイおよび／またはマトリクスに編成することもできる。例えば、４×４のサブセクタアレイがＩ／Ｏセクタとして示される。メモリアレイ１０ｅは、例えば、行パルス１０４ａ〜１０４ｄにより選択される４つの行１００ａ〜１００ｄと、列パルス１１４ａ〜１１４ｄにより選択される４つの列１１０ａ〜１１０ｄを含む。一例として、Ｉ／Ｏサブセクタ４は列パルス１１４ｄと同時に行パルス１０４ａをアサートすることにより消去される。他のマトリクスグループやアレイ（例えば２×２、３×３、５×５など）を用いることもでき、このような代替例は本発明の範囲内に企図される。
【００１８】
図３ａには、消去シーケンシングサブシステム６０、ドレインポンプ４０、及びＩ／Ｏセクタ２０を備える、本発明の分割消去システム１０ｆの例が図示される。以下の説明では、本発明の消去シーケンシングサブシステム６０の１つの可能なアーキテクチャを述べるが、これは分割および／または交代消去シーケンスを与える実質的に適切なシステムを利用することができ、本発明の範囲内にある。例えば、以下の論理／機能は、ソフトウェアを介して開示する機能を処理機能が実行する配線ロジック、ステートマシーンロジック、プロセスロジックおよび／またはそれらを組み合わせて実現することができる。
【００１９】
図３ａに示す分割消去システム１０ｆは、図３ｂに示されるタイミング図の例により説明される。図３ａの消去シーケンシングサブシステム６０は、消去ロジック部２００と検証ロジック部２１０とを備え、上記の如くＩ／Ｏセクタ２０の消去及び検証を行う。初回の消去シーケンスは、処理ロジック部２２０がドレインポンプイネーブル信号（ＤＰＥ）２２４をアサートして、ドレインポンプ４０をイネーブルすることにより始められる。ＤＰＥ信号は、この例では図３ｂのラインＨに示される。サブセクタ消去パルス２３０ａ〜２３０ｃのシーケンスは、処理ロジック２２０により開始され、Ｉ／Ｏセクタ２０のＩ／Ｏサブセクタ１〜Ｎまで導かれて、本発明による分割消去を行う。１６個のサブセクタ消去パルス（Ｉ／Ｏ１、Ｉ／Ｏ２、…、Ｉ／Ｏ（Ｎ））のシーケンス例が図３ｂのラインＡに示される。サブセクタ消去パルス２３０ａ〜２３０ｃの各々は、実質的に連続しているので、ドレインポンプ４０における電力引き出しが実質的に少なくなり、それによりバンド間トンネルが軽減されるという利点が生まれる。
【００２０】
消去ロジック部２００は、生成されたサブセクタ消去パルス２３０ａ〜２３０ｃのシーケンスを数えるための計数ロジック部２４０をも備える。例えば、計数ロジック部２４０は、サブセクタ消去パルス２３０ａ〜２３０ｃが生成されるたびに増分されるパルス入力２４４を備える。所定の数（例えば１６）になると、計数ロジック部２４０がＭＡＸ Ｉ／Ｏ信号２５０をアサートして、Ｉ／Ｏサブセクタ１〜Ｎが全て個々のサブセクタ消去パルス２３０ａ〜２３０ｃを受け取ったことを表示する。ＭＡＸ Ｉ／Ｏ信号２５０は、図３ｂのラインＥに示される。ＭＡＸ Ｉ／Ｏ信号２５０を受け取ると、処理ロジック部２２０がスタートタイマ出力２６４によりタイムアウトタイマ２６０を起動する。タイムアウトタイマ２６０がタイムアウトになると、タイマ出力信号２６８（図３ｂのラインＦに示す）が、処理ロジック部２２０の入力に送られ、処理ロジック部２２０は次にＤＰＥ信号２２４によりドレインポンプをディスエーブルする。ＭＡＸ Ｉ／Ｏ信号２５０は、タイマ出力信号２６８がアサートされると、リセット出力２７０によりリセットされるようにしてもよい。
【００２１】
ドレインポンプ４０がディスエーブルになると、処理ロジック部２２０から検証ロジック部２１０への検証スタート信号２８０により検証シーケンスが開始される。この例では、スタートタイマ２８４が次に起動され、スタートタイマ２８４のタイムアウト時に検証動作が始まる。図３ｂのラインＢで示されるスタートタイマ出力２８８により、検証シーケンスが開始する。次に、検証ロジック部２１０は、ストローブ２９０（例えばアドレス／制御信号）をＩ／Ｏセクタ２０にアサートし、Ｉ／Ｏセクタ２０内の各記憶域からデータ３００を読み込むことによって検証シーケンスを開始する。検証ロジック部２１０には、全ての記憶域が完全にあるいは充分に（使用者／試験者により定義することができる）消去されたか否かを判断する比較ロジック３１０が、含まれている。例えば、Ｉ／Ｏセクタ２０から読み取った電圧または電流が所定の閾値より低い場合、当該記憶域は消去されたと考えてよい。しかし、電圧または電流が所定の閾値より高ければ、当該記憶域は消去されていない。
【００２２】
メモリ検証が終了すると、比較ロジック３１０は検証完了信号３３０と共に成功／失敗表示フラグ３２０をアサートする。検証終了信号３３０により表示される検証シーケンスの最後に、成功／失敗表示フラグ３２０がアサートされると（例えば論理ハイ信号）、次のＩ／Ｏセクタ２０が本発明により消去される。検証シーケンスの最後で成功／失敗表示フラグ３２０がアサートされないと（例えば論理ロー信号）、処理ロジック部２２０により、現Ｉ／Ｏセクタに対する消去シーケンスがもう一度開始される。成功／失敗表示フラグ３２０と検証終了信号３３０とは、図３ｂのラインＣ及びＤにそれぞれ図示される。
【００２３】
本発明により、失敗表示フラグが検証ロジック部２１０によって戻されると、Ｉ／Ｏセクタ２０に対して次の消去シーケンスが始まる。このシーケンスは、図３ｂの参照区分Ｉに示される。次の分割消去が終了すると、計数ロジック部２４０はＡＬＬフラグ３４０をアサートして、必要に応じて次の消去シーケンスがＩ／Ｏセクタ２０全体に対し、順次ではなく同時に行われることを示す。例えば、ＡＬＬフラグ３４０は、「３２」のサブセクタ消去パルスを数えた後でアサートされ、所定数の分割消去がすでに行われたことを示す。処理ロジック部２２０がＡＬＬフラグ３４０のアサーションを検出すると、Ｉ／Ｏセクタ２０に向けられた次の消去シーケンスが同時に提供され、Ｉ／Ｏサブセクタ１〜Ｎの全てに実質的に同時にパルスが送られる。ＡＬＬフラグ３４０は図３ｂのラインＧに示され、全セクタ消去は図３ｂの参照区分Ｊに示される。図３ａに示すように、ＡＬＬフラグ３４０は、リセット出力３５０により処理ロジック部２２０によってリセットされる。Ｉ／Ｏセクタ２０に対して、順次交番するサブセクタ消去パルス２３０ａ〜２３０ｃにより、ドレインポンプ４０に必要とされる電流が削減される。かくして、ドレインポンプ４０は、従来のシステムよりも低電力で小型の回路を伴った設計とすることができる。
【００２４】
図３ｃには、１メモリセルについて領域Ａと領域Ｂとを有するデュアルメモリビットアーキテクチャに関する本発明の消去シーケンスの例が提供される。消去シーケンスは、例えば、図３ｃのラインＡにより示され、既知のパターン（例えば全て「１」）のＩ／Ｏセクタ２０をプリプログラミングすることによって開始される。Ｉ／Ｏセクタ２０のメモリ部分の全領域Ａは、上記の消去分割により消去される。各サブセクタに与えられるサブセクタ消去パルスは、例えば幅が約１０ミリ秒である。全てのＢ領域に同時に与えられる約１ミリ秒の単独パルスにより、消去分割を行わずに、メモリ部分の全領域Ｂは消去される。領域Ａと領域Ｂの消去シーケンスの第１の期間は、図３ｃのラインＢに示される。検証判断は、領域Ａと領域Ｂの消去シーケンスが実行された後で実行され、これは図３ｃのラインＣに示される。図３ｃのラインＣの検証判断の後で失敗表示がアサートされると、全サブセクタの次のセクタ消去が始まり、Ｉ／Ｏセクタの領域Ａ及び領域Ｂ部分は、約１ミリ秒の継続時間を持つ単独のパルスにより同時に消去される。これを図３ｃのラインＤに示す。複数のその他のシーケンス及びタイミングを、Ｉ／Ｏセクタ２０の領域Ａ及び領域Ｂ部分に適用することができる。
【００２５】
図４は、本発明による分割消去を行う方法を示すフロー図である。段階４００において、１ＭバイトセクタなどのＩ／Ｏセクタ２０がＮ個のＩ／Ｏサブセクタに分割される。これらのＩ／Ｏサブセクタは、必要に応じて個別のサブセクタ消去パルスにより個々に消去される。段階４１０において、ドレインポンプ４０の電力がＩ／Ｏセクタ２０に供給され、Ｎ個のサブセクタの各々に関してメモリセルの消去が可能になる。段階４２０において、Ｎ個の連続するサブセクタ消去パルスが生成され、段階４００で定義される各Ｉ／Ｏサブセクタに供給される。段階４３０において、Ｉ／Ｏセクタ２０内の記憶域が読み取られ、各記憶域が適切に消去されたか否かを判定するために検証される。段階４４０において、各記憶域が適切に消去されたか否かに関する判断が行われる。上記の如く、これは、成功／失敗表示フラグ３２０を観察することによって判断される。段階４４０でＩ／Ｏセクタ２０が適切に消去されている場合（例えば成功／失敗表示フラグ＝成功）、段階４５０に進み、フラッシュメモリ内の次のＩ／Ｏセクタに進む。段階４４０でＩ／Ｏセクタ２０が充分に消去されないときは、段階４６０に進み、Ｉ／Ｏセクタ２０が最初に順次消去されたことを示す第１フラグをセットする（例えばカウンタを増分する）。段階４７０では、第１フラグがセットされて、メモリが最初に順次消去されたことが表示されると、段階４２０に戻り、段階４２０〜４４０を繰り返す。
【００２６】
段階４４０において、再び成功／失敗表示フラグ３２０がチェックされ、メモリが消去されたか否かを判断する。段階４４０でメモリが消去されている場合、段階４５０に進み、次のＩ／Ｏセクタを消去する。メモリが消去されていない場合は、段階４６０に進む。段階４６０において、第１フラグはすでにセットされているので、第２フラグがセットされ、メモリが２回目に順次消去されることを表す。段階４７０において、今度は第２フラグがセットされているので、段階４８０に進み、Ｉ／Ｏセクタ２０の全てのＩ／Ｏサブセクタを同時に消去する。次に段階４３０に戻り、検証シーケンスを実行する。上記の例では、１回の順次消去の後で、実質的に同時に全てのＩ／Ｏサブセクタの消去に進んだが、同時にＩ／Ｏサブセクタを消去する前に、複数の実質的に順次的なサブセクタ消去段階を採用することもでき、このような変形も本発明の範囲内において企図される。
【００２７】
本発明は、特定の好適な実施例または実施例群に関して図示及び説明されたが、本明細書と付属の図面とを読み、理解すれば、当業者には同等の変形及び修正が可能であることは明白である。上記に説明する構成部品（アセンブリ、デバイス、回路など）により実行される種々の機能に関しては特に、これらの構成部品を記述するために用いられる用語は（「手段」に対する参照も含め）、特に明記されない限り、記述される構成部品の指定される機能を実行する任意の構成部品（すなわち機能的に等価のもの）に対応するものとする。これらは本明細書内に示される本発明の実施例における機能を実行する、開示構造と構造的に等価ではなくとも当てはまる。さらに、本発明の特定の機能がいくつかの実施例のうち１つだけに関して開示されているが、このような機能は、所望により、他の実施例や利点の１以上の他の機能と組み合わせることができ、任意の特定の用途にとっても利点を有する。さらに、「含む」という語が詳細な説明または請求項のいずれにおいても用いられる範囲で、この語は「構成される」という語と同義の要領で包含されるものである。
【産業上の利用可能性】
【００２８】
本装置とその関連の方法とは、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）の分野において、メモリＩ／Ｏ分割によりフラッシュＥＥＰＲＯＭの消去サイクルの間のバンド間トンネル電流を軽減するために用いることができる。
【図面の簡単な説明】
【００２９】
【図１ａ】本発明の１側面によるＩ／Ｏ消去分割システムを例証する概略ブロック図である。
【図１ｂ】本発明の１側面による多重ビットメモリセルの概略図である。
【図１ｃ】本発明の１側面による単ビットメモリセルの概略図である。
【図２ａ】本発明の１側面によるＮセクタ消去シーケンスを例証するブロック図である。
【図２ｂ】本発明の１側面によるＮセクタマトリクス消去シーケンスを例証するブロック図である。
【図３ａ】本発明の１側面による消去シーケンシングシステムの例を例証する概略ブロック図である。
【図３ｂ】本発明の１側面による消去シーケンシングシステムの例に関するタイミング図である。
【図３ｃ】本発明の１側面によるＩ／Ｏセクタ消去シーケンスの例に関するタイミング図である。
【図４】本発明によりＩ／Ｏ分割を行う方法を例証するフロー図である。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【手続補正書】
【提出日】平成15年6月20日(2003.6.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フラッシュメモリ消去動作中のバンド間トンネル電流を軽減するためのシステム（１０ａ）であって；
Ｎ個（Ｎは整数である）のサブセクタに分割される少なくとも１つのＩ／Ｏメモリセクタ（２０）；
前記Ｎ個のサブセクタ内で関連の消去動作のための電力を発生することができるドレインポンプ（４０）；及び
前記Ｎ個のサブセクタの各々の前記消去動作をそれぞれ可能にするためのＮ個のパルス（５０）を生成する消去シーケンシングサブシステム（６０）；によって構成されており、
前記消去シーケンシングサブシステム（６０）は、各サブセクタを実質的に連続して消去するようＮ個のパルス（５０）を生成し、
前記消去シーケンシングサブシステム（６０）は、所定回数の連続消去サイクルの後で実質的に同時に複数のサブセクタを消去するための１つまたはそれ以上の消去パルスをさらに提供する
システム（１０ａ）。
【請求項２】
前記消去シーケンシングサブシステム（６０）は、いつ全サブセクタを実質的に同時に消去すべきかの決定を可能にする計数ロジック（２４０）をさらに含んでおり、
前記消去シーケンシングサブシステム（６０）は、第１組のＮ個のパルスにより実質的に連続してＮ個のサブセクタを消去し、さらに第２組のＮ個のパルスにより実質的に連続してＮ個のサブセクタを消去し、その後単独のパルスにより実質的に同時にＮ個のサブセクタの全てを消去するように構成されている
請求項１記載のシステム。
【請求項３】
前記消去シーケンシングサブシステム（６０）は、所定数の連続した消去パルスが生成されたことを示すＡＬＬフラグ（３４０）を生成して、さらなる消去動作が前記サブセクタに実質的に同時に指示されることを示すように構成されている
請求項１または２記載のシステム。
【請求項４】
前記消去シーケンシングサブシステム（６０）は、Ｎ個のパルスの所定のシーケンスが生成されたことを示すＭＡＸ Ｉ／Ｏフラグ（２５０）をさらに生成するように構成されている
請求項１、２または３記載のシステム。
【請求項５】
前記消去シーケンシングサブシステム（６０）は：
前記ドレインポンプがディスエーブルになった後にイネーブルになる消去検証システム（２１０）；及び
前記ドレインポンプ（４０）がディスエーブルになった後で、前記消去検証システム（２１０）の使用可能化を遅延させることができるスタートタイマ（２８４）；をさらに備えており、
前記消去検証システム（２１０）は、前記少なくとも１つのＩ／Ｏメモリセクタ（２０）内の各メモリセルを読み込んで、各メモリセルに関わる閾値電圧または電流が所定の閾値よりも高いか低いかを評価して、当該メモリセルが充分に消去されているか否かを判断することができ、前記消去検証システム（２１０）は、各セルが所定の閾値電圧よりも低い場合に成功検証表示（３２０）を出力し、前記セルのいずれかが所定の閾値電圧よりも高い場合に失敗検証表示を出力するように構成されている
請求項１乃至４のいずれかに記載のシステム。
【請求項６】
Ｉ／Ｏメモリセクタを、Ｎ個（Ｎは整数である）のサブセクタに分割する段階；
ドレインポンプ（４０）により、前記Ｎ個のサブセクタ内の関連する消去動作のための電力を生成する段階；
前記Ｎ個のサブセクタの各々において消去動作をそれぞれ可能にするためのＮ個のパルス（５０）を生成し、前記ドレインポンプ（４０）によるバンド間トンネル電流を軽減する段階；
各サブセクタを実質的に連続して消去する段階；及び
各サブセクタを実質的に連続して消去した後で、全サブセクタを実質的に同時に消去する段階；を含む
フラッシュメモリ消去動作時のバンド間トンネル電流を軽減する方法。
【請求項７】
パルスを数えて、全サブセクタをいつ実質的に同時に消去すべきかを判断する段階をさらに含む
請求項６記載の方法。
【請求項８】
Ｎ個のパルス（５０）を生成して消去動作を可能にする段階が：
第１組のＮ個のパルス（５０）により連続して前記Ｎ個のサブセクタを消去する段階；
第２組のＮ個のパルス（５０）により連続して前記Ｎ個のサブセクタを消去する段階；及び
単独のパルスにより前記Ｎ個のサブセクタの全てを実質的に同時に消去する段階；
を含む
請求項７記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
US-A-6,134,149は、フラッシュメモリにおけるチップ消去中の高電流を軽減するための方法及び装置を開示する。この方法は、２段階の消去動作を用いてページ毎にメモリセルを消去する。第１段階において、高電流を送り出すことはできるが、消去を行うのに充分な高電圧を与えることはできない外部電源を通じて、高いチップ消去電流が供給される。供給電圧は、バンド間トンネル動作のための電流を供給するには充分に高い。チップ消去動作の第２段階において、消去電流ははるかに低くなる。そして、はるかに高い電圧を送り出して、メモリセルアレイが適切に消去されるようにするオンチップチャージポンプ（on-chip charge pump）を通じて、消去電流が供給される。
電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）などのメモリデバイスは、現代のコンピュータシステムにおいては重要なアーキテクチャ構成部品である。このようなシステムは、家庭から事業及び教育の分野にまで至る社会の多くの分野に影響を与える。例えば、携帯電話などのワイヤレスシステムは、多くの人々の日常生活において必需品となった。しかし、このような技術やその他の技術が進むと、システム要件は、システムデザイナや設計技師に対してさらに多くのものを要求するようになって来ている。重大な要求の１つは、携帯電話や携帯情報端末（ＰＤＡ：Personal Digital Assistant）、ページャのようなハンドヘルドシステムなど、より小型化する携帯コンピュータシステムにより多くの機能性を与えるために、メモリ密度を大きくしつつ、より小さいメモリの実装を必要とすることである。




【国際調査報告】
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