(57)【要約】コンピュータシステムは、複数の処理サブシステムを含む第１のブロックと、複数の処理サブシステムを含む第２のブロックと、複数の処理サブシステムを含む第３のブロックと、複数の処理サブシステムを含む第４のブロックと、第１および第２のブロックのサブシステムと相互接続する第１の通信および処理サブシステムと、第３および第４のブロックのサブシステムと相互接続する第２の通信および処理サブシステムと、第１および第４のブロックのサブシステムと相互接続する第３の通信および処理サブシステムと、第２および第３のブロックのサブシステムと相互接続する第４の通信および処理サブシステムとを備える。各サブシステムは、各処理要素と、各処理要素と相互接続する各通信および処理ユニットとを備える。【特許請求の範囲】
【請求項１】
複数の処理サブシステム手段を含む第１のブロックと、
複数の処理サブシステム手段を含む第２のブロックと、
複数の処理サブシステム手段を含む第３のブロックと、
複数の処理サブシステム手段を含む第４のブロックと、
該第１のブロックのサブシステム手段および該第２のブロックのサブシステム手段と相互接続する第１の通信および処理サブシステム手段と、
該第３のブロックのサブシステム手段および該第４のブロックのサブシステム手段と相互接続する第２の通信および処理サブシステム手段と、
該第１のブロックのサブシステム手段および該第４のブロックのサブシステム手段と相互接続する第３の通信および処理サブシステム手段と、
該第２のブロックのサブシステム手段および該第３のブロックのサブシステム手段と相互接続する第４の通信および処理サブシステム手段と
を備えるコンピュータシステムであって、
各サブシステム手段は、各処理要素と、該各処理要素と相互接続する各通信および処理ユニットとを含む、コンピュータシステム。
【請求項２】
処理サブシステムからなる第１のブロック、第２のブロック、第３のブロックおよび第４のブロックであって、各サブシステムは、各第１の処理ユニット、各第２の処理ユニット、および、該各第１および第２の処理ユニットと相互接続する各通信および処理ユニットを含み、
各第１の処理ユニットは、ともにネットワーク接続された複数の各処理要素を含み、
各第２の処理ユニットは、ともにネットワーク接続された複数の各処理要素を含み、
該第１のブロックの各第１の処理ユニットの対応する処理要素は互いに相互接続されており、
該第１のブロックの各第２の処理ユニットの対応する処理要素は互いに相互接続されており、
該第２のブロックの各第１の処理ユニットの対応する処理要素は互いに相互接続されており、
該第２のブロックの各第２の処理ユニットの対応する処理要素は互いに相互接続されており、
該第３のブロックの各第１の処理ユニットの対応する処理要素は互いに相互接続されており、
該第３のブロックの各第２の処理ユニットの対応する処理要素は互いに相互接続されており、
該第４のブロックの各第４の処理ユニットの対応する処理要素は互いに相互接続されており、
該第４のブロックの各第２の処理ユニットの対応する処理要素は互いに相互接続されている、第１、第２、第３および第４のブロックと、
第１の通信および処理サブシステムであって、第１の処理ユニットの各処理要素は、該第１のブロックの各処理サブシステムの各通信および処理ユニットと相互接続しており、第２の処理ユニットの各処理要素は、該第２のブロックの各処理サブシステムの各通信および処理ユニットと相互接続している、第１の通信および処理サブシステムと、
第２の通信および処理サブシステムであって、第１の処理ユニットの各処理要素は、該第３のブロックの各処理サブシステムの各通信および処理ユニットと相互接続しており、第２の処理ユニットの各処理要素は、該第４のブロックの各処理サブシステムの各通信および処理ユニットと相互接続している、第２の通信および処理サブシステムと、
第３の通信および処理サブシステムであって、第１の処理ユニットの各処理要素は、該第１のブロックの各処理サブシステムの各通信および処理ユニットと相互接続しており、第２の処理ユニットの各処理要素は、該第４のブロックの各処理サブシステムの各通信および処理ユニットと相互接続している、第３の通信および処理サブシステムと、
第４の通信および処理サブシステムであって、第１の処理ユニットの各処理要素は、該第２のブロックの各処理サブシステムの各通信および処理ユニットと相互接続しており、第２の処理ユニットの各処理要素は、該第３のブロックの各処理サブシステムの各通信および処理ユニットと相互接続している、第４の通信および処理サブシステムと
を備える、コンピュータシステム。
【請求項３】
複数の処理要素と相互接続して、コンピュータシステムアーキテクチャを生成する方法であって、
複数の処理要素と相互接続し、複数の処理サブシステムを生成するステップであって、該複数の処理サブシステムは、それぞれ、各第１の処理ユニットと、各第２の処理ユニットと、該第１および第２の処理ユニットと相互接続する各通信および処理ユニットとを含む、ステップと、
該複数の処理サブシステムの第１の群と相互接続し、サブシステムの第１のブロックを生成するステップであって、該第１のブロックの各処理サブシステムの各第１の処理ユニットの各処理要素は、互いに相互接続されており、該第１のブロックの各処理サブシステムの各第２の処理ユニットの各処理要素は、互いに相互接続されている、ステップと、
該複数の処理サブシステムの第２の群と相互接続し、サブシステムの第２のブロックを生成するステップであって、該第２のブロックの各処理サブシステムの各第１の処理ユニットの各処理要素は、互いに相互接続されており、該第２のブロックの各処理サブシステムの各第２の処理ユニットの各処理要素は、互いに相互接続されている、ステップと、
該複数の処理サブシステムの第３の群と相互接続し、サブシステムの第３のブロックを生成するステップであって、該第３のブロックの各処理サブシステムの各第１の処理ユニットの各処理要素は、互いに相互接続されており、該第３のブロックの各処理サブシステムの各第２の処理ユニットの各処理要素は、互いに相互接続されている、ステップと、
該複数の処理サブシステムの第４の群と相互接続し、サブシステムの第４のブロックを生成するステップであって、該第４のブロックの各処理サブシステムの各第１の処理ユニットの各処理要素は、互いに相互接続されており、該第４のブロックの各処理サブシステムの各第２の処理ユニットの各処理要素は、互いに相互接続されている、ステップと、
処理サブシステムの該第１のブロックの各通信および処理ユニットを、第１の通信および処理サブシステムの第１の処理ユニットの各処理要素にそれぞれ相互接続するステップと、
処理サブシステムの該第２のブロックの各通信および処理ユニットを、第１の通信および処理サブシステムの第２の処理ユニットの各処理要素にそれぞれ相互接続するステップと、
処理サブシステムの該第３のブロックの各通信および処理ユニットを、第２の通信および処理サブシステムの第１の処理ユニットの各処理要素にそれぞれ相互接続するステップと、
処理サブシステムの該第４のブロックの各通信および処理ユニットを、第２の通信および処理サブシステムの第２の処理ユニットの各処理要素にそれぞれ相互接続するステップと、
処理サブシステムの該第１のブロックの各通信および処理ユニットを、第３の通信および処理サブシステムの第１の処理ユニットの各処理要素にそれぞれ相互接続するステップと、
処理サブシステムの該第４のブロックの各通信および処理ユニットを、第３の通信および処理サブシステムの第２の処理ユニットの各処理要素にそれぞれ相互接続するステップと、
処理サブシステムの該第２のブロックの各通信および処理ユニットを、第４の通信および処理サブシステムの第１の処理ユニットの各処理要素にそれぞれ相互接続するステップと、
処理サブシステムの該第３のブロックの各通信および処理ユニットを、第４の通信および処理サブシステムの第２の処理ユニットの各処理要素にそれぞれ相互接続するステップと
を包含する、方法。
【発明の詳細な説明】
【０００１】
（関連出願との相互参照）
本願は、１９９９年３月３１日に出願された出願番号第６０／１２７，２３２号の継続出願である。
【０００２】
（発明の背景）
（１．発明の分野）
本発明は（再）構成可能な演算システムに関する。
【０００３】
（２．関連技術の説明）
（導入）
Ｖｉｌｌａｓｅｎｏｒ　ａｎｄ　Ｍａｇｎｉｏｎｅ、Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｍｐｕｔｉｎｇ、Ｓｃｉｅｎｔｉｆｉｃ　Ａｍｅｒｉｃａｎ、（１９９７年６月、６６〜７１頁）は、コンピュータが動作する場合に、そのハードウェア回路を改変するコンピュータをオープンにした、新世代のコンピュータ設計を記載している。構成可能な演算アーキテクチャは、汎用演算の要素および特定用途集積回路（ＡＳＩＣ）を組み合わせる。汎用プロセッサは、ソフトウェア制御の下、複数のタスクを実行する固定された回路上で動作する。ＡＳＩＣは、特定のタスクに特定化された回路を含み、タスクを命令するためのソフトウェアをほとんどまたはまったく必要としない場合が多い。構成可能なコンピュータにおいて、ソフトウェアコマンドは、変化する種々のタスクを実行するために必要とされる、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）回路を変更し得る。
【０００４】
構成可能な回路が期待されるものは、特定性の高いタスクの最適な性能に対する構成の汎用性である。一方、構成可能なコンピュータは、広範囲のタスクを実行するようには構成可能でない場合があるＡＳＩＣなどの特定用途デバイスより汎用性が高い。他方、汎用プロセッサより速く特定の機能を実行するように、構成可能なコンピュータ、または恐らく、プログラム可能な要素のアレイを構成し得ることが多い。構成可能なコンピュータを当面のタスクに対して最適に構成することが可能である。大きい変化に適した汎用プロセッサは、特定のタスクに対して最適化されない場合があることが多い。
【０００５】
米国特許第５，３６１，３７３号および第５，６００，８４５号は、「ＩＮＴＥＧＲＡＴＥＤ　ＣＩＲＣＵＩＴ　ＣＯＭＰＵＴＩＮＧ　ＤＥＶＩＣＥ　ＣＯＭＰＲＩＳＩＮＧ　ＤＹＮＡＭＩＣＡＬＬＹ　ＣＯＮＦＩＧＵＲＡＢＬＥ　ＧＡＴＥ　ＡＲＲＡＹ　ＨＡＶＩＮＧ　Ａ　ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ　ＡＮＤ　ＲＥＣＯＮＦＩＧＵＲＡＢＬＥ　ＩＮＳＴＲＵＣＴＩＯＮ　ＥＸＥＣＵＴＩＯＮ　ＭＥＡＮＳ　ＡＮＤ　ＭＥＴＨＯＤ　ＴＨＥＲＥＦＯＲ」という名称であり、両方Ｇｉｌｓｏｎに対して発行されている。同文献は、動的に構成可能なフィールドプログラム可能なゲートアレイ（ＦＰＧＡ）を含む集積回路の演算デバイスを開示している。このゲートアレイは、ＲＩＳＣプロセッサおよび再構成可能な命令実行ユニットを実現するように構成されている。
【０００６】
（（再）構成可能な処理要素間の再構成可能な通信の課題）
コンピュータシステム全般、そして特に（再）構成可能な演算システムの開発における重要な課題は、システムを含む処理要素（例えば、ＦＰＧＡ）間の通信である。異なるタスクを実行するために処理要素を再構成する能力は概して、当面のタスクのニーズを満たすために処理要素間での通信を（再）構成する能力を必要とする。以下の特許は、再構成可能な処理要素間で通信を再構成する際の問題への数個の従来の解決策のみを示す。
【０００７】
Ｇｏｒｉｎらに対して発行された「ＲＥＣＯＮＦＩＧＵＲＡＢＬＥ　ＳＩＧＮＡＬ　ＰＲＯＣＥＳＳＯＲ」という名称の米国特許第５，０２０，０５９号は、マルチプロセッサの演算アーキテクチャの処理要素（ＰＥ）間での相互接続スキーム、ならびにＰＥの再構成を介して、故障許容、およびバイナリツリーおよび線形シストリックアレイ（要約参照）を含む種々の広く異なる全トポロジーの両方を実現する一意的な相互接続を用いる手段を開示している。再構成が可能であることにより、識別されたＰＥまたは相互ＰＥ接続部の故障を有するＰＥ格子内に、多くの別のＰＥネットワークトポロジーを成長または組み込むことが可能になる。一実施形態において、４つのポートのＰＥは、基本の１６−ＰＥモジュールを構成する正方形の４×４の長方形の格子内に配置される。一実施形態において、各ＰＥは、デジタル信号プロセッサ、メモリおよび構成ネットワークを含む。各ＰＥは、その近隣格子の同様のポートに接続する４つの物理ポートを有する。ツリートポロジーに関して、所与のＰＥの４つの隣接格子のうちのいずれかが、所与のＰＥの親として選択され得、そして残りの３つの隣接するＰＥのいずれかまたはすべてが子（単数または複数）のＰＥとして選択され得る（列２、行５６〜６４）。隣接関係を規定する各ＰＥのポートの機能は、ホストコンピュータなどの外部ソースからの命令によって制御され得る。各ＰＥ内のポート間のルーチングプロセスは、ソフトウェアを規定することであり得る。ツリー拡大スキームの変形例を用いることによって、プロセッサは、事実上任意のサイズ（各サイズは、同程度の故障許容および再構成可能性を呈する）のツリーネットワークを構築するために、ＰＥ数（ＰＥ　ｃｏｕｎｔ）の事実上任意の拡張を可能にする（列３、行５〜１４）。
【０００８】
Ｇｏｒｉｎらは、重要なことには、プロセッサは、対数通信半径（ｌｏｇａｒｉｔｈｍｉｃ　ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　ｒａｄｉｕｓ）を保持し、成長させるために、同一、かつ、尺度不変のモジュールを用いることを主張する。尺度に関連した特性は、ホストコンピュータとＰＥアレイとの間の高速通信である（列７、行２２〜２４）。バイナリツリーとして組み立てられたＰＥ構成は、例えば、アレイ内のＰＥ数が２倍になった場合、層（これを介して通信が伝達する必要がある）が１つずつのみ増加するという有利な特性を有する。この特性（対数通信半径として公知である）は、ホストとＰＥとの間の通信を開始するための追加の処理時間を最低限にしか追加しないため、大型のＰＥアレイに望ましい。販売可能性は、単一の基本的なＰＥポートの構成、およびボードに取り付けられたＰＥの基本モジュールを考案して、アレイ内に任意の独自の数のＰＥを実現することによって提供される（列１、行６１〜列２、行４）。
【０００９】
Ｇｏｒｉｎらはさらに、それぞれ１６個のＰＥが取り付けられた、複数のプリント回路基板を含むシステムも教示している。基板のＰＥはそれぞれ４つのポートを有する。格子内の角のＰＥそれぞれにおけるポートのうちの２つは、基板に外付けされた通信を実施する際に利用できる。さらに、各ＰＥポートは、最も近い隣接ＰＥ内のポートのうちの１つと通信する。図１は、Ｇｏｒｉｎらの特許からのものであり、ツリー格子構造となるようにポートツーポートでＰＥ接続された、３つのＰＥ基板１、２および３を示す。ＰＥを固定された格子構造では図示せず、ＰＥポートを構成することによって作成され得るデータフローに関する実際のツリージオメトリで図示する（列１０、行６４〜列１１、行９）。
【００１０】
Ｃｙｐｈｅｒらに対して発行された「ＨＩＥＲＡＲＣＨＩＣＡＬ　ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ　ＮＥＴＷＯＲＫ　ＡＲＣＨＩＴＥＣＴＵＲＥ　ＦＯＲ　ＰＡＲＡＬＬＥＬ　ＰＲＯＣＥＳＳＩＮＧ，ＨＡＶＩＮＧ　ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮＳ　ＢＥＴＷＥＥＮ　ＢＩＴ−ＡＤＤＲＥＳＳＡＢＬＥ　ＮＯＤＥＳ　ＢＡＳＥＤ　ＯＮ　ＡＤＤＲＥＳＳ　ＢＩＴ　ＰＥＲＭＵＴＡＴＩＯＮＳ」という名称の米国特許第５，５１３，３７１号は、階層的シャフル交換（ＨＳＥ）ネットワークおよび階層的ｄｅ　Ｂｒｕｉｊｎ（ＨｄＢ）ネットワークと呼ばれる２つの新しいクラスの相互接続ネットワークを記述している。新しいＨＳＥネットワークおよびＨｄＢネットワークは、非常に規則的で、尺度変換性が高く、そしてこれゆえに、ＶＬＳＩ実現に非常によく適している。これらのネットワークは、広範囲のアルゴリズムをプロセッサがＨＳＥネットワークまたはＨｄＢネットワークを介して相互接続されているコンピュータ上で実行することをサポートする際に効率的である（要約）。図２は、Ｃｙｐｈｅｒらの特許からのものであり、ＨＳＥネットワークを介して相互接続されている８個のプロセッサを含む２つのレベルのＨＳＥコンピュータの例示の図を示す。図３は、Ｃｙｐｈｅｒらの特許からのものであり、ＨｄＢネットワークを介して相互接続されている８個のプロセッサを含む２つのレベルのＨｄＢコンピュータの例示の図を示す。ＨＳＥ階層またはＨｄＢ階層の各レベルは、パッケージングのレベル（例えば、チップレベル、基板レベル、またはラックレベル）に対応する。その階層的性質により、ＨＳＥ階層またはＨｄＢ階層の各レベルを複数の同一のコンポーネント（チップ、基板、ラックなど）に分割することが可能である。これらのコンポーネントを組み合わせて、任意の大きいネットワークを形成し得るように、これらのコンポーネントの設計は、パラレルマシーン内のプロセッサ数に依存しない。さらに、階層の各レベルがパッケージングのレベルに対応するため、階層の各レベルにおける接続部の幅が、対応するパッケージングのレベルによって課される制約に合致し得る。結果、これらのネットワークは、広い範囲のアルゴリズムを実現する際に効率的である（列６、行３２〜４４）。
【００１１】
Ｂｕｔｔｓらに対して発行された「ＳＴＲＵＣＴＵＲＥＳ　ＡＮＤ　ＭＥＴＨＯＤＳ　ＦＯＲ　ＡＤＤＩＮＧ　ＳＴＩＭＵＬＵＳ　ＡＮＤ　ＲＥＳＰＯＮＳＥ　ＦＵＮＣＴＩＯＮＳ　ＴＯ　Ａ　ＣＩＲＣＵＩＴ　ＤＥＳＩＧＮ　ＵＮＤＥＲＧＯＩＮＧ　ＥＭＵＬＡＴＩＯＮ」という名称の米国特許第５，６６１，６６２号は、再構成可能な相互接続部を介して相互接続された、複数の電子的に再構成可能なゲートアレイ論理チップ、および相互接続されたチップ上で一時的な動作ハードウェアを形成するように変換された大きいデジタルネットワークの電子表示を開示する。相互接続が再構成可能であることにより、相互接続されたチップ上で実現されたデジタルネットワークを自由に変更することを可能にするデジタル相互接続が可能になる。これにより、システムが、シミュレーション、プロトタイプ化、実行および演算を含む種々の目的によく適するようになる。図４〜図４Ａは、Ｂｕｔｔｓらの特許からのものであり、Ｂｕｔｔｓらによって開示されているクロスバー相互接続システムの模式的なブロック図である。
【００１２】
Ｃａｓｓｅｌｍａｎに対して発行された「ＦＰＧＡ　ＶＩＲＴＵＡＬ　ＣＯＭＰＵＴＥＲ　ＦＯＲ　ＥＸＥＣＵＴＩＮＧ　Ａ　ＳＥＱＵＥＮＣＥ　ＯＦ　ＰＲＯＧＲＡＭ　ＩＮＳＴＲＵＣＴＩＯＮＳ　ＢＹ　ＳＵＣＣＥＳＳＩＶＥＬＹ　ＲＥＣＯＮＦＩＧＵＲＩＮＧ　Ａ　ＧＲＯＵＰ　ＯＦ　ＦＰＧＡ　ＩＮ　ＲＥＳＰＯＮＳＥ　ＴＯ　ＴＨＯＳＥ　ＩＮＳＴＲＵＣＴＩＯＮＳ」という名称の米国特許第５，６８４，９８０号は、コンピュータ実行連続命令の様態で、連続アルゴリズムまたは連続命令の実行の間、その構成が連続的に変化するＦＰＧＡアレイを開示している。Ｃａｓｓｅｌｍａｎの発明の一局面において、アレイ内の隣接ＦＰＧＡは、外付けのフィールドプログラム可能相互接続デバイスまたはクロスバースイッチを介して接続されて、任意の外部接続タスクからＦＰＧＡの内部リソースを解放している。これにより、外部相互接続部における内部ＦＰＧＡリソースを９０％用いる必要があるという、確認されている問題が解決された。
【００１３】
Ｈａｙａｓｈｉらに対して発行された「ＲＥＣＯＮＦＩＧＵＲＡＢＬＥ　ＴＯＲＵＳ　ＮＥＴＷＯＲＫ　ＨＡＶＩＮＧ　ＳＷＩＴＣＨＥＳ　ＢＥＴＷＥＥＮ　ＡＬＬ　ＡＤＪＡＣＥＮＴ　ＰＲＯＣＥＳＳＯＲ　ＥＬＥＭＥＮＴＳ　ＦＯＲ　ＳＴＡＴＩＣＡＬＬＹ　ＯＲ　ＤＹＮＡＭＩＣＡＬＬＹ　ＳＰＬＩＴＴＩＮＧ　ＴＨＥ　ＮＥＴＷＯＲＫ　ＩＮＴＯ　Ａ　ＰＬＵＲＡＬＩＴＹ　ＯＦ　ＳＵＢＳＹＳＴＥＭＳ」という名称の米国特許第５，６８９，６６１号は、ｎ次元のトーラスベースのパラレルコンピュータ（但し、ｎは１より大きい整数であり、このコンピュータにおいて、ｎ次元の層内にフォールディングして埋め込むことでｎ回フォールディングされており、これにより、インターリーブの接続装置と接続している）を開示している。４つの端末スイッチまたはスイッチ装置は折り畳み位置に配置されている。４つの端末のうちのいずれか２つが共にリンクされるように、スイッチング装置が変更される。これにより、トーラスネットワークをサブトーラスネットワーク（単数または複数）に分裂させることが可能になる。サブトーラスを元のトーラスネットワークに統合することが可能であり、トーラスネットワークの再構成が実現される（要約）。図５は、Ｈａｙａｓｈｉらの特許からのものであり、１６×１６のプロセッサを含む２次元の再構成可能なトーラスネットワークの一実施形態を示す（列６、行１５〜１７）。
【００１４】
Ｅｓｔｅｓに対して発行された「ＰＯＬＹＭＯＲＰＨＩＣ　ＮＥＴＷＯＲＫ　ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ」という名称の米国特許第５，８５２，７４０号は、モジュラー、多形（ｐｏｌｙｍｏｒｐｈｉｃ）相互接続部を介して、複数の電子的に再構成可能なデバイスを相互接続して、動作ハードウェアデバイスの固定された物理構成が、複数の論理的にアドレス指定可能な構成を取ることを可能にするモジュラー多形ネットワークを示す。モジュラー多形相互接続部によりさらに、選択された電子的に再構成可能なデバイスの論理トポロジーを、少なくとも１つの混合基数のＮ次元ネットワークとして構成することが可能になる。（要約）図６は、Ｅｓｔｅｓの特許からのものであり、Ｅｓｔｅｓの特許に開示されている、１６個の値の、混合基数の３次元オブジェクト名の空間１４０７を示す（列２０、行４８〜５０）。図７は、Ｅｓｔｅｓの特許からのものであり、Ｅｓｔｅｓの特許に開示されている複数要素を同時に選択する多形相互接続ネットワークモジュールを示す（列２４、行１７〜１９）。
【００１５】
ＤｅＨｏｎらに対して発行された「ＩＮＴＥＲＭＥＤＩＡＴＥ−ＧＲＡＩＮ　ＲＥＣＯＮＦＩＧＵＲＡＢＬＥ　ＰＲＯＣＥＳＳＩＮＧ　ＤＥＶＩＣＥ」という名称の米国特許第５，９５６，５１８号は、構成可能なメッシュで配置されたマルチビット処理要素である中間グレイン処理要素を大量に用いる、プログラム可能な集積回路を開示している（要約）。構成制御データは、メモリへのアドレス入力、メモリおよび論理装置へのデータ入力、ならびに論理装置への命令入力であり得る、相互接続部を介するデータパスを規定している。したがって、機能装置の相互依存した機能を規定するように相互接続部が構成可能である。プログラム可能な構成格納装置は、再構成データを格納する（列２、行２２〜２８）。
【００１６】
ＤｅＨｏｎらは、メモリブロックを備えたコア、ＡＬＵコアおよび構成メモリを含む基本機能装置（ＢＦＵ）を開示している（列５、行５８〜６０）。デバイスのいくつかの例示の構成が開示されている。サイクルベースで再構成可能な単一命令マルチデータ（ＳＩＭＤ）システムとして動作するデバイスの開示がある。３２ビット幅のマイクロプロセッサとして構成されるデバイスの開示がある。マルチ命令マルチデータ（ＭＩＭＤ）システムとして構成されるデバイスの開示がある。超長命令語（ＶＬＩＷ）システムとして構成されるデバイスの開示がある（列５、行２４〜５６）。種々のたたみこみ構成の開示がある（列１６〜２８）。
【００１７】
ＤｅＨｏｎらは、規則的な隣接メッシュ、より長い切替え可能ライン、および長い放送ラインを組み込んだ、３つのレベルの相互接続構造を含む完全なアレイにＢＦＵコアを結合するネットワークを開示している（列８、行１８〜２１）。ＤｅＨｏｎらの特許からの図８に示すレベル１のネットワーク構造において、それぞれのＢＦＵコアの出力はすべての方向においてその最も近い隣接格子に伝えられる（列８、行２３〜２５）。ＤｅＨｏｎらの特許からの図９に示すレベル２のネットワーク構造において、長さが４である放送ラインは、５×５のＢＦＵアレイを含むセルからなる行と列との間に提供される（列８、行３３〜３４）。レベル３のネットワーク構造において、４本の共有されたネットワークラインは、各行および列にわたっている。各ＢＦＵは、レベル３のネットワーク上に４つまでの入力を駆動するようになる。さらに、各ＢＦＵは、ＢＦＵを交差する各レベル３のラインに対するアクセスを有する（列８、行５８〜６０）。
【００１８】
Ｓａｍｐｌｅらに対して発行された「ＥＭＵＬＡＴＩＯＮ　ＳＹＳＴＥＭ　ＷＩＴＨ　ＴＩＭＥ　ＭＵＬＴＩＰＬＥＸＥＤ　ＩＮＴＥＲＣＯＮＮＥＣＴ」という名称の米国特許第５，９６０，１９１号は、物理論理チップピンおよびプリント回路基板上へのタイムマルチプレキシングマルチプルデザイン信号によってハードウェアコストを減少させるハードウェアエミュレーションシステムを開示している。図１０は、Ｓａｍｐｌｅらの特許からのものであり、Ｓａｍｐｌｅらによって開示されたタイムマルチプレキシングを組み込んだ一部のクロスバーネットワークのブロック図を示す。
【００１９】
（自己相似およびフラクタルの尺度変換）
フラクタルという用語は、元々、Ｂｅｎｏｉｔ　Ｍａｎｄｅｌｂｒｏｔによる「フラクタル次元」の概念から得られた。Ｂｅｎｏｉｔ　Ｍａｎｄｅｌｂｒｏｔは、数学および自然界の両方における多くの場所において、フラクタルがいかに生じ得るかを示した。ラテン語の「フラクタス」は壊れていることを意味する。
【００２０】
Ｈａｎｓ　Ｌａｕｗｅｒｉｅｒ　ｉｎ　Ｆｒａｃｔａｌｓ、Ｅｎｄｌｅｓｓｌｙ　Ｒｅｐｅａｔｅｄ　Ｇｅｏｍｅｔｒｉｃ　Ｆｉｇｕｒｅｓ、Ｐｒｉｎｃｅｔｏｎ　Ｕｎｉｖｅｒｓｉｔｙ　Ｐｒｅｓｓ、ニュージャージー州プリンストン、１９９１年は、同文献への導入において以下のようなフラクタルを記載している。
【００２１】
「フラクタルは、同一のモチーフがどんどん縮尺していくように繰り返されている幾何学的図形である。」（ページｘｉ）
Ｂｅｎｏｉｔ　Ｍａｎｄｅｌｂｒｏｔは続けて以下を述べている。
【００２２】
「フラクタルは、図形、モチーフがどんどん縮尺していくように繰り返されている、一種の固有の自己相似によって特徴付けられる。よい例は、例えば、２本の枝に分離する幹を有し、この枝は次いで、より小さい２本の側枝に分離する木である。最終的な結果は、枝の数は無限であるが、各個々の枝は、小さくはあるが、木全体を支える小さい幹としてみなされ得る木のフラクタルである。」（ページｘｉｉ）
Ｂｅｎｏｉｔ　Ｍａｎｄｅｌｂｒｏｔが主張するには、
「「フラクタル」という概念はすでに、多くのこれが適用された分野でその使用が証明されている。外乱と呼ばれる一連の相似変換に小さい変化を導入することによって、所定の程度の相似の概念を拡大する必要を感じることが多い。数学的に規則的なツリーのフラクタルに偶然の外乱を導入すると、結果は本物の木、サンゴまたはスポンジのように見え得る。」（ページｘｉｉｉ）
フラクタルの一例は、図１１に示す「Ｈフラクタル」（Ｌａｕｗｅｒｉｅｒの２ページ目の図１）である。Ｌａｕｗｅｒｉｅｒによれば、
「フラクタルは、尺度がどんどん減少していくように繰り返される同一のモチーフからなる幾何学的図形である。よい一例は、Ｈフラクタルである．．．．ここで、大文字のＨは繰返されるモチーフである。Ｈフラクタルは、装置の長さとなるように取られた．．．．水平ラインセグメントから工程ごとに構築される。第１の工程において、２本のラインセグメントは、元のセグメントの端部において垂直に配置される．．．」［１／（２）１／２］の［Ａ］減少ファクタが選択された。第２の工程において、より短い水平ラインセグメントが同じ方法で４つの終点上に固定される。同じ減少ファクタは、これらの長さを装置の半分にする。このようなことを長い間継続する。」（ページ１）
自然の基本原理として自己相似を知覚する人がいる。Ｍａｎｆｒｅｄ　Ｓｃｈｒｏｅｄｅｒ　ｉｎ　Ｆｒａｃｔａｌｓ、Ｃｈａｏｓ、Ｐｏｗｅｒ　Ｌａｗｓ、Ｗ．Ｈ．Ｆｒｅｅｍａｎ　ａｎｄ　Ｃｏｍｐａｎｙ、ニューヨーク、１９９１年、ページｘｉｉは、普及している自然の自己相似の大雑把な陳述を提供している。
【００２３】
「フラクタル、カオスおよび乗則の根底にある統合理論は自己相似である。自己相似、あるいは尺度またはサイズの不変性は、身の回りの世界の多くの自然法則および無数の現象の属性である。実際、自己相似は、これを理解するために、我々の宇宙および我々の労力を形成する決定的な対称性のうちの１つである。」
（結論）
再構成可能なコンピュータシステムにおいて処理要素間での再構成可能な通信が進化しているにもかかわらず、再構成可能な処理要素と、このような処理要素を相互接続する再構成可能な通信リソースとの間の相互作用を改善していく必要が継続的にある。自然に遍在しているフラクタルの特徴をコンピュータシステムの設計に効果的に適用する必要も存在する。すなわち、フラクタルのような質、すなわち、自然界に顕在する自己相似のような、尺度が減少していく有意な程度の自己相似を呈する改良されたコンピュータシステムが必要である。本発明はこれらのニーズを満たしている。
【００２４】
（発明の要旨）
複数の処理サブシステムを含む第１のブロック、複数の処理サブシステムを含む第２のブロック、複数の処理サブシステムを含む第３のブロック、および複数の処理サブシステムを含む第４のブロックを含むコンピュータシステムが提供される。第１の通信および処理サブシステムは、第１および第２のブロックのサブシステムを相互接続する。第２の通信および処理サブシステムは、第３および第４のブロックのサブシステムを相互接続する。第３の通信および処理サブシステムは、第１および第４のブロックのサブシステムを相互接続する。第４の通信および処理サブシステムは、第２および第３のブロックのサブシステムを相互接続する。各サブシステムは、各要素を相互接続する各通信および処理装置の各処理要素を含む。
【００２５】
一局面において、本発明の現在の実施形態は、処理リソースおよび通信リソースのフラクタルのような尺度変換を呈する。一実施形態において、処理要素サブシステムを含むシステムアーキテクチャは、システムの視点がレベル３からレベル２に進んだ場合に、１つの通信リソースに対してほぼ４つの処理リソースである比率が、尺度が減少していくように繰り返されるモチーフを特徴とする。ブロック１６４（および図１７〜図２２のブロック１７８、１９２および１９４それぞれ）はＡおよびＢの内部接続ラインを介して相互接続される３２個のＰＥを含むことが、以下の表から理解される。各ブロック１６４、１７８、１９２および１９４の各３２個の処理装置ＰＥは、４つのＰＥ（すなわち、１１８−１、１１６−９、１８８−１、１８８−２、１９０−１、１９０−２）の各ネットワークに接続されている。さらに、各ブロックは、ブロック当たり全部で約８個の通信および処理装置に対してそれぞれ４つの通信および処理装置を含む。したがって、レベル３の場合、処理リソースと通信リソースの比率が約４対１である。図１３に示すように、４つのＰＥ１００−１〜１００−４を備えたレベル２の処理装置１１６が、１個のレベル２の通信および処理装置１２０に接続されていることが、以下の表からさらに理解される。さらに、現在の実施形態のシステムにおける３２個のレベル２の処理装置それぞれが、処理装置のＰＥ数と通信および処理装置の数との間で同様の４対１の比率を有する。したがって、自然のフラクタルに一致して、現在の実施形態のモチーフは、システムのレベル３からレベル２の視点に移動した際の、処理リソースとコンピュータリソースとの比率に関して、有意な程度の自己相似を維持する。
【００２６】
【表１】
2004507802.tif 000002
本発明の別の局面において、本発明の現在の実施形態の階層レベルが重複することが理解される。したがって、厳密な階層はない。例えば、図１７の処理要素１８２−１は、同時に、レベル１の処理要素、そしてレベル２の処理装置１１６−９の一部であるためレベル２の処理要素、そして通信および処理装置１８０−９と接続しているためレベル３の通信および処理装置である。同様に、例えば、図１７の処理要素１８０−９は、同時に、レベル１の処理要素、そしてレベル２のサブシステム１１４−８の一部であるためレベル２の通信および処理要素、そして処理要素１８２−１に接続しているためレベル３の通信および処理要素である。したがって、例えば、枝が同時に幹であり、かつ、枝であり得る自然に生じる木のフラクタルが生じているため、現在の実施形態の通信処理要素が、システム階層の複数のレベルの通信ファブリックの一部として同時に機能し得る。
【００２７】
処理リソースと通信リソースとの比率がシステム階層のあるレベルから次のレベルまでほぼ一定のままであるように、処理リソースと通信リソースとを尺度変換することは、重要な分岐を有する。例えば、システムを構成することによって生成された、所与のスタイルの処理アーキテクチャ内で削除される隣接格子がより少なくなる可能性が高い。さらに、処理アーキテクチャの事実上すべての置換を説明するために用いられ得る連続機能がある可能性がより高い。結果、現在のシステムは、実際、アルゴリズムを処理するために用いられたハードウェアを用いて、独自のアルゴリズムを合併し得る連続的な演算基板を構成する。
【００２８】
本発明のこれらおよび他の特徴および利点は、図面と共に、本発明の好適な実施形態の以下の詳細な説明からよりよく理解される。
【００２９】
（好適な実施形態の詳細な説明）
以下の説明を提示して、当業者が本発明を製造および使用することを可能にする。そして以下の説明を特定の用途およびその要件のコンテキストにおいて提供する。好適な実施形態への種々の改変は当業者に容易に明らかであり、そして、本明細書に規定される総括的な原理は、本発明の意図および範囲から逸脱しない場合、他の実施形態および用途に適用され得る。さらに、以下の説明において、説明を目的として多数の詳細を記述する。しかし、当業者であれば、これらの特定の詳細を用いずに本発明を実現し得ることを理解する。他の例において、不必要に詳細にすることで本発明の説明をあいまいにしないように、周知の構造およびデバイスをブロック図の形態で示す。したがって、本発明は、図示する実施形態に限定されることを意図されず、本明細書に開示される原理および特徴と一致した最も広い範囲と一致することが意図される。
【００３０】
図１２の例示の図を参照して、メモリリソース１０２−１〜１０２−４に接続された処理要素１００が示されている。処理要素は、図示するように、その外周周辺に多数の外部接続ピンを含む。
【００３１】
交差する点線は、概念の観点において、処理要素１００の４つの異なる領域１０４−１〜１０４−４の境界を定める。メモリリソース１０２−１〜１０２−４はそれぞれ、対応する処理要素領域に隣接した処理要素ピンと相互接続される。例えば、メモリリソース１０２−１は、メモリリソース１０２−１と処理要素１００との間でアドレス、データおよび制御情報を伝えるピンと相互接続される。さらに、メモリリソース１０２−１は、処理要素領域１０４−１に隣接したピンを介して処理要素１００と相互接続される。同様に、メモリリソース１０２−１は、処理要素領域１０４−２に隣接したピンによって処理要素１００に相互接続される。メモリリソース１０２−３は、処理要素領域１０４−３に隣接したピンによって処理要素１００に相互接続される。メモリリソース１０２−４は、処理要素領域１０４−４に隣接したピンによって処理要素１００に相互接続される。
【００３２】
処理要素１００の第１の側の辺りに概して配置された第１のセットの外部接続ピンは、共にグループ化される。この第１のグループを、本明細書においてグループＡの接続部１０６と呼ぶ。処理要素１００の第２の側に沿って概して配置された第２のグループの外部接続ピンは、第２のグループとして共にグループ化される。この第２のグループを、本明細書においてグループＢの接続部１０８と呼ぶ。グループＡの接続部１０６およびグループＢの接続部１０８は概して、処理要素の対向し合う側に沿って配置される。外部接続ピンの第３のグループは、処理要素の外周辺りに分散される。この第３のグループを、本明細書においてグループＣの接続部１１０と呼ぶ。グループＡ、ＢおよびＣの外部のピン接続部を図１２においてそのように表示する。グループＡおよびＢの接続部に関連付けられた大きい矢印は、これらがそれぞれ、概して、処理要素１００の対向し合う側に沿って、グループとして配置されることを示すことが意図されている。クロック信号の外部接続部ＣＬは、処理要素１００の４つの角の近位に配置された外部接続ピンに提供され得る。
【００３３】
本発明の現在の好適な実施形態において、処理要素１００は、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）を含み、そしてメモリリソース１０２−１〜１０２−４は、ダイナミックランダムアクセスメモリを含む。現在の実現においてより具体的には、処理要素１００は、ＣＡのＳａｎ　Ｊｏｓｅにオフィスを有するＸｉｌｉｎｘ、Ｉｎｃ製造の４０６２ＦＰＧＡである。さらに、現在の実現において、メモリリソース１０２−１〜１０２−４は４つの８ナノ秒のＳＤＲＡＭを含む。
【００３４】
ＦＰＧＡデバイスは、事実上、任意のアプリケーションによって必要とされる機能を実行するように構成され得るハードウェアリソースを含む。例えば、Ｘｉｌｉｎｉｘ，Ｉｎｃ．により製造されるＦＰＧＡは、異なった機能を実行するように構成され得るコンビネーション論理ブロック（ｃｏｍｂｉｎａｔｉｏｎ　ｌｏｇｉｃ　ｂｌｏｃｋｓ）（ＣＬＢ）を含む。Ｎａｔｉｏｎａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｃｏｒｐｏｒａｔｉｏｎにより製造されるＦＰＧＡは、例えば、異なった機能を実行するように構成され得る「セル」を含む。同様に、Ａｌｔｅｒａ．Ｉｎｃ．により製造されるＦＰＧＡは、異なった機能を実行するように構成され得る論理列ブロック（ｌｏｇｉｃ　ａｒｒａｙ　ｂｌｏｃｋｓ）（ＬＡＢ）を含む。これらは、異なったタイプのＦＰＧＡの少しの例にすぎない。
【００３５】
現在好適な実施形態はＦＰＧＡを用い、処理要素として利用されるが、本発明により、異なったタイプの処理要素が用いられてもよいことが理解される。メモリとＦＰＧＡとプロセッサとの間の差異は、ある程度までは、情報処理の粒度の問題である。メモリは、情報の単一ビットに関する値を格納または割り当てを行なうために用いられ得る。ＦＰＧＡの計算ユニット（例えば、ＣＬＢ、セル、ＬＡＢ）は、典型的には、一度に、情報のいくつかのビットで動作する。プロセッサＡＬＵは、一度に、より多くのビットで動作し得る。当然、メモリ、ＦＰＧＡまたはプロセッサの間に引かれる明確な線は存在しない。例えば、ＦＰＧＡは、ルックアップテーブルメモリを用い得、計算機能をインプリメントする。プロセッサは、１つまたは２つのビットワイドデータ（ｂｉｔ　ｗｉｄｅ　ｄａｔａ）で動作するようにプログラミングされ得る。
【００３６】
例えば、プロセッサは、シーケンス分割多重オペレーション（ｓｅｑｕｅｎｃｅ　ｄｉｖｉｓｉｏｎ　ｍｕｌｔｉｐｌｅｘｅｄ　ｏｐｅｒａｔｉｏｎ）と呼ばれ得るものに非常に効果的である。基本的に、一連の命令は、プロセッサが時々、プロセッサシステムの状態を変更するようにし、従って、プロセッサ計算リソースが異なった命令によって再利用され得る。従って、命令のシーケンスはプロセッサに提供され、プロセッサの状態が変更されるので、異なった機能を実行するために同じプロセッサハードウェアが再利用され得る。
【００３７】
ＦＰＧＡ処理要素は、時々、構成され得、非多重化デバイス（ｎｏｎ−ｍｕｌｔｉｐｌｅｘｅｄ　ｄｅｖｉｃｅ）として動作するように構成され得る。すなわち、計算リソースが状態を変更しないように構成され得る。同じ処理要素が、よりプロセッサのように動作するように、後から再構成され得、このプロセッサにおいて、計算リソースが状態を変更し、これらの計算リソースは、種々の異なった機能のために多重化および再利用され得る。
【００３８】
ＦＰＧＡは、メモリとプロセッサとの、幾分中間であると見なされ得る。ＦＰＧＡは、Ｘｉｌｉｎｘ　ＣＬＢ、Ｎａｔｉｏｎａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｃｅｌｌまたはＡｌｔｅｒａ　ＬＡＢといった、比較的微粒子の処理ユニットを有する。当然、異なったタイプの基本計算ユニットを用いる、他のＦＰＧＡインプリメンテーションが存在する。これらの計算ユニットは、比較的微粒子である。しかしながら、特定の計算要求に依存して、本発明により、より複雑な計算ユニットを含む処理要素が開発および使用され得る。
【００３９】
将来において、ＦＰＧＡのようなデバイスの中にプロセッサおよびさらに強力なメモリが直接組み入れられることが予見され得る。このようなデバイス（例えば、メモリ、ＦＰＧＡ、プロセッサ）の中に機能ユニットの組み合わせを組み入れることは、このようなデバイスが利用されるように意図されるアプリケーションの性質に依存する。
【００４０】
従って、本発明の本実施形態は、処理要素としてＦＰＧＡを用いるが、処理要素の役割は、異なったタイプのデバイスによって実行されてもよいことが理解される。例えば、デバイス上のピン位置への値の割り当ては、例えば、メモリによって最良に実行され得る。１つの位置から別の位置への情報の転送は、集積回路ピンと、おそらく、交差点スイッチのようなフィールドプログラム可能な結合型デバイス（ｆｉｅｌｄ　ｐｒｏｇｒａｍｍａｂｌｅ　ｉｎｔｅｒｃｏｎｎｅｃｔ　ｄｅｖｉｃｅ）の組合せにより最良に実行され得る。さらに、例えば、処理されるべき情報の粒度のレベルに依存して、基本プログラミングユニット（例えば、ＣＬＢ、セル、ＬＡＢ等）、プロセッサまたはアプリケーション専用集積回路（ＡＳＩＣ）を有するＦＰＧＡは、最良の選択であり得る。将来、デバイスは発達するので、単一デバイスに集積される、これらの可能性の多くを見出すことは驚くべきことではない。
【００４１】
図１３の例示的図面は、本発明の現在好適な実施形態によるレベル２サブシステム１１４のブロック図を示す。レベル２サブシステム１１４は、第１のレベル２処理ユニット１１６、第２のレベル２処理ユニット１１８およびレベル２通信および処理ユニット１２０を含む。第１のレベル２処理ユニット１１６は、図１２の処理要素１００と同様の、処理要素のネットワークを含む。より具体的には、第１のレベル２処理ユニット１１６は、処理要素１００−１〜１００−４を含む。これらの処理要素の各々は、図１２に示されるように、メモリリソース１０２−１〜１０２−４と処理要素１００との相互接続と同様に、メモリリソースと相互接続される。同様に、第２のレベル２処理ユニット１１８は、処理要素１００−５〜１００−８のネットワークを含む。第１のレベル２処理ユニット１１６の処理要素１００−１〜１００−４の各々の群Ａ外部接続は、第１のレベル２内部接続ライン（ｉｎｔｒａ−ｃｏｎｎｅｃｔｉｏｎ　ｌｉｎｅｓ）（Ａ−１）１２２によって相互接続される。この第１レベル２接続ラインは、処理要素１００−１〜１００−４と通信および処理ユニット１２０とを相互接続する。より具体的には、処理要素１００−１は、第１のレベル２内部接続ライン１２２によって相互接続される、群Ａ外部接続１０６を含む。同様に、処理要素１００−２〜１００−４は、第１のレベル２内部接続ライン１２２と相互接続される、群Ａ接続１０６−２〜１０６−４それぞれを含む。同様に、第２のレベル２内部接続ライン１２４（Ａ２）は、処理要素１００−５〜１００−８の群Ａ外部接続を通信および処理ユニット１２０によって相互接続させる。より具体的には、処理要素１００−５のそれぞれの群Ａ外部接続１０６−５は、第２のレベル２内部接続ライン１２４（Ａ２）によって相互接続される。同様に、処理要素１００−６〜１０６−８それぞれの、群Ａ接続１０６−６〜１０６−８のそれぞれは、第２のレベル２内部接続ライン１２４によって相互接続される。
【００４２】
第１のレベル２処理ユニット１１６の処理要素１００−１〜１００−４、および第２のレベル２処理ユニット１１８の処理ユニット１００−５〜１００−８は、レベル２サブシステム１１４への外部への通信が可能な、これらの群Ｂ外部接続をそれぞれ有する。より具体的には、処理要素１００−１の群Ｂ接続１０８−１は、第１のレベル２処理ユニット外部接続ライン（Ｂ１）１２６と相互接続される。同様に、それぞれの処理要素１００−２〜１００−４のそれぞれの群Ｂ外部接続１０８−２〜１０８−４は、第２のレベル２処理ユニット外部接続ライン（Ｂ２）１２８、第３のレベル２処理ユニット外部接続ライン（Ｂ３）１３０および第４のレベル２処理ユニット外部接続ライン（Ｂ４）１３２それぞれと相互接続される。第１、第２、第３および第４のレベル２処理ユニット外部接続ライン１２６〜１３４の各々は、レベル２サブシステム１１４への外部への通信を提供する第１の外部コネクタ１３６と通信する。
【００４３】
第２のレベル２処理ユニット１１８の処理要素１００−５〜１００−８は、同様に、レベル２サブシステム１１４への外部への通信のために、第２の外部コネクタ１３８によって相互接続される。より具体的には、処理要素１００−５の群Ｂ接続１０８−５は、第１および第２のレベル２処理ユニット外部接続ライン（Ｂ５）１４０と相互接続される。同様に、処理要素１００−６〜１００−８のそれぞれの群Ｂ接続１０８−６〜１０８−８は、第２のレベル２処理ユニット外部接続ライン（Ｂ６）１４２、第３の第２のレベル２処理ユニット外部接続ライン（Ｂ７）１４４および第４の第２のレベル２処理ユニット外部接続ライン（Ｂ８）１４６とそれぞれ相互接続される。第１、第２、第３および第４の第２のレベル２処理ユニット外部接続ライン１４０〜１４６は、第２の外部コネクタ１３８と相互接続され、レベル２サブシステム１１４への外部への通信を提供する。
【００４４】
図１４の例示的図面は、図１３のレベル２サブシステムの別のブロック図を提供する。図１４において、レベル２通信および処理ユニット１２０のさらなる詳細が図示されるが、第１のレベル２処理ユニット１１６および第２のレベル２処理ユニット１１８の詳細は図示されない。レベル２通信および処理ユニット１２０は、破線の範囲内に示される。このレベル２通信および処理ユニット１２０は、処理要素１００−１〜１００−８と同一である処理要素１００−９を含む。処理要素１００−９は、図１２に示される処理要素１００に関して図示されるものと同様に、メモリリソースを含む。しかしながら、これらのメモリリソースは図１４に図示されない。レベル２通信および処理ユニット１２０は、処理要素１００−８〜１００−９と類似の通信処理要素１４８も含む。しかしながら、本実施形態における通信処理要素１４８は、個々の処理要素１００−１〜１００−９のいずれよりも多くの外部通信ピン（図示せず）を含む。さらに、現在、好適な実施形態における通信処理要素１４８は、他の処理要素１００−１〜１００−９の各々と関連付けられた通信処理要素のようなメモリリソースは含まない。より具体的には、すべての処理要素１００−１〜１００−９および処理要素１４８は、本実施形態においてＸｉｌｉｎｘ４０６２ＦＰＧＡとしてインプリメントされる。しかしながら、通信処理要素１４８は、より多いピン数（４３８）のＢＧＡパッケージを用いる。通信処理要素１４８において、より多いピン数を用いると、例えば、交差点スイッチとして、より容易に用いられ得る。しかしながら、熱散逸の問題が、他のＸｉｌｉｎｘ４０６２ＦＰＧＡによる、このようなより多いピン数のパッケージの使用を不可能にする。
【００４５】
第１のレベル２内部接続ライン（Ａ１）１２２は、ＰＥ１００−９および通信ＰＥ１４８の両方の外部接続ピンと相互接続される。同様に、第２のレベル２内部接続ライン（Ａ２）１２４は、ＰＥ１００−９および通信ＰＥ１４８の外部接続ピンと相互接続される。さらに、通信ＰＥ１４８の第１の群の外部接続ピンは、ＥＸＡライン１５０の群と相互接続される。通信ＰＥ１４８の別の群の外部接続ピンは、ＥＸＢライン１５２の群と相互接続される。ＥＸＡライン１５０およびＥＸＢライン１５２は、第３の外部コネクタ１５４によって、レベル２サブシステム１１４への外部への通信を提供する。通信ＰＥ１４８の外部接続ピンの別の集まりは、ＩＳＡ形式のバス１５６による使用のために割り当てられる。通信ＰＥ１４８の外部接続ピンのさらに別の集まりは、ＰＣＩ形式のバス１５８による使用のために割り当てられる。最後に、通信ＰＥ１４８の外部接続ピン１６８のさらに別の集まりは、レベル２サブシステム１１４への外部へのさらなる通信のために割り当てられる。
【００４６】
図１５の例示的ブロック図は、図１３および図１４のレベル２サブシステム１１４の著しく簡略化されたブロック図を提供する。図１５は、大まかに言えば、処理要素１００−１〜１００−９の各々と、通信処理要素１４８の、第３のレベル２内部接続ライン１６２を介する相互接続を示す。処理要素１００−１〜１００−９の各々および通信処理要素１４８のそれぞれの群Ｃ外部接続ピンは、第３のレベル２内部接続ラインと相互接続される。
【００４７】
内部接続ライン１６２は、例えば、すべての通信および処理ユニット２１の処理要素に情報をブロードキャストするために特に有用である。このような、情報のブロードキャストは、例えば、同じデータがすべての処理要素によって用いられるべき場合に有用であり得る。
【００４８】
図１３〜図１５の通信および処理ユニットと同様の、通信および処理ユニットの利点は、通信能力、計算能力および計算リソースの粒度の線形目盛りが存在し得る近似の平衡が存在し、これら各々の線形目盛りは、図１３〜図１５を参照して説明される、一般的なタイプの複数のエレメントを含む総合システムが、益々複雑になるアルゴリズムの通信、計算および粒度要求を満たすことを可能にし得ることである。より具体的には、第１の内部接続ライン１２２および第２の内部接続ライン１２４は、処理要素１００−１〜１００−９と通信処理要素１４８との間に２次元通信経路を提供する。より詳細に後述されるように、第１〜第４の第１レベル２処理ユニット外部接続ライン１２６〜１３２、および第１〜第４の第２のレベル２処理ユニット外部接続ライン１４０〜１４６は、図１３〜図１５に図示される外部通信と同様に、他の通信および処理ユニットとの外部通信を可能にし、これらの他の通信および処理要素は３次元で配列され得る。
【００４９】
換言すると、これらの他の通信および処理ユニットは、図１３〜図１５に示される通信および処理ユニット１２０の上部または下部に配列され得る。通信および処理ユニットを３次元で積み重ねる能力は、隣接する処理要素間の距離を低減し得る。その結果、異なった通信と処理要素との間で情報を伝達するために必要とされる時間が低減され得る。複数の内部接続ラインおよび複数の外部接続ラインを提供することによって、処理要素間の通信のボリュームが比較的高くなり得る。
【００５０】
さらに、この高い通信のボリュームは、計算タスクを実行する処理要素間の協動を改善することを可能にする。さらに、より詳細に後述されるように、大量の相互接続リソース（例えば、接続１２２、１２４、ならびに接続１２６〜１３２および接続１４０〜１４６）および本明細書中の他の部分で規定される他の相互接続は、図１３〜図１５の通信および処理ユニットの基本アーキテクチャをはるかに大きいスケールにスケールアップすることを可能にし、次に、より高い粒度（すなわち、一緒に処理されるべき情報のより多いビット）を可能にし、従って、より複雑な動作が効率的に実行され得る。
【００５１】
例えば、図１３〜図１４の処理ユニット１１６および１１８は、通常、図１７におけるブロック１６４および１７８に対応する。従って、計算粒度のスケーリングが存在する。通信および処理ユニット１２０は、８個のＰＥ１００−１〜１００−８を含む。１つの通信および処理ユニットの計算粒度は、「ＰＥ」である。２つのブロック１６４、１７８の計算粒度は、１つの通信および処理ユニットである。
【００５２】
図１６の例示的図を参照して、レベル２サブシステムの第１のブロック１６４が示される。第１のブロックは、複数のレベル２サブシステムを含む。好適な実施形態において、第１のブロック１６４において４つのレベル２サブシステムが存在する。ブロック１６４における第１のレベル２サブシステムは、破線１１４−１の範囲内に示される。ブロック１６４における第２のレベル２サブシステムは、参照符号１１４−２で表示される。同様に、ブロック１６４の第３および第４のレベル２サブシステムは、参照符号１１４−３および１１４−４でそれぞれ表示される。ブロック１６４の第１のレベル２サブシステムは、処理要素１６６−１〜１６６−８を含む。ブロック１６４の第１のレベル２サブシステムは、レベル２通信および処理ユニット１６６−９も含む。集合的に、処理要素１６６−１〜１６６−４は、ブロック１６４の第１のレベル２サブシステム１１４−１の第１のレベル２処理ユニット１１６−１の構成要素である。同様に、処理要素１６６−５〜１６６−８は、ブロック１６４の第１のレベル２サブシステム１１４−１の第２のレベル２処理ユニット１１６−２の構成要素である。第１のレベル２処理ユニット１１６−１の処理要素１６６−１〜１６６−４は、互いに、およびレベル２通信および処理ユニット１６６−９と、第１のレベル２内部接続ライン１２２−１により相互接続される。同様に、処理要素１６６−５〜１６６−８は、互いに、およびレベル２通信および処理ユニット１６６−９と、第２のレベル２内部接続ライン１２２−２により相互接続される。
【００５３】
ブロック１６４の第２、第３および第４のレベル２サブシステム１１４−２、１１４−３および１１４−４は、同様に相互接続される。より具体的には、第２のレベル２サブシステム１１４−２は、処理要素１６８−１〜１６８−８、およびレベル２通信および処理ユニット１６８−９を含む。処理要素１６８−１〜１６８−４は、互いに、およびレベル２通信および処理ユニット１６６−９と、第１のレベル２内部接続ライン１２２−２により相互接続される。同様に、処理要素１６８−５〜１６８−８は、互いに、およびレベル２通信および処理ユニット１６８−９と、第２のレベル２内部接続ライン１２４−１により相互接続される。処理要素１７０−１〜１７０−８、および対応するレベル２通信および処理ユニット１７０−９は、対応する第１および第２のレベル２内部接続ライン１２２−３および１２４−３により、同様に相互接続される。同様に、処理要素１７２−１〜１７２−８、およびレベル２通信および処理ユニット１７２−９は、示されるように、第１のレベル２内部接続ライン１２２−４および第２のレベル２内部接続ライン１２４−４により相互接続される。
【００５４】
第１の内部接続ライン１７４−１〜第８の相互接続ライン１７４−８は、第１のレベル２サブシステム１１４−１、第２のレベル２サブシステム１１４−２、第３のレベル２サブシステム１１４−３および第４のレベル２サブシステム１１４−４の対応する処理要素を相互接続する。より具体的には、相互接続ライン１７４−１は、処理要素１６６−１、１６８−１、１７０−１および１７２−１を相互接続する。相互接続ライン１７４−２は、処理要素１６６−２、１６８−２、１７０−２および１７２−２を相互接続する。相互接続ライン１７４−３は、処理要素１６６−３、１６８−３、１７０−３および１７２−３を相互接続する。相互接続ライン１７４−４は、処理要素１６６−４、１６８−４、１７０−４および１７２−４を相互接続する。相互接続ライン１７４−５は、処理要素１６６−５、１６８−５、１７０−５および１７２−５を相互接続する。相互接続ライン１７４−６は、処理要素１６６−６、１６８−６、１７０−６および１７２−６を相互接続する。相互接続ライン１７４−７は、処理要素１６６−７、１６８−７、１７０−７および１７２−７を相互接続する。相互接続線１７４−８は、処理要素１６６−８、１６８−８、１７０−８および１７２−８を相互接続する。第１のブロック１６４の各処理要素は、対応する相互接続ラインに、処理要素の外部コネクタによって接続される。より具体的には、図１３の例示的図面を参照して、図１３の処理要素１００−１は、図１６の処理要素１６６−１に対応し、第１のレベル２処理ユニット外部接続ライン１２６（Ｂ１）は、外部コネクタ１３６と相互接続されることを仮定する。第１の相互接続ライン１７４−１は、外部コネクタ１３６と、および処理要素１６８−１、１７０−１および１７２−１の対応する外部コネクタと相互接続され、これらの処理要素間に相互接続経路を提供する。１１４−１〜１１４−４のレベル２サブシステムの第１のブロックの他の処理要素は、これらのそれぞれの外部コネクタによって、対応する処理要素と同様に相互接続される。
【００５５】
図１６および図２９を参照して、サブシステム１１４−１〜１１４−４の各々は、実際、異なったプリント回路基板（ＰＣＢ）上に配列されることが理解される。これらの基板は、互いに隣接して積み重ねられる。この隣接する基板の積み重なりは、物理的に、より近接し合って配置される、異なったサブシステム１１４−１〜１１４−４上に処理要素をもたらし得る。従って、種々の第１の相互接続ライン１７４−１〜第８の相互接続ライン１７４−８の各々は、比較的短くなり得る。この３次元の積み重なりは、従って、レベル２サブシステムのうちの１つにおける任意の所与の処理要素と、任意の他のレベル２サブシステム上の任意の他の処理要素との間の距離を短縮することが理解される。これは、情報のより早い処理に至り得る。
【００５６】
図１７の例示的図面を参照して、図１６に示されるレベル２サブシステムの第１のブロック１６４に加えて、レベル２サブシステムの第２のブロック１７８を含む。第１のブロック１６４は、レベル２サブシステム１１４−１〜１１４−４を含む。第１のブロックのレベル２サブシステムの各々は、対応する第１のレベル２処理ユニット１１６−１〜１１６−４、および対応する第２のレベル２処理ユニット１１８−１〜１１８−４を含む。第１のブロック１６４の各レベル２サブシステムは、対応するレベル２通信および処理ユニット１６６−９〜１７２−９を含む。レベル２サブシステムの第１のブロックの詳細は、図１６との関連において説明されることが理解される。
【００５７】
レベル２サブシステムの第２のブロック１７８は、第１のブロック１６４と類似である。第２のブロック１７８は、サブシステム１１４−５〜１１４−８を含む。第２のブロック１７８のレベル２サブシステムの各々は、対応する第１のレベル２処理ユニット１１６−５〜１１６−８、および対応する第２のレベル２処理ユニット１１８−５〜１１８−８を含む。第２のブロック１７８の各レベル２サブシステムは、対応するレベル２通信および処理ユニット１７４−９〜１８０−９も含む。
【００５８】
レベル３サブシステム１７６は、レベル３通信および処理サブシステムも含み、レベル３通信および処理サブシステムは、第１のレベル２処理ユニット１１６−９ならびに第２のレベル２処理ユニット１１８−９ならびにレベル２通信および処理ユニット１８２−９を含む。第１のレベル２処理ユニット１１６−９は、処理要素１８２−１〜１８２−４を含む。これらは、互いに、およびレベル２通信および処理ユニット１８２−９に、第１のレベル２内部接続ライン１２２によって相互接続される。第２のレベル２処理ユニット１１８−９は、処理要素１８２−５〜１８２−８を含み、これらは、互いに、およびレベル２通信および処理ユニット１８２−９に、第２のレベル２内部接続ライン１２４−９により相互接続される。レベル３通信および処理システム１１４−９は、図１３を参照して説明されるレベル２サブシステム１１４と基本的に同じである。
【００５９】
レベル３通信および処理サブシステム１１４−９は、レベル２サブシステム１１４−１〜１１４−８の各々と相互接続される。より具体的には、レベル３通信および処理システム１１４−９の処理要素１８２は、第８のレベル２サブシステム１１４−８のレベル２通信および処理ユニット１８０−９と相互通信し、第８のレベル２サブシステムは、第２のブロック１７８の構成要素である。レベル３通信および処理サブシステム１１４−９の処理要素１８２−２は、第７のレベル２サブシステム１１４−７のレベル２通信および処理ユニット１７８−９と相互接続される。レベル３通信および処理サブシステム１１４−９の処理要素１８２−３は、第６のレベル２サブシステム１１４−６のレベル２通信および処理ユニット１７６−９と相互接続される。レベル３通信および処理サブシステム１１４−９の処理要素１８２−４は、第５のレベル２サブシステム１１４−５のレベル２の通信および処理ユニット１７４−９と相互接続される。処理要素１８２−５は、第５のレベル２サブシステム１１４−４処理要素１８２のレベル２通信および処理ユニット１７２−９と相互接続される。処理要素１８２−６は、第１のブロック１６４の構成要素である第３のレベル２サブシステム１１４−３のレベル２通信および処理ユニット１７０−９と相互接続される。処理要素１８２−７は、第２のレベル２サブシステム１１４−２のレベル２の通信および処理ユニット１６８−９と相互通信される。レベル３の通信および処理サブシステムの処理要素１８２−８は、レベル２サブシステムの第１のブロック１６４の構成要素である、第１のレベル２サブシステム１１４−１のレベル２通信および処理ユニット１６６−９と相互接続される。
【００６０】
図１３および図１７を参照して、レベル３通信および処理サブシステム１１４−９の処理要素１８２−１は、図１３の処理要素１００−１に対応し、その後、処理要素１８２−１とレベル２通信および処理１８０−９との間の相互接続１８４−１は、第１のレベル２処理ユニット外部接続ライン１２６を介して、処理要素１００１−１と相互接続される、図１３の外部コネクタ１３６と同様の外部コネクタによって、処理要素１８２−１と相互接続されることが仮定される。従って、処理要素１８２−１の外部接続ラインは、相互接続ライン１８４−１と相互接続するために用いられることが理解される。
【００６１】
図１４および図１７を参照して、ならびにレベル２通信および処理ユニット１８０−９は、図１４のレベル２通信および処理ユニット１２０に対応すると仮定して、相互接続ライン１８４−１は、図１４の外部コネクタ１５４と同様に、ユニット１８０−９の外部コネクタと相互接続される。さらに、相互接続ライン１８４−１は、図１４に示される第１の外部ライン１５０（ＥＸＡ）と同様の、第１の外部ラインを介して、そのような外部コネクタによって、ユニット１８０−９に相互接続される。
【００６２】
複数の相互接続ライン１８４−１〜１８４−８の各々は、レベル３通信および処理サブシステム１１４−９の対応する処理要素１８２−１〜１８２−８、および処理サブシステム１１４−９、ならびにレベル２サブシステム１１４−１〜１１４−８の、対応するレベル２通信および処理ユニット１６６−９〜１８０−９と同様に相互接続される。すなわち、レベル３通信および処理サブシステム１１４−９の各処理要素は、レベル２処理ユニット外部接続を介して、その対応する相互接続線１８４−１〜１８４−８と相互接続する。例えば、処理ユニット１８２−１は、図１３のライン１２６（Ｂ１）と同様の、第１の第１レベル２処理ユニット外部接続ラインを介して、ライン１８４−１と相互接続する。処理要素１８２−２は、図１３におけるライン１２８と同様の、第２の第１レベル２ユニット外部接続ラインを介して、相互接続ライン１８４−２と相互接続され得る。処理要素１８２−３は、図１３におけるライン１３０と同様の、第３の第１レベル２ユニット外部接続ラインを介して、相互接続ライン１８４−３と相互接続され得る。処理要素１８２−４は、図１３におけるライン１３２と同様の、第４の第１レベル２ユニット外部接続ラインを介して、相互接続ライン１８４−４と相互接続し得る。処理要素１８２−５は、図２におけるライン１４６と同様の、第４の第２レベル２処理ユニット外部接続ラインを介して、相互接続ライン１８４−５と接続し得る。処理要素１８２−６は、図１３におけるライン１４４と同様の、第３の第２レベル２処理ユニット外部接続ラインを介して、相互接続ライン１８４−６と相互接続し得る。処理要素１８２−７は、図１３におけるライン１４２と同様の、第２の第２レベル２処理ユニット外部接続ラインを介して、相互接続ライン１８４−７と相互接続し得る。処理要素１８２−８は、図１３におけるライン１４０と同様の、第１の第２レベル２処理ユニット外部接続ラインを介して、相互接続ライン１８４−８と相互接続し得る。
【００６３】
さらに、レベル２通信および処理ユニット１６６−９〜１８０−９の各々は、これらの対応する相互接続ライン１８４−１〜１８４−８と同様に相互接続される。特に、レベル２通信および処理ユニット１６６−９〜１８０−９の各々は、図１４における外部ライン１５０と同様に、第１の外部ラインを介して、その対応する相互接続ライン１８４−１〜１８４−８と相互接続する。
【００６４】
レベル２通信および処理ユニットを含む、レベル３通信および処理システムは、第１のブロック１６４と第２のブロック１７８との間の通信ノードとして利用され、およびこれらのブロックの各々により生成される情報を処理するためにも利用され得ることが理解される。例えば、第１のブロック１６４は、高速フーリエ変換（ＦＦＴ）を計算するようにプログラミングされ得、第２のブロック１７８は、さらに、ＦＦＴを計算するようにプログラミングされ得る。レベル３通信および処理サブシステム１１４−９は、第１のブロック１６４によるＦＦＴの計算の結果および第２のブロック１７８により実行されるＦＦＴ計算の結果に基づいて、パターンマッチング機能を実行するように構成され得る。
【００６５】
図１８の例示的図面を参照して、複数のレベル３通信および処理サブシステムと、レベル２サブシステムの複数のブロック間の関係が図示される。第１のレベル３通信および処理サブシステム１１４−９は、図１７に詳細に示されるように、レベル２サブシステムの第１のブロック１６４および第２のブロック１７８を相互接続する。両頭矢印１８４−１−４は、サブシステム１１４−９の処理要素と、ブロック１７８のレベル２サブシステムの、それぞれのレベル２通信および処理ユニットとの間の相互接続を表す。１８４−５−８と表示された矢印は、レベル３の通信および処理サブシステム１１４−９の特定の処理要素と、複数のレベル２サブシステムの、それぞれのレベル２通信および処理ユニットとの間の、図１７に詳細に示される相互接続を表す。レベル２サブシステム１９２の第３のブロックと、レベル２サブシステムの第４のブロック１９４の各々は、レベル２サブシステムの第１のブロック１６４と第２のブロック１７８と実質的に同じである。第２のレベル３通信および処理サブシステム１８６は、サブシステム１１４−９と実質的に同じである。当然、サブシステム１１４−９は、図１３を参照して説明されるレベル２サブシステム１１４と基本的に同じである。第２のレベル３通信および処理サブシステム１８６は、サブシステム１１４−９と同様に、第１のレベル２処理ユニット１８６−１および第２のレベル２処理ユニット１８６−２、およびレベル２通信および処理ユニット１８６−３を含む。第２のレベル３通信および処理サブシステム１８６は、ユニット１８６−１とブロック１９２との間の両頭矢印により示される第１の相互接続を含み、ユニット１８６−２とブロック１９４との間の両頭矢印１９８によって示されるような相互接続を含む。相互接続１９６は、図１７に示される相互接続１８４−５〜１８４−８と実質的に同じであり、相互接続１９８は、図１７に示される相互接続１８４−１〜１８４−４と実質的に同じであることが理解される。従って、第３のブロック１９２および第４のブロック１９４の詳細、ならびに第２のレベル３通信および処理サブシステム１８６およびこれらの相互接続は、図１７から理解され、本明細書において詳細に説明される必要はない。
【００６６】
第３のレベル３通信および処理サブシステム１８８は、ブロック１６４および１９４を相互接続する。第４のレベル３通信および処理サブシステム１９０は、ブロック１７８および１９２を相互接続する。第３のレベル３通信および処理サブシステム１８８および第４のレベル３通信および処理サブシステム１９０の各々は、図１３および図１４を参照して説明されるレベル２サブシステムと実質的に同じである。第３のレベル３通信および処理サブシステム１８８は、第１のレベル２処理ユニット１８８−１、第２のレベル２処理ユニット１８８−２、およびレベル２通信および処理ユニット１８８−３を含む。同様に、第４のレベル３通信および処理サブシステム１９０は、第１のレベル２処理ユニット１９０−１、第２のレベル２処理ユニット１９０−２および第３のレベル２通信および処理ユニット１９０−３を含む。第１のレベル２処理ユニット１８８−１は、両頭矢印２００により示されるようにブロック１６４と相互接続される。第２のレベル２処理ユニット１８８−２は、両頭矢印２０２により示されるように、ブロック１９４と相互接続される。第１のレベル２処理ユニット１９０−１は、両頭矢印２０４により示されるように、ブロック１９２と相互接続される。第２のレベル２処理ユニット１９０−２は、両頭矢印２０６により示されるように、ブロック１７８と相互接続される。サブシステム１８８および１９０の各々は、それぞれのユニタリサブシステムを含む。しかしながら、各々はそれぞれの矢印により相互接続される２つの対で示される。サブシステム１８８および１９０をこのように図示する理由は、第３のレベル３通信および処理サブシステム１８８および第４のレベル３通信および処理サブシステム１９０により提供される通信経路の理解を支援することである。ユニット１８８−３とユニット１８８−２との間の矢印は、サブシステム１８８が、実際、ユニタリサブシステムであることを示すことが意図される。ユニット１９０−３と１９０−２との間の矢印は、サブシステム１９０もユニタリサブシステムであることを示すことが意図される。
【００６７】
図１９および図２０の例示の図は、図１８で一般に示された相互接続のさらなる詳細を示す。図１９は、第１のレベル２処理ユニット１８８−１と第１のブロック１６４との間の相互接続２００、および第２のレベル２処理ユニット１８８−２と第４のブロック１９４との間の相互接続２０２のそれぞれのさらなる詳細を提供する。例示の図である図１９は、第１のレベル２処理ユニット１９０−１と第３のブロック１９２との間の相互接続２０４、および第２のレベル２処理ユニット１９２と第２のブロック１７８との間の相互接続２０６のそれぞれのさらなる詳細を示す。
【００６８】
例示の図である図１９を参照すると、それぞれ第１のブロック１６４、第２のブロック１７８、第３のブロック１９２、および第４のブロック１９４が示される。第１のブロック１６４および第４のブロック１９４の抜粋した詳細が示される。第１のブロック１６４および第４のブロック１９４の間の相互接続の説明を簡略化するために、第２のブロック１７８および第３のブロック１９２の詳細は示されない。さらに、第３および第４のレベル３通信および処理サブシステム１８８、１９０が示される。第３のレベル３通信および処理サブシステム１８８のある程度の詳細が示されるが、第４のレベル３通信および処理サブシステム１９０の詳細は示されない。レベル３通信および処理サブシステム１９０は、第１のブロック１６４および第４のブロック１９４の間の相互接続の説明を簡略化するように示される。さらに、図面をより簡略化するために、第１のレベル２通信および処理サブシステム１１４−９および第２のレベル３通信および処理サブシステム１８６はどちらも図１９には示されない。
【００６９】
第１のブロックは、第１、第２、第３、および第４のレベル２サブシステム１１４−１〜１１４−４を含み、図１６および図１７を参照して説明される。より詳細には、各第１〜第４のレベル２サブシステム１１４−１〜１１４−４は、それぞれ第１のレベル２処理ユニット１１６−１〜１１６−４を含み、それぞれ第２のレベル２処理ユニット１１８−１〜１１８−４を含み、それぞれレベル２通信および処理ユニット１６６−９〜１７２−９を含む。
【００７０】
同様に、レベル２サブシステムの第４のブロック１９４は、レベル２サブシステム２０８−１〜２０８−４を含む。各サブシステム２０８−１〜２０８−４は、それぞれ第１のレベル２処理ユニット２１０−１〜２１０−４を含み、それぞれ第２のレベル２処理ユニット２１２−１〜２１２−４を含み、それぞれレベル２通信および処理ユニット２１４−１〜２１４−４を含む。第１のレベル２処理ユニット１８８−１は、処理要素１８８−１１〜１８８−１４を含む。第２のレベル２処理ユニット１８８−２は、処理要素１８８−１５〜１８８−１８を含む。レベル２通信および処理ユニット１８８−３は、各処理要素１８８−１１〜１８８−１４、および各処理要素１８８−１５〜１８８−１８と相互接続して示される。
【００７１】
相互接続２００は、第１のレベル２処理ユニット１８８−１の各処理要素、および第１のブロック１６４のレベル２サブシステム１１４−１〜１１４−４の各レベル２通信および処理ユニットと相互接続する。同様に、相互接続２０２は、第２のレベル２処理ユニット１８８−２の各処理要素、および第４のブロックの各レベル２サブシステム２０８−１〜２０８−４の各レベル２通信および処理ユニットと相互接続する。
【００７２】
より詳細には、処理要素１８８−１１は、各第１のレベル２処理ユニット外部接続と相互接続する。例えば、処理要素１８８−１が図１３に示される処理要素１００−１に対応すると想定すると、第１のレベル２処理ユニットおよび処理ユニット１８８−１の外部接続は、図１３で１２６で示された外部接続と同様である。処理ユニット１８８−１１のこの外部接続は、相互接続線２００−１と相互接続する。レベル２通信および処理ユニット１６６−９は、第２の外部接続線を含む。例えば、レベル２通信および処理ユニット１６６−９が図１４を参照して説明したレベル２通信および処理ユニット１２０と同様であると想定すると、図１４に示される第２の外部接続線１５２はユニット１６６−９の第２の外部接続線に対応する。これらの第２の外部接続線は、相互接続線２００−１と相互接続する。従って、処理要素１８８−１は、相互接続線２００−１を介してレベル２通信および処理ユニット１６６−９と相互接続する。さらに、処理要素１８８−１１は、図１３で１２６で示された接続と同様の第１のレベル２処理ユニット外部接続を介して相互接続線２００−１と相互接続し、レベル２通信および処理ユニット１６６−９は、図１４で１５２で示された外部接続線と同様の第２の外部接続線を介して相互接続線２００−１と相互接続する。同様にして、各処理要素１８８−１２〜１８８−１４は、相互接続線２００−２〜２００−４を介して、各レベル２通信および処理ユニット１６８−９〜１７２−９と相互接続する。
【００７３】
同様にして、各エレメント１８８−１５〜１８８−１８は、相互接続線２０２−１〜２０２−４を介して、レベル２通信および処理ユニット２１４−１〜２１４−４と相互接続する。例えば、処理要素１８８−５が図１３の処理要素１００−５に対応すると想定すると、処理要素１８８−１５は、図１３で１４０で示された外部接続線と同様の第２のレベル２処理ユニット外部接続線と相互接続する。これらの外部接続線は、相互接側線２０２−１と相互接続される。さらに、レベル２通信および処理ユニット２１４−１が図１４のレベル２通信および処理ユニット１２０と同様であると想定すると、レベル２通信および処理ユニット２１４−１は、図１４で１５２で示された線と同様の第２の外部接続線を含む。これらの第２の外部接続線は、相互接続線２０２−１と相互接続される。このようにして、処理要素１８８−１５は、相互接続線２０２−１を介してレベル２通信および処理ユニット２１４−１と相互接続される。各処理要素１８８−１６〜１８８−１８は、相互接続線２０２−２〜２０２−４を介して各レベル２通信および処理ユニット２１４−１〜２１４−４と相互接続される。
【００７４】
例示の図である図２０を参照すると、レベル２サブシステムの第１のブロック１６４、第２のブロック１７８、第３のブロック１９２、および第４のブロック１９４が示される。第２のブロック１７８および第３のブロック１９２のある詳細が示されるが、第１のブロック１６４および第４のブロック１９４の詳細は示されない。さらに、第３および第４のレベル３通信および処理サブシステム１８８、１９０が示される。しかし、図面を簡略化し、説明を混乱させないために、第１および第２のレベル３通信および処理サブシステム１１４−９および１８６は、図２０から省略されている。第４のレベル３通信および処理サブシステム１９０のある詳細が示されるが、第３のレベル３通信および処理サブシステム１８８の詳細は示されていない。第２のブロック１７８は、レベル２サブシステム１１４−５〜１１４−８を含む。これらのサブシステムの特徴は、上記の議論（特に、図１７と図１９とを参照した議論）から理解される。従って、さらなる議論はここでは必要としない。同様に、第３のブロック１９２は、レベル２サブシステム２１６−１〜２１６−４を含む。各サブシステム２１６−１〜２１６−４は、それぞれ第１のレベル２処理ユニット２１８−１〜２１８−４を含み、それぞれ第２のレベル２処理ユニット２２０−１〜２２０−４を含み、それぞれレベル２通信および処理ユニット２２２−１〜２２２−４を含む。
【００７５】
第４のレベル３通信および処理サブシステム１９０の第２のレベル２処理ユニット１９０−２は、処理要素１９０−１５〜１９０−１８を含む。各相互接続線２０６−５〜２０６−８は、各処理要素１９０−１５〜１９０−１８と各レベル２通信および処理ユニット１７４−９〜１８０−９とを相互接続する。処理要素１９０−１５が一般に図１３の処理要素１００−５に対応すると想定すると、処理要素１９０−１５は、図１３に示される線１４０と同様の第２のレベル２処理ユニット外部接続線と相互接続される。これらの処理要素１９０−１５の第２のレベル２処理ユニット外部接続線は、相互接続線２０６−５と相互接続する。レベル２通信および処理ユニット１６６−９が一般に図１４に示されるユニット１２０と同様であると想定すると、ユニット１７４−９は、図１４に示される線１５２と同様の第２の外部接続線を含む。これらのユニット１７４−９の第２の外部接続線は、相互接続線２０６−５と相互接続する。同様にして、各処理要素１９０−１６〜１９０−１８は、各相互接続線２０６−６〜２０６−８を介してレベル２通信および処理ユニット１７６−９〜１８０−９と相互接続する。
【００７６】
第４のレベル３通信および処理サブシステム１９０の第１のレベル２処理ユニット１９０−１は、処理要素１９０−１１〜１９０−１４を含む。各相互接続線２０４−１〜２０４−４は、各処理要素１９０−１１〜１９０−１４と各レベル２通信および処理ユニット２２２−１〜２２２−４とを相互接続する。例えば、処理要素１９０−１１が図２０の処理要素１００−１と同様であると仮定すると、処理要素１９０−１１は、図１３の線１２６と同様の第１のレベル２処理ユニット外部接続線と相互接続する。処理要素１９０−１１の第１のレベル２処理ユニット外部接続線は、相互接続線２０４−１と相互接続する。レベル２通信および処理ユニット２２２−１が図１４のユニット１２０と同様であると想定すると、ユニット２２２−１は、図１４の線１５２と同様の第２の外部接続線を含む。ユニット２２２−１の第２の外部接続線は、相互接続線２０４と相互接続する。このようにして、処理要素１９０−１１およびレベル２通信および処理ユニット２２２−１は、互いに相互接続する。同様にして、各処理要素１９０−１２〜１９０−１４は、相互接続線２０４−２〜２０４−４を介して各レベル２通信および処理ユニット２２２−２〜２２２−４と相互接続する。
【００７７】
例示の図である図３３を参照すると、第１〜第４のレベル３通信および処理サブシステム１１４−９、１８６、１８８、および１９０の間の例示的な相互接続が示される。例示の図である図１４を参照して、各サブシステムが図１４の通信および処理ユニット１２０と本質的に同じであると想定すると、第１のサブシステム１１４−９および第３のサブシステム１１４−９の第１の外部ライン（これは、図１４で１５０で示されたラインに相当する）ならびに第２のサブシステム１８６および第４のサブシステム１９０の第２の外部ライン（これは、図１４で１５２で示されたラインに相当する）は互いに相互接続し、そして第２のサブシステム１８６および第４のサブシステム１８９の第１の外部線（これは、図１４のライン１５０に相当する）と相互接続する。図１４の処理ユニットの各第１および第２の外部線は、それぞれ３６本の線を含む。
【００７８】
従って、図３１に示される相互接続３００、３０２は、第１〜第４のレベル３サブシステム間に７２ビット幅通信パスを示す。この通信パスは、図１５を参照して説明され、１６２で示された通信パスと幾分か類似している。図１５の通信パスおよび図３３の通信パスの双方により、それらの間で接続されたコンポーネント間での情報の通信が可能となる。図１５に示される単一の通信および処理ユニット１２０の場合、通信は単一ユニットの処理要素間で行われる。図３３の７２ビット幅通信パスの場合、通信は、システム全体の種々のブロック１６４、１７８、１９２、および１９４を相互接続するレベル３通信および処理サブシステム１１４−９、１８６、１８８、および１９０の間で行われる。
【００７９】
図２１〜２３は、本発明の実施形態の特定の特徴を概念形式で説明する。図２１は、第１のブロック１６４のレベル２サブシステム１１４−１〜１１４−４を一般的な関係として示す。レベル２通信および処理ユニット１６６−９〜１７２−９の各々から２つの方向に出ている矢印は、レベル２サブシステム１１４−１〜１１４−４の各々の左右対称性を表す。図２２は、レベル２サブシステムの第１のブロック１６４、第２のブロック１７８、第３のブロック１９２および第４のブロック１９４を一般的な関係として示し、第１のレベル３通信および処理サブシステム１１４−９および第２のレベル３通信および処理サブシステム１８６を示す。サブシステム１１４−９および１８６の各々から出ている２つの矢印は、これら２つのサブシステムに対して左右対称であることを示す。より詳細には、第１のレベル３通信および処理サブシステム１１４−９は、第１のブロック１６４と第２のブロック１７８との間の対称となる位置にノードを提供し、第２のレベル３通信および処理サブシステム１８６は、第３のブロック１９２および第４のブロック１９４に対して対象となる位置にノードを提供する。図２３は、第３のレベル３通信および処理サブシステム１８８および第４のレベル３通信および処理サブシステム１９０とともに、第１のブロック１６４、第２のブロック１７８、第３のブロック１９２および第４のブロック１９４を示す。サブシステム１８８および１９０から出ている矢印は、これら２つのサブシステムに対して通信が対称であることを表す。より詳細には、第３のレベル３通信および処理サブシステム１８８は、第１のブロック１６４と第４のブロック１９４との間の通信の対称となる位置にノードを提供し、第４のレベル３通信および処理サブシステム１９０は、第２のブロック１７８と第３のブロック１９２との間の通信の対称となる位置にノードを提供する。
【００８０】
本発明の好適な実施形態では、図１２〜１４で示されるサブシステム１１４のような各レベル２サブシステムは、各々入力／出力（Ｉ／Ｏ）システムと関連する。各レベル２サブシステムは、本発明の実施形態の外部の情報システムと個々に通信することができる。図２４の例示的なブロック図を参照すると、レベル２サブシステム１１４−１〜１１４−４の第１のブロック１６４を示す。また、入力／出力（Ｉ／Ｏ）ユニット２２４−１〜２２４−４が示されている。レベル２サブシステム１１４−１〜１１４−４のそれぞれは、各々相互接続線２２６−１〜２２６−４を介して対応するＩ／Ｏユニット２２４−１〜２２４−４に相互接続されている。より詳細には、各レベル２サブシステム１１４−１〜１１４−４が、図１４を参照して説明したサブシステムと同様であるとすると、各サブシステム１１４−１〜１１４−４は、図１４の１６０と番号が付された外部ピンのような各外部ピンを介して、対応する相互接続線２２６−１〜２２６−４と相互接続する。したがって、各レベル２通信および処理ユニット１６６−９〜１７２−９は、各相互接続線２２６−１〜２２６−４を介して、各Ｉ／Ｏユニット２２４−１〜２２４−４と相互接続する。２２８−１〜２２８−４と番号が付された２方向の矢印はそれぞれ、各Ｉ／Ｏユニット２２４−１〜２２４−４と、外部情報システム（図示せず）との間の可能な外部接続を示す。
【００８１】
図２５の例示的な図面を参照すると、Ｉ／Ｏユニット２２４−１〜２２４−４のうち代表的な１つのＩ／Ｏユニット２２４−１のさらなる詳細を提供するブロック図が示されている。相互接続線２２６−１によって伝搬される情報は、オーディオ処理ユニット２３０−１またはビデオ処理ユニット２３２−１と通信し得る。オーディオ処理ユニット２３０−１は、外部相互接続線２２８−１１を介して外部情報システム（図示せず）と通信し得る。ビデオ処理ユニット２３２−１は、外部相互接続線２２８−１２を介して外部情報リソース（図示せず）と通信し得る。外部相互接続線２２８−１１および２２８−１２は、図２４では相互接続線２２８−１としてまとめて表されていることを理解されたい。
【００８２】
図２６の例示的な図面を参照すると、図２５のオーディオ処理ユニット２３０−１のより詳細なブロック図が示されている。各処理要素２３４−１および２３６−１はそれぞれ、ＣＯＤＥＣ２３８−１１〜２３８−１４と相互接続されている。本発明の好適な実施形態では、処理要素２３４−１および２３６−１の各々は、現場でプログラム可能なゲートアレイを含む。２３４−１と番号が付された処理要素は、メモリリソース２４０−１および２４２−１と相互接続する。本発明の好適な実施形態では、２４０−１と番号が付されたメモリリソースは３２Ｋ　ＳＲＡＭを含み、２４１−２と番号が付されたメモリリソースは２Ｋ　ＳＲＡＭを含む。２３６−１と番号が付された処理要素は、メモリリソース２４４−１と相互接続される。本発明の好適な実施形態では、２４４−１と番号が付されたメモリリソースは１Ｍ　ＳＲＡＭを含む。２３４−１と番号が付された処理要素は、外部相互接続線２２８−１との相互接続を提供する外部コネクタ２４６−１と相互接続する。２３４−１と番号が付された処理要素は、外部コネクタ２４８−１と相互接続する。２３６−１と番号が付された処理要素は、外部コネクタ２５０−１と相互接続する。外部コネクタ２４８−１は、以降でより詳細に説明されるビデオ処理ユニット２３２−１と相互接続する相互接続線２２６−１および２２６−１１との相互接続を提供する。同様に、外部コネクタ２５０−１は、相互接続線２２６−１との相互接続を提供し、以降でさらに説明されるビデオ処理ユニット２３２−１と相互接続する相互接続線２２６−１１との相互接続を提供する。
【００８３】
好適な本実施形態では、コデックスは、デュアルチャネルステレオＩ／Ｏ１６ビットの５０キロヘルツデバイスである。詳細には、ＴＸのＤａｌｌａｓにあるＣｒｙｓｔａｌ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒによって製造されたＣＳ４２１６コデックスである。
【００８４】
処理要素２３４−１および２３６−１は、Ｘｉｌｉｎｘ３１９０ＦＰＧＡを用いてインプリメントされる。ＦＰＧＡ２３４−１は、１６０ピンパッケージとしてインプリメントされる。ＦＰＧＡ２３６−１は、１８４ピンパッケージとしてインプリメントされる。これらの処理要素は、例えば、コデックスに対するインターフェースを制御するために用いられる。例えば、これら処理要素をＩ／Ｏコンセントレータとして用い、情報のクロックおよびパラレル／シリアル変換を提供することができる。基本的には、これらの処理要素の働きは、コデックスが最適に実行し得るように、コデックスへと提供され、かつ、コデックスから受け取られる情報を処理することである。
【００８５】
外部接続２４６−１は、非オーディオタイプの情報（一般的なデジタルデータでさえ）を入力するために用いられ得ることに留意されたい。
【００８６】
図２７の例示的な図面を参照すると、ビデオ処理ユニット２３１−１のより詳細なブロック図が示されている。このユニットは、処理要素２５２−１〜２５８−１を含む。本発明の好適な実施形態では、処理要素２５２−１〜２５６−１は、現場でプログラム可能なゲートアレイを含み、処理要素２５８−１は、「Ｉｎｆｉｎｉｔｅ」によって製造されるタイプの再構築可能演算パス（ＲＡＤ）を含む。ビデオ処理ユニット２６０−１は、外部相互接続線２２８−１２と相互接続する。ビデオ処理ユニット２６０−１はまた、処理要素２５２−１〜２５６−１の各々と相互接続する。各処理要素２５２−１〜２５６−１は、各メモリリソース２６２−１〜２６６−１と相互接続される。２５２−１と番号が付された処理要素は、外部コネクタ２６８−１および２７０−１と相互接続する。外部コネクタ２６８−１は、相互接続線２２６−１の一部および相互接続線２２６−１１の一部と相互接続する。外部コネクタ２７０−１は、相互接続線２２６−１の一部および相互接続線２２６−１１の残りの部分と相互接続する。ＪＰＥＧプロセッサ２７２−１であるビデオ処理ユニットは、ＳＶＨＳ入力信号を受け取り、かつ、双信（ＲＹ成分およびＲＶ成分）を含むＳＶＨＳ出力信号を提供するように結合されている。ＳＶＨＳ入力信号は、ビデオ処理ユニット２６０−１に直接提供されることに加えて、２５２−１と番号が付された処理要素に直接提供される。
【００８７】
好適な本実施形態では、処理要素２５８−１は、ＴＸのＲｉｃｈａｒｄｓｏｎにあるＩｎｆｉｎｉｔｅ　Ｔｅｃｈｎｏｌｏｇｉｅｓによって製造された再構築可能演算デバイス（ＲＡＤ）としてインプリメントされる。基本的には、処理要素２５８−１は、ＦＰＧＡコアに組み込まれた４つの乗算器を提供する。その一例は、可変粒度デバイスである。可変粒度デバイスは、ビデオチャンネル情報に関連する信号処理変換に極めて有効である。処理要素２５２−１は、Ｘｉｌｉｎｘ４０１０ＦＰＧＡとしてインプリメントされる。処理要素２５２−１は、タスクディスパッチャーおよび通信デバイスとして機能し、その働きは、図２６を参照して説明されたオーディオＩ／Ｏシステムにおける処理要素の働きと同じである。処理要素２５４−１、２５６−１は、Ｘｉｌｉｎｘ４０１０ＦＰＧＡとしてインプリメントされる。これらのＦＰＧＡは、色空間変換、ビデオトゥイーニング、および、ＲＡＤによるさらなる処理のための情報を準備するプロセッサ機能等の機能を実行し得る。ビデオ処理２６０−１は、Ｐｈｉｌｌｉｐｓ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｃｏｒｐｏｒａｔｉｏｎによって製造された集積回路とともにインプリメントされる。詳細には、７１９１デバイスは、マルチスタンダードデコーダとして機能する。７１９９デバイスは、マルチスタンダードエンコーダとして機能する。８７０８デバイスは、Ａ／Ｄ変換器として機能する。８７０９デバイスは、Ａ／Ｄ変換器として機能する。７１９１デバイスは、チップを同期させるクロック制御ユニットとして機能し、また、３つのデジタル／アナログ変換器を含む。プロセッサ２７２−１は、８×８アレイ変換およびＪＰＥＧ圧縮アルゴリズムを実行し得るＪＰＥＧプロセッサである。
【００８８】
図２８の例示的な図面を参照して、本発明の好適な実施形態で使用するための、コンピュータシステム２７４の一般的なブロック図を示す。コンピュータシステム２７４は、１つの基板２７６上に構成される。本発明の好適な実施形態では、基板はプリント回路基板（ＰＣＢ）である。コンピュータシステムは、プロセッサ２７８を含む。好適な実施形態では、プロセッサはＰｅｎｔｉｕｍ（Ｒ）である。このシステムはまた、メモリリソース２８０を含む。本発明の好適な実施形態では、２５６Ｍメガビットのメモリが提供される。このシステムは、ＳＣＳＩインターフェース２８２およびＥＤＩＥインターフェース２８４、ならびに、１００ＢＴイーサネット（Ｒ）コントローラ２８６を含む。システム２７４は、ビデオグラフィックアレイ（ＶＧＡ）コントローラ２８８を含む。システム２７４はまた、１００ＢａｓｅＴビデオ、キーボード、マウス、ユニバーサルシリアルバス（ＵＳＢ）およびＰＣ１００インターフェース等の、外部情報信号とともに使用するに適切なインターフェース回路２９０を含む。インターフェース回路２９０はまた、システム２７４と他のタイプの外部情報信号との間の通信を提供し得る。多くの外部コネクタ２９２は、例えば、ＳＣＳＩシステムまたはＥＩＤＥシステム等の外部回路との直接相互接続を提供する。さらに、このシステムは、ＩＳＩバス接続２９４とＰＣＩバス接続２９６との両方を提供する。コンピュータシステム２７４の設計は、従来通りであり、本明細書中に記載される種々のコンポーネント間の相互接続の細部は、当業者であれば容易に理解する。
【００８９】
コンピュータシステムは、標準の従来のコンピュータ機能を提供することを理解されたい。このことは、本発明のシステム全体が、例えば、家庭用コンピュータまたはオフィス用コンピュータになじみのあるユーザに容易にアクセス可能になるようにするのに極めて有効である。コンピュータシステムから見れば、複数のブロック（例えば、第１のブロック１６４、第２のブロック１７８、第３のブロック１９２および第４のブロック１９４）を有する再構築可能なアレイ全体は、コンピュータシステムを介して利用可能なマッシブコプロセッサとして見え得る。
【００９０】
別の見方、すなわち、システム全体から見れば、コンピュータシステムは、外部粗粒度プロセッサとしてみなされ得る。アレイから見れば、一度に多くのデータビットおよび多くの命令ビットを操作するプロセッサであると理解され得る。
【００９１】
このシステムの今後の世代では、コンピュータシステムの役割の重要性は次第に低下し得ることを理解されたい。しかしながら、ユーザから見れば、コンピュータシステムは有効なインターフェースを提供し、システムから見れば、特異なプロセッサを提供する。
【００９２】
図２９の例示的な図面を参照すると、本発明の好適な実施形態の基板レベルのコンポーネントのレイアウトの一般的な図を示す。現在のインプリメンテーションでは、各レベル２サブシステム、各Ｉ／Ｏユニットおよび各コンピュータシステムは、別個の基板にインプリメントされていることを理解されたい。詳細には、本実施形態では、このような補足物は、自身のプリント回路基板（ＰＣＢ）とともにインプリメントされる。図２９の図面は、これらの種々の基板の構成を一般的な関係として示す。
【００９３】
より詳細には、レベル２サブシステムの第１のブロック１６４、第２のブロック１７８、第３のブロック１９２および第４のブロック１９４が、各レベル２システムとともに示されている。これら第１〜第４のブロック１６４、１７８、１９２、１９４は、第１のレベル３通信および処理サブシステム１１４−９、第２のレベル３通信および処理サブシステム１８６、第３のレベル３通信および処理サブシステム１８８および第４のレベル３通信および処理サブシステム１９０として機能する。さらに、第１〜第４のコンピュータシステム２７４−１〜２７４−４が示されている。レベル２サブシステム（Ｌ２Ｓ）１１４−１〜１１４−４は、それぞれ、各相互接続線２２６−１〜２２６−４によって対応するＩ／Ｏユニット２２４−１〜２２４−４と相互接続されている。さらに、各Ｉ／Ｏユニット２２４−１〜２２４−４は、各外部相互接続２２８−１〜２２８−４を提供する。レベル３通信および処理サブシステム１１４−９およびコンピュータシステム２７４−１のそれぞれは、互いに隣接し、かつ、図示される第１のブロック１６４のレベル２サブシステムおよび対応するＩ／Ｏユニットに隣接して配置される。
【００９４】
第２のブロック１７８を参照すると、各レベル２サブシステム１１４−５〜１１４−８は、各相互接続線２７８−１〜２７８−４を介してそれぞれ対応するＩ／Ｏユニット２７６−１〜２７６−４と相互接続されている。各Ｉ／Ｏユニット２７６−１〜２７６−４は、外部相互接続２８０−１〜２８０−４を提供する。
【００９５】
第３のブロック１９２を参照すると、各レベル２サブシステム２１６−１〜２１６−４は、各相互接続線２８４−１〜２８４−４を介して対応するＩ／Ｏユニット２８２−１〜２８２−４と相互接続されている。各Ｉ／Ｏユニット２８２−１〜２８２−４は、外部相互接続２８６−１〜２８６−４を提供する。
【００９６】
第４のブロック１９４を参照すると、各レベル２サブシステム２０８−１〜２０８−４は、各相互接続線２９０−１〜２９０−４を介して対応するＩ／Ｏユニット２８８−１〜２８８−４と、それぞれ、相互接続されている。各Ｉ／Ｏユニット２８８−１〜２８８−４は、外部相互接続２９２−１〜２９２−４を提供する。
【００９７】
図３０の例示的な図面を参照すると、本発明の好適な実施形態による、バックプレーン基板に設けられた（Ｖ）ＩＳＡおよびＰＣＩ接続を一般的な関係として示す。より詳細には、図３０の例示的な図面は、レベル２サブシステム１１４−１〜１１４−８、１１４−９および１８８を含み、Ｉ／Ｏユニット２２４−１〜２２４−４および２７６−１〜２７６−４と、コンピュータシステム２７４−１および２７４−４とを含む、第１のブロック１６４および第２のブロック１７８用の（Ｖ）ＩＳＡ線を示す。上述のコンポーネントの各々は、（Ｖ）ＩＳＡ線によって相互接続されているが、レベル３通信および処理サブシステム１１４−９および１８８として機能するレベル２システムが、ＰＣＩ線と相互接続されていることに留意されたい。
【００９８】
図３１の例示的な図面を参照すると、コンピュータシステム２７４−１〜２７４−４のいずれかをキーボード２９６、モニタ２９８またはマウス３００等のユーザインターフェースコンポーネントと選択的に相互接続するために用いられ得るスイッチ２９４が示されている。例えば、スイッチ２９４は、マルチポール、マルチスロースイッチであり得る。ユーザは、スイッチ２９４を介してユーザインターフェースコンポーネントを用い、コンピュータシステム２７１〜２７４のいずれかに容易に直接アクセスすることができる。
【００９９】
図３２の例示的な図面を参照すると、コンピュータシステム２７１〜２７４の各々および雲によって示される外部ネットワークに接続された、イーサネット（Ｒ）ハブ等のネットワークアクセスデバイス３０２を示す。例えば、これらの外部ネットワークは、インターネットを含み得る。コンピュータシステム２７４−１〜２７４−４の各々は、ネットワークアクセスデバイス等を介して外部ネットワークと通信し得る。
【０１００】
本発明による好適な実施形態の上述の説明および図面は、本発明の原理の単なる例示に過ぎず、本発明の範囲および意図を逸脱することなく、種々の改変が当業者によって為され得ることを理解されたい。
【図面の簡単な説明】
【図１】図１は、ツリー格子構造となるようにポートツーポートで接続された、３つの従来技術のＰＥ基板の例示の図である。
【図２】図２は、ＨＳＥネットワークによって相互接続された８個のプロセッサを含む、従来技術の２つのレベルのＨＳＥコンピュータの例示の図である。
【図３】図３は、ＨｄＢネットワークによって相互接続された８個のプロセッサを含む、従来技術の２つのレベルのＨｄＢコンピュータの例示の図である。
【図４】図４は、従来技術のクロスバーの相互接続システムの例示的な模式ブロック図である。
【図４Ａ】図４Ａは、従来技術のクロスバーの相互接続システムの例示的な模式ブロック図である。
【図５】図５は、従来技術の再構成可能な２次元トーラスネットワークの例示の図である。
【図６】図６は、従来技術の１６個の値の、混合基数の３次元オブジェクト名の空間の例示の図である。
【図７】図７は、複数要素の同時接続用の従来技術の多形相互接続ネットワークモジュールの例示の図である。
【図８】図８は、それぞれの基本機能装置の出力がすべての方向において最も近い隣接格子に伝えられる、例示の従来技術のレベル１のネットワーク構造である。
【図９】図９は、長さが４である放送ラインは、５×５の基本機能装置アレイを含むセルからなる行と列との間に提供される、従来技術のレベル２のネットワーク構造の例示の図である。
【図１０】図１０は、時間多重化を組み込んだ、従来技術の一部のクロスバーネットワークの例示のブロック図である。
【図１１】図１１は、Ｈフラクタルの例示の図である。
【図１２】図１２は、本発明の現在の好適な実施形態による、メモリリソースに接続された処理要素の例示の図を提供する。
【図１３】図１３は、本発明の現在の好適な実施形態による、レベル２のサブシステムの例示のブロック図である。
【図１４】図１４は、本発明の現在の好適な実施形態による、図１３のレベル２のサブシステムの別のブロック図である。
【図１５】図１５は、本発明の現在の好適な実施形態による、図１３および図１４のレベル２のサブシステムの別の非常に簡略化されたブロック図である。
【図１６】図１６は、本発明の現在の好適な実施形態による、レベル２のサブシステムの第１のブロックの例示の図である。
【図１７】図１７は、本発明の現在の好適な実施形態による、レベル２のサブシステムの第１および第２のブロック、ならびにレベル３の通信および処理サブシステムを含む、レベル３のサブシステムの例示の図である。
【図１８】図１８は、本発明の現在の好適な実施形態による、複数のレベル３の通信および処理サブシステムと、レベル２のサブシステムの複数のブロックとの間の関係の例示の図である。
【図１９】図１９は、本発明の現在の好適な実施形態によって、第１および第４のブロックの特定の詳細が図示されている、レベル２のサブシステムの第１、第２、第３および第４のブロックそれぞれの例示の図である。
【図２０】図２０は、本発明の現在の好適な実施形態によって、第２および第３のブロックの特定の詳細が図示されている、レベル２のサブシステムの第１、第２、第３および第４のブロックそれぞれの例示の図である。
【図２１】図２１は、一般的な観点から、本発明の現在の好適な実施形態による、第１のブロック１６４のレベル２のサブシステムを示す。レベル２の通信および処理装置それぞれから２つの方向に出ている矢印は、レベル２のサブシステムそれぞれの両方向対称性を表す。
【図２２】図２２は、一般的な観点から、本発明の現在の好適な実施形態による、レベル２のサブシステムの第１〜第４のブロック、および第１および第２のレベル３の通信および処理サブシステムを示す。サブシステムそれぞれから出ている２本の矢印は、これらの２つのサブシステムの辺りにおける両方向対称性を示す。
【図２３】図２３は、本発明の現在の好適な実施形態による、第３および第４のレベル３の通信および処理サブシステムと共に第１〜第４のブロックを示す。サブシステムから出ている矢印は、これらの２つのサブシステムに関する通信の対称性を表す。
【図２４】図２４は、本発明の現在の好適な実施形態による、レベル２のサブシステムの第１のブロックの例示の図である。さらに、入力／出力（Ｉ／Ｏ）装置を示し、各レベル２のサブシステムは、対応するＩ／Ｏ装置と相互接続する。
【図２５】図２５は、本発明の現在の好適な実施形態による、Ｉ／Ｏ装置それぞれのさらなる詳細を提供する例示のブロック図である。相互接続ラインによって運ばれる情報は、音声処理装置２３０−１または映像処理装置と通信し得る。
【図２６】図２６は、図２５の音声処理装置のさらなる詳細を提供する。
【図２７】図２７は、図２５の映像処理装置のさらなる詳細を提供する。
【図２８】図２８は、本発明の現在の好適な実施形態において用いるコンピュータシステムの例示のブロック図である。
【図２９】図２９は、一般的な観点から、本発明の現在の好適な実施形態において用いられる種々のプリント回路基板の構成を示す。
【図３０】図３０は、一般的な観点から、本発明の現在の好適な実施形態による、バックプレーン基板によって提供される（Ｖ）ＩＳＡおよびＰＣＩ相互接続を示す。
【図３１】図３１は、任意の複数のコンピュータシステムと、キーボード、モニタまたはマウスなどのユーザインターフェースコンポーネントとを選択的に相互接続するために用いられ得るスイッチを示す。
【図３２】図３２は、コンピュータシステムおよび雲状の枠内に示される外部ネットワークそれぞれと相互接続された、イーサネット（Ｒ）ハブなどのネットワークアクセスデバイスを示す。これらの外部ネットワークは、例えば、インターネットを含み得る。
【図３３】図３３は、各ブロックを相互接続する第３のレベルの通信および処理装置間の相互接続のワイドパッドの例示の図である。このようなワイドパッドには２つある。これらのワイドパッドは特に、システム全体にわたる放送情報によく適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図２７】
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【図２８】
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【図３１】
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【図３２】
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【図３３】
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【国際公開パンフレット】
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2004507802.tif 000103
【国際公開パンフレット（コレクトバージョン）】
2004507802.tif 000104
【国際調査報告】
2004507802.tif 000105
2004507802.tif 000106
2004507802.tif 000107