(57)【要約】始動／停止発振器（１）を有するディジタル論理演算を実行する回路が提案される。始動／停止発振器（１）は、システムクロック信号に応じて始動し、ディジタル論理演算が終了した所定期間後停止される。始動／停止発振器（１）によりパルスが供給される周期は、システムクロックの周期よりも短い。
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【特許請求の範囲】
【請求項１】
ディジタル論理演算を実行する回路において、当該回路が始動／停止発振器を有し、該始動／停止発振器は、システムクロック信号に応じて始動され、ディジタル論理演算が該発振器により送り出されるパルスの制御のもとで実行され得る所定の期間後に停止し、前記始動／停止発振器によりパルスが送り出される周期は、前記システムクロックの周期より短いことを特徴とするディジタル論理演算を実行する回路。
【請求項２】
請求項１に記載のディジタル論理演算を実行する回路において、前記始動／停止発振器が遅延素子を備え、該遅延素子の遅延時間が、前記始動／停止発振器によりパルスが送り出される時間に対応し、この時間は、ディジタル論理演算の実行に固有の合計演算時間と同じかより長いことを特徴とするディジタル論理演算を実行する回路。
【請求項３】
乗算を行うように構成された請求項２に記載のディジタル論理演算を実行する回路において、この目的のために与えられる乗算回路が、乗算を行うことに固有の合計演算時間が、個々の加算器とフリップフロップとの組み合わせにより導入される遅延時間の合計よりも比較的僅かしか大きくないような加算器とフリップフロップとの組み合わせを多数有することを特徴とするディジタル論理演算を実行する回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル論理演算を実行する回路に関する。
【０００２】
【従来の技術】
ディジタル論理演算、例えば、２個のｎビット数（ワード）の乗算の実行は、比較的高いクロック周波数、即ち、この例においては、乗算周波数より２倍高いクロック周波数を必要とする。大抵、斯様な高クロック周波数は、システムクロックとしては望ましくない。なぜなら、その場合には非常に僅かの直列論理演算しか１クロック周期内に可能とならず、更に、斯様な高クロック周波数は、不必要に高いエネルギ消費を招き、長いクロックラインにおける遅延時間によりもたらされる誤ったデータ伝送を引き起こす恐れがあるからである。ＰＬＬが、斯様な高クロック周波数を得るために用いられ得るであろう。しかしながら、斯かる部品はかなり大仰であり（ｖｏｌｕｍｉｎｏｕｓ）、種々のクリティカルなアナログ回路を有する。その結果、この解決策は、実際には満足行かないものであることが分かった。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、上述の不利な点を解消し、最大演算周波数が最大システムクロックとして用いられ得るディジタル論理演算を実行する回路、言い換えれば、１クロック周期内で完全な演算を実行することを可能にする演算回路を提供することにある。
【０００４】
【課題を解決するための手段】
本発明によれば、この目的のために、冒頭段落に記載されるディジタル論理演算を実行する回路が始動／停止発振器（ｓｔａｒｔ／ｓｔｏｐ ｏｓｃｉｌｌａｔｏｒ）を有し、該始動／停止発振器は、システムクロック信号に応じて始動され、ディジタル論理演算が該発振器により送り出されるパルスの制御のもとで実行され得る所定の期間後に停止し、前記始動／停止発振器によりパルスが送り出される（ｄｅｌｉｖｅｒ）周期が、前記システムクロックの周期より短いことを特徴とする。
【０００５】
米国特許第ＵＳ−Ａ−３，７５３，１３５号公報は、パルス幅弁別器内で用いられる始動／停止発振器を開示している。このパルス幅弁別器においては、出力パルスが、プリセット値を持つカウンタにより、対応する入力パルスが該カウンタ内のプリセット値のカウントダウンの継続期間に対応するパルス幅よりも大きなパルス幅を持つ場合にのみ送り出される。カウントパルスは始動／停止発振器により送り出される。出力パルスの立ち上がりは、入力パルスのパルス幅がカウンタにより決定される値に対応するパルス幅よりも大きいことが判明された場合に生じ、一方、該出力パルスの立ち下がりは、該入力パルスの立ち下がりで形成される。前記カウントパルスを送り出す発振器は、上記入力パルスの立ち上がりで始動され、上記出力パルスの立ち下がりで停止される。故に、この場合、システムクロックの周期内でディジタル論理演算を実行するために規定された一連のパルスを生成する問題はない。
【０００６】
本発明による演算回路の有利な点は、小さなチップ表面積上に実現可能であり、エネルギ消費は低く、非常に高速でユーザフレンドリな点である。
【０００７】
特別の実施例においては、前記始動／停止発振器が、シフトレジスタやカウンタ等の遅延素子を備え、該遅延素子の遅延時間が、前記始動／停止発振器によりパルスが送り出される時間に対応し、この時間が、ディジタル論理演算の実行に固有の合計演算時間と同じかより長い。
【０００８】
本発明による回路は、とりわけ、乗算を行うために用いられても良い。その場合、当該回路は、乗算をなすのに固有の合計演算時間が、個々の加算器とフリップフロップとの組み合わせにより導入される遅延時間の合計よりも比較的僅かしか大きくないような加算器とフリップフロップとの組み合わせを多数有するであろう。
【０００９】
本発明を添付の図面に示される実施例を参照してより詳細に説明する。
【００１０】
【発明の実施の形態】
図１に示される始動／停止発振器１は、ＮＯＴ回路（ｉｎｖｅｒｔｅｒ）とＮＡＮＤ回路との組み合わせ２、ラッチ回路３、シフトレジスタ４、他の２つのＮＯＴ回路とＮＡＮＤ回路との組み合わせ５及び６、並びにＮＯＴ回路７を有する。ＮＯＴ回路とＮＡＮＤ回路との組み合わせ２は、システムクロック信号ＣＬＫにより制御される。信号ＣＬＫの正縁（ｐｏｓｉｔｉｖｅ ｅｄｇｅ）により、ＮＯＴ回路とＮＡＮＤ回路との組み合わせ２を介して幅狭の負のパルスＡがもたらされる。この負のパルスＡにより、前記ラッチ回路における出力信号Ｂがハイとなり、ＮＯＴ回路とＮＡＮＤ回路との組み合わせ５を介してシフトレジスタ４の入力がハイとなり、始動／停止発振器１が始動する。始動／停止発振器１は、クロック信号ＣＬＫＨを送り出し、また、ＮＯＴ回路７を介す入力信号Ａをシフトさせるためのシフトレジスタ４用のクロック信号も送り出す。シフトレジスタは、完全な乗算に必要とされるクロックパルスの数をカウントダウンするように作用する。シフトされた入力信号がシフトレジスタ４の出力部に現れると、幅狭の負のパルスＣが、ＮＯＴ回路とＮＡＮＤ回路との組み合わせ６を介してラッチ回路３に送り出されることになる。この信号Ｃにより、ラッチ回路３を介して前記信号Ｂが再びローになる。結果として、始動／停止発振器１は停止し、クロック信号ＣＬＫの次の正縁を待つことになる。当該発振器の始動の瞬時と停止の瞬時との間、即ち、始動／停止発振器の活性周期中に、フィードバックのＮＯＴ回路とＮＡＮＤ回路との組み合わせ５は、これら２つの瞬時の間に乗算を行うために必要とされるクロック信号ＣＬＫＨにおけるクロックパルスを生成する手筈を整えている。信号ＣＬＫ、Ａ、Ｂ、ＣＬＫＨ及びＣが図２に示されている。
【００１１】
始動／停止発振器１の活性サイクル時間は、乗算の実行に固有の遅延の合計と同じか、僅かに長くあるべきである。以後明らかになるように、そして、図３に示されるように、後者の遅延の合計は、この実施例においては全加算器の遅延の合計Ｔａｄｄｅｒとフリップフロップの遅延の合計ＴｐＦＦとの和により実質的に決定される。それ故、発振器のサイクルは、（Ｔａｄｄｅｒ＋ＴｐＦＦ）よりも僅かに長くなければならない。これは、発振器を原則的に、前記全加算器とフリップフロップと同様のゲート遅延を持つように構築することができ、故に、ＩＣのプロセスの変化に際し、発振器の遅延、全加算器の遅延及びフリップフロップの遅延が等しい程度に変化することになることから可能とされる。それ故、遅延におけるこの一致（ｃｏｎｆｏｒｍｉｔｙ）の結果として、“遅い”又は“速い”ＩＣ製造プロセス中に誤動作させる如何なる危険性なく非常に高いＣＬＫＨ周波数に達することが可能である。
【００１２】
図３は、エラーのないデータ伝送が乗算回路において１サイクル周期内で行われることを可能にする該乗算回路からの基本素子８を示す。この基本素子は、ＡＮＤ回路１０を備える全加算器９並びに２つのフリップフロップ回路１１及び１２から構築される。繰返し加算に係る遅延は、次の加算器へのオーバーフロービットの各々の送り出しに係る遅延に等しく、結果的に（Ｔａｄｄｅｒ＋ＴｐＦＦ）に達する。図３に示される基本素子は、ＩＣ形態で１つの集積素子として構築されても良く、これにより、速度に関する最適化を実現することができる。
【００１３】
図４は、２×４ビット乗算回路の例を示している。この回路は、当該回路の一部を形成する図１の始動／停止発振器１により該発振器の活性サイクル周期中に供給されるパルスＣＬＫＨにより制御される。この回路は、並列直列変換器１３、図３に示される４個の基本素子８、直列並列変換器１４及び入力フリップフロップ１５を有する。互いにより乗算されるべき二つの数の一方が、ロードパルス（ｌｏａｄ ｐｕｌｓｅ）ＰＬ上で前記並列直列変換器に供給され、この変換器から、この数のビットが連続するクロックパルスＣＬＫＨにおいてＡＮＤ回路に加えられ、一方、互いにより乗算されるべき二つの数の他方が、フリップフロップ１５を介して並列形態でこれらＡＮＤ回路に供給される。これらフリップフロップ１５がその都度ロードパルスＰＬに反応するであろうことも道理にかなっている。乗算自体が行われる方法は既知であり、ここでより詳細に説明される必要はない。不可欠なのは、完全な乗算が始動／停止発振器１の活性サイクル周期内で実行され、従って、乗算を行うために必要とされるクロックパルスの数がこの活性周期内に収まるという事実である。
【００１４】
本発明は、図を参照して述べた上述の実施例に限定されず、当該変形が請求項の範囲内に入る限りにおいて全ての種類の変形を含むものである。とりわけ、本発明、即ち、始動／停止発振器による高クロック周波数の局所的な生成は、乗算回路に限定されず、他の例において、とりわけ他の数学的演算を行うための他の機能的ブロックに用いられても良いことを指摘する。
【図面の簡単な説明】
【図１】本発明による乗算回路内の始動／停止発振器の機能図である。
【図２】幾つかの関連するパルスのパターンを示す。
【図３】乗算回路内でエラーのないデータ伝送を１サイクル周期内で行うことを可能にする該乗算回路からの基本素子を示す。
【図４】２×４ビット乗算回路の例を示す。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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