(57)【要約】本発明は性能の改善された有機電界効果トランジスタに関する。出力電流は、ＯＦＥＴ上の複数の電流チャネルの構造により増大させられる。なお、これら複数の電流チャネルはすべて出力電流に寄与するものである。ソース電極及びドレイン電極を、基板表面に対して平行な平面上に配置しないことにより、ソースとドレインとの間の距離を従来可能であったよりも短くすることが可能である。これにより、より速いスイッチング速度を有するより短い電流チャネルが得られる。最後に、本発明は、基板上に省面積でトランジスタが配置された集積回路に関する。
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【特許請求の範囲】
【請求項１】
少なくとも１つのドレイン電極とソース電極とを接続する少なくとも１つの半導体層、少なくとも２つの絶縁層、及び前記基板上にゲート電極を有する少なくとも１つの導体層が、前記ゲート電極への電圧の印加後に、電界効果により少なくとも２つの電流チャネル、及び／又は垂直な電流チャネル、つまり前記基板の表面を横断して延びる電流チャネルが形成されるように構成されている、ことを特徴とする、基板上の有機電界効果トランジスタ。
【請求項２】
少なくとも２つのゲート電極を有する請求項１記載の有機電界効果トランジスタ。
【請求項３】
ゲート電極の両面が２つの電流チャネルの形成に使用される、請求項１又は２に記載の有機電界効果トランジスタ。
【請求項４】
前記少なくとも２つの電流チャネルは異なる形状寸法を有している、請求項１から３のいずれか１項に記載の有機電界効果トランジスタ。
【請求項５】
前記少なくとも２つのゲート電極の間に１つの短絡回路が存在する、請求項１から４のいずれか１項に記載の有機電界効果トランジスタ。
【請求項６】
第１の絶縁層及び／又はドレイン電極は構造化して積層されている、請求項１から５のいずれか１項に記載の有機電界効果トランジスタ。
【請求項７】
前記第１の絶縁層の構造化と前記ドレイン電極の構造化は同じである、請求項１から６のいずれか１項に記載の有機電界効果トランジスタ。
【請求項８】
前記ゲート電極は構造化して積層されている、請求項１から７のいずれか１項に記載の有機電界効果トランジスタ。
【請求項９】
少なくともある箇所ではソース電極とドレイン電極との間の距離が１μｍ未満である、請求項１から８のいずれか１項に記載の有機電界効果トランジスタ。
【請求項１０】
請求項１から９までのいずれか１項に記載の電界効果トランジスタを少なくとも１つ有することを特徴とする集積回路。
【請求項１１】
少なくとも２つのトランジスタが積み重ねられていることを特徴とする集積回路。
【請求項１２】
基板の使用可能面積が集積回路の実際の面積の数倍かであることを特徴とする集積回路。
【請求項１３】
少なくとも２つの有機電界効果トランジスタを有する、請求項１０から１２のいずれか１項に記載の集積回路。
【請求項１４】
前記積み重ね構造において、下側トランジスタのカバー及び／又はカプセルが上側トランジスタの基板及び／又は支持体として使用される、請求項１０から１３のいずれか１項に記載の集積回路。
【請求項１５】
前記下側トランジスタのカプセルは前記積み重ね構造において２００ｎｍよりも大きい厚さを有する、請求項１０から１４のいずれか１項に記載の集積回路。
【請求項１６】
少なくとも２つのトランジスタを積み重ね及び／又は隣接して配置することにより集積回路を製造する方法。
【請求項１７】
少なくとも２つの有機電界効果トランジスタを積み重ねる、請求項１６記載の方法。
【請求項１８】
積み重ねて配置された少なくとも２つのトランジスタを有する集積回路の、論理回路形成における使用。
【請求項１９】
ＯＦＥＴを製造する方法において、
下側電極を基板上に積層するステップと、
絶縁体から成る第１の層を前記下側電極上に積層するステップと、
上側電極を前記第１の絶縁体上に積層するステップと、
前記上側電極と前記第１の絶縁体層を構造化する際に、前記第１の絶縁体層の構造化を必ずドレイン／ソースの構造化とともに１つの作業ステップで行い、すくなくとも垂直電流チャネルが形成される稜においては構造が必ず等しくなるようにするステップと、
前記２つの電極を半導体材料によるコーティングにより接続するステップと、
前記半導体層を第２の絶縁体で覆うステップと、
前記第２の絶縁体上で少なくとも前記半導体により他の２つの電極が接続されている箇所にゲート電極を積層し、構造化するステップとを有する
ことを特徴とするＯＦＥＴを製造する方法。
【請求項２０】
前記下側電極も同様に構造化する、請求項１９記載の方法。
【請求項２１】
構造化された有機層、例えばポリマー層を基板上に積層することにより多重チャネルＯＦＥＴを製造する方法。
【請求項２２】
前記構造化された有機層を少なくとも部分的に基板上への印刷により積層する、請求項２１記載の方法。
【請求項２３】
前記構造化されたポリマー層を、少なくとも部分的にスピンオンデポジション、蒸着及び／又はスパッタリングと後続のリソグラフィとにより前記基板上に積層する、請求項２１又は２２に記載の方法。
【請求項２４】
２００ビットを越えるデータ速度、有利には毎秒１０００ビット（ｋＢｉｔ）のデータ速度で情報処理を行う有機集積回路（少なくとも１つのＯＦＥＴを有する集積回路）内の、有機ディスプレイの制御部。
【請求項２５】
積み重ねて配置された少なくとも２つのトランジスタが内蔵された少なくとも１つの集積回路を有することを特徴とする、ＲＦＩＤタッグ。
【発明の詳細な説明】
【０００１】
本発明は、性能の改善された有機電界効果トランジスタ（ＯＦＥＴ）に関する。
【０００２】
ＯＦＥＴに基づいた有機集積回路（ｐｌａｓｔｉｃ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔｓ　ＰＩＣ）は、超小形電子工学の一般的用途ならびに無接触可読式識別タグ及び製品タグのような使い捨て製品向けに使用される（ＲＦＩＤタグ：ｒａｄｉｏ　ｆｒｅｑｕｅｎｃｙ　ｉｄｅｎｔｉｆｉｃａｔｉｏｎ−ｔａｇｓ）。この場合、シリコン技術の優れた動作特性は無しで済ませることもできるが、そのためには、非常に低い製造コストと機械的柔軟性が保証されなければならない。例えば電子式バーコードのような構成要素は典型的な使い捨て製品である。
【０００３】
今までのところ、ＯＦＥＴの性能は限られている。というのも、この構成素子のために使用される有機半導体材料の電荷担体移動度は低いからである。このことは、とりわけ、ＯＦＥＴの出力電流が比較的小さいことに現れている。ＯＦＥＴの出力電流が大きいほど、ＯＦＥＴから形成される電気回路はより迅速に動作する。別の利点は、出力電流が大きければ、例えばアクティブディスプレイ用の有機発光ダイオード（ＯＬＥＤ）のような、大電流を必要とする素子を直接制御することができることである。
【０００４】
ＯＦＥＴの重要な用途は有機トランスポンダである（ＲＦＩＤタグ）。このトランスポンダが迅速に動作するほど、物体／商品／アイテムを識別するのに要する時間が短縮される。今のところ、ＯＦＥＴに基づいた公知の有機回路は最高で１００ビット／秒のスイッチング速度を有している（Ｐｈｉｌｉｐｓ：Ｇｅｌｉｎｃｋ　ｅｔ　ａｌ．，ＡＰＬ　７７，Ｓ．１４８７−８９，９／２０００）。これは商品／アイテムの迅速な把握にはあまりに緩慢すぎる。というのも、一般的には１２８ビットを伝送できなければならないからである。およそ０．１〜０．０５ｓの読み取り時間が達成されなければならない。そのためには非常に速いＯＦＥＴが使用される。
【０００５】
ＯＦＥＴのスイッチング速度は、ソース電極からドレイン電極への電荷担体の遷移時間により決定され、したがって半導体材料内での移動度及び電流チャネルのチャネル長にも依存しており、電流チャネルが比較的長い場合はスイッチング頻度が比較的低く、逆の場合は逆になる。原則的に高いスイッチング頻度を達成すべきである。というのも、ＯＦＥＴの幾つかの用途はＯＦＥＴのスイッチング速度に依存しており、また今のところＯＦＥＴの用途は低いスイッチング頻度ゆえに制限されているからである。その理由は、一般に情報処理においては、使用可能な伝送に必要とされるビット速度が少なくともＫＢｉｔ／ｓの範囲にあるからである。
【０００６】
従来、例えばＤＥ　１００４０４４１．３から、横方向に、つまり水平方向に且つ基板表面に対して平行に延びる電流チャネルを備えたＯＦＥＴが公知である。ただ１つの電流チャネルがソース電極とドレイン電極との間に形成される。ソース電極とドレイン電極は、従来公知のシステムでは基板表面の平面内及びこの平面と平行に配置されている。ソースとドレインとの間の距離が電流チャネルの長さを決定する。その際、構造化法により、従来は少なくとも１μｍの最短の電流チャネル長が達成される。これにより、およそ１０ＫＨｚ領域のトランジスタスイッチング頻度が達成される。しかし、このスイッチング頻度は多くの用途にとってはまだ低すぎる。
【０００７】
本発明の課題は、ＯＦＥＴの性能、とりわけ出力電流とスイッチング頻度を、ＯＦＥＴの「レイアウト」及びこれにより形成される回路の改善によって向上させることである。
【０００８】
本発明の対象は基板上の有機電界効果トランジスタであり、少なくとも１つのドレイン電極とソース電極とを接続する少なくとも１つの半導体層、少なくとも２つの絶縁層、及び前記基板上にゲート電極を有する少なくとも１つの導体層が、前記ゲート電極への電圧の印加後に、電界効果により少なくとも２つの電流チャネル及び／又は垂直な電流チャネル、つまり前記基板の表面を横断して延びる電流チャネルが形成されるように構成されている。
【０００９】
さらに、本発明の対象は、構造化された有機層（例えばポリマー層）を基板上に積層することにより多重チャネルＯＦＥＴを製造する方法及び／又は基板表面を横断して延びる電流チャネルを有するＯＦＥＴを製造する方法である。
【００１０】
さらに、本発明の対象は、積み重ねて配置された少なくとも２つのトランジスタを有する集積回路である。
【００１１】
最後に、本発明の対象は、論理回路形成における、少なくとも２つ電流チャネル及び／又は１つの垂直電流チャネルを有するＯＦＥＴの使用、及び／又は有機ディスプレイの制御部での使用、ならびに、迅速なトランスポンダ内及び／又はＲＦＩＤタグ内での使用である。
【００１２】
１つの実施形態によれば、ＯＦＥＴを製造する方法は、以下の作業ステップを有する：
下側電極を基板上に積層するステップ、
絶縁体から成る第１の層を前記下側電極上に積層するステップ、
上側電極を第１の絶縁体上に積層するステップ、
前記上側電極と前記第１の絶縁体層を構造化する際に、前記第１の絶縁体層の構造化を必ずドレイン／ソースの構造化とともに１つの作業ステップで行い、すくなくとも垂直電流チャネルが形成される稜においては構造が必ず等しくなるようにするステップ、
前記２つの電極を半導体材料によるコーティングにより接続するステップと、
前記半導体層を第２の絶縁体で覆うステップ、
前記第２の絶縁体上で少なくとも前記半導体により他の２つの電極が接続されている箇所にゲート電極を積層するステップ。
【００１３】
有利には、少なくとも２つの電流チャネル及び／又は垂直に延びる電流チャネルを有するＯＦＥＴの有機集積回路内で使用することにより、少なくとも１０ＫＢｉｔ／ｓの速度で情報を処理することができる。
【００１４】
ＯＦＥＴの公知のレイアウトでは、ソース電極とドレイン電極は、基板表面の平面に対してほぼ平行な平面上にある。これら２つの電極の間の距離はできるだけ小さく保持され、実質的には、構造化法の細かさ又は解像度に依存しており、したがってＯＦＥＴの製造の際の決定的なコスト要因である。というのも、構造化法が細かいほど、コストがかかるからである。
【００１５】
今までのところ、コストのかかる構造化法によってしか、ソースとドレインとの間の距離が１μｍ未満の製造は成功していない。
【００１６】
ここで初めて提案される垂直電流チャネルを有するＯＦＥＴにより、層の厚さを選択することで、非常にコスト安に、ドレインとソースとの間の距離を実質的に例えばおよそ１００ｎｍ〜およそ１μｍくらいに短くすることができる。
【００１７】
これは、ソース電極とドレイン電極との間の距離を反映するチャネル長が、高価でコスト高なフォトリソグラフィ構造化法の解像度には依存しておらず、非常に単純にソースとドレインとの間に積層される絶縁体層の層の厚さに依存しているからである。
【００１８】
このレイアウトを、有利には１０−２ｃｍ２／Ｖｓの移動度を有する有機材料から成る半導体と組合せれば、トランスポンダでの使用に有利なスイッチング速度を有するＯＦＥＴが得られる。
【００１９】
有利には、ＯＦＥＴの２つ又はそれ以上の電流チャネルは、少なくとも２つのゲート電極により形成される。
【００２０】
ＯＦＥＴの１つの実施形態によれば、ゲート電極の両面が電流チャネルの形成に使用される。
【００２１】
別の実施形態によれば、ＯＦＥＴは異なるジオメトリの少なくとも２つの電流チャネルを有している。
【００２２】
２つ又はそれ以上の電流チャネルの配置構成及び／又は電流チャネルの長さの短縮ないし垂直な配置構成によって、出力電流及び／又はスイッチング頻度を使用されている材料に関係なく上昇させることができる。
【００２３】
付加的な電流チャネルは、複数のゲート電極によって又は１つのゲート電極の両面を使用して形成される。２つ又はそれ以上のゲート電極を使用する場合は、これらのゲート電極は有利には短絡される。これにより、様々な電流チャネルをゲート電位だけで制御することができる。そのうえ、ゲート電極を結合すれば、さらにトランジスタを接続しなくてもよい。これにより、多重チャネルＯＦＥＴが簡単に既存の回路コンセプトに統合される。
【００２４】
ＯＦＥＴの製造は、有機層（例えばポリマー層及び／又はオリゴマー層）を構造化して積層することにより、ないしは一般的に絶縁半導体層及び／又は導電性プラスチック層を用いたコーティングにより行われる。これは、有利には印刷技術を介して、又は、スピンオンデポジション、蒸着、キャスト、スピンコーティング又はスパッタリングによる積層と後続のフォトリソグラフィとにより達成される。
【００２５】
ＯＦＥＴの実施形態を多重チャネルＯＦＥＴとして製造する場合、構造化される層は例えば以下のシーケンスで積層される。
【００２６】
まず、ゲート電極を基板上に積層する。そして、ゲート電極上に絶縁体層を積層する。ただし、この絶縁体層はある方向ではゲート電極よりも大きく、この方向に対して垂直方向ではゲート電極よりも小さい。絶縁体層上には、少なくとも１つのソース電極と少なくとも１つのドレイン電極を、下側ゲート電極がほぼソース電極とゲート電極との間の中央に位置するように積層する。
【００２７】
電極の構造化は、例えばフォトリソグラフィ、印刷及び／又はドクタにより行ってもよい。
【００２８】
つぎに、半導体層をソース電極とドレイン電極との間に積層する。その際、半導体層は数μｍだけソース電極及びドレイン電極とオーバーラップする。別の上側絶縁体層は半導体層上に積層する。
【００２９】
第１の絶縁体は、例えばスピンオンデポジション又はドクタにより下側電極上に積層させ、同様に構造化する。第１の絶縁体の層の厚さは、垂直電流チャネルを有するＯＦＥＴにおいてチャネル長を決定する。第１の絶縁体は、分割された作業ステップで構造化してもよいし、隣接するドレイン電極層とともに構造化してもよい。
【００３０】
第１の絶縁体は例えば印刷により積層することができる。
【００３１】
半導体層は例えばスピンオンデポジション又はドクタにより積層し、フォトリソグラフィにより構造化することができる。
【００３２】
第２の絶縁体層も同様にスピンオンデポジション又はドクタにより積層することができる。
【００３３】
最後に、ゲート電極はスパッタリング、蒸着、又は印刷により積層することができる。
【００３４】
ソース電極／ドレイン電極は、導電性の有機材料及び／又は金属導体を含んでいてもよい。
【００３５】
絶縁体としては、ポリイミド、ポリエステル及び／又はポリメタクリル酸メチルが使用される。
【００３６】
ゲートとしては、金属か又は導電性プラスチックが使用される。
【００３７】
半導体層としては、有利には電荷担体の移動度の高い有機材料が使用される。
【００３８】
導体層としては、有利にはポリアニリンが使用される。
【００３９】
本明細書では「有機材料」なる概念は、例えば英語で「プラスチック」と呼ばれるすべての種類の有機的、有機金属的及び／又は無機的合成物質を含んでいる。それは、古典的なダイオードを形成する半導体（ゲルマニウム、ケイ素）と典型的な金属導体とを除いたすべての種類の物質である。それゆえ、ドグマ的に有機材料を炭素が含まれた材料に限定することは意図しておらず、むしろ、例えばシリコンの大幅な使用も考えられている。さらに、この用語は、分子の大きさに関する制限、とりわけポリマー材料及び／又はオリゴマー材料への制限には服してはおらず、完全に“ｓｍａｌｌ　ｍｏｌｅｃｕｌｅｓ”の使用も可能である。
【００４０】
集積回路の場合、基板の表面が、ともに集積回路を形成するトランジスタの個数を限定する。というのも、トランジスタは並列して又は、あるトランジスタの電界効果が隣りのトランジスタを妨害すること及びその逆もないように最小限の間隔で配置されているからである。これに関して不利な点は、集積回路の２次元的、つまり平面的所要面積が比較的大きいことである。
【００４１】
トランジスタを積み重ねることにより、基板の使用可能面積が２倍ないし数倍にもなる。というのも、トランジスタは並列して配置されるだけでなく、上下にも配置することができるからである。ここで、「数倍」とは整数倍だけを指しているのではない。
【００４２】
ＯＦＥＴを積み重ねる場合、例えば下側のＯＦＥＴのカプセル及び／又はカバーを上側のＯＦＥＴの基板及び／又は支持体として使用することができる。その際、カプセルの厚さ及び材料は、下側トランジスタのゲート電極から上側トランジスタのドレイン電極又はソース電極に電界効果が及ばないように選定される。これに応じて、カプセルで包まれた且つ／又は絶縁された層の厚さは、ＯＦＥＴのゲート電極とソース／ドレイン電極との間の絶縁体層の厚さよりも格段に厚くなるように選定される。積み重ねられた２つのトランジスタの間の層の厚さは、有利には２００ｎｍをはるかに越し、例えば４００ｎｍと８００ｎｍの間の範囲内にあり、とりわけおよそ６００ｎｍである。
【００４３】
カプセルの材料としては、有利には絶縁体層が使用される。絶縁体層の材料は、例えばポリビニルフェノール（ＰＶＰ）のような有機半導体技術において広く使用されている絶縁体である。
【００４４】
以下では、実施例を基に本発明をより詳細に説明する。
【００４５】
図１〜３には、多重チャネルＯＦＥＴの構造及びレイアウトが２重チャネルＯＦＥＴの例として示されており、図４〜６には、少なくとも１つの垂直電流チャネルを有するＯＦＥＴが示されており、最後に図７には、積み重ねて配置された少なくとも２つのトランジスタを有する集積回路が示されている。
【００４６】
図１には、２重チャネルＯＦＥＴが示されている。
【００４７】
図２には、ラインＡ−Ａに沿ってＯＦＥＴの断面が示されている。
【００４８】
図３には、ラインＢ−Ｂに沿ってＯＦＥＴの断面が示されている。
【００４９】
図４には、垂直電流チャネルを有するＯＦＥＴの層構造が示されている。
【００５０】
図５には、２つの垂直電流チャネルを有するＯＦＥＴのレイアウトの実施例が示されている。
【００５１】
図６には、２つの垂直電流チャネルを有するＯＦＥＴの別の変形が示されている。
【００５２】
最後に図７には、積み重ねられた２つの有機電界効果トランジスタの断面が示されている。
【００５３】
図１には、トランジスタの３つの電極、すなわち、ソース電極４、ドレイン電極５及びゲート電極８が示されている。ゲート電極８は、例えばゲート電極２と短絡している（図３参照）。さらに、上側絶縁体層７も示されており、これは、ゲート電極８と半導体６との間の電気的接触を防ぐものである。
【００５４】
図２には、２重チャネルＯＦＥＴのレイアウトが図１のラインＡ−Ａに沿った断面で示されている。最も下には基板１があり、この基板は、例えばガラス、セラミック、Ｓｉウェーハ、又は例えばポリイミド箔もしくはポリエチレンテレフタレート（ＰＥＴ）箔のような有機材料であってもよい。基板１上には、下側絶縁体層３があり、この絶縁体層は例えばポリビニルフェノールから成っていてもよい。下側及び上側のゲート電極は、ＯＦＥＴ電極一般においてそうであるように、例えばポリアニリン（ＰＡｎｉ）のような導電性ポリマーから成っていてもよい。２つのゲート電極を通って、電界効果により２つの電流チャネルが生じる。一方は半導体層６の上面に、他方は半導体層６の下面に生じる。これにより、出力電流の増大が本発明に従って生じる。下側ゲート電極は、この断面図では、下側絶縁体３と基板１とにより完全に包囲されている。下側絶縁体層の上には、２つの電極４及び５（ソース及びドレイン）を有する半導体６（例えばポリ−３−チオフェン）があり、隣り合う層として上側絶縁層７があり、その上には上側ゲート電極８がある。
【００５５】
図３には、図１の２重チャネルＯＦＥＴのラインＢ−Ｂに沿った断面が示されている。見て分かるように、また最も下に（フレキシブルな）基板１があり、その上に下側ゲート電極２があり、この下側ゲート電極に上側ゲート電極８が接続されている。下側及び上側の絶縁層３及び７は、ゲート電極により包み込まれており、（断面図において）半導体６を完全に包囲している。
【００５６】
図４では、下から上へ向かって下記の層構造が識別できる。
【００５７】
基板１上には、ソース電極４が積層されている。この層の上でソース電極４と接触しているのが、第１の絶縁体層３と半導体層６である。
【００５８】
第１の絶縁体層３には、ドレイン電極５が隣接している。ドレイン電極５はまた半導体層６とも接触している。つまり、半導体層６は２つの電極４及び５と接触しており、またこの半導体層６を分離する第１の絶縁体層３とも接触している。ただし、ソース４とドレイン５は互いに接触してはおらず、第１の絶縁体層３によって互いに電気的に絶縁されている。これら２つの電極は半導体層６によってのみ結合されている。第１の絶縁体層３の厚さｌは電流チャネル９の長さに相応している。電流チャネル９は、ゲート電極８に電圧が印加された後、ソース電極４とドレイン電極５との間の電界効果により半導体材料６内に形成される。
【００５９】
半導体層６の上には、半導体層６をゲート電極８から絶縁する第２の絶縁体層７がある。
【００６０】
図５には、２つの垂直電流チャネルを有するＯＦＥＴのレイアウトの実施例が示されている。
【００６１】
層構造において下から上へ向かって、再び基板１，その上に隣接してソース電極４、その上に第１の絶縁体層３及びドレイン電極５が構造化されて積層されている。層３，４及び５は半導体材料６で被覆されている。半導体６は第２の絶縁体７で被覆されている。第２の絶縁体層７上には、２つのゲート電極８が構造化されて積層されており、これにより２つの垂直電流チャネル９が形成される。
【００６２】
図６に示されている変形では、同様に２つの垂直電流チャネルが生じるが、ただし２つのゲート電極８によってではなく、２つのドレイン電極５によってである。
【００６３】
図７には、積み重ねられた２つの有機電界効果トランジスタの断面が示されている。
【００６４】
この構造は下から上に向かって集積回路の下記の層を示している。
【００６５】
見て分かるように、下には基板１があり、その上にはドレイン電極とソース電極４，５が左右外側にあり、これらの電極を囲むように半導体層６が積層されている。半導体層６上には第１の絶縁体層３がある。この上にはゲート電極８が位置しており、コンタクトラグ１０を介して下側トランジスタのソース電極及び／又はドレイン電極４，５と結合されており、それにより、ドレイン電極とソース電極４，５の間に半導体層６を通って電流が流れるとすぐに、これらの電極が接続され、ドミノ効果の遅延によって、積み重ねトランジスタが一番下のゲート電極８への電流の印加によって相応してオン状態に切り替わるようになっている。ゲート電極８の上方には、第２の絶縁体層７があり、トランジスタの積み重ね構造はこの絶縁体層７により可能となる。
【００６６】
本発明は性能が改善された有機電界効果トランジスタに関する。出力電流は、ＯＦＥＴ上の複数の電流チャネルの構造により増大させられる。なお、これら複数の電流チャネルはすべて出力電流に寄与するものである。ソース電極及びドレイン電極を、基板表面に対して平行な平面上に配置しないことにより、ソースとドレインとの間の距離を従来可能であったよりも短くすることが可能である。これにより、より短い電流チャネルとより速いスイッチング速度が得られる。最後に、本発明は、基板上に省面積でトランジスタが配置された集積回路に関する。
【図面の簡単な説明】
【図１】２重チャネルＯＦＥＴを示す。
【図２】ラインＡ−Ａに沿ってＯＦＥＴの断面を示す。
【図３】ラインＢ−Ｂに沿ってＯＦＥＴの断面を示す。
【図４】垂直電流チャネルを有するＯＦＥＴの層構造を示す。
【図５】２つの垂直電流チャネルを有するＯＦＥＴのレイアウトの実施例を示す。
【図６】２つの垂直電流チャネルを有するＯＦＥＴの別の変形を示す。
【図７】積み重ねられた２つの有機電界効果トランジスタの断面を示す。
【図１】
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【図２】
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【図３】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2004507096.tif 000028
【国際調査報告】
2004507096.tif 000029
2004507096.tif 000030
2004507096.tif 000031
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