(57)【要約】内部回路ブロック２１０、２１２を有する集積回路２００を試験するためのシステム及び方法。各内部回路ブロックは、ソケットアクセスポート２２０、２２１と呼ばれる専用の試験回路ブロックを有していてもよい。集積回路は、１組の境界走査セル２４０に接続され、かつ階層順に下位レベル試験回路ブロック２３０、２３２に接続される、ＩＥＥＥ　１１４９．１に準拠する試験アクセスポートであるチップアクセスポート２０５を含む。各下位レベル試験制御ブロックは、ソケットアクセスポート２３５、２３６を備える。試験動作は、真上または真下の階層構造における試験制御回路ブロック間で通信することにより、階層構造内において下方および上方に転送される。既存の境界走査は、プッシュ命令を追加して下位レベルへ送信し、かつポップ命令を追加して制御を上位レベル試験回路ブロックへ戻す。
2004500712.tif 000002
【特許請求の範囲】
【請求項１】
最上位レベル試験制御回路ブロックであって、チップアクセスポート（ＣＡＰ）制御装置を備える最上位レベル試験制御回路ブロックと、
階層構造で前記最上位レベル試験制御回路ブロックに接続される複数の下位レベル試験制御回路ブロックであって、それぞれがソケットアクセスポート（ＳＡＰ）制御装置を備える下位レベル試験制御回路ブロックとを備え、
試験動作が、前記階層構造内で下方へおよび上方へ転送される、集積回路用階層試験制御ネットワーク。
【請求項２】
複数の階層レベルを有する階層構造における複数の試験制御回路ブロックであって、
チップアクセスポート（ＣＡＰ）制御装置を有する最上位レベル試験制御回路ブロックと、
複数の下位レベル試験制御回路ブロックであって、１または複数の前記下位レベル試験制御回路ブロックが前記各階層レベルにあり、前記下位レベル試験制御回路ブロックの少なくとも１つが前記最上位レベル試験制御回路ブロックに接続され、それぞれがソケットアクセスポート（ＳＡＰ）制御装置を備える下位レベル試験制御回路ブロックとを備える複数の試験制御回路ブロックを備え、
試験動作が、各試験制御回路ブロックから前記階層構造内の真上または真下の階層レベルにある試験制御回路ブロックに伝達することによって、前記階層構造内で下方へおよび上方へ転送される、チップ設計用の階層試験制御ネットワーク。
【請求項３】
前記階層構造が複数の層で編成され、下位レベル試験制御回路ブロックが直列連鎖で接続され、前記下位レベル試験制御回路ブロックの１つが階層構造の各層にある、請求項２に記載の階層試験制御ネットワーク。
【請求項４】
前記階層構造が複数の層で編成され、下位レベル試験制御回路ブロックが直列連鎖で接続され、前記下位レベル試験回路ブロックの１つまたは複数が前記階層ネットワークの任意の指定された層で接続される、請求項２に記載の階層試験制御ネットワーク。
【請求項５】
前記各下位レベル試験制御回路ブロックが、その試験を制御するために別の仮想回路ブロックに接続される、請求項２に記載の階層試験制御ネットワーク。
【請求項６】
前記各下位レベル試験制御回路ブロックが、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートを備える、請求項２に記載の階層試験制御ネットワーク。
【請求項７】
前記各下位レベル試験制御回路ブロックが、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートからの情報の受信または試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートへの情報の伝送を制御するための試験アクセスポート状態制御装置を備える、請求項６に記載の階層試験制御ネットワーク。
【請求項８】
同じ階層レベルで接続されている下位レベル試験制御回路ブロックのすべてが、共通試験モードイネーブル入力信号、共通試験リセット信号、共通試験モード選択信号、および共通クロック信号を共用する、請求項２に記載の階層試験制御ネットワーク。
【請求項９】
同じ階層レベルで接続される下位レベル試験制御回路ブロックのすべてが、同じ階層レベルで接続される各下位レベル試験制御回路ブロックから出力される個々の試験モードデータ出力信号の論理ＯＲを備える共通試験モードデータ出力信号を集合的に出力する、請求項８に記載の階層試験制御ネットワーク。
【請求項１０】
同じレベルで接続される各下位レベル試験制御回路ブロックが、真下の階層レベルにある下位レベル試験制御回路ブロックから別個の試験モードデータ入力信号を受信し、真下の階層レベルにある下位レベル試験制御回路ブロックに別個の試験モードイネーブル出力信号を出力する、請求項９に記載の階層試験制御ネットワーク。
【請求項１１】
階層試験制御ネットワークの下位レベル試験制御回路ブロックのすべてが機能上同一である、請求項２に記載の階層試験制御ネットワーク。
【請求項１２】
下位レベル試験制御回路ブロックのすべてが構造上同一である、請求項２に記載の階層試験制御ネットワーク。
【請求項１３】
複数の階層レベルを有する階層構造に配列される複数の試験制御回路ブロックであって、前記各試験制御回路ブロックが、第１試験データ入力ポート、第２試験データ入力ポート、および試験データ出力ポートを備え、少なくとも１つがチップアクセスポートに接続される試験制御回路ブロックと、
前記試験制御回路ブロックのすべてに接続される共通試験モード選択信号と、
前記試験制御回路ブロックのすべてに接続される共通試験リセット信号と、
前記試験制御回路ブロックのすべてに接続される共通試験クロック信号とを備え、
同じ階層レベルにある試験制御回路ブロックが、それぞれ、それらの第２試験データ入力ポートで、真上の階層レベルにある試験制御回路ブロックの試験データ出力ポートからの共用試験データ出力信号を受信し、前記同じ階層レベルにある前記試験制御回路ブロックが連鎖構成で接続される、集積回路用階層試験制御ネットワーク。
【請求項１４】
前記試験制御回路ブロックが、
前記チップアクセスポートに接続されるチップアクセスポート（ＣＡＰ）制御装置を有する最上位レベル試験制御回路ブロックと、
複数の下位レベル試験制御回路ブロックであって、１または複数の前記下位レベル試験制御回路ブロックが前記各階層レベルにあり、少なくとも１つの前記下位レベル試験制御回路ブロックが前記最上位レベル試験制御回路ブロックに接続され、それぞれが、ソケットアクセスポート（ＳＡＰ）制御装置を備える下位レベル試験制御回路ブロックとを備え、
試験動作が、前記階層構造における真上または真下の階層レベルにある試験制御回路ブロックに各試験制御回路ブロックから伝達することによって前記階層構造内で下方および上方へ転送される、請求項１３に記載の階層試験制御ネットワーク。
【発明の詳細な説明】
【０００１】
（関連出願の相互参照）
本願は、２０００年１月１８日に提出された同時係続米国仮出願第６０／１７６，８７９号の継続出願である。前述の出願は、ここに完全に述べているかのような参照によって、これにより組み込まれる。
【０００２】
（ＣＦＲ　１．７１（Ｅ）による供述）
本特許文書の開示の一部は、著作権保護の対象となる資料を含む。著作権所有者は、それが特許商標局の特許ファイルまたは記録に記載されているため、第三者による特許文書または特許開示のファクシミリ複製に関して異議を唱えないが、それ以外の場合においてはすべての著作権を留保する。
【０００３】
（発明の背景）
１．発明の分野
本発明の分野は、概して集積回路の電子設計自動化および試験に関し、特に、多ブロック回路設計での回路ブロックを試験するための方法およびシステムに関する。
【０００４】
２．背景
チップ設計者は、多くの場合、設計プロセスを補助し、試作または生産の前にチップ設計のシミュレーションを可能にするために、電子設計自動化（ＥＤＡ）ソフトウェアツールを使用する。ＥＤＡソフトウェアツールを使用するチップ設計は、概して、チップ設計が徐々に仕上げられる反復プロセスを伴う。典型的には、チップ設計者は、必要に応じて回路設計の部分を表示するように、概して高品質のグラフィック機能を有するコンピュータワークステーションで情報を入力することにより回路を構築する。例えば、設計者が回路の機能構成要素を階層的に定義し、次いで各構成要素をより小さな構成要素に分解することにより集積回路を作成する、Ｖｅｒｉｌｏｇ（登録商標）またはＶＨＤＬなどのハードウェア記述言語（ＨＤＬ）を使用するトップダウンの設計方法論が、一般的に利用される。
【０００５】
集積回路の多様な構成要素は、初期に、それらの機能上の動作および関連する出入力によって定義される。ＨＤＬまたはその他高水準の説明から、実際の論理セルインプリメンテーションは、典型的には、回路の機能上の説明を特定の回路インプリメンテーションに変換する論理合成によって決定される。それから論理セルは「配置され」（すなわち、回路レイアウトの中で特定的な座標位置を与えられ）、特殊配置／配線ソフトウェアを使用して「配線され」（すなわち、設計者の回路定義に従ってともに結線または接続され）、物理レイアウトファイルを生じさせる。例えば、ＧＤＳＩＩまたはＣＩＦフォーマットなどのマスクファイルを鋳物工場に提供してもよく、該マスクファイルには鋳物工場がそこから実際の集積回路を製造できるようにするほど十分な情報を記憶している。
【０００６】
設計プロセスの多様な段階で、試験手順または検証手順を介して設計の妥当性検査が所望されてよい。設計を試験するために、普通は、設計に対する入力に適用され、設計の出力に対して比較される試験ベクタの集合が生成される。設計の誤りは、設計により生成される実際の出力が予想される出力と一致しない場合に示されるだろう。試験アクセスポート（ＴＡＰ）は、試験データソースから入力試験データを受信し、集積回路から出力試験データを出力するために、通常、チップに実装されて提供される。該試験アクセスポートは、通常、集積回路の製造中および製造後に集積回路を試験するために使用される。試験アクセスポートの別の一般的な用途は、個々の構成要素（ＩＣ）を試験することに加え、複数の構成要素（ＩＣ）間の相互接続性が検証できるプリント回路基板（ＰＣＢ）上にある。試験アクセスポートは、概して、１つのこのようなセルが集積回路の各入力ピンと出力ピン用である境界走査セルの直列リンクされた集合に接続される。試験アクセスポートは、境界走査セルに関して、ひいては集積回路コアに関して情報の流入と流出を制御する。
【０００７】
試験プロセスおよび検証プロセスは、集積回路（ＩＣ）設計の変化のために新しい課題に直面している。特に、回路素子の機能サイズの減少が、単一の集積回路上にさらに多くの構成要素を配置する能力につながってきた。同時に、より高速の市場出荷時間（ｔｉｍｅ−ｔｏ−ｍａｒｋｅｔ）、ひいては潜在的な競争の優位を可能にするために、設計サイクル時間の短縮が求められている。部分的にはこれらの傾向のため、集積回路コア設計における現在の傾向は、単一ＩＣ上に記憶できるさらに複雑なコアを作成することである。過去にＩＣ全体であった設計コアは、現在では、複数の設計コアを含む複雑なＩＣの個々の構成要素としてのその使用を可能にするサイズまで縮小されてきた。
【０００８】
集積回路設計業界での別の傾向とは、集積回路の開発時間を短縮するために、新しい設計で、特にマルチコア集積回路で先存する回路ブロックを再利用することである。既存の回路ブロックは「ソフト」または「ハード」あるいは中間のいずれであってもよい。「ソフト」回路ブロックとは、物理的にレイアウトされていない回路ブロックであるが、「ハード」回路ブロックはその物理的なレイアウトがすでに決定されたものである（すなわち、その内部構成要素の配置および経路選択が達成されている）。既存の回路ブロックは、時折「ＶＣ」（「仮想構成要素」の省略）または「ＩＰ」（ある特定の設計者に対してそれらが工業所有権によって保護されていることを示唆する「知的財産」の略）と呼ばれることがある。多くの場合、既存の回路ブロックがより大きな集積回路設計に配置された後に、試験アクセスポートはチップレベルのピンを通してアクセス可能であると仮定して、既存の回路ブロックはＩＰ自体の試験を可能にするための独自の個別試験アクセスポートを含む。
【０００９】
複雑なＩＣ設計に対する従来のアプローチは、製造業者が開発した試験ベクタを使用してすでに個別に試験されている既存の回路コア（例えば、ＶＣまたはＩＰ）を使用するシステム開発を含む。多くの場合、基本的なプラットホームが開発され、設計機能性が拡張されるにつれて、さらに多くの既存の回路コアが設計の階層に追加される。既存の集積回路コアの再利用は、通常、総合的な設計および検証の時間をさらに短縮するために、既存の製造レベル試験ベクタを使用する可能性を高める。指定される仮想構成要素ブロックに対して試験ブロックがすでに存在するときに新しい試験ベクタの開発に時間を投資することは、部分的な設計の再利用による市場に出す時間を短縮するという目標をくつがえすことになる。これは、特に、再利用される仮想ブロックがすでに固められており、別の試験ベクタを生成する余地がほとんどまたはまったく残されていない場合に当てはまる。
【００１０】
集積回路の設計サイズおよび複雑度が増すにつれて、製造レベルの試験ベクタを開発するために必要な時間も大幅に増加し、チップを市場に送達する際の遅延を大きくしてきた。事態をさらに複雑にするのは、幅広く受け入れられているＩＣ試験規格、つまり電気電子学会（ＩＥＥＥ）によって広められている規格１１４９．１が、内蔵の試験アクセスポートとともに埋め込まれているコアを含むＩＣの中で直接的に使用できない。１１４９．１規格は、１つのチップあたり１つの試験アクセスポートを可能にするという目標をもって公式化され、その内のいくつかが内部されている１１４９．１に準拠した試験アクセスポートをすでに有している可能性がある、複数の埋め込まれたコアを含むチップ設計の可能性を考慮に入れていない。この問題は、１１４９．１試験規格が電子回路業界および半導体業界で幅広く受け入れられ、現在のＩＣおよび将来のＩＣが規格に完全に準拠することがきわめて望ましくなるにつれてますます重要になってきている。
【００１１】
チップ自体には無関係に直接的なピンアクセスが限られている、あるいはまったくなく、個々のコアがチップ内に埋め込まれているため、マルチコア集積回路の内側で個々のコアを試験するために既存の試験ベクタまたは新しい試験ベクタも使用することは困難な課題を呈する。マルチコア集積回路が製造されるときには、必要な外部接続性だけが維持される。したがって、個々の回路ブロックのピンの多くは、チップの外部から部分的にあるいはまったくアクセスすることができない。個々の回路ブロックの各ピンに対する外部接続性が提供できないため、試験ベクタの集合を製造されたマルチコア集積回路設計に適用することによって個々の試験ブロックを試験することは問題を含む可能性がある。さらに、回路ブロックが境界走査（ＢＳ）ポートを有していても、および試験ベクタが個々の回路ブロックを、その境界走査ポートを通して試験するように設計されているとしても、これはチップレベルでの試験ピンの数を大幅に増加するため、このような回路ブロックの境界走査ポート全体の接続性をチップの端縁まで持ち出すことは実行可能でもなければ、効率的でもない。
【００１２】
複雑なＩＣを試験することの別の問題とは、いくつかの回路ブロックが、それ自体、１または複数の内部回路ブロックから構成されている場合があり、そのそれぞれが試験を必要とする可能性もあり、そのそれぞれが専用の設計アクセスポートとともに独自に設計されている可能性もあるという点である。既存のＩＥＥＥ規格はチップ上のより大きな回路ブロックに内蔵される回路ブロックを試験するために適したプロトコルを十分に定めていない。
【００１３】
最近、依然としてＩＥＥＥ　１１４９．１規格に準拠しながらも複雑なＩＣ内の埋め込まれているコアを試験することにまつわる困難に対処するために多様な方法論が提案されてきた。例えば、１つのアプローチは、ここに完全に述べているかのような参照によって、これにより組み込まれるＬｅｅ　Ｗｈｅｔｓｅｌの「埋め込まれたコアを備えるＩＣ用のＩＥＥＥ　１１４９．１をベースにした試験アクセスアーキテクチャ（Ａｎ　ＩＥＥＥ　１１４９．１　Ｂａｓｅｄ　Ｔｅｓｔ　Ａｃｃｅｓｓ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｆｏｒ　ＩＣｓ　Ｗｉｔｈ　Ｅｍｂｅｄｄｅｄ　Ｃｏｒｅｓ）、国際試験会議議事録（Ｐｒｏｃ．　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｓｔ　Ｃｏｎｆｅｒｅｎｃｅ）、１９９７年、６９〜７８ページに説明されている。この記事で詳説されているアプローチは、埋め込まれているＩＣコアを試験することにまつわる問題に向けられているが、コア階層の各レベルでの大量の論理回路を含む（ＴＡＰ制御装置の改良を生じさせる）回路ブロックにおける既存の試験アクセスポート（ＴＡＰ）制御装置の改良を必要とする。既存の試験アクセスポート制御装置の改良を必要とせず、おもに事前に固められたブロックを有する設計に向けられたそれ以外の方法論は、各回路ブロック階層レベルでの（ＨＴＡＰとして知られている）修正済みＴＡＰ制御装置の追加を必要とする可能性がある。このようなアプローチは、ここに完全に述べているかのような参照によって、これにより組み込まれる、Ｄ．Ｂｈａｔｔａｃｈａｒｙａの「集積回路内の埋め込まれているコア用の階層試験アクセスアーキテクチャ（Ｈｉｅｒａｒｃｈｉｃａｌ　Ｔｅｓｔ　Ａｃｃｅｓｓ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｆｏｒ　Ｅｍｂｅｄｄｅｄ　Ｃｏｒｅｓ　ｉｎ　ａｎ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）」、第１６回ＩＥＥＥ、ＶＬＳＩ試験シンポジウム議事録（Ｐｒｏｃ．　ＶＬＳＩ　Ｔｅｓｔ　Ｓｙｍｐｏｓｉｕｍ，　１６ｔｈ　ＩＥＥＥ）、１９９８年、８〜１４ページに説明されている。前述の従来のアプローチは、関係するインプリメンテーションの複雑さのためにエンジニアリング時間および作業の増加を必要とする可能性があり、さらに専門化されたソフトウェアツールを必要とする可能性がある。
【００１４】
複雑なＩＣで埋め込まれたコアを試験するための別の方法は、試験されるコアを含む所望回路ブロックを選択するためにマルチプレクサ（ＭＵＸ）を利用する。このアプローチを使用すると、多重化のために必要とされる選択ピンの数は通常切り上げられてｌｏｇ２Ｎであり、この場合Ｎは設計で試験される、埋め込まれているコアの数のことである。したがって、例えば、チップ内に埋め込まれているコアを含む、９個の回路ブロックの１つを選択するためには、切り上げられるｌｏｇ２９は４であるため、４本の選択ピンが必要とされる。この技法はさまざまな埋め込まれているコアに対するアクセスを可能にするが、それが集積回路中に埋め込まれているコアの数に比例して数多くのチップ試験ピンを必要とするために望ましくなく、大多数の埋め込まれているコアを含む複雑な設計にとって非効率的となる。
【００１５】
このようにして、複雑なＩＣで試験するために埋め込まれているコアにアクセスするためのスケーラブルな効率的な機構、特に最小の設計および面積のオーバヘッドを必要とし、事前に作成された試験パターンシーケンスを有する回路ブロックと容易に接続するＩＥＥＥ　１１４９．１規格と互換性のある機構に対するニーズが存在する。
【００１６】
（発明の概要）
発明は、一態様において多数のブロック集積回路を試験するための方法およびシステムを提供する。ＩＥＥＥ　１１４９．１規格試験プロトコルと互換性のある好ましいシステムおよび方法を説明する。
【００１７】
ここで開示する一実施形態において、それぞれが内部コアを含む１または複数の回路ブロックと、好ましくは１組の境界走査セルに接続されるチップアクセスポート（例えば、ＩＥＥＥ規格１１４９．１に準拠する試験アクセスポート）とを備える集積回路を試験するためのシステムおよび方法を提供する。一態様において、集積回路用の階層試験制御ネットワークは、チップアクセスポートを有する最上位レベル試験制御回路ブロックと、階層構造で最上位レベル試験制御回路ブロックに直接的または間接的に接続される複数の下位レベル試験制御回路ブロックとを備える。各下位レベル試験制御ブロックは、その試験を制御するために、集積回路設計内の個々の回路ブロックに、または個々の回路ブロックの一部に接続されてよい。この実施形態においては、各下位レベル試験制御回路ブロックは、好ましくはソケットアクセスポート（ＳＡＰ）制御装置を備え、試験動作は、前記階層構造内で下方および上方へ転送される。特定の実施形態において、試験動作は、試験制御ブロックから階層構造における真上または真下の階層レベルにある試験制御ブロックへ伝達することにより階層構造で下方および上方へ転送される。
【００１８】
各下位レベル試験制御回路ブロックは、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートを備えてもよい。このような構成においては、各下位レベル試験制御回路ブロックは、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートからの情報の受信またはそれらへの情報の伝送を制御するための状態制御装置を備えてもよい。
【００１９】
同じ階層レベルで接続される下位レベル試験制御回路ブロックは、共通試験モードイネーブル入力信号、共通試験リセット信号、共通試験モード選択信号、および共通クロック信号を共用し、同じ階層レベルで接続される各下位レベル試験制御回路ブロックから出力される個々の試験モードデータ出力信号の論理ＯＲを備える、共通試験モードデータ出力信号を集合的に出力してもよい。このような構成において、同じ階層レベルで接続される各下位レベル試験制御回路ブロックは、真下の階層レベルにある下位レベル試験制御回路ブロックからの信号の中で別個の試験モードデータを受信してもよく、真下の階層レベルにある下位レベル試験制御回路ブロックに別個の試験モードイネーブル出力信号を出力してもよい。
【００２０】
階層試験制御ネットワークの各下位レベル試験制御回路ブロックは、機能上同一であってもよい。さらに、各下位レベル試験制御回路ブロックは構造上同一であってもよい。
【００２１】
他方の実施形態においては、各試験制御回路ブロックが、第１試験データ入力ポート、第２試験データ入力ポート、および試験データ出力ポートを備え、試験制御回路ブロックの少なくとも１つがチップアクセスポートに接続される、複数の階層レベルを有する階層構造内に複数の試験制御回路ブロックを備える集積回路用の階層試験制御ネットワークを提供する。試験制御ネットワークは、さらに、各試験制御回路ブロックに接続される共通試験モード選択信号、各試験制御回路ブロックに接続される共通試験リセット信号、および各試験制御回路ブロックに接続される共通試験クロック信号を備える。同じ階層レベルにある試験制御回路ブロックは、好ましくは連鎖構造で接続される。同じ階層レベルにある各試験制御回路ブロックは、その二次試験データ入力ポートで、すぐ上の階層レベルにある試験制御回路ブロックの試験データ出力ポートから共用される試験データ出力信号を受信する。この実施形態における試験制御回路ブロックは、チップアクセスポートに接続されるチップアクセスポート（ＣＡＰ）制御装置を有する最上位レベル試験制御回路ブロック、および複数の下位レベル試験制御回路ブロック、各階層レベルにある１つまたは複数の下位レベル試験制御回路ブロックを備えてもよい。少なくとも１つの下位レベル試験制御回路ブロックが、最上位レベル試験制御回路ブロックに接続されてもよく、各下位レベル試験制御回路ブロックがソケットアクセスポート（ＳＡＰ）制御装置を備えてもよい。試験動作は、各試験制御回路ブロックから、前記階層構造内の真上または真下の階層レベルにある試験制御回路ブロックに伝達することによって階層構造内で下方および上方へ転送されてよい。
【００２２】
他方の別の態様においては、階層試験制御ネットワーク内で動作できるか、でなければ従来の規格プロトコル（ＩＥＥＥ　Ｓｔａｎｄａｒｄ　１１４９．１等）に従って試験ポート制御装置として動作するように容易に構成できる多機能試験制御回路ブロックを提供する。
【００２３】
さらなる実施形態、変形および付加拡張機能もここに説明する。
【００２４】
（好ましい実施形態の説明）
本発明の好ましい実施形態は、ここで、適宜に添付図面に関して説明されるだろう。
【００２５】
図１は、試験アクセスポート（ＴＡＰ）１１２及び境界走査（ＢＳ）セル１２４を有する埋め込まれたコア１２６を含む「典型的な」回路ブロック１００のブロック図である。回路ブロック１００は、ある特定の集積回路設計またはチップの全体を備えてよい。この例の試験アクセスポート１１２は、あたかも完全にここに述べられているように参照してこれにより組み込まれている、電気電子エンジニア研究所（Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌｅｃｔｒｉｃａｌ　ａｎｄ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｅｎｇｉｎｅｅｒｓ，　Ｉｎｃ．）によって出版された、ＩＥＥＥコンピュータ学会（ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ　Ｓｏｃｉｅｔｙ）、（ＩＥＥＥ規格１１４９．１ａ−１９９３年及びあらゆるそれ以降の追加または修正を含む）「ＩＥＥＥ標準試験アクセスポート及び境界走査アーキテクチャ（ＩＥＥＥ　Ｓｔａｎｄａｒｄ　Ｔｅｓｔ　Ａｃｃｅｓｓ　Ｐｏｒｔ　ａｎｄ　Ｂｏｕｎｄａｒｙ−Ｓｃａｎ　Ａｒｃｈｉｔｅｃｔｕｒｅ）」、１１４９．１−１９９０に説明されるＩＥＥＥ規格１１４９．１に基づいた汎用試験アクセスポートであってよい。ＩＥＥＥ規格１１４９．１に準拠する試験アクセスポート１１２は、複数の（４本または５本の）専用の試験信号ピン、つまり試験クロック（ＴＣＫ）信号１１８、試験モード選択（ＴＭＳ）信号１１６、試験データ入力（ＴＤＩ）信号１１４、試験データ出力（ＴＤＯ）信号１２２、及びオプションの試験リセット（ＴＲＳＴ）信号１２０を含む。試験アクセスポート信号１１４、１１６、１１８、１２０及び１２２は、前述されたＩＥＥＥ規格１１４９．１条項に記述される状態図に従って動作する試験アクセスポート制御装置（図示されていない）と通常呼ばれる１６の状態有限状態機械を制御する。
【００２６】
回路ブロック１００は、通常、チップの主要な部分を含み、チップの性質に応じて、個別に使用されるか、あるいは別のさらに大きなシステム内での使用のために意図されてよい。境界走査セル１２４は、境界セルを内部コア１２６に連結する各入力／出力ピン１２５に存在する信号値を制御する、及び／または観察するために、試験アクセスポート１１２と内部コア１２６の間に配置される。一般的には、内部コア１２６の入力／出力ピン１２５ごとに、１つの境界走査セル１２４が提供されるだろう。境界走査セル１２４は、典型的には、走査連鎖を形成するように直列で連結され、このように配置されるとき、境界走査レジスタまたは境界操作連鎖と集合的に呼ばれてよい。
【００２７】
埋め込まれたコア１２６を試験するために、試験ベクタは、試験刺激が並列で入力／出力ピン１２５を通して内部コア１２６に適用されるように試験アクセスポート１１２を通して直列で境界走査レジスタ１２４の中に読み込むことができる。それから、コア１２６の応答は境界走査レジスタ１２４によって並列で捕捉される。該捕捉された応答は、それから試験アクセスポート１１２を通して直列で読み出される。
【００２８】
図２は、ここに開示されるように１つの実施形態に従って階層試験回路アーキテクチャを示す高水準図である。図２に図示されるように、（この例では、複数の仮想回路ブロックから形成される「チップに実装されたシステム」を備えてよい）チップ２００が、基礎ブロック２１０及び回路ブロック２１２などの多様なその他の周辺回路ブロックを備えてよい。基礎ブロック２１０は、通常、チップ２００の一次制御論理回路を含み、多くの場合、それがさまざまなチップ設計のために再利用できる、及び／または適応できるようにプログラム可能な機能性を含む。基礎ブロックの例は図３に描かれている。該基礎ブロック２１０は、それ自体、内部に、例えば仮想回路ブロック２３０と２３２などのそれ以外の仮想回路ブロックを備えてよい。図２に図示されているチップ２００は、チップ２００の内部と外部世界の間の試験インタフェースとしての役割を果たす、チップアクセスポート（ＣＡＰ）２０５と呼ばれるトップレベルの試験回路ブロックを備える。
【００２９】
チップアクセスポート２０５は、自動試験装置を使用して構成要素試験中に、及びデバッグの間に内部走査または内蔵自己テスト（ＢＩＳＴ）などの試験機能にアクセスを提供するために使用できる。例えば、回路ブロック２１２などのそれ以外の試験可能な周囲回路ブロックだけではなく基礎ブロック２１０の内部試験機能に対するアクセスを獲得する目的で使用される。チップアクセスポート２０５自体は、入力／出力（Ｉ／Ｏ）ピンの集合及びチップ２００の内部試験機能にアクセスするためにそれらを使用するための関連プロトコルを備える。
【００３０】
チップアクセスポート２０５は、好ましくはＩＥＥＥ規格１１４９．１などの標準プロトコルと互換性がある。ＩＥＥＥ規格１１４９．１などの標準プロトコルを使用する優位点は、それが多様なチップ構成要素の間の相互接続を試験するために業界規格ツールを使用する可能性があるという点である。この例では、チップアクセスポート２０５は、試験クロック（ＴＣＫ）信号ピン、試験モード選択（ＴＭＳ）信号ピン、試験データ入力（ＴＤＩ）信号ピン、試験データ出力（ＴＤＯ）信号ピン、及び、要すれば試験リセット（ＴＲＳＴ）信号ピンを含む複数（４つまたは５つ）の専用試験信号ピンを含み、その目的は、通常ＩＥＥＥ規格１１４９．１に定義される同じ信号に類似している。図４は、説明されたようにチップアクセスポート２０５または他の試験回路ブロックに使用してもよい、説明されたばかりの入力信号及び出力信号を描く、好ましい試験回路ブロック制御装置４００のブロック図である。
【００３１】
１つの態様では、チップアクセスポート２０５は、外部（つまり、プリント回路基板）と内部（ＩＣ構成要素）試験の両方を含むチップ２００の試験可能性機能にアクセスするために使用されるチップレベルリソースを備える。チップ２００内では、各回路ブロックには、好ましくはその試験可能性機能にアクセスできる（ソケットアクセスポート（ＳＡＰ）または設計アクセスポート（ＤＡＰ）と呼ばれてよい）専用の試験回路ブロックが備えられる。
【００３２】
チップアクセスポート２０５は、好ましくは、命令レジスタ（ＩＲ）、バイパスレジスタ、境界走査レジスタ、及びＩＥＥＥ規格１１４９．１によって定義されるように状態遷移マップを実現する有限状態機械（ＦＳＭ）を備える。チップアクセスポート２０５の命令レジスタは、ＩＥＥＥ規格１１４９．１によっても定義される。ＣＡＰ制御装置と呼ばれる専用論理回路ブロックは、試験命令及びデータを、例えば自動化試験装置とチップ２００の間で交換できるように、チップアクセスポート２０５に接続する。チップアクセスポート２０５のＣＡＰ制御装置は、命令レジスタを含む試験アクションと、（それらを命令レジスタと区別するために「データレジスタ」と呼ばれるそれ以外のレジスタを含む）試験アクションの区別をする。有限状態機械の内部状態は、命令レジスタアクションが実行されるのか、境界走査レジスタアクションが実行されるのか、あるいはそれ以外のデータレジスタアクションが実行されるのかを示し、指定されるレジスタアクション（例えば、Ｃａｐｕｔｕｒｅ−ｘＲ、Ｓｈｉｆｔ−ｘＲ、またはＵｐｄａｔｅ−ｘＲ）が発生できるようにする。例えば、ＩＥＥＥ規格１１４９．１に従って、命令レジスタは、Ｕｐｄａｔｅ＿ＩＲ状態の間だけ新しい値を受信するように更新できる。Ｓｈｉｆｔ＿ＤＲ状態は、現在選択されているデータレジスタの直列走査を実行するために使用される。有限状態機械の状態遷移は、構成要素の外部専用試験ピンによって制御されてよい。
【００３３】
好ましい実施形態では、チップアクセスポート２０５は、ソケットアクセスポート（複数の場合がある）（ＳＡＰ（複数の場合がある））と呼ばれる１つまたは複数の試験回路ブロックに連結し、そのそれぞれがチップ２００上の回路ブロックの１つに位置する。図２の例では、チップアクセスポート２０５は、基礎ブロック２１０のソケットアクセスポート２２０及び周辺回路ブロック２１２のソケットアクセスポート２２１に供給する。チップアクセスポート２０５は、その他の周辺回路ブロックにも供給してよい。基礎ブロック２１０の中では、ソケットアクセスポート２２０は、その他の追加ソケットアクセスポートに供給してよい。例えば、基礎ブロックソケットアクセスポート２２０は、回路ブロック２３０のソケットアクセスポート２３５及び回路ブロック２３２のソケットアクセスポート２３６に供給する。同様に（周辺回路ブロック２１２などの）周辺ブロックでは、ソケットアクセスポート２２１が、１つまたは複数の追加ソケットアクセスポートに供給する。
【００３４】
１つの態様では、各ソケットアクセスポートが、チップアクセスポート２０５に統一したプロトコルを提示できるようにするために中間ポート及びプロトコルを提供する。基礎ブロック２１０または周辺ブロックのどれかのソケットアクセスポートは、標準外である、あるいはそれ以外の場合、チップアクセスポート２０５によって使用されるプロトコルに準拠しない設計アクセスポート（ＤＡＰ）に接続してよい。このような場合でのソケットアクセスポートは、回路ブロック試験インタフェースがチップアクセスポート２０５と通信できるようにし、このようにして統一プロトコルを使用して試験機能に備える。ある特定の回路ブロックのソケットアクセスポートと設計アクセスポートの間のインタフェースまたは写像は、通過するワイヤ及び／または追加試験論理回路及び関連付けられたプロトコルを使用して行われてよい。好ましい実施形態では、設計アクセスポート及びＣＡＰ制御装置に対するソケットアクセスポート信号の１対１の写像が行われる。ソケットアクセスプロトコルアーキテクチャは、好ましくは、複数のソケットアクセスポートが（通常は、基礎ブロック２１０の設計段階中に）ともに連結され、チップアクセスポート２０５にリンクされる複合ソケットアクセスポートを形成し、このようにしてチップアクセスポート２０５のピンを通した個々の設計ブロックアクセスを提供できるように定義される。
【００３５】
各ソケットアクセスポート２２０、２２１、２３５、２３６は、好ましくは、例えばＩＥＥＥ規格１１４９．１などのチップアクセスポート２０５と同じ規格プロトコルと互換性がある。試験アクセスポート有限状態機械及びその関連付けられた試験モード選択（ＴＭＳ）入力は、チップアクセスポート２０５の有限状態機械から同様の状態符号化情報を供給するためにブロードサイド入力を置換することによって、ソケットアクセスポート２２０、２２１、２３５、２３６から排除することができる。
【００３６】
チップ２００には、図１に関して注記されたように、境界走査セルを内部回路ブロックに連結する入力／出力ピンに存在する信号地を制御する及び／または観察するためにチップアクセスモード２０５と内部回路ブロックの間に配置される複数の境界走査セル２４０もある。一般的には、１つの境界走査セル２４０が、（基礎ブロック２１０などの）内部回路ブロックの入力／出力ピンごとに提供されるだろう。境界走査セル２４０は、前記に注記されたように、走査連鎖を形成するように典型的には直列で連結され、このように配列されるとき、集合的に境界走査レジスタまたは境界走査連鎖と呼ばれてよい。
【００３７】
埋め込まれた回路ブロックを試験するために、試験ベクタは、試験刺激がその入力／出力ピンを通して内部回路ブロックに並列に適用されるように、チップアクセスポート２０５を通して直列で境界走査セル（またはレジスタ２４０）の中に読み込まれてよい。試験中の回路ブロックの応答は、境界走査セル（またはレジスタ）２４０にいよって並列で捕捉できる。それから、捕捉された応答は、チップアクセスポート２０５を通して直列で読み出されてよい。境界走査セル（またはレジスタ）２４０は、それによって、内部回路ブロックのＩ／Ｏピンに制御可能性及び／または観察可能性を与える。境界走査セル（またはレジスタ）２４０は、プリント回路基板上のマルチドライブバス信号が試験可能であるように、双方向信号について信号流れの方向を制御するために追加ビットを含むこともできる。
【００３８】
チップアクセスポート２０５での命令レジスタの可用性により、複数の試験アクションのどれか１つを実行するためにＣＡＰ制御装置をプログラミングできるようになる。拡張された試験機能は、新しい命令を追加することによって提供できる。例えば、チップ２００上の回路ブロックを試験するために既存のチップ上に実装されたＢＩＳＴ制御装置をイネーブルする（つまり、それに対するイネーブル信号を発行する）ＢＩＳＴ命令が提供できる。
【００３９】
好ましくは、チップアクセスポート２０５の境界走査セル（またはレジスタ）２４０と命令レジスタの両方とも、それぞれ試験データ入力（ＴＤＩ）信号ピン及び試験データ出力（ＴＤＯ）信号ピンを介して、そのコンテンツの直列アクセス（つまり走査）を使用して、ロード及びアンロードされる。
【００４０】
すべてのこのような構成要素にアクセスする便利な手段を提供するために複数の回路ブロックを直列で連結することが可能である。チップアクセスポート２０５のバイパスレジスタは、単一ビットレジスタとして実現されてよく、直列で連結されている複数の回路ブロックの１つにアクセスするときに、直列シフト段階の総数を削減するために１つまたは複数の構成要素を迂回するために使用できる。
【００４１】
ＣＡＰ制御装置の活動は、チップアクセスポート２０５内の有限状態機械の内部状態によってだけではなく命令レジスタ（ＩＲ）の中にロードされる特定の命令によっても制御されてよい。有限状態機械遷移は、通常、試験クロック（ＴＣＫ）が適用されるときに試験モード選択（ＴＭＳ）信号の値に応えて発生する。試験アクションは、通常、ＩＥＥＥ規格１１４９．１またはその他のプロトコルによって指定されるように、試験クロック（ＴＣＫ）信号の立ち上がり端または立下り端上で発生する。
【００４２】
試験リセット（ＴＲＳＴ）信号は、ターゲットチップ２００の機能動作がその試験論理回路によって妨害されずに発生できるように、有限状態機械を試験論理回路リセット状態に押しやるための非同期手段を提供する。
【００４３】
チップアクセスポート２０５の命令レジスタ、境界走査レジスタ、及びバイパスレジスタは、好ましくは別個の直列シフト段階及び並列捕捉段階を含む。このようにして、これらのレジスタのどれかの現在の状態は、データがレジスタの直列シフト段階で直列で受信される間に、並列更新段階で未変更のままとなる。直列シフト動作が完了された後、別個の試験アクション（例えば、命令レジスタ更新（「Ｕｐｄａｔｅ＿ＩＲ」）またはデータレジスタ更新（「Ｕｐｄａｔｅ＿ＤＲ」）が、直列シフト段階の現在値から並列更新段階をロードする。
【００４４】
命令レジスタ及びデータレジスタは、好ましくは、試験クロック（ＴＣＫ）信号の立ち上がり端でそれらの入力信号をサンプリングまたは捕捉するが、直列更新アクションと並列更新アクションは、好ましくは、試験クロック信号の立下り端で発生する。例えば、直列シフト動作中、試験データ入力（ＴＤＩ）信号値は、試験クロック信号の立ち上がり端でサンプリングされてよく、新しいビット値は、試験クロック信号の立下り端の試験データ出力信号に出現する。１つの態様においては、前述された二重段階レジスタアーキテクチャが、試験クロック信号の立ち上がり端／立下り端に関係して試験アクション活動と関連して、それ以外の場合には直列シフト段階出力のリプルまたは試験クロック信号のスキューによって生じる可能性がある望ましくない影響を妨げるのに役立つ。
【００４５】
１つまたは複数の実施形態においては、チップアクセスポート２０５及び多様なチップ上に実装されたソケットアクセスポート２２０、２２１、２３５、２３６は、チップ上に実装された回路ブロックの試験を容易にするために階層試験制御構造で配列される。チップアクセスポート２０５は、試験階層の第１層を備える。図２に図示される例においては、ソケットアクセスポート２２０と２２１が、試験階層の第２層を備えるが、基礎ブロック２１０にとって内部であるアクセスポート２３５と２３６は、基礎ブロック２１０の一部を形成するソケットアクセスポート２２０の下で、階層の第３層を形成する。チップアクセスポート２０５とチップ上に実装されたソケットアクセスポート２２０、２２１、２３５、２３６のそれぞれは、好ましくは、ＩＥＥＥ規格１１４９．１などの標準試験プロトコルに従って動作する標準ＪＴＡＧ制御装置の機能性を実行するように構成された回路構成要素を含む。１つの実施形態に従って、内部モードレジスタが、低い方の層の試験回路内―つまり、ソケットアクセスポート２２０、２２１、２３５、及び２３６のそれぞれの中で提供される。高い方の層の試験制御は、階層ツリー内の次に低いレベルにある試験制御回路（複数の場合がある）内のモードレジスタを設定することによって次のレベルに試験制御を下げる。それから、高い方の試験制御回路は、それ自体を「バイパス」モードにする。低水準試験制御回路が終了されると、それは最初に制御をそれに転送した高い方の層の試験制御回路にメッセージを送信し、制御を高水準試験制御回路に戻す。試験動作制御を上方及び下方へ渡すための命令は、概念上、それぞれ「ポップ」型命令と「プッシュ」型命令と見なされてよい。
【００４６】
いくつかの実施形態では、階層ツリーは、ツリー内のある特定レベルでの複数の試験制御回路を備えてよい。同レベルでの試験制御回路は、連鎖構成でのように、ともにリンクされてよい。
【００４７】
前記機能を実行するための試験制御回路の実施形態の例は、図４と図５に示される。最初に図４を見ると、例えば、ＣＡＰ制御装置、ＳＡＰ制御装置、または複合ＳＡＰ制御装置などであってよい試験制御回路４００が多様な入力信号及び出力信号を有すると示される。特に、試験制御回路４００は、機能が前述された試験クロック（ＴＣＫ）信号４１８、試験モード選択（ＴＭＳ）信号４１９、試験データ入力（ＴＤＩ）信号４２０、試験データ出力（ＴＤＯ）信号４０３、及び要すれば試験リセット（ＴＲＳＴ）信号４４１を含む。試験制御回路４００は、さらに、通常ＩＥＥＥ規格１１４９．１で知られているか、それ以外の場合、ここにさらに詳細に説明されるそれらの機能を有するその他の信号を含む。
【００４８】
好ましくは、チップ２００内のソケットアクセスポートは、共通試験モード選択（ＴＭＳ）信号、試験リセット（ＴＲＳＴ）信号、及び試験クロック（ＴＣＫ）信号を共用する。同じレベルの階層内で、ソケットアクセスポートは直列に連結され、前記構成要素の試験データ出力（ＴＤＯ）信号が直列で、次の構成要素の試験データ入力（ＴＤＩ）信号を駆動するために連結される。階層の連続レベルの間で、定位ソケットアクセスポートの試験データ出力（ＴＤＯ）信号が、好ましくは、試験制御回路ブロック（ソケットアクセスポートまたはチップアクセスポート）の二次試験データ入力（ＴＤ１２）信号に接続される。
【００４９】
階層の同レベルで（例えば、ソケットアクセスポート２２０と２２１の第１層レベルで、あるいはソケットアクセスポート２３５と２３６の第２層レベルで）試験制御回路は、好ましくは階層試験プロトコルを容易にするように連結される。図５は、同じ回路レベルでともに複数のソケットアクセスポート制御装置を接続する一例を描くブロック図である。結果は、「複合」ソケットアクセスポート（ＳＡＰ）５００と呼ばれてよい。複合ＳＡＰ５００は、非複合ソケットアクセスポート（例えば、試験制御回路４００）として、集合的に同じ信号入力と出力を有する。
【００５０】
さらに詳細に、図５に描かれている複合ＳＡＰ５００は、好ましくは図示されている方法で連結されている２台のＳＡＰ制御装置５５１と５５２を備える。描かれているように、ＳＡＰ制御装置５５１と５５２は階層と同じレベルにあるので、第１ＳＡＰ制御装置５５２の試験データ出力（ＴＤＯ）信号が、直列で第２ＳＡＰ制御装置５５１の試験データ入力（ＴＤＩ）信号を駆動するために接続される。両方のＳＡＰ制御装置５５１と５５２は、共通試験モードイネーブル入力（ＴＭＥ＿ＩＮ）だけではなく、共通試験モード選択（ＴＭＳ）信号、試験リセット（ＴＲＳＴ）信号、及び試験クロック（ＴＣＫ）信号も共用する。ＳＡＰ制御装置５５１と５５２の両方からの試験モードディスエーブル出力（ＴＭＤ＿ＯＵＴ）信号は、論理ゲート５１５を通して論理的に論理和され、連結されたＴＭＤ＿ＯＵＴ信号５０７を生じさせる。各ＳＡＰ制御装置５５１と５５２は、独自の試験論理回路リセット（ＴＲＬ）信号（それぞれ５３０と５３０ｂ）、独自の試験モードイネーブル出力（ＴＭＥ＿ＯＵＴ）信号（５３１ａと５３１ｂ）、及び試験モードディスエーブル入力（ＴＭＤ＿ＩＮ）信号（それぞれ５３５ａと５３５ｂ）を有し、それらが、それらの個別回路ブロックに関して試験を制御できるようにする。例えば、ＳＡＰ制御装置５５２は、図２の階層の第１レベルにあるソケットアクセスポート２２０に対応してよく、ＳＡＰ制御装置５５１は、ソケットアクセスポート２２１に対応してよい。同様にして、ＳＡＰ制御装置５５２は、図２の階層の第２レベルにあるソケットアクセスポート２３５に対応してよく、ＳＡＰ制御装置５５１は、ソケットアクセスポート２３６に対応してよい。
【００５１】
追加のＳＡＰ制御装置は、１つのＳＡＰ制御装置のＴＤＯ信号を、連鎖内の次のＳＡＰ制御装置のＴＤＩ信号に接続することによって直列で連結されてよい。図２の原則は、このようにして、直列の任意の数のＳＡＰ制御装置に補外されてよい。
【００５２】
運転中、ＳＡＰ制御装置５５１と５５２（及び該当する場合、任意の追加ＳＡＰ制御装置）は、ＳＡＰ制御装置５５１と５５２にとって内部の命令レジスタ（ＩＲ）のそれぞれが、同時に新しい命令をロードされるように縦一列に並んで動作する。直列連鎖に沿って異なる集積回路に異なる操作コード値を提供することが可能である。
【００５３】
一定の実施形態においては、複数の集積回路は、特定の試験を実行するために互いに協力するようにプログラミングされてよい。例えば、複数の集積回路には、集積回路のいくつかによって駆動される出力値が、集積回路ピンの中のプリント回路基板相互接続を試験するために同じ集積回路またはその他の集積回路の入力ピンで捕捉できるように外部試験（ＥＸＴＥＳＴ）命令をロードされてよい。
【００５４】
図７は、さまざまな階層レベルで複数の試験回路をともに連結する１つの例を描く図である。図７に図示されているように、チップアクセスポート（ＣＡＰ）制御装置７５１は、階層の最高レベル（つまり、第１層）にある。（例えば、図５に示されているように、ＳＡＰ制御装置または複合ＳＡＰ制御装置などの）第２層試験回路ブロック７５２は、ＣＡＰ制御装置７５１の下で連結される。（例えば、図５に示されているように、ＳＡＰ制御装置または複合ＳＡＰ制御装置などの）第３層試験回路ブロック７５３は、第２層試験回路ブロック７５２の下で連結される。追加の試験回路ブロックは、同様にして第２層の下で連結されてよい。
【００５５】
ＣＡＰ制御装置７５１と低い方の層の試験回路ブロックのそれぞれ（例えば、試験回路ブロック７５２と７５３）は、好ましくは、共通の試験クロック（ＴＣＫ）信号７１８、試験モード選択（ＴＭＳ）信号７１９及び試験データ入力（ＴＤＩ）信号７２０を共用する。試験リセット信号７１１は、ＣＡＰ制御装置７５１のＴＲＳＴ入力に供給する。ＴＭＥ＿ＩＮ信号７０９は、ＣＡＰ制御装置７５１のＴＭＥ＿ＩＮ入力に供給し、第２層試験回路ブロック７５２からのＴＭＤ＿ＯＵＴ信号でゲート制御される。試験データ出力信号７０３は、ＣＡＰ制御装置７５１から開発される。それぞれの低水準試験回路ブロックでは、試験データ出力（ＴＤＯ）信号が、高水準試験回路ブロックの二次試験データ入力（ＴＤＩ２）信号に供給する。同様に、低水準試験回路ブロックの二次試験データ出力イネーブル（ＴＤＯ＿ＥＮ）信号は、二次試験データ入力イネーブル（ＴＤＩ２＿ＥＮ）信号に供給する。それぞれの高水準試験回路ブロックの試験論理リセット（ＴＬＲ）信号は、低水準試験回路ブロックの試験リセット（ＴＲＳＴ）信号に供給し、その結果、トップレベルＣＡＰ制御装置７５１がリセットされると、それ以外のすべての試験回路ブロック７５２、７５３等もリセットされる。それぞれの高水準レベルの試験回路ブロックの試験モードイネーブル出力（ＴＭＥ＿ＯＵＴ）信号は、低水準試験回路ブロックの試験モードイネーブル入力（ＴＭＥ＿ＩＮ）信号に供給する。
【００５６】
低水準のまたは低い方の層の試験回路ブロックに対するアクセスは、既存の境界操作に「プッシュ」型命令または「ポップ」型命令を追加することによって達成できる。図８Ａ及び図８Ｂがこの動作を描く。図８Ａは、概念上、試験アクセスポートを通してブロックを試験するために、回路ブロックに適用されてよいような境界操作を示す。図８Ｂは、階層試験構造内で使用するための境界操作の変換を描く。図８Ｂに図示されるように、「プッシュ」型命令は境界走査の開始に追加され、「ポップ」型命令は境界走査の最後に追加される。「プッシュ」命令は、高水準試験回路ブロック８５０（例えば、チップアクセスポート）に、それ自体を一時的に通過モードにし、境界走査に高水準試験回路ブロック８５０を通過させ、低水準試験回路ブロック（この例では、複合ＳＡＰとして構成されてよい試験回路ブロック８５５と８５６）によって受信されるように命令する。それから、低水準試験回路ブロック８５５、８５６は、境界走査を実行し、結果は高水準回路ブロック８５０を通過して、要求側ソースに戻される。「ポップ」命令は、高水準試験回路ブロック８５０にそれ自体を通過モードから削除し、それ以降任意の境界走査試験に反応するように命令する。
【００５７】
追加の「プッシュ」命令及び「ポップ」命令は、階層の低いレベルにアクセスするために追加できる。各「プッシュ」型命令は、受信側試験回路ブロックに、それ自体一時的に通過モードに入るように命令し、各「ポップ」型命令は、受信側試験回路ブロックに通過モードからそれ自体を削除するように命令する。
【００５８】
「プッシュ」命令は、好ましくは、階層内の次に低いレベルにあるすべての試験回路ブロック（例えば、すべてのソケットアクセスポート）に境界走査を押しつける。しかしながら、低水準試験回路ブロックのどれか１から受け取られる「ポップ」命令は、高水準回路ブロックに通過モードを終了させ、そのアクティブな状態を再開させる。
【００５９】
１つの態様においては、試験制御装置への階層上のアクセスは、低水準ＳＡＰ制御装置が、構成要素レベルのピン（つまり、チップアクセスポート２０５のピン）を使用して直接的に制御可能となることを可能にするために実現できる。チップアクセスポートピンの同じ集合を、チップアクセスポート２０５のＣＡＰ制御装置または次のレベルのＳＡＰ制御装置の両方と反復して通信するために使用することは、ＣＡＰ制御装置とＳＡＰ制御装置の両方が統一した様式で動作するときにさらに容易に達成される。その結果、階層試験構造を達成するために以下の規則が提供される。
【００６０】
第１に、階層をサポートするソケットアクセスポート（ＳＡＰ）制御装置は、好ましくは、重要な標準試験プロトコル―例えば、ＩＥＥＥ規格１１４９．１と準拠する動作モードを含む。
【００６１】
第２に、ＣＡＰ制御装置及び低水準ＳＡＰ制御装置は、好ましくは、ＴＭＳ入力信号、ＴＤＩ入力信号及びＴＣＫ入力信号が、共通して使用されるグローバル信号として処理されるように実現される。このインプリメンテーション機能は、ＣＡＰ制御装置または低水準ＳＡＰ制御装置のどちらかと通信するためのチップアクセスポート２０５の使用が、その他の試験回路制御装置をディスエーブルにする一方で、１台の試験回路制御装置をイネーブルにするための機構を必要としてよい。
【００６２】
ＩＥＥＥ規格１１４９．１自体はこのような動作を直接的にサポートしていないが、１本または複数本の準拠イネーブル入力ピンを使用することによって、命令された動作から逸脱するために、規格で提供が行われた。準拠イネーブル信号を使用すると、異なる準拠していない動作が予想されることを、外部ハードウェア及びソフトウェア試験リソースに警告することが可能になる。これが、通常の動作／応答が準拠モードに再び入るとイネーブルされる外部試験リソースからの誤った動作／応答を防ぐ。
【００６３】
別の一般的な設計規則として、チップアクセスポート２０５の専用入力ピンは試験モードイネーブル（ＴＭＥ＿ＩＮ）信号として提供される。この信号は、ここに説明されるような階層的な運転モードと、チップアクセスポート２０５のＣＡＰ制御装置によってＩＥＥＥ規格１１４９．１に準拠する（つまり、非階層的な）運転のモードの間で差異を認める機能に役立つ。
【００６４】
特に、ＴＭＥ＿ＩＮ信号は、チップアクセスポート２０５のＣＡＰ制御装置がＩＥＥＥに準拠しないモードに入ったことを示すために使用されてよい。ＴＭＥ＿ＩＮは、階層の高い方のレベルにあるＣＡＰ制御装置またはＳＡＰ制御装置からそのすぐ下にあるＳＡＰ制御装置に流れる制御を提供する。高水準階層ＳＡＰ制御装置は、好ましくは、制御が低水準ＳＡＰ制御装置によってそれに戻されるまでＴＭＳ入力信号及び／またはＴＣＫ入力信号に無応答になる。したがって、逆方向の制御フローは、事実上、ここに説明される多様な信号及び接続に従って、堅牢なハンドシェーキングプロトコルが２つの連続的な階層制御装置の間で実現されるように提供される。
【００６５】
別の設計規則として、試験モードディスエーブル出力（ＴＭＤ＿ＯＵＴ）信号が、好ましくは、低水準ＳＡＰ制御装置から高水準ＳＡＰ制御装置に、あるいはトップレベルでの場合にはチップアクセスポート２０５のＣＡＰ制御装置に制御を戻すとき、逆方向の制御フローに提供される。
【００６６】
以下の表は、好ましい信号及びそれに関するその他の一般的な情報を要約する。
【００６７】
【表１】
2004500712.tif 000003
【００６８】
チップ２００上の階層ＳＡＰ制御装置のすべてが好ましくはチップアクセスポート２０５のＣＡＰ制御装置とＴＤＩ信号、ＴＭＳ信号及びＴＣＫ信号を共用するが、各ＳＡＰ制御装置は、好ましくは、それぞれ低水準の及び高水準のＳＡＰ制御装置によって受け取られる、独自のＴＭＥ＿ＩＮとＴＭＤ＿ＯＵＴも駆動する。さらに、一定の実施形態においては、各ＳＡＰ制御装置は、低水準ＳＡＰ制御装置から走査出力（ＳＯ）信号を受信し、イネーブルされたＳＡＰ制御装置からのＳＯ出力がチップのＴＤＯ出力ピンで観察可能となるように、信号値を高水準ＳＡＰ制御装置またはＣＡＰ制御装置に渡してよい。
【００６９】
図１０は、集積回路設計内の層化したまたは階層の回路ブロックの接続を描く図である。
【００７０】
階層試験制御のための好ましい技法に従ったプロセスフロー図が、図１３に描かれている。その原則は他の階層試験制御構造にも適用できるが、図１３の多様なステップは、図７に図示される階層試験制御構造に関して便宜的に説明されてよい。それは、試験回路ブロック７５２から試験回路ブロック７５３への試験制御の転送にも当てはまるだろうが、例は、試験制御のトップレベル試験ブロック（つまり、チップアクセスポート（ＣＡＰ）制御装置７５１）から次のレベルの試験回路ブロック（つまり、ソケットアクセスポート制御装置または複合ＳＡＰ制御装置７５２）への試験制御の転送に関して説明されるだろう。ここで図１３に図示されるように、プロセス１３００の第１ステップ１３０２では、試験モードイネーブル（ＴＭＥ）ビットが、試験モードイネーブル入力（ＴＭＥ＿ＩＮ）信号７０９を介してＣＡＰ制御装置７５１のモードレジスタの中にロードされる。応えて、ステップ１３０５によって示されるように、ＣＡＰ制御装置７５１は実行試験／遊休（ＲＴＩ）状態に入る。その結果、ＣＡＰ制御装置７５１に入力された試験モード選択（ＴＭＳ）信号が、ブロックされるようになり（ステップ１３０７）、試験モードイネーブル出力（ＴＭＥ＿ＯＵＴ）信号７８０がアサートされる（ステップ１３１０）。ＣＡＰ制御装置７５１は、通過状態に入り、それはその二次試験データ入力（ＴＤＩ２）信号で受信される試験データをその試験データ出力（ＴＤＯ）信号に転送する。
【００７１】
次のレベルの試験制御ブロック７５２の試験モードイネーブル入力（ＴＭＥ＿ＩＮ）信号は、ステップ１３１５によって示されるように、アサートされたＴＭＥ＿ＯＵＴ信号７８０をＣＡＰ制御装置７５１から受信し、応答して試験モードでイネーブルされるようになる。それから、試験制御ブロック７５２は、特定の試験ルーチン―例えば、境界走査―を実行するか、それ以外の場合、ステップ１３２２によって示されるように、試験プログラムがそのように構成されているのであれば、試験制御を階層で次に下のレベルに渡す。出力試験データは、回路ブロック７５２の試験データ出力（ＴＤＯ）信号から、独自の試験データ出力（ＴＤＯ）信号を介してそれを渡すＣＡＰ制御装置７５１の二次試験データ入力（ＴＤＩ２）信号に伝送される。試験が完了すると、試験回路ブロック７５２は、それからＣＡＰ制御装置７５１で試験モードディスエーブル入力（ＴＭＤ＿ＩＮ）信号７８３として受信されるその試験モードディスエーブル出力（ＴＭＤ＿ＯＵＴ）信号７８２をアサートすることによってＣＡＰ制御装置７５１に制御を戻す。それから、試験回路ブロック７５２は、実行−試験／遊休（ＲＴＩ）状態（ステップ１３２９）に入り、その試験モード選択（ＴＭＳ）信号がブロックされるようになる（ステップ１３３４）。
【００７２】
次にプロセス１３００で、ＣＡＰ制御装置７５１が試験モードディスエーブル入力（ＴＭＤ＿ＩＩＮ）信号７８３を受信した後、それは、試験モード選択（ＴＭＳ）信号に再び入り、その通過機能を終了する。ＣＡＰ制御装置７５１は、ステップ１３４４によって示されるように、その試験モードイネーブル出力（ＴＭＥ＿ＯＵＴ）信号をディアサートする。それから、ステップ１３４７で、ＣＡＰ制御装置７５１が、モードレジスタをロードすることによって、その試験モードイネーブル（ＴＭＥ）ビットをリセットする。それから、ＣＡＰ制御装置７５１は、試験命令に従って、あらゆる試験アクションを続行するか、あるいは試験を終了する。
【００７３】
好ましくは、モードレジスタの適切なビットがセットされるとしても、ＣＡＰ制御装置７５１の内部有限状態機械または試験回路ブロック７５２が実行−試験／遊休（ＲＴＩ）状態に入るまで、試験モードイネーブル出力（ＴＭＥ＿ＯＵＴ）信号及び試験モードディスエーブル出力（ＴＭＤ＿ＯＵＴ）信号は生成されない。この動作により、制御を次のレベルの試験回路ブロックに渡す前に、現在の試験回路ブロックを隔離するために使用されてよい命令レジスタ内の別の命令（例えば、ＥＸＴＥＳＴ）のロードが後に続く試験モードイネーブル（ＴＭＥ）ビットの設定が可能になる。この機能を達成するために、試験回路ブロックは、好ましくは、制御を次のレベルの試験回路ブロックに返上するための適切な時間まで、ＥＸＴＥＳＴまたは他の類似する命令をロードしつつ、それ自体が実行−試験／遊休（ＲＴＩ）状態を通過するのを許さない。
【００７４】
階層試験制御方式の優位点とは、それが、個別仮想構成要素に生成された境界走査パターンの便利な再利用を可能にするという点である。チップ設計は、複数の個別仮想構成要素を備えてよい（したがって、それ自体「複合」仮想構成要素と見なされてよい）。同じ仮想構成要素は、多数のチップ設計で再利用されてよい。各仮想構成要素は、その設計の間、その機能性を検証するための試験ベクタまたは境界走査を提供されてよい。チップ設計に配置されても、仮想構成要素は依然として試験される必要がある場合がある。開示された階層構造を使用しないと、チップ設計内の各仮想構成要素またはその他の複合仮想構成要素について試験ベクタまたは境界走査内の試験データのすべてを入力することはきわめて煩わしいだろう。開示される階層試験制御構造の実施形態によって提供されるような機能に従って、単一の「プッシュ」命令を先存の試験ベクタの開始に、単一の「ポップ」命令を先存の試験ベクタの最後に追加することによって、先存の試験ベクタは、複合仮想構成要素の試験で便宜的に活用されてよい。
【００７５】
さらに、ここに説明されるような多様な実施形態は、広く受け入れられているＩＥＥＥ　１１４９．１規格仕様に準拠した方法で使用されてよい。
【００７６】
図６は、例えば、図２に図示されるチップ２００内のソケットアクセスポートのために使用されてよいなどの試験回路アーキテクチャの例を示すさらに詳細な回路図である。図６に図示されるように、試験回路ブロック６００は、試験モード選択（ＴＭＳ）信号６１９と試験クロック（ＴＣＫ）信号６１８を受信する試験アクセスポート（ＴＡＰ）有限状態機械６８０を備える。有限状態機械６８０は、試験論理回路リセット（ＴＬＲ）信号６３０、及びＲｕｎ＿Ｔｅｓｔ／Ｉｄｌｅ信号６６１も出力し、後者は、論理ゲート６６２と６６３を介してその他の出力信号（具体的には、ＴＭＥ＿ＯＵＴとＴＭＤ＿ＯＵＴ）を制御するためのゲート制御信号として使用される。モードレジスタ６６５は、試験データ入力（ＴＤＩ）信号６２０から直列入力データを受信する直列入力レジスタ６７０を含む。試験データ出力（ＴＤＯ）信号６０３は、その他のレジスタからのデータだけではなく、レジスタ６７０、ＴＤＩ２信号６３７、命令レジスタ６７５の内容からも開発される。
【００７７】
図１２は、ここに開示されている多様な実施形態と関連して使用されてよい非階層設計アクセスポート（ＤＡＰ）の実施形態を描く。回路設計内のその他の試験制御装置と通信するために階層アクセスが必要とされないとき、従来の（例えば、ＩＥＥＥ規格１１４９．１）試験アクセスポート（ＴＡＰ）制御装置が、例えば、図１２に示される構成に従って、ＤＡＰ制御装置を実現するために使用できる。図１２では、２台のＳＡＰ制御装置１２０７、１２０８を備える複合ＳＡＰ１２０５が、ＣＡＰ制御装置１２２０に接続して示されている。２つの追加試験入力信号１２３０、１２３１が、チップ２００のチップアクセスポート２０５を通して提供される。試験入力信号１２３０（ＴＭＳ−ＣＡＰ）は、ＣＡＰ制御装置１２２０の命令レジスタが、設計アクセスポートとは無関係に動作できるように、設計アクセスポートのＴＭＳ信号とは別個のＴＭＳ信号をＣＡＰ制御装置１２２０に提供する。他の試験入力信号１２３１（ＳＥＬＥＣＴ）は、試験データ出力（ＴＤＯ）信号１２５０で観測されるために、ＣＡＰ制御装置１２２０または複合ＳＡＰ１２０５のどちらかから（マルチプレクサ１２４９を介して）直列出力値を選択する。
【００７８】
ＤＡＰ制御装置を実現するための第２アプローチは、ＴＡＰ有限状態機械を含まない簡略化された試験アクセスポート（ＴＡＰ）制御装置を使用することである。このような実施形態においては、ＤＡＰ制御装置は、依然として、命令レジスタ（ＩＲ）及びＢＹＰＡＳＳ−ＲＥＧＩＳＴＥＲを含み、ＩＲまたはそれ以外のなんらかのデータレジスタ（Ｓｅｌｅｃｔ−ＩＲまたはＳｅｌｅｃｔ−ＤＲ）を選択する複数のモード選択信号を使用し、そのレジスタのために捕捉運転モード、シフト運転モードまたは更新運転モードをイネーブルする。モード選択信号は、ＤＡＰ制御装置に対する制御入力として受信される。追加の試験入力ピンは、ＣＡＰ制御装置またはＤＡＰ制御装置のどちらかから直列出力値を選択し、試験回路のＴＤＯピンで観察可能となるために使用される。試験制御装置をチップアクセスポート２０５またはＴＡＰ有限状態機械を含む別の試験制御装置に接続するタスクを簡略化するために、試験アクセス制御装置は、モード選択などのそのブロードサイド制御信号がＴＡＰ有限状態機械の重大な状態上に写像されるように構成されなければならない。この理由から、ＤＡＰ制御装置には、好ましくは、以下のモード選択信号が提供される。
試験論理回路リセット：ＤＡＰ制御装置を非同期でリセットする
実行−試験−遊休：現在選択されている試験命令の実行を可能にする
捕捉−ＤＲ：選択された日付けレジスタの中に新しい値を捕捉する
シフト−ＤＲ：選択されたデータレジスタ内での値の直列シフトを可能にする
更新−ＤＲ：その対応する直列シフト段階から新しい値の選択されたデータレジスタの中への更新を引き起こす
シフト−ＩＲ：命令レジスタの内部の値の直列シフトを可能にする
更新−ＩＲ：命令レジスタの並列−更新段階の中に新規にシフトされた値を更新し、新しい試験命令をＤＡＰ制御装置でアクティブにする
【００７９】
ＴＣＫの立ち上がり端／立下り端活用に固執することは、ＣＡＰ制御装置から設計アクセスポート（ＤＡＰ）にモード選択入力を駆動することを簡略化するのに便利である。「簡略化された」ＤＡＰ制御装置９００は、図９に描かれている。ＤＡＰ制御装置９００は、あたかも完全にここに述べられるかのように参照して組み込まれている、埋め込まれたコア試験（ＳＥＣＴ）用のＩＥＥＥ　Ｐ１５００規格の作業グループの指針に従ってよい。ＩＥＥＥ　Ｐ１５００規格は、ＤＡＰ制御装置がアクティブであるかどうかを制御するビットの集合を備えるモードレジスタを規定する。第１ビットは、ＤＡＰ制御装置９００を効果的に「オフにする」ことができるようにし、このようにしてそれが通過になることを可能にする。別のビットは、ＤＡＰ制御装置を再開させ、通過モードを終了させる。
【００８０】
階層的ではないＤＡＰ制御装置の以下の基本的な特性が好ましい。
■ＤＡＰは、専用の試験信号を含む必要がある。
−直列入力（ＳＩ）
−直列出力（ＳＯ）
−試験クロック（ＴＣＫ）
−１つまたは複数のブロードサイドのレベル感知試験制御信号。指針として、これらの信号は、ＴＡＰ有限状態機械の内部状態をミラーする動作のモードを示さなければならない。
■ＤＡＰ制御装置は、直列にプログラミングされた命令レジスタ（ＩＲ）に直列シフト段階及び直列シフト段階からロードされる別の並列更新段階を提供する必要がある。
■ＤＡＰ制御装置は、単一ビットＢＹＰＡＳＳ＿ＲＥＧＩＳＴＥＲを提供する必要がある。
■ＤＡＰ制御装置は、逸れが制御する回路ブロックの試験特徴をサポートするために必要となる可能性のある任意の数のデータレジスタを含んでよい。
■ＤＡＰ制御装置は、要すれば、命令レジスタ及びその他のデータレジスタのアクションを制御するために、ＩＥＥＥ　１１４９．１　ＴＡＰ有限状態機械及びその関連付けられたＴＭＳ入力を含むことがある。ＴＡＰ有限状態機械が提供されると、ＤＡＰへのＴＭＳ入力はチップに対する専用入力ピンでなければならない。ＣＡＰ制御装置がリセットされると必ずＤＡＰ制御装置がリセットされるようにリセット論理回路が提供される必要がある。
■ＤＡＰ制御装置がＩＥＥＥ　１１４９．１　ＴＡＰ有限状態機械を含まない場合には、以下の特性が好ましい。
−ＤＡＰ制御装置は、ＩＲ，ＢＹＰＡＳＳ＿ＲＥＧＩＳＴＥＲ、またはその走査入力（ＳＩ）と走査出力（ＳＯ）端末の間の直列アクセスのために選択される任意のそれ以外のレジスタを制御する１つまたは複数のブロードサイド入力を含まなければならない。
−ＤＡＰ制御装置は、そのＳＩ端子とＳＯ端子の間の直列アクセスのために選択された並列捕捉、直列シフトまたは並列更新アクションをイネーブルする１つまたは複数のブロードサイド入力を含む必要がある。
−ＤＡＰに対するすべてのモード選択入力は、次の２つの規則に指定されるように、ＴＣＫの立ち上がり端または立下り端の間に作用されるレベル感知信号として処理される必要がある。
■ＩＲ、ＢＹＰＡＳＳ＿ＲＥＧＩＳＴＥＲ、またはその他のユーザによって定義されるＤＡＰレジスタの中へのすべての直列及び並列捕捉アクションは、好ましくはＴＣＫの立ち上がりで起こる。
■命令レジスタまたはそれ以外のユーザによって定義されるＤＡＰレジスタのすべての並列更新アクションは、ＴＣＫの立下り端で発生する必要がある。
（２つのビット、Ｔａｒｇｅｔ＿１とＴａｒｇｅｔ＿２を備える）ターゲット信号９０２は、図９のＰ１５００試験回路ブロック９００に描かれている４つのレジスタの内の１つの選択を可能にする。
【００８１】
図１１は、Ｐ１５００型設計アクセスポート（ＤＡＰ）制御装置を、ここに前述されたように階層試験制御を容易にする上で有効であるソケットアクセスポート（ＳＡＰ）に変換するための１つの技法を描く図である。図１１に図示されているように、（例えば、図９に図示されるもののような）ＤＡＰ制御装置１１０２は、試験アクセスポート回路ブロック１１１５に連結される。該試験アクセスポート回路ブロック１１１５は、共通の試験データ入力（ＴＤＩ）信号１１２０をＤＡＰ制御装置１１０２と共用する。ＤＡＰ制御装置１１０２の走査出力（ＳＯ）信号１１３２は、試験アクセスポート回路ブロック１１１５に供給される。試験アクセスポート回路ブロック１１１５は、モードレジスタ１１２１及びバイパスレジスタ１１２２を含み、その機能は同じ名前の前述されたレジスタに類似している。モードレジスタ１１２１の２ビットは、試験アクセスポート回路ブロック１１１５にＴａｒｇｅｔ０信号及びＴａｒｇｅｔ１信号１１３１として提供される。二次試験データ入力（ＴＤ２）信号１１４０は、階層試験機能性のために提供され、ここに前記に説明されたような目的に役立つ。試験データ出力（ＴＤＯ）信号１１３０は、試験アクセスポート回路ブロック１１１５から出力される。
【００８２】
多様な実施形態が、ここに、特定の種類の回路または素子に関して説明されてきたが、多岐に渡るそれ以外の種類の回路または素子が使用され、類似した機能性を提供してよいことは当業者によって理解されるだろう。したがって、発明は、ここの例に図示される特定的な回路または素子に制限されるべきではない。加えて、多様な実施形態がＩＥＥＥ　１１４９．１規格、及びそれに関連する特定的な信号タイプ（例えば、試験データ入力、試験データ出力、試験クロック、試験リセット等）に関して説明されてきたが、ここに開示されている原則は、その他の試験プロトコルとともに使用されてもよい。
【００８３】
マルチブロックチップ設計及び試験用設計技法について追加の詳細は、あたかも完全にここに述べられるかのように参照して組み込まれている、２０００年１月１８日に提出された米国仮特許出願番号第６０／１７６，８７９号に説明されている。
【００８４】
以下に記載されているのは、階層試験制御回路の好ましい実施太陽を実現するためのＶｅｒｉｌｏｇ（登録商標）ハードウェア記述言語で作成されるコンピュータ命令および添付コメントである。
【００８５】
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【００８６】
発明の好ましい実施形態はここに説明されてきたが、発明の概念及び範囲ないにとどまる多くの変化が可能である。このような変化は、明細書及び図面の検査後に技術の普通の技能者に明らかになるだろう。発明は、あらゆる添付請求項の精神及び範囲内を除いて制限されるべきではない。
【図面の簡単な説明】
【図１】コア、試験アクセスポート及び境界走査セルを有する典型的な回路ブロックのブロック図である。
【図２】ここに開示されるような１つの実施形態に従って、階層試験回路アーキテクチャを示す高水準図である。
【図３】基礎ブロックの一例のブロック図である。
【図４】入力信号及び出力信号を描く、試験制御回路ブロック用の制御装置のブロック図である。
【図５】同じ階層レベルで複数の試験回路をともに接続する一例を描く図である。
【図６】試験回路アーキテクチャの一例を示す回路図である。
【図７】別の回路レベルで複数の試験回路をともに接続する一例を描く図である。
【図８Ａ】階層試験構造内で使用するための境界走査の変換または適応を描く図である。
【図８Ｂ】階層試験構造内で使用するための境界走査の変換または適応を描く図である。
【図９】Ｐ１５００規格に準拠する設計アクセスポート（ＤＡＰ）を描く図である。
【図１０】集積回路設計内の層化された、または階層回路ブロックの接続を描く図である。
【図１１】ここに説明される多様な実施形態での階層試験を容易にする上で有効であるソケットアクセスポート（ＳＡＰ）にＰ１５００型ＤＡＰ制御装置を変換するための１つの技法を描く図である。
【図１２】非階層設計アクセスポート（ＤＡＰ）の実施形態の回路ブロック図である。
【図１３】階層試験制御用の好ましい技法を描くプロセスフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成13年12月5日(2001.12.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
最上位レベル試験制御回路ブロックであって、チップアクセスポート（ＣＡＰ）制御装置を備える最上位レベル試験制御回路ブロックと、
複数の階層レベルを有する階層構造における前記最上位レベル試験制御回路ブロックに接続される複数の下位レベル試験制御回路ブロックであって、前記各下位レベル試験制御回路ブロックがソケットアクセスポート（ＳＡＰ）制御装置を備え、前記各下位レベル試験制御回路がその試験を制御するために集積回路内の回路ブロックに接続される複数の下位レベル試験制御回路ブロックとを備え、
試験動作が、前記階層構造内で下方へおよび上方へ転送され、前記構造の少なくとも１つの階層レベルが、直列連鎖内で接続される２つ以上の下位レベル試験制御回路を含む、集積回路用階層試験制御ネットワーク。
【請求項２】
複数の階層レベルを有する階層構造における複数の試験制御回路ブロックであって、前記試験制御回路ブロックが、
チップアクセスポート（ＣＡＰ）制御装置を有する最上位レベル試験制御回路ブロックと、
複数の下位レベル試験制御回路ブロックであって、１または複数の前記下位レベル試験制御回路ブロックが前記各階層レベルにあり、前記少なくとも１つの下位レベル試験制御回路ブロックが前記最上位レベル試験制御回路ブロックに接続され、前記各下位レベル試験制御回路ブロックがソケットアクセスポート（ＳＡＰ）制御装置を備え、それぞれが、その試験を制御するために集積回路内の回路ブロックに接続される前記下位レベル試験制御回路ブロックとを備え、
試験動作が、各試験制御回路ブロックから前記回路構造内の真上または真下の階層レベルにある試験制御回路ブロックに伝達することによって前記階層構造内で下方および上方へ転送され、前記構造の少なくとも１つの階層レベルが直列連鎖で接続される２つ以上の下位レベル試験制御回路を含む、チップ設計用階層試験制御ネットワーク。
【請求項３】
前記階層構造が複数の層で編成され、下位レベル制御回路ブロックが直列連鎖で接続され、前記下位レベル試験制御回路ブロックの１つが階層構造の各層にある、請求項２に記載の階層試験制御ネットワーク。
【請求項４】
前記階層構造が複数の層で編成され、下位レベル試験制御回路ブロックが直列連鎖で接続され、１または複数の前記下位レベル試験制御回路ブロックが前記階層ネットワークの任意の指定された層で接続される、請求項２に記載の階層試験制御ネットワーク。
【請求項５】
前記各下位レベル試験制御回路ブロックが、その試験を制御するために別の仮想回路ブロックに接続される、請求項２に記載の階層試験制御ネットワーク。
【請求項６】
前記各下位レベル試験制御回路ブロックが、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートを備える、請求項２に記載の階層試験制御ネットワーク。
【請求項７】
前記各下位レベル試験制御回路ブロックが、試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートからの情報の受信または試験モード選択入力ポート、試験データ入力ポート、および試験データ出力ポートへの情報の伝送を制御するための試験アクセスポート状態制御装置を備える、請求項６に記載の階層試験制御ネットワーク。
【請求項８】
同じ階層レベルで接続されている下位レベル試験制御回路ブロックのすべてが、共通試験モードイネーブル入力信号、共通試験リセット信号、共通試験モード選択信号、および共通クロック信号を共用する、請求項２に記載の階層試験制御ネットワーク。
【請求項９】
同じ階層レベルで接続される下位レベル試験制御回路ブロックのすべてが、共通試験モードディスエーブル出力信号を、直高位の階層レベルに集合的に出力し、上記共通試験モードディスエーブル出力信号が、同じ階層レベルで接続される各下位レベル試験制御回路ブロックからの個別試験モードディスエーブル出力信号の論理ＯＲを備えている、請求項８に記載の階層試験制御ネットワーク。
【請求項１０】
同じ階層レベルで接続される各下位レベル試験制御回路ブロックが、真下の階層レベルにある下位レベル試験制御回路ブロックから別個の試験モードデータ入力信号を受信し、真下の階層レベルにある下位レベル試験制御回路ブロックに別個の試験モードイネーブル出力信号を出力する、請求項９に記載の階層試験制御ネットワーク。
【請求項１１】
階層試験制御ネットワークの下位レベル試験制御回路ブロックのすべてが機能上同上である、請求項２に記載の階層試験制御ネットワーク。
【請求項１２】
下位レベル試験制御回路ブロックのすべてが構造上同一である、請求項２に記載の階層試験制御ネットワーク。
【請求項１３】
複数の階層レベルを有する階層構造に配列される複数の試験制御回路ブロックであって、前記各試験制御回路ブロックが、第１試験データ入力ポート、第２試験データ入力ポート、および試験データ出力ポートを備え、少なくとも１つがチップアクセスポートに接続される試験制御回路ブロックと、
前記試験制御回路ブロックのすべてに接続される共通試験モード選択信号と、
前記試験制御回路ブロックのすべてに接続される共通試験リセット信号と、
前記試験制御回路ブロックのすべてに接続される共通試験クロック信号とを備え、
同じ階層レベルにある試験制御回路ブロックが、連鎖における少なくとも１つの試験制御回路のデータ出力ポートを連鎖における別の試験制御回路の第１データ入力ポートに接続することによって、連鎖構成で接続される、集積回路用階層試験制御ネットワーク。
【請求項１４】
前記試験制御回路ブロックが、
前記チップアクセスポートに接続されるチップアクセスポート（ＣＡＰ）制御装置を有する最上位レベル試験制御回路ブロックと、
複数の下位レベル試験制御回路ブロックであって、１または複数の前記下位レベル試験制御回路ブロックが前記各階層レベルにあり、少なくとも１つの前記下位レベル試験制御回路ブロックが前記最上位レベル試験制御回路ブロックに接続され、それぞれがソケットアクセスポート（ＳＡＰ）制御装置を備える下位レベル試験制御回路ブロックとを備え、
試験動作が、少なくとも１つの試験制御回路ブロックの試験データ出力ポートを、前記階層構造内のすぐ上の階層レベルにある試験制御回路ブロックの１つの第２データ入力ポートに接続することによって、前記階層構造内で上方へ転送される、請求項１３に記載の階層試験制御ネットワーク。
【請求項１５】
前記各制御回路ブロックが、ＩＥＥＥ　１１４９．１試験規格に準拠している、請求項１に記載の階層試験制御ネットワーク。
【請求項１６】
各試験制御回路ブロックが、ＩＥＥＥ　１１４９．１試験規格に準拠している、請求項２に記載の階層試験制御ネットワーク。
【請求項１７】
各試験制御回路ブロックが、ＩＥＥＥ　１１４９．１試験規格に準拠している、請求項１４に記載の階層試験制御ネットワーク。
【国際調査報告】
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