(57)【要約】本発明はバッファセル構造を備えたセル装置に関しており、バッファセル構造の有利なセグメンテーションを行うことができる。これによりセルどうしのインタラクションが改善される。
2004517386.tif 000002
【特許請求の範囲】
【請求項１】
複数のロジックセルとロジックセル通信のためにセグメント化されたバスシステムとを備えたロジックセル装置において、
バスシステムは２つのポイントを接続する短いセグメントおよび長いセグメントを備えた種々のセグメント線路を有しており、
通信開始ポイントと通信終了ポイントとが相互に離れている場合にも伝送用のバスエレメントの個数は小さく維持される
ことを特徴とするロジックセル装置。
【請求項２】
セグメント線路はそれぞれ複数の並列な線路から形成されており、該セグメント線路の数はバス幅および／またはバスプロトコルによって定められている、請求項１記載の装置。
【請求項３】
データを変更するロジックセルには処理されたビット幅に必要な線路束のうち３つがデータ供給線路として接続されている、請求項１または２記載の装置。
【請求項４】
データを変更するロジックセルから処理されたビット幅に必要なデータ用の線路束のうち２つ、例えば高位ビットの線路束および低位ビットの線路束が取り外されている、請求項１から３までのいずれか１項記載の装置。
【請求項５】
リコンフィギャラブルロジックセルの制御入力側には、選択的に作動（Ｓｔｅｐ， Ｓｔｏｐ， Ｇｏ）、リセット（Ｒｅｓｅｔ）およびリコンフィギュレーション（Ｒｅｌｏａｄ）のタイプのうち少なくとも１つが可能となるセルに少なくとも信号を伝送可能なように配置された線路束が接続されている、請求項１から４までのいずれか１項記載の装置。
【請求項６】
バスシステムはロジックセルを相互に接続するセグメントと、および／またはロジックセルをコンフィギュレーションおよび／またはリコンフィギュレーションする内部および／または外部のユニットと、および／またはＩ／Ｏインタフェースおよび／またはロジックセル装置に対する外部のデータメモリとを有する、請求項１から５までのいずれか１項記載の装置。
【請求項７】
バスシステムは線路のほかに線路中間素子を有しており、例えば少なくとも１つのバスエレメントがコネクションスイッチ、マルチプレクサ、レジスタおよびブール論理結合回路を有しており、前記レジスタは例えば代数結合レジスタ、加算および／または乗算レジスタ、または２つのオペランドのみを結合する代数結合レジスタであり、前記論理結合回路は例えばルックアップテーブルおよび／または線路ドライバである、請求項１から６までのいずれか１項記載の装置。
【請求項８】
論理結合回路がバスエレメントとして設けられており、該論理結合回路はロジックセルコンフィギュレーションユニット、例えばコンフィギュレーションマネジメントユニットおよび／またはロジックセルから書き込み可能である、請求項１から７までのいずれか１項記載の装置。
【請求項９】
第１のセグメント線路のセグメントから第２のセグメント線路のセグメントへの移行手段が設けられている、請求項１から８までのいずれか１項記載の装置。
【請求項１０】
バスシステムは複数の並列なセグメント線路を有しており、ここで複数の並列なセグメント線路には長いセグメントが設けられている、請求項１から９までのいずれか１項記載の装置。
【請求項１１】
長いセグメントを備えた複数の並列なセグメント線路に対して、セグメント線路端部および／またはセグメント線路内の線路中間素子がバス方向で相互にオフセットされた状態に配置されており、例えばそれぞれ少なくとも１つのロジックセル単位ぶんオフセットされている、請求項１から１０までのいずれか１項記載の装置。
【請求項１２】
少なくとも２つのセグメント線路に対する長いセグメントが設けられた少なくとも３つのセグメント線路では、設定された位置にセグメント線路交換回路、例えばマルチプレクサが線路中間素子として設けられている、請求項１から１１までのいずれか１項記載の装置。
【請求項１３】
第１のセグメント線路から第２のセグメント線路への交換を第１の位置で行うセグメント線路交換回路と第２のセグメント線路から第３のセグメント線路への交換を第２の位置で行うセグメント線路交換回路が設けられている、請求項１から１２までのいずれか１項記載の装置。
【請求項１４】
少なくとも１つのセグメント線路交換マルチプレクサが設けられており、１つのセグメント線路から複数のセグメント線路のうちの少なくとも１つの選択線路への移行が行われる、請求項１から１３までのいずれか１項記載の装置。
【請求項１５】
反対向きの信号伝搬方向に対して個別のバス装置が構成されており、少なくとも１つの信号伝搬方向に対して短いセグメントおよび長いセグメントを備えた種々のセグメント線路が設けられている、請求項１から１４までのいずれか１項記載の装置。
【請求項１６】
２つの信号伝搬方向に対して個別のセグメント線路が設けられる場合、少なくとも１つの信号伝搬方向に対してレジスタが設けられる、請求項１から１５までのいずれか１項記載の装置。
【請求項１７】
レジスタは戻り方向、すなわちエレメント出力側からエレメント入力側へ信号を戻すバスシステム内に設けられている、請求項１から１６までのいずれか１項記載の装置。
【請求項１８】
選択的に切換可能なレジスタが少なくとも１つのセグメント線路の少なくとも２つのセグメント間に設けられている、請求項１から１７までのいずれか１項記載の装置。
【請求項１９】
選択的に切換可能な少なくとも１つのレジスタがフォワードレジスタ内に設けられている、請求項１から１８までのいずれか１項記載の装置。
【請求項２０】
レジスタをプログラム実行時のコンパイラ選択後に切り換える手段が設けられている、請求項１から１９までのいずれか１項記載の装置。
【請求項２１】
処理すべきデータを伝送する第１のバスシステムとステータス情報および／またはコントロール情報ないし制御情報を伝送する第２のバスシステムとが設けられている、請求項１から２０までのいずれか１項記載の装置。
【請求項２２】
少なくとも１つのバスシステムに並列な短いセグメントおよび長いセグメントを備えた種々のセグメント線路が２つのポイントを接続するために設けられており、ロジックセルどうしが充分に離れて配置されている場合に伝送用のバスエレメントの個数が小さく維持される、請求項１から２１までのいずれか１項記載の装置。
【請求項２３】
少なくとも３つのロジックセルを備えた少なくとも１つの列が設けられており、長いセグメントは少なくとも１つのロジックセルのわきを通っている、請求項１から２２までのいずれか１項記載の装置。
【請求項２４】
３つ以上のロジックセルを備えた少なくとも１つの列が設けられており、最も長いセグメントは１つ以上のロジックセルに沿って通じている、請求項１から２３までのいずれか１項記載の装置。
【請求項２５】
選択されたロジックセルは、計算機構、ＤＰＧＡ、Ｋｒｅｓｓアレイ、シストリックプロセッサ、ＲＡＷマシン、１つ以上の計算機構を備えたディジタル信号プロセッサ（ＤＳＰ）、コンフィギャラブルロジックセルまたはプログラマブルロジックセルその他のコア、および／またはＰＡＥ、ＡＬＵ、入出力機能部（Ｉ／Ｏ）、メモリマネジメントユニットおよびメモリを有するかおよび／またはこれらを形成する、請求項１から２４までのいずれか１項記載の装置。
【請求項２６】
アレイ状に配置されて通信する複数の種々の論理ユニットを備えたプロセッサにおいて、
論理ユニットは少なくともメモリユニットおよびデータ変更ユニットを有しており、メモリユニットはアレイの縁部近傍に配置されている
ことを特徴とするプロセッサ。
【請求項２７】
いずれの場合にも入出力ユニットはメモリユニットよりも縁部近くに配置される、請求項２６記載のプロセッサ。
【請求項２８】
論理ユニットの通信のために少なくとも一方の縁部から他方の縁部にかけて少なくとも１つのバスシステムが設けられている、請求項２６または２７記載のプロセッサ。
【請求項２９】
メモリユニットはバスシステムの縁部に配置されている、請求項２６から２８までのいずれか１項記載のプロセッサ。
【請求項３０】
相互に通信する複数のアレイが設けられており、該アレイは例えばそれぞれ同一である、請求項２６から２９までのいずれか１項記載のプロセッサ。
【請求項３１】
データを第１のメモリ、例えば縁部近傍のメモリから読み出してメモリ近傍の第１のデータ変更ユニットで必要に応じて変更し、例えばそこから少なくとも１つの別のデータ変更ユニットへ伝送され、さらなるデータ変更が必要に応じて行われ、１つまたは複数のデータ変更ユニットが動作した後、例えば第１のメモリから離れた位置にある第２のメモリへデータを記憶し、データ変更ユニットのリコンフィギュレーションを行ってデータ変更の新たな設定を行い、このようにして変更されたデータおよび／または形成されたデータを新たに例えば反対の信号伝搬方向で例えば少なくとも一部のデータ変更ユニットを介して伝送できるようにする
ことを特徴とするプロセッサの駆動方法。
【請求項３２】
１つの列の往路伝送と下方に存在する列の復路伝送とを行い、パイプライン効果を考慮する、請求項３１記載の方法。
【請求項３３】
種々のデータ変更ユニットが少なくとも１つのプログラマブルゲートフィールド（ＰＧＡ）およびＡＬＵを備えた複数のデータ変更ユニットを有しており、これらが少なくとも２次元のアレイのかたちで設けられており、少なくとも１つまたは複数のＰＧＡはデータ変更ユニット、例えばＡＬＵによって包囲されている、請求項２６から３０までのいずれか１項記載のプロセッサ。
【請求項３４】
少なくとも通信を行う同一の複数のアレイはリコンフィギャラブルデータ変更ユニットおよびリコンフィギュレーションユニットを有しており、各アレイに１つずつリコンフィギュレーション管理ユニットが配属されており、該ユニットは例えばメモリユニットおよび／またはＩ／Ｏユニットを有さないアレイ側に配置されており、リコンフィギュレーションユニットは有利にはアレイの全幅にわたって延在している、請求項２６から３０、３３のうちいずれか１項記載のプロセッサ。
【請求項３５】
各アレイに共通のリコンフィギュレーション管理上位ユニットが設けられており、該ユニットは例えば１つ以上のアレイの幅にわたって延在しており、かつ少なくとも複数、有利には全てのリコンフィギュレーションユニットによる通信に対して構成されている、請求項２６から３０、３３、３４のうちいずれか１項記載のプロセッサ。
【請求項３６】
相互に通信を行う例えば同一の複数のアレイを備えたプロセッサにおいて、
リコンフィギャラブルデータ変更ユニットを有しており、
アレイ間に通信の交換のための交換ユニット（ＶＰＡＥ）が設けられている
ことを特徴とするプロセッサ。
【請求項３７】
少なくとも２つのアレイから成るコンフィギュレーションユニットが、例えば割り当てられた固定線路を介して、および／またはブートの際には予めコンフィギュレーションされたデータ線路を介して相互に接続される、請求項３６記載のプロセッサ。
【請求項３８】
交換ユニット（ＶＰＡＥ）は２つのコンフィギュレーションレジスタを有しており、第１のコンフィギュレーションレジスタは第１のアレイから要求可能であり、第２のコンフィギュレーションレジスタは第２のアレイから要求可能であり、これにより交換ユニット（ＶＰＡＥ）を介したデータのゲート式伝送が行われる、請求項３６または３７記載のプロセッサ。
【請求項３９】
アレイはデータ変更ユニットおよび／または交換ユニット（ＶＰＡＥ）の列を介して相互に通信を行う、請求項３６から３８までのいずれか１項記載のプロセッサ。
【請求項４０】
通信を可能にするデータ交換ユニットは両側でアレイに沿って延在するバスを介してアレイに接続可能であり、バスは例えばアレイの縁部にわたって延在するように構成されており、そこで例えばさらにＩ／Ｏインタフェースユニットへ接続可能である、請求項３６から３９までのいずれか１項記載のプロセッサ。
【請求項４１】
隣接するアレイのないアレイ外縁にアレイに沿って延在するバスが設けられており、該バスは例えばアレイ縁部にわたって延在するように構成されており、そこで例えばさらにＩ／Ｏインタフェースユニットへ接続可能である、請求項３６から４０までのいずれか１項記載のプロセッサ。
【請求項４２】
リコンフィギャラブルデータ変更ユニットが設けられており、該ユニットはＩ／Ｏ端子によって定められる方向でデータをやり取りし、さらにフォワードレジスタが設定されたイベントに応じて行われるデータ転送のために設けられている、請求項３６から４１までのいずれか１項記載のプロセッサ。
【請求項４３】
データ転送制御インプリメンテーション手段、例えばルックアップテーブルが設けられており、該テーブルは複数の基準が共通して満足されることに応じてデータ転送を可能にし、例えばイベントに関連する基準が構成されており、アレイが列として配置されたデータ変更ユニットおよび／または結合ユニットによって構成されている場合、例えば列ごとの複数の基準が共通に満足されることに応じてデータ転送が行われる、請求項３６から４２までのいずれか１項記載のプロセッサ。
【請求項４４】
データ変更ユニットおよびデータメモリ手段が設けられており、少なくとも複数のデータ変更ユニットにデータメモリ手段がローカルに配属されており、例えばローカルなデータメモリ手段内へローカルに書き込まれたデータをローカルかつ新たなデータ変更のために読み出す手段が設けられている、請求項３６から４３までのいずれか１項記載のプロセッサ。
【請求項４５】
複数のリコンフィギャラブルロジックセルを備えたプロセッサにおいて、
少なくとも１つ、有利には複数のロジックセルが設けられており、
該セルにはロジックセルをリセットする（Ｒｅｓｅｔ）ための少なくとも１つの入力側と、ロジックセルをリコンフィギュレーションする（Ｒｅｃｏｎｆｉｇ）ための少なくとも１つの入力側と、ロジックセルを作動する（Ｓｔｅｐ， Ｓｔｏｐ， Ｇｏ）ための少なくとも１つ、有利には複数の入力側が設けられており、
および／または複数のセルは、印加されるステータス入力信号を区別できるように構成されたステータス入力側を有しており、
ステータス入力信号として、ロジックセルをリセットする（Ｒｅｓｅｔ）ための少なくとも１つの入力ステータスと、ロジックセルをリコンフィギュレーションする（Ｒｅｃｏｎｆｉｇ）ための少なくとも１つの入力ステータスと、ロジックセルを作動する（Ｓｔｅｐ， Ｓｔｏｐ， Ｇｏ）ための少なくとも１つの入力とが設けられている
ことを特徴とするプロセッサ。
【請求項４６】
セルアレイは駆動中にコンフィギュレーション可能なロジックセルから成っており、
設定されたデータのプロパゲーションに応じてリコンフィギュレーションを行う
セルアレイのリコンフィギュレーション方法において、
選択的にリコンフィギュレーションを設定されたデータおよび／またはそこから導出されたデータをやり取りする全てのロジックセルについて行うか、および／または一部のみ、例えば１つの処理分岐（例えばｉｆ−ｔｈｅｎ分岐）のみについて行い、少なくとも１つの他の分岐は変更なしのままにするか、および／または順次のデータを処理するロジックセルの長い列の一部のチェーンのみ、例えば設定されたロジックセルまでの部分について行い、
データ処理が行われた直後またはデータ処理後にこうしたリコンフィギュレーションの選択を行う
ことを特徴とするセルアレイのリコンフィギュレーション方法。
【請求項４７】
プリロード可能な論理ユニットを使用した非線形システムの特性を近似する方法、例えば請求項１から２５までのいずれか１項記載のロジックセル装置を使用した非線形システムの特性を近似する方法において、
相互に接する作業領域の列ごとにそのつど適切な近似を求め、
瞬時の作業領域（ｎ）とこれに接する下方の作業領域（ｎ−１）および上方の作業領域（ｎ＋１）とに対して近似を可能にするパラメータをプリロードし、
中央の作業領域（ｎ）の特性を近似に適した作業領域が超過されるまで近似し、超過した作業領域（ｎ−１）に属する近似をさらに処理し、
先行して（ｎ）使用された近似とともにその時点で（ｎ−１）使用されている近似またはこれに属する作業領域を囲む個所（ｎ−２）の近似で超過していない作業領域（ｎ＋１）の近似を上書きする
ことを特徴とする非線形システムの特性を近似する方法。
【発明の詳細な説明】
【０００１】
本発明は独立請求項の上位概念記載の装置および方法に関する。全体としては本発明はロジックセルアレイの改善手段に関する。
【０００２】
ロジックセルアレイ、特にリコンフィギャラブルロジックセルアレイが知られている。この種のモジュールのタイプとして、特にシストリックアレイ、ニューラルネットワーク、マルチプロセッサシステム、複数の計算機構および／またはロジックセルおよび／または通信セル／周辺セル（Ｅ／Ａ、ＩＯ）を備えたプロセッサ、クロスバースイッチなどのネットワークモジュールなどのほか、ＦＰＧＡ、ＤＰＧＡ、Ｘｐｕｔｅｒ、Ｃｈａｍｅｌｅｏｎなども周知である。これに関連して次に特に本出願人に帰すべき権利保護範囲を参考までに挙げておく。すなわちＤＥ４４１６８８１、ＤＥ１９７８１４１２、ＤＥ１９７８１４８３、ＤＥ１９６５４８４６、ＤＥ１９６５４５９３、ＤＥ１９７０４０４４、ＤＥ１９８８０１２９、ＤＥ１９８６１０８８、ＤＥ１９９８０３１２、ＰＣＴ／ＤＥ００／０１８６９、ＤＥ１００３６６２７、ＤＥ１００２８３９７、ＤＥ１０１１０５３０、ＤＥ１０１１１０１４、ＰＣＴ／ＥＰ００／１０５１６、ＥＰ０１１０２６７４とそのパテントファミリーである。ロジックセルは任意の論理回路および／または算術回路および／またはスイッチおよび／またはメモリおよび／または周辺回路を含むセルとして定義される。
【０００３】
従来技術においてもこの種のシステム、特に前述した一連のアプローチは周知となっており、効率的なデータ処理が基本的には可能であって、しかもハードウェアアーキテクチャでも良好にインプリメンテーションできるものの、実際には最良の構成を保証し、さらにウェハに収容されるスペースを節約して、および／またはエネルギを節約して駆動できるようにしたいという要求が存在している。また有利な駆動タイプが見出されることが望ましい。
【０００４】
従来技術のシステムにおける重大な問題点は、複数のセルが相互に通信しなければならないということである。この通信は処理すべきデータをセル間で伝達するために必要となる。これは１つのセルが他のセルからもたらされた結果をさらに処理しなければならないときに生じる。例えば所定のセルで得られた結果と１つまたは複数の別のセルで得られた結果とを結合する場合などである。さらにステータス信号を伝送するために通信が必要となることもある。
【０００５】
可能な複数の受信機へ信号を伝送するために以前からバスが知られている。バスとは線路の束であり、典型的には線路の個数は伝送すべきビットに対して相互に並列な、場合によっては列として構成されたステータス線路の個数から定められる。
【０００６】
例えばＰＣで差し込みカードとＣＰＵおよび／または他のユニットとの通信に使用される周知の簡単なバスでは、バス線路を全ての受信機へ通じさせることができ、制御信号を適切に伝送すること（アドレシング）により、データを受信すべき受信機のみが応答することが保証される。こうした装置で問題となるのは、きわめて多くのユニットが１つまたは複数のバスにアクセスを必要とする場合である。この場合必然的に他のユニットの使用しているバスがイネーブルされるまでデータ通信を待機するか、および／または送信側のユニットに唯一の所定の伝送時間が認められる時間スロット手段を導入しなければならない。通常は当該の時間で全てのデータが伝送されるか否かにかかわらず、データ伝送のための複数の時間スロットを適用する必要がある。こうしたアプローチはトークンリングネットワークなどのシステムにおいて実際に行われている。きわめて迅速な通信が所望されるロジックセルアレイなどのシステムで高いデータ処理速度を保証するには、これは望ましくない。
【０００７】
バスのセグメント化もすでに提案されている。例えばロジックセルアレイにおいて相互に接続された複数のユニットが対をなして密接に配置されている場合、全てのユニットに沿って中間位置まで配置された長いバス線路がスイッチによって分離されており、複数のサブバスシステムを形成している。各セグメントはここではバス全体と同様に必要な数の並列なデータ線路と付加的に必要なプロトコル線路とを有している。対をなして相互に密接に配置されたロジックセルの通信は他の対の通信による障害を受けない。したがってバスシステムを介した伝送のデータレートを著しく高めることができる。
【０００８】
ただしこの種のバスシステムはＣＭＯＳ技術で半導体チップ上に集積される際に構造が複雑となり駆動にエネルギコストがかかって不利となる欠点がある。
【０００９】
したがって本発明の課題は実用に適した新たな回路を提供することである。
【００１０】
この課題は独立請求項の特徴部分に記載した構成により解決される。有利な実施形態は従属請求項に記載されている。
【００１１】
本発明の第１の重要な特徴は、複数のロジックセルとロジックセルの通信のためにセグメント化されたバスシステムとが設けられているロジックセル装置において、バスシステムは２つのポイントを接続する短いセグメントおよび長いセグメントを備えた種々のセグメント線路を有しており、通信開始ポイントと通信終了ポイントとが相互に離れている場合に伝送用のバスエレメントの個数は小さく維持されるということである。
【００１２】
これにより本発明では第１の基本思想を利用し、簡単な線路として構成されたセグメントにより長いバスを構成してロジックセル装置内の大きな区間を連絡し、特に簡単な構造と節約した駆動とを達成する。同一の短いセグメント線路を複数個設けることにより、全てのポイントで所望のように応答が得られることが保証される。
【００１３】
有利にはセグメント線路はそれぞれ複数の並列な線路から形成されており、このセグメント線路の数はバス幅および／またはバスプロトコルによって定められている。したがって各セグメントは従来技術から周知な手段と同様に並列な線路の束によって形成される。この場合全てのセグメント線路はほぼ同じ長さを有しているものと見なされたい。これは線路束の各線路が全てロジックセルのデータ入力側などの同一の終線へ通じていることを意味し、そこでこれらの線路はビットごとに対応する入力分岐線路へ分けられている。
【００１４】
有利にはデータ変更のロジックセルには処理ビット幅に必要な線路束のうち３つがデータ供給線路として接続されている。これによりセル内部でオペランドＡ，Ｂ，Ｃの結合がＡ×Ｂ＋Ｃの形式で行われる。この演算はディジタル信号処理の領域で特に重要な意義を有しており、ロジックセルアレイに対するこうしたバス構造はリアルタイムでのリコンフィギュレーションが可能なＤＳＰアレイを構築するのに特に適している。
【００１５】
オペランドの算術的な乗算結合を行うことのできるロジックセル装置では、特に有利には、ロジックセルから処理ビット幅に必要な線路束のうち少なくとも２つ、特に高位ビットの線路束および低位ビットの線路束へ接続されている。このようにして３２Ｂｉｔのデータワード幅でも６４Ｂｉｔのより大きな出力が形成され、全幅で乗算結果を出力することができる。
【００１６】
リコンフィギャラブルロジックセルでは、有利には、特にセグメンテーション可能なバスシステムを介して制御入力側で少なくとも信号をセルに伝送可能なように配置された線路束へ接続されており、選択的に少なくとも１つのタイプの作動（Ｓｔｅｐ， Ｓｔｏｐ， Ｇｏ）、リセット（Ｒｅｓｅｔ）およびリコンフィギュレーション（Ｒｅｌｏａｄ）をセルへ伝送することができる。このために相応する数のビット線路が設けられる。したがって有利には２ｂｉｔ幅のデータ線路が制御入力側に対して設けられる。特に有利には、各制御信号は個別の制御信号入力側に割り当てられる。これに代えて複数Ｂｉｔ幅のステータス線路へ通じる入力結合回路を設け、セルの適切な応答を制御してもよい。制御入力側はコンフィギュレーションおよび／またはリコンフィギュレーションを制御するコントロールストリーム、特に前述の従来技術から周知のトリガ信号などをセルへ供給する入力側である。セルと１つまたは複数のリコンフィギュレーション可能ユニット、例えばコンフィギュレーションマネージャＣＴまたはＣＭとの本来の通信はここでは周知の手段と同様に、例えばいわゆるＲｅａｄｙ／Ａｃｋ／Ｒｅｊプロトコルによって行われ、セルのリコンフィギュレーションは所定の条件でのみ許可される。このプロトコルの詳細は本出願人の前掲の特許文献やＸＰＰ／ＶＰＵアーキテクチャに関する刊行物などに記載されている。
【００１７】
バスシステムはロジックセルを相互に接続するセグメントを含む。これは典型的なケースで特に重要な意義を有する。なぜならロジックセルアレイ内では特に高度かつ効率的なデータスルーレートが必要となり、その際にもプロセッサモジュールが高い損失電力から加熱されないようにしなければならないからである。この場合本発明では特に効率的にロジックセルを使用することができる。
【００１８】
これに代えておよび／またはこれに加えて、バスシステムはロジックセルをコンフィギュレーションおよび／またはリコンフィギュレーションする内部および／または外部のユニットにも接続することができる。バスは特に複数のデータ処理ロジックセルおよび／またはメモリロジックセルに沿って１つまたは複数のリコンフィギュレーションユニットへ接続され、セル相互の通信や１つまたは複数のリコンフィギュレーションユニットとの通信を可能にする。これに関連して、基本的には複数の受信機へ情報を同時に送信することができ、ブートの際には全てのセルを同時にリセットすることができることを付言しておく。バス構造は相応に構成することができる。
【００１９】
さらに有利には、バスシステムはＩ／Ｏインタフェースおよび／または外部のデータメモリにも接続されている。換言すればセグメンテーション構造はロジックセルフィールドの内部でも外部でも有利に利用することができる。Ｉ／Ｏインタフェースはモジュール内のバスシステムを外部へ繋いでいる。この場合任意のバスシステムが場合により時間的に交互に外部の入出力に対して切り換えられる。付加的に複数のバスが相互に同期されるようにバスシステムを統合する手段が形成される。例えば２つずつ出力バスを同期させたり、１つの入力バスと１つの出力バスとを同期させたりすることができる。
【００２０】
バスシステムの実際の構成では一連の線路中間素子が設けられる。線路とはここでは半導体ウェハ内を通る金属線などの第１のクラスの導体である。線路中間素子とはここでは２つの対応する線路のあいだに配置された素子を意味する。つまり線路中間素子とは一方ではコネクションスイッチであり、例えばロジックセルからの要求に応じて、および／またはロジックセルと他のユニットとの通信を設定するコントロール手段からの要求に応じて動作する。したがってこのスイッチは例えばコンフィギュレーションマネージャ、すなわちロジックセルフィールドに対するコンフィギュレーションユニットからの要求に応じて開放または閉成される。これにより有利にはバス構造を構築するコンパイラを定めることができる。特にコンパイラまたは他のコンフィギュレーションユニットまたはコントロールユニットは２つの離れたセル間で短いセグメントのセグメント線路または長いセグメントのセグメント線路のどちらを介して通信が行われるかを検出し、複数の長いセグメントが存在する場合には、複数のセグメント線路のうちどれが通信を行うべきかを設定する。これにより線路損失がスイッチを介して最小化されるか、および／またはデータ処理の形態がバス線路に沿った信号伝搬時間に合うように最適化される。
【００２１】
また線路中間素子は信号を１つの線路からロジックセルおよび／またはこれに接続された線路などの一連の宛先側へ導いたり、複数の選択可能な宛先へ同時に信号を供給するマルチプレクサであってもよい。
【００２２】
さらに線路中間素子としてレジスタを設けることができる。これは種々のタスクを満足する。まず宛先側が呼び出しの準備を整えるまでデータを保持する。さらにきわめて長いバスでは、区間が長いためにデータが宛先へ到着するまでの時間が長くなること（場合によっては受信確認を返送しなければならないこと）を考慮しないとデータ処理がシーケンス化されないという状況が回避される。レジスタ内のデータはバッファリングされるため、データパケットがバスを介して到達するまでの全時間は増大するが（ディレイ）、アレイまたは個々のセルが有効に利用できないデータの到着までのバッファリング時間（レイテンシ）は低減される。ここではディレイとレイテンシとのバランスが必要であり、レジスタはバス区間がきわめて長いというような所定の条件および／または設定条件のみに基づいて切換を行うことを指摘しておく。レジスタの切換は例えばコンフィギュレーションマネージャなどのコントロールユニットその他によって制御されることが望ましい。これらのコントロールユニットはコンパイラで生成された命令に応じて動作する。さらに有利には、種々の値を有するビットが宛先へ同期されて到着することを保証するレジスタを設ける。バスが戻り方向にも通じている場合、すなわちセル出力側から同じセルの入力側へのコネクションも設けられている場合、特に有利には、モジュールを破壊するおそれのある高周波数のフィードバック結合をレジスタによるｄｅｌａｙ時間によって回避することができる。
【００２３】
レジスタはそれぞれまたは部分的には、特に有利なバリエーションとして、加算レジスタおよび／または乗算レジスタの形式で構成することができる。所定の結合形式によれば問題が生じず、僅かな回路コストのみでインプリメンテーション可能であり、ロジックセル構造のみで簡単な結合タスクを移して負荷を軽減することができる。特に２つのオペランドのみを代数結合するレジスタを構成することができる。ステータス信号を伝送するバスは、ロジックセルまたはロジックセルアレイのステータスをシグナリングしたり、および／またはその変更をトリガしたりするため、いわゆるトリガベクトル用バスとも称されるが、これは有利にはブール結合および／またはルックアップテーブル、例えば可変のルックアップテーブルとしてインプリメンテーションされる。
【００２４】
同様に選択的に切換可能な線路中間素子の有利な別の実施形態として、線路ドライバを設けてもよい。これは特に強い信号ファンアウトを生じるマルチプレクサ装置に必須である。
【００２５】
本発明の特に有利なバリエーションとして、データ伝送路に沿って長いセグメントを備えたセグメント線路から短いセグメントを備えたセグメント線路への移行部、または逆に短いセグメントを備えたセグメント線路から長いセグメントを備えたセグメント線路への移行部を設けることができる。これにより多数のセルが同じバス構造に沿って同方向で通信する際に、短いセグメントと長いセグメントとを相応に組み合わせることにより、バッファレジスタを設けたとしてもほぼ等しい信号伝搬時間を保つことができる。この場合バス構造は、ファストトラック（Ｓｃｈｎｅｌｌｓｐｕｒ）およびクリープトラック（Ｋｒｉｅｃｈｓｐｕｒ）を有し、設定された中間位置でトラック交換を行う経路に比することができる。
【００２６】
一般に有利にはバスシステムは複数の並列のセグメント線路を有しており、ここでこれらの並列なセグメント線路には長いセグメントが設けられている。セグメント線路の長いセグメントは全てが同じ長さでなくてもよい。この長さを少しずつ違えて構成することができる。
【００２７】
さらに有利には、多数の並列なセグメント線路において、セグメント線路端部および／またはセグメント線路内の線路中間素子がバス方向で相互にオフセットされた状態に配置される。典型的にはセグメント線路端部（終点または始点）にはスイッチ、レジスタ、マルチプレクサまたはドライバなどの線路中間素子が設けられる。これらのエレメントのハードウェア技術によるインプリメンテーションには中間層に配置される線路に比べると見過ごしにできない大きなスペースが必要となる。これらのエレメントを有利にオフセットして配置することにより、２つまたは３つのセグメント線路に相応する線路中間素子のスペースが必要なだけとなり、存在する全てのセグメント線路に対して線路中間素子を設けなくて済む。また全ての線路中間素子としてドライバまたはレジスタを設けるのではなく、ｎ番目ごとのセグメント端部にこれを設けてもよい。有利には長いセグメントを備えた少なくとも３つのセグメント線路が少なくとも２つのセグメント線路に対して設けられ、設定された位置にセグメント線路交換回路、例えばマルチプレクサが線路中間素子として設けられる。このようにすれば必要に応じて所望のセグメント交換を行うことができる。有利にはバス構造は繰り返し交差する複数の線路から成る編みひも状に構成され、線路の交差部ではバスに沿って可変のセグメント対またはセグメントグループにおけるセグメント交換が行われる。有利には、第１のセグメント線路から第２のセグメント線路へ第１の位置で交換を行うセグメント線路交換回路と第２のセグメント線路から第３のセグメント線路へ第２の位置で交換を行うセグメント線路交換回路とが設けられている。
【００２８】
対での交換のほか、有利には１つまたは複数の位置で複数のセグメント線路による選択および交換を行うように構成することもできる。また同時にデータを出力することもできる。
【００２９】
本発明の第２の特徴はロジックセル装置でセルの双方向通信が可能となることである。ドライバおよび／またはレジスタなどの線路中間素子を備えたバス装置では、セルの双方向通信が可能であるように信号の伝搬方向が定義されるので、有利には反対向きの信号伝搬方向に対する個別のバス装置が設けられる。少なくとも１つの方向に長いセグメントおよび短いセグメントを有する並列の少なくとも相互に異なるセグメント線路が設けられる。
【００３０】
２つの信号伝搬方向に対して個別のセグメント線路が設けられる場合、有利には少なくとも１つの信号伝搬方向に対してレジスタが設けられる。このとき前述のようにレジスタは戻り方向のバスシステム内、つまり信号がエレメント出力側からエレメント入力側へ戻されるバスシステム内に設けられる。
【００３１】
さらに本発明の別の特徴として、処理すべきデータを伝送する第１のバスシステムとステータス情報および／または監視情報ないし制御情報を伝送する第２のバスシステムとが設けられていることが挙げられる。すなわち短いセグメントおよび長いセグメントを備えたセグメント線路を有する１つまたは２つのバスシステムが形成され、有利にはそれぞれのバスまたはバスシステムが相互に個別にコンフィギュレーション可能である。つまりバスシステムの配線路を設定したり、および／または結合されたレジスタの演算またはルックアップテーブルの出力に関して定めたりすることができる。
【００３２】
閉ループ制御の場合、バスシステムは有利には多数のロジックセルを相互にアレイ状に配列したロジックセル装置で使用される。このときバスシステムの長いセグメントは少なくとも１つのロジックセルのわきを通っている。ロジックセル装置は複数のロジックセルを列として有しているので、有利には最も長いセグメントは複数のロジックセルのわきを通ることになる。
【００３３】
少なくとも２次元の論理フィールド、すなわち少なくとも行列状に配置されたロジックセルのフィールドでは、各行または各列のかたちでセグメント化されたバスシステムが設けられており、これらのバスシステムは並列なセグメント線路としての長いセグメントおよび短いセグメントを備えた前述の構造を有している。
【００３４】
前述のバスの構造は、データ処理論理ユニットを相互に結合した全ての装置で有利である。特に有利には、選択されたロジックセルは、計算機構、ＤＰＧＡ、Ｋｒｅｓｓアレイ、シストリックプロセッサ、ＲＡＷマシン、１つ以上の計算機構を備えたディジタル信号プロセッサＤＳＰ、コンフィギャラブルロジックセルまたはプログラマブルロジックセルその他のコア、および／またはＰＡＥ、ＡＬＵ、入出力機能部Ｉ／Ｏ、メモリマネジメントユニットおよびメモリなどを有するかおよび／またはこれらを形成する。長いセグメントおよび短いセグメントを備えたセグメント線路に基づくバス構造のインプリメンテーションの成功例は本出願人によるＶＰＵ／ＸＰＰプロセッサユニットである。
【００３５】
この種のプロセッサは、有利には、アレイ状に配置されて通信する複数の種々の論理ユニットを備えており、この論理ユニットは少なくともメモリユニットおよびデータ変更ユニットを有しており、メモリユニットはアレイの縁部近傍に配置されている。これによりデータはアレイを通って伝搬し、必要な場合には縁部に中間記憶され、リコンフィギュレーションが行われる。走査は並列な行または列にしたがって行われるかまたはミアンダ状に行われ、高い計算能力が得られる。
【００３６】
いずれの場合にも入出力ユニットはメモリユニットよりも縁部近くに配置される。これによりデータの中間記憶はアレイ走査を用いた処理よりも前に行われる。有利にはいずれの場合にも、論理ユニットの通信のために少なくとも縁部の端から端まで前述のようにセグメント化された少なくとも１つのバスシステムが設けられている。その際にプロセッサを駆動するために縁部近傍の第１のメモリからデータが読み出され、当該の縁部近傍の第１のデータ変更ユニットで必要に応じて処理され、そこから少なくとも１つの第２のデータ変更ユニットへ伝送される。これにより必要に応じてデータが複数のデータ変更ユニットの走査を経て第１のメモリから離れた位置にある縁部近傍の第２のメモリに記憶される。データ処理手段を新たに定めるデータ変更ユニットのリコンフィギュレーションが行われ、データは場合により反対の伝搬方向でデータ変更ユニットの少なくとも一部を通して導通される。また駆動に際して１つの列における往路伝送とその下方の列での復路伝送とが行われ、これによりパイプライン効果が考慮される。
【００３７】
プロセッサは少なくとも１つのプログラマブルゲートフィールドＰＧＡおよびＡＬＵを備えた複数のデータ変更ユニットを有しており、アプリケーション専用として有利に、少なくとも１つのＰＧＡが他のデータ変更ユニット、例えばＡＬＵによって包囲されている。これにより結合の簡易なデータが得られるか、および／または出力される。
【００３８】
また相互に通信する複数のアレイが設けられており、これらのアレイは例えばそれぞれ同一である。このためにリコンフィギャラブルデータ変更ユニットおよびリコンフィギュレーションユニットが設けられている。アレイ内は前述のバス構造が延在している。各アレイに１つずつリコンフィギュレーション管理ユニットが配属されており、このユニットは例えばメモリユニットおよび／またはＩ／Ｏユニットが設けられていないアレイ側に配置されており、リコンフィギュレーションユニットは有利にはアレイの全幅にわたって延在している。これにより最適なチップ形状が形成されるという利点が得られる。
【００３９】
選択的に、各アレイに共通のリコンフィギュレーション管理上位ユニットを設け、このユニットを例えば１つ以上のアレイの幅にわたって延在させてもよい。これは少なくとも複数、有利には全てのリコンフィギュレーションユニットによる通信に対して構成される。
【００４０】
これに代えてまたはこれに加えて、相互に通信を行う例えば同一の複数のアレイを備えたプロセッサに、リコンフィギャラブルデータ変更ユニットを設け、さらにアレイ間に通信の交換のための交換ユニットＶＰＡＥを設けることもできる。この交換ユニットは通信交換のためにフィールド状に配置されている。この種の交換ユニットＶＰＡＥを介してデータおよび／または制御信号（コントロール信号、トリガベクトルなど）が伝送される。
【００４１】
少なくとも２つのアレイから成るコンフィギュレーションユニットを相互に例えば直接に接続することができる。これにより監視コンフィギュレーションユニット（スーパーバイザ）を省略したり、および／または故障保護機能を高めたりすることができる。有利には直接に接続された少なくとも２つのアレイのコンフィギュレーションユニットの通信は割り当てられた固定線路を介して行われるか、および／またはブートの際に予めコンフィギュレーションされた所定のデータ線路を介して接続される。
【００４２】
さらに本発明の有利な実施形態として、交換ユニットＶＰＡＥは２つのコンフィギュレーションレジスタを有しており、第１のコンフィギュレーションレジスタは第１のアレイから要求可能であり、第２のコンフィギュレーションレジスタは第２のアレイから要求可能である。２つのアレイに対して交換ユニットへのアクセスが許可された場合にのみデータが伝送される。このために第１のアレイは相応の第１のコンフィギュレーションレジスタを相応にコンフィギュレーションすることによりデータを交換ユニットへ生じさせ、他のコンフィギュレーションユニットのデータを割り当てられた線路を介してシグナリングする。その後データは取り出し可能となり、このことは第２のコンフィギュレーションレジスタをコンフィギュレーションすることにより検出される。全体として交換ユニットＶＰＡＥを介したデータのゲート式伝送が行われる。大きなアレイをサブアレイに分割することにより、通常はコンフィギュレーションユニットに関わるコンフィギュレーションコストを低減することができ、これにより効率的にアレイが駆動される。なぜならコンフィギュレーションユニットに起因する狭帯域の影響を受けないからである。
【００４３】
また特に有利には、サブアレイはデータ変更ユニットおよび／または交換ユニットＶＰＡＥの列を介して相互に通信する。これによりこの場合にもデータ処理時のデータレート制限が生じない。
【００４４】
有利には、前述の装置のハードウェアジオメトリのインプリメンテーションについて、通信を可能にするデータ変更ユニットは両側がアレイに沿って延在するバスを介してアレイに接続可能であり、バスは例えばアレイの縁部に延在するように構成されており、そこで例えばさらにＩ／Ｏインタフェースユニットへ接続可能である。
【００４５】
前述した構成において、特に有利には、プロセッサ内に１つまたは複数のデータ転送制御インプリメンテーション手段、例えばルックアップテーブルが設けられており、このテーブルは複数の基準が共通して満足されたことに応じてデータ転送を可能にする。ここで例えばイベントに関連する基準が構成される。転送されるデータは例えばロジックセルのリコンフィギュレーションに関するデータまたはトリガベクトルである。それぞれのデータ転送制御インプリメンテーション手段の機能および変換関数は相応のコンフィギュレーションされる。
【００４６】
またプロセッサをセグメント化されたバス構造で構築するために、データ変更ユニットおよびデータメモリ手段を設け、少なくとも複数のデータ変更ユニットにデータメモリ手段をローカルに配属し、例えばローカルなデータメモリ手段内へローカルに書き込まれたデータをローカルかつ新たなデータ変更のために読み出す手段を設けることができる。換言すればロジックセルに中間結果が記憶され、他のデータまたは他の結合手段を使用してさらに処理される。
【００４７】
駆動中にリコンフィギュレーション可能なロジックセルから成るセルアレイのリコンフィギュレーションを行う場合、所定のデータ、例えば本発明の出願人または本明細書に関連してウェーブリコンフィギュレーションを記述するデータに応じたリコンフィギュレーションを許可する場合、特に有利には、選択的にリコンフィギュレーションを設定されたデータおよび／またはそこから導出されたデータをやり取りする全てのロジックセルについて行うか、および／または一部のみ、例えば処理分岐（例えばｉｆ−ｔｈｅｎ分岐）のみについて行い、少なくとも１つの他の分岐は変更なしとするか、および／または順次のデータを処理するロジックセルの長い列の一部のチェーンのみ、例えば設定されたロジックセルまでの部分について行うことができ、データ処理が行われた直後またはデータ処理後にこうしたリコンフィギュレーションの選択を行う。これによりウェーブリコンフィギュレーションの実際の効用が著しく高まる。選択的なウェーブリコンフィギュレーションは僅かな命令のみ、例えばＲｅｓｅｔ， Ｓｔｅｐ， Ｇｏ， Ｒｅｌｏａｄなどを使用するだけで可能となる。したがってＰＡＥなどのリコンフィギャラブルロジックセルに接続されたトリガ入力側または制御入力側の数を小さく保持できる。
【００４８】
特に有利には、ロジックセルがウェーブリコンフィギュレーション時の所定の特徴的なデータパケットに応答してプリロードされる。これは特にバス内に設けられたルックアップテーブルのプリロードにより行われる。バスはこの場合部分的にロジックセルを通して接続され、これとともに形成される。
【００４９】
本発明のバスシステムを備えたプロセッサ装置を利用して、非線形システムの特性を迅速かつ簡単に近似することができる。これは有利には、相互に接する作業領域の列ごとにそのつど適切な近似を求め、瞬時の作業領域（ｎ）とこれに接する下方の作業領域（ｎ−１）および上方の作業領域（ｎ＋１）とに対して近似を可能にするパラメータをプリロードし、中央の作業領域（ｎ）の特性を近似に適した作業領域が超過されるまで近似し、超過した作業領域（ｎ−１）に属する近似をさらに処理し、先行して（ｎ）使用された近似とともにその時点で（ｎ−１）使用されている近似またはこれに属する作業領域を囲む（ｕｍｋｌａｍｍｅｒｎ）個所（ｎ−２）の近似で超過していない作業領域（ｎ＋１）の近似を上書きすることにより行われる。作業値の到来していない作業領域を上書きすることにより、１次元のケースでは３つのバリエーションをプリロードするのみで領域超過後の処理の迅速化を保証することができる。プリロードされた作業領域の上書きはデータ処理中に行われるので、作業値が恒常的に移行する場合には大きな飛びや急峻な変化なしに一定のデータ計算が可能となる。さらに、多次元のケースの近似は１つ以上の方向での作業値のクランプとｎ次元の作業値インターバルを超過した後の相応の上書きとによってその時点での作業値インターバルから隣接するインターバルへの移行が許可されなくなることを言及しておく。これも本発明の保護範囲に含まれる。
【００５０】
本発明の実施例を以下に図に則して説明する。
【００５１】
図１には本発明にしたがって構成されたロジックセルアレイの全体構造が示されている。図２にはクラスタと称されるサブアレイ、ＶＰＡＥおよびその間にあるコネクションバスの詳細な平面図が示されている。図３にはコンフィギュレーションバスのフォワードレジスタの実施例が示されている。図４には本発明にしたがって構成されたロジックセルアレイのコンフィギュレーションマネージャの階層が示されている。図５には従来の技術から部分的に取り出されたディテールのデータを備えたＰＡＥの詳細図が示されている。この図からはロジックセルへ通じる３つのデータ入力側Ａ，Ｂ，Ｃと、トリガベクトルＲｅｓｅｔ， Ｓｔｏｐ， Ｓｔｅｐ， Ｇｏ， Ｒｅｌｏａｄに対する５つのトリガ入力側と、２つのデータ出力側Ｈ、Ｌと、ステータス出力側Ｕ，Ｖ，Ｗと、ｉｅバス出力側とが存在することがわかる。図６のａにはロジックセルの構造のブロック図が示されている。図６のｂにはレジスタの構造が示されている。図６のｃにはイベント信号用のバックワードレジスタの構造が新たに最適化されたルックアップテーブルとともに示されている。図６のｄにはプリロード手段を備えたフォワードレジスタが示されている。図７にはデータ変更を行うロジックセルＰＡＥについて必要な相応のバス幅を有する種々の入力側を備えたメモリセルの構造の詳細図が示されている。図８にはトリガベクトルのビットをブール結合するインプリメンテーションのためのルックアップテーブルを備えたコンフィギュレーションバス内のバックワードレジスタの別の詳細図が示されている。図９にはバスを用いた別のプロセッサの詳細図が示されている。図１０には２つのバスを備えた非同期Ｉ／Ｏ回路が示されている。図１１には２つのバスを備えた同期Ｉ／Ｏ回路が示されている。
【００５２】
図１によれば全体として参照番号１で示されているプロセッサが存在しており、このプロセッサはＸＰＰ（ｘｔｒｅｍｅ ｐｒｏｃｅｓｓｉｎｇ ｐｌａｔｆｏｒｍ）と称されるユニットから成っている。２つのフィールドまたはクラスタは
ａ）複数の算術ロジックセルＡＬＵ‐ＰＡＥ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ ｐｒｏｃｅｓｓｉｎｇ ａｒｒａｙ ｅｌｅｍｅｎｔ）と
ｂ）メモリセルＲＡＭ‐ＰＡＥ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｐｒｏｃｅｓｓｉｎｇ ａｒｒａｙ ｅｌｅｍｅｎｔ）と
ｃ）複数（図では４つ）の入出力セル（Ｅ／Ａ ｅｌｅｍｅｎｔ， Ｉｎｐｕｔ−Ｏｕｔｐｕｔ ｐｒｏｃｅｓｓｉｎｇ ａｒｒａｙ ｅｌｅｍｅｎｔ）
ｄ）各フィールドを通って延在するバスシステムと
ｅ）フィールドに配属されたコンフィギュレーションマネージャと
を有している。ここでこれらのエレメントはともにクラスタとしてデータを処理するユニットを形成しており、これはリコンフィギャラブルユニットである。その際にクラスタの２つのコンフィギュレーションマネージャＣＭに１つの上位コンフィギュレーションマネージャＳＣＭが配属されており、これにより上位クラスタまたはＸＰＰが形成される。特にツリー状の階層構造を利用してプロセッサエレメントの２つ以上のフィールドを統合できることを指摘しておく。このようにして上位コンフィギュレーションマネージャは２つ以上のコンフィギュレーションマネージャＣＭの上位に置かれるか、および／または多段階のコンフィギュレーションマネージャ階層が構築される。コンフィギュレーションマネージャの側から見ると、これらは唯一のクラスタに配属されていることになる。階層内ではもともとクラスタに割り当てられている第１のコンフィギュレーションマネージャＣＭに中央のレベルのコンフィギュレーションマネージャが対応する。この中央レベルのコンフィギュレーションマネージャは１つまたは複数の階層レベルの管理下にある。
【００５３】
図１ではセルが相互に２次元のマトリクス状に配列され、その相対的な大きさは個々のセルがきわめて規則的に配置されているが、このとき特にＰＡＥ、すなわちメモリセルおよび算術ロジックセルがほぼ同じ大きさを有する限り、少なくともほぼ正確にこれが反映される。これにより全体として矩形および／または規則的なセルパターンがバスシステムへほぼ同様に接続されることによりタイル状の構造が得られる。図示のタイル状構造は特にメモリおよび算術ユニットの相互の配置の点で任意に構成され、Ｉ／Ｏセルの作用および／または他のエレメントを使用しても容易に他の配列が可能であり、所望の専用計算タスクに適合化できることを付言しておく。図示の構成は１つの実施例に過ぎず、使用される半導体技術が許せば、２次元のマトリクスに代えて個別セルを３次元で空間的に配列することもできる。
【００５４】
個々のＰＡＥは複数の入出力側を有している。この場合個々のＰＡＥには一方ではデータ入出力側Ａ，Ｂ，Ｃが設けられており、他方では制御入出力側（コントロール入出力側）Ｕ，Ｖ，Ｗが設けられている。図１からわかるように、ＰＡＥは水平方向の行として配置されており、ここでセルは相互にバスシステムを介して相互に接続されている。水平方向のバスシステムはフィールド中央で上方または下方に存在するＰＡＥに接続されている（図示の有利な実施例では上方および下方へ向かってＰＡＥとだけ接続されている）。このためデータおよびステータス信号（すなわち制御信号）の転送は上方および下方へ向かってＰＡＥを介して行われる。有利には図１に示されているようにどのタイプのＰＡＥが問題となっているか、すなわちこの実施例ではＲＡＭ‐ＰＡＥであるかまたはＡＬＵ‐ＰＡＥであるかということは関係ない。このため有利には全てのタイプのＰＡＥを同様にバスシステムへ接続し、内部で相応に配線することができる。基本的には図とは異なって上下に配置されたバス線路を接続するＥ／Ａセルを構成することもできるが、さしあたってはこれは行わない。
【００５５】
ＰＡＥはデータ、すなわち処理すべきデータおよび制御データ（コントロールデータストリーム）を垂直方向に転送するために用いられる。ＰＡＥはここではデータ転送が変更されたデータまたは変更されないデータについて行われるように構成されている。
【００５６】
データ変更はまずＰＡＥの本来の機能ユニットで行われる。例えばこのＰＡＥが算術論理ユニットとして構成されており、データが算術論理結合されるケースを考察してみる。データが充分に迅速に調製され、セル内で結合され、セルクロックが最適に利用されることを保証するために、セル内で処理されるビット幅を有する３つの線路Ａ，Ｂ，Ｃが図５に示されているようにセルへ接続されている。ここでは特に有利に加法的な入力結合が行われ、これによりセルで（Ａ＋Ｂ）＊Ｃの演算結果が時間的およびスペース的に効率よく求められる。データ変更が必要ない場合、このデータは機能ユニットを通過する。このようにして行として下方で必要となるデータはＰＡＥでの変更なしに供給される。また３つのデータワードを同時に供給する場合、相応に３つの入力側Ａ，Ｂ，Ｃはそれぞれ異なって転送を行うことができる。例えばＣのデータワードは変更されずに線路へ送出されるが、Ａ，ＢはＡＬＵ内で相互に例えば除算Ａ／Ｂで結合される。これに代えて２つのデータワードがＡＬＵを通過し、１つのデータワードがＡＬＵ内で定数またはそこに中間記憶されている他の値と結合されるようにしてもよい。同時にＰＡＥへ供給される他のデータワードセットを伝送できることも明らかである。つまり所望に応じて例えば３つ以上のデータワードをＰＡＥへ供給することができる。個々のワードはその際にプロセッサ専用のビット幅（この実施例では３２Ｂｉｔ）を有している。
【００５７】
ＰＡＥの任意の入出力側はコンフィギュレーションユニットＣＴ／ＣＭの定数でコンフィギュレーション可能である。このとき定数はコンフィギュレーションの駆動中ずっと不変のまま一定にとどめてもよいし、また駆動中すなわちコンフィギュレーションの実行中コンフィギュレーションユニットＣＴ／ＣＭおよび／または例えばＰＡＥなどの他のソースの新たなデータで上書きしてもよい。
【００５８】
ＡＬＵを備えたＰＡＥとは異なり、ＲＡＭ‐ＰＡＥでは、全てのデータまたは一部のデータを結合することに代えて、完全な記憶または部分的な記憶および／または完全な転送または部分的な転送を行うことができる。
【００５９】
データの転送は元のデータを変更するＡＬＵなどのＰＡＥコアユニットを回避して行うこともできるが、データの変更をデータの転送直前または転送中に行うこともできる。これはルックアップテーブルおよび他の結合ユニット、例えば到来するデータワードを大きさに応じてソートするユニットなどを利用して行われる。これらのユニットは有利にはバス結合部とＰＡＥコアユニットへの入力部とのあいだに配置され、その機能はコンフィギュレーション可能である。これにより特にデータが不変のまま転送されるか否かをコンフィギュレーションすることができる。すなわちデータが不変でなく変更されて転送される場合、所定の手段によって変更がどのように行われたかがコンフィギュレーションされる。特に重要なのは、ステータス信号の転送のためにルックアップテーブルを設けることである。なぜなら予め定められた入力信号に応じて容易に設定された出力信号を形成することができるからである。
【００６０】
また不変のデータのデータ転送も直ちにまたはレジスタ遅延を経てコンフィギュレーション可能である。図示の個々のＰＡＥはこのためにそれぞれ１つずつ、処理すべきデータに対するコンフィギュレーション可能かつ切換可能なフォワードレジスタおよびバックワードレジスタと、制御データすなわちトリガベクトル、ステータス信号および／またはコントロールデータストリームに対するコンフィギュレーション可能かつ切換可能なフォワードレジスタおよびバックワードレジスタとを有している。中間記憶の深さの高められたレジスタが特にＦＩＦＯレジスタとして設けられる場合、データを数クロックにわたって記憶できることを指摘しておく。それぞれのレジスタにコンフィギャラブルマルチプレクサが配属される場合、これによりそれぞれのレジスタは選択的にデータ路に接続されるか、またはそこから取り外される。またマルチプレクサはコンフィギュレーション可能であり、これによりセルの結果を所望に応じてバスへ接続できる。例えば乗算で得られた上位ビットワードおよび下位ビットワードをＨ，Ｌとして出力したり、および／または結果のデータワードＨのみをデータワードＡとしてバスへ出力し、ＡとＨとの所望の交換をコンフィギュレーションすることができる。この実施例のプロセッサモデルのＰＡＥはこの意味で製造されており、ＡＬＵ、ＲＡＭなどの中央機能部、および／またはＦＰＧＡおよび他のデータ転送機能部を有する構造で表される。ここで有利にはこれらはフォワードレジスタおよびバックワードレジスタの転送機能部を有し、３つの基本モジュールすなわちＦＰＧＡ、ＡＬＵ、ＲＡＭなどの中央機能モジュールと、オプション機能をインプリメンテーション可能な２つのレジスタデータ転送機能モジュール（フォワードレジスタおよびバックワードレジスタ）から成る。この場合中央機能部は空間的な中央ということではなく、それぞれのＰＡＥの中心的な意義と作用とを有するということである。レジスタデータ転送機能モジュールによりインプリメンテーションされたオプション機能とは、特に有利には、フォワードレジスタではデータストリームに対してマルチプレクスまたはデマルチプレクスなどのコントロール演算、コピーおよび／または他のデータ操作などであり、バックワードレジスタではデータストリームに対するＡＬＵ機能および／またはイベント信号（トリガ信号）のブール結合などである。これによりＰＡＥは演算結合やデータパケットの生成などのデータストリームを操作するモジュールと、イベントパケットの論理結合や生成を行う処理部とから成る。
【００６１】
入出力モジュールは構造上特殊な手段でデータ処理タスクの要求に適合化される。このために各入出力モジュールには複数のチャネルが設けられ、これらのチャネルは相互に独立にいわゆるＰＯＲＴモード（図１０を参照）で動作するか、またはいわゆるＲＡＭモード（図１１を参照）で動作することができる。各Ｅ／Ａモジュールはソートアルゴリズムを介して複数のアルゴリズムにより同時に使用される。
【００６２】
換言すれば、書き込みモード（ＲＡＭモード）では入出力モジュール（Ｉ／Ｏインタフェース）が外部のメモリへのインタフェースとして動作する（図１１を参照）。ここでは各チャネルの書き込みデータおよびアドレスデータが同期される。すなわち２つのデータパケットが存在してはじめて外部の書き込み過程が開始される。読み出しモードではＥ／Ａユニットが外部から送信されたパケットを再び内部のチャネルへソートする。書き込みモードと読み出しモードとのあいだの切換は例えばコンフィギュレーションまたは信号により行われる。
【図面の簡単な説明】
【図１】
ロジックセルアレイの全体構造図である。
【図２】
サブアレイ、ＶＰＡＥおよびその間にあるコネクションバスの詳細な平面図である。
【図３】
コンフィギュレーションバスのフォワードレジスタの実施例を示す図である。
【図４】
ロジックセルアレイのコンフィギュレーションマネージャの階層を示す図である。
【図５】
ＰＡＥの詳細図である。
【図６ａ】
ロジックセルの構造のブロック図である。
【図６ｂ】
レジスタの構造を示す図である。
【図６ｃ】
イベント信号用のバックワードレジスタの構造と新たに最適化されたルックアップテーブルとを示す図である。
【図６ｄ】
プリロード手段を備えたフォワードレジスタを示す図である。
【図７】
種々の入力側を備えたメモリセルの構造の詳細図である。
【図８】
ルックアップテーブルを備えたコンフィギュレーションバス内のバックワードレジスタの別の詳細図である。
【図９】
バスを用いた別のプロセッサの詳細図である。
【図１０】
２つのバスを備えた非同期Ｉ／Ｏ回路を示す図である。
【図１１】
２つのバスを備えた同期Ｉ／Ｏ回路を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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