(57)【要約】キャパシタンス・センサ・システムおよび方法は、集積回路の表面の近傍のセンサ電極のアレイとして容量性のセンサ、および、各センサ電極においてキャパシタンスを測定するための電荷ポンプ回路、を含む。各アレイ位置におけるバックグラウンド・キャパシタンス・キャンセレーションのために、シールド電極および不使用のセンス電極が、用いられる。シールド電極は、センス電極でのキャパシタンス・センシングと同期をとったやり方で、回路供給ポテンシャルの間をスイッチされる。改善されたバックグラウンド・キャパシタンス・キャンセレーションは、全ての回路が、センサアレイの外側に配置されることを可能とする。キャパシタンス・データは、指紋・アーティファクトおよび他の指紋・フィーチャーの位置を決定するために使用される。
2004534217.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路、
ｎ行ｍ列の２次元のアレイに配列されたセンサ電極アレイ、
ｍ列の一つの次元のアレイに配列されたシールド電極アレイ、
電荷ポンプ回路入力に接続された入力、および各シールド電極に接続された出力、を持つｍ個の増幅器、
ｎ個の電荷ポンプ回路、
列に沿ったｍ個のセンサ電極の一つの、電荷ポンプ回路への接続を可能とする、ｎ個のスイッチのｍ個のブロック、および、
列内の、シールド電極の接続部への、または、いずれかの不使用のセンサ電極への、増幅器出力の接続を可能とする、２ｎ個のスイッチのｍ個のブロック、
を備えるキャパシタンス・センサ素子。
【請求項２】
集積回路内のＭＯＳ素子が、いかなるセンサ、またはシールド電極の下、またはその間にもない、請求項１に記載のセンサ。
【請求項３】
半導体集積回路、
ｎ行およびｍ列の２次元アレイに配列されたセンサ電極アレイ、
ｍ列の１次元アレイに配列されたシールド電極アレイ、
Ｖｃｃおよび０の出力レベル、および、ｍ個のシールド電極の各々に接続された電荷ポンプ回路出力と同期するスイッチング、を持つｍ個のスイッチト・レベル・ドライバ、
ｍ個の電荷ポンプ回路、
列に沿ったｍ個のセンサ電極の一つの、電荷ポンプ回路への接続を可能とするｎ個のスイッチのｍ個のブロック、および、
列内の、シールド電極の接続部、または、いずれかの不使用のセンサ電極、への、増幅器出力の接続を可能とする２ｎ個のスイッチのｍ個のブロック、
を備えるキャパシタンス・センサ素子。
【請求項４】
集積回路内のＭＯＳ素子が、いかなるセンサまたはシールド電極の下、またはその間にもない、請求項３に記載のセンサ。
【請求項５】
半導体集積回路、
ｎ行およびｍ列の２次元アレイに配列されたセンサ電極アレイ、
ｎ行の１次元アレイに配列されたシールド電極アレイ、
Ｖｃｃおよび０の出力レベルを持ち、アドレス指定された際に電荷ポンプ回路に同期してスイッチングされ、出力がｎ個のシールド電極の各々に接続された、ｎ個のスイッチト・レベル・ドライバ、
ｍ個の電荷ポンプ回路、および、
列に沿ったｎ個のセンサ電極の一つの、電荷ポンプ回路への接続を可能とする、ｎ個のスイッチのｍ個のブロック、
を備えるキャパシタンス・センサ素子。
【請求項６】
集積回路内のＭＯＳ素子が、いかなるセンサまたはシールド電極の下またはそれらの間にもない、請求項５に記載のセンサ。
【請求項７】
半導体集積回路であって、当該半導体集積回路内でＭＯＳ素子が、いかなるセンサまたはシールド電極の下またはそれらの間にもない、半導体集積回路、
複数のセンサおよびシールド電極、および、
複数の回路、
を備えるキャパシタンス・センサ・システム。
【請求項８】
半導体集積回路、
アレイとして配列された複数のセンサ電極、
複数のシールド電極、
複数の増幅回路、
複数の電荷ポンプ回路、および、
回路および電極の間での接続を可能とする複数のスイッチ、
を備えるキャパシタンス・センサ素子。
【請求項９】
集積回路内のＭＯＳ素子が、いかなるセンサまたはシールド電極の下またはそれらの間にもない、請求項８に記載のセンサ。
【請求項１０】
指とセンサの表面の間の物理的接触に対応するキャパシティー変動（capacitive variations）を検知するための容量性のセンサであって、
電極以外の全ての電子回路が、物理的に、指による物理的接触と対応付けられたエリアの外側に配置され、当該エリアに複数のセンサ電極が配置される、
ことを特徴とする容量性（capacitive）のセンサ。
【請求項１１】
前記電子回路が全て能動回路であるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項１２】
前記電子回路が全てトランジスタ回路であるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項１３】
前記容量性のセンサが、複数の行（rows）と列（columns）を含み、各列のそれぞれが、個々にアドレス指定可能であるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項１４】
異なった行（rows）からのセンス電極が、同時にアドレス指定可能であるという特徴を更に有する、請求項１３に記載の容量性のセンサ。
【請求項１５】
前記容量性のセンサが、指の先が指紋スワイプ・センサ（fingerprint swipe sensor）に対して移動され、当該センサの表面との物理的接触状態にある、当該指紋スワイプ・センサであるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項１６】
前記センサの複数の電気節点の間のキャパシタンスを決定するために、電荷ポンプ電子回路が使用されるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項１７】
局所化された（localized）参照キャパシタンス・キャンセレーション（capacitance cancellation）が用いられるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項１８】
前記センサ・エリアから物理的に外側にあるスイッチ・マトリックスが使用されるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項１９】
列共有された（column shared）参照キャパシタンス・キャンセレーションが使用されるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項２０】
アレイ共有された参照キャパシタンス・キャンセレーションが使用されるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項２１】
行共有された（row-shared）参照キャンセレーションが使用されるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項２２】
行共有参照キャンセレーション、および前記サンサ・アレイの外側の列スイッチ・マトリックス、が使用されるという特徴を更に有する、請求項１０に記載の容量性のセンサ。
【請求項２３】
指紋の少なくとも一部分を捕獲（capture）するために、容量性のセンサを作動させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、容量性のセンサ素子、システム、および方法に関連し、更に詳細には、指紋・アーティファクト（fingerprint artifacts）または、センサ表面に近い他の電気的に導電性の構造の位置を測定する、センシング・アレイでの使用のために集積回路技術で製造するのに適した、改善された容量性のセンサ素子、システム、および方法に関連する。
【背景技術】
【０００２】
これまで、キャパシタンス・ベースのセンシング・センサまたは容量性のセンサの性能は、制限されてきた。物理的構造に依存して、ターゲット電極およびセンス電極の間のキャパシタンスは、それらの間の相対距離に比例して逆に、それらの間の相対距離の二乗に比例して逆に、または、逆（inverse）、および逆二次（inverse quadratic）の間のある関数的従属によって、変動する。最大距離（そこでキャパシタンス・センサ・システムが、そのセンサ・エリアの近傍で、ターゲット導電体を検知出来る）は、システムが分解（resolve）できる最小キャパシタンスに依存する。もし、その周囲環境に対するセンサ電極のキャパシタンス、即ちその参照キャパシタンス、が、ターゲット電極とセンサ電極の間のキャパシタンスに比して大きいならば、キャパシタンス・センサシステム感度は、非常に劣化される。センサ電極は、それ自身で大きな参照キャパシタンスを持つ。センサ電極の寸法は、指紋・アーティファクトの寸法（これは一般的に、約100平方マイクロメータの寸法である）によって支配される。集積回路の垂直寸法が100マイクロメータに比して小さい集積回路の一部分として、センサ電極自身は、基板（その上にセンサ電極が物理的または機械的に設置される）に対して大きなキャパシタンスを持つ。
【０００３】
指紋・アーティファクトの位置の測定での使用のために、センサ電極の長方形のグリッドからなるセンサ・アレイが、Knappによって、特許文献１で開示された。各センス電極は、受動的スイッチ（passive switch）を通じて、アレイの長さであるアレイ配線（wiring）に接続される。キャパシタンスを決定するために、アレイ・ワイヤは、電荷センシング回路に接続される。各センサ電極上の有効参照キャパシタンスが増えるにつれて、キャパシタンス感度は、アレイ配線によって劣化される。更に、半導体スイッチが、センサ・エリア（ここで、それらは、ターゲット電極との機械的接触によって損傷を受け得るか、或いは、それらは、センサ内の光電流が高い光レベルの環境で作動することによってリークし得る）内に導入される。センサの損傷の受け易さ（susceptibility）を削減するために、更なるコーティングが、センサ表面に為され得るが、センサの、ターゲット電極への距離の増大をもたらす。
【０００４】
Dickinson他の特許文献２は、低い値の電流源と追加の能動回路を用いて、各センサ電極においてキャパシタンスを測定する技術を開示する。キャパシタンスに比例する信号は、アレイ配線（これはもはや、キャパシタンス・センサシステムの感度を劣化させない）の上にスイッチされる。参照キャパシタンス値は、センサ電極キャパシタンスと、センサ電極自身に接続された回路のキャパシタンスによって支配される。
【０００５】
Ackland他に対する特許文献３は、センサ電極と物理的サポート構造の間に、接地電位でシールド電極を導入することによってセンサ電極キャパシタンスを削減するための方法を開示する。この参照キャパシタンス・キャンセレーション技術は、各センサ電極に対して個々に適用され、いくらかの、参照キャパシタンスの削減、および、センサキャパシタンス感度の比例的増加をもたらす。フィードバック回路で用いられる増幅器は、そのゲインが１より非常に小さいであるソース・フォロアである。これは結果として、不完全な参照キャパシタンス・キャンセレーションをもたらすが、付加的な回路を必要とせず、追加のパワーは少ししか必要としない。
【０００６】
センサ・アレイへの回路を追加する、他の容量的センサシステムが、説明される。Tartagni他に対する特許文献４は、キャパシタンス・センサ感度を改善するために設計された、能動回路および特別の電極構成を持つキャパシタンスセンサを開示する。このセンサの複雑さは、種々のソースからセンサへの損傷、および他からの劣化、のリスクを増加させる。センサ・システムおよび集積回路のコスト、およびその損傷のリスクは、センサの寸法（これは通常、ほぼ長方形のセンサアレイに対して1cm2以上）に比例する。
【０００７】
指紋・アーティファクトの静的な位置を測定するのではなく、むしろ、Kramer他に対する特許文献５は、１０：１以上の長方形のアスペクト比を持つ容量性のセンサを開示する。このセンサは、指がセンサ表面の上を動くにつれての、キャパシタンスおよび指紋位置の場所を測定出来る。そのような非対称的アレイは、それらの集積回路サイズの削減に比例した、コスト上の優位性を提供する。非対称さはまた、狭いセンサ方向に沿ったワイヤのための、Knappによって開示されたセンサ内のアレイ配線の効果をも削減する。
【０００８】
これらの既知の設計および方法が、性能を改善し、容量性のセンサのコストを削減する機会を提供する一方、問題および制限が依然として残る。少なくともそれらの問題および制限のいくらかが、ここに開示される本発明によって解決される。
【０００９】
＜関連文献＞
表１  関連文献
2004534217.tif 000003
【００１０】
【特許文献１】
米国特許第5,325,442号公報
【特許文献２】
米国特許第6,049,620号公報
【特許文献３】
米国特許第6,097,195号公報
【特許文献４】
米国特許第6,114,862号公報
【特許文献５】
米国特許第6,317,508号公報
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明は、既知の設計に対するキャパシタンス・センサ感度を増加させる一方、パワー消費を削減して、使用状態での機械的頑丈さを増加させる、容量的センサための素子、システム、および方法を提供する。本発明はまた、少なくとも部分的に回路寸法の削減およびＣＭＯＳ技術の使用によってもたらされる、低コストのセンサを提供する。キャパシタンス測定は、ＣＭＯＳ技術の実施に良く適した、特定のタイプのスイッチト・キャパシタである、電荷ポンプ（charge pump）、を利用する。スイッチト・キャパシタ回路において、それに対応付けられたキャパシタンスを測定するために、センサ電極は、反復して荷電され、放電される。
【００１２】
一つの特徴において、バックグラウンド・キャパシタンス・キャンセレーションが実行され得る。そして、そのようなバックグラウンド・キャパシタンス・キャンセレーションが使用されるときに、シールド電極は、シールド・ポテンシャルがセンサ電極に追従するにつれて、接地電位に対して、反復して荷電され放電される。バックグラウンド・キャパシタンスは、寄生レベルキャパシタンスまたは参照レベルキャパシタンスとしても参照される。このポテンシャル問題、および、シールド電極を駆動するために大きなトランジスタが必要とされること、を避けるために、シールドは、測定されているセンサ電極の行または列だけが、バックグラウンド・キャパシタンス・キャンセレーションを蒙るようにセグメント化される。パワーを更に削減するために、キャンセレーションのための能動増幅既が、有利に、スイッチと置換される。
【００１３】
他の特徴においては、全てのアレイ列（array columns）に対してスイッチキャパシタンス測定回路を提供することによって、率（その率でキャパシタンスが測定され得る）が、従来の素子および方法に比して増加される。各列に沿った一つのセンサ要素は、如何なる測定周期中にも、アドレス指定（addressed）され得、センサ・セルの複数行（row）の、同時のアドレス指定（addressing）が可能である。
【００１４】
他の特徴において、電力（power）供給電圧および接地電圧またはポテンシャル以外の、電圧またはポテンシャルは、二者択一的に（alternatively）用いられ得、改善されたオペレーションを提供するが、パワー（power）および回路面積に関するコストは、本発明のいくつかの実施例において、正当化され得ないかもしれない。むしろ、シールド電極上での、目一杯のパワーサプライのポテンシャル・スイング（power potential swing）の使用は、より単純なシールド電極設計の使用を可能とする。この目一杯のスイングは、非対称のアレイのアレイ配線キャパシタンスがキャンセルされるように、キャパシタンス・バックグラウンド・キャンセレーション（capacitance background cancellation）を改善する。
【００１５】
他の特徴では、本発明において、センサ電極領域から、全てのＭＯＳトランジスタ要素を除去することによって、機械的頑丈さおよび光によって誘引された電流への抵抗力が、大きく増加される。
【００１６】
他の特徴において、本発明は、半導体集積回路（その中でＭＯＳ素子が、いかなるセンサまたはシールド電極、複数のセンサおよびシールド電極、および、複数の回路の下に、またはその間にも、ない）を含む、キャパシタンス・センサシステムを提供する。
【００１７】
他の特徴において、本発明は、半導体集積回路、アレイとして配列された複数のセンサ電極、複数のシールド電極、複数の増幅回路、複数の電荷ポンプ回路、および、回路および電極間での接続を可能とする複数のスイッチ、を含むキャパシタンス・センサ素子を提供する。更に他の特徴において、このキャパシタンス・センサ素子は、集積回路領域内で、いかなる、センサ電極またはシールド電極の下、または、それらの間、にもＭＯＳ素子を持たない。
【００１８】
更に他の特徴において、本発明は、容量的センサ一般を作動させる方法、および、所望の作動およびキャパシタンス変更、変動、または、作動検知感度（difference detection sensitivity）、を提供するための要素回路（component circuit）を作動させるための方法および手順を提供する。
【００１９】
更に他の特徴において、本発明は、指紋・センス・ベースの（fingerprint sense based）アクセス、識別（identification）、及び/又は、認証（verification）、のための発明的センサを採り込んだ、（コンピュータ、パーソナル・データ・アシスタント、またはスマート・フォンのような）情報器具（information appliance）、または、（移動電話のような）通信装置、を提供する。
【発明を実施するための最良の形態】
【００２０】
＜関連出願への相互参照＞
本出願は、米国仮出願シリアル番号60/287,230（出願日：2001年4月27日）、および、米国仮出願シリアル番号60/292,857（出願日2001年5月22日）への35Ｕ．Ｓ．Ｃ．119（ｅ）の下で優先権の利益を請求する。この双方の仮出願は、ここに、その全体が参照として採りこまれる。
【００２１】
本発明の容量的センサおよびセンシング方法の特徴および利点の、より完全な理解のために、以下、本発明の詳細な記述への参照が為され、その中で添付の図面が参照される。
図面は概略のものであり、いかなる一貫したスケールにも対応して描かれていない。同じまたは類似の要素を表すために、全体を通じて、同じ参照番号が使用された。
【００２２】
発明の背景に記載された従来の素子および方法を参照して、本発明の一つの目的は、既知の技術の不利な点を克服する、キャパシタンス・センサ・システムを提供することであることが理解され得るであろう。一つの特徴において、本発明は、キャパシタンス・センサの感度を増加させる一方、電力消費を削減し、使用状態での機械的頑丈さを増加させる。回路サイズの削減、および、センサまたは指紋・アプリケーションのために修正されないＣＭＯＳ技術の使用に起因して、コストが削減される。
【００２３】
主要なキャパシタンス測定技術は、電荷ポンプ回路（特別のタイプのスイッチト・キャパシタ）として実行される。そのような回路は、ＣＭＯＳ（または他のＭＯＳ）技術の実現に良く適している。能動回路とは異なり、回路は、非常に少ない静的電力しか消費しない。しかし、もし容量性の負荷または動作周波数が高いならば、それらのダイナミックな電力は、大きいものであり得る。
【００２４】
スイッチ・キャパシタ回路において、その対応キャパシタンス（associated capacitance）を測定するために、センサ電極は、反復して荷電され、放電される。もしバックグラウンド・キャパシタンス・キャンセレーションが使用されるならば、シールド・ポテンシャルが、センサ電極に追従（follow）するにつれて、接地に対して、シールド電極は反復して荷電され放電される。バックグラウンド・キャパシタンスは、寄生キャパシタンスまたは参照レベルキャパシタンスとも呼ばれる。この潜在的な問題、および、シールド電極を駆動するために要求される大きなトランジスタ、を避けるために、測定されているセンサ電極の行（row）または列（column）だけが、バックグラウンド・キャパシタンス・キャンセレションを蒙るように、シールドはセグメント化される。更に電力を削減するために、キャンセレションのための能動増幅器が、スイッチと置換される。
【００２５】
率（rate）（その率でキャパシタンスが測定される）を増加させるために、全ての列（columns）は、スイッチキャパシタンス測定回路を含む。各列に沿った一つのセンサ要素は、測定期間中に、アドレス指定され得る。複数のセンサ・セルの行の同時のアドレス指定が可能である。
【００２６】
電力供給電圧、および接地、以外のポテンシャルは、代替的に使用され得、改善された動作を提供する。本発明において、回路領域の電力におけるコストは正当化されない。むしろ、シールド電極上での目一杯の電力供給スイングの使用は、より単純なシールド電極設計の使用を可能とする。この目一杯のスイングは、非対称アレイのアレイ配線キャパシタンスがキャンセルされるように、キャパシタンス・バックグラウンド・キャンセレーションを改善する。
【００２７】
センサ電極領域から、全てのＭＯＳトランジスタ要素を除去することによって、機械的頑強さ、および、光によって誘引される電流に対する耐性が、本発明で大きく増大される。いくらかのＭＯＳトランジスタ要素が、センサ電極領域に残存する実施例が、考慮され得るが、好ましくはない。
【００２８】
本発明の素子、システム、および方法の種々の実施例の追加の特徴およびフィーチャーについて、図面を参照して以下説明する。
【００２９】
図１は、一つのセンス電極Ｅ１（１）、一つのシールド電極Ｅ４（４）、一つの電子回路（５）、および参照電極Ｅ３（３）、からなる、容量性のセンサ・システムの実施例の基本的部分を示す。この実施例で、参照電極（３）は、ターゲット電極Ｅ２（２）と同じポテンシャルで示されるが、ターゲット電極（２）は、容量性のセンサ内の参照電極に対して、何らかの静的ポテンシャルにある必要があるだけである。電子回路（１）は、端子（６）および（７）の間のキャパシタンスを決定する一方、適切な信号を端子（８）およびシールド電極（４）に印加する。
【００３０】
図１は更に、集積回路で実現される本発明の特徴を示す。電極（一つのセンス電極Ｅ１（１）、参照電極Ｅ３（３）、およびシールド電極Ｅ４（４））は、基本的に、Ｘ−Ｙ平面で示される集積回路表面に平行である。センス電極（１）は、シールド電極（４）によって、物理的に参照電極（３）から分離される。シールド電極（４）は、センス電極（１）の下に配置されるとともに、センス電極（１）の平面の横に、或いは最小限だけその上に、配置されるが、センス電極（１）とターゲット電極（２）の間のキャパシタンス値ｋ12をはっきり感知できるほどに減少させる程には、センス電極（１）の上から遠くには配置されない。
【００３１】
シールド電極Ｅ４（４）によって提供されるシールディングは、センス電極Ｅ１（１）および参照電極Ｅ３（３）の間のキャパシタンスｋ13の値によって説明される。もし値ｋ13がゼロならば、センス電極Ｅ１（１）と参照電極（reference electrode）Ｅ３（３）との間のシールディングは理想的である。理想的なシールド電極（４）の物理的実現は、シールド電極（４）のサイズを増加させ、これは、キャパシタンス（capacitance）値ｋ34を増加させる。センサ・システムの作動中に、この増加したキャパシタンス（capacitance）を駆動するために、電子回路（５）が必要とされる。本実施例において、近似的に理想的なシールド電極（４）の物理的実現は、要求されない。
【００３２】
図２は、図１に関連して示され、説明される実施例の、基本的な物理的設計および回路設計、の概略的表現を示す。値ｋ14のキャパシタおよびキャパシタンスＣ１４（20）は、センス電極Ｅ１（１）とシールド電極Ｅ４（４）との間で測定される。それぞれ、ｋ34、ｋ13、およびｋ12なる値を持つ、キャパシタＣ３４（21）、Ｃ１３（19）およびＣ１２（18）が、図２に示される。電子回路（5）は、３つのスイッチ、Ｓ１（11）、Ｓ２（12）、およびＳ３（13）を用いて節点６および７の間のキャパシタンスを測定する。ここで、既知のキャパシタンスＣ３（14）の値はｋ3、２つの固定電圧源Ｆ１（16）およびＦ２（17）はポテンシャルｖ１およびｖ２であり、電圧のアナログからデジタルへのコンバータのようなポテンシャル測定装置Ｖ（10）、および、電圧ゲインｇを持つ非反転増幅器Ａ（17）が存在する。
【００３３】
本発明のセンサの実施例の動作の方法の特徴について、以下説明する。第１に、ゲインｇがゼロのケースを考慮して、節点（8）は、固定ポテンシャル（7）にある。この回路は、離散的時間間隔のシーケンスで機能して、キャパシタＣ１２（18）、Ｃ１３（19）、およびＣ１４（20）に対応する値（ｋ12+ｋ13+ｋ14）を決定する。測定シーケンスでの第１の時間間隔は、プリチャージ・インターバルと呼ばれる。スイッチＳ１（11）およびＳ２（12）は、クローズ（closed）され、スイッチＳ３（13）はオープンである。キャパシタ（18）、（19）および（20）は、ソース（16）によってポテンシャルｖ１に荷電される。また、キャパシタ（14）は、ソース（15）によってポテンシャルｖ２に荷電（charged）される。次のインターバル（オープン・インターバルと呼ばれる）中に、全てのスイッチＳ１（11）、Ｓ２（12）およびＳ３（13）がオープンとなる。次のインターバルは、評価インターバルと呼ばれ、ここで、スイッチＳ１（11）およびＳ２（12）がオープンとなり、スイッチＳ３（13）がクローズされる。キャパシタ（18）、（19）および（20）に蓄積された電荷は、キャパシタ（14）に「ポンプされた（pumped）」といわれる。電圧計Ｖは、キャパシタ（14）に亘って、節点（7）および（9）の間のポテンシャルｖを測定する。キャパシタンス値（ｋ12+ｋ13+ｋ14）は、ｖ１がｖ２と等しくないことを条件として（such that）値ｋ3・（（ｖ２/ｖ）-1）/（1-（ｖ１/ｖ））と等しい。本発明の本実施例において、ｖ１またはｖ２のいずれかは、一般性を失うこと無しに、非ゼロに設定される。ｖ２をゼロに設定することは、以下の説明を単純化する。
【００３４】
ｋsumと等しいとして規定されたキャパシタンス値（ｋ12+ｋ13+ｋ14）は、第１の評価インターバル後に決定され得る。しかし、もしキャパシタンスｋsumが、キャパシタンスｋ3に比して非常に小さいならば、ポテンシャルｖは、ほぼゼロに等しい。測定シーケンスは、オープン・インターバルに戻って、新規のインターバル（チャージ・インターバル（charge interval）と呼ばれる）に入ることによって継続され得る。チャージ・インターバルにおいて、スイッチＳ１（11）はクローズされ、これにより、節点（6）でのポテンシャルがｖ１に増加する。測定シーケンスは再び、オープン・インターバルに入り、次に、評価インターバルに入って、第２のポンプ・サイクル（pump cycle）を完了する。電圧計（10）はここで、異なったポテンシャル、即ち電圧ｖを指示する。再度、値ｋsumが、ｋ３および電圧ｖから決定され得る。
【００３５】
容量性のセンサシステムの目的は、電極Ｅ２（2）の不存在または存在を決定するために、キャパシタンスｋ12を測定することなので、キャパシタンス値、ｋ12、ｋ13およびｋ14に関して電圧ｖを評価することがより有用である。第１の評価インターバル後に、電圧レイション（ration）ｖ/ｖ１は、（ｋsum）／（ｋsum+ｋ3）と等しくなる。キャパシタンスｋ３が、キャパシタンスｋsumに比して非常に大きい状況のために、第２の評価インターバル後に、電圧レイションｖ/ｖ１は、ほぼ、2・（ｋsum）／（ｋsum＋ｋ３）と等しくなる。キャパシタＣ３（14）は、ソースＦ１（16）によって、キャパシタＣ１２（18）、Ｃ１３（19）、およびＣ１４（20）に蓄積された電荷によってポンプ・アップ（pumped up）される。スイッチＳ１（11）、Ｓ２（12）、およびＳ３（13）の、いくらかの数Ｎのそのような荷電および評価サイクルの後に、ｖ/ｖ１が約0.2より小さい場合に、電圧レイションｖ/ｖ１は、ほぼ、Ｎ・（ｋsum）／（ｋsum＋ｋ３）に等しくなる。
【００３６】
回路出力ｖからキャパシタンス値ｋ12の変化への評価は、キャパシタンスｋ12値が0から開始することで、為され得る。この初期ケースは、ターゲット電極Ｅ２（２）が、図１から除去された（absent from）ことを表す。キャパシタンスｋ12の測定のために、最も感度が高い動作点が、双方のキャパシタＣ１３（19）およびＣ１４（20）がゼロ値を持つ際に発生することが示され得る。しかし、この解決法は過度に制限的であり、この状況が要求されないこともまた示され得る。本発明で実現されるように、キャパシタＣ１３（19）およびＣ１４（20）から節点（6）へのネット電荷フロー（net charge flow）がゼロ値である状況は、容量性のセンサシステムを、最も感度の高い動作点で作動させるために十分である。更に、本発明で実現（embodied）されるように、非ゼロ値のキャパシタンスｋ13が実装（implemented）される。
【００３７】
非ゼロゲインｇの増幅器Ａ（17）を持つ電子回路（5）の評価は、ゲインｇが１/（1+（ｋ13/ｋ14））と等しい値に対して、キャパシタＣ１３（19）およびＣ１４（20）から節点（6）内へのネット・チャージ・フロー（net charge flow）が無いことを示す。キャパシタンスｋ13がゼロに等しい場合、ゲインｇの値は１である。電子回路（5）の周期的ポンピング・オペレーション中に、増幅器Ａ（17）は、電圧ｖ１と電圧計（10）電圧ｖ（ゼロからスタートする）の間の節点（8）を駆動する。増幅器Ａ（17）を伴うキャパシタＣ１３（19）とＣ１４（20）の組み合わせは、周期毎の（on a cycle-by-cycle basis）、節点（6）内へのネット・チャージ・フローを維持する。しかし、節点（6）内へのネット・チャージ・フローを維持するために、節点（8）における詳細化された（detailed）信号は、各測定サイクル中の、節点（8）でのスイング（swing）に比して左程重要ではない。
【００３８】
図３は、本発明の他の実施例を示し、特に、増幅器Ａ（17）が、スイッチＳ１１（22）およびＳ４（23）によって置換されたこと、および、ポテンシャルｖ１ａの固定電圧源Ｆ１Ａ（24）およびポテンシャルｖ４のＦ４（25）を示す。電子回路（5）は、更に、電荷ポンプ（charge pump）回路（26）およびスイッチ・キャンセレーション回路（27）に分割される。スイッチＳ１１（22）は、スイッチＳ１（11）と同期して開閉する。スイッチＳ４（23）は、スイッチＳ３（13）と同期して開閉する。値ｋ13およびｋ14の特定の組のための所定の数の周期（cycle）に対してｖ１ａおよびｖ４の値を調整することによって、全体のＮ測定周期に亘って平均された、全体のＮ測定周期に亘って平均された節点（6）内へのネット・チャージ・フローは、ゼロに設定され得る。このやり方で、キャパシタンス・センサ・システムは、最も感度の高い動作点において動作出来る。
【００３９】
電子回路（5）の更なる単純化が、本発明の他の実施例において為される。この実施例において、全ての電圧源は、システムの主要な電源（prime power）の値、例えば０Ｖのような、Ｖｃｃまたは参照ポテンシャル値、に設定される。２つの電気的に等価な解（solutions）が存在する。それは、Ｖｃｃ＝ｖ１、ｖ１ａ、および、０＝ｖ２、ｖ４、または、０＝ｖ１、ｖ１ａ、およびＶｃｃ＝ｖ２、ｖ４、である。本発明の実施例で実現されるように、節点（6）内への、ほぼ０のネット・チャージ・フローを保証するために、これらの解は、ｋ13およびｋ14が、物理的設計（physical design）、特に、シールド電極の設計において、適切に選択されることを要求する。
【００４０】
図１の本発明の実施例に関して、電極Ｅ２（2）の存在は、ターゲット電極Ｅ２（２）とセンス電極（sense electrode）Ｅ１（１）の間のキャパシタンス値ｋ12を測定することによって検知され得る。センス電極Ｅ１（１）を含むＸ−Ｙ平面上のターゲット電極Ｅ２（2）の位置を特定（locate）するためにキャパシタンス測定を使用するために、本発明の本実施例は、アレイを形成するための、Ｘ−Ｙ平面内のＥ１（1）に隣接する追加の電極を付加する。追加の電極は、望ましくは、追加の電子回路（5）およびシールド電極Ｅ４（4）に隣接して追加される。図４は、同一のシールド電極Ｅ４（4）の上の、サンプルの３×３要素の、追加のセンス電極Ｅ１（1）のＸ−Ｙアレイ、および、集積回路としての構築に適した同一の電子回路（5）を示す。そのような個々の回路のアレイの、接続およびアドレス指定と対応付けられた配線が、従来技術において知られているが、他の構造の不明瞭かを避けるために図示されない。
【００４１】
実際には、３×３より大きいアレイ・サイズが使用されるが、これらの、より大きなアレイは、本発明で実現される原理を示す３×３アレイと同じ動作原理を使用する。一つの電気的に共通の電極Ｅ３（3）が、参照ポテンシャルにおいて存在する。未知の静的ポテンシャルにおける、一つだけの、ターゲット電極Ｅ２（2）が示されるが、一つより多い電極が、記載された容量性のセンサ・システムによって、同時にセンスされ（sensed）得る。電極Ｅ１（1）およびＥ４（4）のＸ−Ｙアレイを伴うシステムの構築が現実的である一方、電子回路（5）のアレイが、より困難で、追加の回路エリアを要求され、全体のキャパシタンス・センサ・システムに複雑さが加わる。
【００４２】
複数の電極Ｅ１（1）およびＥ４（4）の組による電子回路（5）の共有は、Ｘ−Ｙアレイ容量性センサ・システムの複雑さを削減する。他の実施例の説明のように、図５は、４×４アレイの例の、中央の２つの列（column）を実現するために要求される詳細な接続を説明する。明確性のために、２つのスイッチ・マトリックス（28）および（29）だけが、図示される。電極（1）および（4）をスイッチ（28）および回路（5）に接続する配線長の、心身に有害な（deleterious）効果のために、本実施例は、Ｘ−Ｙアレイ（その中で、Ｙ方向のアレイ長が削減される）に、好ましい利点を持つ。
【００４３】
第２の列（column）において、Ｅ２１は、スイッチＳ１ＡおよびＳ１Ｂの間の共通ポイントへ配線によって接続されたセンス電極である。Ｅ２４は、スイッチＳ４ＡおよびＳ４Ｂの間の共通ポイントへ配線によって接続されたセンス電極である。シールド電極Ｅ２１Ｃは、スイッチＳ１Ｃへ配線によって接続され、およびシールド電極Ｅ２４Ｃは、配線によってスイッチＳ４Ｃに接続される。第３の列（column）において、Ｅ３１は、配線によって、スイッチＴ１ＡおよびＴ１Ｂの間の共通ポイントに接続されるセンス電極である。Ｅ３４は、配線によって、スイッチＴ４ＡおよびＴ４Ｂの間の共通ポイントに接続されるセンス電極である。シールド電極Ｅ３１Ｃは、配線によってスイッチＴ１Ｃに接続され、シールド電極Ｅ３４Ｃは、配線によってスイッチＴ４Ｃに接続される。
【００４４】
スイッチＳ１ＢをＳ４Ｂに、適切にクローズすることによって、センサ電極Ｅ２１からＥ２４の一つが、回路（5）の節点（6）に接続される。一つあるいはそれ以上のスイッチＳ１ＡからＳ４Ａ、または、Ｓ１ＣからＳ４Ｃ（28）を、適切にクローズすることによって、選択された電極Ｅ２１からＥ２４及び／又はＥ２１からＥ２４が、節点（8）に接続された一つあるいはそれ以上のシールド電極になる。シールド要素の適切な選択によって、によって観察されるキャパシタンス値ｋ13およびｋ14は、変更され得、キャパシタンス・センサ動作は、改善され、望ましく最適化される。同じタイプのＴスイッチ（29）の構成は、第３の列（column）が、センス電極を選択して、それを、節点（6）に接続すること、及び／又は、一つあるいはそれ以上のシールド電極を選択して、それ（ら）を、節点（8）に接続することを可能とする。スイッチ・マトリックス（28）および（29）は電子的なので、それらは、迅速にスイッチされ得、そのため、多くのターゲット電極Ｅ２（2）の位置は、センス電極（1）のＸ−Ｙ平面の上に配置され得る。
【００４５】
図６は更に、本発明の実施例で用いられるスイッチ・クロ−ジャ（closure）（30）および（36）の特定の特徴を示す。センサ電極Ｅ２２（31）は、節点（6）に接続される。シールド電極Ｅ２２Ｃ（32）は、節点（8）に接続される。同様に、センス電極Ｅ２１（33）、Ｅ２３（34）、およびＥ２４（35）は、節点（8）に接続され、シールド電極として動作する。また、センサ電極Ｅ３３（37）は、節点（6）に接続される。Ｅ３３Ｃ（39）、Ｅ３４Ｃ（40）、およびＥ３２Ｃ（38）は、節点（8）に接続される。列（column）内の他のセンサ電極は、接続されない。
【００４６】
列（column）内での全てのシールド電極（44）および（45）の接続によって、図７の実施例に示されるような本発明の他の特徴が実現される。スイッチ・マトリックス（42）および（43）は、図５および６の実施例での数に較べて、比較される２／３の要素を持つ。各列（column）に平行な配線の総量は、図５および６の実施例に比して半分だけ削減される。第２の列については、節点（8）に接続される、一つのシールド電極Ｅ２Ａ（44）だけが存在する。第３の列に対して、節点（8）に接続される、一つのシールド電極Ｅ３Ａ（45）だけが存在する。
【００４７】
図８は、図７の実施例との関係で一般的に説明される、特定のスイッチ・クロージャ（closure）（46）および（48）を示す。第２の列において、センサ電極Ｅ２３（47）は、節点（6）に接続される。第２の列内の全ての他の電極は、接続されない。第３の列において、サンサ電極Ｅ３２（47）は、節点（6）に接続される。Ｅ３１（50）およびＥ３３（51）もまた、（8）に接続され、シールド電極として動作する。
【００４８】
図５−図８は、実施例の共通の特徴、特に、電子回路（5）に加えて、全てのスイッチ要素（28）、（29）、（30）、（36）、（42）、（43）、（46）、および（48）が、物理的に、センサ電極アレイ（1）の外側に配置されることを示す。センサ・アレイ領域は、複数のセンサ電極（1）の間の下の（under in between）Ｘ−Ｙ平面内の集積回路のエリアとして、ここに規定される。図５−図８に説明される他の共通の特徴または実施例は、各列が個々にアドレス指定されるものである。異なった行（row）からのセンス電極（1）は、同時にアドレス指定され得る。全ての列（column）は、行（row）あたり、一つのセンサ電極（1）を同時に測定し得る。しかし、図７および図８におけるように、電子回路（5）から配線（8）を介して、全てのシールド電極を同時に駆動するために要求される電力は、参照電極（3）とシールド電極（4）の近接に起因して、大きい。
【００４９】
図９は、その中で、全ての電極（53）が共通で、一つのスイッチ・キャンセレーション回路（27）によって駆動される構成の実施例を表す。集積回路基板のように、１マイクロメータの２酸化シリコンによって、参照電極（3）から分離された、５ｍｍ×５ｍｍの、矩形の電極（53）に対して、シールド電極（53）と参照電極（3）の間のキャパシタンスは、約９００ピコ・ファラッドである。このキャパシタンスは、列（column）ではなく、行（roes）に沿ってセンス電極をグルーピングすることによって、大きく削減され得る。
【００５０】
図１０は、この代替的な構造、および、シールド電極（54）とそれらに対応するスイッチ・キャンセレーション回路（27）を構成するための方法の実施例を示す。このシールド回路（27）は、図５−図８のようにアレイの端部において残存する。電荷ポンプ回路（26）の数の削減は、スイッチ（55）を、各センス電極（21）に追加することによって実現され得る。スイッチは、センス電極（1）が、アレイの端部において、電荷ポンプ回路（26）に接続されることを可能とする。スイッチ（55）を接続する配線は、シールド電極（54）の行（row）に直交するので、シールド電極（54）の上のセンサ電極（1）の個々のキャパシタンスは、同時に測定され得る。隣接する行（row）のスイッチ・キャンセレーション回路（27）の動作は、シールディングを改善するが、スイッチ・キャンセレーション回路（27）における追加の電力、というの犠牲においての改善である。
センサの機械的頑強さを改善するために、図１０とは、スイッチ（55）が物理的に、センス電極アレイ・エリアの外に移動させられ、スイッチ領域（56）として局所的にグループ化された点だけが異なる、センサの他の実施例が、図１１に示される。図５−図８に説明される容量性の（capacitive）センサ・システムに示されるように、信号を、センス電極（1）から対応するスイッチ（55）装置に運ぶために、センス電極（1）の間に配線が追加される。電極（1）からスイッチ（55）を接続する配線長の、心身に有害な効果のために、本実施例は、Ｙ方向のアレイ長が削減されるＸ−Ｙアレイにおいて好ましい利点を持つ。
【００５１】
本発明のセンサは、別個に、または、種々の他の素子やシステムに取りこまれて、使用され得ることが理解されるであろう。例えば、本発明のセンサおよびセンシング方法は、指紋・センス・ベースのアクセス、識別、及び／又は、認証のための、（コンピュータ、パーソナル・データ・アシスタント、または、スマート・フォンのような）情報装置、または、本発明のセンサを取りこむ（移動電話または、通信能力を持つ他の情報機器のような）通信装置とともに使用され得、それらを提供し得る。実施例において、本発明は、ワイヤレス・スマート通信装置の表面に集積されるか、付着される、容量性のセンサ・ベースの指紋・スワイプ・センサ（fingerprint swipe sensor）を提供する。
【００５２】
本発明の特定の実施例の以上の説明は、説明および記載の目的のために提示されてきた。それらは、消尽的に、または、本発明を、開示された正確な様式に限定することは意図されず、上述の教示に関して、明白に多くの修正と変更が可能である。実施例は、本発明の原理およびその実際的な応用を最も良く説明し、それによって、他の当業者が最も良く本発明および種々の実施例を、考えられる特定の使用に適した種々の修正を伴って使用することを可能とするために、選択され、記載された。本発明の視野は、添付された請求項およびそれらの均等物によって規定されることが意図される。
【図面の簡単な説明】
【００５３】
【図１】物理的電極および電子回路を含む、容量的センサシステムの代表的実施例の説明。
【図２】電気的節点の間のキャパシタンスを決定するための、電荷ポンプ・タイプの回路の実施例。
【図３】改善された電力効率を持つ、電荷ポンプ・タイプの電子回路の実施例。
【図４】局所化された参照キャパシタンス・キャンセレーションを用いた容量性センサ・アレイの実施例の一部分の概略表現。
【図５】物理的にセンサ領域の外部にあるスイッチ・マトリックスを用いた容量性センサシステムの一部分の実施例。
【図６】図５に示された実施例の容量性のアレイ・センサに対する２つのスイッチ・マトリックス構成。
【図７】列共有参照キャパシタンス・キャンセレーション（column-shared reference capacitance cancellation）を用いた容量性のセンサ・システムの一部分の実施例。
【図８】図７に示された実施例の容量性のアレイ・センサに対する２つのスイッチ・マトリックス構成。
【図９】アレイ共有参照キャパシタンス・キャンセレーション（array-shared reference capacitance cancellation）を用いた容量性のセンサ・システムの一部分の実施例。
【図１０】列共有参照キャンセレーション（row-shared reference cancellation）を用いた容量性のセンサ・システムの一部分の実施例。
【図１１】列共有参照キャンセレーション、および、サンサ・アレイの外部の列スイッチ・マトリックス、を用いた容量性のセンサ・システムの一部分の実施例。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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