(57)【要約】選択したインバータと接地又はパワーとの間に直列に付加的なトランジスタを付加することによりスタチックＣＭＯＳ装置におけるリーク電流を減少させる技術。直列した２個のインバータからなる選択したバッファへＮＭＯＳ及びＰＭＯＳトランジスタが付加されている。ＰＭＯＳトランジスタ（１２４）は第一インバータ（１１２，１１４）とパワー（Ｖｄｄ）の間に接続されており、且つＮＭＯＳトランジスタ（１２６）は第二インバータ（１２８）と接地との間に接続している。これらの付加したトランジスタは、バッファが使用されている場合にはオンであり且つバッファが使用されていない場合にはオフであるようにメモリセル（１３０）により制御される。一方、ＰＭＯＳトランジスタを付加することなく且つ第一インバータの既存のＰＭＯＳトランジスタをＶｇｇウエル内に位置すべく製造する。選択したバッファ対で同一の技術を使用する。【選択図】図４（Ｂ）
2004536487.tif 000002
【特許請求の範囲】
【請求項１】
サブスレッシュホールド電流効率的バッファにおいて、
直列接続した第一及び第二インバータ、
メモリセル、
前記メモリセルにより制御され且つ前記第二インバータと接地との間に接続されているＮＭＯＳトランジスタ、
を有しているサブスレッシュホールド電流効率的バッファ。
【請求項２】
請求項１において、更に、前記メモリセルの相補的出力により制御され且つ前記第一インバータと電力供給源との間に接続されているＰＭＯＳトランジスタを有しているサブスレッシュホールド電流効率的バッファ。
【請求項３】
請求項１において、前記第一インバータが電力供給源のものよりもより高い電圧でバイアスされている電圧ウエル内に位置すべく製造されたＰＭＯＳトランジスタを有しているサブスレッシュホールド電流効率的バッファ。
【請求項４】
請求項１において、前記電流効率的バッファが第一及び第二バッファを有しており、各バッファは直列接続されている２個のインバータを具備しており、且つ前記ＮＭＯＳトランジスタが接地と各バッファの第二インバータとの間に直列接続されているＮＭＯＳトランジスタを有しているサブスレッシュホールド電流効率的バッファ。
【請求項５】
請求項４において、前記第一及び第二バッファの各々が、電力供給源のものよりもより高い電圧でバイアスされている電圧ウエル内に位置すべく製造されているＰＭＯＳトランジスタを有しているサブスレッシュホールド電流効率的バッファ。
【請求項６】
請求項１において、前記サブスレッシュホールド電流効率的バッファが論理ブロックと経路付けマトリクスとを具備しているフィールドプログラマブルデバイスの一部であるサブスレッシュホールド電流効率的バッファ。
【請求項７】
請求項１において、更に、電力供給源と前記少なくとも１個のバッファとの間に接続されており且つ前記メモリセルにより制御されるＰＭＯＳトランジスタを有しているサブスレッシュホールド電流効率的バッファ。
【請求項８】
請求項７において、前記メモリセルが、それと関連するバッファ対が不使用である場合に各ＰＭＯＳトランジスタをターンオフさせるべく接続されているサブスレッシュホールド電流効率的バッファ。
【請求項９】
請求項１において、前記メモリセルが、それと関連するバッファ対が不使用である場合に各ＮＭＯＳトランジスタをターンオフさせるべく接続されているサブスレッシュホールド電流効率的バッファ。
【請求項１０】
フィールドプログラマブルデバイス（ＦＰＤ）におけるサブスレッシュホールド電流を減少させる方法において、
ＦＰＤ内の選択したバッファに関しＮＭＯＳトランジスタを設け、
前記ＮＭＯＳトランジスタの状態を制御するためにメモリセルを設け、
使用されていないバッファのＮＭＯＳトランジスタをターンオフさせるために前記メモリセルをプログラミングする、
上記各ステップを有している方法。
【請求項１１】
請求項１０において、更に、前記ＦＰＤ内の選択したバッファに関しＰＭＯＳトランジスタを設け、且つ使用されていないバッファのＰＭＯＳトランジスタをターンオフさせるために前記メモリセルをプログラミングすることにより前記ＰＭＯＳトランジスタの状態を制御することを包含している方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路チップにおいて電力消費を減少させることに関するものであって、更に詳細には、サブミクロンＩＣ装置、特に深サブミクロンＣＭＯＳＩＣ装置においてリーク電流を減少させることにより電力消費を減少させることに関するものである。
【背景技術】
【０００２】
将来の電子システムは継続して益々増加する速度を必要とし且つ可及的に少ない電力を消費するものと予測される。より高い速度を達成し且つ低い電力消費を維持するために、電子システムの主要なコンポーネントのうちの１つとしての集積回路（ＩＣ）チップは、可及的に少ない電力を消費しながら益々より高い周波数において動作することが必要となる。ＣＭＯＳ技術を使用して製造されるＩＣチップの場合、速度を増加させ且つチップ寸法を減少させるために装置の寸法が小型化するに従い、低い電力消費の目的を達成するためには増加される静的電力消費が主要な問題となる。静的電力は、積極的に状態を変化するものでない回路及び個別的な装置、即ち定常的にオフ状態にあるトランジスタによって消費される。現在のまでのところ、ＣＭＯＳ技術における静的電力消費は無視可能なものであった。然しながら、装置寸法が継続して小型化することはこのことを変えることとなる。
【０００３】
継続する処理の進化は、ＣＭＯＳ製造における臨界的寸法を減少させることを可能とした。ＩＣ装置寸法は、現在のところ、許容不可能な静的電力消費レベルを回避するために新たな技術が実現されない限り、静的電力消費が主要な懸念事項となる臨界的な点に到達しているか又は到達せんとしている。装置寸法が小型化すると、電力供給電圧（Ｖdd）において減少が発生する。より低いＶddはより低い動的電力消費に対応するものであるが、それは、又、装置の速度を減少させる。装置の速度を維持するか又は増加させるために、与えられた処理においてのトランジスタのスレッシュホールド電圧（Ｖth）を減少させるための努力が為されている。然しながら、トランジスタのサブスレッシュホールド電圧電流、即ちリーク電流は、Ｖthが減少するに従い指数的に増加する。従来のより大型の装置寸法においては、この指数的リーク電流増加は未だ無視可能なものであった。然しながら、現在及び将来の装置寸法においては、このリーク電流における指数的増加は静的電力消費において迅速且つ認知可能な増加となる。従って、新たなアプローチを採用することなしに、設計者は速度と電力消費との間の許容不可能なトレードオフ即ち利益衡量についての決定を行うことを必要とされる場合がある。
【０００４】
この増加する電力消費問題に対処するために、トランジスタの電圧スレッシュホールドレベルを増加することが可能である。然しながら、このことは装置を使用することが可能なトランジスタの速度又は周波数に悪影響を与える場合がある。更に、Ｖthを増加させることは、装置において維持されねばならない雑音余裕のために他の問題を導入する場合がある。ＶthをＶdd／３を超えて増加させることは、装置の機能性に悪影響を与えるものであることが判明している。
【０００５】
装置寸法が継続して小型化するに従い、この静的電力消費問題は、半導体業界全体にとって益々重要なものとなる。このことは、現在、大多数のものが静的オフ状態に止まる単一ダイ上に多数のトランジスタを具備するフィールドプログラマブルデバイス（ＦＰＤ）等のチップの製造業者にとって特に重要である。
【０００６】
ＦＰＤは入力／出力ポートの周辺部で汎用ルーチング（経路付け）マトリクス（ＧＲＭ）により取囲まれているコンフィギャラブル（ｃｏｎｆｉｇｕｒａｂｌｅ）即ち形態特定可能な論理要素（ＣＬＥ）のアレイから構成されるプログラム可能な論理装置である。一般的に、ＦＰＤはスタチックランダムアクセスメモリセル（ＳＲＡＭ）、アンチヒューズ、ＥＰＲＯＭ、フラッシュセル、又はＥＥＰＲＯＭ等のプログラミング要素を包含している。これらのメモリ要素は、ＣＬＥにより実施される機能、ＣＬＥの間においてＧＲＭにおける信号のルーチング即ち経路付け、及び入力／出力ポートの機能性を制御するために使用される。最近、ＦＰＤ製造業者はＧＲＭにおいて経路付けすべき高いファンアウトの信号をサポートするために多数のドライバ又はバッファを提供する傾向を示している。ＦＰＤはユーザにより必要とされる任意の論理機能を実施すべく設計される。
【０００７】
実際に、ＦＰＤユーザがＦＰＤにより実現されるべき機能を設計し、且つＦＰＤがその機能を実施すべくプログラムされると、そのＦＰＤにおいて使用可能な多数の資源は使用されることはない。従って、ＦＰＤは、任意の与えられた時間において使用されることのない高いパーセンテージのトランジスタを有している場合がある。ＦＰＤのリーディング製造業者であるザイリンクス社はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として知られる多様なＦＰＤを製造している。ザイリンクス社のＦＰＧＡのユーザにより使用される典型的な設計の解析は、ＦＰＧＡ資源の６０乃至９０％が典型的に使用されるものではないことを示している。これらの不使用の資源は、静的モードにあり、従って、与えられたプロセスに対して静的電力消費が増加するに従い、ＦＰＧＡ又はＦＰＤは全体的な電力消費における大きな増加に直面する蓋然性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、ＣＭＯＳ装置において増加した速度で動作し且つリーク電流を減少させ、それによりＩＣチップ電力消費を減少させる新たな回路技術を実現することが望ましい。
【課題を解決するための手段】
【０００９】
本発明は上述した問題を解決し且つＣＭＯＳＩＣ設計の技術において顕著な進化を提供するものである。より詳細に説明すると、本発明は選択したインバータ又は論理ゲートと接地又はパワー即ち電力との間に直列して付加的なトランジスタを付加することにより静的ＣＭＯＳ装置におけるリーク電流を減少させる技術を提供するものである。
【００１０】
本発明の第一の別の側面においては、ＮＭＯＳ及びＰＭＯＳトランジスタが直列する２個のインバータからなる選択したバッファへ付加される。該ＰＭＯＳトランジスタは第一インバータと電源との間に接続され且つ該ＮＭＯＳトランジスタは第二インバータと接地との間に接続される。該付加したトランジスタは、該バッファが使用されている場合にオンであり且つ該バッファが使用されていない場合にオフであるメモリセルによって制御される。
【００１１】
本発明の第二の別の側面においては、ＮＭＯＳトランジスタが直列する２個のインバータからなる選択したバッファへ付加されている。該ＮＭＯＳトランジスタは選択したバッファの第二インバータと接地との間に接続されており且つ該バッファが使用されている場合にオンであり且つ該バッファが使用されていない場合にオフであるメモリセルにより制御される。第一インバータのＰＭＯＳトランジスタはＶggウエル内に位置すべく製造される。
【００１２】
本発明の第三の別の側面においては、ＮＭＯＳトランジスタが選択したバッファ対へ付加されており、その各対は直列した２個のインバータから構成されている。単一のＮＭＯＳトランジスタが各選択したバッファの第二インバータと接地との間に接続されており且つ該バッファのうちの一方又は両方が使用されている場合にオンであり且つ該バッファの両方が使用されていない場合にオフであるメモリセルにより制御される。各バッファにおける第一インバータのＰＭＯＳトランジスタはＶggウエル内に位置すべく製造される。
【００１３】
本発明の第四の別の側面においては、上述した技術の各々が信号を高容量相互接続線上へ駆動するために使用されるドライバにおいて使用され、その場合に該ドライバはインバータと直列接続した論理ゲートから構成されるバッファを有している。
【００１４】
本発明の五番目の別の側面においては、上述した技術の各々がフィールドプログラマブルゲートアレイの回路において使用される。
【００１５】
これら及びその他の本発明の重要な側面については以下の詳細な説明においてより完全に説明する。
【発明を実施するための最良の形態】
【００１６】
本明細書において記載する回路技術はＦＰＤにおいて使用するものに制限されるものではないが、本発明の各実施例は市場においてＶｉｒｔｅｘ（商標）ＦＰＧＡとして知られるザイリンクス社により製造されている特定のＦＰＧＡについて説明する。（Ｖｉｒｔｅｘは本件特許出願の所有者であるザイリンクス社の登録商標である）。図面、特に図１を参照すると、本発明の１実施例に基づいて構成することが可能な１つのＦＰＧＡが例示されている。
【００１７】
図１はＦＰＧＡの一般的なアーキテクチャを図示したブロック図である。図１はＦＰＧＡにおける複数個のタイルからなるアレイの一部を例示している。各タイルは論理ブロックＬ及びルーチング即ちスイッチング構成体Ｒを包含している。又、各タイル内には、相互接続線を形成するために隣接するタイルにおけるラインセグメントを接続するラインセグメントが存在している。上述したＣＬＥは論理ブロックＬ内に包含されており、且つ相互接続線及びスイッチング構成体Ｒが結合してＧＲＭを形成している。ＦＰＧＡにおける相互接続線の殆どは図面を見にくくしないように図１内には示していない。タイル１、タイル２、タイル３として示した３つのタイルがより詳細に示されている。短い及び中間の長さの相互接続線がタイル１、タイル２、タイル３とそれらのすぐ隣りのものとの間に延在して示されている。太い黒色の線６ＶＭ、６ＶＮ、６ＶＳは複数個のタイルにわたってほぼ南北方向に走行する相互接続線を表わしている。この装置において水平方向に走行する同様の相互接続線が存在しているが図示していない。Ｎ，Ｓ，Ｅ，Ｗの記号を付けたタイル２の単一長さ線は、隣接するタイルの間を接続し且つタイル２の論理ブロックＬへ接続する複数個の線を表わしている。導電線の数及びそれらの長さ等の相互接続アーキテクチャの詳細は本発明にとって重要なものではなく、後の図に関して必要な場合にのみ説明を行う。論理ブロックＬは論理機能発生器を表わしている。図１のＦＰＧＡにおいては、これらの論理ブロックは複数個のルックアップテーブルを有している。
【００１８】
図１のＦＰＧＡ内に包含されるものであるが図示されていないものは、論理ブロックＬの機能性を制御するために使用されるメモリセルからなるアレイ及び相互接続線を互いに接続する接続である。これらのメモリはＳＲＡＭセル、フラッシュセル、ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はアンチヒューズとすることが可能であるが、好適なＦＰＧＡにおいてはＳＲＡＭセルである。一般的に、相互接続線は互いに接続可能であり、且つ単一長線は、論理ブロックＬへ接続させることが可能である。タイルアレイの周辺部には入力／出力ポートを包含する入力／出力ブロックが設けられているが、図１には示していない。入力／出力ポートの機能性もメモリセルにより制御される。
【００１９】
図２に移ると、単一タイルの詳細がブロック図のレベルで図示されている。該タイルは垂直及び水平線を包含しており、各々は複数個の導電性トレースを表わしており、それを介して論理データ信号を経路付けさせることが可能である。一般的に、タイルの周辺部において出入りする３種類の導電線が存在している。これらの種類は長尺線（ＬＶＮ，ＬＶＳ，ＬＨＥ，ＬＨＷ）、中間線（ＶＮ，ＶＳ，ＨＥ，ＨＷ）及び直接接続線（Ｎ，Ｓ，Ｅ，Ｗ）を包含している。該長尺線はアレイの長さ又は幅の全体、又は第二実施例においてはアレイの長さ又は幅の半分にわたり延在している。該中間線はタイルの複数個の長さ（この実施例においては６個又は２個のタイル）にわたり延在している。該直接接続線は隣接するタイルの間を接続する。
【００２０】
図２に図示した４個の主要な機能的ブロックが存在している。第一のものは非局所的相互接続体と記号の付けた領域である。この領域内において、直接接続線Ｎ，Ｓ，Ｅ，Ｗの各々は互いに接続させることが可能であり、中間長線４０，４２の幾つかは互いに接続させることが可能であり、中間長線４０，４２の幾つかは直接接続線へ接続させることが可能であり、且つ長尺線４４，４６の幾つかは中間長線へ接続させることが可能である。同様の相互接続構成の詳細な説明については「階層的相互接続線を具備するＦＰＧＡ繰返し可能相互接続構成体（ＦＰＧＡ  Ｒｅｐｅａｔａｂｌｅ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ  Ｈｉｅｒａｒｃｈｉｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｌｉｎｅｓ）」という名称の米国特許第５，９１４，６１６号において見出すことが可能であり、該特許を引用により本明細書に取込む。形成される接続はＮＭＯＳパストランジスタを制御するメモリセルのプログラミングにより決定される。
【００２１】
２番目の主要な機能的ブロックはＩＭＵＸの記号を付してある。ＩＭＵＸ領域は、どの信号がＣＥＬへ入力されるかを決定するマルチプレクサを有している。該マルチプレクサはメモリセルにより制御されるバッファ型ＮＭＯＳパストランジスタから構成されている。直接接続線Ｎ，Ｓ，Ｅ，Ｗの各々はＩＭＵＸ領域への入力である。更に、中間長線５０の幾つか及びＣＬＥ出力線５２の幾つかがこの領域内へ接続される。
【００２２】
３番目の主要な機能的ブロックはＣＬＥの記号を付してある。この領域内には論理機能発生器が設けられており、それは、１実施例においては、ルックアップテーブル（ＬＵＴ）を有している。該ＬＵＴはユーザの論理機能を実施すべくプログラムされているメモリセルを有している。
【００２３】
４番目の主要な機能的ブロックはＯＭＵＸの記号を付してある。ＯＭＵＸ領域は他のタイル又は入力／出力ポートへ分布されるべくＣＬＥ出力のどれが非局所的相互接続体領域内へ接続されるべきかを選択するマルチプレクサを有している。図２のタイルは、更に、米国特許第５，９１４，６１６号において記載されている。
【００２４】
図３に移ると、ＯＭＵＸ領域からのマルチプレクサのうちの１つの概略図が示されている。この図の左側にはＩＮ０−ＩＮ２３の記号を付した２４個の入力が存在しており、それらは右側においてパストランジスタ選択マトリクス１００へ接続している。このパストランジスタ選択マトリクスは２個のステージから構成されている。第一ステージにおいて、２４個の入力のうちの４個が第二ステージへ通過すべく選択され、その場合に４個の入力のうちの１つが出力へ通過される。第一ステージにおいて、２４個の入力は６個毎の４個のグループに群別されている。例えば、ＩＮ１６−ＩＮ２３はトップグループを構成している。１個のパストランジスタが片側において各入力線へ接続しており且つ反対側において第一ステージ共通ノード１０２へ接続している。従って、４個の第一ステージ共通ノード１０２が存在しており、且つ各第一ステージ共通ノードは第二ステージパストランジスタへの入力である。第二ステージパストランジスタの各々は、一方の側において第一ステージ共通ノードのうちの１つへ接続しており、且つ第二の側において、第二ステージ共通ノード１０４へ接続している。４個のグループのうちの各々と関連する１個の第二ステージパストランジスタが存在している。第二ステージ共通ノード１０４は直列接続されている２個のインバータからなるバッファ１０６への入力である。該バッファの出力１０８はＯＭＵＸ領域からの出力のうちの１つとなる。この例示的なＦＰＧＡにおいて、ＯＭＵＸ領域においてこのような１６個のマルチプレクサが存在している。選択マトリクスの上部にわたりメモリセル１１０が設けられており、それらの出力はパストランジスタの制御ゲートへ接続している。該メモリセルはＶｇｇ電圧により電圧が供給され、該電圧は供給電圧Ｖｄｄよりも１０−１５％だけ高い。このことは論理１をパスする場合にＮＭＯＳパストランジスタを横断しての電圧降下を最小とさせる。左側から右側へ、最初の６個のメモリセルの各々は４個の別々のパストランジスタを制御し、それらは選択マトリクス１００の第一ステージにおける４個のグループの各々から１個づつである。残りの４個のメモリセルは選択マトリクスの第二ステージにおける単一のパストランジスタを制御する。ｐｏｒ ｂ信号は、リセット信号であり、且つパワーアップにおいてのみ低へ移行し、全ての出力信号を論理１とさせる。ｐｏｒ ｂにより制御されるトランジスタは非常に小型であり、且つその静的電力リークは無視可能なものである。
【００２５】
動作について説明すると、ただ１つの経路のみが導通状態にあり競合が存在することがないように第一ステージメモリセルのうちの１つと第二ステージメモリセルのうちの１つのみが論理「１」でプログラムされることをソフトウエアが確保する。例えば、第一及び第七メモリセルが論理「１」でプログラムされている場合に、ＩＮ２３は第二共通ノード１０４へパス即ち通過される。残りのメモリセルの各々は論理「０」でプログラムされる。適切なプログラミングにより、２４個の入力のうちのいずれか１つをＯＭＵＸ出力を駆動するために選択することが可能である。
【００２６】
図４Ａ及びＢはトランジスタスタッキング（ｓｔａｃｋｉｎｇ）と呼称される回路設計技術の１実施例を示している。図４Ａは図３の２個のインバータを包含する詳細な回路１０６の実現例を示している。ＰＭＯＳトランジスタ１１６の制御ゲート１２０は第一インバータ出力１２２へ接続している。ＰＭＯＳトランジスタ１１６はインバータ入力１１８上に弱い高電圧信号が存在する場合に信号の伝播を高速化させるプルアップトランジスタとして作用する。第一インバータ１２２の出力は標準のＣＭＯＳインバータである第二インバータの入力へ接続している。これらのインバータは、当業者にとって公知の如く、共にバッファを形成すべく動作する。リークを過剰に増加させることなしにスイッチング速度を最大とさせるために、バッファ１０６内の１個のトランジスタ１１４のみが低スレッシュホールドトランジスタとされる。（トランジスタ１１４における三角形の記号は、それが低スレッシュホールドトランジスタであることを表わしている）。トランジスタ１１４は、それが該バッファの第一インバータステージの一部であり、従って第二ステージのものよりもより小型の寸法であるために選択されている。又、ＰＭＯＳトランジスタ１１２ではなくＮＭＯＳトランジスタ１１４は、ノード１１８における上昇入力信号が存在する場合に高いスイッチング速度が重要であるので低スレッシュホールドであるように選択されている。注意すべきことであるが、バッファ１０６が使用されていない場合にトランジスタ１１４はオンであり、且つトランジスタ１１４がオンである場合にはそれを横断しての電圧降下が存在しないので、この低スレッシュホールドトランジスタは静的電力を消費することはない。
【００２７】
図４Ｂは同一の回路を図示しているが、２個の付加的なトランジスタと１個のメモリセルとが付加されている。説明の便宜上、同一の構成要素には同一の参照番号を付してある。第一インバータはＰＭＯＳトランジスタ１１２とＶddとの間に接続している付加的なＰＭＯＳトランジスタ１２４を有している。トランジスタ１２４は仮想Ｖddトランジスタと呼称される。第二インバータはＮＭＯＳトランジスタ１２８と接地との間に接続している付加的なＮＭＯＳトランジスタ１２６を有している。この付加的なＮＭＯＳトランジスタは仮想接地トランジスタと呼称される。仮想Ｖddトランジスタ１２４及び仮想接地トランジスタ１２６の制御ゲートは夫々メモリセル１３０の相補的及び真出力へ接続している。ＦＰＧＡユーザの設計条件に依存して、任意の与えられたスイッチ及びＯＭＵＸ領域におけるそれに対応するバッファを使用するか又は使用しない場合がある。特定のバッファが使用される場合には、メモリセル１３０は両方の仮想トランジスタをターンオンすべくプログラムされ、且つ第一インバータはパワー即ち電力へ接続され且つ第二インバータは接地へ接続される。この状態において、該バッファは、基本的に、仮想パワー及び接地トランジスタがあたかも存在しないかのように動作する。該バッファが使用されない場合には、仮想トランジスタをターンオフさせるためにメモリセル１３０がプログラムされる。
【００２８】
積層型仮想トランジスタの付加は、該バッファに関連するリーク電流を著しく減少させる。装置寸法に依存して該スイッチ又はバッファが使用されない場合には、リーク電流は１０−２０の係数だけ減少される。このことは、ＢＳＩＭ３．３スパイスモデルにおけるサブスレッシュホールド電流公式を使用して数学的に示すことが可能である。０．１５ミクロンプロセス及び０．１８ミクロンプロセスにおけるこのスタッキング即ち積層概念のシミュレーションはこれらの結果を確認する。同様の結果は、又、スタッキングが０．１５ミクロンプロセス技術よりもより小さな寸法においてサブスレッシュホールド電流を更に減少させることを示している。従って、プロセス技術が小型化するに従い、スタッキング概念を使用することはより有益的なものとなる。
【００２９】
仮想パワー及び接地トランジスタを付加することは各バッファに対して必要とされる面積を増加させる犠牲を伴う。図５は図４からの仮想トランジスタ１２４のうちの１つである仮想Ｖddを除去した別の実施例を示している。この実施例において、仮想Ｖddトランジスタは付加していないが、第一インバータのＰＭＯＳトランジスタ１１２を領域１３２によって表わしたＶddウエル内に位置すべく製造すべきである。Ｖggは、典型的に、通常のパワーであるＶddよりも１０−１５％だけ高い電圧を意味している。０．１５ミクロンプロセス技術におけるシミュレーション結果は、Ｖggウエル内に位置すべくＰＭＯＳトランジスタ１１２を製造することはそのリーク電流を２を超える係数だけ減少させることを示している。これは、主に、スレッシュホールド電圧のＶbsに対する依存性に起因するものであり、該電圧はベース即ち基板ウエルと該トランジスタのソース端子との間の電圧である。ＰＭＯＳトランジスタのソースがＶddへ接続され且つそのベース即ちウエルがＶggヘ接続されると、ＶbsはＶgg−Ｖddと等しく、リーク電流を減少させる。
【００３０】
図６は更に別の変形実施例を示しており、それは、Ｖggウエル内にインバータＰＭＯＳトランジスタを製造することにより仮想Ｖddトランジスタを除去することに加えて、ＯＭＵＸ出力バッファを対構成にグループ化し、従って各バッファ対は共通仮想接地トランジスタを共用する。この図において、各バッファ１５０の第一インバータステージ（共通の論理記号で概略的に示してある）は図５に関して説明したように同じに製造される。第二ステージは、各バッファ対に対して１個の仮想接地トランジスタ１５２のみが付加され且つ各第二ステージインバータからのＮＭＯＳトランジスタ１５４のソースが仮想接地トランジスタ１５２のドレインへ接続される点が異なっている。単一メモリセル１５６がバッファ対に対する仮想接地トランジスタ１５２を制御する。この実施例は、更に、仮想接地トランジスタの数及び各ＯＭＵＸ出力バッファに対して図５のスタッキング技術を実現するために使用されるメモリセルの数を半分にすることによりスタッキングにより発生する面積上の犠牲を減少させる。
【００３１】
然しながら、図６の実施例はＦＰＧＡをプログラムするのに必要な「配置及び経路付け」ソフトウエアに対して複雑性を付加させる。配置及び経路付けソフトウエアは、ＦＰＧＡにおける設計を実現するために使用される自動化ツールの一部である。簡単に説明すると、ユーザがＦＰＧＡに必要とされる機能を決定した後に、論理ブロックをどのようにコンフィギュア（ｃｏｎｆｉｇｕｒｅ）即ち形態特定し且つそれらを一体的に接続させるかを決定する自動化ソフトウエアツールによりその設計が実現される。このプロセスにおける配置及び経路付けステップは、ユーザの論理を実現し且つ論理ブロックを一体的に接続させるためにどの論理ブロック及びどの相互接続線を使用するかを決定する。図６のスタッキング技術実施例は、この配置及び経路付け解析を複雑化させる。何故ならば、静的電力消費における減少を最大とさせるために、与えられた設計において使用されるバッファ及び使用されないバッファは異なるグループに分離されるべきだからである。使用されないバッファの仮想接地トランジスタがターンオンされる場合には静的電力消費における節約は存在しない。従って、可及的に可能な範囲において、配置及び経路付けソフトウエアは、同一の仮想接地トランジスタを共用するバッファ対を介して活性信号の対の経路付けを試みるべきである。
【００３２】
資源の利用が非常に低い場合には、配置及び経路付けソフトウエアによる特別の経路付けの努力なしであってもリークの節約は顕著なものである。
【００３３】
３つの異なるスタッキング技術実施例について上に説明したが、設計考慮事項に依存して単一のＦＰＤ内にこれら３つの全てを組込むことが不可能である理由は存在しない。
【００３４】
使用されるスタッキング技術に拘わらずに、配置及び経路付けステップが完了された後に、該ソフトウエアは、仮想接地及び／又は仮想パワートランジスタを制御するメモリセルのプログラミングを決定せねばならない。当業者により理解されるように、このことは、使用されるバッファ及び使用されないバッファを識別し且つ仮想制御メモリセルを適宜「１」又は「０」で設定する簡明な手順である。仮想制御メモリセルをプログラミングするためのコンフィギュレーション即ち形態特定データは該装置に対するコンフィギュレーションデータファイル内に包含されている。
【００３５】
図２に戻ると、図の左側には底部においてＬＶＳ及び上部においてＬＶＮの記号を付けた垂直線が示されている。この線はアレイの高さ又は第二実施例においてはアレイ高さの半分にわたり走行することが可能な四本の垂直長尺線を表わしている。各行及び列はこのような長尺線を有している。然しながら、説明の便宜上、それらはこの単一の列においてのみ図示してある。
【００３６】
図７は図２に示したような垂直長尺線上に信号を経路付けさせるために使用される構成体を示した回路概略図である。図の左側には１０個の入力ＩＮ０−ＩＮ９  １６０が存在している。これらの入力は２ステージパストランジスタ選択マトリクス１６２に第一ステージにおける５個の入力と第二ステージにおける選択経路を制御する２個のパストランジスタの２つのグループを供給している。図７の上部にわたり該選択マトリクスを制御する７個のメモリセル１６４が存在している。左側から右側へ、最初の５個のメモリセルは図３に関して説明したのと同一の態様で選択マトリクスの第一ステージを制御する。６番目のメモリセルは図３に関して説明したのと同一の態様で選択マトリクスの第二ステージにおける下側のパストランジスタ１６６を制御する。第二ステージの上側のトランジスタ１７０は２入力ＮＯＲゲート１６８により制御され、該ゲートはその入力のうちの一方を６番目のメモリセルの真出力から受取り且つその他方の入力を７番目のメモリセルの相補的出力から受取る。上側パストランジスタ１７０は、ＮＯＲゲート１６８への両方の入力が低である場合にのみ「オン」である。ＮＯＲゲート１６８は、第二ステージにおける上部トランジスタ１７０が不使用である場合にオフであることを確保することによりリーク電流を減少させ、且つ該ＮＯＲゲートは１個のメモリセルより小型であり、従ってチップ上の空間を節約している。７番目のメモリセルの出力は図７の回路における幾つかの異なる構成体へ供給される。この７番目のメモリセルは、垂直の長尺線ドライバがユーザの設計において使用される場合にのみ論理「１」でプログラムされる。該ドライバが使用される場合には、ＮＯＲゲート１６８は７番目のメモリセルの相補的出力から「０」を受取る。従って、この状態においてＮＯＲゲート１６８は６番目のメモリセルからの信号のインバータとして作用し、選択マトリクス１６２の第二ステージにおける導通経路を決定する。
【００３７】
点線領域１７１内の構造は結合して長尺線上への信号を駆動するバッファとして動作する。領域１７１からのＮＡＮＤゲート１７６は図７Ａにおいてより詳細に示してある。ＮＡＮＤゲート１７６は２個のＰＭＯＳトランジスタ２２０及び２個のＮＭＯＳトランジスタ２２２及び２２４から構成されている。このＮＡＮＤゲートの動作は当業者にとって容易に理解可能である。図７ａに示したように、ＮＭＯＳトランジスタ２２４のソースは仮想接地トランジスタ１７２のドレインへ接続している。図７に戻ると、７番目のメモリセルが論理「１」でプログラムされると、領域１７１における仮想接地トランジスタ１７２はオンし、該バッファをイネーブルさせる。ＮＡＮＤゲート１７６は７番目のメモリセルから論理「１」を受取り且つＮＯＲゲート１７８は７番目のメモリセルの相補的出力から論理「０」を受取る。当業者により理解されるように、これらの条件下において、両方の論理ゲートがパストランジスタマトリクス１６２の第二共通ノードへ接続しているデータ信号線１８０から来るそれらの他方の入力を反転させる。次いで、該バッファの第二インバータ１８２はデータ信号を再度反転させ、バッファ機能を完了する。ＮＯＲゲート１７８の出力からフィードバック経路が設けられている。信号線１８０上のデータ信号が高である場合には、ＮＯＲゲート１７８は該データ信号を反転させ、そのことはＰＭＯＳトランジスタ１８４をターンオンさせ且つデータ線１８０を高へ移行させる。ノード１８０上のデータ信号が低である場合には、ＮＯＲゲート１７８は高信号を出力し、ＰＭＯＳトランジスタ１８４をターンオフさせる。図３におけるように、ｐｏｒ ｂ信号はパワーアップにおいてのみ低へ移行し、全ての出力信号を論理１とさせる。ｐｏｒ ｂにより制御されるトランジスタは非常に小型であり、且つその静的電力リークは無視可能なものである。
【００３８】
図８は水平長尺線上の信号を駆動する回路を図示している。ＮＡＮＤゲート１９２と、ＮＯＲゲート１９４と、インバータ１９６と、メモリセル１９８と、仮想接地トランジスタ２００及びＰＭＯＳトランジスタ２０４とからなる点線領域１９０は図７に関して説明したのと同一の態様で動作する。図８が図７と異なる点は、選択マトリクス２０６がより少ない数の入力を有しており且つどの信号をバッファ１９０へパスさせるかを選択するためのデコーディング構成体の一部として２個のＮＯＲゲート２０８，２１０を包含している点である。ＮＯＲゲート２０８及び２１０の各々は第三メモリセル１９８から１個の入力を受取る。ＮＯＲゲート２０８は第一メモリセルからその第二入力を受取る。ＮＯＲゲート２１０は第二メモリセルからその第二入力を受取る。第三メモリセルが論理「１」でプログラムされている場合には、図８の構成体はアクティブである。ＮＯＲゲート２０８及び２１０は、第一及び第二メモリセル内に夫々プログラムされた値を反転させ、且つこれらのメモリセルのプログラミングは、どの信号が選択マトリクス２０６を介して通過されるかを決定する。ＮＯＲゲート２０８に関連する第一メモリセルは選択マトリクス２０６の第一ステージを制御する。同様に、ＮＯＲゲート２１０と関連する第二メモリセルは選択マトリクス２０６の第二ステージを制御する。第三メモリセルが「０」でプログラムされている場合には、ＮＯＲゲート２０８及び２１０の出力は低である。
【００３９】
図７及び８に関連して１つのスタッキング技術について説明したが、上述した技術の各々はこれらの図の構成に対しても適用可能である。例えば、ＯＭＵＸドライバに対して図６において示したように、長尺線ドライバを対構成にグループ化させることが可能である。例示的なＦＰＧＡにおける特定のドライバを本発明の種々の実施例を使用して示したが、これらの技術を適用することが可能な本装置におけるその他のドライバが存在している。更に、一般的に、ＦＰＤ業界はＦＰＤ上の経路付けマトリクス内のファンアウト容量及び速度を向上させるために任意の与えられた装置上でより多くのドライバを使用する傾向があり、装置の寸法が小型化するに従い本発明技術をより重要なものとさせる。
【００４０】
本発明の上の説明は例示的なものであり且つ制限的なものでないことを意図している。本発明のその他の実施例は上の開示に鑑み当業者にとって自明なものである。
【図面の簡単な説明】
【００４１】
【図１】本発明を使用可能なＦＰＧＡを図示したハイレベルのブロック図。
【図２】図１の１個のタイルを示したより詳細なブロック図。
【図３】図２のＯＭＵＸの一部の概略図。
【図４】（Ａ）及び（Ｂ）は本発明のスタッキング技術の１実施例を示した各概略図。
【図５】本発明のスタッキング技術の１実施例を示した概略図。
【図６】本発明のスタッキング技術の１実施例を示した概略図。
【図７】本発明のスタッキング技術の１実施例を使用した垂直長尺線ドライバを示した概略図。
【図７Ａ】図７の領域１７１の詳細を示した概略図。
【図８】本発明のスタッキング技術の１実施例を使用した水平長尺線ドライバを示した概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図７Ａ】
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【図８】
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【国際公開パンフレット】
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【国際調査報告】
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