(57)【要約】アクティブマトリックス電界発光（ＥＬ）表示装置は、基板（２５）上に、ＥＬ表示素子（２０）と、駆動周期においてこの素子を流れる電流を前のアドレス周期において印加されたデータ信号に基づいて制御する駆動装置（２２）とを各々具える画素（１０）のアレイと、前記画素にアドレス導体（１２，１４）を経て接続され、前記画素の行を選択し、データ信号を前記選択された行の画素の各々に個々の行アドレス周期において供給する駆動回路（１６，１８）とを有する。前記データ信号を、駆動ＩＣ（４０）によって供給する。必要なＩＣの数を減らすために、多重化回路（４５）を、前記基板（２５）上に前記画素アレイと共に集積し、前記駆動ＩＣの出力部（４１）と、前記アドレス導体（１４）の１つの組との間に接続し、個々の駆動ＩＣ出力部からのデータ信号を個々の関連する複数のアドレス導体に１行アドレス周期において順次に印加するように動作可能とする。選択された行の画素の表示素子を、前記行アドレス周期において動作しないようにし、望ましくないクロストークの影響を回避する。行選択信号を、前記基板上に集積された多重化回路（１６）によって同様に供給してもよい。
2004506924.tif 000002
【特許請求の範囲】
【請求項１】
基板において搭載された画素の行及び列アレイを具え、各画素が電界発光表示素子と、駆動周期において前記表示素子を通る電流を前の行アドレス周期において印加されたデータ信号に基づいて制御する駆動装置とを具え、前記表示素子を前記駆動素子を経て１行の列に共通の電流ラインに接続し、周辺駆動回路を前記画素アレイに接続し、この駆動回路が、データ信号を発生すると共に画素の各々の行に個々の行アドレス周期において前記画素のアレイに接続されたアドレス導体の組を経て印加し、複数の出力部を有する少なくとも１つの駆動ＩＣを具える、アクティブマトリックス電界発光表示装置において、前記少なくとも１つの駆動ＩＣを前記アドレス導体の組に多重化回路を経て接続し、前記多重化回路が、前記基板において集積され、データ信号を前記駆動ＩＣの各々の出力部から前記組における各々の複数のアドレス導体に前記行アドレス周期において順次に印加するように動作可能であり、前記駆動回路を、１行の画素の前記表示素子を流れる電流をその個々の行アドレス周期中に妨げるように配置したことを特徴とするアクティブマトリックス電界発光表示装置。
【請求項２】
請求項１に記載のアクティブマトリックス電界発光表示装置において、前記１組のアドレス導体をグループにおいて編成し、各グループを個々の駆動ＩＣ出力部に関連付け、前記多重化回路が、データ信号を出力部からその関連するグループのアドレス導体の各々に同じ周期において供給するように動作可能なスイッチング装置を具えることを特徴とするアクティブマトリックス電界発光表示装置。
【請求項３】
請求項２に記載のアクティブマトリックス電界発光表示装置において、前記画素の駆動装置と、前記多重化回路のスイッチング装置とが、すべて、ｐ又はｎチャネルＴＦＴのいずれかを具えることを特徴とするアクティブマトリックス電界発光表示装置。
【請求項４】
請求項２に記載のアクティブマトリックス電界発光表示装置において、前記画素の駆動装置と、前記多重化回路のスイッチング装置とが、ｐ及びｎチャネルＴＦＴの双方を具えることを特徴とするアクティブマトリックス電界発光表示装置。
【請求項５】
請求項４に記載のアクティブマトリックス電界発光表示装置において、前記周辺駆動回路が、前記基板上に集積され、ｐ及びｎチャネルＴＦＴを具えるシフトレジスタ回路をさらに含むことを特徴とするアクティブマトリックス電界発光表示装置。
【請求項６】
請求項１ないし５のいずれか１項に記載のアクティブマトリックス電界発光表示装置において、前記駆動回路を、前記列電流ラインに印加される電位を個々の前記行アドレス周期の間切り替えるように配置したことを特徴とするアクティブマトリックス電界発光表示装置。
【請求項７】
請求項１ないし５のいずれか１項に記載のアクティブマトリックス電界発光表示装置において、１個の画素の前記表示素子をその関連する電流ラインにスイッチング装置を経て接続し、前記駆動回路を、前記スイッチング装置が前記表示素子を前記電流ラインから前記行アドレス周期の持続時間の間絶縁するように動作するように配置したことを特徴とするアクティブマトリックス電界発光表示装置。
【発明の詳細な説明】
【０００１】
本発明は、電界発光表示素子のアレイを具えるアクティブマトリックス電界発光表示装置に関する。
【０００２】
電界発光表示素子を用いるマトリックス表示装置は、よく知られている。前記表示素子は、例えば、ポリマ材料を使用する有機薄膜電界発光素子、又は、他に、慣例的なＩＩＩ−Ｖ半導体混合物を使用する発光ダイオード（ＬＥＤ）を具えてもよい。有機電界発光材料、特にポリマ材料における最近の開発は、特にビデオ表示装置に使用するこれらの能力を証明した。これらの材料は、代表的に、１対の電極の間に挟まれた電界発光材料、例えば、半導体複合ポリマの１つ以上の層を具え、前記電極の一方を透明とし、他方を、ホール又は電子を前記ポリマ層に注入するのに適した材料とする。前記ポリマ材料を、ＣＶＤプロセスを使用して、又は、簡単に、可溶性複合ポリマの溶液を使用するスピンコーティング技術によって形成することができる。
【０００３】
有機電界発光材料は、ダイオード様Ｉ−Ｖ特性を示し、その結果、これらは、表示機能及びスイッチング機能の双方を与えることができ、したがって、パッシブ型ディスプレイにおいて使用することができる。
【０００４】
しかしながら、本発明は、各々の画素が表示素子と前記表示素子を通る電流を制御する駆動装置とを具えるアクティブマトリックス表示装置に関する。アクティブマトリックス表示装置の例は、欧州特許出願公開明細書第０６５３７４１号及び第０７１７４４６号において記載されている。表示素子が容量性であり、したがって、実質上電流を受け取らず、駆動（データ）信号電圧を全フレーム時間の間キャパシタンスにおいて格納することができるアクティブマトリックス液晶表示装置と異なり、電界発光表示素子は連続的に電流を通し、光を発生する必要がある。通常、ＴＦＴ（薄膜トランジスタ）を具える画素の駆動装置は、前記表示素子を通過する電流を制御する責任を負う。前記表示素子の輝度は、該表示素子を通過する電流に依存する。ある画素に関するアドレス周期中、前記表示素子からの必要な出力を決定する駆動（データ）信号を、前記画素に印加し、接続されると共に前記電流制御駆動装置の動作を制御する格納キャパシタにおいて対応する電圧として格納し、前記キャパシタにおいて格納された電圧は、前記画素が再びアドレスされるまでフレーム周期に対応する次の駆動周期中に前記表示素子を通る電流を供給することにおいて前記駆動装置の動作を保持するように働く。
【０００５】
代表的に、前記画素を行及び列アドレス導体の組に接続し、前記導体の組を通って選択（走査）信号及びアナログ電圧データ信号を周辺駆動回路によって供給し、画素の各々の行をその関連する行導体に印加された選択信号によって個々の行アドレス周期において選択し、前記選択された行の画素に関する前記データ信号を前記列導体を経て印加する。前記データ信号を、シリコン集積回路（ＩＣ）チップを具える列駆動回路によって供給することができる。各チップは、制限された数の個々の間隔を置いた出力接点を有する。各列導体を個々のチップ出力部に接続し、したがって、多数のチップを通常は必要とする。例えば、１行において８００画素が存在し、１チップが１００出力を供給できる場合、８チップが、関係する８００行導体を供給するのに必要である。
【０００６】
個々の行又は列におけるすべての画素の電界発光表示素子を、これらの関係する駆動装置を経て共通電流ラインに接続する。前記画素の格納キャパシタもこれらの共通ラインに接続し、前記電流ラインのこのような共有は、動作において一種のクロストークを生じる影響を有する電圧低下がこれらのラインに沿って生じる恐れがある他の問題に至る。
【０００７】
本発明の目的は、改善されたアクティブマトリックス電界発光表示装置を提供することである。
【０００８】
本発明によれば、基板において搭載された画素の行及び列アレイを具え、各画素が電界発光表示素子と、駆動周期において前記表示素子を通る電流を前の行アドレス周期において印加されたデータ信号に基づいて制御する駆動装置とを具え、前記表示素子を前記駆動素子を経て１行の列に共通の電流ラインに接続し、周辺駆動回路を前記画素アレイに接続し、この駆動回路が、データ信号を発生すると共に画素の各々の行に個々の行アドレス周期において前記画素のアレイに接続されたアドレス導体の組を経て印加し、複数の出力部を有する少なくとも１つの駆動ＩＣを具える、アクティブマトリックス電界発光表示装置において、前記少なくとも１つの駆動ＩＣを前記アドレス導体の組に多重化回路を経て接続し、前記多重化回路が、前記基板において集積され、データ信号を前記駆動ＩＣの各々の出力部から前記組における各々の複数のアドレス導体に前記行アドレス周期において順次に印加するように動作可能であり、前記駆動回路を、１行の画素の前記表示素子を流れる電流をその個々の行アドレス周期中に妨げるように配置したことを特徴とするアクティブマトリックス電界発光表示装置が提供される。
【０００９】
このように動作可能な前記装置基板上における多重化回路の集積によって、より少ない回路しか所定の数の列の画素を有する装置には必要なくなるため、重大な費用節約が可能である。例えば、個々の駆動ＩＣ出力によって供給されるアドレス導体の各グループが４つのアドレス導体を具える４：１の多重化比に関して、必要な前記駆動ＩＣの費用は、単一のＩＣ出力部が個々の単一のアドレス導体に占有的に接続される場合と比較して７５％減少する。前記画素を製造するのに用いられる同じ薄膜製造技術を使用して、前記集積多重化回路は、わずかな追加の費用において、又は追加の費用無しで与えられ、共通薄膜層を使用すると共にＴＦＴ及び導体ラインのような同様の薄膜回路素子を具える前記画素の薄膜素子と同時に形成することができる。前記多重化回路において使用する多重化スイッチを、好適には、前記画素アレイにおいて使用するのと同じ形式のもの、例えば、ｐ又はｎ型ポリシリコンＴＦＴとする。したがって、前記画素アレイ及び多重化回路を形成する前記装置基板上の薄膜回路網を、種々の導体層、絶縁層及び半導体層の堆積及びパターン化を含む標準的な薄膜技術を使用して製造することができる。同じ形式のスイッチング装置、例えばｐ又はｎチャネルシリコンのいずれかを使用する前記画素回路及び集積多重化回路に関して、前記アレイと前記多重化回路の一緒の製造は、重大に簡単になり、代表的に、ｐ及びチャネル（ＣＯＭＳ）ＴＦＴの双方を製造するのに通常必要とされるような９又は１０マスクプロセスより、５又は６マスクプロセスのみを必要とするようになる。
【００１０】
しかしながら、ｐ及びｎ型ＴＦＴの双方を使用することができ、これはＣＭＯＳ回路を必要とするシフトレジスタのような回路網を前記駆動基板において同様に集積することを可能にする。シフトレジスタを、前記列駆動回路において、及び／又は、前記行駆動（選択）回路において使用することができる。拡張集積を可能にすることにおけるｐ及びｎ（ＣＭＯＳ）装置の双方を使用することの利益は、より複雑化された（より多いマスク総数）製造プロセスの必要なものに関して考慮する必要がある。
【００１１】
各行の画素を、これらのデータ信号で個々の行アドレス周期においてアドレスし、この周期中、前記多重化回路は動作し、データ信号を時分割様式において前記行における各グループの画素に順次に供給する。前記表示素子をこれらのアドレスの周期中に流れる電流を防ぐことによって、固有抵抗によってこれらの共有電流ラインにおいて生じる電圧降下によって生じるクロストーク効果に関する問題は回避される。このような防止を、前記表示素子を、単に個々の画素がアドレスされる部分ではなく完全な全体的な行アドレス周期中にゼロ又は逆バイアスすることを保証することによって成し遂げることができる。この目的のため、前記共通電流ラインに印加される電位を切り替えてもよく、又は、他のＴＦＴのようなスイッチング装置を、前記表示素子を前記電流ラインから前記行アドレス周期の持続期間中に遮断するように動作可能にする。
【００１２】
本発明によるアクティブマトリックス電界発光表示装置の位置実施形態を、ここで、例として、添付した図面の参照と共に説明する。
【００１３】
図面は単に図式的なものである。同じ参照符を、これらの図面を通じて、同じ又は同様の部分を示すために使用した。
【００１４】
図１を参照し、アクティブマトリックス電界発光表示素子は、基板２５上に搭載されたブロック１０によって示される規則正しく間隔を置いた画素の行及び列マトリックスアレイを有するパネルを具え、前記画素の各々は、電界発光表示素子と、この表示素子を通る電流を制御する関連する駆動装置とを具え、前記基板上に搭載された行（選択）及び列（データ）アドレス導体すなわちラインの交差する組の間の交点において位置する。簡単にするために、いくつかの画素のみを示す。画素１０を、前記アドレス導体の組を経て周辺駆動回路によってアドレスし、前記周辺駆動回路は、前記パネルに接続された出力部を有し、前記行導体に順次に供給される走査信号を発生する行走査駆動回路１６と、前記列導体に供給されるデータ信号を発生し、個々の画素表示素子からの表示出力を規定する列データ駆動回路１８と、回路１６及び１８の動作を制御するタイミング及び制御ユニット１７とを具える。
【００１５】
画素の各行を、回路１６によって関連する行導体１２に印加される選択信号によって、前記行の画素が、回路１８によって前記列導体に並列に供給される個々のデータ信号にしたがって個々の駆動信号でロードされるようにアドレスする。各行がアドレスされると、前記データ信号は回路１８によって適切な同期において供給される。
【００１６】
図２は、この既知の装置におけるいくつかの代表的な画素の回路を示す。各画素１０は、ここではダイオード素子として表され、１つ以上の有機電界発光材料の活性層を挟んだ１対の電極を具える発光有機電界発光表示素子２０を含む。この特定の実施形態において、前記材料は、低モル重量材料のような他の有機電界発光材料を使用できるとしても、ポリマＬＥＤ材料を具える。前記アレイの表示素子を、関連するアクティブマトリックス回路網と共に、前記基板の一方の側において搭載する。前記表示素子のカソード又はアノードのいずれか一方を、透明導電材料で形成する。前記基板を、ガラスのような透明絶縁性のものとし、前記基板に最も近い個々の表示素子の電極は、ＩＴＯのような透明導電性材料から成ってもよく、前記電界発光層によって発生された光がこれらの電極を通過し、前記基板の他方の側におけるビューワに見えるようにすることができる。代わりに、前記光出力を、前記パネルの上部から見ることができ、この場合における表示素子アノードは、前記アレイにおけるすべての表示素子に共通の供給ラインを構成する連続ＩＴＯ層の部分を具える。前記表示素子のカソードは、カルシウム又はマグネシウム銀合金のような低仕事関数を有する金属を具える。使用することができる好適な有機複合ポリマの例は、欧州特許出願公開明細書第０７１７４４６号において記載されている。前記画素のアレイ及びアドレス導体の組を、ＡＭＬＣＤに使用されるのと同様の標準的な薄膜プロセス技術を使用して製造し、このプロセス技術は、種々の導体層、絶縁層及び半導体層の堆積及びパターン化を含む。このような製造の例は、上述した欧州特許出願公開明細書第０７１７４４６号において記載されている。
【００１７】
各画素１０は、表示素子２０の動作を前記画素に印加されたデータ信号電圧に基づいて制御するＴＦＴ２２の形態における駆動装置を含む。ある画素に関する前記信号電圧を、画素の個々の列の間で共有される列導体１４を経て供給する。列導体１４を、アドレスＴＦＴ２６を経て電流制御駆動トランジスタ２２のゲートに結合する。ある行の画素のアドレスＴＦＴ２６に関するゲートを、共通行導体１２に一緒に結合する。
【００１８】
画素１０の各行は、すべての画素に共通の連続電極として通常設けられる共通電圧供給ライン３０と、個々の共通電力ライン３２とを共有する。表示素子２０及び駆動装置２２を、電圧供給ライン３０と共通電流ライン２０との間に直列に接続し、共通電流ライン２０は、供給ライン３０に関して正電位であり、表示素子２０を通る電流に関する電流ドレインとして作用する。表示素子２０を流れる電流のレベルを、スイッチング装置２２によって制御し、このレベルは、列導体１４に供給される前記データ信号によって決定される格納された制御信号に応じるトランジスタ２２におけるゲート電圧の関数である。
【００１９】
画素の行を、選択パルスを行導体１２に印加する行駆動回路１６によって選択し、前記選択パルスは、画素の個々の行に関するアドレスＴＦＴ２６をスイッチオンし、その持続時間は、前記行アドレス周期を決定する。ビデオ情報から得られる電圧レベル（データ信号）を、列導体１４に駆動回路１８によって印加し、アドレスＴＦＴ２６によって駆動トランジスタ２２のゲートに移動する。画素の行が行導体１２を経てアドレスされていない期間中、アドレストランジスタ２６はターンオフするが、駆動トランジスタ２２のゲートにおける電圧を、この次の駆動周期中に前記表示素子の動作を保持するように、駆動トランジスタ２２と共通電流ライン３２との間に接続された画素格納キャパシタ３６によって保持する。駆動トランジスタ２２のゲートと共通電流ライン３２との間の電圧は、画素１０の表示素子２０を通過する電流を決定する。このように、前記表示素子を通過する電流は、駆動トランジスタ２２のゲート−ソース電圧の関数である（ｎチャネル型トランジスタ２２のソースを共通電流ライン３２に接続し、トランジスタ２２のドレインを表示素子２０に接続する）。この電流は、前記画素の光出力レベル（グレイスケール）を制御する。
【００２０】
スイッチングトランジスタ２２を、飽和状態において動作し、前記ゲート−ソース電圧が、前記ドレイン−ソース電圧にかかわりなく前記トランジスタを通る電流を管理するようにする。したがって、前記ドレイン電圧のわずかな変化は、表示素子２０を通る電流に影響を与えない。電圧供給ライン３０における電圧は、したがって、前記画素の正確な動作に対して決定的ではない。
【００２１】
画素の各行を、個々の行アドレス周期において、各行の画素にこれらの駆動信号を順次にロードするようにアドレスし、前記画素を、これらが次にアドレスされるまで、次の駆動（フレーム）周期の間、所望の出力を与えるように設定する。
【００２２】
前記データ信号を、アドレス導体１４の組に、複数の外部シリコン集積回路駆動回路ＩＣによって共通に供給し、これらのＩＣの各々が、導体１４の個々の１つに各々接続された多数の別個の出力端子を有する。このように、各導体１４は、個々の占有的で専用の関連する出力端子を必要とする。前記組において数Ｃの導体１４が存在し、各駆動ＩＣが数ｎの出力部を有する（Ｃ＞＞ｎとする）場合、数Ｃ／ｎの駆動ＩＣを必要とする。代表的に、したがって少なくともいくつかの駆動ＩＣが必要であり、各ＩＣ出力部／行導体に関して１つである、これらとパネル薄膜回路網との間の個々の接続部の数は、相当になり、例えば、代表的なビデオ／データグラフィックディスプレイに関して８００以上になる。
【００２３】
本発明の一態様によれば、多重化を利用し、必要な駆動ＩＣの数を減少する。駆動ＩＣ出力を、複数の列導体に渡って各々多重化する。各駆動ＩＣ出力部を使用し、個々の複数の列導体に関する前記データ信号を供給するため、前記出力部、したがって駆動ＩＣの合計数を、相当に減少することができる。例えば、４：１の多重化比に関して、以前に必要だった駆動ＩＣ出力部の数の４分の１のみが必要であり、結果として、前駆駆動ＩＣに関して７５％の費用節約になる。前記多重化回路を、前記基板上に集積し、すなわち、前記基板上に、薄膜技術を使用する前記画素アレイと同様に集積する。このような回路を、同様の薄膜回路素子を与える共通の堆積層を使用して前記画素アレイと同時に容易に製造することができる。
【００２４】
図３は、本発明による表示装置の位置実施形態における基本的な配置を図式的に示す。基板２５において搭載された画素アレイを、ここでは一般的に１５において示す。その出力部において前記画素に関するデータ信号を発生し、供給するこの例において２個である多数の駆動ＩＣチップ４０を、基板２５に外部的に設け、前記データ信号を供給するこれらの個々の出力端子を、基板２５において集積された多重化回路４５の入力部に接続する。駆動ＩＣが数１００の出力部を有するとし、例えば、前記アレイにおいて前記画素の数８００の列が存在し、回路４５の多重化比を４：１とし、各ＩＣ出力部が４つの列に関するデータ信号を供給するようにした場合、２個の駆動ＩＣのみを使用する。ビデオ情報を、ＩＣ４０に一般的に慣例的な方法において、例えばディジタル形態において供給し、前記ＩＣは、これらが関係する前記列に関するアナログ電圧データ信号を発生し、これらの信号を関連する出力部４２に供給するように動作する。
【００２５】
チップ４０を、前記装置において設け、例えば、他の種類のフラットパネルディスプレイの製造において既知のＣＯＧ又はタブボンディング技術を使用して、基板２５における薄膜回路網に相互接続することができる
【００２６】
図４は、多重化回路４５の特徴をより詳細に示す。この図は、前記装置のいくつかの代表的な画素と、多重化回路４５の関連する部分とを、この回路の動作においてタイミング及び制御ユニット１７によって印加される波形例と共に示す。前記画素回路は、他の既知の種類の画素回路を同様に使用することができるとしても、図２のものと同様である。
【００２７】
画素１０の列及びこれらの列導体１４を、４のグループに編成し、図４に示す数８の連続する列導体ＣないしＣ＋７は、２つのこのようなグループを構成する。列の各グループは、同じ個々の駆動ＩＣ４１を共有し、これら４列における画素に関する前記データ信号を１つの出力部４１によって供給する。
【００２８】
多重化回路４５は、４つの制御信号バスライン４８、４９、５０及び５１の組を具える。４列の各グループを、これらのバスラインに、ＴＦＴから成り、Ｓ１ないしＳ６とラベル付けされた６個のマルチプレクサスイッチを経て接続する。例えば、列導体ＣないしＣ＋１から成る第１グループを取り上げると、これらの列導体を、各々、ＴＦＴＳ３ないしＳ６に接続し、Ｓ３及びＳ５のゲートをバスライン５１に接続し、Ｓ４及びＳ６のゲートをバスライン５０に接続する。データ信号を、ＴＦＴＳ３及びＳ４の対と、ＴＦＴＳ５及びＳ６の対とに、各々、ＴＦＴＳ２及びＳ１を経て供給し、これらのＴＦＴＳ２及びＳ１のゲートを、各々、バスライン４９及び４８に接続する。
【００２９】
あるグループのＴＦＴを、前記バスラインに供給される制御（ゲート）信号によって、時分割方式において、１行アドレス周期において特定の順序において動作するように配置し、他のグループの各々における対応するＴＦＴを、前記制御信号によって同時に動作する。これらのバスラインに関する制御信号波形例を、これらの各々のラインの隣に示し、これらの波形は、前記ＴＦＴをターンオンするのに有効なパルス信号を具える。
【００３０】
１行の画素にこれらのデータ信号を供給すべきＴＬによって示す行アドレス周期の最初の半分において、前記行アドレス周期の約半分以下を占めるゲートパルス信号をバスライン４８に供給し、ＴＦＴＳ１をターンオンする。この信号の適用の持続時間中、各々が前記行アドレス周期の４分の１よりわずかに短い期間を占めるゲート信号を連続的に、時間において分離して、バスライン５０及び５１に供給し、ＴＦＴＳ６及びＳ５を連続的にターンオンする。ＴＦＴＳ６をターンオンしている間、列導体Ｃ＋３に関するデータ信号を、前記駆動ＩＣの関連する出力部４１において供給し、ＴＦＴＳ１及びＴＦＴＳ６を経てこの列に供給する。同様に、ＴＦＴＳ５がターンオンしている間、前記駆動ＩＣを、列導体Ｃ＋２に接続された画素に関するデータ信号を供給するように配置し、このデータ信号を、ＴＦＴＳ１及びＳ５を経てこの列導体に供給する。その後、バスライン４８及び５１に印加される前記選択パルス信号の停止に応じて、これらのラインの電位は、低レベルに低下し、ＴＦＴＳ５及びＳ１をターンオフし、選択（ゲート）信号をバスライン４９に印加し、ＴＦＴＳ２を、再び前記行アドレス周期の約半分（より後の半分）の間、ターンオンする。前記行アドレス周期のこの後半の半分中、ＴＦＴＳ４及びＳ３は、バスライン５０及び５１における制御信号によって、前記行アドレス周期の４分の１よりわずかに短い期間中、各々ターンオンし、列導体Ｃ＋１及びＣを出力部４１にＴＦＴＳ２を経て接続するようにする。各ＴＦＴＳ４及びＳ３がターンオンしている間、列Ｃ及びＣ＋１における画素に関する適切なデータ信号を駆動ＩＣ４０によってその出力部４１に供給する。
【００３１】
このように、４個のグループにおける画素の各々に個々のデータ信号を、前記行アドレス周期の約４分の１を占める個々の行アドレスサブ周期において供給する。ある行のすべての他のグループにおける対応する画素、例えば、列導体Ｃ＋４ないしＣ＋７に関する画素を、同じ周期において、これらの個々の関連する駆動ＩＣ出力部４１からのこれらの個々のデータ信号によってアドレスし、例えば、データ信号を、同時に列Ｃ＋７及びＣ＋３に供給し、データ信号を、同時に列Ｃ＋４及びＣに供給する、等である。したがって、前記チップは、これらの出力部の各々において、これらが各々の行アドレス周期において関係する前記列に関する別個のデータ信号の連続を供給する。
【００３２】
図４において示す特定の配置は、比較的簡単であり、もちろん、１グループにおける列導体の数と、したがって、多重化比とを変化させることができる。例えば、各グループは、８本の列導体を具えてもよく、結果として、必要な駆動ＩＣの数がさらに大きく減少するが、１グループにおける各画素にそのデータ信号を供給することを可能とする時間も当然減少する。
【００３３】
前記多重化回路を、前記グループにおける列導体を連続する隣接した列導体とする必要がない異なったグループ化配置を与えるように設計することもできる。例えば、あるグループの列導体が、すべて第３列導体を具え、あるグループが、列導体Ｃ、Ｃ＋３及びＣ＋６を具え、他のグループが、Ｃ＋１、Ｃ＋４及びＣ＋７を具え、第３グループが、Ｃ＋２、Ｃ＋５及びＣ＋８を具えるようにしてもよい。
【００３４】
前記画素ＴＦＴ及び多重化ＴＦＴのすべては、低温度ポリシリコンＴＦＴを具える。多重化スイッチＳ１ないしＳ６に使用するＴＦＴを、画素１０において使用するＴＦＴと同じ形式のもの、例えば、ｎ又はｐチャネルＴＦＴのいずれか（ＮＭＯＳ又はＰＭＯＳ）とする。前記画素アレイ及び集積多重化回路の形成は、ＣＭＯＳ回路を必要とする状況と比較して簡単になり、ＣＭＯＳ回路を形成するのに代表的に必要な９ないし１０マスク処理と異なり、５又は６マスクプロセスのみを必要とする。
【００３５】
既知の種類の画素回路に関して、ある列の画素のアドレス中、前記画素の駆動ＴＦＴ２２を、前記格納キャパシタンスを充電している間、ターンオンすることができる。前記画素の格納キャパシタンスにおいて格納された電圧における誤差を生じる、画素のある行に関係する電流ライン３２に沿ってこの行のアドレス中に生じる電圧降下による望ましくないクロストークの影響を回避するために、前記行の表示素子を通って流れる電流を、これらがアドレスされている間、故意に妨げる。実際には、表示素子ブランキング期間を導入する。結果として、前記電流ライン電位は、あるレベルに固定されたままであり、前記画素格納キャパシタは、すべて確実に個々の所望のレベルに充電されるようになる。より特に、前記電流ラインを、関連する前記画素が実際にアドレスされている全体の周期中ではなく、ある行における前記グループの各々の画素がアドレスされている間、すなわち、完全な行アドレス周期中、前記表示素子をゼロ又は逆バイアスするのを保証するのに好適な適切な電位において保持する。このようなバイアスを、図４において６０において示し、前記行選択信号との同期において適切にタイミング及び制御ユニット１７によって供給される制御信号によって制御されたすべての前記電流ラインに接続されたスイッチング装置にもかかわらず、前記行アドレス周期の持続時間中、前記駆動段階、すなわち、連続するアドレス段階間のフレーム周期中に必要なレベルと、所望のレベル、例えば共通電極３０と同じ電位との間で切り替えることによって、便利に成し遂げる。代わりに、共通電極３０の電位を、電流ライン３２の電位に切り替え、同様の効果を生じることができる。このような場合において、スイッチング装置６０を、共通電極３０に接続する。
【００３６】
代わりに、各画素に、その表示素子に直列に、例えば、駆動ＴＦＴ２２と電流供給ライン３２との間に接続された追加のＴＦＴスイッチを設けてもよく、この動作を、個々の行アドレス導体１２に印加される前記選択信号によって制御し、前記表示素子を前記行アドレス周期中に流れる電流を防止する。
【００３７】
前記多重化列駆動の結果として、個々のデータ信号を得る前記駆動ＩＣに供給されるビデオ情報を、通常に使用されるのとは異なった順序に配列する必要がある。データは、通常、以下の順序、Ｃ，Ｃ＋１，Ｃ＋２，．．．Ｃ＋７等において到着する。４：１多重化を使用する場合、適切に再整理し、以下の順序、Ｃ，Ｃ＋４．Ｃ＋８，．．．，Ｃ＋１，Ｃ＋５，Ｃ＋９，．．．，Ｃ＋２，Ｃ＋６，Ｃ＋１０．．．Ｃ＋３，Ｃ＋７，Ｃ＋１１，．．．等において到着する。
【００３８】
シフトレジスタ回路を具える行駆動回路１６を、図３において示すように、基板２５において集積してもよく、画素アレイ１５及び多重化回路４５と同時に形成してもよい。前記列駆動配置のように、前記行選択回路は、同様に多重化を使用し、同様に利益を得てもよい。上述したように、前記画素回路及び集積多重化回路４５において使用したＴＦＴをすべて同じ形式のもの、すなわち、ｐ又はｎチャネルＴＦＴのいずれかにすることが好適であるにもかかわらず、前記装置は双方の形式を使用できることは想像される。これは、シフトレジスタのようなＣＭＯＳ回路網を必要とする回路も基板２５において完全に集積することを可能にする。シフトレジスタを、前記列駆動回路、又は、上述したように前記行駆動（選択）回路の一部として使用することができる。
【００３９】
特定の画素回路を上述した実施形態において使用したが、当業者には明らかなように、アクティブマトリックスアドレッシングに好適な他の種類の画素回路を使用できることは認識されるであろう。
【００４０】
本開示を読むことによって、他の変形が当業者には明らかであろう。このような変形は、アクティブマトリックス電界発光表示装置及びその構成部品の分野において既知であり、すでにここに記載した特徴の代わり又はこれらに追加して使用することができる他の特徴を含むことができる。
【図面の簡単な説明】
【図１】画素のアレイを具える既知のアクティブマトリックス電界発光表示装置の単純化した図式的な図である。
【図２】図１のアクティブマトリックス電界発光表示装置のいくつかの代表的な画素の等価回路を示す。
【図３】列駆動回路網を含む本発明による表示装置の一実施形態の一部を図式的に示す。
【図４】図３のアクティブマトリックス電界発光表示装置の実施形態におけるいくつかの代表的な画素と列駆動回路網の関連する部分とを、前記装置の動作において存在する多重化駆動波形と共に示す。
【国際公開パンフレット】
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【国際調査報告】
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