(57)【要約】【課題】ファラデイ・ケージを一体化した集積回路パッケージを提供する。【解決手段】デバイス（例えば、集積回路チップまたはダイ）を収容するパッケージは、ファラデイ・ケージを含む。ファラデイ・ケージは、少なくとも部分的に、集積回路ダイ内に形成されている。ダイは、回路を包囲する導電性ビアとはんだボールとを含む。パッケージは、ボール・グリッド・アレイ（ＢＧＡ）パッケージまたはフリップ・チップ・パッケージとすることができる。パッケージ基板は、接地面を含むことができる。
2004521496.tif 000002
【特許請求の範囲】
【請求項１】
集積回路パッケージであって、
第１回路と、少なくとも１つの第２回路とを含み、前記第１回路が、複数の導電性ビアによって、側面を包囲されている、集積回路と、
接地面を有することにより、前記導電性ビアおよび接地面が、前記第１回路からの電磁干渉から前記第２回路を保護するようにした、パッケージ基板と、
を備えている、集積回路パッケージ。
【請求項２】
請求項１記載の集積回路パッケージにおいて、前記導電性ビアが、前記接地面に電気的に結合されている、集積回路パッケージ。
【請求項３】
請求項２記載の集積回路パッケージにおいて、前記導電性ビアが、はんだボールによって、前記接地面に結合されている、集積回路パッケージ。
【請求項４】
請求項１記載の集積回路パッケージにおいて、前記パッケージ基板が、ボール・グリッド・アレイ基板である、集積回路パッケージ。
【請求項５】
請求項１記載の集積回路パッケージであって、更に、
前記集積回路上部に導電性カバーを備えている、集積回路パッケージ。
【請求項６】
請求項１記載の集積回路パッケージにおいて、前記集積回路が、複数の金属層を含み、前記ビアが前記金属層全てを貫通する、集積回路パッケージ。
【請求項７】
請求項６記載の集積回路パッケージにおいて、前記集積回路が、更に、前記金属層上部に半導体基板を含み、該半導体基板が上端面上にあり、前記金属層が下端面上にあり、該下端面が前記パッケージ基板に隣接する、集積回路パッケージ。
【請求項８】
請求項１記載の集積回路パッケージにおいて、前記第１回路が発振器である、集積回路パッケージ。
【請求項９】
請求項６記載の集積回路パッケージにおいて、前記第１回路が、前記金属層の１つに配されたインダクタを含み、前記１つの金属層が、前記半導体基板から最も離れた金属層である、集積回路パッケージ。
【請求項１０】
フリップ・チップ・パッケージ上に実装するための集積回路であって、
半導体基板と、
複数の金属層と、
複数の導電性ビアであって、該導電性ビアによって規定される外周の内部に第１回路があり、前記外周の外側に第２回路があり、これによって電磁遮蔽を設ける、導電性ビアと、
を備えている、集積回路。
【請求項１１】
請求項１０記載の集積回路において、前記フリップ・チップ・パッケージが、前記外周内部において少なくともあるエリアに及ぶ接地面を有するボール・グリッド・アレイ基板である、集積回路。
【請求項１２】
請求項１０記載の集積回路において、前記金属層がインダクタを含む、集積回路。
【請求項１３】
請求項１２記載の集積回路において、前記半導体基板がトランジスタを含む、集積回路。
【請求項１４】
請求項１３記載の集積回路において、前記第１回路が発振器を含む、集積回路。
【請求項１５】
請求項１３記載の集積回路において、前記発振器が広い周波数範囲で動作する、集積回路。
【請求項１６】
パッケージ内に内蔵した集積回路ダイにファラデイ・ケージを設ける方法であって、
前記集積回路ダイ内において回路の外周の周囲に導電性ビアを設けるステップと、
前記集積回路をパッケージ基板上に実装するステップであって、前記導電性ビアを前記パッケージ基板の導電面に電気的に結合する、ステップと、
から成る方法。
【請求項１７】
請求項１６記載の方法において、前記導電面が接地面である、方法。
【請求項１８】
請求項１６記載の方法において、前記集積回路ダイが、前記基板の金属層を含み、前記ビアを前記金属層を貫通して設けた、方法。
【請求項１９】
請求項１８記載の方法において、前記回路を、前記回路ダイ上の少なくとも１つの他の回路に結合し、前記少なくとも１つの他の回路を前記外周の外側に位置付ける、方法。
【請求項２０】
請求項１６記載の方法において、前記回路が発振器である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、集積回路（ＩＣ）および集積回路用パッケージに関する。更に特定すれば、本発明は、電磁遮蔽特性を改善した集積回路に関する。
【背景技術】
【０００２】
集積回路のパッケージは、一般に、集積回路チップまたはダイを内蔵した高度密集回路を内蔵している。多数の電子回路が集積回路上に近接して設けられているため、電磁干渉が発生する可能性がある。集積回路内部の回路が、隣接するセルまたは回路にエネルギを散逸するのを防止することが望ましい。
【０００３】
１つのシステムまたは回路が、他のシステムまたは回路内にエネルギを放射して、他の回路の機能性または動作を混乱させる可能性がある。放射線またはその他のエネルギは、基板結合、共通接地、または共通電源によって分散される可能性がある。エネルギは、隣接する回路内に偽性信号を誘発し、他の回路構成要素の動作を阻害する可能性さえある。
【０００４】
干渉の問題は、高周波（ＨＦ）および無線周波数（ＲＦ）では格別な問題である。集積回路上の回路間の電磁干渉は、低い方の周波数においても問題となる可能性がある。
これまで、回路間の電磁干渉を防止するには、チップ上のシステムまたは回路数を制限していた。各チップは、一般に、電磁放射線源となる単一の回路または電磁放射線に感応する単一の回路と共に動作する。各チップを封入し、このパッケージを、ファラデイ・ケージ(Faraday cage)におけるように、外部から遮蔽することができる。
【０００５】
チップ上の回路数を制限すると、システム全体のコスト上昇を招く。何故なら、システムはより多くのチップを用いなければならないからである。加えて、パッケージ毎に個別のファラデイ・ケージを用いることによっても、システムのコスト上昇を招く。また、チップの遮蔽は、製造および組立コストの上昇を招く。更に、封入するチップおよび外部ファラデイ遮蔽の数量増大によって、システム全体のサイズ増大に至る。
【０００６】
従来の電磁遮蔽技術の一例が、米国特許第５，９８６，３４０号に開示されている。これは、ボール・グリッド・アレイ（ＢＧＡ）パッケージについて記載している。このパッケージは、集積回路ダイ周囲に形成された外部ファラデイ・ケージを含む。外部ファラデイ・ケージは、集積回路ダイを取り囲むヒート・シンク、およびヒート・シンクの上周面上の金属板で構成されている。
【０００７】
米国特許第５，９８６，３４０号は、米国特許第５，９５５，７８９号に似ており、キャビティ・ダウン(cavity down)構成のプラスチック・ボール・グリッド・アレイ（ＢＧＡ）電子パッケージを開示する。パッケージは、パッケージ基板上に実装されている能動素子を含み、ＨＦ用途に用いられる。外部ファラデイ・ケージを実現し、外部ＨＦ干渉から能動素子を保護する。はんだボールの列が、パッケージ基板の底面上にジグザクに配され、めっきしたスルーホールが、外部ファラデイ・ケージの側面からパッケージ基板を貫通している。外部ファラデイ・ケージの上面には、金属キャップが形成され、更に外部ファラデイ・ケージの底面には、主ボードの接地面が形成されている。米国特許第５，９５５，７８９号におけるパッケージは、集積回路（ＩＣ）ダイ内部には、遮蔽効果をもたらさない。
【特許文献１】米国特許第５，９８６，３４０号
【特許文献２】米国特許第５，９５５，７８９号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、ファラデイ・ケージを一体化して含むパッケージ・システムが求められている。更に、内部チップ構造を利用したファラデイ・ケージも求められている。更にまた、低価格の電磁遮蔽を含む、フリップ・チップ・パッケージと共に用いるダイも求められている。そして更に、電磁干渉保護機能を備え、ＢＧＡやフリップ・チップ・パッケージのような高度封入システムに貢献するチップも求められている。
【課題を解決するための手段】
【０００９】
実施形態の一例は、集積回路のパッケージに関する。この集積回路のパッケージは、集積回路およびパッケージ基板を含む。集積回路は、第１回路と、少なくとも１つの第２回路とを含む。第１回路は、複数の導電性ビアによって、側面を包囲されている。パッケージ基板は、接地面を有する。導電性ビアおよび接地面は、第２回路を電磁干渉から保護する。
【００１０】
実施形態の別の例は、フリップ・チップ・パッケージ上に実装するための集積回路に関する。この集積回路は、半導体基板と、複数の金属層と、複数の導電性ビアとを含む。第１回路が、導電性ビアによって規定される周囲内部にあり、第２回路がこの周囲の外側にある。導電性ビアは、電磁遮蔽を担う。
【００１１】
更に別の実施形態は、パッケージ内に内蔵されている集積回路ダイにファラデイ・ケージを設ける方法に関する。この方法は、集積回路ダイ内の回路の外周に沿って導電性ビアを設けるステップと、パッケージ基板上に集積回路を実装するステップとを含む。導電性ビアを、パッケージ基板の導電面に電気的に結合する。
【００１２】
本発明は、添付図面に関連付けた、以下の詳細な説明から一層深く理解されよう。図面においては、同様の参照番号は同様の部分を示すこととする。
【発明を実施するための最良の形態】
【００１３】
図１を参照すると、集積回路チップ即ちダイ２０は、内部ファラデイ・ケージ即ち電磁遮蔽によって保護されている回路２２を含む。回路２２は、外部ファラデイ・ケージに伴う高コストや組立の問題を生ずることなく、ダイ２０内部にモノリシックに保護できる利点がある。回路２２は、ダイ２０の部分２４に位置する別の回路からは物理的に分離することが好ましい。
【００１４】
ダイ２０の別の部分２４上に位置する回路は、回路２２と電気的に接続することができる。しかしながら、回路２２およびダイ２の別の部分２４上の回路は、内部ファラデイ・ケージ即ち遮蔽２５（図２）によって干渉から保護されている。遮蔽２５は、導電性ビア、はんだボール、および層のような、ダイ２０の構成要素によって明示することができる。遮蔽２５は、孔またはギャップを含んでもよい。好ましいことに、孔またはギャップを伴う構造は適当な遮蔽を設けることができる。何故なら、これらの孔またはギャップの寸法は、電磁放射線に関与する波長よりも遥かに小さいからである。
【００１５】
回路２２は、いずれの種類の回路とすることもできる。好ましくは、回路２２は、抵抗２６、コンデンサ２８、インダクタ３０、およびトランジスタ３２のような、１つ以上の構成要素を含むことができる。好ましくは、トランジスタ３２は、ダイ２０の半導体基板または薄膜に接する面３３上に位置し、インダクタ３０は、集積回路ダイ２０の上面３１に付随する金属層内に位置する。例えば、インダクタ３０は、最上位のメタル・レベル上に位置することができる。
【００１６】
ダイ２０は、従来のＩＣ製造プロセスおよびツールによって形成した従来の素子で形成した集積回路とすることができる。ダイ２０は、多数の金属層（即ち、４層以上）を含み、半導体基板の上部に配することができる。これについては、図３に関して以下で詳細に説明する。ダイ２０の構造の例には、ＢＩＣＭＯＳ  ＩＣ構造、ＣＭＯＳ  ＩＣ構造、またはバイポーラＩＣ構造がある。
【００１７】
回路２２は、種々の機能性を備え、多数の構成要素を含むことができる。例えば、回路２２は、低周波から高周波までの範囲で動作する発振器とすることができる。発振器は、抵抗、インダクタ、およびコンデンサを含む発振器とすることができる。同様に、集積回路ダイ２０の部分２４内に位置するその他の回路は、種々の機能性を有することができる。これら他の回路は、発振器、論理回路、ドライバ、メモリ回路、クロック回路、またはその他のデバイスとすることができる。
【００１８】
回路２２、部分２４上に位置する回路、およびダイ２０上の構成要素についての記載は、限定を意図して行っているのではない。集積回路ダイ２０上では、本発明の範囲から逸脱することなく、様々な形式の回路および機能性を達成することができる。
【００１９】
図１ないし図３を参照すると、集積回路ダイ２０は、ファラデイ・ケージ即ち遮蔽２５を含み、その外周５０が回路２２を包囲している。集積回路ダイ２０は、半導体基板６８（図３）および導電層７０を含む。全体的に、層７０は、導電性金属層７２、７４、７６および７８で構成することができる。各導電層７２、７４、７６および７８の間に、誘電体層８０を設けることができる。
【００２０】
層７２、７４、および７６の厚さは、約０．５ミクロンとすることができる。層７８の厚さは、３ミクロンとすることができる。層７２、７４、および７６間の間隔は、約１ミクロンとすることができる。層７６および７８間の間隔は、約２ないし３ミクロンとすることができる。
【００２１】
層７２、７４、７６、および７８は、種々の構成で配された導電線を含む。層７２、７４、７６、および７８は、従来のプロセスにしたがってパターニングした、従来の金属層（Ａｌ、Ｃｕ、およびその他の合金）とすることができる。図面および説明は、本開示をいずれの特定数または構成の導電線にも限定することを意図するのではない。
【００２２】
導電性コンタクト即ちビア６２は、好ましくは、層７２、７４、７６、７８および８０全てを貫通するように設け、回路２２に対して電磁干渉保護を備えるようにする。図３では、ビア６２は互いに対して垂直方向に位置合わせして示されている。しかしながら、ビア６２を千鳥状に配することもでき、なおも回路２２に対して有効な遮蔽即ち絶縁機能性を達成することができる。例えば、ビア６２は、ポリシリコン、タングステン、およびアルミニウムを含むことができ、エッチングおよび充填プロセスにおいて形成することができる。ビア６２は、好ましくは、回路２２に沿って遮蔽２５の外周５０を規定し、ポリシリコン層８４から層７８まで達する。
【００２３】
ポリシリコン層８４は、導電層７０と半導体基板６８との間に配置されている。ポリシリコン層８４は、種々の構成にしたがってパターニングすることができる。誘電体層８６は、層８４を金属層７０および半導体基板６８から絶縁する。
【００２４】
ポリシリコン層８４は、従来のドープしたポリシリコン金属（Ｎ型またはＰ型のいずれか）とすることができる。好ましくは、設計要件にしたがって、層８４を部分的にＮ型およびＰ型にドープする。層８４は、基板コンタクト８８によって、基板６８に結合されている。基板コンタクト８８は、誘電体層８６を貫通し、前述の導電性ビア６２と同様とすることができる。層８４は、コンタクト８８によって基板６８に結合されている中央部９０を含む。層８４の別の部分は、他のコンタクトによって基板６８に結合されている。
【００２５】
抵抗２６（図１および図２）は、好ましくは基板６８内または回路２２の層８４内に位置する。コンデンサ２８は、好ましくは、基板６８または回路２２の導電層７０内に位置する。インダクタ３０は、好ましくは、回路２２の導電層７０内に位置し、トランジスタ３２は、回路２２の基板６８内に位置する。
【００２６】
最下位の導電層（例えば、層７８）は、中央部９４を含むことができる。インダクタ３０は、部分９４内部に製造することができる。あるいは、インダクタ３０は、金属層７２、７４、または７６のような、単一の下位金属層上、または層７２、７４、７６、および７８の組み合わせの上に位置することができる。
【００２７】
中央部９４は、好ましくは、絶縁され、更に導電層７０、導電性ビア６２、およびポリシリコン層８４の中央部９０によって、ダイ２０の部分２４から電磁的に遮蔽されている。あるいは、ポリシリコン層８４を除去することもできる。一般に、ポリシリコン層８４の部分９０がない構造でも、電磁放射線の波長未満に寸法を抑えておけば、十分な遮蔽を行うことができる。別の代替案では、導電層７０の１つ（例えば、層７２）の中央部が、層７８の中央部８４上で遮蔽を行うように機能することができる。
【００２８】
はんだボール６４は、ダイ２０の基板６８とは反対側の端部（端部３１）上に設けることができる。はんだボール６４は、層７８に（電気的および物理的に）結合され、更に接地されている。はんだボール６４は、ビア６２に電気的に結合されている。
【００２９】
回路２２は、遮蔽２５を貫通して設けられた入力／出力５２（図２）（ファラデイ・ケージのギャップを通じて）を含むことができる。一実施形態では、回路２２は、一方側５３に入力／出力５２を含み、反対側５５に入力／出力５４を含む。入力／出力５２および５４は、ファラデイ・ケージ２５を貫通して（ビア６２間に）設けられている。
【００３０】
一実施形態によれば、ビア６２およびコンタクト６８は円筒状（例えば、矩形または円形）である。ビア６２は、クラスタ単位に配置され、遮蔽２５の列として作用することができる。ビア６２は、互いに数ミクロンないし数百ミクロンだけ離間することができる。コンタクト６８も同様に離間することができる。
【００３１】
ビア６２を１００ミクロンだけ離間すると、多ギガヘルツ(multi-gigahertz)範囲までの周波数を十分遮蔽することができる。間隔は、周波数が低ければ、更に広くすることができる。ビア６２間の間隔は、ダイ２０のフリップ・チップ構成に対するはんだボール６４のサイズ要件によって決定することができる。
【００３２】
別の代替実施形態では、ビア６２およびコンタクト６８は、外周５０に沿った連続トレンチ(trench)である。層７０は、本実施形態では、外周５０に沿った導電線を含む。この代替実施形態によれば、入力／出力５２および入力／出力５４のために、層７０の少なくとも１つにギャップを設けることができる。
【００３３】
好適な実施形態では、遮蔽２５を接地し、導体５６を通じて回路２２に接地信号を供給する。遮蔽２５は、好ましくは、導電性ビア６２およびはんだボール６４から成る。導電性ビア６２は、好ましくは、ダイ２０の層７８上にあるはんだボール６４に取り付けられている。コンタクトおよびその他のビアは、はんだボール６４の表面６６への取付に供するために用いることができる。
【００３４】
基板６８は、絶縁物上シリコン基板、半導体基板、ガリウム砒素（ＧａＡｓ）基板、ゲルマニウム（Ｇｅ）基板、薄膜、またはその他のデバイスを含む、いずれの種類の基板とすることもでき、その上に回路２２を製造することができる。好ましくは、基板６８は、低濃度にドープしたＰ型基板である。
【００３５】
図４を参照すると、ここに示す集積回路ダイ２０は、集積回路パッケージ基板１００に結合されており、これによってパッケージ９０を形成する。集積回路ダイ２０は、好ましくは、フリップ・チップ構成で取り付ける。
【００３６】
パッケージ基板１００は、プラスチック基板、ＰＣＢボード基板、セラミック基板、またはダイ２０を受容するいずれの材料とすることもできる。パッケージ基板１００は、１つの導電層または２つ以上の導電層を含む。図４では、パッケージ基板１００は４つの導電層、層１０２、１０４、１０６、および１０８を含む。好ましくは、層１０２は、はんだボール６４を受けるコンタクトを含む。
【００３７】
一実施形態では、層１０２は、電気的にはんだボール６４に結合可能な導電面（conductive plane）１１２を含む。導電面１１２は、層１０２に付随し、ファラデイ・ケージ即ち遮蔽２５の底面となる。導電面１１２は、好ましくは、遮蔽２５の外周５０（図２）と対応するエリアを有する。導電面１１２は層１０２内に示されているが、層１０４、１０６、または１０８のいずれでも、導電面のために利用することができる。
【００３８】
また、パッケージ９０は、ダイ２０の部分２４（図１）上にあるその他の回路をパッケージ基板１００に結合するために、はんだボール１１４も含む。種々のコンタクトおよびビア構成を利用して、基板１００に対する相互接続を設けることができる。また、基板１００は、１組のピンまたははんだボール１１６も含み、パッケージ基板１００を印刷回路ボードまたはその他のモジュールに結合することができる。
【００３９】
また、ダイ２０は、基板６８上部に被覆層（図示せず）を含むことができる。好ましくは、被覆層は、導電性材料であり、集積回路ダイ２０の基板６８に対して電磁保護を設ける。
【００４０】
図５を参照すると、ファラデイ・ケージ即ち遮蔽２５は、側壁１２４（図５では斜線で示す）を含む。側面即ち側壁１２４は、導電性ビア６２およびはんだボール６４で形成されている（図３）。図６を参照すると、ファラデイ・ケージ即ち遮蔽２５の底面１２６（斜線で示す）は、接地面(ground plane)によって設けることができる。接地面は、パッケージ基板１００の層１０２の面１１２とすることができる。あるいは、導電層７０の１つ（例えば、層７８）が接地面となることも可能である。あるいは、層７８の下に追加の金属層を設け、集積回路ダイ２０上に接地面を設けることもできる。
【００４１】
図７を参照すると、ファラデイ・ケージ即ち遮蔽２５のシーリング(ceiling)即ち上面１２８（斜線で示す）は、層８４（図３）によって設けることができる。あるいは、基板２０内部のドープ領域、または基板２０上部の導電層を利用することもできる。
【００４２】
図８を参照すると、パッケージ９０と同様のパッケージ１９０は、パッケージ基板１００上に集積回路ダイ２０を含む。パッケージ１９０は、ダイ２０周囲に蓋１３２を含む。蓋１３２は、導電性であり、接地に結合することができる。パッケージ基板１００は、印刷配線回路ボード１３４に結合するために、ピンまたははんだボール１３６を含むことができる。あるいは、パッケージ１９０は、マルチ・チップ・モジュールのようなモジュールまたはその他のデバイスとして接続し、ダイ２０をシステム内部で結合させるようにすることもできる。
【００４３】
図９を参照すると、ファラデイ・ケージ即ち遮蔽２５に付随する側壁１２４（図５）は、はんだボールおよび導電性ビア１５０の二重層で構成することができる。二重層は、好ましくは、内側周囲１５２内のビア間の間隔が、外側周囲１５４上のビアおよびはんだボールによって覆われるように構成する。
【００４４】
これまでに図面に示し説明した実施形態は現時点では好適ではあるが、これらの実施形態は一例として提示したに過ぎないことは当然理解されよう。例えば、熱膨張、微細化、腐食、および開示した実施形態が取り組んだその他の設計要件に対処するのに適した実施形態の更に別の例として、代わりの材料および電気コンタクトの構成が考えられる。更に、導電性ビア、メッキ・スルーホール、導電線、およびその他の要素のサイズおよび形状は、限定の意味で示した訳ではない。本発明は、特定の実施形態に限定されるのではなく、添付した特許請求の範囲に該当する種々の変更にも及ぶものとする。
【図面の簡単な説明】
【００４５】
【図１】図１は、実施形態の一例による集積回路ダイの全体的概略ブロック斜視図である。
【図２】図２は、図１に示す集積回路ダイの全体的概略ブロック底面図である。
【図３】図３は、図２に示す集積回路ダイの、線３−３に沿った、全体的概略ブロック断面図である。
【図４】図４は、別の実施形態にしたがってパッケージ基板上に実装した、図３に示した集積回路パッケージの全体的概略ブロック断面図である。
【図５】図５は、図３に示す集積回路ダイに付随するファラデイ・ケージの側壁を示す全体的概略ブロック図である。
【図６】図６は、図３に示す集積回路ダイのフロアを示す、ファラデイ・ケージの全体的概略ブロック図である。
【図７】図７は、図３に示す集積回路ダイのファラデイ・ケージのシーリングを示す、全体的概略ブロック図である。
【図８】図８は、更に別の実施形態例にしたがって、パッケージ基板に取り付け、蓋で覆われた集積回路の全体的概略ブロック断面図である。
【図９】図９は、更に別の代替実施形態による、二重列の導電性ビアを含む、図２に示した集積回路ダイに類似した、集積回路ダイの全体的概略ブロック底面図である。
【国際公開パンフレット】
2004521496.tif 000003
2004521496.tif 000004
2004521496.tif 000005
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2004521496.tif 000022
2004521496.tif 000023
【国際公開パンフレット（コレクトバージョン）】
2004521496.tif 000024
【手続補正書】
【提出日】平成15年10月7日(2003.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路パッケージ（９０）であって、集積回路およびパッケージ基板（１００）を備え、前記集積回路が第１回路（２２）と少なくとも１つの第２回路とを含み、前記第１回路が、複数の導電性ビア（６２）によって、側面を包囲されており、前記パッケージ基板が導電面（１１２）を有し、これによって、前記導電性ビアおよび接地面が、前記第１回路からの電磁干渉から前記第２回路を保護し、前記集積回路が複数の導電層（７０）を含み、前記導電性ビアが前記導電層全てを貫通し、前記集積回路（２０）が、更に、前記導電層の上部に半導体基板（６８）を含み、前記半導体基板（６８）が上端面上にあり、前記導電層が下端面上にあり、該下端面が前記パッケージ基板に隣接する、集積回路パッケージ。
【請求項２】
請求項１記載の集積回路パッケージであって、更に、前記導電性ビアが、前記接地面に電気的に結合されていることを特徴とする、集積回路パッケージ。
【請求項３】
請求項１または２記載の集積回路パッケージであって、更に、前記導電性ビアが、はんだボールによって、前記接地面に結合されていることを特徴とする、集積回路パッケージ。
【請求項４】
請求項１記載の集積回路パッケージであって、更に、前記パッケージ基板が、ボール・グリッド・アレイ基板であることを特徴とする、集積回路パッケージ。
【請求項５】
請求項１、２または４記載の集積回路パッケージであって、更に、前記集積回路上部にある導電性カバー（１３２）を特徴とする、集積回路パッケージ。
【請求項６】
請求項５記載の集積回路パッケージであって、更に、前記フリップ・チップ・パッケージが、前記外周内部の少なくともあるエリアに及ぶ接地面を有するボール・グリッド・アレイ基板であることを特徴とする、集積回路パッケージ。
【請求項７】
請求項１、２または４記載の集積回路パッケージにおいて、前記第１回路が、前記金属層の１つに配されたインダクタを含み、前記１つの金属層が、前記半導体基板から最も離れている金属層である、集積回路パッケージ。
【請求項８】
パッケージ（９０）内に内蔵した集積回路ダイにファラデイ・ケージを設ける方法であって、該方法は、前記集積回路ダイ内において回路（２２）の外周の周囲に導電性ビア（７０）を設けることを含み、
前記集積回路ダイをパッケージ基板（１００）上に実装し、前記導電性ビアを前記パッケージ基板の導電面（１１２）に電気的に結合し、前記集積回路ダイが、半導体基板（６８）の上部に導電層を含み、前記ビアが前記導電層を貫通して配置され、前記導電層が前記半導体基板よりも前記パッケージ基板に近いこと、を特徴とする方法。
【請求項９】
請求項８記載の方法であって、更に、前記導電面が接地面であることを特徴とする、方法。
【請求項１０】
請求項８または９記載の方法において、前記金属層が、最外側の導電層および前記外周内にインダクタを含む、方法。
【国際調査報告】
2004521496.tif 000025
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