(57)【要約】本発明は、電話ラインに接続されるラインインタフェイス部（６）と、前記ラインを通じた送信における誤りを検出し得る、ラインインタフェイス部（６）を制御するための制御回路（８）とを有する、前記電話ラインにおけるディジタル装置を接続するためのデバイスであって、ラインインタフェイス部（６）及び制御回路（８）が、少なくとも一つのメモリ（４２、４４、６２、及び６４）を各々有すると共に直流的な絶縁を伴う接続を介してディジタル情報を交換するデバイスに関する。本発明によれば、ラインインタフェイス部（６）と制御回路（８）との間の通信は、制御回路（８）が、第一のアドレスを備える第一のデータパケット（ＴＸ）をラインインタフェイス部（６）に継続的に繰り返して送信すると共に第二のアドレスを備える第二のディジタルデータパケット（ＲＸ）をラインインタフェイス部（６）から折り返し受信するプロトコルに応じて生成され、制御回路（８）は、第一のアドレスと第二のアドレスとが異なる場合、前記ラインにおける送信誤りを検出する。
2004517564.tif 000002
【特許請求の範囲】
【請求項１】
電話ラインに接続されるラインインタフェイス部と、前記ラインを通じた送信における誤りを検出し得る、前記ラインインタフェイス部を制御するための制御回路とを有する、前記電話ラインにおける装置を接続するためのデバイスであって、前記ラインインタフェイス部及び前記制御回路が、少なくとも一つのメモリを各々有すると共に直流的な絶縁を伴う接続を介して情報を交換するように設計されているデバイスにおいて、前記ラインインタフェイス部と前記制御回路との間の通信は、
前記制御回路が、第一のアドレスを備える第一のデータパケットを前記ラインインタフェイス部に継続的に繰り返して送信すると共に第二のアドレスを備える第二のデータパケットを前記ラインインタフェイス部から折り返し受信し、
前記制御回路が、前記第一のアドレスと前記第二のアドレスとが異なる場合、前記ラインにおける送信誤りを検出する、
プロトコルによって生成されることを特徴とするデバイス。
【請求項２】
前記第一及び第二のデータパケットは、制御レジスタ及び状態レジスタのコンテンツと、前記各々のレジスタに関連するメモリアドレスとを各々有し、前記第一のデータパケットが同期キーも有する請求項１に記載のデバイス。
【請求項３】
前記ラインインタフェイス部は、前記同期キーを検出し、前記各々のレジスタのメモリアドレスを復号化し、同じアドレスを備える、前記状態レジスタの前記コンテンツを前記制御回路の前記メモリに戻し得る請求項２に記載のデバイス。
【請求項４】
前記各々の制御レジスタ及び前記各々の状態レジスタの前記コンテンツは、エラー検出コードによって確認されるように設計されている請求項２に記載のデバイス。
【請求項５】
前記ラインインタフェイス部と前記制御回路との間に前記接続が設けられる前に、前記制御回路が前記ラインインタフェイス部に、データ交換の初期化を可能にする特定のバイナリフレームを送信する請求項１乃至４の何れか一項に記載のデバイス。
【請求項６】
前記ラインにおいて誤りが発生する場合、前記ラインインタフェイス部が、前記制御回路に、少なくとも一つのエラー指示用ビットを有する状態データを戻す請求項１乃至５の何れか一項に記載のデバイス。
【請求項７】
前記制御回路が、前記ラインインタフェイス部の前記動作をモニタリングするために、前記制御レジスタの前記アドレスと前記状態レジスタの前記アドレスとを比較する請求項６に記載のデバイス。
【請求項８】
前記制御回路がマイクロコントローラである請求項１乃至７の何れか一項に記載のデバイス。
【請求項９】
前記直流的な絶縁を伴う接続が三つのコンデンサＣ１、Ｃ２、及びＣ３を有する請求項１に記載のデバイス。
【請求項１０】
制御回路によってパイロットされるラインインタフェイス部により電話ラインに接続される装置の間の接続における誤りを検出するための方法において、
前記制御回路が、第一のアドレスを備える第一のデータパケットを前記ラインインタフェイス部に継続的に繰り返して送信すると共に第二のアドレスを備える第二のデータパケットを前記ラインインタフェイス部から折り返し受信し、
前記制御回路が、前記第一のアドレスと前記第二のアドレスとが異なる場合、前記ラインにおける送信誤りを検出する
ことを特徴とする方法。
【請求項１１】
前記第一及び第二のデータパケットは、制御レジスタ及び状態レジスタの前記コンテンツと、前記各々のレジスタに関連するメモリアドレスとを各々有し、前記第一のデータパケットが同期キーを追加的に有し、前記ラインインタフェイス部は、前記同期キーを検出し、前記各々のレジスタのメモリアドレスを復号化し、同じアドレスを備える、前記状態レジスタの前記コンテンツを前記制御回路の前記メモリに戻す請求項１０に記載の方法。
【請求項１２】
前記制御レジスタ及び前記状態レジスタの前記コンテンツがエラー検出コードによって確認される請求項１１に記載の方法。
【請求項１３】
前記ラインインタフェイス部と前記制御回路との間に前記接続が設けられる前に、前記制御回路が前記ラインインタフェイス部に、データ交換の初期化を可能にする特定のバイナリフレームを送信すると共に、前記ラインにおいて誤りが発生する場合、前記ラインインタフェイス部が、前記制御回路に、少なくとも一つのエラー指示用ビットを有する状態データを戻す請求項１２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電話ラインによる通信の分野において適用され、更に、特に前記電話ラインに接続されるラインインタフェイス部と、前記ラインを通じた送信における誤りを検出し得る、前記ラインインタフェイス部を制御するための制御回路とを有する、前記電話ラインにおける装置を接続するためのデバイスであって、前記ラインインタフェイス部及び前記制御回路が、少なくとも一つのメモリを各々有し、直流的な絶縁を伴う接続（ｇａｌｖａｎｉｃ  ｃｏｎｎｅｃｔｉｏｎ）を介して情報を交換するように設計されているデバイスに関する。
【０００２】
本発明は、装置と電話ラインとの間の接続における誤りを検出するための方法にも関する。
【０００３】
【従来の技術】
電話ラインによってデータを交換する装置（コンピュータ、モデム、及びファクス器等）の数は増加している。前記ラインにおいて発生する主な障害が当該デバイスの動作に影響を及ぼすことを防止するために、当該デバイスは、ラインインタフェイス部の制御データ及び前記ラインの状態を示す状態データを伴うバイナリ送信ＴＸフレーム及びバイナリ受信ＲＸフレームが送信されるラインに、直流的な絶縁を介して接続される。前記ラインインタフェイス部は、ディジタル装置を有する前記直流的な絶縁側から電源電圧を受け取る。
【０００４】
前記直流的な絶縁は高電圧コンデンサ（ｈｉｇｈ−ｖｏｌｔａｇｅ  ｃａｐａｃｉｔｏｒ）から生成され得る。コンデンサの場合、コストが低く抑えられることによる。当該種類の直流的な絶縁デバイスは、国際特許出願公開公報第ＷＯ９８／４８５４１号に記載されている。
【０００５】
前記ラインインタフェイス部に電源電圧が供給されていないとき、すなわち、接続が開始される前に、前記ラインインタフェイス部は前記電話ラインからいかなる電源電圧も受け取らないということから、当該種類の絶縁に関連する課題が引き出される。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、当該インタフェイス部の状態にかかわらず、通信の遮断又は過度に妨害される通信を検出するために、前記ラインインタフェイス部の状態を継続的にモニタリングする間、エラーなしで、制御情報を送信すると共に状態情報を受信することが可能なデバイスを提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、前記ラインインタフェイス部と前記制御回路との間の通信は、
前記制御回路が、第一のアドレスを備える第一のデータパケットを前記ラインインタフェイス部に継続的に繰り返して送信すると共に、第二のアドレスを備える第二のデータパケットを前記ラインインタフェイス部から折り返し受信し、
前記制御回路が、第一のアドレスと第二のアドレスとが異なる場合、前記ラインにおける送信誤りを検出する
プロトコルによって行われるデバイスによって、当該目的は達成される。
【０００８】
本発明の実施例によれば、第一及び第二のデータパケットは、制御レジスタ及び状態レジスタのコンテンツと、各々のレジスタに関連するメモリアドレスとを各々有し、第一のデータパケットが同期キーを追加的に有している。
【０００９】
本発明の特定の実施例によれば、前記ラインインタフェイス部は、前記同期キーを検出し、前記各々のレジスタのメモリアドレスを復号化し、同じアドレスを備える、前記状態レジスタの前記コンテンツを前記制御回路の前記メモリに戻すことが可能である。
【００１０】
本発明の有利な実施例によれば、各々の状態レジスタに含まれているデータばかりでなく、各々の制御レジスタに含まれているデータは、エラー検出コードＣＲＣによって確認される。
【００１１】
本発明によるデバイスは、制御回路により制御されるラインインタフェイス部によって、装置と電話ラインとの間の接続における誤りを検出するための方法を実現することを可能にする。従って本発明は、
前記制御回路が、第一のアドレスを備える第一のデータパケットを前記ラインインタフェイス部に継続的に繰り返して送信すると共に、第二のアドレスを備える第二のデータパケットを前記ラインインタフェイス部から折り返し受信するステップと、
前記制御回路が、第一のアドレスと第二のアドレスとが異なる場合、前記ラインにおける送信誤りを検出するステップと
を有する、エラー検出のための方法にも関する。
【００１２】
本発明のこれら及び他の態様は、以下に記載された実施例から明らかであり、これらの実施例を参照して限定されない例によって説明される。
【００１３】
【発明の実施の形態】
図１は、モデム等に設けられ得る電話ライン２に接続するためのデバイス４を示している。デバイス４は、電話ライン２に対する装置に接続されるラインインタフェイス部６及びラインインタフェイス部６の制御回路８を有している。制御回路８とラインインタフェイス部６とは、三つのコンデンサＣ１、Ｃ２、及びＣ３を有する直流的な絶縁を伴う接続を介して、通信している。
【００１４】
図２は、ラインインタフェイス部６の詳細な図を示している。ラインインタフェイス部６は、当該ラインインタフェイス部６とコンデンサＣ１、Ｃ２、及びＣ３との間の接続を確実なものとする入力段１２と、前記電話ラインを制御するために使用されているディジタルコンポーネントが設けられているディジタルブロック１４とを有している。当該ディジタルブロック１４は、ディジタル−アナログコンバータ１６及びアナログ−ディジタルコンバータ１８が設けられているアナログブロック１５と通信している。
【００１５】
入力段１２は、ラインインタフェイス部６用の直流電源電圧Ｖｃｃを生成するために、制御回路８によって供給されるクロック信号ｃｌｋ１２を整流するように設計されている整流ブリッジ２０を有している。コンパレータ２２は、ディジタルブロック１４に差分電圧を供給するために、コンデンサＣ１とコンデンサＣ２との間に設けられている。コンパレータ２２の出力部は、コンデンサＣ１及びＣ２から送出される信号がないことを検出する場合にラインインタフェイス部６を再起動するように設計されているクロック検出モジュール２４に接続されている。この場合記載されている例において、スイッチ２６は、コンパレータ２２の出力部における差分電圧が所定の閾値よりも低いときディジタルブロック１４を停止するために、ブリッジ２０とディジタルブロック１４との間に設けられている。
【００１６】
コンデンサＣ３は、抵抗３０の端子において電圧を一時的に記憶するように設計されている第一のモニタリング増幅器２８に接続されているので、コンデンサＣ３を介してラインインタフェイス部６に供給される情報が論理レベル“１”でないとき、ラインインタフェイス部６がグランドに接続されることが可能である。
【００１７】
ディジタルブロック１４は、演算ユニット４０と、八つのビットを具備する五つの状態レジスタを含む第一のＲＡＭメモリ４２と、八つのビットを具備する五つの制御レジスタを含む第二のＲＡＭメモリ４４と、ディジタルライン制御モジュール４６とを有している。演算ユニット４０は、第一のバス４７によって第一のＲＡＭメモリ４２に接続されると共に第二のバス４８によって第二のＲＡＭメモリ４４に接続される。第一のＲＡＭメモリ４２は、電話ラインの状態を表す論理情報を受信するためにアナログブロック１５に接続され、第二のＲＡＭメモリ４４は、当該ブロック１５に制御論理情報を供給するためにアナログブロック１６に接続される。
【００１８】
図３に関連して、制御回路８は、中央ユニット５０と、送信プロトコル制御段５２と、当該制御段５２をコンデンサＣ１、Ｃ２、及びＣ３に接続する出力段５４とを有している。
【００１９】
中央ユニット５０は、前記送信プロトコルを専ら制御するモジュールと、制御及び状態情報を専ら処理するモジュールとを有するコンピュータプログラムを有している。
【００２０】
プロトコル制御段５２は、演算ユニット６０と、八つのビットを具備する五つの状態レジスタを有する第三のＲＡＭメモリ６２と、八つのビットを具備する五つの制御レジスタを有する第四のＲＡＭメモリ６４とを有している。
【００２１】
プロトコル制御段５２は、第三のバス７０によって中央ユニット５０と通信し、第四のバス７２によって出力段５４と通信している。
【００２２】
出力段５４は、コンデンサＣ１及びＣ２に印加される電圧を制御するように設計されている差動増幅器８０と、コンデンサＣ１とＣ２との間の差分電圧をはかる電流検出器８２と、コンデンサＣ３の電圧を制御するように設計されている第二のモニタリング増幅器８４とを有している。
【００２３】
動作中、制御回路８は、ディジタルデータ及び制御データＴＸをラインインタフェイス部６に送信すると共に、ディジタルデータ及び状態データＲＸをラインインタフェイス部６から受信する。制御回路８の中央ユニット５０はクロック信号ｃｌｋ４２を供給する。ラインインタフェイス部６は、直流的な絶縁を伴う接続によって、当該信号を回復し、それからクロック信号をアナログブロック１５の回路ＣＡＮ１６及びＣＮＡ１８に供給する。前記制御回路と前記ラインインタフェイス部との間の制御データと状態データとの交換は、三つのレベル、すなわちレベル０、レベル１、及びレベル２を有するプロトコルによって制御される。
【００２４】
図４１は、各々のレベルに対応する信号を示している。
【００２５】
図４０に示されているレベル０において、信号ｃｌｋ４２と、コンデンサＣ１、Ｃ２、及びＣ３によって生成される結果信号ｃｌｋ１２及びｃｌｋ３とが表されている。信号ｃｌｋ４２の各々のサイクルにおいて、一対のディジタルデータ及び状態ビットＴＸが、制御回路８によってラインインタフェイス部６に送信され、一対のディジタルデータ及び状態ビットＲＸが、ラインインタフェイス部６によって制御回路８に送信される。信号ｃｌｋ１２の最初の１４サイクル（状態（１）乃至（１４））の間、コンデンサＣ１及びＣ２は、制御回路８の差動増幅器８０によってパイロットされる。信号ｃｌｋ１２の１５番目及び１６番目のサイクル（状態（１５）及び（１６））の間、差動増幅器８０はハイインピダンスの状態にあり、ラインインタフェイス部６が整流ブリッジ２０をパイロットする。ラインインタフェイス部６は、一対のディジタルデータ及び状態ビットＲＸをメモリ４２に供給する。
【００２６】
制御回路８は、“１”が１０個連続したビット列をコンデンサＣ３に入力する。当該ビットは、スタータキー（ｓｔａｒｔｅｒ  ｋｅｙ）としてラインインタフェイス部６によって使用されるように設計されている同期ビットである。
【００２７】
前記送信プロトコルの当該レベルにおいて、ディジタルデータ及び制御データＴＸがコンデンサＣ３に入力される。
【００２８】
図４１に示されているレベル１において、データＴＸとデータＲＸとは、特定フレーム、すなわち、スタートワード１０２、三つのビットを具備するアドレス１０４、八つのビットを具備する制御ワード１０６、及び四つのビットを具備するエラー検出コードＣＲＣ  ＴＸ１０８で構成される３２個のビットを有するフレームＴＸ１００の形態で、制御されることなく、交換される。前記スタートワードは（“０００００１１１１１１１１１１０”）である。エラー検出コード１０８は、四つのビットを具備するアドレス及び制御ワードを符号化する周期的な冗長ハムコード（ｃｙｃｌｉｃａｌ  ｒｅｄｕｎｄａｎｃｙ  ｈａｍｍｉｎｇ  ｃｏｄｅ）である。当該エラー検出コード１０８は、前記アドレス及び制御ワードにおいて、少なくとも二つのエラービットを検出することが可能である。制御回路８とラインインタフェイス部６との間におけるデータの交換の間、エラー検出コードＣＲＣ  ＴＸ１０８が正しい場合、制御ワード１０６は、対応するアドレスにおいてラインインタフェイス部６の制御レジスタを含む第二のＲＡＭメモリ４４においてコピーされる。従って、ラインインタフェイス部６の第二のＲＡＭメモリ４４は、制御回路８の第四のＲＡＭメモリ６４の影像となるであろう。
【００２９】
当該種類のフレームＴＸ１００は、次の配列で送信される。
０００００１１１１１１１１１１０
ａｄｒ０ａｄｒ１ａｄｒ２ｃｔｒｌ０ｃｔｒｌ１ｃｔｒｌ２ｃｔｒｌ３ｃｔｒｌ４ｃｔｒｌ５ｃｔｒｌ６ｃｔｒｌ７０ｃｒｃｔｘ３ｃｒｃｔｘ２ｃｒｃｔｘ１ｃｒｃｔｘ０
【００３０】
制御回路８は、通信のためにマスタ要素としての役割を果たしている一方、ラインインタフェイス部６はスレーブ要素としての役割を果たしている。当該ラインインタフェイス部６は、“１”が１０個連続したビットのワード１１０を検出し、エラー検出コードＣＲＣ  ＲＸ１１６によって後続されている、対応する状態ワード１１４を、第三のＲＡＭメモリ６２において、フレームＴＸにおけるアドレス１０４と同じアドレスに送信する。
【００３１】
エラー検出コードＣＲＣ  ＲＸが正しい場合、状態ワード１１０は、制御回路８の第三のＲＡＭメモリ６２において、アドレス１０４と同じアドレスにコピーされる。従って、第三のＲＡＭ状態メモリ６２は、ラインインタフェイス部６の状態の第一のＲＡＭメモリ４２の影像である。
【００３２】
ラインインタフェイス部６がスタートワードを検出しなかった間において、該ラインインタフェイス部６は情報を送信し続け、受信する準備が完了していることを示す。
【００３３】
フレームＲＸ  １２０は次の配列で送信される。
１１１１１１１１１１  ａｄｒ０  ａｄｒ１  ａｄｒ２  ｅｔａ０  ｅｔａ１  ｅｔａ２  ｅｔａ３  ｅｔａ４  ｅｔａ５  ｅｔａ６  ｅｔａ７  ｃｒｃｒｘ３  ｃｒｃｒｘ２  ｃｒｃｒｘ１  ｃｒｃｒｘ０
【００３４】
図４２は前記プロトコルのレベル２を示している。通信が開始される前に、ラインインタフェイス部６の電源電圧Ｖｃｃは、該電源電圧がクロック信号ｃｌｋ１２の先頭エッジによって生成されることに起因して、低下し得る。その結果、前記通信プロトコルを開始させるためには、コンデンサＣ１及びＣ２において同期信号を送信することによって電圧Ｖｃｃを最低の所定の閾値よりも高く保っておく必要がある。
【００３５】
前記プロトコルは、中央ユニット５０により供給されるオン／オフコマンドによって初期化される。
【００３６】
ラインインタフェイス部６の、受信する準備が完了していない間、すなわち該ラインインタフェイス部６の電源電圧Ｖｃｃが最低の所定の閾値よりも低い間において、制御回路８は特定の同期フレームを送信する。当該フレームは、ディジタルデータ及び制御データＴＸにおける“０”が連続したビットによって構成される。その結果、前記同期ビットのみが、コンデンサＣ３に入力される。信号ｃｌｋ４２（１３．８２４ＭＨｚ）は、１４番目及び１５番目のサイクル（図４０の状態（１４）及び（１５））を除いた全てのサイクルの間、コンデンサＣ１及びＣ２に入力される。この場合記載されている例において、電源電圧Ｖｃｃが所定の閾値に依然達していない間、ブリッジ２０はアナログ態様で論理レベル“０”を供給し、ラインインタフェイス部の、受信する準備が完了していないことを示すことを強制される。
【００３７】
電圧Ｖｃｃが所定の電源電圧閾値に達すると、スイッチ２６はラインインタフェイス部６をアクティブモードにする。該ラインインタフェイス部により、ブリッジ２０は論理レベル“１”を出力し、受信する準備が完了していると共に制御回路８からのスタートワードを待っている状態にあることを前記制御回路に対して示すことを強制される。該ラインインタフェイス部は、コンデンサＣ１及びＣ２においてビット“１”を受信し続け、“１” が九つ連続したビットの後、アクティブモードになる。
【００３８】
このような場合、制御回路８は、継続的に繰り返して前記制御レジスタのコンテンツを送信し、ラインインタフェイス部６は、状態レジスタのコンテンツを送信することによって応答する。当該レベルにおいて、前記プロトコルは、前記通信が正しいことを確認し得る。当該確認は、
フレームＴＸを受信するラインインタフェイス部が、エラー検出コードＣＲＣ  ＴＸの正しいことを確認するステップと、
当該コードが正しい場合、
制御レジスタのコンテンツが、第二のＲＡＭメモリ４４の制御レジスタの受信されたアドレスにおいてロードされ、
それ以外の場合、
制御レジスタのコンテンツが、第二のＲＡＭメモリ４４の制御レジスタにおいてロードされず、五つのビットを具備するフラグが、第一のＲＡＭメモリ４２の状態レジスタのアドレスにおいてロードされ、当該フラグが、五つのフレームＴＸ（ｃｔｒｌ０００、ｃｔｒｌ００１、ｃｔｒｌ０１０、ｃｔｒｌ０１１、ｃｔｒｌ１００）のパケットによって得られる受信の通知に対応し、当該五つのフレームのうちの少なくとも一つが正しくないエラー検出コードＣＲＣを有する場合、該フラグが当該フラグに対応するアドレスにおいてロードされると共に状態レジスタ０００の後続する遷移において、制御回路８に送信されるステップと、
前記制御回路が、フレームＲＸを受信すると共に、エラー検出コードＣＲＣ  ＲＸが正しいかどうかを確認するステップと、
当該コードが正しい場合、
当該レジスタのコンテンツは、第三のＲＡＭメモリ６２においてロードされ、
それ以外の場合、
五つのビットを具備するフラグが、第一のＲＡＭメモリ６２の状態レジスタのアドレスにおいてロードされ、当該フラグは、五つのフレームＲＸを具備するパケットにおいて少なくとも一つのエラーが検出されると、ロードされるステップと
によって得られる。
【００３９】
上記確認の結果に応じて、制御回路８の中央ユニット５０において集積されるカウンタはインクリメント又はデクリメントされる。
【００４０】
当該カウンタは、次の命題、すなわち、
状態アドレス０００の五つのビットが“１”であることと、
前記五つのフレームのうちの少なくとも一つに対するエラー検出コードＣＲＣが正しくないことと、
フレームＴＸのアドレスがフレームＲＸのアドレスと同じでないことと
のうちの少なくとも一つが真の場合にインクリメントされる。
カウンタの容量が超過される場合、停止信号が制御回路８の中央ユニット５０に送信される。当該中央ユニットは、待機し得るし、又は通信プロトコルを停止し得る。五つのフレームの正しい遷移が実行されない間、すなわちラインインタフェイス部６が最低の電源電圧閾値よりも低く給電されている間、停止は保持される。
【００４１】
停止は、中央ユニット５０において書き込まれる命令によって無視されることが可能である。この場合、カウンタが３２個の連続したエラーを示すと、中央ユニット５０はアラーム信号を受信する。
【００４２】
このことは、次の命題、すなわち、
前記エラーカウンタの容量が超過され、前記停止が無視されないことと、
ラインインタフェイス部６が正又は負のアラーム信号を検出し、前記停止が無視されないことと、
ラインインタフェイス部６は、該ラインインタフェイス部の電源電圧が所定の閾値よりも低いことに起因して動作せず、前記停止が無視されないことと
が真のときに起こる。
前記カウンタは、先行して３２の最大値に初期化される。
【図面の簡単な説明】
【図１】本発明によるデバイスを概略的に示す。
【図２】図１におけるデバイスのラインインタフェイス部の詳細な図を示す。
【図３】図２における前記ラインインタフェイス部の制御回路の詳細な図を示す。
【図４０】図２における前記ラインインタフェイス部と図３における前記制御回路との間の前記通信プロトコルを示す。
【図４１】図２における前記ラインインタフェイス部と図３における前記制御回路との間の前記通信プロトコルを示す。
【図４２】図２における前記ラインインタフェイス部と図３における前記制御回路との間の前記通信プロトコルを示す。
【図４１】
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【図４２】
2004517564.tif 000004
【国際公開パンフレット】
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2004517564.tif 000019
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2004517564.tif 000021
2004517564.tif 000022
【国際調査報告】
2004517564.tif 000023
2004517564.tif 000024