(57)【要約】特にフラッシュメモリ、ＥＰＲＯＭ又はＥＥＰＲＯＭの如き埋め込まれ又は一体化された不揮発性メモリを備える集積回路ＩＣ（２）を診断することは非常に難しい。何故なら、大量生産及び低価格並びに最低の利幅は、通常高価でかつ大型の装備を必要とする診断が最短時間で行えることを要求するからである。大抵、埋込メモリ（３）の診断は、製造中の障害の１つとなる。本発明は、埋め込まれたメモリに対しこの診断時間を最小化する診断構成及びデザイン並びに対応する診断方法を説明する。実際は、所定の規則的テストパタンが埋込メモリに自動的に書き込まれ自動的にインクリメントされるアドレスとともに自動化されるメモリ読み出しがメモリからのシリアル読出のためにＩＣにおいて圧縮されるようにした、ＩＣ（２）に一体化された少数のテストデバイス（９）、ＩＣ上に設けられたシリアルポートの使用、及び内蔵の自己診断の適正なデザインによって、埋込メモリの高速診断を可能とし、これにより上記障害を回避する。
2004520673.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭその他の埋設される不揮発性メモリの少なくとも１つと、当該メモリの内蔵自己診断を行う１つ以上の一体化されたテストデバイスとを備える集積回路であって、前記テストデバイスは、
・前記メモリから読み出されるデータセットを前記メモリに前に書き込まれた所定のデータパターンとシリアルで比較し、前記メモリから読み出されたデータセットが前記所定のデータパターンと一致するときには第１の出力信号を、前記データセットが前記所定のデータパターンとは異なるときには第２の出力信号を生成する比較手段と、
・前記データセットの読出動作において当該埋設メモリにおけるアドレスを自動的にインクリメントさせる手段と、
を有する、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
・前記比較手段は、その出力信号としてエラービットを生成するよう装備され、前記エラービットは、前記メモリから読み出されたデータセットが前記所定のデータパターンと一致するか否かを示し、これにより当該診断結果の圧縮をなす、回路。
【請求項３】
請求項１に記載の集積回路であって、
・前記テストデバイスは、複数の所定のデータパターンのうち選択された１つを前記メモリに書き込むよう装備され、前記所定のパターンの各々は、前記メモリに対し自動的な書き込み及び読み出しが可能となるよう規則的構造を呈する、回路。
【請求項４】
請求項１ないし３のうちいずれか１つに記載の集積回路であって、
・前記比較手段の出力信号は、当該集積回路のシリアル出力ポートに伝送される、回路。
【請求項５】
請求項１ないし４のうちいずれか１つに記載の集積回路であって、
・前記比較手段の出力信号が当該集積回路の出力ポートに伝送される前に前記比較手段の出力信号が一時的に保持又はラッチされるよう中間的記憶装置が設けられている、回路。
【請求項６】
フラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭその他の埋設された不揮発性メモリの少なくとも１つと１つ以上の一体化されたテストデバイスとを備える集積回路の組込型自己診断方法であって、
・所定パターンのデータを前記メモリに書き込むステップと、
・前記メモリにおけるアドレスを自動的にインクリメントすることによって前記メモリから当該書込データを読み出すステップと、
・前記メモリから読み出されたデータを前記所定パターンと比較するステップと、
・前記メモリから読み出されたデータが前記所定パターンと一致するときには第１の出力信号を、前記データが前記所定パターンとは異なるときには第２の出力信号を生成するステップと、
を有する方法。
【請求項７】
請求項６に記載の診断方法であって、前記書込ステップは、複数のパターンから所定パターンを選択することを含み、当該パターンは、
・チェッカーボードパターンと、
・反転チェッカーボードパターンと、
・全てが「１」であるものその他の全ビットプログラムパターンと、
・全てが「０」であるものその他の全ビット消去パターンと、
を含む、
診断方法。
【請求項８】
請求項７に記載の診断方法であって、
・前記メモリに選択されたパターンを格納するステップと、
・前記メモリに対しそのアドレスを自動的にインクリメントさせることにより順次読み出すステップと、
・前記メモリから読み出されたデータを前記メモリに書き込まれた当該選択パターンの期待値とアドレス毎に比較するステップと、
・前記比較ステップの結果に基づいて、各メモリ位置及び各書込パターンにつき単一の出力信号を生成するステップと、
を有する診断方法。
【請求項９】
請求項６ないし８のうちいずれか１つに記載の診断方法であって、
前記比較ステップにおいて生成された出力信号は、エラービット又はエラーが生じたか否かを示す単一ビットに相当し、当該エラーは、前記読出データが前記所定のパターンとは異なることを示し、又は前記単一ビットは、エラーが存在しない場合に「０」となり、エラーが検出された場合に「１」となる、診断方法。
【請求項１０】
請求項６ないし９のうちいずれか１つに記載の診断方法であって、
・前記比較ステップにおいて生成された出力信号は、前記集積回路の出力にシリアル伝送され、
・前記メモリからの読み出しを高速化するよう中間的記憶装置に保持される、診断方法。
【請求項１１】
請求項１０に記載の診断方法であって、
・前記メモリからの高速化された読み出しは、後続データワードｎ＋１の読み出しにおいてデータワードｎのエラービットを出力し、当該埋込メモリにおいてワードｎ＋１への読出アクセスと並行して前記ワードｎのエラービットを含むよう前記出力ポートを駆動する、
診断方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋設され又は別の形態で一体化された不揮発性メモリ、特にフラッシュメモリ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＯＴＰ又はフラッシュＥＰＲＯＭを有する集積回路（ＩＣ）における検査（診断）装置及び検査（診断）方法の構成及び形態に関する。
【０００２】
【従来の技術】
かかる不揮発性メモリの埋設又は一体化は、割と頻繁に要求され、とりわけ移動電話機、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔｓ）や自動車又はその他のナビゲーションの目的のＧＰＳアプリケーションにおいて用いられるＩＣに必要とされている。特に難しい点は、このようなＩＣの検査である。これは、大量生産、低価格及び最低限度の利幅により、大抵は高価で大型装備のものが必要となる検査を可及的に短い時間で行うことが求められるからである。このような埋設メモリの検査は製造中に障害とならないような細心の注意をしなけらばならない。
【０００３】
いわゆる内蔵自己診断（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ ｔｅｓｔ：ＢＩＳＴ）が既知の方策となっている。これは、埋設メモリ、特にＳＲＡＭ、ＤＲＡＭ及びＲＯＭタイプのメモリの診断を短縮するために広く用いられている。残念ながら、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＯＰＴ又はフラッシュＥＰＲＯＭのような埋設型の不揮発性メモリは、複雑な診断フローのために完全に自動化された内蔵の自己診断によって検査されることができない。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の第１の主たる目的は、かかる不揮発性メモリの高速診断方法を提供することである。
【０００５】
第２の目的は、いわゆる診断コスト、すなわち当該ＩＣにおける埋設メモリを検査するために設けられるデバイスを軽減することである。何となれば、そのようにすることにより、この診断コストによって占められるＩＣの空間を、当該ＩＣにおける他のより有益なパートを配するのに使うことができ、またＩＣのサイズも小さくすることができるからである。
【０００６】
【課題を解決するための手段】
以下、従来技術の方策を初めに説明し、上述した問題を解決する本発明及びその態様を実施例に基づいて幾つかの図面とともに説明する。
【０００７】
【発明の実施の形態】
先ず、埋設メモリを診断するための慣例的技術又は従来技術の方策を示して説明する。このような従来の方策は当該分野において共通の実施態様であり、この点から当業者には周知のものである。
【０００８】
図１に示されるように、通常動作モードにおいては、システムコントローラ（ＳＣ）１に接続される埋設メモリ３は、当該コントローラ用のコード記憶装置を担うことが多い。
【０００９】
テストモードにおいては、図１に示されるように、埋設された不揮発性メモリ３がＩＣチップ２の残りの部分から絶縁される。メモリ３の全ての入出力、すなわちデータバス、アドレスバス、制御ラインは、マルチプレクサ４，４′，４″によって、当該ＩＣ２の主Ｉ／Ｏ（入出力）ピン５及び５′に多重化される。これは、専用の検査制御ブロック６によって制御される。このようにして、メモリ３へのフルアクセスが保証され、独立型のメモリを診断する場合のように検査を行うことができる。
【００１０】
この慣例的な方策には次のような幾つかの欠点がある。
【００１１】
・このテストモードには多大な回路コストが必要である。全てのフラッシュ信号は、マルチプレクサ４，４′，４″によって主Ｉ／Ｏ（入出力部）５及び５′に切り換えられなければならない。この問題は、当該フラッシュが幅の広いデータバスを有しているとき、例えば当該データバスが３２ビット又は６４ビット幅である場合に特に厳しいものとなる。
【００１２】
・特に幅の広いデータバスの場合においては、全てのフラッシュポートを主Ｉ／Ｏ５及び５′に切り換えることができなくなる可能性がある。その理由は、フラッシュポートの数が主Ｉ／Ｏの数を超える可能性があるからである。
【００１３】
・もう１つの欠点は、このテストインタフェースが標準化されたものではないという点である。利用可能なＩ／Ｏピンの数並びにデータ及びアドレスバスの幅によって、カスタマイズされたテストインタフェースが設計されなければならない。
【００１４】
・このテスト方法の最も深刻な不具合は、以下に概説されるように、低速のアクセスプロトコルであり、かなり長い診断時間をかけてしまう。
【００１５】
図２は、この従来技術の診断方法のための読出アクセスプロトコルを示している。新しいアドレスＡ２がアドレスバスに与えられた後、このメモリの読出動作が開始する。本例においては、当該読出アクセス時間ｔ１＝２００ｎｓであると仮定している。このアクセス時間ｔ１の後、その出力データは有効、すなわちチップ上で利用可能となる。次のステップにおいては、当該チップの対応する出力ピンが駆動されなければならない。ここで、テスタの容量性負荷は１００ｐＦであり、出力ピンの駆動電流は１ｍＡであり、論理高レベルは２Ｖであることを前提にしている。これらの前提によって、当該出力データが利用可能となり当該Ｉ／Ｏピン上で安定したものとなるまでｔ２＝２００ｎｓの付加的な遅延を生じる。したがって、１つの単一メモリ位置アクセスには、ｔ１＋ｔ２＝４００ｎｓ必要となる。故に、１２８Ｋワードのメモリの場合、メモリ全部を読み出す総時間は、１２８Ｋ×（ｔ１＋ｔ２）＝５２ｍｓとなる。これは、事実上殆どのケースで受け入れられない。
【００１６】
本発明による新しい方策は、この時間をかなり短くするものである。以下、この新しい方策を本発明の実施例とともに説明する。
【００１７】
図３は、かかる新しいテスト手法のブロック図を示している。図１に示される慣例的方策とは対照的に、埋設メモリ３は並行（パラレル）プロトコルによりアクセスされず、直列プロトコルによってアクセスされる。このため、標準ＪＴＡＧ７ポートがシリアルインターフェースを担う。ＪＴＡＧは、ＩＥＥＥ規格１１４９．１に規定されているＪｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐの略称である。
【００１８】
埋設メモリ３は、「フラッシュシェル」と呼ばれる構成ブロック１０を介して制御される。このフラッシュシェル１０は、毎回の読出動作の後に自動的にアドレスをインクリメントするアドレスインクリメントカウンタ８を組み込んでいる。読出動作は、上記ＩＥＥＥ規格において規定されているようなＪＴＡＧ７のテストデータ入力（Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕｔ）を略した入力ＴＤＩについての対応の命令により直列シフトすることにより開始される。
【００１９】
このメモリの出力データは、埋設メモリ３の出力データを期待されるデータと比較する「パターンチェッカ」と名付けられたブロック９に伝送される。かかる期待データのソースについては以下に説明する。
【００２０】
図４は、当該期待される応答、すなわち上記期待データを、埋設メモリ３に供給されたアドレス、及び当該メモリに書き込まれその結果認識されるべきものであるタイプのパターンから取得するパターンチェッカ９をより詳しく示している。以下に述べるように、かかる確認されるべきタイプのパターンは、図４において「パターン」と名付けられた２ビット幅の入力に設定可能である。
【００２１】
埋設メモリ診断には、４つの選択可能な規則的パターンが用いられる。すなわち、
・チェッカーボード（市松模様状）パターン
・反転チェッカーボードパターン
・全ビットプログラムパターン（例えば全てが「１」）
・全ビット消去パターン（例えば全てが「０」）
である。
【００２２】
以下に示すのは、例示としての全診断プロセスである。
【００２３】
・当該診断の初めに、メモリ３は第１ステップにおいて全部が消去される。これは全てのメモリ位置が「１」を含むことを意味する。その後、チェックサイクルが実行され、そこでは各メモリ位置（当該位置のアドレスはアドレスインクリメントカウンタ８により自動的に進行される）は、パターンチェッカ９によりその内容についてチェックされる。位置の内容によって、各位置チェックは、パターンチェッカ９の出力に出力信号ｅｒｒを生成する。チェッカ９は、ＪＴＡＧ７からのその入力「パターン」を介して特に全ビットプログラムパターンをチェックするよう指示される。
【００２４】
・第２ステップにおいて、メモリ３にチェッカーボードパターンが書き込まれる。この後ＪＴＡＧ７から適切な情報を受けたパターンチェッカ９によるチェックサイクルが続く。すなわち当該メモリにおいてチェッカーボードパターンのチェックが行われる。
【００２５】
・第３ステップにおいて、全てのビットすなわち各メモリ位置が消去される。このときメモリ３の内容はチェックする必要はない。何故なら第１ステップにおいて既にこの特定のチェックが済んでいるからである。
【００２６】
・第４ステップにおいて、反転チェッカーボードパターンがメモリ３にプログラムされ、その後、ＪＴＡＧ７により適切にプリセットされたパターンチェッカ９によりもう一度テストサイクルが行われる。
【００２７】
・第５ステップにおいて、チェッカーボードパターンが再びメモリ３に書き込まれる。これは、当該メモリにまだ存在する反転チェッカーボードパターンと組み合わせられ、全ビット消去パターンすなわち当該メモリ位置において全て「０」となる。これは、ＪＴＡＧ７により適切にプリセットされたパターンチェッカ９により再びチェックされる。
【００２８】
換言すれば、図４に示されるような１２８ビットの幅を有する元のデータワードが、特定のメモリ位置のチェックがうまくいったか否かを示す図４の１つのエラービットｅｒｒに崩壊される。メモリ３の出力ワードがＪＴＡＧ７によりプリセットされた期待値すなわちメモリ３に書き込まれた上述の４つのパターンのうちの選択されたパターンと一致する場合、パターンチェッカ９の出力信号はｅｒｒ＝０となる。そうでない場合、すなわち不一致のときにはこの出力信号はｅｒｒ＝１となる。この出力信号の値すなわちエラーフラグは、ＪＴＡＧ７を介してその出力ピンＴＤＯへ転送される。ＴＤＯは、上記ＩＥＥＥ規格において規定されているようなＪＴＡＧ７のテストデータ出力（Ｔｅｓｔ Ｄａｔａ Ｏｕｔｐｕｔ）の略称である。
【００２９】
本発明によるこの新しい方策には次のような利点がある。
【００３０】
・埋設メモリ診断に必要な追加の回路コストすなわちアドレスインクリメントカウンタ８及びパターンチェッカ９が僅かで済む。
【００３１】
・ＪＴＡＧポートは、標準のテストインターフェースであり再利用にフィットする。
【００３２】
・埋設メモリは最大限の速度で読出可能となり、診断時間を大幅に減らすことができる。高速プロトコルは、基本的に、２つのファクタすなわちデータ圧縮（パターンチェッカ９）と当該エラービットの一種のパイプライン伝送によって図５を参照して以下に説明されるように行われる。
【００３３】
図５は、埋設メモリ３にテストパターン（４つのうちの１つ）が書き込まれた後の埋設メモリ３を読み出す手順を示している。読出命令はＪＴＡＧ７のポートＴＤＩを介してシフト入力される。この読出命令により起動されると、フラッシュシェル１０におけるアドレスインクリメントカウンタ８は、埋設メモリ３のアドレスを自動的にインクリメントさせ読出動作が始する。上述したメモリアクセス時間である時間ｔ１の後は、メモリ３から読み出されたデータすなわちメモリ全体の全データセットが当該チップにおいて内部で利用可能となる。パターンチェッカ９は、１２８ビットのこのデータワードをその出力部において単一のエラービット（又はエラーフラグ）に圧縮し、エラーが存在しなければｅｒｒ＝０であり、そうでなければｅｒｒ＝１となってエラーを示すことになる。
【００３４】
かかるエラーフラグの値は、パイプライン方式により出力ポートＴＤＯにＪＴＡＧ７を介して伝送される。これは、データワードｎのエラーフラグが次の読出サイクルすなわちデータワードｎ＋１の読出動作において出力されることを意味する。換言すれば、ワードｎのエラービットを含む出力ポートは、埋設メモリ３のワードｎ＋１に対する読出アクセスと完全に並行な形で駆動される。この並行な読み出しを行うことを可能にするため、ワードｎのエラービットはラッチされ、或いは中間的記憶装置内に保持される。この結果はエラービットの一種のパイプライン処理であり、従来技術に対する本発明の効果のための決定的な要因の１つである。
【００３５】
したがって、読出周波数は、出力ピンをチャージするメモリアクセス時間ｔ１又は時間ｔ２と同様に高いものとすることができ、これらの値は必ずしも等しくする必要はないが、本例のために選定された簡単な代表値とされている。この場合において、１つのデータワードの読み出しに必要な時間はｔ１＝２００ｎｓである。１２８Ｋの全部のメモリ内容を読み出すことにより、１２８Ｋ＊ｔ１＝２６．２ｍｓの診断時間が得られる。これは、先に示した診断に５２ｍｓを必要とした慣例的な方策と比べてその診断時間の約半分である。
【００３６】
通常、ｔ２すなわちＩＣの出力ピンをチャージする時間は読出動作を制限する。上述したように、エラーフラグはラッチ可能であり、したがって、この制限を克服するために中間的記憶装置において短時間だけ保持されることが可能である。これにより、一致したアドレス位置において欠陥が検出されなくとも、当該アドレスは当該欠陥が検出される前に「暴走」するので、欠陥を失うことが回避される。
【００３７】
埋設フラッシュメモリを検査するための実施例に大部分が基づいている例についての上記説明に注記すれば、１つ以上の埋設型不揮発性メモリ、例えばＥＰＲＯＭ、ＯＴＰ、フラッシュＥＰＲＯＭなどを用いたＩＣデザインにここで示したものを適用することは、当業者にとって問題はないと思われる。特に、当業者であれば、本発明の要旨及び添付請求の範囲から逸脱することなく上記原理による改変や変形を容易に導くことができる。
【図面の簡単な説明】
【図１】メモリポートを主Ｉ／Ｏに多重化することによる従来技術のフラッシュメモリの診断法を示す図。
【図２】図１による診断法によるメモリ読出動作を示す図。
【図３】本発明による新しい診断法を示す図。
【図４】本発明とともに用いられるパターンチェッカを示す図。
【図５】本発明による診断法によるメモリ読出動作を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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2004520673.tif 000010
2004520673.tif 000011
2004520673.tif 000012
2004520673.tif 000013
2004520673.tif 000014
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2004520673.tif 000016
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2004520673.tif 000018
2004520673.tif 000019
2004520673.tif 000020
2004520673.tif 000021
【国際調査報告】
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