(57)【要約】高いシート値とともに高い線形抵抗値を提供し、ドレインまたはソースが回路のレールの近くで動作しなければならないとき、従来のＣＭＯＳプロセスで抵抗器を実装する方法および装置を開示すること。したがって、５端子分配ＭＯＳ抵抗器デバイス（図の５２）は、ドレイン端子（Ｖｏｕｔに結合されたノード）、ソース端子（ダイオード６０に結合されたノード）、およびドレイン端子とソース端子の間に配置されたチャネル領域を含む。（アースに結合された）単独のバルク端子は、チャネル領域に隣接している。第１のゲート端子（Ｇｓ）はソース端子に隣接しており、第２のゲート端子（Ｇｄ）はドレイン端子に隣接している。最後に、抵抗材料の（抵抗器の）ゲート領域は、第１のゲート端子と第２のゲート端子との間に配置され、そこで、電圧を第１のゲート端子および第２のゲート端子にかけると、ゲート領域の両端間の電圧降下が、チャネル領域内の電気チャネルの長さに沿って均等に分配される。
2004500710.tif 000002
【特許請求の範囲】
【請求項１】
５端子分配ＭＯＳ抵抗器デバイスであって、
ドレイン端子と、
ソース端子と、
前記ドレイン端子と前記ソース端子の間に配置されたチャネル領域と、
前記チャネル領域に隣接した単独のバルク端子と、
前記ソース端子に隣接した第１のゲート端子と、
前記ドレイン端子に隣接した第２のゲート端子と、
前記第１のゲート端子と前記第２のゲート端子の間に配置された抵抗材料のゲート領域とを備え、前記第１のゲート端子と前記第２のゲート端子に電圧をかけると、前記ゲート領域の両端間の電圧降下が前記チャネル領域内の電気チャネルの長さに沿って均等に分配されるデバイス。
【請求項２】
前記第１のゲート端子が第１の信号に結合され、前記第２のゲート端子が第２の信号に結合される、請求項１に記載のデバイス。
【請求項３】
前記ＭＯＳデバイスのドレイン／ソース抵抗値が規定された値になるように、第１の信号の電圧を制御する手段をさらに備える、請求項２に記載のデバイス。
【請求項４】
第１の信号を、前記ソース端子の電圧から規定された定電圧に維持する手段と、
第２の信号を、第１の信号の電圧に等しい電圧に、前記ソース端子と前記ドレイン端子の間の電圧に比例する電圧を加えた電圧に維持する手段とをさらに備える、請求項２に記載のデバイス。
【請求項５】
第１の信号を、前記ソース端子の電圧から規定された定電圧に維持する前記手段が、前記ＭＯＳデバイスのドレイン／ソース抵抗値が規定された値になるように、第１の信号の電圧を制御する手段を含む、請求項４に記載のデバイス。
【請求項６】
前記ソース端子と前記ドレイン端子の間の電圧に比例する電圧が、ドレイン／ソース抵抗値が規定された動作範囲にわたってほぼ一定であるようなものである、請求項４に記載のデバイス。
【請求項７】
５端子分配ＭＯＳ抵抗器デバイスを提供する方法であって、　ドレイン端子を提供するステップと、
ソース端子を提供するステップと、
ドレイン端子とソース端子の間に配置されたチャネル領域を提供するステップと、
チャネル領域に隣接した単独のバルク端子を提供するステップと、
ソース端子に隣接した第１のゲート端子を提供するステップと、
ドレイン端子に隣接した第２のゲート端子を提供するステップと、
第１のゲート端子と第２のゲート端子の間に配置された抵抗材料のゲート領域を提供するステップとを含み、第１のゲート端子と第２のゲート端子に電圧をかけると、そのゲート領域の両端間の電圧降下がチャネル領域内の電気チャネルの長さに沿って均等に分配される方法。
【請求項８】
第１の信号を第１のゲート端子に結合させ、第２の信号を第２のゲート端子に結合させることをさらに含む、請求項７に記載の方法。
【請求項９】
ＭＯＳデバイスのドレイン／ソース抵抗値が規定された値になるように、第１の信号の電圧を制御することをさらに含む、請求項８に記載の方法。
【請求項１０】
第１の信号を、ソース端子の電圧から規定された定電圧に維持すること、および
第２の信号を、第１の信号の電圧に等しい電圧に、ソース端子とドレイン端子の間の電圧に比例する電圧を加えた電圧に維持することとをさらに含む、請求項８に記載の方法。
【請求項１１】
第１の信号を、ソース端子の電圧から規定された定電圧に維持することが、ＭＯＳデバイスのドレイン／ソース抵抗値が規定された値になるように、第１の信号の電圧を制御することを含む、請求項１０に記載の方法。
【請求項１２】
ソース端子とドレイン端子の間の電圧に比例する電圧が、ドレイン／ソース抵抗値が規定された動作範囲にわたってほぼ一定となるようなものである、請求項１０に記載の方法。
【請求項１３】
集積回路であって、
ドレイン端子、ソース端子、ドレイン端子とソース端子の間に配置されたチャネル領域、チャネル領域に隣接した単独のバルク端子、ソース端子に隣接した第１のゲート端子、ドレイン端子に隣接した第２のゲート端子、および第１のゲート端子と第２のゲート端子の間に配置された抵抗材料のゲート領域を含む、少なくとも１個の５端子分配ＭＯＳ抵抗器デバイスであって、第１のゲート端子と第２のゲート端子に電圧をかけると、ゲート領域の両端間の電圧降下がチャネル領域内の電気チャネルの長さに沿って均等に分配され、第１のゲート端子が第１の信号に結合され、第２のゲート端子が第２の信号に結合される５端子分配ＭＯＳ抵抗器デバイスと、
第１の信号を、ソース端子の電圧から規定された定電圧に維持する同調回路とを備えた集積回路。
【請求項１４】
前記同調回路が複数の直列ＭＯＳデバイスを含む、請求項１３に記載の集積回路。
【請求項１５】
前記同調回路が、温度補償コンポーネントをさらに備える、請求項１４に記載の集積回路。
【請求項１６】
第２の信号を、第１の信号の電圧に等しい電圧に、ソース端子とドレイン端子の間の電圧に比例する電圧を加えた電圧に維持するためのフィードバック回路をさらに備える、請求項１３に記載の集積回路。
【請求項１７】
前記フィードバック回路が分配ブートストラップフィードバック回路を備える、請求項１６に記載の集積回路。
【請求項１８】
ドレイン端子に結合された、前記ＭＯＳ抵抗器デバイスの実効抵抗値を増大させるためのＴネットワークフィードバック回路をさらに備える、請求項１３に記載の集積回路。
【請求項１９】
前記同調回路がさらに、前記ＭＯＳデバイスのドレイン／ソース抵抗値が規定された値になるように、第１の信号の電圧を制御する、請求項１３に記載の集積回路。
【請求項２０】
トランスインピーダンス増幅器集積回路が、
反転入力、非反転入力、および出力を有する増幅器と、
前記増幅器の非反転入力と出力の間に結合された分配ＭＯＳ抵抗器デバイスとを備え、前記分配ＭＯＳ抵抗器デバイスが、ドレイン端子、ソース端子、ドレイン端子とソース端子の間に配置されたチャネル領域、チャネル領域に隣接した単独のバルク端子、ソース端子に隣接した第１のゲート端子、ドレイン端子に隣接した第２のゲート端子、および第１のゲート端子と第２のゲート端子の間に配置された抵抗材料のゲート領域を備え、第１のゲート端子と第２のゲート端子に電圧をかけると、ゲート領域の両端間の電圧降下がチャネル領域内の電気チャネルの長さに沿って均等に分配され、第１のゲート端子が第１の信号に結合され、第２のゲート端子が第２の信号に結合される５端子分配ＭＯＳ抵抗器デバイスを含むトランスインピーダンス増幅器集積回路。
【請求項２１】
前記増幅器の非反転入力と反転入力の間に結合されたフォトダイオードをさらに備える、請求項２０に記載のトランスインピーダンス増幅器集積回路。
【請求項２２】
規定されたマルチプレクサ制御入力に従って、前記フォトダイオードおよびテスト入力を前記増幅器の反転入力に多重化するマルチプレクサをさらに備える、請求項２１に記載のトランスインピーダンス増幅器集積回路。
【請求項２３】
前記マルチプレクサが、フォトダイオードを反転入力または前記増幅器に結合する第１のアナログ・スイッチと、テスト入力を前記増幅器の反転入力に結合する第２のアナログ・スイッチと、第１のアナログ・スイッチの制御電圧を制御する分路調整器とを含む、請求項２２に記載のトランスインピーダンス増幅器集積回路。
【請求項２４】
前記分路調整器が、ＮＭＯＳデバイスに接続されたダイオードと直列の電流源ＰＭＯＳデバイスを含む、請求項２３に記載のトランスインピーダンス増幅器集積回路。
【請求項２５】
第１の信号をソース端子の電圧から規定された定電圧に維持するための同調回路をさらに備える、請求項２０に記載のトランスインピーダンス増幅器集積回路。
【請求項２６】
前記同調回路が複数の直列ＭＯＳデバイスを含む、請求項２５に記載のトランスインピーダンス増幅器集積回路。
【請求項２７】
前記同調回路が、温度補償コンポーネントをさらに備える、請求項２６に記載のトランスインピーダンス増幅器集積回路。
【請求項２８】
第２の信号を、第１の信号の電圧に等しい電圧に、ソース端子とドレイン端子の間の電圧に比例する電圧を加えた電圧に維持するためのフィードバック回路をさらに備える、請求項２０に記載のトランスインピーダンス増幅器集積回路。
【請求項２９】
前記フィードバック回路が分配ブートストラップフィードバック回路を備える、請求項２８に記載のトランスインピーダンス増幅器集積回路。
【請求項３０】
前記増幅器の非反転入力と反転入力の間に結合されたフォトダイオードをさらに備える、請求項２９に記載のトランスインピーダンス増幅器集積回路。
【請求項３１】
前記ＭＯＳ抵抗器デバイスのドレイン端子に結合された、前記ＭＯＳ抵抗器デバイスの実効抵抗値を増大させるためのＴネットワークフィードバック回路をさらに備える、請求項２０に記載のトランスインピーダンス増幅器集積回路。
【請求項３２】
前記増幅器の非反転入力と反転入力の間に結合されたフォトダイオードをさらに備える、請求項３１に記載のトランスインピーダンス増幅器集積回路。
【請求項３３】
前記同調回路がさらに、前記ＭＯＳデバイスのドレイン／ソース抵抗値が規定された値になるように、第１の信号の電圧を制御する、請求項２０に記載のトランスインピーダンス増幅器集積回路。
【請求項３４】
５端子ＭＯＳ抵抗器および６端子ＭＯＳ抵抗器からなるグループから選択された分配ＭＯＳ抵抗器のうちの少なくとも１個と、
前記少なくとも１個の分配ＭＯＳ抵抗器に結合された、寄生キャパシタンスに応じて、前記少なくとも１個のＭＯＳ抵抗器の帯域幅制限を削減させるための線形化回路とを含む集積回路。
【請求項３５】
集積回路内で高シートＭＯＳ抵抗値を実装する方法であって、
ドレイン端子、ソース端子、ドレイン端子とソース端子の間に配置されたチャネル領域、チャネル領域に隣接した単独のバルク端子、ソース端子に隣接した第１のゲート端子、ドレイン端子に隣接した第２のゲート端子、および第１のゲート端子と第２のゲート端子の間に配置された抵抗材料のゲート領域を含み、第１のゲート端子および第２のゲート端子に電圧をかけると、ゲート領域の両端間の電圧降下がチャネル領域内の電気チャネルの長さに沿って均等に分配され、第１のゲート端子が第１の信号に結合され、第２のゲート端子が第２の信号に結合される、少なくとも１個の５端子分配ＭＯＳ抵抗器デバイスを提供するステップと、
第１の信号を、同調回路を用いて、ソース端子の電圧から規定された定電圧に維持するステップとを含む方法。
【請求項３６】
第１の信号を規定された定電圧に維持するステップが、前記同調回路内の複数の直列ＭＯＳデバイスを使用することを含む、請求項３５に記載の方法。
【請求項３７】
前記同調回路が、温度補償コンポーネントをさらに備える、請求項３６に記載の集積回路。
【請求項３８】
第２の信号を、フィードバック回路を用いて、第１の信号の電圧に等しい電圧に、ソース端子とドレイン端子の間の電圧に比例する電圧を加えた電圧に維持することをさらに含む、請求項３５に記載の方法。
【請求項３９】
前記フィードバック回路が分配ブートストラップフィードバック回路を備える、請求項３８に記載の方法。
【請求項４０】
ＭＯＳ抵抗器デバイスの実効抵抗値を増大させるために、Ｔネットワークフィードバック回路にドレイン端子を結合させることをさらに含む、請求項３５に記載の方法。
【請求項４１】
ＭＯＳデバイスのドレイン／ソース抵抗値が規定された値になるように、同調回路を用いて、第１の信号の電圧を制御することをさらに含む、請求項３５に記載の方法。
【発明の詳細な説明】
【０００１】
（背景）
本発明は一般に、半導体デバイスに関し、より詳細には、通常のＣＭＯＳコンポーネントを使用して、回路設計中に高い面積抵抗をもたらす方法および装置に関する。
【０００２】
アナログ集積回路においては、集積化された光／電圧変換器など、高い抵抗値を必要とする適用例がある。光／電圧変換器は、演算増幅器と帰還ループ中の抵抗器との加算接合部にフォトダイオードを接続することによって、実装することができる。フォトダイオードが発生する非常に少ない電流で通常の信号を生成するためには、大きな帰還抵抗器が必要である。
【０００３】
集積回路内では、抵抗器は通常、回路内で能動デバイス（例えば、トランジスタ）の製作に使用されるのと同じ層を用いて構築される。ＣＭＯＳ回路では、抵抗器に一般に使用される層は、ポリシリコン（例えば、ＭＯＳデバイスのゲートに用いられる）、拡散層（例えば、ＭＯＳデバイスのソース／ドレインに用いられる）、またはＮウェル（例えば、ＰＭＯＳデバイスをＰ−基板から分離するのに用いられる）である。
【０００４】
抵抗器は従来技術では、抵抗層中にある幾何形状（矩形またはサーペンタイン（ｓｅｒｐｅｎｔｉｎｅ）構造）を画定し、その特定の幾何形状の２つの端部を接触させることによって実装されてきた。抵抗器の値は、次式によって示される。
【０００５】
抵抗値＝（長さ／幅）×面積抵抗
上記の式から、抵抗器の面積がその値に比例し、抵抗材料の面積抵抗に反比例することが分かる。しかし、幾何形状の最小幅は、製造方法によって制限されることに留意されたい。したがって、高い抵抗値を実現するために、幅を任意に小さくすることはできない。また、最小幅の寸法の抵抗器は、製造プロセスの幅のばらつきにより、抵抗値のばらつきがより大きくなる。さらに、すべての集積回路（ＩＣ）抵抗器には、抵抗器の長さの２乗とともに増大する寄生キャパシタンスによって引き起こされる高い周波数損失がある。
【０００６】
低コストのＣＭＯＳ製造プロセスでみられる面積抵抗は、かなり低く、これは、高い値の抵抗器には大きな面積が必要であることを意味している。一例を挙げると、平方あたり５０オームのポリシリコンを用いて１ミクロンＣＭＯＳ製造プロセスで実装された１メグオームの抵抗器は、約１００，０００平方ミクロンを占めるはずである。そうした１ミクロンＣＭＯＳ製造プロセスを用いると、数十メグオームの抵抗値は、実現不可能であり、また出来たとしても高くつく。
【０００７】
したがって、集積回路中の高い面積抵抗は、従来技術では、追加の加工ステップを必要とする。標準のシリコン加工では、通常、ポリシリコン層を選択的にドープすることによって、またはＳｉＣｒなどの薄膜抵抗器を堆積することによって、高い面積抵抗を実現することができる。こうした追加の加工ステップを用いても、アナログ回路用の実現可能な面積抵抗は、一般に、平方あたり５００〜２０００オームに制限される。
【０００８】
上記に加えて、いわゆる「線形」領域中で動作するＭＯＳトランジスタを抵抗器として使用することが可能である。このように厳しく制御された公差でＭＯＳデバイスを使用する技法は、Ｙａｎｎｉｓ　Ｔｓｉｖｉｄｉｓによって、１９８２年に開示された。このとき、彼は国際固体素子回路会議でこの技法を使用したフィルタ回路に関して報告した。この技法では、比較的高い抵抗値が実現されたが、完全差動回路が必要であり、さらに負レールでは動作不可能であった。その時以来、差動回路用途のＭＯＳ抵抗器に関する多くの研究が、文献に報告されてきている。
【０００９】
（差動構成ではなく）シングル・エンデッドのＰＭＯＳ抵抗器を使用する方法が、Ｔｓｉｖｉｄｉｓ、「Ｓｉｘ−Ｔｅｒｍｉｎａｌ　ＭＯＳＦＥＴ’ｓ：Ｍｏｄｅｌｉｎｇ　ａｎｄ　Ａｐｐｌｉｃａｔｉｏｎｓ　ｉｎ　Ｈｉｇｈｌｙ　Ｌｉｎｅａｒ、Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ　Ｔｕｎａｂｌｅ　Ｒｅｓｉｓｔｏｒｓ」、ｔｈｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ、１９９７年１月に記載されている。ここで図１を参照すると、シングル・エンデッドＰＭＯＳ抵抗器１０が示されている。このＰＭＯＳ抵抗器では、接続がエンデッドＰＭＯＳ抵抗器１０に施されていることが示されている。このＰＭＯＳ抵抗器では、ソース１２とドレイン１４、ゲート（１６、１８）のソースとドレインの端部、およびＮウェル（２０、２２）のソースとドレインの端部に接続が施されている。６端子ＭＯＳデバイスを、直列の無限数の無限に短いデバイスとみなすことができる。
【００１０】
一例では、ドレイン／ソース電圧（Ｖｄｓ）を、サンプリングし、補助回路（図示せず）を介してゲート端子およびウェル端子にフィードバックして、分配されたゲートおよびウェルの電圧がドレイン／ソース電圧を追跡するようにする。言い換えれば、ノードＧｄからノードＧｓ、およびノードＷｄからノードＷｓへの電圧を、ＤからＳへの電圧と同じになるように制御する。さらに、ノードＧｓからノードＳへの電圧は、デバイスが線形領域で動作するのに十分なほど高い。こうした状態を示す等式は、次の通りである。
【００１１】
Ｖ（Ｇｓ）＝Ｖ（Ｓ）＋同調電圧　　　　　　　　（１）
Ｖ（Ｇｄ）＝Ｖ（Ｇｓ）＋Ｖ（Ｄ）−Ｖ（Ｓ）　　（２）
Ｖ（Ｗｓ）＝Ｖ（Ｓ）　　　　　　　　　　　　　（３）
Ｖ（Ｗｄ）＝Ｖ（Ｄ）　　　　　　　　　　　　　（４）
上記について、ウェル端子は、ソース端子およびドレイン端子に直接接続されず、ソース電圧およびドレイン電圧はバッファする増幅器（図示せず）によって駆動される。
【００１２】
図１の構成では、各微小デバイスのゲート／ソース電圧およびソース／バルク電圧は、正確にドレイン／ソース電圧とともに増大する。古典的なＭＯＳ電流の方程式から、個々の素子の抵抗値は、したがって分配されたデバイス全体の抵抗値は、Ｖｄｓが増大しても一定のままであることが容易に分かる。
【００１３】
先に説明した６端子ＭＯＳ技法は、高いシート値とともに高い線形抵抗値を得るために使用できることに留意されたい。しかし、ドレインまたはソースが回路の負レールのところでまたは負レール近くで動作しなければならないときは、対応するゲートの電圧がレールより低くなければならないはずなので、この構成は、通常のＮウェル・プロセスで抵抗器を実装するのに適当ではない（Ｐウェル・プロセスでは逆の議論が成り立つ）。図１の構成が、レールのところでまたはレールの近くで動作するには、ディプレッション・モード・デバイスが必要になるはずである。しかし、ディプレッション・モード・デバイスは、標準のＣＭＯＳプロセスでは使用可能でない。したがって、６端子ＭＯＳ抵抗器は、シングル・エンデッドでアースを基準にする応用例には適当ではない。
【００１４】
次いで図２および図３に移ると、ＮＭＯＳプロセスで実装された光／電圧変換器２４内で使用されるダイオード２６が示されている。光／電圧変換器２４は、フォトダイオードとして、Ｎウェル−Ｐエピ／Ｐ＋基板のダイオード２６を使用する。熱漏れ電流を最小限に抑えるために、図２のフォトダイオードをゼロ・バイアスで動作させることが望ましい。図３に示すように、非反転入力が基板に接続された演算増幅器２８の加算接合部に、ダイオード２６の陰極を接続することによって、これを実施する。演算増幅器の加算接合部が基板と同じ電位で動作することに留意されたい。したがって、６端子ＰＭＯＳデバイスを、図３の応用例で帰還抵抗器３０として使用することはできない。
【００１５】
したがって、高いシート値とともに高い線形抵抗値を提供し、ドレインまたはソースが回路のレールのところでまたはレール近くで動作しなければならないとき、従来のＣＭＯＳプロセスで抵抗器を実装する方法および装置が求められている。
【００１６】
（概要）
高いシート値とともに高い線形抵抗値を提供し、ドレインまたはソースが回路のレールのところでまたはレール近くで動作しなければならないとき、従来のＣＭＯＳプロセスで抵抗器を実装する方法および装置を開示する。
【００１７】
本発明の一実施形態によれば、５端子ＭＯＳ抵抗デバイスは、ドレイン端子、ソース端子、単独のバルク端子、第１のゲート端子、および第２のゲート端子を含む。第１のゲート端子はデバイスのソース端子に隣接しており、第２のゲート端子はデバイスのドレイン端子に隣接している。さらに、ゲート端子は、抵抗材料からなり、その結果、第１のゲート端子および第２のゲート端子に電圧をかけると、ゲート端子の両端間の電圧降下が、ＭＯＳ抵抗デバイスの電気チャネルの長さに沿って均等に分配される。
【００１８】
（実施形態の説明）
次に図４を参照すると、改良された光／電圧変換器５０は、本発明の一実施形態による、５端子ＭＯＳ帰還抵抗器５２を含む。５端子ＭＯＳ帰還抵抗器５２のＭＯＳデバイスは、無限数の微小デバイスである。ＭＯＳ抵抗器の面積抵抗は、規定されたようにノードＧｓ、Ｇｄ（５４、５６）の電圧を制御することによって、確立される。すなわち、ノードＧｓ（５４）での制御電圧は、Ｖｏｕｔ（５８）がゼロであり、Ｇｓ（５４）の電圧がＧｄ（５６）の電圧と同じであるとき、ＭＯＳ抵抗器５２の抵抗値が目標値になるように制御される。しきい値電圧とＧｓ電圧との電圧差を、本明細書ではＶｇｓｔと呼ぶことにする。この電圧差は一般に、高い面積抵抗が望まれるときには、数百ミリボルトになる。Ｇｓ、Ｇｄに対する制御電圧を発生する例示的な回路を、下記で説明する。
【００１９】
光電流がフォトダイオード６０から基板に流れるとき、増幅器６２の出力Ｖｏｕｔ（５８）は、プラスになる。Ｖｏｕｔがゼロでない場合、微小ＭＯＳデバイスは、分配分圧器として働き、加算接合部の右側のデバイスのゲート／ソース抵抗値は減少して、デバイスの抵抗値が増大する。さらに、こうした微小デバイスのソース／バルク電圧も増大し、それによりボディ効果と一般によばれるもののために、対応するデバイスのしきい値電圧が増大する。このボディ効果により、対応するデバイス素子の抵抗値がより一層増大する。
【００２０】
抵抗値の増大は、次式に従って、Ｇｄの電圧をＶ（Ｇｓ）にＶｏｕｔのスケールされた値を加えた値に等しくすることによって補償することができる。
Ｖ（Ｇｄ）＝Ｖ（Ｇｓ）＋Ｋ×Ｖｏｕｔ　　　　　（５）
上式で、Ｋは定数である。Ｋ＝１に設定して、Ｖｇｓでの減少により生じる、抵抗値の増大の一部を補償することができる。しかし、ボディ効果は、その他に抵抗値の増加に影響するものであり、したがってＫを１より大きくすべきである。Ｋを１より大きくすることにより、ゲートとチャネルの間の電界は、Ｖｏｕｔの増加とともに増大して、チャネル内のキャリアの移動度を減少させ、抵抗値をさらに（第３次）増大させる。
【００２１】
ボディ効果および移動度変調は、非線形現象であり、Ｋの定数値を使用しても正確に補償することはできない。しかし、Ｋを適切に選択すると、現在の実施形態の方法を用いて、直線形誤差が０ボルトから１ボルトを超えるＶｄｓの間で１％より十分低く、面積抵抗が平方あたり数十キロオームである５端子ＭＯＳ抵抗器を生成することができる。したがって、この実施形態の方法により得ることができる面積抵抗は、余分な加工ステップを必要とする従来の高面積抵抗器で通常得られる値より１桁以上大きい。
【００２２】
次に図５を参照すると、同調回路７０は、Ｖｇｓｔの規定された設定、およびＭＯＳ抵抗器の対応する面積抵抗を次のように確立する。帰還ループにより、増幅器Ａ１（７２）の２つの入力を同じ電圧になるようにする。この電圧がＭ１（７４）のＶｇｓｔと比べて非常に小さい場合、Ｍ１（７４）の出力抵抗値Ｒｄｓは、Ｒ１（７６）に電流比Ｉ１／Ｉ２を掛けた値と等しくなる。したがって、Ｍ１の面積抵抗がＲ１の面積抵抗に比例することになる。抵抗器Ｒ１は、ポリシリコンなどの従来の抵抗材料で実装することができる。通常のＣＭＯＳ加工では、ポリシリコンは通常、±２０％の初期値に制御され、温度係数が予期可能である。
【００２３】
デバイス寸法および電流比率を適切に選択することによって、Ｍ１の面積抵抗を非常に高い値に設定することができる。所与のＣＭＯＳ集積回路チップ上で、同一のＭＯＳデバイスの電気的特性は、非常に類似するはずである。同一の幾何形状および非常に低いＶｄｓを仮定すると、Ｍ２（７８）の抵抗値は、Ｍ１（７４）の抵抗値と非常に類似することになる。
【００２４】
図５の回路内では、Ｍ１（７４）のＶｄｓは、線形領域中に十分に含まれるために、Ｍ１のＶｇｓｔよりずっと小さくなければならない。Ｖｇｓｔが数百ミリボルトである場合、Ｍ１（７４）のＶｄｓは、せいぜい１０〜２０ミリボルト前後であり、Ａ１（７２）を実装するのに用いられる実用的な演算増幅器の入力オフセット電圧に匹敵するはずである。したがって、図５の回路は実用的ではないかもしれない。オフセット誤差により、同調された面積抵抗にかなりの誤差が生じることになる。この問題を克服した回路を図６に示す。
【００２５】
図６に、本発明の一実施形態によるＭＯＳ抵抗器同調回路８０を示す。この同調回路では、以前の図５の回路のＭ１（７４）を、一列のＭＯＳデバイスＭ１〜ＭＮ（図６に参照番号８２でまとめて示す）で置き換える。これらのＭＯＳデバイスのゲートは、分圧器ＲＧ１〜ＲＧＮ−１（図６に参照番号８４でまとめて示す）に接続される。電流源Ｉ３（８６）は、電流源Ｉ１（８８）、Ｉ２（９０）に比例しており、ＭＯＳ列８２内の素子のＶｄｓがドレイン／ソース電圧とほぼ等しくなるようにスケールされる（ボディ効果を補償するため、抵抗器ＲＧ１からＲＧＮ−１の両端間の電圧降下が、対応するＭＯＳデバイス両端間の電圧効果より大きいことに留意されたい）。
【００２６】
図６の回路では、ＭＯＳ列８２の両端間の総電圧降下は、Ａ１　９２を実装するのに使用されるはずである実用的な増幅器のオフセット電圧よりずっと大きい。したがって、実際上オフセット誤差の影響を受けなくなる。
【００２７】
図６の回路によって同調されるＭＯＳ抵抗器の面積抵抗は、Ｒ１　９４の面積抵抗を追跡することになる。通常のＣＭＯＳ回路では、抵抗器の温度係数は、ポリシリコンの場合の約６００ｐｐｍ／℃からＮウェルの場合の６０００ｐｐｍ／℃の範囲にある。通常のＣＭＯＳ回路を用いると、温度係数はプラスになることに留意されたい。本開示の一実施形態によれば、温度係数の差を利用して、温度係数がフラットな、さらにはマイナスのＭＯＳ抵抗器を生成することが可能である。フラットまたはマイナスの温度係数を達成することは、図７に示すように、抵抗器Ｒ３（９６）を図６の同調回路に追加することによって実施することができる。
【００２８】
図７に、本発明の他の実施形態による、温度補償を有するＭＯＳ抵抗器の同調回路８０ａを示す。図７に示した回路では、Ｒ１（９４）は、相対的に低い温度係数（６００ｐｐｍ／℃）のポリシリコン中で実装され、Ｒ３（９６）は、ずっと高い温度係数（６０００ｐｐｍ／℃）のＮウェル抵抗器中で実装される。Ｒ１（９４）とＲ３（９６）の値、およびＭＯＳ列８２の寸法を適当に選択することにより、同調されたＭＯＳ抵抗器の温度係数を、標準のＣＭＯＳポリシリコン抵抗器単体の温度係数よりかなり小さくすることができる。
【００２９】
次いで図８に移ると、図７の同調回路８０ａの出力、Ｖｇ（９８）は、トランスインピーダンス増幅器５０の分配ＭＯＳ帰還抵抗器５２のノードＧｓ（５４）に接続されている。図８は、本開示の一実施形態による、ノードＧｄ（５６）に対する制御電圧を発生する追加の回路１００を含んでいる。
【００３０】
次に、高い値の帰還抵抗器に関する周波数効果を考察する。基板および他の層に対する寄生キャパシタンスにより、抵抗器がローパス・フィルタとして働くようになることは、アナログ回路設計の当業者には周知である。このことは、次式で示される。
【００３１】
Ｒ＝（Ｌ／Ｗ）×Ｒｓ　　　　　　　　　　　　　（６）
上式で、Ｒは抵抗器の抵抗値であり、Ｌは長さであり、Ｗは幅であり、Ｒｓは抵抗値を実装するのに使用される材料の面積抵抗である。抵抗器の総寄生キャパシタンスは次式で示される。
【００３２】
Ｃ＝Ｃｐ×Ｌ×Ｗ　　　　　　　　　　　　　　　（７）
上式で、Ｃｐは抵抗器の単位面積あたりの寄生キャパシタンスである。抵抗器の帯域幅に対する第１近似は次式で示される。
【００３３】
ｆｃ＝２／（Ｒ×Ｃ×π）　　　　　　　　　　　（８）
上式で、ｆｃは−３ｄＢの遮断周波数である。ただし、
Ｒ×Ｃ＝（Ｌ／Ｗ）×Ｒｓ×Ｌ×Ｗ×Ｃｐ　　　　（９）
Ｒ×Ｃ＝Ｒｓ×Ｃｐ×Ｌ２（１０）
ｆｃ＝２／（π×Ｒｓ×Ｃｐ×Ｌ２）            （１１）
したがって、遮断周波数は、抵抗器の長さの２乗にほぼ反比例する。遮断周波数は幅とは無関係であり、したがって抵抗器の値とは無関係であることに留意されたい。従来の方法（例えば、約５０メグオーム程度）で実装された非常に大きな値の抵抗器の場合、遮断周波数は、数百ヘルツも低くなる可能性がある。
【００３４】
次いで、式（６）、（７）、（８）、（１１）から、遮断周波数を次式で表すことができる。
ｆｃ＝２×（Ｒｓ／Ｃｐ）／（Ｒ２×Ｗ２×π）
上式は、所与の抵抗値Ｒおよび幅Ｗの場合、帯域幅は、ＲｓとＣｐの比が増大することによってしか増大させることができないことを示す。ＭＯＳ抵抗器では、寄生キャパシタンスは、ゲート／チャネル・キャパシタンスによって支配される。絶対的に、ゲート／チャネル・キャパシタンスは、従来のＣＭＯＳ抵抗器（例えば、ポリシリコン）の寄生キャパシタンスと比べて、非常に高い。しかし、ＭＯＳ抵抗器の面積抵抗は、従来のＣＭＯＳ抵抗器の面積抵抗よりずっと高くすることができ、ＲｓとＣｐの比率がより高く（したがって帯域幅がより高く）なるようにすることができる。
【００３５】
なお図８を参照すると、寄生キャパシタンスがＭＯＳ抵抗器デバイス５２のゲートに対するものであるので、増幅器Ａ２（１０２）からの帰還により、寄生キャパシタンス損失を打ち消す効果がある分配ブートストラップ帰還を提供する。ブートストラップ帰還は、抵抗器Ｒおよび抵抗器ＫＲを含み、そこでのＫの値は、所望の量の帰還利得がもたらされるように選択される。しかし、ブートストラップの打消しにより、ブートストラップ周波数領域中に回路の雑音が増大するので、それにはコストがかからないわけではない。
【００３６】
図８の実施形態で利用できる面積効率およびより広い帯域幅を用いても、有効抵抗値がさらに高いことが時には望ましい。次いで図９を参照すると、光／電圧変換器集積回路は、本開示の他の実施形態による、そうしたより高い有効抵抗値を実現するＴネットワーク帰還機構を含む。
【００３７】
図９の構成では、ＭＯＳ抵抗器５２は、出力Ｖｏｕｔ（５８）に接続された分圧器１０４によって駆動される。５端子分配ＭＯＳ帰還抵抗器５２は、ＭＯＳ抵抗値がＲ１＋Ｒ２よりずっと大きいと仮定すると、有効利得がＲ１／（Ｒ１＋Ｒ２）であり、さらに、差動増幅器回路１００（すなわち、分配ブートストラップ帰還）内の抵抗器の比率は、Ｇｄ（５６）で対応する適当な電圧をもたらすように調整される。したがって、Ｋ２の値は、次式で示される。
【００３８】
Ｋ２＝Ｋ×（Ｒ１＋Ｒ２）／Ｒ１                （１２）
図９の回路の利点は、同じ線形性および帯域幅をもつ図８の回路と比べて、より大きな値のＶｏｕｔを得ることができることである。しかし、図９の増幅器Ａ２（１０２）の雑音およびオフセットも増える。
【００３９】
本明細書で論じたように、（図４、８、９の）回路はすべて、回路の負レールを基準とする抵抗器を有する。Ｐウェル・プロセスを用いて、正レールを基準とする回路を有することも可能である。中間値を基準とする回路を有することも可能であり、その回路では、適切にバイアスされた（図５、６、７の）同調回路が必要となるはずである。
【００４０】
一実施形態によれば、標準のＣＭＯＳコンポーネントを使用して、非常に高い面積抵抗を実現する方法が開示される。この方法では、面積効率の高い値の集積回路抵抗器が得られるようになる。これらの実施形態はまた、高い面積抵抗器を増幅器回路内で帰還素子として使用するとき、寄生キャパシタンスにより生じる高い周波数損失の影響を削減する方法も提供する。
【００４１】
他の実施形態によれば、５端子ＭＯＳトランジスタを、その線形領域内で抵抗器として動作させる。この端子には、ソース端子、ドレイン端子、バルク端子、および２つのゲート端子がある。ゲート端子は、ＭＯＳデバイスのソース端部とドレイン端部で接触する。ＭＯＳゲート端子電圧は、ＭＯＳ抵抗の値が、動作環境およびプロセス変動に対して予測可能で再現可能になるように、規定された方法で制御される。制御電圧はまた、ＭＯＳ抵抗器に内在する非線形性を補償する。
【００４２】
この実施形態のＭＯＳ抵抗器を演算増幅器回路内で帰還デバイスとして使用するとき、本明細書に論じたように、増幅器出力に比例する信号をゲート端子のうちの１つに挿入することによって、寄生による高い周波数損失を大幅に低減させる。
【００４３】
次いで、図１０〜２７に移ると、光／電圧変換器１１０は、本開示の一実施形態によるＭＯＳ抵抗器（ＭＯＳ−Ｒ）を含む。図１０の集積回路１１０を、従来の周知技法を用いるより簡単な方法で、ずっと小さなチップ内に実装することができる。本実施形態の利点には、コスト削減および設計の移植性（ｐｏｒｔａｂｌｉｔｙ）がある。
【００４４】
次いで図１０を参照すると、光／電圧変換器１１０は、トランスインピーダンス増幅器の入力に接続されたフォトダイオード１１２を含む。図１０は、この回路の最高レベルの概略図である。一実施形態では、概略図上の入出力ポートが、集積回路チップ上のパッドに対応する。フォトダイオード１１２は、ノードＤＩＯＤＥ（１１４）に接続され、さらに後者はブロックＴＥＳＴ（１１６）に接続される。図１０の回路の様々なブロックを以下で論じる。
【００４５】
ＴＥＳＴ＿ＭＵＸ１１６を、図１０に、また図１１にはより詳細にインスタンスＴＥＳＴとして示す。ＴＥＳＴ＿ＭＵＸは、トランスインピーダンス増幅器への電流入力を、フォトダイオード１１２（ノードＤＩＯＤＥ）から、またはパッドＰＩＸ＿ＩＮ（１１８）から来るようにさせるアナログ・マルチプレクサである。ノードＴＥＳＴ＿ＩＮ（１２０）が、そのマルチプレクサがどちらの状態にあるかを制御する。
【００４６】
次いで図１１を参照すると、より具体的に、ＴＥＳＴ＿ＭＵＸ１１６回路は、アナログ・スイッチＭＮ３、ＭＮ５を通って、ノードＰＩＸ＿ＩＮまたはノードＤＩＯＤＥをノードＮＥＧに接続させる。ＴＥＳＴ＿ＩＮがハイであるとき、ノードＴＥＳＴはＨＩＧＨであり、ノードＴＺＦはＬＯＷである。この状態では、ＭＮ５はＯＮであり、ＭＮ３はＯＦＦである。通常の動作では、ＴＥＳＴ＿ＩＮがＬＯＷであるとき、ＴＥＳＴはＬＯＷであり、ＴＺＦはＨＩＧＨである。
【００４７】
分路調整器が、ノードＴＺＦのＨＩＧＨレベル電圧を制御する。分路調整器は、電流源ＭＰ１およびダイオードに接続されたＭＮ２からなる。したがって、ノードＴＺＦの電圧は、ＮＭＯＳしきい値より数百ミリボルト高く、予想される電流に対してＭＮ３をハードにオンにするのに十分である。
【００４８】
ＭＮ３を制御する他の方法は、ＭＮ３をノードＴＺに接続することを含み、これは論理的にはノードＴＺＦと同じである。しかし、ノードＴＺの高レベル信号はＶｃｃに直接接続される。Ｖｃｃのばらつきがあれば、ＭＮ３のゲート・キャパシタンスを介してノードＮＥＧ中に容量結合されるはずである。したがって、分路調整器を使って高レベルのノードＴＺＦを制御することにより、Ｖｃｃ上の雑音が、通常の動作中にノードＮＥＧ中に有効に結合されないようになる。
【００４９】
先に指摘した以外に、ＴＥＳＴ＿ＭＵＸブロック１１６は、その動作が相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。したがって、図１１に、ＴＥＳＴ＿ＭＵＸ１１６の例示的な一実施形態のみをより詳細に示す。
【００５０】
Ｂｉａｓ＿Ｂｌｋ１２２を、図１０にインスタンスＢＩＡＳとして示す。Ｂｉａｓ＿Ｂｌｋ１２２は、様々なバイアス電圧ＰＢ１、ＰＢ２、ＮＢ１、ＮＢ２を発生し、電流を集積回路デバイス中に設定するための回路ブロックを含む。Ｂｉａｓ＿Ｂｌｋ１２２はまた、増幅器の入力部にあるＰＭＯＳ差動対のウェルにバイアスをかけ、電力供給削減を進めるための粗調整されフィルタされた電圧である電圧Ｐｂｕｌｋを発生する。Ｂｉａｓ＿Ｂｌｋは、その動作が比較的簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。図１２に、Ｂｉａｓ＿Ｂｌｋ１２２の例示的な一実施形態をより詳細に示す。
【００５１】
ＦｕｓｅＲｅｆ１２４を、図１０にインスタンスＦｕＲｅｆとして示す。ＦｕｓｅＲｅｆ１２４は、集積回路デバイス１１０のＦｕｓｅＰａｄセル１２８に対する基準電圧１２６（ＦＵＲＥＦ）を作る回路ブロックを含む。ＦｕｓｅＲｅｆブロック１２４は、相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。図１３に、ＦｕｓｅＲｅｆ１２４の例示的な一実施形態をより詳細に示す。
【００５２】
ＦｕｓｅＰａｄ１２８を、図１０にインスタンスＧＮ＿０、ＧＮ＿１、ＧＮ＿２、およびＯＳ＿０からＯＳ＿３として示す。各ＦｕｓｅＰａｄブロック１２８は、論理１または２のうち所与の設計実装で該当する方にヒューズの状態を変換する適切な回路と共に（例えばウェハ・プローブ・テスト中にとばすことのできる）ポリシリコン・ヒューズを含む。ＦｕｓｅＰａｄ１２８は、相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。図１４に、ＦｕｓｅＰａｄ１２８の例示的な一実施形態をより詳細に示す。
【００５３】
ＯＳ＿ＤＥＣ１３０を、図１０のインスタンスＯＳ＿ＤＥＣとして示す。ＯＳ＿ＤＥＣ１３０は、信号ＯＳ＿〔０：３〕１３２を信号ＯＳ＿ＳＥＬ〔０：１５〕１３４に多重化解除するＣＭＯＳ論理回路を含む。ＯＳ＿ＤＥＣブッロク１３０は、相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。図１５に、ＯＳ＿ＤＥＣ１３０の例示的な一実施形態をより詳細に示す。
【００５４】
ＯＳ＿Ｔｒｉｍ１３６を、図１０にインスタンスＯＳ＿Ｔｒｉｍとして示す。ＯＳ＿Ｔｒｉｍブロック１３６は、（図１０にＡＭＰの例として示した）主演算増幅器１４２のオフセットを制御する電流信号ＴＲ１  １３８およびＴＲ２  １４０を生成する。電流信号ＴＲ１とＴＲ２の和は一定であるが、それらの相対的な大きさは、信号ＯＳ＿ＳＥＬ〔０：１５〕１３４によって制御される。ＯＳ＿Ｔｒｉｍブロック１３６は、相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。図１６に、ＯＳ＿Ｔｒｉｍ１３６の例示的な一実施形態をより詳細に示す。
【００５５】
ＧＮ＿ＤＥＣ１４４は、図１０にインスタンスＧＮ＿ＤＥＣとして示されており、信号ＧＦ＿０、ＧＦ＿１、ＧＦ＿２（１４６）を信号ＧＮ＿ＳＥＬ〔０：６〕（１４８）に多重化解除するＣＭＯＳ論理回路を含む。ＧＮ＿ＤＥＣブロック１４４は、相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。図１７に、ＧＮ＿ＤＥＣ１４４の例示的な一実施形態をより詳細に示す。
【００５６】
Ｏｐ＿Ａｍｐ１４２は、図１０にインスタンスＡＭＰとして示されており、負レール（すなわちアース）を含むレール間出力および同相モード入力範囲を有する高利得ＣＭＯＳ差動演算増幅器を含む。反転入力１５０がＮＥＧであり、非反転入力１５２がＰＯＳであり、出力１５４がＯＵＴである。ノードＴＲ１（１３８）およびノードＴＲ２（１４０）は、ブロックＯＳ＿Ｔｒｉｍ１３８に接続されて、増幅器の入力オフセットをインスタンスＯＳ＿０からＯＳ＿３でヒューズをとばすことによって制御することができる。Ｏｐ＿Ａｍｐブロック１４２は、相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。図１８に、Ｏｐ＿Ａｍｐ１４２の例示的な一実施形態をより詳細に示す。
【００５７】
Ｆｅｅｄｂａｃｋ（フィードバック回路）１５６は、図１０にインスタンスＦＢとして示されており、本開示の一実施形態による同調ＭＯＳ抵抗器を含む。同調ＭＯＳ抵抗器のノードには、ＮＥＧ（１５８）およびＯＵＴＸ（１６０）がある。制御ノード、Ｇ（１６２）、ＧＨＩ（１６４）上の電圧が、ＭＯＳ抵抗器の抵抗値を制御する。Ｆｅｅｄｂａｃｋブロック（フィードバック回路）１５６の詳細は、本明細書の下記でさらに説明することになる。
【００５８】
図１０では、抵抗器ＲＰ１（１６６）およびＲＰ２（１６８）が、ポリシリコン抵抗器である。抵抗器ＲＰ１とＲＰ２は、例えば６．４程度の規定された係数（ｆａｃｔｏｒ）でＭＯＳ帰還抵抗器１５６の値を有効に乗算する、Ｔネットワークを形成する。さらに、図１０のＭＯＳデバイスＭＮＷ１（１７０）が、ＴネットワークのＲＰ１およびＲＰ２の周波数応答を制御するキャパシタとして使用される。
【００５９】
同調器１７２は、図１０（さらに詳細には図２０）にはインスタンス同調器として示されており、ブロックＦｅｅｄｂａｃｋ１５６内のＭＯＳ抵抗器の抵抗値を、ＭＯＳ抵抗器がブロックＧＮ＿ＴＲＩＭ１７６での基準抵抗値に比例するように制御する電圧Ｇ（１７４）を発生する。Ｔｕｎｅｒブロック１７２は、本開示の一実施形態に従って使用される。Ｔｕｎｅｒブロック１７２の詳細を、本明細書の下記でさらに説明する。
【００６０】
ＧＮ＿ＴＲＩＭ１７６は、図１０（さらに詳細に図２１）にはＧＮ＿ＴＲＩＭの例として示されており、ブロックＴＵＮＥＲ１７２とアースの間に抵抗値１７８をもたらす。抵抗値は、信号ＧＮ＿ＳＥＬ〔０：６〕１４８によって選択される。ＧＮ＿ＴＲＩＭ１７６は、本開示の一実施形態に従って使用される。ＧＮ＿ＴＲＩＭブロック１７６の詳細を、以下で説明することになる。
【００６１】
Ｇｎ＿Ｔｒｉｍの詳細：ここで図２１を参照すると、Ｇｎ＿Ｔｒｉｍは、ノードＲＲＥＦ１８２とアースの間で接続された、直列なポリシリコン抵抗器列１８０を含む。抵抗器列のタップは、対応するタップに接続されたＭＯＳデバイスをオンにすることによって、アースに短絡することができ、それによってノードＲＲＥＦ１８２とアースの間の抵抗値１７８がデジタル制御される。ノードＲＲＥＦで見られるように、アースへの抵抗値１７８は、同調ＭＯＳ抵抗値を制御する。例えば、抵抗列１８０の値は名目上、適切なヒューズを設定することによってウェハ・プローブで、例えば２２．５Ｋにトリムすることができる。
【００６２】
ＧＸ１８４は、図１０（さらに詳細に図２２）にはインスタンスＧＸとして示されており、電圧Ｇ１７４をＡＭＰ１４２の出力１５４に比例する電圧と加算して、制御電圧ＧＸ１６４を発生する。制御電圧１６４は、ＭＯＳ抵抗器の両端間の電圧が変化しても、ブロックＦｅｅｄＢａｃｋ１５６内の同調ＭＯＳ抵抗器が、基本的に一定であることを保証するために使用される。ＧＸブロック１８４の詳細を、以下で説明する。
【００６３】
ＧＸの詳細：ここで図２２に移ると、ｓｕｂ−ｂｌｏｃｋ  ＧＸ＿ＡｍｐＮ１８６は、非反転入力ＰＯＳ１８８および反転入力ＮＥＧ１９０を有する差動動作増幅器を含む。ＧＸ＿ＡｍｐＮ１８６は、相対的に簡単であり、従来技術を用いて、複数の異なる方法で実装することができる。ＧＸ＿ＡｍｐＮ１８６の例示的な一実施形態を図２３に示す。図２２の回路のループ分析により、ノードＧＸ１６４の電圧が単に、ノードＧ１７４にノードＯＵＴ１５４の電圧の０．２２５倍を加えたものであることが示される。しかし、図１０の概略図から、ノードＯＵＴ１５４の電圧が、ノードＯＵＴＸ１６０の電圧の６．４倍であることに留意されたい。したがって、ノードＧＸ１６４の電圧は、ノードＯＵＴＸ１６０にノードＧ１７４の電圧を加えたものである。
【００６４】
ＮＭＯＳデバイス１９２は、図１０にインスタンスＭＮＥＳＤとして示されており、静電気放電保護のために使用される。デバイスＭＮＥＳＤ１  １９２は、光／電圧変換機回路１１０の電気的な動作に関連しない。
【００６５】
同調器の詳細：ここで図２０を参照すると、同調器１７２のデバイスＭＰ１〜ＭＰ８、ＭＮ１〜ＭＮ５、抵抗器ＲＰ２、および補償キャパシタ・デバイスＭＣＷ１は、非反転入力ＰＯＳ１９４、反転入力ＮＥＧ１９６、および出力Ｇ１７４を有する２段折返しカスコード動作増幅器を含む。ここに説明した特定の演算増幅器トポロジーは、使用できる多くのものの１つにすぎないことに留意されたい。
【００６６】
デバイスＭＰ９／１０、ＭＰ１１／１２、およびＭＰ１３／１４は、それぞれ５２Ｘ、２Ｘ、および８Ｘの電流を有する整合された定電流源である。式中でＸは、約２マイクロアンペアである。図に示したように、図２０のデバイスＭＰ１５／ＭＰ１６は、予備のデバイスである。
【００６７】
ブロックＭＯＳ＿Ｒ＿ＲＥＦ１９８が、図２０にインスタンスＭＯＳＲとして示されており、各行にあるデバイスのゲートが相互に接続され、各列にあるデバイスのソースおよびドレインが接続された、ＮＭＯＳデバイスの方形行列である。さらに、抵抗器は、直列の列を形成するように、各行の並列のゲート間で接続される。最後に、一番上の行にあるデバイスのドレインが、一番下の行のソースと同様に接続される。一番上の行にあるゲートはノードＧＨＩに接続され、一番下の行にあるゲートはノードＧＬＯに接続され、一番上の行にあるドレインはノードＤに接続され、一番下のソースはノードＳに接続される。概略図２４のＭＯＳ＿Ｒ＿Ｒｅｆ１９８および概略図２５のＳｕｂＭＯＳＲも参照する。デバイスＲＰ３およびＭＣＷ２は、図２０の同調器１７２にループ帰還安定性を提供する。
【００６８】
図２０の同調ブロック１７２の動作は、次のようである。
Ｎｏｄｅ  ＲＲＥＦ１８２は、ブロックＧＮ＿ＴＲＩＭ１７６（図１０、２０）で接地するために、公称２２．５Ｋオームの抵抗値に接続される。図２０のＭＰ１３／１４からの電流が、ノードＲＲＥＦ１８２での、約３５０ミリボルトの基準電圧を確立する。この電圧は、演算増幅器の入力オフセットが著しい誤差を生じないほど十分に高い。
【００６９】
図２０の電流源ＭＰ１１／１２は、定電流を、直列接続抵抗器ＲＮＷ１  ２０２を通って、ＭＯＳ＿Ｒ＿Ｒｅｆブロック１９８のドレイン・ノード（Ｄ）２０４中に押し込む。ＭＯＳ＿Ｒ＿Ｒｅｆブロック１９８のソース・ノード（Ｓ）２０６は、アースに接続される。
【００７０】
図２０の電流源ＭＰ９／１０は、ノードＧＨＩとノードＧの間で、ブロックＭＯＳ＿Ｒ＿Ｒｅｆ１９８内で内部接続された直列抵抗器列中に一定の電流を押し込む。したがって、ノードＧＨＩとノードＧの間で、一定の電圧降下が生じる。さらに、ＭＯＳ＿Ｒ＿Ｒｅｆ１９８のＭＯＳ行列内のデバイスを、ドレイン／ソース電圧が相対的に一定である動作の線形領域内に保つように、電圧降下は設計される。
【００７１】
ＭＯＳ＿Ｒ＿Ｒｅｆブロック１９８の抵抗値、したがってノードＰＯＳ１９４の電圧は、ノードＧの電圧およびノードＧＨＩの電圧によって決まる。ノードＰＯＳ１９４の電圧がノードＲＲＥＦ１８２（ＤＣ用途の場合にはノードＮＥＧ１９６）の電圧より高い場合、ノードＧ１７４の電圧は増大して、ＭＯＳ＿Ｒ＿Ｒｅｆ１９８内のＭＯＳデバイスのドレイン／ソース抵抗値を、ＲＲＥＦ１８２とＰＯＳ１９４の電圧が合致するまで減少させるようになる。言い換えれば、これは負帰還を用いた閉ループである。ノードＲＲＥＦ１８２およびＰＯＳ１９４の電圧が同じであり、ソースＭＰ１１／１２およびＭＰ１３／１４からの電流が正確な比率になっているので、その結果、ＭＯＳＲ１９８と直列のＲＮＷ１  ２０２の抵抗値も正確な比率になる。図２０で示した値を用いると、ブロックＭＯＳＲ１９８の実効ドレイン／ソース抵抗値は、８１．１Ｋオームである。
【００７２】
次いで、公称２２．５Ｋオームのポリシリコン基準抵抗器が、約７００ｐｐｍ／℃の正の温度係数を有していることを考える。抵抗器ＲＮＷ１  ２０２は、約７０００ｐｐｍ／℃の正の温度係数を有するＮウェル材料から構成される。回路の温度が上昇するにつれ、基準抵抗値の増大は、主としてＲＮＷ１の増大によって、ＲＮＷ１／ＭＯＳＲ列内で比例して合わされる。結果として、ＭＯＳＲの抵抗値は、温度を通じてほぼ一定になる。
【００７３】
ＦｅｅｄＢａｃｋの詳細：再び図１９を参照すると、一実施形態によれば、ＦｅｅｄＢａｃｋブロック１５６のＭＯＳデバイスは、およそ長さ１２０ミクロン、幅０．８ミクロンの寸法である。帰還デバイスの端部それぞれに、ゲートへの接点を設ける。したがって、ゲート１６４のドレイン端部からゲート１６２のソース端部まで連続する抵抗がある。
【００７４】
ＦｅｅｄＢａｃｋブロック１５６の帰還ネットワークは、図２６で示したようにブロックＦｅｅｄＢａｃｋ＿Ｓｉｍ２１０によって近似することができる。ＦｅｅｄＢａｃｋ＿Ｓｉｍブロック２１０は、図２７のＳｕｂＦＢ２１２を含む、１０個のより小さなデバイスとして各デバイスを表わす。一実施形態では、この近似をシミュレーションに使用したが、これにより、デバイスの実際の電気的な性能がかなり正確に表現できる。
【００７５】
図１０および１９のＦｅｅｄＢａｃｋブロック１５６では、ノードＯＵＴＸ１６０およびＮＥＧ１５８は、同調ＭＯＳ−Ｒ抵抗器の端子である。ノードＧ１６２およびＧＸ１６４は、制御電圧に接続される。ノードＮＥＧ１５８は、０ボルトに近い。また、ＧＸブロック１８４の詳細に関連して上記で指摘したように、ノードＧＸ１６４の電圧は、Ｇ１７４の電圧にノードＯＵＴＸ１６０の電圧の１．４４倍を加えたものに等しい。
【００７６】
ＦｅｅｄＢａｃｋ１５６のＭＯＳ−Ｒ抵抗器中に電流が流れないと、Ｇ１６２の電圧は、ＧＸ１６４でのものと同じになる。この状態では、ＭＯＳ−Ｒ抵抗器の抵抗値は、ＴＵＮＥＲブロック１７２（図２０）でのＭＯＳ＿Ｒ＿ＲＥＦ抵抗の抵抗値１９８に比例する。
【００７７】
電流がＭＯＳ−Ｒ抵抗器中に流れるとき、ＯＵＴＸ１６０の電圧は上がる。単純なＭＯＳの方程式によれば、線形領域の動作内のＭＯＳデバイスのドレイン電圧が上がることにより、ドレイン／ソース抵抗値が増大する。電圧が上がるにつれ、ボディ効果により、分配デバイスのチャネルに沿ったしきい値電圧も上がり、それによってドレイン／ソース抵抗値がさらに増大される。こうしたソース／ドレイン抵抗値の変動、およびキャリア速度飽和によるいくらかの抵抗値変動は、分配ゲート電圧を適切に制御することによって大体なくすことができる。一実施形態によれば、使用した特定のＣＭＯＳプロセスについて、１．４４の係数が、１次補正回路に最適である。異なるドーピング・プロファイルおよび酸化物の厚さを使用すると、係数がわずかに変わる可能性があることが予想される。直線形誤差が通常、所望の動作範囲の間で０．５％より小さいことも分かっている。
【００７８】
上記に加えて、デバイスのチャネルと、ゲートおよび基板との間の、高い周波数損失を生じる寄生キャパシタンスが注目される。ノードＧＸ１６４での出力信号を合計することにより、高周波ブーストラップ効果がもたらされ、それによって回路動作の高周波範囲が大幅に広がる。
【００７９】
上記の開示は、本発明の様々な特徴を実施するための多くの様々な実施形態または実施例を提供するものである。ある実施形態にのみ特有の技法および要件を、他の実施形態に導入することができる。また、コンポーネントおよびプロセスの特定の例は、本発明を分かり易くするために説明したものである。それらはもちろん、単なる例にすぎず、特許請求の範囲で記載したものから本発明を限定するものではない。
【００８０】
本発明のほんのいくつかの例示的な実施形態を上記で詳細に説明したが、この発明の新規な教示および利点から実質的に逸脱することなく、例示的な実施形態に多くの修正形態が可能であることは当業者には容易に理解されよう。したがって、そうしたすべての修正形態は、上記の特許請求の範囲で規定した、本発明の範囲内に含まれるものである。特許請求の範囲では、手段プラス機能（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ）項は、本明細書に記載した、列挙した機能を実施する構造を包含するものであり、構造上の均等物のみならず等価構造をも包含するものである。
【図面の簡単な説明】
【図１】従来の６端子ＭＯＳＦＥＴを示す図である。
【図２】従来のＮウェル・ダイオードを示す図である。
【図３】ゼロ・バイアス光／電圧変換器を実装した従来の回路を示す図である。
【図４】本発明の一実施形態による５端子ＭＯＳ帰還抵抗器を備えた光／電圧変換器を示す図である。
【図５】ＭＯＳ抵抗器の面積抵抗を確立するための概念的回路設計図である。
【図６】本発明の一実施形態による、ＭＯＳ抵抗器同調回路を示す図である。
【図７】本発明の他の実施形態による、温度補償を有するＭＯＳ抵抗器同調回路を示す図である。
【図８】本発明による、５端子分配ＭＯＳ帰還抵抗器を用いた、光／電圧変換器の他の実施形態を示す図である。
【図９】本発明の他の実施形態による、Ｔネットワーク帰還機構を用いた、光／電圧変換器を示す図である。
【図１０】図１０Ａ及び図１０Ｂは、本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１１】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１２】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１３】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１４】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１５】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１６】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１７】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１８】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図１９】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２０】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２１】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２２】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２３】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２４】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２５】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２６】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２７】本発明の一実施形態による、ＭＯＳ抵抗器同調回路内のＭＯＳ抵抗器の一適用例の概略回路図である。
【図２】
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【図３】
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【図４】
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【図８】
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【図９】
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【図１０】
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【図２０】
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【図２１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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