(57)【要約】前置フィルタを備えるΣΔ変調器を入来単一ビットのビット流にビット同期させるための方法および配列が開示される。ΣΔ変調器の一つあるいは複数の積算器状態が入来ビット流と、前フィルタリングされた入力信号とΣΔ変調器の出力ビット流の少なくとも一つから計算された信号によって修正される。
2004507144.tif 000002
【特許請求の範囲】
【請求項１】
フィードバック装置内に低域通過フィルタおよび量子化器を備えるΣΔ変調器を、入来単一ビットビット流に同期させる方法であって、前記入来ビット流から修正信号を生成し、この修正信号を前記低域通過フィルタの複数の積算器状態の少なくとも一つに加えるステップを含む方法において、
前記入来ビット流を前記ΣΔ変調器に加える前にプレフィルタリングするステップと、
追加の修正信号を、プレフィルタリングされた入力信号と前記ΣΔ変調器の出ビット流の少なくとも一つから生成するステップを含むことを特徴とする方法。
【請求項２】
前記修正信号は、前記入来ビット流と、前記プレフィルタリングされた入力信号および前記ΣΔ変調器の出ビット流の少なくとも一つとの差をあるビット数に渡って二重に積算し、この二重の積算の結果を前記あるビット数で除算することで得られることを特徴とする請求項１記載の方法。
【請求項３】
前記修正信号は、入来ビット流とプレフィルタリングされた入力信号から前記ΣΔ変調器の低域通過フィルタの構造に適合されたアルゴリズムを用いて計算することで得られることを特徴とする請求項１記載の方法。
【請求項４】
単一ビットビット流信号を圧縮および伸張するためのシステム内で用いられ、前記修正信号が圧縮側から伸張側に転送されることを特徴とする請求項１乃至３のいずれかに記載の方法。
【請求項５】
請求項１乃至４のいずれかに記載の方法を遂行するための装置であって、この装置がΣΔ変調器と、入来信号流をプレフィルタリングし、プレフィルタリングされた入力信号を前記ΣΔ変調器に加えるプレフィルタと、修正信号を前記ΣΔ変調器の積算器状態の少なくとも一つに加えることで前記ΣΔ変調器を前記入来ビット流に同期させる同期ユニットとを備え、この同期ユニットが前記修正信号を前記入来ビット流と、前記プレフィルタリングされた入力信号および前記ΣΔ変調器の出ビット流の少なくとも一つとから計算することを特徴とする装置。
【発明の詳細な説明】
【０００１】
本発明は、フィードバック装置内に低域通過フィルタおよび量子化器を備えるΣΔ変調器を入来単一ビットビット流に同期させる方法に関する。この方法は、入来ビット流から修正信号を生成し、この修正信号を低域通過フィルタの複数の積算器状態の少なくとも一つに加えるステップを含む。この方法が１９９７年３月２２〜２５日にドイツのミュンヘンにおいて開催された第１０２回ＡＥＳ会議において、Ｍ．Ｎｏｇｕｃｈｉらによって提出された「Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ｉｎ Ｄｉｒｅｃｔ Ｓｔｒｅａｍ Ｄｉｇｉｔａｌ Ｅｄｉｔｉｎｇ Ｓｙｓｔｅｍ（直接ストリームデジタル編集システムにおけるデジタル信号処理）」という表題の論文において開示されている。
【０００２】
現在のＡ／ＤおよびＤ／Ａ変換においては、しばしば、ΣΔ変調器がこれらの出力信号の線形性が従来のＰＣＭ変換器のそれと比較して優れているという理由から用いられる。ΣΔ変調器を用いる基本的なアイデアは、量子化の刻み幅を粗くすることができる点と、このアプローチに起因する精密さの損失はオーバサンプリングによって修正することができるという点にある。オーバサンプリングのみでは、オーディオ用途に対して要求される品質を保持するためには十分でないために、ノイズ整形が適用される。ノイズ整形の基本原理は、量子化ステップにおいて発生する誤差（ｅｒｒｏｒｓ）を最小化するために、フィードバックループ内に低域通過フィルタを量子化器とともに用いることにある。オーディオ用途に対しては、高ノイズ抑圧に対して６４なるオーバサンプリング比で十分である。つまり、ΣΔ変調器のクロック周波数は、６４×４４．１ｋＨｚとされる。加えて、高クロック周波数では、大きな帯域幅の信号が得られ、鋭いアンチエイリアシングフィルタ（ｓｔｅｅｐ ａｎｔｉ−ａｌｉａｓｉｎｇ ｆｉｌｔｅｒｓ）の必要はなくなる。
【０００３】
これら理由により、この単一ビットフォーマット（ｓｉｎｇｌｅ−ｂｉｔ ｆｏｒｍａｔ）が、新たな世代のオーディオＣＤ（Ｓｕｐｅｒ Ａｕｄｉｏ ＣＤ＝ＳＡＣＤ）に対するオーディオキャリアフォーマットとして採用されている。これは、振幅量子化のために多くのビット（例えば、１６あるいは２０ビット）を用い、入力信号のナイキスト（Ｎｙｑｕｉｓｔ）周波数より幾分高いサンプル周波数にてランするマルチビットフォーマット（ｍｕｌｔｉ−ｂｉｔ ｆｏｒｍａｔ）とは対照的である。マルチビットフォーマットの場合は、入力信号はビットパターンの一意な系列（ＰＣＭ）を形成する。これとは対照的に、ΣΔ−変調器の場合は、ビットパターンの平均のみが一意であり、ビット自身の系列は一意ではない。このことは、２つの同一のΣΔ変調器に同一の信号が供給されたが、これらの積算器（ｉｎｔｅｇｒａｔｏｒ）の初期状態が異なる場合、単にこれら初期状態が異なるという事実のために、決して同一のビットパターンに収束することのない２つの異なるビット流が生成されることを暗に示す。
【０００４】
この結果として、単一ビットビット流（しばしばＤｉｒｅｃｔ Ｓｔｒｅａｍ Ｄｉｇｉｔａｌ（ＤＳＤ）信号呼ばれる）を用いる多くの信号処理経路（混合、編集）は、信号がビット同期されないため、つまり、ビット流のビットは同時には互いに等しくないため、ＰＣＭの場合のようには動作しない。同期の困難さという同一の問題から発生するもう一つの問題が、なんらかのやり方でビット流を予測することが必要となる圧縮の際にも発生する。ビット同期なしでは、完全に同一の入力を受信するΣΔ変調器でも全く異なる出力を生成する。
【０００５】
この同期の問題は、単一ビット信号を低速マルチビット（ＰＣＭ）信号に変換し、その後、要求される信号処理を遂行し、その後、マルチビット信号を再び要求される単一ビットフォーマットに変換することで回避することもできる。ただし、この場合、これら信号の翻訳において要求される鋭いアンチエイリアシングフィルタに起因して、重大な信号の劣化を招くことがある。信号が高速ＰＣＭ信号に変換される場合は、再変換ΣΔ変調器の安定性のために、低い遮断周波数のプレフィルタが要求され、この場合も、信号の品質が大きく損なわれる。
【０００６】
上に引用の論文は、出力に対して、（最初に）第一のビット流が選択され、その後、第二のビット流が選択され単一ビットビット流に対する編集システムを開示される。ΣΔ変調器は、フェイドアウト（ｆａｄｅｄ ｏｕｔ）される第一の信号とフェイドイン（ｆａｄｅｄ ｉｎ）される第二の信号を受信し、出力はこの間に選択される。ΣΔ変調器を第二のビット流にビット同期させるためには、第二のビット流と２つのフェイディングされた信号の和との間のオフセットがアキュムレータ内に格納され、フェーディングが完了した時点で、こうして格納されたオフセットが、オフセット除去時間において、ΣΔ変調器の入力に少しずつ加えられる。蓄積されたオフセットをΣΔ変調器の入力に加える動作は、このオフセットをΣΔ変調器の低域通過フィルタの第一の積算器の状態（ｉｎｔｅｇｒａｔｏｒ ｓｔａｔｅ）に加えることと同等であることに注意する。オフセット除去時間の後に、出力がΣΔ変調器（のビット流）から第二のビット流に切り替えられる。この同期手続きの目的は、これを行なわないとΣΔ変調器から供給される再量子化されたビット流から第二のビット流への切り替えの際に発生するクリックを回避することにある。
【０００７】
ただし、この従来の技術によるシステムにおいては、ΣΔ変調器の入力の所のオーディオコンテント（内容）が小さな場合、ΣΔ−変調器の入力ビット流と出力ビット流が容易に反対位相（ａｎｔｉ−ｐｈａｓｅ）となり、要求されるビット同期が達成されないことがあり得る。さらに、この従来の技術によるシステムは入来信号の元のビット流に対する関係が失われた場合は（例えば、大きな信号処理の後は）使用できない。本発明は、ΣΔ変調器の入来単一ビット流へのビット同期を改善することを目指し、こうして、本発明による方法においては、入来ビット流（ｘ（ｎ））をΣΔ−変調器に加える前にプレフィルタリング（ｐｒｅ−ｆｉｌｔｅｒｉｎｇ）するステップ、および追加の修正信号（ε，ｓ（ｎ））をプレフィルタリングされた入力信号とΣΔ変調器の出ビット流（ｙ（ｎ））の少なくとも一つから生成するステップを含む。こうして、修正信号を、入来ビット流と、（プレフィルタリングされた）入来信号とΣΔ変調器の出力信号の少なくとも一つとから計算することでΣΔ変調器のより信頼度の高いビット同期が得られる。
【０００８】
本発明による方法の第一の実施例においては、修正信号は、入来ビット流と、プレフィルタリングされた入力信号とΣΔ変調器の出ビット流の一つの間の差をあるビット数に渡って二重に積算し、この二重の積算の結果をこのビット数にて除算することで得られる。この方法は、ハードウェアあるいはソフトウェアにて容易に実現することができる。ただし、この方法は短所として、第一に同期がそれほど正確でなく、第二にΣΔ変調器が同期された状態に収束するまでに多数の単一ビット（例えば、２０００）が要求される。ただし、この短所は、ΣΔ変調器を同期させるために十分にデータが利用できるような用途においてはそれほど大きな問題とはならない。このような用途の重要な例に信号編集システム（ｓｉｇｎａｌ ｅｄｉｔｉｎｇ ｓｙｓｔｅｍ）があり、このシステムにおいては、エディタ（編集器）の出力は任意の量だけ遅延できるために「未来の（ｆｕｔｕｒｅ）」データさえも用いることができる。
【０００９】
これとは対照的に、ΣΔ変調器のビット同期を達成するためにそれほど多くのデータが利用できないような用途、例えば、ビット流信号を圧縮するためのシステムにおいては、上述のいわゆる「最小二乗（ｌｅａｓｔ ｓｑｕａｒｅｓ）」方法は適当ではなく、このような用途に対しては、好ましくは、本発明の方法の第二の実施例が用いられる。この方法においては、さらなる特徴として、修正信号は、入来ビット流とプレフィルタリングされた入力信号からΣΔ変調器の低域通過フィルタの構造に適合化されたアルゴリズムを用いて修正信号を計算することで得られる。
【００１０】
本発明のこの方法は、ビット流信号を記憶媒体上に格納する場合にメモリの量に低減するため、あるいは信号を伝送する場合に帯域幅あるいは伝送時間を低減するために、ビット流信号の圧縮および伸張を行なうのに用いるのに適する。単一ビット流信号を圧縮および伸張するためのシステム内で用いられる本発明の方法のもう一つの実施例にいおては、特徴として、修正信号が圧縮側から伸張側に転送される。
【００１１】
本発明は、ΣΔ変調器を同期させるための装置にも関し、この装置は、ΣΔ変調器、入来信号流をプレフィルタリングし、プレフィルタリングされた入力信号をΣΔ変調器に加えるためのプレフィルタ（ｐｒｅ−ｆｉｌｔｅｒ）、および修正信号をΣΔ変調器の積算器状態の少なくとも一つに加えることでΣΔ変調器を入来ビット流に同期させるための同期ユニットを備える。この同期ユニットは、修正信号を入来ビット流と、プレフィルタリングされた入力信号とΣΔ変調器の出ビット流の少なくとも一つから計算する。
【００１２】
【発明の実施の形態】
図１の編集システムは、第一の単一ビットのビット流ｘ１（ｉ）に対する第一の入力Ｅ１、第二の単一ビットのビット流ｘ２（ｉ）に対する第二の入力Ｅ２および出力Ｏを備える。第一の入力Ｅ１は、第一の遅延要素Ｄ１を通じてスイッチＳの第一の位置１に接続され、さらに、第一の乗算器Ｍ１および第一の低域通過フィルタＦ１を通じてΣΔ変調器ＳＤの入力に接続される。同様にして、第二の入力Ｅ２は第二の遅延要素Ｄ２を通じてスイッチＳの第二の位置２に接続され、さらに、第二の乗算器Ｍ２および第二の低域通過フィルタＦ２を通じてΣΔ変調器ＳＤの入力に接続される。図からわかるように、乗算器の出力信号は、もはや単一ビット信号ではなく、マルチビット信号となるが、ΣΔ変調器ＳＤは単一ビットのビット流ｙ（ｉ）を供給し、このビット流はスイッチＳの第三の位置３に加えられる。スイッチＳの出力端子は編集システムの出力Ｏを構成する。
【００１３】
ΣΔ変調器ＳＤを第一の入来ビット流に対してビット同期させるために、編集システムは、遅延された第一のビット流ｘ１（ｉ）およびΣΔ変調器ＳＤの出力ビット流ｙ（ｉ）を受信する第一の同期ユニットＳＵ１を備える。この第一の同期ユニットは修正信号ε１をΣΔ変調器ＳＤの第一の積算器状態（ｉｎｔｅｇｒａｔｏｒ ｓｔａｔｅ）に供給する。第一の同期ユニットＳＵ１はさらにスイッチング信号をスイッチＳに供給する。同様にして、ΣΔ変調器ＳＤを第二の入来ビット流に対してビット同期させるために、編集システムは、遅延された第二のビット流ｘ２（ｉ）およびΣΔ変調器ＳＤの出力ビット流ｙ（ｉ）を受信する第二の同期ユニットＳＵ２を備える。この第二の同期ユニットは修正信号ε２をΣΔ変調器ＳＤの第一の積算器状態に供給し、スイッチング信号をスイッチＳに供給する。
【００１４】
動作において、スイッチＳが位置１にある場合は、第一の入力Ｅ１からの第一の入力ビット流ｘ１（ｉ）は、遅延要素Ｄ１にて遅延された後に、直接に出力Ｏにパスされる。第二のビット流へのクロスフェイド（ｃｒｏｓｓ ｆａｄｅ）が必要となる度に、乗算器Ｍ１が１にセットされ、乗算器Ｍ２が０にセットされる。これら２つの乗算器からのマルチビット信号は、それぞれ、低域通過前置フィルタＦ１、Ｆ２を通過し、その後、互いに加算され、次に、ΣΔ変調器ＳＤの入力に供給される。プレフィルタＦ１、Ｆ２の目的は、ビット流ｘ１（ｉ）、ｘ２（ｉ）の高周波成分がΣΔ変調器ＳＤの入力に到達するのを阻止することにある。ΣΔ変調器ＳＤは低周波入力を必要とし、ビット流の強い高周波成分は、こうして除去されなければ、ΣΔ変調器ＳＤに過剰な負担を掛け、結果としてΣΔ変調器ＳＤを不安定にする要因となる。その後、再量子化されたビット流は、同期ユニットＳＵ１によって図２との関連で後に説明されるやり方にて、元の第一のビット流と同期される。この同期過程の準備が整うと、ユニットＳＵ１は、スイッチＳを位置３に切り替え、この結果として、出力流は、この時点で、第一の入力ビット流の再量子化されかつ同期されたバージョンとなる。この瞬間から、乗算器Ｍ１とＭ２の利得係数（ｇａｉｎ ｆａｃｔｏｒｓ）が、クロスフェイドの処方（ｐｒｅｓｃｒｉｐｔｉｏｎ）に従って変化される。クロスフェイドの終端において、乗算器Ｍ１の利得係数は０となり、乗算器Ｍ２の利得係数は１となり、出力流は、第二の入力ビット流の再量子化されたバージョンとなる。この時点で再量子化器は第二の入力ビット流に同期される必要がある。これは第二の同期ユニットＳＵ２によって遂行される。ただし、今回は、出力は再量子化器に接続されているために、同期化は可聴クリックを回避するために非常に緩やかなやり方にて遂行する必要がある。このため、ΣΔ変調器の第一のビット流への同期は一気に遂行されるのとは対照的に、ΣΔ変調器ＳＤの積算器状態は、例えば、２０，０００〜３０，０００サイクルをかけて変化される。最後に、同期が完了した時点で、同期ユニットＳＵ２はスイッチＳを位置２に切り替え、出力流は遅延された元の第二のビット流ｘ２（ｉ）となる。
【００１５】
この編集過程は、「完全再量子化（ｆｕｌｌ ｒｅｑｕａｎｔｉｚａｔｉｏｎ）」モードにおいては、スイッチＳを位置３にとどめ、第二の同期ユニットＳＵ２を除去することで、より単純に遂行される。このアプローチは、アルゴリズム的には、第二の同期が省かれ、クリックの可能性が除去されるために、より簡単になるが、これは技術上重大の欠点を持つ。最も重要な点は、さらなる編集の度に既に再量子化された信号を再量子化することが必要となるために、信号が何度も再量子化されることを余技なくされることである。このような何度もの再量子化は信号の品質を著しく劣化させる。
【００１６】
図２に示す同期ユニットは、以下のアルゴリズムに基づいて修正信号εを導く。
【００１７】
【数１】
2004507144.tif 000003
ここで、ｘ（ｉ）は、それに対してΣΔ変調器が同期されるべき入来ビット流を表し、ｙ（ｉ）はΣΔ変調器によって供給される出ビット流を表す。ΣΔ変調器の入力信号ｕ（ｉ）のオーディオ帯域とこの出力ビット流ｙ（ｉ）は実質的に等しく、式（１）のアルゴリズムは低域通過特性を持つために、ビット流ｙ（ｉ）の代わりに、信号ｕ（ｉ）を同期ユニットＳＵ１に加えることもできる。Ｎは任意の適当な所定の数（例えば、５０００）とすることも、あるいは、代替として、Ｎは、十分な収束が得られる場合、つまり、修正信号εの値が実質的に一定な場合は、同期ユニット自身によって決定することもできる。
【００１８】
図２は、式（１）のアルゴリズムを遂行するための装置を示す。この装置は、入来ビット流ｘ（ｉ）の二重の積算（ｄｏｕｂｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を遂行するための第一の縦続接続された積算器Ｉ１とＩ２および出ビット流ｙ（ｉ）の二重の積算を遂行するための第二の縦続接続された積算器Ｉ３とＩ４を備える。各積算器は１サンプル期間の遅延を導入し、その出力信号は自身の入力に加えられる。これら２つの縦続接続の積算器の出力は減算器Ｍ内で互いに引かれ、減算器の出力は除算器ＤＩ内で数Ｎにて除算される。明らかなように、代替として、最初に入来ビット流と出ビット流を互いに減算し、次に、単一の縦続接続の積算器を用いて２度積算することもできるが、ただし、この場合は、これら積算器はマルチビット信号を扱えることを要求される。
【００１９】
カウンタＣＯは同期ユニットが動作したサンプリング期間をカウントし、数Ｎを除算器ＤＩに供給する。ビット流のビットと同期してランするクロックパルスＣＬが積算器とカウンタに加えられる。リセットパルスＲＳは、新たなε決定サイクルの開始においてカウンタと積算器をリセットする。スイッチＳ２は修正信号εを、カウンタＮが所定の値に達したとき、あるいは修正信号εが十分に一定となったとき、同期ユニットの出力に接続する。
【００２０】
「最小二乗（ｌｅａｓｔ ｓｑｕａｒｅｓ）」アルゴリズムと呼ばれる式（１）のアルゴリズムは、短所として、第一に同期がそれほど正確でなく、第二に同期が達成されるまでに多くのビット期間（例えば、２００００）が要求される。後に、図３に示すΣΔ変調器の内部回路図と図４の流れ図との関連でより詳細に説明する「検索（ｒｅｔｒｉｅｖａｌ）」アルゴリズムを用いた場合は、より正確かつより迅速な同期が得られる。図３に示すΣΔ変調器は当分野においては周知であり、これ自体は本発明を構成するものではないが、ただし、本発明がそれとともに用いられるΣΔ変調器の一つの好ましい実施例を表すことに注意する。
【００２１】
図３の装置はデジタル低域通過フィルタＦおよび量子化器Ｑを備える。入力信号ｕ（ｎ）は低域通過フィルタＦの入力に供給される。低域通過フィルタの出力ｖ（ｎ）は量子化器Ｑに供給され、ΣΔ変調器の出力を構成する量子化器の出力ｙ（ｎ）は低域通過フィルタの入力にフィードバックされる。
【００２２】
低域通過フィルタＦは、縦続接続された５つの積算器から成り、これらの各々は、それぞれ、Ｓ１（ｎ）、Ｓ２（ｎ）、Ｓ３（ｎ）、Ｓ４（ｎ）およびＳ５（ｎ）にて表される自身の入力信号に加えられる出力を持つ。第一の帰還乗算器は第三の積算器の出力Ｓ３（ｎ）を帰還係数ｆ１を乗じた上で第二の積算器の入力にフィードバックし、第二の帰還乗算器は第五の積算器の出力Ｓ５（ｎ）を帰還係数ｆ２を乗じた上で第四の積算器の入力にフィードバックする。これら５つの積算器Ｓ１（ｎ）．．．Ｓ５（ｎ）の出力は、おのおの、係数ｃ１．．．ｃ５を持つ乗算器を通じて互いに加算され、この結果として低域通過フィルタの出力ｖ（ｎ）が形成される。
【００２３】
低域通過フィルタの各部分において処理されたこれら信号は全てマルチビット信号となるが、ただし、量子化器Ｑは、入力信号ｖ（ｎ）の符号ビットのみを出力し、このためこの出力信号ｙ（ｎ）は単一ビットとなる。
【００２４】
係数ｃ１．．．．ｃ５を持つ乗算器による信号ｖ（ｎ）の生成は以下の式によって記述できる。
【数２】
2004507144.tif 000004
【００２５】
量子化器Ｑの演算は次の式によって記述できる。
ｙ（ｎ）＝ｓｉｇｎ（ｖ（ｎ））
【００２６】
さらに、これら５つの積算器の演算は以下の式によって表現することができる。
【数３】
2004507144.tif 000005
【００２７】
計算を容易にするために、各々５次の以下のベクトルが導入される。
【００２８】
ｓ（ｎ）＝（ｓ１（ｎ），ｓ２（ｎ），ｓ３（ｎ），ｓ４（ｎ），ｓ５（ｎ））
ｃ（ｎ）＝（ｃ１，ｃ２，ｃ３，ｃ４，ｃ５）、これは乗算器ｃ１．．．ｃ５の値を記述する。
【００２９】
ｄ＝（１，０，０，０，０）、これは入力とフィードバックがどのように分配されるかを記述する。
【００３０】
さらに、積算器および帰還乗算器ｆ１、ｆ２の構造を記述する変換行列Ａが導入される。図３の実施形態の一例に対しては、変換行列Ａは以下の成分を持つ：
【数４】
2004507144.tif 000006
こうして、等式（２）と（３）は、それぞれ、以下のようになる：
【数５】
2004507144.tif 000007
ｓ（ｎ）を計算するために式（７）を初期積算器状態ｓ（０）の関数として反復的に適用することで、次の式が与えられる。
【００３１】
【数６】
2004507144.tif 000008
そして、この結果と、式（３）および式（６）から次の不等式が得られる。
【数７】
2004507144.tif 000009
【００３２】
この不等式は、ΣΔ変調器の入力信号ｕ（ｎ）、出力ビット流ｙ（ｎ）および積算器状態ｓ（０）の間の関係を与える。同期アルゴリズムの目的は出ビット流ｙ（ｎ）を入来ビット流ｘ（ｎ）と等しくすることにあり、このアルゴリズムにおいてはこれらの不等式が用いられる。この不等式内のｙ（ｎ）をｘ（ｎ）にて置換すると、こうして与えられた入力信号ｘ（ｎ）とｕ（ｎ）から、このアルゴリズムは、積算器状態ｓ（０）を計算し、計算された積算器状態をΣΔ変調器に供給する。
【００３３】
図４の流れ図はこのアルゴリズムを説明する。この流れ図は複数の処理ステップＳｔ１．．．．．Ｓｔ１１、および３つの読出専用メモリＭ１，Ｍ２，Ｍ３を含む。メモリＭ１は行列Ａを保持し、メモリＭ２はベクトルｄを保持し、メモリＭ３はベクトルｃＴを保持する。これらメモリは、従って、低域通過フィルタの構造を保持する。他のメモリＭ４，．．．Ｍ７は読出／書込メモリから成る。
【００３４】
ステップＳｔ１において、初期化が行なわれる。より具体的には、カウンタｎがｎ＝１にセットされ、行列メモリＭ４が０にセットされ（つまり、行列の全ての成分が０にセットされ）、行列メモリＭ６が１にセットされる（つまり、主対角成分は１にセットされ、残りの成分は０にセットされる）。
【００３５】
ステップＳｔ２は行列の乗算から成り、Ｍ１とＭ４の内容が乗算される。
【００３６】
ステップＳｔ３において、時点ｎ−１における入力信号と出力信号の差ｕ（ｎ−１）−ｘ（ｎ−１）がステップＳｔ２の結果に加えられ、この加算の結果がＭ４に格納される。従って、ｎ＝１のときは、ステップＳｔ２の結果は、これがＭ１からの行列ＡとＭ４内の零行列を乗算するために、零となる。ステップＳｔ３における加算の結果は、（ｕ（０）−ｘ（０））となり、これがＭ４内に格納される。次の時点、つまり、ｎ＝２において、Ｍ４の内容が再び行列Ａと乗算され、こうしてステップＳｔ２は（ｕ（０）−ｘ（０））Ａを供給し、ステップＳｔ３は（ｕ（０）−ｘ（０））Ａ＋（ｕ（１）−ｘ（１））を供給する。Ｎ＝３においては、ステップＳｔ３は、（ｕ（０）−ｘ（０））Ａ２＋（ｕ（１）−ｘ（１））Ａ＋（ｕ（２）−ｘ（２））を供給し、以下同様に行なわれる。ステップＳｔ３の一般結果は、従って、以下のような行列となる。
【数８】
2004507144.tif 000010
【００３７】
ステップＳｔ４において、この行列を用いてＭ２からのベクトルｄが以下のような新たなベクトルに変換される。
【数９】
2004507144.tif 000011
【００３８】
ステップＳｔ５において、このベクトルとＭ３内のベクトルｃＴ及びｘ（ｎ）が乗算され、以下のスカラ値が得られる。
【数１０】
2004507144.tif 000012
【００３９】
ステップＳｔ６において、この値がメモリＭ５に格納され、ｎ個の成分から成るベクトルｈが構成されるが、このベクトルは各時点ｎの度に１成分だけ増加される。
【００４０】
ステップＳｔ７において、行列ＡにメモリＭ６内に保持される行列が乗じられる。時点ｎ＝１においては、メモリＭ６は初期化後の行列１を保持し、このためステップＳｔ７の結果はＡとなる。この結果がメモリＭ６内に格納される。次の時点ｎ＝２においては、ステップＳｔ７はＭ５からの行列ＡとＭ６内に保持される行列Ａを乗じ、このため、このステップの結果はＡ２となる。一般的には、ステップＳｔ７の結果はＡｎとなる。
【００４１】
ステップＳｔ８において、行列ＡｎにＭ３内のベクトルｃＴとｘ（ｎ）が乗じることで、ベクトルｘ（ｎ）・ｃＴ・Ａｎが得られる。
【００４２】
ステップＳｔ９において、このベクトルｘ（ｎ）・ｃＴ・ＡｎがメモリＭ７に格納され、１つの次元がベクトルの長さに等しく（例えば、＝５）、他の次元がｎに等しい行列Ｇが構成される。
【００４３】
ステップＳｔ１０において、ｎ番目の推定＿，ｎ（０）が計算される。これは、式（９）の不等式Ｇ・＿，ｎ（０）＞ｈとメモリＭ５およびＭ７の内容に基づいて行なわれる。ｎが大きければ大きなほど、より多くの不等式が考慮され、＿，ｎ（０）に対する解領域は狭くなる。ただし、まだ複数の解が存在し、ΣΔ変調器の初期積算器状態の単一の推定が｜＿，ｎ（０）｜＝ｍｉｎ！を選択することで見つけられる。このステップは二次計画法問題（ｑｕａｄｒａｔｉｃ ｐｒｏｇｒａｍｍｉｎｇ ｐｒｏｂｌｅｍ）として知られており、これ自体は、例えば、Ｌａｗｓｏｎ，Ｃ．Ｌ．およびＨａｎｓｏｎ，Ｒ．Ｊ．による著書「Ｓｏｌｖｉｎｇ ｌｅａｓｔ ｓｑｕａｒｅｓ ｐｒｏｂｌｅｍｓ（最小二乗問題を解く方法）」，Ｐｒｅｎｔｉｃｅ Ｈａｌｌ，１９７４において述べられているため、これを参照されたい。
【００４４】
ステップＳｔ１１において、新たに見つけられたｎ番目の推定＿，ｎ（０）と前に見つけられたｎ−１番目の推定＿，ｎ−１（０）との間の差ε＝｜＿，ｎ−１（０）−＿，ｎ（０）｜が計算される。この差εがまだ十分に小さくない場合は、カウンタが増分され（ｎ：＝ｎ＋１）、このアルゴリズムはステップＳｔ２に戻る。この差εが十分に小さな場合は、このアルゴリズムは、ステップＳｔ１０において見つけられたベクトル＿，ｎ（０）とステップＳｔ７の出力Ａｎを掛け、この乗算の結果をステップＳｔ４の結果に加える（これらステップは図４の流れ図には示されていない）。上の式（８）は、この演算の結果が推定＿（ｎ）であること、つまり、時点ｎにおける積算器の状態の計算値であることを示す。これら積算器の状態がΣΔ変調器の各々の低域通過セクション上に印加され、こうしてΣΔ変調器によって生成されるビット流が入力ビット流ｘ（ｎ）と同期される。
【００４５】
図５は図４のアルゴリズムが有効な一つの用途を示す。これは、ビット流信号を伝送する際の帯域幅、あるいはこれを格納する際のメモリ容量の量を低減するために、単一ビットビット流を圧縮（ｃｏｍｐｒｅｓｓｉｎｇ）および伸張（ｄｅｃｏｍｐｒｅｓｓｉｎｇ）するためのシステムから成る。
【００４６】
図５の圧縮器部分において、入来単一ビットビット流ｘ（ｎ）は低周波予測器Ｐ１に加えられ、低周波予測器Ｐ１はこの入力ビット流を遅延することなく低周波（ＬＦ）デジタル信号ｕ（ｎ）に変換する。このＬＦ信号ｕ（ｎ）はその後ΣΔ変調器ＳＤ２に加えられる。同期ユニットＳＵ３は入りビット流ｘ（ｎ）とＬＦ信号ｕ（ｎ）を受信し、積算器状態の更新ｓ（ｎ）をΣΔ変調器に供給する。この動作は、好ましくは、図４の流れ図との関連で説明されたアルゴリズムを用いて行なわれる。これは、このアルゴリズムは正確かつ迅速であるためである。ΣΔ変調器の出力ビット流ｙ（ｎ）と入来ビット流は両方とも無効ビット生成器（ｂｉｔ−ｏｖｅｒｒｕｌｅ ｇｅｎｅｒａｔｏｒ）Ｂ１に供給される。このユニットＢ１は、両方のビット流が等しい場合は０を生成し、ｘ（ｎ）とｙ（ｎ）が等しくない場合はｘ（ｎ）をパスする。ΣΔ変調器が正しく同期されている場合は、これら２つのビット流は同一となり、ユニットＢ１は０のビット流を生成する。ユニットＢ１は、従って、同期が正しくない場合に誤り信号を生成する。
【００４７】
積算器状態の更新ｓ（ｎ）と誤り信号ｂ（ｎ）は任意の伝送あるいは記憶媒体を通じて伸張器（ｅｘｐａｎｄｅｒ）部分に転送される。この転送のためには、これら２つの信号は当分野において周知の任意のやり方にてさらに圧縮できることに注意する。例えば、誤り信号ｂ（ｎ）は通常は多数の０を持つために、この信号は、好ましくは、エントロピ符号化（ｅｎｔｒｏｐｙ ｃｏｄｉｎｇ）を用いてさらに圧縮される。
【００４８】
図５の伸張器部分において、積算器状態の更新ｓ（ｎ）はΣΔ変調器ＳＤ３に加えられる。ΣΔ変調器ＳＤ３の出力ビット流ｙ（ｎ）は、受信された誤り信号ｂ（ｎ）とともに、無効ビット受信器（ｂｉｔ−ｏｖｅｒｒｕｌｅ ｒｅｃｅｉｖｅｒ）Ｂ２に加えられる。このユニットは、これはｙ（ｎ）とｘ（ｎ）との間に誤りが存在しない場合はビット流ｙ（ｎ）をその出力にパスし、そうでない場合は、ｂ（ｎ）＝ｘ（ｎ）をパスするため、ｘ（ｎ）に等しい（可能性の高い）ビット流を生成する。ビット流ｘ（ｎ）は予測器Ｐ２に加えられる。予測器Ｐ２は、好ましくは、圧縮器の予測器Ｐ１と同一とされ、予測器Ｐ２の出力は低周波信号ｕ（ｎ）から成り、これはΣΔ−変調器ＳＤ３の入力に加えられる。図５の圧縮器部分と伸張器部分において同一の信号参照符号ｘ（ｎ）、ｙ（ｎ）およびｕ（ｎ）が用いられているが、これは対応する要素が対応する信号を受信することを明確に示すためであり、勿論、ΣΔ変調器がまだ完全に同期されてない場合は、圧縮器側と伸張器側の対応する信号は異なることに注意する。
【００４９】
図からわかるように、圧縮器と伸張器との間の主信号流は積算器状態の更新ｓ（ｎ）から成る。ここに説明のシステムの圧縮率は、新たなセットの積算器状態の更新をビット流のサンプリング期間の度に送信する必要がないために、特に効果的である。ただし、これは妥協の問題であり、ｓ（ｎ）更新を少なくすると、無効ビット（ｂｉｔ−ｏｖｅｒｒｕｌｅｓ）ｂ（ｎ）は多くなり、反対に、ｓ（ｎ）更新を多くすると、同期はより「完全（ｐｅｒｆｅｃｔ）」となり、無効ビットはなくなる。
【図面の簡単な説明】
【図１】
本発明の方法を用いる編集システムのブロック図。
【図２】
図１の編集システム内に用いるための同期ユニットのブロック図。
【図３】
本発明の方法との関連で用いるためのΣΔ−変調器の一例を示すブロック図。
【図４】
図３のΣΔ変調器とともに動作する同期ユニット内で用いるためのアルゴリズムの流れ図。
【図５】
本発明の方法を用いる圧縮および伸張システムのブロック図。
【符号の説明】
Ｉ　積算器
ＣＯ　カウンタ
ＤＩ　除算器
Ｓ　スイッチ
ＳＵ　同期ユニット
Ｄ　遅延素子
Ｍ　乗算器
Ｆ　低域通過フィルタ
ＳＤ　ΣΔ−変調器
Ｑ　量子化器
Ｂ　無効ビット生成器
【国際公開パンフレット】
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