(57)【要約】有機材料を有するメモリ素子は、互いに交差して配置される第１の配線と第２の配線とを有する、重なり合って配置される２つのメタライゼーション層を備える。第１の配線と第２の配線との間の交差する点において、それぞれ１つのトレンチが形成される。このトレンチは、第１の配線と部分的に、および第２の配線と完全に重なる。トレンチは、印加された電圧により導電性が変更可能な充填材で埋められる。またトレンチは、充填材で埋められ、該充填材の導電性は、印加された電圧により変更可能である。【選択図】図１ｄ
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【特許請求の範囲】
【請求項１】
基板と
第１のメタライゼーション層と、
第２のメタライゼーション層とを有し、
該第１のメタライゼーション層と該第２のメタライゼーション層とは重なり合って、互いに平行な平面に配置され、該第１のメタライゼーション層と該第２のメタライゼーション層との間に第１の絶縁層が配置され、
該第１のメタライゼーション層における第１の配線と、該第２のメタライゼーション層における第２の配線が互いに交差して配置され、
該第１の配線と該第２の配線との間の交差する点の少なくとも１部がトレンチを形成し、該トレンチは、該第１の配線と部分的に重なり、該第２の配線を結合し、
該トレンチは、充填材で埋められ、該充填材の導電性は、印加された電圧により変更可能である、
メモリ素子。
【請求項２】
前記充填材は、有機化合物を含む、請求項１に記載のメモリ素子。
【請求項３】
前記充填材は、以下の材料：
ロタキサン、
Ｎ−（３−ニトロベンジリデン−ｐ−フェニレンジアミン（ＮＢＰＤＡ）、および／または
３−ニトロベンザルマロノニトリル（ＮＢＭＮ）および１、４−フェニレンジアミン（ｐＤＡ）の材料系
のうちの少なくとも１つを含む、請求項２に記載のメモリ素子。
【請求項４】
前記基板はシリコンを含む、請求項１〜３の１つに記載のメモリ素子。
【請求項５】
前記第１のメタライゼーション層および／または前記第２のメタライゼーション層は、金を含む、請求項１〜４の１つに記載のメモリ素子。
【請求項６】
周辺電子回路は、前記トレンチの下に配置される、請求項１〜５の１つに記載のメモリ素子。
【請求項７】
少なくとも１つの第１の配線層と、
少なくとも１つの第２の配線層と
を備える、請求項１〜６の１つに記載のメモリ素子。
【請求項８】
前記基板と前記第１のメタライゼーション層との間に第２の絶縁層が設けられる、請求項１〜７の１つに記載のメモリ素子。
【請求項９】
前記第１の絶縁層および／または前記基板と前記第１のメタライゼーション層との間に設けられた第２の絶縁層は、窒化ケイ素または二酸化ケイ素を含む、請求項１〜８の１つに記載のメモリ素子。
【請求項１０】
メモリ素子を作製する方法であって、
基板上に第１のメタライゼーション層が付与され、該基板と電気的に接触する第１の配線が形成されるようにパターンニングされ、
該第１のメタライゼーション層上に第１の絶縁層が付与され、
該第１の絶縁層上に第２のメタライゼーション層が付与され、該第１の配線と交差する第２の配線が形成されるようにパターンニングされ、
第１の配線と第２の配線との間の交差する点の少なくとも１部に接してトレンチが形成され、該トレンチは、該第１の配線と部分的に重なり、該第２の配線を結合し、
該トレンチは、充填材で埋められ、該充填材の導電性は、印加された電圧により変更可能である、メモリ素子を作製する方法。
【請求項１１】
充填材として、有機化合物が用いられる、請求項１０に記載の方法。
【請求項１２】
前記充填材は、以下の材料：
ロタキサン、
Ｎ−（３−ニトロベンジリデン−ｐ−フェニレンジアミン（ＮＢＰＤＡ）、および／または
３−ニトロベンザルマロノニトリル（ＮＢＭＮ）および１、４−フェニレンジアミン（ｐＤＡ）の材料系
のうちの少なくとも１つを含む、請求項１１に記載の方法。
【請求項１３】
基板としてシリコンが用いられる、請求項１０〜１２の１つに記載の方法。
【請求項１４】
前記第１のメタライゼーション層および／または前記第２のメタライゼーション層に金が用いられる、請求項１０〜１３の１つに記載の方法。
【請求項１５】
前記基板と前記第１のメタライゼーション層との間に第２の絶縁層が導入される、請求項１０〜１４の１つに記載の方法。
【請求項１６】
前記第１の配線と前記基板との間に、前記第２の絶縁層を通るコンタクトホールが形成される、請求項１〜１５の１つに記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、メモリ素子、およびメモリ素子を作製する方法に関する。
【０００２】
このようなメモリ素子、およびこのようなメモリ素子を作製する方法は［１］から公知である。
【０００３】
［１］から公知のメモリ素子において、第１のメタライゼーション層における第１のラインを、第２のメタライゼーション層における第２のラインと電気的に結合するための有機化合物が設けられる。しかしながら、この有機化合物は、メモリ素子のさらなる構成要素の個々の作製プロセスの間、特に、配線面およびメタライゼーション層の少なくとも１つの部分を作製する前、およびメモリ素子への対応する接触接続の前に導入される。
【０００４】
導電性が、有機化合物、すなわち有機材料に印加された電圧に基づいて、１０４だけ変化し得る、このような有機化合物に関する例は、例えば、［２］から、Ｎ−（３−ニトロベンジリデン（ｎｉｔｒｏｂｅｎｚｙｌｉｄｅｎｅ）−ｐ−フェニレンジアミン（ＮＢＰＤＡ）として、または３−ニトロベンザルマロノニトリル（ＮＢＭＮ）および１、４−フェニレンジアミン（ｐＤＡ）として公知である。
【０００５】
材料に印加された電圧に基づいて導電性を変更する、さらなる有機材料は、［３］からロタキサンとして公知である。
【０００６】
これらの有機材料は、特に、導電性が変化することに関する反応という点で非常に敏感（ｅｍｐｆｉｎｄｌｉｃｈ）であり、容易に損傷し得る。
【０００７】
従って、［１］から公知のメモリ素子の不利な点は、特に、メモリ素子の作製法の枠内で、部分的に高熱下で実行されるプロセス工程の間、例えば、シリコンプロセスの間に導入される有機材料が、熱により非常に容易に損なわれることが見出され得る。
【０００８】
従って、このような有機的メモリ素子は、非常に故障し易く、電気的特性においても頑丈であるとはいえない。
【０００９】
さらに、［４］から、メモリセル配置、およびこれを電磁ＲＡＭメモリ素子として、および連想記憶装置として用いることが公知である。
【００１０】
さらに、［４］から、電磁ＲＡＭメモリ素子の個々のメモリセルの駆動回路が公知である。この回路は、ワード線およびビット線を介して、それぞれのメモリセルにバイナリ情報を書き込み、およびバイナリ情報をメモリセルから読み出す。
【００１１】
［５］は、有機材料を含む薄膜を用いるメモリ配置を記載する。
【００１２】
［６］は、上に電極が付与される基板を有するＲＯＭメモリを説明する。電極間には層が配置される。ＲＯＭメモリは、共役ポリマーまたはオリゴマーならびにドーピング原子を含む。
【００１３】
さらなる電気的にアドレス可能な記憶媒体は、［７］、［８］、［９］、［１０］、［１１］、［１２］および［１３］に記載される。
【００１４】
従って、本発明は、有機材料を有するメモリ素子、およびこのようなメモリ素子を作製するための方法を提示するという問題に基づく。このメモリ素子は、［１］から公知のメモリ素子と比較して、より故障性しにくい。
【００１５】
メモリ素子は基板を有する。この基板において、通常、すでに個々のトランジスタ、およびメモリ素子の電子構成要素が含まれる。基板、例えば、シリコンを含む基板上に、好適には金を含む第１のメタライゼーション層、および第１のメタライゼーション層上に第１の絶縁層が付与される。好適には酸化物プラズマまたは窒化物プラズマから作製される第１の絶縁層上に、同様に、好適には金を含む第２のメタライゼーション層が付与される。
【００１６】
第１のメタライゼーション層および第２のメタライゼーション層は、重なり合って、互いに平行な平面に配置されるので、個々のメタライゼーション層は、互いに接触しない。第１のメタライゼーション層は、例えば、この層において、それぞれ第１の絶縁層によって互いに電気的に絶縁される第１の電気配線が形成されるように構成される。
【００１７】
さらに、第２のメタライゼーション層において、第２の電気配線が形成される。第２の電気配線は、交差するが、間に第１の絶縁層が配置されるために電気的に接触接続しないように、第１のメタライゼーション層の第１の配線上に配置される。
【００１８】
第１の配線と第２の配線との間の交差する点のうちの少なくとも１部分に隣接して、それぞれ１つのトレンチが形成される。このトレンチは、第１の配線と少なくとも部分的に重なり、第２の配線を直接的に結合し、好適には完全に重なる。
【００１９】
交差する点とは、例えば、２つの配線の一方の配線上に垂線を立てることにより、他方の配線がそれぞれ同様に接触する点であると理解される。
【００２０】
各トレンチ、少なくともトレンチの１部は、有機充填材で埋められ、この充填材の導電性は印加された電圧により変更可能である。この変化は非常に強く、持続的であるので、有機材料の異なった２つの状態が、印加された電圧および印加されない電圧に対応して、容易かつロバストに検出可能であり、それぞれのメモリセルへのバイナリ情報の書き込み、およびメモリセルからの読み出しの信頼性が保証される。
【００２１】
これに関連して、導電性を特に１０４だけ、好適には１０３または１０２だけ変化し得るすべての有機材料が適切である。
【００２２】
従って、充填材は、例えば、有機化合物を含み得る。この有機化合物は、好適には、［２］および［３］から公知の材料
ロタキサン、および／または
Ｎ−（３−ニトロベンジリデン−ｐ−フェニレンジアミン（ＮＢＰＤＡ）、および／または
３−ニトロベンザルマロノニトリル（ＮＢＭＮ）および１、４−フェニレンジアミン（ｐＤＡ）の材料系
を含む。
【００２３】
２つのメタライゼーション層の下、すなわち、例えば、メタライゼーション層と基板との間、または基板の下にさえ、周辺電子回路（ｅｌｅｋｔｒｏｎｉｓｃｈｅ　Ｐｅｒｉｐｈｅｒｉｅ−Ｓｃｈａｌｔｕｎｇ）が配置され得る。電気的周辺回路は、非常にロバストかつ故障しにくい態様で、メモリ素子、特に、それぞれトレンチに充填された充填材により形成された個々のメモリセルがはっきりと応答すること、例えば、バイナリ値をメモリセルに書き込み、またはメモリセルから読み出すことを可能にする。
【００２４】
バイナリ情報は、このメモリ素子において、メモリ素子のワード線またはビット線である２つの配線間の、それぞれのトレンチの中の充填材料の対応する導電性で与えられる。
【００２５】
このようにして、有機化合物を有するメモリ素子が提示される。このエレメントは、故障しにくく、非常に高い集積密度を有する。なぜなら、メモリセルは、４＊Ｆ＊Ｆ＊（Ｆ＝素子の大きさ）である最小の需要面積、すなわち、用いられた作製プロセスの、それぞれ最小の構造を有するからである。
【００２６】
金が個々の配線に用いられた場合、メモリ素子の利点は、例えば、公知の金と硫黄の結合を用いて、特に、共有結合を用いて、対応する有機材料が非常に良好に電気配線にボンディングされることに見出される。
【００２７】
金を個々の配線に用いる場合のさらなる利点は、個々の配線の表面が、酸化されないか、または非常にわずかに酸化されるだけであることに見出され得る。
【００２８】
メモリ素子は、特に、有機化合物が、シリコン処理の後にはじめて埋め込まれなければならないという利点を有する。このシリコン処理により、個々のシリコンエレメントの作製工程において必要とされる高い温度負荷において、有機材料の破損が生じる。
【００２９】
周辺回路全体がそれぞれのセルフィールドの下に配置され得るため、さらなる活性の、すなわち、完全にメモリ素子のために利用可能なチップ面はさらに拡大される。
【００３０】
メモリ素子は、さらなる配線層を有し得、シリコン基板に個々に設けられた電子構成要素を互いに電子的に結合する。
【００３１】
さらに、基板と第１のメタライゼーション層との間に第２の絶縁層が設けられ得、基板および第１のメタライゼーション層、すなわち、特に、第１の電気配線を互いに電気的に絶縁する。
【００３２】
メモリ素子を作製する方法において、基板上に第１のメタライゼーション層が付与され、基板と電気的に接触する第１の配線が形成されるように構成される。これは、例えば、第１の配線と基板との間に設けられた第２の絶縁層を通ってコンタクトホールが形成され、その結果、第１の配線が基板と電気的に接触接続され得ることにより行なわれ得る。第１のメタライゼーション層上に第１の絶縁層が付与され、第１の絶縁層上に第２のメタライゼーション層が付与される。この第２のメタライゼーション層は、第１の配線を電気的に結合しないが、第１の配線の上で交差する第２の線が形成されるようにパターンニングされる。第１の配線と第２の配線との間の交差する点の少なくとも１部と接してトレンチが形成され、このトレンチは、それぞれ、第１の配線と部分的に重なり、第２の配線を結合し、すなわち、好適には、完全に重なる。トレンチは、充填材、例えば、上述の有機充填材で埋められるので、充填材を介して第１の配線および第２の配線がそれぞれ電気的に互いに結合可能である。充填材は、上述のように、印加された電圧に基づいて著しく変化する導電性を有する。
【００３３】
本発明の実施例は、図において示され、さらに詳細に説明される。
【００３４】
図１ａは、基板１０１を示す。この基板には、特に、必要とされるＭＯＳ電界効果トランジスタ（図示せず）を駆動するために、メモリ素子にとって必要な電子構成要素がすでに含まれる。
【００３５】
この実施例によれば、シリコンから作製される基板１０１上に、気相堆積法（ＣＶＤ成長法）を用いて、あるいは、代替的に、スパッタリング法または物理蒸着法を用いて、好適には窒化ケイ素を含む第１の絶縁層１０２が付与される。
【００３６】
第１の絶縁層１０２は、約３００ｎｍ〜７００ｎｍの厚さを有する。ここで、この関連で、第１の絶縁層１０２の厚さは、実質的に、本発明の機能にとって大した意味はなく、自由に選択され得ることに留意されたい。
【００３７】
第１のフォトリソグラフィ法の後、コンタクトホール１０４がエッチングされる。次に、約１００ｎｍ〜２００ｎｍの深さを有するトレンチが絶縁層１０２にエッチングされる。
【００３８】
さらに、以下の工程において、流体を用いる堆積法が用いられる場合のために、第１の絶縁層１０２上に導電層が堆積される。
【００３９】
さらなる工程において、金を含む第１のメタライゼーション層１０３が、好適には、流体を用いる堆積法（電気めっき）を用いて、代替的に、スパッタリング法または物理蒸着法を用いて第１の絶縁層１０２上または導電層上に付与される。
【００４０】
金の堆積の間、すなわち通常、第１のメタライゼーション層１０３を形成する金属の堆積の間、コンタクトホール１０４およびトレンチは金で埋められる。
【００４１】
化学的機械的研磨法（ＣＭＰ法）を用いて、金が除去され、トレンチ内にのみ金が存在するようにすることにより、第１のメタライゼーション層１０３が形成される。従って、第１のメタライゼーション層１０３における導体トラックは互いに電気的に絶縁される。
【００４２】
図１ｂに図示されるように、ＣＶＤ法、物理蒸着法またはスパッタリング法を用いて付与される窒化物を含むこの実施例によれば、次に、第１のメタライゼーション層１０３上に第２の絶縁層１０５が付与される。
【００４３】
さらなるリソグラフィー法の後、第２の絶縁層１０５にまた、コンタクトホールがエッチングされる。
【００４４】
さらなる工程において、フォトリソグラフィを用いて、トレンチ１０６がエッチングされるように、第２の絶縁層１０５がパターンニングされ、続く方法工程において、フォトリソグラフィ用に用いられたフォトレジストが除去された後、このトレンチに第２のメタライゼーション層１０７が形成される。この層は、この実施例によれば、再び金を用いて形成される。
【００４５】
金の堆積の際に、コンタクトホールもトレンチ１０６も金で埋められる。
【００４６】
次のＣＭＰ法を用いて、残りの金が除去されるので、トレンチ１０６内にのみ金が存在するようになる。従って、第２のメタライゼーション層１０７において形成された導体トラックは、互いに電気的に分離される。形成された第２のメタライゼーション層１０７は約２００ｎｍの厚さを有する。
【００４７】
第２のメタライゼーション層１０７は、電気めっき法、スパッタリング法または物理蒸着法を用いて形成され、トレンチ１０６は、少なくとも部分的に第２のパターンニングにより、第２のメタライゼーション層１０７として形成される。
【００４８】
第２のメタライゼーション層１０７を形成するために電気めっき法を用いる場合、電気めっきの前に第２の絶縁層１０５上にさらなる導電層が堆積される。
【００４９】
トレンチ１０６は、それぞれのトレンチ１０６の底１０８と、第１のメタライゼーション層１０３の上面１０９との間の第２の絶縁層１０５の厚さが、が約１００ｎｍになるように、第２の絶縁層に導入される。
【００５０】
さらなる工程において、フォトリソグラフィを用いてマスクが生成される。さらなる工程において、ドライエッチングにより、このマスクに複数のホール１１０が導入される。ホール１１０は、互いに交差する第１の配線と第２の配線においてのみ生成される。
【００５１】
エッチングされたホール１１０またはトレンチ１１０は、形成されたメモリ素子１００に配置される（図１ｃを参照）。これらのホールおよびトレンチは、第１のメタライゼーション層１０３の第１の配線を完全に電気的に接触接続し、第２のメタライゼーション層１０７の第２の配線を部分的に貫通する。これは、例えば、第２の配線の周縁領域または通常、部分領域がそれぞれのトレンチ１１０がエッチングされることにより除去されることによって起こる。
【００５２】
トレンチ１０６は、好適には、直径約５０ｎｍ〜１００ｎｍを有する。矩形のトレンチの場合、トレンチ１１０のそれぞれの側は、それぞれ約５０ｎｍ〜１００ｎｍを有する。
【００５３】
これに関連して、それぞれ１つのトレンチ１１０を通る第２の配線の１部のみが除去され、従って、対応する導電性のために十分な第２の配線が残る。この第２の配線は、さらに説明される工程において、充填された有機材料を用いて、第１のメタライゼーション層１０３の、それぞれの第１の電気配線電気的に接触接続可能であることが指摘され得る。
【００５４】
次に、トレンチ１１０が第２のメタライゼーション層１０７を通って、および第２の絶縁層１０５を通ってエッチングされた後、フォトレジストが除去される。
【００５５】
最後の工程において、［２］に記載の方法により、Ｎ−（３−ニトロベンジリデン−ｐ−フェニレンジアミンが充填材１１１としてトレンチ１１０に堆積される。
【００５６】
あるいは、［３］に記載の方法により、充填材１１１としてロタキサンが図１ｄに図示されるメモリ素子１１０に堆積され得る。
【００５７】
最後の工程において、トレンチ１１０の外へ突き出た充填材１１１がエッチバック、すなわち除去される。
【００５８】
第１の配線は、実施例によると、ワード線を形成し、第２の配線は、メモリ素子１００のビット線を形成する。
【００５９】
第１のメタライゼーション層１０３または第２のメタライゼーション層１０７のワード線およびビット線、および充填材１１１で埋められたトレンチ１１０により形成される、メモリ素子１００のメモリセルは、本実施例によれば、［４］に記載されるのと同様に形成される。
【００６０】
本明細書中に、以下の刊行物が引用される
［１］Ｒ．Ｆ．Ｓｅｒｖｉｃｅによる「Ｏｒｇａｎｉｃ　Ｍｏｌｅｃｕｌｅ　Ｒｅｗｉｒｅｓ　Ｃｈｉｐ　Ｄｅｓｉｇｎ」Ｓｃｉｅｎｃｅ、Ｖｏｌ．２８５、３１３〜３１５ページ、１９９９年７月１６日
［２］Ｈ．Ｊ．Ｇａｏらによる「Ｒｅｖｅｒｓｉｂｌｅ、Ｎａｎｏｍｅｔｅｒ−Ｓｃａｌｅ　Ｃｏｎｄｕｃｔａｎｃｅ　Ｔｒａｎｓｉｔｉｏｎｓ　ｉｎ　ａｎ　Ｏｒｇａｎｉｃ　Ｃｏｍｐｌｅｘ」Ｐｈｙｓｉｃａｌ　Ｒｅｖｉｅｗ　Ｌｅｔｔｅｒｓ、Ｖｏｌ．８４、Ｎｏ．８、１７８０〜１７８３ページ、２０００年２月
［３］Ｃ．Ｐ．Ｃｏｌｌｉｅｒらによる「Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ　Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｍｏｌｅｃｕｌａｒ−Ｂａｓｅｄ　Ｌｏｇｉｃ　Ｇａｔｅｓ、Ｓｉｅｎｃｅ　２８５、３９１〜３９４ページ、１９９９年
［４］ＷＯ　９９／１４７６０　Ａ１
［５］ＤＥ　ＯＳ　２　３１４　１９３
［６］ＷＯ　９７／３０４４５
［７］ＵＳ　６，０５５，１８０
［８］ＵＳ　６，０７２，７１６
［９］ＵＳ　４，８７６，６６８
［１０］ＵＳ　４，３７１，８８３
［１１］ＪＰ　０８−１１６　１０９Ａ
［１２］ＪＰ　０６−２２２　４９６１Ａ
［１３］ＪＰ　０４−４１４　５６６４Ａ
（参照符号のリスト）
１００　メモリ素子
１０１　基板
１０２　第１の絶縁層
１０３　第１のメタライゼーション層
１０４　コンタクトホール
１０５　第２の絶縁層
１０６　トレンチ
１０７　第２の絶縁層
１０８　トレンチの底
１０９　メタライゼーション層の表面
１１０　トレンチ
１１１　充填材
【図面の簡単な説明】
【図１ａ】図１ａは、作製中の異なった時点におけるメモリ素子の断面図を示す。
【図１ｂ】図１ｂは、作製中の異なった時点におけるメモリ素子の断面図を示す。
【図１ｃ】図１ｃは、作製中の異なった時点におけるメモリ素子の断面図を示す。
【図１ｄ】図１ｄは、作製中の異なった時点におけるメモリ素子の断面図を示す。
【国際公開パンフレット】
2004506333.tif 000003
2004506333.tif 000004
2004506333.tif 000005
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2004506333.tif 000008
2004506333.tif 000009
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2004506333.tif 000011
2004506333.tif 000012
2004506333.tif 000013
2004506333.tif 000014
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2004506333.tif 000021
2004506333.tif 000022
【国際公開パンフレット（コレクトバージョン）】
2004506333.tif 000023
2004506333.tif 000024
【国際調査報告】
2004506333.tif 000025
2004506333.tif 000026
2004506333.tif 000027
2004506333.tif 000028