(57)【要約】【課題】ブリッジ構成の薄膜要素網を含むサンプルホールド回路を提供する。【解決手段】薄膜要素のそれぞれは巨大磁気抵抗を示す。またこの回路は、前記薄膜要素のそれぞれに磁気的に結合され、それに磁界を印加する複数の導体を含む。この回路は、複数の導体を用いて入力信号に対応する値をサンプリングし記憶するように動作可能である。【選択図】図１２ａ
2004533109.tif 000002
【特許請求の範囲】
【請求項１】
ブリッジ構成の薄膜要素の回路網を備えるサンプルホールド回路であって、前記薄膜要素のそれぞれは巨大磁気抵抗を示し、関連付けられた薄膜要素を磁気的にバイアスするよう動作可能である第１磁性膜を有し、前記回路は、前記薄膜要素のそれぞれに誘導的に結合されてそれに磁界を印加する複数の導体を備え、前記回路は前記複数の導体を用いて入力信号に対応する値をサンプリングし記憶するように動作可能であるサンプルホールド回路。
【請求項２】
請求項１に記載のサンプルホールド回路であって、前記第１磁性膜は、関連付けられた薄膜要素を実質的に一定の磁界をそれに印加することによって磁気的にバイアスするように動作可能であるサンプルホールド回路。
【請求項３】
請求項２に記載のサンプルホールド回路であって、前記実質的に一定の磁界は、前記薄膜要素の容易軸に実質的に平行であるサンプルホールド回路。
【請求項４】
請求項１に記載のサンプルホールド回路であって、前記複数の導体は、前記入力信号を伝送するように動作可能である入力導体を備えるサンプルホールド回路。
【請求項５】
請求項４に記載のサンプルホールド回路であって、前記複数の導体は、サンプル信号を伝送し、それにより前記入力信号のサンプリングを促進するように動作可能なサンプル導体をさらに備えるサンプルホールド回路。
【請求項６】
請求項５に記載のサンプルホールド回路であって、前記入力信号および前記サンプル信号の一致は、前記薄膜要素のうちの少なくとも一つに関連付けられた磁化ベクトルを反転することによって前記入力信号のサンプリングを促進するサンプルホールド回路。
【請求項７】
請求項１に記載のサンプルホールド回路であって、前記複数の導体は、前記薄膜要素を後続のサンプリングの前に減磁するように動作可能なリセット導体を備えるサンプルホールド回路。
【請求項８】
請求項７に記載のサンプルホールド回路であって、前記リセット導体は、前記薄膜要素の容易軸に実質的に垂直なリセット磁界を印加することによって前記薄膜要素を減磁するように動作可能であるサンプルホールド回路。
【請求項９】
請求項１に記載のサンプルホールド回路であって、前記第１磁性膜は、前記薄膜要素および前記導体の間に設けられるサンプルホールド回路。
【請求項１０】
請求項１に記載のサンプルホールド回路であって、前記回路は、前記薄膜要素のうちの少なくとも一つに関連付けられた残留磁化を用いて、前記値を表す実質的に一定の出力電流を発生するように動作可能であるサンプルホールド回路。
【請求項１１】
請求項１に記載のサンプルホールド回路であって、前記薄膜要素は、全金属構造を備えるサンプルホールド回路。
【請求項１２】
請求項１に記載のサンプルホールド回路であって、前記薄膜要素は、４つの多層構造を備えるサンプルホールド回路。
【請求項１３】
請求項１２に記載のサンプルホールド回路であって、前記多層構造はそれぞれ、層群の複数の周期を備えるサンプルホールド回路。
【請求項１４】
請求項１３に記載のサンプルホールド回路であって、層群のそれぞれの周期は、第１保磁力によって特徴付けられる第１磁性層、第２保磁力によって特徴付けられる第２磁性層、および前記第１および第２磁性層の間に挟持された非磁性導体層を備えるサンプルホールド回路。
【請求項１５】
請求項１に記載のサンプルホールド回路であって、薄膜要素のそれぞれは、閉じた磁束構造を形成するサンプルホールド回路。
【請求項１６】
請求項１に記載のサンプルホールド回路であって、薄膜要素のそれぞれは、開いた磁束構造を形成するサンプルホールド回路。
【請求項１７】
請求項１に記載のサンプルホールド回路であって、前記ブリッジ構成は、ホイートストンブリッジを備えるサンプルホールド回路。
【請求項１８】
請求項１に記載の前記サンプルホールド回路を備えるアナログーディジタル変換器（ＡＤＣ）。
【請求項１９】
請求項１８に記載のサンプルホールド回路であって、前記ＡＤＣは、パラレル法ＡＤＣ、統合されたパラレル・重み付け法ＡＤＣ、重み付けＡＤＣ、およびカウンタ法ＡＤＣのうちの一つを備えるアナログーディジタル変換器（ＡＤＣ）。
【請求項２０】
複数の比較器をさらに備える請求項１８に記載の前記ＡＤＣ。
【請求項２１】
前記比較器のそれぞれはトランスピンナを備える請求項２０に記載の前記ＡＤＣ。
【請求項２２】
請求項１８に記載の前記ＡＤＣを備える電子システム。
【請求項２３】
アナログーディジタル変換器（ＡＤＣ）であって、
サンプルホールド回路、
量子化回路、および
複数の比較器を備え、
前記サンプルホールド回路および前記複数の比較器のそれぞれは、少なくとも一つの固体要素を備え、それぞれの固体要素はブリッジ構成の薄膜要素網を備え、少なくとも一つの薄膜要素は巨大磁気抵抗を示し、少なくとも一つの導体が誘導的に前記少なくとも一つの薄膜要素に結合され、それに磁界を印加するＡＤＣ。
【請求項２４】
請求項２３に記載のＡＤＣであって、前記量子化回路は、電流ディバイダ網を備え、前記電流ディバイダ群のそれぞれは、前記比較器群のうちの対応するものに参照電流を供給するＡＤＣ。
【請求項２５】
請求項２３に記載のＡＤＣであって、前記サンプルホールド回路は、前記固体要素群のうちの第１固体要素を備えるＡＤＣ。
【請求項２６】
請求項２５に記載のＡＤＣであって、前記第１固体要素中の前記薄膜要素のそれぞれは、巨大磁気抵抗を示し、それに関連付けられた第１磁性膜を有し、前記第１磁性膜は、前記関連付けられた薄膜要素を磁気的にバイアスするように動作可能であり、前記少なくとも一つの導体は、誘導的に前記薄膜要素のそれぞれに結合された複数の導体を備え、前記サンプルホールド回路は、前記複数の導体を用いて入力信号の値をサンプリングし記憶するＡＤＣ。
【請求項２７】
請求項２６に記載のＡＤＣであって、前記第１磁性膜は、前記関連付けられた薄膜要素を、実質的に一定の磁界をそれに印加することによって磁気的にバイアスするように動作可能であるＡＤＣ。
【請求項２８】
請求項２７に記載のＡＤＣであって、前記実質的に一定の磁界は、前記薄膜要素の容易軸に実質的に平行であるＡＤＣ。
【請求項２９】
請求項２３に記載のＡＤＣであって、前記比較器のそれぞれは、前記固体要素のうちの一つを備えるＡＤＣ。
【請求項３０】
請求項２３に記載のＡＤＣであって、前記サンプルホールド回路、量子化回路、および前記複数の比較器は、パラレル法ＡＤＣ、統合されたパラレル・重み付け法ＡＤＣ、重み付けＡＤＣ、およびカウンタ法ＡＤＣのうちの一つとして動作するように構成されるＡＤＣ。
【請求項３１】
請求項２３に記載のＡＤＣであって、巨大磁気抵抗を示す前記薄膜要素は、全金属構造を備えるＡＤＣ。
【請求項３２】
請求項２３に記載のＡＤＣであって、巨大磁気抵抗を示す前記薄膜要素は、多層構造を備えるＡＤＣ。
【請求項３３】
請求項３２に記載のＡＤＣであって、前記多層構造は、層群の複数の周期を備えるＡＤＣ。
【請求項３４】
請求項３３に記載のＡＤＣであって、層群のそれぞれの周期は、第１保磁力によって特徴付けられる第１磁性層、第２保磁力によって特徴付けられる第２磁性層、および前記第１および第２磁性層間に挟持された非磁性導体層を備えるＡＤＣ。
【請求項３５】
請求項２３に記載のＡＤＣであって、巨大磁気抵抗を示す前記薄膜要素のそれぞれは、
閉じた磁束構造を形成するＡＤＣ。
【請求項３６】
請求項２３に記載のＡＤＣであって、巨大磁気抵抗を示す前記薄膜要素のそれぞれは、開いた磁束構造を形成するＡＤＣ。
【請求項３７】
請求項２３に記載のＡＤＣであって、前記ブリッジ構成は、ホイートストンブリッジを備えるＡＤＣ。
【請求項３８】
請求項２３に記載のＡＤＣであって、前記サンプルホールド回路、量子化回路、および複数の比較器の全ては、マスク群の単一のセットを用いて単一の基板上に製造されるＡＤＣ。
【請求項３９】
請求項２３に記載の前記ＡＤＣを備える電子システム。
【請求項４０】
アナログーディジタル変換器（ＡＤＣ）であって、前記ＡＤＣを構成する全ての回路要素は固体要素群を備え、それぞれの固体要素はブリッジ構成の薄膜要素網を備え、少なくとも一つの薄膜要素は巨大磁気抵抗を示し、少なくとも一つの導体が誘導的に前記少なくとも一つの薄膜要素に結合され、それに磁界を印加するＡＤＣ。
【請求項４１】
サンプルホールド回路、量子化回路、および複数の比較器を備えるアナログーディジタル変換器を製造する方法であって、前記サンプルホールド回路、量子化回路、前記複数の比較器のそれぞれは固体要素群を備え、それぞれの固体要素はブリッジ構成の薄膜要素網を備え、少なくとも一つの薄膜要素は巨大磁気抵抗を示し、少なくとも一つの導体が誘導的に前記少なくとも一つの薄膜要素に結合され、それに磁界を印加し、前記方法は、前記サンプルホールド回路、量子化回路、前記複数の比較器のそれぞれを、マスク群の単一のセットを用いて単一の基板上に形成することを含む方法。
【請求項４２】
ブリッジ構成の薄膜要素網を備えるサンプルホールド回路であって、前記薄膜要素のそれぞれは巨大磁気抵抗を示し、前記回路は、誘導的に前記薄膜要素のそれぞれに結合され、それに磁界を印加する複数の導体を備え、前記回路は、前記薄膜要素のうちの少なくとも一つに関連付けられた残留磁化を用いて、入力信号を表す実質的に一定の出力電流を発生するように前記複数の導体を用いて動作可能であるサンプルホールド回路。
【請求項４３】
請求項１に記載のサンプルホールド回路であって、前記複数の導体は、前記入力信号を伝送するように動作可能な入力導体を備えるサンプルホールド回路。
【請求項４４】
請求項４３に記載のサンプルホールド回路であって、前記複数の導体は、サンプル信号を伝送し、それにより前記出力信号の発生を促進するように動作可能なサンプル導体を備えるサンプルホールド回路。
【請求項４５】
請求項４４に記載のサンプルホールド回路であって、前記入力信号および前記サンプル信号の一致は、前記薄膜要素のうちの少なくとも一つに関連付けられた磁化ベクトルを反転することによって前記出力信号の発生を促進するサンプルホールド回路。
【請求項４６】
請求項４２に記載のサンプルホールド回路であって、前記複数の導体は、前記薄膜要素に関連付けられた磁化を繰り返し可能な状態に初期化するように動作可能なリセット導体を備えるサンプルホールド回路。
【請求項４７】
請求項４６に記載のサンプルホールド回路であって、前記リセット導体は、前記薄膜要素の容易軸に実質的に垂直なリセット磁界を印加することによって前記磁化を初期化するように動作可能であるサンプルホールド回路。
【請求項４８】
請求項４２に記載のサンプルホールド回路であって、前記薄膜要素は、全金属構造を備えるサンプルホールド回路。
【請求項４９】
請求項４２に記載のサンプルホールド回路であって、前記薄膜要素は、４つの多層構造を備えるサンプルホールド回路。
【請求項５０】
請求項４９に記載のサンプルホールド回路であって、前記多層構造はそれぞれ、層群の複数の周期を備えるサンプルホールド回路。
【請求項５１】
請求項５０に記載のサンプルホールド回路であって、層群のそれぞれの周期は、第１保磁力によって特徴付けられる第１磁性層、第２保磁力によって特徴付けられる第２磁性層、および前記第１および第２磁性層の間に挟持された非磁性導体層を備えるサンプルホールド回路。
【請求項５２】
請求項４２に記載のサンプルホールド回路であって、薄膜要素のそれぞれは、閉じた磁束構造を形成するサンプルホールド回路。
【請求項５３】
請求項４２に記載のサンプルホールド回路であって、薄膜要素のそれぞれは、開いた磁束構造を形成するサンプルホールド回路。
【請求項５４】
請求項４２に記載のサンプルホールド回路であって、前記ブリッジ構成は、ホイートストンブリッジを備えるサンプルホールド回路。
【請求項５５】
請求項４２に記載の前記サンプルホールド回路を備えるアナログーディジタル変換器（ＡＤＣ）。
【請求項５６】
請求項５５に記載のサンプルホールド回路であって、前記ＡＤＣは、パラレル法ＡＤＣ、統合されたパラレル・重み付け法ＡＤＣ、重み付けＡＤＣ、およびカウンタ法ＡＤＣのうちの一つを備えるアナログーディジタル変換器（ＡＤＣ）。
【請求項５７】
複数の比較器をさらに備える請求項５５に記載の前記ＡＤＣ。
【請求項５８】
前記比較器のそれぞれはトランスピンナを備える請求項５７に記載の前記ＡＤＣ。
【請求項５９】
請求項５５に記載の前記ＡＤＣを備える電子システム。
【請求項６０】
ブリッジ構成の薄膜要素網を備えるサンプルホールド回路であって、前記薄膜要素のそれぞれは巨大磁気抵抗を示し、前記回路は、入力信号を伝送するように動作可能な信号導体、およびストローブ信号を伝送するように動作可能なサンプル導体をさらに備え、前記信号およびサンプル導体は、誘導的に前記薄膜要素の選択された要素に結合され、前記回路は、前記ストローブ信号に応答して前記入力信号に対応する値をサンプリングし、記憶するように動作可能であるサンプルホールド回路。
【請求項６１】
請求項６０に記載のサンプルホールド回路であって、前記入力信号および前記ストローブ信号の一致は、前記薄膜要素のうちの少なくとも一つに関連付けられた磁化ベクトルを反転することによって前記値のサンプリングおよび記憶を促進するサンプルホールド回路。
【請求項６２】
請求項６０に記載のサンプルホールド回路であって、前記薄膜要素のそれぞれに関連付けられた磁化を繰り返し可能な状態に初期化するように動作可能なリセット導体をさらに備えるサンプルホールド回路。
【請求項６３】
請求項６２に記載のサンプルホールド回路であって、前記リセット導体は、前記薄膜要素の容易軸に実質的に垂直なリセット磁界を印加することによって前記磁化を初期化するように動作可能であるサンプルホールド回路。
【請求項６４】
請求項６０に記載のサンプルホールド回路であって、前記回路は、前記薄膜要素のうちの少なくとも一つに関連付けられた残留磁化を用いて前記値をサンプリングし記憶するように動作可能であるサンプルホールド回路。
【請求項６５】
請求項６０に記載のサンプルホールド回路であって、前記薄膜要素は、全金属構造を備えるサンプルホールド回路。
【請求項６６】
請求項６０に記載のサンプルホールド回路であって、前記薄膜要素は、４つの多層構造を備えるサンプルホールド回路。
【請求項６７】
請求項６６に記載のサンプルホールド回路であって、前記多層構造はそれぞれ、層群の複数の周期を備えるサンプルホールド回路。
【請求項６８】
請求項６７に記載のサンプルホールド回路であって、層群のそれぞれの周期は、第１保磁力によって特徴付けられる第１磁性層、第２保磁力によって特徴付けられる第２磁性層、および前記第１および第２磁性層の間に挟持された非磁性導体層を備えるサンプルホールド回路。
【請求項６９】
請求項６０に記載のサンプルホールド回路であって、薄膜要素のそれぞれは、閉じた磁束構造を形成するサンプルホールド回路。
【請求項７０】
請求項６０に記載のサンプルホールド回路であって、薄膜要素のそれぞれは、開いた磁束構造を形成するサンプルホールド回路。
【請求項７１】
請求項６０に記載のサンプルホールド回路であって、前記ブリッジ構成は、ホイートストンブリッジを備えるサンプルホールド回路。
【請求項７２】
請求項６０に記載の前記サンプルホールド回路を備えるアナログーディジタル変換器（ＡＤＣ）。
【請求項７３】
請求項７２に記載のＡＤＣであって、前記ＡＤＣは、パラレル法ＡＤＣ、統合されたパラレル・重み付け法ＡＤＣ、重み付けＡＤＣ、およびカウンタ法ＡＤＣのうちの一つを備えるＡＤＣ。
【請求項７４】
複数の比較器をさらに備える請求項７２に記載の前記ＡＤＣ。
【請求項７５】
前記比較器のそれぞれはトランスピンナを備える請求項７４に記載の前記ＡＤＣ。
【請求項７６】
請求項６０に記載の前記ＡＤＣを備える電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ここで「トランスピンナ」と呼ばれ米国特許第５，９２９，６３６号および第６，０３１，２７３号に記載されたソリッドステートデバイスを組み込んだ回路およびシステムに関し、これら特許の開示内容全体が全ての目的のためにここで参照によって援用される。より具体的には本願は、トランスピンナ型サンプルホールド回路およびそのさまざまな応用例を記載する。
【背景技術】
【０００２】
現在製造および販売される圧倒的に大部分の電子回路およびシステムは、ここ５０年にわたって開発されてきた半導体技術に基づく。半導体処理技術および集積回路を製造する技術は、非常に高度になり、その結果より小さいデバイスサイズになってきているが、歩留まりおよび信頼性は高くなってきている。しかしそのような技術の精密さはその限界に到達しつつあるため、そのような技術にしたがって製造されるシステムが、可能なデータ処理パワーが時間とともに単調に増加すると仮定するムーアの法則に従い続けることができることはまずないだろう。
【０００３】
さらに半導体集積回路を製造する技術が精巧になるにしたがい、対応してコストも増す。例えば現在の最新の集積回路は、半導体回路、金属層、および組込回路を集積するのに多くの処理ステップを必要とし、さまざまな種類の材料が集積されるために問題が困難なものになる。より高いレベルの複雑さおよび集積度への要求は大きくなるばかりである。半導体産業が直面している技術的困難は、１９９９年９月２４日のＰ．Ｐａｃｋａｎによる雑誌「Ｓｃｉｅｎｃｅ」の３３ページから始まる部分によく要約されており、その全体が全ての目的のためにここで参照によって援用される。
【０００４】
最後に、従来の半導体集積回路技術が純粋に向かない応用例も存在する。そのような応用例の例には、外部の放射線への耐性が非常に重要な宇宙船システムがある。宇宙船に搭載される電子システムは典型的には、周到なシールドと、大気圏外ではふつうに存在する非常に多様な形態の放射線に曝露することによる情報の損失および／またはシステム故障を防ぐ防護システムとを必要とする。これらの対策は、金額および重量の点で高くつくだけでなく、それらはいつも完全に効果的とは言えず、宇宙旅行の危険を考えれば明らかな欠点になる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述を鑑みて、より高いレベルの集積を促進し、製造の複雑さを減らし、より大きいレベルの信頼性をより広い多様性を持つ動作環境で提供することが望ましい。
【課題を解決するための手段】
【０００６】
本発明によれば、ここで「トランスピンナ」と呼ばれる全金属固体デバイスに基づく電子回路およびシステムは、上述の問題に対応する。より具体的には、本発明の実施形態は、従来のサンプルホールド回路が採用されえる、例えばアナログーディジタル変換器のような大きい回路で使用されえるトランスピンナに基づくサンプルホールド回路を提供する。
【０００７】
よって本発明は、ブリッジ構成の薄膜要素網を含むサンプルホールド回路を提供する。薄膜要素のさまざまなは巨大磁気抵抗を示し、関連付けられた薄膜要素を磁気的にバイアスするように動作可能なそれと関連付けられた第１磁性膜を有する。また回路は、薄膜要素と誘導的に結合され、それに磁界を印加する複数の導体を含む。回路は、複数の導体を用いて、入力信号に対応する値をサンプリングし記憶するように動作可能である。
【０００８】
他の実施形態によれば、本発明は、ブリッジ構成の薄膜要素網を備えるサンプルホールド回路を提供する。薄膜要素のそれぞれは巨大磁気抵抗を示す。複数の導体は、薄膜要素と誘導的に結合され、それに磁界を印加する。回路は、薄膜要素の少なくとも一つに関連付けられた残留磁化を用いて入力信号を表す実質的に一定の出力電流を発生することが複数の導体を用いて可能である。
【０００９】
さらに他の実施形態によれば、本発明は、ブリッジ構成の薄膜要素網を備えるサンプルホールド回路を提供する。薄膜要素のそれぞれは巨大磁気抵抗を示す。また回路は、入力信号を伝送するように動作可能な入力導体、およびストローブ信号を伝送するように動作可能なサンプル導体を含む。入力およびサンプル導体は、薄膜要素の選択されたものに誘導的に結合される。回路は、ストローブ信号に応答して入力信号に対応する値をサンプリングし、記憶するように動作可能である。
【００１０】
本発明のサンプルホールド回路を採用するアナログーディジタル変換器のさまざまなタイプも提供される。サンプルホールド回路およびアナログーディジタル変換器を組み込む電子システムもまた本発明の範囲である。
【００１１】
本発明の性質および優位性をさらによく理解することは、明細書および図面の残りの部分を参照すれば達成できるだろう。
【発明を実施するための最良の形態】
【００１２】
発明者が考える本発明を実施するベストモードを含む本発明の具体的な実施形態が参照される。これらの具体的な実施形態の例は添付の図面に示される。本発明はこれらの具体的な実施形態とともに説明されるが本発明を記載された実施形態に限定する意図はないことが理解されよう。むしろ添付の特許請求の範囲によって規定される本発明の精神および範囲の中に含まれるとして、代替物、改変および等価物も含まれると意図される。以下の説明においては、本発明の完全な理解のために多くの具体的な詳細が述べられる。本発明はこれらの具体的な詳細の一部または全てがなくても実施できる。さらに、本発明を不必要にぼかさないために、よく知られたプロセス操作は詳細に説明されていない。
【００１３】
「巨大磁気抵抗」ＧＭＲは、伝導電子が磁気多層薄膜中を通るときに受ける、多重磁気層中の磁化の相対的な向きに依存する抵抗値の差をいう。強磁性体材料については、磁化と反平行なものよりも平行なスピンの電子についての強磁性体層中の伝導電子のエネルギーレベルが低い（数エレクトロンマイクロボルトだけ）ためにこの差が起こる。ＧＭＲ薄膜は、一つまたはそれ以上の多層の周期を含む多層構造であり、それぞれの周期は、非磁性伝導層によって分離された少なくとも二つの磁気薄膜層を有する。近接する磁気層の磁化が平行および反平行のアライメント間で変化するとき、ＧＭＲ内には抵抗の大きな変化が生じえる。
【００１４】
巨大磁気抵抗の特性は、ＧＭＲ薄膜１００に磁界を与えるフィールドコイル１０２を持つ多層ＧＭＲ薄膜１００を示す図１ａを参照して理解されよう。ＧＭＲ薄膜１００は、非磁性伝導層（不図示）によって分離された異なる保磁力の複数の磁性層を含む。抵抗計１０４は、ＧＭＲ薄膜１００の抵抗を測り、この抵抗は入力電流Ｉが変化すると変化する（図１ｂ参照）。ここで点線は高保磁力薄膜の飽和を示し、実線とは逆方向である。上述のようにもし第１保磁力の磁性層の磁化方向が第２保磁力の磁性層の磁化方向が平行であるなら、薄膜の抵抗値は低い。もし磁化方向が反平行なら抵抗値は高い。
【００１５】
ＧＭＲ薄膜１００は、一つ以上の組から形成されえて、それぞれの組は例えば、中程度の保磁力によって特徴付けられるコバルト層、銅層、コバルト層よりも低い保磁力によって特徴付けられるパーマロイ層、および他の銅層を有する。交互に並ぶ磁性層の異なる保磁力は、それぞれの磁化方向の向きを反平行にすることを可能にする。銅層は物理的に磁性層を分離し、これにより交換力によって密に結合されることを防ぐ。結果として、高保磁力薄膜中の磁化を反転することなく、低い保磁力中の磁化を反転することが可能になる。図１ｂは、高保磁力コバルト層の極性を反転させるのに充分ではない入力電流Ｉについての仮想的な抵抗曲線を示す。電流が増加すると、低い保磁力の薄膜のほとんどが反転し、よって抵抗が増加する。低い保磁力の薄膜全体が反転すると、それ以上の抵抗の変化はなく、抵抗曲線は水平になる。
【００１６】
図２ａは、トランスピンナ２００の概略図を示し、ここでＧＭＲ多層薄膜ストリップ２０２は、３つの抵抗要素２０４のブリッジ構成の中に設けられる。導体２０６は、ＧＭＲ薄膜２０２の周りに巻かれて、それに磁界を与える。入力信号は端子２０８および２１０に供給される。出力端子２１２および２１４は、電圧計で示される出力電圧を与える。この構成によれば、出力電圧が正負かゼロになる。すぐにわかるように、ＤＣ入力電流Ｉについてでさえ、入力（端子２０８および２１０の間）は、抵抗の点で完全に出力（ノード２１２および２１４）から分離されている。出力の大きさは印加されたＢ＋電圧に比例し、ＧＭＲ薄膜２０２の流量を運ぶ電流によってだけ制限される。図２ｂは、トランスピンナ２００の出力電圧を入力電流の関数として示す。もし抵抗２０４が適切に選ばれるなら、出力電圧はオフセット誤差（ペデスタル）を持たない。すなわち曲線は、ｙ軸とｙ＝０において交差し、図１ｂのように持ち上げられない。もし高保磁力薄膜が、強い入力電流または外部磁界によって反転されるなら、図２ｂの点線で示されるように出力の極性は反転される。単一周期のＧＭＲ薄膜２０２および３周期ＧＭＲ薄膜２０２が図２ｃおよび２ｄにそれぞれ示され、それぞれはパーマロイ（２１６）、コバルト（２１８）および銅（２２０）の層を有する。図２ｃおよび２ｄのＧＭＲ薄膜は、さまざまなトランスピンナ構成が単一周期および多周期構造を採用しえることを示す。
【００１７】
上述のように、ＧＭＲ薄膜２０２の抵抗が変化するとトランスピンナ２００の出力も変化し、電流がＧＭＲ薄膜２０２を通って流れるのでＧＭＲ薄膜２０２にわたる電圧降下に比例する。出力は、他の辺に選ばれた抵抗比に依存して、両極性または単極性でありえる（つまりバイアスは正、負、またはゼロのいずれかでありえる）。またＢ−Ｈループの角形性に依存して出力は、直線的またはスレッショルドのあるステップ関数的でありえる。さらにもしＧＭＲ薄膜２０２が中心について対称的に構築されると、薄膜を通って流れる電流からの正味の磁界はゼロになる。したがって電流の大きさに関する唯一の制限は、ＧＭＲ薄膜２０２の発熱および／またはエレクトロマイグレーションである。ＧＭＲ薄膜は、銅、コバルト、ニッケルおよび鉄のような高エレクトロマイグレーションスレッショルドを有する金属を採用してもよい。
【００１８】
図３ａは、異なる構成を有する他のトランスピンナ３００の概略図を示す。一つのＧＭＲ薄膜だけでなく、トランスピンナ３００は、界磁を供給する周りに巻かれた導体３０４を持つブリッジ構成の４つのＧＭＲ薄膜３０２を採用する。トランスピンナ２００のように、デバイスの入力（端子３０６および３０８間）は、ＤＣ入力電流であってさえ、抵抗の点で出力（ノード３１０および３１２間）から分離されている。またトランスピンナ３００の出力電圧は、Ｂ＋の大きさおよびＧＭＲ薄膜３０２の流量を運ぶ電流によって決定される。図３ｂに示されるように、トランスピンナ３００は、トランスピンナ２００の４倍の出力を持つ。トランスピンナ３００はまた、全ての４つの薄膜が同一である場合、ブリッジが平衡してゼロオフセットになるという利点を有する。
【００１９】
図４は、トランスピンナ３００と実質的に概略的には同じ閉じた磁束構造を持つトランスピンナ４００を示す。トランスピンナ４００の中央部には絶縁体（不図示）があり、上部ＧＭＲ薄膜４０２および４０４は底部ＧＭＲ薄膜４０６および４０８にほとんど接触するくらいである。４つのＧＭＲ薄膜はホイートストンブリッジを形成し、ここでそれぞれの抵抗は変化しえる。入力導体４１０は磁界を供給し、出力電圧は出力導体４１２および４１４によって与えられる。バイアス電圧Ｂ＋はノード４１６および４１８間に印加される。
【００２０】
図５は、開いた磁束構成を持つトランスピンナ５００を示し、これは実質的に概略においてはトランスピンナ３００と同じである。ＧＭＲ薄膜要素５０２、５０４、５０６および５０８はホイートストンブリッジを形成し、単一のＧＭＲ堆積しか必要としない（すなわちＧＭＲ層は、単一のポンプダウンで堆積され、層の堆積の間でパターニングは必要とされない）。入力導体５１０は、界磁巻線の単一の層として巻かれる。図４の閉じた磁束構造は、優れたパフォーマンス、特に小さいサイズのデバイスを実現するが、複数のＧＭＲ堆積およびパターニングが伴う。
【００２１】
図６は、図５に示された全金属ＧＭＲトランスピンナについての入力電流および出力電圧間の関係を示す。トランスピンナは、まずその４つのＧＭＲ薄膜要素を容易な軸に沿って（つまり薄膜ストリップの方向に平行に）磁石で飽和し、それから要素中の２つにおいてパーマロイ層の磁化方向が完全に反転するまで入力電流を印加する（ホイートストンブリッジからの出力が最大になるには２つの抵抗が高抵抗状態で、２つが低抵抗状態でなければならない）ことによって初期化される。このような初期化の後に、図６の曲線のデータが得られる。実線の曲線は、正も負も、初期化された状態から開始して取られている。点線の曲線は、初期磁化状態を再び確立するために、印加された磁界がより負にされる（最大出力の状態から開始）再磁化曲線である。
【００２２】
図６の実線の曲線は、原点付近で平坦な部分を示し、それから入力電流がスレッショルドに達するとき急な出力電圧の立ち上がりを示す。この平坦な部分およびスレッショルドは、論理または選択マトリクスのようなディジタルの応用例には好ましいことが理解されよう。曲線の平坦な部分は、主にパーマロイおよびコバルト層間の交換バイアスによる。リニアな応用例については、小さな外部バイアスを印加すること、または２つのコバルト層が反対の向きに磁化される対称スピンバルブ構造を作ることのいずれかによって、曲線のこの部分は除去されえる。
【００２３】
図７は、磁石で小さな外部バイアス（例えば１．５Ｏｅ）が容易な方向（つまり薄膜ストリップに平行）に印加されるときの図６のＧＭＲトランスピンナについての出力電圧対入力電流の曲線を示す。明らかに、原点付近の交換バイアスの平坦部は、実質的になくなっている。図６のように実線は初期状態から始まり、点線は再磁化曲線である。有限ヒステリシスのために、このトランスピンナは、リニアな応用例よりもディジタルの応用例により適する。
【００２４】
図６のＧＭＲトランスピンナは、１Ｏｅのパーマロイにおいてかなり大きなヒステリシスを有する。しかし一桁大きさが小さいパーマロイ保磁力もみつかっている。ＧＭＲトランスピンナの電圧および電流ゲインはパーマロイ保磁力に反比例し、電力利得はパーマロイ保磁力の二乗に反比例するのでこれは興味深い。多周期ＧＭＲ薄膜に見られるパーマロイ保磁力は、ふつう単周期ＧＭＲ薄膜よりもずっと低い。この理由は、多周期デバイスの間隔が密の薄膜中で磁壁が対をなして形成され、磁壁の静磁気エネルギーを大きく下げるからである。これはリニアの応用例については有用であり、なぜならトランスピンナの利得を増すからである。残念ながらコバルト層の保磁力においても対応する低下が見られる。この低下は望ましくなく、なぜならある点においてコバルト層の磁化方向は、パーマロイ層のそれらの磁化方向よりも低いスレッショルドで反転を始めるからである。特定の応用例について明らかに、これら２つのパラメータ間で適切なバランスが見つかるはずである。
【００２５】
特定の応用例においては、ＧＭＲトランスピンナは１より大きい利得を有することが望ましい。ＧＭＲトランスピンナの低い周波数の利得は、それらの基本パラメータの関数である。再び図５を参照し、トランスピンナ５００の入力線５１０は、出力回路から完全に絶縁されている。トランスピンナ５００の利得の計算のために、入力電流をｉ、入力電圧をｖ、入力線の抵抗をｒとする。さらにトランスピンナ５００の出力電圧をＶ、出力回路（ＧＭＲ薄膜を含む）の抵抗をＲ、電流をＩとする。また小さな印加磁界によって生じる抵抗のパーセント変化の比を表す変数を導入する。ずれが保磁力に比較して無視できるとすると、ここで抵抗率とよぶこの値Ｘは、
【数１】
2004533109.tif 000003
で与えられ、ここでＨCはＧＭＲ薄膜中のパーマロイの保磁力を表す。本発明のＧＭＲトランスピンナの電圧利得は抵抗率に比例し、電力利得は抵抗率の二乗に比例する。
【００２６】
トランスピンナの入力線は磁界を発生する。電流に対するそれによって発生する磁界の比は、ここでコイル効率Ｅと呼ばれる。一般にＥの値は、トランジスタのサイズが小さくなると劇的に大きくなる。もし他のパラメータ（入力線の抵抗も含め）が同じであるなら、電圧増幅はＥに比例し、電力増幅はＥの二乗に比例する。
【００２７】
トランスピンナのさまざまなパラメータの定義が与えられると、電圧増幅は以下のように与えられ、
【数２】
2004533109.tif 000004
電力増幅は以下のように与えられる。
【数３】
2004533109.tif 000005
【００２８】
式（１）および（３）から、トランスピンナ５００の電力増幅は、電流の二乗に比例し、ＧＭＲの二乗に比例し、駆動線効率の二乗に比例し、ＧＭＲ薄膜の保磁力の二乗に反比例する。
【００２９】
電力増幅のいくつかの数値例が理解の助けになろう。第１の例によれば、入力抵抗は０．８オーム、ＧＭＲ薄膜要素の抵抗は１２０オーム、抵抗率は０．０１１／Ｏｅ、コイル効率は２０Ｏｅ／アンペアである。もし入力電流として５００ｍＡが用いられるなら、式（３）によって電力増幅は１．８である。これは特に良い薄膜ではない。
【００３０】
第２の例によれば、抵抗率が０．１９／Ｏｅであることを除きパラメータは上の第１の例と同じである。電力増幅はこんどは５４１になる。これはロジックツリーとして望ましい値よりも高いが、電流を適当に下げることによって望ましい値に下げることができる。
【００３１】
第３の例によれば、小型化されたトランジスタが図４のように構成され、その寸法の幅は１ミクロンオーダーである。銅入力導体は１ミクロンの厚さで３ミクロンの長さである。入力抵抗は０．０５オーム、出力抵抗は８オーム、コイル効率は６０００Ｏｅ／アンペア、抵抗率は０．１９／Ｏｅ、電流は１ｍＡである。電力増幅は２０８である。
【００３２】
結論は、実質的な電力増幅が、既存のＧＭＲ薄膜構成を用いたＧＭＲトランスピンナで達成されえることである。さらに、トランジスタが大きいか、または従来のリソグラフィの限界程度まで小さいかにかかわらず、数百の増幅率が得られるが、これは増幅率がデバイスのサイズに独立しているからである。しかしＧＭＲトランスピンナはデバイスが小型化しても電力増幅が低下しないが、デバイスの電力を扱う能力はもちろんデバイスサイズが小さくなると低下する。ＧＭＲトランスピンナは高出力電流で低出力電圧か、または高出力電圧で低出力電流かのいずれかを実現するように設計されえる。これらのパラメータは、ＧＭＲ薄膜のアスペクト比によって決定される。もしＧＭＲ薄膜が長く幅が狭い導体であるなら、出力は高電圧で低電流である。もしＧＭＲ薄膜が短く幅が広い導体であるなら、出力は低電圧で高電流である。電力増幅はアスペクト比に比較的、独立している。
【００３３】
高い電力増幅を得るには次のことがなされえる。
【００３４】
（１）抵抗ｒを低めるために入力ストリップラインをなるべく厚くする。電力増幅はｒにだけリニアに依存し、これは他のステップよりもクリチカルではない。
【００３５】
（２）ＧＭＲを上げることによって、またはパーマロイの保磁力を低くすることによって抵抗率をなるべく高くする。
【００３６】
（３）エレクトロマイグレーションの問題なしにより高い電流を得るためにＧＭＲ薄膜をなるべく厚くする。これは多くの周期（例えば１５％のＧＭＲを得るために１５周期が採用されている）を意味する。
【００３７】
非常に低い保磁力を持つ低ＧＭＲ薄膜を用いて高電力増幅のＧＭＲトランスピンナを構築することもできるが、結果としてできるデバイスは非効率なものになりえる。もし全体の電力消費が考慮の対象なら、高ＧＭＲ薄膜を使うべきである。例えば２２％より大きいＧＭＲを持つＧＭＲ薄膜を作ることが可能である。
【００３８】
トランスピンナが大きな利点を提供する応用例は幅広い。例えばトランスピンナは、不揮発性論理ゲート、すなわち電力がなくなってもその状態を保持するゲートを実現するのに用いられえる。さらに全金属薄膜は、半導体よりも放射線によるダメージへの耐性がずっと強いので、トランスピンナは本質的に放射線に強い電子機器を実現するのに用いられえる。
【００３９】
図７に示される曲線はヒステリシスを呈する。これは論理デバイスについては害にはならないが（実際、有用でありえる）、リニアのトランスピンナパフォーマンスについては、ヒステリシスループは閉じられ、有限の動作領域内でまっすぐにならなければならず、さらに非常に低い保磁力を持つ薄膜が用いられなければならない。一般に薄膜のヒステリシスループの形状は、印加磁界の方向に依存する。リニア領域でのトランスピンナ動作のための偏ヒステリシスＧＭＲ薄膜を得るのに、ヒステリシスおよびＧＭＲ薄膜からの歪みを除去する３つの異なるアプローチが説明される。あるアプローチは、低保磁力要素の異方性磁界よりもわずかに大きい強度を持つ横（すなわち容易方向に垂直）バイアス磁界の印加である。増幅される信号は変化する容易軸磁界として与えられる。このバイアス磁界は、外部コイルまたは磁石によって、またそれぞれの増幅器上に別個に設けられた磁石によって、またはストリップライン中の電流によって与えられえる。バイアスの効果は、ヒステリシスを除去すること、および縦方向の透磁率を大きく増すことであり、これは２つの文献、E. J. TorokおよびR. A. Whiteによる１９６３年４月、Journal of Applied Physicsの「Longitudinal Permeability in Thin Permalloy Films」の34, No.4, (Part 2) pp. 1064-1066、およびE.J. Torok らによる１９６２年１０月、Journal of Applied Physicsの「Measurement of the Easy-Axis and Hk Probability Density Functions for Thin Ferromagnetic Films Using the Longitudinal Permeability Hysteresis Loop」の33, No. 10, pp. 3037-3041に記載されており、それらの全体が全ての目的のためにここで参照によって援用される。これらの文献の数学的手法は、一つ以上の低保磁力層（例えばパーマロイ）を有し、異方性磁界Ｈkを持つ抵抗ＲのＧＭＲ薄膜が困難軸磁界Ｈt＞Ｈkでバイアスされ、微小な容易軸磁界ｄＨLが印加されるとき、薄膜は対応する抵抗変化ｄＲを生じ、以下のように与えられる。
【数４】
2004533109.tif 000006
ここでＧＭＲは最大抵抗変化であり、ＨTは薄膜の任意の領域のＨkの最大よりも大きくなければならない。この抵抗変化の微分は、もし薄膜の不均質性が小さいならかなり大きくなりえる。これは、横バイアスされた透磁率によって偏ヒステリシスＧＭＲ薄膜を得るのに重要な方法である。結果として、ある範囲内でリニアな応答を持つアナログ信号が得られる。
【００４０】
ヒステリシスをなくす他のアプローチにおいては、トランスピンナ内のパーマロイ層は、困難方向において駆動され、センスされる。コバルト層は、その容易軸がパーマロイの困難軸に平行であるように堆積される。これはその堆積中にパーマロイの容易軸から９０度でコバルト層を飽和させることによって達成される。この方法は一般に、バイアス磁界を動作中に必要としない。つまり高保磁力層（群）およびパーマロイ層間の交換バイアスは、困難軸ループが開放することを防ぐのにふつう充分である。困難軸に駆動される薄膜の感度は、横バイアスされた透磁率（上述）に基づくアプローチほどよくはないが、直線性が広い範囲にわたって延び、この方法は困難方向でのバイアスと、容易方向での駆動とを防ぐ点で実現するのがより容易である。
【００４１】
さらに他のアプローチはサンプリング方法を伴う。パルスがそれぞれのデータサンプル間でトランスピンナに印加される。パルスは、トランスピンナのパーマロイ層を飽和させて、その間にどのような信号が印加されるかにかかわらず同一である初期状態にするのに充分な大きさである。印加されるパルスの周波数は、増幅される信号の対象となる最も高い周波数よりは高くなければならない。それぞれのデータサンプルの前に磁性材料を再初期化するために狭いパルスを用いる結果、磁気履歴を消去し、出力におけるヒステリシスをなくすことになる。出力は、サンプリング技術によって、またはローパスフィルタでアナログ出力として検出されえる。
【００４２】
全てのありえる電子回路は、アナログであってもディジタルであっても、能動要素、例えばトランジスタを、４つの基本受動要素、すなわち抵抗、キャパシタ、コイルおよびトランスとともに用いることによって実現されえることが一般に理解される。コイルもトランスも半導体バイポーラ技術では得られないこともわかっている。対称的に、ＧＭＲトランスピンナはこれらの要素を実現するために採用されえる。実際、ＧＭＲトランスピンナは、さまざまなアナログ、ディジタルおよび混合された汎用全金属回路、サブシステム、およびシステムの基本を提供する。容量および抵抗は、受動トランスおよびトランスピンナのために用いられるのと同じ金属技術で実現されえるので、これらの要素全ては同一の基板上で非常に効率的に組み合わされて、包括的に多様な全金属回路を作り出す。クリチカルサイズ以下ではパフォーマンスが低下する半導体チップとは違い、ＧＭＲデバイスの特性は寸法が小さくなるほど改善される。
【００４３】
適切な動作領域でバイアスされると、ＧＭＲトランスピンナは、論理ゲートの基本構築ブロックとして用いられえ、それによりＧＭＲベースのディジタル電子回路の基礎を提供する。トランジスタと同様、論理要素がトランスピンナの組み合わせで作りえる一方で、他の代替手段もある。さまざまな論理動作は、単一のトランスピンナで実現されえる。これらのトランスピンナは一つ以上の入力線を有する。そのようなトランスピンナの例が図８および９に示される。
【００４４】
図８は、そのような全金属ＧＭＲトランスピンナ８００および２つのドライブ線を示す。４つのＧＭＲ薄膜８０２は互いに結合されフォールデッドホイートストンブリッジ構成をなす。ＧＭＲ薄膜８０２のそれぞれは、その容易軸を長手方向に有する四角形のストリップとして示される。磁束還流も容易軸に沿うが図示はされない。２つのドライブ線（ゲート＃１および＃２）は、導体ストリップに堆積される。電流をゲート＃２に印加すると、４つのＧＭＲ薄膜全てが同じ向きに磁化される傾向がある。電流をゲート＃１に印加すると、隣接するＧＭＲ薄膜が逆に磁化される傾向がある。適切なパルスの組み合わせで、半選択パルスを用いて高保磁力層を正または負にある向きに磁化し、または交互のストリップを交互の向きに磁化できる。
【００４５】
上述のように、トランスピンナの平衡がとれるとき、その出力はゼロである。一つ以上のＧＭＲ薄膜中の低保磁力層を反転するスレッショルドを超える入力電流は、薄膜抵抗を変化しえて、よってトランスピンナを不平衡にし、その結果、出力信号を生じる。論理ゲートの特定のタイプは、入力線の特定の構成によって、かつ適切な入力電流値を選ぶことによって基本トランスピンナから実現できる。トランスピンナ論理ゲートの動作に影響を与える他の特性としては、与えられた入力電流が通る抵抗の選択、選択された抵抗中の電流の極性、およびトランスピンナ中の低保磁力層の磁化に対する入力電流によって発生された磁界の向きがある。
【００４６】
論理ゲートを単一のトランスピンナで実現するには２つのプロシージャが有用である。一つは、ＧＭＲ薄膜中の低保磁力層の保磁力によって決定されるトランスピンナスレッショルドを設定することを伴う。薄膜の保磁力を設定するさまざまな方法が当該技術分野で知られている。よってスレッショルドは、トランスピンナのＧＭＲ薄膜中の低保磁力層の少なくとも一つの保磁力を選ぶか、または調節することによって設定される。他のプロシージャは、全ての薄膜層の磁化方向によって決定されるＧＭＲ薄膜の極性を反転することを伴う。よってトランスピンナの極性は、トランスピンナ中の全てのＧＭＲ薄膜の全ての層の磁化の向きを逆にすることによって反転される。
【００４７】
さまざまな実施形態によれば、トランスピンナＧＭＲ要素の平衡は、磁気抵抗トリミングとして知られる技術を用いて達成され、この磁気抵抗トリミングにおいては、選択されたＧＭＲ要素の磁化が操作されて所望の平衡を得る。磁気抵抗トリミング技術は、２００２年１月１７日公開、MAGNETORESISTIVE TRIMMING OF GMR CIRCUITSと題された国際公表番号ＷＯ  ０２／０５４７０  Ａ２に記載されており、その全体が全ての目的のためにここで参照によって援用される。
【００４８】
単一のトランスピンナで実現される論理動作には以下のものが含まれる。
【００４９】
ＡＮＤゲート：  トランスピンナは、入力線からの磁界の和が反転スレッショルドを超えない限り反転しない。ＡＮＤゲートは、その全ての入力が論理「１」でない限り出力を生じないものとして定義される。もしトランスピンナがｎ本の入力線を有し、それぞれの入力パルスの大きさがスレッショルドの（１／ｎ）であるなら、トランスピンナはＡＮＤゲートである。
【００５０】
ＮＡＮＤゲート：  これはＡＮＤゲートの逆であり、もし全ての入力がゼロであるなら、その場合に限り出力を与える。トランスピンナＮＡＮＤゲートは、ＡＮＤゲートと同様に作られ、全ての要素の磁化を反転することによって、ゲートが全てのｎ個の入力が論理「０」である場合にのみ反転し、一つ以上が論理「１」であるなら反転しない。
【００５１】
ＯＲゲート：  ＯＲゲートの定義は、もし一つまたは両方の入力が「１」であるなら出力を与えるものである。これはトランスピンナのスレッショルドを、単一の入力が薄膜の反転に充分であるように設定することによって作られえる。
【００５２】
異なる単一トランスピンナ論理ゲートについて異なる反転スレッショルドが要求されるという事実によって、実際の問題が生じる。しかしこれらのスレッショルドが、同一基板上の異なるタイプのゲートについて調節されえるさまざまな方法が存在する。これらには、堆積の順番を操作するが含まれ、なぜなら順番は、低および高保磁力薄膜の両方の保磁力に大きな影響を与えるからである。この方法は、さらなる堆積ステップを伴う。特定のトランスピンナについての反転スレッショルドを調節するもう一つの方法は、ストリップラインを流れる電流からの磁界はストリップラインの幅に依存するという事実から導かれる。
【００５３】
ＮＯＲゲート：  ＮＯＲゲートの定義は、もし一つまたは両方の入力が「０」であるなら出力を与えるものである。これは単にＯＲの逆である。これは上のＮＡＮＤのようにＧＭＲ薄膜の極性を反転することによって実現されえる。
【００５４】
ＮＯＴゲート：  ＮＯＴゲートは、入力パルスの極性を正から負に変え、またはその逆を行うインバータである。これは入力巻き線の極性を逆にするか、または電源端子を入れ替えることによってトランスピンナで容易に実現できる。
【００５５】
排他的ＯＲ（ＸＯＲ）ゲート：  これは、入力群のうちの一つだけが「１」であるときに出力を与えるゲートである。これは一つの入力が低保磁力要素を反転するのに充分であり、出力を与えるが、一方、２つまたはそれより多いパルス入力は、高保磁力要素も反転するのに充分なだけ大きく、よってゼロ出力を与えるようなトランスピンナで実現できる。ゲートは使用のたびにリセットされなければならない。
【００５６】
トランスピンナベースのＸＯＲゲート９００の回路図が図９に示される。示されるように、入力電流１は抵抗Ｒ１およびＲ３を通り、入力電流２は抵抗Ｒ２およびＲ４を通る。もし両方の入力の電流が反転スレッショルドより小さいなら、出力はゼロである。もし２つの入力電流のうち、ただ一つだけの電流がこのスレッショルドより上なら、抵抗ペアのいずれかの抵抗が変化し、トランスピンナは不平衡になり、出力信号が発生する。もし両方の入力電流が反転スレッショルドより上なら、全ての４つの抵抗が均等に変化し（もし適切にトリミングされているなら）、トランスピンナ平衡のままであり、出力信号はゼロである。
【００５７】
ディジタルの応用例については、鋭いスレッショルドおよび方形パルス出力を持つトランスピンナが望ましい。アナログの応用例については、リニア応答が好ましい。リニア領域で動作するトランスピンナは、基本アナログ回路の全ての要素を構成するに用いられえて、これは汎用アナログ回路をＧＭＲ薄膜に基づいて作るのに充分である。
【００５８】
信号増幅の応用例のためにリニア領域で動作するトランスピンナの具体例は、シリコン技術に対するトランスピンナの二元機能の独特の優位性の一部を示す。差動増幅器は典型的には、動作周波数帯内のコモンモード信号およびコモンモードノイズを除去するのに用いられる。上述のようにトランスピンナの動作領域は、そのトランスとしての機能においてはＤＣから（ＤＣも含めて）高周波カットオフリミットまで延びる。ＧＭＲトランスピンナは、そのトランジスタ機能において、シングルエンド出力モードで低信号を増幅するのと同様に、そのトランス機能においてコモンモード信号を差動入力モードで除去するのに有効に利用されえる。低信号増幅においてＧＭＲトランスピンナは、シリコン集積回路で非常に面倒な、入力におけるオフセット電圧の問題をなくせるというさらなる優位性を持つ。集積化差動増幅器のための低オフセット入力電圧を達成するためにシリコン技術においては多大の労力が払われていることに注意されたい。すなわち、低オフセット入力電圧は、シリコン回路においては、他のパラメータを劣化させる犠牲のもとでのみ達成可能である。そのような代価は、トランスピンナを使用する際は不要であるが、これはその二元のトランス／トランジスタ特性による。具体的には入力信号は、トランスの特性を主として持ちつつ、ＤＣを含むフラットな低周波数応答の優位性も併せ持つ差動入力に印加される。出力信号は、トランスピンナ特性を持つ出力によって増幅される。トランスピンナはよって差動増幅器に特に適している。
【００５９】
図１０は、ゲート付きＧＭＲ差動増幅器１０００を示す。再び、４つのＧＭＲ薄膜１００２がホイートストンブリッジ構成に配される。２つの入力線１００４および１００６は、ＧＭＲ薄膜１００２のパーマロイ層に反転磁界を供給する。もし線１００４および１００６上の信号が同一であるなら、反転は起こらず、出力（ノード１００８および１０１０間）はゼロである。よってどのようなコモンモードノイズも阻止される。４つの線全て（ゲート線＃１および＃２および入力線１００４および１００６）は電気的に絶縁されており、すなわちゲート付き差動増幅器１０００中のそれらの線間、またはＧＭＲ薄膜１００２とは電気的接続は存在しない。
【００６０】
トランスピンナは電流駆動デバイスなので、重要なパラメータは、与えられた入力電流についての与えられたトランスピンナの出力電流である。これは、例えばあるトランスピンナが他のものを反転できるか、またはどのくらいの増幅が得られるかを決定する。特に興味があるのは、増幅率Ａ＝ｉout／ｉinのトランスピンナへの電力供給への、およびそのパラメータへの依存性である。この関係は次の式によって与えられる。
【数５】
2004533109.tif 000007
ここで、Ｖは単位がボルトの電源電圧であり、ｇｍｒは薄膜のＧＭＲ値の比（すなわちＧＭＲ値は通常、百分率で参照される）、Ｈcは単位がＯｅの保磁力、ｗおよびＬは単位がミクロンのＧＭＲストリップの幅および長さであり、Ｒｓｑ＝ｒ／（Ｌ／ｗ）は単位が平方当たりのオームである、抵抗ｒを持つＧＭＲ薄膜のシート抵抗率である（平方当たりのオームは、薄膜技術において標準的な語であり、なぜなら薄膜の正方形の端から端までの抵抗は、正方形のサイズとは独立だからである）。
幅ｗのストリップライン中のｉinで作られる磁界Ｈは、次の式によって与えられる。
【数６】
2004533109.tif 000008
またｉoutは、次の式によって与えられる。
【数７】
2004533109.tif 000009
ここでＨは単位がＯｅであり、ｉoutおよびｉinは単位がｍＡであり、ｗは単位がミクロンであり、Ｖは単位がボルトである。
【００６１】
多くのトランスピンナベースのデバイスは、一つのトランスピンナを反転させるのにもう一つのトランスピンナが必要である。例として、トランスピンナシフトレジスタ、トランスピンナ選択マトリクス、トランスピンナ多段増幅器が挙げられる。トランスピンナが他のトランスピンナを反転するのに用いられるとき、反転するトランスピンナの出力電流は、反転されるトランスピンナの入力電流になる。いくつかのトランスピンナベースのデバイスのパフォーマンス特性の以下の数値例によって示されるように、単一のトランスピンナは、容易に複数のトランスピンナを反転できる。
【００６２】
１）シフトレジスタ：  トランスピンナシフトレジスタにおいて、一つのトランスピンナは、同一のトランスピンナを反転し、これがまた他の同一のトランスピンナを反転し、などとなる。増幅率として１が必要とされる。ｗ＝Ｌ＝５ミクロン、Ｈc＝１Ｏｅ、ｇｍｒ＝０．０６、およびＲsq＝６オーム／平方のとき、電源電圧０．１６８が必要とされる（式（５）を参照）。
【００６３】
２）増幅器：  上の例１と他のパラメータが同じで、チップ上の電源電圧が３ボルトの場合、増幅率は１８である。
【００６４】
３）分岐ロジック：  例２と同じパラメータについて、一つのトランスピンナは、１８個の他のトランスピンナを反転できる。
【００６５】
４）より小さいトランスピンナ：  もし上の例から、ｗおよびＬがともに１／５のミクロンに小さくなったなら、増幅率１に必要な電圧も５の比で小さくなり、３３．６ｍＶとなる。よって３ボルトの電源については、増幅率９０が達成されえる。
【００６６】
５）異なるアスペクト比：  Ｌ＝５ミクロン（例１のように）で、ｗ＝１ミクロンの場合、増幅率１のために必要とされる電圧は、６．７ｍＶに減少される。
【００６７】
６）単一のトランスピンナ比較器の設計：  比較器は、容易に飽和する高利得差動増幅器である。例えば図１０で、Ｌ＝１０ミクロン、ｗ＝１ミクロン、Ｖ＝０．２ボルト、Ｈｃ＝１Ｏｅ、ｇｍｒ＝０．０６、およびＲｓｑ＝６オーム／平方のＧＭＲ薄膜の場合、増幅率は、式（５）によって６３であり、比較器の出力電流は、式（７）によって０．１ｍＡである。ｗ＝０．５ミクロンのデコーダ論理について、デコーダ論理に印加される磁界は、式（６）によって１．２６Ｏｅであり、これはデコーダ論理を駆動するのに充分なだけ大きい。
【００６８】
７）比較器電力損失：  例６と同じパラメータについて、トランスピンナのそれぞれのＧＭＲ要素の抵抗は６０オームである。これは、トランスピンナの電源およびグラウンド間の実効抵抗である。０．２ボルトの電源電圧について比較器の電力損失は、｛（０．２ボルト）2／６０オーム｝＝０．６７ｍＷである。
【００６９】
前述の例は、中程度のＧＭＲ値を持つトランスピンナでさえ、例えば後述のアナログーディジタルコンバータを含むさまざまな種類の回路を実現するのに必要とされるアナログおよび論理機能を行うために充分な利得が得られることを示す。
【００７０】
３つの基本的なアナログーディジタル変換方法が存在する。すなわち、（１）パラレル（フラッシュ）法、（２）重み付け（逐次近似）法、および（３）カウンタ法である。一般にこれらの方法は、最終的な結果を得るのに必要な段数、参照電圧の数、および比較器の数において異なる。図１１は、パラレルアナログーディジタル変換器（ＡＤＣ）１１００の構造を示す。ＡＤＣの主要な要素は、この構造を参照して特定される。
【００７１】
ＡＤＣ１１００は、サンプル・ホールド（Ｓ／Ｈ）回路１１０２を含み、これはサンプリングコマンドに応答して入力信号Ｖｉｎの値を捕捉し、それをその出力として次のサンプリングコマンドが届くまでホールドするのに用いられる。抵抗Ｒの列を備える量子化回路は、２つの参照電圧（Ｖｒｅｆおよびグラウンド）間の電圧差を有限の個数の値（ここでは１／８Ｖｒｅｆから７／８Ｖｒｅｆとして示される）に分割する。複数の比較器１１０４は、参照電圧の量子化されたレベルのそれぞれに対し、入力信号のサンプルされた値を同時に比較する。ディジタルエンコーディングネットワーク１１０６は、比較器１１０４の出力群を、入力信号を表現する２値フォーマット、すなわち複数のディジタル信号に変換する。
【００７２】
パラレルＡＤＣ（例えばＡＤＣ１１００）は典型的には、単一の段を有し、ＡＤＣの中では速い部類である。しかしこれらはかなりの電力を損失する。この非効率性は、パラレルおよび重み付け法による構成をハーフフラッシュ法による構成に統合することによってスピードを若干、犠牲にすることで大幅に改善できる。しかしハーフフラッシュ構成は比較器の数を減らすことによって回路の全体的な複雑さを抑えるとはいえ、残りの比較器の複雑さは依然として問題である。よってこれから述べるように本発明は、従来のＡＤＣ構成に比較して、複雑さおよび電力損失を大幅に低減するためのトランスピンナ技術の優位性を利用するＡＤＣ構成を提供する。
【００７３】
図１２ａおよび１２ｂは、本発明の具体的な実施形態による３入力トランスピンナ構成のサンプル・ホールド（Ｓ／Ｈ）回路１２００を示す。ＧＭＲ要素Ｒ１〜Ｒ４は、３入力導体、リセット導体１２０２、入力導体１２０４、およびサンプル導体１２０６を持つホイートストンブリッジ構成として相互接続される。図１２ｂに示されるように、ＧＭＲ要素Ｒ１〜Ｒ４のそれぞれは、ＧＭＲ薄膜１２０８、リセット導体１２０２の一部、入力導体１２０４の一部、およびサンプル導体１２０６の一部を含む。さまざまな実施形態によれば、ＧＭＲ薄膜は交互に配された磁性および非磁性層の一つ以上の周期を備える。ある実施形態においては、追加の磁気薄膜１２１０が含まれ、他の実施形態においては、この薄膜はない。
【００７４】
追加の磁気薄膜１２１０がない実施形態をまず考える。サンプルが行われるとき、電流パルスはサンプル導体に送り出される。この電流は、ＧＭＲ薄膜１２０８中の低保磁力層（例えばパーマロイ）が反転し始めるのにほとんど充分に強いが、そこまでは強くない容易軸磁界を作る。入力線１２０４中のさらなる電流は、ＧＭＲ薄膜中の低保磁力層を部分的に反転させる。それからサンプル導体中のパルスがオフされる。低保磁力層は部分的に反転され、入力導体中の電流のいかなる変化もサンプルパルスがオフのあいだはさらなる反転を起こすには充分なだけ強くならない。低保磁力層が部分的に反転されるという事実によって、ＧＭＲ薄膜の抵抗を異なるようにさせ、よってブリッジは不平衡になる。これは、他のサンプリング動作が実行されるまで一定であるような出力を生む。
【００７５】
薄膜は次のサンプリング動作の前に再初期化されなければならない。これはリセット導体１２０２で行われる。リセット動作において、低保磁力層を復元するのに充分に強い電流パルスが印加される。これにより、次のサンプル動作が、以前の読み出しとは独立な読み出しを生むことが確実となる。このリセットは、容易軸磁界、困難軸磁界のいずれによっても、繰り返し可能な出発状態を確実にするための減少する大きさを持つ単一極性または両極性のいずれによってもなされえる。図１２の例示的構成においては、リセット導体は困難軸磁界を印加する。
【００７６】
上述の動作モードは、高保磁力（例えばコバルト）層がこれらパルスのいずれのあいだにも擾乱を受けないことを前提とする。
【００７７】
次に、サンプル導体の機能がリセット導体１２０２によって行われる第２の実施形態を考える。サンプルがとられた時刻において、リセット導体は困難方向に低保磁力層を飽和させるのに充分な大きさを持つパルスを与えられる。高保磁力層および低保磁力層間の結合を補償する容易軸バイアス磁界は、サンプル導体中のバイアス電流によって供給される。リセット導体中の電流がゼロに落ちると、低保磁力層中の磁化は容易軸にアラインされた平行または反平行に戻る。どの方向に落ち着くかは、立ち下がり時刻における容易軸磁界の総和によって決定される。立ち下がりのあいだ、磁化は容易軸磁界の総和の向きに平行になり、特に、困難軸が低保磁力層の異方性磁界に等しいときは容易軸磁界の向きになる。結局、低保磁力層は、次のパルスがリセット導体に加えられるまで安定したままである。ＧＭＲ薄膜中に記憶された情報はそれから前のように読み出される。
【００７８】
実際には、薄膜中で点によって変化する漂遊容易軸磁界を引き起こす、局所的な容易軸方向における不均一性およびＧＭＲ薄膜中の不完全性が存在する。よってパルスが立ち下がるとき、低保磁力層磁化の一部は時計回りに回転し、一部は反時計回りに回転し、薄膜は減磁される。ある方向に磁化されるパーセンテージは、立ち下がりのあいだのその方向における正味の磁界の大きさに依存する。よってトランスピンナの出力は、立ち下がり中の入力線内の電流の大きさを定量的に測る物差しを表す。
【００７９】
ＧＭＲ薄膜１２０８および導体１２０２〜１２０６間に設けられた磁気薄膜１２１０を含む第３の実施形態がある。これはサンプル導体１２０６を介して印加されたサンプル信号がゼロになった後にも、ＧＭＲ薄膜１２０８の容易軸に平行な一定の磁界を印加するのに用いられる。これは次のサンプルが届くまでＳ／Ｈトランスピンナ１２００の出力電流を一定に保つ。これは磁性薄膜のヒステリシス効果によって可能になる。Ｓ／Ｈ回路１２００によって実際に記憶、つまり「ホールド」されるものは、ＧＭＲ薄膜１２０８をバイアスする、すなわちＧＭＲ薄膜１２０８に印加される残留磁化である。この残留磁化は、サンプル間隔中の入力電流に比例する。よってそれはトランスピンナ１２００が次のサンプルの到着まで変化しない電流を出力するようにさせる。磁性薄膜の容易軸に平行に印加された磁界のヒステリシス効果は、図１３ａに示される。
【００８０】
特定の実施形態によれば、それぞれの新しいサンプルについての共通の出発点を確保するために、Ｓ／Ｈ回路１２００は、リセット導体１２０２を用いて磁気薄膜１２１０の容易軸に垂直な磁界を印加することによって減磁される。理想的な磁性薄膜の容易軸に垂直に印加される磁界の減磁効果は図１３ｂに示される。ｙ軸は困難方向における磁化成分である。実際には、磁壁のエネルギーのために困難軸にもヒステリシスが一部存在する。したがって両極性パルス群の減衰するセットが用いられえる。
【００８１】
Ｓ／Ｈ回路１２００の具体的な実現例の動作が説明される。図１２ａに戻り、電流パルスはリセット導体１２０２を通して送られ、磁気薄膜１２１０の容易軸に垂直な磁界を発生し、よってそれを減磁する。磁気薄膜１２１０を充分に大きい値まで磁化し、薄膜Ｒ１およびＲ２がちょうど反転し始める（図７ａの点Ａ）ようにするために、電流パルスがそれからサンプル導体１２０６を通して送られる。もし電流が入力導体１２０４に流れなければ、Ｓ／Ｈトランスピンナ１２００は平行を保ち、電流はその出力から流れ出さない。
【００８２】
しかしもし電流が入力導体１２０４中を流れれば、磁気薄膜１２１０は大きい値まで（図７ａの点Ｂ）磁化され、Ｒ１およびＲ３は反転し、Ｓ／Ｈトランスピンナ１２００は不平衡になり、電流がその出力から流れ出る。サンプル導体１２０６の電流はそれからゼロに減り、しかし磁気薄膜１２１０の磁化は図７ａに示されるヒステリシスのために一定のままである。すなわちＳ／Ｈトランスピンナ１２００の出力電流は、入力電流が変化していても一定のままである。
【００８３】
特定の実施形態によれば、サンプル導体２０６によって発生された磁界は、入力導体１２０４によって発生された磁界よりもずっと大きい。これにより、サンプル導体１２０６中の電流がゼロに減らされるときに、入力導体１２０４中の任意の電流からの磁気薄膜１２１０に印加される磁界が薄膜の磁化を変化させるのに充分ではないことを確実にできる。このようにして適切に構成されたトランスピンナは、Ｓ／Ｈ回路として動作できる。
【００８４】
トランスピンナベースのＳ／Ｈ回路、例えばＳ／Ｈトランスピンナ１２００、およびさまざまな他のトランスピンナベースの電子回路を採用するアナログーディジタルコンバータ（ＡＤＣ）が説明される。図１４は、本発明の具体的な実施形態によって設計されたパラレルＡＤＣの一部を示す。上述のように従来の半導体ＡＤＣにおいては、抵抗網が複数の比較器のそれぞれに参照電圧を供給する。対照的に、図１４に示す実施形態によれば、外部から供給される参照電流の異なる部分が、複数のトランスピンナベースの比較器１４０２のそれぞれに、電流ディバイダネットワーク１４０４を介して与えられる。上述のように、トランスピンナベースの比較器は、その出力が容易に飽和する差動増幅器（例えば図１０を参照）である。入力のうちの一つは参照電流である。出力は、もしもう一方の入力電流が参照電流より大きいなら正であり、もしもう一方の入力電流が参照電流より小さいなら負である。
【００８５】
ある実施形態によれば、電流ディバイダ１４０４は、電流を比較器１４０２に与えるストリップライン順次、分割することによって実現でき、それによりそれぞれの後続の比較器は、前段の比較器よりもより小さい量の電流を受け取る。代替の実施形態によれば、電流ディバイダは、異なるストリップライン幅を用いて実現でき、その場合、電流密度は幅に反比例する。より具体的な実施形態によれば、隣接する比較器に与えられる異なる参照電流は互いに等距離である。
【００８６】
他の代替実施形態によれば、本発明によって設計されるトランスピンナベースのＡＤＣとともに用いられえる電流量子化器は、図１５に示される。回路網内の抵抗は、参照電流Ｉ0からの最も低いレベルの整数倍である、例えば１／５Ｉ0、２／５Ｉ0、３／５Ｉ0、４／５Ｉ0、およびＩ0の５つの電流レベルを発生するように選ばれる。
【００８７】
信号線はＳ／Ｈ回路の出力電流をそれぞれの比較器１４０２の他の入力に供給する。それぞれの後続の比較器について適切にスレッショルドを設定することによって、異なるレベルの入力電流は、比較器１４０２の出力を「０」または「１」のいずれかにセットする。図１４に示されるように、これらの出力は、ディジタルデコーディングネットワーク（不図示）によってバイナリコードに変換される温度計のコードとして入力レベルを表現する。さまざまな実施形態によれば、従来のディジタルデコーディングネットワーク設計は、ここで述べたトランスピンナ技術を用いて実現されえる。
【００８８】
本発明によって設計される１２ビットＡＤＣの具体的な実施形態によれば、単一のトランスピンナＳ／Ｈ回路がアナログ入力信号を量子化するのに用いられ、４０９５の比較器が量子化された入力を温度計のコードに変換するのに用いられ、２レベル電子磁気ディジタルデコーディングネットワークが比較器出力をバイナリコードに変換するのに用いられる。よって入力信号は４段のトランスピンナを通って変換を達成する。５００ピコ秒の反転時間については、ＡＤＣを通る全体の遅延は大まかに２ナノ秒であり、サンプリングレートは大まかに５００Ｍｓｐｓである。そのような１２ビットＡＤＣでは比較器段がトランスピンナの９５％を占めるので、そのようなデバイスの電力損失は、トランスピンナベースの比較器についての数値例を参照して議論した情報から推定されえる。これらの数字を用いて、サンプリングレート５００Ｍｓｐｓを持つ、１２ビットのトランスピンナベースのＡＤＣの推定された電力損失は、大まかに２．７Ｗである。
【００８９】
本発明の他の実施形態によれば、１２ビットパラレルＡＤＣの上述した要素は、１２ビットハーフフラッシュＡＤＣを構築するのにも用いられえる。そのようなハーフフラッシュＡＤＣにおいては図１６に示されるように、第１段は図１４の回路と類似しており、残余のアナログ信号を第２段に与える。第１段比較器１６０２の出力は、参照電流が入力電流よりもずっと大きい場合は−Ｓであり（ここでＳは飽和出力）、入力電流が参照電流よりもずっと大きい場合は＋Ｓであり、参照および入力電流が近い値の場合は幅のある中間値をとる。中間値は、隣接する参照電流値間の範囲にわたってなめらかにリニアに変化する。
【００９０】
２つの隣接する第１段比較器１６０２の出力群は、トランスピンナＸＯＲゲート１６０４に与えられ、そのような具体的な実現例が上述された。もし入力信号が比較器参照信号のうちの一つから大きく異なるなら、ＸＯＲ出力は「０」であり、比較器の第２段は６つの最下位ビットを計算する。一方で、もし入力信号が参照信号のうちの一つと近い値なら、ＸＯＲの出力は「１」であり、６つの最下位ビットは「０」である。
【００９１】
６ビットフラッシュＡＤＣの残余を計算するためには、トランスピンナが６段必要である。これは大まかに５ナノ秒の遅延に相当し、６つの最上位ビットの計算にさらに２ナノ秒かかる。予備的な分析によれば、そのような２段ハーフフラッシュＡＤＣは、パラレルＡＤＣよりもずっと低い電力損失を有し（例えば０．１Ｗ対２．７Ｗ）、ずっと少ない比較器で済み（例えば１２８対４０９５）、しかしサンプルレートはより低くなる（例えば１５０Ｍｓｐｓ対５００Ｍｓｐｓ）。
【００９２】
本発明は具体的な実施形態を参照して具体的に示され記載されてきたが、当業者には開示された実施形態の形態および詳細の変更が、本発明の精神または範囲を逸脱することなく行えることが理解されるだろう。例えば実施形態はさまざまなアナログーディジタル変換器の構成を参照して説明されてきた。しかし本発明によって設計されたサンプル・ホールド回路を含む任意の回路または電子システムも本発明の範囲の中である。
【００９３】
さらにアナログーディジタル変換器に関する本発明の実施形態は、この明細書で言及された構成またはタイプに限定されない。すなわち任意のトランスピンナベースのアナログーディジタル変換器、およびそのようなアナログーディジタル変換器を組み込んだ任意の回路または電子システムは本発明の範囲の中である。
【００９４】
最後に、本発明のさまざまな優位性、局面および目的がここではさまざまな実施形態について説明されてきたが、本発明の範囲はそのような優位性、局面および目的によって限定されるものではないことが理解されよう。むしろ本発明の範囲は添付の特許請求の範囲を参照して決められるべきである。
【図面の簡単な説明】
【００９５】
【図１ａ】多層ＧＭＲ膜を示す図である。
【図１ｂ】図１ａで示されたようなＧＭＲ膜の典型的な抵抗曲線を示す図である。
【図２ａ】第１のトランスピンナ構成の概略図である。
【図２ｂ】入力電流の関数としての図２ａのトランスピンナの出力電圧のプロットである。
【図２ｃ】図２ａの多層ＧＭＲ膜の代替構造を示す図である。
【図２ｄ】図２ａの多層ＧＭＲ膜の代替構造を示す図である。
【図３ａ】第２のトランスピンナ構成の概略図である。
【図３ｂ】入力電流の関数としての図３ａのトランスピンナの出力電圧のプロットである。
【図４】図３ａのトランスピンナと概略は実質的に同じ閉磁束構成を持つトランスピンナを示す図である。
【図５】図３ａのトランスピンナと概略は実質的に同じ開磁束構成を持つトランスピンナを示す図である。
【図６】全金属ＧＭＲトランスピンナについて入力電流および出力電圧の間の関係を示す図である。
【図７】小さな外部バイアスが印加されたときの図６のＧＭＲトランスピンナについての出力電圧対入力電流を示す図である。
【図８】多入力トランスピンナ構成を示す図である。
【図９】トランスピンナＸＯＲゲートの回路図である。
【図１０】ゲート付きＧＭＲ差動増幅器として構成されたトランスピンナを示す図である。
【図１１】パラレルアナログーディジタル変換器（ＡＤＣ）の構成を示す図である。
【図１２ａ】本発明の具体的な実施形態によるサンプルホールド回路として構成されたトランスピンナを示す図である。
【図１２ｂ】本発明の具体的な実施形態によるサンプルホールド回路として構成されたトランスピンナを示す図である。
【図１３ａ】磁性薄膜のヒステリシスおよび減磁効果を示す図である。
【図１３ｂ】磁性薄膜のヒステリシスおよび減磁効果を示す図である。
【図１４】本発明の具体的な実施形態によって設計されたパラレルＡＤＣの一部を示す図である。
【図１５】本発明のさまざまな実施形態とともに用いられる電流量子化回路を示す図である。
【図１６】本発明の具体的な実施形態によって設計されたハーフフラッシュＡＤＣの一部を示す図である。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１４】
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【図１５】
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【図１６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004533109.tif 000089
2004533109.tif 000090
【国際調査報告】
2004533109.tif 000091