(57)【要約】本発明により、メモリ素子などの高速高性能半導体のための小形高密度電子パッケージが提供される。小形高密度電子パッケージは、モジュール間の相互接続が短い高速インピーダンス制御伝送線路バスを有する複数のモジュールを備え、高い電気的性能を維持するために、モジュールの１つに、任意選択でドライバ線路終端器が組み込まれている。相応しいアプリケーションには、ＲＡＭＢＵＳおよびＤＤＲなどのマイクロプロセッサ・データ・バスおよびメモリ・バスがある。モジュールは、メモリ・モジュールに直接取り付けられたパックされていない、あるいはパックされたメモリ・チップを有する従来の印刷回路カード上に形成することができる。熱制御構造を備え、高密度モジュールを信頼し得る動作温度範囲内に維持することができる。
2004507006.tif 000002
【特許請求の範囲】
【請求項１】
高周波半導体デバイスのための電子パッケージであって、
ａ）それぞれ第１の表面および第２の表面を有し、前記第１の表面上に、少なくとも１つが外部データ・バスへの接続用である複数の接触パッドが配置された複数の回路部材と、
ｂ）前記外部データ・バスの延長部分を形成する前記回路部材の少なくとも１つの前記第１の表面上の前記導電パッドの少なくとも１つに有効に接続された、電気相互接続を提供するための接触部材を備えた第１の電気接続手段と、
ｃ）前記複数の回路部材の前記表面の少なくとも１つの表面上に設けられ、前記データ・バス延長部分に選択的に接続される少なくとも１つの半導体デバイスと、
ｄ）前記回路部材の少なくとも１つの前記第２の表面上に配置され、少なくとも１つが前記外部データ・バスをさらに延長する複数の接触パッドと、
ｅ）前記回路部材の少なくとも１つに取り付けられた、前記第１の電気接続手段の前記接触部材を押し付けるためのクランプ手段と、
ｆ）前記データ・バス延長部分に有効に接続されたバス終端手段とを備える高周波半導体デバイスのための電子パッケージ。
【請求項２】
前記外部データ・バスが特性インピーダンスを備え、前記バス終端手段のインピーダンスが実質的に前記特性インピーダンスと整合する請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３】
前記回路部材の少なくとも１つに有効に接続された、前記第１の電気接続手段を心合せするための心合せ手段をさらに備える請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４】
２つの前記回路部材の中間に配置され、前記第１の表面上の少なくとも１つの導電パッドおよび前記回路部材の少なくとも１つの前記第２の表面上の少なくとも１つの導電パッドに有効に接続された第２の電気接続手段をさらに備える請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項５】
前記回路部材の少なくとも１つに有効に接続された前記第２の電気接続手段を心合せするための心合せ手段をさらに備える請求項４に記載の高周波半導体デバイスのための電子パッケージ。
【請求項６】
前記バス終端手段が、抵抗器、コンデンサ、および誘導子のグループのうちの少なくとも１つの電気部品を備える請求項２に記載の高周波半導体デバイスのための電子パッケージ。
【請求項７】
前記抵抗器がディスクリート抵抗器からなる請求項６に記載の高周波半導体デバイスのための電子パッケージ。
【請求項８】
前記抵抗器が抵抗器パックからなる請求項６に記載の高周波半導体デバイスのための電子パッケージ。
【請求項９】
前記抵抗器がソリッドステート抵抗デバイスからなる請求項６に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１０】
前記バス終端手段が前記電子パッケージの外部に設けられる請求項２に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１１】
前記バス終端手段が前記回路部材の１つに設けられる請求項２に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１２】
終端モジュールをさらに備え、前記バス終端手段が前記終端モジュール上に設けられる請求項２に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１３】
前記第１の電気接続手段がランド・グリッド・アレイ・コネクタである請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１４】
前記ランド・グリッド・アレイ・コネクタがＨｉｇｈ　Ｃｏｎｎｅｃｔｉｏｎ　Ｄｅｎｓｉｔｙ社製Ｓｕｐｅｒｂｕｔｔｏｎ（商標）ベースのコネクタである請求項１３に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１５】
前記半導体デバイスの少なくとも１つがメモリ素子である請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１６】
前記回路部材が、前記第１の表面上の前記接触パッドの少なくとも１つを前記第２の表面上の前記接触パッドの少なくとも１つに接続する配線手段を備える請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１７】
前記回路部材が多層印刷回路カードを備える請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１８】
前記半導体デバイスの少なくとも１つが、裸チップ、薄型スモール・アウトライン・パッケージ（ＴＳＯＰ）、チップ・スケール・パッケージ（ＣＳＰ）、およびチップ・オン・ボード（ＣＯＢ）のグループのうちの少なくとも１つからなる請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項１９】
前記複数の回路部材が実質的に互いに平行である請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２０】
外部印刷回路構造をさらに備え、前記複数の回路部材が実質的に前記外部印刷回路構造に平行である請求項１９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２１】
熱管理構造をさらに備える請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２２】
前記熱管理構造が、前記少なくとも１つの半導体デバイスと熱接触する熱伝導フィンを備える請求項２１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２３】
前記外部データ・バスが少なくとも２つの外部データ・バスからなり、前記外部データ・バスの前記延長部分が前記２つのデータ・バスの少なくとも２つの延長部分からなり、かつ、前記半導体デバイスが少なくとも１つの半導体デバイスの２つのグループからなり、各グループが前記２つのデータ・バス延長部分の１つに個別に接続される請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２４】
前記少なくとも１つの半導体デバイスが、前記少なくとも１つの半導体デバイスの第１の表面上に一定パターンの接触パッドを備える請求項１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２５】
前記複数の回路部材の１つの表面上の前記複数の接触パッドの少なくとも一部が、前記少なくとも１つの半導体デバイスの前記第１の表面上の前記接触パッド・パターンと実質的に同じパターンに配列される請求項２４に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２６】
前記複数の回路部材上の前記接触パッド・パターンと前記少なくとも１つの半導体デバイス上の前記接触パッド・パターンの間の相互接続をさらに備える請求項２５に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２７】
前記相互接続の長さがほぼ等しく、整合を取るために前記長さが短縮かつ長さ調整され、前記相互接続の前記長さが最短化される請求項２６に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２８】
前記相互接続の伝搬遅延がほぼ等しく、整合を取るために前記伝搬遅延が短縮かつ伝搬遅延調整され、前記相互接続の前記伝搬遅延が最短化される請求項２７に記載の高周波半導体デバイスのための電子パッケージ。
【請求項２９】
高周波半導体デバイスのための電子パッケージであって、
ａ）それぞれ第１の表面および第２の表面を有し、前記第１の表面上に、少なくとも１つが外部データ・バスへの接続用である複数の接触パッドが配置された複数の回路部材と、
ｂ）前記外部データ・バスの延長部分を形成する前記回路部材の少なくとも１つの前記第１の表面上の前記導電パッドの少なくとも１つに有効に接続された、電気相互接続を提供するための接触部材を備えた第１の電気接続手段と、
ｃ）前記複数の回路部材の前記表面の少なくとも１つの表面上に設けられ、かつ、前記データ・バス延長部分に選択的に接続される、その第１の表面上に第１のパターンの接触パッドを備えた少なくとも１つの半導体デバイスと、
ｄ）前記回路部材の少なくとも１つの前記第２の表面上に配置され、少なくとも１つが前記外部データ・バスをさらに延長する複数の接触パッドと、
ｅ）前記回路部材の少なくとも１つに取り付けられた、前記第１の電気接続手段の前記接触部材を押し付けるためのクランプ手段と、
ｆ）前記データ・バス延長部分に有効に接続されたバス終端手段とを備え、前記複数の回路部材の１つの表面上の前記複数の接触パッドの少なくとも一部が、前記少なくとも１つの半導体デバイスの前記第１の表面上の前記第１の接触パッド・パターンと実質的に同じパターンの第２のパターンで配列される高周波半導体デバイスのための電子パッケージ。
【請求項３０】
前記複数の回路部材の少なくとも１つが、複数の係合パッドおよび前記少なくとも１つの半導体デバイス上の前記第１のパターンの接触パッドから前記複数の回路部材上の前記第２のパターンの接触パッドへ延長する相互接続をさらに備える請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３１】
前記相互接続の長さがほぼ等しく、整合を取るために前記長さが短縮かつ長さ調整され、前記相互接続の前記長さが最短化される請求項３０に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３２】
前記相互接続の伝搬遅延がほぼ等しく、整合を取るために前記伝搬遅延が短縮かつ伝搬遅延調整され、前記相互接続の前記伝搬遅延が最短化される請求項３１に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３３】
前記外部データ・バスが特性インピーダンスを備え、前記バス終端手段のインピーダンスが実質的に前記特性インピーダンスと整合する請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３４】
前記回路部材の少なくとも１つに有効に接続された、前記第１の電気接続手段を心合せするための心合せ手段をさらに備える請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３５】
２つの前記回路部材の中間に配置され、前記第１の表面上の少なくとも１つの導電パッドおよび前記回路部材の少なくとも１つの前記第２の表面上の少なくとも１つの導電パッドに有効に接続された第２の電気接続手段をさらに備える請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３６】
前記回路部材の少なくとも１つに有効に接続された、前記第２の電気接続手段を心合せするための心合せ手段をさらに備える請求項３５に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３７】
前記バス終端手段が、抵抗器、コンデンサ、および誘導子のグループのうちの少なくとも１つの電気部品を備える請求項３３に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３８】
前記抵抗器がディスクリート抵抗器からなる請求項３７に記載の高周波半導体デバイスのための電子パッケージ。
【請求項３９】
前記抵抗器が抵抗器パックからなる請求項３７に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４０】
前記抵抗器がソリッドステート抵抗デバイスからなる請求項３７に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４１】
前記バス終端手段が前記電子パッケージの外部に設けられる請求項３３に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４２】
前記バス終端手段が前記回路部材の１つに設けられる請求項３３に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４３】
終端モジュールをさらに備え、前記バス終端手段が前記終端モジュール上に設けられる請求項３３に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４４】
前記第１の電気接続手段がランド・グリッド・アレイ・コネクタである請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４５】
前記ランド・グリッド・アレイ・コネクタがＨｉｇｈ　Ｃｏｎｎｅｃｔｉｏｎ　Ｄｅｎｓｉｔｙ社製Ｓｕｐｅｒｂｕｔｔｏｎ（商標）ベースのコネクタである請求項４４に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４６】
前記半導体デバイスの少なくとも１つがメモリ素子である請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４７】
前記回路部材が、前記第１の表面上の前記接触パッドの少なくとも１つを前記第２の表面上の前記接触パッドの少なくとも１つに接続する配線手段を備える請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４８】
前記回路部材が多層印刷回路カードを備える請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項４９】
前記半導体デバイスの少なくとも１つが、裸チップ、薄型スモール・アウトライン・パッケージ（ＴＳＯＰ）、チップ・スケール・パッケージ（ＣＳＰ）、およびチップ・オン・ボード（ＣＯＢ）のグループのうちの少なくとも１つからなる請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項５０】
前記複数の回路部材が実質的に互いに平行である請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項５１】
外部印刷回路構造をさらに備え、前記複数の回路部材が実質的に前記外部印刷回路構造に平行である請求項５０に記載の高周波半導体デバイスのための電子パッケージ。
【請求項５２】
熱管理構造をさらに備える請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【請求項５３】
前記熱管理構造が、前記少なくとも１つの半導体デバイスと熱接触する熱伝導フィンを備える請求項５２に記載の高周波半導体デバイスのための電子パッケージ。
【請求項５４】
前記外部データ・バスが少なくとも２つの外部データ・バスからなり、前記外部データ・バスの前記延長部分が前記２つのデータ・バスの少なくとも２つの延長部分からなり、かつ、前記半導体デバイスが少なくとも１つの半導体デバイスの２つのグループからなり、各グループが前記２つのデータ・バス延長部分の１つに個別に接続される請求項２９に記載の高周波半導体デバイスのための電子パッケージ。
【発明の詳細な説明】
【０００１】
（関連特許出願）
本出願は、すべて参照により本明細書に組み込まれる、Ｂｒｏｗｎ他のＨＩＧＨ　ＣＡＰＡＣＩＴＹ　ＭＥＭＯＲＹ　ＭＯＤＵＬＥ　ＷＩＴＨ　ＢＵＩＬＴ−ＩＮ　ＨＩＧＨ　ＳＰＥＥＤ　ＢＵＳ　ＴＥＲＭＩＮＡＴＩＯＮＳに対して発行された米国特許第６，１７２，８９５号、および１９９９年１２月９日出願の同時係属米国特許出願第０９／４５７，７７６号、１９９９年１２月１４日出願の同時係属米国特許出願第０９／４６１，０６５号、およびすべて２０００年８月２４日出願の同時係属米国特許出願第０９／６４５，８６０号、第６０／２２７，６８９号、第０９／６４５，８５９号、第０９／６４５，８５８号、および２００１年１月３１日出願の同時係属米国特許出願第０９／７７２，６４１号に関する。
【０００２】
（発明の分野）
本発明は、高密度小形電子パッケージに関し、より詳細には、インピーダンス制御伝送線路バスを有し、高い電気的性能を維持するために、モジュール内に任意選択でドライバ線路終端器が組み込まれた高性能高密度メモリ・モジュールの高密度小形パッケージングに関する。
【０００３】
（発明の背景）
高速電子システムに使用するための電子パッケージ設計の最近の傾向は、高速電子システムの重要な部分を形成している、様々な回路装置間の、電気的性能が高く、高密度かつ信頼性の高い相互接続を提供することである。これらの高速電子システムはコンピュータであり、電気通信ネットワーク装置であり、ハンドヘルド「パーソナル・ディジタル・アシスタント」であり、医療機器であり、あるいはその他のあらゆる電子装置である。
【０００４】
最終製品の潜在的な故障により、致命的な誤接続が生じるため、このような接続に対する高い信頼性は不可欠である。また、相互接続は、印刷回路基板を占有する面積が極力小さく、かつ、印刷回路基板上の配線への影響を最小にする一方で、可能な限り高密度であることが極めて重要である。ラップトップ・コンピュータおよびハンドヘルド装置などの場合のように、いくつかのケースでは、コネクタおよび補助回路部材の高さが可能な限り低いことが極めて重要である。
【０００５】
システムの密度および性能が極めて劇的に向上しているため、相互接続に対する仕様も非常に厳しくなっている。高い電気的性能を証明する１つの方法は、信号の完全性を改善することである。信号の完全性の改善は、相互接続に、相互接続の所要システム・インピーダンスへのより厳密な整合を促進するシールドを施すことによって実現することができる。これらの要求事項が、特に現場分離性に対する要求と相まって、多様な可能コネクタ解決法を導いている。
【０００６】
また、様々なシステム構成部品（例えばコネクタ、カード、チップ、基板、モジュール等）の効率的な修理、アップグレードおよび／または交換を保証するためには、接続部を工場で再加工することができることが望ましい。また、場合によっては、このような接続部分が、最終製品の内部において分離可能であり、かつ、現場での再接続が可能であることがさらに望ましい。このような機能は、例えば製造中における試験を容易にするためにも望ましい。
【０００７】
ランド・グリッド・アレイ（ＬＧＡ）は、このような接続の一例であり、接続すべき２つの基本的に平行な回路素子の各々が、線形または二次元アレイに配列された複数の接点を有している。インターポーザとして知られている相互接続エレメントのアレイが、接続すべき２つのアレイの間に置かれ、接点すなわちパッド間の電気接続を提供している。さらに高密度の相互接続の場合においても、追加平行回路素子を積み重ね、追加ＬＧＡコネクタを介して電気接続することにより、三次元パッケージを生成することができる。いずれの場合においても、ピン・アンド・ソケット型相互接続の場合のような保持力が内在しないため、係合している間、各接触部材を適切な力で押し付け、回路素子に対する必要な相互接続を確実に形成するために必要な力を生成するクランプ機構が必要である。ＬＧＡインターポーザは、多くの様々な方法で実施されているが、最も興味深い実施態様は、前述の同時係属米国特許出願に記載されている実施態様である。
【０００８】
近代の高速ディジタル・コンピュータに使用するための高速メモリ・バスなどのアプリケーションの場合、それらのコンピュータ上で走る、高度に複雑なソフトウェアには、常にバスが増加し、クロック速度が速くなる大量の揮発性ランダム・アクセス・メモリ（ＲＡＭ）が必要である。高速メモリ・サイクル時間を保証するために、極端に短い、立上りの鋭いパルスが使用される。極めて多数のメモリ素子に有用な電気ドライブ要求事項は、より低速のメモリが使用されていた時代に比べると、はるかに厳しくなっている。
【０００９】
メモリ・システムの最大動作速度は、メモリ・コントローラとメモリ素子またはバスの間の電気相互接続によってほぼ決定される。データ転送速度が速くなると、信号の変化時間に対して、相互接続を介した信号伝搬時間が無視し得なくなる。バス速度が速い場合、これらの相互接続は、伝送線路ネットワークとして挙動する。したがって、このような伝送線路ネットワークの応答特性によって、メモリ・バスの最大有効速度が決定される。
【００１０】
現代の小形メモリ・パッケージング技術では、システム上で物理的に有効なメモリの量は、メモリ素子（チップ）自体の容量、個々のカードすなわちモジュール上の物理的電気接続の数、および追加メモリ・カードを支えるために利用することができるスペースの量によって決定されている。デイジー・チェーンが可能なカードすなわちモジュールの数は、線路ドライバまたはレシーバの容量によっても制限されている。
【００１１】
従来のランダム・アクセス・メモリ・システムでは、ある一定時間間隔の間、バス上に存在することができるのは、わずかに１ビットでしかないため、バス速度は、主としてバスの信号セットアップ時間によって決定されている。その結果、現時点におけるＰＣメモリ・システム内のこのようなバスに対する実現可能最大データ転送速度は、２６６Ｍビット／秒である。通常、インピーダンス整合終端の必要はなく、このような従来のＲＡＭ装置には、インピーダンス整合終端は提供されていない。
【００１２】
一見したところ、Ｄｅｌｌ他のＳＴＡＣＫＡＢＬＥ　ＭＥＭＯＲＹ　ＣＡＲＤに対して発行された米国特許第５，９６３，４６４号の素子のいくつかは、本発明の様々な実施形態の素子と類似しているように思われるが、さらなる調査の結果、著しく相違していることが分かっている。ＤＥＬＬの図１ないし図３に示されている実施形態は、積み重ね可能なメモリ・カード設計である。実施形態が示す積み重ね可能メモリ・カードは、コネクタ・ソケットが頂部表面に取り付けられ、各カードの底部表面にコネクタ・ピンが取り付けられている。係合ソケットは、マザーボード上に含まれている。このパッケージング技術は、メモリ・バス技術が低速の場合には適切であるが、非シールド化誘導性コネクタ・ピンの電気的不連続性が大きく、そのために重大な反射および電気雑音を生成している。また、最上部のカードの頂部表面上の未使用ソケットがアンテナとして作用し、漂遊ＲＦをピックアップしている。信頼性／製造の観点から、ピン・アンド・ソケット手法は、１本のピンまたは１個のソケットが曲がり、あるいは損傷しただけでも、モジュールが損傷する可能性を残している。このような場合、カードを再加工するか、あるいは廃棄しなければならない。
【００１３】
開示用としてＲＡＭＢＵＳ（登録商標）ベースのメモリ・モジュールが選択されているが、Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ（ＤＤＲ）ＳＤＲＡＭなどの他の高速メモリ・モジュールばかりでなく、高速かつ高性能を必要とする、他にもあるが、マイクロプロセッサ・ベース、ディジタル信号プロセッサ・ベース、および電気通信ベースのアプリケーションおよびサブシステムを始めとする他の多くのアプリケーションのための広範囲の様々な電子パッケージング構造に、この発明によって教示される原理を適用することができることは明らかであろう。
【００１４】
より高速のバス速度を実現し、同時に、より大量の記憶容量を可能にするためには、インピーダンス制御方式のバスを採用しなければならない。例えば、Ｃａｌｉｆｏｒｎｉａ州Ｍｏｕｎｔａｉｎ　ＶｉｅｗのＲａｍｂｕｓ社によって創り出されたＲＡＭＢＵＳ技術は、すべて高速データ・バスによってマザーボード上で相互接続された、最大３枚のＲＡＭＢＵＳ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｊｕｌｅ（ＲＩＭＭ）カード上にメモリ素子が配置された（パッケージ化された）メモリ構成を特徴としている。１つまたは複数の終端部品が、バスの物理的端部のマザーボード上に置かれている。
【００１５】
動作については、マザーボード上のドライバ回路を出たアドレス／データ線が、メモリ・チェーン内の第１のＲＩＭＭカードに接続されている。これら同一アドレス／データ線は、完全な第２の接続セットを介してＲＩＭＭを出なければならない。この経路は、ドライバ線がその終端に到達する前に、第２および場合によっては第３のＲＩＭＭモジュールを通して続いている。このメモリ／バス構成により、極めて高速の通過信号を、メモリ・コントローラとデータ記憶素子の間の比較的長いバス上を転送することができる。これらのバスにより、複数のビットがバスの各線を同時に伝搬することができ、それにより、８００Ｍビット／秒のアクセス・データ転送速度を実現している。将来的にはさらに高速のバス速度が可能であろう。
【００１６】
このようなバスの最も重要な特徴の１つは、信号の忠実度および信号の完全性を維持するために、信号伝搬経路の実効インピーダンスが良好に制御され、かつ、バスの一端がバスの特性インピーダンスに終端されることである。
【００１７】
このようなバスを採用しているシステムでは、ドライブ信号の振幅は、一般的に従来のディジタル信号の振幅より、はるかに小さくなっている。これは、素子のドライブ強度（ｄｖ／ｄｔ）に対する制限によるものである。
【００１８】
上述のすべての要因が、信頼に足る動作を、バスに沿った相互接続のインピーダンスの制御に著しく依存したものにしている。信号伝送経路に沿ったあらゆるインピーダンス不整合が信号を劣化させ、延いてはデータ伝送における誤りをもたらすことになる。また同時に、信頼に足るデータ伝送のためには、すべての信号ビットおよびクロック間のタイミングを正確に維持することが、極端に重要である。そのために、このようなバスの場合、信号−クロック遅延差（データ−クロック・スキュー）を最小にすることも重要な要求事項である。スキューに寄与する要因には、以下に列記する要因がある。
ａ）導線の長さの差
ｂ）印刷回路基板および／または基板印刷回路トレースの公称インピーダンスからの偏差
ｃ）信号がコネクタを通過しなければならない回数
ｄ）コネクタのシールドされていない部分の長さ
【００１９】
コネクタのインピーダンス不整合は、反射、順方向クロストーク、および逆方向クロストークの原因になり、これらのすべてが、タイミングのジッタに寄与し、スキューの最小化をさらに困難にする定在波として作用するため、後者は非常に重要である。
【００２０】
従来技術による小形メモリ・システム設計は、一般的に、メモリ・コントローラ、クロック・ドライバ、およびバス終端からなり、すべて、コントローラと終端の間に最大３つのメモリ・スロットを有するマザーボード上に取り付けられている。データ信号は、終端に到達する前にすべてのモジュールを通過しなければならず、また、合計最大６個のエッジ・コネクタを通らなければならない。それらの設計のため、現在のエッジ・コネクタは、信号の品質を低下させ、それにより信号チャネルの性能を制限するインピーダンス不整合およびクロストークをもたらしている。
【００２１】
メモリ・モジュール自体に終端を持たせることにより、何種類かの性能が改善されている。使用しなければならないコネクタ・ピンがわずかに１組であるため（すなわち、終端モジュールから出て行くバス線を持つ必要がないため）、追加コネクタ・ピン能力を、単一カードすなわちモジュール上のより大量のメモリに対するアドレス機能専用にすることができる。これにより、メモリ・パッケージ内に２チャネルのメモリを統合することができるため、帯域幅を広げ、かつ、記憶容量を２倍にすることができる。また、必要なコネクタ・ピンが本質的に半分に低減されるため、実装面積が節約され、モジュール上にさらに多数のチップをパッケージすることができる。
【００２２】
メモリとドライバ回路との物理的間隔が、以前に可能であった間隔よりはるかに近接して、より多くのメモリが単一カードに配置されるため、バス経路の全長が著しく短縮されている。また、出口接触部を通過する信号の余計な通路が除去されるため、性能がさらに改善されている。さらに、メモリ・モジュールと従来技術による外部終端抵抗器の間のバス経路部分も除去されている。
【００２３】
すべてのメモリ・モジュールを同一モジュールにしなければならない場合（例えば、すべて終端なしにする場合）、終端のためにのみ、個別のモジュールを生成することができる。そのケースについては、本明細書において、追って実施形態で示す。このケースに対して、あるいは既に開示済みのオンモジュール終端のケースに対して、本発明の設計により、メモリ・モジュールおよびマザーボードの設計の複雑さおよび製造費が低減される。１つないし３つのメモリ・モジュールを有するメモリ・システムの場合、最終モジュールとして、終端済みモジュールあるいは終端モジュールを使用することにより、最大システム性能の実現が促進される。
【００２４】
本発明による小形メモリ・モジュール、任意選択で自己終端メモリ・モジュールを、革新的ランド・グリッド・アレイ相互接続技術と組み合わせることにより、以前に可能であった密度よりはるかに高い密度が実現される。これにより、高さに制限のあるアプリケーションにおいて、はるかに多くのメモリをパッケージすることができる。より多くの記憶容量を、線路ドライバ／レシーバにより近接して配置することができ、それにより、特にメモリ・モジュールが自己終端される場合、経路長が短縮される。熱管理構造を備えることによって温度を下げ、信頼性を向上させることができる。
【００２５】
したがって本発明の目的は、小形高密度メモリ・パッケージを提供することである。
【００２６】
本発明の追加目的は、新規な高密度コネクタ技術を利用した小形高密度メモリ・パッケージを提供することである。
【００２７】
本発明の他の目的は、メモリ・モジュール自体に任意選択で設けられたバス終端を有する小形高密度メモリ・モジュールを提供することである。
【００２８】
本発明のさらに他の目的は、データ経路の長さを有効に短縮し、それにより高速ディジタル・コンピュータまたは類似のドライバ電気要求事項の軽減を補助することができる小形高密度メモリ・パッケージを提供することである。
【００２９】
本発明のさらに他の目的は、単一および二重の両バス・チャネルをサポートする小形高密度メモリ・パッケージを提供することである。
【００３０】
（発明の概要）
本発明により、メモリ素子などの高速高性能半導体のための小形高密度電子パッケージが提供される。小形高密度電子パッケージは、モジュール間の相互接続が短い高速インピーダンス制御伝送線路バスを有する複数のモジュールを備え、高い電気的性能を維持するために、モジュールの１つに、任意選択でドライバ線路終端器が組み込まれている。相応しいアプリケーションには、他にもあるが、ＲＡＭＢＵＳおよびＤＤＲなどのマイクロプロセッサ・データ・バスおよびメモリ・バスがある。モジュールは、メモリ・モジュールに直接取り付けられたパックされていない、あるいはパックされたメモリ・チップを有する従来の印刷回路カード上に形成することができる。モジュール上に直接取り付けられたバス終端を有するメモリ・モジュールを使用することにより、信号の品質および完全性が改善され、したがってシステムの性能が向上する。また、このような設計により、バス出口接続の必要性が除去され、それによりフリードアップ接続能力を使用し、モジュール上の追加記憶容量にアドレスすることができる。熱制御構造を備え、高密度モジュールを信頼し得る動作温度範囲内に維持することができる。
【００３１】
本発明は、詳細説明と共に添付の図面を参照することにより、完全に理解されるであろう。
【００３２】
（好ましい実施形態の詳細な説明）
一般的には、本発明は、裸メモリ・チップまたは従来のメモリ・チップ・パッケージのいずれかでできたメモリ素子などの高速高性能半導体のための小形高密度電子パッケージである。小形高密度電子パッケージは、モジュールとマザーボードの間のＬＧＡ相互接続が短い高速インピーダンス制御伝送線路バスを有する複数のモジュールを備え、高い電気的性能を維持するために、モジュールの１つに、任意選択でドライバ線路終端器が組み込まれている。熱制御構造を備え、高密度モジュールを信頼し得る動作温度範囲内に維持することができる。
【００３３】
先ず図１ａを参照すると、従来技術による多重カード（２カード）メモリ・システム１０の略図が示されている。従来の２スロット・ボードおよび３スロット・ボードの場合、すべてのスロットが使用されていない場合であっても、マザーボード１２上で終端しなければならない。信号の品質は、ＲＩＭＭカード２４および３８とマザーボード１２上の回路との間の信号経路を提供している、電気雑音の多い標準カードオンボード・コネクタ２２および３６によって比例的に劣化する。
【００３４】
開示用としてＲＡＭＢＵＳベースのメモリ・サブシステムが選択されているが、Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ（ＤＤＲ）Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＳＤＲＡＭ）などの他の高速メモリ・サブシステムばかりでなく、高速かつ高性能を必要とする、他にもあるが、マイクロプロセッサ・ベース、ディジタル信号プロセッサ・ベース、および電気通信ベースのアプリケーションおよびサブシステムを始めとする他の多くのアプリケーションのための広範囲の様々な電子パッケージング構造に、この発明によって教示される原理を適用することができることは明らかであろう。
【００３５】
図によれば、マザーボード１２の一部は、ＲＡＭＢＵＳメモリ・システムを実施するために必要なサポート回路を備えている。Ｄｉｒｅｃｔ　ＲＡＭＢＵＳ　Ｃｌｏｃｋ　Ｇｅｎｅｒａｔｏｒ（ＤＲＣＧ）回路１４、およびＤｉｒｅｃｔ　ＲＡＭＢＵＳ　ＡＳＩＣ　Ｃｅｌｌ（ＤＲＡＣ）１８を含むマスタ・デバイス１６が、マザーボード１２上に実施されている。ＲＡＭＢＵＳチャネル・セグメント２０は、ＤＲＡＣ１８を、マザーボード１２に物理的に接続された第１のコネクタ２２に接続している。通常、ＲＡＭＢＵＳチャネル・セグメント２０は、内部印刷配線トレース（図示せず）によって接続されている。第１のコネクタ２２は、通常、第１のＲＩＭＭカード２４上の係合接触パッドと係合するように設計された複数のばね荷重接触部を有している。
【００３６】
ＲＡＭＢＵＳアーキテクチャの場合、通常、１８４個の接触部が各メモリ・モジュール上に設けられている。ＲＡＭＢＵＳチャネル・セグメント２０は、バス入口領域２６で第１のＲＩＭＭカード２４に入り、デバイス接続セグメント３０を介してＲＩＭＭカード２４に取り付けられた多数の個別メモリ素子２８に接続される。ＲＡＭＢＵＳチャネルは、次にＲＡＭＢＵＳチャネル出口領域３２を介してＲＩＭＭカード２４を出た後、第１のＲＩＭＭカード２４からマザーボード１２に戻る。追加印刷配線トレースが、ＲＡＭＢＵＳチャネル・セグメント３４を、同じくマザーボード１２上の第２のコネクタ３６に接続している。第２のコネクタ３６は、第２のＲＩＭＭカード３８を保持している。
【００３７】
ＲＡＭＢＵＳチャネル入口部分４０、一連のメモリ素子２８、一連のデバイス接続セグメント４２、およびＲＡＭＢＵＳチャネル出口部分４４が、第２のＲＩＭＭカード３８を構成している。印刷回路トレースを通過した後、回り道のバスの最後に、最終的にＲＡＭＢＵＳチャネル・セグメント４６が終端４８に到達する。
【００３８】
抵抗器、阻止コンデンサおよび／または減結合コンデンサなどの終端部品４８も、同じくマザーボード１２上に設けられている。ＲＡＭＢＵＳチャネル信号はすべて、終端４８に到達する前に、２個のコネクタ２２および３６を通過し、かつ、２枚のＲＩＭＭカード２４および３８を横断しなければならない。信号は、ＲＡＭＢＵＳチャネルの経路に沿って劣化し、特にコネクタ２２および３６の部分で劣化する。また、貴重な「実装面積」が、マザーボード１２上自体で労費されている。
【００３９】
通常、ＲＩＭＭカード２４および３８の構造は印刷回路構造で、エポキシガラスをベースとする材料（すなわちＦＲ４）からなり、１層または複数の導電（すなわち信号、電力および／または接地）層が含まれている。ＲＡＭＢＵＳの電気仕様が厳しいため、信号トレースは、１０％以内でシステムのインピーダンスと整合しなければならない。
【００４０】
次の図１ｂおよび１ｃに示すコネクタは、図１ａの概略コネクタ２２および３６を、それぞれ垂直方向および水平方向に物理的に示したものである。通常、コネクタ２２および３６は同じコネクタであるため、図１ｂおよび１ｃにはコネクタ２２のみが示されている。
【００４１】
図１ｂを参照すると、垂直めっきスルーホール・アタッチ・コネクタおよび図１ａに示す従来技術によるメモリ・カードの拡大横断面図が示されている。コネクタ２２’のばね荷重接触部２３’は、マザーボード１２とＲＩＭＭカード２４上の接触パッド２９の間の電気接続を提供している。このタイプのコネクタ２２’は、マザーボード１２のような構造（図１ａ）に対して、めっきスルーホール取付けまたは表面実装取付けのいずれかと共に利用することができる。めっきスルーホール・アタッチ型は、電気的には劣っているが、より一般的に使用されている。いずれの場合においても、コネクタ２２’のばね荷重接触部２３’は、特に今日の高バス速度においては重大な電気的不連続性の原因になっている。このインピーダンスの不連続性は、電気雑音の増加および反射による遅延の増加の形で証明されている。また、この垂直型コネクタは、小形アプリケーションには使用することができない。
【００４２】
次に図１ｃを参照すると、小形コネクタおよび図１ａに示す従来技術によるＲＩＭＭカードの拡大横断面図が示されている。コネクタ２２”のばね荷重接触部２３”は、マザーボード１２とＲＩＭＭカード２４上の接触パッド２９の間の電気接続を提供している。このタイプのコネクタ２２”は、マザーボード１２のような構造（図１ａ）に対して、主として表面実装取付けされる。この場合においても、ばね荷重接触部２３”が、特に今日の高バス速度においては重大な電気的不連続性を生成している。この水平型コネクタ２２”は、実際に極めてプロファイルが低く、小形アプリケーションでの使用を可能にしているが、多重カード・アプリケーションの場合、多大なマザーボード・実装面積が必要である。このコネクタの場合、２レベルの積重ねバージョンを利用することができるが、ばね接触部への接続がさらに長くなるため、電気的不連続性、したがって電気雑音がさらに悪化している。
【００４３】
モジュール２４および３８上のメモリ素子２８の特定の配列および位置は、特定のアプリケーションに応じて変更することができ、従来技術に対しても、また、以下で開示する本発明に対しても、実際に何ら影響を及ぼすことはないが、メモリ素子の数量が、ＲＡＭＢＵＳの仕様および制限の対象となる。
【００４４】
本発明の異なる実施形態に従って、小形メモリ配列の３つの実施態様を以下に開示する。主な相違は、図２ａおよび２ｂの実施例が、マザーボード１２上のバス終端４８を示し、図３ａおよび３ｂの実施例が、最終カード８２上のバス終端４８を示し、また、図４ａおよび４ｂの実施例が、個別終端カード９２上のバス終端４８を示していることである。
【００４５】
図２ａを参照すると、本発明による小形メモリ・カード・システム５０の略図が示されている。マザーボード１２の一部は、この場合も、ＲＡＭＢＵＳメモリ・システムを実施するために必要なサポート回路を備えている。ＤＲＣＧ回路１４、およびＤＲＡＣ１８を含むマスタ・デバイス１６は、図１ａに示し、上で考察した従来技術によるメモリ・カードの実施態様と同じ方法でマザーボード１２上に実施されている。
【００４６】
ＲＡＭＢＵＳチャネル・セグメント２０は、ＤＲＡＣ１８をＬＧＡコネクタ５２に接続している。この場合も、ＲＡＭＢＵＳチャネル・セグメント２０は、通常、マザーボード１２の１層または複数層（図示せず）上の印刷配線トレース（図示せず）によって接続されている。ＬＧＡコネクタ５２は、マザーボード１２と第１のカード５４の間に配置され、それらの間の電気相互接続を提供している。通常、ＬＧＡコネクタ５２および６４は、マザーボード１２および第１のカード５４上の係合接触パッド５１と係合するように設計された、複数の弾力性のある短い接触部材５３（図２ｂ）を有している。第１のカード５４から第２のカード６６までについても同様である。ＬＧＡコネクタ５２および６４のハウジング／キャリア４９は、周辺のカード５４および６６の熱膨張係数（ＣＴＥ）と緊密に整合する熱膨張係数を有していることが好ましい。
【００４７】
接触部材５３の構造および組成は、上で参照した同時係属米国特許出願の１つの教示によるものであり、また、他の２つの同時係属米国特許出願の教示によって電気的かつ機械的にさらに強化されていることが好ましい。従来技術のピン・アンド・ソケットＬＧＡコネクタと比較すると、本発明によるコネクタ５２および６４は、性能が改善され、密度が高く、高さがより低くなっており、また、周辺の構造により良好に整合したＣＴＥを有している。また、コネクタ５２および６４に必要な接触部当たりの力が小さいため、所定量の保持力に対して許容される接触部の数が著しく増加している。
【００４８】
ＲＡＭＢＵＳチャネル・セグメント２０は、バス入口領域５６で第１のカード５４に入り、デバイス接続セグメント５８を介してカード５４に取り付けられた多数の個別メモリ素子２８に接続される。ＲＡＭＢＵＳチャネルは、次にＲＡＭＢＵＳチャネル出口領域６０を介してカード５４を出た後、マザーボード１２へ戻る代わりにＲＡＭＢＵＳチャネル・セグメント６２が、ＬＧＡコネクタ６４を介して第１のカード５４から第２のカード６６へ直接渡っている。
【００４９】
ＲＡＭＢＵＳチャネル入口部分６８、一連のメモリ素子２８、一連のデバイス接続セグメント７０、およびＲＡＭＢＵＳチャネル出口部分７２が、第２のカード６６を構成している。ＲＡＭＢＵＳチャネル・セグメント７４は、コネクタ６４および５２の他の接触部材５３を介して、短い距離を通過して戻った後、終端４８に到達する。従来技術の場合と同様、抵抗器、阻止コンデンサおよび／または減結合コンデンサなどの終端部品４８は、この場合もマザーボード１２上に設けられている。
【００５０】
通常、カード５４および６６（図２ｂ）の構造は印刷回路構造で、エポキシガラスをベースとする材料（すなわちＦＲ４）からなり、１層または複数の導電（すなわち信号、電力および／または接地）層が含まれている。電気的性能、配線性および熱的性能を始めとする様々な理由により、他の材料を使用することもできるが、エポキシガラスをベースとする材料は費用有効性が高く、かつ、マザーボード１２およびＬＧＡコネクタ５２および６４のＣＴＥと整合するＣＴＥを有している。この場合においてもＲＡＭＢＵＳの電気仕様が厳しいため、信号トレースは、１０％以内でシステムのインピーダンスと整合しなければならない。
【００５１】
次に図３ａおよび３ｂを参照すると、本発明による小形メモリ・カード・システム８０の略図が示されている。マザーボード１２の一部は、この場合も、ＲＡＭＢＵＳメモリ・システムを実施するために必要なサポート回路を備えている。ＤＲＣＧ回路１４、およびＤＲＡＣ１８を含むマスタ・デバイス１６は、図２ａに示し、上で考察した実施形態と同じ方法でマザーボード１２上に実施されている。第１のカード５４も変更されていない。第２のカード８２は、ＲＡＭＢＵＳチャネル入口部分８４、一連のメモリ素子２８、および一連のデバイス接続セグメント８６を備えている。しかし図２ａおよび２ｂの実施形態とは異なり、終端４８がカード８２上に直接取り付けられているため、ＲＡＭＢＵＳチャネル７２の出口部分（図２ａ）およびＲＡＭＢＵＳチャネル・セグメント７４の必要性が除去されている。したがって接触部の完全な追加セットが除去されるため、それらを使用して追加記憶容量または類似をアドレスすることができ、また、カード８２を単純化し、コストを低減することができる。あるケースでは、印刷回路基板が８層から６層に縮小されている。終端４８をカード８２上に設けるもう１つの利点は、マザーボード１２に結合される雑音が少なくなり、潜在的にシステム全体の性能を向上させることができることである。
【００５２】
次に図４ａおよび４ｂを参照すると、本発明による小形メモリ・カード・システム９０の略図が示されている。マザーボード１２の一部は、この場合も、ＲＡＭＢＵＳメモリ・システムを実施するために必要なサポート回路を備えている。ＤＲＣＧ回路１４、およびＤＲＡＣ１８を含むマスタ・デバイス１６は、図２ａおよび３ａに示し、上で考察した実施形態と同じ方法でマザーボード１２上に実施されている。しかし、ある種のアプリケーションに最も良好に適応するために、この実施形態は、前述の実施形態の両方を取り入れている。オンカード終端の利点については十分に理解され、また、上述のすべての理由により極めて望ましいが、製造および調達の観点から、メモリ・カードが基本的に同一であることが同様に望ましい。これを実現する方法の１つは、図２ａおよび２ｂの２枚のカード５４および６６から始まるが、終端４８は、個別の終端カード９２上に取り付けられている。終端カード９２は、さらにＲＡＭＢＵＳチャネル入口部分９４を備え、コネクタ９６を介して接続されている。
【００５３】
本発明においては、ピン・アンド・ソケット型相互接続の場合のような保持力が内在しないため、係合している間、クランプ機構が、コネクタ５２、６４および９６の各接触部材５３を適切な力で押し付け、回路素子に対する必要な相互接続を確実に形成するために必要な力を生成している。クランプ機構は、マザーボード１２中にいかなる取付け孔をも必要とせず、接触部材５３のアレイ全体に渡って、制御された、一様な変位力を提供し、ＣＴＥ不整合の問題が回避され、かつ、最終ユーザによる修理およびアップグレードを容易にするために、現場での分離が可能であることが好ましい。
【００５４】
カード５４、６６および８２とマザーボード１２の心合せのための手段については、この実施形態には特に示されていないが、実施可能な多数の方法については、当分野の技術者には容易に明らかであろう。
【００５５】
メモリ素子２８のダイすなわちパッケージから外気までの有効な熱伝達媒体の欠乏、および空気が流れる方向（すなわち、マザーボード１２に平行する方向）における短エア・チャネルの欠乏のため、小形メモリ・カード・システム５０、８０および９０の自然冷却効率は悪い。自然冷却効率は、比較的サイズの大きい今日のメモリ素子２８、およびこのような高密度パッケージ中における他の熱発生メモリ素子２８への近接によってさらに悪化する。本発明によるシステムに熱管理構造（図示せず）を備えることにより、熱伝導および放射を最適化し、メモリ素子２８の性能および信頼性を低下させる熱蓄積を生じることなく、回路の密度を最大化することができる。
【００５６】
熱管理構造は、メモリ素子２８から熱を逃がすことを意図したもので、多くの方法で実施することができる。熱管理構造は、熱強化コンパウンドまたはクランプによってメモリ素子２８に取り付けられた、あるいは保持された、アルミニウムなどの熱伝導材料層で単純に構成することができる。熱管理構造をより複雑にして、フィンなどのエレメントを持たせ、冷却をより強力にすることができる。他の方法としては、液体熱伝達材のコンフォーマル・ポーチ、薄肉熱パイプおよび熱電デバイスの使用などがある。熱の問題を解決するためのさらに他の方法についても、当分野の技術者には明らかであろう。
【００５７】
以上、開示用として、それぞれ２枚のメモリ素子カードを有する３つの実施形態を開示したが、特定の要求に応じて、量、特定形状、寸法、およびカードの材料などのパラメータ、およびメモリ素子の数およびパッケージングを変更することができることは、当分野の技術者には明らかであろう。これらの様々な変形形態は、間違いなく本発明の範囲内である。
【００５８】
下記において、以下は、本発明のすべての実施形態に存在する利益および利点である。
【００５９】
従来技術によるＲＩＭＭカード２４および３８（すべての接触部を単一エッジに沿って配置しなければならない）に対して、カード５４、６６および８２はすべて、接触パッドを多数の方法で最適配置し、接触密度、配線性、信頼性、電気的性能および機械的性能などのパラメータを強化することができる。接触パッドを最適配置することにより、マザーボード１２を最適化することもできる。
【００６０】
従来技術（図５ａ）に対して、カード５４、６６および８２上の信号接続の電気特性を最適化する方法を、この発明が如何にして提供するかの一例を、図５ｂを通して下側に見ることができる。図５ａは、ＲＩＭＭカード２４および３８上の接触パッド２９へのメモリ素子２８の典型的な配線を示したものである。信号はすべて同一エッジ３１を通ってＲＩＭＭカード２２および３６に入り、かつ、出て行くため、メモリ素子２８のデバイス接触パッド２７への接続のための信号接続２５の長さは、少なくともメモリ素子２８の長さ「Ｌ」によって変化している。そのために遅延時間に差が生じ、信号接続の各々に雑音が結合される。本発明の場合（図５ｂ）、カード５４、６６および８２上の接触パッド５５の賢明な配置により、長さを最短かつ等しくすることができるため、カード５４、６６および８２上のすべての信号接続５７の電気的性能が最適化される。
【００６１】
図５ｂに示す最適化方法による追加利益は、節約される実装面積の量が著しいことである。場合によっては、カード５４、６６および８２（図２ｂおよび３ｂ）のサイズを縮小することができ、および／または複雑さを緩和することができる。また場合によっては、追加実装面積を使用して、小形メモリ・カード・システム５０、８０および９０（図２ｂ、３ｂおよび４ｂ）の電気的性能を改善することができる。一実施例では、クロック線などのクリティカル・ネットの電気的性能を、これらのネット／線路を雑音の多いネットから分離／隔離させることによって改善することができる。
【００６２】
信号は、すべてのＲＡＭＢＵＳチャネルの経路に沿って、特にコネクタ部分で劣化する。図１ａないし１ｃに示す従来のＲＡＭＢＵＳベースのメモリ・サブシステムに対して、本発明によるメモリ・サブシステムの全バス経路長、したがって全遅延時間が著しく短縮されていることが分かる。バスの長さが短縮されると、それがどのようなものであっても、バス上のデバイスに対するドライバ要求事項が緩和され、それによりコストが低減され、信頼性が向上する。
【００６３】
一般的に、ＲＡＭＢＵＳチャネルの品質を改善することによって（すなわち、その長さ、チャネル遅延、クロストーク等を低減することによって）、より速いメモリ・アクセス速度を得ることができる。経路長を短縮し、かつ、メモリ・カードと終端の間のコネクタを除去することにより、電気的完全性が著しく改善される。一実施例では、従来技術によるコネクタ２２’および２２”の、電気的にシールドされていないばね荷重接触部２３’および２３”の長さは０．１５０インチであり、一方、本発明の場合、コネクタ５２および６４の接触部材５３の長さは、わずかに０．０６０インチである。上で参照した同時係属米国特許出願の１つに教示されているように、接触部材５３がシールド・ハウジング内にパッケージされると、電気的不連続性が最小化される。本発明における第１のカード５４から第２のカード６６、８２へ横断する信号に対して、２つの長くかつシールドされていない、電気雑音の多いコネクタ２２および３６、およびＲＡＭＢＵＳチャネル・セグメント３４（図１ａ）を通過する際の信号劣化が除去されており、それにより、やはりマザーボード１２の配線が単純化され、および／またはコストが低減されている。
【００６４】
コネクタを除去し、短くすることにより、電磁妨害雑音（ＥＭＩ）感受性が改善され、また、マザーボード１２およびカード５４、６６および８２からの放射無線周波数（ＲＦ）放出が低減される。
【００６５】
特定数量（例えば８個または１６個）のメモリ素子２８しか許容されない従来技術の回路ＲＩＭＭカード２４および３８（図１ａおよび１ｂ）に対して、本発明によれば、メモリ素子２８の他の分割を可能にすることにより、他の方法では利用することができないカード５４、６６および８２上の利用可能実装面積のすべてを全面的に使用し、密度を最大化することができる。
【００６６】
特定の動作要求および環境に適合させるために変更される他の改変および変化については、当分野の技術者には明らかであり、したがって本発明は、本開示のために選択された実施例に制限されることはなく、本発明の真の精神および範囲を逸脱することのないすべての変更および改変を包含するものである。
【００６７】
以上、本発明について説明したが、特許証によって保護されるべく期待される内容については、特許請求の範囲の各クレームに記載されているものとする。
【図面の簡単な説明】
【図１ａ】
マザーボード上にバス終端を有する、従来技術による多重カード・メモリ配列を示す略図である。
【図１ｂ】
垂直めっきスルーホール・アタッチ・コネクタおよび図１ａに示す従来技術によるメモリ・カードの拡大横断面図である。
【図１ｃ】
小形コネクタおよび図１ａに示す従来技術によるメモリ・カードの拡大横断面図である。
【図２ａ】
マザーボード上にバス終端を有する、本発明の第１の実施形態の小形メモリ配列を示す略図である。
【図２ｂ】
図２ａに示す本発明による小形メモリ・パッケージの拡大横断面図である。
【図３ａ】
最終メモリ・カード上にバス終端を有する、本発明の第２の実施形態の小形メモリ配列を示す略図である。
【図３ｂ】
図３ａに示す本発明による小形メモリ・パッケージの拡大横断面図である。
【図４ａ】
個別終端カード上にバス終端を有する、本発明の第３の実施形態の小形メモリ配列を示す略図である。
【図４ｂ】
図４ａに示す本発明による小形メモリ・パッケージの拡大横断面図である。
【図５ａ】
従来技術ＲＩＭＭカード上のメモリ素子、接触パッド、およびメモリ素子と接触パッドの間の配線を示す図である。
【図５ｂ】
図５ａに示す従来技術に対して、開示した本発明の実施形態に固有の電気的性能を向上させるための技法を示す図である。
【国際公開パンフレット】
2004507006.tif 000003
2004507006.tif 000004
2004507006.tif 000005
2004507006.tif 000006
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2004507006.tif 000041
2004507006.tif 000042
【国際調査報告】
2004507006.tif 000043