(57)【要約】最初にシリコンウェハー上にバリウムストロンチウムチタネート層（１０４）を形成することによって、大口径のシリコンウェハーを覆う単結晶Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３の高品質のエピタキシャル層（１１０）を形成することが可能である。バリウムストロンチウムチタネート層（１０４）は、単結晶層であり、酸化シリコンからなる非晶質中間層（１１６）によってシリコンウェハーから離間されている。（Ｌａ，Ｓｒ）ＣｏＯ３の単結晶導電性層（１０６，１０８）は、Ｐｂ（Ｚｒ，Ｔｒ）Ｏ３層に隣接して形成される。
2004517462.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコン基板と、
（Ｓｒ，Ｂａ）ＴｉＯ３からなり、前記シリコン基板を覆う単結晶酸化物の第１の層と、
（Ｌａ，Ｓｒ）ＣｏＯ３からなり、前記第１の層を覆う第２の単結晶層と、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３からなり、前記第２の単結晶層を覆う第３の単結晶層と、
（Ｌａ，Ｓｒ）ＣｏＯ３からなり、前記第３の単結晶層を覆う第４の単結晶層とからなる、ペロブスカイトヘテロ構造体。
【請求項２】
単結晶シリコン基板と、
（Ｂａ，Ｓｒ）ＴｉＯ３からなり、前記シリコン基板を覆う第１の単結晶層と、
前記第１の単結晶層の下方に形成された酸化シリコン層と、
（Ｌａ，Ｓｒ）ＣｏＯ３からなり、前記第１の層を覆う第２の単結晶層と、
前記第２の単結晶層に電気的に接触している第１電極と、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３からなり、前記第２の単結晶層を覆う第３の単結晶層と、
（Ｌａ，Ｓｒ）ＣｏＯ３からなり、前記第３の単結晶層を覆う第４の単結晶層と、
前記第４の単結晶層と電気的に接触している第２電極とからなるペロブスカイトヘテロ構造体。
【請求項３】
シリコン基板を提供する工程と、
（Ｓｒ，Ｂａ）ＴｉＯ３からなり、前記シリコン基板を覆う第１の単結晶酸化物層をエピタキシャル成長させる工程と、
前記第１の単結晶酸化物層のエピタキシャル成長工程の間に、前記第１の単結晶酸化物層の下方に酸化シリコンの非晶質層を形成する工程と、
（Ｌａ，Ｓｒ）ＣｏＯ３からなり、前記第１の単結晶層を覆う第２の単結晶層をエピタキシャル成長させる工程と、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３からなり、前記第２の単結晶層を覆う第３の単結晶層をエピタキシャル成長させる工程と、
（Ｌａ，Ｓｒ）ＣｏＯ３からなり、前記第３の単結晶層を覆う第４の単結晶層をエピタキシャル成長させる工程とからなる、ペロブスカイトヘテロ構造体の製造方法。
【請求項４】
シリコン基板を提供する工程と、
（Ｓｒ，Ｂａ）ＴｉＯ３からなり、前記シリコン基板を覆う第１の単結晶層をエピタキシャル成長させる工程と、
（Ｌａ，Ｓｒ）ＣｏＯ３からなり、前記第１の層を覆う第２の単結晶層をエピタキシャル成長させる工程と、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３からなり、前記第２の単結晶層を覆う第３の単結晶層をエピタキシャル成長させる工程と、
前記第３の単結晶層を覆う導電層を形成する工程とからなる、ペロブスカイトヘテロ構造体の製造方法。
【発明の詳細な説明】
【０００１】
（本発明の分野）
本発明は一般にマイクロエレクトロニクス構造及びデバイス、並びにその製造方法に関し、より詳細には、圧電薄膜を有する構造及びデバイス、並びにその構造及びデバイスの製造方法及び使用方法に関する。
【０００２】
（背景）
圧電材料は、種々の用途において有用である。例えば、圧電材料は圧力計、トランスデューサ、触覚センサ、ロボットマニピュレータ、高域音生成器、周波数制御回路及び発振器を製造するために用いられる。
【０００３】
一般に、圧電材料の結晶度が高い程、その材料の望ましい特性、すなわち圧電効果が増大する。このため、高品質結晶からなる圧電材料が所望されることが多い。
【０００４】
圧電材料は、マイクロエレクトロニクスの圧力センサや発振器などのマイクロエレクトロニクスデバイスの製造に使用される他の材料と比べて、バルク形状では比較的高価である。圧電材料はバルク形状では高価かつ入手困難であるため、圧電材料薄膜を異なる材料の基板上に成長させようと長年にわたって試みられてきた。しかし、圧電材料の特性を最適化するには、高品質結晶からなる単結晶膜が望ましい。例えば、シリコンなどの基板上に単結晶圧電材料の層を成長させようという試みがなされてきた。しかし、このような試みの多くは通常失敗に終わっている。これは、得られた結晶の結晶格子がホスト結晶とは異なるため、圧電材料薄膜の結晶品質が低下するためである。
【０００５】
高品質単結晶圧電材料からなる大面積の薄膜を低コストで形成できれば、この膜を利用して、圧電材料のバルクウェハー上に半導体マイクロエレクトロニクスデバイスを形成する場合よりも低コストで、各種デバイスを製造することが可能になる。また、シリコンウェハーなどのバルクウェハー上に高品質単結晶圧電材料薄膜を形成できれば、シリコンと圧電材料との両者の最良の特性を利用した集積デバイス構造を実現することが可能になる。
【０００６】
したがって、高品質単結晶圧電膜を別の単結晶材料上に設けたマイクロエレクトロニクス構造、並びにこの種の構造の製造方法に対する需要が存在する。
本発明は例示のみを目的として記載されており、添付の図面に限定されない。この図面は、本発明によるデバイス構造の断面の模式図である。
【０００７】
（図面の詳細説明）
図面は、本発明の一実施形態によるマイクロエレクトロニクス構造１００の一部の断面の模式図である。構造１００を使用して、断面図を模式的に示している圧電アクチュエータ、圧電トランスデューサ及び強誘電性メモリセルなどを形成し得る。
【０００８】
マイクロエレクトロニクス構造１００は、単結晶シリコン基板１０２、単結晶（Ｂａ，Ｓｒ）ＴｉＯ３層１０４、導電性を有する単結晶（Ｌａ，Ｓｒ）ＣｏＯ３層１０６，１０８、単結晶Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３すなわちＰＺＴ層１１０、第１電極１１２及び第２電極１１４からなる。本明細書では、「単結晶」との用語は、半導体産業で一般的に用いられている意味を有するものとする。この用語は、単結晶又はほぼ単結晶の材料であって、半導体産業で一般的に用いられているシリコン又はゲルマニウム、或いはシリコンとゲルマニウムとの混合物からなる基板及びエピタキシャル層に一般的にみられる転移等の欠陥を比較的少数だけ有するこの種の材料を指す。本発明によれば、構造１００はまた、基板１０２と対応するバッファ層１０４との間に非晶質中間層１１６を有する。
【０００９】
本発明の一実施形態によれば、基板１０２は、好適には半導体産業で用いられている高品質単結晶シリコンウェハーである。単結晶（Ｂａ，Ｓｒ）ＴｉＯ３層１０４は、好適には下地基板にエピタキシャル成長した、単結晶のストロンチウムチタネート材料である。本発明による一実施形態においては、層１０４を成長させる間に基板１０２を酸化させることで、非晶質中間層１１６は、基板１０２と成長する（Ｂａ，Ｓｒ）ＴｉＯ層との界面において基板１０２上に成長する。
【００１０】
非晶質中間層１１６は、好適には酸化によって基板１０２の表面に形成した酸化物であり、より好適には酸化シリコンからなる。通常、層１１６の膜厚は、約０．５〜５ｎｍの範囲にある。
【００１１】
一般に、（Ｌａ，Ｓｒ）ＣｏＯ３層１０６，１０８は、ＰＺＴ層１１０を横断した電界の生成が可能となるように構成される。また、単結晶層１０６によって、層１０６の上に層１１０の単結晶が生成可能となる。本発明の好適な実施形態によれば、層１０６，１０８の組成はＬａ０．５Ｓｒ０．５ＣｏＯ３であり、この層の膜厚は好適には３０ｎｍを超え、より好適には約３０〜１００ｎｍである。
【００１２】
単結晶圧電ＰＺＴ層１１０は、同一の材料又は類似の材料の多結晶膜に比べて大きな圧電効果を有する。このため、この単結晶膜を含む構造では、膜内のひずみ量あたりの生成可能な電子信号が大きくなる。裏を返せば、膜に与えられる電界量当たりのひずみが大きくなる。所望の圧電効果を提供するためには、層１１０は好適には約３０〜５００ｎｍの膜厚と、Ｐｂ０．４Ｚｒ０．６ＴｉＯ３の組成を有する。
【００１３】
電極１１２，１１４は、それぞれ層１０８，１０６への電気的結合を容易にするが、これら自体は電極としては比較的不活性である。本発明によれば、電極１１２，１１４の厚さは約１００〜２００ｎｍである。
【００１４】
単結晶基板１０２の結晶構造は、格子定数と格子配向とによって特徴付けられる。同様に、ＰＺＴ層１１０もまた単結晶材料であり、この単結晶材料の格子は格子定数と格子配向とによって特徴付けられる。ＰＺＴ層の格子と単結晶シリコン基板とは、両者の格子定数がほぼ一致しているか、或いは一方の結晶方位が他の結晶方位に対して相対回転したときに、両者の格子定数がほぼ一致している必要がある。本明細書では「ほぼ等しい」及び「ほぼ一致する」との用語は、下地層の上に高品質結晶層が成長可能なように両者の格子定数が十分近いことを意味する。
【００１５】
本発明の一実施形態によれば、基板１０２は、（１００）又は（１１１）の配向を有する単結晶シリコンウェハーであり、シリコン基板ウェハーの結晶方位に対して、チタン化物材料の結晶方位を４５°回転させると、シリコン基板の格子定数とチタン化物層１０４の格子定数とがほぼ一致する。
【００１６】
層１０６〜１１０は、エピタキシャル成長した単結晶材料であり、この種の結晶材料もまた、各々の結晶格子定数と結晶方位とによって特徴付けられる。エピタキシャル成長したこれら単結晶層の結晶品質を高めるために、対応するバッファ層の結晶は高品質でなければならない。さらに、連続堆積する膜１０６〜１１０の結晶品質を高めるため、ホスト結晶（この例では（Ｂａ，Ｓｒ）ＴｉＯ３単結晶）の結晶格子定数と成長させる結晶の結晶格子定数とがほぼ一致することが望ましい。
【００１７】
以下に、図面に示した構造のようなマイクロエレクトロニクス構造を製造するための、本発明によるプロセスの例を記載する。本プロセスでは、最初にシリコンからなる単結晶半導体基板を提供する。本発明の好適な実施形態によれば、この半導体基板は（１００）配向を有するシリコンウェハーである。この基板は、好適には軸上に配向しているが、最大で約０．５°だけ軸からずれていてもよい。半導体基板は、少なくとも一部にベア表面を有するが、下記のように、基板の他の部分は他の構造を含んでいてもよい。本明細書において「ベア（ｂａｒｅ）」との用語は、基板の一部の表面が洗浄され、酸化物、汚染物質又はその他の異物が除去されていることを指す。公知のように、ベアシリコンは非常に反応性が高く、自然酸化物が容易に生成される。「ベア」との用語は、この種の自然酸化物を含むように意図される。酸化シリコン薄膜を意図的に半導体基板上に成長させることがあるが、このように成長させた酸化物は本発明によるプロセスにとって必須ではない。単結晶シリコン基板の上を覆う単結晶の（Ｂａ，Ｓｒ）ＴｉＯ３層をエピタキシャル成長させるには、先に自然酸化物層を除去して、下地基板の結晶構造を露出させる。次のプロセスは、好適には分子線エピタキシー（ＭＢＥ）によって実施されるが、本発明によれば他のエピタキシャルプロセスを使用することも可能である。ストロンチウム、バリウム、或いはストロンチウムとバリウムとの混合物の薄い層をＭＢＥ装置で熱堆積することにより、自然酸化物を先に取り除くことができる。ストロンチウムを使用する場合、基板を約７５０℃の温度に加熱して、ストロンチウムと自然酸化シリコン層とを反応させる。このストロンチウムが酸化シリコンを還元させることで、酸化シリコンのない表面が得られる。得られた表面は規則的な２×１構造を取っており、ストロンチウム、酸素、及びシリコンを含む。この規則的な２×１構造は、上部に堆積されるチタン化物層が規則的に成長するための鋳型となる。この鋳型は、上部に堆積される層の結晶成長の核形成に必要な化学的特性及び物理的特性を付与する。
【００１８】
本発明の別の実施形態によれば、ＭＢＥで酸化ストロンチウム、ストロンチウム、酸化バリウム又は酸化バリウムを基板表面に低温で堆積し、その後、この構造を約７５０℃に加熱することによって、自然酸化シリコンを化学変化させて、単結晶酸化物層が成長可能なように基板表面を処理することができる。この温度においては、酸化ストロンチウムと自然酸化シリコンとの間に固相反応が生じて、自然酸化シリコンが還元され、ストロンチウム、酸素及びシリコンが規則的な２×１構造を取って基板表面に残る。この構造も、規則的な単結晶チタン化物層を成長させるための鋳型となる。
【００１９】
本発明の一実施形態によると、基板表面から酸化シリコンを除去した後に、基板を約２００〜８００℃の範囲まで冷却し、分子線エピタキシーによって鋳型層の上にストロンチウムチタネートの層を（例えば、約９〜１１ｎｍの厚さに）形成する。ＭＢＥプロセスでは、最初にＭＢＥ装置のシャッターを開き、ストロンチウム源、チタン源及び酸素源に曝露させる。ストロンチウムとチタンの比はほぼ１：１である。酸素分圧の初期値は、化学量論的（ｓｔｏｃｈｉｏｍｅｔｒｉｃ）ストロンチウムチタネートを約０．３〜０．５ｎｍ／分の成長速度で成長させるための最小の値に設定する。ストロンチウムチタネートの成長が開始されたら、酸素の分圧を初期の最小値より高くする。酸素分圧が高い場合、下地基板と成長中のストロンチウムチタネート層との界面で非晶質酸化シリコン層が成長する。成長中のストロンチウムチタネート層から界面へと酸素が拡散し、界面の下地基板の表面において酸素とシリコンとが反応することで、酸化シリコン層が成長していく。ストロンチウムチタネートは、下地基板の規則的な２×１結晶構造に対して４５°回転した結晶方位を有する規則的な単結晶として成長する。
【００２０】
所望の膜厚までストロンチウムチタネート層を成長させた後に、鋳型層によって単結晶のストロンチウムチタネートをキャップすることがある。この鋳型層は、その後形成される、所望の圧電材料のエピタキシャル層の成長を導く。例えば、１〜２層のチタン単分子層、１〜２層のチタン−酸素単分子層、又は１〜２層のストロンチウム−酸素単分子層の成長を中断させることで、ＭＢＥで成長させたストロンチウムチタネート単結晶層をキャップすることがある。
【００２１】
鋳型を形成した後に（或いは、鋳型を形成しない場合は、チタン化物層を形成した後に）、スパッタ堆積によって（Ｌａ，Ｓｒ）ＣｏＯ３材料が堆積される。より詳細には、（Ｌａ，Ｓｒ）ＣｏＯ３層は、圧縮（Ｌａ，Ｓｒ）ＣｏＯ３ターゲットを使用したＲＦマグネトロンスパッタリング（対向式構成）により堆積される。スパッタガスとして酸素を使用し、基板温度を約４００〜６００℃に設定して堆積が行なわれる。
【００２２】
次に、スピンオンゾル‐ゲルコーティング技術を実施し、続いて４５０℃〜８００℃でか焼及び結晶化を行なって単結晶層を形成することにより、（Ｌａ，Ｓｒ）ＣｏＯ３層１０６の上にＰＺＴ層１１０を形成する。ＰＺＴ層１１０はまた、ＰＶＤ技術又はＣＶＤ技術を用いて形成することも可能である。
【００２３】
スパッタ堆積技術を使用して電極材料（白金やイリジウムなど）を堆積し、続いてこの材料をパターニングし、エッチングして、層１０６，１０８の一部から材料を除去することによって、単結晶層１０６，１０８の上に電極１１２，１１４を連続して形成する。例えば、ＲＦマグネトロンスパッタリングを用いて、不活性環境下で白金ターゲットから（Ｌａ，Ｓｒ）ＣｏＯ３層上に材料をスパッタすることで、（Ｌａ，Ｓｒ）ＣｏＯ３層１０６，１０８上に白金を堆積し得る。白金を堆積後、白金をフォトリソグラフでパターン化し、適切なドライエッチ又はウェットエッチ環境でエッチングして、電極１１２，１１４を形成する。
【００２４】
上記の明細書において、特定の実施形態に関して本発明を記述した。しかし、通常の知識を有する当業者は、添付の特許請求の範囲に記載されている本発明の範囲を逸脱することなく、本発明の様々な修正及び変更が可能であることを理解する。したがって、本明細書並びに図面は、限定的ではなく例示的なものと考えられ、この種の変更は全て本発明の範囲に含まれることが意図される。
【００２５】
利点、その他の長所並びに問題に対する解決策を、特定の実施形態に関して上に記載した。しかし、想到される、或いはより明白となる利点、長所、問題に対する解決策及び利点、並びにいかなる利点、長所又は問題に対する解決策を生じ得る任意の要素は、特許請求の範囲の少なくとも一部にとって、重要、必須又は不可欠な特徴或いは要素であると解釈されない。本明細書に使用されているように、「からなる」、「を含む」との用語、或いはこれらのいかなる変形例は、非排他的な包含関係を意味することを意図する。このため、列記した要素を構成するプロセス、方法、物品又は装置は、これらの要素を含むだけではなく、明記されていない他の要素や、この種のプロセス、方法、物品又は装置に固有の他の要素をも含み得る。
【図面の簡単な説明】
【図１】本発明によるデバイス構造の断面の模式図。
【国際公開パンフレット】
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2004517462.tif 000019
【国際公開パンフレット（コレクトバージョン）】
2004517462.tif 000020
2004517462.tif 000021
【国際調査報告】
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2004517462.tif 000023
2004517462.tif 000024