(57)【要約】ＤＲＡＭを有する集積回路の様々な態様が開示される。一実施態様においては、集積回路は、（１）ビット線を、２つのメモリセル論理状態の弱い側にバイアスをかけた電圧にプリチャージし、（２）少なくとも１つの実施態様においては、反転形態でデータを選択的に記憶して、そのようなデータをリフレッシュするのに要する電力を低減し、（３）センス／ラッチ回路にデータを保持して、そのような回路をキャッシュの形態で使用し、メモリセルにアクセスする頻度を低減し、それによってメモリアクセス時間を低減し、（４）（例えば、ＤＲＡＭが待機中の場合に）代替の、低電力の動作モードを用いる回路から基準電圧（例えばＶＰＰ）を供給する、ＤＲＡＭを含む。
2004530250.tif 000002
【特許請求の範囲】
【請求項１】
プリチャージ状態を有する読み出しモードを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができるとともに、前記論理状態の一方が、他方の論理状態よりも弱い、前記メモリスペースと、
その少なくとも１つがＣＭＯＳ論理を含む複数の論理回路と、
前記メモリセルの前記少なくとも１つのサブセットに対して、データの読み出しおよび書き込みをするための複数のビット線と、
前記プリチャージ状態において、前記ビット線の少なくとも１つを、弱論理状態側にバイアスをかけた所定の電圧にプリチャージする回路とを含む、前記ＤＲＡＭ。
【請求項２】
プリチャージする回路が、ビット線の１つと供給電圧との間に結合された、トランジスタを含む、請求項１に記載のＤＲＡＭ。
【請求項３】
弱論理状態が論理ハイ状態である場合には、プリチャージする回路が、ビット線の少なくとも１つと、供給電圧との間に結合されたプルアップトランジスタを含むとともに、弱論理状態が論理ロー状態である場合には、プリチャージする回路が、ビット線の少なくとも１つと、供給電圧との間に結合されたプルダウントランジスタを含む、請求項１に記載のＤＲＡＭ。
【請求項４】
複数の組合せ論理回路が、メモリセルの１つまたは複数を指示するためのデコータ回路を含むとともに、ＤＲＡＭが、アクセストランジスタをさらに含み、該アクセストランジスタは、前記デコード回路に結合された制御入力を有して、前記指示されたメモリセルの１つと、複数のビット線の１つとの間に接続されているとともに、前記アクセストランジスタは、ＮチャネルＦＥＴおよびＰチャネルＦＥＴを含む群から選択されるタイプのものである、請求項１に記載のＤＲＡＭ。
【請求項５】
アクセストランジスタが、ＮチャネルＦＥＴである場合には、所定の電圧がＶＤＤ−ＶＴＨ以上であるとともに、前記アクセストランジスタがＰチャネルＦＥＴである場合には、前記所定の電圧がＶＴＨ以下である、請求項４に記載のＤＲＡＭ。
【請求項６】
アクセストランジスタがＮチャネルＦＥＴである場合には、所定の電圧が実質的にＶＤＤに等しいとともに、前記アクセストランジスタがＰチャネルＦＥＴである場合には、前記所定の電圧が実質的にＶＳＳに等しい、請求項４に記載のＤＲＡＭ。
【請求項７】
ビット線に結合されて読み出されているメモリセルの、論理状態を示す信号を出力する、センス回路をさらに含む、請求項１に記載のＤＲＡＭ。
【請求項８】
センス回路がＣＭＯＳ論理を含む、請求項１に記載のＤＲＡＭ。
【請求項９】
メモリスペースが、行と列のマトリックスに配置されている、請求項１に記載のＤＲＡＭ。
【請求項１０】
メモリスペースが基準セルを含む、請求項４に記載のＤＲＡＭ。
【請求項１１】
請求項１に記載するような埋込みＤＲＡＭを含む、集積回路。
【請求項１２】
ディジタル情報プロセッサをさらに含む、請求項１１に記載の集積回路。
【請求項１３】
請求項１１に記載するような集積回路を有する、バッテリ動力式デバイス。
【請求項１４】
集積回路がディジタル情報プロセッサをさらに含む、請求項１３に記載のバッテリ動力式デバイス。
【請求項１５】
プリチャージ状態を有する読み出しモードを含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができるとともに、前記論理状態の一方が、他方の論理状態よりも弱い、前記メモリスペースと、
その少なくとも１つがＣＭＯＳ論理を含む複数の論理回路と、
前記メモリセルの前記少なくとも１つのサブセットに、データの読み出しおよび書き込みをするための複数のビット線と、
前記プリチャージ状態において、前記ビット線の少なくとも１つを、弱論理状態側にバイアスをかけた所定の電圧にプリチャージする手段とを含む、前記ＤＲＡＭ。
【請求項１６】
プリチャージする手段が、ビット線の１つと供給電圧との間に結合された、トランジスタを含む、請求項１５に記載のＤＲＡＭ。
【請求項１７】
弱論理状態が論理ハイ状態である場合には、プリチャージする回路が、ビット線の少なくとも１つと供給電圧との間に結合されたプルアップトランジスタを含むとともに、前記弱論理状態が論理ロー状態である場合には、前記プリチャージする回路が、前記ビット線の少なくとも１つと前記供給電圧との間に結合されたプルダウントランジスタを含む、請求項１５に記載のＤＲＡＭ。
【請求項１８】
複数の組合せ論理回路が、メモリセルの１つまたは複数を指示するためのデコータ回路を含むとともに、ＤＲＡＭが、アクセストランジスタをさらに含み、該アクセストランジスタは、前記デコード回路に結合された制御入力を有して、前記指示されたメモリセルの１つと、複数のビット線の１つとの間に接続されているとともに、該アクセストランジスタは、ＮチャネルＦＥＴおよびＰチャネルＦＥＴを含む群から選択されるタイプのものである、請求項１５に記載のＤＲＡＭ。
【請求項１９】
アクセストランジスタが、ＮチャネルＦＥＴである場合には、所定の電圧がＶＤＤ−ＶＴＨ以上であるとともに、前記アクセストランジスタがＰチャネルＦＥＴである場合には、前記所定の電圧がＶＴＨ以下である、請求項１８に記載のＤＲＡＭ。
【請求項２０】
アクセストランジスタがＮチャネルＦＥＴである場合には、所定の電圧が実質的にＶＤＤに等しいとともに、前記アクセストランジスタがＰチャネルＦＥＴである場合には、前記所定の電圧が実質的にＶＳＳに等しい、請求項１８に記載のＤＲＡＭ。
【請求項２１】
ビット線に結合されて、読み出されているメモリセルの論理状態を示す信号を出力する、センス回路をさらに含む、請求項１５に記載のＤＲＡＭ。
【請求項２２】
センス回路がＣＭＯＳ論理を含む、請求項１５に記載のＤＲＡＭ。
【請求項２３】
メモリスペースが、行と列のマトリックスに配置されている、請求項１５に記載のＤＲＡＭ。
【請求項２４】
メモリスペースが基準セルを含む、請求項１８に記載のＤＲＡＭ。
【請求項２５】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができるとともに、前記論理状態の一方が、他方の論理状態よりも弱い、前記メモリスペースを有するとともに、前記メモリセルの前記少なくとも１つのサブセットに対して、データの読み出しおよび書き込みをするための複数のビット線をさらに有する、ＣＭＯＳ ＤＲＡＭにおいて使用する方法において、前記ＣＭＯＳ ＤＲＡＭが、プリチャージ状態を有する読み出しモードを含む方法であって、
前記ビット線の少なくとも１つを、弱論理状態側にバイアスをかけた所定の電圧にプリチャージするステップを含む、前記方法。
【請求項２６】
プリチャージするステップが、少なくとも１つのビット線を供給電圧に結合するステップを含む、請求項２５の方法。
【請求項２７】
ＤＲＡＭが、第１の供給電圧および第２の供給電圧を受け入れ、前記第１の供給電圧が、前記第２の供給電圧よりも高い電位を有し、弱論理状態が論理ハイ状態である場合には、プリチャージするステップが、少なくとも１つのビット線を前記第１の供給電圧に結合するステップを含み、かつ前記弱論理状態が論理ロー状態である場合には、前記プリチャージするステップが、前記少なくとも１つのビット線を前記第２の供給電圧に結合するステップを含む、請求項２５に記載の方法。
【請求項２８】
複数の組合せ論理回路が、メモリセルの１つまたは複数を指示するためのデコータ回路を含むとともに、ＤＲＡＭが、アクセストランジスタをさらに含み、該アクセストランジスタは、前記デコード回路に結合された制御入力を有して、前記指示されたメモリセルの１つと複数のビット線の１つとの間に接続されているとともに、該アクセストランジスタは、ＮチャネルＦＥＴおよびＰチャネルＦＥＴを含む群から選択されるタイプである、請求項２５に記載の方法。
【請求項２９】
アクセストランジスタが、ＮチャネルＦＥＴである場合には、所定の電圧がＶＤＤ−ＶＴＨ以上であるとともに、前記アクセストランジスタがＰチャネルＦＥＴである場合には、前記所定の電圧がＶＴＨ以下である、請求項２８に記載の方法。
【請求項３０】
アクセストランジスタがＮチャネルＦＥＴである場合には、所定の電圧が実質的にＶＤＤに等しいとともに、前記アクセストランジスタがＰチャネルＦＥＴである場合には、前記所定の電圧が実質的にＶＳＳに等しい、請求項２８に記載の方法。
【請求項３１】
少なくとも１つのビット線上の信号を検知するステップと、読み出されているメモリセルの論理状態を示す信号を提供するステップとをさらに含む、請求項２５に記載の方法。
【請求項３２】
検知するステップが、少なくとも１つのビット線を少なくとも１つのＣＭＯＳ論理回路に供給するステップを含む、請求項２５に記載の方法。
【請求項３３】
メモリスペースが、行と列のマトリックスに配置されている、請求項２５に記載の方法。
【請求項３４】
メモリスペースが基準セルを含む、請求項２８に記載の方法。
【請求項３５】
入力データを受け取り、反転制御信号に応答して、前記データを反転または非反転のいずれかの形態で、選択的に記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路。
【請求項３６】
ＤＲＡＭが、反転制御信号を生成する回路を含む、請求項３５に記載の集積回路。
【請求項３７】
ＤＲＡＭが、反転制御信号を受け取る、請求項３５に記載の集積回路。
【請求項３８】
ＤＲＡＭが、記憶データを取り出し、該データが反転形態で記憶されていた場合には、前記ＤＲＡＭは、前記データを再反転してそのデータを元の形態に戻す、請求項３５に記載の集積回路。
【請求項３９】
ＤＲＡＭが、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
入力データおよび反転制御信号に応答して、前記メモリスペースに記憶すべきデータを生成する回路であって、前記記憶すべきデータが、前記反転制御信号がアサートされる場合には入力データに対して反転形態を有し、反転制御信号がアサートされない場合には入力データに対して非反転形態を有する、前記回路とを含む、請求項３５に記載の集積回路。
【請求項４０】
メモリスペースから取り出されたデータをさらに受け取り、該取り出されたデータを、反転制御データの論理状態に基づいて、反転形態または非反転形態のいずれかで出力する、請求項３５に記載の集積回路。
【請求項４１】
メモリスペースが、複数の個別アドレス指定可能なメモリ部分を有するとともに、それぞれが前記複数の個別アドレス指定可能なメモリ部分のそれぞれ１つと関連する、複数の反転制御信号が回路に供給される、請求項３９に記載の集積回路。
【請求項４２】
ＤＲＡＭが、複数の反転制御信号の少なくとも１つを記憶する、請求項４１に記載の集積回路。
【請求項４３】
メモリセルの少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための複数のビット線と、
プリチャージ状態において、前記複数のビット線の２つを所定の電圧までプリチャージする回路とをさらに含み、
チャージシェア動作状態において、前記２つのビット線の一方が基準と電荷を共有し、かつ前記２つのビット線の他方がメモリセルと電荷を共有するとともに、ラッチおよびライトバック動作状態においては、メモリセルの少なくとも１つの論理状態に対して、前記基準と電荷を共有するビット線へのライトバックを停止する、請求項３５に記載の集積回路。
【請求項４４】
論理状態の一方が他方の論理状態よりも弱く、所定の電圧が、弱論理状態側にバイアスがかけられているとともに、ラッチおよびライトバック動作においては、メモリセルの論理状態とは独立に、基準と電荷を共有するビット線へのライトバックを停止する、請求項４３に記載の集積回路。
【請求項４５】
入力データを受け取るとともに、反転制御信号に応答して、前記データを反転形態または非反転形態のいずれかで選択的に記憶する手段を含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路。
【請求項４６】
反転制御信号を生成する手段をさらに含む、請求項４５に記載の集積回路。
【請求項４７】
ＤＲＡＭが、反転制御信号を受け取る、請求項４５に記載の集積回路。
【請求項４８】
データが反転形態で記憶されていた場合に、そのデータを元の形態に戻すために、前記記憶データを再反転する手段をさらに含む、請求項４５に記載の集積回路。
【請求項４９】
ＤＲＡＭが、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースを含むとともに、
選択的に記憶する手段が、入力データおよび反転制御信号に応答して、前記メモリスペースに記憶すべきデータを生成する手段を含み、前記記憶すべきデータが、前記反転制御信号がアサートされる場合には入力データに対して反転形態を有し、反転制御信号がアサートされない場合には入力データに対して非反転形態を有する、請求項４５に記載の集積回路。
【請求項５０】
メモリスペースが、複数の個別アドレス指定可能なメモリ部分を有するとともに、それぞれが前記複数の個別アドレス指定可能なメモリ部分のそれぞれ１つと関連する、複数の反転制御信号が回路に供給される、請求項４９に記載の集積回路。
【請求項５１】
ＤＲＡＭが、複数の反転制御信号の少なくとも１つを記憶する、請求項５０に記載の集積回路。
【請求項５２】
メモリセルの少なくとも１つのサブセットに対してデータうを読み出しおよび書き込みするための複数のビット線と、
プリチャージ状態において、前記複数のビット線の２つを所定の電圧までプリチャージする回路とをさらに含み、
チャージシェア動作状態において、前記２つのビット線の一方が基準と電荷を共有し、かつ前記２つのビット線の他方がメモリセルと電荷を共有するとともに、ラッチおよびライトバック動作状態においては、前記メモリセルの少なくとも１つの論理状態に対して、前記基準と電荷を共有するビット線へのライトバックを停止する、請求項４５に記載の集積回路。
【請求項５３】
論理状態の一方が他方の論理状態よりも弱く、所定の電圧が、弱論理状態側にバイアスがかけられているとともに、ラッチおよびライトバック動作においては、メモリセルの論理状態とは独立に、基準と電荷を共有するビット線へのライトバックを停止する、請求項５２に記載の集積回路。
【請求項５４】
反転制御信号に基づいて、反転形態または非反転形態のいずれかでデータを選択的に記憶するステップを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）内で使用する方法。
【請求項５５】
反転制御信号を生成する手段をさらに含む、請求項５４に記載の方法。
【請求項５６】
ＤＲＡＭの外部から反転制御信号を受け取るステップをさらに含む、請求項５４に記載の方法。
【請求項５７】
データが反転形態で記憶されていた場合に、そのデータを元の形態に戻すために、前記記憶データを再反転するステップをさらに含む、請求項５４に記載の方法。
【請求項５８】
ＤＲＡＭが、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースを含むとともに、
選択的に記憶するステップが、前記メモリスペースに記憶すべきデータを生成するステップを含み、
前記記憶すべきデータが、前記反転制御信号がアサートされる場合には入力データに対して反転形態を有し、反転制御信号がアサートされない場合には入力データに対して非反転形態を有する、請求項５４に記載の方法。
【請求項５９】
メモリスペースが、複数の個別アドレス指定可能なメモリ部分を有する方法であって、それぞれが前記複数の個別アドレス指定可能なメモリ部分のそれぞれ１つと関連する、複数の反転制御信号を受け取るステップをさらに含む、請求項５８に記載の方法。
【請求項６０】
複数の反転制御信号の少なくとも１つを記憶するステップをさらに含む、請求項５９に記載の方法。
【請求項６１】
ＤＲＡＭが、メモリセルの少なくとも１つのサブセットに対してデータうを読み出しおよび書き込みをするための複数のビット線をさらに含む、方法であって、前記メモリセルの少なくとも１つの論理状態に対して、基準と電荷を共有するビット線へのライトバックを停止するステップをさらに含む、請求項５４に記載の方法。
【請求項６２】
論理状態の一方が、他方の論理状態よりも弱く、所定の電圧が前記弱論理状態側にバイアスがかけられており、基準と電荷を共有するビット線へのライトバックの停止が、メモリセルの論理状態と独立である、請求項６１に記載の方法。
【請求項６３】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチであって、ＤＲＡＭが、前記複数のセンス／ラッチ回路の、少なくとも１つのサブセットが、前記ビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも１つの動作状態と、前記複数のセンス／ラッチ回路の、少なくとも１つのサブセットの、それぞれの少なくとも１つの端子が、前記ビット線のそれぞれの対の少なくとも１つに結合されて、それをドライブする少なくとも１つの動作状態と、前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれが、それぞれのメモリセルに記憶された信号の論理状態を示すデータを保持する、少なくとも１つの動作状態を有する、前記複数のスイッチと、
そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスを示す信号を有するキャッシュ管理システムであって、前記受領アドレスに関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取る入力をさらに有し、かつ前記受領アドレスが、そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルに関連するアドレスの１つであるかどうかを示す信号を供給する出力を有する、前記キャッシュ管理システムと、
をさらに含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路。
【請求項６４】
メモリセルの群に記憶された信号の論理状態を示す信号を保持するセンス／ラッチ回路と少なくとも部分的に同時に、複数のビット線がプリチャージされる、少なくとも１つの動作状態をさらに有する、請求項６３に記載のＤＲＡＭ。
【請求項６５】
複数のセンス／ラッチ回路がそれぞれ、第１および第２の端子間で互いに交差結合されている第１および第２のインバータをそれぞれ含み、前記第１の端子が、前記第１のインバータの入力と前記第２のインバータの出力とに接続され、前記第２の端子が、前記第１のインバータの出力と前記第２のインバータの入力とに接続されている、請求項６３に記載のＤＲＡＭ。
【請求項６６】
センス／ラッチ回路の少なくともいくつかが、前記センス／ラッチ回路をイネーブルにするストロボ信号を受け取る入力を有する、請求項６３に記載のＤＲＡＭ。
【請求項６７】
メモリセルの少なくとも１つのサブセットが、複数の行と列に配置され、複数のビット線がそれぞれ、前記列の別々の１つに結合されている、請求項６３に記載のＤＲＡＭ。
【請求項６８】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチであって、ＤＲＡＭが、前記複数のセンス／ラッチ回路の少なくとも１つのサブセットがビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも１つの動作状態と、前記複数のセンス／ラッチ回路の少なくとも１つのサブセットのそれぞれの少なくとも１つの端子が、前記ビット線のそれぞれの対の少なくとも１つに結合されて、それをドライブする少なくとも１つの動作状態と、前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれが、それぞれのメモリセルに記憶された信号の論理状態を示すデータを保持する、少なくとも１つの動作状態を有する、前記複数のスイッチと、
そのためにデータが複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスを示す信号を記憶し、前記受領アドレスに関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取り、前記受領アドレスが、そのためにデータが複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスの１つであるかどうかを示す信号を供給する、キャッシュ管理手段とを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路。
【請求項６９】
メモリセルの群に記憶された信号の論理状態を示す信号を保持するセンス／ラッチ回路と少なくとも部分的に同時に、複数のビット線がプリチャージされる、少なくとも１つの動作状態をさらに有する、請求項６８に記載のＤＲＡＭ。
【請求項７０】
複数のセンス／ラッチ回路がそれぞれ、第１および第２の端子間で互いに交差結合されている第１および第２のインバータをそれぞれ含み、前記第１の端子が、前記第１のインバータの入力と前記第２のインバータの出力とに接続され、前記第２の端子が、前記第１のインバータの出力と前記第２のインバータの入力とに接続されている、請求項６８に記載のＤＲＡＭ。
【請求項７１】
センス／ラッチ回路の少なくともいくつかが、前記センス／ラッチ回路をイネーブルにするストロボ信号を受け取る入力を有する、請求項６８に記載のＤＲＡＭ。
【請求項７２】
メモリセルの少なくとも１つのサブセットが、複数の行と列に配置され、複数のビット線がそれぞれ、前記列の別々の１つに結合されている、請求項６８に記載のＤＲＡＭ。
【請求項７３】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースを有する、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用する方法において、前記ＤＲＡＭが、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各センス／ラッチ回路が第１および第２の端子を有する、複数のセンス／ラッチ回路とをさらに含む方法であって、
前記複数のセンス／ラッチ回路の、少なくとも１つのサブセットが、前記ビット線のそれぞれの対の、少なくとも１つに結合されて、それから信号を受け取る、少なくとも１つの動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の、前記少なくとも１つのサブセットの、ぞれぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対の、少なくとも１つに結合されて、それをドライブする、少なくとも１つの動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の、前記少なくとも１つのサブセットのそれぞれが、それぞれのメモリセルに記憶された信号の論理状態を示すデータを保持する、少なくとも１つの動作状態を提供するステップと、
そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルに関連するアドレスを示す信号を記憶するステップと、
前記受領アドレスと関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取るステップと、
前記受領アドレスが、そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスの１つであるかどうかを示す、信号を供給するステップとを含む、前記方法。
【請求項７４】
複数のビット線が、メモリセルの群に記憶された信号の論理状態を示す信号を保持するセンス／ラッチ回路と少なくとも部分的に同時にプリチャージされる、少なくとも１つの動作状態を提供するステップをさらに含む、請求項７３に記載の方法。
【請求項７５】
複数のセンス／ラッチ回路がそれぞれ、第１および第２の端子間で互いに交差結合されている第１および第２のインバータをそれぞれ含み、前記第１の端子が前記第１のインバータの入力と前記第２のインバータの出力とに接続され、前記第２の端子が、前記第１のインバータの出力と前記第２のインバータの入力とに接続されている、請求項７３に記載の方法。
【請求項７６】
センス／ラッチ回路の少なくともいくつかが、前記センス／ラッチ回路をイネーブルにするストロボ信号を受け取る入力を有する、請求項７３に記載の方法。
【請求項７７】
メモリセルの少なくとも１つのサブセットが、複数の行と列に配置され、複数のビット線がそれぞれ、前記列の別々の１つに結合されている、請求項７３に記載の方法。
【請求項７８】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチとを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む集積回路であって、前記ＤＲＡＭが、
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットが、ビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも第１の動作状態を有し、かつ
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対の少なくとも１つをドライブする、少なくとも第２の動作状態をさらに有し、かつ
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対に接続されず、プリチャージ信号に結合されている前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれに対するビット線のそれぞれの対と、少なくとも部分的に同時に、前記それぞれのメモリセルに記憶されている信号の論理状態を示す信号を供給する、少なくとも第３の動作状態をさらに有する、前記集積回路。
【請求項７９】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチとを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットが、ビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも第１の動作状態を有し、かつ
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットのそれぞれの、少なくとも１つの端子が、前記ビット線のそれぞれの対の少なくとも１つをドライブする、少なくとも第２の動作状態をさらに有し、かつ
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対に接続されず、前記それぞれのメモリセルに記憶されている信号の論理状態を示す信号を供給する、少なくとも第３の動作状態をさらに有する前記ＤＲＡＭと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれに対するビット線のそれぞれの対を、前記第３の動作状態と少なくとも部分的に同時にプリチャージする手段とを含む、集積回路。
【請求項８０】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースを有する、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用する方法において、前記ＤＲＡＭが、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各センス／ラッチ回路が第１および第２の端子を有する、複数のセンス／ラッチ回路とをさらに含む、前記方法であって、
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットが、前記ビット線のそれぞれの対から信号を受け取るステップであって、前記信号が、それぞれのメモリセルに記憶された信号の論理状態を示す、少なくとも第１の動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、ぞれぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対の、少なくとも１つをドライブする、少なくとも第２の動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれが、前記ビット線のそれぞれの対に接続されず、それぞれのメモリセルに記憶された信号の論理状態を示すデータを供給する、少なくとも第３の動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれに対するビット線のそれぞれの対が、前記第３の動作状態と少なくとも部分的に同時にプリチャージされる、少なくとも１つの動作状態を提供するステップとを含む、前記方法。
【請求項８１】
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチとを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む集積回路であって、
前記ＤＲＡＭが、第１の読み出しモードを有し、このモードにおいては、ＤＲＡＭが前記アドレスに関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取り、それに応答して、前記センス／ラッチ回路の少なくとも１つのサブセットの、それぞれの第１および第２の端子が、前記ビット線のそれぞれの対に結合されて、それから信号を受けとり、該信号はそれぞれのメモリセルに記憶された論理状態を示し、かつ
前記ＤＲＡＭは、ライトバックモードを有し、このモードにおいては、前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対に結合されて、それをドライブして、それぞれにメモリセルにライトバックする信号を提供し、かつ
前記ＤＲＡＭは第２の読み出しモードを有し、このモードにおいては、前記ＤＲＡＭは、第２の読み出しモードにおいて受け取るアドレスに関連するメモリセル中に記憶されたデータの要求を示すアドレスを受け取り、前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの前記端子の少なくとも１つが、第２の読み出しモードで受け取るアドレスに応答して前記複数のセンス／ラッチ回路の前記端子を前記ビット線のそれぞれの対に結合することなく、前記第２の読み出しモードで受け取るアドレスに関連するメモリセル内に記憶されたデータの論理状態を示す、１つまたは複数の信号を供給する、前記集積回路。
【請求項８２】
第１の動作モードと第２の動作モードを有し、前記第１の動作モードおよび前記第２の動作モードがそれぞれリフレッシュ状態を含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路であって、前記ＤＲＡＭが、
少なくとも前記第１の動作モードの間、電力を供給する出力を有するｄｃ／ｄｃコンバータと、
少なくとも前記第１の動作モードの間、前記ｄｃ／ｄｃコンバータの前記出力から電力を供給され、少なくとも前記第２の動作モードの間、前記第２の動作モードにおける電力を、前記ｄｃ／ｄｃコンバータを迂回する経路を介して受電する回路とを含む、前記集積回路。
【請求項８３】
ｄｃ／ｄｃコンバータが、ブースト型ｄｃ／ｄｃコンバータである、請求項８２に記載の集積回路。
【請求項８４】
ｄｃ／ｄｃコンバータが、チャージポンプである、請求項８２に記載の集積回路。
【請求項８５】
チャージポンプが、キャパシタ型チャージポンプである、請求項８４に記載の集積回路。
【請求項８６】
第１の動作モードにおいては、ｄｃ／ｄｃコンバータが第１の電圧の電力を供給し、第２の動作モードにおいては、集積回路が、前記第１の電圧に実質的に等しい第２の電圧の電力を受電する、請求項８２に記載の集積回路。
【請求項８７】
集積回路が、該集積回路の外部の電源電圧端子に相互接続点を提供する、電力供給パッドをさらに含み、ｄｃ／ｄｃコンバータを迂回する経路が、少なくとも第２の動作モードにおいて、前記回路を前記電力供給パッドに接続する、請求項８２に記載の集積回路。
【請求項８８】
ＤＲＡＭが、複数のメモリセルをさらに含むとともに、集積回路が、供給電力の少なくとも一部を受電して前記複数のメモリセルの、少なくとも１つのサブセットに結合された複数のトランジスタを制御する、複数のワード線を含む、請求項８２に記載の集積回路。
【請求項８９】
ＤＡＲＭが、複数のメモリセルと、該メモリセルの少なくとも１つのサブセットに結合されて、前記メモリセルの少なくとも１つのサブセットに対してデータうを読み出しおよび書き込みを行うビット線の複数の対とをさらに含み、集積回路が、供給電力の少なくとも一部を受電する複数のプリチャージ回路を含む、請求項８２に記載の集積回路。
【請求項９０】
外部ＶＩ／Ｏ電源用のパッドを介して給電されるＩ／Ｏドライバをさらに含み、第２の動作モードにおいて、ｄｃ／ｄｃコンバータを迂回する経路が、集積回路を前記パッドに接続する、請求項８２に記載の集積回路。
【請求項９１】
ＤＲＡＭが、パッドを介して給電される論理レベル変換回路を含むＩ／Ｏ回路をさらに含む、請求項９０に記載の集積回路。
【請求項９２】
ｄｃ／ｄｃコンバータが、第２の動作モードにおいて停止される、請求項８２に記載の集積回路。
【請求項９３】
ｄｃ／ｄｃコンバータが、第２の動作モードにおいて、実質的に電力を供給しない、請求項８２に記載の集積回路。
【請求項９４】
ＤＲＡＭが、起動モードおよび待機モードを有し、第１の動作モードが前記起動モードと関連し、第２の動作モードが前記待機モードと関連する、請求項８２に記載の集積回路。
【請求項９５】
第１の動作モードと第２の動作モードを有し、前記第１の動作モードおよび前記第２の動作モードがそれぞれリフレッシュ状態を含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路であって、前記ＤＲＡＭが、
少なくとも前記第１の動作モードの間、電力を供給する出力を有するｄｃ／ｄｃコンバータと、
少なくとも前記第１の動作モードの間、前記ｄｃ／ｄｃコンバータの前記出力から電力を受電する回路と、
第２の動作モードにある間、前記ｄｃ／ｄｃコンバータを迂回する経路を介して電力を供給する手段とを含む、前記集積回路。
【請求項９６】
ｄｃ／ｄｃコンバータが、ブースト型ｄｃ／ｄｃコンバータである、請求項９５に記載の集積回路。
【請求項９７】
ｄｃ／ｄｃコンバータが、チャージポンプである、請求項９５に記載の集積回路。
【請求項９８】
チャージポンプが、キャパシタ型チャージポンプである、請求項９７に記載の集積回路。
【請求項９９】
第１の動作モードにおいては、ｄｃ／ｄｃコンバータが第１の電圧の電力を供給し、第２の動作モードにおいては、集積回路が、前記第１の電圧に実質的に等しい第２の電圧の電力を受電する、請求項８２に記載の集積回路。
【請求項１００】
集積回路が、該集積回路の外部の電源電圧端子に相互接続点を提供する、電力供給パッドをさらに含み、ｄｃ／ｄｃコンバータを迂回する経路が、少なくとも第２の動作モードにおいて、前記回路を前記電力供給パッドに接続する、請求項９５に記載の集積回路。
【請求項１０１】
ＤＲＡＭが、複数のメモリセルをさらに含むとともに、集積回路回路が、供給電力の少なくとも一部を受電して前記複数のメモリセルの、少なくとも１つのサブセットに結合された複数のトランジスタを制御する、複数のワード線を含む、請求項８２に記載の集積回路。
【請求項１０２】
ＤＡＲＭが、複数のメモリセルと、該メモリセルの少なくとも１つのサブセットに結合されて、前記メモリセルの少なくとも１つのサブセットに対してデータの読み出しおよび書き込みを行うビット線の複数の対とをさらに含み、集積回路が、供給電力の少なくとも一部を受電する複数のプリチャージ回路を含む、請求項９５に記載の集積回路。
【請求項１０３】
外部ＶＩ／Ｏ電源用のパッドを介して給電されるＩ／Ｏドライバをさらに含み、第２の動作モードにおいて、ｄｃ／ｄｃコンバータを迂回する経路が、集積回路を前記パッドに接続する、請求項９５に記載の集積回路。
【請求項１０４】
ＤＲＡＭが、パッドを介して給電される論理レベル変換回路を含むＩ／Ｏ回路をさらに含む、請求項１０３に記載の集積回路。
【請求項１０５】
ｄｃ／ｄｃコンバータが、第２の動作モードにおいて停止される、請求項９５に記載の集積回路。
【請求項１０６】
ｄｃ／ｄｃコンバータが、第２の動作モードにおいて、実質的に電力を供給しない、請求項９５に記載の集積回路。
【請求項１０７】
ＤＲＡＭが、起動モードおよび待機モードを有し、第１の動作モードが前記起動モードと関連し、第２の動作モードが前記待機モードと関連する、請求項９５に記載の集積回路。
【請求項１０８】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用する方法であって、前記ＤＲＡＭが、第１の動作モードと第２の動作モードを有し、前記第１の動作モードおよび前記第２の動作モードがそれぞれリフレッシュ状態を含み、かつ前記ＤＲＡＭが、ｄｃ／ｄｃコンバータと、少なくとも前記第１の動作モードの間、ｄｃ／ｄｃコンバータから電力を受電する回路とを有し、前記方法が、
第２の動作モードにある間、前記ｄｃ／ｄｃコンバータを迂回する経路を介して電力を供給するステップを含む、前記方法。
【請求項１０９】
ｄｃ／ｄｃコンバータが、ブースト型ｄｃ／ｄｃコンバータである、請求項１０８に記載の方法。
【請求項１１０】
ｄｃ／ｄｃコンバータが、チャージポンプである、請求項１０８に記載の方法。
【請求項１１１】
チャージポンプが、キャパシタ型チャージポンプである、請求項１１０に記載の方法。
【請求項１１２】
第１の動作モードにおいては、ｄｃ／ｄｃコンバータが第１の電圧の電力を供給し、第２の動作モードにおいては、集積回路が、前記第１の電圧に実質的に等しい第２の電圧の電力を受電する、請求項１０８に記載の方法。
【請求項１１３】
集積回路が、該集積回路の外部の電源電圧端子に相互接続点を提供する、電力供給パッドをさらに含み、ｄｃ／ｄｃコンバータを迂回する経路が、少なくとも第２の動作モードにおいて、前記回路を前記電力供給パッドに接続する、請求項１０８に記載の方法。
【請求項１１４】
ＤＲＡＭが、複数のメモリセルをさらに含むとともに、集積回路が、供給電力の少なくとも一部を受電して前記複数のメモリセルの、少なくとも１つのサブセットに結合された複数のトランジスタを制御する、複数のワード線を含む、請求項１０８に記載の方法。
【請求項１１５】
ＤＡＲＭが、複数のメモリセルと、該メモリセルの少なくとも１つのサブセットに結合されて、前記メモリセルの少なくとも１つのサブセットに対してデータの読み出しおよび書き込みを行うビット線の複数の対とをさらに含み、集積回路が、供給電力の少なくとも一部を受電する複数のプリチャージ回路を含む、請求項１０８に記載の方法。
【請求項１１６】
外部ＶＩ／Ｏ電源用のパッドを介して給電されるＩ／Ｏドライバをさらに含み、第２の動作モードにおいて、ｄｃ／ｄｃコンバータを迂回する経路が、回路を前記パッドに接続する、請求項１０８に記載の方法。
【請求項１１７】
ＤＲＡＭが、パッドを介して給電される論理レベル変換回路を含むＩ／Ｏ回路をさらに含む、請求項１１６に記載の方法。
【請求項１１８】
ｄｃ／ｄｃコンバータが、第２の動作モードにおいて停止される、請求項１０８に記載の方法。
【請求項１１９】
ｄｃ／ｄｃコンバータが、第２の動作モードにおいて、実質的に電力を供給しない、請求項１０８に記載の方法。
【請求項１２０】
ＤＲＡＭが、起動モードおよび待機モードを有し、第１の動作モードが前記起動モードと関連し、第２の動作モードが前記待機モードと関連する、請求項１０８に記載の方法。
【請求項１２１】
第１の動作モードと第２の動作モードを含む少なくとも２つの動作モードを有する、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路であって、前記ＤＲＡＭが、
入力電圧を受電する第１の入力と、出力電圧を供給する出力を有する、ｄｃ／ｄｃコンバータと、
前記ｄｃ／ｄｃコンバータ端子の前記出力に接続された第１の入力端子を有し、入力電圧を受電する第２の入力端子を有し、かつ前記ＤＲＡＭが第１の動作モード、または第２の動作モードのいずれにあるかを示す、信号を受け取る制御端子を有し、かつ出力電圧を供給する出力端子を有する、スイッチネットワークであって、前記ＤＲＡＭが第１の動作モードにある場合には、前記スイッチネットワークが、前記出力端子を前記第１の入力端子に接続し、前記ＤＲＡＭが第２の動作モードにある場合には、前記スイッチネットワークが、前記出力端子を前記第２の入力端子に接続する、前記スイッチネットワークと、
前記スイッチネットワークの出力に接続された端子を有する、少なくとも１つの回路とを含む、前記集積回路。
【請求項１２２】
第１の動作モードが起動モードであり、第２の動作モードが待機モードである、請求項１２１に記載の集積回路。
【請求項１２３】
ｄｃ／ｄｃコンバータが、ＤＲＡＭが第１の動作モードか、または第２の動作モードのいずれにあるかを示す制御信号を受け取る端子をさらに有し、前記ＤＲＡＭが第２の動作モードにある場合には、前記ｄｃ／ｄｃコンバータ回路の出力が、出力電圧を供給しない、請求項１２２に記載の集積回路。
【請求項１２４】
スイッチネットワークが、マルチプレクサ回路を含む、請求項１２３に記載の集積回路。
【発明の詳細な説明】
【０００１】
発明の分野
本発明はダイナミックランダムアクセスメモリ（ＤＲＡＭ）を有する集積回路に関する。
【０００２】
発明の背景
多くの電子デバイスは、ディジタルメモリを利用しており、そのようなディジタルメモリには多種多様なタイプがある。静的ランダムアクセルメモリ（ＳＲＡＭ）は１つのタイプである。ＳＲＡＭにおいては、メモリセルとして、静的ＲＡＭが給電されている限り、連続的に給電され、その論理状態を保持するように設計されているアクティブデバイスが利用される。別のタイプは、動的ランダムアクセスメモリ（ＤＲＡＭ）と呼ばれる。
【０００３】
ＤＲＡＭにおいては、各メモリセル内の信号は、論理状態を失わないように、時おり記憶再生（本明細書ではリフレッシュと呼ぶ）しなくてはならない。これは、様々な要因によって、記憶された信号がドリフトする可能性があるからである。例えば、アクティブデバイス（例えば、MOSEFT）がＤＲＡＭ内でのメモリセルにアクセスするのに使用される。これらのデバイスに関連する種々の寄生要素による漏洩電流、および／またはその他の様々な供給源からの漏洩電流によって、記憶された信号が時間とともに劣化する可能性がある。変化の方向は、漏洩電流の方向に依存し、この漏洩電流は、主にメモリセルにアクセスするのに使用される能動デバイスのタイプに依存する。メモリセルへのアクセスにＮチャネルＭＯＳＥＦＴを使用する場合には、漏洩電流は、通常ＶＳＳの方向である。またＰチャネルＭＯＳＦＥＴを使用する場合には、漏洩電流はＶＤＤの方向である。チェックをしないと、これらの影響によって、時間とともにドリフトが大きくなり、信号の論理状態が失われる状態、すなわち信号が第１の論理状態を表すレベルから第２の論理状態を表すレベルに変化する。
【０００４】
図１は、メモリセルにアクセスするのにＮチャネルＭＯＳＥＦＴを使用するＤＲＡＭ中で発生するドリフトとリフレッシュの例を示す。ハイ論理状態（high logic state）にあるメモリセル用の信号およびロー論理状態（low logic state）にあるメモリセル用の信号が示されている。このＤＲＡＭにおいて、ハイ論理状態にあるメモリセルは、０．８ＶＤＤにリフレッシュされる。ロー論理状態のメモリセルは、０．２ＶＤＤにリフレッシュされる。両方の信号とも、時間とともに低下することがわかる。このような減少は、このような減少によって電圧はゼロに接近、すなわちロー論値状態に対する理想的な電圧に接近するので、ロー論理状態を表す信号に関しては問題を生じない。しかしながら、このような現象は、ハイ論理状態を表すための信号に対しては、問題を生じる可能性がある。これは、時間経過とともにリフレッシュなしでは、電圧は最終的にはロー電圧状態に到達することになるためである。ロー論理状態は、時間とともに「強く」なる（すなわち、電圧はロー論理状態の理想電圧に接近する）ので、本明細書においては、これを「強」論理状態と呼ぶことにする。ハイ論理状態は、時間とともに「弱く」なる（すなわち、電圧はハイ論理状態の理想電圧から遠ざかる）ため、これを「弱論理状態」と呼ぶ。
【０００５】
リフレッシュは、通常、リード・アンド・ライトバック（read and write-back）動作と呼ばれる動作によって実施される。ここで、通常、１対のデータ線（一般にビット線、またはBLおよびNOT BL）を使用してメモリセルに対して読み出しおよび／または書き込みを行うことに留意されたい。ビット線の一方は、アクセスデバイスを介してメモリセルに接続するために使用される。他方のビット線は、基準信号として使用される。
図２は、リード・アンド・ライトバック動作に一般に使用される信号タイミングを示す。この動作には３つのフェーズがある。それは、（１）プリチャージフェーズ（通常、アドレスがデコードされている間に実行される）、（２）メモリセルがビット線の１つに接続され、それと電荷を共有するチャージシェアリングフェーズ、（３）メモリセルの論理状態が検知（すなわち検出）され、ラッチされ、かつメモリセルに書き戻しされるラッチフェーズである。この３つのフェーズについて、以下に、さらに詳しく述べる。
【０００６】
しかしながら、まず最初に、ビット線ＢＬは、プリチャージフェーズをＶＤＤに近い電圧を用いて開始し、ビット線ＮＯＴＢＬは、ゼロボルトに近い電圧でプリチャージを開始するのが示されていることに留意されたい。これは、前回のリード・アンド・ライトバック動作の結果、ＢＬはハイ論理状態に、ＮＯＴ ＢＬはロー論理状態になったことを仮定している。いつもこのようになるとは限らないことに気づいてもらいたい。ある場合には、前回のリード・アンド・ライトバック動作の結果、ＢＬがロー論理状態に、ＮＯＴ ＢＬがハイ論理状態になる。そのような場合には、ＢＬはゼロボルトに近い電圧でプリチャージフェーズを開始し、ＮＯＴ ＢＬはＶＤＤに近い電圧でプリチャージフェーズを開始する。ここで、メモリセルは、ハイ論理状態に対応する約０．７ＶＤＤの電圧で開始するのが示されていることに留意されたい。
【０００７】
プリチャージフェーズにおいて、それぞれのビット線は、ミッドレイル電圧、すなわち１／２ＶＤＤにプリチャージされる。これによってビット線がメモリセルからデータを読み出す準備ができる。１／２ＶＤＤまでプリチャージすることによって、初期のＮＭＯＳ ＤＲＡＭで一般に使用されていた、基準セルが不要となる。ここで、メモリセルの電圧は、プリチャージフェーズの間に変化しないことに留意されたい。チャージシェアリングフェーズにおいて、ＢＬはメモリセルに接続されている。これによって、ビット線ＢＬは、メモリセルと電荷を共有し、これによってＢＬ上の電圧が変化する（小さな増加として示す）。この変化は、通常は比較的小さい（例えば、１００ミリボルトであり、これはビット線のキャパシタンスが通常、メモリセルのキャパシタンスよりもはるかに大きいためである）。変化の方向は、メモリセルの論理状態によって決まる。メモリセルが、ハイ論理状態を有する場合には、（図２に示すように）変化は正となる。メモリセルがロー論理状態（例えば、０．２ＶＤＤからゼロボルトの範囲の電圧）を有する場合には、変化は負となる。
【０００８】
一旦、チャージシェアリングフェーズが完了すると、メモリセルの論理状態は、ビット線ＢＬの電圧と、ビット線ＮＯＴ ＢＬの電圧を比較することによって判定することができる。ビット線ＢＬの電圧が、ビット線ＮＯＴ ＢＬの電圧よりも大きい場合には、メモリセルはハイ論理状態にある。ビット線ＢＬの電圧が、ビット線ＮＯＴ ＢＬの電圧よりも低い場合には、メモリセルはロー論理状態にある。この場合に、ビット線ＢＬの電圧は、ビット線ＮＯＴ ＢＬの電圧よりも大きく、メモリセルがハイ論理状態にあったことを意味する。メモリセルがロー論理状態にあった場合には、メモリセルの電圧は、基準セルの電圧よりも低いことになり、ＢＬ上での低下はＮＯＴ ＢＬ上での低下よりも大きいはずである。
【０００９】
ラッチフェーズは、メモリセルの論理状態を（ビット線ＢＬ、ＮＯＴ ＢＬ上の電圧に基づいて）検知かつラッチし、メモリセル内の信号を復元するのに使用される。ラッチフェーズにおいては、ＢＬはメモリセルと動作可能に接続されたままとなる。２つの電圧の高い方の電圧を有するビット線は、この場合にはＢＬであるが、（例えば、ＶＤＤに向かって）ハイにドライブされる。２つの電圧の低い方の電圧を有するビット線、この場合にはＮＯＴ ＢＬは、（例えば、ゼロも向かって）ローにドライブされる。ラッチフェーズの終りには、ＢＬ上の電圧は、メモリセルの論理状態を示す。ビット線ＢＬがハイにドライブされる（またはローのドライブされる）と、メモリセル内の信号が復元される。
【００１０】
従来からＤＲＡＭは、専用の集積回路（ＩＣ）の形態で提供されている。そのようなＩＣは、例えばディジタル情報プロセッサ用ＩＣ、アナログ／ディジタルコンバータ用ＩＣなどの、１つまたは２つ以上のその他のＩＣといっしょに、通常電子デバイスに組み込まれる。
しかしながら、電子デバイスの寸法、速度、コストおよび／または電力要件を低減するために、ＤＲＡＭメモリ（特に高密度ディジタルＤＲＡＭメモリ）とその他の機能を単一ＩＣに合体しようとする努力が行われてきた。その他の機能といっしょにＩＣ上に埋め込まれているディジタルメモリは、一般に、「埋込み」メモリと呼ばれている。現在、例えば寸法を低減し、密度を増大させ、アクセス速度を向上させ、コストを低減し、歩留まりと信頼性を向上させ、かつ／または（例えば、起動モード（active mode）および／または待機モード（standby mode）における）電力要件を軽減するなどの、埋込みＤＲＡＭを改善することへの要望がある。
【００１１】
これらの目的を達成するために、設計者は様々な課題に直面にしている。これらの課題のあるものは、メモリセルをリフレッシュする必要性に関係している。例えば、メモリセルは、システムおよびＤＲＡＭが待機モードにない場合（例えば、データを保持するためにＤＲＡＭは給電されているが、アクセス不可である場合）にでも、リフレッシュしなければならない。メモリセルをリフレッシュしなくてはならないので、リフレッシュ回路は、待機モードにおいてでも、動作して電力を消費し続ける。特に電子デバイスの消費するエネルギーが制限されている場合に、待機電力への影響が重大となる可能性がある。このことは、特に小型の、バッテリ動力式電子デバイス、例えば携帯移動電話などに対して当てはまる。待機モードにおける高いリフリッシュ電力の一因は、多くのリフレッシュ回路がチャージポンプを利用することにある。これらのチャージポンプは、慣習的に、起動モード（すなわち、通常動作モード）において遭遇する比較的高い負荷に対処するように寸法が決められているために、待機モードにおいても起動モードにおけるのと同じ大きさの電力が必要となる。
【００１２】
さらに、メモリセルがリフレッシュされている間は、通常、メモリセルは（プロセッサから）アクセス可能ではない。このようにアクセスができないことによって、メモリセル内のデータにアクセスする必要のあるプロセッサをストールさせる可能性がある。ここで、メモリセルの電気的時定数が、信号をリフレッシュできる速度を制限することに留意されたい。またさらに、ＤＲＡＭを小型化し、密度を上げるほど、メモリセルの電気的時常数が増加することが多いことにも留意されたい。１パーセント程度の低いストール率であっても、システム性能に重大な影響を及ぼす可能性がある。
またその他にも課題はある。例えば、メモリサイクル時間を低減するために、ライトバック（ラッチ）フェーズの持続時間を短縮するのが一般的である。しかしながら、このことは、通常、ラッチフェーズが、メモリセル内の電圧がＶＤＤに到達するのに十分なほど長くは続かないことを意味する。電気的時定数が、メモリセル内の信号を復元できる速度を制限することを思い出してもらいたい。例えば、ラッチフェーズは、ビット線上での電圧が、ハイ論理状態に対しては（ＶＤＤではなく）０．８ＶＤＤに、ロー論理状態に対しては（セロではなく）０．２ＶＤＤに到達するのにちょうど十分な程度に長くされることがある。この電圧は、リフレッシュの前に、０．６ＶＤＤまで低くなることがしばしばある。
【００１３】
上述の、ライトバックフェーズの持続時間を短縮する技法は、より小型、高速で、信頼性が高く、かつ／または電力消費の小さい埋込みＤＲＡＭを提供することを模索する設計者および製造業者に、問題を与える可能性がある。第１に、０．８ＶＤＤと０．６ＶＤＤの間のセル電圧は、ＶＤＤと０．８ＶＤＤの間のセル電圧よりもドライブが小さい。ドライブが小さいことによって、高いセル時定数を許容することはより困難となり、そのためにＤＲＡＭの寸法の低減もより困難となる。さらに、ドライバが小さいと、セルのアクセス時間を低減すること（すなわち、ＤＲＡＭの速度を上げること）はより困難となり、またビット線負荷を増大させること（ＤＲＡＭの寸法を低減する別の一般的な技法）がより困難となる。さらに、セルの電圧が低いことによって、セルはソフトのエラーおよびスイッチングノイズに対するイミュニティが低く、また漏洩電流に対する許容範囲が小さく、そのために歩留まりを上げることはより困難となる。
したがって、現在の埋込みＤＲＡＭによって提供される性能レベルにもかかわらず、例えば、より小型（高密度）、高速で、より信頼性が高く、かつ／または（起動モードおよび／または待機モードにおいて）電力消費の小さい埋込みＤＲＡＭを提供するために、さらなる改善に対する要望がある。
【００１４】
発明の概要
本発明の一態様においては、集積回路はＤＲＡＭを含み、このＤＲＡＭは（１）ビット線を、２つのメモリセル論理状態の弱い側にバイアスをかけた電圧にプリチャージし、（２）（少なくとも１つの態様において）そのようなデータをリフレッシュするのに要する電力を低減する反転形態でデータを選択的に記憶し、（３）センス／ラッチ回路にデータを保持して、そのような回路をキャッシュの形態で使用し、メモリセルにアクセスする頻度を低減し、それによってメモリアクセス時間を低減し、（４）（例えば、ＤＲＡＭが待機中の場合に）代替の、低電力の動作モードを用いる回路から基準電圧（例えばＶＰＰ）を供給する。
【００１５】
しかしながら、本発明の様々な態様が以下に開示されている。これらの様々な態様は、上記の実施例に限定されるものではない。さらに、本発明の、１つまたは複数の態様の、１つまたは複数の実施例に対する潜在的な利点があるとしても、本発明のすべての態様の、すべての実施例が、そのような利点を提供することは必要条件ではないことを理解すべきである。また、本発明の様々な態様は、単独で、または１つまたは複数の他の態様と組み合わせても使用できることに留意されたい。さらに、これらの態様は、埋込み式であれ、それ以外であれ、任意のタイプのＤＲＡＭに利用することができる。
【００１６】
本発明の一態様によれば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくともサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができるとともに、前記論理状態の一方が、他方の論理状態よりも弱い、前記メモリスペースと、その少なくとも１つがＣＭＯＳ論理を含む複数の論理回路と、前記メモリセルの前記少なくとも１つのサブセットに対して、データの読み出しおよび書き込みをするための複数のビット線と、前記プリチャージ状態において、前記ビット線の少なくとも１つを、弱論理状態側にバイアスをかけた所定の電圧にプリチャージする回路とを含む。
【００１７】
本発明の別の態様によれば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくともサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができるとともに、前記論理状態の一方が、他方の論理状態よりも弱い、前記メモリスペースと、その少なくとも１つがＣＭＯＳ論理を含む複数の論理回路と、前記メモリセルの前記少なくとも１つのサブセットに、データの読み出しおよび書き込みをするための複数のビット線と、前記プリチャージ状態において、前記ビット線の少なくとも１つを、弱論理状態側にバイアスをかけた所定の電圧にプリチャージする手段とを含む。
【００１８】
本発明の別の態様による方法は、複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくともサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができるとともに、前記論理状態の一方が、他方の論理状態よりも弱い、前記メモリスペースを有するとともに、前記メモリセルの前記少なくとも１つのサブセットに対して、データの読み出しおよび書き込みをするための複数のビット線をさらに有する、ＣＭＯＳ ＤＲＡＭにおいて使用する方法において、前記ＣＭＯＳ ＤＲＡＭがプリチャージ状態を有する読み出しモードを含む方法であって、前記ビット線の少なくとも１つを、弱論理状態側にバイアスをかけた所定の電圧にプリチャージするステップを含む。
【００１９】
本発明の別の態様によれば、集積回路は、入力データを受け取り、反転制御信号に応答して、該データを反転形態または非反転形態のいずれかで選択的に記憶するランダムアクセスメモリ（ＤＲＡＭ）を含む。
本発明の別の態様によれば、集積回路は、入力データを受け取るとともに、反転制御信号に応答して、前記データを反転形態または非反転形態のいずれかで選択的に記憶する手段を含む、ランダムアクセスメモリ（ＤＲＡＭ）を含む。
本発明の別の態様によれば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）内で使用する方法は、反転制御信号に基づいて、反転形態または非反転形態のいずれかでデータを選択的に記憶するステップを含む。
【００２０】
本発明の別の態様によれば、集積回路は、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチであって、ＤＲＡＭが、前記複数のセンス／ラッチ回路の少なくとも１つのサブセットがビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも１つの動作状態と、前記複数のセンス／ラッチ回路の少なくとも１つのサブセットのそれぞれの少なくとも１つの端子が、前記ビット線のそれぞれの対の少なくとも１つに結合されて、それをドライブする少なくとも１つの動作状態と、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれが、それぞれのメモリセルに記憶された信号の論理状態を示すデータを保持する、少なくとも１つの動作状態を有する、前記複数のスイッチと、
そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスを示す信号を有するキャッシュ管理システムであって、前記受領アドレスに関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取る入力をさらに有し、かつ前記受領アドレスが、そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルに関連するアドレスの１つであるかどうかを示す信号を供給する出力を有する、前記キャッシュ管理システムと、
をさらに含むダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。
【００２１】
本発明の別の態様によれば、集積回路は、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチであって、ＤＲＡＭが、前記複数のセンス／ラッチ回路の少なくとも１つのサブセットがビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも１つの動作状態と、前記複数のセンス／ラッチ回路の少なくとも１つのサブセットのそれぞれの少なくとも１つの端子が、前記ビット線のそれぞれの対の少なくとも１つに結合されて、それをドライブする少なくとも１つの動作状態と、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれが、それぞれのメモリセルに記憶された信号の論理状態を示すデータを保持する、少なくとも１つの動作状態を有する、前記複数のスイッチと、
そのためにデータが複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスを示す信号を記憶し、前記受領アドレスに関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取り、前記受領アドレスが、そのためにデータが複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスの１つであるかどうかを示す信号を供給する、キャッシュ管理手段とを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む。
【００２２】
本発明の別の態様によれば、複数のメモリセルを有するメモリスペースであって、該メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースを有する、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用する方法において、前記ＤＲＡＭが、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各センス／ラッチ回路が第１および第２の端子を有する、複数のセンス／ラッチ回路とをさらに含む方法であって、
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットが、前記ビット線のそれぞれの対の、少なくとも１つに結合されて、それから信号を受け取る、少なくとも１つの動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、ぞれぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対の、少なくとも１つに結合されて、それをドライブする、少なくとも１つの動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれが、それぞれのメモリセルに記憶された信号の論理状態を示すデータを保持する、少なくとも１つの動作状態を提供するステップと、
そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルに関連するアドレスを示す信号を記憶するステップと、
前記受領アドレスと関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取るステップと、
前記受領アドレスが、そのためにデータが前記複数のセンス／ラッチ回路に現在、保持されているメモリセルと関連するアドレスの１つであるかどうかを示す、信号を供給するステップとを含む。
【００２３】
本発明の別の態様によれば、集積回路は、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチとを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む集積回路であって、前記ＤＲＡＭが、
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットが、ビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも第１の動作状態を有し、かつ
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対の少なくとも１つをドライブする、少なくとも第２の動作状態をさらに有し、かつ
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対に接続されず、プリチャージ信号に結合されている前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれに対するビット線のそれぞれの対と、少なくとも部分的に同時に、前記それぞれのメモリセルに記憶されている信号の論理状態を示す信号を供給する、少なくとも第３の動作状態をさらに有する。
【００２４】
本発明の別の態様によれば、集積回路は、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチとを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットが、ビット線のそれぞれの対に接続されて、そこから信号を受け取る、少なくとも第１の動作状態を有し、かつ
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットのそれぞれの、少なくとも１つの端子が、前記ビット線のそれぞれの対の少なくとも１つをドライブする、少なくとも第２の動作状態をさらに有し、かつ
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対に接続されず、前記それぞれのメモリセルに記憶されている信号の論理状態を示す信号を供給する、少なくとも第３の動作状態をさらに有する前記ＤＲＡＭと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれに対するビット線のそれぞれの対を、前記第３の動作状態と少なくとも部分的に同時にプリチャージする手段とを含む。
【００２５】
本発明の別の態様によれば、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースを有する、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用する方法において、前記ＤＲＡＭが、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各センス／ラッチ回路が第１および第２の端子を有する、複数のセンス／ラッチ回路とをさらに含む前記方法であって、
前記複数のセンス／ラッチ回路の少なくとも１つのサブセットが、前記ビット線のそれぞれの対から信号を受け取るステップであって、前記信号が、それぞれのメモリセルに記憶された信号の論理状態を示す、少なくとも第１の動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、ぞれぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対の、少なくとも１つをドライブする、少なくとも第２の動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれが、前記ビット線のそれぞれの対に接続されず、それぞれのメモリセルに記憶された信号の論理状態を示すデータを供給する、少なくとも第３の動作状態を提供するステップと、
前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットのそれぞれに対するビット線のそれぞれの対が、前記第３の動作状態と少なくとも部分的に同時にプリチャージされる、少なくとも１つの動作状態を提供するステップとを含む。
【００２６】
本発明の別の態様によれば、集積回路は、
複数のメモリセルを有するメモリスペースであって、前記メモリセルの少なくとも１つのサブセットが、第１の論理状態または第２の論理状態に対応する信号を記憶することができる前記メモリスペースと、
前記メモリセルの前記少なくとも１つのサブセットに結合されて、前記メモリセルの前記少なくとも１つのサブセットに対してデータの読み出しおよび書き込みをするための、複数対のビット線と、
各回路が第１および第２の端子を有する、複数のセンス／ラッチ回路と、
前記センス／ラッチ回路のそれぞれを、ビット線のそれぞれの対に選択的に結合する複数のスイッチとを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む集積回路であって、
前記ＤＲＡＭが、第１の読み出しモードを有し、このモードにおいては、ＤＲＡＭが前記アドレスに関連するメモリセルに記憶されたデータの要求を示すアドレスを受け取り、それに応答して、前記センス／ラッチ回路の少なくとも１つのサブセットの、それぞれの第１および第２の端子が、前記ビット線のそれぞれの対に結合されて、それから信号を受けとり、該信号はそれぞれのメモリセルに記憶された論理状態を示し、かつ
前記ＤＲＡＭは、ライトバックモードを有し、このモードにおいては、前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの、それぞれの端子の少なくとも１つが、前記ビット線のそれぞれの対に結合されて、それをドライブして、それぞれにメモリセルにライトバックする信号を提供し、かつ
前記ＤＲＡＭは第２の読み出しモードを有し、このモードにおいては、前記ＤＲＡＭは、第２の読み出しモードにおいて受け取るアドレスに関連するメモリセル中に記憶されたデータの要求を示すアドレスを受け取り、前記複数のセンス／ラッチ回路の前記少なくとも１つのサブセットの前記端子の少なくとも１つが、第２の読み出しモードで受け取るアドレスに応答して前記複数のセンス／ラッチ回路の前記端子を前記ビット線のそれぞれの対に結合することなく、前記第２の読み出しモードで受け取るアドレスに関連するメモリセル内に記憶されたデータの論理状態を示す、１つまたは複数の信号を供給する。
【００２７】
本発明の別の態様によれば、集積回路は、
第１の動作モードと第２の動作モードを有し、前記第１の動作モードおよび前記第２の動作モードがそれぞれリフレッシュ状態を含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路であって、前記ＤＲＡＭが、
少なくとも前記第１の動作モードの間、電力を供給する出力を有するｄｃ／ｄｃコンバータと、
少なくとも前記第１の動作モードの間、前記ｄｃ／ｄｃコンバータの前記出力から電力を供給され、少なくとも前記第２の動作モードの間、前記第２の動作モードにおける電力を、前記ｄｃ／ｄｃコンバータを迂回する経路を介して受電する回路とを含む。
【００２８】
本発明の別の態様によれば、集積回路は、
第１の動作モードと第２の動作モードを有し、前記第１の動作モードおよび前記第２の動作モードがそれぞれリフレッシュ状態を含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路であって、前記ＤＲＡＭが、
少なくとも前記第１の動作モードの間、電力を供給する出力を有するｄｃ／ｄｃコンバータと、
少なくとも前記第１の動作モードの間、前記ｄｃ／ｄｃコンバータの前記出力から電力を受電する回路と、
第２の動作モードにある間、前記ｄｃ／ｄｃコンバータを迂回する経路を介して電力を供給する手段とを含む。
【００２９】
本発明の別の態様によれば、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において使用する方法であって、前記ＤＲＡＭが、第１の動作モードと第２の動作モードを有し、前記第１の動作モードおよび前記第２の動作モードがそれぞれリフレッシュ状態を含み、かつ前記ＤＲＡＭが、
ｄｃ／ｄｃコンバータと、少なくとも前記第１の動作モードの間、ｄｃ／ｄｃコンバータから電力を受電する回路を有し、前記方法が、
第２の動作モードにある間、前記ｄｃ／ｄｃコンバータを迂回する経路を介して電力を供給するステップを含む、前記方法。
【００３０】
本発明の別の態様によれば、集積回路は、
第１の動作モードと第２の動作モードを含む少なくとも２つの動作モードを有する、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む、集積回路であって、前記ＤＲＡＭが、
入力電圧を受電する第１の入力と、出力電圧を供給する出力を有する、ｄｃ／ｄｃコンバータと、
前記ｄｃ／ｄｃコンバータ端子の前記出力に接続された第１の入力端子を有し、入力電圧を受電する第２の入力端子を有し、かつ前記ＤＲＡＭが第１の動作モード、または第２の動作モードのいずれにあるかを示す、信号を受け取る制御端子を有し、かつ出力電圧を供給する出力端子を有する、スイッチネットワークであって、前記ＤＲＡＭが第１の動作モードにある場合には、前記スイッチネットワークが前記出力端子を前記第１の入力端子に接続し、前記ＤＲＡＭが第２の動作モードにある場合には、前記スイッチネットワークが、前記出力端子を前記第２の入力端子に接続する、前記スイッチネットワークと、
前記スイッチネットワークの出力に接続された端子を有する、少なくとも１つの回路とを含む。
【００３１】
詳細な説明
図３は、本発明の一態様における一実施例によるＤＲＡＭ回路４０の図を示す。ＤＲＡＭ回路４０は、例えば、ＣＭＯＳタイプのＤＲＡＭ回路でもよく、これはＤＲＡＭ回路の１つまたは複数の回路が、「相補型金属酸化物半導体（Complementary Metal Oxide Semiconductor）」技術で実装されていることを意味する。ＤＲＡＭは、任意のタイプのデータを記憶するのに使用することができる。本明細書で使用する場合には、「データ」の用語は、すべてのタイプの情報、例えば、それに限定はされないが、数値データ、英数字データ、信号データ（例えば、それには限定はされないが、オーディオデータまたはビデオデータ）、画像データ、プログラムもしくはオブジェクトコード、またはそれらの任意の組み合わせを含むものである。
ＤＲＡＭ回路４０は、メモリ配列４２、行デコード回路４４、および列デコード・アンド・センス回路４６を含む。メモリ配列４２は、例えば５０に示すように図式的にボックスとして示すメモリマクロセルの群を有する。この実施例においては、それぞれのマクロセルは、２つのメモリセル、すなわち左メモリセルおよび右メモリセルを有するが（詳細は図６を参照のこと）、本発明はそれに限定はされない。これらのマクロセルは、例えば５２で示すような水平行と、例えば５４で示すような垂直列との群として形成される。１つの例示的な実施例においては、１２８行および１２８列のマクロセルがある。
【００３２】
マクロセルには、メモリ配列４２中を水平に走るワードラインＲＷＬ１〜ＲＷＬｎ、ＬＷＬ１〜ＬＷＬｎの１つをアサートすることによって、一時に一行ずつアクセスする（詳細は図６を参照のこと）。例えば、ワードラインＲＷＬｉをアサートして、対応するｉ行内の各マクロセルの右メモリセルにアクセスする。行デコード回路４４は、ＡＤＤＲ信号をデコードして、ＲＷＬ１〜ＲＷＬｎ、ＬＷＬ１〜ＬＷＬｎのいずれのワードラインをアサートするかを決定する。
データは、メモリ配列４２中を垂直に走るビット線、ＢＬ１〜ＢＬｍ、ＮＯＴ ＢＬ１〜ＮＯＴ ＢＬｍと呼ぶ、一対の相補信号線を介して、メモリセルに送り込んだり、そこから取り出したりする。異なるビット線の対、ＢＬｉ、ＮＯＴ ＢＬｉがマクロセルの各列に設けられている（詳細は図６を参照のこと）。ここで、相補出力が提供される場合には、１つの相補出力だけがアサートされる場合に、当業者には、アサートされない相補出力も意味することが明白であることに留意されたい。
【００３３】
ビット線ＢＬｉ、ＮＯＴ ＢＬｉのそれぞれの対は、列デコード・アンド・センス回路４６の関連するセンス／ラッチ回路に結合されている（詳細は図６を参照のこと）。ここで、センス／ラッチ回路は、センス増幅回路と呼ばれることもあり、用語「増幅器」の意味は、非線形スイッチング機能を実行する１つまたは複数の回路を含むことに留意されたい。列デコード・アンド・センス回路は、ＡＤＤＲ信号に応じて、あるセンス／ラッチ回路の出力を選択する。選択された出力は、ＳＬ４０、ＮＯＴ ＳＬ４０に供給される。
ＤＲＡＭ回路４０はさらに、５６で示す、２つの基準行を含む。この基準行のそれぞれが、ボックス５８として図示した複数の基準セルを有する。基準セル５８は、以下にさらに記述するように、メモリセルからデータを読み出すのに使用する基準信号を提供するのに使用される。マクロセル５０内の左メモリセルにアクセスするときには、一行の基準セルが使用される。他の行の基準セルは、マクロセル６０内の右メモリセルにアクセスするときに使用される。この実施例においては、基準セル５８はメモリ配列４２内のメモリセルと同一のものであるが、このことは必要条件ではない。
【００３４】
前述のように、ＤＲＡＭ中のメモリセルは、その論理状態を失わないように時おり、リフレッシュしなくてはならない。リフレッシュは、通常、リード・アンド・ライトバック動作を使用して実施し、その第１のフェーズでビット線がプリチャージされる。そのようにすると、ＤＲＡＭ回路４０は、プリチャージ回路４８を含む。しかしながら、従来技術ＣＭＯＳ ＤＲＡＭとは異なり、プリチャージ回路４８は、ビット線を１／２ＶＤＤにはプリチャージせず、ビット線を弱メモリセル論理状態側にバイアスをかけた電圧にプリチャージする。例えば、ハイ論理状態が弱論理状態である場合には、ビット線はＶＤＤにプリチャージされる。
【００３５】
これには、様々な利点がある。例えば、ビット線を、１／２ＶＤＤではなくＶＤＤにプリチャージすると、ラッチ（ライトバック）フェーズを延長することなく、メモリセルにより高い電圧を記憶することができる。電圧が高いと、ドライブが大きくなり、これによって高いセルの時定数を許容することが可能となり、またこれによって、前述のように、ＤＲＡＭの寸法を低減することが可能となる。さらに、ドライブ能力が高くなると、セルのアクセス時間を低減する（すなわち、ＤＲＡＭの速度を向上させる）ことが可能となり、かつビット線装荷（loading）を増大すること（ＤＲＡＭの寸法を低減するための、別の一般的な技法）が可能となる。さらに、電圧が高くなることによって、セルはソフトエラーおよび、論理によるスイッチングノイズに対してイミュニティ（抵抗力）が向上する。さらに、セル電圧が高いと、漏洩電流の許容範囲も大きくなり、これによって歩留まりが向上し、かつ／またはメモリ温度範囲が拡大する。セル電圧が高くなると、リフレッシュを実行する速度を低減することも可能となる。さらに、マージンが大きくなることによって、より低いＶＤＤ電圧を使用することが可能となり、これによって電力消費を低減し易くなる。さらに、１／２ＶＤＤではなくＶＤＤにプリチャージすることによって、通常、１／２ＶＤＤにプリチャージするのに使用される高電力チャージポンプの使用を不要にすることが可能となり、これによって待機モードにおける電力消費を大幅に低減することができる。さらに、プリチャージ電圧が高くなると、ビット線上の寄生接合（parasitic junction）キャパシタンスを低減し易くする。
【００３６】
弱論理状態がロー論理状態である場合には、ビット線は、例えば、ＶＳＳにプリチャージし、それによって、ライトバックフェーズを延長することなく、メモリセル内に（ロー論理状態に対して）低い電圧を生成することができることに留意されたい。
図４、５は、一実施例における、弱論理状態バイアスプリチャージによる、リード・アンド・ライトバック動作に使用される信号タイミングを示す。具体的には、図４は、ハイ論理状態に対応する電圧を有するメモリセルを読み出す場合の、信号タイミングを示す。図５は、ロー論理状態に対応する電圧を有するメモリセルを読み出す場合の、信号タイミングを示す。この実施例において、ハイ論理状態は、弱メモリセル論理状態であることに留意されたい。基準セルを使用することによって、メモリセルの論理状態を読み出す。この実施例においては、ビット線を１／２ＶＤＤではなく、ＶＤＤにプリチャージするので、基準セルを利用する。
【００３７】
図４を参照すると、リード・アンド・ライトバック動作には３つのフェーズがあり、それはプリチャージフェーズ、チャージシェアリングフェーズ、およびラッチフェーズである。ここで、メモリセルの電圧は、約０．７ＶＤＤのプリチャージフェーズから開始して、示してあることに留意されたい。（メモリセルの論理状態を読み出すのに使用される）基準セルの電圧は、約０．４ＶＤＤ、すなわちハイ論理状態の範囲とロー論理状態の範囲とのほぼ中間から開始して示してある。
【００３８】
ビット線ＢＬは、ＶＤＤに近い電圧を有するプリチャージフェーズから開始して示してあり、またビット線ＮＯＴ ＢＬ線は、ゼロボルトに近い電圧を有するプリチャージフェーズから開始して示してあることにも留意されたい。これは、前回のリード・アンド・ライトバック動作が、ＢＬ上でハイ論理状態、ＮＯＴ ＢＬ上でロー論理状態になったことを仮定している。このことは、いつも当てはまるとは限らないことを認識すべきである。場合によっては、前回のリード・アンド・ライトバック動作が、ＢＬ上でロー論理状態、ＮＯＴ ＢＬ上でハイ論理状態の結果となる。このような場合には、ＢＬは、プリチャージフェーズがゼロボルト近くの電圧で始まり、ＮＯＴ ＢＬは、ＶＤＤ付近の電圧でプリチャージフェーズが始まる。
【００３９】
プリチャージフェーズにおいて、ビット線ＢＬ、ＮＯＴ ＢＬはＶＤＤにプリチャージされる。ここで、メモリセルの電圧および基準セルの電圧は、プリチャージフェーズの間に変化しないことに留意されたい。
チャージシェアリングフェーズにおいては、ビット線ＢＬはメモリセルに接続される。これによって、ビット線ＢＬは、メモリセルと電荷を共有し、これによってＢＬ上の電圧がいくぶん低下する。この減少量は、メモリセルにおける電圧（すなわち、メモリセルにおける論理状態）に依存する。メモリセルの電圧が高くなるほど、減少量は少なくなる。
ビット線ＮＯＴ ＢＬは基準セルに接続されている。このために、ビット線ＢＬは基準セルと電荷を共有する。基準セルの電圧は、常にＶＤＤよりも低く、したがってチャージシェアリングによってＮＯＴ ＢＬ上の電圧は低下する。
【００４０】
一旦、チャージシェアリングフェーズが完了すると、メモリセルの論理状態は、ビット線ＢＬ上の電圧をビット線ＮＯＴ ＢＬ上の電圧と比較することによって求めることができる。ビット線ＢＬの電圧が、ビット線ＮＯＴ ＢＬ上の電圧よりも大きい場合には、メモリセルは、ハイ論理状態にある。他方、ビット線ＢＬの電圧が、ビット線ＮＯＴ ＢＬの電圧よりも小さい場合には、メモリセルはロー論理状態にある。
この場合に、ビット線ＢＬ上の電圧は、ビット線ＮＯＴ ＢＬ上の電圧よりも大きい。これは、メモリセルがハイ論理状態にあったためである。メモリセルがロー論理状態にあった場合には、メモリセルの電圧は、基準セルの電圧よりも低く、ＢＬ上の減少はＮＯＴ ＢＬ上の減少よりも大きくなったであろう。
【００４１】
ラッチフェーズは、メモリセルの論理状態をセンス（判断）してラッチするのに使用され、メモリセル内の信号を復元する。ラッチフェーズにおいては、２つの電圧の高い方のビット線が、この場合にはＢＬであり、（例えば、ＶＤＤに向かって）ハイにドライブされる。２つの電圧の低い方の電圧のビット線は、この場合にはＮＯＴ ＢＬであり、（例えば、ゼロに向かって）ローにドライブされる。ラッチフェーズの終りに、ＢＬ上の電圧は、メモリセルの論理状態を示す。メモリセル内の信号は、ビット線ＢＬがハイにドライブされる（またはローにドライブされる）ときに復元される。
図は、ロー論理状態に対応する電圧を有するメモリセルを読み出す場合の信号タイミングを示す。ここで、メモリセルの電圧は、ロー論理状態の範囲にある、約ゼロボルトから開始して示してあることに留意されたい。図４のように、やはり、基準セルの電圧は約０．４ＶＤＤ、すなわちハイ論理状態の範囲とロー論理状態の範囲とのほぼ中間で始まっている。
【００４２】
メモリセルがロー論理状態にあるという理由から、メモリセルの電圧が基準セルの電圧よりも低く、その結果としてチャージシェアリングによって、ＢＬ上の減少が、ＮＯＴ ＢＬ上での減少よりも大きくなることを除いては、図５の信号タイミングは、図４の信号タイミングと同様である。ラッチフェーズにおいては、ＮＯＴ ＢＬが２つの電圧の高い方の電圧のビット線であり、したがってハイにドライブされる。ビット線ＢＬの電圧は２つの電圧の低い方であり、したがってローにドライブされる。図４のように、ＢＬ上の電圧は、メモリセル内のデータの論理状態を示す。メモリセル内の信号は、ビット線ＢＬがローにドライブされると、復元される。
【００４３】
本発明のこの態様は、ＶＤＤまたはＶＳＳへのプリチャージングには限定されないことを認識すべきである。例えば、弱論理状態側にバイアスをかけた任意の電圧にプリチャージすることによって、すなわち、弱論理状態がハイ論理状態の場合には（ＶＤＤ−ＶＳＳ）／２より高い任意の電圧に、弱論理状態がロー論理状態である場合には、（ＶＤＤ−ＶＳＳ）／２より低い任意の電圧にプリチャージすることによって、様々な程度の便益を得ることができる。したがって、いくつかの実施例においては、ＶＤＤまたはＶＳＳにプリチャージすることなく、バイアスプリチャージが達成される。
例えば、いくつかの実施例では、ＮチャネルＦＥＴを使用して、ＶＤＤ−ＶＴＨの電圧にプリチャージされる。ここで、閾電圧ＶＴＨは、通常、テクノロジと供給電圧とに依存することに留意されたい。１ボルト供給の０．１３μｍＣＭＯＳに対して、閾電圧は約０．２Ｖである。１．８ボルト電源で動作する０．１８μｍＣＭＯＳに対して、閾電圧は約０．６ボルトである。
【００４４】
ＮチャネルＭＯＳＦＥＴトランジスタを使用してメモリセルにアクセスする場合には、ハイ論理状態が、一般に、弱論理状態であることに留意されたい。ＰチャネルＭＯＳＦＥＴトランジスタを使用してメモリセルにアクセスする場合には、論理状態は、通常、弱論理状態である。
弱論理状態バイアスプリチャージについて述べたので、図４、５に示す信号タイミングに対して可能な修正について述べる。ここで、ＶＤＤまでプリチャージするために使用することのできる回路の例を示し、図６、７を参照して以下に記述することに留意されたい。
再び図４、５を参照すると、上述のタイミングに対して、ハイ論理状態でメモリセルをリフレッシュするときに発生する電圧揺れ（swing）は、ロー論理状態でメモリセルをリフレッシュするときに発生する電圧揺れにほぼ等しい。その結果として、上記のタイミングに対して、ハイ論理状態でメモリセルをリフレッシュする（図４）のに要する電力量は、ロー論理状態でメモリセルをリフレッシュする（図５）のに必要な電力量とほぼ等しい。
【００４５】
しかしながら、図４のタイミングにおいて、ビット線ＮＯＴ ＢＬをゼロボルトまで下方にドライブする必要はないことを認識すべきである。結果的に、いくつかの実施例では、ラッチフェーズの終了前に、ビット線ＮＯＴ ＢＬへのドライブが停止される。本明細書では、これを「ライトバック停止」と呼ぶ。破線７０は、ライトバック停止を使用する場合に、ビット線ＮＯＴ ＢＬ上に発生する電圧を示す。ライトバック停止が、ＮＯＴ ＢＬ上の電圧揺れを大幅に低減し、それによってハイ論理状態を有するメモリセルをリフレッシュするのに要する電力を低減することは明白である。
しかしながら、ＮＯＴ ＢＬ上のドライブを停止しても、図５の信号タイミングに対しては、同等の便益をもたらさない。この理由は、図５におけるＮＯＴ ＢＬの電圧揺れは、図４の（ライトバック停止なしの）ＮＯＴ ＢＬの電圧揺れに比較して小さいからである。ここで、メモリセルにおける電圧を確実に復元するために、ビット線ＢＬをゼロにドライブするのが望ましいので、ライトバック停止は、通常、ビット線ＢＬには使用されないことに留意されたい。
【００４６】
結果的に、ライトバック停止を利用する場合には、（図４のように）ハイ論理状態においてメモリセルをリフレッシュするのに要する電力量は、（例えば、図５のように）ロー論理状態においてメモリセルをリフレッシュするのに要する電力量よりも少ない。このことは、主として１で構成されるデータをリフレッシュするのに要する電力量は、その他のすべてが等しいとし、主として０で構成される場合の電力量よりも少ないことを意味する。しかしながら、ほとんど０で構成されるデータを、そのようなデータを保持するのに要するリフレッシュ電力量を低減し易くするために、反転状態で記憶することが可能であることがわかっている。本発明の一態様における一実施例による、データを反転させるための回路を、図１１、１２Ａ、１２Ｂ、１３Ａ、１３Ｂを参照して以下に記述する。
【００４７】
図６は、ライトバック停止を用いて、マクロセルの列に対してリフレッシュを実行するのに使用することのできる回路の例を示す。この回路は、ＢＬｊおよびＮＯＴ ＢＬｊで示す一対のビット線、プリチャージ回路１００、１０１、センス／ラッチ回路１０２、およびデコート回路１０４を含む。マクロセルは１０５で表わされている。マクロセル１０５は、（例えば、キャパシタンスとして表される）１０６で示す右メモリセルと、（例えばキャパシタンスとして表される）１０７で示す左メモリセルとを有する。
【００４８】
多数のトランジスタが図６に示されている。それぞれのトランジスタは、特に注記しない場合は、ＮチャネルＭＯＳＦＥＴである。制御信号ＬＷＬｉを受け取るトランジスタ１０８を、左メモリセル１０６をビット線ＢＬｊに、結合／分離するのに使用する。ワード線ＲＷＬｉを受け取るトランジスタ１０９を、左メモリセル１０７を他方のビット線ＮＯＴ ＢＬｊに結合／分離するのに使用する。ここで、メモリセル１０６、１０７の１つだけが、一度にアクセスされることに留意されたい。（例えば、キャパシタンスとして表される）第１の基準セルを、ＲＥＦ１で示す。（例えば、キャパシタンスとして表される）第２の基準セルをＲＥＦ２で示す。制御信号ＲＷＬを受け取るトランジスタ１１０を、第１の基準セルＲＥＦ１をビット線ＢＬｊに結合／分離するのに使用する。ワードラインＬＷＬを受け取るトランジスタ１１１を、第２の基準セルＲＥＦ２を他方のビット線ＮＯＴ ＢＬｊに結合／分離するのに使用する。
【００４９】
基準セルＲＥＦ１、ＲＥＦ２は、メモリセルからデータを読み出すのに使用する基準信号を提供するのに使用する。第１の基準セルＲＥＦ１は、右メモリセル１０７にアクセスする場合に使用する。第２の基準セルＲＥＦ２は、左メモリセル１０６にアクセスする場合に使用する。基準セルＲＥＦ１、ＲＥＦ２は、通常は、ハイ論理状態に対応する信号とロー論理状態に対応する信号とのほぼ中間の信号に、（図示されていない、基準セルプリチャージ回路によって）プリチャージされる。
【００５０】
センス／ラッチ回路１０２上の１端子が、信号線１１２および（制御信号Ａに応答する）スイッチ１１６によって、ビット線ＢＬｊに選択的に結合される。センス／ラッチ回路１０２の他方の端子は、信号線１２２および（制御信号Ｂに応答する）スイッチ１２６によってビット線ＮＯＴ ＢＬｊに結合されている。ここで、スイッチ１１６、１２６はＦＥＴとして示してあるが、その他のタイプのスイッチを使用することもできる。（制御信号Ｐ１に応答する）第１のプリチャージ回路１００は、ビット線ＢＬｊ、ＮＯＴ ＢＬｊをプリチャージするのに使用する。（制御信号Ｐ２に応答する）第２のプリチャージ回路１０１は、信号線１１２、１２２をプリチャージするのに使用する。デコード回路１０４は、センス／ラッチ回路１０２から信号を受け取るとともに、（ＣＯＬ ＤＥＣで示す）制御信号に応答して出力信号ＳＬｊ、ＮＯＴＳＬｊを供給する。
【００５１】
この実施例においては、センス／ラッチ回路１０２は、２つの交差結合インバータバッファ１３２、１３４を含む。ＳＴＲＢで示す制御信号が、それぞれのバッファ１３２、１３４上のイネーブルピンに供給されて、センス／ラッチ回路１０２をイネーブル／ディスエーブルするのに使用される。この実施例においては、それぞれのバッファ１３２、１３４がＣＭＯＳ素子である。
第１のプリチャージ回路１００は、３つのトランジスタ１４０、１４２、１４４からなっている。Ｐ１信号が、トランジスタ１４０、１４２、１４４のそれぞれのゲート端子に供給される。トランジスタ１４０、１４４のドレイン端子は、プリチャージ電圧（例えば、ＶＤＤ）に接続されている。Ｐ１信号がアサートされると、トランジスタ１４０、１４４がオンとなって、ビット線ＢＬｊ、ＮＯＴ ＢＬｊのそれぞれにプリチャージ電圧を供給する。第２のプリチャージ回路１０１は、トランジスタ１４８、１５０、１５２からなっている。トランジスタ１４８、１５２のドレイン端子が、プリチャージ電圧（例えば、ＶＤＤ）に接続されている。Ｐ２信号がアサートされると、トランジスタ１４８、１５２がオンとなり、プリチャージ電圧（例えばＶＤＤ）を信号線１１２、１２２に供給する。
【００５２】
デコード回路１０４はトランジスタ１６０、１６２を含む。ＣＯＬ ＤＥＣ信号がトランジスタ１６０、１６４のそれぞれのゲート端子に供給される。各トランジスタ１６０、１６４のドレイン端子には、センス／ラッチ回路１０２からのそれぞれの信号が供給される。ＣＯＬ ＤＥＣ信号がアサートされる場合には、トランジスタ１６０、１６４がオンとなり、センス／ラッチ回路１０２からの信号を、信号線ＳＬｊ、ＮＯＴ ＳＬｊに供給する。図示していないが、第１および第２のプリチャージ回路１００、１０１と同様の、第３のプリチャージ回路を設けて、ＣＯＬ ＤＥＣ信号がアサートされる前に、信号線ＳＬｊ、ＮＯＴ ＳＬｊをプリチャージしてもよい。
【００５３】
いくつかの実施例においては、ワード線ＬＷＬｉ、ＲＷＬｉおよび制御信号Ｐ１、Ｐ２は、ＶＤＤよりも大きい電圧ＶＰＰによってドライブされる。これは、ワード線ＬＷＬｉ、ＲＷＬｉおよび制御信号Ｐ１、Ｐ２によってドライブされるトランジスタ（すなわち、トランジスタ１０８、１０９、１４０、１４２および１４８、１５２）が閾値低下なしにＶＤＤを供給できるようにするためである。本発明の一態様の一実施例によるＶＰＰを生成する回路を、図１１、１５、１６を参照して以下に記述する。
【００５４】
いくつかの実施例においては、センス／ラッチ回路は、メモリアクセス時間を低減するために、レジスタ（またはキャッシュ）の形態で使用される。ある実施例においては、センス／ラッチ回路は、レジスタ状態を有し、その状態においては回路はメモリセルから取り出したデータを保持する。メモリ配列からさらにデータを取り出す前に、データがすでにセンス／ラッチ回路に保持されているかどうかの判定がされる。データが保持されている場合には、データがセンス／ラッチ回路から取り出される。これによって、メモリ配列にアクセスする必要がなくなる。センス／ラッチ回路は、このレジスタ状態にデータを保持する間、ビット線から分離し、それによって将来のメモリセルアクセスに備えてプリチャージされるのと干渉しないようにすることができる。本発明の一態様の一実施例による、センス／ラッチ回路のキャッシュ管理用の回路を、図１１、１４を参照して以下に記述する。
【００５５】
図７は、図６の回路と関連して使用して、リード・アンド・ライトバック動作を実行することのできる制御信号タイミングの例を示す。制御信号タイミングには、ライトバック停止およびセンス／ラッチ回路のレジスタ状態が含まれる。図７には、１回の完結したリード・アンド・ライトバック動作１７０と、別のリード・アンド・ライトバック動作１８０の一部を示してある。リード・アンド・ライトバック動作１７０、１８０のそれぞれは、３つのフェーズを有する。すなわち、プリチャージフェーズ、チャージシェアフェーズ、およびラッチ／ライトバックフェーズである（動作１７０のみについて図示）。プリチャージフェーズは２つのパートを有する。第１のパートでは、センス／ラッチ回路が、レジスタ状態にあり、ビット線がプリチャージされる。プリチャージフェーズの第１のパートに対する制御信号タイミングは次のとおりである。ＬＷＬｉおよびＡ信号が、ロー論理状態に遷移し（または遷移を完了しており）、それによってメモリセル１０６がビット線ＢＬｊから切り離され、スイッチ１１６がオフになる（それによってセンス／ラッチ回路１０２をビット線ＢＬから分離する）。
【００５６】
制御信号Ｂはロー論理状態にあり、これによってセンス／ラッチ回路１０２がビット線ＮＯＴ ＢＬｊから分離される。Ｐ１信号がアサートされて、トランジスタ１４８、１５２が「オン」となり、それによってビット線ＢＬｊ、ＮＯＴ ＢＬｊがプリチャージされる。ＳＴＲＢ信号はアサートされたままとなり、したがってセンス／ラッチ回路１０２は、前回ラッチしたデータを保持する。ＣＯＬ ＤＥＣ信号はアサートされたままとなり、これによってトランジスタ１６０、１６４がオンのままとなるとともに、信号ＳＬｊ、ＮＯＴ ＳＬｊが、最近に読み出されたメモリセル（例えば、メモリセル１０６）の状態を示す論理状態のままになる。すなわち、メモリセル１０６がハイ論理状態である場合には、ＳＬｊ信号がハイ論理状態のままとなるとともに、ＮＯＴ ＳＬｊ信号がロー論理状態のままとなる。反対に、メモリセル１０６がロー論理状態にある場合には、ＳＬｊ信号がロー論理状態のままとなるとともに、ＮＯＴ ＳＬｊ信号がハイ論理状態のままとなる。
【００５７】
この例においては、プリチャージフェーズの第１パート（およびセンス／ラッチ回路のレジスタ状態）は、回路がメモリ配列にアクセスする必要があると判定されるまで続く。プリチャージフェーズの第１パート（センス／ラッチ回路のレジスタ状態）にある間、センス／ラッチ回路（単数または複数）は、前回にメモリ配列から取り出したデータを保持する。ＤＲＡＭがデータ要求を受け取ると、センス／ラッチ回路にすでにデータが保持されているかどうかの判定がされる。データが保持されている場合には、データがセンス／ラッチ回路から取り出される。これによって、メモリ配列にアクセスする必要がなくなり、したがって要求されたデータを供給するのに要する時間が減少する。データが現在、センス／ラッチ回路の１つに保持されていない場合には、要求されたデータを適当なメモリセルから取り出すことが必要となる。
【００５８】
プリチャージフェーズの第１パート（およびセンス／ラッチ回路のレジスタ状態）は、回路が、メモリ配列にアクセスする必要があることを判定したときに終了する。プリチャージフェーズの第２パートでは、センス／ラッチ回路はレジスタ状態ではなく、信号線１１２、１２２がプリチャージされる。プリチャージフェーズの第２パートに対する制御信号タイミングは次のとおりである。制御信号Ｐ１、Ｐ２がアサートされて、その他の制御信号（ＬＷＬｊ、Ａ、Ｂ、ＳＴＲＢおよびＣＯＬ ＤＥＣ）はロー論理状態にある。Ｐ１、Ｐ２信号がアサートされた状態で、トランジスタ１４８〜１５２およびトランジスタ１４８〜１５２が「オン」となり、それによってビット線ＢＬｊ、ＮＯＴ ＢＬｊおよび信号線２１３、１２２をプリチャージ電圧（例えば、ＶＤＤ）にプリチャージする。ここで、信号線ＳＬｊ、ＮＯＴ ＳＬｊも、プリチャージ電圧（例えば、ＶＤＤ）にプリチャージされることに留意されたい。その他の制御信号（ＬＷＬｊ、Ａ、Ｂ、ＳＴＲＢおよびＣＯＬ ＤＥＣ）のいずれもアサートされないので、アクセストランジスタ１０８はオフとなり、それによってメモリセル１０６がビット線ＢＬｊから切り離される。スイッチ１１６、１２６もオフとなり、それによって（ディスエーブルにされた状態にある）センス／ラッチ回路が、ビット線ＢＬｊ、ＮＯＴ ＢＬｊから切り離される。
【００５９】
チャージシェアフェーズにおいては、プリチャージ回路１００、１０２はオフとなる（Ｐ１、Ｐ２信号はロー論理状態にある）とともに、ＬＷＬｊ、ＡおよびＢ信号がアサートされる。ＬＷＬｉ信号がアサートされた状態で、アクセストラジスタ１０８はオンとなって、それによってメモリセル１０６をビット線ＢＬｊに結合し、それによってＢＬｊおよびメモリセルが電荷を共有する（ここで、ＬＷＬ信号もアサートされて、その結果、トランジスタ１１１がオンとなり、それによって基準セルＲＥＦ２をビット線ＮＯＴ ＢＬｊに結合し、それによってＮＯＴ ＢＬｊと基準セルＲＥＦ２が電荷を共有することに留意されたい）。
【００６０】
ラッチ／ライトバックフェーズの開始において、Ａ、Ｂ信号はロー論理状態に遷移し（または遷移を完了しており）、これによってスイッチ１１６、１２６がオフとなり、それによってセンス／ラッチ回路１０２が、ビット線ＢＬｊ、ＮＯＴ ＢＬｊから分離される。次いで、ＳＴＲＢ信号がアサートされて、これによってセンス／ラッチ回路１０２が、信号線１１２、１２２を検知かつドライブする。２つの電圧の高い方の電圧を有する信号線が、（例えば、ＶＤＤに向かって）ハイにドライブされる。２つの電圧の内の低い方を有する信号線が、（例えば、ゼロに向かって）ローにドライブされる。次いでＣＯＬ ＤＥＣ信号がアサートされて、これによってトランジスタ１６０、１６４がオンとなる。ビット線ＢＬｊがハイ論理状態にある場合には、信号ＳＬｊはハイ論理状態のままとなる（信号ＳＬｊ、ＮＯＴ ＳＬｊが、プリチャージ電圧、例えばＶＤＤにプリチャージされていたことを思い起こして頂きたい）。ビット線ＢＬｊがロー論理状態にある場合には、信号ＳＬｊはロー論理状態に遷移する。ＣＯＬ ＤＥＣ信号をアサートするのと同時に（またはしばらく後に）、Ａ信号が再アサートされて、その結果、スイッチ１１６が再びオンとなり、それによってメモリセル１０６へのライトバックのために、センス／ラッチ回路１０２をＢＬｊに結合する。このようにして、データがラッチされて、メモリセル内の電圧が復元される。ここで、Ｂ信号は、上述したように、基準セル１１１に接続されたビット線ＮＯＴ ＢＬｊにライトバックする必要がないので、再アサートされないことに留意されたい。
【００６１】
リード・アンド・ライトバック動作１７０が完了した後に、リード・アンド・ライトバック動作１８０に対するプリチャージフェーズが開始される。上述のように、プリチャージフェーズには、２つのパートがある。第１のパートでは、センス／ラッチ回路が、レジスタ状態にあり、ビット線がプリチャージされる。プリチャージフェーズの第１のパート（およびセンス／ラッチ回路のレジスタ状態）は、回路がメモリ配列にアクセスする必要があると判定されるまで続く。プリチャージフェーズの第１のパート（センス／ラッチ回路のレジスタ状態）にある間、センス／ラッチ回路（単数または複数）は、前回にメモリ配列から取り出されたデータを保持する。ＤＲＡＭがデータ要求を受け取ると、そのデータがセンス／ラッチ回路にすでに保持されているかどうかの判定がされる。データが保持されている場合には、データがセンス／ラッチ回路から取り出される。プリチャージフェーズの第２パートでは、センス／ラッチ回路はレジスタ状態ではなく、信号線１１２、１２２がプリチャージされる。リード・アンド・ライトバック動作１８０に対する制御信号タイミングは、リード・アンド・ライトバック動作１７０に対して上述したものと同じである。
【００６２】
図８に示す埋込みＤＲＡＭ２２２を有する集積回路２００を参照して、本発明の様々な態様についてさらに述べる。
図８を参照すると、集積回路２００は、ＤＲＡＭ２２２、ディジタル情報プロセッサ２２４およびＩ／Ｏ回路２２６を含む。以下で述べるように、ＤＲＡＭ２２２には、ＤＲＡＭ回路４０（図３）および本発明の様々な態様の実施例と類似する、複数のＤＲＡＭ回路を使用する。そのような実施例は、（１）ビット線を、２つのメモリセル論理状態の弱い側にバイアスされた電圧にプリチャージする、（２）（少なくともこの実施例において）データをリフレッシュするのに要する電力を低減する反転形態で、選択的にデータを記憶する、（３）データをセンス／ラッチ回路に保持し、そのような回路をキャッシュの形態で使用して、メモリセルにアクセスする頻度を低減し、それによってメモリアクセス時間を低減する、（４）（例えば、ＤＲＡＭが待機モードの場合に）代わりの低電力動作モードを使用する回路から基準電圧（例えば、ＶＰＰ）を供給するという特徴を含む。これらの特徴について、以下にさらに述べる。
【００６３】
ディジタル情報プロセッサ２２４は、ディジタル処理タスクを実行するのに使用される命令を実行する。Ｉ／Ｏ回路２２６は、集積回路２００に供給される信号、および／またはそこから供給される信号に対して信号調整を行う。例えば、Ｉ／Ｏ回路２２６には、外部負荷をドライブするバッファ回路、および／または論理レベル変換回路を含めてもよい。この論理レベル変換回路は、集積回路内で論理状態を表す電圧レベルが、集積回路２００の外部において、論理状態を表すのに使用される電圧レベルと異なる場合に、使用される。
ＤＲＡＭ２２２、プロセッサ２２４、およびＩ／Ｏ回路２２６は内部バス２３０によって相互接続されている。内部バス２３０には、それぞれが集積回路２００内部の２つまたは３つ以上の回路および／またはデバイスを相互接続する、複数の別個のバス（例えば、データおよびアドレス）を含めることができる。
【００６４】
集積回路２００は、外部端子（例えば、集積回路２００の外部のピン、ボールグリッド配列など）への相互接続ポイントを提供する多数のパッドを有し、それを介して信号および／電力が集積回路２００に、またはそこから供給される。例えば、ＶＤＤパッド２３２、ＶＳＳパッド２３４およびＶＩ／Ｏパッド２３６が、集積回路２００に電力を供給するのに使用される。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬパッド２３８およびＳＴＡＮＢＹパッド２４０が、集積回路２００にそれぞれＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号およびＳＴＡＮＤＢＹ信号を供給するのに使用される。これらの信号について、以下にさらに詳細に述べる。２４２で示すデータおよびアドレスパッドが、集積回路２００に、またはそこからデータおよびアドレス信号を供給するのに使用される。
【００６５】
信号線２４４、２４６は、ＶＤＤ、ＶＳＳパッド２３２、２３４をＤＲＡＭ２２２に接続する。信号線（図示せず）が、これらのパッド２３２、２３４をディジタル情報プロセッサ２２４とＩ／Ｏ回路２２６に接続しているが、そのような信号線は図をわかりやすくするために図８から省略してある。信号線２４８は、ＶＩ／Ｏパッド２３６をＤＲＡＭ２２２およびＩ／Ｏ回路２２６に接続する。信号線２５０、２５４は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬパッド２３８およびＳＴＡＮＤＢＹパッド２４０を、それぞれ、Ｉ／Ｏ回路２２６に接続する。信号線２５２、２５６は、Ｉ／Ｏ回路２２６をＤＲＡＭ２２２に接続する。２５８で示す１つまたは複数のバスが、２４２で示すデータおよびアドレスパッドを、Ｉ／Ｏ回路２２６に接続する。この１つまたは複数のバス２５８は、以後、バス２５８と呼ぶ。
【００６６】
動作に際して、ディジタル情報プロセッサ２２４はバス２３０を介して（例えば、ＤＲＡＭ２２２から）命令をフェッチする。ディジタル情報プロセッサ２２４は、命令を実行し、かつ、適当な場合には、ＤＲＡＭ２２２に記憶すべきデータを生成する。データおよび任意の関連するアドレスを、バス２３０を介してＤＲＡＭ２２２に供給することができる。データは、Ｉ／Ｏ回路２２６を経由して、ＤＲＡＭに記憶し、かつそこから取り出すこともできる。Ｉ／Ｏ回路２２６は、ＩＮＶＥＲＴ ＣＯＮＴＲＬ信号およびＳＴＡＮＤＢＹ信号を、それぞれ信号線２５０、２５４を介して受け取るとともに、信号線２５２、２５６を介してＤＲＡＭ２２２に供給される、対応する信号を生成する。これらの信号について、以下にさらに述べる。デ−タおよび／またはアドレス信号は、バス２５８を介してＩ／Ｏ回路２２６に供給され、このＩ／Ｏ回路が対応する信号を生成し、この信号がバス２３０に供給される。
【００６７】
これらの回路、素子、パッドおよび結線は、すべての実施例に必要とするものではなく、したがって必要条件ではないことを認識すべきである。さらに、その他のタイプの回路、素子、パッドおよび／または結線、例えば、それに限定はされないが、アナログ／ディジタル変換器、ディジタル／アナログ変換器、および／またはその他のタイプのディジタルメモリ素子を含めることを、あらかじめ排除するものではない。
図９は、ＤＲＡＭ２２２の一実施例を示す。この実施例において、ＤＲＡＭ２２２は、第１のメモリセル配列２６０、第１のグローバル行デコータ回路２６２、第１のグローバル列デコード・アンド・センス回路２６４、第２のメモリ配列２６６、第２のグローバル行デコード回路２６８、第２のグローバル列デコード・アンド・センス回路２７０および制御回路２７２を含む。第１のメモリ配列２６０は、２７４で示す第１の複数の信号線を介して第１のグローバル行デコード回路２６２に結合されるとともに、２７６で示す複数の信号線を介して第１のグローバル列デコード・アンド・センス回路２６４に結合されている。第２のメモリ配列２６６は、２７８で示す第２の複数の信号線を介して第２のグローバル行デコード回路２６８に結合されるとともに、２８０で示す複数の信号線を介して、第２のグローバル列デコード・アンド・センス回路２７０に接続される。
【００６８】
制御回路２７２は、信号線２４４、２４６、２４８、２５２および２５６を介してそれぞれ、ＶＤＤ、ＶＳＳ、ＶＩ／Ｏ、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬおよびＳＡＮＤＢＹ信号を受け取る。制御回路２７２はまた、信号線２８２を介してＲＥＡＤ／ＷＲＩＴＥ信号を受け取る。
メモリ配列２６０、２６６のそれぞれは、複数の小配列に分割される。例えば、メモリ配列２６０は、３０１〜３３２で示す３２の小配列に分割され、メモリ配列２６６は、３３３〜３６４で示す３２の小配列で分割される。小配列３０２〜３３２、３３３〜３６４のそれぞれは、ＤＲＡＭ回路４０（図３）と実質的に同様である。
ＤＲＡＭは、通常、読み出しモードにあるが、ＲＥＡＤ／ＷＲＩＴＥ信号を信号線２８２上でアサートすることによって、書き込みモードに配置することができる。以下の記述において、特に断らない限り、ＤＲＡＭは読み出しモードにあることを仮定するものである。
【００６９】
動作に際して、バス２３０を介して制御回路２７２にアドレスが供給される。制御回路２７２は、このアドレスをデコードして、ＲＡ信号およびＣＡ信号を生成し、これらの信号が、全体として、メモリセル配列２６０、２６６内の１つまたは複数のメモリセルを特定する。ＲＡおよびＣＡ信号は、第１のグローバル行デコード回路２６２および第１のグローバル列デコード・アンド・センス回路２６４に、それぞれ供給されて、これらの回路は、信号線２７４、２７６を介して第１のメモリ配列２６０内の小配列３０１〜３３２に制御信号を供給することによって応答する。ＲＡおよびＣＡ信号はまた、第２のグローバル行デコード回路２６８、第２のグローバル列デコード・アンド・センス回路２７０にもそれぞれ供給されて、これらの回路は、信号線２７８、２８０を介して第２のメモリ配列２６６内の小配列３３３〜３６４に制御信号を供給することによって応答する。
【００７０】
メモリ読み出し動作の場合には、第１のメモリ配列２６０は、第１のメモリ配列２６０内の選択されたメモリセルに記憶された信号の論理状態を示す、相補信号を生成することによって応答する。この相補信号の対が、信号線２７６を介して第１のグローバル列デコード・アンド・センス回路２６４に供給されて、この回路が、ＣＡ信号に従って１つまたは複数の対を選択し、制御回路２７２にＤ、ＮＯＴ Ｄで示す選択された相補信号の対を供給する。制御回路２７２は、相補信号Ｄ、ＮＯＴ Ｄを受け取り、以下にさらに記述するように、相補信号ＤＡＴＡ、ＮＯＴ ＤＡＴＡ信号を生成し、これがバス２３０に供給される。
【００７１】
ＲＥＡＤ／ＷＲＩＴＥ信号が信号線２８２上でアサートされると、ＤＡＲＭ２２２が以下のように書き込み動作を実行する。制御回路２７２は、バス２３０からＤＡＴＡ＆ＡＤＤＲ信号を介して、アドレスおよびデータを受け取る。制御回路２７２は、上述のように、ＲＡ、ＣＡ信号を生成することによって応答し、全体として１つまたは複数のメモリセルを示す。さらに、制御回路は、Ｄ、ＮＯＴ Ｄで示す、１つまたは複数の対の相補信号を生成し、これらが、第１のグローバル列デコード・アンド・センス回路２６４と第２のグローバル列デコード・アンド・センス回路２７０に供給される。さらに、制御回路は、ＷＲＩＴＥ信号をアサートして、これが第１のグローバル列デコード回路２６４および第２のグローバル列回路２７０に供給される。メモリ配列２６０、２６６に供給されたデータは、次いで、指示されたメモリセル内に記憶される。
【００７２】
第２のグローバル行デコード回路および第２のグローバル列デコード・アンド・センス回路は、第１のグローバル行デコード回路および第１のグローバル列デコード・アンド・センス回路と、それぞれ同様に動作する。
図１０は、グローバル列デコード・アンド・センス回路２６４（図９）の一実施例の部分を示す。この実施例においては、グローバル列デコード・アンド・センス回路２６４は、階層アーキテクチャを有し、このアーキテクチャは、センス増幅器３８０の第１のバンクを含み、このセンス増幅器が、第１のメモリ配列２６０（図９）内の小配列３０１〜３０８（図９）の行によって供給される多重ビットの相補信号の対ＳＬ３０１、ＮＯＴ ＳＬ３０１〜ＳＬ３０８、ＮＯＴ ＳＬ３０８を受け取る。多重ビット相補信号のそれぞれの対は、２つの３２ビット信号で構成される。センス増幅器の第１のバンク３８０は、マルチプレクサの第１のバンク３８２に信号を供給する。マルチプレクサの第１のバンク内の各マルチプレクサは、デコードされたアドレス信号（図示せず）に従って８対の多重ビット相補信号を選択する。選択された対は、センス増幅器の第２のバンク３８４に供給されて、これがマルチプレクサの第２のバンク３８６に信号を供給する。マルチプレクサの第１バンク３８２と同様に、マルチプレクサの第２バンク３８６内の各マルチプレクサは、デコードされたアドレス信号（図示せず）に従って８対の多重ビット相補信号を選択する。この選択された多重ビット相補信号の対は、センス増幅器の第３のバンク３８８に供給されて、このバンクが、多重ビット相補信号Ｄ、ＮＯＴ Ｄを構成する信号を供給する。
【００７３】
図１１は、制御回路２７２の一実施例のブロック図を示す。この実施例においては、制御回路２７２は、キャッシュ管理回路４００、ＶＰＰ供給回路４０１および論理状態調整回路４０２を含む。
キャッシュ管理回路４００は、センス／ラッチ回路に保持されたデータの使用を制御する。上記のように、いくつかの実施例においては、このセンス／ラッチ回路は、レジスタ状態を有し、この状態においては、この回路がメモリセルから取り出したデータを保持する。ＤＲＡＭが、データ要求を受け取ると、キャッシュ管理回路４００は、現在そのデータがＤＲＡＭ内のセンス／ラッチ回路の１つに保持されているかどうかを判定する。そのデータがセンス／ラッチ回路の１つに保持されていない場合には、要求データは、適当なメモリセルから取り出される。反対に、そのデータが現在、センス／ラッチ回路の１つに保持されている場合には、キャッシュ管理回路４００は、要求データを適当な（単数または複数の）センス／ラッチ回路から取り出すための（単数または複数の）制御信号を生成する。これによって、メモリ配列にアクセス必要がなくなり、したがって要求データを提供するのに要する時間が減少する。センス／ラッチ回路は、レジスタ状態においてデータを保持している間は、ビット線から分離して、将来のメモリセルアクセスに備えてプリチャージされているビット線と干渉しないようにすることができる。キャッシュ管理回路４００については、図１４を参照して以下にさらに述べる。
【００７４】
ＶＰＰ供給回路４０１は、ＶＰＰ供給電圧を生成し、この電圧がメモリ配列２６０、２６６内で使用される。先述のように、ＶＰＰ供給電圧は、チャージポンプで生成されることが多く、これは待機モードにおいては相対的に非効率となる。実際に、待機モードにおいてチャージポンプを稼動させるのに要する動力は、待機モードにおける負荷はずっと低いのにもかかわらず、起動モードにおけるチャージポンプを稼動させるのに要する動力とほぼ同じ大きさである。この問題に対処するために、ＶＰＰ供給回路４０１は、２つの動作モードを有する。１つの動作モード、すなわち通常動作モードは、ＤＲＡＭが起動モードにある場合に使用される。他方の動作モードは低動力動作モードであり、ＤＲＡＭが待機モードにあるときに使用される。代替用の低動力動作モードが利用可能であることによって、待機モード中にＤＲＡＭが要求する動力の低減が容易になる。ＶＰＰ制御回路４０１について、図１５、１６を参照して以下にさらに述べる。
【００７５】
論理状態調整回路４０２は、反転形態でデータを記憶する機能を提供し、したがって、主として０で構成される（高リフレッシュ電力論理状態の）データをリフレッシュするのに要する電力量を低減するのに有用である。先述のように、ライトバック停止を使用する場合には、（例えば、図４に示すような）ハイ論理状態においてメモリセルをリフレッシュするのに要する電力量は、（例えば、図５に示すような）ロー論理状態においてメモリセルをリフレッシュするのに要する電力量よりも少ない。このことは、他のすべてが同等とすると、主として１で構成されるデータをリフレッシュするのに要する電力量は、主として０で構成されるデータをリフレッシュするのに要する電力量よりも少ないことを意味する。
【００７６】
ここで、この実施例においては、ハイ論理状態を、「低リフレッシュ電力論理状態」と呼ぶことがあることに留意されたい。ロー論理状態は、「高リフレッシュ電力論理状態」と呼ぶことがある。しかしながら、いくつかのＤＲＡＭにおいては、ロー論理状態にあるメモリセルのリフレッシュに要する電力量は、ハイ論理状態にあるメモリセルをリフレッシュするのに要する電力量よりも少ないことを理解すべきである。そのようなＤＲＡＭにおいては、ロー論理状態は、「低リフレッシュ電力論理状態」であり、ハイ論理状態が「高リフレッシュ電力論理状態」である。
論理状態調整回路４０２を使用することによって、１よりも０の多いデータを、反転させて（それによってデータの１を０よりも多くして）、メモリ空間に反転形態で記憶することが可能であり、これによって、実質上、データをリフレッシュするのに要する電力量が減少する。データが反転形態で記憶される場合には、再取り出しするときには、データを再反転して、データを元の形態に戻すのが好ましい。
【００７７】
この実施例においては、論理状態調整回路４０２は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ、ＤＡＴＡ、ＲＥＡＤ／ＷＲＩＴＥおよびＤ信号用の信号線に結合されている。この動作は、以下のとおりである。書き込みの場合には、論理状態調整回路４０２は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ、ＤＡＴＡ信号を受け取り、Ｄ信号を供給する。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされる場合には、回路４０２によって供給されるＤ信号は、ＤＡＴＡと比較して反転される。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされない場合には、ＤはＤＡＴＡと同じ形態となる。読み出しの場合には、論理状態調整回路４０２は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号とＤを受け取り、ＤＡＴＡ信号を供給する。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされる場合には、回路によって供給されるＤＡＴＡは、Ｄと比較して反転され、それによってデータを元の形態に戻す。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされない場合には、ＤＡＴＡはＤと同じ形態となる。
【００７８】
この実施例においては、メモリセルに記憶される論理状態は、そのデータに対して通常記憶される論理状態と比較して、ビット・バイ・ビットで反転されている。例えば、通常記憶される論理状態が、
１０００００００  ０００１００００  ０００００００１
である場合には、反転形態でデータを記憶することによって得られる論理状態は、
０１１１１１１１  １１１０１１１１  １１１１１１１０
となる。
【００７９】
本発明のこの態様を、多くのＤＲＡＭで使用される特徴である、位相スクランブリングと混同すべきではない。位相スクランブリングにおいては、特定のメモリアドレスの、特定のデータビットが、常に反転形態で記憶される。その他のすべてのデータビットは、常に非反転形態で記憶される。どのビットを反転形態で記憶し、どのビットを非反転形態で記憶するかの定義は、ＤＲＡＭの定義の一部であり、すなわちＤＲＡＭのマスクによって固定されている。したがって、マスクを変更する以外には、特定のアドレスにおける特定のビットを、反転形態、または非反転形態のいずれで記憶するかを制御する方法はない。
【００８０】
位相スクランブリングとは異なり、本発明のこの態様は、特定のアドレスにおける特定のビットが反転形態または非反転形態のいずれで記憶されるかを制御する機能を、マスクを変更することなく提供する。しかしながら、「反転形態で記憶される」および「非反転形態で記憶される」という表現は、本発明のこの態様に関連して、位相スクランブリングの使用を除外することを意図するものではない。実際に、本発明のこの態様の多くの実施例は、位相スクランブリングも利用することが予想される。さらに、「反転形態で記憶される」の表現は、記憶形態のデータの１つまたは複数のビットが、そうでない場合に記憶されるものと比較して、マスクを変更することなく、反転されることを意味する。
【００８１】
「反転形態で選択的に記憶する」および「反転形態または非反転形態のいずれかでデータを選択的に記憶する」の表現はそれぞれ、マスクを変更することなく、反転形態および非反転形態で記憶することのできる機能を意味することに留意されたい。同様に、「選択的に反転する」の表現は、マスクを変更することなく、反転、および反転しない機能を必要とする。また、「〜に応答して」の表現は、「少なくとも〜に応答して」を意味し、２つ以上のものに応答することを除外しない。また「〜に基づいて」の表現は、「少なくとも〜に基づいて」を意味し、２つ以上のものに基づくことを除外しない。
ＤＲＡＭが位相スクランブリングを使用する場合には、データを反転形態で記憶するか、どうかを決定するときに、そのような定義を考慮するのが望ましいことがあることに留意されたい。例えば、記憶しようとするデータが、１よりも０が多いが、ＤＲＡＭの位相スクランブリングによって記憶形態が０よりも１が多くなる場合には、データを反転することは、それによって記憶形態が１よりも０を多く持つようになるために、望ましくはないことに留意されたい。
【００８２】
図１２Ａは、本発明の一態様の一実施例による論理状態調整回路４０２の一部分の概略図である。この部分は、ＤＲＡＭが書き込みモードであるときに使用されるものであり、（ＤＡＴＡおよびＤ信号内の各ビットに対して１つずつの）Ｎ個のプログラマブルインバータを含み、その内の３つ、すなわち５０００、５００１、５００Ｎ−１を示してある。このＮ個のプログラマブルインバータ５０００、５００１、５００Ｎ−１は、すべて互いに同一のものである。各プログラマブルインバータは、ＣＯＮＴＲＯＬおよびＩＮで示す２つの入力と、およびＯＵＴで示す出力とを有する。プログラマブルインバータ５０００、５００１、５００Ｎ−１のそれぞれのＣＯＮＴＲＯＬ入力は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号を受け取る。プログラマブルインバータのそれぞれのＩＮ入力は、ＤＡＴＡ信号のそれぞれのビットを受け取る。ＯＵＴで示す出力は、Ｄ信号のそれぞれビットを供給する。この動作は以下のとおりである。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされる場合には、（ＤＲＡＭが書き込みモードにあるときに論理状態調整回路４０２によって供給される）Ｄｉが、ＤＡＴＡｉと比較して反転される。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされない場合には、ＤｉはＤＡＴＡｉと比較して反転されない。
【００８３】
図１２Ｂは、プログラマブルインバータ５００ｉ（図１２Ａ）の１つの実装例を示す。この実装においては、ＩＮにおいて受け取られる信号は、信号線５１０を介してバッファ５１２に提供される。バッファ５１２の出力は、ＥＸＣＬＵＳＩＶＥ ＯＲ（ＸＯＲ）ゲート５１４の第１の入力に供給される。ＣＯＮＴＲＯＬで受け取られる信号は、信号線５１６を介してＸＯＲゲート５１４の第２の入力に供給される。ＸＯＲゲート５１４の出力は、出力ＯＵＴへの信号線５１８上に供給される。
【００８４】
図１２Ｃは、本発明の一態様の一実施例による、論理状態調整回路４０２の別の部分の概略図である。この部分は、ＤＲＡＭが書き込みモードにあるときに使用され、やはり（ＤＡＴＡおよびＤ信号内の各ビットに対して一つずつの）Ｎ個のプログラマブルインバータを含み、その内の３つ、すなわち５１９０、５１９１、５１９Ｎ−１を示してある（図１２Ａ）。Ｎ個のプログラマブルインバータ５１９０、５１９１、５１９Ｎ−１は、プログラマブルインバータ５０００、５００１、５００Ｎ−１と同一である（図１２Ａ）。プログラマブルインバータ５１９０、５１９１、５１９Ｎ−１のそれぞれのＣＯＮＴＲＯＬ入力は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号を受け取る。ＩＮ入力は、Ｄ信号のそれぞれのビットを受け取る。出力ＯＵＴは、ＤＡＴＡ信号のそれぞれのビットを供給する。この動作は、次のとおりである。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされる場合には、（ＤＲＡＭが読み出しモードにあるときに論理状態調整回路４０２によって供給される）ＤＡＴＡｉがＤ１に比較して反転される。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号がアサートされない場合には、ＤＡＴＡはＤｉに比較して反転されない。
【００８５】
ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号は、ＤＡＲＭ内に記憶してもよく、しなくてもよい。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号が、ＤＲＡＭ内に記憶されない場合には、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号を所望の論理状態に設定するのが望ましいことがある。そうでないと、ＤＲＡＭは、適当にデータを再反転する（データを元の形態に復元する）のが困難となる可能性がある。いくつかの実施例においては、ＤＲＡＭはＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号の論理状態をリセットまたはパワーアップにラッチし、次回のリセットまたはパワーアップまで、ラッチされた値を使用する。
【００８６】
この論理状態調整回路４０２の実施例は、例えば、記憶すべきデータの多くが、ＤＲＡＭ内にデータを記憶する以前に既知である応用において、特に有用である。例えば、プログラムコードは、通常、ＤＲＡＭ内にデータを記憶する前に既知であり、したがって、そのコードおよび位相スクランブリングの定義を使用して、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号をアサートすべきかどうかを決定することができる。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号は、例えば、コードおよび位相スクランブリングは、１よりも０が多くなる場合に、アサートすることができる。そうでない場合には、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号はアサートすることができない。
本発明のこの態様は、図１１〜１２Ｂの実施例に限定されないことを認識すべきである。実際に、論理状態調整回路は任意の方法で実装することができる。
【００８７】
図１３Ａは論理状態調整回路４０２’の別の実施例を示す。この実施例において、論理状態調整回路４０２’は、データを反転形態で記憶するべきかどうかについての決定をする。この実施例においては、この決定は、例えば、記憶すべきデータおよびそのアドレスに対する位相スクランブリングに基づいて、アドレス毎に行われる。データを適当に再反転できるために、論理状態調整回路は、各アドレスにおけるデータが反転されたかどうかを示す情報を記憶する。これには、必要条件ではないが、メモリ配列内のメモリセルを使用してもよい。例えば、各アドレスは、そのアドレスのデータが反転されたかどうかを示す情報を記憶するのに使用できる追加のメモリセルを有してもよい。
【００８８】
図１３Ｂは、図１３Ａの論理状態調整回路４０２’の一実装例を示す。この実装例においては、論理状態調整回路４０２’は、ＤＲＡＭ位相スクランブリング定義回路５２０、反転制御信号発生器５２２、プログラマブルインバータ回路のバンク５２４および反転制御ストレージ５２６を含む。
書き込みの場合には、ＤＡＴＡおよびＡＤＤＲ信号が、ＤＲＡＭ位相スクランブリング定義回路５２０に提供されて、この回路が、データおよびＤＲＡＭ用の位相スクランプリングに基づいて（かつデータが論理状態調整回路によって反転されていないと仮定して）記憶されるデータの形態を示す情報を生成する。この情報は、信号線５２８を経由して、反転制御信号発生器５２２に供給され、この発生器がデータを反転形態で記憶すべきかどうかを決定する。反転制御信号発生器５２２は，例えば、この決定を、データに基づいて記憶される１および０の数と位相スクランブリングとに基づいて行ってもよい。記憶すべきデ−タが、１よりも０を多く有する場合には、反転制御信号発生器５２２は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＩＮ信号をアサートする。他方、データと位相スクランブリングとに基づいて記憶すべきデータが、０よりも１を多く有する場合には、反転制御信号発生器５２２は、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＩＮ信号をアサートしない。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＩＮ信号は、信号線５３０を経由してプログラマブルインバータのバンク５２４とＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号ストレージ５２６に供給される。プログラマブルインバータのバンク５２４は、さらにＤＡＴＡ、ＲＥＡＤ／ＷＲＩＴＥおよびＤ信号用の信号線に結合されて、図１２Ａの論理状態調整回路４０２と実質的に同様の動作が可能である。したがって、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＩＮ信号がアサートされる場合には、プログラマブルインバータのバンク５２４によって供給されるＤ信号が、ＤＡＴＡに比較して反転される。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号ＩＮがアサートされない場合には、ＤはＤＡＴＡと同じ形態を有する。
【００８９】
読み出しの場合には、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＯＵＴ信号ストレージ５２６が、（ＡＤＤＲ信号によって示されるアドレスにおける）データが反転形態で記憶されたかどうかを示す、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＯＵＴ信号を生成する。このＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＯＵＴ信号は、信号線５３２を経由して、プログラマブルインバータ回路のバンク５２４に供給される。ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ ＯＵＴ信号がアサートされる場合には、プログラマブルインバータのバンク５２４によって供給されるＤＡＴＡがＤと比較して反転され、それによってデータを元の形態に戻す。ＩＮＶＥＲＴ  ＣＯＮＴＲＯＬ信号がアサートされない場合には、ＤＡＴＡはＤと同じ形態を有する。
いくつかの他の実施例においては、論理状態調整回路は、それ自体では、データを反転形態で記憶すべきかどうかの決定をしない場合もあるが、それでもそれぞれのアドレス（またはその他任意のメモリ配列のサブセット）に対する固有のＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号を受け入れて記憶することができる。
【００９０】
本発明のこの態様は、ハイ論理状態が低リフレッシュ電力論理状態である用途に限定されないことを認識すべきである。例えば、いくつかの他の実施例においては、ハイ論理状態が、高リフレッシュ電力論理状態である。そのような実施例において、データの１が０よりも多い場合には、そのようなデータを反転し（それによってデータの１が０よりも多くなるようにして）、データを反転形態で記憶し、そのデータ保持するのに要するリフレッシュ電力量を低減するのが望ましいことがある。このデータは、取り出したときに再反転するのが好ましい。さらに、いくつかの他の実施例においては、高リフレッシュ電力論理状態または低リフレッシュ電力論理状態がないこともある。すなわち、一方の論理状態におけるメモリセルをリフレッシュするのに要する電力量が、もう一方の論理状態におけるメモリセルをリフレッシュするのに要する電力量とほぼ同等であることもある。
【００９１】
データをビット毎に反転する必要はないことも認識すべきである。例えば、いくつかの実施例においては、特定のビットだけを反転することがある。その他の実施例は、その他のスキームを使用することができる。さらに、上記の実施例では、データをメモリセルに記憶する前にデータを反転するが、データは、メモリセル内に記憶する前、記憶中、および／または記憶後に反転することもできることを理解すべきである。
【００９２】
図１４は、本発明の一態様の一実施例によるキャッシュ管理回路４００（図１１）のブロック図である。この実施例においては、キャッシュ管理回路４００は、デコード回路５４０、記憶アドレスストレージ５４２、およびコンパレータ５４４を含む。読み取りの場合には、デコード回路５４０は、ＤＲＡＭから取り出そうとするデータのアドレスを示すＡＤＤＲ信号を受け取る。デコード回路５４０は、そのアドレスをデコードし、センス／ラッチ回路のどれが（またはどの群が）その特定のアドレスと関連するかを示す出力信号、すなわちセンス／ラッチ識別子を出力する。このセンス／ラッチ回路識別子は、信号線５４６を経由して、保持アドレスストレージ５４２に供給され、この保持アドレスストレージが、現在、どのアドレスがセンス／ラッチ回路のそれぞれに保持されているかを示す情報を維持する。
【００９３】
保持アドレスストレージ５４２は、信号、すなわち保持アドレスを出力し、これは現在、関連するセンス／ラッチ回路（単数または複数）に保持されているアドレス（単数または複数）を示す。保持アドレス信号５４２は、信号線５４８を介してコンパレータ５４４に供給されて、このコンパレータが、現在、関連するセンス／ラッチ回路に保持されているアドレス（単数または複数）と、取り出そうとするデータのアドレスとを比較する。コンパレータ５４４は、信号線５５０に、取り出そうとするデータが、現在、関連するセンス／ラッチ回路（単数または複数）に保持されているかどうかを示す、制御信号を出力する。この制御信号は、データをメモリセルから取り出すべきか、またはセンス／ラッチ回路から取り出すべきかを、メモリ配列に指示する。データが、現在、センス／ラッチ回路の１つに保持されていない場合には、要求されるデータは、適当なメモリセルから取り出されることになる。保持アドレスストレージは、メモリセルから取り出そうとするアドレスに応じて更新されて、適切なセンス／ラッチ回路（単数または複数）に現在、保持されているアドレスを適正に示す。反対に、そのデータが現在、１つまたは複数のセンス／ラッチ回路に保持されている場合には、要求されたデータは、メモリセルから取り出す代わりに、適当なセンス／ラッチ回路から取り出され、それによってメモリセルにアクセスする必要がなくなるとともに、要求されたデータを供給するのに要する時間が短縮される。
【００９４】
ＤＲＡＭ２２２内の任意のセンス／ラッチ回路は、キャッシュとして使用してデータを保持するレジスタとして使用することができることを理解すべきである。これには、それに限定はされないが、それぞれの小配列３０１〜３６４におけるセンス／ラッチ回路とともに、第１のグローバル列デコード・アンド・センス回路２６４と、第２のグローバル列デコード・アンド・センス回路２７０とに使用される、センス／ラッチ回路のバンクが含まれる。
【００９５】
図１５は、本発明の一態様の一実施例によるＶＰＰ供給回路４０１（図１１）を示す図である。この実施例においては、ＶＰＰ供給回路は、チャージポンプ６００とアナログマルチプレクサ６０２とを含む。ここで、チャージポンプは、ｄｃ／ｄｃコンバータの形態であることに留意されたい。チャージポンプ６００は、ＶＤＤ電源によって給電され、この電源は、信号線６０４を介して入力Ｖｉｎに電圧（例えば、１ボルト）を供給する。チャージポンプ６００は、電圧（例えば、２．５ボルト）を提供する出力Ｖｏｕｔを有し、この電圧が、信号線６０６を介して、アナログマルチプレクサ６０２の１つの入力ＩＮ０に供給される。アナログマルチプレクサ６０２の第２の入力ＩＮ１は、信号線６０８を介して、ＶＩ／Ｏ信号（例えば、２．５ボルト）を受け取る。ＳＴＡＮＤＢＹｃｏｎｔｒｏｌ信号が、信号線６１０に供給されて、これが、チャージポンプ６００のディスエーブル入力ＤＩＳＡＢＬＥと、アナログマルチプレクサ６０２の制御入力ＳＥＬに供給される。アナログマルチプレクサ６０２の出力は、ＶＰＰ信号であり、この信号が、信号線６１２を介して、ＤＡＲＭ２２２内の１つまたは複数の負荷（例えば、ワード線および／またはプリチャージ回路）に供給される。
【００９６】
この回路の動作は次のとおりである。ＳＴＡＮＤＢＹ信号がアサートされない（すなわち、ＤＲＡＭが起動モードである）場合には、チャージポンプがイネーブルにされて、出力電圧を生成する。チャージポンプからの出力電圧は、アナログマルチプレクサ６０２に供給されて、このマルチプレクサが、チャージポンプ６００からの出力をＶＰＰ電源として選択する。ＳＴＡＮＤＢＹｃｏｎｔｒｏｌ信号がアサートされている（すなわち、ＤＲＡＭが待機動作モードにある）場合には、チャージポンプ６００はディスエーブルにされて、アナログマルチプレクサ６０２は、ＶＩ／Ｏ電源信号をＶＰＰ電源として選択する。
【００９７】
したがって、この実施例においては、ＶＰＰ電源回路は２つの動作モードを有する。ＤＲＡＭが通常モードにある場合には、ＶＰＰ供給電圧は、ＶＤＤ供給電圧によって給電されるチャージポンプによって生成される。ＤＲＡＭが待機モードにある場合には、チャージポンプはバイパスされて、ＶＰＰ供給電圧は、代替電源、例えばＤＲＡＭに提供されるＶＩ／Ｏ電源から供給される。チャージポンプは停止させてもよく、これによってＤＲＡＭが待機モードにおいて必要とする電力が低減されるが、そのようにすることは必要条件ではない。
【００９８】
図１６は、起動モードおよび待機モード中の、ＶＤＤ、ＶＩ／Ｏ、ＳＴＡＮＤＢＹ信号の代表的な波形を示す。ここで、ＶＩ／Ｏ信号は、チャージポンプによって提供されるＶＰＰ供給電圧（例えば、２．５ボルト）に等しい（または少なくともほぼ等しい）ｄｃ値であることに留意されたい。また、ＶＩ／Ｏ電源は、待機モードにおけるよりも起動モードにおいて明らかに「ノイズが大きい」ことに留意されたい。ＶＩ／Ｏ電源は、実際に、起動モードにおけるＶＰＰ供給電圧として使用するにはノイズが大きすぎる。しかしながら、待機モードにおけるＶＰＰ電源として使用するには十分に「ノイズが小さい」。ここで、マルチプレクサには、任意のタイプの選択回路を含めることができることに留意されたい。しかしながら、本発明のこの態様は、マルチプレクサの使用に限定されるものではなく、チャージポンプをバイパスするために、任意のタイプの回路を利用することができることにも留意されたい。
【００９９】
ＶＰＰ電源と関連してチャージポンプおよび／またはＶＩ／Ｏ電源を使用する回路について述べたが、本発明のこの態様は、チャージポンプ、ＶＩ／Ｏ電源、および／またはＶＰＰ電源に限定されないものと認識している。本発明この態様では、むしろ、ＤＲＡＭ内の任意の供給電圧に応じて任意のｄｃ／ｄｃコンバータを利用することができる。それに限定はされないが、出力電圧が入力電圧よりも大きいブーストタイプ、および出力電圧が入力電圧よりも小さいバックタイプ（buck type）を含む、様々なタイプのｄｃ／ｄｃコンバータがあることに留意されたい。また、本発明のこの態様は、待機モードと関連する使用に限定されるものではなく、ＤＲＡＭの任意の動作モード（単数または複数モード）に関連して使用することができることも認識されている。
【０１００】
信号に対してアサートされる論理状態がハイ論理状態（例えば、１）である、様々な実施例を示したが、いくつかの実施例においては、１つまたは複数の信号に対してアサートされる論理状態が、ロー論理状態であってもよいことを理解すべきである。本発明の様々な態様は、埋込みであっても、またはそれ以外でも、任意のタイプのＤＲＡＭに利用することができると認識している。ＤＲＡＭは、それに限定はされないが、例えば、平面型、スタック式、および／またはトレンチセル式を含む、任意の形態でよい。いくつかのディープトレンチセル式ＤＲＡＭは、平面型またはスタック式ＤＲＡＭのいずれよりも高い寄生セル抵抗を有し、そのために本発明のいくつかの態様には最大の利点があると認識している。多くのＣＭＯＳ ＤＲＡＭでは、メモリ配列を除くＤＲＡＭ全体、例えばデコード回路およびセンシング回路にＣＭＯＳテクノロジが使用されている。しかしながら、本明細書における使用では、ＣＭＯＳ ＤＲＡＭの用語は、単に、ＣＭＯＳテクノロジを利用するＤＲＡＭを指すものである。したがって、ＣＭＯＳテクノロジで実装されている回路を１つでも有するＤＲＡＭは、本明細書においては、ＣＭＯＳ ＤＲＡＭと呼ぶ。
【０１０１】
本明細書において記述した様々な制御回路は、ＤＲＡＭのいかなる特定の部分内にも配置する必要がないことを理解すべきである。例えば、本発明の様々な態様を実装するいくつかの実施例においては、関連する制御回路は、ＤＲＡＭ全体に分散される。さらに、本明細書において記述したいずれの回路も、ＤＲＡＭの、１つの特定の部分に限定配置する必要はない。例えば、いくつかの実施例において、１つの回路を、ＤＲＡＭの１つまたは複数の部分全体に分布させることができる。さらに、回路の１つまたは複数の部分を、１つまたは複数の他の回路と共有することもできることを理解すべきである。実際に、回路全体を共有することができる。例えば、図１４のキャッシュ管理回路４００に使用されるデコード回路は、メモリ回路のグローバルおよび／ローカルデコード回路に使用することもできる。
【０１０２】
いくつかの実施例においては、ＤＲＡＭは、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号および／またはＳＴＡＮＤＢＹ信号を、直接Ｉ／Ｏ回路２２６からは受け取らず、Ｉ／Ｏ回路２２６からの間接経路を介して、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号および／またはＳＴＡＮＤＢＹ信号を受け取ることも理解すべきである。さらに、いくつかの実施例においては、ＩＮＶＥＲＴ ＣＯＮＴＲＯＬ信号および／またはＳＴＡＮＤＢＹ信号は、Ｉ／Ｏ回路２２６を介して供給するのではなく、例えばディジタル情報プロセッサ２２４によるか、またはＤＲＡＭによって、集積回路内の供給源から生成されることを理解すべきである。
【０１０３】
「〜に結合された」という表現は、「〜に直接的に結合された」または「〜に間接的に結合された」ことを意味し、動作可能に結合されることを除外するものではない。同様に、「〜に接続された」という表現は、「〜に直接的に接続された」または「〜に間接的に接続された」ことを意味し、動作可能に接続されることを除外するものではない。電界効果トランジスタ（ＦＥＴ）は、通常、主要なキャリアデバイスである。ＦＥＴ（電界効果トランジスタ）の用語は、本明細書においては、それに限定はされないが、例えばデュアルゲートおよびその他の修正ゲート構造デバイスを含む任意のタイプのＦＥＴを意味することを理解すべきである。電源を利用する様々な実施例について開示をしたが、プリチャージングは任意の方法で実施できることを理解すべきである。例えば、いくつかの実施例では、電流供給源を使用するプリチャージング回路を使用することもできる。
【０１０４】
様々な実施例を示して説明してきたが、当業者には理解されるであろうように、本発明はそのような実施例に限定されるものではなく、それらの実施例は例としてのみ提示したものであって、本発明の主旨と範囲から逸脱することなく、様々な変更と修正を加えることが可能である。さらに、本発明の様々な態様のそれぞれは、単独でも、または１つまたは複数の他の態様と組み合わせても使用できることも理解すべきである。さらに、本発明のすべての態様が、ＤＲＡＭ回路４００またはＤＲＡＭ２２２について説明した利点を提供するということは、必要条件ではない。すなわち、本発明は、添付の請求の範囲とその等価物によってのみ限定されるものである。
【図面の簡単な説明】
【０１０５】
【図１】従来技術式ＤＲＡＭにおいてハイ論理状態およびロー論理状態を表すのに使用される信号に対する漏洩の影響を示す図である。
【図２】従来技術式ＤＡＲＭにおけるリード・アンド・ライトバック動作に使用される信号タイミングを示す図である。
【図３】本発明の一態様の一実施例によるＤＲＡＭ回路を表す図である。
【図４】図３のＤＡＲＭ回路の一実施例におけるリード・アンド・ライトバック動作に使用する信号タイミングを示す図である。
【図５】図３のＤＡＲＭ回路の一実施例におけるリード・アンド・ライトバック動作に使用する信号タイミングを示す図である。
【図６】図３のＤＲＡＭ回路の一実施例の部分の概略図である。
【図７】図６の回路と関連する一実施例において、リード・アンド・ライトバック動作を実行するのに使用できる制御信号タイミングを示す図である。
【図８】埋込みＤＲＡＭを有する集積回路を表す図である。
【図９】図８の埋込みＤＲＡＭの一実施例を表す図である。
【図１０】図９のグローバル列デコード・アンド・センス回路の一実施例を示すブロック図である。
【図１１】図の制御回路の一実施例を示すブロック図である。
【図１２Ａ】図１１における論理状態調整回路の一実施例の、一部分を示すブロック図である。
【図１２Ｂ】図１２Ａの論理状態調整回路において使用される、プログラマブルインバータの一実施例を示す概略図である。
【図１２Ｃ】図１１の論理状態調整回路の、一実施例の別の部分を示すブロック図である。
【図１３Ａ】論理状態調整回路の、別の実施例を示すブロック図である。
【図１３Ｂ】図１３Ａの論理状態調整回路の一実施例を示すブロック図である。
【図１４】本発明の一態様の一実施例によるキャッシュ管理回路４００（図１１）を示すブロック図である。
【図１５】図１１のＶＰＰ電源回路の一実施例を示す概略図である。
【図１６】図１５のＶＰＰ電源回路の一実施例に使用される信号の波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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