(57)【要約】このシステムは、好ましくは、同じ伝送回線でクロック信号とデータ信号の双方を伝送する独特の伝送器を含む。受信器は、データ信号を元の伝送器へ伝送するために同じ伝送回線を使用する。伝送器は、クロック発生器、デコーダ、及び回線インターフェースからなる。クロック発生器は立下りの可変部分を含むクロック信号を生成する。立下り部分はクロック信号からデータを復調するために受信器によってデコードされる。受信器はクロック再生器、データデコーダ、及び帰路チャンネルエンコーダからなる。クロック再生器は、伝送回線をモニターし、信号を受信し、それらをフィルタし、そして伝送回線において信号から受信機でクロック信号を発生する。帰路チャンネルエンコーダは、信号を発生し、伝送回線でそれらをアサートする。信号は、伝送器によって供給されたクロック信号及びデータ信号にアサート又はスーパーインポーズされる。
2004514325.tif 000002
【特許請求の範囲】
【請求項１】
信号回線上でクロック信号及びデータ信号を伝送するための装置であって、その装置は、１つの第１の入力、１つの第２の入力、及び１つの出力を有するクロック発生器からなり、このクロック発生器は、異なるデータ値を示すために出力信号の立下りを変調し、このクロック発生器の前記第１の入力は、クロック信号を受信するために接続され、このクロック発生器の前記第２の入力は、伝送されるデータ値を示す制御信号を受信するために接続される。
【請求項２】
データ信号を復調するためのデータ・デコーダを更に含み、このデータ・デコーダは１つの入力及び１つの出力を有し、このデータ・デコーダの前記入力は信号回線に接続され、前記出力は前記信号回線からデータを供給する、請求項１の装置。
【請求項３】
前記信号回線上で信号をアサートし該信号回線から信号を復調するための回線インターフェースを更に含み、この回線インターフェースは、１つの入力、１つの出力、及び１つの双方向ポートを有し、この双方向ポートは前記信号回線に接続され、前記回線インターフェースの入力は前記クロック発生器の出力に接続され、前記回線インターフェースの出力は前記デコーダの入力に接続される、請求項２の装置。
【請求項４】
前記回線インターフェースが、前記クロック発生器の出力を前記信号回線に接続する第１の増幅器と、前記信号回線に接続された第１の入力を有する差動増幅器と、この差動増幅器の第２の入力に前記クロック発生器を接続する第２増幅器を更に含み、前記差動増幅器の出力は前記回線インターフェースの出力を提供することを特徴とする請求項３の装置。
【請求項５】
前記クロック発生器が、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、前記クロック信号を受信するために接続される遅延固定ループと、
出力のために複数の入力信号から１つを選択するための複数の入力及び１つの出力を有するマルチプレクサであって、前記複数の入力が、前記遅延固定ループのそれぞれの出力に接続されるマルチプレクサと、
１つの第１の入力及び１つの第２の入力を有するラッチであって、前記第１の入力が前記遅延固定ループの出力に接続され、前記第２の入力が前記マルチプレクサの出力に接続されるラッチと、
を更に含むことを特徴とする請求項１の装置。
【請求項６】
１つの入力及び１つの出力を有する単安定マルチバイブレータを更に含み、この単安定マルチバイブレータの前記入力は前記クロック信号を受信するために適合化され、この単安定マルチバイブレータの出力は前記遅延固定ループの入力に接続される、請求項５の装置。
【請求項７】
前記ラッチが、交差接続された一対のＮＡＮＤゲートを更に含むことを特徴とする請求項５の装置。
【請求項８】
前記デコーダが、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、前記入力が、前記クロック信号を受信するために接続される遅延固定ループと、
複数の入力、１つの第１の出力、及び１つの第２の出力を有し、信号がサンプリングされる時間を制御するため及び信号がサンプリングされる時間を示すためのサンプリング・ユニットであって、前記複数の入力が、遅延固定ループのそれぞれの出力に接続されるサンプリング・ユニットと、
信号の中にトランジションが存在する時間を決定するためのトランジション検出器であって、１つのデータ入力、１つの制御入力、及び１つのデータ出力を有し、その制御入力が前記信号回線に接続され、その制御入力が前記サンプリング・ユニットの第１の出力に接続されるトランジション検出器と、
１つの第１の入力、１つの第２の入力、及び１つの出力を有するデータ発生器であって、前記信号回線上でトランジションが生じる時間に相当するビット値を作るためのデータ発生器であり、前記第１の入力は前記サンプリング・ユニットの第２の出力に接続され、前記第２の入力は前記トランジション検出器の出力に接続されるデータ発生器と、
を更に含むことを特徴とする請求項２の装置。
【請求項９】
前記デコーダが、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、前記入力が、前記クロック信号を受信するために接続される遅延固定ループと、
１つの制御入力、１つのデータ入力、及び１つの出力を有するフリップ−フロップであって、前記制御入力が前記遅延固定ループの前記複数の出力の１つに接続され前記データ入力が前記信号回線に接続されるフリップ−フロップと、
を更に含むことを特徴とする請求項２の装置。
【請求項１０】
前記装置が前記信号回線によって受信器に接続され、この受信器が、
１つの入力及び前記信号回線からクロック信号を復元するための１つの出力を有するクロック再発生器であって、前記入力が前記信号回線に接続されるクロック再発生器と、
データ信号を復調するための第２のデコーダであって、１つの第１の入力、１つの第２の入力、及び１つの出力を有し、前記第１の入力が前記信号回線に接続され、前記第２の入力が前記クロック再発生器の出力及び前記信号回線からデータを供給する前記出力に接続される第２のデコーダと、
を更に含むことを特徴とする請求項１の装置。
【請求項１１】
受信器のクロック再発生器が増幅器であることを特徴とする請求項１０の装置。
【請求項１２】
受信器のクロック再発生器が位相固定ループであることを特徴とする請求項１０の装置。
【請求項１３】
第２のデコーダが、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、その入力がクロック再発生器の出力に接続されている前記遅延固定ループと、
複数の入力、１つの第１の出力及び１つの第２の出力を有するサンプリング・ユニットであって、信号がサンプリングされる時間を制御するため及び信号がサンプリングされる時間を示すためのサンプリング・ユニットであって、前記複数の入力は前記遅延固定ループの各出力に接続されている前記サンプリング・ユニットと、
信号中にトランジションがある時間を決定するためのトランジション検出器であって、１つのデータ入力、１つの制御入力及び１つのデータ出力を有し、そのデータ入力が前記信号回線へ接続され、その制御入力が前記サンプリング・ユニットの第１の出力に接続されている前記トランジション検出器と、
１つの第１の入力、１つの第２の入力及び１つの出力を有するデータ発生器であって、トランジションが信号回線上に生じる時間に相当するビット値を作るためのものであり、その第１の入力は前記サンプリング・ユニットの第２の出力に接続され、その第２の入力は前記トランジション検出器の出力に接続される前記データ発生器と、
を更に含む請求項１０の装置。
【請求項１４】
第２のデコーダが、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、その入力が前記クロック再発生器の出力に接続される前記遅延固定ループと、
１つの制御入力、１つのデータ入力及び１つの出力を有するフリップ／フロップであって、その制御入力が前記遅延固定ループの複数の出力の１つに接続され、そのデータ入力が前記信号回線に接続される前記フリップ／フロップと
を更に含むことを特徴とする請求項１０の装置。
【請求項１５】
前記信号回線上で信号をアサートするため及び前記信号回線から信号を復調するための１つの第２の回線インターフェースを更に含み、その第２の回線インターフェースは１つの入力、１つの出力及び１つの双方向ポートを有し、この双方向ポートが前記信号回線に接続され、その出力が第２のデコーダ及び前記クロック再発生器の入力に接続される請求項１０の装置。
【請求項１６】
伝搬遅延を補正するために復元されたクロック信号を調節するための１つの入力及び１つの出力を有する遅延補正器を更に含み、その入力が前記クロック再発生器の出力に接続される請求項１０の装置。
【請求項１７】
信号を前記信号回線上で送信するための１つの第１の入力、１つの第２の入力及び１つの出力を有する帰路チャンネル・エンコーダを更に含み、この第１の入力が伝送のためのデータを受信するために接続され、その第２の入力が前記遅延補正器の出力に接続され、前記帰路チャンネル・エンコーダの出力が前記信号回線に接続されることを特徴とする請求項１６の装置。
【請求項１８】
帰路チャンネル・エンコーダが更に、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、その入力は前記遅延補正器の出力に接続される前記遅延固定ループと、
１つの制御入力、１つのデータ入力及び１つの出力を有するフリップ／フロップであって、その制御入力は前記遅延固定ループの複数の出力の１つに接続され、そのデータ入力は前記信号回線に接続される前記フリップ／フロップと、
を更に含む請求項１７の装置。
【請求項１９】
信号回線を通じて送信器に接続するための受信器であって、この受信器が、
前記信号回線からのクロック信号を復元するためのクロック再発生器であって、このクロック再発生器は１つの入力及び１つの出力を有し、その入力が前記信号回線に接続される前記クロック再発生器と、
クロック信号からデータ信号を復調するためのデータ・デコーダであって、このデコーダは１つの第１の入力、１つの第２の入力、及び１つの出力を有し、その第１の入力が前記信号回線に接続され、その第２の入力が前記クロック再発生器の出力及び前記信号回線からデータを供給する出力に接続される前記デコーダと、
を更に含み、
このデータ・デコーダが、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、この入力が前記クロック再発生器の出力に接続される遅延固定ループ、及び、
１つの制御入力、１つのデータ入力、及び１つの出力を有するフリップ／フロップであって、その制御入力が前記遅延固定ループの複数の出力の１つに接続され、そのデータ入力が前記信号回線及びその信号回線からデータを供給する出力に接続されるフリップ／フロップからなる。
【請求項２０】
前記信号回線上で信号をアサートし、前記信号回線から信号を復調するための回線インターフェースであって、この回線インターフェースは１つの入力、１つの出力、及び１つの双方向ポートを有し、この双方向ポートが前記信号回線に接続され、その出力が前記デコーダ及び前記クロック再発生器の入力に接続される前記回線インターフェースを更に含む請求項１９の受信器。
【請求項２１】
伝搬遅延を補正するために復元されたクロック信号を調節するための１つの入力及び１つの出力を有する遅延補正器であって、その入力が前記クロック再発生器の出力に接続される前記遅延補正器を更に含む請求項２０の受信器。
【請求項２２】
信号回線上で信号を送信するための１つの第１の入力、１つの第２の入力及び１つの出力を有する帰路チャンネル・エンコーダであって、この第１の入力が伝送のためのデータを受信するために接続され、その第２の入力が前記遅延補正器の出力に接続され、前記帰路チャンネル・エンコーダの出力が前記信号回線に接続される前記帰路チャンネル・エンコーダを更に含む請求項２１の受信器。
【請求項２３】
帰路チャンネル・エンコーダが、
１つの入力及び１つの出力を有し、この入力が前記遅延補正器の出力に接続される立ち上がり検出器と、
１つの入力及び１つの出力を有し、この入力が前記立ち上がり検出器の出力に接続される遅延回路と、
１つの制御入力、１つのデータ入力及び１つのデータ出力を有し、この制御入力が前記遅延回路の出力に接続され、そのデータ入力がデータを受信するために適合化され、前記データ出力が前記回線インターフェースの入力に接続されるラッチと、
を更に含むことを特徴とする請求項２２の装置。
【請求項２４】
帰路チャンネル・エンコーダが、
１つの入力及び入力信号から位相をシフトされた信号を出力するための複数の出力を有する遅延固定ループであって、その入力が前記遅延補正器の出力に接続される前記遅延固定ループと、
１つの制御入力、１つのデータ入力及び１つの出力を有するフリップ／フロップであって、この制御入力が前記遅延固定ループの複数の出力の１つに接続され、そのデータ入力が前記信号回線に接続される前記フリップ／フロップと、
を更に含むことを特徴とする請求項２２の装置。
【請求項２５】
信号回線に接続される受信器を使用して信号を受信及び伝送する方法であって、その方法は、
１つの入力及び１つの出力を有し、前記信号回線からのクロック信号を復元するために適合化されるクロック再発生器の入力上で信号を受信すること、
１つの制御入力、１つのデータ入力及び１つのデータ出力を有し、前記データ入力上の信号からデータを復調するために適合化されるデータ・デコーダのデータ入力上で信号を受信すること、
前記クロック再発生器の出力から前記データ・デコーダの制御入力へクロック信号をパスすること、
１つの入力及び１つの出力を有し、伝搬遅延を補正するために前記クロック再発生器からのクロック信号を調節するために適合化される遅延補正器の入力へ前記クロック信号を前記クロック再発生器の出力からパスすること、及び、
１つの制御入力、１つのデータ入力、及び１つのデータ出力を有し、その制御入力が前記遅延補正器の出力を受信するために接続され、そのデータ入力がデータを受信するために適合化される帰路チャンネル・エンコーダのデータ出力からのデータを前記信号回線上で伝送すること、
を含む。
【請求項２６】
クロック再発生器の入力上で信号を受信する前に、この方法が更に、
前記信号回線及び出力に接続された入力を有する回線インターフェースの入力上で信号を受信すること、
を含むことを特徴とする請求項２５の方法。
【発明の詳細な説明】
【０００１】
（関連出願の相互参照）
この出願は１９９８年９月１０日に出願されたジュドンキム（Ｇｙｕｄｏｎｇ Ｋｉｍ）による「ＴＭＤＳのための埋め込まれたバック・チャンネル」、米国特許第６０／０９９，７７０の実用的な転換であり、明細書中、全面的に参照として組み入れられる、１９９９年９月９日に出願された、「クロック信号回線を通ってデータ信号を送信及び受信するためのシステム及び方法」、米国特許出願番号０９／３９３，２３５（弁護士の事件整理番号３６１２）の同時係属の一部分の継続である。
【０００２】
（１．発明の背景）
（発明の分野）
本発明は一般的にはデータ通信の分野及びより具体的にはクロック及びデータ信号の伝送に関する。さらにより具体的には、本発明は差動信号伝送形式（ＴＭＤＳ）における同じ伝送回線でのクロック及びデータ信号の伝送に関する。
【０００３】
（２．背景技術の記載）
伝送器及び受信器間のデータ伝送のための数々の従来技術のシステム及び方法がある。データを伝送するための、いくつものシリアル・リンク及び他の方法が知られている。
しかしながら、そのような構成の大部分は、クロック信号及び他の信号回線の伝送専用となっている単一の回線又はチャンネル、あるいはデータ伝送専用のチャンネルを提供する。
そのようなシステムは一度、キョンホーリー（Ｋｙｅｏｎｇｈｏ Ｌｅｅ）、サングジョーンキム（Ｓｕｎｇｊｏｏｎ Ｋｉｍ）、ジジュンアン（Ｇｉｊｕｎｇ Ａｈｎ）、及びデオキューンジェオン（Ｄｅｏｇ−Ｋｙｏｏｎ Ｊｅｏｎｇ）によって“Ａ ＣＭＯＳ Ｓｅｒｉａｌ Ｌｉｎｋ Ｆｏｒ Ｆｕｌｌｙ Ｄｕｐｌｅｘｅｄ Ｄａｔａ Ｃｏｍｍｕｎｉｃａｔｉｏｎ”ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ３０， Ｎｏ ４ ｐｐ． ３５３−３６４， Ａｐｒｉｌ １９９５に記載されている。
【０００４】
本発明は差動信号伝送形式（ＴＭＤＳ）に関連して開示されるが、しかしながら、これら当業者は本発明がいくつもの他のデータ通信の状況に応用できることを認識する。ＴＭＤＳにおいて、４本の信号回線が提供され、そして各信号回線は好ましくは差別対である。
１本の信号回線は低速クロック信号のためであり、３本の他の信号回線は高速データ送信のためである。
【０００５】
全てのデータ送信の１つの重要な側面は、データ・チャンネルによって提供される帯域幅を最大にすることである。しかしながら、大部分のシステムは適切な操作を確実にするため伝送器及び受信器の間で送信されなければならず、又伝送器及び受信器の間での同期化が保持されなければならない、色々なコントロール信号を含む。
例えば、帯域幅のほぼ２０％がシリアル通信においてフレーミングと同期化に用いられることは珍しくはない。１つの問題はデータのための有効帯域幅が、データ信号回線が伝送器と受信器間のこれらコントロール信号を送信するために用いられなければならないため通常減少することである。
さらに別の問題は、受信者に対するコントロール信号の伝送の待ち時間である。特に映像データ通信において、コントロール信号が伝送できない間、かなりのデータがブロックにおいて伝送されなければならない。
例えば、コントローラからフラット・パネルへデータを伝送するとき、データは送信され、そしてその後コントロール及び同期化信号を伝送するために用いられるＣＲＴディスプレイのブランキング期間に一致するデータ有効期間ができる。
データ有効期間の間のみコントロール信号を大部分のプロトコルに送ることができる。従って、コントロール信号を受信器に伝送するときに課せられる待ち時間がある。それゆえに、データ伝送のための有効帯域幅を減少することがなく、伝送器及び受信器の間でコントロール信号を提供することができ、その上コントロール信号を伝送するとき、待ち時間を減少するシステムの必要がある。
【０００６】
さらに従来技術における他の問題は、システムの大部分は信号を受信器から元の伝送器へ受信するためのメカニズムを提供しない。すなわち、通信のための帰路チャンネルはない。
システムの中には更なる信号回線を提供するものもあるが、しかしながら、追加及びインターフェースは顕著な複雑化を加え、再配線を必要とし、実行不可能な物理回線の追加を作る他の問題を創出する。他のアプローチは第２伝送器、第２受信器及び信号回線を追加することである。
しかしながら、このことは本質的にハードウェアの必要条件を２倍にし、そのような解決方法をあまりにも高価な物とする。さらに、そのような重複は、特に応用がグラフィック・コントローラ及び映像ディスプレイ装置間の通信のような伝送器から受信器へ送信された映像データの１つであるとき、伝送器及び受信器間で送信する必要があるデータ量を過剰にする。
【０００７】
従って、クロック信号回線を用い、又伝送器及び受信器及びその逆の間でのデータ信号を伝送するためのシステム及び方法の必要がある。
【０００８】
（発明の要約）
本発明は従来技術の欠陥及び限定を独特なデータ通信システムで克服する。システムは好ましくは伝送回線で結合した独特な伝送器及び受信器を含む。伝送器は伝送回線から受信器へクロック信号及びデータ信号の両方を送信する。受信器は伝送器へデータ信号を返送するため同じ通信回線を用いる。
【０００９】
伝送器は好ましくはクロック発生器、デコーダ及び回線インターフェースからなる。クロック発生器は可変の位置立ち下りを含むクロック信号を作る。
立ち下り位置はクロック信号に加え、データを解凍するための受信器によってデコードされる。回線インターフェースはクロック発生器の出力を伝送回線へ結合する。回線インターフェースはまた伝送回線をデコーダへ接続し、その際に信号をクロック発生器から取り除く。デコーダは回線インターフェースから信号を受信し、伝送器から受信器へクロック及びデータを送信するために用いられる同じ回線で受信器から伝送器へ送信されたデータを決定するために信号をデコードする。
【００１０】
受信器は好ましくは回線インターフェース、クロック再生器、データ・デコーダ及び帰路チャンネル・エンコーダからなる。クロック再生器、データ・デコーダ及び帰路チャンネル・エンコーダは回線インターフェースによって伝送回線へ接続される。クロック再生器は伝送回線を監視し、信号を受信し、これらをフィルターに通し、送信回線の信号から受信器でクロック信号を作り出す。
データ・デコーダは同様に信号回線で信号を受信するために接続し、データ信号を作り出すためにフィルターに通し、信号をデコードする。
このことは好ましくは、クロック信号の立ち下りの位置を決定し、立ち下り位置をビット値へ伝送することにより行われる。対照的に、帰路チャンネル・エンコーダは信号を作り出し、それらを送信回線でアサートする。これら信号は伝送器により提供されたクロック及びデータ信号の上にアサートあるいは重ねられる。
【００１１】
本発明のこれら及び他の特性及び有利さは以下の発明の実施の形態の詳細を考慮することにより、より良く理解することができる。この記載に沿って参照はしばしば付随の図から成り立っている。
【００１２】
好ましい実施形態の詳細な説明
図１を参照すると、本発明の結合されたクロック及びデータ信号回線を含むシステム１００のブロック図が示されている。システム１００は、好適には伝送器１０２、クロック伝送回線１０４、受信器１０６及び１又はそれ以上のデータ伝送回線１０８を含んでいる。伝送器１０２は、好適にはクロック伝送回線１０４を介してデータ信号だけでなくクロック信号も受信器１０６に供給する。これらのデータ信号は、さらに高速データ伝送回線１０８を介して受信器１０６に供給される。受信器１０６は伝送回線１０４及びそれらから信号を受け取り、受信器１０６でクロック及びデータ信号を発生する。クロック回線１０４におけるこれらのデータ信号は、さらに加えて受信器１０６がデータ伝送回線１０８から復元するデータ信号である。伝送器１０２及び受信器１０６はデータ伝送回線１０８からデータを送受するための論理回路を含んでいる。この論理回路は、好適には通常の方法によるトランジション制御、ＤＣバランシング及びエンコーディング／デコーディングを含む。例えば、クロック伝送回線１０４でのデータ及びクロック信号の送受についての本発明の更なる構成要素は以下に述べられており、伝送器１０２及び受信器１０６は、それぞれカリフォルニアのＳｉｌｉｃｏｎ Ｉｍａｇｅ ｏｆ ＣｕｐｅｒｔｉｎｏによるＰａｎｅｌＬｉｎｋにて提供されるようなＴＭＤＳのための通常のデータ伝送論理回路を含んでいる。理解を容易にするために、論理回路とデータ伝送回線１０８は、以下の議論と残りの図から省略されている。当業者はまた、１本の信号回線として示されているが、クロック伝送回線１０４及びデータ伝送回線１０８は好ましくはそれぞれ異なる信号回線のペアであり、信号は回線の異なるペアで運ばれることを理解するであろう。さらに、当業者はデータ伝送回線１０８についての好ましい実施形態がデータ回線の３つのペアであることを理解するであろう。
【００１３】
伝送器
図２を参照すると、伝送器１０２の好適な実施形態がより詳細に示されている。伝送器１０２は、好ましくはクロック発生器２００、回線インターフェース２０４及びデコーダ２０２から構成される。
クロック発生器２００は、第一入力、第二入力及び出力を有している。クロック発生器２００はデータと共にエンコードされるクロック信号を生み出す。データは、クロック信号の立ち下がりの変調を変えることによってクロック信号内にエンコードされる。換言すれば、立ち上がりに対するクロックの立ち下がりの位置が異なるデータ値を示す。これは、それがクロック復元のためにクロックの立ち上がりを保存するために特に有利である。クロック伝送回線１０４における双方向性データ・リンクについての全ての活動は、伝送器１０２からのクロックの立ち下がりにセンタリングされる。本発明の殆どが、クロックの立ち下がりが２つの異なる位置を有するという状況で記述される一方、図３及び４はクロックの立ち下がりが５つの異なる位置を有するという状況で記述されている。４つの位置の各々は２つのビット値を表し、１つの位置はデータが無いことを表す。クロック発生器２００の第一入力は、伝送器１０２の別の部分から又は発振器や他の通常のクロック源からのクロック信号を受信するために、回線２１４と接続されている。クロック発生器２００の第二入力は、制御／データ信号を受信するために回線２１６と接続されている。これらの制御／データ信号は、クロック信号の一部として伝送されるデータ又は無データを指令する。これらの制御／データ信号は、伝送器１０２の別の部分から或いはオフチップ制御論理回路からであるとよい。クロック発生器２００の出力は、回線インターフェース２０４の入力と接続された回線２１０に提供される。クロック発生器２００の出力はＣＧＯｕｔ信号を提供する。
【００１４】
クロック信号について立ち上がりを保存し、全ての双方向データ伝送がほぼ立ち下がりにセンタリングされるとして、本発明はこの出願を通して述べられているが、当業者は、立ち下がりがクロックを復元するために保存され、立ち上がりの位置での変化がデータをエンコードするために使用されるという、正反対の構成が本発明の精神と視野の範囲内であることを理解する。
回線インターフェース２０４は１つの入力、１つの出力及び１つの双方向性ポートを有している。回線インターフェース２０４は、クロック発生器２００とデコーダ２０２をクロック伝送回線１０４に接続する。回線インターフェース２０４の入力は、ＣＧＯｕｔ信号がクロック伝送回線１０４を越えてアサートされるかもしれないため、好ましくは回線２１０をクロック伝送回線１０４と接続する。回線インターフェース２０４の出力は、回線２１２によりデコーダ２０２の入力と接続される。回線インターフェース２０４はクロック伝送回線１０４で信号を有利に受信し、図５Ａ及び５Ｂを参照して以下に述べられるように、ＣＧＯｕｔ信号を除去し、デコーダ２０２に入力としてフィルターされた信号を送信する。回線インターフェース２０４の双方向性ポートは、クロック伝送回線１０４に接続されている。
デコーダ２０２はフィルターされた信号を伝送回線１０４から受信し、受信器１０６により送られるデータを生成するために信号をデコードする。デコーダ２０２は、好ましくは以下に述べられるように受信器１０６のエンコーダ（図７参照）に逆関数を実行する。
【００１５】
図３及び図４を参照すると、クロック発生器２００についての好ましい実施形態が記述されている。クロック発生器２００は、クロック信号に加えて２ビットのデータ又は無データを送信するために、５つの可能な位置で立ち下がりを有するクロック信号を供給するものとして今述べられたが、当業者はこれが単なる一例であることを認識するであろう。クロック発生器２００は、クロック周波数及びクロック信号の立ち下がりについての可能な位置の数に依存するクロック・サイクル当たり１からｎビットのデータを送信するために構成されることができる。一般に、立ち下がりのｎ個の位置は、クロック・サイクル当たりで伝送されるデータのｌｏｇ２ｎビットまで許容する。立ち下がりについての位置の数は、第一の位置が、パルス幅が受信器１０６で位相固定ループによりジッターとなるために見られるであろう立ち上がりの理論しきい値交差時間よりも大きくなければならないことのみに限定される。換言すれば、セットアップのためのしきい値及び論理回路のホールド時間は、クロック・サイクルの開始として立ち上がりを認識するために充分でなければならない。
クロック発生器２００は、好ましくは点クロック周波数、又はデータの表示のために受信器１０６に接続される装置（図示せず）により使用される周波数でクロック信号を発生する。クロック信号の一部として伝送されるデータにより供給される最大シンボルレートは点クロック周波数と調和する。例えば、もし点クロックが１００ＭＨｚであれば、シンボルレートは１００Ｍｓｙｍｂｏｌｓ／ｓである。実際のデータ・レートは、変調方法及び送信することができるクロック又はシンボル当たりのビット数に依存する。もし、単純なバイナリ変調が使用されたなら、ビットレートは同じであり、クロック・レートは制御信号について付加的に１００Ｍｂ／ｓ与えられる。
【００１６】
図３を参照すると、クロック発生器２００は、好ましくは単安定マルチバイブレーター３０６、遅延固定ループ３００、マルチプレクサ３０２、第一のＮＡＮＤゲート３０４及び第二のＮＡＮＤゲート３０６から構成される。クロック発生器２００は、好ましくはクロック及びデータ信号の送信について、ゼロ復帰の信号の送信のみを使用する。非ゼロ復帰の信号の送信は、伝送器１０２からの送信について使用することができない。クロック信号は回線２１４で受信され、入力としてワンショット又は単安定マルチバイブレーター３０６の入力に供給される。単安定マルチバイブレーター３０６は、クロック信号よりも狭いパルス幅をもつ信号を発生させるために供給される。これは、クロック発生器２００の他の部分で使用するために有利である。代わりの実施形態では、ワンショット３０６は、遅延固定ループ３００の出力信号回線３０８にそれぞれ直列に接続される複数の単安定マルチバイブレーターにより置き換えられてもよい。このような代わりの実施形態が、追加の単安定マルチバイブレーターを犠牲にして、遅延固定ループ３００の設計に、より一層の柔軟性を提供することは、当業者により理解されるであろう。単安定マルチバイブレーター３０６の出力Ｑバーは、遅延固定ループ３００の入力と接続される。遅延固定ループ３００は、通常の仕様であって、その入力で信号に応答し、複数の出力を供給し、各出力は同位相だけシフトした入力と同じになる。ＣＧＯｕｔの立ち下がりは、遅延固定ループ３００を使用することにより修正される。ＣＧＯｕｔの立ち下がりは、遅延固定ループ３００により供給される位相の一つから選択される。遅延固定ループ３００から選択された位相は、５０％デューティー・サイクルに近いものであることが好ましい。遅延固定ループ３００は、好ましくは５つの出力信号：φ０，φ１，φ２，φ３，φ４，及びφｎを供給する。φ０信号は、変化しないワンショットからのＱバー信号である。φ１，φ２，φ３，φ４，及びφｎは、先のφ信号に関してさらにシフトした各位相である。φ０は第一のＮＡＮＤゲート３０４の第一入力に接続されている。第一のＮＡＮＤゲート３０４の出力は、回線２１０に供給され、ＣＧＯｕｔ信号を供給する。第一のＮＡＮＤゲート３０４は、セット−リセットラッチを形成するために、第二のＮＡＮＤゲート３０６と交差接続されている。クロックにおける立ち上がりはＱバーにおける立ち下りを生成し、φ０は第一のＮＡＮＤゲート３０４の出力を高く又はアサートされた状態とする。遅延固定ループ３００、φ１，φ２，φ３，φ４，及びφｎからの残りの信号は、マルチプレクサ３０２の各々のデータ入力に接続される。マルチプレクサ３０２の制御入力は制御／データ信号を受信するために回線２１６に接続される。回線２１６における制御／データ信号の応答において、マルチプレクサ３０２は、遅延固定ループ３００、φ１，φ２，φ３，φ４，及びφｎからの信号の一つを第二のＮＡＮＤゲート３０６の入力に接続するであろう。従って、遅延固定ループ３００、φ１，φ２，φ３，φ４，及びφｎから選択された信号における立ち下がりは、リセットされるべきラッチを生じさせ、第一のＮＡＮＤゲート３０４及び回線２１０の出力における立ち下りを生成する。従って、信号の一つを選択するための制御／データ信号を使用することによって、立ち下りの位置が選択できることは明らかである。例えば、表１に示されるような制御信号が、立ち下りの位置を制御するために使用できる。
【表１】
2004514325.tif 000003
【００１７】
当業者は、どのようにクロック発生器２００がＣＧＯｕｔ信号に対する異なった立ち下がり位置の任意の数を作るために修正するかを認識するだろう。図４を参照すると、クロックのタイミング図、φ０、φ１、φ２、φ３、φ４とφｎ、及び可能なＣＧＯｕｔ信号が示されている。５つの可能なＣＧＯｕｔ信号がある。まず、クロック信号は時間Ｔ２において立ち下がりを持ち、データを送信しない。滞在しているＣＧＯｕｔ１〜ＣＧＯｕｔ４信号は、異なった２つのビット値を互いに表す、時間Ｔ０、Ｔ１、Ｔ３、Ｔ４それぞれにおいて発生する立ち下がりを持つ。それゆえ、好ましい実施形態は、クロック信号に加えて伝送器１０２から受信器１０６へ１クロックにつき２つのビットを転送することができる。受信器１０６はクロック・サイクルを検出し定義するために立ち上がりのみを使用するので、本発明はいかなる実行損失もなしでデータ転送を達成するためにこのシステムを使用する。受信器１０６に対して実施形態が１クロックにつき１ビットのデータのみが送信される、すなわちクロック発生器２００は時間Ｔ１とＴ３において立ち下がりを出力することを下記に説明した。
【００１８】
伝送器１０２から受信器１０４へデータを送信するためにクロック伝送回線１０４を使用する本発明の可能性は、従来技術の信号待ち時間を除くので著しく有利である。本発明をＴＭＤＳに適用して、伝送器１０２は信号を送信するために次の使用可能なデータ能力（ＤＥ）低周期を待つ必要がない。これは最大転送待ち時間を大いに減少する。更に、本発明はかなり短い待ち時間を要求する他のシリアルリンクに使用することができる。例えば、固定されたビット位置が各々のリンク（固定された１ドットクロックにつき固定された帯域幅）に固定されるならば、これらのチャンネルのための同調したオーバーヘッドは最小にされる。このように、そのようなリンクの待ち時間は１フレームサイクルに減少し、ケーブル経過時間を減少することができる。ペイロードの他のビットは不定の帯域幅で使用することができるが、同調待ち時間や遅延はより長くなる。
【００１９】
伝送器１０２から受信器１０６へデータを送信するための前方チャンネルの更にもう１つの利点は、先のＴＭＤＳデザインやプロトコールと完全に逆に互換性があることである。それゆえ、受信器１０６が伝送器１０２からデータを受信できてもできなくても、クロック信号は信号に対してデータの追加によって影響を受けない。更に、受信器１０６はたとえ（伝送器１０２か受信器１０６のための）データが伝送回線１０４の信号に対し本発明どおりに加えられてもクロックを復元する問題がない。それゆえ、本発明に係る伝送器１０２は、たとえ受信器がデータ信号を受信する能力を持っていなくても使用できる。
【００２０】
図５Ａ及び５Ｂを参照すると、回線インターフェース２０４の好ましい実施形態が示されている。回線インターフェースは、望ましくは第一増幅器５０２、第二増幅器５０６、差動増幅器５０４、及び回線ターミネーターやプルアップ抵抗器５０８から成る。回線インターフェース２０４は主として、受信器１０６からのデータを受信する一方でデータの伝送を許可する双方向のブリッジである。第一増幅器５０２の入力は、ＣＧＯｕｔ信号を受信するために回線２１０に接続される。第二増幅器５０６の入力は同様に接続される。第一増幅器５０２の出力は、ＣＧＯｕｔ信号の増幅したバージョンに適用するためにクロック伝送回線１０４に接続される。クロック伝送回線１０４はまた、回線ターミネーターを形成するために高電圧にプルアップ抵抗器５０８によって接続される。プルアップ抵抗器５０８はその代わりに、回線ターミネーターの代わりの実施形態として当業者に理解されているグラウンド又はハーフＶＤＤに接続される。クロック伝送回線１０４はまた、差動増幅器５０４の入力に接続される。差動増幅器５０４の他の入力は第二増幅器５０６の出力に接続する。第二増幅器５０６はまたＣＧＯｕｔ信号を受信し、その信号を増幅するが、第一増幅器５０２と同じか少ない程度である。差動増幅器５０４はクロック伝送回線１０４から受信した信号からＣＧＯｕｔ信号を取り去る。それゆえ、回線２１２上で供給される差動増幅器５０４の出力は、クロック伝送回線１０４の受信器１０６によってアサートされた信号を優位に含むがＣＧＯｕｔ信号ではない。異なって接続した入力と出力をもつ同一回路が、図７を参照して下記に説明される受信器１０６に使用されることも注意されるべきである。
【００２１】
図５Ｂを参照すると、回線インターフェース２０４のための１つの典型的な実施形態の回路図が示されている。信号回線２１０と１０４の接続は、明確の理解の容易のための参照数字で示される。相違対を好適に使用する信号は、当業者に理解されている参照数字「ａ」と「ｂ」で示される。トランジスタ及び第二増幅器５０６と差動増幅器５０４を形成する他の構成要素は、当業者に理解されているダッシュボックス内のグループとして示される。滞在しているトランジスタと第一増幅器からの他の構成要素は図５Ｂに明示されていない。第二増幅器５０６のトランジスタのいくつかがインピーダンスにあわせ、従来の方法でインピーダンスにあわせるためにバイアスをかけられるために信号回線５２２に接続するそれらのゲートを持つことが注意されるべきである。差動増幅器５０４中のトランジスタのいくつかはまた、バイアスをかけるために回線５２０に接続される。代わりの実施形態において、差動増幅器５０４の出力は回線５２０に接続でき、それによって当業者に理解される単一出力信号を提供する。これらの当業者は更に代わりの実施形態を認識し、様々な他の従来の双方向バッファが図５Ａや５Ｂに示される回路の代わりに使用される。
【００２２】
図６Ａと６Ｂを参照すると、デコーダ２０２の２つの代わりの実施形態が示されている。デコーダ２０２の実施形態は、受信器１０６中の通信エンコーダ７０４（図７及び下記参照）によって使用される信号のタイプに依存している。図６Ａは受信器１０６が非ゼロ復帰（ＮＲＺ）信号にデータを送信する時、使用のための伝送器１０６においてデコーダ２０２ａの第一実施形態のブロック図を示す。図６Ａに示すように、受信器１０６がＮＲＺ（非ゼロ復帰）方法でデータを送信し、（クロックは本発明に応じて任意に立ち下がりを切り替えるので）架空の立ち下がりにデータを切り替える時、その遅延はケーブル遅延の機能であるので、伝送器側において、受信側にあることが明らかであってもデータ送信の関係のある位置が何処にあるか予想できない。このあいまいな遅延のため、デコーダ２０２ａはクロック伝送回線１０４／２１２から供給されたデータをこえて判断する。入ってくるデータ・レートは出て行くデータ・レートと同じであるので、本発明は回線２１４上のクロック信号からの多数のクロック位相をもたらす。これらのクロックを用いて、信号回線２１２はデータトランジションを定めるためにデータ期間につき多数の時間がサンプリングされる。一度トランジションが検出されると、それはデータ境界として使用される。
【００２３】
図６Ａに示すように、デコーダ２０２ａの第一実施形態は望ましくは、遅延固定ループ６０２、サンプリング・ユニット６０４、データ発生器及びトランジション検出器６０８からなる。遅延固定ループ６０２は回線２１４上のクロック信号を受信するために接続した入力を持つ。同じ遅延固定ループは、クロック発生器２００とデコーダ２０２の両方に使用される。遅延固定ループ６０２は一般のタイプであり、クロック信号をシフトする複数の位相を提供する。遅延固定ループ６０２の出力は、サンプリング・ユニット６０４の各々の入力に接続される。サンプリング・ユニット６０４は、トランジション検出器６０８が回線２１２上の信号をサンプリングし、ラッチする時制御する第一出力に信号を発生するための制御論理回路を含む。例えば、サンプリング・ユニット６０４は遅延固定ループ６０２から入力において見られる全ての立ち下がりのためにこの制御信号を発生することができる。第一出力はトランジション検出器６０８の入力に接続される。サンプリング・ユニット６０４はまた、トランジションされ、それゆえクロック・サイクル内の時間である、遅延固定ループ６０２から信号を指し示す第二出力上の時間信号を提供する。サンプリング検出器６０４の第二出力は、データ発生器６０６の入力に接続する。トランジション検出器６０８は、受信器１０６から信号を受信するために回線２１２に接続した入力を持つ。トランジション検出器６０８は、回線２１２上の信号においてトランジションを検出する。トランジションが生じるとき、トランジション検出器６０８は出力をアサートする。データ発生器６０６は、クロック・サイクル内の時間を示す信号を受信するためのサンプリング・ユニット６０４及びトランジションが発生する時確認するトランジション検出器６０８に接続される。この情報を用いて、データ発生器６０６はトランジションが発生する時に一致するビット値を出力する。例えば、トランジションがクロックの立ち下がりの時間より前であり、５０％のデューティ・サイクルを持つならば、その時データ発生器６０６が１を出力できる。トランジションがクロックの立ち下がりの時間より後であり、５０％のデューティ・サイクルを持つならば、その時データ発生器６０６が０を出力できる。この例はデータ・レートが１クロック・サイクルにつき１ビットであると仮定する。当業者は受信器１０６によって送信された１クロック・サイクルにつきビットサイクルに応じてどのようにデータ発生器６０６が修正するかを認識する。データ発生器６０６の出力は伝送器１０２によって使用するための回線２１８を提供する。
【００２４】
図６Ｂはデコーダ２０２ａのための代わりの実施形態を示す。受信器１０６がデータを、ゼロ復帰（ＲＺ）方法で送信する時、入ってくるクロックの立ち上がりはデータ参照ポイントとして好適に使用され、これらの連続した立ち上がりの中心位相はそのポイントにおいて入ってくるデータをサンプリングするために発生し、使用される。それゆえ、検出器２０２ａは単に遅延固定ループ６５０とフリップ−フロップ６２０から成る。遅延固定ループ６５０はφ３のようなクロック・サイクルの中心について立ち上がりを持つ信号を好適に提供する。この信号はクロック・サイクルの真中に近いラッチに対してフリップ−フロップ６２０を生じさせるためにフリップ−フロップ６２０のクロック入力に接続される。フリップ−フロップ６２０のデータ入力は、受信器１０６によって送信されたデータ信号を受信するために回線２１２に接続され、フリップ−フロップ６２０のＤ出力はデータ出力を提供し回線２１８に接続される。
【００２５】
当業者には、デコーダ２０２が、クロック期間が細分割され積分器がその細分割された時間を積分し積分結果を比較する場合に於いて、積分器型受信器として代替的に形成されている。信号は、データ値を決定する比較のために効果的に積分されるとともにダンプされる。
【００２６】
受信器
図７は、本発明に従って構築された受信器１０６のための好適な実施形態を示す。受信器１０６は、回線インターフェース７０６、クロック再発生器７００、データ・デコーダ７０２、遅延補正器７０８と帰路チャンネル・エンコーダ７０４から構成されている。
【００２７】
回線インターフェース７０６は、好ましくは、図５Ａ及び５Ｂで参照に上述されたものと同一である。しかしながら、受信器１０６にとって、回線インターフェース７０６は完全に選択的であり受信器１０６はそれ無しでは操作できない。回線インターフェース７０６は、復元に於いてよりよく使用するために信号をバッファに保留しそれらをフィルターにかける。回線インターフェース７０６は、入力、出力と双方向ポートを有する。双方向ポートは、クロック伝送回線１０４へ接続される。回線インターフェース７０６の入力は、帰路チャンネル・エンコーダ７０４の出力を受信するために回線７２０へ接続される。回線インターフェース７０６の出力は、入力信号をクロック再発生器７００及びデータ・デコーダ７０２へ供給するために回線７２２へ接続される。参照を理解することの容易さのために、回線インターフェース７０６に於ける数は図５Ａへ加えられる。
【００２８】
クロック再発生器７００は、入力及び出力を有する。クロック再発生器７００の入力は、回線インターフェース７０６から回線７２２を通り、クロック伝送回線１０４での信号を受信するために接続される。クロック再発生器７００は、伝送回線１０４を監視し、信号を受信し、それらをフィルターにかけて受信器１０６でクロック信号を発生する。クロック再発生器７００の出力は、回線７１０に接続され、データ・チャンネル１０８からのデータを復元する際に使用するためにクロック信号を受信器１０６に供給する。クロック再発生器７００は、受信器１０６でのクロック信号を再発生するために、伝送回線１０４上での信号の立ち上がりを有利に唯一に使用する。このことは、立下り及び電圧レベルが他のデータ転送のために使用されることを許可する。クロック再発生器７００のための好適な実施形態は、信号の増幅された変形を、クロックを受信する他のデジタル論理回路へ供給することができる単なる増幅器である。
さて、図８も参照すると、クロック再発生器７００のための他の実施形態を示す。図８では、クロック再発生器７００は、伝送回線１０４へ接続される入力と方形波としてクロックを供給する出力を有する位相固定ループである。位相固定ループ８００は従来型であり位相検出器８０２、増幅器及びフィルター８０４と電圧制御発振器８０６を含んでいる。これらの構成要素８０２、８０４、８０６は、回線１０４へ接続された位相検出器８０２の入力及びクロック信号を供給すると共に位相検出器８０２へフィードバックさせる電圧制御発振器の出力を従来の方法で接続される。当業者には、伝送回線１０４上の立ち上がりを検出すること及びそこからクロック信号を製造することは唯一必要とされるので、位相固定ループの様々な他の実施形態はクロック再発生器７００として使用されることが認識される。クロック再発生器７００のための代替的実施形態は遅延固定ループを使用することもできる。クロック再発生器７００のようなデータ・デコーダ７０２は、回線インターフェース７０６から回線７２２を通り伝送回線１０４上での信号を受信するために接続される入力を有する。データ・デコーダ７０２は、回線７１２上で出力されたデータ信号を製造するために信号をフィルターにかけデコードする。データ・デコーダ７０２は、クロック再発生器７００からの復元されたクロック信号を受信するために回線７１０に接続される他の入力を有する。これはクロック信号の立下りの位置を決定すること及び立下りをビット値へと変換することによってより好ましく行われる。伝送器１０２から受信器１０６へ送信されたデータは、クロックの立下り上で有効である。さて、図９を参照すると、データ・デコーダ７０２の好適な実施形態は、伝送路１０２のデコーダ２０２ｂの第２実施形態にとても類似している。データ・デコーダ７０２は、図９で示される他の構成要素へその接続する点で異なる。データ・デコーダ７０２は、遅延固定ループ６５０及びフリップ‐フロップ６２０を含んでいる。遅延固定ループ６５０のクロック入力は、再発生されたクロック信号を受信するために回線７１０へ接続される。フリップ‐フロップ６２０へ入力されるデータは、伝送回線１０４からのフィルタ・データ信号を受信するために回線７２２へ接続される。フリップ‐フロップ６２０の出力は、出力されるデータを供給し回線７１２へ接続される。その操作は、図６ｂの参照で上記されたものと同じである。
【００２９】
遅延補正器７０８は、復元されたクロック信号を受信するために回線７１０へ接続される。遅延補正器７０８は、伝送器１０２へ戻されたデータの送信時期を選ぶために使用される信号がクロック伝送回線１０２の伝送器側で元のクロック信号と適合するタイミングを有するように、伝送回線１０４を介する伝搬遅延とクロックを復元する際の伝搬遅延を補正する復元されたクロック信号を調整する。遅延補正器７０８の出力は、調整されたクロック信号を供給すると共に帰路チャンネル・エンコーダ７０４によって使用される。好適な実施形態では、遅延補正器７０８は、電圧制御発振器及び位相検出器の間のフィードバック・ループでの遅延回路を伴う位相固定ループであり、当業者には理解される。伝搬遅延を伴う、伝送器１０２でのＣＧＯｕｔ信号のタイミングと適合するために、帰路チャンネル信号のためのクロック信号が前方移動させられるために、そのような配置は負の遅延を供給する。
【００３０】
帰路チャンネル・エンコーダ７０４は、信号を発生すると共に回線７２０及び回線インターフェース７０６を通り伝送回線１０４でそれらをアサートする。帰路チャンネル・エンコーダ７０４は、帰路チャンネル上に送られたデータのための制御及びデータ信号を受信するために回線７１４へ接続されるデータ入力を有する。帰路チャンネル・エンコーダ７０４は、データ及びデータ状態における変化のアサーション時期を選ぶための修正されたクロック信号を受信するために、回線７２４によって遅延補正器７０８の出力へ接続されるクロック入力も有する。これらの信号は、アサートされる若しくは伝送器１０２によって供給されたクロック及びデータ信号に重ね合わされる。帰路チャンネル・エンコーダ７０４は、クロックの立下りで伝送器１０６へ有効に返送する、それ故に帰路チャンネル・エンコーダ７０４がクロック信号上でどのようなジッターをも生じることを防止する。更に具体的には、帰路チャンネル・エンコーダ７０４は、唯一クロックの立ち上がりの周りではトランジション活動を最小にし、また立ち上がりの周りでの有効性を修正することによって活動を最小にする。これは、帰路チャンネル・エンコーダ７０４での遅延固定ループを含むことで達成される。帰路チャンネル・エンコーダ７０４は、伝送回線１０４上のデータ若しくは電圧信号の形、端の位置ではなく、に於けるクロック対を有効に設置する。このように、あらゆる干渉と伝送器１０２によるクロック及びデータ信号の伝送の影響を減じる。
【００３１】
図１０Ａを参照すると、帰路チャンネル・エンコーダ７０４ａの第１実施形態を示す。第１実施形態帰路チャンネル・エンコーダ７０４ａは伝送のための最小限の機能性を提供する。例えば、帰路チャンネル・エンコーダ７０４ａは、１ビット・リンクであると仮定する。このことは、低いデータ・レートを有しＤＣが平均させる状態にしない。しかしながら、データを得るに際し待ち時間が全くない（一度データが伝送器上にあれば、デコードするための待ち時間は全くない。）し又装置が容易であるために、それは有効である。帰路チャンネル・エンコーダ７０４ａの第１実施形態は立ち上がり検出器１００２、遅延回路１００４とラッチ１００８を含む。立ち上がり検出器１００２は出力されたデータの変化時期を選ぶための信号を受信するために、回線７２４へ接続される入力を有する。立ち上がり検出器１００２は立ち上がりを検出しそして立ち上がりを受信する時その出力をアサートする。立ち上がり検出器１００２の出力は遅延回路１００４の入力へ接続される。遅延回路は、例えばクロックの半期間によって、立ち上がり検出器１００２の信号出力を遅延する。このように、遅延回路１００４の出力は、もしクロックが５０％の負荷サイクルを有すれば、理想的な立下りとなる。遅延回路１００４の出力は、ラッチ１００８を制御若しくはラッチするために使用される。このように、データは、回線７２４上で入力タイミング信号の理想的な立下りに於ける状態を唯一変化する。ラッチ１００８も入力されたデータ及び出力されたデータを有する。入力されたデータは、データを受信するために回線７１４へ接続され、また出力されたデータは、回線インターフェース７０６によってアサーションのために回線７２０へ接続される。当業者には、１ビットが伝送１０２へクロック・サイクルごとに返送される時などの場合他の帰路チャンネル・エンコーダをどのように構築するのか理解できる。
【００３２】
更には、当業者には、立ち上がり検出器１００２及び遅延回路１００４は、図１０Ｂで参照され議論される遅延固定ループ若しくは位相固定ループによって交換される。図１０Ｂを参照すると、帰路チャンネル・エンコーダ７０４ｂの第２実施形態を示す。帰路チャンネル・エンコーダ７０４ｂの第２実施形態は、遅延固定ループ６５０及びフリップ‐フロップ６２０を含む。これは、図６Ｂでの操作に同一であり、またその操作は上記される。遅延固定ループ６５０への入力は回線７２４に接続されフリップ‐フロップ６２０の入力されたデータは回線７１４へ接続される。フリップ‐フロップ６２０の出力されるデータは回線７２０上での出力されるデータを供給する。
【００３３】
帰路チャンネル・エンコーダ７０４ａ，７０４ｂのどちらかの実施形態は帰路チャンネルを通り伝送前のデータのエンコードすることを供給するためのエンコーダも含む。クロック・サイクルごとに送信されるデータの総量が増加するので、４ビット／５ビット・エンコーダ若しくは９ビット／１０ビット・エンコーダなどのエンコーダの付加は有効である。それはＤＣ調節及びトランジション制御も供給する。しかしながら、それは、伝送器及び受信器の設計をより複雑にしまたデータの有効性のための待ち時間を加える。
【００３４】
図１１Ａ、１１Ｂ、１２Ａ及び１２Ｂを参照し、本発明の重要な信号タイミング図が示される。タイミング図は１）クロック伝送回線１０４にアサートされる回線２１０におけるＣＧＯｕｔ信号、２）クロック伝送回線１０４の信号、３）回線７１０の再生されたクロック信号、４）回線７１２の復元されたデータ信号、５）帰路チャンネル信号エンコーダ７０４によってアサートされたクロック伝送回線１０４の帰路チャンネル信号、を含む。
図１１Ａはゼロ復帰信号方法を用いた伝送器１０２の信号を示す。同様に、図１１Ｂは送信回線での信号及びゼロ復帰信号方法を用いた受信器１０６での信号を示す。対照的に図１２Ａ及び１２Ｂは非ゼロ復帰信号の方法の関係を示す。図１２Ａは伝送器１０２での信号を示し、図１２Ｂは受信器１０６での信号を示す。
【００３５】
これらタイミング図は、本発明の組み合わさったクロック及び双方向のデータ・リンクの多くの特性を証明する。第１に、伝送器１０２あるいは受信器１０６のどちらかによる伝送活動及び正反対の活動がＣＧｏｕｔ信号の立ち上がりに密接して最小化あるいは排除される。第２に、伝送器１０２から受信器１０６へのデータの伝送はクロック信号の立ち下がり位置を通る。第３に、受信器１０６から伝送器１０２へのデータの伝送は電流あるいは電圧レベルの調整により、そしてどのような変更も伝送器１０２からのクロック信号の立ち上がりの近くでは作られない。
第４に、受信器１０６によるデータ信号のアサーションの影響は伝送器１０２の信号の端に衝撃を与えない。
【００３６】
（クロック増加）
本発明の重要な有利性の１つは、本発明のどのような部分に対するクロック増加と、あるいはクロック増加なしで実施可能な本発明のための変更の必要がないことである。
いくつかの場合において、伝送器１０２及び受信器１０６は、クロック増加を通してクロック・レートを増すことによってデータ伝送レートを増す能力を持つ（複数のクロック信号をクロック信号の１つの期間内に送信する）。
そのような場合において、伝送器１０２は受信器１０６にクロック整数を処理することができるかどうか求める。受信器１０６は伝送器１０２に、もしどのようなレベルの増加ならば処理できるのかを指示する。伝送器はそれから可能な最も高いクロック増加レベルで送信する。
クロック増加において、伝送器１０６は単に増加されたクロックを送信するが、しかしながら、受信器１０６は主なデータ・チャンネルがクロックを利用できるよう増加したクロックを元来のピクセル・クロックまで分断しなければならない。
クロックでの位相情報はいくつかのデータ・リンクにおいて、また重要であり、また本発明で提供されるデータ・リンクを通して伝達することができる。伝送器１０２において、ＤＬＬ／ＰＬＬは入ってくるクロックの整数倍でクロックを増加するために用いられる。
いくつかの伝送回線に関して、ジッター情報は重要なので、整数倍のみが許容される。しかしながら、もしこれが重要でなければ、有理数の倍数もまた帯域幅をセーブするために用いることができる。
【００３７】
記載された特定のメカニズム及び技術は単に本発明の概念の１つの応用を示していると理解するべきである。多数の追加の変更が、本発明の精神から離れることなく上記した装置に対し行われる。
【図面の簡単な説明】
【図１】
本発明の一体化したクロック及びデータ信号回線を含むシステムのブロック図である。
【図２】
クロック発生器、デコーダ及び回線インターフェースを示した伝送器の一部分のブロック図である。
【図３】
本発明に沿って構成されたクロック発生器の好適な実施の形態のブロック図である。
【図４】
本発明のクロック発生器が生じる、いくつものクロック信号を示したタイミング図である。
【図５Ａ】
本発明に沿って構成された回線インターフェースの好適な実施の形態のブロック図である。
【図５Ｂ】
本発明に沿って構成された回線インターフェースの好適な実施の形態の回路図である。
【図６Ａ】
本発明に沿って構成された伝送器におけるデコーダの第１実施の形態のブロック図である。
【図６Ｂ】
本発明に沿って構成された伝送器における第２実施の形態のブロック図である。
【図７】
本発明に関する受信器の一部分の第１実施の形態のブロック図である。
【図８】
受信器のクロック再生器の第１実施の形態のブロック図である。
【図９】
受信器のデータ・デコーダの好適な実施の形態のブロック図である。
【図１０Ａ】
受信器の帰路チャンネル・エンコーダの第１実施の形態のブロック図である。
【図１０Ｂ】
受信器の帰路チャンネル・エンコーダの第２及び代替の実施の形態のブロック図である。
【図１１Ａ】
伝送回線での信号及びゼロ復帰信号のための伝送器によって発生したデータ信号を示すタイミング図である。
【図１１Ｂ】
伝送回線での信号、受信器によって送信されたデータ信号及びゼロ復帰信号のための受信器によって復元されたクロック及びデータ信号を示したタイミング図である。
【図１２Ａ】
伝送回線での信号及び非ゼロ信号のための伝送器によって発生したデータ信号を示したタイミング図である。
【図１２Ｂ】
伝送回線での信号、受信器によって送信されたデータ信号及び非ゼロ復帰信号の受信器によって復元されたクロック及びデータ信号を示したタイミング図である。
【図１】
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【図２】
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【図３】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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