(57)【要約】無作為に重みづけされたビット列をスキャン・チェーンにダウンロードすることによって集積回路を試験する装置および方法であって、ビットの各々は、重み発生器によって実時間で生成される、個別に決定される重みを有している。重み発生器は、ビットの重みを決定する、記憶されている無作為に重みづけされた複数のビットの各々に対する特定のビットによって制御されるスイッチを有している。制御信号はメモリに記憶され、ビットの生成と同期してスイッチにダウンロードされる。メモリはオン・ダイであることが好ましく、集積回路の一部であることがさらに好ましい。
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【特許請求の範囲】
【請求項１】
オン・ダイ・スキャン・チェーンに、少なくとも１つの重みつき試験データ・ビット・ストリームを提供するオン・ダイ重み発生器回路であって、前記データ・ビット・ストリームの各々の試験データ・ビットの重みが、データ・セットの重み発生器回路にダウンロードされる対応するデータ・フィールドによって決まるオン・ダイ重み発生器回路と、
データ・セットを記憶するためのメモリと、
データ・セットの各データ・フィールドを、対応する試験データ・ビットを前記試験データ・ビット・ストリームの各々に提供する重み発生器回路と同期して、メモリから重み発生器回路にダウンロードするデータ・ダウンロード回路と
を備えた回路。
【請求項２】
重み発生器回路が重みつき試験データ・ビットの各々を生成するためのスイッチを備え、そのスイッチが、重みづけが異なる複数のビット・ストリームの入力と対応するデータ・フィールドの制御信号を有する請求項１に記載の回路。
【請求項３】
メモリがオン・ダイ・メモリである請求項１に記載の回路。
【請求項４】
データ・ダウンロード回路がオン・ダイ回路である請求項１に記載の回路。
【請求項５】
メモリが、さらに少なくとも１つの他のデータ・セットを記憶し、かつ、
データ・ダウンロード回路が、データ・セットの各々に対して、対応する試験データ・ビットを前記試験データ・ビット・ストリームの各々に提供する重み発生器回路と同期して、データ・セットの各々の各データ・フィールドをダウンロードする請求項１に記載の回路。
【請求項６】
データ・ダウンロード回路が、
データ・セットの各データ・フィールドをメモリからバッファ・システムへ読み出すための制御回路と、
データ・フィールドの各々を、データ・ダウンロード回路から重み発生器回路へ出力するためのバッファ・システムとを備えた請求項１に記載の回路。
【請求項７】
バッファが、制御回路からの信号に応答して、第１のデータを重み発生器に出力する請求項６に記載の回路。
【請求項８】
データ・フィールドの各々が、第１の範囲のビットからなり、かつ、データ・ダウンロード回路が、
データ・セットのデータを、第２の時間周期で第２のレンジのビットでメモリからバッファ回路へ読み出すための制御回路と、
データ・フィールドの各々を、データ・ダウンロード回路から重み発生器回路へ、第２の時間周期で出力するためのバッファ回路とを備えた請求項１に記載の回路。
【請求項９】
バッファが、制御回路からの信号に応答して、第１のデータを重み発生器に出力する請求項８に記載の回路。
【請求項１０】
重みつき試験データ・ビット・ストリームを、重み発生ユニットから集積回路ダイ上に配置されたスキャン・チェーンへ提供するステップであって、ビット・ストリームのビットの重みが、データ・セットの重み発生ユニットにダウンロードされる対応するデータ・フィールドによって決まるステップと、
少なくとも１つのデータ・セットをメモリ・ユニットに記憶するステップと、
対応するデータ・フィールドを、ビット・ストリームの対応するビットを提供する重み発生ユニットと同期して、メモリから重み発生ユニットへダウンロードするステップと
を含む方法。
【請求項１１】
重み発生ユニットが集積回路ダイ上に配置された請求項１０に記載の方法。
【請求項１２】
メモリ・ユニットが集積回路ダイ上に配置された請求項１０に記載の方法。
【請求項１３】
重み発生ユニットが、制御信号の内容に応じて、複数の入力の中から１つを出力するタイプのスイッチを備え、重みつき試験データ・ビット・ストリームを提供するステップが、重みづけが異なる複数のビット・ストリームをスイッチに入力するステップを含み、制御信号が、実質的に対応するデータ・フィールドからなる請求項１０に記載の方法。
【請求項１４】
データ・フィールドを重み発生ユニットへダウンロードするステップが、少なくとも１つのデータ・セットの一部を、第１の時間セットで第１のビット数の転送速度でメモリから読出すステップ、読み出した部分をバッファ回路に記憶するステップ、およびビット・ストリームのビットの重みが、対応するデータ・フィールドによって決まるよう、データ・フィールドを、データ・ビット・ストリームの転送速度と同期した第２の時間セットでバッファ回路からダウンロードするステップを含む請求項１０に記載の方法。
【請求項１５】
それぞれ個別の集積回路試験スキャン・チェーンに個別の試験データ・ビット・ストリームを提供する、少なくとも１つの重み発生器回路を備えた回路であって、前記重み発生器回路の各々が、集積回路のダイ上に配置された制御信号発生ユニットから重み発生器回路に提供された、記憶されている対応する制御信号に応じて、提供された試験データ・ビット・ストリームのビットの重みを決定する回路。
【請求項１６】
制御発生回路が、メモリ・ユニットおよび記憶されている制御信号の各々を、ビットを決定する重み発生器回路と同期して、メモリ・ユニットから重み発生器回路へダウンロードする制御回路の両方を備えた請求項１５に記載の回路。
【請求項１７】
メモリ・ユニットが、集積回路のメモリ・ユニットである請求項１５に記載の回路。
【発明の詳細な説明】
【０００１】
発明の背景
１．発明の分野
本発明は回路試験に関し、より詳細には重みつき試験入力を使用した集積回路の試験に関する。
【０００２】
２．背景情報
単一半導体ダイ上に製造された複雑な集積回路には、何千もの逐次回路要素および組合せ回路要素が含まれている。これらの回路要素は、離散独立試験のための物理的なアクセスが不可能である。回路要素間の複雑な内部相互接続および相互依存性により、個々の回路要素の試験やデバイスとしての総合的な完全性の試験は、回路要素の数の増加に伴い、ますます時間を要している。
【０００３】
従来の集積回路試験では、ラッチおよび結合スイッチ（マルチプレクサ）を組み込むべく、回路試験中の逐次（または記憶）要素の少なくともいくつかを改変し、ラッチしたこれらの逐次要素を直列に結合して、試験入力発生器と出力捕捉回路の間に、少なくとも１つのシフト・レジスタを形成している。ラッチは、それぞれシステム・クロックによって制御されている。逐次要素の直列結合の各々は、スキャン・チェーンまたはスキャン・レジスタと呼ばれている。ラッチされた逐次要素の各々は、スキャン要素またはスキャン・フリップフロップと呼ばれている。試験発生器からの試験入力は、記憶要素中にスキャン・インされ、試験の結果は、スキャン・レジスタを介して記憶要素からスキャン・アウトされる。
【０００４】
逐次回路要素の各々は、少なくとも１つの組合せ回路要素に追加結合され、組合せ論理ブロックを形成している。組合せ論理ブロックの機能および性能を試験するために、様々な組合せの試験ビットが、結合スキャン要素から組合せ論理ブロックに入力され、スキャン・レジスタを介して受け取られる。スキャン要素の各々（チェーンの両端を除く）は、入力を他の結合スキャン要素へ伝送し、あるいは他の結合スキャン要素からの出力を受け取っている。あるいは別法として、結合スイッチへの入力信号の状態に応じて、入力を結合論理ブロックへ伝送し、あるいは結合論理ブロックからの出力を受け取っている。複数の記憶デバイスのうちの１つがチェーンの一方の端部を形成し、入力ピンから集積回路へ供給されるスキャン入力を試験入力発生器から受け取っている。複数の記憶デバイスのうちの別の１つがチェーンのもう一方の端部を形成し、集積回路の出力ピンへ結合された出力捕捉回路に与えるスキャン出力となっている。適切な試験入力がスキャン要素中にシフトされると、組合せ論理ブロックを試験するために、通常の方法で試験データに応答する組合せ論理ブロックに入力状態を伝送することにより、試験入力がスイッチされる。試験の結果は、スキャン要素によって捕捉され、スキャン要素がスキャン・チェーン・シフト・モードにスイッチされると、スキャン・チェーンによって捕捉回路に転送される。
【０００５】
従来技術による試験には、試験中の集積回路のスキャン・チェーンの各々に（したがって、組合せ論理ブロックの各々に対して選択可能に）、論理１論理０ビットの決定論的試験パターンを発生させるために、ランダム・パターン試験入力発生器が使用されている。その際、論理１値の可能性と論理０値の可能性が等しいことが期待される。また、従来技術による試験には、論理値１の確率が０．５以外のランダム・ビットを発生する重みつきランダム・パターン試験入力発生器も使用されている。
【０００６】
生産ラインを基準にした場合、集積回路の要素の各々を完全に試験することは極めて実際的ではない。その代わりに、慣例的にあるレベルの精度で回路が試験されている。試験を高レベルの精度で実施するためには、通常、複数の入力試験セットがスキャン・チェーンの各々に必要である。これらの試験セットには、決定論的可変入力重みが含まれる。したがって、不必要に長い試験長は許容されないので、試験時間を最短化するために実時間ベースで試験中の集積回路に引き渡さなければならない極めて多数の試験データを極めて多数の回路要素が必要とする。また、この大量の実時間データには、高価な試験備品が必要である。
【０００７】
問題は、極端に高い故障補償を実現するために、大量の重みセットをオン・ダイ重みつきランダム・パターン発生器に実時間で提供することである。
【０００８】
本発明について、添付の図面に示す、何ら制限されることのない例示的実施形態によって説明する。全図を通して、同一番号は同一要素を表している。
【０００９】
発明の詳細な説明
以下の説明においては、本発明の様々な態様および詳細が記述されているが、本発明のごく一部またはすべての態様を使用して本発明を実践することができることは、当分野の技術者には明らかであろう。また、本発明を完全に理解するための説明用として、特定の数字、材料および構成が示されているが、特定の態様および詳細がなくても、本発明を実践することができることについても、当分野の技術者には明らかであろう。したがって、本発明を明確にするために、装置および方法のステップを始めとする、良く知られている特徴については、ここでは省略または簡略化されている。
【００１０】
様々な動作について、本発明を理解する上で最も有用な方法で順次実行された複数の個別ステップとして説明されているが、説明の順序は、これらの動作、詳細には示されているステップが必ずこの順序でなければならないことを暗に示しているものと解釈してはならない。必要な順序は、特に言及されているか、あるいは当分野の技術者には理解されよう。また、「一実施形態では」および／または「実施形態」という語句が繰返し使用されているが、この語句は、同じ実施形態である場合もあるが、必ずしも同じ実施形態を指している訳ではない。
【００１１】
図１を参照すると、試験中の集積回路は、スキャン・チェーン１０４ａ〜１０４ｎで示されている少なくとも１つのスキャン・チェーン１０４を備えている。スキャン・チェーンは、ダイ１０２上に配置されている。スキャン・チェーン１０４の各々は、試験中の集積回路の構造化スキャン要素（図示せず）を備えており、構造化スキャン要素の各々は、試験中の集積回路の少なくとも１つの構造化組合せ要素回路（図示せず）に結合されている。スキャン・チェーンの各々の出力側は、スキャン・チェーン１０４ｉ（“ｉ”は、実装されている任意のスキャン・チェーンを表す）を介した伝送後の組合せ要素回路の各々の出力を捕捉するオン・ダイのマルチ入力シグネチャ・レジスタ（ＭＩＳＲ）１０８として示されているオン・ダイまたはオフ・ダイのいずれかの出力捕捉回路に結合されている。ＭＩＳＲ１０８は、捕捉した出力ビットと予測出力ビットとを比較し、試験中の回路の有効性を決定している。通常、圧縮データが、慣例的にシグネチャと呼ばれている予測出力と比較される。故障は、回路が認識したシグネチャと故障のない回路バージョンのシグネチャとが異なる場合に検出される。
【００１２】
スキャン・チェーンの各々への入力データは、重み発生器１１２ａ〜１１２ｎとして示す、本発明による重み発生器（ＷＧ）回路１１２によって与えられる。ＷＧ１１２ａはスキャン・チェーン１０４ａに入力を提供し、ＷＧ１１２ｂはスキャン・チェーン１１２ｂに、ＷＧ１１２ｃはスキャン・チェーン１１２ｃに、また、ＷＧ１１２ｎはスキャン・チェーン１０４ｎにそれぞれ入力を提供している。重み発生器１１２の実施形態の設計については、追って図２を参照して詳細に教示する。重み発生器１１２の各々は、オン・ダイであることが好ましい。各重み発生器１１２ｉ（“ｉ”は、実装されている任意の重み発生器を表す）は、重み発生器１１２ｉと結合しているスキャン・チェーン１０４ｉに、確定擬似ランダム重みつき入力を与える。ここでは、「重み」は、スキャン・チェーン１０４ｉへの入力中のビットの各々に１ビットの値を得る確率を意味している。
【００１３】
各重み発生器１１２ｉは、従来の擬似ランダム・パターン発生器１２０（ＰＲＰＧ）から、“ｋ”個の個別ディジタル信号入力１１６ｉ（“ｉ”は、任意の重み発生器１１２ｉへの“ｋ”個の信号入力を表し、信号入力の各々は、少なくとも１本の個別信号ラインを備えている）の形で、擬似ランダム信号入力を受け取っている。ディジタル信号の数および任意の１信号入力に対するハイ・ビットおよびロー・ビット（すなわち１および０）の統計的分布は、各重み発生器１１２ｉに対して固有であることが特に意図されている。各重み発生器１１２ｉは、本発明者が「ランダム重み決定」信号入力１２４ｉ（“ｉ”は、実装されている、重み発生器“ｉ”へのランダム重み決定信号入力を表し、信号入力の各々は、少なくとも１本の個別信号ラインを備えている）と呼んでいる、データ・フィールドを形成する信号を、本発明者が「重み検索器および分配器」（ＷＲＤ）回路１２８と呼んでいる回路から受け取っている。以下、この説明の中では、「ランダム重み決定信号」および「重み検索器および分配器」という用語を使用する。ランダム重み決定信号入力１２４ｉは、その値が、スキャン・チェーン１１２ｉに印加される擬似ランダム重みつきスキャン入力ビットを決定する信号であり、したがって図２および３を参照して開示するそれらの生成には、スキャン・チェーン１０４への重み入力の誘導が含まれている。追って図２を参照して教示する重み発生器１１２ｉの一実施形態は、重み決定信号が、適用する重みスキャン入力ビットを決定する方法を開示している。各重み発生器１１２ｉ回路は、擬似ランダム重みビット信号１４８ｉ（“ｉ”は、実装されている任意の擬似ランダム重みビット信号を表し、ここではａ〜ｎで示されている）を出力し、すべてのビットの重みは、ランダム重み決定信号１２４ｉによって決定される。重みビット信号は、スキャン・チェーン１０４ｉの最も左側のフリップフロップ中にシフトされ、スキャン・チェーン１０４ｉ内を移動して、最終的に組合せ要素回路にロードされる。
【００１４】
データ・ダウンロード回路１６８は、対応する試験データ・ビットを試験データ・ビット・ストリーム１４８ｉに与える重み発生器回路１１２ｉに同期して、メモリ１３６に記憶されているデータ・セットの重み決定信号１２４データ・フィールドの各々を該当する重み発生器回路１１２ｉにダウンロードする。データ・ダウンロード回路１６８の一実施形態は、制御回路とバッファ回路１５６を備えている。制御回路はデータ・セットの各データ・フィールドをメモリ１３６からバッファ回路１５６へ読み出すもので、個別ユニット１２８、１３２、１４０として示されている。また、バッファ回路１５６は、対応する試験データ・ビットを各試験データ・ビット・ストリーム１４８ｉに提供する重み発生器回路１１２ｉと同期して、データ・セットの各データ・フィールドをデータ・ダウンロード回路１６８から重み発生器回路１１２ｉへ出力する。好ましい実施形態では、データ・ダウンロード回路１６８は、図１および３に、「重み検索器および分配器」回路１２８、「重みつきランダム・パターン試験コントローラ」（ＷＲＰＣＴ）回路１４０および「メモリ・マッピング・ユニット」回路１３２として示す個別ユニットを備えている。当分野の技術者には理解されるように、本発明に明確に含まれている他の特定の制御回路が、メモリ１３６から重み発生器１１２ｉにランダム重み決定信号１２４を提供している。例えば、本発明者は、有限状態回路によって実施された回路を好むが、代替回路には、プログラムされたコンピュータが含まれている。データ・ダウンロード回路の好ましい実施形態は、試験中の集積回路のダイと同じダイ上の回路である。
【００１５】
重み検索器および分配器回路１２８の一実施形態については、以下で図３を参照して詳細に教示する。重み検索器および分配器回路１２８は、本発明者が「重みつきランダム・パターン試験コントローラ」回路１４０と呼んでいる回路からの入力に従って、本発明者が「メモリ・マッピング・ユニット回路」１３２と呼んでいる制御回路を介してメモリ１３６から入力を受け取っている。したがってメモリ１３６、メモリ・マッピング・ユニット回路１３２および重みつきランダム・パターン試験コントローラ回路１４０の各々については、以下で図１および３を参照して重み検索器および分配器回路を説明する際に、それぞれ教示する。以下、この説明においては、「メモリ・マッピング・ユニット」および「重みつきランダム・パターン試験コントローラ」という用語を使用して、回路１３２および１４０の各々について説明する。
【００１６】
次に図２を参照すると、重み発生器１１２ｉは、スキャン・チェーン１０４ｉに入力される重みつき入力信号の特定の重みを制御している。重み発生器１１２の一実施形態は、１つの重み発生器１１２ｉに対して、例示的に４本の平行ライン１１６ｉａ〜１１６ｉｄで示す従来のランダム信号入力１１６を備えている。信号１１６ｉａ〜１１６ｉｄは、それぞれ１および０の確率が等しい擬似ランダム２進信号を伝送している。信号１１６ｉａ〜１１６ｉｄは、論理組合せ信号を生成する論理回路への入力を形成している。詳細には、４つの信号入力１１６ｉａ〜１１６ｉｄの場合、例示的に１ビットの確率が１／１６から１５／１６までの範囲の１５の異なるランダム重み信号１４４が生成される。ランダム重み信号１４４ａは、例示的に１／１６の確率を表し、ランダム重み信号１４４ｂは、例示的に２／１６の確率を表し、ランダム重み信号１４４ｃは、例示的に４／１６の確率を表し、ランダム重み信号１４４ｄは、例示的に１０／１６の確率を表し、ランダム重み信号１４４ｅは、例示的に８／１６の確率を表し、また、ランダム重み信号１４４ｆは、例示的に１５／１６の確率を表している。より一般的な、それぞれ１および０の確率が例示的に等しい“ｎ”個の従来のランダム重み信号入力が存在するケースでは、確率の範囲が１／２ｎから（２ｎ−１）／２ｎまでの２ｎ−１個の異なるランダム重み信号が生成される。異なるランダム重み信号の各々は、ランダム重み決定信号１２４ｉによって制御されるスイッチ（マルチプレクサ）１５２の入力側に結合されている。スイッチ１５２は、重み決定信号１２４ｉの値に応じて、スイッチ１５２に結合されている異なるランダム重み信号の各々から選択している。好ましい実施形態では、ランダム重み決定信号入力１２４ｉは、２ｎ−１個の個別のランダム重み信号１４４の中から所望の重みをスイッチするために、それぞれ１ビットを提供するｎ本の個別ラインで構成されていることが好ましいｎビットのデータ・フィールドを用意している。ランダム重み決定信号１２４ｉは、ランダム重みビット信号１４８ｉの内容を、ビット・ベースで１ビット毎に制御している。ランダム重み決定信号は、重み検索器および分配器回路１２８を介してメモリ１３６から入力される。ランダム重みビット信号１４８ｉのランダム重みビットに対する各重み決定信号１２４ｉは、とりわけメモリ１３６に記憶されている値から決定される。
【００１７】
次に図３を参照すると、重み検索器および分配器回路１２８は、ランダム重みビット信号１４８ｉの転送速度と同期して、各重み発生器回路（１１２ｉ）スイッチ１５２に重み決定信号１２４ｉを提供している。重み検索器および分配器回路１２８は、メモリ１３６（図１に示す）から重み決定信号データを検索し、検索したデータを重みバッファ回路１５６にダウンロードしている。重みバッファ回路１５６は、スイッチされたランダム重みビット信号１４８ｉビットのマルチ・ビット・ベクトルの各々を各重み発生器１１２ｉに時間通りに確実に引き渡すように、ダウンロードされるメモリ・データに必要なあらゆる一時的な記憶域を用意している。バッファ回路１５６は、重み発生器１１２ｉのデータ要求とメモリ１３６から供給されるデータ量およびフォーマットを調停している。例えば、第１の範囲のビットが、重みバッファリング信号１２４ｉを構成しているデータ・フィールドのサイズが第１の範囲のビットのサイズと異なっているとき、第１の時間セットでメモリ１３６からバッファ回路１５６へダウンロードされ、かつ、重みビット信号１４８のビットの生成に対応する異なる時間セットで重み発生器にダウンロードされる。したがって、第１の範囲のビットは、対応する試験データ・ビットを試験データ・ビット・ストリーム１４８に提供している重み発生器１１２ｉ回路と同期している。重みバッファ回路１５６、メモリ１３６、および重み検索器および分配器（ＷＲＤ）制御回路１６４の設計が相互に関連していることについては、当分野の技術者には理解されよう。好ましい実施形態では、重み検索器および分配器回路１２８は、重みバッファ回路１５６、メモリ・マッピング・ユニット１３２および重み発生器回路１１２ｉの間に同期制御信号を提供するために、データ・ダウンロード回路１６８の残りの部分および重み発生器回路１１２にタイミング信号を提供している。他の実施形態では、データ・ダウンロード回路１６８は、重み発生器回路１１２ｉクロックなどの既存のクロックを読み出し、データ・ダウンロード回路１６８の残りの部分と重み発生器回路１１２ｉのインタフェースを制御している。
【００１８】
本発明のこの実施形態は、オン・ダイ・メモリであるメモリ・ユニット１３６を備えている。このメモリは、組込み自己試験機能を除いて、試験中の集積回路の一部であることが好ましく、また、集積回路のキャッシュ・メモリであることが好ましい。他の実施形態では、メモリ１３６は、オン・ダイ専用組込み自己試験メモリであり、また、他の実施形態では、メモリ１３６は、オフ・ダイ・ユニットである。
【００１９】
一実施形態のメモリ１３６は、重み決定信号入力１２４の少なくとも１つの個別セットの各々に対して、所与のスキャン・チェーン１０４ｉに対する各スキャン・チェーン１０４ｉに必要な各単一ビットに対する重みビット信号１４８ｉの単一ビットを決定するために必要なマルチ・ビット・ベクトルの各々を記憶している。重み決定信号入力１２４の個々のセットは、スキャン・チェーン１０４の試験データ・ビット・ストリーム１４８を決定するためのデータを含み、試験データ・ビット・ストリーム１４８は本明細書ではデータ・セットと呼ぶもので、各ビットに対してハイ値およびロー値の固有の値を有している。
【００２０】
例えば一実施形態では、メモリ１３６は、個別の重み決定信号データ・フィールドの複数のセットを記憶しており、重み決定信号の１つのセットが、試験中の回路内の各スキャン・セルに対する重みつきスキャン入力ビットを決定するための重み決定信号データ・フィールドの集合になっている。試験中の回路が“ｍ”個のスキャン・チェーンを備え、かつ、スキャン・チェーンの各々が“ｐ”個のスキャン・セルを備えている場合（スキャン・チェーンの各々が同じ数のセルを備えなければならない、という要求事項はない）、ｍ＊ｐ個の個別セルが存在し、かつ、重み決定信号の単一セットは、ｍ＊ｐ個の重み決定ベクトルを備えることになる。このｍ＊ｐ個の重み決定ベクトルが、メモリ１３６から検索され（また、データ・ダウンロード回路１６８から逐次検索される）、スキャン・チェーン１０４ｉに印加する並列パターンが形成される。本発明による回路を適用する場合、場合によってはビットの値が異なり、かつ、同じ確率を有する個別の並列パターンを生成するように、同じｍ＊ｐ個の重み決定信号を検索する毎に、この手順が何度も繰り返される。重み決定信号の個別セットの各々が、個別の確率を有するランダム・ビット信号１４８を生成している。
【００２１】
記憶されているマルチ・ビット・ベクトルは、試験中の回路を解析した後、入力信号の所望の重みに基づいて、試験中の回路の組合せ回路要素に決定論的重みを提供している。好ましい実施形態には、試験中の所与の回路に対して、スイッチ１５２の各々をドライブするための大量のデータが必要であるが、試験中の典型的なＶＬＳＩ回路のメモリ容量は、極めて大きい試験データに見合う記憶容量を有している。
【００２２】
メモリ・マッピング回路１３２は、メモリ１３６からの読出しおよびメモリ１３６への書込みを実行するために、従来のメモリ制御でメモリ１３６を制御している。従来のＤＲＡＭデバイスでは、メモリ・マッピング回路は、しばしばメモリ・コントローラと呼ばれており、また、従来のキャッシュ・デバイスでは、メモリ・マッピング回路は、しばしばバス・インタフェース・ユニットまたはメモリ・インタフェース・ユニットと呼ばれている。重み検索器および分配器制御回路１６４の制御下では、メモリ・マッピング・ユニット回路は、重みデータをメモリ１３６の重み検索器および分配器制御回路１６４によって提供されるアドレスから重みバッファ１５６へダウンロードしている。
【００２３】
重み検索器および分配器制御回路１６４は、制御信号をメモリ・マッピング・ユニットに提供し、かつ、本発明者が重みつきランダム・パターン試験コントローラ１４０と呼んでいる回路からの重み検索要求および重みセット番号に応答して、データ・フィールドを重みバッファ１５６にダウンロードするため、メモリ１３６に記憶されているデータ・フィールドのアドレスを、キャッシュ・アドレス・バッファ１６０を介して提供している。重みつきランダム・パターン試験コントローラ１４０もオン・ダイ回路であることが好ましい。
【００２４】
図４を参照すると、データ・セットの重みつきランダム試験ビット信号（１４８ｉ）を生成する方法の一実施形態には、ブロック２１０の、試験中の集積回路のスキャン・チェーン（１０４ｉ）に入力するビット・ストリーム（１４８ｉ）のビットの重みを決定するために、制御信号１２４の各々を含んだデータ・セットをメモリ・ユニット（１３６）に記憶するステップが含まれている。制御信号１２４の個別セットの各々は、対応する個別データ・セットを有している。ブロック２２０で、制御信号を含んだデータ・フィールドが、ビット・ストリームの対応するビットを提供する重み発生ユニットと同期して、メモリから重み発生ユニット（１１２ｉ）にダウンロードされる。一実施形態では、ダウンロードするステップには、第１の時間セットで第１のビット数の転送速度で、メモリからデータ・セットの一部を読み出すステップ、読み出した部分をバッファ回路に記憶するステップ、および第２の時間セットで、バッファ回路からデータ・フィールドをダウンロードするステップが含まれている。第２の時間セットは、ビット・ストリームのビットの重みが、対応するデータ・フィールドによって決まるように、データ・ビット・ストリームの転送速度と同期している。このプロセスの詳細については、既に図１〜３を参照して教示済みである。メモリは、集積回路上に配置されることが好ましく、また、集積回路のユニットなど、データ・セットのための記憶装置としての用途とは別に、集積回路上に既に存在していることが好ましい。
【００２５】
ブロック２３０で、重み発生ユニットによって、集積回路ダイ（１０２）上に配置されたスキャン・チェーンに重みつきランダム試験ビット信号が提供される。ビット・ストリームのビットの重みは、データ・セットの一部であり、既に重み発生ユニットにダウンロードされている、対応するデータ・フィールドによって決まる。このプロセスの詳細については、既に図１〜３を参照して教示済みであるが、ここで、一実施形態では、重み発生ユニットが、重みが異なる複数の入力ビット・ストリームおよび実質的に対応するデータ・フィールドからなる制御信号を有するスイッチを備えていることに言及しておくことは有意義であろう。また、一実施形態では、重み発生ユニットが集積回路ダイ上に配置されていることに言及しておくことも有意義であろう。ブロック２４０で、ビット・ストリームの新しいビットに対して、そのビットのための特定の制御信号を使用して、ブロック２２０および２３０が繰り返される。
【００２６】
以上、特定の例示的実施形態について説明し、かつ、添付の図面に示したが、これらの実施形態が単に本発明を説明するためのものに過ぎず、本発明の適用範囲を制限するものではないことを理解すべきである。本発明は、図に示し、かつ、説明した特定の構造および配列に限定されない。また、当分野の技術者には、本発明の範囲を逸脱することなく本発明に属する代替実施形態が明らかであろう。本発明の範囲は、以上の説明によってではなく、特許請求の範囲の各請求項によって定義されるものとする。
【図面の簡単な説明】
【図１】
本発明による集積回路の実施形態を示す図である。
【図２】
本発明による重み発生器の実施形態を示す図である。
【図３】
本発明による重み検索器および分配器の実施形態を示す図である。
【図４】
本発明による、制御信号の単一セットの重みつき試験データ・ビット・ストリームをスキャン・チェーンに提供するための方法の実施形態の流れ図である。説明の順序については、これらの動作が必ずこの順序でなければならないことを暗に示しているものと解釈してはならない。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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