(57)【要約】電力管理システムが、選択された回路ブロックの電力低減された動作を、このように選択された回路ブロックと通信することを試みる他のバス結合された回路ブロックに修正を必要としない態様で、許容する。本発明の一つの実施例と合うように、前記アプローチは、データバスを介してクロック回路ブロックに結合されるアクセス回路ブロックを具備するディジタル電子回路構成において施される。前記クロック回路ブロックは、前記データバスを介して通信する前記クロック回路ブロックの性能を妨げる前記クロック回路ブロックに対する前記クロック速度を減少させる（例えば、低減又はブロックする）ことによって電力管理される。一旦前記クロック回路ブロックが、低減された電力モードにセットされると、前記アクセス回路ブロックから前記クロック回路ブロックまでのデータアクセス通信に対して前記バスはモニタされる。このような通信に応答して、前記データバス上に前記アクセス回路ブロックに向けられる代わりの応答が生成され、前記クロック回路ブロックに対する前記クロック速度は増加すると共に前記アクセス回路ブロックとの更なる通信のために、低減された電力モードから解除される。
2004514211.tif 000002
【特許請求の範囲】
【請求項１】
データバスを介してクロック回路ブロックに結合されるアクセス回路ブロックを有するディジタル電子回路構成において消費される電力を管理するための方法であって、前記クロック回路ブロックがクロック信号に応答して前記データバスを介して通信し、
少なくとも前記クロック回路ブロックに対するクロック速度を減少させることによって、低減された電力モードにおいて前記クロック回路ブロックをセットするステップと、
続いて前記アクセス回路ブロックから前記クロック回路ブロックまでのデータアクセス通信に応答し、前記アクセス回路ブロックに向けられる前記データバス上に代わりの応答を生成し、前記クロック回路ブロックに対するクロック速度を増加させ、前記代わりの応答が、前記低減された電力モード以外のモードにおいて前記クロック回路ブロックが応答する、クロックの周期の間に行われるステップと
を有する方法。
【請求項２】
前記データバスに結合され、前記アクセス回路ブロックから前記クロック回路ブロックまでのデータアクセス通信に対して前記バスをモニタする電力管理回路ブロックを備える態様を更に含む請求項１に記載の方法。
【請求項３】
前記データバスに結合され、前記クロック回路ブロックの前記低減された電力モードを活性化及び不活性化する電力管理回路ブロックを備える態様を更に含む請求項１に記載の方法。
【請求項４】
前記データバスに結合され、前記アクセス回路ブロックに向けられる前記バス上に前記代わりの応答を生成することにより前記アクセス回路ブロックから前記クロック回路ブロックまでの前記データアクセス通信に応答する電力管理回路ブロックを備える態様を更に含む請求項１に記載の方法。
【請求項５】
前記データバスに結合され、前記クロック回路ブロックに対するクロック速度を増加させることにより前記アクセス回路ブロックから前記クロック回路ブロックまでの前記データアクセス通信に応答する電力管理回路ブロックを備える態様を更に含む請求項１に記載の方法。
【請求項６】
前記データバスに結合され、前記アクセス回路ブロックに向けられる前記バス上に前記代わりの応答を生成すると共に前記クロック回路ブロックに対するクロック速度を増加させることにより前記アクセス回路ブロックから前記クロック回路ブロックまでの前記データアクセス通信に応答する電力管理回路ブロックを備える態様を更に含む請求項１に記載の方法。
【請求項７】
前記クロック信号を前記クロック回路ブロックに入力するクロック制御回路を備えると共にクロック制御信号を管理する前記電力管理回路ブロックを使用する態様を更に含む請求項６に記載の方法。
【請求項８】
前記クロック回路ブロックに対するクロック速度を減少させる態様が前記クロック信号をブロックする態様を含む請求項７に記載の方法。
【請求項９】
前記クロック回路ブロックに対するクロック速度を減少させる態様が前記クロック信号をブロックする態様を含む請求項１に記載の方法。
【請求項１０】
電力管理回路ブロックを備える前記ステップが前記制御クロックブロックに対応する電力制御レジスタを備える態様を含む請求項２に記載の方法。
【請求項１１】
データバスを介してクロック回路ブロックに結合されるアクセス回路ブロックを有するディジタル電子回路構成において消費される電力を管理するためのシステムであって、前記クロック回路ブロックが、クロック信号に応答して前記データバスを介して通信するように構成及び配置され、
少なくとも前記クロック回路ブロックに対するクロック速度を減少させることによって、低減された電力モードにおいて前記クロック回路ブロックをセットする手段と、
続いて前記アクセス回路ブロックから前記クロック回路ブロックまでのデータアクセス通信に応答し、前記アクセス回路ブロックに向けられる前記データバス上に代わりの応答を生成し、前記クロック回路ブロックに対するクロック速度を増加させ、前記代わりの応答が、前記低減された電力モード以外のモードにおいて前記クロック回路ブロックが応答する、クロックの周期の間に行われる手段と
を有するシステム。
【請求項１２】
前記データバスに結合され、前記アクセス回路ブロックから前記クロック回路ブロックまでのデータアクセス通信に対して前記バスをモニタするように構成及び配置される電力管理回路ブロックを更に含む請求項１１に記載のシステム。
【請求項１３】
前記データバスに結合され、前記クロック回路ブロックの前記低減された電力モードを活性化及び不活性化するように構成及び配置される電力管理回路ブロックを更に含む請求項１１に記載のシステム。
【請求項１４】
前記データバスに結合され、直接的に前記バス上に前記代わりの応答を生成することにより前記アクセス回路ブロックから前記クロック回路ブロックまでの前記データアクセス通信に応答するように構成及び配置される電力管理回路ブロックを更に含む請求項１１に記載のシステム。
【請求項１５】
前記データバスに結合され、前記クロック回路ブロックに対する前記クロック速度を増加させることにより前記アクセス回路ブロックから前記クロック回路ブロックまでの前記データアクセス通信に応答するように構成される電力管理回路ブロックを更に含む請求項１１に記載のシステム。
【請求項１６】
前記データバスに結合され、直接的に前記バス上に前記代わりの応答を生成すると共に前記クロック回路ブロックに対するクロック速度を増加させることにより前記アクセス回路ブロックから前記クロック回路ブロックまでの前記データアクセス通信に応答するように構成及び配置される電力管理回路ブロックを更に含む請求項１１に記載のシステム。
【請求項１７】
前記クロック信号を前記クロック回路ブロックに入力するクロック制御回路を備えるように構成及び配置されるクロック制御回路であって、前記電力管理回路ブロックが前記クロック制御回路を管理するように構成及び配置されるクロック制御回路を更に含む請求項１６に記載のシステム。
【請求項１８】
前記クロック速度が減少するとき、前記クロック回路ブロックに対する前記クロック信号がブロックされる請求項１７に記載のシステム。
【請求項１９】
前記クロック速度が減少するとき、前記クロック回路ブロックに対する前記クロック信号がブロックされる請求項１１に記載のシステム。
【請求項２０】
前記電力管理回路ブロックが前記制御クロックブロックに対応する電力制御レジスタを含む請求項２に記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概してディジタル電子装置と、更に特にパーソナルコンピュータシステムに対して消費電力を低減するための方法及び装置に関する。
【０００２】
【従来の技術】
電子業界において、高出力かつ高機能回路を実現するための努力が続けられている。これに関連した重要な成果が、シリコンウエハの小さな領域における回路の超大規模集積回路の製作を通じて実現された。この種の集積回路は、特定の順序で実行される一連のステップを通じて開発される。このようなデバイスを設計する主な目的は、相対的に低い電力を消費する一方、高速で動作するデバイスを実現することを含んでいる。
【０００３】
コンピュータ設計者がパーソナルコンピュータの消費電力の低減を所望する理由には様々ある。例えば、電力についてポータブルコンピュータは通常バッテリーに依存している。ポータブルコンピュータの回路及び周辺装置によって消費される電力が少ないほど、バッテリーは長持ちするであろう。ポータブルコンピュータ用途に加えて、低消費電力のステーショナリ（例えば、デスクトップ）コンピュータを所有することもしばしば所望される。低減された消費電力によりエネルギーコストが低減され、累積的には過度のエネルギー消費の環境への負の影響が低減されるからである。更に、少ない電力しか消費しないように設計されるデスクトップコンピュータはまた少ない熱しか発生しない。このことは、前記デスクトップコンピュータがより小型であると共に軽減された冷却への要求を伴って製作され得ることを意味する。
【０００４】
このようなデバイスにおける消費電力を低減するために前記アプローチが用いられた。一つのアプローチは、例えば、所定の期間使用されなかった周辺装置又は非常に大きな機能システムブロックの電源を切ることである。他の知られている技術では、ディジタル回路をドライブしているクロック速度を減少されることによってコンピュータの消費電力が低減されている。クロックレートと消費電力との間に直接的な関係があるため、クロックレートのいかなる低減も通常消費電力を低減するであろう。
【０００５】
半導体デバイスは、最新の電子デバイスを構成するために多く使用されている。このような電子デバイスの性能を向上されるために、ずっとより多数のこのようなデバイスを一つのシリコンウエハに集積することが必要となる。より多くのデバイスを所与の表面領域上に形成するよう前記半導体デバイスがスケールダウンされる（すなわちより小さく製作される）ために、前記デバイスの構成及びこのようなデバイスを製作するために使用される製造技術はより改良された。このような半導体デバイスを改良する、向上されたこの製造能力により、カスタマイズされたチップの、増加し続ける普及がもたらされた。多くの用途に対して、各チップは通常、共通データバス上の通信用の、一つ又はそれ以上の動作クロックによってドライブされる。これらの共通バス用途において、各々のこれらのチップによって消費される電力を管理しようとする試みは、電力低減されたチップ又はブロックをフル動作モードに移行することに起因する多数の遅延により困難となっている。
【０００６】
従って、効率的な態様、及び相対的に少量の電力を消費する一方で、高速で動作するデバイスを実現するという理想と合うような態様で、通信結合されたチップ又は機能ブロックに対する消費電力を管理する方法が必要となる。
【０００７】
【発明が解決しようとする課題】
本発明は、電力低減されたチップ又はブロックへのアクセスにトランスペアレントな態様で、電力低減されたチップ又はブロックのフル動作モードへの移行を許容する電力効率マルチブロックデータ処理構成によって上記必要性に応えることに向けられている。
【０００８】
【課題を解決するための手段】
一つの実施例によれば、電力管理システムにより、他のバス結合された回路ブロックにトランスペアレントな態様で、選択された回路ブロックの、電力低減された動作が許容される。本発明の一つの実施例と合うように、前記アプローチは、データバスを介してクロック回路ブロックに結合されるアクセス回路ブロックを具備するディジタル電子回路構成において施される。前記クロック回路ブロックは、前記データバスを介して通信する前記クロック回路ブロックの性能を妨げる前記クロック回路ブロックに対するクロック速度を減少させる（例えば、低減又はブロックする）ことによって電力管理される。一旦前記クロック回路ブロックが、低減された電力モードにセットされると、前記アクセス回路ブロックから前記クロック回路ブロックまでのデータアクセス通信に対して前記バスがモニタされる。このような通信に応答して、前記データバス上に前記アクセス回路ブロックに向けられる代わりの応答が生成され、前記クロック回路ブロックに対する前記クロック速度は増加すると共に前記アクセス回路ブロックとの更なる通信のために、低減された電力モードから解除される。前記代わりの応答は、前記低減された電力モード以外のモードにおいて前記クロック回路ブロックが応答する、クロックの周期の間に行われる。
【０００９】
本発明の他の態様は、上記のアプローチ又は該アプローチのバリエーションを用いた回路構成及び方法に向けられると共に関係する。
【００１０】
本発明の上記要約は、本発明の、各々示されている実施例又は全ての構成例を記載することを意図するものではない。後続する図及び詳細な記載はこれらの実施例を更に詳細に例示している。
【００１１】
本発明は、添付図に関連して、本発明の様々な実施例の次の詳細な記載を考慮して更に完全に理解されてもよい。
【００１２】
本発明が様々な変形例及び代わりの形態に修正可能である一方で、特定の例は図の例によって示されたと共に詳細に記載されるであろう。しかし、本発明が記載される特定の実施例に限定されるべきではないということは理解されるべきである。逆に、本発明は、従属請求項によって規定されるような発明の請求の範囲内に収まる全ての変形例、類似例及び代替例をカバーするべきである。
【００１３】
【発明の実施の形態】
本発明は、データバス及びクロック回路を介して通信的に結合される半導体チップデバイスの設計に概して適用可能であると考えられる。本発明は、このようなデータバスを介して、電力制御された第二の機能ブロックへのアクセスを要求する第一の機能ブロックにトランスペアレントな動作によって利する半導体チップを含む用途に対して特に有利であることが分かった。本発明はあまり限定されない一方で、以下で議論されるように、このような環境における例の議論を通じて本発明の様々な態様の評価が最もよく得られる。
【００１４】
実施例において、バス結合されたデータ処理構成における複数のクロックブロックによって消費される電力を管理する方法により、前記クロックブロックの速度、及びそれ故に前記クロックブロックによる電力消費を制御するためのクロック制御回路が使用される。前記クロック回路ブロックは、前記データバスを介して通信する前記クロック回路ブロックの性能を妨げる前記クロック回路ブロックに対するクロック速度を減少させる（例えば、低減又はブロックする）ことによって電力管理される。この電力低減された動作は、電力低減モードにおいて動作している前記クロックブロックと通信しようとしている、他のバス結合された回路ブロックにトランスペアレントな態様で実現される。一旦前記クロック回路ブロックが、低減された電力モードにセットされると、前記アクセス回路ブロックから前記クロック回路ブロックまでのデータアクセス通信に対して前記バスはモニタされる。このような通信に応答して、前記データバス上に前記アクセス回路ブロックに向けられる代わりの応答が生成され、前記クロック回路ブロックに対する前記クロック速度は増加すると共に前記アクセス回路ブロックとの更なる通信のために、低減された電力モードから解除される。前記代わりの応答は、前記低減された電力モード以外のモードにおいて前記クロック回路ブロックが応答する、クロックのインターバルの間に行われる。前記要求するブロックにトランスペアレントな態様で前記代わりの応答を発生させることによって、本発明のこの態様は、電力管理される前記ブロックの設計を変更又は修正することなく、該回路の外側から、バス結合された回路内のブロックの電力管理を有利に提供する。
【００１５】
上記の実施例は、モニタされ得るバスを介してそこからデータを要求する他の回路ブロックによってアドレスする回路ブロックを使用して、一つ又はそれ以上のクロック回路ブロックがアクセスされるような、様々な種類のバス結合されたデータ処理構成に適用可能である。これに関連して、本発明の様々な実施例が、例えばアドバンスドマイクロコントローラバスアーキテクチャ（Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ　Ｂｕｓ　Ａｒｃｈｉｔｅｃｔｕｒｅ（“ＡＭＢＡ”））、ＡＭＢＡ−アドバンスドペリフェラルバス（ＡＭＢＡ−Ａｄｖａｎｃｅｄ　Ｐｅｒｉｐｈｅｒａｌ　Ｂｕｓ（“ＡＰＢ”））、アドバンスドハイパフォーマンスバス（Ａｄｖａｎｃｅｄ　Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ　Ｂｕｓ（“ＡＨＢ”））のような高速バス、及び他の種類の、ＡＲＭによるデータ処理構成を使用して処理構成に向けられている。本発明の他の実施例は、アメリカ合衆国特許公開公報第Ｒｅ．３６，８３９号に示されていると共に記載されている構成への代わりの省電力アプローチとしてのＩＢＭ社のコアコネクトオンチップバス（ＣｏｒｅＣｏｎｎｅｃｔ　ｏｎ−ｃｈｉｐ　ｂｕｓ）及びモトローラ社のＩＰ−バス（ＩＰ−ｂｕｓ）と、以下更に例示されるような他のデータハイパフォーマンスバスＣＰＵ構成とに向けられている。
【００１６】
この場合前記図を参照すると、図１は、本発明の実施例による、電力管理される、バス結合された回路ブロック１００の構成を示している。本発明の前記電力管理システムにより、他のバス結合された回路ブロックにトランスペアレントであると共にバス結合された回路ブロック１００内のブロックにアクセスする回路ブロックにトランスペアレントな態様で、選択された回路ブロックの電力低減された動作が許容される。アプリケーション又は顧客向け特定機能ブロックは、アドバンスドシステムバス（Ａｄｖａｎｃｅｄ　Ｓｙｓｔｅｍ　Ｂｕｓ（ＡＳＢ）１０２及びＶＬＳＩペリフェラルバス（ＶＬＳＩ　Ｐｅｒｉｐｈｅｒａｌ　Ｂｕｓ（ＶＰＢ））１０４に結合される一つ又はそれ以上の前記示されているブロックを含む回路１００の様々な態様に集積され得る。マスタ／スレーブ通信関係を使用して、各バスを通じて回路１００の前記ＡＳＢ及び前記ＶＰＢブロックが通信に備えられる。前記マスタ／スレーブ通信は、１９９８年１２月１８日公開のシリアル番号第０９／２１６，２９１号の特許出願公開公報又はアメリカ合衆国特許公開公報（登録番号第ＶＬＳＩ．２３７ＰＡ号）に関連して記載されているアプローチを使用することを含む多くの態様で実現され得る。この内容において、前記マスタは、前記通信を開始するデバイス又はアクセス回路ブロックであり、前記スレーブは、ターゲットの応答部又は開始された通信の回路１００内のバス結合された回路ブロックである。
【００１７】
回路１００は、様々なバス結合されたデバイスを含んでいる。該多くのデバイスのうち、ＡＲＭ　ＣＰＵ１０６と、ＡＳＢからＶＰＢへのインタフェイス（ＡＳＢ−ｔｏ−ＶＰＢ　ｉｎｔｅｒｆａｃｅ）１０８と、ＡＳＢバス１０２及びＶＰＢバス１０４に結合される電力管理回路（ＰＭＵ）１１０とが示されている。電力管理回路１１０は、回路１００内の様々なクロックブロック、すなわちクロック制御回路１１２の助けを借りてバス上で通信するクロックブロックに接続されるクロックを管理するように設計されている。外部のデバイスがバス１０２を使用して通信するとき、ＰＭＵ１１０は、“スリーピング”ブロックがバス上でアドレスされるかどうかを確認又は検出し、確認又は検出した場合、アドレスされたブロックにｗａｋｅｕｐ信号を送信する論理回路を含んでいる。一つの特定の構成例において、クロック制御回路１１２は、前記アドレスされたブロックに結合される前記クロック信号がフルスピードでサイクルすることを許容することにより、前記アドレスされたブロックに対するｗａｋｅｕｐ信号に応答する。“スリープ”モードが、（例えば、クロック制御回路１１２によって生成されるような）より遅いクロック速度で動作している前記アドレスされたブロックに対応する場合、このウェイクアップタスクは前記クロック速度をフルスピードに戻すタスクを伴うであろう。しかし、“スリープ”モードが、例えばクロック制御回路１１２によって完全にディスエーブルされるクロックを有する、前記アドレスされたブロックに対応する場合、このウェイクアップタスクは前記アドレスされたブロックに対して前記クロックを再びオンするタスクを伴うであろう。何れの例においても、クロック速度は増加し、それによって低電力モードからの復帰がもたらされる。この構成例において、回路１００は、外部デバイスを内部回路ブロックに結合するために、バスブリッジインタフェイスＰＣＩブリッジ１１４のようなバスブリッジインタフェイスを含んでいる。ＣＰＵ１０４は、外部バスインタフェイス１２０及び１２６を介して多重メモリユニット１２２、１２４、及び１２８と通信している。多重メモリユニットは、フラッシュ型、ＳＲＡＭ型、及びＤＲＡＭ型のメモリデバイスを含んでいる。ただし、ＲＯＭメモリを含む他のメモリデバイスも使用されてもよい。回路１００は、限定されないが、ＪＴＡＧテストインタフェイス用のＪＴＡＧテストポート１３０と、オンチップＡＳＢ２ＶＰＢブリッジインタフェイス１３２と、ディスプレイ（ドットマトリックス型又はセグメント型）及び入力デバイスのインタフェイス用の汎用入力／出力インタフェイス１３４と、バッテリーを電源としているリアルタイムクロック（ＲＴＣ）ユニット１３６と、ユニバーサルシリアルバス（ＵＳＢ）デバイスインタフェイス１３８と、ＵＡＲＴデバイス１４０及びＩｒＤＡインタフェイスを有するＵＡＲＴ１４２と、Ｉ２Ｃインタフェイス１４４と、内部クロック１４６と、タイマ１４８と、ＰＬＬ１５０とのようなインタフェイスも含んでいる。バス１０２が、示されているＡＭＢＡ−ＡＳＢバスを使用して構成されると、バスアービトレーション信号は前記バスインタフェイスによって規定され、セントラルバスデコーダ１５２及びセントラルバスアービタ１５４によってそれぞれドライブされる。
【００１８】
ＰＭＵ１１０に割り当てられるタスクが、独立したブロックにおいて備えられるか、前記バスに結合される様々な他のブロック（例えば、クロック生成回路１１２及び／又はＡＲＭ　ＣＰＵ１０６）内に分散され得ることは評価されるであろうが、図１における回路例１００では、電力管理されるべき前記回路ブロックに結合されるクロックを制御の目的で停止するように構成されるＰＭＵ１１０が描かれている。以下の議論は、本発明のＰＭＵの動作の実施例に向けられている。
【００１９】
ＰＭＵ１１０は、ＡＳＢバス１０２及びＶＰＢバス１０４に結合される電力制御レジスタ（ＰＣＲ）１１１を含んでいる。ＰＭＵ１１０によって電力管理されるべき回路１００内の各々のブロックに対して、ＰＣＲ１１１内に対応するレジスタがある。常に動作していて、ＰＬＬ１５０によって直接得られるクロック信号を有するクロック生成回路１１２は、制御されることを必要とすると共にＢＣＬＫ信号とＮＢＣＬＫ信号との両方を使用する回路１００内の各々のブロックに対するスイッチング回路を含んでいる。クロックスイッチは、各々のブロックに対してクロックがどのように生成されるか、及びどの回路ブロックが電力管理されるべきかに依存して、回路１００内の様々な位置に配置される。制御されるべき各々のクロックはクロックスイッチを含んでいる。
【００２０】
この場合図２Ａ〜２Ｂを参照すると、クロック生成回路１１２と、ＡＳＢスレーブのためのクロック制御機能を備える電力管理回路１１０Ａとが、それぞれ本発明の実施例となる。節電のために回路ブロックをスリープモードにする際に、ユーザが命令をＰＭＵ１１０ＡのＰＣＲ１１１内の対応するブロックのＳＴＯＰビット（図２Ｂ参照）に書き込むと、選択されたターゲットの回路ブロックに結合されるクロックが停止されるか、前記回路ブロックに入力される信号がブロックされるかの何れかとなる。ＰＭＵ１１０Ａは、（図２Ａの）クロック生成回路１１２に入力されるクロックイネーブル信号ＣＬＫＥＮ＃を生成する。クロック生成回路１１２は、ＰＭＵ１１０ＡからのＣＬＫＥＮ＃信号に応答して、クロックの立下りエッジの後、ターゲットのブロックへのクロック入力をオフし、停止信号ＨＡＬＴＥＤをアクティブにする。前記ターゲットのブロックはこの場合、クロック信号が受信され、前記ターゲットの回路ブロックが再び活性化されるまで電力低減モード又は“スリープ”モードになる。
【００２１】
回路１００の個々の回路ブロックにアクセスする際、図２ＢのＰＭＵ１１０は、ＤＳＥＬ（デバイス選択（ｄｅｖｉｃｅ　ｓｅｌｅｃｔ））、ＰＳＥＬ（周辺選択（ｐｅｒｉｐｈｅｒａｌ　ｓｅｌｅｃｔ））、又は前記ブロックに対するウェイクアップとしての働くｗａｋｅｕｐ信号のような外部信号を監視することによってデバイス（又はターゲットの回路ブロック）がアクセスされていることを検出する。全てのこれらの信号は、図２Ａのクロック生成回路１１２に入力されるＣＬＫＥＮ＃信号を形成するために互いに組み合わされる（図２Ｂ参照）。非停止信号（ｎｏｎ−ｈａｌｔｅｄ　ｓｉｇｎａｌ）は、前に電力低減された回路ブロックを再活性化するように生成回路１１２から前記ターゲットのブロックに送信される。
【００２２】
この場合図３Ａ及び３Ｂを参照すると、タイミング図の例は、制御されているクロック領域の関数として電力管理回路によってｗａｋｅｕｐ源に供給される応答信号を示している。特に、ＢＣＬＫはバスクロックタイミングに対応しており、一方ＮＢＣＬＫは反転されただけの同じ信号である。ＡＳＢデバイス（又はターゲットの回路ブロック）がＡＳＢマスタ（アクセス回路）によってアクセスされているとき、ＤＳＥＬ信号が検出されると即座にＰＭＵ１１０ＡはＡＳＢバスを占有する。クロックがオンされている間、ＰＭＵ１１０ＡはＡＳＢスレーブへの信号をゲート制御し（図２）、ＢＷＡＩＴ信号を前記マスタに入力する。関係する実施例において、ＰＭＵ１１０Ａは前記信号をゲート制御し、ＢＬＡＳＴ信号又はＢＥＲＲＯＲ信号の何れかを前記マスタに入力する。
【００２３】
一旦ＡＳＢスレーブのクロックがオンすると、ＰＭＵ１１０ＡはＤＳＥＬ信号が通過することを可能にし、アクセスされているＡＳＢスレーブが応答することを可能にするバックグランドに移行する。前記クロックがオンにされている間、ＰＭＵは、前記マスタと前記スレーブとの両方に対するハンドシェークの要求を満足する。前記マスタの側において、ＰＭＵはＢＷＡＩＴ信号（及び他の応答信号）を供給して、前記スレーブが前記マスタに待機するよう求めるような態様を前記マスタに与えている。前記スレーブの側において、ＰＣＲ１１１を通じてＰＷＵは、前記スレーブのクロックをオンし、それからＤＳＥＬが通過することを可能にし、前記マスタが前記スレーブにアクセスし始めたような態様及び前記スレーブが正しい応答信号で応答しなければならない態様を呈する。回路１００におけるブロックに依存して、前記スレーブが、制御のためにＮＢＣＬＫ領域をちょうど使用する間、前記マスタは、ＢＣＬＫ又はＮＢＣＬＫの何れか、若しくは両方を使用するであろう。
【００２４】
図３Ａと図３Ｂとの両方のタイミング図において、前記デコーダの両方が第二のＮＢＣＬＫクロックサイクルでＷＡＩＴの状態を実行すると共に第二のＮＢＣＬＫクロックサイクルの立下りエッジでハイのＤＳＥＬ信号をアクティブにする一方で、ＮＴＲＡＮの状態はＮＣＬＫの第一の立下りエッジと第二の立下りエッジとの間に存在している。しかし、図３Ａに示されているように、ＰＭＵに関連してＮＢＣＬＫクロックが使用されているところでは、ｈａｌｔｅｄ信号はＮＢＣＬＫサイクルの立下りエッジで停止し、ＮＢＣＬＫサイクルの次の先頭のエッジが始まるとき一つのｈａｌｔｅｄ＿ｆａｌｌ信号は終了するので、ＰＭＵは、ＤＳＥＬ信号をゲート制御する際、二つのＷＡＩＴ状態信号のみを挿入するであろう。ｈａｌｔｅｄ＿ｆａｌｌ信号は、ｈａｌｔｅｄ＿ｄｅｌ信号の終端を順にトリガするＳＴＯＰ信号を終了させるので、二つのＷＡＩＴ状態のみが挿入されることを許される。図３Ｂに示されているように、ＰＭＵに関連してＢＣＬＫクロックが使用されているところでは、ＳＴＯＰ信号及びｈａｌｔｅｄ＿ｄｅｌは　ＢＣＬＫクロックサイクルに起因して半サイクル遅れて終了するので、ＰＭＵは、ＤＳＥＬ信号をゲート制御する際、三つのＷＡＩＴ状態信号を挿入するであろう。本発明のアプローチを用いると、ＰＭＵは、前記マスタ及びスレーブにトランスペアレントなＡＳＢブロックに対してクロックをオンすることが可能となる。
【００２５】
前記ｗａｋｅｕｐ信号が外部ソースから入力されるとき、ＣＬＫＥＮ＃信号（図２Ｂ参照）はＰＭＵによってアクティブにされ、前記クロックは単にオンされ、ＡＳＢ又はＶＰＢデバイスが前記要求に応答することが可能となる。前記要求は外部ソースから入力されるので、ＰＭＵはいかなるバス応答もマスタに供給し戻す必要はない。図４Ａにおいて、タイミング図の例は、ＶＰＢデバイスが約三つのクロックサイクルの周期に渡ってアクセスされているタイミングを示している。ＶＰＢデバイスにアクセスする際、ＡＳＢ−ＶＰＢブリッジは応答信号をＡＳＢバスに向ける。ＰＡ／ＰＤのタイミングラインに示されているように、ＶＰＢデバイスアドレッシング及びデータセットアップは完了するまでに通常三つ又は四つのクロックサイクルを要する。サイクル数はＡＳＢからＶＰＢへのブリッジ（ＡＳＢ−ｔｏ−ＶＰＢ　Ｂｒｉｄｇｅ）１３２の設計に依存している。ＡＳＢからＶＰＢへのブリッジ１３２は、ＰＳＥＬをアクティブにすることによって周辺デバイスにアクセスし、それからアドレス及びデータを出力する。この期間の間、ＰＳＥＬ及びＰＷＲＩＴＥ信号はハイになっていて、前記デバイスが選択されていると共に書き込まれていることを示している。第二のフルクロックサイクルの間、データ転送が発生している間にＰＳＴＢはハイになっている。前記クロックはそれからアドレス及びデータ上に落ち着き、その後前記アドレス及びデータ信号は消滅する。図４Ｂにおいて、同様なタイミング図の例により、ＶＰＢデバイスが、強化されたデータセットアップに起因して約四つのクロックサイクルの周期に渡ってアクセスされているタイミングが示されている。該強化されたデータセットアップにより、ＰＳＴＢ信号を約一つのクロックサイクル分遅延させる間、ＰＳＥＬ及びＰＷＲＩＴＥ信号の期間が長くなることは注意されるべきである。
【００２６】
この場合図５を参照すると、電力管理回路１１０Ｂは本発明の実施例によるＶＰＢスレーブデバイスのためのクロック制御を伴って動作する。この実施例において、回路１１０ＢはＶＰＢバス制御信号ＰＳＥＬ、ＰＳＴＢ、及びＰＲＤＹなしで動作する。ＰＭＵ回路１１０Ｂは、ＰＭＵ１１０Ｂが第二のフリップフロップ（図２Ｂ参照）から生成されるｈａｌｔｅｄ＿ｄｅｌ信号を供給していない点でＰＭＵ回路１１０Ａと異なる。ＰＳＥＬ信号を検出する際、ＰＭＵは、ＣＬＫＥＮ＃信号をクロック構成１１２に送信することによってターゲットのクロックブロックの前記クロックをオンし始め、従って前記ターゲットの回路ブロックを再び活性化する。
【００２７】
この場合図６Ａ〜６Ｂを参照すると、タイミング図の例は、本発明の実施例によるＶＰＢデバイスのための、ＰＭＵで管理されるＰＣＬＫを示している。図６Ａにおいて、タイミング図の例は、ＶＰＢデバイスが約三つのクロックサイクルの周期に渡ってアクセスされているタイミングを示している。ＰＡ／ＰＤのタイミングラインに示されているように、第一の一つの又は二つのクロックサイクルが始めのデータセットアップのために使用されつつ、ＶＰＢデバイスアドレッシング及びデータセットアップは完了するまでに通常三つ又は四つのクロックサイクルを要する。これにより、ＰＳＴＢの立下りエッジが現れる前に十分な期間でクロックをオンすることが可能となる。ＡＳＢからＶＰＢへのブリッジ１３２は、ＰＳＥＬをアクティブにすることによって周辺デバイスにアクセスし、それからアドレス及びデータを出力する。この期間の間、ＰＳＥＬ及びＰＷＲＩＴＥ信号はハイになっていて、前記デバイスが選択されていると共に書き込まれていることを示している。第二のフルクロックサイクルの間、データ転送が発生している間にＰＳＴＢはハイになっている。前記クロックはそれからアドレス及びデータ上に落ち着き、その後前記アドレス及びデータ信号は消滅する。
【００２８】
図６Ｂにおいて、タイミング図の例により、ＶＰＢデバイスが、強化されたデータセットアップに起因して約四つのクロックサイクルの周期に渡ってアクセスされているタイミングが示されている。該強化されたデータセットアップにより、ＰＳＴＢ信号を約一つのクロックサイクル分遅延させる間、ＰＳＥＬ及びＰＷＲＩＴＥ信号の期間が長くなることは注意されるべきである。前記タイミング図は、ＰＳＥＬ、ＰＳＴＢ、及びＰＷＲＩＴＥがアクティブにされるとき、ＶＰＢデバイスがクロックの立上りエッジでデータを取り込んでいることも示している。図６Ａと図６Ｂとを比較すると、たとえ図６Ｂに強化されたデータセットアップがあっても、ｈａｌｔｅｄ信号は二つのサイクルの間ハイの状態を保っており、ｈａｌｔｅｄ＿ｆａｌｌ信号は半サイクルの間ハイになっており、ｓｔｏｐ信号は両方のデータセットアップに対して２．５サイクルの間ハイの状態を保っている。更に、データセットアップ期間にかかわらず、ｐｃｌｋは、ｐｃｌｋ＿ｇがハイになっているとき両方の図に対してｓｔｏｐビットの立下りエッジでイネーブルされ、ｐｃｌｋ＿ｇはｐｃｌｋ信号と同じタイミングパターンで継続する。この例において、ＶＰＢデバイスのクロックは、信号がマスタに送信されることを要求しないような簡略化されたＰＭＵ回路１１０Ｂを具備するＶＰＢブロックにトランスペアレントな態様でオンされる。ここで、前記マスタは前記アクセス回路のことである。
【００２９】
図７を参照すると、電力管理回路１１０Ｃは、本発明の他の実施例によるＶＰＢスレーブデバイスのクロック制御を伴って動作する。ＰＭＵ回路１１０Ｃは、ＰＳＥＬ、ＰＲＤＹ、及びＰＳＴＢ制御信号をリレーするための追加論理を前記ＶＰＢデバイスクロックの前記クロックに供給する。この例において、ＶＰＢスレーブデバイスは、前記クロックブロックに送信されるＰＳＥＬ及びＰＳＴＢ信号をゲート制御すると共にペリフェラルリード（ＰＲＤＹ）応答をＡＳＢからＶＰＢへのブリッジに供給することによってＶＰＢデバイスのクロックがオンされた後にのみ、アクセスされることが可能である。ＰＭＵからのＰＲＤＹ制御信号は、ＰＭＵからの、反転されたｈａｌｔｅｄ＿ｓｙｎｃ＿１信号と共に、ターゲットのＶＰＢブロックからのＰＲＤＹ信号をＡＮＤゲートで追加することによって形成される。ＰＭＵからのＰＳＴＢ制御信号は、ＰＳＴＢ信号と、ＰＭＵからの、反転されたｈａｌｔｅｄ＿ｓｙｎｃ＿１信号とをＡＮＤゲートで追加することによって形成される。ＰＭＵからのＰＳＥＬ制御信号は、ＰＳＥＬ信号と、ＰＭＵからの、反転されたｈａｌｔｅｄ＿ｓｙｎｃ信号とをＡＮＤゲートで追加することによって形成される。一旦ＶＰＢブロックへのクロックがオンされると、ＰＭＵによりＰＳＥＬがＶＰＢブロックに通過することが可能となる。ＰＭＵは、ＶＰＢブロックからのＰＲＤＹ信号がＡＳＢからＶＰＢへのブリッジに通過されると共にＰＳＴＢ信号が、アクセスされているＶＰＢブロックに通過することを可能にするレディー信号（ｒｅａｄｙ　ｓｉｇｎａｌ）もアクティブにする。
【００３０】
図８を参照すると、タイミング図の例は、本発明の他の実施例によるＶＰＢデバイスのための、ＰＭＵで管理されるＰＣＬＫを示している。ＶＰＢデバイスは、ＰＳＥＬ及びＰＲＤＹ信号をゲート制御する構成の場合、約五つのサイクルの周期に渡ってアクセスされている。第一の一つの又は二つのクロックサイクルがデータをセットアップするために使用され（ＰＡ／ＰＤ参照）、これにより、ＰＳＴＢの立下りエッジが現れる前に十分な期間でクロックはオンされることが可能となる。ＰＳＥＬ、ＰＳＴＢ、及びＰＷＲＩＴＥがアクティブにされるとき、ＶＰＢデバイスはクロックの立上りエッジでデータを取り込んでいる。ｐｒｄｙ＿ｐｍｕがハイになるのに先行して、ハイのｈａｌｔｅｄ信号はローになり、それ故に約半サイクルの間ｈａｌｔｅｄ＿ｆａｌｌ信号はハイになる。ｈａｌｔｅｄ＿ｆａｌｌ信号の立下りエッジで、ｓｔｏｐ信号がローに落ちると共にｈａｌｔｅｄ＿ｓｙｎｃ信号及びｐｓｅｌ＿ｐｍｕがハイになる一方で、ｐｃｌｋはイネーブルされる（ｐｃｌｋ＿ｇがハイになる）。一つのサイクルの後、ｈａｌｔｅｄ＿ｓｙｎｃ＿１信号及びｐｓｔｂ＿ｐｍｕはハイになり、その後ｐｒｄｙ＿ｐｍｕはすぐにハイになる。ＰＳＴＢ信号がローになると、ｐｓｔｂ＿ｐｍｕ及びｐｒｄｙ＿ｐｍｕはローになり、ＰＳＥＬ信号に後続するｐｓｅｌ＿ｐｍｕは両方とも同時にローになる。一旦ＶＰＢデバイスがイネーブルされると、ｐｃｌｋ及びｐｃｌｋ＿ｇは同じレートでクロックし続ける。ＰＭＵは、アクセスされているデバイスの前記回路ブロックにトランスペアレントな態様でアクセスされているＶＰＢデバイスへのクロックをオンすることが可能である。
【００３１】
関係する用途において、ＶＰＢ及びＡＳＢクロックはオフされ、それからｓｔｏｐビットに書き込むことによってオンされ、それからＡＳＢ又はＶＰＢの何れかのバスを使用してＶＰＢ又はＡＳＢデバイスにアクセスする。本発明は、クロックが節電のために制御され得る、様々な種類のバス結合された回路構成に適用可能である。本発明は上記の特定の例に限定されないとみなされるべきであるが、むしろ従属請求項において完全に詳述されているような、本発明の全ての態様をカバーすることが理解されるべきである。本発明が適用可能であってもよい多数の構成と共に様々な変形例及び同等のプロセスは本発明の範囲に属している。例えば、上記のバスは必ずしも上で議論された種類である必要がない。更に、当業者は、実施例及び用途例が特定の用途例に対していかに容易に設計されてもよい一方で、他のタイミング回路及び関係する回路チップ構成も受け入れられるという理解において、前記タイミング回路が有用であることを評価するであろう。前記請求項はこのような代わりのアプローチをカバーすることも意図するものである。
【図面の簡単な説明】
【図１−１】本発明の用途例による、バス結合された回路ブロックの構成例である。
【図１−２】本発明の用途例による、バス結合された回路ブロックの構成例である。
【図２Ａ】本発明の用途例による、クロック生成回路の構成例である。
【図２Ｂ】本発明の用途例による、クロック制御機能を具備する電力管理回路の構成例である。
【図３Ａ−１】本発明の用途例による、前記電力管理回路によってｗａｋｅｕｐ信号源に入力される応答信号を示すタイミング図である。
【図３Ａ−２】本発明の用途例による、前記電力管理回路によってｗａｋｅｕｐ信号源に入力される応答信号を示すタイミング図である。
【図３Ｂ−１】本発明の用途例による、前記電力管理回路によってｗａｋｅｕｐ信号源に入力される応答信号を示す他のタイミング図である。
【図３Ｂ−２】本発明の用途例による、前記電力管理回路によってｗａｋｅｕｐ信号源に入力される応答信号を示す他のタイミング図である。
【図４Ａ】本発明の用途例による、３−クロックＶＰＢデバイスクロックサイクルのタイミング図である。
【図４Ｂ】本発明の用途例による、強化されたデータセットアップを具備する３−クロックＶＰＢバスサイクルの他のタイミング図である。
【図５】本発明の用途例による、ＶＰＢデバイスのクロック制御機能を具備する電力管理回路の構成例である。
【図６Ａ】本発明の用途例による、３−クロックＶＰＢバスサイクルのために周辺クロックで制御される電力管理回路のタイミング図である。
【図６Ｂ】本発明の用途例による、強化されたデータセットアップを具備する３−クロックＶＰＢバスサイクルのために周辺クロックで制御される電力管理回路の他のタイミング図である。
【図７】本発明の用途例による、ＶＰＢデバイスのクロック制御機能を具備する他の電力管理回路の構成例である。
【図８−１】本発明の用途例による、３−クロックＶＰＢバスサイクルのために周辺クロックで制御される他の電力管理回路のタイミング図である。
【図８−２】本発明の用途例による、３−クロックＶＰＢバスサイクルのために周辺クロックで制御される他の電力管理回路のタイミング図である。
【図１−１】
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【図１−２】
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【図２Ｂ】
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【図３ａ−１】
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【図３ａ−２】
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【図３ｂ−１】
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【図３ｂ−２】
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【図５】
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【図６−ａ】
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【図６−ｂ】
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【図７】
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【図８−１】
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【図８−２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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