(57)【要約】第一の端子、第二の端子および第三の端子のみを有する非反転トランジスタスイッチには、第二及び第三の端子に接続されるトランジスタであって、第二の端子と第三の端子との間を電流が流れることのできるＯＮのスイッチング状態と、第二の端子と第三の端子との間を流れる電流が遮断されるＯＦＦのスイッチング状態とを有するトランジスタが含まれている。そのトランジスタスイッチにはまた、第二および第三の端子に接続される電圧安定器が含まれている。そのトランジスタスイッチにはさらに、第一の端子と、第二の端子と、トランジスタと、電圧安定器とに接続されるＣＭＯＳインバータが含まれている。使用に際して、ＣＭＯＳインバータは、トランジスタがＯＦＦのスイッチ状態にあるとき、電圧安定器と第二の端子との間に流れる電流を遮断する。
2004525552.tif 000002
【特許請求の範囲】
【請求項１】
３端子のみを有する非反転トランジスタスイッチであって、前記３端子は、第一の端子と第二の端子と第三の端子であり、
（ａ）第二および第三の端子に接続されるトランジスタであって、第二の端子と第三の端子との間に電流が流れることのできるＯＮのスイッチング状態と、第二の端子と第三の端子との間に流れる電流が遮断されるＯＦＦのスイッチング状態とを有するトランジスタと、
（ｂ）第二および第三の端子に接続される電圧安定器と、
（ｃ）第一の端子と、第二の端子と、前記トランジスタと、前記電圧安定器とに接続される相補金属酸化物半導体（ＣＭＯＳ）インバータであって、前記トランジスタがＯＦＦのスイッチング状態にあるとき、前記電圧安定器と第二の端子との間に流れる電流を遮断するＣＭＯＳインバータと
を備える非反転トランジスタスイッチ。
【請求項２】
前記電圧安定器が前記ＣＭＯＳインバータに電圧を供給する請求項１に記載のスイッチ。
【請求項３】
前記トランジスタが電界効果トランジスタ（ＦＥＴ）として形成されており、前記第一のＦＥＴには、ドレインとソースとゲートとが含まれていて、前記第一のＦＥＴのドレインが、第三の端子と、第二の端子に接続されている前記第一のＦＥＴのソースとに接続されている請求項１に記載のスイッチ。
【請求項４】
前記第一のＦＥＴが、Ｎチャンネル・エンハンスメントモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である請求項３に記載のスイッチ。
【請求項５】
前記電圧安定器が第二の電界効果トランジスタ（ＦＥＴ）として形成されており、前記第二のＦＥＴには、ドレインとソースとゲートとが含まれていて、前記第二のＦＥＴのドレインが第三の端子に接続されており、前記第二のＦＥＴのソースが前記ＣＭＯＳインバータに接続されており、前記第二のＦＥＴのゲートが第二の端子に接続されている請求項３に記載のスイッチ。
【請求項６】
前記第二のＦＥＴが、Ｎチャンネル・デプレションモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である請求項５に記載のスイッチ。
【請求項７】
前記ＣＭＯＳインバータが、第一の端子と、第二の端子と、前記第一のＦＥＴのゲートと、前記第二のＦＥＴのソースとに接続されている請求項５に記載のスイッチ。
【請求項８】
前記ＣＭＯＳインバータが、
ａ．第三の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第三のＦＥＴのドレインが前記第一のＦＥＴのゲートに接続されており、前記第三のＦＥＴのソースが第二の端子に接続されており、前記第三のＦＥＴのゲートが第一の端子に接続されている第三のＦＥＴと、
ｂ．第四の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第四のＦＥＴのドレインが前記第一のＦＥＴのゲートに接続されており、前記第四のＦＥＴのソースが前記第二のＦＥＴのソースに接続されており、前記第四のＦＥＴのゲートが第一の端子に接続されている第四のＦＥＴと
を備えている請求項７に記載のスイッチ。
【請求項９】
前記第三のＦＥＴが、Ｎチャンネル・エンハンスメントモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記第四のＦＥＴが、Ｐチャンネル・エンハンスメントモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である請求項８に記載のスイッチ。
【請求項１０】
前記スイッチが、ヒステリシスを呈示する請求項８に記載のスイッチ。
【請求項１１】
前記ＣＭＯＳインバータが、さらに
（ａ）第五の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第五のＦＥＴのソースが前記第二のＦＥＴのソースに接続されており、前記第五のＦＥＴのゲートが第一の端子に接続されている第五のＦＥＴと、
（ｂ）第六の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第六のＦＥＴのドレインが前記第三のＦＥＴのドレインに接続されており、前記第六のＦＥＴのソースが第五のＦＥＴのドレインに接続されている第六のＦＥＴと、
（ｃ）第七の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第七のＦＥＴのドレインが前記第六のＦＥＴのドレインに接続されており、前記第七のＦＥＴのゲートが第六のＦＥＴのゲートに接続されている第七のＦＥＴと、
（ｄ）第八の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第八のＦＥＴのドレインが前記第七のＦＥＴのソースに接続されており、前記第八のＦＥＴのソースが第二の端子に接続されており、前記第八のＦＥＴのゲートが第一の端子に接続されている第八のＦＥＴと、
（ｅ）第九の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第九のＦＥＴのドレインが前記第六のＦＥＴのゲートに接続されており、前記第九のＦＥＴのソースが前記第二のＦＥＴのソースに接続されており、前記第九のＦＥＴのゲートが前記第一のＦＥＴのゲートに接続されている第九のＦＥＴと、
（ｆ）第十の電界効果トランジスタ（ＦＥＴ）であって、ドレインとソースとゲートとが含まれており、前記第十のＦＥＴのドレインが前記第九のＦＥＴのドレインに接続されており、前記第十のＦＥＴのソースが第二の端子に接続されており、前記第十のＦＥＴのゲートが前記第九のＦＥＴのゲートに接続されている第十のＦＥＴと
を備える請求項８に記載のスイッチ。
【請求項１２】
３端子のみを有する非反転トランジスタスイッチであって、前記３端子は、第一の端子と第二の端子と第三の端子であり、
（ａ）ドレインとソースとゲートとが含まれている第一のトランジスタであって、前記第一のトランジスタのドレインが第三の端子に接続されており、前記第一のトランジスタのソースが第二の端子に接続されている第一のトランジスタと、
（ｂ）ドレインとソースとゲートとが含まれている第二のトランジスタであって、前記第二のトランジスタのドレインが第三の端子に接続されており、前記第二のトランジスタのゲートが第二の端子に接続されている第二のトランジスタと、
（ｃ）ドレインとソースとゲートとが含まれている第三のトランジスタであって、前記第三のトランジスタのドレインが前記第一のトランジスタのゲートに接続されており、前記第三のトランジスタのソースが第二の端子に接続されており、前記第三のトランジスタのゲートが第一の端子に接続されている第三のトランジスタと、
（ｄ）ドレインとソースとゲートとが含まれている第四のトランジスタであって、前記第四のトランジスタのドレインが前記第一のトランジスタのゲートに接続されており、前記第四のトランジスタのソースが前記第二のトランジスタのソースに接続されており、前記第四のトランジスタのゲートが第一の端子に接続されている第四のトランジスタと
を備える非反転トランジスタスイッチ。
【請求項１３】
前記第一のトランジスタが、Ｎチャンネル・エンハンスメントモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である請求項１２に記載のスイッチ。
【請求項１４】
前記第二のトランジスタが、Ｎチャンネル・デプレッションモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である請求項１３に記載のスイッチ。
【請求項１５】
前記第三のトランジスタが、Ｎチャンネル・エンハンスメントモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記第四のトランジスタが、Ｐチャンネル・エンハンスメントモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である請求項１４に記載のスイッチ。
【請求項１６】
前記スイッチがヒステリシスを呈示する請求項１５に記載のスイッチ。
【請求項１７】
さらに、（ａ）ドレインとソースとゲートとが含まれている第五のトランジスタであって、前記第五のトランジスタのソースが前記第二のトランジスタのソースに接続されており、前記第五のトランジスタのゲートが第一の端子に接続されている第五のトランジスタと、
（ｂ）ドレインとソースとゲートとが含まれている第六のトランジスタであって、前記第六のトランジスタのドレインが前記第三のトランジスタのドレインに接続されており、前記第六のトランジスタのソースが前記第五のトランジスタのドレインに接続されている第六のトランジスタと、
（ｃ）ドレインとソースとゲートとが含まれている第七のトランジスタであって、前記第七のトランジスタのドレインが前記第六のトランジスタのドレインに接続されており、前記第七のトランジスタのゲートが前記第六のトランジスタのゲートに接続されている第七のトランジスタと、
（ｄ）ドレインとソースとゲートとが含まれている第八のトランジスタであって、前記第八のトランジスタのドレインが前記第七のトランジスタのソースに接続されており、前記第八のトランジスタのソースが第二の端子に接続されており、前記第八のトランジスタのゲートが第一の端子に接続されている第八のトランジスタと、
（ｅ）ドレインとソースとゲートとが含まれている第九のトランジスタであって、前記第九のトランジスタのドレインが前記第六のトランジスタのゲートに接続されており、前記第九のトランジスタのソースが前記第二のトランジスタのソースに接続されており、前記第九のトランジスタのゲートが前記第一のトランジスタのゲートに接続されている第九のトランジスタと、
（ｆ）ドレインとソースとゲートとが含まれている第十のトランジスタであって、前記第十のトランジスタのドレインが前記第九のトランジスタのドレインに接続されており、前記第十のトランジスタのソースが第二の端子に接続されており、前記第十のトランジスタのゲートが前記第九のトランジスタのゲートに接続されている第十のトランジスタと
を備える請求項１６に記載のスイッチ。
【請求項１８】
３端子のみを有する非反転トランジスタスイッチであって、前記３端子は、第一の端子と第二の端子と第三の端子であり、
（ａ）ドレインとソースとゲートとが含まれている第一のトランジスタであって、前記第一のトランジスタのドレインが第三の端子に接続されており、前記第一のトランジスタのソースが第二の端子に接続されている第一のトランジスタと、
（ｂ）ドレインとソースとゲートとが含まれている第二のトランジスタであって、前記第二のトランジスタのドレインが第三の端子に接続されており、前記第二のトランジスタのゲートが第二の端子に接続されている第二のトランジスタと、
（ｃ）ドレインとソースとゲートとが含まれている第三のトランジスタであって、前記第三のトランジスタのドレインが前記第一のトランジスタのゲートに接続されており、前記第三のトランジスタのソースが第二の端子に接続されており、前記第三のトランジスタのゲートが前記第２のトランジスタのソースに接続されている第三のトランジスタと、
（ｄ）ドレインとソースとゲートとが含まれている第四のトランジスタであって、前記第四のトランジスタのドレインが前記第一のトランジスタのゲートに接続されており、前記第四のトランジスタのソースが前記第二のトランジスタのソースに接続されており、前記第四のトランジスタのゲートが第一の端子に接続されている第四のトランジスタと
を備える非反転トランジスタスイッチ。
【請求項１９】
３端子のみを有する非反転トランジスタスイッチであって、前記３端子は、第一の端子と第二の端子と第三の端子であり、
（ａ）ドレインとソースとゲートとが含まれている第一のトランジスタであって、前記第一のトランジスタのドレインが第三の端子に接続されており、前記第一のトランジスタのソースが第二の端子に接続されている第一のトランジスタと、
（ｂ）ドレインとソースとゲートとが含まれている第二のトランジスタであって、前記第二のトランジスタのドレインが第三の端子に接続されており、前記第二のトランジスタのゲートが第二の端子に接続されている第二のトランジスタと、
（ｃ）ドレインとソースとゲートとが含まれている第三のトランジスタであって、前記第三のトランジスタのドレインが前記第一のトランジスタのゲートに接続されており、前記第三のトランジスタのソースが前記第二のトランジスタのソースに接続されており、前記第三のトランジスタのゲートが第一の端子に接続されている第三のトランジスタと、
（ｄ）第一の端子と第二の端子とを有する抵抗器であって、前記抵抗器の第一の端子は、前記第３のトランジスタのドレインに接続されており、前記抵抗器の第二の端子は、前記第２のトランジスタのゲートに接続されている抵抗器と
を備える非反転トランジスタスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはトランジスタスイッチに関し、より詳しくは３端子の非反転トランジスタスイッチに関する。
【背景技術】
【０００２】
トランジスタスイッチまたはトランジスタは、業界で良く知られており、商業上普通に用いられている。トランジスタは、増幅およびスイッチングを可能とする固体電子装置である。
【０００３】
非反転トランジスタスイッチは、業界で良く知られており、様々な異なるアプリケーションで普通に用いられているトランジスタスイッチの１つのタイプである。
【０００４】
１つの潜在的なアプリケーションの例として、非反転トランジスタスイッチは、電源回路の放電スイッチとして普通に用いられている。具体的には、非反転トランジスタスイッチは、電源回路に存在する（例えば、電力サージの結果生じる）過剰な電圧を消散させるのに役立つ。理解できるとおり、過剰な電圧を適切に消散させることができないと潜在的に電源回路を損傷し得る。
【０００５】
別の潜在的なアプリケーションの例として、非反転トランジスタスイッチは、マイクロプロセッサおよびデジタルシステムにおいて電源をモニタする監視スイッチとして普通に用いられている。使用に際して、非反転トランジスタスイッチは、電源の電圧レベルをモニタし、かつ電源がプリセットされた閾値未満に低下するとリセット信号を行使するのに役立つ。
【０００６】
非反転トランジスタスイッチは、典型的には少なくとも４つの端子を備えており、そのスイッチの「第二の」反転が行われるようにするために、１つの端子は入力信号に接続されており、別の端子は負荷に接続されており、また別の端子は接地されており、そして最後の端子は電源に接続されている。
【０００７】
３端子しか備えていない非反転トランジスタスイッチが、業界で良く知られていて広く使われている。３端子しか備えていない非反転トランジスタスイッチには、入力信号に接続される第一の端子、接地される第二の端子および負荷に接続される第三の端子が含まれている。３端子しか備えていない非反転トランジスタスイッチは、電源に接続される第四の端子を必要としておらず、それによって、少なくとも４端子を備える非反転トランジスタスイッチよりも３端子しか備えていない非反転トランジスタスイッチのほうが望ましいものとなっている。
【０００８】
Ｊ．Ｓ．コンドン（Ｃｏｎｇｄｏｎ）による米国特許第５，１３４，３２３号において、３端子のみを有する非反転トランジスタスイッチが開示されており、その３つの端子は、第一の端子、第二の端子および第三の端子として識別されている。そのスイッチは、第一、第二および第三のトランジスタを備えている。第一のトランジスタにはベース、エミッタおよびコレクタ電極が含まれており、ベース電極は第一の端子に結合されている。第二のトランジスタには、ドレイン、ゲートおよびソース電極が含まれており、ドレイン電極は第三の端子に結合されている。第三のトランジスタには、ベース、エミッタおよびコレクタ電極が含まれており、エミッタ電極は第二の端子に接続されており、かつコレクタ電極は第三の端子に接続されている。第一のトランジスタのコレクタ電極は、第二のトランジスタのソース電極および第三のトランジスタのベース電極に結合されている。第二のトランジスタのゲート電極および第三のトランジスタのエミッタ電極は、第一のトランジスタのエミッタ電極に結合されている。使用に際して、非反転トランジスタスイッチのスイッチングは、第三のトランジスタのコレクタ電極とエミッタ電極との間で起こり、第三のトランジスタのコレクタ電極はそのスイッチの第三の端子に接続されており、第三のトランジスタのエミッタ電極はそのスイッチの第二の端子に接続されている。
【０００９】
前述の、Ｊ．Ｓ．コンドンによる米国特許第５，１３４，３２３号に開示されている３端子非反転トランジスタスイッチは、良く知られ、商業上広く用いられてはいるが、顕著な欠点がある。具体的には、高入力信号電圧を第一の端子に印加する際に、第三の端子と第二の端子との間の電流漏れがゼロよりも著しく高くなり、非常に好ましくないものであることが見出されている。実際、高入力信号電圧を第一の端子に印加する際に、第三の端子と第二の端子との間の電流漏れは、およそ第二のトランジスタ（第二のトランジスタは、好ましくは、ＥＰＩ・ＦＥＴまたはチャンネル抵抗器として形成されている）のＩＤＳＳ値であり、アプリケーションによっては非常に望ましくないものであることが見出されている。
【特許文献１】
米国特許５，１３４，３２３号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、新規な改良されたトランジスタスイッチを提供することである。
【００１１】
本発明の別の目的は、非反転であるトランジスタスイッチを提供することである。
【００１２】
本発明のさらに別の目的は、３端子しか含んでいない前述のようなトランジスタスイッチを提供することである。
【００１３】
本発明のなおも別の目的は、入力信号に接続される第一の端子、接地される第二の端子および負荷に接続される第三の端子を備える前述のようなトランジスタスイッチを提供することである。
【００１４】
本発明のさらになおも別の目的は、論理高入力信号を第一の端子に印加する際に第三の端子と第二の端子との間の電流漏れを制限する前述のようなトランジスタスイッチを提供することである。
【００１５】
本発明の別の目的は、ヒステリシスを呈示する前述のようなトランジスタスイッチを提供することである。
【００１６】
本発明のさらに別の目的は、大量生産でき、部品数が最小であって、大きさが制限されており、迅速に動作し、信頼性があり、必要とされる入力電力量が制限されており、かつ大変容易に使用できる、前述のようなトランジスタスイッチを提供することである。
【課題を解決するための手段】
【００１７】
したがって、３端子のみを有する非反転トランジスタスイッチが提供されており、前記３端子は、第一の端子、第二の端子および第三の端子であり、前記非反転トランジスタスイッチは、第二および第三の端子に接続されるトランジスタスイッチを備えており、前記トランジスタスイッチは、第二の端子と第三の端子との間に電流が流れることのできるＯＮのスイッチング状態と第二の端子と第三の端子との間に流れる電流が遮断されるＯＦＦのスイッチング状態とを有していて、電圧調整器が第二および第三の端子に接続され、かつ相補金属酸化物半導体（ＣＭＯＳ）インバータが、第一の端子と、第二の端子と、前記トランジスタスイッチと、前記電圧調整器とに接続され、前記ＣＭＯＳインバータは、前記トランジスタスイッチがそのＯＦＦのスイッチング状態にあるとき前記電圧調整器と第二の端子との間に流れる電流を遮断する。
【００１８】
本発明のさらなる目的ならびに特長および利点は、以下の記述で部分的に説明されており、記述から部分的に明らかであり、または発明を実施して知ることができる。記述においては、その一部を構成している添付図面が参照され、そこには発明を実施するための特定の実施例が例示して示されている。それらの実施例は、当業者が発明を実施することができるように充分詳細に記述されており、かつ発明の範囲から逸脱することなく、他の実施例を用いたり、構造的な変化をもたらしたりできることが理解される。したがって、以下の詳細な説明は、制限的な意味で受け取られるべきではなく、本発明の範囲は、添付した特許請求の範囲によって最も良く定義される。
【発明を実施するための最良の形態】
【００１９】
ここで図１を参照すると、参照番号１１で広く識別される従来技術の３端子非反転トランジスタスイッチが示されている。スイッチ１１は、参照することでここに取り込まれる、Ｊ．コンドンによる米国特許５，１３４，３２３号に記述されているタイプのものである。
【００２０】
スイッチ１１には、第一の端子１３、第二の端子１５および第三の端子１７が含まれている。スイッチ１１にはさらに、ＮＰＮバイポーラトランジスタ１９、Ｎチャンネル空乏層式接合電界トランジスタ（ＪＦＥＴ）２１およびＮＰＮバイポーラトランジスタ２３が含まれている。
【００２１】
スイッチ１１の入力端子として働く第一の端子１３が、トランジスタ１９のベース２５に接続している。トランジスタ１９のエミッタ２７が、第二の端子１５に接続している。トランジスタ１９のコレクタ２９が、ＪＦＥＴ２１のソース３１とトランジスタ２３のベース３３とに接続している。ＪＦＥＴ２１のゲート３５が第二の端子１５に接続している。ＪＦＥＴ２１のドレイン３７が、第三の端子１７に接続している。トランジスタ２３のエミッタ３９が、第二の端子１５に接続している。トランジスタ２３のコレクタ４１が、第三の端子１７に接続している。
【００２２】
使用に際して、従来技術のスイッチ１１は、３端子非反転スイッチとして以下のように機能する。低入力信号電圧（すなわち、トランジスタ１９の閾値電圧未満の何らかの電圧）を第一の端子１３に印加すると、結果としてコレクタ２９とエミッタ２７との間のコンダクタンスが低くなる。ＪＦＥＴ２１はドレイン３７とソース３１との間で導通し、ソース３１からの全電流がトランジスタ２３のベース３３に流れる。続いて電流がベース３３に流れると、トランジスタ２３はコレクタ４１とエミッタ３９との間に高いコンダクタンスを有することになる。結果として、低入力信号電圧を第一の端子１３に印加すると、第三の端子１７と第二の端子１５との間に存在する導電率が高くなり、それによって第三の端子１７に低い出力信号電圧を生じる。
【００２３】
高入力信号電圧（すなわち、トランジスタ１９の閾値電圧を超える何らかの電圧）を第一の端子１３に印加すると、結果としてコレクタ２９とエミッタ２２との間に高いコンダクタンスを生じる。ＪＦＥＴ２１は、ドレイン３７とソース３１との間で導通し、ソース３１からの電流は、トランジスタ１９のコレクタ２９とエミッタ２７とを介して第二の端子に分流される。ソース３１から第二の端子１５への電流の分流の結果、ベース３３に電圧が印加され、それはトランジスタ２３の閾値電圧未満であるが、それによって続いて、トランジスタ２３がコレクタ４１と３９との間に低いコンダクタンスを有するものとなる。結果として高い入力信号電圧が第一の端子１３に印加されて、第三の端子１７と第二の端子１５との間に存在する導電率が低くなり、それによって第三の端子１７に高い出力信号電圧を生じる。
【００２４】
商業上良く知られ、広く用いられてはいるが、従来技術のスイッチ１１には、１つの顕著な欠点がある。具体的には、前述のように、高入力信号電圧を第一の端子１３に印加すると、結果として第三の端子１７と第二の端子１５との間に低い導電率を生じるはずである。しかしながら、第一の端子１３に高い入力信号電圧を印加すると、第三の端子１７と第二の端子１５との間の電流漏れがゼロより著しく高くなり、これは全く望ましいものではない。実際、高い入力信号電圧を第一の端子１３に印加すると、第三の端子１７と第二の端子１５との間の電流漏れがおよそＪＦＥＴ２１のＩＤＳＳ値となる（それは、何十または何百マイクロアンペアものオーダーに到達し得る）ことが分かっているが、続いて、それはアプリケーション（例えば、マイクロプロセッサのリセット回路）によっては、受け入れられないものであることが見出される。
【実施例１】
【００２５】
したがって、ここで図２を参照すると、本発明の教示によって構築される３端子非反転トランジスタスイッチの第一の実施例が示されており、そのスイッチは広く参照番号１１１で表されている。
【００２６】
スイッチ１１１が端子を３つしか備えていない点で、スイッチ１１１は、従来技術のスイッチ１１に構造上類似する。具体的には、スイッチ１１１は、第一の端子１１３、第二の端子１１５および第三の端子１１７を備えている。ここで記述されているように、第一の端子１１３はスイッチ１１１の入力ノードとして働き、第二の端子１１５はスイッチ１１１の接地ノードとして働き、そして第三の端子１１７はスイッチ１１１の出力ノードとして働く。しかしながら、ノード１１３、１１５および１１７がそれぞれ、スイッチ１１１の入力、接地および出力ノードとして働かない多くの有用な構成がスイッチ１１１について存在するということが理解されるべきである。
【００２７】
以下にさらに詳細に記述されるように、スイッチ１１１は１つの注目すべき点を除いて、従来技術のスイッチ１１１と同様に機能する。具体的には、前述のとおり、高い入力信号電圧が第一の端子１３に印加されると、スイッチ１１は、第三の端子１７と第二の端子１５との間にかなりの量の電流漏れ（何十または何百マイクロアンペアおよびナノアンペア）を被り、それはアプリケーションによっては全く望ましいものではない。それに対して、スイッチ１１１は、高い入力信号電圧が第一の端子１１３に印加しても、第三の端子１１７と第二の端子１１５との間にかなり小さな量の電流漏れ（ナノアンペア、ピコアンペアまたはそれ未満のオーダー）しか被らず、それは本発明の主要な特長である。
【００２８】
スイッチ１１１は、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１１９と、Ｐチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２１と、Ｎチャンネル、デプレションモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２３と、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２５とを備える。
【００２９】
ＭＯＳＦＥＴ１１９には、ドレイン１２７と、第二の端子１１５に接続されるソース１２９と、第一の端子１１３に接続されているゲート１３１とが含まれている。トランジスタ１１９は、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として形成されるものに制限されるわけではないことに注意する。むしろトランジスタ１１９は、本発明の精神から逸脱することなく、代わりのタイプの同様の装置（例えば、ＮＰＮバイポーラトランジスタ）として形成され得ることが理解される。
【００３０】
ＭＯＳＦＥＴ１２１には、ＭＯＳＦＥＴ１１９のドレイン１２７に接続されるドレイン１３３と、ソース１３５と、第一の端子１１３とに接続されるゲート１３７とが含まれている。トランジスタ１２１は、Ｐチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として形成されるものに制限されるわけではないことに注意する。むしろトランジスタ１２１は、本発明の精神から逸脱することなく、代わりのタイプの同様の装置（例えば、ＰＮＰバイポーラトランジスタ）として形成され得ることが理解される。
【００３１】
ＭＯＳＦＥＴ１１９とＭＯＳＦＥＴ１２１とが合わさって、従来のＣＭＯＳ製造技術を用いて製造できる相補金属酸化物半導体（ＣＭＯＳ）インバータ１３９を形成する。しかしながら、回路の残りの部分にＣＭＯＳインバータ１３９が非伝統的な方法で接続されている点で、ＣＭＯＳインバータ１３９は従来のＣＭＯＳインバータとは異なっていることが理解される。具体的には、従来のＣＭＯＳインバータは、ＰチャンネルＭＯＳＦＥＴのソースが正の供給電圧（＋Ｖ）に接続され、そしてＮチャンネルＭＯＳＦＥＴのソースが接地されて、一組の相補供給電圧に接続されている。反対に、ＣＭＯＳインバータ１３９は、一組の相補供給電圧には接続されていない。むしろ、正の供給電圧に接続される代わりに、ＰチャンネルＭＯＳＦＥＴ１２１のソース１３５は、ＮチャンネルＭＯＳＦＥＴ１２３のソース１４１に接続されており、ＭＯＳＦＥＴ１２１のドレイン１４０は第三の端子１１７に接続されている。
【００３２】
ＣＭＯＳインバータ１３９は、図２に示されるような構成要素の特定の配置に制限されるものではないことに注意する。むしろＣＭＯＳインバータ１３９は、業界において良く知られている通常のいかなるＣＭＯＳインバータをも表すものであることが理解される。したがって、スイッチ１１１で示される特定のＣＭＯＳインバータは、本発明の精神から逸脱することなく、良く知られている他のタイプのＣＭＯＳインバータで置き換えることができる。
【００３３】
ＭＯＳＦＥＴ１２３には、第三の端子１１７に接続されるドレイン１４０と、ＭＯＳＦＥＴ１２１のソース１３５に接続されるソース１４１と、第二の端子１１５に接続されるゲート１４３とが含まれている。トランジスタ１２３は、Ｎチャンネル、デプレションモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として形成されるものに制限されるわけではないことに注意する。むしろ、トランジスタ１２３は、本発明の精神から逸脱することなく、代わりのタイプの同様の装置（例えば、Ｎチャンネル、デプレションモード接合電界トランジスタ（ＪＦＥＴ））として形成され得ることが理解される。
【００３４】
ＭＯＳＦＥＴ１２３は、スイッチ１１１の電圧安定器として機能する。実際、ＭＯＳＦＥＴ１２３は、以下にさらに詳細に記述されるように、第三の端子１１７からＣＭＯＳインバータ１３９へと通電される電圧を供給するのを主に専門とする低入力電流電圧安定器である。結果として、ＭＯＳＦＥＴ１２３は、本発明の精神から逸脱することなく、業界で良く知られている代わりのタイプの通常の電圧安定器で置き換えることができるということに注意すべきである。
【００３５】
ＭＯＳＦＥＴ１２５には、第三の端子１１７に接続されるドレイン１４５と、第二の端子１１５に接続されるソース１４７と、ＭＯＳＦＥＴ１１９のドレイン１２７およびＭＯＳＦＥＴ１２１のドレイン１３３に接続されるゲート１４９とが含まれている。ＭＯＳＦＥＴ１２５は、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として形成されるものに制限されるわけではないことに注意する。むしろ、ＭＯＳＦＥＴ１２５は、本発明の精神から逸脱することなく、代わりのタイプの同様の装置（例えば、ＮＰＮバイポーラトランジスタ）として形成され得ることが理解される。
【００３６】
ＭＯＳＦＥＴ１２５は、スイッチ１１１の主要スイッチング装置として機能することに注意する。具体的には、さらに以下に詳細に記述されるように、ＭＯＳＦＥＴ１２５は、第二の端子１１５と第三の端子１１７との間に電流が流れることのできるＯＮのスイッチング状態と第二の端子１１５と第三の端子１１７との間に流れる電流が遮断されているＯＦＦのスイッチング状態とを有する。そのようにＭＯＳＦＥＴ１２５は、本発明の精神から逸脱することなく、業界で良く知られている代わりのタイプの通常のスイッチング装置で置き換えることができることに注意する。
【００３７】
使用に際して、スイッチ１１１は、３端子の非反転スイッチとして以下のように機能する。低い入力信号電圧（すなわち、接地に関するＭＯＳＦＥＴ１１９の閾値電圧および接地に関するＭＯＳＦＥＴ１２１の閾値電圧未満の何らかの電圧であり、接地に関するＭＯＳＦＥＴ１２１の閾値電圧はＭＯＳＦＥＴ１２３の閾値の絶対値とＭＯＳＦＥＴ１２１の閾値の絶対値との差である）を第一の端子１１３に印加すると、結果としてドレイン１２７とソース１２９との間に低いコンダクタンスを生じ（すなわち、ＭＯＳＦＥＴ１１９をＯＦＦとする）、かつドレイン１３３とソース１３５との間に高いコンダクタンスを生じる（すなわち、ＭＯＳＦＥＴ１２１をＯＮとする）。さらには、ＭＯＳＦＥＴ１２３が、ドレイン１４０とソース１４１との間で導通し、ソース１４１からの電流が完全にＭＯＳＦＥＴ１２１を通ってＭＯＳＦＥＴ１２５のゲート１４９へと流れる。電流がゲート１４９へと流れると、続いて結果としてＭＯＳＦＥＴ１２５のドレイン１４５とソース１４７との間に高いコンダクタンスを生じる。その結果、低い入力信号電圧が第一の端子１１３に印加されると、第三の端子１１７と第二の端子１１５との間に存在する導電率が高くなり（すなわち、ＭＯＳＦＥＴ１２５をＯＮとし）、それによって、第三の端子１１７に低い出力信号電圧を生じる。
【００３８】
高い入力信号電圧（すなわち、接地に関するＭＯＳＦＥＴ１１９および接地に関するＭＯＳＦＥＴ１２１の閾値電圧を超える何らかの電圧）を第一の端子１１３に印加すると、結果としてドレイン１２７とソース１２９との間に高いコンダクタンスを生じ（すなわち、ＭＯＳＦＥＴ１１９をＯＮとし）、かつドレイン１３３とソース１３５との間に低いコンダクタンスを生じる（すなわち、ＭＯＳＦＥＴ１２１をＯＦＦとする）。さらには、ＭＯＳＦＥＴ１２３は、ドレイン１４０とソース１４１との間で導通する。ソース１４１の電圧は、ＭＯＳＦＥＴ１２３のピンチオフ電圧ほどまでに高く上昇し、その時点で、電流はＭＯＳＦＥＴ１２３を流れるのを止める。ソース１４１からの電流の第二の端子１１５への分流の結果、ＭＯＳＦＥＴ１２５の閾値電圧未満の電圧がゲート１４９に印加される。結果として、高い入力信号電圧が第一の端子１１３に印加すると、第三の端子１１７と第二の端子１１５との間に存在する導電率が低くなり（すなわち、ＭＯＳＦＥＴ１２５をＯＦＦとし）、それによって、第三の端子１１７に高い出力信号電圧が生じる。
【００３９】
スイッチ１１１は、その第二の端子と第三の端子との間に、従来技術のスイッチ１１よりも著しく低い量の電流漏れしか被らないという点で、スイッチ１１１は、従来技術のスイッチ１１よりもずっと有利に機能する。具体的には、高い入力信号電圧が第一の端子１１３に印加すると、第三の端子１１７と第二の端子１１５との間の電流漏れの量がゼロに近づき（電流漏れがナノアンペアおよびピコアンペアの範囲内またはそれ以下に落ち着き）、それは本発明の主要な目的である。具体的には、高い入力信号電圧が第一の端子１１３に印加すると、ＭＯＳＦＥＴ１２１は、ドレイン１３３とソース１３５との間に低いコンダクタンスを有し、かつＭＯＳＦＥＴ１２５は、ドレイン１４５とソース１４７との間に低いコンダクタンスを有する。ＭＯＳＦＥＴ１２１および１２５が双方ともＯＦＦとされると、第三の端子１１７と第二の端子１１５との間に発生する電流漏れの量が著しく低減されるが、それは非常に望ましいものである。
【００４０】
スイッチ１１１は、多くのタイプの通常のトランジスタスイッチの性能を向上するのに用いることができ、それは非常に望ましいものである。一例として、スイッチ１１１は、タイマー回路（例えば、ジェームズＳ．コンドンの名前で２００１年１０月３０日に出願された本件と共に審査中の米国特許出願番号１０／０１２，１８４号に記述されるタイプのもの）が被る電流ドレインを低減するのに用いることができる。別の例として、スイッチ１１１は、通常のトランジスタスイッチが被る始動電流レベルを向上するのに用いることができる。
【００４１】
本発明の精神から逸脱することなく、スイッチ１１１をわずかに変更することができることに注意すべきである。
【実施例２】
【００４２】
一例として、ここで図３を参照すると、本発明の教示によって構築される３端子非反転トランジスタスイッチの第二の実施例が示されており、そのスイッチは広く参照番号１５１で表されている。スイッチ１５１は、一つの注目すべき点を除いて全ての点でスイッチ１１１と同一である。具体的には、スイッチ１５１においては、ＭＯＳＦＥＴ１１９のゲート１３１はＭＯＳＦＥＴ１２３のソース１４１に接続されており、一方スイッチ１１１においては、ＭＯＳＦＥＴ１１９のゲート１３１はＭＯＳＦＥＴ１２１のゲート１３７に接続されている。
【実施例３】
【００４３】
別の例として、ここで図４を参照すると、本発明の教示によって構築される３端子非反転トランジスタスイッチの第三の実施例が示されており、そのスイッチは広く参照番号１６１で表されている。スイッチ１６１は、一つの注目すべき点を除いて全ての点でスイッチ１１１と同一である。具体的には、スイッチ１１１のＭＯＳＦＥＴ１１９は、スイッチ１６１の負荷抵抗器１６３と置き換えられており、負荷抵抗器１６３は、ＭＯＳＦＥＴ１２１のドレイン１３３に接続される第一の端子１６５と第二の端子１１５に接続される第二の端子１６７とを有している。
【００４４】
非常に有用ではあるが、スイッチ１１１には一つの顕著な欠点がある。具体的には、スイッチ１１１はヒステリシスを呈示しない。結果として、ＭＯＳＦＥＴ１１９と１２１の閾値電圧に近いノイズのある入力信号によって、潜在的にＭＯＳＦＥＴ１２５が望ましくない状態変化を被ることになるか、またはＯＮのスイッチング状態とＯＦＦのスイッチング状態との間にとどまることすらあり、このような間にとどまる状態では発振および高電力の損失が起こりやすい。
【００４５】
したがって、ヒステリシスを呈示するスイッチング装置が望まれる。ヒステリシスを示すスイッチング装置は、２つの異なる閾値電圧を用いることで、ノイズのある入力信号のために、一次スイッチング装置が望ましくない状態の条件を被ってしまうという問題を低減する。具体的には、ヒステリシスを呈示するスイッチング装置は、上昇または正の閾値電圧として通常言及される高い閾値電圧を典型的に用いて、低い入力信号から高い入力信号への移行の間、一次スイッチング装置をスイッチし、そして下落または負の閾値電圧として通常言及される低い閾値電圧を用いて、高い入力信号から低い入力信号への移行の間、一次スイッチング装置をスイッチする。
【実施例４】
【００４６】
したがって、ここで図５を参照すると、本発明の教示によって構築される３端子非反転の、ヒステリシスを有するトランジスタスイッチの第四の実施例が示されており、そのスイッチは、広く参照番号２１１で表されている。
【００４７】
スイッチ２１１には端子が３つしか備えられていないという点で、スイッチ２１１はスイッチ１１１と構造が類似する。具体的には、スイッチ２１１には、第一の端子１１３、第二の端子１１５および第三の端子１１７が備えられている。スイッチ２１１には、ＭＯＳＦＥＴ１１９、ＭＯＳＦＥＴ１２１、ＭＯＳＦＥＴ１２３およびＭＯＳＦＥＴ１２５が備えられているという点でスイッチ２１１はまた、スイッチ１１１にも構造が類似する。
【００４８】
スイッチ２１１にはスイッチ１１１のＣＭＯＳインバータ１３９とは構造の異なるＣＭＯＳインバータ２１２が備えられているという点で、スイッチ２１１はスイッチ１１１とは異なる。具体的には、ＣＭＯＳインバータ２１２は、ヒステリシスを呈示するよう構築されているが、一方ＣＭＯＳインバータ１３９は、ヒステリシスを呈示するよう構築されていない。
【００４９】
ＣＭＯＳインバータ２１２は、ＭＯＳＦＥＴ１１９と、ＭＯＳＦＥＴ１２１と、Ｐチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２１３と、Ｐチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２１５と、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２１７と、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２１９と、Ｐチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２１と、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２３とを備えている。
【００５０】
ＭＯＳＦＥＴ２１３には、ドレイン２２５と、ＭＯＳＦＥＴ１２３のソース１４１に接続されるソース２２７と、第一の端子１１３に接続されるゲート２２９とが含まれている。ＭＯＳＦＥＴ２１５には、ドレイン２３１と、ＭＯＳＦＥＴ２１３のドレイン２２５に接続されるソース２３３と、ゲート２３５とが含まれている。ＭＯＳＦＥＴ２１７には、ＭＯＳＦＥＴ２１５のドレイン２３１に接続されるドレイン２３７と、ソース２３９と、ＭＯＳＦＥＴ２１５のゲート２３５に接続されるゲート２４１とが含まれている。ＭＯＳＦＥＴ２１９には、ＭＯＳＦＥＴ２１７のソース２３９に接続されるドレイン２４３と、第二の端子１１５に接続されるソース２４５と、第一の端子１１３に接続されるゲート２４７とが含まれている。ＭＯＳＦＥＴ２２１には、ＭＯＳＦＥＴ２１５のゲート２３５に接続されるドレイン２４９と、ＭＯＳＦＥＴ１２３のソース１４１に接続されるソース２５１と、ＭＯＳＦＥＴ１２５のゲート１４９に接続されるゲート２５３とが含まれている。ＭＯＳＦＥＴ２２３には、ＭＯＳＦＥＴ２２１のドレイン２４９に接続されるドレイン２５５と、第二の端子１１５に接続されるソース２５７と、ＭＯＳＦＥＴ１２５のゲート１４９に接続されるゲート２５９とが含まれている。
【００５１】
スイッチ２１１のＣＭＯＳインバータ２１２は、通常のＣＭＯＳ作成技術を用いて作成することができる。しかしながら、伝統的ではない方法で回路の残りの部分にＣＭＯＳインバータ２１２が接続されるという点で、ＣＭＯＳインバータ２１２は、通常のＣＭＯＳインバータとはわずかに異なっていることが理解される。具体的には、通常のＣＭＯＳインバータと異なり、ＣＭＯＳインバータ２１２のソース１３５は、正の外部電源電圧よりもむしろＭＯＳＦＥＴ１２３のソース１４１へと接続されている。
【００５２】
スイッチ２１１の、ヒステリシスを示すＣＭＯＳインバータ２１２は、本発明の精神から逸脱することなく、周知のヒステリシスを示すＣＭＯＳインバータの代わりのタイプと置き換えることができることに注意すべきである。一例として、業界において、一つ以上の抵抗器を一つ以上のＭＯＳＦＥＴと交換可能に用いることはよく知られている。
【実施例５】
【００５３】
ここで図６を参照すると、本発明の教示によって構築される３端子非反転トランジスタスイッチの第五の実施例が示されており、そのスイッチは広く参照番号３１１で表されている。以下にさらに記述されるように、スイッチ３１１がヒステリシスを呈示するという点で、スイッチ３１１はスイッチ２１１と同様に機能する。
【００５４】
スイッチ３１１は、実際には商業的に利用可能な電子構成要素を用いて構築されたものであることに注意すべきである。さらには、構築を完了してスイッチ３１１がテストされ、図７に示されている前記テストを行った結果から入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔが得られた。（スイッチ３１１における閾値電圧の大きさおよび全ての信号電圧は、通常実施されるものよりおよそ４倍以上大きい。結果として、閾値および信号電圧の大きさの全てを４以上で割ることで、より有用なスイッチが生み出される。）
【００５５】
スイッチ３１１には端子が３つしか備えられていないという点で、スイッチ３１１はスイッチ２１１と構造が類似する。具体的には、スイッチ３１１は、第一の端子１１３と、第二の端子１１５と、第三の端子１１７とを備えている。理解されるとおり、スイッチ３１１をテストしている間、第一の端子１１３は入力電圧Ｖｉｎノードとして働き、第二の端子１１５は接地ノードとして働き、第三の端子１１７は出力電圧Ｖｏｕｔノードとして働く。
【００５６】
スイッチ３１１は、第三の端子１１７に接続されるドレイン３１５と、第二の端子１１５に接続されるソース３１７と、ソース３１７およびゲート３１９に接続されるＰウェル３１８とが含まれているＮチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３１３を備えている。理解できるとおり、ＭＯＳＦＥＴ３１１は、スイッチ３１１の一次スイッチング装置として働くという点で、ＭＯＳＦＥＴ３１３は、スイッチ２１１のＭＯＳＦＥＴ１２５と同様に機能する。
【００５７】
スイッチ３１１は、第三の端子１１７に接続されるドレイン３２３と、ソース３２５と、第二の端子１１５に接続されるゲート３２７とが含まれているＮチャンネル、デプレションモード、接合電界効果トランジスタ（ＪＦＥＴ）３２１を備える。理解できるとおり、ＪＦＥＴ３２１が電圧安定器として動作するという点で、ＪＦＥＴ３２１はＭＯＳＦＥＴ１２３と同様に機能する。
【００５８】
スイッチ３１１を実際に構築する間、トランジスタモデル番号Ｊ１０８がＪＦＥＴ３２１に用いられたことに注意すべきである。ＪＦＥＴ３２１の導電率が比較的高いレベルにあるために、約１Ｍオームの値を有する抵抗器Ｒ１がＪＦＥＴ３２１に接続されて、ＪＦＥＴ３２１を流れる潜り抜け電流（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ  ｃｕｒｒｅｎｔ）が制限された。抵抗器Ｒ１には、ＪＦＥＴ３２１のソース３２５に接続される第一の端子３２９と第二の端子３３１とが含まれている。
【００５９】
スイッチ３１１は、Ｐチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３３３と、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３３５とを備える。理解できるとおり、ＭＯＳＦＥＴ３３３と３３５とが合わさってスイッチ３１１の相補金属酸化物半導体（ＣＭＯＳ）インバータを形成する点で、ＭＯＳＦＥＴ３３３および３３５は、ＭＯＳＦＥＴ１１９および１２１と同様に機能する。
【００６０】
ＭＯＳＦＥＴ３３３は、ＭＯＳＦＥＴ３１３のゲート３１９に接続されるドレイン３３７と、抵抗器Ｒ１の第二の端子３３１に接続されるソース３３９と、第三の端子１１７およびゲート３４１に接続される基板３４０とを備える。ＭＯＳＦＥＴ３３５は、ＭＯＳＦＥＴ３３３のドレイン３３７に接続されるドレイン３４３と、第二の端子１１５に接続されるソース３４５と、第二の端子１１５に接続されるＰウェル３４６と、ＭＯＳＦＥＴ３３３のゲート３４１に接続されるゲート３４７とを備える。
【００６１】
スイッチ３１１はさらに、Ｎチャンネル、エンハンスメントモード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３４９と、抵抗器Ｒ２と、抵抗器Ｒ３とを備える。理解できるとおり、ＭＯＳＦＥＴ３４９と抵抗器Ｒ２およびＲ３とが合わさってスイッチ３１１のヒステリシスを提供する。
【００６２】
ＭＯＳＦＥＴ３４９は、ドレイン３５１と、第二の端子１１５に接続されるソース３５３と、第二の端子１１５に接続されるＰウェル３５４と、ＭＯＳＦＥＴ３１３のゲート３１９に接続されるゲート３５５とを備える。抵抗器Ｒ２は、およそ１Ｍオームの値を有しており、ＭＯＳＦＥＴ３４９のドレイン３５１に接続される第一の端子３５７と、ＭＯＳＦＥＴ３３５のゲート３４７に接続される第二の端子３５９とが含まれている。抵抗器Ｒ３は、およそ２．２Ｍオームの値を有しており、ＭＯＳＦＥＴ３３５のゲート３４７に接続される第一の端子３６１と、第一の端子１１３に接続される第二の端子３６３とが含まれている。
【００６３】
スイッチ３１１を実際に構築する間、従来技術の集積回路（ＩＣ）チップモデル番号ＣＤ４００７（それは、ＰウェルＣＭＯＳ集積回路アレイである）が用いられて、スイッチ２１１のＭＯＳＦＥＴ３１３と、ＭＯＳＦＥＴ３３３と、ＭＯＳＦＥＴ３３５と、ＭＯＳＦＥＴ３４９とを提供しており、前記ＩＣチップは、図６において点線の形に参照番号３６４で表されていることに注意すべきである。理解できるとおり、ＩＣチップ３６４の特定のピン番号が図６のカッコ内に示されている。
【００６４】
ＰウェルＣＭＯＳＩＣチップ３６４がスイッチ３１１を構築するのに使用されたが、本発明の精神から逸脱することなく、ＮウェルＣＭＯＳＩＣチップをチップ３６４と置き換えて用いることができるということが理解される。実際、ＮウェルＣＭＯＳＩＣチップをＩＣチップ３６４と置き換えて使うことによって大きな利点が数多く得られる。第一の利点として、ＮウェルＣＭＯＳＩＣチップをＩＣチップ３６４と置き換えて使うことで、ＭＯＳＦＥＴ３３３のＮウェル３４０を直接ソース３３９に接続することが可能となり、それによってＭＯＳＦＥＴ３３３の動作閾値が低下され、非常に望ましい。第二の利点として、ＮウェルＣＭＯＳＩＣチップをＩＣチップ３６４の代わりに用いると、多機能ＩＣ作成技術を用いてＮウェルＣＭＯＳＩＣチップを作成することが可能となり（それは、ＰウェルＣＭＯＳＩＣチップではできない）、非常に望ましい。第三の利点として、ＮウェルＣＭＯＳプロセスを用いると、Ｎチャンネル、デプレションモードＦＥＴ３２１の作成をも含めることができる。具体的にいうと、例えば、ＮウェルＣＭＯＳプロセスに別のゲート打ち込み装置または異なる酸化物の厚みを加えることによってＦＥＴ３２１を提供することができる。また、ＦＥＴ３２１のゲート３２７はピン１１５（それは、最も負のノードである）に接続されているので、ＦＥＴ３２１は、ＮウェルＣＭＯＳプロセスにおけるＪＦＥＴ「ウェル」装置として構築されてもよい。
【００６５】
スイッチ３１１をテストするために、パルス発生器ＰＧと、負荷抵抗器ＲＬＯＡＤと電源ＰＳとがスイッチ３１１に接続される。具体的にいうと、パルス発生器ＰＧには、第一の端子１１３に接続される第一の端子３６５と、第二の端子１１５に接続される第二の端子３６７とが含まれている。負荷抵抗器ＲＬＯＡＤは、およそ１００Ｋオームという値を有しており、第三の端子１１７および第二の端子３７１に接続される第一の端子３６９が含まれている。電源ＰＳは、およそ２２ボルトという値を有しており、負荷抵抗器ＲＬＯＡＤの第二の端子３７１に接続される第一の端子３７３と第二の端子１１５に接続される第二の端子３７５とが含まれている。
【００６６】
図６に示されるテストスイッチ３１１について、入力電圧信号Ｖｉｎを出力電圧信号Ｖ
ｏｕｔと比較してグラフで表したものが図７に示されており、そのグラフの表示は、電圧を表す垂直軸３７７と時間を表す水平軸３７９とを有する。第一の端子１１３における入
力電圧Ｖｉｎは、台形波を表しており、時間ゼロで入力電圧Ｖｉｎは高く（およそ８ボル
ト）、それは続いて、第三の端子１１７における出力電圧Ｖｏｕｔに高い論理値（およそ２２ボルト）を生成する。
【００６７】
入力電圧Ｖｉｎがゆっくりと低下すると、入力電圧Ｖｉｎは一旦下降閾値電圧ＶＴＨ−（およそ１．６ボルト）と等しくなって、ＭＯＳＦＥＴ３３５がＯＦＦとなり、ＭＯＳＦＥＴ３３３がＯＮとなる。結果として、ＪＦＥＴ３２１を流れる電流が、完全にＭＯＳＦＥＴ３３３を通ってＭＯＳＦＥＴ３１３のゲート３１９に流れ込む。電流がゲート３１９に流れ込む結果、続いてＭＯＳＦＥＴ３１３のドレイン３１５とソース３１７との間に高いコンダクタンスが生じ、それによって低い論理出力信号電圧Ｖｏｕｔ（およそ２．５ボルト）が生成される。
【００６８】
入力電圧Ｖｉｎが増大するまで出力電圧Ｖｏｕｔは低い論理値のままである。入力電圧Ｖｉｎが増大すると、いつかはＭＯＳＦＥＴ３３５がＯＮとなり、そしてＭＯＳＦＥＴ３３３がＯＦＦとなって、入力電圧Ｖｉｎが上昇閾値電圧ＶＴＨ＋（およそ５．２ボルト）に等しくなる。ＭＯＳＦＥＴ３３３がＯＦＦであるので、ソース３３９、抵抗器Ｒ１およびソース３２５における電圧は、およそ６ボルトまでにも高く上昇し、それはＪＦＥＴ３２１のピンチオフ電圧である。ＭＯＳＦＥＴ３３５がＯＮとなるので、ドレイン３４３は、ソース３４５を介してＭＯＳＦＥＴ３１３のゲート３１９を第二の端子１１５に接続し、結果としてゲート３１９における低い電圧およびＭＯＳＦＥＴ３１３のドレイン３１５とソース３１７との間に低いコンダクタンスを生じ、それによって高い論理出力信号電圧Ｖｏｕｔを生成する（およそ２２ボルト）。さらには、ＭＯＳＦＥＴ３３３がＯＦＦとされているので、スイッチ３１１のＣＭＯＳインバータは、第三の端子１１７と第二の端子１１５との間の電流漏れの量（およそ数マイクロアンペア）を最小限化するのに役立ち、それは本発明の主な目的であることに注意すべきである。
【００６９】
図５からはっきりと分かるように、上昇閾値電圧ＶＴＨ＋（およそ５．２ボルト）が下降閾値電圧ＶＴＨ−（およそ１．６ボルト）よりもずっと高いことに注意すべきである。スイッチ３１１がヒステリシスを呈示するので、ノイズのある入力電圧信号Ｖｉｎによってスイッチ３１１が望ましくない状態変化を被ることがなく、それは非常に望ましい。
【００７０】
簡単に上述したとおり、本発明の３端子非反転トランジスタスイッチは、多くの潜在的なアプリケーションを有する。一つの潜在的なアプリケーションの例として、本発明のトランジスタスイッチの各々は、マイクロプロセッサおよびデジタルシステムにおいて一つ以上の電源をモニタする監視スイッチとして用いられる。この能力において、各トランジスタスイッチは、以下にさらに詳細に記述されるように、電源のいずれかがプリセットされた閾値未満に低下するたびにリセット信号を行使する。
【００７１】
ここで図８を参照すると、動作回路の概略図が示されており、前記動作回路は広く参照番号４０１で識別されている。
【００７２】
動作回路４０１には、マキシム（Ｒ）インテグレイティッド・プロダクツによって製造され、製品番号ＭＡＸ８０９のもとで売られている３端子非反転マイクロプロセッサ・リセット回路が含まれており、前記マイクロプロセッサ・リセット回路は、ここでは参照番号４１１で識別されている。マイクロプロセッサ・リセット回路４１１は、非常に低い入力電圧を印加するとプルアップ抵抗器を低く保てないために適切に機能しない、広範囲にわたる同様の回路を表していることに注意する。前述の広範囲の同様の回路は、とりわけ、「パワーグッド（ｐｏｗｅｒ  ｇｏｏｄ）」回路、電圧検出器、リセット回路およびマイクロプロセッサ監視器としてしばしば言及され、前記回路は、ＯＮ状態、ＯＦＦ状態、低ライン（電力低下）状態またはその中の同様の状態を検出するのに普通に用いられている。以下にさらに詳細に記述されるとおり、本発明のスイッチは、任意の低電源状態の間のマイクロプロセッサ・リセット回路４１１からの不適切な「リセット」または「電圧グッド」出力を防止するのに用いることができる。
【００７３】
マイクロプロセッサ・リセット回路４１１には、電源Ｖｃｃ（例えば、５ボルト）に接続される入力電圧ピンＶｉｎ、接地される接地ピンＧＮＤおよび出力電圧ピンＶｏｕｔが含まれている。プルアップ抵抗器ＲＰＵＬＬ‐ＵＰは、一端が出力電圧ピンＶｏｕｔに接続され、他端が電源Ｖｃｃに接続される。
【００７４】
使用に際して、マイクロプロセッサ・リセット回路４１１は電源Ｖｃｃの電圧をモニタするのに用いることができる。図９は、入力電圧信号Ｖｉｎ（電源Ｖｃｃの電圧に等しい）を動作回路４０１の出力電圧信号Ｖｏｕｔと比較する一組のグラフを表したものである。入力電圧Ｖｉｎが三角波を表し、かつ時間ゼロでは、入力電圧Ｖｉｎは高く（およそ５ボルト）、続いてそれは出力電圧Ｖｏｕｔに高い論理値（およそ５ボルト）を生成する。
【００７５】
入力電圧Ｖｉｎがゆっくりと低下するにつれ、プルアップ抵抗器ＲＰＵＬＬ‐ＵＰを流れる電流は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに追従するように出力電圧Ｖｏｕｔをゆっくりと低下させる。一旦入力電圧Ｖｉｎが下降閾値電圧ＶＴＨ−に等しくなると、マイクロプロセッサ・リセット回路４１１は、出力電圧Ｖｏｕｔをおよそゼロに低下させる。さらには、入力電圧Ｖｉｎがゆっくりと増大するにつれ、一旦入力電圧Ｖｉｎは上昇閾値電圧ＶＴＨ＋と等しくなり、マイクロプロセッサ・リセット回路４１１は、出力電圧Ｖｏｕｔを上昇させておよそ５ボルトというその高い論理値に戻す。
【００７６】
しかしながら、マイクロプロセッサ・リセット回路４１１は、入力電圧Ｖｉｎがゼロに近づくとき適切に機能しないことに注意すべきである。具体的には、入力電圧Ｖｉｎが中間入力電圧値Ｖｉｎ’に等しいとき、マイクロプロセッサ・リセット回路４１１は、およそ１ボルト未満の偽出力電圧Ｖｏｕｔ’を生成する。出力電圧Ｖｏｕｔ’の値は無効ではないが、偽出力電圧Ｖｏｕｔ’の特定の値は低い有効論理値のままであり、それによってマイクロプロセッサ・リセット回路４１１は電源Ｖｃｃの電圧が高いと判断できなくなり、したがって、回路４０１のリセット信号を行使する。
【００７７】
ここで図１０を参照すると、動作回路が概略的に示されており、前記動作回路は広く参照番号４１２で識別されている。
【００７８】
動作回路４１２には、マイクロプロセッサ・リセット回路４１１が含まれている。動作回路４１２において、電源Ｖｃｃ（例えば、一定の５．０ＤＣ電圧を有する）に加えて、第二の電源Ｖｃｃ’（例えば、可変の３．３ＤＣ電圧を有する）の電圧をモニタするのにマイクロプロセッサ・リセット回路４１１が用いられているという点で、動作回路４１２は動作回路４０１とは異なっている。
【００７９】
マイクロプロセッサ・リセット回路４１１には、第二の電源Ｖｃｃ’に接続される入力電圧ピンＶｉｎと、接地される接地ピンＧＮＤと、出力電圧ピンＶｏｕｔとが含まれている。プルアップ抵抗器ＲＰＵＬＬ‐ＵＰは、一端がマイクロプロセッサ・リセット回路４１１の出力電圧ピンＶｏｕｔに接続されており、他端が第一の電源Ｖｃｃに接続されている。
【００８０】
使用に際して、マイクロプロセッサ・リセット回路４１１は、電源Ｖｃｃ’の電圧をモニタするのに用いることができる。図１１は、入力電圧信号Ｖｉｎ（電源Ｖｃｃ’に等しい）を動作回路４１２の出力電圧信号Ｖｏｕｔと比較する一組のグラフを表している。図１１に見られるとおり、マイクロプロセッサ・リセット回路４１１は、動作回路４１２においては、動作回路４０１におけるのとは異なるように機能する。具体的には、入力電圧Ｖｉｎが中間入力電圧値Ｖｉｎ’以下であるとき、マイクロプロセッサ・リセット回路４１１は、図１１の線入領域４１３で示されるようなおよそ５ボルトの偽出力電圧Ｖｏｕｔ’を生成する。理解できるとおり、領域４１３内で生成される出力電圧Ｖｏｕｔ’の特定の値は高い論理値である。結果として、マイクロプロセッサ・リセット回路４１１は、出力電圧Ｖｏｕｔ’に高い論理値を提供し、そして動作回路４１２に不適切なリセット信号を行使するが、それは全く望ましいものではない。
【００８１】
ここで図１２を参照すると、動作回路が概略的に示されており、前記動作回路は広く参照番号４１５で識別されている。
【００８２】
動作回路４１５が本発明の３端子非反転トランジスタスイッチの一つをさらに備えている点を除いて、動作回路４１５は動作回路４１２と同じである。以下にさらに記述されるように、動作回路４１５における本発明の３端子非反転トランジスタスイッチの一つを用いることが、領域４１３の間動作回路４１２によって生成される出力電圧Ｖｏｕｔ’を低い論理値に低下するのに役立ち、それは非常に望ましいものである。
【００８３】
簡略化することのみを目的として、スイッチ３１１が動作回路４１５に示されている。しかしながら、動作回路４１５においてスイッチ３１１を使用するために、ＪＦＥＴ３２１、ＭＯＳＦＥＴ３３３およびＭＯＳＦＥＴ３３５の閾値電圧を相当に低減する必要がある（例えば、ＪＦＥＴ３２１の閾値電圧を２ボルトに低減し、かつＭＯＳＦＥＴ３３３および３３５の閾値電圧を１／２ボルトに低減する）ことに注意すべきである。さらには、動作回路４１５は、トランジスタスイッチ３１１を備えてここに示されているが、トランジスタスイッチ３１１は、本発明の精神から逸脱することなく、トランジスタスイッチ１１１、トランジスタスイッチ１５１、トランジスタ１６１またはトランジスタスイッチ２１１のいずれかと置き換えることができることが理解される。
【００８４】
マイクロプロセッサ・リセット回路４１１には、第二の電源Ｖｃｃ’が接続される入力電圧ピンＶｉｎと、接地される接地ピンＧＮＤと、出力電圧ピンＶｏｕｔとが含まれている。プルアップ抵抗器ＲＰＵＬＬ‐ＵＰは、一端が回路４１１の出力電圧ピンＶｏｕｔに接続され、他端が電源Ｖｃｃに接続されている。
【００８５】
さらには、トランジスタスイッチ３１１の第一の端子１１３が回路４１１の入力電圧ピンＶｉｎに接続され、トランジスタスイッチ３１１の第二の端子１１５が接地され、そしてトランジスタスイッチ３１１の第三の端子１１７が回路４１１の出力電圧ピンＶｏｕｔに接続されている。スイッチ３１１は、以下のとおりＩＣ４１１の機能不全を直すのに役立つ。具体的には、入力電圧Ｖｉｎ（第二の電源Ｖｃｃ’に等しい）がゼロに近づくにつれ、一旦入力電圧ＶｉｎはＶｉｎ’に到達し、ＩＣ４１１は一時的に偽高出力電圧Ｖｏｕｔ’を生成する。しかしながら、スイッチ３１１は、出力電圧Ｖｏｕｔ’の値を低い論理値に低減するのに役立ち、それによってＩＣ４１１が不必要にシステムをリセットできないようにしている。
【００８６】
使用に際して、トランジスタスイッチ３１１およびマイクロプロセッサ・リセット回路４１１を用いて、電源ＶｃｃおよびＶｃｃ’の電圧をモニタすることができる。図１２は、入力電圧信号Ｖｉｎを動作回路４１５の出力電圧信号Ｖｏｕｔと比較する一組のグラフを表している。図１１に見られるとおり、トランジスタスイッチ３１１は、動作回路４１２と関係して上記識別されたマイクロプロセッサ・リセット回路４１１の欠点を取り除いている。具体的には、入力電圧Ｖｉｎ（第二の電源Ｖｃｃ’に等しい）が中間入力電圧値Ｖｉｎ’以下であるとき、トランジスタスイッチ３１１は、マイクロプロセッサ・リセット回路４１１によって生成される偽出力電圧Ｖｏｕｔ’の値を低下させる。実際、トランジスタスイッチ３１１は、偽出力電圧Ｖｏｕｔ’の値を低い論理値に低下させ、それによって、マイクロプロセッサ・リセット回路４１１が誤って動作回路４１５のリセット信号を行使できないようにしている。
【００８７】
前述の本発明の実施例は、単に例示することを意図しており、当業者は、本発明の精神から逸脱することなく、その多くのバリエーションを作り出し、それを変形することができる。例えば、本発明の範囲には、通常の動作のために（および潜在的には目的を高めすらしたものについても）「第四の」ピン（電源）を用いるが、なおもこの「第四の」電源ピンに電源を印加せずに動作する（例えば、「フェイルセイフ」特性として）３端子非反転トランジスタスイッチもまた含まれている。そのようなバリエーションおよび変形は全て、添付した請求の範囲に定義される本発明の範囲内のものであることを意図している。
【図面の簡単な説明】
【００８８】
添付した図面は、その結果この明細書に組み込まれてその一部を構成し、発明の特定の実施例を例示し、そして詳細な説明と合わさって本発明の原理を説明するのに役立つ。図面において同様の参照番号は同様の部分を表す。
【図１】従来技術の３端子非反転トランジスタスイッチを概略的に表す。
【図２】本発明の教示により構成される３端子非反転トランジスタスイッチの第一の実施例を概略的に表す。
【図３】本発明の教示により構成される３端子非反転トランジスタスイッチの第二の実施例を概略的に表す。
【図４】本発明の教示により構成される３端子非反転トランジスタスイッチの第三の実施例を概略的に表す。
【図５】本発明の教示により構成される３端子非反転トランジスタスイッチの第四の実施例を概略的に表す。
【図６】本発明の教示により構成される３端子非反転トランジスタスイッチの第五の実施例であって、前記トランジスタスイッチが実際に構築されてテストされているものを概略的に表す。
【図７】図６に示される３端子非反転トランジスタスイッチについて入力電圧信号を出力電圧信号と比較するグラフを表す。
【図８】従来技術の３端子非反転マイクロプロセッサ・リセット回路が、単一の電源およびプルアップ抵抗器に接続されている動作回路を概略的に表す。
【図９】図８に示される動作回路について、入力電圧信号を出力電圧信号と比較する一対のグラフを表す。
【図１０】図８に示される従来技術の３端子非反転マイクロプロセッサ・リセット回路が、一対の電源およびプルアップ抵抗器に接続されている動作回路を概略的に表す。
【図１１】図１０に示される動作回路について、入力電圧信号を出力電圧信号と比較する一対のグラフを表す。
【図１２】図６に示される３端子非反転トランジスタスイッチと図１０に示される従来技術の３端子非反転マイクロプロセッサ・リセット回路とが一対の電源およびプルアップ抵抗器に接続されている動作回路を概略的に表す。
【図１３】図１２に示される動作回路について、入力電圧信号を出力電圧信号と比較する一対のグラフを表す。
【図１】
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【図７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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