(57)【要約】アドレスがタグ、インデックスおよびオフセットに分割されるキャッシュメモリにおいて、アドレスのそれぞれのタグ部分と、符合化されたタグアドレスとの間で、両方向の明確な変換を実行する手段がハードウェアの形態で提供される。さらに、キャッシュメモリのアドレスのインデックスフィールドは、インデックスフィールドを符合化されたインデックスフィールドにマップし、かつ両方向の明確である別のマッピング手順によって符号化され得る。適切な設計のハードウェアユニットもまた、この目的のために用いられる。【選択図】図１
2004530962.tif 000002
【特許請求の範囲】
【請求項１】
アドレスがタグとインデックスとオフセットとに分割されるキャッシュメモリであって、該アドレスの該それぞれのタグ部分と、符合化されたタグアドレスとの間で、両方向の明確な変換を実行する手段が提供されることを特徴とする、キャッシュメモリ。
【請求項２】
前記提供された手段は、前記アドレスのそれぞれのインデックス部分と、符合化されたインデックスアドレスとの間で、両方向の明確な変換をさらに実行する、請求項１に記載のキャッシュメモリ。
【請求項３】
キャッシュアドレスのタグ部分と、符合化されたタグアドレスとの間で、両方向の明確な変換が実行される、キャッシュメモリをアドレス指定する方法。
【請求項４】
キャッシュアドレスのインデックス部分と、符合化されたインデックスアドレスとの間で、両方向の明確な変換がさらに実行される、請求項３に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、セキュリティコントローラにおいて用いられるキャッシュメモリに関する。
【０００２】
キャッシュメモリは、通常、比較的小さいが、低速の外部メモリにプロセッサがアクセスする待ち時間を低減するために用いられる高速バッファメモリである。キャッシュメモリは、外部メモリの選択されたアドレス領域を有効に覆い、かつ一次的に改変されたデータ、および、このデータと関連するデータを位置指定するための情報の両方を含む。Ａｌａｎ  Ｊａｙ  Ｓｍｉｔｈによる文献「Ｃａｃｈｅ  Ｍｅｍｏｒｉｅｓ」ｉｎ  Ｃｏｍｐｕｔｉｎｇ  Ｓｕｒｖｅｙｓ、Ｖｏｌ．１４、Ｎｏ．３（１９８２年９月、４７３〜５３０ページ）は、キャッシュメモリについての概要を提供する。ハードウェアによってインプリメントされたキャッシュメモリは、通常、任意のウェイのセットアソシアティブメモリアレイ（Ｎ−ｗａｙ  ｓｅｔ−ａｓｓｏｃｉａｔｉｖｅ  ｍｅｍｏｒｙ  ａｒｒａｙｓ）として特徴付けられ得る。Ｎ＝１によって与えられる極端なケースは、ダイレクトマップメモリを表し、Ｎ＝Ｍは、完全連想キャッシュメモリを表し、ここで、Ｍは、メモリ内の入力の総数である。
【０００３】
通常、データは、メモリ入力ごとに２ｂバイトのブロックで格納される。Ｎ＝２ｎウェイを有するセットアソシアティブキャッシュメモリの通常のケースでは、データ項目のｐビット幅アドレスは、通常、インデックスのためのｎビット、オフセットのためのｂビット、およびタグのための残りのｐ−ｎ−ｂビットに分割される。これは、添付の図に示される。
【０００４】
例えば、読み出しまたは書き込みプロセスにおいて、キャッシュメモリ内のデータ項目にアクセスされる場合、セットを直接的にアドレス指定するためにインデックスフィールドが用いられる。タグフィールドは、セット内でこのブロックを一意的に識別するためにそれぞれのブロックと共に格納される。ブロックの連想検索において、アドレスのタグフィールドは、関連するブロックを位置指定するために、選択されたセットのタグフィールドと比較される。ブロック内のデータ項目をアドレス指定するために、オフセット入力が用いられる。
【０００５】
ＤＥ  １９９  ５７  ８１０  Ａ１号において、キャッシュメモリデバイスのための分散マッピング法が記載される。この方法では、タグアドレスに加算される有意ビットが、タグマッピングテーブル手段によってタグアドレスを異なったメモリ領域に割り当てるために用いられる。このようにして、タグアドレス自体の拡張を必要とせずに、内容がキャッシュメモリに転送され得る異なったメモリ領域を選択することが可能である。
【０００６】
この種類のキャッシュメモリは、セキュリティコントローラにおいて、容易に識別可能な規則的な構造を示す。従って、バス線およびレジスタに加えて、これらのキャッシュメモリは、例えば、ニードル攻撃等による、セキュリティ関連のデータを無断で精密に調査する好適な物理的対象となる。外部メモリにおいて、セキュリティが重要な意味をもつデータが、通常、難解な暗号によって保護される。このコードは、例えば、ハードウェアでインプリメントされ得る。ハードウェアでインプリメントされるという解決策であっても、関連するアルゴリズムを用いる困難な符合化および復号化プロセスは、さらにメモリの動作に長い待ち時間をもたらし、これは、メモリそれ自体の待ち時間に加算され、かつ支配的なファクタになり得る。この種類の符号化は、通常、１つまたは多くとも非常に少ないクロックサイクルでアクセスすることを可能にするキャッシュメモリのためには適切でない。したがって、キャッシュメモリは、他の保護が提供されない限り、このタイプのセキュリティコントローラのセキュリティ設計における弱点になる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、セキュリティコントローラにおけるキャッシュメモリに有効かつ実用的保護をする設備を規定することである。
【０００８】
本目的は、請求項１の特徴を有するキャッシュメモリ、および請求項３の特徴を有するキャッシュメモリをアドレス指定する方法によって達成される。実施形態は、それぞれの従属請求項から明らかである。
【課題を解決するための手段】
【０００９】
本発明によるキャッシュメモリにおいて、手段は、アドレスのそれぞれのタグ部分と、符合化されたタグアドレスとの間で、両方向の明確な変換を実行するために提供される。これらの手段は、好適には、ハードウェアの形態で存在する。本発明によるアドレス指定方法は、キャッシュアドレスと、符合化されたタグアドレスとの間で、両方向の明確な変換を行い、これは、好適には、専用ハードウェアを用いて実行される。
【００１０】
本発明による解決策は、アクセス時間を増加することなく、または、多くてもわずかにしか増加させずに、キャッシュメモリにおけるデータ項目およびこれらの項目のアドレスのセキュリティレベルを向上するために用いられ得る手段および手段の手順を示す。導入部で記載されたように、セットアソシアティブキャッシュメモリにおいて、データは、インデックスフィールドおよびタグフィールドを用いて格納および取り出しされる。本発明により、両方向の明確に（１対１マッピング）マッピングが、アドレスのタグフィールドを符合化されたタグフィールドおよび逆方向にマップするために用いられる。その後、ブロックが、符合化されたタグフィールドと共にキャッシュメモリに格納される。データブロックのアドレス情報は、これらの手段によって有効に保護される。両方向の明確なマッピングは、ここで、専用ハードウェアユニットによって実行される。好適な実施形態において、これは、変換が１つのクロックサイクル内、すなわち、オンザフライで実行され得るように設計され、これは、キャッシュメモリアクセス時間が増加しないことを意味する。
【００１１】
本発明のさらなる実施形態において、キャッシュメモリアドレスのインデックスフィールドは、さらに、インデックスフィールドを符合化されたインデックスフィールド上にマップし、かつ両方向の明確な別のマッピング手順を用いて符合化され得る。さらに、適切な設計のハードウェアユニットが用いられる。これは、いわゆるセットスクランブリングを実行する。ここで、キャッシュメモリにおいて管理されるべきブロックがトリビアルな方法では見出され得ないセットで格納される。符合化のこの特別な形態は、好適には、データに位置決めされない状態でアクセスされ得、従って、データがブロックの範囲を超えて拡張するようにプロセッサアーキテクチャが設計されない場合にインプリメントされる。
【００１２】
本発明によるキャッシュメモリの実施形態は、特に、セキュリティコントローラ内のキャッシュメモリにおいて好適である。
【図面の簡単な説明】
【００１３】
【図１】図１は、インデックスのためのｎビット、オフセットのためのｂビットおよびタグのための残りのｐ−ｎ−ｂビットに分割されるデータ項目のｐビット幅アドレスである。
【図１】
2004530962.tif 000003
【国際公開パンフレット】
2004530962.tif 000004
2004530962.tif 000005
2004530962.tif 000006
2004530962.tif 000007
2004530962.tif 000008
2004530962.tif 000009
2004530962.tif 000010
【国際調査報告】
2004530962.tif 000011
2004530962.tif 000012
2004530962.tif 000013
2004530962.tif 000014
2004530962.tif 000015
2004530962.tif 000016