(57)【要約】ＡＤコンバータ・ステージのカスケードを備えるパイプラインＡＤコンバータであって、カスケードの前ステージで生成されるサンプリングノイズは、カスケードの次のステージでＡＤ変換され、ステージのデジタル信号は、アナログ入力信号のエラーが低減されたデジタル表現を生成するために合成される。入力信号を同期型ΣΔ変調器及び非同期型ΣΔ変調器に供給し、これらΣΔ変調器の出力信号を比較することが、サンプリングノイズを生成する。
2004533187.tif 000002
【特許請求の範囲】
【請求項１】
ＡＤコンバータ・ステージのカスケードを有するパイプラインＡＤコンバータであって、
前記各ＡＤコンバータ・ステージは、
アナログ入力部と、
デジタル出力部と、
前記ステージの前記アナログ入力部に結合された入力部と前記ステージの前記デジタル出力部に結合された出力部とを備えた同期型ΣΔ変調器と、を有し、
前記カスケードの前記各ＡＤコンバータ・ステージは、最後のステージを除き、更に、
前記アナログ入力信号に供給される信号と前記デジタル出力から導かれた信号とからベースバンドエラー信号生成し、当該ベースバンドエラー信号を前記カスケードの次のＡＤコンバータ・ステージのアナログ入力部に供給するエラー信号生成器、を有し、
前記パイプラインＡＤコンバータは、更に、
前記前記ＡＤコンバータ・ステージのデジタル出力信号を受信し、該デジタル出力信号から前記カスケードの最初のステージのアナログ入力部へ供給されるアナログ信号のエラー低減されたデジタル表現を生成するデジタル信号再構成経路を有する、パイプラインＡＤコンバータにおいて、
前記エラー信号生成器は、
前記ＡＤコンバータ・ステージのアナログ入力部に接続された入力部を備える非同期型ΣΔ変調器と、
前記同期型ΣΔ変調器と前記非同期型ΣΔ変調器との出力部からの信号を減算する手段と、
前記減算の結果をローパス・フィルタリングし、かつ、該フィルタリングされた信号をエラー信号として前記カスケードの次のＡＤコンバータ・ステージのアナログ入力部に供給する手段と、
を有することを特徴としたパイプラインＡＤコンバータ。
【請求項２】
請求項１に記載のパイプラインＡＤコンバータであって、
前記同期型ΣΔ変調器の遅延を補償する、前記非同期型ΣΔ変調器の出力部における遅延手段を有すること、
を特徴とするパイプラインＡＤコンバータ。
【請求項３】
請求項１に記載のパイプラインＡＤコンバータであって、
前記エラー信号発生器が、
前記エラー信号生成器の振幅及び周波数の特性を制御するための制御ステージと、
前記制御ステージを制御するためのレギュレータと、
を有することを特徴とするパイプラインＡＤコンバータ。
【請求項４】
請求項３に記載のパイプラインＡＤコンバータであって、
前記レギュレータが、
前記エラー信号生成器の制御ステージと整合するダミー制御ステージと、
制御信号によって前記ダミー制御ステージの振幅及び周波数の特性を予め決められた値に制御する手段と、
これらの制御信号を、前記ＡＤコンバータ・ステージのカスケードの前記エラー信号生成器に供給する手段と、
を有することを特徴とするパイプラインＡＤコンバータ。
【請求項５】
請求項４に記載のパイプラインＡＤコンバータであって、
前記ダミー制御ステージは、発振信号を生成する発振器を構成するためにフィードバックされており、
前記制御信号の一つは、前記制御ステージの利得を制御するために、前記発振信号の振幅から導出され、
前記制御信号の他方のものは、前記制御ステージの周波数特性を制御するために、前記発振信号の周波数から導出されること、
を特徴とするパイプラインＡＤコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤコンバータ・ステージのカスケードを有するパイプラインＡＤコンバータに関し、それぞれが、アナログ入力部、デジタル出力部、及び前記アナログ入力部と結合された入力部と前記デジタル出力部に結合された出力部と有する同期型ΣΔ変調器を有し、前記カスケード接続された各ＡＤコンバータ・ステージは、最終ステージを除き、更に、前記アナログ入力部へ供給される信号と前記デジタル出力部から導出される信号とからベースバンドエラー信号を生成し、及びベースバンドエラー信号をカスケードの次のステージのＡＤコンバータのアナログ入力部へ供給するための、エラー信号生成器を備え、前記パイプラインＡＤコンバータは、更に、ＡＤコンバータのデジタル出力信号を受信し、かつ、これらデジタル出力信号からカスケードの最初のステージのアナログ入力部へ供給される、アナログ信号のエラー低減されたデジタル表現を生成するデジタル信号再構成経路を備える。
【背景技術】
【０００２】
このようなパイプライン型ＡＤコンバータは、ワイ・マツヤらによる、ＩＥＥＥ半導体回路ジャーナル、Ｖｏｌ．ｓｃ-２２、Ｎｏ．６、１２月、１９８７年、９２１頁−９２９頁、「３重積分ノイズ整形を使用した、１６ビットオーバーサンプリングＡＤ変換技術」という論文により知られている。
【０００３】
同期型ΣΔ変調器は１ビットＡＤコンバータである。この種のADコンバータは、非線形歪みを持たないという優位性と、その結果生じる広いダイナミックレンジという可能性と、を有する。現実には、ダイナミックレンジは供給電圧のレベルだけによって上限が定められてしまう。しかしながら、これらのＡＤコンバータは、特にサンプリングレートがナイキストレートに比較的近い場合に、どちらかというと信号対雑音比が劣るという不利益を有する。この不利益は高いサンプリングレートを選択することで克服することができる。例えば、帯域幅２０ｋＨｚのオーディオ信号で４４．１ｋＨｚのナイキストレートの場合、２．８ＭＨｚのサンプリングレート、すなわち６４のオーバーサンプリング比で、すばらしい信号対雑音比が得られる。しかし、５ＭＨｚのベースバンド信号、及び１３．５ＭＨｚのナイキストレートを持つビデオ信号のように信号帯域幅が相当に広い場合に、６４のオーバーサンプリング比は、８６４ＭＨｚのサンプリングレートを意味し、現在の半導体技術にとって重荷になる。
【０００４】
ΣΔ変調器のパイプラインはこの問題を解決することができる。サンプリングレートは、例えば、５ＭＨｚのベースバンド信号の場合に１０８ＭＨｚ、すなわち８のオーバーサンプリング比と、比較的低くすることができる。エラー信号はΣΔ変調器のデジタル出力信号からアナログ入力信号を減じる減算器によって導き出される。パイプラインの第１ステージによって生成される比較的大きなベースバンドエラー信号は、第２ステージでＡＤ変換され、そして、このようにデジタル化されたエラー信号は、デジタル再構成経路で、第１ステージのアナログ処理とは逆に処理され、次いで、デジタル出力信号における第１ステージのエラー信号を相殺するために使用される。第２ステージで生成される、より小さいベースバンドエラー信号は、カスケードの第３ステージでデジタル化され、次いで、適切なデジタル信号処理の後に、デジタル出力信号における第２エラーを相殺するために使用され、以下同様に続く。このようにして、ノイズレベルが小さい程、より多くのステージを使用するＡＤコンバータが得られ、同時に、１ビットＡＤコンバータの使用に伴う優位性が維持される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術のエラー・ジェネレータによっては、高精度のベースバンドエラーを導出することは困難であることが明らかとなった。デジタル再構成経路におけるエラーの完全な相殺を行うために高精度が要求される。より多くの相殺が要望される程、高精度が必要となる。限られた精度が残留エラーの原因となり、提案されている方法では相殺され得ない。したがって、精度の度合いは、理想的に得られるベースバンドエラーと現実に得られるベースバンドエラーとの差異が、少なくともベースバンドエラーそれ自身よりも小さな大きさのオーダーとなるようにすべきである。精度不足の原因の一つは、ノイズ成分よりも大きいこともある、ベースバンドエラー信号内の信号に関連する成分の発生である、ということが分かった。第２ステージをオーバーロードしない範囲でカスケードの第２ステージに供給され得る信号の最大振幅は、したがって、上記の信号に関連する成分が除去されていたら可能であったよりも小さくなる。第２ステージのサンプリングノイズの影響をできるだけ小さくするために、第２ステージをできるだけ大きなベースバンドエラー信号により駆動することが要望されるので、これは残念なことである。この影響が大きい程、要望された性能仕様を得るためにカスケードに多くのステージが要求される。精度を制限する主な原因は減算自体である。理想的には、減算器の二つの入力の内の一つはノイズのないアナログ入力にすべきであり、かつ他方の一つは同様の信号とサンプリングノイズのみのエラーとを加えたものにすべきであり、その結果は、サンプリングノイズのみの生成を生じる減算になるだろう。現実には、二つの信号成分の大きさが同じであるというような減算器への二つの入力信号経路を構築することは困難である。一方が元々アナログ信号であり、かつ他方がバイナリ波形の信号であるということが、これら二つの信号の異質性の一つの理由である。通常、電圧−電流コンバータが減算器の構成で使用される。かような電圧−電流コンバータの伝送利得はアナログ波形用とバイナリ波形用とで大きく異なる。この結果が、信号に関連する望ましくない成分を含むベースバンドエラー信号の生成となる。パイプラインＡＤコンバータのエラー信号生成器の出力信号における入力信号に関連した成分のレベルを、大幅に低減することが本発明の目的である。
【課題を解決するための手段】
【０００６】
本発明のパイプラインＡＤコンバータは、従って、前記エラー信号生成器が、ＡＤコンバーター・ステージのアナログ入力部に接続された入力部を有する非同期型ΣΔ変調器と、同期型ΣΔ変調器及び非同期型のΣΔ変調器の出力部からの信号を減算する手段と、減算結果をローパス・フィルタリングし、かつフィルタリングした信号を、カスケードの次のＡＤコンバータ・ステージのアナログ入力部へのエラー信号として供給する手段と、を有することを特徴とする。
【０００７】
非同期型ΣΔ変調器自体は、回路とシステムに関するＩＥＥＥ報告書、第９０７頁−９１４頁、ｖｏｌ．４４、ｎｏ．１１、１１月、１９９７年、で知られている。非同期型ΣΔ変調器の構成は、できれば、実質的に、同期型ΣΔ変調器の構成と等しい方が（整合している方が）良いが、クロックパルスが後者の比較器を制御している点、及び前者の比較器が、そうではないという点を除く。非同期型ΣΔ変調器の出力信号は矩形波であり、デューティ・サイクルは入力信号に対して線形に比例する。同期型ΣΔ変調器とは対照的に、非同期型ΣΔ変調器は、矩形波信号のゼロクロス点の時間的に連続な性質により全てのアナログ特性が維持されるので、量子化ノイズに左右されない。したがって、理想的な非同期型変調器の出力信号は、入力信号の純粋な複製とみなされる。すなわち、出力信号のスペクトラムの低周波成分は入力信号のスペクトラムと全く同一である。一方、同期型及び非同期型ΣΔ変調器が理想的ではないが、前者のクロック同期を除いて、お互いに整合がとれている場合、二つの変調器の出力信号における入力信号の成分は実質的に同一である。その結果、本発明に従った場合、二つの変調器の出力信号は互いに減じられ、かつローパス・フィルタリングされ、そして変調器の入力信号成分は互いに相殺され、唯一、同期型ΣΔ変調器によってもたらされた量子化ノイズだけが残る。非同期型ΣΔ変調器を使用する別の優位点は、同期型変調器によるものと同様に、利用可能な供給電圧によって決定される非同期型変調器の全てのダイナミックレンジが、非線形歪み問題なしに利用可能であるということと、切り離された非同期信号及び同期信号の性質の効能により、要求された加算や減算のような処理が、高精度で実行され得るということである。
【０００８】
なぜ良い精度を得ることが困難であるのかという第２の原因は、減算器の二つの入力信号間の位相ずれが存在することである。位相ずれは同期型ΣΔ変調器からのサンプリング遅延によってもたらされる。したがって、入力信号相殺の更なる改良のために、本発明のパイプラインＡＤコンバータは、同期型ΣΔ変調器の遅延を補償するための、非同期型ΣΔ変調器の出力部の遅延手段によって、更に、特徴付けられる。
【０００９】
精度が制限される第３の原因は減算器の転送利得である。減算器への二つの入力信号に整合する理想的な大きさが存在するとしても、減算器の入力信号と出力信号との間のノイズの効率的な利得を作り出すことの困難さがある。この利得は、はっきりと知られるべきである。なぜならば、それの逆演算が、デジタル再構成経路の中に実現されなければならないからである。転送利得値が正確に知られている減算器を設計することは極めて困難である。振幅及び周波数の特性が正確に示されるデジタル・フィルタとは対照的に、アナログフィルタの特性は、それらの特性が、広範囲な製品分散が起こりやすい集積回路素子の価値に著しく依存しているので、正確に示され得ない。したがって、処理の精度を更に改良するために、本発明に従ったＡＤコンバータは、エラー信号生成器の振幅及び周波数の特性を制御するための制御ステージ、及び前記制御ステージを制御するためのレギュレータ、を有するエラー信号生成器によって特徴付けられる。集積回路素子の絶対的な価値は、広範囲に広がり、かつ良く分かっていないが、同一の集積回路チップ内における同一構成の回路素子間の相対的な分散は非常に低い。これは、エラー信号生成器の制御ステージと整合させられるダミー制御ステージを有するレギュレータ、制御信号によって前記ダミーステージの振幅と周波数との特性を予め定められた値に制御する手段、及びこれら制御信号をＡＤコンバータ・ステージのカスケードのエラー信号生成器における制御ステージに供給する手段、によって、更に特徴付けられるであろう本発明のパイプラインＡＤコンバータに有利に使用することができる。この種の、非常に信頼性の高い、かつ簡単なレギュレータは、前記ダミー制御ステージが、発振信号を生成する発振器を構成するためにフィードバックされる、という特徴を持つ。前記制御信号の一つは、前記制御ステージの利得を制御するために発振信号の振幅から得られ、かつ前記制御信号の他のものは、前記制御ステージの周波数特性を制御するために発振信号の周波数から得られる。この種の制御は、適切に発振する回路の利得が、振幅信号の振幅とは無関係に、厳密に振動信号の値１を有している、という特性に依存する。振幅は、適切な振動を保証するために、可変利得ステージの制御信号を生成するために使用される。もし、第２の制御機構によって、振動の周波数が、知られた値に正確に設定されるならば、周波数及び利得の両者は、正確に、エラー生成の周波数特性の一つの参照点、及び、それとともに全体の周波数特性に設定される。
【発明を実施するための最良の形態】
【００１０】
本発明は添付した図面を参照しながら更に説明される。
【００１１】
図１のパイプラインＡＤコンバータは、カスケード接続された三つのＡＤコンバータ・ステージ、ＳＴ1、ＳＴ２及びＳＴ３を有する。実際には、上記カスケードは、１より大きい、いかなる数のステージを有することもできる。第１ステージは、アナログ入力部Ａ１，デジタル出力部Ｄ１、及び同期型ΣΔ変調器ＳＭ１を有し、ＳＭ１の入力部は当該ステージのアナログ入力部Ａ１に結合され、かつ、ＳＭ１の出力部は当該ステージのデジタル出力部Ｄ１に結合されている。このステージは、更にエラー信号生成器ＥＧ１を備えており、ＥＧ１は、このステージのアナログ入力信号とデジタル出力信号との減算を行うための減算器Ｓ１、及び減算結果をローパス・フィルタリングし、かつ第２ＡＤコンバータ・ステージＳＴ２のアナログ入力部Ａ２へローパス・フィルタリングした結果の信号を供給するためのアナログ・ローパス・フィルタＦ１、を包含する。第２ステージＳＴ２は、その構成において第１ステージと同一であり、この第２ステージの要素は、添え字に１が加えられている点を除き、ステージＳＴ１の要素と同一の内容を有する。最終ステージＳＴ３は同期型ΣΔ変調器ＳＭ３を有し、ＳＭ３は、このステージのアナログ入力部Ａ３とデジタル出力部Ｄ３との間に接続されている。このステージはエラー信号生成器を持たない。
【００１２】
処理中に、ΣΔ変調器ＳＭ１の中で広帯域のエラーが発生する。このエラー、これを以降「第１エラー」と呼ぶ、は、出力部Ｄ１の符号化デジタル信号と、入力部Ａ１のアナログ入力信号との間の差分を得るＳ１によって、エラー信号生成器ＥＧ１に導かれる。この第１エラー信号は、フィルタＦ１でローパス・フィルタリングされ、第２ステージＳＴ２で再度符号化される。第２ΣΔ変調器ＳＭ２における変調の結果は、符号化された第１エラーに第２変調器ＳＭ２内で生じた第２エラーを加えたものである。この第２エラーは、第２エラー生成器ＥＧ２に運ばれ、かつその中でフィルタリングされ、そして第３ΣΔ変調器ＳＭ３に供給され、以下、そのように続く。ステージの出力Ｄ１、Ｄ２、Ｄ３におけるデジタル信号は、アナログ入力部Ａ１に供給される、元のアナログ入力信号のエラーが低減されたデジタル再構成を導き出すために、デジタル再構成経路Ｒで処理され合成される。
【００１３】
もし、このアナログ入力信号がＳにより、フィルタＦ１及びＦ２の転送機能がＨにより、そして、減算器Ｓ１及びＳ２の出力部のフィルタリングされていないエラー信号がｅ１及びｅ２により示されるとすると、第１ステージの出力部Ｄ１における符号化出力信号はＳ+ｅ１、減算器Ｓ１の出力信号はｅ１、そしてフィルタＦ１の出力信号はｅ１．Ｈ．となる。第２ステージの出力部Ｄ２における符号化信号は、そうすると、ｅ１．Ｈ．+ｅ２、減算器Ｓ２の出力部における信号はｅ２、そして、ローパス・フィルタＦ２の出力部における信号はｅ２.Ｈ.となる。第３ステージの出力部Ｄ３における符号化信号はｅ２．Ｈ．+ｅ３であり、ここで、ｅ３は第３ΣΔ変調器ＳＭ３で生成されるエラーである。
【００１４】
デジタル再構成経路Ｒは、アナログ・ローパス・フィルタＦ２の転送機能と逆の転送機能を持つデジタル・ハイ・パス・フィルタＧ２を有する。第３ステージＳＴ３の符号化出力信号はフィルタＧ２に供給される。フィルタＧ２の出力信号は、減算器Ｔ２で、ステージＳＴ２のデジタル出力信号から減算され、減算結果はデジタル・ハイパス・フィルタＧ１に供給される。このフィルタは、アナログ・ローパス・フィルタＦ１の機能と逆の転送機能を持つ。フィルタＧ１の出力信号は、減算器Ｔ１で、ステージＳＴ１のデジタル出力信号から減算され、この減算結果は全構成のデジタル出力信号を構成する。上述したように、フィルタＦ１及びＦ２の両者が転送機能Ｈを有する場合、フィルタＧ１及びＧ２の両者は転送機能Ｈ−１を有する。上述したように、フィルタＧ２の入力信号はｅ２．Ｈ＋ｅ３となり、フィルタＧ２の出力信号は（ｅ２．Ｈ+ｅ３）．Ｈ−１=ｅ２+ｅ３．Ｈ−１である。これは、Ｔ２においてステージＳＴ２の出力信号から減算され、（ｅ１．Ｈ＋ｅ２）−（ｅ２＋ｅ３．Ｈ−１）=ｅ１．Ｈ．−ｅ３．Ｈ−１を得る。この信号は、フィルタＧ１によってハイパス・フィルタリングされ、従って、出力信号として（ｅ１．Ｈ．−ｅ３．Ｈ−１）．Ｈ−１＝ｅ１−ｅ３．Ｈ−２が与えられ、かつこのハイパス・フィルタリングされた信号は、Ｔ１において、ステージＳＴ１の出力信号から減算され、（Ｓ＋ｅ１）−（ｅ１−ｅ３．Ｈ−２）＝Ｓ＋ｅ３．Ｈ−２が得られる。よって、出力信号の中には最終ステージのエラーのみが残る。このエラーは実質的に元々のエラーｅ１よりも小さく、かつ、もしフィルタＦ１及びＦ２が１よりも大きな低周波増幅器を得られれば、なお一層小さくされ得る。フィルタＧ１及びＧ２は、Ｆ１及びＦ２と逆の転送機能を有しているので、フィルタＧ１及びＧ２は、より小さい残留エラーｅ３．Ｈ−２を作り出す低い周波数減衰を得られる。カスケードをより多段にした場合には、符号化出力信号内の残留エラーがより小さくなる、ということは当然であろう。
【００１５】
上記の計算は、信号の低周波数スペクトラム、すなわち元々の入力信号によって占有されているスペクトラム、にのみ適用されるものであることに留意されたい。また、デジタルフィルタＧ１及びＧ２と、アナログフィルタＦ１及びＦ２との間の相互関係の要求は、スペクトラムのこの部分にのみ当てはまる。
【００１６】
図２の構成では、図１に描かれているものと同一の機能を持つ要素には、同一の参照番号が与えられている。この構成における各エラー信号生成器ＥＧ１及びＥＧ２において、アナログ入力信号は減算器Ｓ１、Ｓ２に直接的には提供されていないが、その代わりに、出力信号が遅延回路ＤＬ１、ＤＬ２を経由して減算器Ｓ１、Ｓ２に提供されている非同期型ΣΔ変調器ＡＭ１、ＡＭ２の入力部に提供されている。
【００１７】
図２のＡＤコンバータ・ステージＳＴ１のより詳細なダイアグラムが、図３に表されている。この図では、同期型ΣΔ変調器ＳＭ１は、トランス・コンダクタンス増幅器１、減算器２、ローパス・フィルタ３、及びクロック制御比較器４を有している。比較器の正の出力信号は減算器２にフィードバックされ、減算の結果はローパス・フィルタ３を通って比較器４の入力部に供給される。従来知られているように、この構成は、デジタル出力部Ｄ１において、等間隔な、例えば１ビット及び０ビット、又は１ビット及び−１ビット、のクロック同期ビットを生成し、１値ビットの密度はアナログ入力信号のレベルに線形に比例する。更に、非同期型ΣΔ変調器ＡＭ１は、トランス・コンダクタンス増幅器５、減算器６、ローパス・フィルタ７、及び高ヒステリシスを示す同期されていない比較器８を備える。同期型ΣΔ変調器と同様に、非同期型ΣΔ変調器においても、比較器の正出力信号は減算器６にフィードバックされ、減算結果はローパス・フィルタ７を通って比較器８の入力部に供給される。非同期型ΣΔ変調器は、可変のデューティ・サイクルを持つ矩形波を生成する。このデューティ・サイクルはアナログ入力信号に線形に比例する。両方のΣΔ変調器において、トランス・コンダクタンス増幅器は入力信号電圧を入力信号電流に変換する役目を果たす。なぜならば、減算器２及び６において、電圧を減算するよりも電流を減算する方が容易だからである。
【００１８】
比較器４の正出力信号は、二つの抵抗９と１０とを通ってノード１１に供給され、同時に、比較器８の負出力信号は、二つの抵抗１２と１３とを通ってノード１１に供給される。小容量のコンデンサ１４は、抵抗１２と１３との接続点をグランドへ接続する。ノード１１は、三つのコンデンサ１５，１６，１７と二つの抵抗１８，１９とのラダー・ネットワークを介して、増幅器２０の入力部に接続されている。この増幅器の出力信号は、次のステージの入力部Ａ２に接続されている変調器ステージＳＴ１のアナログ出力部を構成している。抵抗とコンデンサとのネットワーク９から１９は、図２における、遅延回路ＤＬ１、減算器Ｓ１及びフィルタＦ１の機能を果たす。特に、比較器４の正出力信号と比較器８の負出力信号とが、両方とも、等価抵抗９−１０と１２−１３とを通って、ノード１１に接続されており、３次トラバーサル・フィルタを構成する抵抗９から１３、１８及び１９とコンデンサ１５、１６及び１７とによってローパス・フィルタリングが行われており、そして、非同期型ΣΔ変調器の出力信号にサンプリング間隔の半分程の小さな遅延を与える比較的小さなコンデンサ１４によって遅延が達成されるので、二つのΣΔ変調器の出力信号の減算が行われる。同期型ΣΔ変調器は、クロック周期の半分程の固有遅延を有しているので、この遅延が採り入れられる。
【００１９】
非同期型ΣΔ変調器は、エラー信号生成器の出力信号が，実質的に同期型ΣΔ変調器によって生成されるサンプリングノイズのみを表している、ということを保証する。正確なエラーは同期型ΣΔ変調器によって生成され、特に、アナログ入力回路の中で生成されるエラーは、非同期型ΣΔ変調器の中で生成される正確なエラーと実質的に同一であるので、二つの変調器の出力信号が減算される際に、これらのエラーは互いに相殺される。したがって、二つの変調器は、それらの異なる比較器を除いて、できる限り互いに整合させたほうが良い。
【００２０】
それ自体は従来から知られていることであるが、エラー信号生成器ＥＧ１及びＥＧ２は、ローパス・フィルタリングだけでなく、エラー信号の増幅も行う方が好ましい。この増幅は、図３の増幅器２０によって、及び／又は非同期型ΣΔ変調器の入力回路及び必然的に同期型ΣΔ変調器の入力回路によって、実現される。デジタルフィルタＧ１及びＧ２は、アナログフィルタＦ１及びＦ２の転送機能とは逆の転送機能を備えているので、これは、フィルタＧ１及びＧ２がエラー信号を減衰するだろうということを暗示する。したがって、カスケードの最後の変調器ステージによって生成されるエラー信号、すなわち更なるステージによる補正ないエラー信号は、デジタルフィルタＧ１及びＧ２の両者により減衰され、その結果、残された振幅とともにカスケードの出力信号に加えられる。好ましくは、フィルタＦ１及びＦ２における増幅は、次段のΣΔ変調器の最大線形入力範囲が、ほとんど使用されるほど、大きくされる方が良い。このように、エラー信号生成器における非同期型ΣΔ変調器の使用は、増大させられた精度の結果として、取り扱われるエラー信号の振幅を実質的に最小化するものであるが、加えて、アナログフィルタＦ１とＦ２との増幅、及びデジタルフィルタＧ１とＧ２との減衰を更に増大することを可能にする。
【００２１】
図２の構成は、アナログフィルタＦ１及びＦ２の周波数特性を制御する制御信号Ｖｆ及び制御信号Ｖａを伝達するレギュレータＲＥを備えている。前述したように、この制御信号Ｖａは、フィルタＦ１及びＦ２の増幅を制御するためにフィルタＦ１及びＦ２に供給されてもよいが、しかしながら、同期型及び非同期型ΣΔ変調器は実質的に同一の振幅特性をもっているので、制御電圧は、代わりに、これら二つの変調器の増幅を制御しても良い。これが、図２と図３とに示されている。制御電圧Ｖａは二つのトランス・コンダクタンス増幅器１及び５に供給されており、制御電圧Ｖｆは、ソース・ドレイン間の経路が抵抗９−１３、１８、及び１９に含まれたＭＯＳトランジスタ手段（図示せず）により、これらの抵抗を制御する。抵抗（少なくともＭＯＳトランジスタの一部として実現されている）を調整する代わりに、コンデンサが調整されてもよい（それは、むしろＭＯＳトランジスタの一部として実施されるべきである。）
【００２２】
図４のレギュレータは、制御電圧Ｖａを生成するための直流経路及び制御電圧Ｖｆを生成するための交流経路を備える。直流経路は、カスケードの非同期型ΣΔ変調器と整合するダミーの非同期型ΣΔ変調器ＡＭｒ１、カスケードのフィルタＦ１、Ｆ２と整合するダミーのローパス・フィルタＦｒ１、電圧又は電流ディバイダーＰ、減算器Ｓｒ、及び積分器Ｉ１を含む。直流電圧Ｖ０はダミーΣΔ変調器ＡＭｒ１のアナログ入力部に入力され、そして、その中で符号化された出力信号は、増幅された直流電圧を生成するために、ローパス・フィルタＦｒ１でフィルタリングされる。ディバイダーＰは、この増幅された直流電圧の正確な一定割合を持っており、この一定割合は、減算器Ｓｒで、元の直流電圧Ｖ０と比較される。この比較の結果は制御電圧Ｖａを得るために積分器Ｉ１で積分され、この制御電圧はダミーΣΔ変調器ＡＭｒ１の増幅を制御するためにフィードバックされる。ループゲインが十分に高い場合、ダミーΣΔ変調器ＡＭｒ１にダミーフィルタＦｒ１を加えたものの直流増幅が、前記正確な一定割合の反転と実質的に等しくなるように、フィードバックは、入力電圧Ｖ０と等しくなるべきディバイダーＰからの前記正確な一定割合を生じさせる。同一の制御電圧ＶａがカスケードのΣΔ変調器に供給され、かつΣΔ変調器ＡＭｒ１がカスケードのこれらΣΔ変調器と整合されるので、カスケードのエラー生成器の直流増幅が実質的に前記一定割合の反転と等しくなる、ということが保証される。その結果、ディバイダーＰの分割比を適切に選択することで、この増幅はデジタルフィルタＧ１及びＧ２の減衰と整合する。現実には、ディバイダーＰは、整合された電流源によって実現されても良い。
【００２３】
図４のレギュレータの交流経路は、カスケードのローパス・フィルタＦ１及びＦ２と、直流経路のダミー・ローパスフィルタＦｒ１と、に整合させられたダミー・ローパスフィルタＦｒ２を備えている。周波数ディバイダーＷ１はクロック周波数ＣＬの約数である交流信号を生成し、この交流信号はダミー・ローパスフィルタＦｒ２の入力部に供給される。周波数乗算器Ｍｆは、このローパス・フィルタの入力信号と出力信号とを互いに乗算し、積分器Ｉ２における積分の後に生じる直流成分は、ダミーフィルタＦｒ２及び他の整合されたローパス・フィルタの周波数特性を制御するために使用される制御電圧Ｖｆを構成する。この制御回路のループゲインが十分に高い場合、制御電圧Ｖｆは、これらのフィルタが周波数ディバイダーＷ１によって規定される周波数に関して９０度の位相ずれを有するように、これらのフィルタの周波数特性を制御する。
【００２４】
図４のレギュレータの直流経路は、直流オフセット電圧のために多少の敏感さを有し、この直流オフセット電圧は、カスケードのエラー信号生成器の利得制御の正確さにとって有害となる。したがって、図５に示した代替レギュレータでは、かような直流経路は回避されている。図４の構成にあるように、図５の配置は、カスケードのΣΔ変調器と整合するダミー非同期型ΣΔ変調器ＡＭｒ２、及びカスケードのフィルタＦ１、Ｆ２と整合するダミー・ローパスフィルタＦｒ３、を含む。非同期型ΣΔ変調器ＡＭｒ２の負出力信号はローパス・フィルタＦｒ３に入力され、このフィルタの出力信号は非同期型ΣΔ変調器ＡＭｒ２の入力部に入力される。ローパス・フィルタが３次フィルタの場合、発振回路はローパス・フィルタが１８０度の移相を示す周波数で発振するように構成される。自動利得制御回路は、振幅検出器Ｑと、この発振器の出力レベルを検出する積分器Ｉ３と、を備え、そして制御信号Ｖａを伝送する。この信号はダミー非同期型ΣΔ変調器ＡＭｒ２が動作を自身の線形範囲内に維持するように、ダミー非同期型ΣΔ変調器ＡＭｒ２の利得を制御する。変調器が自身の線形範囲で動作する場合、ダミー変調器にダミーフィルタを加えたものの利得は、発振周波数に関して、完全に１と等しい。これは、直流と低周波のために、変調器にフィルタを加えたものの利得が固定されるということを暗示しており、そして、これは良く知られている。例えば、ローパス・フィルタが三つの等しい抵抗Ｒ及び三つの等しいコンデンサＣによる３次ラダーの場合、システムは√６/２πＲＣと等しい周波数で発振を行い、直流利得は２９に固定される。
【００２５】
図５のレギュレータは、更に、周波数ミキサＭ２を備え、それは発振器ＡＭｒ２、Ｆｒ３からの振幅と、周波数ディバイダーＷ２によって導き出されるクロック周波数の約数と、をミキシングする。ミキサＭ２の出力信号は、制御電圧Ｖｆを生成するために、積分器Ｉ４の中で平滑化される。この制御電圧は、レギュレータのダミーフィルタＦｒ３及びカスケードのローパス・フィルタＦ１とＦ２との周波数特性を制御するために使用される。ミキサＭ２、積分器Ｉ４及びフィルタＦｒ３は、発振器ＡＭｒ２、Ｆｒ３にクロックの約数を発振することを強いる、非常に良く知られたＰＬＬを、ともに形作る。
【図面の簡単な説明】
【００２６】
【図１】パイプラインＡＤコンバータの動作原理を説明するための回路図である。
【図２】本発明によるパイプラインＡＤコンバータである。
【図３】本発明によるパイプラインＡＤコンバータの一つのＡＤコンバーターステージのより詳細な図である。
【図４】本発明によるパイプラインＡＤコンバータに使用されるレギュレータの第１の実施例である。
【図５】本発明によるパイプラインＡＤコンバータに使用されるレギュレータの第２の実施例である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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