(57)【要約】メモリセル構造体及びその製造方法に関する。少なくとも一層の磁気抵抗メモリ素子（１１）を有するメモリセルアレイを有するメモリセル構造体であって、磁気抵抗素子の各々は第１のコンタクト形成ライン（１０）に接続され、第１のコンタクト形成ライン（１０）は第１の誘電体層（６）内に位置し、第１のコンタクト形成ライン（１０）の各々は、第２のコンタクト形成ライン（２０；２９；３５）に接続され、第２のコンタクト形成ライン（２０；２９；３５）は第２の誘電体層（１７；２７；３２）内に位置する。
2004508701.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一層の磁気抵抗メモリ素子（１１）を有するメモリセルアレイを有するメモリセル構造体と、
前記磁気抵抗メモリ素子の各々は第１のコンタクト形成ライン（１０）に接続されることと、前記第１のコンタクト形成ライン（１０）は第１の誘電体層（６）内に設けられることと、
前記第１のコンタクト形成ライン（１０）の各々は第２のコンタクト形成ライン（２０，２９，３５）に接続されることと、同第２のコンタクト形成ライン（２０，２９，３５）は第２の誘電体層（１７，２７，３２）内に設けられることとからなるメモリセル構造体において、
拡散バリア層（１５，２２，７，３１）が前記第１のコンタクト形成ライン（１０）と前記第２の誘電体層（１７，２７，３２）との間に設けられることを特徴とするメモリセル構造体。
【請求項２】
前記メモリ素子（１１）がＴＭＲメモリ素子であり、各ＴＭＲメモリ素子は２つの強磁性体層（１１ｂ，１１ｄ）及び前記２つの強磁性体層（１１ｂ，１１ｄ）に挟まれた絶縁非磁性層（１１ｃ）を有することを特徴とする請求項１に記載のメモリセル構造体。
【請求項３】
前記メモリ素子（１１）がＧＭＲメモリ素子であり、各ＧＭＲメモリ素子は２つの強磁性体層（１１ｂ，１１ｄ）及び前記２つの強磁性体層（１１ｂ，１１ｄ）に挟まれた導電性非磁性層（１１ｃ）を有することを特徴とする請求項１に記載のメモリセル構造体。
【請求項４】
前記メモリ素子（１１）はそれぞれがビアコンタクト形成拡散バリア層（１１ａ，１１ｅ）を通して前記コンタクト形成ライン（１０，２０，２９，３５）に接続されることを特徴とする請求項１〜３のいずれか一項に記載のメモリセル構造体。
【請求項５】
前記ビアコンタクト形成拡散バリア層（１１ａ，１１ｅ）がタンタルからなることを特徴とする請求項１〜４のいずれか一項に記載のメモリセル構造体。
【請求項６】
前記拡散バリア層（１５，２２）は前記メモリ素子（１１）の前記強磁性体層（１１ｂ，１１ｄ）と前記第１のコンタクト形成ライン（１０）との間の相互拡散を防止することを特徴とする請求項１〜５のいずれか一項に記載のメモリセル構造体。
【請求項７】
前記第１のコンタクト形成ライン（１０）は、第２の拡散バリア層（５）及びライナー（９）により、半導体基板（１）上に配列した第３の誘電体層（４）から分離されることを特徴とする請求項１〜６のいずれか一項に記載のメモリセル構造体。
【請求項８】
前記拡散バリア層（５，１５，２２，７，３１）は窒化シリコンからなることを特徴とする請求項１〜７のいずれか一項に記載のメモリセル構造体。
【請求項９】
前記誘電体層は二酸化シリコンからなることを特徴とする請求項１〜８のいずれか一項に記載のメモリセル構造体。
【請求項１０】
前記コンタクト形成ライン（１０，２０，２９，３５）は主要部を銅とする材料を有することを特徴とする請求項１〜９のいずれか一項に記載のメモリセル構造体。
【請求項１１】
（ａ）第１のコンタクト形成ライン（１０）を半導体基板のメモリセルアレイ中の前記第１の誘電体層（６）に堆積させ、及びパターニングする工程と、
（ｂ）前記磁気抵抗メモリ素子（１１）を前記メモリセルアレイに堆積させ、及びパターニングする工程と、
（ｃ）前記拡散バリア層（１５，２２，７）を前記メモリセルアレイに堆積させ、及びパターニングする工程と、
（ｄ）ハードマスク（１２）をエッチバックすることにより半導体素子（１１）に自己整合させてコンタクト形成し、及びハードマスク（１２）により前記メモリ素子（１１）のパターンを決定する工程と、
（ｅ）前記第２のコンタクト形成ライン（２０，２９，３５）を前記メモリセルアレイの前記第２の誘電体層（１７，２７，３２）に堆積させ、及びパターニングする工程とからなる、請求項１によるメモリセル構造体を製造する方法。
【発明の詳細な説明】
【０００１】
本発明は磁気抵抗メモリ素子を有するメモリセル構造体及びその製造方法に関する。
【０００２】
ＭＲＡＭメモリ素子は強磁性体層を有し、メモリ素子の抵抗は強磁性体層の磁化方向に依存する。強磁性体層を平行磁界で磁化させる場合にはメモリ素子の抵抗が低くなり、強磁性体層を反平行磁界で磁化させる場合にはメモリ素子の抵抗が高くなる。
【０００３】
ＭＲＡＭメモリ素子の層構造に依存する形で、ＧＭＲメモリ素子とＴＭＲメモリ素子とが区別される。ＧＭＲメモリ素子は少なくとも２つの強磁性体層とそれらの間に配置される非磁化導電層を有し、ＧＭＲメモリ素子はＧＭＲ効果（ＧＭＲ：巨大磁気抵抗）として知られる効果を有し、ＧＭＲ効果においては、ＧＭＲメモリ素子の電気抵抗が、２つの強磁性体層の磁化状態が平行であるか、反平行であるかに依存する形で決定される。
【０００４】
ＴＭＲメモリ素子（ＴＭＲ：トンネル磁気抵抗）は少なくとも２つの強磁性体層とそれらの間に挟まれる絶縁非磁性層とを有する。絶縁層はトンネル電流が２つの強磁性体層の間に生じるように非常に薄く設けられる。強磁性体層は磁気抵抗効果を有し、この磁気抵抗効果は２つの強磁性体層の間の絶縁非磁性層を貫通するスピン分極トンネル電流により生じる。ＴＭＲメモリ素子の電気抵抗は、２つの強磁性体層の磁化状態が平行であるか、反平行であるかにより決まる。
【０００５】
図１は従来のＭＲＡＭメモリのメモリセルアレイを示している。メモリセルアレイは、金属からなる複数の書込み／読出しラインまたはワード／ビットラインと磁気抵抗メモリ素子とを有し、これらのラインは互いにクロスオーバーし、かつ、互いに直交して設けられ、各磁気抵抗メモリ素子は互いに直交する２本の書込み／読出しラインの間に挟まれ、かつ、２本の書込み／読出しラインに電気的に接続される。信号がワードラインまたはビットラインに印加されるとそこに電流が流れて磁界が生じ、この磁界が十分な強度の磁界となったときに、この磁界がメモリ素子に影響を及ぼすようになる。ＤＲＡＭメモリと比較すると、これらのＭＲＡＭメモリは、次に示す事実により明確に区別することができる。すなわち、個々のメモリ素子は選択トランジスタを必要とするのではなく、ワードライン及びビットラインに直接接続することができる。ＭＲＡＭメモリ（ＭＲＡＭ：磁気抵抗ランダムアクセスメモリ）は非常に高い記憶密度または記憶容量を有する不揮発性読み出しメモリであり、この高い記憶密度または記憶容量は、複数のセルアレイを積み重ねる、すなわち、複数のメモリ素子層を次々に積み上げることにより実現する。
【０００６】
ドイツ特許出願第１９９　０８５　１８．８号には、ＭＲＡＭメモリセル構造体及びその製造方法が記載されている。
図２は従来技術によるこのタイプのメモリセル構造体の断面図である。ＭＲＡＭメモリはセルアレイと、セルアレイに含まれるメモリ素子とコンタクトを取るためのコンタクト形成領域または周辺領域とを有する。磁気抵抗メモリ素子、例えばＴＭＲメモリ素子はメモリセルアレイに含まれ、一つの平面内でグリッド状に配列され、各素子は第１のコンタクト形成ラインＫＬ１と第２のコンタクト形成ラインＫＬ２との間に配置される。第１のコンタクト形成ラインＫＬ１は、例えば二酸化シリコンからなる誘電体層内を走っている。第２のコンタクト形成ラインＫＬ２は同様に、例えば二酸化シリコンからなる誘電体層内を走っている。同様に、メモリ素子は酸化物層により互いに電気的に絶縁されている。この酸化物層は、下層の第１のコンタクト形成ラインＫＬ１に直接連結する。図２に示すＭＲＡＭメモリにおいては、コンタクト形成ラインは実際は銅からなる。
【０００７】
コンタクト形成ラインとのコンタクトは、コンタクト形成領域のコンタクトホールを通して取られる。コンタクトホールは、金属の充填されたコンタクトを通してコンタクト形成ラインＫＬ１，ＫＬ２につながる。金属からなる金属充填コンタクトは、接着層及び拡散バリアとしてＴａＮ／Ｔａからなる中間層またはライナーを有する。コンタクトラインＫＬ１，ＫＬ２も、ＴａＮ／Ｔａ層またはこのタイプのライナー層を有する。また、コンタクト形成ラインＫＬ１はその底面上に窒化シリコンを有し、この窒化シリコンが銅からなるコンタクト形成ラインＫＬ１の拡散バリアとなってその下の酸化物層を保護する。
【０００８】
しかしながら図２に示す従来技術によるＭＲＡＭメモリは、多くの欠点を有している。コンタクト形成ラインＫＬ１は拡散バリア層により完全に囲まれている、或いは、閉じ込められているわけではない。銅からなるコンタクト形成ラインＫＬ１は、その上の酸化物からなる金属間誘電体に直接接している。従って、銅が金属間誘電体に拡散することができる。金属間誘電体または酸化物層に銅が拡散すると、誘電体層を劣化させ、誘電体層の導電率を増大させる。また、銅原子が横方向に拡散してメモリ素子に侵入し、メモリ素子の原子構成物質（例えば、鉄、コバルト、ニッケル）がメモリ素子から外に拡散して金属間誘電体に侵入する。この結果、メモリ変動が生じ、最悪の場合にはＭＲＡＭメモリを完全不良に至らしめる。
【０００９】
図３は図２に示す従来のＭＲＡＭメモリのセルアレイ内のメモリ素子の拡大図である。磁気抵抗メモリ素子、例えばＴＭＲメモリ素子は少なくとも２つの強磁性体層（ＦＭ）を有し、これら強磁性体層は絶縁層により互いに絶縁される。また、これらこれら強磁性体層にはそれぞれ、２つのコンタクト形成ラインＫＬ１，ＫＬ２とのコンタクトを取るための一つのタンタル層が設けられる。タンタル層Ｔａは強磁性体層（ＦＭ）と銅からなるコンタクト形成ラインＫＬとの間の拡散バリアを形成する。
【００１０】
しかしながら、従来のメモリセル構造体を用いると、次に示す事実から一つの欠点が生じる。すなわち、強磁性体層ＦＭと銅からなる第１のコンタクト形成ラインＫＬ１とは、メモリ素子の端部において誘電体酸化物層により互いに分離されているのみである。強磁性体層は鉄、ニッケル、コバルト、クロム、マンガン、ガドリニウム、及び／又はジスプロシウムを含有し、通常２ｎｍから２０ｎｍの厚さを有する。メモリ素子とコンタクトを取るための２つのタンタル層もまた比較的薄く、従って２つの強磁性体層とコンタクト形成ラインＫＬ１，ＫＬ２との間の距離が比較的短い。金属間誘電体は二酸化シリコンからなるが、二酸化シリコンは強磁性体層に拡散する銅に対して拡散バリアを形成せず、また、鉄、ニッケル、コバルト、クロム、マンガン、ガドリニウムまたはジスプロシウムに対しても拡散バリアを形成せず、これらの金属が強磁性体層（ＦＭ）から拡散して金属間誘電体とコンタクト形成ラインＫＬ１，ＫＬ２に侵入する。
【００１１】
従って、メモリ素子は銅が拡散してくることによって著しく劣化する。銅が拡散すると磁気抵抗効果とメモリ素子のスイッチング特性に変化を生じさせる。二酸化シリコンからなり、メモリ素子が埋め込まれる金属間誘電体は、銅またはメモリ素子が含有する強磁性元素のいずれに対しても、メモリ製造中に生じる２５０から４５０℃の間のプロセス温度において有効な拡散バリアを形成しない。
【００１２】
従って、本発明の目的は、記憶特性が拡散現象による悪影響を受けないＭＲＡＭメモリ及びその製造方法を提供することにある。
この目的は、特許請求項１に記載の特徴を有するメモリセル構造体と、特許請求項１１に記載の特徴を有する方法により実現することができる。
【００１３】
本発明はメモリセル構造体を提供するものであり、このメモリセル構造体は少なくとも一層の磁気抵抗メモリ素子を有するメモリセルアレイを有し、これら磁気抵抗メモリ素子はそれぞれ、第１の誘電体層内に配置される第１のコンタクト形成ラインに接続され、また、第２の誘電体層内に配置される第２のコンタクト形成ラインに接続され、このような配列において、拡散バリア層が第１のコンタクト形成ライン、第２のコンタクト形成ラインとメモリ素子との間に設けられる。
【００１４】
メモリ素子は好ましくはＴＭＲメモリ素子であり、各ＴＭＲメモリ素子は２つの強磁性体層及びこれら２つの強磁性体層に挟まれる絶縁非磁性層を有する。
本発明に係るメモリセル構造体のもう一つ別の実施形態においては、メモリ素子はＧＭＲメモリ素子であり、これらＧＭＲメモリ素子の各々は、２つの強磁性体層とこれら２つの強磁性体層に挟まれる導電性非磁性層を有する。
【００１５】
好ましくは、メモリ素子の各々はコンタクト形成拡散バリア層を通してコンタクト形成ラインに接続される。
コンタクト形成拡散バリア層はタンタルからなることが好ましい。
第１のコンタクト形成ラインと第２の誘電体層との間に設けられる拡散バリア層は、メモリ素子層と第１のコンタクト形成ラインとの間の相互拡散をも防止することが好ましい。
【００１６】
本発明に係るメモリセル構造体の好適な実施形態においては、第１のコンタクト形成ラインは、第２の拡散バリア層により基板上に配置された第３の誘電体層から分離される。
【００１７】
本発明に係るメモリセル構造体の特に好適な実施形態においては、拡散バリア層は窒化シリコンからなる。
コンタクト形成ラインは実際には銅を有することが好ましい。
好適な実施形態においては、誘電体層は二酸化シリコンからなる。
本発明はさらに、メモリセル構造体の製造方法を提供するものであり、この方法は、次の工程を含む。すなわち、半導体基板のメモリセルアレイの第１の誘電体層に第１のコンタクト形成ラインを堆積させてパターニングし、メモリセルアレイに磁気抵抗メモリ素子を堆積させてパターニングし、メモリセルアレイに拡散バリア層を堆積させてパターニングし、メモリセルアレイの第２の誘電体層に第２のコンタクト形成ラインを堆積させてパターニングする。
【００１８】
本発明に係るメモリセル構造体を製造するための本発明による製造方法の好適な実施形態について、以下に添付の図面を参照しながら詳細に説明し、本発明に関する特徴を説明する。
【００１９】
以下に示す文章において、本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を図４Ａ〜図４Ｐを参照しながら詳細に説明する。
半導体基板１、好ましくはシリコン基板は高集積ＣＭＯＳまたはバイポーラ電子装置（ＦＥＯＬ）を含み、好適には、一つまたは二つの配線層を含む。半導体基板１に形成された電子装置とコンタクトを取るために、ライナー層３を敷いた金属充填コンタクトまたはビア２が半導体基板１を覆う二酸化シリコン層４中に形成される。第１の窒化シリコン層５は、その上の金属間誘電体６をリアクティブエッチング（ＲＩＥ）している間エッチングストップ層として機能し、かつ、拡散バリア層として機能する。金属間誘電体６は二酸化シリコンからなる。さらに窒化シリコン層７がこの後に続くダマシンエッチングのエッチングストップとして設けられる。窒化シリコン層７はコンタクト形成領域においてレジストマスク８に覆われ、フォトリソグラフィ工程が行われた後に、窒化シリコン層７及び二酸化シリコン層６がメモリセルアレイ領域においてリアクティブエッチング（ＲＩＥ）によりエッチング除去され、窒化シリコン層５がエッチングストップ層として機能する。エッチングは異方性エッチングであり、下層の窒化シリコン層５に対して選択的に行われる。
【００２０】
次に、Ｔａ／ＴａＮからなるライナー９をＰＶＤプロセス（ＰＶＤ：物理的気相成長法）により堆積させる。まず、ＴａＮを堆積させ、次にＴａ層を堆積させてＴａ／ＴａＮ二重層を形成する。図４Ｃはこの結果として得られるプロセス状態を示している。
【００２１】
さらに次のプロセス工程において、銅をＰＶＤにより堆積させる。本発明のＭＲＡＭメモリセル構造体には、それぞれが１より小さいアスペクト比を有するダマシントレンチのみを使用するので、一つのＰＶＤプロセス（ＰＶＤ：物理的気相成長法）で十分これらのトレンチを埋めることができる。アスペクト比はトレンチの高さと幅の比を表す。もう一つ別の実施形態においては、電気メッキが用いられる。次に、メモリ素子とコンタクトを取る第１のコンタクト形成ラインを形成する堆積済の銅１０は、物理密度を増やすために調整される。これは銅における放出プロセス、すなわち、後続の化学的機械研磨ＣＭＰ工程の前に微小空洞の凝集を終わらせるために必要であり、さもなければ、研磨した銅の表面の品質とＴＭＲメモリ素子の品質に悪影響を及ぼす。後続の化学的機械研磨（ＣＭＰ）工程において、不要の銅及び窒化シリコン層７上のライナー層を除去する。図４Ｄはその結果として得られる状態を示している。銅及びＴａ／ＴａＮを含むライナー材料を除去するための多段階の化学的機械研磨（ＣＭＰ）工程は窒化シリコン層７によりストップする。銅層１０の研磨銅表面の粗さは４〜８オングストロームを超えないことが好ましい。
【００２２】
さらに次のプロセス工程において、タンタルからなるコンタクト形成拡散バリア層のようなメモリ素子層を表面全面に堆積させる。図４Ｅはその結果得られるプロセス状態を示している。堆積は、個々の堆積操作、すなわち、ＰＶＤまたはＩＢＢの間に排気を挟むことなく真空装置内で行う必要がある。堆積した５つのメモリ層は図４ｅ中の符号１１ａ〜１１ｅで示される。
【００２３】
次に、二酸化シリコン層１２を５層のメモリ素子層１１ａ〜１１ｅの上にＰＥＣＶＤプロセスにより堆積させ、後続のメモリ素子パターニング用のハードマスクとする。ハードマスクの厚さは、その下の５層のメモリ素子層の約２〜３倍である。二酸化シリコンからなるハードマスク１２はレジストマスク１３を使用してエッチングする。ハードマスク１２により、後続のスペーサエッチ用にＴＭＲメモリ素子上に急峻な側面を形成し、ＴＭＲ間の隙間を窒化シリコンで完全に埋め、メモリ素子を完全に拡散バリアで密封し、銅配線が露出する前にＯ２プラズマによりレジストを灰化させる、すなわち、銅配線の酸化を防止する。ハードマスク１２のエッチングを終えた後、レジスト層１３を剥離して除去する。最後に、ＲＩＥエッチを行って多層メモリ素子をハードマスクに対して選択的にパターニングする。図４ｇはこの結果得られるプロセス状態を示している。
【００２４】
最後に、窒化シリコン層をＰＥ−ＣＶＤにより、メモリ素子１１ａ〜１１ｅの間の隙間を完全に埋め込むのに十分な厚さに堆積させる。図４Ｈは窒化シリコン１４が堆積した様子を示している。
【００２５】
さらに次の工程で、堆積した窒化シリコンを二酸化シリコン及び銅に対して選択的に異方性エッチングし、スペーサ１５を形成する。続いて、第１のプロセスフロー例に従って形成されたメモリセル構造体において、スペーサ１５が拡散バリアを形成する。さらに、この結果得られた図４Ｉに示す構造の上に、約５０ｎｍの厚さの窒化シリコン層１６をダマシンエッチ用のエッチングストップ層として堆積させる。窒化シリコン層１６は、さらに堆積させる二酸化シリコン層１７によって覆われ、二酸化シリコン層１７はさらに化学的機械研磨により研磨される。図４ｊはこの結果得られる構造を示している。
【００２６】
この後、プラズマエッチングによる異方性エッチングを行って二酸化シリコン層１７を窒化シリコンに対して選択的にエッチングする。次に、フォトレジストマスク１８を除去または剥離する。
【００２７】
さらに次のプロセス工程において、ダメージを与えない程度の低目のエネルギープロセスにより窒化シリコン層１６を二酸化シリコン及び銅に対して選択的にエッチングし、二酸化シリコンのエッチングされた側面の上への銅の後方スパッタリングを最小限に留める。図４Ｌはこの結果得られるプロセス状態を示している。
【００２８】
さらに次のプロセス工程において、メモリ素子上の二酸化シリコン層１２を好ましくは異方性エッチングによりエッチング除去する。このエッチバックは、自己整合エッチングプロセスである、すなわち、メモリ素子１１が位置する位置においてのみエッチングが行われる。このエッチバックにより、メモリ素子１１に対して自己整合するコンタクト表面が形成される。図４Ｍはこの結果得られるプロセス状態を示している。この結果得られるダマシン構造はスパッタにより堆積したＴａ／ＴａＮライナー１９及びＰＶＤプロセスにより堆積した十分に厚い銅層２０により充填される。次に、堆積した銅を調整して物質密度を増大させる。図４Ｎはこの結果得られる構造を示している。
【００２９】
最後に、堆積した銅及び堆積したライナー層を２段階化学的機械研磨（ＣＭＰ）により部分的に除去し、図４Ｏに示す構造とする。
図４Ｐは第１のプロセスフロー例により形成されたメモリセルアレイ内のメモリ素子１１の詳細図を示している。メモリ素子１１は２つの強磁性体層１１ｂ，１１ｄを有し、これら２つの強磁性体層はこれらの間に位置する絶縁非磁性層１１ｃにより分離される。タンタルからなるコンタクト形成拡散バリア層１１ａ，１１ｆは、銅からなる第１のコンタクト形成ライン１０とＴＭＲメモリ素子との間、銅からなり、ライナー１９中に位置する第２のコンタクト形成ライン２０とＴＭＲメモリ素子との間に設けられる。コンタクト形成拡散バリア層１１ａ，１１ｆの付いたＴＭＲメモリ素子１１は窒化シリコンからなる拡散バリア層１５により完全に囲まれる。また、拡散バリア層１５は、銅からなるコンタクト形成ライン１０を二酸化シリコンからなる金属間誘電体１７から分離する。拡散バリア層は銅が金属間誘電体１７に拡散するのを抑制する。また、拡散バリア層１５は、メモリ素子１１の強磁性体層１１ｂ，１１ｃと第１のコンタクト形成ライン１０との間の相互拡散を抑制する。従って、拡散による金属間誘電体１７及びメモリ素子１１の両方の劣化を拡散バリア層１５により防止する。
【００３０】
図４Ｐはメモリ素子の最もシンプルな層構造を示している。また、磁気特性を最適化及び安定化させるためにさらに設けられる層は示していない。
図４Ｏに示すメモリセル構造体は、単層構造からなる状態としてしか示されていない。しかしながら複数層のメモリ素子１１は、さらに続くプロセス工程により次々に積み重ねることができ、高記憶容量のＭＲＡＭメモリが実現する。このタイプの多層メモリセルアレイへのコンタクトは、ダマシン多層配線により行われる。
【００３１】
図４Ｎからわかるように、第１のコンタクト形成ライン１０は拡散バリア層５，９，１５により完全に密閉される。窒化シリコンからなる拡散バリア層５，ＴａＮｉＴａからなる拡散バリア層９により、銅がこれら拡散バリア層下の二酸化シリコンからなる誘電体４に拡散するのを防止する。拡散バリア層１５は、メモリセルアレイ領域において、銅がメモリ素子１１ と上方の誘電体層１７、すなわち、金属間誘電体に拡散するのを防止する。第１のコンタクトライン１０への電気コンタクトはビアコンタクトを通して行われる。第２のコンタクト形成ライン２０は金属コンタクトを通して、ビア充填コンタクトを囲む接続ライン（図示せず）経由で電気的に接続される。
【００３２】
図５Ａ〜５Ｇはさらに、本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示している。第１のプロセス工程は第１のプロセスフロー例におけるものであり、図４に示されている。図５Ａ〜５Ｅは、第１のプロセスフロー例の図４Ａ〜４Ｅに対応している。
【００３３】
図５Ｆに示すように、第２のプロセスフロー例においては、メモリ素子層１１ａ〜１１ｅは、それらを堆積させた後、フォトレジストマスク２１をマスクとしてパターニングされる。次にマスク２１は剥離されて除去される。図５Ｇはその結果として得られるプロセス状態を示している。
【００３４】
次に、図５Ｈに示すように、窒化シリコン層２２及び二酸化シリコン層２３を図５Ｇの構造の上に堆積させる。
次に、２つの堆積層２２，２３は化学的機械研磨工程に送られて図５Ｊに示す構造が形成される。
【００３５】
次に、メモリセルアレイをレジストマスク２４で覆い、メモリ周辺領域またはコンタクト形成領域において、窒化シリコン層２２をＲＩＥエッチングにより除去する。この結果、図５Ｋに示す構造が得られる。
【００３６】
フォトレジストマスク２４を除去し、クリーニング工程を終えた後、まず、窒化シリコン層２５及び二酸化シリコン層２６をＰＥＣＶＤにより堆積させる。基板を覆う二酸化シリコン層２６を化学的機械研磨ＣＭＰにより平坦化して、図５Ｌに示す構造を得る。
【００３７】
次に、フォトレジストマスク２７を二酸化シリコン層２６の上に塗布してパターニングする。この結果、図５Ｍに示す構造が得られる。
さらに次のプロセス工程において、二酸化シリコン層２６を窒化シリコン及びＴａに対して選択的にエッチングする。図５Ｎがこの結果得られる配列を示している。
【００３８】
最後に、フォトレジストマスク２７を再度除去し、露出した領域において、窒化シリコン層２５を二酸化シリコン、タンタル及び銅に対して、ＲＩＥエッチングにより選択的に除去する。この結果、メモリセルアレイのメモリ素子１１及びコンタクトライン１０用の接続部が露出する。図５Ｏに示す構造をＰＶＤプロセスにより、まずライナー層２８で覆い、次に銅層２９で覆う。次に、銅層２９を調整する。図５Ｐがこの結果得られる構造を示している。
【００３９】
さらに次の工程では、不要な銅を化学的機械研磨工程ＣＭＰにおいて除去するが、この研磨はライナー層２８でストップする。最後に、ライナー層２８をさらに次の化学的機械研磨工程ＣＭＰにおいて除去するが、この研磨は二酸化シリコン層２６でストップし、図５Ｑに示す構造となる。
【００４０】
図５Ｑからわかるように、第１のコンタクト形成ライン１０は窒化シリコンからなる拡散バリア層２２により二酸化シリコンからなる金属間誘電体２６から分離され、銅の誘電体２６への拡散を生じないようにする。また、拡散バリア層２２により、メモリ素子１１とコンタクト形成ライン１０との間の相互拡散を防止する。
【００４１】
図６Ａ〜６Ｎは、本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示している。第１のプロセス工程は図４，５に示す２つのプロセスに対応する。図６Ａ〜６Ｆは、すでに記載した２つのプロセスフロー例の図４Ａ〜４Ｅ及び図５Ａ〜５Ｅに対応する。図６Ｇ，６Ｈは、図５Ｈ，５Ｇに示した第２のプロセスフロー例のプロセス工程に対応する。
【００４２】
図６Ｉからわかるように、本発明によるメモリセル構造体を製造するための第３のプロセスフロー例においては、二酸化シリコン層をパターニングしたメモリ素子１１の上に堆積させ、続いて二酸化シリコン層をフォトマスクを用いないで異方性エッチングによりエッチバックしてメモリ素子１１を取り囲むスペーサ３０を形成する。
【００４３】
窒化シリコン層３１を次の工程で堆積させると、図６Ｊに示す構造が得られる。
次に、二酸化シリコン層３２を堆積させ、化学的機械研磨すると図６Ｌに示す構造となる。
【００４４】
フォトマスク３３を表面が平滑な二酸化シリコン層３２に塗布し、二酸化シリコン３２をフォトマスク３３により選択的にエッチングする。次に、フォトマスク３３を除去する。最後に、次のエッチング工程において、窒化シリコンを二酸化シリコン及び銅に対して選択エッチングすると図６Ｎに示す構造を得る。
【００４５】
最後に、スパッタによりこの構造をＴａ／ＴａＮを含むライナー二重層で覆い、次に、ライナー二重層を銅で覆い、続いて銅を調整する。最後に、銅層３５及びその下のライナー層３４を化学的機械研磨により除去すると図６Ｐに示す構造となる。
【００４６】
図６Ｐからわかるように、銅からなるコンタクト形成ライン１０はその上の金属間層３２から拡散バリア層７によって分離され、このバリア層により銅が誘電体層３２に拡散するのを防止する。さらに拡散バリア層５及びライナー９が銅の誘電体層４への拡散を防止する。
【００４７】
プロセスフロー例３に従って製造したメモリセル構造体は、最初の２つのプロセスフロー例に従って製造したメモリセル構造体に比較すると、図５及び６に示すように、酸化物スペーサ３０がメモリ素子と第１のコンタクト形成ライン１０との間の相互拡散を防止しないという欠点を有する。他方、図６に示す第３のプロセスフロー例は、第２のプロセスフロー例よりも有利な点を有する。すなわち、第３のプロセスフロー例は比較的簡単な製造プロセスであり、技術的に難しいＣＭＰプロセス工程を一切含まず、周辺の窒化シリコンをエッチバックしている間メモリセルアレイを保護するためのマスクを追加する必要がない（図５Ｋ）。
【００４８】
図４を参照しながら記載した第１のプロセスフロー例は、拡散現象を防止することに加えてさらに有利な点を有している。すなわち、追加するリソグラフィマスクは、メモリ素子１１の側面が周辺のビアエッチ及びメモリセルアレイの上層ラインを形成するためのトレンチエッチの際に露出せず、かつ、後続の金属成長により短絡を生じないことを保証するものであるが、第１のプロセスフロー例は追加となるこのリソグラフィマスクを必要としない。リソグラフィマスクを追加するのではなく、メモリ素子を露出させるエッチングプロセスを自己整合により行う。二酸化シリコンをエッチングしてトレンチを形成する（二酸化シリコンのトレンチエッチ）場合、窒化シリコンのエッチストップ層は、エッチング深さの再現性の悪化を防止し、相互接続抵抗の発生を防止する。また、二酸化シリコンのトレンチエッチの際に、ビアの二酸化シリコン側面へ銅が再付着するのを防止し、金属間誘電体とメモリ素子に銅が拡散できる状態になることを防止する。
【００４９】
また、本発明によるすべてのプロセスフロー例はＯ２を含む標準のプラズマプロセスを使用するが、露出した銅がトレンチエッチに続くレジスト剥離によりＯ２プラズマに晒されて酸化される現象を防止する。これにより、腐食した銅表面を除去するクリーニング工程が不要となる。
【図面の簡単な説明】
【図１】従来技術によるメモリセルアレイを示す斜視図。
【図２】従来技術によるＭＲＡＭメモリの断面図。
【図３】本発明を考案するに至るところの問題を説明するためのものであり、図２に示す従来のＭＲＡＭメモリ内のメモリ素子の拡大断面図。
【図４Ａ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｂ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｃ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｄ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｅ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｆ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｇ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｈ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｉ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｊ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｋ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｌ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｍ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｎ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｏ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図４Ｐ】本発明によるメモリセル構造体を製造するための第１のプロセスフロー例を示す断面図。
【図５Ａ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｂ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｃ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｄ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｅ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｆ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｇ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｈ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｉ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｊ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｋ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｌ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｍ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｎ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｏ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｐ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図５Ｑ】本発明によるメモリセル構造体を製造するための第２のプロセスフロー例を示す断面図。
【図６Ａ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｂ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｃ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｄ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｅ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｆ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｇ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｈ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｉ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｊ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｋ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｌ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｍ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｎ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｏ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図６Ｐ】本発明によるメモリセル構造体を製造するための第３のプロセスフロー例を示す断面図。
【図１】
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【図２】
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【図３】
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【図４Ｏ】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成14年8月9日(2002.8.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも２つの強磁性体層を備える少なくとも一層の磁気抵抗メモリ素子（１１）を有するメモリセルアレイを有するメモリセル構造体と、
前記磁気抵抗メモリ素子の各々は第１のコンタクト形成ライン（１０）に接続されることと、前記第１のコンタクト形成ライン（１０）は銅からなり、かつ、第１の誘電体層（６）内に設けられることと、
前記第１のコンタクト形成ライン（１０）の各々は第２のコンタクト形成ライン（２０，２９，３５）に接続されることと、同第２のコンタクト形成ライン（２０，２９，３５）は銅からなり、かつ、第２の誘電体層（１７，２７，３２）内に設けられることとからなるメモリセル構造体において、
窒化シリコンからなる拡散バリア層（１５，２２，７，３１）が前記メモリ素子（１１）を囲み、前記第１のコンタクト形成ライン（１０）と前記第２の誘電体層（１７，２７，３２）との間に設けられ、
前記拡散バリア層（１５，２２，７，３１）は、前記第１のコンタクト形成ライン（１０）から出る銅が拡散して前記第２の誘電体層（１７，２７，３２）及び前記磁気抵抗メモリ素子（１１）に拡散することを抑制し、
前記拡散バリア層（１５，２２，７，３１）は、前記磁気抵抗メモリ素子（１１）の前記強磁性体層（１１ｂ，１１ｄ）と前記第１のコンタクト形成ライン（１０）と前記との間の相互拡散を抑制してメモリ変動を最小にすることを特徴とするメモリセル構造体。
【請求項２】
前記メモリ素子（１１）がＴＭＲメモリ素子であり、各ＴＭＲメモリ素子は２つの強磁性体層（１１ｂ，１１ｄ）及び前記２つの強磁性体層（１１ｂ，１１ｄ）に挟まれた絶縁非磁性層（１１ｃ）を有することを特徴とする請求項１に記載のメモリセル構造体。
【請求項３】
前記メモリ素子（１１）がＧＭＲメモリ素子であり、各ＧＭＲメモリ素子は２つの強磁性体層（１１ｂ，１１ｄ）及び前記２つの強磁性体層（１１ｂ，１１ｄ）に挟まれた導電性非磁性層（１１ｃ）を有することを特徴とする請求項１に記載のメモリセル構造体。
【請求項４】
前記メモリ素子（１１）はそれぞれがビアコンタクト形成拡散バリア層（１１ａ，１１ｅ）を通して前記コンタクト形成ライン（１０，２０，２９，３５）に接続されることを特徴とする請求項１〜３のいずれか一項に記載のメモリセル構造体。
【請求項５】
前記ビアコンタクト形成拡散バリア層（１１ａ，１１ｅ）がタンタルからなることを特徴とする請求項１〜４のいずれか一項に記載のメモリセル構造体。
【請求項６】
前記第１のコンタクト形成ライン（１０）は、第２の拡散バリア層（５）及びライナー（９）により、半導体基板（１）上に配列した第３の誘電体層（４）から分離されることを特徴とする前出の請求項のいずれか一項に記載のメモリセル構造体。
【請求項７】
前記誘電体層は二酸化シリコンからなることを特徴とする前出の請求項のいずれか一項に記載のメモリセル構造体。
【請求項８】
（ａ）第１のコンタクト形成ライン（１０）を半導体基板のメモリセルアレイ中の前記第１の誘電体層（６）に堆積させ、及びパターニングする工程と、
（ｂ）前記磁気抵抗メモリ素子（１１）を前記メモリセルアレイに堆積させ、及びパターニングする工程と、
（ｃ）前記拡散バリア層（１５，２２，７）を前記メモリセルアレイに堆積させ、及びパターニングする工程と、
（ｄ）ハードマスク（１２）をエッチバックすることにより半導体素子（１１）に自己整合させてコンタクト形成し、及びハードマスク（１２）により前記メモリ素子（１１）のパターンを決定する工程と、
（ｅ）前記第２のコンタクト形成ライン（２０，２９，３５）を前記メモリセルアレイの前記第２の誘電体層（１７，２７，３２）に堆積させ、及びパターニングする工程とからなる、請求項１によるメモリセル構造体を製造する方法。
【国際調査報告】
2004508701.tif 000062
2004508701.tif 000063
2004508701.tif 000064
2004508701.tif 000065