(57)【要約】二階層デジタル線を有するＤＲＡＭが絶縁体上シリコン「ＳＯＩ」基板上に形成される。より詳細には、各相補的デジタル線対のデジタル線が、ＳＯＩ基板の反対側上に配置される。一実施形態において、デジタル線は、メモリセルキャパシタ（６７、６８）間に形成され、第２の実施形態において、デジタル線は、キャパシタの上方に形成される。ＳＯＩ基板上に製造されＤＲＡＭアレイは、基板の活性シリコン層に配置された複数のメモリセルと、メモリセルの各行に沿って延びる複数のデジタル線対と、活性シリコン層に製造された複数のアクセストランジスタとを備える。【選択図】図８
2004508714.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上シリコン（「ＳＯＩ」）基板上に製造された動的ランダムアクセスメモリ（「ＤＲＡＭ」）アレイであって
基板の活性シリコン層の第１の表面に隣接して列および行に配置された複数のメモリセルと、
メモリセルの各行に沿って延びる複数のデジタル線対であって、各対の第１のデジタル線の少なくとも一部は、該活性シリコン層の該第１の表面に隣接して製造され、各対の第２のデジタル線の少なくとも一部は、該活性シリコン層の活性表面の第２の表面に隣接して製造され、該第２の表面は、該第１の表面と対向する、複数のデジタル線対と、
該活性シリコン層に製造された複数のアクセストランジスタであって、各行の該アクセストランジスタのそれぞれは、それぞれのメモリセルと、該各デジタル線対の該第１および第２のデジタル線の一方との間に結合される、複数のアクセストランジスタと
を備える、ＤＲＡＭ。
【請求項２】
各対の前記第１および第２のデジタル線は、互いに電気的に絶縁される、少なくとも第１および第２のセクションに分割され、前記ＤＲＡＭアレイは、さらに、複数のデジタル線対のそれぞれに対して前記ＳＯＩ基板の前記活性シリコン層を通じて延びる一対のコンダクタを備え、各対に対する前記第１のコンダクタは、該第１のデジタル線の該第１のセクションを該第２のセクションに結合し、各対に対する該第２のコンダクタは、該第１のデジタル線の該第２のセクションを該第２のデジタル線の該第１のセクションに結合する、請求項１に記載のＤＲＡＭアレイ。
【請求項３】
各行における複数のアクセストランジスタは、各デジタル線対の前記第１のデジタル線に結合される、請求項１に記載のＤＲＡＭアレイ。
【請求項４】
各行における前記アクセストランジスタの少なくともいくつかは、各デジタル線対の前記第２のデジタル線に結合される、請求項１に記載のＤＲＡＭアレイ。
【請求項５】
各行における交互のアクセストランジスタは、各デジタル線対の前記第１のデジタル線に結合され、該行における残りのアクセストランジスタは、前記デジタル線対の前記第２のデジタル線に結合される、請求項１に記載のＤＲＡＭアレイ。
【請求項６】
前記アクセストランジスタの少なくともいくつかを互いに絶縁するために前記活性シリコン層に形成された複数の電界酸化領域をさらに備える、請求項１に記載のＤＲＡＭアレイ。
【請求項７】
前記ＳＯＩ基板は、ハンドラーウエハを備える、請求項１に記載のＤＲＡＭアレイ。
【請求項８】
前記メモリセルは、絶縁材料層に製造されたそれぞれのメモリセルキャパシタを備える、請求項７に記載のＤＲＡＭアレイ。
【請求項９】
各対の前記第２のデジタル線は、絶縁材料層に製造される、請求項７に記載のＤＲＡＭアレイ。
【請求項１０】
前記第１および第２のデジタル線の一つは、前記ハンドラーウエハと前記活性シリコン層との間に製造される、請求項７に記載のＤＲＡＭアレイ。
【請求項１１】
半導体基板上に製造されたＤＲＡＭアレイであって、
該半導体基板の第１の表面に隣接して列および行に配置された複数のメモリセルと、
メモリセルの各行に沿って延びる複数のデジタル線対であって、各対の第１のデジタル線の少なくとも一部は、該半導体基板の該第１の表面に隣接して製造され、各対の第２のデジタル線の少なくとも一部は、該半導体基板の第２の表面に隣接して製造され、該第２の表面は、該第１の表面と対向する、複数のデジタル線対と、
該半導体基板に製造された複数のアクセストランジスタであって、各行における該アクセストランジスタのそれぞれは、各メモリセルと各デジタル線対の該第１および第２のデジタル線の一つとの間に結合される、複数のアクセストランジスタと
を備える、ＤＲＡＭアレイ。
【請求項１２】
各対の前記第１および第２のデジタル線は、互いに電気的に絶縁される少なくとも第１および第２のセクションに分割され、前記ＤＲＡＭアレイは、複数のデジタル線対のそれぞれに対する前記半導体基板を通じて延びる一対のコンダクタをさらに備え、各対に対する該第１のコンダクタは、該第１のデジタル線の該第１のセクションを該第２のデジタル線の該第２のセクションに結合し、各対に対する該第２のコンダクタは、該第１のデジタル線の該第２のセクションを該第２のデジタル線の該第１のセクションに結合する、請求項１１に記載のＤＲＡＭアレイ。
【請求項１３】
各行における複数のアクセストランジスタは、各デジタル線対の前記第１のデジタル線に結合される、請求項１１に記載のＤＲＡＭアレイ。
【請求項１４】
各行における複数のアクセストランジスタは、各デジタル線対の前記デジタル線に結合される、請求項１１に記載のＤＲＡＭアレイ。
【請求項１５】
各行における交互のアクセストランジスタは、各デジタル線対の前記第１デジタル線に結合され、該行における残りのアクセストランジスタは、該デジタル線対の該第２のデジタル線に結合される、請求項１１に記載のＤＲＡＭアレイ。
【請求項１６】
前記アクセストランジスタの少なくともいくつかを互いに絶縁するために前記半導体基板に形成された複数の電界酸化領域をさらに備える、請求項１１に記載のＤＲＡＭアレイ。
【請求項１７】
前記半導体基板は、ＳＯＩ基板を備える、請求項１１に記載のＤＲＡＭアレイ。
【請求項１８】
前記ＳＯＩ基板上に製造されたＤＲＡＭであって、
該基板の活性シリコン層の第１の表面に隣接して列および行に配置された複数のメモリセルを備えるＤＲＡＭアレイと、
メモリセルの各行に沿って延びる複数のデジタル線対であって、各対の第１のデジタル線の少なくとも一部は、該活性シリコン層の該第１の表面に隣接して製造され、各対の第２のデジタル線の少なくとも一部は、該活性シリコン層の第２の表面に隣接して製造され、該第２の表面は、該第１の表面に対向する、複数のデジタル線対と、
該活性シリコン層に製造された複数のアクセストランジスタであって、各行における該アクセストランジスタのそれぞれは、各メモリセルと各デジタル線対の該第１および第２のデジタル線の一つとの間に結合される、複数のアクセストランジスタと、
各デジタル線対の該第１および第２のデジタル線に結合された複数のセンスアンプと、
列アドレスに対応するメモリセルの列を選択するための列アドレスデコーダーと、
行アドレスに対応するメモリセルの行を選択するための行アドレスデコーダーと、
選択された行のためのセンスアンプと該ＤＲＡＭの外部データ端末との間に結合されたデータパスと、
該ＤＲＡＭに適用されたメモリコマンドに応答して制御信号を発生するように動作可能なコマンドデコーダと
を備える、ＤＲＡＭ。
【請求項１９】
各対の前記第１および第２のデジタル線は、互いに電気的に絶縁された少なくとも第１および第２のセクションに分割され、前記ＤＲＡＭは、さらに、複数のデジタル線対のそれぞれに対する前記ＳＯＩ基板の前記活性シリコン層を通じて延びる一対のコンダクタを備え、各対に対する該第１のコンダクタは、該第１のデジタル線の該第１のセクションを該第２のデジタル線の該第２のセクションに結合し、各対に対する該第２のコンダクタは、該第１のデジタル線の該第２のセクションを該第２のデジタル線の該第１のセクションに結合する、請求項１８に記載のＤＲＡＭ。
【請求項２０】
各行における複数のアクセストランジスタは、前記各デジタル線対の前記第１のデジタル線に結合される、請求項１８に記載のＤＲＡＭ。
【請求項２１】
各行における前記アクセストランジスタの少なくともいくつかは、前記各デジタル線対の前記第２のデジタル線に結合される、請求項１８に記載のＤＲＡＭ。
【請求項２２】
各行における交互のアクセストランジスタは、各デジタル線対の前記第１デジタル線に結合され、該行における残りのアクセストランジスタは、前記デジタル線対の前記第２のデジタル線に結合される、請求項１８に記載のＤＲＡＭ。
【請求項２３】
前記アクセストランジスタの少なくともいくつかを互いに絶縁するために前記活性シリコン層に形成された複数の電界酸化領域をさらに備える、請求項１８に記載のＤＲＡＭ。
【請求項２４】
前記ＳＯＩ基板は、ハンドラーウエハを備える、請求項１８に記載のＤＲＡＭ。
【請求項２５】
前記デジタル線の一つは、前記ハンドラーウエハと前記活性シリコン層との間に製造される、請求項１８に記載のＤＲＡＭ。
【請求項２６】
列および行に配置されたＤＲＡＭアレイを製造する方法であって、
半導体材料をカバーする絶縁材料の基板を提供する工程と、
該ＤＲＡＭアレイの各行に沿って延びる複数のデジタル線対のそれぞれの第１のデジタル線を製造する工程であって、該第１のデジタル線は、該基板の一方の面上に製造される、工程と、
該ＤＲＡＭアレイの各行に対する複数のメモリセルを製造する工程であって、該メモリセルは、該基板の片側に対向する該基板の表面に隣接して製造される、複数のメモリセルを製造する工程と、
各メモリセルに対してアクセストランジスタを製造する工程であって、該アクセストランジスタは、該半導体材料で製造される、工程と、
該複数のデジタル線対のそれぞれの第２のデジタル線を製造する工程であって、該第２のデジタル線は、該基板の別の側上に製造される、工程と、
各行における該アクセストランジスタを該各行に沿って延びる該第１および第２のデジタル線の一つに結合する工程と、
を包含する、方法。
【請求項２７】
前記基板の表面に隣接するメモリセルを製造する工程は、
導電材料を絶縁材料の前記基板上に堆積して、セル板を形成する工程と、
誘電材料を前記セル板の少なくとも一部に堆積する工程と、
複数の導電構造を該誘電材料上に形成して、複数のメモリセルキャパシタを形成する工程と、
該導電構造を絶縁材料でコーティングする工程と
を包含する、請求項２６に記載の方法。
【請求項２８】
前記複数のデジタル線対のそれぞれの第２のデジタル線を製造する工程は、
絶縁材料を前記半導体材料層上に堆積する工程と、
導電材料を該堆積された絶縁材料上に、該第２のデジタル線に対応するパターンで堆積する工程と
を包含する、請求項２６に記載の方法。
【請求項２９】
前記各行における前記アクセストランジスタを前記第１および第２のデジタル線の一つに結合する工程は、
各行における該アクセストランジスタと各第２のデジタル線との間にビアを形成する工程と、
導電材料を該ビア内に配置し、これにより、各行における該アクセストランジスタを各第２のデジタル線に結合する工程と、
を包含する、請求項２６に記載の方法。
【請求項３０】
各行における前記アクセストランジスタを前記第１および第２のデジタル線の一つに結合する工程は、
ビアの第１のセットを各行における交互のアクセストランジスタと前記各第２のデジタル線との間に形成する工程と、
ビアの第２のセットを各行における残りのアクセルトランジスタと前記各第１のデジタル線との間に形成する工程と、
導電材料を前記ビア内に配置し、これにより、各行における該アクセストランジスタを該第１および第２のデジタル線に結合する工程と、
を包含する、請求項２６に記載の方法。
【請求項３１】
前記デジタル線が前記アレイを通じて延びるとき各行に対して少なくとも一回、前記第１および第２のデジタル線をねじる工程をさらに包含する、請求項２６に記載の方法。
【請求項３２】
少なくともいくつかの前記アクセストランジスタに隣接する電界酸化領域を形成して、アクセストランジスタを互いに電気的に絶縁する工程をさらに包含する、請求項２６に記載の方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関し、さらに詳細には、二階層デジタル線を有する折り曲げられたデジタル線アレイＤＲＡＭに関する。
【０００２】
（本発明の背景）
初期のＤＲＡＭは、相補対の第１デジタル線が個々の感知アンプから第１アレイを介して伸長し、相補対の第２デジタル線が感知アンプから第２アレイを介して伸長する「開デジタル線（ｏｐｅｎ　ｄｉｇｉｔ　ｌｉｎｅ）」アーキテクチャで製造された。次いで、初期のＤＲＡＭにおいて、第１アレイの各カラムのメモリセルは、選択的に１つのデジタル線に結合され、第２アレイの対応するカラムが相補的なデジタル線に選択的に結合されていた。この開デジタル線アーテクチャの利点は、メモリセルが比較的小さな面積、すなわち６Ｆ２（「Ｆ」は半導体プロセスの最小特性サイズである）を占めることを可能にすることである。不幸なことに、開デジタル線アーキテクチャのデジタル線はノイズのピックアップに敏感である。結果として、「折り曲げられたデジタル線」アーキテクチャが開発された。
【０００３】
折り曲げられたデジタル線アーキテクチャにおいて、両方の相補デジタル線が互いに実質的に並行に同一のアレイを介して感知アンプから伸長している。デジタル線が実質的に全体の長さについて互いに並行であるので、このデジタル線は、同一のノイズ信号をピックアップし、次いで感知アンプが良好な共通のモードノイズ拒否を有するように結合され得る。従って、折り曲げられたデジタル線アーキテクチャを有するＤＲＡＭはノイズに敏感でない。残念なことに、アレイを介してさらなるデジタル線が伸長しているという要件が各メモリセルによって占められたサイズを増大する。実際、折り曲げられたデジタル線アーキテクチャのメモリセルは８Ｆ２の最小サイズを有する。
【０００４】
折り曲げられたデジタル線メモリセルの最小サイズを減少させようとする試みが、同じレベルにデジタル線を水平に置くのではなく、各相補対においてデジタル線を垂直に置くことによって為された。デジタル線を垂直に置くことにより、メモリセルによって占められた面積が６Ｆ２に減少され得る。残念なことに、二階層デジタル線を製造することが半導体基板の表面上に形成されなければならない大多数のコンポーネントのために困難であった。折り曲げられたデジタル線アーキテクチャを有するＤＲＡＭに二階層デジタル線製造の困難さが広範な使用を妨げた。結果として、折り曲げられたデジタル線ＤＲＡＭが一般に同一の容量の開デジタル線ＤＲＡＭより非常に大きくなり、これにより折り曲げられたデジタル線ＤＲＡＭがより高価になった。したがって、折り曲げられたデジタル線アーキテクチャを有するＤＲＡＭが低コストで製造され得るために、二階層デジタル線を有するＤＲＡＭをより容易に製造する必要がある。
【０００５】
（本発明の要旨）
折り曲げられたデジタル線アーキテクチャを有するＤＲＡＭアレイが絶縁体上シリコン基板上に製造される。アレイが基板のシリコン部の反対側上に製造される二階層デジタル線を含む。結果として、各デジタル線対に対するデジタル線が同一のフットポイントを占め得、これによりアレイが比較的に小さくなり得る。複数のメモリセルの夫々に結合されたアクセストランジスタは、デジタル線のいずれかに結合され得るか、交互にデジタル線に結合され得る。各対のデジタル線は、少なくとも一旦デジタル線がアレイを介して伸長すると、同一の電気的特性を有するように、好適には「ツイスト」である。
【０００６】
（本発明の詳細な説明）
集積回路は、半導体基板の表面上に従来的に製造されてきた。単結晶シリコンのウエハの形態である基板が選択的にドーピングされ、絶縁材料（ポリシリコンおよび金属）の多層が基板表面上に形成される。最近では、絶縁基板の上方に配置される単結晶の層上に集積回路を製造する技術が開発された。この技術は、「絶縁体上シリコン」または「ＳＯＩ」として周知である。
【０００７】
ＳＯＩ製造技術の出現により、ＳＯＩ基板の活性シリコン領域の反対側上にコンポーネントを製造する可能性が生じた。本発明の実施形態により、ＤＲＡＭのコンポーネントのほとんど（相補対の一方のデジタル線を含む）は、ＳＯＩ基板の活性シリコン領域層の１表面に隣接して製造される。相補対の他方のデジタル線は、活性シリコン領域層の反対表面に隣接する絶縁材料にて製造される。結果として、二階層デジタル線の両方が活性シリコン領域層の同じ側上に製造される必要がなく、これにより二階層デジタル線の製造において従来生じていた製造の複雑さを低減する。折り曲げられたデジタル線アーキテクチャを有するＤＲＡＭの２値デジタル線を製造する技術の１実施形態が本明細書中で図１−９を参照して説明される。
【０００８】
（好適な実施形態の詳細な説明）
最も広範な実施形態の本発明は、半導体デバイス（トランジスタアレイが基板上に第１に形成される）内で使用される折り曲げられたデジタル線アレイにおけるメモリセルの製造方法に関する。その後、コンデンサが基板の一方の側に形成される。デジタル線導電体の対が基板の反対側に形成される。コンデンサがソース領域およびドレイン領域の一方に電気的に接続され、一方で、デジタル線がソース領域およびドレイン領域のそれぞれ他方に電気的に接続される。
【０００９】
「基板」および「ウエハ」という用語が本明細書中で示される。「基板」および「ウエハ」は、絶縁体上シリコン（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）構造、ドーピングされた基板およびドーピングされていない基板、ベース半導体の基礎によって支持されたシリコンのエピタキシャル層および他の半導体構造を含むものとして理解される。さらに、以下の説明において、「基板」および「ウエハ」が参照される。前回のプロセス工程がアレイ、領域または接合部をベース半導体構造またはベース半導体基礎内か、ベース半導体構造またはベース半導体基礎上に形成するように利用され得る。さらに、半導体がシリコンベースである必要はないが、シリコンゲルマニウム、ゲルマニウム、インジウムリン化物またはガリウムヒ化物に基づかれ得る。本明細書中で用いられる用語「基板」はまた、属性ベースまたは基礎構造の任意のタイプを示し得る。
【００１０】
同一の番号が様々な実施形態にわたるコンポーネントを示す図面を再び参照すると、図１Ａは、製造の中間ステージでの半導体デバイス１０を示す。本方法の実施形態により、デバイス１０は、第１に、公知の材料および方法を用いて基礎の絶縁体上シリコン（ＳＯＩ）基板を有するように製造される。第１シリコン層１４、第２シリコン層１８およびこの２つのシリコン層の間の絶縁領域１６を有する絶縁体上シリコン（ＳＯＩ）構造１２が示される。絶縁領域１６はまた「箱（ｂｏｘ）」層と呼ばれ得、例えば、二酸化シリコン（ＳｉＯ２）等の適切な絶縁材料で形成され得る。
【００１１】
ＳＯＩ形成後、トランジスタゲートスタック２０が化学蒸着法（ＣＶＤ）、低圧化学蒸着法（ＬＰＣＶＤ）、スパッタリングおよび他の公知のプロセスを連続的に用いて、その後、従来のフォトリソグラフィおよびエッチング技術を用いて基板１２上のアレイに形成される。各ゲートスタック２０が、例えば、キャップ層２２（窒化物を含有する材料または酸化物を含有する材料等でサンドイッチ酸化物層（ｓａｎｄｗｉｃｈ　ｏｘｉｄｅ　ｌａｙｅｒ）２３にわたって形成される）に含まれる。サンドイッチ酸化物層２３は、任意の多結晶シリコン（ポリシリコン）層２６の上部に導電層２４にわたって順番に形成され得る。導電層２４が任意の多結晶シリコン（ポリシリコン）層２６の上部に形成され得る。ポリシリコン層２６は、ボロン、ヒ素またはゲルマニウムで任意にドーピングされ得る。所定の実施形態において、導電層２４とポリシリコン層２６との間に拡散バリヤ層２５を含むことが望まれ得る。拡散バリヤ層２５が導電層２４からの原子の拡散を禁止し、チタン窒化物、タンタル窒化物およびチタンタングステン等で形成され得る。基板１２のポリシリコン層２６とシリコン層１８との間に薄いゲート酸化物層２８がある。ゲートスタック２０を加えるための（ｍａｒｋｉｎｇ　ｕｐ　ｔｈｅ　ｇａｔｅ　ｓｔａｃｋ　２０）前述の層全てが数オングストローム〜数千オングストロームの薄さで変化し得る。
【００１２】
スペーサ膜３０は、ゲートスタック２０の側面を保護する。スペーサ膜３０が、通常、シリコン窒化物（Ｓｉ３Ｎ４）等の材料を含有する窒化物または酸化物を含有する材料で形成される。スペーサ膜３０は、通常、まず、基板１２全体にわたって重ねられ、次に、エッチバックされ、ゲートスタック２０の上部を平坦化される。スペーサ膜は、以下で説明されるように、自己整合された接触エッチング（ｓｅｌｆａｌｉｇｎｅｄ　ｃｏｎｔａｃｔ　ｅｔｃｈｉｎｇ）に用いられる材料からゲートスタック２０を分離する。スペーサ膜３０は、通常、ほぼ数オングストローム〜数百オングストロームの厚さのオーダーである。前述のスペーサ膜３０に加えて、薄い保護絶縁層３１がゲートスタック２０の上部に形成され得、任意に基板１２にわたって形成され得る。この保護層３１は、公知の適切な材料を含み、例えば、テタエチルオルソケイ酸塩（ｔｅｔａｅｔｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）（ＴＥＯＳ）で形成され得る。
【００１３】
電界酸化物領域３２は、隣接するメモリセルを分離するためにシリコン領域１８に形成される。また、ソース領域３４およびドレイン領域３６は、基板１２のシリコン領域１８に注入される。この構成が例示のみを目的としており、また、領域３４がドレイン領域として機能し得、一方で領域３６がソース領域として機能し得ることが当業者によって理解される。ソース領域およびドレイン領域は、例えば、ヒ素イオン、リンイオン、ボロンイオンを用いるＮ＋およびＰ＋不純物のイオン注入によって形成され得る。ソース領域およびドレイン領域の両方と電界酸化物領域とが上述したゲートスタックの前後に形成され得る。ソース領域３４およびドレイン領域３６と共に、ゲートスタック２０は、ゲートが内部に「ワード線」を形成するアクセストランジスタとして、当業者の間で呼ばれることが多い。
【００１４】
本発明の好適な実施形態において、図１Ａに示されたソース領域３４およびドレイン領域３６は高濃度でドーピングされていない、すなわちＮ＋またはＰ＋が注入されていない。代わりに、Ｎ＋およびＰ＋のドーピング全てが排除され、Ｎ＋／Ｐ＋拡散が以下で説明するようにＮ＋および／またはＰ＋ドーピングされたポリシリコン接触プラグから得られ、従って、この実施形態はＬＤＤまたは低密度拡散に依存すると呼ばれ得る。この実施形態において、ソース領域３４およびドレイン領域３６はまた、個別にまたは集約的にドーピングされていない領域３４、３６と呼ばれ得ることが当業者に理解される。
【００１５】
図１Ａにさらに示されるように、絶縁膜３８がゲートスタック２０およびその周囲のコンポーネントにわたって公知の方法を用いて堆積される。絶縁層３８が、通常、ボロン−リン酸−ケイ酸塩グラス（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）（ＢＰＳＧ）（ボロン原子およびリン原子を含有する二酸化シリコンである）等の材料で形成される。図１Ａに示されるように形成される基板が、本発明の様々な実施形態の形成においてベース基板として利用される。
【００１６】
次いで、図１Ｂに示される本発明の第１の実施形態により、接触開口部またはバイア４０が、自己整合接触エッチング（ＳＡＣ）技術（例えば、ドライエッチング技術）を用いて第１の絶縁層３８に形成される。自己整合接触開口部４０は、基板１２を通る下方への誘導部としてゲートスタック２０（スペーサ膜３０によって保護される）の側面を用いる。接触開口部４０は、ソース（ドーピングされていない）領域３４、シリコン層１８、箱酸化物層１６を通る基板１２に伸長し、シリコン層１４上で止まる。接触開口部４０はまた、図１の点線に示されるように任意にシリコン層１４に伸長し得る。接触開口部４０が形成された後、この側面および底面は、公知の方法（酸素（Ｏ２）プラズマストリップ（ｐｌａｓｍａ　ｓｔｒｉｐ）工程）を用いて任意のエッチング残留物について任意に洗浄され得る。接触開口部４０の側面および／または底面をコーティングするための次の金属化（チタンを含有する化合物を用いる）は洗浄工程後に行われ得る。
【００１７】
ここで図２Ａを参照すると、次いで、少なくとも１つの導電プラグ４１または４２が各接触開口部４０に堆積される。図２Ａは、各接触開口部４０の５つの導電プラグ４１、４２を示す。各導電プラグ４１、４２は、通常、導電金属材料で形成されるか、より好適には、さらなる材料（金属イオンまたは他の化合物、例えば、ヒ素、ボロンまたはリンを用いるＮ＋および／またはＰ＋）が注入されるか、ドーピングされるポリシリコン材料であり得る。導電プラグ４２はまた、以下で説明するようにそれぞれがソース領域３４と共に最終的にコンデンサに接続しているので、コンデンサ接続プラグと呼ばれ得る。導電プラグ４１は、以下で説明するようにそれぞれがドレイン領域３６と共に最終的にコンデンサに接続しているので、デジタル線接続プラグと呼ばれ得る。プラグ４１の堆積後、４２が完成し、第１の絶縁層３８および対応するプラグ４１、４２の上部を含むウエハの上部がエッチバックされ得るか、化学機械平坦化法（ＣＭＰ）技術を用いて平坦化され得、これにより、図２Ｂに示されるようにゲートスタック２０の上部では実質的に共平坦化（ｃｏｐｌａｎａｒ）され得る。
【００１８】
ここで図３Ａを参照すると、図２Ｂに示された半導体デバイスにさらにゲートスタック２０および第２の絶縁層４４（第１の絶縁層３８、ゲートスタック２０およびコンデンサ接続プラグ４１、４２にわたって形成される）を備えた半導体デバイスの伸長された図が示される。ＳＡＣエッチング技術を以下で説明するように用いて、デジタル線接触開口部４６は、ゲートスタック２０（図３Ａに示される）の間に伸長し、第２の絶縁層４４、第１の絶縁層３８を貫通し、ドレイン（ドーピングされていない）領域３６の上方のシリコン基板１８の表面にて止まる。チタン等の材料は、任意の洗浄工程後に、接触開口部４６の内面をコーティングするために用いられ得る。このチタン材料が第２の絶縁層４４内の実質的に堆積されたプラグの接着を向上させる。チタン材料はまた、接触開口部の底部のチタン−シリサイドおよび接触開口部の側面のチタン−窒化物の２つの導電材料層を形成する。これらのチタンを含有する材料はまた、シリコン基板１８が次のプラグ堆積間に損傷を受けることを防ぐことに役に立つ。
【００１９】
図３Ｂにさらに示されるように、別のデジタル線接触プラグ４８が公知の堆積技術を用いて接触開口部４６に堆積される。例えば、タングステンヘキサフッ化物（ＷＦ６）およびシラン（ＳｉＨ４）が反応チャンバで共に反応され、その後、水素ガス（Ｈ２）の導入が行われ、これにより劣化したシランを置換する。デジタル接触プラグ４１と同様、デジタル線接触プラグ４８は個々のドレイン領域３６に接触する。以下で説明されるように、コンデンサが基板１２の反対側に形成されるので、デジタル線接触開口部４６およびプラグ４８の高さがコンデンサの高さによって影響を受けない。言い換えれば、接触開口部４６および次に堆積されるプラグ４８の両方の深さがキャパシタの高さであり−独立しており、従って、コンデンサと同じ高さである必要はない。さらに、自己整合接触開口部４０および４６ならびにプラグ４２および４８は保存される、すなわち次のコンデンサ形成の間に影響を受けないか、破壊されない。
【００２０】
また図３Ｂに示されるように、さらなる周辺プラグ５０、５２、５４および５６は、タングステンを含有するデジタル線接触プラグ４８と実質的に同一または類似の材料を含む。プラグ５０および５２は、第２の絶縁層４４および第１の絶縁層３８を介して伸長し、基板１２のシリコン層１８の表面で止まる。プラグ５４および５６は、図３Ｂに示されるように、個々のゲートスタック２０へと伸長し、導電キャップ層２２を介して伸長し、ポリシリサイド層２４で止まる（絶縁キャップ層３１が前回のフォトおよびエッチ工程の間に除去された（図示せず））。
【００２１】
ここで図３Ｃを参照すると、ワイヤリング接続部およびデジタル線導電体５８は、ビット線接触プラグ４８、個々のプラグ５０、５２、５４および５６の上部で形成される。各ワイヤリング接続部５８は、プラグを形成する間、タングステン堆積を伸長することによって個々のプラグで一体的に形成され得、これにより第２の絶縁層４４を覆い得、次いで、ワイヤリング接続部５８のパターニングが実行され得る。あるいは、個々のプラグ５０、５２、５４および５６の上部（第２の絶縁層４４の対応する深さを有する）がエッチバックされ得るか、以下で説明されるようにＣＭＰ技術を用いて平坦化され得る。以下で、ワイヤリング接続部またはビット線導電体５０は、実質的に同一または類似の材料およびプラグ（タングステンを含有する材料等）を形成するために利用された方法を用いて個々のプラグの上部で実質的に形成され得る。
【００２２】
ここで図４を参照すると、第３の絶縁層６０（ＢＰＳＧ等）が第２の絶縁層６０の上部に形成され、半導体アレイ全体に重なり、実質的に電気的接続部を「埋め込む」。
【００２３】
ここで図５を参照すると、半導体デバイス１０全体が反転されるか、「フリップ」される（好適にはほぼ１８０度）。フリップの前後に、ハンドラ層（ｈａｎｄｌｅｒ　ｌａｙｅｒ）６２が公知の半導体ウエハボンディング技術を用いて加えられるか、結合される。図５にさらに示されるように、ここで、反転されたシリコン層１４が、エッチング、以下で説明されるＣＭＰ方法およびクリービング（ｃｌｅａｖｉｎｇ）によって除去される。この工程により、ここで反転されたコンデンサ接続プラグ４２をここで反転された箱酸化物層１６の上部と共に平坦化し、これによりコンデンサ接続プラグ４２の少なくとも上部を露出させる。
【００２４】
次に、図６に示されるように、第四の絶縁層（例えば、ＢＰＳＧ）６４が、ボックス酸化層１６およびキャパシタ接続プラグ４２上に形成される。その後、第四の絶縁層６４がエッチングされ、キャパシタ開口部６７が当該分野で公知の方法を用いてキャパシタ接続プラグ４２の露出表面まで下がって形成される。その後、キャパシタ板６８が開口部６７のそれぞれに形成され、トランジスタゲートスタック２０のソース領域３４にキャパシタ接続プラグ４２を介して電気的に接続される。図６に示されるように、標準エッチング技術を用いて、デジタル線コンタクト開口部７０がデジタル線接続プラグ４１と一直線上に第四の絶縁層６４に形成される。チタニウム等の材料がコンタクト開口部７０の内側を被覆してコンタクト開口部７０に堆積された導電材料のプラグ７２の付着を向上するために用いられ得る。プラグ７２は、従来の方法によってデジタル線接続コンタクトプラグ４１と電気的に接触するように開口部内に堆積される。
【００２５】
図７に示されるように、窒化シリコン等の誘電体材料層８０が、キャパシタ板６８および絶縁層６４の露出された表面上に堆積される。誘電体材料８０は、コンタクトプラグ７２から凹部があることに留意すること。ポリシリコン等の導電材料層８２が、次いで、セル板を形成するために誘電体材料８０上に堆積される。導電材料８２はさらに、プラグ７２の短部を終端することに留意すること。適切な絶縁材料８４が、次いで、導電材料８２上に堆積される。材料８４は好適には、ＣＭＰによって平坦化され、デジタル線コンタクトプラグ７２と一直線上に開口部８８をエッチングする。
【００２６】
プラグ７２のコンタクト開口部７０およびコンタクトプラグ９０のコンタクト開口部８８は、他の手段によって形成され得ることが理解される。例えば、開口部７０、８８は、絶縁材料６４、８９が堆積された後に、単一のエッチングによって形成され得る。
【００２７】
図８に示されるように、デジタル線コンタクトプラグ９０が、次いで、コンタクト開口部８８内に適切な手段によって形成される。デジタル線コンダクタ９６が、次いで、デジタル線コンタクトプラグ９０をストップするように形成される。コンダクタ９６は、コンダクタ５８およびコンタクトプラグ４８に関連して上記に記載されたような、適切な手段によって、コンタクトプラグ９０と一体に形成され得る。最後に、別の絶縁層（例えば、ＢＰＥＧ）１００が、前述の材料および方法を用いて絶縁層８０上に形成される。
【００２８】
本発明の別の実施形態が図９に示される。この第２の実施形態の製造は、図１〜８の実施形態の製造および図６のステップと同一である。その後、コンタクトプラグ７２を図７に示すように形成する代わりに、コンタクト開口部１０８が、絶縁材料６４およびショートコンタクトプラグ１１０内でエッチングされ、デジタル線コンダクタ１１２がキャパシタ板６８間にコンタクトプラグ４９と一直線上に形成される。その後、絶縁材料１１６が、コンタクト開口部１０８の残りの部分に堆積される。構成要素の残りが、次いで、実質的に図８に示されるように形成される。
【００２９】
本発明の他の実施形態が、代わりに用いられ得ることが理解される。例えば、図９を参照して、キャパシタ板６８が、絶縁材料層（図示せず）によって絶縁領域１６から広げられ得、デジタル線が、このような絶縁材料に埋められ得る。その結果として、デジタル線コンダクタは、キャパシタ板６８の下に配置され得る。
【００３０】
当該分野においてよく理解されるように、メモリアレイの相補的デジタル線が、同じ電気的性質を有すること（同じキャパシタンスを含む）は、ＤＲＡＭの動作にとって重要である。しかしながら、開示された実施形態におけるデジタル線は、基板１２の反対側に配置されるので、本来対称ではない。この理由のため、デジタル線は、図１０に示されるように、周期的に「ツイスト（ｔｗｉｓｔｅｄ）」され得る。その結果、メモリアレイの一部におけるデジタル線コンダクタ１２０は、アレイの異なる部分におけるデジタル線コンダクタ１２４に結合され得、逆もまた同じである。図１０を参照して、デジタル線コンダクタ１２０は、二つの上方デジタル線セクション１２８ａ、ｂを形成するように分割される。同様に、より低いデジタル線コンダクタ１２４は、二つの下方デジタル線セクション１３０ａ、ｂを形成するように分割される。デジタル線セクション１２８ａから基板１０を介してデジタル線セクション１３０ｂに延びる導電プラグ１３６を形成するためにビアが形成され充填される。デジタル線セクション１２８ｂから基板上に形成されたコンダクタ１４０に延びる導電プラグ１３８形成するために第２のビアが形成され充填される。コンダクタ１４０は、導電プラグ１３６をバイパスし、デジタル線セクション１３０ａの上方に延びるＵ字形構造を有する。Ｕ字コンダクタ１４０からデジタル線セクション１３０ａに延びるプラグ１５０を形成するために、ビアは導電材料で充填される。プラグ１３８、１５０およびコンダクタ１４０は、このため、デジタル線セクション１２８ｂをデジタル線セクション１３０ａに結合する。デジタル線は、この方法でそれらがメモリセルのアレイを介して延びるときに、両デジタル線が同じ電気的性質を有するように一回以上ツイストされ得る。
【００３１】
本発明の一実施形態によるメモリアレイ２０２を用いるメモリデバイス２００が図１１に示されている。メモリデバイス２００は、コマンドバス２０８を通じてメモリコマンドを受信し、対応する制御信号を発生するコマンドデコーダ２０６を含む。列または行アドレスが、アドレスバス２２０を通じてメモリデバイス２００に適用され、列アドレスデコーダー２２４または行アドレスデコーダー２２８それぞれによって暗号化される。順次、読み出しデータをデータバス２４０に適用するデータ出力バッファ２３４に読み出しデータを提供するためにセンスアンプ２３０がアレイ２０２に結合される。書き込みデータは、データ入力バッファ２４４を通じてメモリアレイに適用される。バッファ２３４、２４４は、データ経路を含む。
【００３２】
前述から、本発明の特定の実施形態が、例示の目的のために本明細書において記載されるが、種々の変更が、本発明の意図および範囲から逸脱することなくなされ得ることが理解される。したがって、本発明は、上掲の特許請求の範囲以外に限定されない。
【図面の簡単な説明】
【図１Ａ】
図１Ａは、本発明の第１の実施形態によって製造の中間ステージの半導体デバイスの断面図である。
【図１Ｂ】
図１Ｂは、製造のさらなるステージの図１Ｃに示されるデバイスの断面図である。
【図２Ａ】
図２Ａは、製造のさらなるステージにて図２に示されるデバイスの断面図である。
【図２Ｂ】
図２Ｂは、製造のさらなるステージにて図２Ａに示されるデバイスの断面図である。
【図３Ａ】
図３Ａは、製造のさらなるステージにて図２Ｂに示されるデバイスの断面図である。
【図３Ｂ】
図３Ｂは、製造のさらなるステージにて図３Ａに示されるデバイスの断面図である。
【図３Ｃ】
図３Ｃは、製造のさらなるステージにて図３Ｂに示されるデバイスの断面図である。
【図４】
図４は、製造のさらなるステージにて図３Ｃに示されるデバイスの断面図である。
【図５】
図５は、緯度軸について１８０度回された図４に示されたデバイスの断面図である。
【図６】
図６は、製造のさらなるステージにて図５に示されるデバイスの断面図である。
【図７】
図７は、製造のさらなるステージにて図６に示されるデバイスの断面図である。
【図８】
図８は、製造のさらなるステージにて図７に示されるデバイスの断面図である。
【図９】
図９は、本発明の別の実施形態の断面図である。
【図１０】
図１０は、図１〜８の実施形態のデジタル線を「ツイスト」させるように用いられ得る技術の１実施形態を示す等角図である。
【図１１】
図１１は、本実施形態の１つ以上のメモリセルアレイを含む典型的なメモリデバイスのブロック図である。
【図１１】
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【国際公開パンフレット】
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【国際調査報告】
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