(57)【要約】本発明の方法は、静的ＣＭＯＳ回路の製造欠陥の検出に関する。例えば、ゲート（１２，１３）を有する集積回路は、通常の閾値及び低漏れの２つのスリープトランジスタ（１４，１５）及び２つのプルトランジスタ（１６，１７）を付加的に含む。スリープトランジスタは、ゲートを、一対の応答シーケンスを可能にする２つの部分に（１２；１３）分割するために使用される。２つの応答は、所定の予想応答シーケンスに対する一致性検査のため、又は比較検査のためのいずれかのために検査される。プルトランジスタは、擬似ＮＭＯＳ及び擬似ＰＭＯＳを可能にするような受動負荷として使用される。本発明による方法の利点の１つは、ＭＯＳＦＥＴの漏れ電流の影響を受けにくいことである。
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【特許請求の範囲】
【請求項１】
低閾値電圧の複数の電界効果トランジスタを有する集積回路を試験する方法であって、
前記集積回路の中で試験される少なくとも１つの回路セルを決定するステップと、
前記回路セルを２つの別個のセル回路網に分離するステップと、
前記２つの別個のセル回路網の第１のセル回路網に対する第１の応答シーケンスを得るステップと、
前記２つの別個のセル回路網の第２のセル回路網に対する第２の応答シーケンスを得るステップと、
前記回路セルの故障を検出するために前記第１の応答シーケンス及び前記第２の応答シーケンスを処理するステップと
を含むことを特徴とする低閾値電圧の複数の電界効果トランジスタを有する集積回路を試験する方法。
【請求項２】
前記処理するステップは、前記第１の応答シーケンスを前記第２の応答シーケンスと比較し、不一致を検出するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記処理するステップは、前記第１の応答シーケンス及び前記第２の応答シーケンスを一連の予想応答と比較し、不一致を検出するステップを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記回路セルを始動し、
前記回路セルの中のｐチャネルトランジスタ回路網及びｎチャネルトランジスタ回路網を選択し、
前記回路セルを試験モードにし、それによって前記回路セルの中のｐチャネル及びｎチャネルのトランジスタ回路網が一連の試験ベクトルによって励起され、
一連の実際の応答を前記ｐチャネルトランジスタ回路網から得て、
一連の実際の応答を前記ｎチャネルトランジスタ回路網から得て、
故障が前記回路セルで検出されたかどうかを決定する
ことを含み、前記検出するステップは、前記２つの一連の実際の応答間の不一致あるいは前記２つの一連の実際の応答と一連の予想応答との間の不一致のいずれかに基づいていることを特徴とする請求項１に記載の方法。
【請求項５】
前記回路セルを前記２つの別個のセル回路網の第１のセル回路網及び前記２つの別個のセル回路網の第２のセル回路網に電気的に分離するための手段が使用されることを特徴とする請求項１あるいは請求項４に記載の方法。
【請求項６】
試験される前記集積回路の少なくとも前記セルが試験モードにある間、前記２つの別個のセル回路網に対する負荷の役目を果たす負荷手段が使用されることを特徴とする請求項１ないし５のいずれか１項に記載の方法。
【請求項７】
前記回路セルの電流ドレインを測定し、
前記負荷手段で故障が検出されたかどうかを決定する
ことをさらに含み、前記検出するステップは、前記回路セルが所定の静止状態に達した時の前記電流ドレインの量に基づいていることを特徴とする請求項６に記載の方法。
【請求項８】
前記回路セルがスタンバイモードである間、前記制御手段の１つあるいはそれ以上をターンオフすることによって前記回路セルの漏れ電流を抑制する付加ステップを含むことを特徴とする請求項４ないし７のいずれか１項に記載の方法。
【請求項９】
少なくとも１つの回路セルと、前記回路セルを第１のセル回路網及び第２のセル回路網に電気的に分離する手段と、前記２つの別個のセル回路網の第１のセル回路網に対する第１の応答シーケンス及び前記２つの別個のセル回路網の第２のセル回路網に対する第２の応答シーケンスをもたらす少なくとも１つの出力端とを備えた試験回路を含むことを特徴とする集積回路。
【請求項１０】
前記第１のセル回路網はｐチャネルトランジスタ回路網であり、かつ前記第２のセル回路網はｎチャネルトランジスタ回路網であることを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記ｐチャネル及びｎチャネルのトランジスタ回路網を非作動にするか、あるいはそれらを互いに電気的に分離する制御回路を備え、かつ前記制御回路は、前記ｎチャネル及びｐチャネルのトランジスタ回路網と直列に接続されていることを特徴とする請求項９あるいは１０に記載の集積回路。
【請求項１２】
前記トランジスタ回路網が試験モードにある間、前記ｐチャネル及びｎチャネルのトランジスタ回路網に対する負荷の役目を果たす負荷手段をさらに含むことを特徴とする請求項１０あるいは１１に記載の集積回路。
【請求項１３】
前記制御回路及び前記負荷手段の少なくとも一方を選択的にターンオンあるいはターンオフすることによってこれらの回路を試験する目的のために前記制御回路の電気信号を他のサブ回路に接続する接続回路を備えたことを特徴とする請求項１０ないし１２のいずれか１項に記載の集積回路。
【発明の詳細な説明】
【０００１】
本発明は、集積回路を試験する方法及び製造試験のための手段を含む集積回路に関するものである。
【０００２】
最近数年間、ＩＤＤＱ（ＩＤＤ＝電源電流；Ｑ＝静止）試験と普通呼ばれる静止電流故障試験のための回路設計が提案された。このようなＩＤＤＱ試験は、静的ＣＭＯＳ回路の製造故障を検出するための非常に有効な方法であった。しかしながら、故障によって誘起された短絡電流は重ね合わされたＭＯＳＦＥＴ漏れ電流（ＭＯＳＦＥＴは金属酸化膜半導体電界効果型トランジスタを表す）によってマスキングにさらされているために、前記公知の従来の故障検出は、深いサブミクロンＣＭＯＳ技術の故障を検出することができない。トランジスタ総数を増し、ＭＯＳＦＥＴ閾値電圧Ｖｔｈｎ及びＶｔｈｐを減らすとともに、全漏れ電流は増加するので、この現象はあらゆるプロセス生成に対してより深刻になりやすい。困難性は、電源電圧Ｖｄｄが低下される場合、閾値電圧のスケーリングが電流及び速度レベルを保持する必要があり、幾何学的寸法が１つのプロセス生成から次のプロセス生成まで小さくなる場合、Ｖｄｄは次に破壊的電界のないままであるように減少されねばならないという事実から生じる。結果として、従来のＩＤＤＱ試験は、もはや約０．２５μｍの形態サイズ以下では不可能である。
【０００３】
したがって、本発明の目的は、集積回路（ＩＣ）を試験するための改良された方法を提供し、製造欠陥を見つける特別の手段を含む集積回路を提供することにある。本発明による方法は、ＩＲＲＱ試験と呼ばれ、頭字語ＩＲＲＱは、「本質的に冗長な論理反復能力」を表す。
【０００４】
インピーダンス故障検出のための試験制御インピーダンス素子を含む集積論理回路は米国特許第５３８３１９４号明細書で提案されている。この試験制御インピーダンス素子は、回路のディジタル出力信号が所定の範囲外にあるかどうかを決定することができる。
【０００５】
低閾値電圧の多数の電界効果型トランジスタ（ＦＥＴ）を有する集積回路を試験するための方法が提案される。この方法によれば、少なくとも１つの回路セルが試験される。このように行うために、この回路セルは一時的に２つの別個のセル回路網に分離される。２つの別個の第１のセル回路網のために第１の応答シーケンスが得られ、さらには、それと共に又はその代わりに、２つの別個の第２のセル回路網のために第２の応答シーケンスが得られる。次に、故障が前記回路セルで検出されたかどうかが決定される。これは、２つの一連の実際の応答のいずれかと一連の予想応答との間の不一致を検出するか、あるいは第１のセル回路網の一連の実際の応答と第２のセル回路網の一連の実際の応答とを直接比較するかのいずれかによって行うことができる。
【０００６】
本発明によれば、製造試験のための手段を含む集積回路が提供される。この集積回路は、各回路セルを第１のセル回路網及び第２のセル回路網に電気的に分離するような手段を含む回路セルの１つのサブセットあるいは全てと、２つの別個のセル回路網の第１のセル回路網に対する第１の応答シーケンス、及び２つの別個のセル回路網の第２のセル回路網に対する第２の応答シーケンスの少なくとも一方をもたらす少なくとも１つの出力端とを含む。
【０００７】
本発明の他の実施形態は従属クレームに示された構成を特徴とする。
【０００８】
本発明の１つの態様によれば、一対の高閾値電圧トランジスタは、ＣＭＯＳゲートをその各々が互いに別々に試験できるＰＭＯＳ部（第１のセル回路網）及びＮＭＯＳ部（第２のセル回路網）に分解されるように構成される。
【０００９】
本発明による方法の長所の１つは、本発明がＭＯＳＦＥＴ漏れ電流にあまり影響されにくいということである。
【００１０】
試験性及び共通回路網構造からの低スタンバイ電流の長所が組み合わされることが本方式の他の長所である。
【００１１】
前記方法の他の長所は、使用された縮尺されていない又は縮尺されている閾値ＭＯＳＦＥＴがそれ自体製造されるかどうか、あるいはこれらのＭＯＳＦＥＴが、例えば浮遊ゲートの逆バイアス、過駆動あるいはプリチャージによって製造後電気的に得られるかどうかは重要でないということである。
【００１２】
本方式は、例えばＣＭＯＳ（相補型金属酸化膜半導体）及びＢｉＣＭＯＳ（単一チップ上のＣＭＯＳサブ回路と組み合わされたバイポーラデバイス）の故障を検出するために使用することができる。
【００１３】
本ＩＲＲＱ試験方式は、オフ状態での漏れ電流が回路を流れる故障電流をマスクするので、従来のＩＤＤＱ解析を不確定にする場合に将来の装置で使用できることは有利なことである。
【００１４】
本発明のこれらの態様及び他の態様は、後述される実施形態から明らかであり、この実施形態を参照して明らかにされる。
【００１５】
本発明のより完全な説明及びその他の目的及び長所に対して、添付図面とともに行われる下記の説明に対する参照が行われる。
【００１６】
図１のディジタル回路は、基本的には標準形式のものであるが、通常のゲートにない特別の機能を含んでいる。ＩＲＲＱを実現するために、この回路で試験される各論理ゲートあるいは回路セルは、本発明により増大されたサブ回路と交換されるものとみなすことができる。このようなディジタル回路１は、図１による自明な電子素子２、３、４及び５を含んでもよい。これらの素子は、一般のトランジスタ回路網に存在している。
【００１７】
図２の装置１１は、ｐチャネルプルアップ回路網１２及びｎチャネルプルダウン回路網１３からなる回路が装備されているＩＲＲＱセルを含む。回路網１２はｐスリープトランジスタ１４を介して第１の電圧源ＶＤＤに接続され、回路網１３はｎスリープトランジスタ１５を介して第２の電圧源ＶＳＳすなわちアースに接続される。スリープトランジスタ１４，１５もスタンバイモードである間電力を減らす。回路セルをスリープモードにするために１つあるいは２つのスリープトランジスタを使用することは当該技術分野で公知である。回路網１２及び１３は、出力端ＯＵＰに接続されている。ＩＲＲＱ装置は、出力端ＯＵＰと電圧源ＶＤＤとの間に接続される付加ｐプルトランジスタ１６と、出力端ＯＵＰと電圧源ＶＳＳとの間に接続された付加ｎプルトランジスタ１７とを含む。ＶＤＤは電力ノードであり、ＶＳＳはアースノードである。すなわち、４つのＭＯＳＦＥＴ１４，１５，１６，１７は、新しいＩＲＲＱ方法で論理ゲートを試験するために使用される。この装置の他の接続は図１から明らかである。
【００１８】
図３によれば、トランジスタ１４及び１７は、正規の閾値電圧で作動されて低い漏れ電流を有し、トランジスタ１８及び１９は、縮尺された、すなわちより低い、閾値及び高性能を有する。トランジスタ１４及び１８はｐチャネルを有し、トランジスタ１７及び１９はｎチャネルを有する。縮尺されていない閾値ＭＯＳＦＥＴ及び縮尺されている閾値ＭＯＳＦＥＴがそれ自体製造されるかどうか、あるいはこれらの閾値ＭＯＳＦＥＴが例えば本体電極の逆バイアスあるいは通常のゲート電極の過駆動もしくは浮遊ゲートのプリチャージにより製造後、電気的に得られるかどうかは無関係である。
【００１９】
通常のＩＣ動作の場合、スリープトランジスタ１４及び１５（図２）は両方ともターンオンされ、プルトランジスタ１６，１７は両方ともオフにされ、この論理ゲートは丁度任意の通常の静的ＣＭＯＳゲートのように機能する。
【００２０】
スタンバイモード（スリープモード）では、ロジックトランジスタは、スリープトランジスタ１４，１５をオフにすることによってアース及び電圧源から電気的に切り離される。図２に示されるように、これらのトランジスタのいずれかを非作動にすることは、実際に漏れパスを切断するのに十分であり、明らかにプルトランジスタ１６及び１７もまた遮断される。
【００２１】
回路の保全性を検査することは、ＩＤＤＱ監視が全く行われなく、試験が１つのパスの代わりに２つのパスをとることを除いて従来のＩＤＤＱ試験と同様である。例えば、ｎチャネル回路網１３を最初に検査する場合、ｎ型スリープトランジスタ１５及びｐ型プルトランジスタ１６はターン「オン」され、残りの２つの補助ＭＯＳＦＥＴ１４及び１７はターン「オフ」される。このゲートは、いま本来ＮＭＯＳゲート（擬似ＮＭＯＳ）のように作動する。回路１１は、一連の連続テストベクトル（刺激体）で刺激され、回路１１からの応答は予想応答と比較される。これが自動試験装置（ＡＴＥ）によりオフチップあるいは組み込み自己試験（ＢＩＳＴ）回路を使ってオンチップに生じるかどうかは重要でない。ｎチャネルのプルダウン回路網１３のいかなる故障も、試験ベクトルセットがこの故障を隠す、すなわちこの故障を入力端から刺激し、誤った応答を観測可能な出力端あるいはオンチップ応答解析器に伝えるために形成されるという条件で間違った応答を生じる。
【００２２】
第２のパスの作成において、４つの補助トランジスタ１４〜１７は全てスイッチングされて、ｐ型スリープトランジスタ１４及びｎ型プルトランジスタ１７は「オン」になり、ＰＭＯＳゲート（擬似ＰＭＯＳ）のようなゲート機能を行うような他の２つのトランジスタ１５及び１６は「オフ」になる。したがって、全動作は、ｐチャネルプルアップ回路網１２を検査する前と同じベクトルのセットで繰り返される。
【００２３】
ＩＤＤＱ試験と同様に、ＩＲＲＱは、予想応答が比較するために全く使用可能でない場合でさえ機能する。これは、２つの相補的ＩＲＲＱパスが同じ一連の実際の応答を生じなければならないためである。そのようでない場合、２つの回路網１２，１３の１つあるいは両方は欠陥のあることが分かった。
【００２４】
図４は、ｐチャネル回路網２２及びｎチャネル回路網２３からなるＩＲＲＱ回路形式のタイプＡＯＩ２２（ＡＯＩ２２は、所定のアンド・オア・インバート機能を表す）の論理ゲート２１を示している。回路網２２は余分の幅広いｐスリープトランジスタ２４に接続され、回路網２３は余分の幅広いｎスリープトランジスタ２５に接続され、トランジスタ２４，２５は、セル毎に設けられた一対のスリープトランジスタを有する論理ゲート２１と呼ばれているＩＲＲＱセルだけを制御する。代替の図５は、ＶＤＤＣライン３８とＶＳＳＣライン３９との間に接続されるＩＲＲＱコアセル３２，３３を有する論理ゲート３１を示しており、他のＩＲＲＱコアセルは同様に前記ラインに接続されてもよく、前記ラインの中の一方（ＶＤＤＣ）はｐスリープトランジスタ３４に接続され、他方のライン（ＶＳＳＣ）はｎスリープトランジスタ３５に接続される。ＶＤＤＣはセルのセットに共通である電力ノードであり、ＶＳＳＣはセルのセットに共通であるアースノードである。前記ラインは、一般にそれに応じていくつかのコアセルに共通である前記の余分の幅広いトランジスタ３４，３５のための接続手段である。図４及び図５のゲートもｐプルトランジスタ及びｎプルトランジスタ２６，２７及び３６，３７のそれぞれを含む。
【００２５】
したがって、一対のスリープトランジスタ１４，１５は、一方の対を例えばＢＪＴから形成される専用スイッチとして、１列の標準セル、主要な機能ブロックに、あるいは例えばパッドフレーム６の一部として、全ＩＣにさえ割り当てることもできるので必ずしもあらゆる単一セルに含まれる必要がない。例えば、一方の対のスリープトランジスタは、特別の行端セルとして標準セルの行に割り当てられるかあるいはアースライン及び電力ラインの下に隠され、レイアウトの全セル行に延びてもよい。名目上の補助トランジスタ数は、４ｇから２＋２ｇに減少される。ここで、ｇはゲート数を表す。さらに、受け入れることができない性能の損失なしに累積されたスイッチング電流を処理するために、集積スリープトランジスタは、セル毎に設けられたスリープトランジスタよりも幅広い大きさにされる必要がある。図２によれば、ＶＳＳＣノード及びＶＤＤＣノードのキャパシタンスは、この場合有用なバイパスキャパシタの役目を果たす。
【００２６】
プルトランジスタの開放及び短絡の両方が前述された試験手順中に容易に検出されるが、純論理試験は必ずしもそれぞれ１あるいは０のままであるトランジスタのゲート電極から生じ得るｎプルトランジスタあるいはｐプルトランジスタがオンである故障を見つけるのには十分でないかもしれない。全ＩＤＤＱを監視する一対の試験は、この問題を解決するが、２つのスリープトランジスタの中のいずれかは、論理回路網を通るいかなる漏れパスも防止するようにこの試験中ターンオフされねばならない。
【００２７】
新しいＩＲＲＱ回路は、例えば、伝送ゲートあるいはパストランジスタ、もしくはｎ回路網とｐ回路網との間にある他の制御スイッチを付加するか、あるいはスリープトランジスタをここに再配置することによって、この回路を試験目的のための同時に動作するＮＭＯＳ回路網及びＰＭＯＳ回路網の２つに分解することを可能にするように修正することができる。このような回路４０の例が図７Ａに示されている。したがって、この回路４０は、２つの相補型サブ回路４２及び４３からの応答を比較し、いかなる不一致も検出するために等価ゲートあるいは非等価ゲートに基づいてさらにオンチップロジック４４で補足されねばならない。オフチップＡＴＥとともに、刺激体４１を用いる場合に２つの相補型回路網４２，４３の正しい動作を行い、検証する単一パスを処理してもよい。更なる付加出力端が要求され得る。
【００２８】
同時並行のＮＭＯＳ及びＰＭＯＳ評価は、回路動作中ＢＩＳＴ（組み込み自己試験）及び自己監視の少なくとも一方をサポートするために使用することができる。逐次オンチップＮＭＯＳ及びＰＭＯＳ評価は、例えば、図７Ａに示されるような装置を使用し、シグネチャ解析を使用して行うことができる。シグネチャ解析は、長い一連のデータがより短い一連のデータ（シグネチャと呼ばれる）に圧縮され、様々なシグネチャが比較される手順の種類である。
【００２９】
その後のプレチャージで動的ＣＭＯＳ回路としてＩＲＲＱゲートを作動させることを考察し、試験モードの間に静的ＮＭＯＳ／ＰＭＯＳ回路としてよりもむしろ位相を評価もし得る。
【００３０】
一方又は両方のスリープトランジスタがターンオフされる場合は常に、いかなるフリップフロップあるいはラッチもその電流状態を解放するので、漏れ抑制及びデータ保持は競合する目的である。実際のデータ損失は、この回路がスタンバイである間、重要な情報を記憶する全ての双安定フィードバックループが停止されることから除くことによって回避され、さらにこれは残留漏れ電流を増加する。回路の停止及び始動手順を注意深く設計することによって、その状態情報の各々は無差別にすることができ、一方、それによって漏れパス数を減らすことができる。例えばマスタースレーブ・フリップフロップのパイプラインレジスタ及びマスタラッチを考察するだけである。このいずれもＩＲＲＱに固有ではないが、ＩＲＲＱは、この実行に適合する。
【００３１】
図６による故障一覧表は、ｎチャネル回路網及びｐチャネル回路網内の故障及び補助トランジスタ内の故障を検査するために、いかにｎスリープトランジスタ、ｎプルトランジスタ、ｐプルトランジスタ及びｐスリープトランジスタを駆動するかを示している。
【００３２】
ＣＭＯＳと対照的に、ＮＭＯＳ回路及びＰＭＯＳ回路は両方とも、ＩＲＲＱ試験中に発生される余分の熱が、ＣＭＯＳ回路を擬似ＮＭＯＳ及びＰＭＯＳモードで一時的に作動させる考えを禁止するか否かの問題を提起する静的電力を消費する。近似によれば、本発明によるＮＭＯＳ回路及びＰＭＯＳ回路の全電力消費量は、いかなる問題を提起することも予想できない。
【００３３】
本発明によるシステムは多数の長所を有することが分かる。特に、このシステムは、漏れ電流を生じやすいロジックトランジスタにもかかわらず、通常のｐチャネル回路網及びｎチャネル回路網の保全性チェックを可能にし、その場合、補助トランジスタもまた完全に試験可能である。このシステムは、スタンバイモード及び過渡電流がＩＤＤＱの場合のように完全になくなるまで待機する必要なしに、ゼロの漏れ電流あるいはゼロに近い漏れ電流で作動する。このシステムによれば、さらに機能毎／組込み毎のベクトルになるより優れた故障適用範囲あるいはより少ないベクトルを有する同じ適用範囲を得ることができ、内部ノードの制御性はプルトランジスタを選択的に駆動することによって改善することができる。このシステムは、試験中電源分割、逆バイアスあるいは低温動作に対する要求を全く有しない。
【００３４】
この長所は、論理ゲート毎の２つ、３つあるいは４つ以上のトランジスタ、余分の直列抵抗及び負荷抵抗による性能損失を補償することだけではない。その論理回路が比例的に拡大・縮小されるようになり、試験モードの間に静的電流を流し、可能性として試験モードの間減少された動作速度を有し得る、このシステムの付加的なわずかな欠点は実際上あまり関連がない。
【００３５】
本発明によれば、回路４０の故障の検出は、（図７Ａに示されるように）前記２つの一連の実際の応答のいずれかの間の不一致に基づいているか、あるいは回路５０の故障の検出は、（図７Ｂに示されるように）前記一連の実際の応答と一連の予想応答４６との間の不一致に基づいている。用語「予想応答」は、製造欠陥のない可能性のある仮想回路（図７Ｂには示されていない）によって発生される一連の応答を示している。図７Ａに示されるように、予想応答が比較のために全く使用可能できない場合でさえも、ＩＲＲＱ試験は機能する。これは、２つの相補ＩＲＲＱパスが同じ一連の実際の応答を生じなければならないためである。もしそうでない場合、回路４４は、１つあるいは両方の回路網４２，４３が故障していることを検出する。図７Ｂに示されるように、回路４５及び４７は、一連の実際の応答と回路４６によって供給された一連の予想応答とを比較する。
【００３６】
本発明の好ましい実施形態は下記の種々の特徴の１つ又は複数を含む。すなわち、
・ディジタルＣＭＯＳを製造試験の目的のための擬似ＮＭＯＳ及び擬似ＰＭＯＳ回路の少なくとも一方として作動させること、
・漏れ電力減少及び製造試験の両方を結合して１つの共通の回路にすること、
・複数のスリープトランジスタを二重機能装置として使用すること、
・ＩＤＤＱ試験の場合のように電気的よりもむしろ論理レベルの静的ＣＭＯＳ回路に固有の冗長性を利用すること、
・ｎチャネルトランジスタ回路網及びｐチャネルトランジスタ回路網間の整合性検査をサポートするオンチップ回路を付加すること、
・標準ＩＤＤＱ試験によってプルトランジスタの故障を検出すること、
・プルトランジスタに、可能であればスリープトランジスタと共に、下流のロジックへの入力を制御すること、及び
・スリープトランジスタを使用し、漏れ経路を切断すること、
がそれである。
【００３７】
図面及び明細書では、本発明の好ましい実施形態が詳述され、特定の用語が使用されているが、このように与えられた説明は、一般的で、記述的な意味で用語を使用し、限定の目的のためには使用されない。
【図面の簡単な説明】
【図１】
強調されたＩＲＲＱ回路のサブセットを有するディジタルＩＣの簡略図を示している。
【図２】
ＣＭＯＳ技術で実現されたＩＲＲＱゲートの一般的な配置のモデル構造の概略図である。
【図３】
４つの型式のＭＯＳＦＥＴのために使用されるシンボルを説明する図である。
【図４】
セル毎に基づくスリープトランジスタを有する分岐回路を持っているＩＲＲＱ機能を有するロジックゲートの例を示している。
【図５】
いくつかのロジックゲート間に共有されるスリープトランジスタを有する他の回路を示している。
【図６】
ＩＲＲＱゲートの様々な可能性のある製造故障を列挙し、その故障を見つけるために種々のトランジスタをいかに駆動するかを示す故障一覧表である。
【図７Ａ】
本発明による第１のテストモードの概略図である。
【図７Ｂ】
本発明による第２のテストモードの概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【国際公開パンフレット】
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2004513349.tif 000014
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【国際公開パンフレット（コレクトバージョン）】
2004513349.tif 000030
【国際調査報告】
2004513349.tif 000031
2004513349.tif 000032