(57)【要約】本発明はシナプス重み係数が２つの信号の積の時間平均に基いて決定される人工連想ニューロンシナプスの重み係数を決定する方法に関する。その方法は、信号の一方がゼロでなくなり始める時の２つの信号の積から時間サンプルをとり、それらサンプルを、以前の時刻においてとられた予め定められた数のサンプルが連続的に利用可能であるシフトレジスタチェーンに供給し、以前の時刻においてとられたサンプルに基いてシナプス重み関数としてゼロではない値を設定すべきかを推論するステップを具備する。本発明は人工連想ニューロンシナプスにも関わる。
2004517407.tif 000002
【特許請求の範囲】
【請求項１】
人工連想ニューロンシナプスの重み係数を決定する方法であって重み係数は２つの信号の積の時間的挙動により決定され、
該２つの信号の積を形成して該２つの信号の積の時間的挙動を記憶し、
記憶された該２つの信号の積の時間的挙動に基いてシナプスの重み係数を決定することを具備する方法において、
該２つの信号の積の時間的挙動の記憶はシフトレジスタチェーンにおいて行なわれることを特徴とする方法。
【請求項２】
前記信号の一方がゼロでなくなるように変化したとき前記２つの信号の積の時間的サンプルをとり、
該サンプルをシフトレジスタチェーンに供給し、そこから、以前の時刻においてとられた予め定められた数のサンプルが各時刻において利用可能であり、
以前の時刻においてとられたサンプルに基いてシナプスの重み係数としてゼロでない値を設定すべきかを推論することを特徴とする請求項１記載の方法。
【請求項３】
前記２つの信号とシナプスの重み係数は論理値０および１のみをとり、前記２つの信号の積は論理積としてとられることを特徴とする請求項１記載の方法。
【請求項４】
前記シフトレジスタチェーンは直列に接続された少なくとも２つのＤフリップフロップ回路を具備することを特徴とする請求項１記載の方法。
【請求項５】
時間的サンプルは前記信号の一方がゼロでなくなるように変化するとき常に前記２つの信号の積からとられることを特徴とする請求項２記載の方法。
【請求項６】
前記サンプルの値は特定の加算回路において合計値を形成し、それに基いてシナプス重み係数としてゼロでない値を設定すべきかの結論が引き出されることを特徴とする請求項２記載の方法。
【請求項７】
前記合計値が前記２つの信号の積の時間平均を表わす請求項６記載の方法。
【請求項８】
前記合計値はすべての抵抗値が等しい抵抗ネットワークを使用して形成されることを特徴とする請求項６記載の方法。
【請求項９】
前記合計値は少なくとも１つの抵抗の値が他の抵抗の値とは異なる抵抗ネットワークを使用して形成されることを特徴とする請求項６記載の方法。
【請求項１０】
前記抵抗ネットワークは１組の抵抗を具備し、それらは共通のノード点に接続されそれらの少なくとも１つは接地レベルに接続され前記合計値は該ノード点において形成されることを特徴とする請求項８または９記載の方法。
【請求項１１】
前記合計値はすべての容量値が等しいコンデンサのネットワークで形成されることを特徴とする請求項６記載の方法。
【請求項１２】
前記合計値は少なくとも１つのコンデンサの値が他のコンデンサの値とは異なるコンデンサのネットワークで形成されることを特徴とする請求項６記載の方法。
【請求項１３】
前記コンデンサのネットワークは１組のコンデンサを具備しそれらは共通のノード点に接続されそれらの少なくとも１つは接地レベルに接続され前記合計値は該ノード点において形成されることを特徴とする請求項１１または１２記載の方法。
【請求項１４】
シナプスの重み係数をゼロでなく設定するための推論は前記サンプル値に関わる組み合わせ論理（ＡＮＤ２〜ＡＮＤ５，ＯＲ１）を用いて行なわれることを特徴とする請求項２記載の方法。
【請求項１５】
人工連想ニューロンシナプスであってその重み係数は２つの信号の積の時間的挙動により決定され、シナプスは
該２つの信号の積を形成する回路要素（ＡＮＤ１）および該２つの信号の積の時間的挙動を記憶する回路要素（ＦＦ１−ＦＦ４）と、
該２つの信号の積の記憶された時間的挙動に基づきシナプスの重み係数を決定する回路要素（ＣＯＭＰ１，ＳＲ１）とを具備する人工連想ニューロンシナプスにおいて、
シナプスは該２つの信号の積の時間的挙動を記憶するシフトレジスタチェーン（ＦＦ１〜ＦＦ４）を具備することを特徴とする人工連想ニューロンシナプス。
【請求項１６】
前記２つの信号の積と、
該信号の一方がゼロでなくなるように変化するとき該２つの信号の積の時間的サンプルをとる手段（ＡＮＤ１，Ｂ１〜Ｂ３，ＦＦ１）と、
シフトレジスタチェーン（ＦＦ１〜ＦＦ４）であって以前の時刻においてとられた予め定められた数のサンプルが各時刻においてそこから利用可能なものと、
該サンプルの時間的平均に基づきシナプスの重み係数を設定する手段（Ｒ０〜Ｒ４，Ｃ０〜Ｃ４，ＣＯＭＰ１，ＳＲ１）とを具備することを特徴とする請求項１５記載のシナプス。
【請求項１７】
前記サンプルに基づき特定の合計値を計算する加算回路（Ｒ０〜Ｒ４，Ｃ０〜Ｃ４）と、該合計値に基づきシナプスの重み係数としてゼロでない値を設定すべきかを推論するために配置された推論論理（ＣＯＭＰ１）とを具備することを特徴とする請求項１６記載のシナプス。
【請求項１８】
前記サンプル値を読み出しシナプスの重み係数がゼロでなく設定されるべきかを推論するために配置された組み合わせ回路（ＡＮＤ２〜ＡＮＤ５，ＯＲ１）を具備することを特徴とする請求項１６記載のシナプス。
【請求項１９】
抵抗ネットワーク（Ｒ０〜Ｒ４）およびコンデンサネットワーク（Ｃ０〜Ｃ４）のいずれか一方を前記加算回路として具備することを特徴とする請求項１７記載のシナプス。
【請求項２０】
人工連想ニューロンシナプスの重み係数を決定する方法であって、シナプスの重み係数は２つの信号の積の時間平均に基いて決定される方法において、
信号の一方がゼロでなくなるように変化したとき該２つの信号の積から時間サンプルをとり、
該サンプルをシフトレジスタチェーンに供給し、以前の時刻においてとられた予め定められた数の前記サンプルが各時刻においてそこから利用可能であり、
以前の時刻においてとられた該サンプルに基づきゼロでない値をシナプスの重み係数として設定すべきかを推論することを特徴とする方法。
【請求項２１】
シナプスの重み係数が２つの信号の積の時間平均に基いて決定される人工連想ニューロンシナプスにおいて、
該信号の一方がゼロでなくなるように変化したとき該２つの信号の積の時間サンプルをとる手段（ＡＮＤ１）と、
以前の時刻においてとられた予め定められた数の前記サンプルが各時刻においてそこから利用可能であるシフトレジスタチェーン（ＦＦ１〜ＦＦ４）と、
該サンプルの時間平均に基づきシナプスの重み係数を設定する手段（Ｒ０〜Ｒ４，Ｃ０〜Ｃ４，ＣＯＭ１，ＳＲ１）とを具備することを特徴とする人工連想ニューロンシナプス。
【発明の詳細な説明】
【０００１】
本発明は人工連想ニューロンシナプスの重み係数およびその人工連想ニューロンシナプスを決定する方法に関する。本発明は特にシナプスの重み係数または強度がヘッブの規則またはその変形（Ｊａｉｎ， Ａｎｉｌ Ｋ．， Ｍａｏ Ｊｉａｎｃｈａｎｇ， Ｍｏｈｉｕｄｄｉｎ Ｋ．Ｍ． （１９９６）“Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ ： Ａ Ｔｕｔｏｒｉａｌ”ｉｎ Ｃｏｍｐｕｔｅｒ， Ｍａｒｃｈ １９９６， ｐ．３１ ｔｏ ４４ ）に従い２つの信号の積の時間平均に基いて決定されるような人工連想ニューロンにおけるシナプスの実現に関する。
【０００２】
国際特許出願ＷＯ９８／４３１５９は人工ニューラルネットワークにおいて用いることのできる人工連想ニューロンを開示している。そのニューロンは並列に接続されて層をなし、そのような層が連続して配置されてニューラルネットワークを形成する。ニューラルネットワークは様々な計算およびパターン認識処理に使用し得る。
【０００３】
図１はｎ個のシナプスを含む従来技術のニューロンを示している。整数ｎは著しく大きいものであるから（例えば１００〜１０，０００の範囲）、図１はニューロンの第１、第２および第ｎのシナプスのみを示している。ニューロンの入力信号は主信号ｓと連想信号ａ１ ，ａ２ ，…ａｎ である。ラベルｓｏはニューロンの出力信号を示している。この信号は例えば電圧レベルである。回路ブロック１〜４、８〜１１および１２〜１５はそれぞれニューロンの第１、第２および第ｎのシナプスを表わし、その動作が以下により詳細に記述される。ブロック５は加算回路でありシナプスから得られる出力信号が合計される。ブロック６は加算回路であり、主信号ｓとシナプスから得られる出力信号の総和とが加算される。ブロック７は閾値回路である。連想ニューロンに到着する主信号ｓとシナプスに到着する連想信号ａｉ （ここでｉ＝１，２…ｎ）が同時に起こるかどうかに関する情報がシナプスに記憶される。この情報は例えば電圧の形で表わされ、その電圧は主信号と連想信号の積ｓ＊ａｉ の時間平均を表わす。このため、シナプスは積を計算する（ｓ＊ａｉ ）乗算ブロック（ブロック１，８，１２）を含んでいる。図１において、積を計算するために信号ｓおよびａ１ が第１のシナプスに供給され積ｓ＊ａｉ が乗算ブロック１において計算される。信号ｓおよびｓ２ が第２のシナプスに供給され、第２のシナプスの乗算ブロック８において積ｓ＊ａ２ が計算され、信号ｓおよびａｎ が第ｎのシナプスに供給され、第ｎシナプスの乗算ブロック１２において積ｓ＊ａｎ が計算される。
【０００４】
信号ｓとａｉ が論理０および１をとるとすれば（例えば特定の供給電圧値が論理値１に対応しゼロレベルが論理値０に対応する）、積（ｓ＊ａｉ ）は論理積として計算することができる。論理積（ｓ＊ａｉ ）はブロック２（第１シナプス）、９（第２シナプス）および１３（第ｎシナプス）へ供給され、そこにおいて積の時間平均が形成され維持される。時間平均はブロック２，９および１３からブロック３，１０および１４へそれぞれ供給される。
【０００５】
ブロック３，１０および１４においては、時間平均が特定の閾値と比較される。時間平均が閾値を超えるとき連想信号ａｉ は主信号ｓと相関していると考えられる。したがって、０から離れた値すなわち１が重み係数としてのシナプスの実際の強度として設定され、そうでなければ０が設定される。求めるシナプスの重み係数ｗｉ 、ただし着目するシナプスによりｉ＝１，２…ｎ、がブロック３，１０および１４の出力である。例えば、第１のシナプスの重み係数がブロック３の出力であり第２のシナプスの重み係数ｗ２ がブロック１０の出力であり、第ｎのシナプスの重み係数ｗｎ がブロック１４の出力である。シナプスの重み係数は値０または１である。
【０００６】
第１、第２および第ｎのシナプスの重み係数はブロック４，１１および１５にそれぞれ供給され、そこではシナプスの出力信号を得るために重み積ｗｉ ＊ａｉ が計算される。その出力信号はブロック５へ供給され、そこで前述したように総和がとられる。総和はブロック６へ供給され、そこでは主信号ｓがブロック５で計算されたシナプスから得られる出力信号の総和に加算される。ブロック６の出力信号はブロック７へ供給される。ブロック７はブロック６において計算された合計を特定の閾値と比較することによりニューロン全体の出力信号ｓｏを決定する閾値回路である。このように、信号ｓｏはブロック７の出力信号であり、同時にニューロン全体の出力信号ｓｏである。
【０００７】
このような連想ニューロンシナプスの問題は、前記の２つの信号の積（ｓ＊ａｉ ）の時間平均の生成と維持を技術的にいかに実現するかである。
【０００８】
図２は図１に示された各連想ニューロンシナプスの重み係数を決定するために適用可能な公知の実現形態を示す。この公知の実現形態はその入力信号として２つの信号、すなわち主信号ｓと連想信号ａｉ を有する回路である。回路の出力信号はシナプスの重み係数ｗｉ である。添字ｉはどのシナプス重み係数を決定するかにより１からｎまでの値をとる。
【０００９】
主信号ｓと連想信号ａｉ はＡＮＤ回路ＡＮＤ１に供給され、信号ｓとａｉ の論理積が形成される。ＡＮＤ１回路は図１に示されたシナプスの乗算ブロック１，８または１２を実現する。主信号ｓも連想信号ａｉ も論理値１であると、ＡＮＤ１回路の出力は値１になり、そうでなければ値０になる。前述したように、例えば論理値１は信号が特定の電圧値（例えば３．３Ｖ）であることに相当し、論理値０は電圧値ゼロに相当する。
【００１０】
論理積、或いはＡＮＤ１回路の出力はダイオードＤ１および抵抗Ｒ１１を経て抵抗Ｒ２１およびコンデンサＣ１１を具備する時間平均化ＲＣ回路へ供給される。抵抗Ｒ２１およびコンデンサＣ１１は一端で接地レベルへ接続され他端で抵抗Ｒ１１の他端へ接続されている。論理積が１であると、ＡＮＤ１回路の出力はＡＮＤ回路への電源電圧とほぼ等しくなり、その場合にはコンデンサＣ１１は以下の時定数で電源電圧の方へ充電される。
【００１１】
τ、ここでτ＝Ｒ１１＊Ｃ１１
時定数の式においてＲ１１は抵抗Ｒ１１の抵抗値であり、Ｃ１１はコンデンサＣ１１の容量である。時定数の式はＲ２１が抵抗Ｒ１１よりも充分大きい時に正しく成立し、その場合には抵抗Ｒ２１の時定数への影響は無視できる。
【００１２】
論理積が０のとき、ＡＮＤ１回路の出力はゼロレベルとなり、それによってコンデンサＣ１１はＲ２１を経て（部分的にまたは全体的に放電時間に応じて）放電され、これは論理積が再び１になってコンデンサＣ１１の充電状態が再び増加を始めるまで続く。ダイオードＤ１１はコンデンサＣ１１が抵抗Ｒ１１およびＡＮＤ１回路を経て放電するのを阻止する。このようにして、コンデンサＣ１１は以下の時定数のみで抵抗Ｒ２１を経て放電することができる。
【００１３】
τ、ここでτ＝Ｒ２１＊Ｃ１１
時定数の式において、Ｒ２１は抵抗Ｒ２１の抵抗値であり、Ｃ１１はコンデンサＣ１１の容量である。
【００１４】
コンデンサＣ１１は論理積ｓ＊ａｉ の時間的関数として充電および放電される。したがって論理積の時間平均がコンデンサに記憶されコンデンサＣ１１の両端の電圧により瞬時的に表わされる。このようにしてダイオードＤ１、抵抗Ｒ１１およびＲ２１並びにコンデンサＣ１１が図１に示されたブロック２，９および１３を実現する。
【００１５】
コンデンサＣ１１の両端の電圧は電圧比較器ＣＯＭＰ１の第１の入力へ供給される。電圧比較器ＣＯＭＰ１の入力インピーダンスは高いのでコンデンサＣ１１はここを経ては放電されない。特定の基準電圧Ｖが電圧比較器ＣＯＭＰ１の第２の入力へ供給される。信号ｓとａｉ が充分に多い回数で同時に１となってコンデンサＣ１１の電圧が電圧比較器ＣＯＭＰ１の基準電圧、すなわちいわゆるシナプスの学習閾値を超えると、電圧比較器ＣＯＭＰ１の出力電圧は上昇する。
【００１６】
電圧比較器ＣＯＭＰ１の出力はセットリセット回路ＳＲ１へ供給される。一般に値０として供給されるリセット信号はセットリセット回路ＳＲ１の第２の入力である。セットリセット回路ＳＲ１は２つの出力ＱおよびＱ′を具備し、一方は反転されている。出力Ｑの値はシナプスの重み係数ｗｉ である。電圧比較器ＣＯＭＰ１の出力電圧が増加するとき、セットリセット回路ＳＲ１はその状態を値０から値１へと永久的に変化させ、出力Ｑすなわちシナプスの重み係数ｗｉ は値１になる。かくして、電圧比較器ＣＯＭＰ１とセットリセット回路ＳＲ１はシナプスの重み係数ｗｉ の生成のための図１に示したブロック３，１０または１４を実現する。
【００１７】
図２に示したＲＣ回路の微少回路による実現には、所望の時定数とするためには容量値を大きくする必要があるという問題がある。しかしながら、実際には１ｐＦ以下の容量というかなり小さい容量しか微少回路内に現実には置くことができない。容量Ｃ１１がこの大きさであれば、所望の時定数に対して著しく高い値（典型的には１ＴΩ以上）の抵抗Ｒ２１が必要となる。微少回路上でのこのような高い抵抗値の実現はやはり困難である。さらに、１ｐＦの大きさのコンデンサは微少回路上でかなりの面積を必要とする。
【００１８】
本発明は従来技術の問題を解決することを提案する新規な発明である。本発明の第１の側面によれば、人工連想ニューロンシナプスの重み係数を決定する方法であって重み係数は２つの信号の積の時間的挙動により決定され、
該２つの信号の積を形成して該２つの信号の積の時間的挙動を記憶し、
記憶された該２つの信号の積の時間的挙動に基いてシナプスの重み係数を決定することを具備する方法が提供される。
【００１９】
この方法は、該２つの信号の積の時間的挙動の記憶がシフトレジスタチェーンにおいて行なわれることを特徴とする。
【００２０】
前記２つの信号の積の時間的挙動に基づくシナプスの重み係数の決定とは、例えば、該２つの信号が同時に起こる頻度に基づく重み係数の決定である。前記２つの信号の積の時間的挙動の記憶とは、例えば、シナプスに含まれるシフトレジスタに異なる時刻において該２つの信号の積の値を記憶することであり、シフトレジスタは本発明の実施例においては直列に接続された２以上のＤフリップフロップ回路を具備する。シナプスへの前記２つの信号の積の値の記憶は、現在時刻よりも前の特定の数の積の値のみがシフトレジスタに一度に保たれるような形の一時的なもので良い。
【００２１】
本発明の第２の側面によれば、人工連想ニューロンシナプスであってその重み係数は２つの信号の積の時間的挙動により決定され、シナプスは
該２つの信号の積を形成する回路要素および該２つの信号の積の時間的挙動を記憶する回路要素と、
該２つの信号の積の記憶された時間的挙動に基づきシナプスの重み係数を決定する回路要素とを具備する人工連想ニューロンシナプスが提供される。
【００２２】
シナプスは該２つの信号の積の時間的挙動を記憶するシフトレジスタチェーンを具備することを特徴とする。
【００２３】
本発明の第３の側面によれば、人工連想ニューロンシナプスの重み係数を決定する方法であって、シナプスの重み係数は２つの信号の積の時間平均に基づいて決定される方法が提供される。
【００２４】
その方法は、
信号の一方がゼロでなくなるように変化したとき該２つの信号の積から時間サンプルをとり、
該サンプルをシフトレジスタチェーンに供給し、以前の時刻においてとられた予め定められた数の前記サンプルが各時刻においてそこから利用可能であり、
以前の時刻においてとられた該サンプルに基づきゼロでない値をシナプスの重み係数として設定すべきかを推論することを特徴とする。
【００２５】
好ましくは、しかし必須ではないが、該信号の１つが０でなくなるように変化したときに常にサンプルがとられる。これは、例えば２つの信号の最初の１つがゼロでなくなるように変化したときに好ましくは常に（しかし必ずしも常にではなく）サンプルがとられることを意味する。
【００２６】
本発明の第４の側面によれば、シナプスの重み係数が２つの信号の積の時間平均に基いて決定される人工連想ニューロンシナプスが提供される。
【００２７】
シナプスは、
該信号の一方がゼロでなくなるように変化したとき該２つの信号の積の時間サンプルをとる手段と、
以前の時刻においてとられた予め定められた数の前記サンプルが各時刻においてそこから利用可能であるシフトレジスタチェーンと、
該サンプルの時間平均に基づきシナプスの重み係数を設定する手段とを具備することを特徴とする。
【００２８】
本発明の１つの実施形態の目的は、物理的に可能な限り小さい容易に実現可能な回路要素の組み合わせとして平均化回路を実現することによって微少技術における制限を迂回することにある。
【００２９】
以下において添付図面を参照して本発明がより詳細に記述される。
【００３０】
図１および図２は従来技術の記述との関連で既に説明された。図３は人工連想ニューロンシナプスの重み係数を決定するための本発明の好適な実施形態に係る回路を示す。
【００３１】
回路の入力信号は主信号ｓと連想信号ａｉ である。回路の出力信号はシナプスの重み係数ｗｉ である。信号ｓおよびａｉ はＡＮＤ回路ＡＮＤ１へ供給され、それは信号ｓとａｉ の論理積（ｓ＊ａｉ ）を形成する。論理積はＤフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３およびＦＦ４からなるシフトレジスタチェーンへ供給される。各Ｄフリップフロップ回路は入力Ｄ、クロック信号の入力＞、出力信号Ｑおよび反転出力信号Ｑ′を具備している。Ｄフリップフロップ回路は、クロック信号が入力＞において受け取られるごとに、すなわちクロックがあるごとにＤフリップフロップ回路が入力信号Ｄを出力Ｑへコピーする、というように動作する。
【００３２】
ＡＮＤ１回路の出力は最初のＤフリップフロップ回路ＦＦ１の入力Ｄに接続されている。最初のＤフリップフロップ回路ＦＦ１の出力Ｑは２番目のフリップフロップ回路ＦＦ２の入力Ｄに接続されており、抵抗Ｒ１を経て電圧比較器ＣＯＭＰ１の入力へ接続されている。２番目のＤフリップフロップ回路ＦＦ２の出力Ｑは３番目のＤフリップフロップ回路ＦＦ３の入力Ｄへ接続され、抵抗Ｒ２を経て電圧比較器ＣＯＭＰ１の入力へ接続されている。３番目のＤフリップフロップ回路ＦＦ３の出力Ｑは４番目のＤフリップフロップ回路ＦＦ４の入力Ｄへ接続され、抵抗Ｒ３を経て電圧比較器ＣＯＭＰ１の入力へ接続されている。４番目のＤフリップフロップ回路ＦＦ４の出力Ｑは抵抗Ｒ４を経て電圧比較器ＣＯＭＰ１の入力へ接続されている。電圧比較器ＣＯＭＰ１の第２の入力は抵抗Ｒ０により接地レベルに接続されている。電圧比較器ＣＯＭＰ１の第２の入力は基準電圧Ｖへ接続されている。電圧比較器の出力はセットリセット回路ＳＲ１の入力Ｓに接続されている。標準状態ではゼロ値を有するリセット信号がセットリセット回路の入力Ｒに接続されている。セットリセット回路の出力Ｑはシナプスの重み係数ｗｉ である。セットリセット回路は反転出力Ｑ′も具備している。シナプスの重み係数ｗｉ は（図３には示されていない）ＡＮＤ回路にさらに供給され、連想信号ａｉ はその第２の入力へ供給される。このＡＮＤ回路は図１に示されたブロック４，１１または１５を実現し、そこにおいて、シナプスの出力信号を得るために重み積ｗｉ ＊ａｉ が計算される。
【００３３】
すべてのＤフリップフロップ回路はクロック信号で同期されている。図３に示された例では連想信号ａｉ はクロック信号として使用されている。言い換えれば、連想信号ａｉ はＡＮＤ１回路の入力だけでなく或る遅延回路を経てＤフリップフロップ回路のクロック信号の入力＞へ印加される。バッファ回路Ｂ１，Ｂ２およびＢ３は図３に示した例では遅延回路として機能する。それらはクロック動作が起こる前にＤフリップフロップ回路の入力が確定するための時間を持てるように連想信号ａｉ に対してわずかな遅延を引き起こす。その代わりとして、主信号ｓをクロックとして使用することもできる。
【００３４】
次に、図３に示した回路がどのように動作するかをより詳細に検討する。最初に、Ｄフリップフロップ回路のすべての入力Ｄおよび出力Ｑはゼロまたは接地レベルである。ＡＮＤ１回路の出力もまたゼロである。回路に印加される主信号ｓと連想信号ａｉ が電源電圧（以下、電源電圧を記号Ｕで示す）まで上昇すると、すなわち値１になると、ＡＮＤ１回路の出力は値１になる。ＡＮＤ１回路の出力は最初のＤフリップフロップ回路ＦＦ１の入力Ｄに接続されている。クロック信号として働く連想信号の値１が遅延の後ＤフリップフロップＦＦ１のクロック信号入力＞に到達するとき、入力Ｄは既に値１になっている。クロック動作はクロック信号として機能する連想信号ａｉ の立ち上がりエッジにおいて、すなわちクロック信号入力＞における電圧レベルがゼロレベルから電源電圧まで上昇するときに起こる。このクロック動作（最初のクロック動作と称す）の間、最初のＤフリップフロップ回路入力Ｄにおける値１が最初のＤフリップフロップ回路のＱ出力にコピーされる。言い換えれば、クロック動作が起こるとき或る時間サンプルが信号ｓとａｉ の論理値からとられ、最初のＤフリップフロップ回路ＦＦ１の出力として記憶される。他のＤフリップフロップ回路ＦＦ２，ＦＦ３およびＦＦ４においては、そのＤ入力は最初のクロック動作の間に値ゼロに設定されているから出力Ｑはゼロ値にとどまる。
【００３５】
回路に次に到達する連想信号ａｉ が値１であるときシフトレジスタチェーンにおいて次のクロック動作が起こる。このクロック動作を２番目のクロック動作と称する。ＡＮＤ１回路の出力および同時に最初のＤフリップフロップ回路のＤ入力は主信号ｓの値に応じて値０または１をとり、それが第２のクロック動作の間に最初のＤフリップフロップ回路の出力および２番目のＤフリップフロップ回路の入力へコピーされる。以前のクロック動作（最初のクロック動作）の間に最初のＤフリップフロップ回路ＦＦ１の入力からその出力すなわち２番目のＤフリップフロップ回路ＦＦ２の入力へコピーされた信号値１は、２番目のクロック動作の間に２番目のＤフリップフロップ回路ＦＦ２の入力からその出力すなわち３番目のＤフリップフロップ回路ＦＦ３の入力へコピーされる。
【００３６】
次のすなわち３番目のクロック動作の間にＡＮＤ１回路の出力における信号或いは最初のＤフリップフロップ回路ＦＦ１の入力における信号は最初のＤフリップフロップ回路ＦＦ１の入力からのその出力すなわち２番目のＤフリップフロップ回路ＦＦ２の入力へコピーされる。２番目のＤフリップフロップ回路ＦＦ２の入力における信号は３番目のクロック動作の間に２番目のＤフリップフロップ回路ＦＦ２の出力へすなわち３番目のＤフリップフロップ回路ＦＦ３の入力へコピーされる。そして３番目のＤフリップフロップ回路ＦＦ３の入力における信号は３番目のクロック動作の間に３番目のＤフリップフロップ回路ＦＦ３の出力へすなわち４番目のＤフリップフロップ回路ＦＦ４の入力コピーされる。
【００３７】
このようにして論理値０または論理値１を示す電圧信号が各クロック動作の間にシフトレジスタチェーンにおいて１ステップ前方へシフトする。シフトレジスタチェーンが４つのＤフリップフロップ回路を具備するならば、論理値ｓ＊ａｉ の４つの連続した値すなわち値
（ｓ＊ａｉ）０，（ｓ＊ａｉ）−１，（ｓ＊ａｉ）−２，（ｓ＊ａｉ）−３，
がその中に記憶され、ここで最初のまたは現在の値は最後のクロック動作の間に計算された値であり、２番目の値は最後のクロック動作の前のクロック動作の間に計算された値であり、３番目の値は２クロック前に計算された値であり、４番目の値は３クロック前に計算された値である。これらの論理積の中で現在の値は最初のＤフリップフロップ回路ＦＦ１の出力において記憶され、最後のクロック動作の前のクロック動作の間に計算された値は２番目のＤフリップフロップ回路ＦＦ２の出力に記憶され、２クロック期間前に計算された値は３番目のＤフリップフロップ回路ＦＦ３の出力に記憶され３クロック前に計算された値は４番目のＤフリップフロップＦＦ４の出力に記憶される。
【００３８】
論理積の最新４サンプルの時間平均が抵抗加算ネットワークＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ０において形成され、次式から得られる。
【００３９】
〔（ｓ＊ａｉ）０＋（ｓ＊ａｉ）−１＋（ｓ＊ａｉ）−２＋（ｓ＊ａｉ）−３〕／４．
抵抗加算ネットワーク、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ０は論理積の時間平均の電圧表現を生成する。この電圧はすべての抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ０が互いに接続されたノード点ＳＵＭにおいて現われる。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ０はさらに一端において接地または電源電圧Ｕのどちらかに接続されるから、ノード点ＳＵＭの電圧ＶＳＯＭ は次式で表わされ
ＶＳＵＭ＝ｋ／ｍ・Ｕ，
ここでｋは電源電圧Ｕに接続された抵抗の数でありｍは接地（ゼロレベル）に接続された抵抗の数である。式の導出の際にすべての抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４およびＲ０は同じサイズであることが仮定されこれはそれらが同一の抵抗値を有することを意味する。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の典型的な値としては１０〜１００ＭΩであるが、抵抗の抵抗値はこれらの範囲から逸脱しても良い。
【００４０】
上記の式から、電源電圧Ｕに接続された抵抗の数（対応するＤフリップフロップの出力が論理値１であるとき抵抗は電源電圧Ｕに接続されている）が増えればノード点の電圧ＶＳＵＭ は直線的に増加することがわかる。ノード点ＳＵＭの電圧ＶＳＵＭ は同時に電圧比較器ＣＯＭＰ１の一方の入力（＋端子）の入力電圧である。
【００４１】
上記の式は抵抗の数が５（ｍ＝５）であればいくつのＤフリップフロップ回路ＦＦ１〜ＦＦ４の出力が論理値１（＝電源電圧Ｕ）であるかに応じて値０，１／５Ｕ、２／５Ｕ、３／５Ｕ、および４／５Ｕの値をとる。論理積ｓ＊ａｉ の４つの連続する値の例えば２つが値１（すなわち（ｍ＝２）であればノード点ＳＵＭの電圧ＶＳＵＭ は値２／５である。さらに論理積ｓ＊ａｉ の４つの連続する値のうちすべての４つが値１であれば、ノード点ＳＵＭの電圧ＶＳＵＭ は値４／５Ｕである。
【００４２】
基準電圧Ｖが電圧比較器の第１入力（−端子）に接続されている。基準電圧Ｖは、信号ｓおよびａｉ の連続する積の値の適切な数が１（信号ｓとａｉ が共に値１）であれば、電圧比較器ＣＯＭＰ１の第２の入力信号であるノード点ＳＵＭの電圧ＶＳＵＭ が基準電圧Ｖを超えるように予め調節される。基準電圧Ｖ或いはシナプスの学習閾値を超えるとき、電圧比較器ＣＯＭＰ１の出力信号は１になり、従来技術の記述に関して以前に説明したと同様に電圧比較器ＣＯＭＰ１の出力に接続されたセットリセット回路ＳＲ１の状態を永久的に値０から値１に変更する。セットリセット回路の出力信号は連想シナプスの重み係数ｗｉ である。
【００４３】
図４は第３に示した回路の動作を表わす信号波形を示す。一番上の信号は連想信号ａｉ であり、上から２番目の信号は主信号ｓであり、上から３番目の信号は抵抗加算ネットワークの総和信号ＶＳＵＭ であり、一番下の信号は人工連想ニューロンシナプスｉの重み係数ｗｉ である。横軸は時間である。縦軸は電圧または論理値である。
【００４４】
図４に示した例において、連想信号ａｉ と主信号ｓの信号波形はパルス列である。その高さが電源電圧Ｕに相当する１パルスは論理値１に相当する。ゼロレベルは論理値０に相当する。電圧パルスの長さは典型的には数ミリ秒〜数百ミリ秒であるがこれらの範囲から離れて変化しても良い。抵抗加算ネットワークの総和信号ＶＳＵＭ の時間の関数としての信号波形は階段状の関数であり重み係数ｗｉ の信号モードはステップ関数である。
【００４５】
４番目の連想信号パルスにおける検査の開始から計算すると、連想信号も主信号も共に値１である。したがって抵抗加算ネットワークの総和信号ＶＳＵＭ は１ステップだけ増加或いは値１／５Ｕとなる。図４に示した例では５番目、６番目および７番目の連想信号パルスにおいて連想信号も主信号も共に値１である。したがってＶＳＵＭ は５番目のパルスにおいて再度１ステップだけ増加或いは値２／５Ｕとなる。６番目のパルスにおいてＶＳＵＭ は再度１ステップ増加または値３／５Ｕとなる。そして７番目のパルスにおいてＶＳＵＭ は電圧値４／５Ｕに増加する。
【００４６】
図４に示した例において、基準電圧Ｖは、ＶＳＵＭ が電圧値４／５Ｕまで増加したときにＶＳＵＭ が基準電圧を超えるような値に設定され、その場合にセットリセット回路が供給するシナプス重み係数であるシナプスの重み係数が永久的に０から１へ上昇する。この後、連想信号と主信号の値はシナプスの重み係数に何ら影響を与えない。図４に示した例において、続く連想信号パルスの間にＶＳＵＭ が基準電圧Ｖよりも低いレベルまで落ちたとしても、重み係数ｗｉ は値１にとどまる。
【００４７】
図３に示した発明の利点は微少回路による実現に適した基本回路を使って容易に実現できることである。例えば、１０ＭΩ〜１００ＭΩの範囲の抵抗は合理的なサイズでありそれは実際の抵抗としてまたは例えばＦＥＴトランジスタ（電界効果トランジスタ）として実現できる。抵抗加算法の利点はまた、電圧比較器ＣＯＭＰ１の基準電圧を調節することによりシナプスの学習閾値を容易に調節することが可能であることである。基準電圧は例えば電圧比較器の＋入力における電圧値３／５Ｕが重み係数ｗｉ を値０から値１へ変えるに充分なように設定することも可能である。
【００４８】
シナプスに対して固定的な閾値が使われる適用分野であれば図５に示した解が採用され、そこでは図３の抵抗加算ネットワークと電圧比較器ＣＯＭＰ１が組み合わせ論理で置換されている。
【００４９】
入力信号ａｉ とｓはＡＮＤ１回路において論理積がとられる。さらに連想信号ａｉ の立ち上がりエッジにおいてＤフリップフロップがクロック動作される。図３に示すように、さらにクロック信号がバッファ回路Ｂ１，Ｂ２およびＢ３で遅延されクロック動作の間に論理積の値がシフトレジスタチェーンにおいて１ステップ前方へシフトされる。論理積値の最後のものは最初のＤフリップフロップ回路ＦＦ１の出力にある。最後のクロック動作の前のクロック動作における論理積値はシフトレジスタチェーンの２番目のＤフリップフロップの出力に記憶され、２クロック前に計算された値は３番目のＤフリップフロップ回路ＦＦ３の出力に格納され、３クロック前に計算された値は４番目のＤフリップフロップ回路ＦＦ４の出力に記憶され、４クロック前に計算された値は５番目のＤフリップフロップ回路ＦＦ５の出力に記憶されている。
【００５０】
図５に示した回路において、固定的な学習閾値は４／５、すなわち５つのうちの４つである。言い換えれば、論理積ｓ＊ａｉ の５つの連続する値のうち４つが値１であれば、重み係数ｗｉ は永久的に値０から値１へ変わる。したがって、１１１１０，１１１０１，１１０１１および１０１１１のケースがそれである。これらのケースはＡＮＤ回路ＡＮＤ２，ＡＮＤ３，ＡＮＤ４およびＡＮＤ５を用いて次の様にして特定される。論理積（ｓ＊ａｉ ）の最後の値或いは現在の値を示す最初のＤフリップフロップ回路の出力はＡＮＤ２からＡＮＤ５までのすべてのＡＮＤ回路へ供給される。それに加えて、第２、第３および第４のフリップフロップ回路ＦＦ２〜ＦＦ４がＡＮＤ２回路へ供給される。したがって、ＡＮＤ２回路は１１１１０のケースを特定する。第２、第３および第５のＤフリップフロップ回路ＦＦ２〜ＦＦ３およびＦＦ５の出力は論理積（ｓ＊ａｉ ）の現在値とともにＡＮＤ３回路へ供給される。したがってＡＮＤ３回路は１１１０１のケースを特定する。論理積（ｓ＊ａｉ ）の現在値とともに第２、第４および第５のフリップフロップ回路ＦＦ２，ＦＦ４，ＦＦ５の出力がＡＮＤ４回路へ供給される。したがってＡＮＤ４回路は１１０１１のケースを特定する。第３、第４および第５のＤフリップフロップＦＦ３，ＦＦ４およびＦＦ５の出力は論理積（ｓ＊ａｉ ）の現在値とともにＡＮＤ５回路へ供給される。したがってＡＮＤ５回路は１０１１１のケースを特定する。
【００５１】
ＡＮＤ回路ＡＮＤ２，ＡＮＤ３，ＡＮＤ４およびＡＮＤ５の出力はＯＲ回路ＯＲ１に接続されそれはＡＮＤ回路ＡＮＤ２〜ＡＮＤ５によって特定されたケースの１つが真になった状態を特定する。ＡＮＤ回路によって特定されるケースの１つが真になると、該ＡＮＤ回路の出力は値１に変わる。ＡＮＤ回路の出力はＯＲ１回路の入力に接続されているから、ＯＲ１回路の出力も同時に値０から値１に変わる。ＯＲ１回路の出力はセットリセット回路ＳＲ１の入力Ｓに接続されている。したがって、ＯＲ１回路の出力が値１に変わるとセットリセット回路の出力すなわちシナプス重み係数ｗｉ は永久的に値０から値１に変わる。
【００５２】
本発明の解決策を本発明の基本的思想の範囲内で変形し得ることは自明である。例えば、シフトレジスタチェーンの長さをＤフリップフロップ回路の数を増加または減少することで変更し得る。シフトレジスタチェーンは少なくとも２つのＤフリップフロップ回路を含んでいる。好ましくは４または５のようにそれ以上であるが、適用分解によりＤフリップフロップ回路の数はより多くすることもできる。抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４およびＲ０は好ましくは同じサイズである。しかしながら、１つまたはそれ以上の抵抗の抵抗値を他の抵抗値とは異なる値とすることもできる。例えば、或る状態においては、抵抗Ｒ１の抵抗値を他の抵抗よりも低くすればノイズ耐性を改善することができる。比較器ＣＯＭＰ１の入力インピーダンスが非常に高ければ抵抗加算ネットワークをコンデンサのネットワークで置き換えることもできる。その場合において、図３に示された回路における抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４およびＲ０はそれぞれコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４およびＣ０で置換される。コンデンサの容量は好ましくは同じ大きさである。その代わりとして、１つまたはそれ以上のコンデンサの容量を他の容量値とは異なる値にすることもでき、その場合でも本発明が使用できる。容量値加算ネットワークは抵抗で実現された抵抗加算ネットワークよりも引き出す電流が少ない。図５に示した回路において、組み合わせ回路は様々な形にすることができる。
【００５３】
本発明の人工連想ニューロンシナプスは適切な微少回路技術を使用して実現できる。
【００５４】
本発明の実現および実施形態が実例をもって本明細書に記述されている。当業者にとって本発明が上記の実施形態に記述された細部に限定されず、本発明の特徴から逸脱することなく様々な形で本発明を実現し得ることは自明である。記述された実施の形態は教示的であるが限定的ではないと考えられるべきである。したがって、本発明の実現および使用は添付の特許請求の範囲によってのみ限定される。特許請求の範囲において定義された発明を実現するための等価な実現を含む異なる代替物もまた本発明の範囲に含まれる。
【図面の簡単な説明】
【図１】
従来技術の連想ニューロンを表わす。
【図２】
図１に示した連想ニューロンシナプスの重み係数の決定に適用可能な従来技術の実現形態を示す。
【図３】
人工連想ニューロンシナプスの重み係数を決定するための本発明の好適な実施形態に係る回路を示す。
【図４】
図３に示した回路の動作を表わす信号波形を示す。
【図５】
本発明の他の実現形態を示す。
【図４】
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【国際公開パンフレット】
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【国際調査報告】
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