(57)【要約】本発明は割込ソース１１，１２，１３，１４ によるプロセッサ１００ のアクセスを制御し、プロセッサ中で現在の優先値Ｐｘ により実行されている信号処理プログラムＲｘ の関連するブランチを制御する割込制御装置に関する。割込制御装置の入力側は割込ソースを接続するために予め定められた数の割込インターフェース２１，２２，２３，２４ を備え、優先値Ｐｉ とアドレスＡｄｉが各割込インターフェース２１，２２，２３，２４ に割当てられる。選択装置３０は活性化された割込インターフェース間で最高の優先値を有する割込インターフェースを決定する。プロセッサ１００ に対する個々の割込インターフェース２１，２２，２３，２４ の多重化は優先値比較器４０と分岐論理装置６０に依存し、分岐論理装置６０はプロセッサ１００ 中のコンテキストバックアップのトリガーを制御し、決定された優先値Ｐｍａｘ と現在の優先値またはレジスタ４５中に含まれている擬似優先値Ｐｐ に基づいて決定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
割込ソース（１１，１２，１３，１４） によるプロセッサ（１００） の信号入力へのアクセスを制御し、プロセッサ中で現在動作しているプログラム（Ｒｘ）をブランチする割込制御装置であって、
割込制御装置（１） は割込ソースをそれに接続するために予め定められた数の割込インターフェース（２１，２２，２３，２４） をその入力端に具備し、
各割込インターフェース（２１，２２，２３，２４） は優先値、特にプログラム可能な値とアドレス（Ａｄｉ） とを割当てられ、
選択装置（３０）は割込ソースにより付勢された割込インターフェースから最高の優先値（Ｐｍａｘ）と関連するアドレス（Ａｄｍ） とを有するものを選択し、
優先値比較装置（４０）は、選択装置により決定された最高の優先値（Ｐｍａｘ）と現在の優先値（Ｐｘ）との比較の結果に基づいて割込リクエスト信号（ＩＲ）を発生し、それはプロセッサ（１００） 中のコンテキストバックアップを開始させ、
ブランチ論理装置（６０）は選択装置（３０）により決定された最高の優先値（Ｐｍａｘ）にしたがってブランチアドレス（Ｖｉ）を生成する割込制御装置（１） において、
優先値比較装置（４０）において、現在のプログラムの実行中に現在の優先値（Ｐｘ）が最高の優先値、特にレジスタ（４５）に含まれている値によって置換されることを特徴とする割込制御装置。
【請求項２】
レジスタ（４５）はプログラム可能であることを特徴とする請求項１記載の割込制御装置。
【請求項３】
レジスタ（４５）に記憶されている疑似優先値（Ｐｐ）がアドレスとリンクされ、そのアドレスはまたレジスタ（４５）中に記憶され、それはインターフェースアドレス（Ａｄｉ） に割当てられる請求項１または２記載の割込制御装置。
【請求項４】
レジスタ（４５）は制御信号によって、特にフラグの設定によって付勢またはディスエーブルされることを特徴とする請求項１乃至３のいずれか１項記載の割込制御装置。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、複数の割込ソースによるプロセッサへのアクセスを制御する割込制御装置に関する。各アクチブな割込ソースはプロセッサ中の現在のプログラムを切換えさせる。
【０００２】
【従来の技術】
１つの例は自動車中のプロセッサであり、それは現在では暖房や空調の制御のような比較的重要ではないプログラムモードである。エンジン信号中の温度センサがその動作中に過熱されるとプロセッサは迅速にエンジン制御プログラム切換えて損傷が生じないようにしなければならない。２以上の割込ソースが同時にプログラム変更のための信号を送った競合の場合には、割込制御装置がプロセッサの割込入力に個々の割込ソースを予め定められた優先順位にしたがって１つづつ接続することによってして解決している。このため、各割込ソースは別々の割込インターフェースに接続され、それらの割込インターフェースはアドレスおよび予め定められた特にプログラム可能な優先値によって個別化されている。さらに、各割込インターフェースは一般に２以上の設定可能なフラグを割当てられ、それにより割込制御装置は割込ソースにより開始された割込リクエストを識別し、その一方で割込ソースに各割込インターフェースがエネーブルであるか、ディスエーブルであるかを指示する。
【０００３】
全ての割込インターフェースは選択装置に結合され、選択装置は入来する割込リクエストから最高の優先値を有するものを選択する。優先値比較器はその後、選択装置により決定された最高の優先値を現在のプログラムの優先値と比較し、リクエストされ優先値が現在のプログラムの優先値よりも高い場合にはプロセッサの割込入力に割込リクエスト信号を与える。優先値が低い場合にはそのプログラムが続行される。一般にプロセッサは、たとえ割込リクエストが高い優先値を有している場合であっても、直ちに高い優先値のプログラムに変更することはできないから、リクエストとエネーブル信号の交換がプロセッサと割込制御装置との間で行われなければならない。これは通常ハンドシェイクと呼ばれている。割込制御装置のブランチ論理装置は最高の優先値割込インターフェースの優先値またはアドレスを供給され、それはプログラムブランチに対してプロセッサによりポーリングされる。ブランチ論理装置はまたハンドシェイクを制御して、関連する信号を生成する。
【０００４】
プロセッサ中ではブランチ論理装置により与えられたブランチ命令は異なった割込ルーチンを開始し、それはプロセッサに接続されるべき割込にインターフェースのそれぞれの優先値に割当てられているが、それは常にコンテキストバックアップルーチンを含んでいる。コンテキストバックアップルーチン中に、次のような動作が一般に行われる。すなわち、プロセッサにおける現在のプログラムの実行は中断され、プロセッサコア中のレジスタの内容が別のメモリ区域に負荷され、中断されたプログラムに戻るリターンアドレスが決定されて記憶され、フラグがセットまたしリセットされる。各割込ルーチンの個々の部分においては固定した係数のような新しい内容が例えばプロセッサコアのどこかのレジスタ中に読込まれる。割込制御装置とプロセッサとの間のリクエスト、準備信号およびディスエーブル信号の前述のような交換は、現在のプログラムが割込の許容されている点でのみ割込まれることができることを確実にしている。
【０００５】
プロセッサ中のデータバックアップの時間は無視できない。バックアップは割込ルーチンに応じて複数クロック期間、例えば１０乃至３０クロック期間必要である。割込ルーチンの実行中に、新しい割込リクエストは対応するフラグの設定によってのみ関連する割込インターフェースで識別されることができる。設定フラグの評価は、プロセッサ中の割込ルーチン終了するまで再開することはできない。これはブランチ論理装置の対応する信号によって示される。内容バックアップ中の新しい割込リクエストに対する阻止時間は全体の阻止時間の実質的な部分を構成している。それはまた潜伏時間とも呼ばれている。
【０００６】
これらの機能を有する割込制御装置は例えば文献１に記載されている。
【０００７】
文献１  ミクロナスインターメタル  データシート、１９９９年７ 月２９日、名称、“ＣＥＶＦ−３  Ｖ３．２ ダッシュボード制御装置・エミュレータ、”注文番号、６２５１−４７９−３ＰＤ、セクション９ ：割込制御装置（ＩＲ）ＶＩ．５，７１〜７９頁、７２頁の図９−１ 参照
本発明と同時に出願された特許出願では、通常のプロセッサと共に使用されたとき短い潜伏時間を有する割込制御装置の変形が記載されている。しかしながら、時には反対の問題も生じる。すなわち、現在実行されているプログラムが割込されるべきではないとき、或いは特定の割込だけが許容されるときに問題が生じる。例えば本発明は実際に禁止された範囲までプロセスがテストされるときテストスタンド上の応用がある。もしも、別の緊急問題かこれに重なって生じたならばテストは可能ではない。それ故、通常のプロセッサでは全てのプログラムブランチの全体の阻止が可能になるが、部分的な阻止ではなく、幾つかのプログラムブランチは許可され、一方他のものは許可されない。ディエーブルされるべき割込ソースの決定は場合、場合で変化するので、柔軟性のある制御が望ましい。
【０００８】
【発明が解決しようとする課題】
それ故、本発明の目的は、プログラムのブランチが阻止されるように割込制御装置を改良することであり、それは１以上の制御命令により全てのプログラムブランチを全体的に阻止するのではなくより大きい柔軟性を与えることである。
【０００９】
【課題を解決するための手段】
本発明によればこの目的は、請求項１の前提部分に記載した割込制御装置において、優先値比較器中の現在の優先値を現在のプログラムの実行中に、最高の優先値、疑似優先値で置換することによって達成される。考えられる制御信号をさらに別の制御信号を介して比較することにより、それは簡単であるにもかかわらず非常に有効な利点を有する。例えば、許容された割込インターフェースの場合にエネーブルフラグを設定することによって望ましい特定の、すなわちアドレス可能な割込インターフェースは必要ない。現在の優先値の代りに、単に、自由に選択可能な疑似優先値を予め設定することによって、優先値比較器は所望のフレキジブルな制御を行うことが可能である。これはもとの優先値シーケンスにしたがって特定されたプログラムブランチが最も簡単な可能な方法で一時的に阻止されることを可能にする。
【００１０】
【発明の実施の形態】
本発明およびその好ましい実施形態を添付図面を参照にして以下詳細に説明する。
図１は割込制御装置１ の機能ブロック図であり、一般にモノリシック集積回路として構成されている。図ではさらに、４個の外部割込ソース１１， １２， １３， １４および外部プロセッサ１００ （＝ＣＰＵ）が示されている。割込ソースは、プロセッサ、変換器、またはセンサであってよく、それらはプロセッサ１００ に対するスイッチング信号として機能するデータまたはアナログ信号ｓ１ ，ｓ２ ，ｓ３ ，ｓ４ を発生する。４個の割込ソースしか図示されていないが、基本的に１６以上の割込ソースが割込制御装置に接続されることができる。
【００１１】
各割込ソース１１， １２， １３， １４に関連して割込インターフェース２１， ２２， ２３， ２４が設けられており、それらは割込制御装置の各入力回路を表わしている。割込インターフェースは接続されることができる割込ソースの型式に応じて設計が同一または異ならせることができる。識別のために、各割込インターフェースはそれ自身の特有のアドレスＡｄｉおよび関係する優先値Ｐｉ を含んでおり、それはバスライン（図示せず）を介してプログラム可能であると有利である。また、各割込インターフェースと関連して外部割込リクエストを示し、割込ソースにより送られた信号を受信する準備をするために、または対応するフラグの設定によるその他の状態を示すためのフラグ領域がある。
【００１２】
選択装置３０は現在の割込リクエストから関係するアドレスＡｄｍと共に最高の優先値Ｐｍａｘ を有するものを決定する。優先値比較器４０はこの優先値Ｐｍａｘ を現在の確認された優先値Ｐｘ と比較し、優先値Ｐｍａｘ が現在の優先値Ｐｘ よりも高いとき割込リクエスト信号ＩＲを発生する。次の優先値リクエスト信号の受信において優先値を比較するのに利用するために新しい優先値Ｐｍａｘ が新しい現在の優先値Ｐｘ として、例えばレジスタ３５中に記憶される。優先値Ｐｍａｘ が現在の優先値Ｐｘ よりも小さければ、記憶する必要はない。
【００１３】
優先値比較器４０は供給された優先値Ｐｍａｘ が現在の優先値Ｐｘ よりも高いことを決定した場合には、プロセッサ１００ に割込リクエスト信号ＩＲを送り、それはプロセッサ中で、現在のプログラムがこれを許可するやいなや割込ルーチンとしてプロセッサ中でサービスされる。各割込ルーチンにおいて、プロセッサコアとリンクされたデータと記憶されている戻りのアドレスと共に現在のプログラムのコンテキストバックアップが行われる。コンテキストバックアップ中またはその後で、プロセッサコアは実行される新しいプログラムに対する準備ができる。プロセッサ１００ は分岐論理装置６０から実行される新しいプログラムについての情報Ｖｉ を受取り、その分岐論理装置６０はこの情報を制御信号Ｖｓ により恐らくハンドシェイク法を使用してプロセッサと交換し、その情報はレジスタ５５中に含まれている。例えば、それは前に分岐論理装置６０によって負荷されている。この情報Ｖｉ により、プロセッサのプログラムポインタは直接または間接的に新しいプログラムまたは関連する割込ルーチンの内部スタートアドレスについての情報を獲得する。割込制御装置１ のそれぞれの動作状態に対応する種々の状態信号のスイッチングは本質的にまた内部制御信号ｓｔを介して分岐論理装置６０によって制御される。
【００１４】
優先値制御されたプログラムのフローは、優先値を優先値比較器４０中で現在の優先値Ｐｘ ではなく疑似優先値Ｐｐ と比較することによってすでに述べられたように本発明の目的を達成するために使用される。疑似優先値はレジスタ４５から有効に検索され、それは優先値比較器４０に結合されて一般に存在している読取り／書込みバス７０により負荷されることができる。レジスタ４５はまた状態信号およびアドレス用の領域を有していてもよい。それは適当な制御信号により、または記憶されたアドレスと所定のインターフェースアドレスＡｄｉとの一致した場合のいずれかにより優先値比較器４０に結合され、およびそれから遮断される。疑似優先値の選択により、現在のプログラムは高い優先値によってのみ割込まれることができる。それが割込まれない場合には、最高の可能な優先値レベルが疑似優先値に対して使用される。全体的な阻止のための制御信号は全て分岐され、この信号に必要な回路接続はしたがって省略されることができる。
【図面の簡単な説明】
【図１】
本願発明による優先値選択装置を備えた割込制御装置のブロック図。
【図１】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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