(57)【要約】一つの実施の形態において、高速パラレルデータ通信アプローチは、複数のパラレルデータ伝送ライン及びクロックパスを含む通信チャネルで、第１のモジュールから第２のモジュールにディジタルデータをパラレルに伝送する。パラレルバスラインは、複数のデータ伝送ラインと、第１のモジュールから第２のモジュールに運ばれたディジタルデータを同期するためのクロック信号を運ぶために好適なクロックパスとをそれぞれ含む複数のグループに配置される。データセットは、パラレルバスのグループのラインを用いて並行して伝送され、第２のモジュールで、それぞれのグループに対して、伝送されたディジタルデータがグループ用のクロック信号を介して同期して集められる。第２のモジュールで、それぞれのグループに対して集められたデータが配列される。それ自身のクロックドメインを有するそれぞれのグループを有するグループにバスラインをグループ化することにより、クロックドメイングループにわたるスキューは、データ及びそれぞれのクロックドメイングループ内のスキューをまず処理し、その後グループ間で処理することにより、耐えられ抑えられる。
2004520778.tif 000002
【特許請求の範囲】
【請求項１】
スキューデータに影響を受け易いパラレルデータ通信装置であって、
複数のデータ伝送ラインとグループの前記複数のデータ伝送ラインを介して運ばれたディジタルデータを同期するためのクロック信号を運ぶクロックパスとをそれぞれ含む複数のグループに配置され、ディジタルデータを伝送するパラレルバスラインを有するパラレルバスと、
前記パラレルバスの複数のグループのライン上で並行してデータセットを伝送する第１のモジュールと、
前記グループのための前記クロック信号により同期したまま、前記複数のデータ伝送ラインで前記第１のモジュールから運ばれた前記ディジタルデータをそれぞれのグループに対して集め、それぞれのグループに対して集められたデータを配列し、異なるグループにおいて並行して伝送されたデータ間のいかなるスキュー原因の誤配列を抑える第２のモジュールと、
を有するパレレルデータ通信装置。
【請求項２】
請求項１記載のパラレルデータ通信装置であって、それぞれのグループに対して、前記クロックパスは、差動信号としての前記クロック信号を運ぶ一対のパラレルバスラインを使用して実行されるパラレルデータ通信装置。
【請求項３】
請求項２記載のパラレルデータ通信装置であって、それぞれのグループに対して、前記複数のデータ伝送ラインにより運ばれたデータは、グループにおいて並行して伝送されたデータ間で１／２クロック期間を超えないいかなるスキュー原因の誤配列に耐えるために前記差動クロック信号により同期するパラレルデータ通信装置。
【請求項４】
請求項１記載のパラレルデータ通信装置であって、それぞれのグループに対して、前記複数のデータ伝送ラインにより運ばれたデータは、グループにおいて並行して伝送されたデータ間で１／２クロック期間を超えないいかなるスキュー原因の誤配列に耐えるために前記クロック信号により同期するパラレルデータ通信装置。
【請求項５】
請求項１記載のパラレルデータ通信装置であって、前記クロック信号が差動クロック信号であり、前記第１及び第２のモジュールはさらに、前記第２のモジュールに、それぞれのグループに対して、前記複数のデータ伝送ラインにより運ばれたデータ、及び前記クロック信号の単一のクロック期間内での前記差動クロック信号を解決することを許すために並行してデータを処理し、それによりある程度のスキュー原因の誤配列に耐えるパラレルデータ通信装置。
【請求項６】
請求項１記載のパラレルデータ通信装置であって、前記第１及び第２のモジュールはさらに、前記第２のモジュールに、それぞれのグループに対して、前記複数のデータ伝送ラインにより運ばれたデータ、及び前記クロック信号の単一のクロック期間内での前記差動クロック信号を解決することを許すため、並びに異なるグループで並行して伝送されたデータ間で１／２クロック期間を超えるスキュー原因の誤配列を許すために並行してデータを処理するパラレルデータ通信装置。
【請求項７】
請求項１記載のパラレルデータ通信装置であって、前記複数のデータ伝送ラインで運ばれたデータが符号化され、前記第２のモジュールはそれぞれのグループに対して、前記クロック信号に応答し、前記複数のデータ伝送ラインで前記第１のモジュールから運ばれた前記ディジタル信号を受信する受信回路と、前記受信ディジタルデータを復号するデータ復号化器と、前記復号化データを格納するＦＩＦＯバッファとを含むパラレルデータ通信装置。
【請求項８】
請求項１記載のパラレルデータ通信装置であって、それぞれのグループに対して、前記データ復号化器は、Ｘ及びＹが正の整数でありＸがＹよりも大きい条件下で、Ｘビット値をＹビット値に変換し、前記Ｙビット値が前記ＦＩＦＯバッファに格納されるパラレルデータ通信装置。
【請求項９】
請求項１記載のパラレルデータ通信装置であって、それぞれのグループに対して、前記クロック信号は、前記受信器回路での２つのセットのマルチプルビットデータ値の受信を同期するために使用されるパラレルデータ通信装置。
【請求項１０】
請求項１記載のパラレルデータ通信装置であって、それぞれのグループに対して、前記クロック信号が前記受信器回路での２つのセットの符号化マルチプルビットデータ値の受信を同期するために使用され、前記第２のモジュールがそれぞれのグループに対して、前記マルチプルビットデータ値を復号化するデータ復号化器と、前記復号化データを格納するＦＩＦＯバッファとを含むパラレルデータ通信装置。
【請求項１１】
請求項１０記載のパラレルデータ通信装置であって、それぞれのグループに対して、前記データ復号化器が８ビット値を６ビット値に変換し、前記６ビット値が前記ＦＩＦＯバッファに格納されるパラレルデータ通信装置。
【請求項１２】
請求項１０記載のパラレルデータ通信装置であって、前記第２のモジュールはさらに、前記それぞれのグループの前記ＦＩＦＯバッファから前記復号化データを集めるデータ処理回路及び別のＦＩＦＯバッファを含み、それぞれのグループのために集められたデータは、前記別のＦＩＦＯバッファに格納された後に配列されるパラレルデータ通信装置。
【請求項１３】
請求項１２記載のパラレルデータ通信装置であって、前記第２のモジュールはさらに、格納されたマルチプルビットデータ値を処理することによりデータを配列し、前記処理が適正なマルチプルビットデータ値と不適正なマルチプルビットデータ値を区別することを含むパラレルデータ通信装置。
【請求項１４】
請求項１０記載のパラレルデータ通信装置であって、前記第２のモジュールから前記第１のモジュールに情報を送るフィードバック通信パスをさらに含み、前記情報は、多すぎるデータが送られたことを示すエラー信号と、継続中の通信が一杯に近い状態に近づいていることを示す警告信号との少なくとも一つを示すパラレルデータ通信装置。
【請求項１５】
請求項１記載のパラレルデータ通信装置であって、前記第１のモジュール及び前記第２のモジュールは、前記第２のモジュールから前記第１のモジュールに伝送されるデータのための別のパラレルバスでデータを処理するそれぞれの回路を含み、前記それぞれの回路は、前記第１のモジュールから前記第２のモジュールに伝送されたデータに対して相互に関係する操作を含むパラレルデータ通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概してデータ通信に向けられている。特に、本発明は、パラレルデータバスラインで伝送されたデータ信号におけるスキューエラーを減少する方法及び装置に関する。
【０００２】
【従来の技術】
エレクトロニクス産業は、高出力、高機能回路のための努力を続けている。この点における重要な業績は、超大規模集積回路の発展を通じて実現された。これらの複雑な回路は、しばしばデータセットを操作し、その後さらなる処理のためにそのデータを受け渡す、機能により規定されたモジュールとして設計されている。そのような機能により規定されたモジュールからのこの通信は、独自の別個の回路間、同じチップ内の集積回路間、及びシステム若しくはサブシステムの種々の部品に結合された又はその内で結合された、離れて配置された回路間の少量又は多量のデータで受け渡しされ得る。その相対的配置に関係なく、通信は、通常、実装スペース及び利用可能な操作パワの点で実現可能な制限に敏感である回路設計を使用する一方で、データの完全性が維持されることを保証するように設計された、しっかりと制御されたインターフェースを必要とする。
【０００３】
高出力、高機能半導体デバイスに対する需要の増大は、データが回路ブロック間を通る速度を増加させる需要の増大を導いた。これらの高速通信アプリケーションの多くは、マルチプルデータビットがパラレル通信パス間で同時に送られるパラレルデータ伝送を用いて実行され得る。そのような「パラレルバシング（ｂｕｓｓｉｎｇ）」は、高データレートでのデータ伝送を達成するためにうまくいくアプローチである。所与のデータ伝送レート（データとともに受け渡されるクロックによりときどき確立される）に対して、ビット−パー−セカンドで測定された帯域幅は、相互に接続されたパラレルデータを有するデータ信号の数倍のデータ伝送レートと等価である。
【０００４】
通常のシステムは、例えば、ケーブル、バックプレーン回路、チップ内部のバス構造、他の相互接続、又はそのような通信メディアのいかなる組み合わせの形態のパラレルデータ通信ラインと連結する及びパラレルデータ通信ラインで通信する多くのモジュールを含み得る。送信モジュールは、送信モジュールのクロックと同期するバスでデータを送信する。この態様において、パラレル信号ラインでの遷移は、互いに及び／又は送信モジュールのクロックに対する同期関係において送信モジュールを離れる。パラレルデータ相互接続の他端で、受信モジュールは、通信装置がクロック信号を通すパラレルデータバスでデータを受信する。受信クロックは、通常送信モジュールのクロックから導出されるか又はそれと同期する。データがパラレル信号ラインを通るレートは、ときどき（パラレル）「バスレート」と称される。
【０００５】
そのようなシステムにおいて、受信信号（及び適用できる場合には、受信クロック）は、適切なデータ復元が提供されるための送信クロックと繋がりのある特定のフェーズ（ｐｈａｓｅ）を有する。送信データ信号それ自身間及び送信先でのデータ信号と受信クロックとの間で予想された量の時間「スキュー」がしばしばある。例えば、パラレル相互接続の信号ラインの容量的及び誘導的ローディングにより導入された伝送遅延、Ｉ／Ｏ（入力／出力）ドライバーソースにおけるバラツキ、シンボル間干渉、並びに伝送ラインのインピーダンス及び長さのバラツキを含む多くの原因のスキューがある。どのような現象がスキューを起すかに関係なく、多くのアプリケーションに対して、適切なデータ復元を有する通信を達成するのであれば、この問題を考慮すべきである。
【０００６】
高速アプリケーションを提供するパラレル相互接続に対して、これに関連して、スキューが「パターン依存（ｐａｔｔｅｒｎ ｄｅｐｅｎｄｅｎｔ）」であり、この問題の厳格さが軽減され、多くの場合主として抑え得ることが発見された。”Ｐａｒａｌｌｅｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｂａｓｅｄ Ｏｎ Ｂａｌａｎｃｅｄ Ｄａｔａ−Ｂｉｔ Ｅｎｃｏｄｉｎｇ” （ＶＬＳＩ．２９５ＰＡ） という表題の上記に関連する特許文献に記載されているように、このパターン依存性は、パラレルバスにおけるデータビット間で共有される不完全な現行の原因を生じる。共有された現行の現行の原因は、ドライバでスキューを引き起こし、受信器でマージンを直接減少させ、その結果データ伝送エラーを生じ得る。
【０００７】
これらの高速パラレル通信アプリケーションの多くは、多ビットのデータのパラレル伝送を必要とし、したがって対応する数のパラレルバスデータラインの使用を必要とする。通常、データビット（パラレルバスデータライン）の数が多くなればなるほど、すべてのビットにわたって許容できないレベルのスキューを回避することが難しくなる。伝送レートが増加すると、この問題は、有用なパラレルバスデータラインの数に対してボトルネックである。
【０００８】
したがって、より実行可能でありデータの高速パレレルバシングを導き、その結果データの完全性を保存し、実装スペース及び電力消費を減少させる必要性に敏感である高出力、高機能回路を可能にするであろう、パラレルバスでのデータ通信を改良する必要性がある。
【０００９】
【課題を解決するための手段】
本発明の種々の態様は、上述の問題を解決し克服し、上述した特許文献において開示された実施の形態と共同して使用され得る態様においてパラレル通信ライン回路でデータ伝送することに向けられる。
【００１０】
実施の形態と一致して、本発明は、バスにより運ばれるスキューしたデータに影響を受け易いパラレルバスラインを有するパラレスバスで第１のモジュールから第２のモジュールにディジタルデータを伝送する方法に向けられる。その方法は、複数のデータ伝送ラインと、複数のデータ伝送ラインのグループで第１のモジュールから第２のモジュールに運ばれたディジタルデータを同期するためのクロックを運ぶために好適なクロックパスとを含む複数のグループにおいてパラレルバスラインを配置することを含む。データセットは、バスラインの複数のグループで並行して受け渡される。そのとき、第２のモジュールで及びそれぞれのグループに対して、受け渡されたディジタルデータは、グループに対するクロック信号により同期して集められ、それぞれのグループに対して集められたデータは配列され、異なるグループで並行して伝送されたデータ間でのいかなるスキュー原因の誤配列が抑えられる。
【００１１】
パラレルデータ回路で伝送された高速データを伴なうアプリケーションにおいて、本発明の種々の実施の形態は、バスラインを個々のクロックドメインにグループ化し、それぞれのクロックドメイン内でほんの少量のデータスキューのみを許すことにより、比較的大多数のパラレルバスラインにわたってデータスキューに耐えることに向けられる。それぞれのグループから集められたデータを集めるＦＩＦＯバッファを用いて、集められたデータは、バスで当初送られたデータを再現するためにグループからグループに配列される。このアプローチは、異なるグループで並行して伝送されたデータ間でのより重大なスキュー原因の誤配列を抑える。
【００１２】
一実施の形態において、高速パラレルデータ通信アプローチは、複数のパラレルデータ伝送ライン及びクロックパスを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する。パラレルバスラインは、複数のデータ伝送ラインと、第１のモジュールから第２のモジュールに運ばれたディジタルデータを同期するためのクロック信号を運ぶために好適なクロックパスとをそれぞれ含む複数のグループに配置される。データセットは、パラレルバスからのラインのグループを用いて並行して伝送され、第２のモジュールで及びそれぞれのグループに対して、伝送されたディジタルデータはグループに対してクロック信号を介して同期して集められる。第２のモジュールで、それぞれのグループから集められたデータは、配列される。その自身のクロックドメインを有するそれぞれのグループを有するグループにバスラインをグループ化することにより、そのアプローチは、それぞれのグループ内で少量のデータスキューのみを許し、及びそれぞれのグループから集められたデータを配列することにより、そのアプローチは、異なるグループで並行して伝送されたデータ間でのより重大なスキュー原因の誤配列を抑える。
【００１３】
本発明の他の実施の形態は、それぞれ符号化、復号化、及びそのようなインターフェースのシステム処理側面に向けられる。
【００１４】
本発明の上記概要は、本発明のそれぞれの例示された実施の形態又は各実施を述べることを意味しない。特に以下の図面及び詳細な説明は、これらの実施の形態を実証する。
【００１５】
【発明の実施の形態】
本発明は、添付図面と関連した本発明の種々の実施の形態の以下の詳細な記述を考慮してより十分に理解されるであろう。
【００１６】
本発明が種々の変形例及び代替形態に従うべきである一方、その特定のものは図面における例により示され、詳細に記述されるであろう。しかしながら、本発明は、記述された特定の実施の形態に本発明を制限しないことを理解するべきである。反対に、本発明は、添付した請求項により規定された本発明の精神及び範囲内のすべての変形例、等価物、及び代替物をカバーする。
【００１７】
本発明は、パラレルデータ通信パスにより相互接続された２つのモジュール（機能ブロック）間でデータを伝送するための方法及び装置に一般的に適用可能であると思う。本発明は、データスキューエラーに影響を受け易い高速データ伝送アプリケーションに対して特に有利であることが分かった。そのようなアプリケーションの例は、他のものの間：ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｒａｎｓｃｅｉｖｅｒ／ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）；ＲＳＬ（Ｒａｍｂｕｓ Ｓｉｇｎａｌｉｎｇ Ｌｏｇｉｃ）インターフェース；パラレルデータ通信パスがシングルチップ上の２つのモジュールを相互接続するような密に接続されたアプリケーション；並びに同じプリント配線板上に通常互いに近接して配置されたチップ間のオフボード高速通信を含む。チップ間のオフボード高速通信の特定の例は、１９９８年１２月１８日出願の米国特許出願０９／２１５，９４２、現ＵＳＰ６，３４７，３９５に記載されている。この内容はここに含めておく。本発明はそのようなアプリケーションに必ずしも限定されないが、本発明の種々の態様のアプリケーションは、そのような環境における例の考察を通してうまく得られる。
【００１８】
本発明の一実施の形態によれば、パラレルデータ通信装置は、送信（又は第１の）モジュール及び受信（又は第２の）モジュールと呼ばれる一対の回路モジュール間のパラレルデータバスにディジタルデータを通す。ディジタルデータは、バスにより運ばれたスキューデータに影響を受け易いパラレルバスラインを有するパラレルバスで第１のモジュールから第２のモジュールに送られる。通信装置は、第１及び第２のモジュールが複数のグループにおいてパラレルバスラインで並行してデータを通信するように設計される。それぞれのグループは、複数のデータ伝送ラインと、第１のモジュールから第２のモジュールに運ばれたディジタルデータを同期するためのクロック信号を運ぶために好適なクロックパスとを含む。データ処理回路は、データセットがこれらのデータグループにおけるバスでの送信のために提供されるようにデータセットを配置する。クロック信号を使用して、データは、第２のモジュールによる受信のためのパラレルバスで送られる。
【００１９】
第２のモジュールは、それぞれのグループ用の、レジスタ若しくはデータバッファ、データ処理回路、及びＦＩＦＯバッファである受信回路を含む。グループ用のクロック信号を使用して、それぞれのグループ内で、受信ディジタルデータが受信回路で同期して受信され、それから処理され、ＦＩＦＯバッファに通される。データのグループ化は、一度受信データがＦＩＦＯバッファにあり、いかなるスキュー原因の誤配列が１／２クロック期間を超えないように規定される。この態様において、データ及びクロック信号は、単一のクロック期間内で解決される。
【００２０】
しかしながら、種々のグループ間のスキュー原因の誤配列は、この点で必ずしも解決しない。ＦＩＦＯバッファから、それぞれのグループに対して集められたデータは、さらに処理され、例えば、配列のためマルチプルグループ（いくつかのアプリケーションにおいて、すべてのグループ）からデータを許容するために十分に広い別のＦＩＦＯバッファを用い、及び受信ステージにおいてこの点でいかなるスキューも抑える。このように、この点の前でのスキュー原因の誤配列が必ずしも解決されないが、より大きいＦＩＦＯが１／２クロック期間を超えるグループ間誤配列を解決するために使用され得る。バックエンド（ｂａｃｋｅｎｄ）配列目標に依存して、多くの実施において、より大きいＦＩＦＯがマルチプルクロック期間のグループ間誤配列を解決するために使用され得る。
【００２１】
そのようなバックエンド配列は、例えば、適正なマルチプルビットデータ値と不適正なマルチプルビットデータ値を区別することを含む種々のエラー復号技術の使用を含み得る。他のアプローチは、”Ｐａｒａｌｌｅｌ Ｄａｔａ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｈａｖｉｎｇ Ｍｕｌｔｉｐｌｅ Ｓｙｎｃ Ｃｏｄｅｓ” （ＶＬＳＩ．３１２ＰＡ） という表題の上記に関連する特許文献において記載されている。
【００２２】
第２のモジュールに対する他の実施の形態において、同様のアプローチは、データがそれぞれのグループに対して最初に言及したＦＩＦＯバッファに送られる前に、それぞれのグループに対する受信回路の一部として追加のＦＩＦＯバッファ（初期ＦＩＦＯ）を使用する。この態様において、データ処理回路は、いかなるスキュー原因の誤配列が１／２クロック期間を超えることができるようにいかなるスキューデータを再配列することを援助するために初期ＦＩＦＯを使用するオプションを有する。このとき、データ及びクロック信号は、それぞれのデータグループに対して単一のクロック期間以下で解決される。いったんデータがそれぞれのグループ（「最初に言及したＦＩＦＯバッファ」）に対する次のＦＩＦＯに受け渡されたら、上述したように処理が続けられる。
【００２３】
図１は、本発明の別の実施の形態に係るパレレルデータ通信ライン装置１００を示す。装置１００は、送信モジュール１１２のＣＰＵ１０２及びレジスタ１０６のような処理回路から受信モジュール１１４への間をデータが同期して受け渡されるレートを規定するために使用される差動クロックを含む。当業者は、差動クロックがすべてのアプリケーションに対して必要でないことを理解するであろう。図１は、データが一方向のみに通されることを示すけれども、送信及び受信回路の双方向セットを含むそれぞれの通信ノードの一部であるモジュール１１２，１１４のそれぞれを備えた双方向通信も提供され得る。
【００２４】
装置１００は、データ値が回路１１１により符号化され、その後、送信及び受信モジュール１１２，１１４間の通信レート及び同期タイミングを提供するために使用されるクロックライン１２２を伴うパラレルデータライン１１６，１１８を用いて、送信モジュール１１２から受信モジュール１１４に受け渡される、データ値符号化−復号化アプローチを使用する。受信モジュール１１４で、プロセッサ又は他の復号化回路１３０は、データ値をその符号化されないデータ値に復号化して戻すための相互符号化アルゴリズム、ルックアップテーブル、等価回路を使用する。
【００２５】
装置１１２は、バスライン１１６，１１８上の一対の８ビットコード（「８ｂ」）グループとして符号化された一対の６ビットコード（「６ｂ」）に対応する１２ビットデータクロック（１２ｂＤＣ）グループ用の通信を同期させるクロック信号によりそれぞれ規定された２つのクロックドメインを伴う例示アプリケーションに向けられる。第１及び第２のクロックドメインは、アポストロフィーが続けられた第２のクロックドメイン回路と同じ参照符号を用いてそれぞれ表示される。例えば、第１のクロックドメインの差動クロックは１２２で示されるのに対して、第２のクロックドメインの差動クロックは１２２’で示される。１２ｂＤＣグループは、通信データや１２の信号のコマンドを効率良く符号化する。いくつかの場合において、より小さいグループを使用することが有利であり得る。したがって、図示されるように、１２ｂＤＣグループは、送信モジュール１１２及び受信モジュール１１４の間の合計１８のピン用に、差動クロック対及び２つの６ｂ８ｂ符号化器を含む。それぞれのクロックドメインに対して、１２ｂＤＣグループの１／２は、合計１０のピン用に、一つの６ｂ８ｂ符号化器及び差動クロック対を含む。符号化されない差動対はまた、信号を伝送するために使用され得る。これらの差動対は、１２ｂＤＣグループの１／２を用いて使用されたクロック信号を共有し得る、又は差動対がそれら自身のクロック対を有し得る。
【００２６】
それぞれの８ｂコードグループのデータは、受信モジュール１１４で同期して受信される。そこでデータ処理回路、例えば８ｂ６ｂ復号化回路１３０が同期して受信した８ビットワイドデータを対応する６ビットワイドデータ値に変換し、その後その６ビットワイドデータ値を、差動クロック信号１２２により規定されたクロックドメインに割り当てられたＦＩＦＯバッファ１３４に格納する。このように、それぞれのクロックドメインに対して、一対の８ｂ６ｂ復号化回路に直接続く一つのＦＩＦＯバッファがある。
【００２７】
データ及びクロック信号が単一のクロック期間内で解決されるように規定されたデータの適切なグループ化で、それぞれのクロックドメインに対するＦＩＦＯバッファにおけるデータは、いかなるスキュー原因の誤配列を有しないであろう。ＦＩＦＯ１３４及びＦＩＦＯ１３４’が空でないとき、両方からのデータは、両方のクロックドメインからのデータを許容するために十分に広いより大きいＦＩＦＯ１３８に送られる。ポストプロセッサはこのデータを読み出し、種々のグループ間のいかなるスキュー原因の誤配列を除去する。
【００２８】
ＸｂＹｂ（例えば６ｂ８ｂ）符号化器は、多くのタイプのビット符号化器のほんの一つであることを理解される一方、多くの異なるＸｂＹｂ符号化アプローチが使用される。その例としては、”Ｐａｒａｌｌｅｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｂａｓｅｄ Ｏｎ Ｂａｌａｎｃｅｄ Ｄａｔａ−Ｂｉｔ Ｅｎｃｏｄｉｎｇ” （ＶＬＳＩ．２９５ＰＡ） という表題の上記に関連した特許文献において６ｂ８ｂタイプのビット符号化器を用いることが提供されている。この上記に関連した特許文献はまた、ここで議論されたバスラインに関連して有用であるターミネーションアプローチも示し及び記載している。
【００２９】
図２は、図１の６つの同じタイプの符号化／復号化クロックドメイン回路が、それぞれの方向における通信用の２つの通信パスのそれぞれにおいて使用される、本発明の別の具体例を示す。第２のターミナル２１２での受信のために第１のターミナル２１０で開始された通信を通すための、６つの同一のクロックドメイン回路の一つは、接続された回路２１６ａ，２１６ｂにより描かれている。第１のターミナル２１０での受信のために第２のターミナル２１２で開始された通信のための、このタイプの６つのさらなる符号化／復号化クロックドメイン回路が使用される。これらの回路の一つは、接続された回路２３６ａ，２３６ｂにより描かれている。簡略にするために、以下の議論は、第２のターミナル２１２での受信のために第１のターミナル２１０で開始された通信フローに限定される。
【００３０】
第１のターミナル２１０で開始される通信は、ＣＰＵ２４０で、又はいかなる所望のステータス又は制御データとともにターゲットデータをフロントエンドＦＩＦＯ２４２に送る別のソースで始める。ＦＩＦＯ２４２から、データは、６つのセットの符号化／復号化クロックドメイン回路（２４５として描かれる）に対するプレゼンテーションのためのフロー制御バッファ２４４での通信用にフォーマットされる。したがって、符号化／復号化クロックドメイン回路は、７２ビットワイド（６つのドメイン回路のそれぞれに対して１２ビット）であるデータを受信する。６ｂ８ｂ符号化の後、前述したように、データは第２のターミナル２１２に送信され、そこで復号化される。いったん復号化されると、データは、ワイドＦＩＦＯ２４６に提供され、スキュー原因の誤配列が集められ、その後、第２のターミナルＣＰＵ２６０により処理するためにＦＩＦＯ２５０に詰められる。
【００３１】
また、図２において、フロー制御通信パス２７０，２７２が図示されている。これらのパス２７０，２７２は、開始ターミナル２１０，２１２に戻すステータス情報を提供するために使用される。種々のタイプの通信ステータス情報は、アプリケーションに依存して提供され得る。その例は、ＦＩＦＯが下方しきい値レベルよりも少なく詰められているか、ＦＩＦＯが上方しきい値レベルよりも多く詰められているか、ＦＩＦＯが空かどうか、ＦＩＦＯが一杯であるかどうか、エラーが、例えば、ＦＩＦＯから引き出されたＦＩＦＯオーバーフロー又は不適正データのために起こっているかどうかを含む。そのようなフロー制御は従来のものであり、多くの通信スキームにおいて使用されている。
【００３２】
当業者は、フロー制御通信パス２７０，２７２が、シングルエンド−、ノンクロックシグナリングのようなより遅い速度の接続を含む種々の異なるタイプの接続のいかなるものを使用して実行され得ることをさらに認識するであろう。
【００３３】
図２の装置に対して、パラレルバスで送信されたコードと差動クロックとの間のタイミング関係は、タイミングプロセスを簡略化するために使用されたレジスタ−レジスタ伝送を有する、ソース同期タイミングに基づく。フロー制御に対して、データ復元、パケット同期、及び最大フライト時間用のスキューを特定することも有利である。
【００３４】
「トンネル」（送信及び受信ターミナル間）において、コードストローブ（ｃｏｄｅ ｓｔｒｏｂｅｓ）は、クロックの両端を使用することによりデータをクロックインさせるコード窓において中心に位置決めする。単一のＴＣ差動クロック対は、クロック期間毎の上昇及び下降を提供する。しかしながら、これらの信号は、それらが差動受信器を通過するまで、データをクロックするために使用されない。
【００３５】
図２の装置について、トンネルチップ（図示せず）の受信ピンでのタイミングは、２つのストローブの交点で参照され得る。コードは、両コードストローブを用いることによりサンプリングされない（それによりそれぞれのコード窓に対する上昇端を提供する）。むしろこの例では、コードストローブは、差動受信器により受信され、要求されたクロックは、単一の差動基準から生成される。
【００３６】
したがって、種々の実施の形態は、パラレルバスアプリケーションにおけるスキュー問題を解決するために本発明の具体例として記述されている。そのようなそれぞれの具体例において、クロックドメイングループにわたるスキューは、データとそれぞれのクロックドメイングループ内のスキューとをまず処理し、その後グループ間で処理することにより、耐えられ克服される。
【００３７】
本発明は、上述した特定の例に限定して考えるべきではない。本発明が適用され得る多数の構造と同様に、種々の変形例、等価なプロセスが本発明の範囲内に入る。例えば、マルチチップ又はシングルチップ装置は、チップセット装置間での通信用の同様に構成されたワンウェイ又はツーウェイのインターフェースを用いて実行され得る。そのような変形例は、添付した請求項に正当に示されるように、請求された発明の一部として考慮され得る。
【図面の簡単な説明】
【図１−１】図１−１は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図１−２】図１−２は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図１−３】図１−３は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図１−４】図１−４は、複数のデータ伝送ラインを含む通信チャネルで第１のモジュールから第２のモジュールにパラレルにディジタルデータを伝送する本発明に係るパラレルデータ通信装置の例の図である。
【図２−１】図２−１は、本発明に係るパラレルデータ通信ライン装置の他の例の図である。
【図２−２】図２−２は、本発明に係るパラレルデータ通信ライン装置の他の例の図である。
【図１−１】
2004520778.tif 000003
【図１−２】
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【図１−３】
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【図１−４】
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【図２−１】
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【図２−２】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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