(57)【要約】半導体デバイス、更に特定すれば多数のゲート・フィンガを有するＰｉ−ＦＥＴのためのモデル。このモデルは、種々の寄生（１００）およびそれらの間の相互関係を考慮する。即ち、多フィンガＰｉ−ＦＥＴを、多数の単一フィンガ単位セル（１００）としてモデル化する。各単一単位セルは、オフ・メサ寄生、電極間寄生、オン・メサ寄生（１００）を考慮し、ＦＥＴ動作の決定を支配する物理的性質を表す固有モデル（１０４）を含む。【特許請求の範囲】
【請求項１】
多フィンガ半導体デバイスのモデリング方法であって、
（ａ）前記多フィンガ・デバイスを単一フィンガ・デバイス・セルの組み合わせとしてモデル化するステップと、
（ｂ）各単一フィンガ・デバイス・セルをモデル化するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、ステップ（ｂ）は、複数のモデルの階層によって、各単一フィンガ・デバイス・セルを表すステップを含む、方法。
【請求項３】
請求項２記載の方法において、ステップ（ｂ）は、各単一デバイス・セルを境界寄生モデルとして表すステップを含む、方法。
【請求項４】
請求項３記載の方法において、前記境界寄生モデルは、アクティブ・デバイス領域以外の各ゲート・フィンガのフリンジ・キャパシタンスをモデル化するすることによってモデル化される、方法。
【請求項５】
請求項２記載の方法において、前記境界寄生モデルは、オフ・メサ・ゲート・フィンガ抵抗をモデル化することによってモデル化される、方法。
【請求項６】
請求項３記載の方法において、ステップ（ｂ）は、各単一デバイス・セルを、電極間寄生モデルとして表すステップを含む、方法。
【請求項７】
請求項６記載の方法において、ステップ（ｂ）は、各単一デバイス・セルを、各ゲート・フィンガに沿った金属電極間の寄生を表す電極間寄生モデルとして表すステップを含む、方法。
【請求項８】
請求項６記載の方法において、前記電極間寄生モデルは、ゲート−ソース間エア・ブリッジ、ドレイン−ソース間エア・ブリッジ、ゲート−ソース・オーム性、およびソース−ドレイン・オーム性の内１つ以上をモデル化することによってモデル化される、方法。
【請求項９】
請求項３記載の方法において、ステップ（ｂ）は前記オン・メサ寄生をモデル化するステップを含む、方法。
【請求項１０】
請求項９記載の方法において、前記オン・メサ寄生をモデル化するステップは、各ゲート・フィンガに沿ったアクティブＦＥＴ領域周囲において前記寄生をモデル化するステップを含み、該寄生が、ゲート−ソース側リセス、ゲート・ドレイン側リセス、ゲート・ソース進入電荷／ドープ・キャップ、およびゲート−ドレイン進入電荷ドープ・キャップ・キャパシタンス・フリンジ寄生から成るキャパシタンス・フリンジ寄生の内１つ以上を含む、方法。
【請求項１１】
請求項１０記載の方法において、前記オン・メサ寄生をモデル化するステップは、前記アクティブＦＥＴ領域周囲において前記抵抗性寄生をモデル化するステップを含み、該抵抗性寄生が、ゲート・メタライゼーション、およびオーミック・コンタクト抵抗寄生から成る抵抗の内１つ以上を含む、方法。
【請求項１２】
請求項３記載の方法において、ステップ（ｂ）は、前記固有モデルをモデル化するステップを含む、方法。
【請求項１３】
請求項１２記載の方法において、前記固有モデルをモデル化するステップは、固有電荷の大きさおよび位置によって分析的にＤＣおよび電流電圧応答を判定するステップを含む、方法。
【請求項１４】
請求項１３記載の方法において、前記固有モデルをモデル化するステップは、前記デバイスの小信号モデルを決定するステップを含む、方法。
【請求項１５】
請求項１４記載の方法において、前記小信号モデルを決定するステップは、ＩＲ、ＩＪ、ＲＤＳ、ＲＧＳ、ＧＭ、ＴＡＵ、ＣＧＳ、ＣＤＳ、およびＣＧＤから成る項の内１つ以上を決定するステップを含む、方法。
【発明の詳細な説明】
【０００１】
関連出願に関する引用
本願は、米国特許出願第６０／２００，８１０号の継続出願であり、その優先権を主張する。
【０００２】
本願は、２０００年１０月５日に出願され本願と同一の出願人による同時係属中の特許出願第０９／６８０，３３９号、発明者Ｒｏｇｅｒ Ｔｓａｉの「ＭＥＴＨＯＤ ＦＯＲ ＵＮＩＱＵＥ ＤＥＴＥＲＭＩＮＡＴＩＯＮ ＯＦ ＦＥＴ ＥＱＵＩＶＡＬＥＮＴ ＣＩＲＣＵＩＴ ＭＯＤＥＬ ＰＡＲＡＭＥＴＥＲＳ」（ＦＥＴ等価回路モデル・パラメータの一意決定方法）に関連している。また、本願は、以下の、本願と同一の出願人による同時係属中の特許出願に関連がある。これらは全て２０００年４月２８日に出願された。特許出願第６０／２００，３０７号：発明者Ｒｏｇｅｒ Ｔｓａｉによる「Ｓ−ＰＡＲＡＭＥＴＥＲ ＭＩＣＲＯＳＣＯＰＹ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ」（半導体デバイス用Ｓ−パラメータ顕微鏡分析）、特許出願第６０／２００，２４８号：発明者Ｒｏｇｅｒ Ｔｓａｉによる「ＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＭＯＤＥＬＩＮＧ ＯＦ ＨＥＭＴ ＤＣ−ＴＯ−ＨＩＧＨ ＦＲＥＱＵＥＮＣＹ ＥＬＥＣＴＲＯＴＨＥＲＭＡＬ ＣＨＡＲＡＣＴＥＲＩＳＴＩＣＳ」（ＨＥＭＴ／ＤＣ−高周波熱電特性の半物理モデリング）、特許出願第６０／２００，２９０号：発明者 Ｒｏｇｅｒ Ｔｓａｉによる「ＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＭＯＤＥＬＩＮＧ ＯＦ ＨＥＭＴ ＨＩＧＨ ＦＲＥＱＵＥＮＣＹ ＮＯＩＳＥ ＥＱＵＩＶＡＬＥＮＴ ＣＩＲＣＵＩＴ ＭＯＤＥＬＳ」（ＨＥＭＴ高周波ノイズ等価回路モデルの半物理モデリング）、特許出願第６０／２００，６６６号：発明者Ｒｏｇｅｒ Ｔｓａｉによる「ＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＭＯＤＥＬＩＮＧ ＯＦ ＨＥＭＴ ＨＩＧＨ ＦＲＥＱＵＥＮＣＹ ＳＭＡＬＬ ＳＩＧＮＡＬ ＥＱＵＩＶＡＬＥＮＴ ＣＩＲＣＵＩＴ ＭＯＤＥＬＳ」（ＨＥＭＴ高周波小信号等価回路モデルの半物理モデリング）、特許出願第６０／２００，６２２号：発明者Ｒｏｇｅｒ ＴｓａｉおよびＹａｏｃｈｕｎｇ Ｃｈｅｎによる「ＨＹＢＲＩＤ ＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＡＮＤ ＤＡＴＡ ＦＩＴＴＩＮＧ ＨＥＭＴ ＭＯＤＯＥＬＩＮＧ ＡＰＰＲＯＡＣＨ ＦＯＲ ＬＡＲＧＥ ＳＩＧＮＡＬ ＡＮＤ ＮＯＮ−ＬＩＮＥＡＲ ＭＩＣＲＯＷＡＶＥ／ＭＩＬＬＩＭＥＴＥＲ ＷＡＶＥ ＣＩＲＣＵＩＴ ＣＡＤ」（大信号および非線形マイクロ波／ミリ波回路ＣＡＤ用ハイブリッド半物理およびデータ適合ＨＥＭＴモデリング手法）、および特許出願第６０／２００，３０２号：発明者Ｒｏｇｅｒ Ｔｓａｉによる「ＰＭ２： ＰＲＯＣＥＳＳ ＰＥＲＴＵＲＢＡＴＩＯＮ ＴＯ ＭＥＡＳＵＲＥＤ−ＭＯＤＥＬＥＤ ＭＥＴＨＯＤ ＦＯＲ ＳＥＭＩＣＯＮＤＣＵＴＯＲ ＤＥＶＩＣＥ ＴＥＣＨＮＯＬＯＧＹ ＭＯＤＥＬＩＮＧ」（ＰＭ２：半導体デバイス技術モデリング用測定−モデル方法に対するプロセス摂動）。
【０００３】
発明の背景
１．発明の分野
本発明は、半導体デバイスのモデリング方法に関し、更に特定すれば、単一フィンガ・デバイスの等価回路モデルを、半導体デバイス、相互接続部、およびそれらの間の相互関係に伴う容量性、誘導性および抵抗性寄生要素内に全て埋め込む（ｅｍｂｅｄ）ことによって、Ｐｉ−ＦＥＴをモデル化する方法に関する。
【０００４】
２．従来技術の説明
マイクロ波モノリシック集積回路（ＭＭＩＣ）のような集積回路の製品歩留まりの正確な予測能力は、半導体製造における貴重な資産となる。歩留まりの予測によって、限られた製造資源の割り当て改善、歩留まりに関する問題の特定、および製造コストの削減が可能となる。ＧａＡｓ　ＭＭＩＣの製造では、設計コスト削減、および市場周期（ｔｉｍｅ−ｔｏ−ｍａｒｋｅｔ ｃｙｃｌｅｓ）短縮の下で新たな市場を求めなければならない情勢から、ＲＦ動作に関する歩留まりの問題が発生する確率が高くなった。競争が増々激化する傾向にある今日の環境に応じて、ＲＦ動作の仕様をプロセスの限界にまで押し進めるため、これらのリスクは更に一層激しさが増している。
【０００５】
ＭＭＩＣの歩留まりが低い原因に対処するにあたり、この原因は特定できないので、問題が知らず知らずの間に進行する可能性がある。即ち、ＲＦ歩留まりの問題は、製造プロセス全域に散乱しているが判明できないという欠点の結果として生ずる場合がある。ＭＭＩＣ製造プロセスにおける歩留まり低下に関与する主な機構を図１に示す。図示のように、７つの可能性のある機構の内４つが、ＲＦ歩留まり低下に強く関わっている。非現実的な動作仕様、貧弱な製造設計、およびプロセスの変動性（ｖａｒｉａｂｉｌｉｔｙ）というような要因は、個々にまたは総合的にＲＦ歩留まりを低下させ、このため長期製造コスト上昇、および設計から製造までのサイクル時間の延長を招く虞れがある。
【０００６】
ＲＦ歩留まりの予測には、種々の方法が用いられる。例えば、統計的および経験的モデリング方法の双方が公知である。統計的モデリングは、デバイス・モデルおよび回路シミュレーションを用い、一方経験的モデリングは測定データを用いる。このような統計モデルには、モンテ・カルロ統計モデル、相関統計モデル、境界モデル、およびデータベース・モデルが含まれる。モンテ・カルロ統計モデルは、ガウス統計によってデバイス・モデルのパラメータを互いに独立して変化させることができ、一方相関統計モデルは、モデル・パラメータ間の相関によって変動が制約される一層現実的な統計を表すことが知られている。長期モデル・データベースは、プロセス制御監視の目的で作成されるのが通例であるが、歩留まり予測にも用いることができる。例えば、Ｍ． Ｋｉｎｇ ｅｔ ａｌ．の”Ａ Ｐｒｏｄｕｃｔ Ｅｎｇｉｎｅｅｒｉｎｇ Ｅｘｅｒｃｉｓｅ ｉｎ ６−Ｓｉｇｍａ Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ： Ｒｅｄｅｓｉｇｎ ｏｆ ｐＨＥＭＴ Ｗｉｄｅｂａｎｄ ＬＮＡ”（６−シグマ生産性における製品設計演習：ｐＨＥＭＴ広帯域ＬＮＡの再設計）， １９９９ ＧａＡｓ ＭＡＮＴＥＣＨ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．９１−９４（１９９９年４月）に開示されている。
【０００７】
境界モデルは、「プロセス・コーナ性能」（ｐｒｏｃｅｓｓ ｃｏｒｎｅｒ ｐｅｒｆｏｒｍａｎｃｅ）を表す１組のモデルである。境界モデルは、予測されるプロセス変動に対する新しい設計のロバスト性を素早く評価するには理想的であることが知られている。幾つかの製造業者が、「プロセス・コーナ実験法」によってロバスト性を直接評価する方法を開発したことが知られている。例えば、Ｇ． Ｇａｒｃｉａ， ｅｔ ａｌ． の”ＧａＡｓ Ｆａｂｓ Ａｐｐｒｏａｃｈ ｔｏ Ｄｅｓｉｇｎ−ｆｏｒ−Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ”（生産性のための設計手法）， １９９９ ＧａＡｓ ＭＡＮＴＥＣＨ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ．９９−１０２（１９９９年４月）に開示されている。しかしながら、境界法は、歩留まり計算の基礎である、ＲＦ性能分布（ＲＦ ｐｅｒｆｏｒｍａｎｃｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）を判定するために用いることはできない。したがって、この方法は、ＲＦ歩留まり予測には適していない。
【０００８】
長期モデル・データベースは、ＭＭＩＣプロセス制御監視の強力なツールであり、標準的な１組のバイアス条件の下で測定された、単一の固定デバイス構造に対する小信号等価回路モデル抽出の大量のサンプルから成るのが通例である。データベース・モデルは、均一のサンプリングによって、真のプロセス変動を正確に把握する。生憎、このようなモデルは、元の測定に密接に基づく用途に限定される。例えば、データベース・モデルを高精度に展開し、異なるバイアス条件およびレイアウトを有するデバイスを表そうとすることには問題がある。かかる判定は、前述の”Ａ Ｐｒｏｄｕｃｔ Ｅｎｇｉｎｅｅｒｉｎｇ Ｅｘｅｒｃｉｓｅ ｉｎ ６−Ｓｉｇｍａ Ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ： Ｒｅｄｅｓｉｇｎ ｏｆ ａ ｐＨＥＭＴ Ｗｉｄｅ−Ｂａｎｄ ＬＮＡ”に概略的に記載されているように、大量の労力を要する。別の状況では、データベースの結果を、例えば、小信号モデルからの低ノイズまたは低信号結果を予測するために適用することは、事実上不可能または不得策である。
【０００９】
モンテ・カルロ統計は、ＰＲ歩留まりのシミュレーション実施が容易である。しかしながら、この方法によって得られる予測は、比較的精度が低く、通常最悪歩留まり分析に用いられる。具体的に、モンテ・カルロおよび相関統計モデルによって行った低精度歩留まり予測の例を図２Ａおよび図２Ｂに示す。これらは、２２〜２６ＧＨｚＧａＡｓ　ｐＨＥＭＴ　ＬＮＡについて、シミュレーションによるノイズおよび利得統計、ならびに実際のノイズおよび利得統計を示す。図示のように、正方形および円は、それぞれ、相関統計およびモンテ・カルロ統計モデルによってシミュレートしたデータ点を表し、破線は測定したデータ点を表す。
【００１０】
相関統計モデルでは、より良い方法が得られるが、精度が低い相関統計モデルでもより良い方法が得られる。しかしながら、この方法から得られる結果も精度が低い可能性がある。相関統計モデルでは、相関を得るためには多量のモデル・データベースも必要となるという別の欠点があり、このために方法に制約が生じ、長期モデル・データベースが損なわれるのが常である。
【００１１】
前述のように、経験的予測も、ＲＦ歩留まりを予測するために用いられることが知られている。このような経験的予測方法では、１つの回路の長期ＲＦ歩留まりを予測するには、別の回路の既知のプロセス依存ＲＦ歩留まり特性を用いる。この方法は、歩留まりマッピングと考えることができ、クリティカルＲＦ動作パラメータおよび測定デバイス・プロセス制御監視（ＰＣＭ：ｐｒｏｃｅｓｓ ｃｏｎｔｒｏｌ ｍｏｎｉｔｏｒ）データ間の線形マッピング変換を利用する。この変換は、ＰＣＭデータを回路動作空間にマッピングするために用いられることが知られている。ＰＣＭパラメータの分布はいずれもＲＦ動作の分布に変換される。このような変換の一例を図３に示す。図３は、デバイスＰＣＭのＭＭＩＣ　ＲＦ動作空間への変換を示す。この歩留まりマップ設計を別の回路に適用するには、設計に伴う相違を考慮するために、オフセットを含ませる。このような経験的方法では、雑音指数および小信号利得性能について行われる予測は高精度であるが、パワーについてはそうではないことが知られている。一例として、３５ＧＨｚ　ＧａＡｓ　ｐＨＥＭＴ　ＬＮＡについての予測雑音指数性能および測定雑音指数性能の比較を図４に示す。ここでは、予測データを線で示し、測定データを正方形で示す。
【００１２】
歩留まりマッピングの欠点の１つは、設計が行われる前には、これを用いてＲＦ動作を高精度に予測できないことである。むしろ、生産開始前段階（ｐｒｅ−ｐｒｏｄｕｃｔｉｏｎ ｒｕｎ）からのフィードバックによって、設計依存オフセットが決定していくに連れて、その予測を正確にしていかなければならない。
【００１３】
測定したＳ−パラメータを用いてＲＦ歩留まりパラメータ抽出を予測する他の経験的方法も知られている。このような方法では、半導体デバイスをモデル化し、分析技法を用いて、測定したＳ−パラメータを抽出する。例えば、Ｌｅｅ ｅｔ ａｌ．の「Ａ Ｓｅｍｉａｎａｌｙｔｉｃａｌ Ｐａｒａｍｅｔｅｒ Ｅｘｔｒａｃｔｉｏｎ ｏｆ ａ ＳＰＩＣＥ ＢＳＩＭ ３ｖ３ ｆｏｒ ＲＦ ＭＯＳＦＥＴ’ｓ ｕｓｉｎｇ Ｓ−Ｐａｒａｍｅｔｅｒｓ」（Ｓ−パラメータを用いたＲＦ　ＭＯＳＦＥＴのＳＰＩＣＥ　ＢＳＩＭ　３ｖ３の半分析的パラメータ抽出）， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ， Ｖｏｌ． ４８， Ｎｏ． ３， ｐｐ．４−４１６（２０００年３月）に開示されている。生憎、このような技法は、精度高くＲＦ歩留まりを予測するのに十分精度が高い結果を得ることができない。
【００１４】
生憎、半導体デバイスの特性を高精度にモデル化するためには、線形コンダクタンス領域の長さ、飽和電界の大きさ、飽和キャリアの有効遷移距離等のような、デバイスの内部構造に伴う現象を得る必要がある。デバイスの内部電荷／電界構造を計算するために、有限要素デバイス・シミュレーションが用いられることが知られている。生憎、このようなデバイス・シミュレーションは、一般に精度が低いため、測定したデバイス統計とは大きく異なる結果しか得られない。したがって、半導体デバイスの内部構造に伴う電気的特性を解明し測定することを可能とする分析技術が不足している。
【００１５】
発明の概要
端的に言えば、本発明は、半導体デバイス用モデルに関し、更に特定すれば多数のゲート・フィンガを有するＰｉ−ＦＥＴに関する。モデルは、種々の寄生およびそれらの間の相互関係を考慮に入れる。即ち、多フィンガＰｉ−ＦＥＴは、多数の単一フィンガ単位セルとしてモデル化される。各単一単位セルは、オフ・メサ寄生、電極間寄生、オン・メサ寄生を考慮に入れ、ＦＥＴ動作の決定を支配する物理的性質を表す固有モデルを含む。したがって、このモデルは、比較的制度が高いデバイス技術モデリング、デバイスの動作およびデバイスの設計の最適化に用いることができる。
【００１６】
本発明のこれらおよびその他の利点は、以下の明細書および添付図面を参照することによって、容易に理解されよう。
【００１７】
詳細な説明
本発明は、半導体デバイスの構造内部における電荷および電界分布の大きさおよび位置の定性的調査を可能にするＳ−パラメータ顕微鏡（的）分析（ＳＰＭ）と共に用いることができる、多フィンガＰｉ−ＦＥＴの等価回路モデルに関する。
【００１８】
Ｐｉ−ＦＥＴモデルについては、図２０ないし図３９に関連して説明し、ＳＰＭについては図５ないし図１９に関連して説明する。モデル・パラメータを抽出する抽出アルゴリズムについては、図３９ないし図４４に関連して説明する。ＳＰＭ方法は、バイアス依存Ｓ−パラメータ測定値を、顕微鏡分析の一形態として利用し、これまで未知の半導体構造の内部電荷および電界構造の定性的分析を行う。小信号モデルとして抽出したＳ−パラメータ測定値の形態で擬似イメージ（画像）を収集し、電荷制御マップを形成する。有限要素デバイス・シミュレーションがこれまで半導体デバイスの内部電荷／電界を計算するために用いられてきたが、このような方法は比較的精度が低いことが知られている。本発明によれば、Ｓ−パラメータ顕微鏡分析は、半導体デバイス内部における内部電荷および電界を決定するための比較的精度が高い方法を提供する。内部電荷および電界の精度高いモデリングにより、半導体デバイスの外部電気的特性全てを、その高周波動作も含めて、比較的精度高くモデル化することが可能となる。このように、本システムは、デバイス技術モデルを作成するのに適しており、高周波ＭＭＩＣ歩留まり分析予測および製造分析のための設計を可能にする。
【００１９】
Ｓ−パラメータ顕微鏡分析は、他の顕微鏡分析技法と同様に、ＳＰＭがサンプルに反射したエネルギおよびサンプルから反射されたエネルギの測定値を利用して、情報を得る。更に具体的には、ＳＰＭは、透過および反射マイクロ波ならびにミリ波電磁パワー、即ち、Ｓ−パラメータに基づく。したがって、Ｓ−パラメータ顕微鏡分析は、走査型および透過型電子顕微鏡（ＳＥＭおよびＴＥＭ）の動作を組み合わせたものに類似している。散乱したＲＦエネルギは、ＳＥＭおよびＴＥＭにおける電子ビームの反射および透過と類似している。しかしながら、ＳＥＭおよびＴＥＭにおけるように電子検出器を用いる代わりに、Ｓ−パラメータ顕微鏡分析ではネットワーク・アナライザにおける反射計を用いて信号を測定する。Ｓ−パラメータ顕微鏡分析は、他の顕微鏡分析技法と同様に、双方共散乱現象の測定値をデータとして利用し、解像度を高めるために測定値を絞る機構を含み、測定値の複数の部分を対比し、以下の図１に示すように詳細を判別する機構を含む。
【００２０】
【表１】
2004508696.tif 000002
【００２１】
結果：デバイスの内部電荷および電界構造の詳細な「画像」
ここでＳ−パラメータ顕微鏡分析と関連付けて論ずる画像は、実際の画像とは関係なく、デバイスの内部動作に関する洞察および定量的詳細を得るために用いられる。更に具体的には、Ｓ−パラメータ顕微鏡分析では、従来の顕微鏡分析形態の場合におけるような視覚画像は得られない。むしろ、Ｓ−パラメータ顕微鏡分析画像は、計算によって得られ非直観的測定値の集合に基づいたマップに似ていると言った方がよい。
【００２２】
図５は、Ｓ−パラメータ顕微鏡の概念図を示し、全体として参照番号２０で識別されている。Ｓ−パラメータ顕微鏡２０は、ＳＥＭおよびＴＥＭの原理を組み合わせた顕微鏡に類似している。ＳＥＭは反射を測定し、ＴＥＭは透過を測定するのに対して、２ポートＳ−パラメータ顕微鏡２０は、反射パワーおよび透過パワーの双方を測定する。その結果、２ポートＳ−パラメータ顕微鏡から得られるデータは、デバイスの固有（ｉｎｔｒｉｎｓｉｃ）および外的（ｅｘｔｒｉｎｓｉｃ）電荷構造に関する情報を含む。更に特定すると、従来技術において公知であるが、ＳＥＭは、反射電子によって、サンプルの表面における比較的詳細な画像を提供し、一方ＴＥＭは透過電子によって内部構造の画像を提供する。反射信号は、サンプルの外部詳細を形成するために用いられ、透過電子はデバイスの内部構造に関する情報を提供する。本発明の重要な態様によれば、Ｓ−パラメータ顕微鏡分析は、反射信号および透過信号を測定するプロセスを利用し、半導体デバイスの電荷構造と同様の「画像」を提供する。ここで用いる場合、半導体デバイスの内部および外部電気的構造を、通常では固有デバイス領域２２および外的寄生アクセス（進入）領域（ｅｘｔｒｉｎｓｉｃ ｐａｒａｓｉｔｉｃ ａｃｃｅｓｓ ｒｅｇｉｏｎ）２４と呼ぶことにする。これらを図６に示す。また、デバイスの内部電気的構造に関与するのは、図示しない、その電極および相互接続部に付随する寄生成分である。これらはいわゆる「レイアウト寄生」（ｌａｙｏｕｔ ｐａｒａｓｉｔｉｃｓ）である。
【００２３】
図５を参照すると、ポート２６および２８が、Ｓ−パラメータ測定によってエミュレートされている。全体的に参照番号３０で示す、特定の半導体デバイスに対するＳ−パラメータ測定値は、本発明にしたがって処理され、円３２内に示す電荷制御マップが得られる。これは、他の顕微鏡分析技法における画像に類似している。これらの電荷制御マップ３２は、以下で更に詳しく論ずるが、等価回路モデルの形態で表現される。図７に示すように、モデルでは線形回路エレメントを用いて、半導体デバイス３０内部の電荷／電界、即ち、いわゆる内部電気的構造の大きさおよび状態を表す。モデル・トポロジ（ｍｏｄｅｌ ｔｏｐｏｌｏｇｙ）内における回路エレメントの位置は、デバイス構造内における物理的位置と大まかに近似しているので、電荷制御マップはデバイスの内部電気的構造図を表す。
【００２４】
半導体デバイス内において測定した電荷／電界の正確な位置の解釈は曖昧であることが知られている。何故なら、実際のデバイス内部における電荷／電界の分布構造を表す際に、例えば、図８に示すような単体線形エレメントを用いた等価回路モデルを用いるからである。測定量間の物理的境界を区別する正確な方法はないが、バイアス依存性を用いると、Ｓ−パラメータをいかにして判別し、分離し、対比するのかが明確になる。即ち、バイアス条件の変化が、デバイス内の電荷および電界の大きさを変化させ、それらの間の境界を移動させることがわかっている。この変化は通常殆どの技術では予測可能であり、定性的によく把握される。したがって、電荷制御マップは、電荷および電界の大きさ、位置および分離における物理的変化の特徴付けを図示するマップとして、容易に用いることができる。
【００２５】
他の形態の顕微鏡分析と同様、本発明によるＳ−パラメータ顕微鏡２０も、参照番号４０で識別するレンズ（図５）をエミュレートする。レンズ４０のシミュレーションは、一意の等価回路モデルの抽出方法によって行う。これも、測定したＳ−パラメータを精度高くシミュレートする。更に特定すれば、Ｓ−パラメータをシミュレートする等価回路モデルのためのパラメータ抽出方法は、比較的よく知られている。しかしながら、唯一の目標がＳ−パラメータのあてはめ（適合）および測定を精度高く行うことである場合、可能な等価回路パラメータ値には有限数の解しか存在しない。したがって、本発明の重要な態様によれば、デバイスの物理的電荷制御マップを精度高く記述する、単一で一意の解のみを抽出する。この等価回路モデル・パラメータを一意に抽出する方法は、電荷制御マップ解に焦点を合わせるレンズとして作用する。ここに説明および例示するように、見かけ上のレイアウト寄生埋め込みモデルに基づくフィルタによって、レンズ４０が続いてシミュレートされる。以下で論ずるように、レイアウト寄生埋め込みモデルは、デバイスの電極および相互接続のその外部電気的特性に対する影響をシミュレートする線形エレメントで構成されている。ＰｉＦＥＴ埋め込みモデル４２について、以下に説明する。このモデルは、付随する外的寄生の暫定的な電荷制御マップ解に対する関与の電気的構造を除去するフィルタとして効果的に作用する。フィルタ処理後に得られる電荷制御マップ解は、明確化した「画像」を表し、デバイスの固有電気的構造のみを示す。この画像化の改良は、可能な限り高い精度で内部電荷／電界を可視化するために必要となる。図１０に示したような従来の抽出技法は、一意でない等価回路モデルを抽出することしができず、しかも一意の電荷制御マップを抽出することができないが、これとは異なり、本発明によるＳ−パラメータ顕微鏡２０は、半導体デバイス内における内部電荷／電界の構造を比較的精度高くモデル化することができる。
【００２６】
Ｓ−パラメータ顕微鏡の一応用例を以下に詳細に示す。この例では、４つのゲート・フィンガ、および図１１に概略的に示すようなＰｉ−ＦＥＴレイアウトに形成された２００μｍの全ゲート外周を有し、参照番号４３で識別されているＧａＡｓ　ＨＥＭＴデバイスを一例として用いる。ＧａＡｓ　ＨＥＭＴ４３は、ウェハ上でのＳ−パラメータ測定を容易に行えるように、１００μｍピッチの共面検査構造に埋め込まれるような構造となっている。
【００２７】
最初に、図１２および図１３に示すように、デバイスのＩ−Ｖ特性を測定する。即ち、図１２に示すように、種々のゲート電圧Ｖｇｓにおいて、ドレイン−ソース間電圧Ｖｄｓの関数として、ドレイン・ソース電流Ｉｄｓをプロットする。図１３は、異なるドレイン電圧Ｖｄｓにおいて、ゲート電圧ＶｇｓおよびトランスコンダクタンスＧｍ（即ち、Ｖｇｓに対するＩｄｓの導関数）の関数として、ドレイン−ソース電流Ｉｄｓを示す。これらのＩ−Ｖ特性は、ＨＥＭＴデバイスおよびほとんどの半導体デバイスの典型であり、三端子半導体デバイス技術の一種である。
【００２８】
表２は、Ｓ−パラメータを測定したバイアス条件を示す。各バイアス条件において、Ｓ−パラメータを０．０５ないし４０ＧＨｚで測定した。図１４は、０．０５ないし４０．０ＧＨｚの周波数において測定したＳ−パラメータＳ１１、Ｓ１２およびＳ２２を示すスミス・チャートである。図１５は、０．０５ないし４０．０ＧＨｚの周波数において測定したＳ−パラメータＳ２１について、角度の関数として大きさを示すグラフである。
【００２９】
【表２】
2004508696.tif 000003
【００３０】
図８に示す小信号モデルを用い、各バイアス条件において抽出した小信号等価回路値を、Ｓ−パラメータごとに表３に示すように得た。用いた抽出方法について、以下に説明する。
【００３１】
【表３】
2004508696.tif 000004
【００３２】
2004508696.tif 000005
【００３３】
2004508696.tif 000006
【００３４】
表３における値は、電荷制御マップに近い解を表し、ＦＥＴの電気的構造の物理的に有意な解を表す。しかしながら、表３に示す値は、外部レイアウト寄生（ｅｘｔｅｒｎａｌ ｌａｙｏｕｔ ｐａｒａｓｉｔｉｃｓ）の影響を含んでおり、本発明の重要な態様によれば、埋め込み寄生用モデルを用いてこれらを減算し、固有デバイス特性に対して最も精度が高い電荷制御マッピングを得る。特に、埋め込みモデルを適用して、抽出した等価回路モデル値にフィルタ処理を行い、固有デバイス特性を一層良く表す値を得る。即ち、実施形態の一例では、ＰｉＦＥＴ埋め込み寄生モデルを用いて、電極間およびオフ・メサ・レイアウト寄生の影響による容量性関与を差し引く。このフィルタは、本質的に、当該デバイス・レイアウトに依存するパラメータＣｇｓ、ＣｇｄおよびＣｄｓから形成される既知の量を差し引く。この例では、誘導性パラメータの埋め込みは必要ない。何故なら、これらの量は外的であり、固有デバイス電荷制御マップには関与しないからである。
【００３５】
先に論じたように、フィルタ付きレンズを用いて、一意の電荷制御マップを生成する。即ち、図１５ないし図１８は、バイアスの関数として、パラメータＲＳ、ＲＤ、ＲＩ、ＣＧＳおよびＣＧＤのバイアス依存電荷制御マップを示す。更に特定すれば、図１５は、バイアスの関数として、ソース抵抗Ｒｓによって示されるオン・メサ・ソース・アクセス領域における電荷および電界分布の電荷制御マップを示す。図１６は、バイアスの関数として、ドレイン抵抗Ｒｄで示されるオン・メサ・ドレイン・アクセス領域における電荷および電界分布の電荷制御マップを示す。図１７は、異なるドレイン・バイアス点に対するゲート・バイアスの関数として、固有デバイス充電抵抗Ｒｉによって示される非擬似静的多数キャリア輸送（ｎｏｎ−ｑｕａｓｉ ｓｔａｔｉｃ ｍａｊｏｒｉｔｙ ｃａｒｒｉｅｒ ｔｒａｎｓｐｏｒｔ）の電荷制御マップを示す。図１８は、バイアスの関数として、ゲート容量ＣＧＳおよびＣＧＤで示す、ゲートの下におけるゲート変調電荷および分布の電荷制御マップを示す。
【００３６】
フィルタ
前述のように、Ｓ−パラメータ顕微鏡２０は、フィルタを利用して明確化した電荷制御マップを得て、半導体デバイスの内部電荷／電界をモデル化する。多数のゲート・フィンガを有するＰｉＦＥＴに関連付けてフィルタを示したが、図２０および図２１に示すように、本発明の原理は他の半導体デバイスにも適用可能である。
【００３７】
図２０に示すように、ＰｉＦＥＴは、ゲート・フィンガおよびアクティブ領域のエッジが、図示のように、ギリシャ文字のπに似ているデバイスである。このようなＰｉＦＥＴのレイアウトでは、例えば、図２１に示すように、多数のフィンガを有し周囲が大きなデバイス・セルの構築が容易に行われる。本発明の重要な態様によれば、多フィンガ半導体デバイスをモデル化するには、単一フィンガ・デバイス・セルを組み合わる。単一フィンガ・デバイス・セルの各々を４つのモデル階層（ｈｉｅｒａｒｃｈｙ）で表し、相互接続用モデルを用いてこれらを組み立てて一体化し、任意の多フィンガ・デバイス・セルを表す。これを図２２に示す。４つのモデルは次の通りである。オフメサまたは境界寄生モデル、電極間寄生モデル、オン・メサ寄生モデル、および固有モデル。
【００３８】
オフ・メサ寄生モデルを図２３に示す。このモデルは、各ゲート・フィンガ毎にアクティブＦＥＴ領域外部に存在する寄生を表す。このモデルでは、アクティブ・デバイス領域外の各ゲート・フィンガのフリンジ（外縁）容量（ｆｒｉｎｇｉｎｇ ｃａｐａｃｉｔａｎｃｅ）、およびオフ・メサ・ゲート・フィンガ抵抗をモデル化する。
【００３９】
電極間寄生モデルおよび対応する等価回路を図２４ないし図２６に示す。このモデルは、各ゲート・フィンガに沿った金属電極間の寄生を示す。図２５に概略的に示すように、以下のフリンジ容量（キャパシタンス）寄生が、ゲート−ソース間エア・ブリッジ（ａｉｒ ｂｒｉｄｇｅ）、ゲート−ソース間エア・ブリッジ、ゲート−ソース間オーム性、ゲート−ドレイン間オーム性、およびソース−ドレイン間オーム性に対してモデル化されている。
【００４０】
オン・メサ寄生モデルおよび対応する等価回路を図２７および図２８に示す。このモデルは、各ゲート・フィンガに沿ったアクティブＦＥＴ領域周囲の寄生を表し、種々の容量漏れ寄生および抵抗性寄生を含む。即ち、ゲート−ソース側リセス（ｒｅｃｅｓｓ）、ゲート−ドレイン側リセス、ゲート−ソース進入電荷（ｇａｔｅ−ｓｏｕｒｃｅ ａｃｃｅｓｓ ｃｈａｒｇｅ）／ドープ・キャップ（ｄｏｐｅｄ ｃａｐ）、およびゲート−ドレイン進入電荷／ドープ・キャップ容量フリンジ寄生をモデル化する。加えて、ゲート・メタライゼーションおよびオーミック・コンタクト抵抗性寄生もモデル化する。
【００４１】
固有モデルおよび対応する等価回路を図２９および図３０に示す。固有モデルは、ＦＥＴの動作決定を支配する物理的現象を表す。即ち、ＤＣおよび電流電圧応答は、固有電荷の大きさおよび位置を表す、物理的現象に基づく分析式によって決定することができる。これは、当技術分野では一般に公知であり、例えば、Ｈｕｇｈｅｓ ｅｔ ａｌ．の「Ｎｏｎｌｉｎｅａｒ Ｃｈａｒｇｅ Ｃｏｎｔｒｏｌ Ｉｎ ＡｌＧａＡｓ Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ ＦＥＴｓ」（ＡｌＧａＡｓ変調ドープＦＥＴにおける非線形電荷制御）， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ＥＤ−３４， Ｎｏ． ８（１９８７年４月）において論じられている。その内容は、この言及により本願にも援用されるものとする。小信号モデルの作用（ｐｅｒｆｏｒｍａｎｃｅ）をモデル化するには、適切な電荷または電流制御式の導関数を求め、ＲＩ、ＲＪ、ＲＤＳ、ＲＧＳ、ＲＧＤ、ＧＭ、ＴＡＵ、ＣＧＳ、ＣＤＳおよびＣＧＤというような種々の項を導出する。このような制御式は、当技術分野では一般に公知であり、先に述べて本願にもその内容が援用されるものとしたＨｕｇｈｅｓ ｅｔ ａｌの参考文献に詳細に開示されている。ノイズ作用をモデル化するには、電流または電圧摂動分析を用いることができる。Ｈ． Ｓｔａｔｚ， ｅｔ ａｌ．の「Ｎｏｉｓｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｇａｌｌｉｕｍ Ａｒｓｅｎｉｄｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ」（ガリウム砒素電界効果トランジスタのノイズ特性）， ＩＥＥＥ−Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． Ｅｄ−２１ Ｎｏ． ９（１９７４年９月）、およびＡ． Ｖａｎ Ｄｅｒ Ｚｉｅｌの「Ｇａｔｅ Ｎｏｉｓｅ ｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ａｔ Ｍｏｄｅｒａｔｅｌｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｉｅｓ」（適度な高周波数での電界効果トランジスタにおけるゲート・ノイズ）， Ｐｒｏｃ． ＩＥＥＥ， ｖｏｌ． ５１（１９６３年３月）を参照のこと。
【００４２】
前述したＳ−パラメータ顕微鏡分析と共に用いる寄生モデルの一例を図３１Ａないし図３８に示す。半導体デバイスの具体的な実施形態を示すとともに説明するが、本発明の原理は種々の半導体デバイスにも適用可能である。図３１Ａを参照すると、Ｐｉ−ＦＥＴが示されている。図示のように、ＰｉＦＥＴは４つのゲート・フィンガを有する。図３１Ｂでは、４フィンガＰｉ−ＦＥＴがモデル化されている。即ち、図３１Ｂは、図３１Ａに示すＰｉ−ＦＥＴの等価回路モデルを示す。これは、公知のＣＡＤプログラム、例えば、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓが製造するＬＩＢＲＡ ６．１によって実現した。図示のように、等価回路モデルは、寄生埋め込みモデル実現に伴う等価回路エレメントやネットワーク接続の全てを示すのではなく、むしろ完成した製品を具体的に示す。図３１Ｂは、図３との類似性を実証するために、シンボル図で表示されている。ネットワークおよびその等価回路エレメントの構築に関する実際の技術的情報は、通常模式図で与えられる。
【００４３】
図３２ないし図３８は、Ｓ−パラメータ顕微鏡分析と共に用いる寄生モデルの応用を示す。本発明の重要な態様は、多ゲート・フィンガ・デバイスを単一ゲート・フィンガ・デバイスとしてモデル化することに関する。ここで用いる場合、単一単位デバイス・セルとは、単一のゲート・フィンガを伴うデバイスのことを意味する。例えば、図３１Ａに示す４フィンガＰｉ−ＦＥＴは、４つの単位デバイス・セルとしてモデル化する。
【００４４】
最初に、図３１Ａに示す４フィンガＰｉ−ＦＥＴを、図３２および図３３に示すように、固有モデル１０２を有する単一フィンガ単位デバイス・セル１００としてモデル化する。即ち、第１レベルの埋め込みを規定するブロック１０２の代わりに、Ｐｉ−ＦＥＴ固有ＦＥＴモデル１０４を用いる。図３３に示すように、Ｐｉ−ＦＥＴ固有モデルのパラメータ値を、単一フィンガ単位デバイス・セル固有モデルのパラメータ値と共に加算する。先に論じたように、固有デバイス・モデル１０４をＳ−パラメータ顕微鏡分析によって形成することもできる。次に、図３４に示すように、相互接続レイアウト寄生エレメントを等価モデルに追加する。この場合、モデル項を単に適切な回路エレメントの値に加算し、第２レベルの埋め込みを規定する単一の単位デバイス・セルを形成する。一旦単一単位デバイス・セルが定型化されたなら、このデバイスを用いて、多フィンガ・デバイスのモデルを構築する。この場合、４つのゲート・フィンガを有するＰｉ−ＦＥＴを、図３５に示すような４つの単一フィンガ・デバイス単位セルとしてモデル化する。続いて、オフ・メサ・レイアウト寄生エレメントを多フィンガ・レイアウトに接続し、図３６に示すような第３レベルの埋め込みを規定する。これらのオフ・メサ・レイアウト寄生エレメントを、参照番号１０８および１１０で全体的に識別する。これらは、等価回路構造の主要な外部ノードに接続された新たな回路エレメントとして実装される。続いて、図４０に全体的に示すように、第４レベルの埋め込みを実施する。即ち、種々の単位デバイス・セルの各々のソースにインダクタ・モデルを接続し、図３７に全体的に示すような、金属ブリッジ相互接続部を表す。最後に、図３９に示すように、第５レベルの埋め込みを実施する。ここでは、フィード電極モデル１１４および１１６を、集中線形エレメント（即ち、コンデンサおよびインダクタ）として、そして分散エレメント（即ち、マイクロストリップ・ラインおよび接合部）としてモデル化し、図３８に示すゲート・フィードおよびドレイン接続を形成する。図示のように、分散エレメントは、ＬＩＢＲＡ６．１において実現されるように、マイクロストリップ・エレメントの分散モデルである。
【００４５】
ＦＥＴ等価回路モデルを一意に決定するための抽出方法
先に論じたＦＥＴ等価回路パラメータを決定する方法を、図３９ないし図４４に示す。この方法は、図８に示したソース共通（コモン）ＦＥＴ等価回路モデルのような、等価回路モデルに基づいている。図３９Ａを参照すると、ステップ１２２で最初にモデルを生成する。図８に示したモデルを、ＦＥＴの小信号モデルとして用いる。このアルゴリズムの重要な態様によれば、等価回路パラメータは、測定したＦＥＴ　Ｓ−パラメータに基づいている。半導体デバイスのＳ−パラメータの測定は、当技術分野では周知である。図４２Ａは、０．０５ないし４０ＧＨｚ間の周波数において測定したＳ−パラメータＳ１１、Ｓ１２およびＳ２２を一例として示すスミス・チャートである。図４２Ｂは、０．０５ないし４０ＧＨｚの周波数において測定したＳ−パラメータＳ２１の大きさ／角度チャートを表す。ステップ１２４（図３９Ａ）に明示するようにＳ−パラメータを測定した後、ステップ１２６において、測定が適当であるか否か確認する。これを行うには、手作業で検査結果の異常を調査するか、あるいはアルゴリズムによって検査集合（ｔｅｓｔ ｓｅｔ）の有効性を判断する。測定が適当であれば、ステップ１２８においてＳ−パラメータの測定値を格納する。
【００４６】
試行開始インピーダンス点の値の空間を、例えば、表４に示すように、選択する。次いで、Ｍｉｎａｓｉａｎアルゴリズムとして知られている直接モデル抽出アルゴリズムを用いて、開始フィードバック・インピーダンスの値毎に、等価回路モデル・パラメータの暫定値を生成する。このような抽出アルゴリズムは、当技術分野では周知であり、例えば、Ｍ． Ｂｅｒｒｏｔｈ， ｅｔ ａｌ．の”Ｂｒｏａｄｂａｎｄ Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｔｈｅ ＦＥＴ Ｓｍａｌｌ Ｅｑｕｉｖａｌｅｎｔ Ｓｍａｌｌ Ｓｉｇｎａｌ Ｃｉｒｃｕｉｔ”（ＦＥＴ小等価小信号回路の広帯域判定）， ＩＥＥＥ−ＭＴＴ， Ｖｏｌ． ３８， Ｎｏ．７ （１９８０年７月）に開示されている。表４に示す開始インピーダンス点値の各々について、モデル・パラメータ値を決定する。即ち、図３９Ａを参照すると、表４における各インピーダンス点を、ブロック１３０、１３２等によって処理し、インピーダンス点の各々についてモデル・パラメータ値を算出し、誤差（エラー）メトリック（ｅｒｒｏｒ ｍｅｔｒｉｃ）を形成する。更に、エラー・メトリックを用いて、一意の小信号デバイス・モデルを作成する。これについては、以下で論ずる。ブロック１３０、１３２の各々における処理は同様である。したがって、表４に示したインピーダンス点の例について論ずるのは、一方のブロック１３０のみとする。この例では、１．７Ωのソース抵抗Ｒｓおよび０．００４５ｐＨのソース・インダクタンスＬｓと相関のあるインピーダンス点１７を用いる。
【００４７】
【表４】
2004508696.tif 000007
【００４８】
選択した値Ｒｓ＝１．７Ωについて、初期固有等価回路パラメータおよび初期寄生等価回路パラメータを決定する。例えば、ステップ１３４および１３６において明示したように、先に論じ表５および表６に示すＭｉｎａｓｉａｎアルゴリズムを用いる。ステップ１３８において、例えば、図４３Ａおよび図４３Ｂに示すように、シミュレーションによる回路パラメータを、Ｓ−パラメータ測定値と比較する。処理ブロック１３０および１３２等の各々は、６回のサイクルを完全に実行する。したがって、システムはステップ１４０において６回のサイクルが完了したか否か判定を行う。
【００４９】
【表５】
2004508696.tif 000008
【００５０】
【表６】
2004508696.tif 000009
【００５１】
処理ブロック１３０の各サイクルは、直接抽出、および固定の最適化繰り返し回数、例えば、６０回を用いた、後続の最適化から成る。抽出−最適化サイクルの回数を最適化の繰り返し回数と共に固定にすることによって、モデル解を導出しなければならない固定の「距離」即ち計算時間を規定する。したがって、このアルゴリズムは、全エラー・メトリックの収束速度要件を組み入れる。この際、各試行モデル解が互いに競合する環境を設定する。このために、固定計算時間に対して最低のあてはめ（適合）誤差を達成することにより、「レース」（ｒａｃｅ）評価基準を組み入れる。ここでは、各処理ブロック１３０、１３２等に対して「収束速度」を暗示的に計算する。
【００５２】
システムがステップ１４０においてレースが行われたか否か判定した後、システムはブロック１４２に進み、モデル・パラメータを最適化する。種々の市販ソフトウエア・プログラムが利用可能である。例えば、ＨＰ−ｅｅｓｏｆが製造するＬＩＢＲＡ ３．５ソフトウエアを、回路のシミュレーションおよび最適化機能の双方に用いることができる。最適化は、フィードバック抵抗Ｒｓを固定値に固定することに加えて、表７に明示する制約にしたがって実行する。
【００５３】
【表７】
2004508696.tif 000010
【００５４】
Ｒｓの値を固定することによって、このアルゴリズムのセグメントは、開始した試行フィードバック・インピーダンス点のみについて、試行モデル解を得るように制約を与える。表８は、ＬＩＢＲＡ ３．５のような市販のソフトウエアを用いて最適化した固有等価パラメータ値を示す。これらの値は、表９に示す最適化寄生値と共に、最初の抽出−最適化サイクル（即ち、６回の内の１つ）に対する最初の最適化モデル解を形成する。次いで、最適化モデル・パラメータを機能ブロック１３４および１３６（図３９Ａ）にフィードバックし、新たな初期モデル解のために用いる。これらの値を、図４３Ａおよび図４３Ｂに示す、Ｓ−パラメータの測定値と比較する。システムは、前述と同様に、このサイクルを６回繰り返す。６回の抽出−最適化サイクルの後、試行インピーダンス点１７に対する最終試行モデル解が完成し、測定データに対するその最終あてはめ誤差が同時に得られ、新たなエラー・メトリック１４４を形成する。重要な態様によれば、抽出−最適化アルゴリズムは、各点の最終最適化あてはめ誤差に、測定値のモデル値に対するあてはめ誤差、および収束速度双方に関する情報を暗示的に持たせる。これを行うには、固定の最適化時間制約を設け、種々の試行モデル解間において競合レースを設定する。
【００５５】
【表８】
2004508696.tif 000011
【００５６】
【表９】
2004508696.tif 000012
【００５７】
図４０および図４１に全体を示すように、ステップ１４６における抽出最適化サイクルの実施によって、試行インピーダンス点の全てから、最良かつ最速解決解（ｓｏｌｖｉｎｇ ｓｏｌｕｔｉｏｎ）が最終あてはめ誤差に対する大域的（グローバル）極小（ｇｌｏｂａｌ ｍｉｎｉｍａ）として現れる。更に具体的には、図４０を参照すると、新たなエラー・メトリックを用いた大域的極小解が、Ｒｓ＝１．７オーム付近で求められる。表１０および表１１は、この大域的解の最終モデル等価回路パラメータを纏めており、ステップ１４８（図３９Ｂ）で明示した固有および寄生パラメータを含む。
【００５８】
【表１０】
2004508696.tif 000013
【００５９】
【表１１】
2004508696.tif 000014
【００６０】
解の精度を検査するために、図４４Ａおよび図４４Ｂに示すように、解の最終モデルをＳ−パラメータの測定値と比較する。図示のように、シミュレートしたモデルの値とＳ−パラメータの測定値との間には高い相関性があり、シミュレートしたモデルの値が、比較的精度が高い一意の小信号デバイス・モデルを表すことが確認された。
【００６１】
以上の教示から、本発明には多くの変更や変形が可能であることは明らかである。したがって、特許請求の範囲内で、本発明はこれまでに具体的に説明した以外でも実施可能であることは理解されよう。
【図面の簡単な説明】
【図１】
図１は、製造プロセスにおいて公知のＭＭＩＣ歩留まり低下機構のフロー・チャートである。
【図２】
図２Ａおよび図２Ｂは、それぞれ、モンテ・カルロおよび相関統計的デバイス・モデルを用いて、２６ＧＨｚ　ＭＭＩＣについての雑音指数のシミュレーションおよび累積歩留まりであり、測定データを正方形で示し、モンテ・カルロ統計データを円で示し、図示の測定データには破線を付してある。
【図３】
図３は、公知のマッピングＭＭＩＣ　ＲＦ歩留まり予測方法を示す一例の図である。
【図４】
図４は、図３に示す方法を利用して、３５ＧＨＺ　ＧａＡｓ　ｐＨＥＭＴ　ＬＮＡについて、測定雑音指数対マッピングした雑音指数の関係を示すグラフである。
【図５】
図５は、本発明によるＳ−パラメータ顕微鏡分析の一例を示す。
【図６】
図６は、ＨＥＭＴデバイスの一例の内部領域および外部領域を示す。
【図７】
図７は、図５と同様であるが、図５に示したＨＥＭＴ　ＦＥＴデバイス内におけるモデル・エレメントの近似位置を示す。
【図８】
図８は、ソース共通ＦＥＴ等価回路モデルの概略図である。
【図９】
図９は、図５に示したＳ−パラメータ顕微鏡分析の具体的応用を示す図である。
【図１０】
図１０は、図５と同様に、公知のシステムが半導体デバイスの内部電荷および電界構造を高精度に予測できないことを実証する図である。
【図１１】
図１１は、４−フィンガ、２００μｍＧａＡｓ　ＨＥＭＴデバイスの平面図である。
【図１２】
図１２は、図１１に示したサンプルのＦＥＴデバイスについて、ドレイン−ソース間電圧Ｖｄｓの関数として、測定したドレイン−ソース間電流Ｉｄｓを示すグラフである。
【図１３】
図１３は、図１１に示したサンプルのＦＥＴデバイスについて、ゲート−ソース電圧Ｖｇｓの関数として、ドレイン−ソース間電流ＩｄｓおよびトランスコンダクタンスＧｍを示すグラフである。
【図１４】
図１４は、図１１に示したＦＥＴデバイスについて、０．０５ないし４０．０ＧＨＺまでの周波数において測定したＳ１１、Ｓ１２およびＳ２２パラメータを示すスミス・チャートである。
【図１５】
図１５は、図１１に示したＦＥＴの一例について、０．０５ないし４０ＧＨＺまでの周波数におけるＳ２１Ｓパラメータに対する角度の関数として、大きさを示すグラフである。
【図１６】
図１６は、本発明にしたがって、関数バイアスとしてＲｓで示すオン・メサ・ソース・アクセス領域内における電荷および電界分布の電荷制御マップを示すグラフである。
【図１７】
図１７は、本発明にしたがって、バイアスの関数としてＲｄで示すオン・メサ・ドレイン・アクセス領域内における電荷および電界分布の電荷制御マップを示すグラフである。
【図１８】
図１８は、本発明にしたがって、バイアスの関数としてＲｉで示す、非擬似静止多数キャリア輸送に対する電荷制御マップを示すグラフである。
【図１９】
図１９は、本発明にしたがって、バイアスの関数としてＣｇｓおよびＣｇｔで示す、ゲート下におけるゲート変調電荷および分布に対する電荷制御マップを示すグラフである。
【図２０】
図２０は、２つのゲート・フィンガを有するπ−ＦＥＴの一例の平面図である。
【図２１】
図２１は、４つのゲート・フィンガを有するπ−ＦＥＴの一例の平面図である。
【図２２】
図２２は、本発明によるπ−ＦＥＴ寄生モデルの図である。
【図２３】
図２３は、本発明によるπ−ＦＥＴについての、オフ・メサ寄生モデルの図である。
【図２４】
図２４は、図２１に示したような、４つのゲート・フィンガを有するπ−ＦＥＴについての、本発明による相互接続および境界寄生モデルの図である。
【図２５】
図２５は、本発明による電極間寄生モデルの図である。
【図２６】
図２６は、図２５に示した電極間寄生モデルの概略図である。
【図２７】
図２７は、本発明によるオン・メサ寄生モデルの図である。
【図２８】
図２８は、図２７に示したオン・メサ寄生モデルの概略図である。
【図２９】
図２９は、本発明による固有モデルの図である。
【図３０】
図３０は、図２９に示した固有モデルの概略図である。
【図３１】
図３１Ａは、４つのゲート・フィンガを有するπ−ＦＥＴのデバイス・レイアウトの一例である。
図３１Ｂは、図３１Ａに示したπ−ＦＥＴの等価回路モデルである。
【図３２】
図３２は、本発明による単一フィンガの単位デバイス・セルの固有モデルである。
【図３３】
図３３は、図３２と同様であり、本発明による第１レベルの埋め込みを示す。
【図３４】
図３４は、図３３と同様であり、本発明による第２レベルの埋め込みを示す。
【図３５】
図３５は、本発明による、図３１Ａに示したπ−ＦＥＴの等価回路モデルである。
【図３６】
図３６は、図３４と同様であり、本発明による第３レベルの埋め込みを示す。
【図３７】
図３７は、図３４と同様であり、本発明による第４レベルの埋め込みを示す。
【図３８】
図３８は、図３４と同様であり、本発明による第５レベルの埋め込みを示す。
【図３９】
図３９Ａおよび図３９Ｂは、本発明の一部をなすパラメータ抽出モデリング・アルゴリズムのフロー・チャートである。
【図４０】
図４０は、本発明によるエラー・メトリックを示すグラフである。
【図４１】
図４１は、本発明によるエラー・メトリックを示すグラフである。
【図４２】
図４２Ａは、０．０５ないし４０．０までの周波数における、Ｓ１１、Ｓ１２およびＳ２２Ｓ−パラメータについて、測定および初期モデル解を示すスミス・チャートである。
図４２Ｂは、０．０５ないし４０．０の周波数における、初期モデル化Ｓ−パラメータＳ２１について、角度および大きさの関係を示すグラフである。
【図４３】
図４３Ａは、第１抽出最適化サイクルにおいて、０．０５ないし４０．０の周波数で測定およびシミュレートしたＳ−パラメータＳ１１、Ｓ１２およびＳ２２を示すスミス・チャートである。
図４３Ｂは、第１抽出最適化サイクルにおいて、０．０５ないし４０．０の周波数での第１モデルＳ−２１パラメータ測定値および最適化第１モデルＳ−２１パラメータについて、角度の関数として大きさを示すグラフである。
【図４４】
図４４Ａは、最終解について、０．０５ないし４０．０の周波数におけるＳ−パラメータＳ１１、Ｓ１２およびＳ２２の最終モデル解の関数として、測定を示すスミス・チャートである。
図４４Ｂは、０．０５ないし４０．０の周波数における最終モデル解のＳ−パラメータＳ２１について、角度の関数として大きさを示すグラフである。
【図１】
2004508696.tif 000015
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【国際公開パンフレット】
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【国際調査報告】
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