(57)【要約】【解決手段】磁性層のそれぞれが１ビットの情報を磁気的に記憶する、複数の磁性層を備えた多層化されたメモリセルが説明される。複数のアクセス線は複数の磁性層と集積されて、複数のアクセス線および巨大磁気抵抗効果を利用することによって、磁性層の選択されたそれぞれに記憶された情報のビットが独立にアクセスされるように構成される。メモリセルはさらに少なくとも１つのキーパー層を含む。磁性層、アクセス線、および少なくとも１つのキーパー層は実質的に閉磁束構造を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
多層化されたメモリセルであって、
複数の磁性層であって、前記磁性層の少なくとも２つのそれぞれが磁気的に１ビットの情報を記憶する磁性層、
前記複数の磁性層と集積された複数のアクセス線であって、前記複数のアクセス線の選択されたものおよび巨大磁気抵抗効果を用いて、前記磁性層の選択されたもののそれぞれに記憶された情報の前記ビットが独立にアクセスされるように構成された複数のアクセス線、
少なくとも１つのキーパー層
を備え、
前記磁性層、前記アクセス線、および前記少なくとも１つのキーパー層は実質的に閉磁束構造を形成するメモリセル。
【請求項２】
前記複数の磁性層のいくつかはコバルトから成る請求項１に記載のメモリセル。
【請求項３】
前記複数の磁性層のいくつかはパーマロイから成る請求項１に記載のメモリセル。
【請求項４】
前記複数のアクセス線のいくつかは銅から成る請求項１に記載のメモリセル。
【請求項５】
前記複数のアクセス線の少なくとも１つは絶縁材料から成る請求項１に記載のメモリセル。
【請求項６】
前記絶縁材料は窒化珪素および二酸化珪素のいずれか１つから成る請求項５に記載のメモリセル。
【請求項７】
前記複数のアクセス線のいくつかは多層化された線を備えている請求項１に記載のメモリセル。
【請求項８】
前記メモリセルは、ダイビットメモリセルを備えており、前記複数の磁性層は、前記情報を記憶する２つの磁性層を備えている請求項１に記載のメモリセル。
【請求項９】
前記２つの磁性層および前記複数のアクセス線は、情報のビットを破壊的に読み出しするように構成されている請求項８に記載のメモリセル。
【請求項１０】
前記２つの磁性層および前記複数のアクセス線は、情報のビットを非破壊的に読み出しするように構成されている請求項８に記載のメモリセル。
【請求項１１】
前記メモリセルは、３ビットメモリセルを備えており、前記複数の磁性層は、情報を記憶する３つの磁性層を備えている請求項１に記載のメモリセル。
【請求項１２】
前記３つの磁性層および前記複数のアクセス線は、情報のビットを破壊的に読み出しするように構成されている請求項１１に記載のメモリセル。
【請求項１３】
前記３つの磁性層および前記複数のアクセス線は、情報のビットを非破壊的に読み出しするように構成されている請求項１１に記載のメモリセル。
【請求項１４】
前記メモリセルは、４ビットメモリセルを備えており、前記複数の磁性層は、情報を記憶する４つの磁性層を備えている請求項１に記載のメモリセル。
【請求項１５】
前記４つの磁性層および前記複数のアクセス線は、情報のビットを破壊的に読み出しするように構成されている請求項１４に記載のメモリセル。
【請求項１６】
前記４つの磁性層および前記複数のアクセス線は、情報のビットを非破壊的に読み出しするように構成されている請求項１４に記載のメモリセル。
【請求項１７】
前記メモリセルは、ダイビットメモリセルを備えており、
前記複数の磁性層は、第１および第２磁性層を備えており、
前記複数のアクセス線は、ワード線およびセンスディジット線を備えており、
前記少なくとも１つのキーパー層は、上部および下部キーパー層を備えており、
前記第１および第２磁性層および前記ワード線およびセンスディジット線は、前記上部および下部キーパー層の間に構成されており、それにより前記ワード線およびセンスディジット線の平行電流が、前記第１磁性層だけを反転できる第１磁界を発生し、かつそれにより前記ワード線およびセンスディジット線の反平行電流が、前記第２磁性層だけを反転できる第２磁界を発生する請求項１に記載のメモリセル。
【請求項１８】
前記メモリセルは、３ビットメモリセルを備えており、
前記複数の磁性層は、第１、第２、第３、および第４磁性層を備えており、
前記複数のアクセス線は、３つのアクセス線を備えており、
前記少なくとも１つのキーパー層は、上部および下部キーパー層を備えており、
前記磁性層および前記アクセス線は、前記上部および下部キーパー層の間に構成されており、それにより電流の異なる組み合わせが前記アクセス線に印加され、それにより前記第１、第２、および第３磁性層が独立に反転され、前記第１および第４磁性層は相互依存的に反転される請求項１に記載のメモリセル。
【請求項１９】
前記メモリセルは、４ビットメモリセルを備えており、
前記複数の磁性層は、４つの磁性層を備えており、
前記複数のアクセス線は、少なくとも３つのアクセス線を備えており、
前記少なくとも１つのキーパー層は、上部および下部キーパー層を備えており、
前記磁性層および前記アクセス線は、前記上部および下部キーパー層の間に構成されており、それにより電流の異なる組み合わせが前記アクセス線に印加され、それにより前記４つの磁性層が独立に反転される請求項１に記載のメモリセル。
【請求項２０】
前記少なくとも３つのアクセス線は、４つのアクセス線を備えており、前記４つのアクセス線のうち１つは、前記磁性層の２つの反転相互依存性を克服するためのアクセス線である請求項１９に記載のメモリセル。
【請求項２１】
少なくとも２つの前記磁性層に関連した反転閾値は、少なくとも２つの前記磁性層の反転相互依存性を克服するように制御される請求項１９に記載のメモリセル。
【請求項２２】
選択された前記キーパー層と前記磁性層との間隔は、結果として生じる反磁界が前記磁性層の２つの反転相互依存性を克服するように制御される請求項１９に記載のメモリセル。
【請求項２３】
前記メモリセルは、ダイビットメモリセルを備えており、
前記複数の磁性層は、第１、第２、第３、および第４磁性層を備えており、
前記アクセス線の第１のものは、巨大磁気抵抗を示し、かつ前記磁性層の少なくともいくつかを含む多層構造を備えており、
前記第１および第２磁性層は、情報の第１ビットに対応しており、
前記第３および第４磁性層は、情報の第２ビットに対応しており、
前記磁性層および前記アクセス線は、前記第１アクセス線の電流が、前記第１および第４磁性層における磁界がそれぞれ前記第２および第３磁性層におけるそれよりも大きい磁界を発生するように構成されており、
前記第２および第３磁性層の情報は、それぞれ前記第１および第４磁性層を反転することおよび前記巨大磁気抵抗効果を利用することによって決定される請求項１に記載のメモリセル。
【請求項２４】
前記メモリセルは、４ビットメモリセルを備えており、
前記複数の磁性層は、第１、第２、第３、第４、第５、第６、第７、および第８磁性層を備えており、
前記アクセス線の第１および第２のものは、巨大磁気抵抗を示し、かつ前記磁性層の少なくともいくつかを含む多層構造を備えており、
前記第１、第２、第３、および第４磁性層は、前記第１アクセス線および情報の第１および第２ビットに対応しており、
前記第５、第６、第７、および第８磁性層は、前記第２アクセス線および情報の第３および第４ビットに対応しており、
前記磁性層および前記アクセス線は、前記第１および第２アクセス線のそれぞれの電流が、前記対応する磁性層の一つのペアにおける磁界が前記対応する磁性層のもう一つのペアにおけるそれよりも大きい磁界を発生するように構成されており、
前記磁性層の一つのペアの情報は、前記磁性層のもう一つのペアを反転することおよび前記巨大磁気抵抗効果を利用することによって決定される請求項１に記載のメモリセル。
【請求項２５】
カラムおよびロウを有するメモリアレイ状に構成されており、
それぞれのカラムおよびそれぞれのロウは、前記アクセス線の１つに対応しており、
前記メモリアレイは、電流を前記アクセス線に印加することによって前記メモリアレイの個々のメモリセルの読み出しおよび書き込みを行う制御電子回路をさらに備えている請求項１に記載の前記多層化されたメモリセルの複数。
【請求項２６】
請求項１７に記載のダイビットメモリセルを読み出す方法であって、
前記センスディジット線に関連する第１抵抗値を読み出しすること、
論理状態を前記第２磁性層に書き込みすること、
前記センスディジット線に関連する第２抵抗値を読み出しすること、
前記第１および第２抵抗値を参照して、前記第１および第２磁性層の少なくとも１つと関連した前記情報のビットを決定すること、
を備える方法。
【請求項２７】
前記情報のビットを決定した後に前記第２磁性層を再書き込みすることを備える請求項２６に記載の方法。
【請求項２８】
請求項１７に記載のダイビットメモリセルに対する書き込み方法であって、
前記ワード線およびセンスディジット線に平行電流を印加し、それにより前記第１磁界が前記第１磁性層に関連した保磁力を克服し、それにより第１の向きに前記第１磁性層を磁化する書き込み方法。
【請求項２９】
請求項１７に記載のダイビットメモリセルに対する書き込み方法であって、
前記ワード線およびセンスディジット線に反平行電流を印加し、それにより前記第２磁界が前記第２磁性層に関連した保磁力を克服し、それにより第１の向きに前記第２磁性層を磁化する書き込み方法。
【請求項３０】
請求項１８に記載の３ビットメモリセルの読み出し方法であって、
前記アクセス線の第１のものに関連した第１抵抗値を読み出しすること、
前記磁性層の１つに論理状態を書き込みすること、
前記第１アクセス線に関連した第２抵抗値を読み出しすること、および
前記第１および第２抵抗値を参照して、前記磁性層の少なくとも１つに関連した前記情報のビットを決定すること、
を備える読み出し方法。
【請求項３１】
前記情報のビットを決定した後に前記磁性層の前記１つを再書き込みすることを備えている請求項３０に記載の方法。
【請求項３２】
請求項１８に記載の３ビットメモリセルに対する書き込み方法であって、
前記アクセス線の選択されたものの電流の組み合わせを印加することによって前記磁性層の一つだけに関連した保磁力を克服し、それにより第１の向きに前記磁性層の前記１つを磁化することを備える書き込み方法。
【請求項３３】
請求項１９に記載の４ビットメモリセルの読み出し方法であって、
前記アクセス線の第１のものに関連した第１抵抗値を読み出しすること、
前記磁性層の１つに論理状態を書き込みすること、
前記第１アクセス線に関連した第２抵抗値を読み出しすること、および
前記第１および第２抵抗値を参照して、前記磁性層の少なくとも１つに関連した前記情報のビットを決定すること、
を備える読み出し方法。
【請求項３４】
前記情報のビットを決定した後に前記磁性層の前記１つを再書き込みすることを備えている請求項３３に記載の方法。
【請求項３５】
請求項１９に記載の４ビットメモリセルに対する書き込み方法であって、
前記アクセス線の選択されたものの電流の組み合わせを印加することによって前記磁性層の一つだけに関連した保磁力を克服し、それにより第１の向きに前記磁性層の前記１つを磁化することを備える書き込み方法。
【請求項３６】
請求項２３に記載のダイビットメモリセルに対する書き込み方法であって、
前記第１アクセス線に関連した第１抵抗値を読み出しすること、
前記第１および第４磁性層の１つに論理状態を書き込みすること、
前記第１アクセス線に関連した第２抵抗値を読み出しすること、
前記第１および第２抵抗値を参照して、前記第２および第３磁性層の１つに関連した前記情報のビットを決定することであって、決定された前記情報のビットに擾乱を与えることがないこと、
を備える読み出し方法。
【請求項３７】
請求項２３に記載のダイビットメモリセルに対する書き込み方法であって、
前記第１アクセス線および前記アクセス線の第２のものに平行電流を印加し、それにより前記第１および第２磁性層に関連した保磁力が克服され、それにより第１の向きに前記第１および第２磁性層を磁化することを備える書き込みする方法。
【請求項３８】
請求項２３に記載のダイビットメモリセルに対する書き込み方法であって、
前記第１アクセス線および前記アクセス線の第２のものに反平行電流を印加し、それにより前記第３および第４磁性層に関連した保磁力が克服され、それにより第１の向きに前記第３および第４磁性層を磁化することを備える書き込み方法。
【請求項３９】
請求項２４に記載の４ビットメモリセルの読み出し方法であって、
前記第１アクセス線に関連した第１抵抗値を読み出しすること、
前記第１および第４磁性層の１つに論理状態を書き込みすること、
前記第１アクセス線に関連した第２抵抗値を読み出しすること、
前記第１および第２抵抗値を参照して、前記第２および第３磁性層の１つに関連した前記情報のビットを決定することであって、決定された前記情報のビットに擾乱を与えることがないこと、
を備える読み出し方法。
【請求項４０】
請求項２４に記載の４ビットメモリセルの読み出し方法であって、
前記第２アクセス線に関連した第１抵抗値を読み出しすること、
前記第５および第８磁性層の１つに論理状態を書き込みすること、
前記第２アクセス線に関連した第２抵抗値を読み出しすること、
前記第１および第２抵抗値を参照して、前記第６および第７磁性層の１つに関連した前記情報のビットを決定することであって、決定された前記情報のビットに擾乱を与えることがないこと、
を備える読み出し方法。
【請求項４１】
請求項２４に記載の４ビットメモリセルに対する書き込み方法であって、
前記第１アクセス線および前記アクセス線の第３のものに平行電流を印加し、それにより前記第１および第２磁性層に関連した保磁力が克服され、それにより第１の向きに前記第１および第２磁性層を磁化することを備える書き込み方法。
【請求項４２】
請求項２４に記載の４ビットメモリセルに対する書き込み方法であって、
前記第１アクセス線および前記アクセス線の第３のものに反平行電流を印加し、それにより前記第３および第４磁性層に関連した保磁力が克服され、それにより第１の向きに前記第３および第４磁性層を磁化することを備える書き込み方法。
【請求項４３】
請求項２４に記載の４ビットメモリセルに対する書き込み方法であって、
前記第２アクセス線および前記アクセス線の第３のものに平行電流を印加し、それにより前記第５および第６磁性層に関連した保磁力が克服され、それにより第１の向きに前記第５および第６磁性層を磁化することを備える書き込み方法。
【請求項４４】
請求項２４に記載の４ビットメモリセルに対する書き込み方法であって、
前記第２アクセス線および前記アクセス線の第３のものに反平行電流を印加し、それにより前記第７および第８磁性層に関連した保磁力が克服され、それにより第１の向きに前記第７および第８磁性層を磁化することを備える書き込み方法。
【請求項４５】
情報の第１および第２ビットにそれぞれ対応すると共に、第１磁性層は第２磁性層よりも高い保持力を有する第１および第２磁性層を備えるメモリセルから情報の第１および第２ビットを読み出しする方法であって、
前記第１および第２磁性層の第１磁化状態に関連する第１抵抗値を決定すること、
第１の向きに向いて、かつ前記第２磁性層だけを反転するのに充分強い第１磁界を発生すること、
前記第１および第２磁性層の第２磁化状態に関連する第２抵抗値を決定すること、
前記第１および第２抵抗値間の差が非ゼロであるときには、前記情報の第１および第２ビットを前記第１および第２抵抗値間の前記差を参照して決定すること、
前記第１および第２抵抗値間の差がゼロであるときには、前記第１の向きと逆である第２の向きに向いて、かつ前記第２磁性層だけを反転するために充分強い第２磁界を発生すること、
前記第１および第２磁性層の第３磁化状態に関連する第３抵抗値を決定すること、
前記第２および第３抵抗値間の差を参照して前記情報の第１および第２ビットを決定すること、
を備える方法。
【請求項４６】
前記複数のアクセス線は前記アレイ中に前記複数の磁性層に垂直な向きに配置されており、前記アクセス線が前記複数のメモリセルのそれぞれと一致する請求項２５に記載のメモリアレイ。
【請求項４７】
前記複数のアクセス線は前記アレイ中に前記複数の磁性層に平行な向きに配置されており、前記アクセス線が前記複数のメモリセルのそれぞれと一致する請求項２５に記載のメモリアレイ。
【請求項４８】
前記複数の磁性層は、非磁性導伝層によって分離された２つの磁性層を備えており、前記２つの磁性層は前記非磁性導伝層により電気的接触が保たれており、前記複数のアクセス線は、前記２つの磁性層が絶縁されている第１アクセス線を備えており、情報の２ビットが記憶される請求項１に記載のメモリセル。
【請求項４９】
前記少なくとも１つのキーパー層は、前記２つの磁性層および前記第１アクセス線の組み合わせの外部に配置されている請求項４８のメモリセル。
【請求項５０】
２つの構造を備えており、前記構造のそれぞれが、非磁性導伝層によって分離され、かつ電気的接触が保たれている前記磁性層の２つを備えており、前記メモリセルは、前記２つの構造の間にあって、それらか絶縁された追加の導伝層をさらに備えている、請求項１に記載のメモリセル。
【請求項５１】
前記少なくとも１つのキーパー層は、前記２つの構造の外部に配置されている請求項５０に記載のメモリセル。
【請求項５２】
前記少なくとも１つのキーパー層は、前記追加の導伝層の中に配置されている請求項５０に記載のメモリセル。
【請求項５３】
前記複数の磁性層は、４つの磁性層を備えており、
前記複数のアクセス線は、前記磁性層を分離し、それらと電気的接触を保つ３つの非磁性導伝層を備えており、
前記メモリセルは、前記磁性層から絶縁された第４の非磁性導伝体をさらに備えており、
前記少なくとも１つのキーパー層は、前記磁性層および前記非磁性導伝体の組み合わせの外部に配置されており、
前記メモリセルは、２ビットの非破壊的読み出しおよび４ビットの破壊的読み出しのいずれかのために構成されている請求項１に記載のメモリセル。
【請求項５４】
前記少なくとも１つのキーパー層は、上部および下部キーパー層を備えており、
前記メモリセルは、電流を前記他の４つの非磁性導伝体に実質的に垂直に通す第５非磁性導伝体をさらに備えており、
前記第５非磁性導伝体は、前記上部および下部キーパー層の間に、かつ前記上部および下部キーパー層に隣接して配置されており、
前記メモリセルは４ビットの非破壊的読み出しおよび８ビットの破壊的読み出しのいずれかのために構成されている請求項５３に記載のメモリセル。
【請求項５５】
第１および第２センス線を備えたメモリデバイスであって、
それぞれのセンス線は、４つの磁性層を備えており、
前記磁性層は、非磁性導伝体層によって分離され、かつそれと電気的接触を保っており、
前記メモリデバイスは、前記第１および第２センス線の間に、それらから絶縁されて第１非磁性導伝体層を備えており、
前記メモリデバイスは、前記第１および第２センス線の上に、それらから絶縁されて第２非磁性導伝体層を備えており、
前記メモリデバイスは、前記第１および第２センス線および前記第１および第２非磁性導伝体層の組み合わせの外部に配置された少なくとも１つのキーパーを備えており、
前記メモリデバイスは、４ビットの非破壊的読み出しのために構成されているメモリデバイス。
【請求項５６】
前記少なくとも１つのキーパー層の１つは、前記第１非磁性導伝体層の中に配置されており、前記メモリデバイスは、８ビットの破壊的読み出しのためにも構成されている請求項５５に記載のメモリデバイス。
【請求項５７】
非磁性導伝体層によって分離され、かつそれと電気的接触を保っている第１および第２磁性層を備えている構造に記憶された情報を読み出しする方法であって、
前記構造の抵抗値を測定すること、
前記第１磁性層を第１の向きに反転するために充分ではあるが、前記第２磁性層を反転するためには不充分である第１信号を印加すること、
前記構造の前記抵抗値を２回目に測定すること、
前記第１磁性層を第２の向きに反転するために充分ではあるが、前記第２磁性層を反転するためには不充分である第２信号を印加すること、
前記構造の前記抵抗値を３回目に測定すること、
を備える方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
本出願は、２０００年７月１１日に出願された米国仮特許出願第６０／２１７，３３９号、多層化されたマルチレベル不揮発性ＶＬＳＩ磁気ＲＡＭ、および２００１年６月１８日に出願された米国特許出願、弁護士事件番号ＩＭＥＣＰ００６の優先権を主張しており、それぞれの全ての開示は全ての目的のためにここで参照によって援用される。
【０００２】
本発明はメモリ技術に関しており、特に巨大磁気抵抗を用いて磁気的に記憶された情報にアクセスするメモリに関する。
【０００３】
半導体ランダムアクセスメモリ（ＲＡＭ）は、この技術分野ではよく知られている。ＲＡＭは一般に多くの周辺回路とともにチップ上に集積されたメモリセルのセットを備えている。ＲＡＭは例えば、Ｐｏｒａｔらの「Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ｄｉｇｉｔａｌ Ｔｅｃｈｎｉｑｕｅｓ」Ｊｏｈｎ Ｗｉｌｅｙ、１９７９年に記載されており、その全体が全ての目的のためにここで参照により援用される。一般にＲＡＭ回路は、アドレシング（アクセスの特定位置の選定）、電源供給、ファンアウト（複数負荷への信号の伝送）、および利用可能な出力信号を発生するために必要な環境づくりを含むいくつかの機能を果たす。ＲＡＭメモリにおいては、アドレシング方法は、望ましいセルへのランダムなアクセスを許容し、アクセス時間はセル位置に依存しない。そして選択された部分は利用するために抽出される。ＲＡＭは一般にＣＰＵに匹敵する程度にじゅうぶん速く、しかし一般には大容量記憶には高価すぎる。さらにメモリへの電源が失われるとその内容も失われるという意味でスタティックＲＡＭ（ＳＲＡＭ）およびダイナミックＲＡＭ（ＤＲＡＭ）は共に揮発性である。ＤＲＡＭはまた、定期的なリフレッシュが必要である。よってＤＲＡＭまたはＳＲＡＭを長期記憶に用いることは実用的ではない。
【０００４】
電子的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）および読み出し専用メモリ（ＲＯＭ）は、ＲＡＭに対する不揮発代替品である。しかし、そのようなメモリはリフレッシュサイクルを必要としない反面、一回しかプログラムできないという明らかな欠点を有する。電気的に書き換え可能な読み出し専用メモリ（ＥＡＲＯＭ）、電気的に消去可能な読み出し専用メモリ（ＥＥＲＯＭ）、またはフラッシュ（アプリケーションに最適化されたＥＰＲＯＭ）のような、繰り返し書き込みできる他の不揮発性半導体メモリは、長期記憶のための磁気記憶のような信頼性を提供するには程遠い。
【０００５】
半導体メモリ技術は、そのさらなる発展の基本的な限界に急速に近づきつつある。半導体メモリ産業が直面する技術的な困難は、Ｐａｕｌ Ｐａｃｋａｎの論文「Ｐｕｓｈｉｎｇ ｔｈｅ Ｌｉｍｉｔｓ」、Ｓｃｉｅｎｃｅ誌、１９９９年９月２４日、ｐ．２０７９によく要約されており、その全体が全ての目的のためにここで参照によって援用される。
【０００６】
上述の従来メモリの欠点を鑑みて、情報記憶の全く新しいパラダイムの基礎として、磁気抵抗および巨大磁気抵抗（ＧＭＲ）のような代替物をますます求めるようになってきている。ＧＭＲは、連続する磁性層群における磁化Ｍの相対的方向に依存して、磁気多層フィルム（交互に設けられた磁気および非磁気金属層からなる）を通過する伝導電子が受ける抵抗の差を意味する。磁性層のいくつかは記憶に用いられえ、いくつかは記憶および読み出しの双方に、そして他のものはキーパーとして用いられうる。実際、読み出し層でさえも読み出しサイクル時間の一部の間には短時間、情報を記憶することができる。キーパー層を、情報を記憶するそれらの層から区別するために、つまりサイクルの一部だけか、またはサイクルが完了した後までかを区別するために、以後、キーパー（および絶縁）層以外の全てを「記憶層」と呼ぶ。
【０００７】
磁気フィルム中のＧＭＲは、導電電子のうち、そのスピンが磁化ベクトルと平行なものと、そのスピンが磁化ベクトルと反平行なものとの間のエネルギー差から生まれる。磁化が大きいほど、巨大磁気抵抗も大きくなる。ＧＭＲに基づくメモリ技術の例は、１９９６年１２月２４日に付与された米国特許第５，５８７，９４３号、ＮＯＮＶＯＬＡＴＩＬＥ ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ ＭＥＭＯＲＹ ＷＩＴＨ ＦＵＬＬＹ ＣＬＯＳＥＤ ＦＬＵＸ ＯＰＥＲＡＴＩＯＮに記載されており、その全体が全ての目的のためにここで参照によって援用される。そのような技術に基づくメモリセルの動作例が図１を参照しながらここで説明される。
【０００８】
図１は、ＧＭＲ交換結合された３層フィルムを示す。２つの磁性層１３０および１３４は、非磁性層１３２によって分けられている。２つの磁性層は、それらの間の交換結合よりも大きい値だけ異なる保磁力Ｈｃを有しており、層１３０は高い保磁力を有し、層１３４は低い保磁力を有する。フィルムの断面１３６はループのそれぞれの部分における磁化を示す。
【０００９】
右上の象限から始めると、上下の層１３０および１３４共に同じ方向に飽和している。もし印加された磁界Ｈが実質的にゼロまで減少され、さらに方向が逆転されると、左上の象限の断面によって示されるように、低い保磁力を持つ層が先に反転（スイッチング）する。この反転は、磁界が、低保磁力層の保磁力と結合磁界との和に等しいときに起こる。
【００１０】
印加された磁界Ｈが負の方向に増加されると、左下の象限に示されるように、高い保磁力を持つ層が方向を反転する。この反転は、磁界が、高保磁力層の保磁力よりも交換結合の値だけ少ないものに等しいときに起こる。よって反転はこのようなフィルムでは２段階で行われる。
【００１１】
図１のメモリセルの読み出しは、ワード線の１つから印加される磁界によって得られる、磁化の変化に応じた抵抗の変化を測定することによって非破壊的なやりかたで達成される。磁界の印加は一時的に低保磁力層を反転させる。交換バイアスが低保磁力層の保磁力を越えるこの例では、この層は、ワード線の電流が切断されるときにリセット、つまり元へ反転する。図２（ａ）および図２（ｂ）は、三角波状のワード電流１８２が印加されたときの抵抗信号１８０を示す。図２（ａ）は、「ゼロ」状態に対応する信号を示し、図２（ｂ）は、「１」状態に対応する信号を示す。
【００１２】
持続性および信頼性に関連した明らかな優位性に加えて、ＧＭＲ技術に基づいたメモリは、従来の半導体メモリに匹敵し、かつそれに勝る密度を達成した。しかしより高い密度を達成することが望ましい。
【００１３】
【発明の概要】
本発明によれば、個々のＧＭＲメモリセルが多ビット情報を記憶するように構成される技術が提供される。つまり本発明は、複数の磁性層を有する多層化されたメモリセルを提供し、磁性層のそれぞれは磁気的に１ビットの情報を記憶する。複数のアクセス線は複数の磁性層と集積され、複数のアクセス線の選択されたものと巨大磁気抵抗効果を用いて、磁性層の選択されたものそれぞれに記憶された情報のビットが独立にアクセスされるように構成される。メモリセルはさらに少なくとも１つのキーパー層を含む。記憶層、アクセス線、および少なくとも１つのキーパー層は、実質的に閉磁束構造を構成する。
【００１４】
本発明の性質および優位性のさらなる理解は、明細書の残りの部分および図面を参照して理解されうる。
【００１５】
【発明の実施の形態】
本発明の具体的な実施形態は、磁気抵抗メモリセルの情報記憶密度が高くなる手法を提供する。後述するように、この増加を達成するためにさまざまなアプローチが、本発明の範囲から離れることなくとられうる。例えばある実施形態によれば、図１の記憶要素は１ビットではなく２ビットの情報を記憶するために用いられうる。つまり、図１のメモリセルの動作説明を参照すれば、セルの記憶密度が充分に活用されていないことになり、すなわち２つの層が１ビットの情報を記憶するために用いられていることになる。したがって本発明は、そのようなメモリセルの両方の層が記憶のために用いられ、よってそのようなセルを用いるメモリデバイスの記憶密度を２倍にする手法を提供する。
【００１６】
さらに上述のように、本発明のさまざまな実施形態の磁性層のいくつかは記憶に用いられ、いくつかは読み出しに用いられ、いくつかは記憶および読み出しの両方に用いられ、他のものはキーパーとして用いられる。すなわち、読み出し層でさえも読み出しサイクル時間の一部の間には短時間、情報を記憶することができる。したがってキーパー層を、情報を記憶するそれらの層から区別するために、つまりサイクルの一部だけか、またはサイクルが完了した後までかを区別するために、以後、キーパー（および絶縁）層以外の全てを「記憶層」と呼ぶ。この語の使用は統一をとるためであって、本発明の範囲を限定するために用いられるべきではない。図１に示されたようなメモリセルの記憶容量の手法の具体的な実施形態がここで図３および４を参照しながら説明される。
【００１７】
図３は低保磁力記憶層３０４および高保磁力記憶層３０６を有するメモリセル３０２の４つの磁化の状態を示す。図に示されるように、状態のそれぞれはユニークな２ビットの組み合わせを表現する。つまり、状態「００」は両方の記憶層が右に磁化されているように示されており、状態「１１」は両方の記憶層が左に磁化されているように示されている。この状態の磁化ベクトルは平行なので、それらは比較的低い抵抗を呈する。対照的に、状態「０１」および「１０」は、共に反対向きの磁化ベクトルによって特徴づけられ、つまりＧＭＲ効果のために、平行ベクトルに比べ比較的高い抵抗状態を示す。
【００１８】
当業者であれば状態のそれぞれがどのようにメモリセル３０２に書き込みしうるかは理解できよう。つまり先ず層３０６が層の保磁力を超える磁界を印加することによって磁化される。その低い保磁力のため、少なくとも始めは、層３０４もまた同じ向きに磁化される。そして層３０４の反平行の状態は、層３０４の保磁力を超えはするが、層３０６のそれを超えない程度に充分な反対向きの第２磁界を印加することによって書き込みされうる。
【００１９】
メモリセル３０２に記憶された情報の読み出しが図４を参照して説明される。以下に述べるように、読み出しプロセスはセルの初期状態によって異なる。まず多層セルと関連する抵抗値Ｒ１が、セルが初期状態であるときに測定される（カラム１）。そして層３０４の保磁力を越え、層３０４を特定の方向、例えば示されるように右に磁化するのに充分な磁界が印加される。そして磁界の印加の後に抵抗値Ｒ２が測定（カラム２）され、Ｒ１およびＲ２の差が決定される（カラム３）。示された例においては、もしＲ２−Ｒ１がゼロよりも小さければ、セルの初期状態は「０１」状態であると決定される。同様にもしＲ２−Ｒ１がゼロよりも大きければ、初期状態は「１１」状態に対応する。そして初期状態がセルに再書き込みされる。
【００２０】
いっぽうもし、Ｒ１およびＲ２の間に差がなければ、初期状態は「００」または「１０」のどちらかである。もし必要なものが低保磁力層３０４の状態、つまりいずれの場合も「０」であるなら、それ以上の動作は行われなくてもよい。しかし、もし層３０６の状態が決定されなければならないなら、第１の磁界と反対の向きに第２の磁界が印加されえて、層３０４の磁化を反転、つまりこの例では左向きに反転させ、第３の抵抗値Ｒ３が測定される（カラム４）。もしＲ３−Ｒ２がゼロよりも大きければ、初期状態は「００」であると決定され、もしゼロよりも小さければ、初期状態は「１０」であると決定される（カラム５）。初期状態はそれからセルに再書き込みされる。
【００２１】
本発明の具体的な実施形態（図４を参照して上述のような）は異なる保磁力を有する層群（例えば層３０４および３０６）を言及しているが、本発明の他の実施形態は、記憶および読み出しを実現させる代替の機構によって同じ保磁力を有する層を用いることに注意されたい。そのような機構の例としては、同じ保磁力を有する近傍の層を反転させることなくある層を反転する、局所化された磁界の利用がある。そのような実施形態の例が後述される。
【００２２】
本発明の様々な他の実施形態によれば、複数ビット情報が記憶されうる情報メモリセルの設計が提供される。２、３、または４ビットの情報が記憶されえて、破壊的読み出し（ＤＲＯ）または非破壊的（ＮＤＲＯ）読み出しを利用する具体的な実施形態が後述される。しかしこれらの設計の具体的なものが、記載されたものよりもより多くのビットの情報を記憶するために一般化されうることがわかるだろう。例えば記載された実施形態の具体的なものを参照しながら、同じ構成に記憶される情報のビット数の２倍までが記憶されるＤＲＯ構成として、ＮＤＲＯ構成もまた用いられうることがわかるだろう。
【００２３】
ＤＲＯを利用する３つの実施形態が図５および６を参照しながら説明される。記載されたそれぞれの実施形態は、コバルト記憶層、銅アクセス線、およびダブルキーパーを利用する。しかし、これらの要素の様々なもののために、本発明の範囲を逸脱することなく、様々な材料が用いられうることがわかるだろう。
【００２４】
図５は、２ビット情報を記憶するように構成されたメモリセル５０２を示す。コバルト層５０４および５０６が備えられ、それらにおいて、情報の個々のビットがそれぞれに関連する磁化ベクトルによって表現されるように記憶される。具体的な実施形態によれば、層５０４および５０６の保磁力は実質的に等しい。銅ワード線５０８および統合されたセンスディジット線５１０は、読み出しおよび書き込みアクセスをセル５０２に与えるために設けられている。トップおよびボトムキーパー５１２および５１４は、メモリセル５０２が実質的に閉じた磁束構造であることを確かにするために設けられている。このような二重キーパー構造は、磁気フィルムからの反磁界を大きく低減しはするが、ストリップラインからの磁界は妨げない。
【００２５】
絶縁層は、示された層の間の空白スペースで表現されていることに注意されたい。これらの層は、簡明さのために省略される。さらに様々な層は、説明のために様々な幅で示されている。しかし実際の実施形態の層は、典型的には同じ幅である。最後に、本願の図の垂直方向の大きさは、しばしば説明のために強調されている。
【００２６】
図５のメモリセルに基づくメモリモジュールは、米国特許第５，５８７，９４３号の単一ビットメモリセルに基づくメモリモジュールに似ており、ここで参照によって援用される。つまり、そのようなメモリモジュールは、ｘ方向に向いたワード線、およびｙ方向に向いたセンスディジット線を有する。マトリクスの選択は、ワード線およびセンスディジット線を選択するために行われ、ローレベルゲートおよびセンスアンプはセンスディジット線のために設けられる。
【００２７】
右手の法則を適用することによって図５のダイビットメモリセル５０２に書き込みをする方法が理解できるだろう。つまりワード線５０８の電流がセンスディジット線５１０中のそれと平行で、大きさが同じであるなら、これらの線の間の磁界はゼロであり、つまりコバルト層５０４は磁界が印加されないことになる。しかしコバルト層５０６によって受けられる磁界は、２つの線からの磁界の寄与の総和である。よってコバルト層５０６は、線５０８および５１０の同じ極性の一致電流によって書き込みができ、そのときは、それらのそれぞれはそれ自身による磁界は層５０６の保磁力を越えられないが（つまりＨｃ未満）、もう一方の線からの磁界と合成されるとき、層５０６に磁化を与えるのに充分になる（つまりＨｃよりも大きい）。
【００２８】
一方、ワード線５０８の電流が、センスディジット線５１０中のそれと反平行であり、電流の大きさが実質的に等しいなら、線５０８および５１０の外の合成された磁界は実質上ゼロとなり、線の間の磁界、つまりコバルト層５０４によって受けられる磁界は２倍になる。よってコバルト層５０４は、ワード線およびセンスディジット線の反対の極性の一致電流によって書き込みができ、そのときは、それらのそれぞれは、Ｈｃ未満の磁界を持つが、合成された総和はＨｃよりも大きい。
【００２９】
具体的な実施形態によれば、ダイビットメモリセル５０２を読み出しする手順は、いくつかのステップを含む。まず、センスディジット線５１０の抵抗が測定される。そして既知の論理状態、つまり「１」が、上述のようにアクセス線５０８および５１０中の一致電流でコバルト層５０４に書き込みされる。そしてセンスディジット線５１０の抵抗が再び測定される。もしそれが変化すれば、層５０４の初期状態、つまり層５０４に元々記憶された情報のビットは、現在の状態と異なるはずで、つまりもし層に「１」が書き込みされたら、それは以前は「０」だったはずである。もし抵抗が変化していなければ、反対の結論が得られ、つまり元々層５０４に記憶された情報のビットは現在の状態と同じである。
【００３０】
層５０６の状態は、その後、層５０６の状態を反転し、結果として生じる抵抗を最後の抵抗測定と比較することによって決定される。そして層５０６の状態は、抵抗増加か減少かによって決定されうる。例えば、もしボトム層が「１」から「０」に反転され、抵抗が減少すれば、トップ層は「０」であるはずで、つまり二つの層の磁化ベクトルは平行である。対照的に、もしそのようなシナリオで抵抗がそのような反転の後に増加したなら、トップ層は「１」であるはずで、つまり二つの層の磁化ベクトルは今度は反平行である。読み出し操作の後に、層５０４および５０６の元々の状態は必要に応じて再書き込みされうる。
【００３１】
もちろん、読み出し操作は、上述のように記憶層の両方の状態を決定するために行われてもよいし、または記憶層のどちらかの状態を別々に決定するために行われてもよい。
【００３２】
メモリセル５０２の構造の変更は本発明の範囲を逸脱することなく行い得ることが理解できるだろう。例えば、それぞれの保磁力または記憶層５０４および５０６の組成が変更されうる。具体的な実施形態によれば、パーマロイが魅力的な選択肢であり、これは駆動電流の要件を緩和するからである。さらに、メモリセル５０２にアクセスするために用いられる電流の電流振幅は、本発明の原理によるイネーブル動作に必ずしも等しくなくてもよい。
【００３３】
図６は、３または４ビットの情報を記憶するための様々な具体的な実施形態により構成されたメモリセル６０２を示す。図５のメモリセル５０２のように、層間のギャップにある絶縁層は示されておらず、垂直方向の大きさは簡明さのために強調されている。さらに実際の実施形態においては、層とアクセス線とは同じ幅であるが、説明のためにここでは異なるように描かれている。
【００３４】
メモリセル６０２は、４つのコバルト記憶層６０４、６０６、６０８および６１０を有しており、これらのそれぞれは１ビットの情報を記憶できる。セルのアクセス線は、銅ワード線６１２、銅センスディジット線６１４、および銅禁止線６１６を含む。「禁止線」という語は、セル当たり３本の線を用いて、マージンを増すために用いられていた旧式のフェライトコアメモリの禁止線を参照して用いられている。本発明の禁止線は、対称性を崩すために用いられている。具体的な実施形態によれば、本発明の禁止線はアレイ中の全てのビットをリンク（カバー）する。他の実施形態によれば、禁止線はアレイ中の全てのビットをリンクするわけではない。むしろそれらはアレイを対角線に沿って走るように構成されて、それら自身の選択マトリクスと共に設けられている。
【００３５】
以下に明らかになるように、３ビット実施形態においては、記憶層６０４および６１０の磁化状態（およびよってそこに記憶された情報）は、独立ではない。つまり、それぞれは互いに逆の向きに磁化されている。他の実施形態（後述）によれば、この対称性は様々な手法を用いて崩すことができ、それにより４つの記憶層のそれぞれが独立に書き込みおよび読み出しできる。
【００３６】
３ビット実施形態によれば、メモリセル６０２の記憶層は、実質的に等しい保磁力によって特徴づけられ、３本のアクセス線中に一致電流を異なる組み合わせで印加することによって書き込みされうる。印加された電流の結果で発生された磁界は、以下で与えられる：
【００３７】
Ｈ１＝ｋ｛−Ｉｗ−Ｉｉ−Ｉｄ｝　（１）
Ｈ２＝ｋ｛Ｉｗ−Ｉｉ−Ｉｄ｝　（２）
Ｈ３＝ｋ｛Ｉｗ＋Ｉｉ−Ｉｄ｝　（３）
Ｈ４＝ｋ｛Ｉｗ＋Ｉｉ＋Ｉｄ｝　（４）
【００３８】
ここでＩｗ、Ｉｉ、およびＩｄは、ワード線、禁止線、およびセンスディジット線の電流にそれぞれ対応し、Ｈ１〜Ｈ４は、層６０４〜６１０の磁界にそれぞれ対応し、ｋは、線幅に反比例する比例係数で、１ミクロン幅についてｍＡあたり６　Ｏｅに等しい。
【００３９】
これらの方程式から、層６０６および６０８はそれぞれ、セル中の他の層を反転しない電流パルスの組み合わせで反転されえることがわかるだろう。例えば、もしＩｗ＝＋Ｈｃ／３ｋかつＩｉ＝Ｉｄ＝−Ｈｃ／３ｋなら、層６０６における磁界は、Ｈｃであり、層６０４および６０８における磁界は、Ｈｃ／３であり、層６１０における磁界は−Ｈｃ／３である。つまり、要求された記憶層と他の記憶層のそれぞれとの間には３対１の比が存在する。しかしまた、この具体的な実施形態においては、層６０４および６１０の保磁力は実質的に等しく、これらの層は独立には反転しないことがわかるだろう。つまり、これら２つの層の１つを反転する磁界の組み合わせは、もう１つを逆向きに反転する。よって層６０４および６１０がこのように相互依存しているそのような実施形態においては、メモリセル６０２には３ビットの情報しか記憶されないし、それから取り出せえない。
【００４０】
３ビットメモリセル６０２の情報を読み出しするには、ワード線６１２およびセンスディジット線６１４のための制御電子回路は同じである。つまりローレベルゲートおよびプリアンプは、ワード線、実際にはワードセンス線のそれぞれの構造の終端に位置する。個々のコバルト記憶層の読み出しは、ダイビットメモリセル５０２について上述したのと同じように達成される。つまり、関心のある記憶層が接続されているアクセス線の抵抗が測定される。そして既知の論理状態が関心のある記憶層に書き込みされ、関連するアクセス線の抵抗が再び測定される。もし抵抗が変化すれば、記憶層は、書き込みされたばかりの論理状態とは逆の状態に元々あった。もし抵抗が変化しなければ、現在の論理状態は元々の論理状態と同じであった。またダイビットメモリセル５０２を参照して上述したように、同じアクセス線に関連した他の記憶層の状態は、第１層を再び反転し、その抵抗が上昇するか、下降するかを決定することによって決定されえる。
【００４１】
様々な具体的な実施形態によれば、メモリセル６０２は、全て４つの記憶層が独立したビット情報を記憶するために用いられうるように改変できる。つまりメモリセル６０２は、４ビットの情報を記憶するのに充分な記憶層を有するのである。しかし上述のように、もし層の保磁力が実質的に等しいなら、記憶層６０４を特定の論理状態にする書き込みをおこなう電流パルスシーケンスは、どんなものでも、記憶層６１０を逆の状態に書き込みもしてしまう。
【００４２】
第１の実施形態によれば、メモリセル６０２は、層６０４および６１０の相互依存性につながる対称性を崩すもう１つのアクセス線を追加することによって、４ビットメモリセルになる。この実施形態は、追加のマスキングレベルと、追加されたアクセス線を制御する追加の選択マトリクスとを必要とし、具体的な実施形態においては、このアクセス線はトップキーパーの下に位置する。
【００４３】
第２の実施形態によれば、記憶層６０４および６１０は、充分に異なって作られており、それらの反転閾値は反転のために異なる磁界強度を必要とする。これは例えば、パーマロイ層をコバルト記憶層６０４の上に直接、堆積させることによって達成されうる。これにより層６０４は層６１０よりも低い保磁力を持つことになる。よって一致電流がアクセス線に印加されるとき、結果として生じる磁界は層６１０の前に層６０４に書き込みを行う。
【００４４】
第３の実施形態によれば、キーパーおよびコバルト記憶層の間の分離間隔は、反磁界が充分大きくなって対称性が崩れるように調節される。この実施形態は、完璧なキーパーであっても、キーパーから非ゼロの距離を空けている有限の大きさの磁性層の反磁界を完全にはキャンセルできないという事実を利用している。そのような反磁界は、磁界およびキーパーの間の距離に比例する。この反磁界は対称性を崩すのに用いられえて、層６０４および層６１０の双方が同じ状態に書き込みされるのを許す。例えばもし、層６０４および６１０の双方に「０」を書き込みしたいとすると、パルスの組み合わせはまず層６０４に「１」を書き込みし、「０」を層６１０に書き込みするように印加される。それから「１」が層６０６および６０８のそれぞれに書き込みされる。これの結果、反磁界が層６０４および６１０を「０」状態にバイアスしがちになる。よって、層６０４に「０」状態を書き込みする傾向があるパルスの組み合わせを後で印加するとき、層６１０だけが反転される。これにより層６０４および６１０の双方が同じ状態、つまり「０」になる。層６０６および６０８はそのあとで独立に書き込みされる。
【００４５】
メモリセル６０２の４ビット実施形態は、上述の３ビット実施形態とほとんど同様である。具体的な実施形態によれば、これは内側のビット（つまり層６０６および６０８）だけを反転し、かつ図５のダイビットメモリセル５０２を参照して記載された読み出し手順を用いることによってなされる。
【００４６】
本発明のさらなる具体的な実施形態によれば、増加された情報記憶密度を達成するために多層メモリセルが積層される。そのようなある実施形態によって設計された倍密度積層メモリセル７０２が図７に示される。メモリセル７０２は、セルのセンスディジット線として機能するＧＭＲフィルム構造７０４を含む。示された具体的な実施形態によれば、構造７０４は、３つの銅層７１４、７１６、および７１８によって分離された４つのコバルト層７０６、７０８、７１０、および７１２を有する多層ＧＭＲ構造である。またセルは銅ワード線７２２およびトップおよびボトムキーパー７２４および７２６を含む。二重キーパーの目的は、磁性層からの反磁界をキャンセルしつつも、アクセス線からの磁界を妨げないことにある。図示のために、非連続の層間の空白スペースに位置する絶縁層は示されておらず、セルの垂直方向の大きさは強調されている。
【００４７】
多層ＧＭＲ構造７０４中の逆向きの電流によって生じる磁界を示す図８（ａ）および８（ｂ）を参照して、メモリセル７０２の読み出しおよび書き込みが説明される。ＧＭＲ構造７０４から紙面の外へ向かって流れる電流は、図８（ａ）に示す磁界８０２を発生する。この磁界は上部の２つのコバルト記憶層７０６および７０８では左向きであり、下部の２つのコバルト記憶層７１０および７１２では右向きである。理解されるように磁界８０２は、層７０６および７１２ではより強く、層７０８および７１０ではより弱く、構造の中心ではゼロである。
【００４８】
図８ｂにおいては、電流の向きが逆であり、つまり紙面へと向かい、内側の層７０８および７１０の保磁力が磁界８０４によって越えられないように強さが弱められる。これにより示されるように層７０８および７１０ではなく、層７０６および７１２の反転が結果として生じる。この結果、それぞれのコバルト層がその隣接するものに反平行に磁化され、この構造はセンスディジット線７０４の最も高い磁気抵抗を生む。
【００４９】
銅の導伝率はコバルトのそれよりもずっと大きいので、センスディジット線７０４の電流の全てが銅層によって行われるという近似がなされうる。この近似を用いて、層７０６および７１２の磁界の大きさは、層７０８および７１０の磁界の大きさの約３倍であることがわかる。例えば銅層７１４からコバルト層７０８によって受けられる磁界は、銅層７１６からの磁界によってキャンセルされ、銅層７１８からの磁界成分しか残らない。対照的に、コバルト層７０６は、銅層のそれぞれからの正の磁界の寄与を受ける。磁界の大きさのこの差が、本発明の積層されたメモリセルの動作の基本となる。
【００５０】
本発明の具体的な実施形態によるダイビットメモリセル７０２の書き込みが図７および８を参照して説明される。この実施形態によれば、２つの内側のコバルト層７０８および７１０が情報を記憶するために用いられ、２つの外側のコバルト層７０６および７１２が情報を非破壊的に（つまりＮＤＲＯ）読み出しするために用いられる。メモリセルは、ワード線７２２およびセンスディジット線／ＧＭＲ構造７０４中の電流の一致によって書き込みされる。上述のように、センスディジット線７０４中の電流は、内側のコバルト層よりも外側のコバルト層においてずっと大きい磁界になるので、内側に擾乱を与えることなく外側を反転することが可能である。
【００５１】
センスディジット線７０４中の電流は、コバルト層７０８中に、コバルト層７１０によって受けられる磁界と大きさが等しく、向きが逆の磁界を結果として生じる。ワード線７２２に一致電流が印加されるとき、結果として生じる磁界は層７０８および７１０のうち一方の磁界に加わり、他方からは減じられる。これにより層７０８および７１０のうちのいずれか一方に書き込みをし、他方に擾乱を与えないことが可能になる。それで例えば、層７１０に書き込みをするためには、層７１０において大きさＨＣ／２の磁界を生む電流がセンスディジット線７０４に紙面から出る向きに印加される（図８を参照）。１／３の大きさの電流が一致するようにワード線７２２に同じ向きで印加され、これにより層７１０において大きさＨＣ／２の別の磁界が生じる。合成された磁界は、層７１０を反転するのに充分な大きさＨＣを持つ。しかし、層７０８における第１の磁界の寄与が−ＨＣ／２なので、２つの磁界はキャンセルし、層７０８は反転しない。
【００５２】
ダイビットセル７０２に記憶された情報を読み出しするためには、センスディジット線の読み出し電流の大きさは、書き込み電流のそれの１／３である。これにより、層７０６においてはＨＣ／２の磁界が発生し、層７１２においては−ＨＣ／２の磁界が発生する。層７０８および７１０において結果として生じる磁界はＨＣ／６の大きさであり、よってこれらの層には反転を起こさない。層７０８の情報を読み出しするためには、層７０６が書き込みされ、つまり第１の向きに磁化され、センスディジット線７０４の抵抗が測定される。そして層７０６は、逆の向きに書き込みされ、抵抗が再び測定される。そして二つの抵抗測定値が比較される。層７０６および７０８が同じ向きに磁化されているとき抵抗はより低く、逆の向きに磁化されているときにはより高い。よって層７０８の磁化の向き、つまり層７０８に記憶された論理状態は抵抗値の比較から決定されうる。層７１０の読み出しは、おなじ手順を層７１２に用いて達成される。
【００５３】
本発明の別の実施形態によって設計された４倍密度積層メモリセル９０２が図９に示される。メモリセル９０２は、セルのセンス線として機能する２つのＧＭＲフィルム構造９０４および９０５を含む。本発明の具体的な実施形態によれば、構造９０４および９０５のそれぞれは図７、８（ａ）および８（ｂ）に示すＧＭＲフィルム構造と同様に設計されている。つまり図９に示す実施形態は、４ビットの情報の記憶を実現するために、図７のダイビットメモリセル７０２の単一ＧＭＲ構造を二つ積層している。
【００５４】
ダイビットセル７０２のように、クワドビットセル９０２の４ビットの情報は、センス線９０４および９０５のそれぞれの２つの中央のコバルト層に記憶される。センス線９０４の上部および下部データビット層上の磁界は、それぞれＨ１およびＨ２と表記される。センス線９０５の上部および下部データビット層上の磁界は、それぞれＨ３およびＨ４と表記される。用語ｋは、メモリ中のそれらの層の幅を持つストリップラインの表面における磁界および電流の比例関係の定数を表現するために用いられる（ライン１ミクロン幅についてｍＡあたりｋ＝６　Ｏｅであり、ストリップラインの幅に反比例する）。上部センス線９０４中の電流は、ｉ１で表記される。銅ディジット線９０６中の電流は、ｉ２で表記される。下部センス線９０５中の電流は、ｉ３で表記される。これらの定義を用いて、４つの情報記憶層における４つの磁界は、以下で与えられる：
【００５５】
Ｈ１＝ｋ（ｉ１／３＋Ｉ２＋Ｉ３）　（５）
Ｈ２＝ｋ（−ｉ１／３＋Ｉ２＋Ｉ３）　（６）
Ｈ３＝ｋ（−ｉ１−Ｉ２＋Ｉ３／３）　（７）
Ｈ４＝ｋ（−ｉ１−Ｉ２−Ｉ３／３）　（８）
【００５６】
クワドビットセル９０２は、ダイビットセル７０２のセンスディジット線７０４のように、２つのセンス線９０４および９０５のそれぞれに同じ制御電子回路、つまりローレベルゲートおよびプリアンプを有する。方程式５〜８から、クワドビットセル９０２の４つの情報記憶層のそれぞれが、センス線９０４および９０５、ディジット線９０６およびワード線９０８中の一致電流パルスの適当な組み合わせによって他とは独立に書き込みされうる。
【００５７】
図７のダイビットメモリセル７０２を参照して上述された読み出しおよび書き込み手法は、ＮＤＲＯクワドビットメモリセル９０２に記憶された情報を読み出しするためにも用いられうる。それで例えば、読み出しは、関心のある記憶層がその一部であるセンス線の抵抗の測定から始まる。そして関心のあるデータビットに最も近い外側の層が特定の論理状態、例えば「０」に書き込みされる。その層を含むセンス線の抵抗がそれから再び測定され、２つの抵抗測定値が比較される。もし外側の層に「０」が書き込みされ、かつセンス線の抵抗が上昇していれば、関心のあるデータビットは「１」であり、もし抵抗が減少していれば、関心のあるデータビットは「０」である。もし２つの測定値の間に抵抗の変化がなければ、関心のあるデータビットに最も近い外側の層に逆の状態、つまり「１」が書き込みされ、センス線の抵抗が再び測定される。もし抵抗が減少していれば、関心のあるデータビットは「１」である。もし抵抗が上昇していれば、関心のあるデータビットは「０」である。
【００５８】
本発明の具体的な実施形態によれば、図１０に示すように本発明の様々なメモリセルがメモリアレイ１０００に構成されうる。アレイのメモリセルは、Ｓ字状のワード線１００２が垂直アクセス線１００４と重なるところに位置しており、このアクセス線は例えばダイビットセル７０２のような多層センスディジット線か、またはクワドビットセル９０２のような別々のセンス線およびディジット線を備えている。
【００５９】
他の実施形態によれば、本発明のダイビットおよびクワドビットメモリセルのビット密度は、そのデバイス中のアレイ１１００中のワード線の形状を変えて、別々のセンスおよびディジット線を用いることによってさらに２倍にされうる。これは図１１ａおよび１１ｂを参照して理解されうる。そのような実施形態によれば、ワード線１１０２は直線であり、かつ別々であるセンス線およびディジット線（それぞれ１１０４および１１０６）と直交する。図１１ｂは、ダイビットセルの実施形態を示す。しかし同じ考え方がクワドビットセルの実施形態にも適用されうることが理解されるだろう。
【００６０】
図１０および１１ａのアレイデザインを比較すれば容易にわかるように、アレイ１１００中のワード線間の間隔は、アレイ１０００に比較して１／２に減少され、それに伴いビット密度は２倍になっている。図１０の設計によるワード線の役割と、図１１ａのそれとは基本的な違いがあることに注意されたい。双方の設計において、ディジット線は、磁化容易軸の向きに半反転磁界を与える。図１０の設計では、ワード線はまた、ワード線およびディジット線によって寄与される磁界が同じ向きであり、算術的に加算するように、磁化容易軸の磁界を与える。図１１ａの設計では、ワード線は、磁化容易軸と直交する向きの磁化困難軸を与える。このことは二つの結果を生む。磁化は一部は磁化困難軸に向かって回転され、ディジットおよびワード線からの磁界は算術的にではなく、ベクトル的に加算される。結果として生じるベクトル的に加算された磁界の一部回転された磁化に沿った成分が、反転磁界を与える。
【００６１】
本発明は特に具体的な実施形態を参照しながら示され、説明されてきたが、当業者には開示された実施形態の形式および詳細は、本発明の精神および範囲から離れることなく変更することができることが理解されよう。例えば、いくつかの実施形態は、磁性層としてコバルト層が言及され、非磁性層として銅が言及されるように説明されてきた。しかしながら、ここで説明された具体的な実施形態におけるコバルト層は、他の導伝性磁性アロイ、例えば本発明の範囲を逸脱することなく、パーマロイを含む層と置き換えされてもよい。さらにいくつかの実施形態における非磁性銅層は、様々な適切な非磁性導伝体、例えば銀、金、またはクロムなどのいずれと置換されてもよい。
【００６２】
さらにダイビットセル７０２の上部の２つの磁性層（７０６および７０８）は、下部の２つの層（７１０および７１２）に擾乱を与えることなく、別々に読み出しでき、逆もまた可能であるので、中心の銅層（７１６）を窒化珪素または二酸化珪素のような絶縁層で置き換えすることも可能である。絶縁層の置き換えは、例えば、そうでなければ金属の導伝性フィルムで分離されている２つの磁性フィルム間の結合効果を緩和するために有利でありうる。そのような結合は２つの磁性フィルムの磁化をアラインさせる傾向にある。もし両側の磁性フィルムが銅フィルムを通して２つの隣接する磁性体に結合されると、この結合は２倍の強さになり、中間の磁性フィルムが独立に振る舞うのをより困難にしてしまう。銅フィルムのうちの１つを絶縁フィルムと置換することは、結合を弱め、それによりそれに関連したマイナスの効果をも減らす。
【００６３】
さらに、ここに説明されたメモリセル構造の様々なものは、ＮＤＲＯおよびＤＲＯの双方に、つまり図５、７、および９の構造に用いられうること、およびここに説明されたもの以上の追加の磁性層および記憶容量を有するメモリセルが考えられることは理解されるだろう。
【００６４】
ここでは選択および制御回路は、本発明による関連する様々なメモリセルおよびアレイについて言及されてきた。この回路は、従来の半導体電子技術、および従来のメモリ技術による選択および制御回路のよく知られた設計を用いて実現されえる。しかしながらそのような選択および制御回路は、１９９９年７月２７日に交付された米国特許第５，９２９，６３６号、「ＡＬＬ−ＭＥＴＡＬ ＧＩＡＮＴ ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ， ＳＯＬＩＤ−ＳＴＡＴＥ ＣＯＭＰＯＮＥＮＴ」に記載された全金属ＧＭＲ電子技術を用いて実現されえ、この特許はその全体が全ての目的のためにここで参照によって援用される。よって本発明の範囲は添付の特許請求の範囲を参照して決定されるべきである。
【図面の簡単な説明】
【図１】ＧＭＲメモリセルの動作を示す図である。
【図２】ＧＭＲメモリセルの動作を示す図である。
【図３】ダイビットＧＭＲメモリセルの磁化状態を示す図である。
【図４】本発明の具体的な実施形態によるＧＭＲメモリセルの動作を示す図である。
【図５】本発明のある具体的な実施形態によって設計されたダイビットメモリセルを示す図である。
【図６】本発明の他の具体的な実施形態によって設計されたトリプルまたはクワドビットメモリセルを示す図である。
【図７】本発明のさらに他の具体的な実施形態によって設計されたダイビットメモリセルを示す図である。
【図８】ＧＭＲ薄膜構造における磁界および電流の関係を示す図である。
【図９】本発明のさらなる具体的な実施形態によって設計されたクワドビットメモリセルを示す図である。
【図１０】本発明によって設計されたメモリセルのアレイの簡略図である。
【図１１ａ】他の実施形態によるメモリセルの他のアレイの簡略図である。
【図１１ｂ】本発明によって設計されたさらに他のダイビットメモリセルを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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