(57)【要約】【課題】ディスプレイ装置を提供する。【解決手段】装置（１００）は、（１）基板（１１０）と、（２）基板（１１０）上に設けられた表示素子とを備え、表示素子は、（ａ）第１の導体、（ｂ）第２の導体、（ｃ）第１の導体と前記第２の導体との間に設けられた光スイッチング材料を有し、（３）第１の導体に信号を電気的に結合するための基板（１００）を貫通するビアとを備える。【選択図】図１
2004533022.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた表示素子とを備え、前記表示素子は、
（ａ）第１の導体
（ｂ）第２の導体
（ｃ）前記第１の導体と前記第２の導体との間に設けられた光スイッチング材料
を有し、
前記第１の導体に信号を電気的に結合する、前記基板を貫通するビアを備える、装置。
【請求項２】
請求項１に記載の装置において、前記第１の導体は、前記基板に近い前記表示素子の片側にある、装置。
【請求項３】
請求項１に記載の装置において、前記第１の導体は、前記基板から遠い前記表示素子の片側にある、装置。
【請求項４】
請求項１に記載の装置において、前記基板上に設けられ、前記ビアに電気的に結合され、前記信号を前記第１の導体に与える構成要素をさらに備える装置。
【請求項５】
請求項４に記載の装置において、
前記表示素子は、前記基板の第１の側に設けられ、
前記構成要素は、前記基板の第２の側に設けられている、装置。
【請求項６】
請求項１に記載の装置において、前記光スイッチング材料は、光変調材料，発光材料，有機発光材料，無機発光材料，液晶，プラズマ生成物質よりなるグループから選ばれた材料を含む、装置。
【請求項７】
請求項１に記載の装置において、前記表示素子は、有機発光ダイオード（ＯＬＥＤ）および液晶（ＬＣ）よりなるグループから選ばれた構成要素を含む、装置。
【請求項８】
基板と、
前記基板上に設けられ、
（ａ）複数の導体を有する第１の層
（ｂ）複数の導体を有する第２の層
（ｃ）前記第１の層と前記第２の層との間に設けられた光スイッチング材料
で構成される複数の表示素子と、
前記第１の層内の前記複数の導体のうちの１つの導体に信号を電気的に結合する、前記基板を貫通するビアとを備える、装置。
【請求項９】
請求項８に記載の装置において、前記第１の層は、前記基板に近い前記複数の表示素子の片側にある、装置。
【請求項１０】
請求項８に記載の装置において、前記第１の層は、前記基板から遠い前記複数の表示素子の片側にある、装置。
【請求項１１】
請求項８に記載の装置において、前記基板上に設けられ、前記ビアに電気的に結合され、前記信号を前記第１の層内の前記複数の導体のうちの１つの導体に与える回路をさらに備える装置。
【請求項１２】
請求項１１に記載の装置において、
前記複数の表示素子は、前記基板の第１の側に設けられ、
前記回路は、前記基板の第２の側に設けられている、装置。
【請求項１３】
請求項８に記載の装置において、前記光スイッチング材料は、光変調材料，発光材料，有機発光材料，無機発光材料，液晶，プラズマ生成物質よりなるグループから選ばれた材料を含む、装置。
【請求項１４】
請求項８に記載の装置において、前記表示素子は、有機発光ダイオード（ＯＬＥＤ）および液晶（ＬＣ）よりなるグループから選ばれた構成要素を含む、装置。
【請求項１５】
請求項８に記載の装置において、
前記複数の表示素子は、アレイに構成され、
前記第１の層内の前記複数の導体は、複数の行導体を含み、
前記第２の層内の前記複数の導体は、前記複数の行導体とは直交するようにパターニングされた複数の列導体を含む、装置。
【請求項１６】
請求項８に記載の装置において、前記複数の表示素子は、前記複数の表示素子のうちの隣接表示素子間のピッチがほぼ一定になるように構成されている、装置。
【請求項１７】
請求項８に記載の装置において、
前記複数の表示素子は、アレイに構成され、
前記アレイは、アレイのマトリクス（マトリクス配列）に構成された複数のアレイのうちの１つである、装置。
【請求項１８】
請求項１７に記載の装置において、
前記複数の表示素子は、前記複数の表示素子のうちの隣接表示素子間のピッチがほぼ一定になるように構成され、
前記アレイのマトリクス（マトリクス配列）は、前記アレイのマトリクスのうちの隣接アレイ間が、前記ほぼ一定のピッチで構成されている、装置。
【請求項１９】
基板と、
前記基板上に設けられ、
（ａ）複数の導体を有する第１の層、
（ｂ）複数の導体を有する第２の層、
（ｃ）前記第１の層と前記第２の層との間に設けられた光スイッチング材料
で構成される複数の表示素子と、
前記第１の層内の前記複数の導体のうちの１つの導体に信号を電気的に結合する、前記基板を貫通するビアとを備え、
前記複数の表示素子は、アレイに構成され、
前記アレイは、アレイのマトリクス（マトリクス配列）に構成された複数のアレイのうちの１つであり、
前記複数の表示素子は、前記複数の表示素子のうちの隣接素子間のピッチがほぼ一定になるように構成され、
前記アレイのマトリクス（マトリクス配列）は、前記アレイのマトリクスのうちの隣接アレイ間が、前記ほぼ一定のピッチで構成されている、装置。
【請求項２０】
基板と、
前記基板上に設けられた表示素子とを備え、前記表示素子は、
（ａ）第１の導体、
（ｂ）第２の導体、
（ｃ）前記第１の導体と前記第２の導体との間に設けられた光スイッチング材料
を有し、
前記第１の導体に信号を電気的に結合する、前記光スイッチング材料を貫通するビアを備える、装置。
【請求項２１】
請求項２０に記載の装置において、前記第１の導体は、前記基板に近い前記表示素子の片側にある、装置。
【請求項２２】
請求項２０に記載の装置において、前記第１の導体は、前記基板から遠い前記表示素子の片側にある、装置。
【請求項２３】
請求項２０に記載の装置において、前記基板上に設けられ、前記ビアに電気的に結合され、前記信号を前記第１の導体に与える構成要素をさらに備える装置。
【請求項２４】
請求項２３に記載の装置において、
前記表示素子は、前記基板の第１の側に設けられ、
前記構成要素は、前記基板の第２の側に設けられている、装置。
【請求項２５】
請求項２０に記載の装置において、前記光スイッチング材料は、光変調材料，発光材料，有機発光材料，無機発光材料，液晶，プラズマ生成物質よりなるグループから選ばれた材料を含む、装置。
【請求項２６】
基板上に表示素子を製造する方法であって、
前記基板を貫通する部分と、前記基板表面上の延長部とを有するビアを堆積する工程と、
前記基板上に第１の導体を堆積する工程と、
前記第１の導体上に光スイッチング材料を堆積する工程と、
前記光スイッチング材料の上に、第２の導体を堆積する工程とを含み、
前記ビアは、前記基板を貫通して、前記第１の導体または前記第２の導体の一方への信号経路を与える、方法。
【請求項２７】
請求項２６に記載の方法において、前記第１の導体を堆積する前に、前記基板上に絶縁体を、前記延長部のための開口を前記絶縁体内に残すパターンで堆積する工程をさらに含む方法。
【請求項２８】
請求項２７に記載の方法において、前記絶縁体を堆積した後に、前記絶縁体を化学機械的研磨（ＣＭＰ）で処理して、前記絶縁体の上面を平坦化する工程をさらに含む方法。
【請求項２９】
請求項２６に記載の方法において、前記第１の導体を堆積する工程は、前記第１の導体の端部にテーパをつける工程を含む、方法。
【請求項３０】
請求項２６に記載の方法において、前記第１の導体上に前記光スイッチング材料を堆積する前に、前記延長部の近辺の表面に絶縁体を堆積する工程をさらに含み、前記絶縁体は、前記第２の導体の厚さよりも大きい厚さを有する、方法。
【請求項３１】
基板と、
前記基板上に設けられた複数の表示素子とを備え、前記複数の表示素子は、アレイに構成され、
前記複数の表示素子への電気的接続のための、前記基板を貫通するビアを備える、装置。
【請求項３２】
基板と、
前記基板上に設けられた複数の表示素子とを備え、前記複数の表示素子は、アレイに構成され、前記アレイは、アレイのマトリクス（マトリクス配列）に構成された複数のアレイのうちの１つであり、
前記複数の表示素子への電気的接続のための、前記基板を貫通するビアを備える、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光ダイオード（ＯＬＥＤ）または液晶（ＬＣ）のような光スイッチング素子を利用するディスプレイに関し、特に、このような光スイッチ素子がバックプレーンまたは他の基板上に集積されているディスプレイに関する。
【背景技術】
【０００２】
ディスプレイは、アレイ状に配置された複数の表示素子または画素すなわちピクセルを有している。表示素子は、光スイッチング材料を有している。例えば、光を発生する（放射する）ＯＬＥＤ、または光を変調するＬＣである。ＯＬＥＤピクセルは、そこに電流が供給されると発光する種々の有機材料を用いることができる。ＬＣディスプレイは、無機材料を用いて、この無機材料に与えられる電界の関数として、光を変調する、すなわち光の位相を変化させる。
【０００３】
以下の説明は、主に、ＯＬＥＤディスプレイの動作に関係する。しかし、ここで説明する概念は、有機または無機の光スイッチング材料を利用するディスプレイにも関係する。
【０００４】
ＯＬＥＤピクセルの照度は、電流源または電圧源を有することができるピクセル回路によって制御される。定電流源は、アレイのピクセル間の輝度のより高い均一性を与えることが、一般的に知られている。これは、輝度の電流への依存性が、均一になる傾向がある一方、所定の電圧での多数のピクセルの輝度の均一性が低下する傾向にあるからである。
【０００５】
パッシブまたは通常のマトリクス駆動は、低解像度ＯＬＥＤディスプレイに用いられている。しかし、パッシブ駆動の解像度は、現在のところ、ＯＬＥＤ技術によって、１００カンデラ／ｍ2 の表示輝度レベルについて、約１００〜２００行に制限される。このようなディスプレイは、モバイル電話およびモバイル・ビデオ装置のような応用製品に対して、開発されている。Ｈｏｗａｒｄ等の米国特許第６，０２３，２５９号明細書は、ＯＬＥＤにパッシブ・マトリクス駆動電流を与える電流ドライバを開示している。
【０００６】
“オン”ピクセルの輝度の制御は、ピクセルに与えられる電圧または電流を決定するアナログ電圧の大きさを制御することによって、通常行われる。表示画像を変える従来の方法は、プロセッサに対するものであり、このプロセッサは、周期的かつ個々にディスプレイのピクセルの各々をアドレスするディスプレイ・コントローラのためのメモリを更新し、およびピクセルを“オン（ＯＮ）”または“オフ（ＯＦＦ）”して、ピクセル間の輝度レベルを要求のレベルにする。
【０００７】
パッシブ・マトリクスＯＬＥＤディスプレイのフォーマットは、一般的に小さく、例えば１００行（row）×１００列（column）である。この制限は、部分的には、このようなディスプレイをバックプレーンまたは他の大きい基板材料上に実現する経済的に実行できる技術の無いことによる。アクティブ・マトリクス・アモルファス・シリコン（ａ−Ｓｉ）またはポリシリコン（ｐ−Ｓｉ）のバックプレーンは、一般的に、電気的ストレスの関数としての薄膜トランジスタ（ＴＦＴ）しきい値電圧のシフトに苦しめられている。また、このバックプレーンは、低電流応用製品に対してのみ適しているとみなされる。というのは、ａ−Ｓｉデバイスは、ｃｍ2／Ｖ−ｓｅｃの単位を有するドリフトの故に、低移動度すなわち低電子輸送効率を有し、キャパシタへ電圧を供給し、かつ例えばアクティブ・マトリクスＬＣの電圧スイッチとしての動作に適している。ガラス上の従来のパッシブ・マトリクス・ディスプレイのフォーマットは、デュアル行スキャンで各列について２個のドライバを有する分割列ラインに対してさえ、３２０列×２４０行以下に制限される。また、大型パッシブ駆動ＯＬＥＤディスプレイは、パッシブ駆動動作に要求される大電流の故に、行電圧降下および列電圧降下が大きい。結晶シリコン（ｘ−Ｓｉバックプレーン）について、サイズは、約１インチ（対角長）ディスプレイに制限される。
【０００８】
ディスプレイ内に複数のピクセル回路を内蔵するときの更なる問題は、ディスプレイの集合的な素子を物理的に配分することの問題である。すなわち、ディスプレイは、有限な領域にピクセルおよびその付随回路を閉じ込めなければならず、しかも、均一な画像を与えるためには、ピクセル間に一定ピッチが保持されなければならない。
【０００９】
ＯＬＥＤ表示素子は、第１の導体に第２の導体との間に挟まれた有機材料を有している。ＯＬＥＤディスプレイの実現可能なサイズを制限するさらに他の問題は、各ＯＬＥＤ表示素子を形成するために、信号ライン、すなわち第１の導体および第２の導体を設けることの困難性に関係している。ＯＬＥＤ材料は、水によってダメージを受け、したがって水を用いるレジスト技術による従来のフォトリソグラフィック・パターニングには適さない。
【００１０】
従来技術による大きなフォーマットおよび大型のディスプレイ・バックプレーンの駆動技術は、高解像度または長寿命には適さない。適切な駆動回路を含む結晶シリコン（ｃ−Ｓｉ）チップは、ディスプレイのサイズを、約０．５ｉｎ2 （３．２ｃｍ2 ）に制限する。従来技術のパッシブまたはアクティブ・マトリクス・ディスプレイは、バックプレーン基板の表示素子側でアレイ・エッジからアレイへの接続を与える。
【００１１】
従来技術の１つの方法は、ディスプレイに配分されている数個のピクセルまたはアルファベット数字の表示セグメントのみを駆動するために、多くの微小ｃ−Ｓｉチップを用いるウェブ・ベース技術を含んでいる。この従来技術の方法は、これらのｃ−Ｓｉチップが、ディスプレイ内に多数あり、目に見えるので大型高解像度の直視型ディスプレイには、適さない。
【００１２】
比較的小さい（＜５．３インチ対角長）ポリシリコン薄膜トランジスタ（ＴＦＴ）アクティブ・マトリクスＯＬＥＤディスプレイが、最近報告され、示されている。いくつか欠点が存在する。第１に、ＴＦＴは、厚いゲート酸化物と比較的低い移動度とを有しているので、ＯＬＥＤを所望の輝度レベルに駆動するのに十分な電流を生成するために用いられる高ゲート／ソース間電圧および高ドレイン／ソース間電圧を必要とする。高電圧動作は、高電力消費につながる。第２に、ＴＦＴのしきい値および移動度は、使用中安定せず、パターン差のエージングによる欠陥が表れる。ＴＦＴの不安定性の結果は、ピクセルからピクセルへのＯＬＥＤ駆動電流が、異なるオン／オフ履歴を有するピクセル間で不均一になるという事実により生じる。１％のように低いパターンの均一性の差は、目に見えるので厄介である。今日までのところ、各ピクセルの使用を幾分平均化しようとするビデオ画像のみが、公に知られている。また、ＴＦＴは、低デューティ・サイクルのＡＣ動作を必要とする。これは、動作時間の関数として、しきい値電圧のシフトおよび移動度の低下を生じさせる、電荷トラップおよび結合破壊のような膜劣化メカニズムを避けるためである。ＡＣ動作は、ＴＦＴのゲート／ソース間電圧およびおそらくは等しい時間の間、反転されたドレイン／ソース間電圧を有すると言った追加の補償を要求し、したがってＯＬＥＤ発光のための時間を少ししか残さない。ＴＦＴ電荷トラップ時定数は小さいので、電荷トラップが急速に発生し、ディスプレイのフレームレートでの電圧反転を必要とする。ＯＬＥＤ発光に許される時間が少なくなればなるほど、ＴＦＴ駆動ビアスおよび電流が大きくなり、その結果、ＴＦＴ不安定性が大きくなる。さらに、大きなピーク電流は、ＯＬＥＤ効率を低くし、およびピーク電流が十分に大きければ、熱による不可避のＯＬＥＤ膜劣化につながる。ディスプレイのサイズおよび解像度のスケーリングの観点から、ピクセルの数が大きくなればなるほど、利用できる行走査時間が短くなり、劣化速度が悪くなる。これらの問題点は、（１）長寿命，（２）高解像度の大型ディスプレイ，（３）ラップトップ・モニタおよびデスクトップ・モニタのような固定画像に対して、不可能でないにしても、ＴＦＴバックプレーンを非常に面倒なものにする。
【００１３】
前述した欠点の故に、ＯＬＥＤディスプレイは、多くの他の通常のディスプレイ技術と同じように容易には商品化できなかった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、光スイッチング材料を含む表示素子が、バックプレーンまたは他の大型基板上に配置される改良されたディスプレイを提供する。本発明は、また信号がディスプレイ素子に貫通ビアを介してまたはバックプレーン上で与えられるディスプレイを提供する。
【課題を解決するための手段】
【００１５】
本発明の一実施例は、ディスプレイ装置である。この装置は、（１）基板と、（２）前記基板上に設けられた表示素子とを備え、前記表示素子は、（ａ）第１の導体、（ｂ）第２の導体、（ｃ）前記第１の導体と前記第２の導体との間に設けられた光スイッチング材料を有し、（３）前記第１の導体に信号を電気的に結合する、前記基板を貫通するビアを備える。
【００１６】
本発明の他の実施例は、（１）基板と、（２）前記基板上に設けられ、（ａ）複数の導体を有する第１の層、（ｂ）複数の導体を有する第２の層、（ｃ）前記第１の層と前記第２の層との間に設けられた光スイッチング材料で構成される複数の表示素子と、（３）前記第１の層内の前記複数の導体のうちの１つの導体に信号を電気的に結合する、前記基板を貫通するビアとを備える、装置である。
【００１７】
本発明のさらに他の実施例は、（１）基板と、（２）前記基板上に設けられ、（ａ）複数の導体を有する第１の層、（ｂ）複数の導体を有する第２の層、（ｃ）前記第１の層と前記第２の層との間に設けられた光スイッチング材料で構成される複数の表示素子と、（３）前記第１の層内の前記複数の導体のうちの１つの導体に信号を電気的に結合する、前記基板を貫通するビアとを備える。前記複数の表示素子は、アレイに構成され、前記アレイは、マトリクス配列に構成された複数のアレイのうちの１つである。前記複数の表示素子は、前記複数の表示素子のうちの隣接素子間のピッチがほぼ一定になるように構成され、前記アレイのマトリクスは、前記アレイのマトリクスのうちの隣接アレイ間が、前記ほぼ一定のピッチで構成されている。
【００１８】
本発明の他のディスプレイ装置は、（１）基板と、（２）前記基板上に設けられた表示素子とを備え、前記表示素子は、（ａ）第１の導体、（ｂ）第２の導体、（ｃ）前記第１の導体と前記第２の導体との間に設けられた光スイッチング材料を有し、（３）前記第１の導体に信号を電気的に結合する、前記光スイッチング材料を貫通するビアを備える。
【００１９】
本発明は、また、基板上に表示素子を製造する方法を提供する。この方法は、（ａ）前記基板を貫通する部分と、前記基板表面上の延長部とを有するビアを堆積する工程と、（ｂ）前記基板上に第１の導体を堆積する工程と、（ｃ）前記第１の導体上に光スイッチング材料を堆積する工程と、前記光スイッチング材料の上に、第２の導体を堆積する工程とを含んでいる。前記ビアは、前記基板を貫通して、前記第１の導体または前記第２の導体の一方への信号経路を与える。
【発明を実施するための最良の形態】
【００２０】
本発明は、単一チップ結晶シリコンまたは薄膜トランジスタ（ＴＦＴ）のバックプレーンに対しては現在のところ可能でない、低コスト，長寿命，大型サイズ，高解像度のＯＬＥＤディスプレイを可能にする。本発明は、小型パッシブ駆動アレイのマトリクスを有している。各パッシブ駆動アレイに対して、ドライバがディスプレイの後ろに配置される。この小型パッシブ駆動アレイのマトリクスは、マトリクス・ブロックすなわちアレイの数とは無関係に、表示された画像がディスプレイ上で途切れることなく連続的に現れるように、作製でき、同期して駆動できる。パッシブ駆動アレイは、隣接配置されて、例えば、ラップトップ・コンピュータまたはデスクトップ・モニタの使用に適した、大型の高解像度ディスプレイを形成する。
【００２１】
本発明は、パッシブ駆動ＯＬＥＤアレイのＭ×Ｎのマトリクスを有し、大型高解像度のディスプレイを形成することを可能にする。パッシブ・データ・ドライバが、ディスプレイの下側すなわち後ろに配置され、特別にパターニングされた行導体および列導体への接続は、基板上のビアまたは基板を貫通するビアによって形成される。本発明は、大型高解像度のディスプレイ用の安定な駆動特性を有する、低コストの結晶シリコン・ドライバを使用することの利点を与える。
【００２２】
図１は、本発明によるディスプレイ１００を示す図である。ディスプレイ１００は、基板１１０上に、隣接配置されたパッシブ駆動アレイ１０５よりなるＭ列×Ｎ行のマトリクス１２０を有している。各アレイ１０５は、例えば、１９２列×１２８行に構成された複数の表示素子（図１には示さず）、すなわちピクセルを有している。マトリクス１２０は、行列の境界部と各々のドライバ・チップ（図１には示さない）とを表し、必ずしも支持基板１１０を表さないことに留意されたい。各アレイ１０５のためのドライバ（図１には示さず）は、基板１１０の下側すなわち後ろに配置されており、ドライバの出力は、各アレイ１０５の行導体（図１には示さず）および列導体（図１には示さず）に接続されている。
【００２３】
１つの実施例は、Ｍ×Ｎのアレイ１０５を含む１つの支持基板についてのものであり、ディスプレイ１００の行または列の形成は、隣接ピクセル間のピッチを同一にして、同時に行われる。すなわち、Ｍ×Ｎのアレイ１０５内またはＭ×Ｎのアレイ１０５間で、ピクセル開口率には、空間位置または領域による差は観察されない。
【００２４】
図２の（Ａ）と（Ｂ）は、基板２１０上に表示素子２０５を実装する本発明の方法を示す。ディスプレイ２００は、行導体Ｒ１，Ｒ１′，Ｒ２，Ｒ３と、列導体Ｃ１，Ｃ１′，Ｃ２，Ｃ３を有し、これら列導体は、行導体Ｒ１，Ｒ１′，Ｒ２，Ｒ３に直交するようにパターニングされている。行導体は、対応する行内のすべてのＯＬＥＤへのコモン・カソード接続またはコモン・アノード接続を有している。同様に、各列内において、列導体は、他のＯＬＥＤ電極に対し、アノードまたはカソードのコモン接続を有している。各行または列導体は、それぞれ、行ドライバまたは列ドライバによって与えられる電気的刺激を有している。
【００２５】
パッシブ駆動は、電気的データが列ラインに存在する間に、最上行から最下行まで、１行ずつ電気的刺激によって活性化することによって動作する。ＯＬＥＤの場合には、行電流を、一列における電流よりもｍ倍（ｍは、アレイ内の列の数である）大きくなる。したがって、行導体は、高い導電率を有して、行導体に沿う電圧降下を最小にしなければならない。モリブデン・アルミニウムは、適切な行金属である。列導体は、ＯＬＥＤが遮られることなしに見えるようにするには、透明であるのが好ましい。インジウム酸化錫（ＩＴＯ）は、適切な列金属である。不透明基板を用いる場合には、行金属は、基板上にパターニングされた最初すなわち下部のＯＬＥＤ形成導体となる。列導体は、基板上にパターニングされた最後すなわち上部のＯＬＥＤ形成導体となる。
【００２６】
行１は、列Ｃ２と列Ｃ３との間で、２個のセグメントに分割されており、Ｒ１とＲ１′として示されている。これは、２個の隣接する表示アレイ（図１の１０５）の垂直接合部を示している。同様に、２個の表示アレイ（図１の１０５）の水平接合部のために行１と行２との間で列１が分割され、列Ｃ１とＣ１′とで示されている。行および列の重なり部は、個々のピクセル発光領域、例えば個々の表示素子２０５を形成する。すべての表示素子２０５は、互いにほぼ同一である。というのは、それらの端部は、行導体または列導体の形状、または行導体と列導体との組合わせによって制限されるからである。
【００２７】
各表示素子２０５の右上のコーナーには、切欠き部が存在する。この切欠き部は、行導体または列導体への基板ビア接続のためのスペースを与える。ディスプレイ２００は、隆起ビアＶ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５を有している。すなわちこれらビアは、基板２１０を貫通し突き出て、基板２１０の表面上に延びている。隆起ビアＶ１，Ｖ２，Ｖ３は、それぞれ、列導体Ｃ１′，Ｃ２，Ｃ３への接続を与える。隆起ビアＶ４，Ｖ５はそれぞれ、行導体Ｒ１，Ｒ１′への接続を与える。
【００２８】
図２の（Ｂ）は、図２の（Ａ）のパッケージの断面図であり、基板２１０の前面上のＯＬＥＤの垂直構成を示す。図２の（Ｂ）は、また、基板２１０の裏面上のドライバ２３０への接続の例を示す。この断面図では、垂直構造は、３個の行導体２２０，２２１，２２２（Ｒ１′，Ｒ２，Ｒ３に相当する）上に、それぞれ、有機層２１５を有していることがわかる。列導体２２５、すなわちＣ３が、有機層２１５上に設けられている。
【００２９】
有機層２１５は、ディスプレイ２００の全領域を覆っており、したがって有機層２１５は、すべての隆起ビアを覆っている。例えば、図２の（Ｂ）は、隆起ビアＶ３およびＶ５の上にある有機層２１５が示されている。隆起ビアＶ３およびＶ５は、基板２１０を貫通し、および基板の表面上にあるように示されている。有機層２１５は、隆起ビアＶ３およびＶ５の変動するビア・ステップ高さ、すなわち約１ミクロンに較べて、相対的に非常に薄い、すなわち約０．１ミクロンであるので、制御される不連続ＯＬＥＤステップ高さカバレジを調整して、有機層２１５を貫通する接続を与えることができる。したがって、列導体２２５すなわちＣ３は、領域２１７において、隆起ビアＶ３の側面に接触し、隆起ビアＶ５は、領域２２３において、行導体２２０すなわちＲ１′への接続を形成する。
【００３０】
列導体２２５への接続を形成するためには、ビアＶ３が隆起ビアとなる、すなわち基板２１０の上面の上に延長することが必要であるが、行導体２２０に接触させるためには、ビアＶ５が基板２１０の上面に延長する必要がないので、ビアＶ５を通常のビアとすることができる。隆起ビア、例えばＶ３は、通常のビア上に金属を堆積させ、パターニングして、基板２１０の上面の上に通常のビアを効率よく隆起させる、すなわち延長させることによって、作製することができる。代って、隆起ビア接続を必要としないビアの領域において、有機層２１５を深くドープする、または除去することができる。
【００３１】
ドライバ２３０は、ｃ−Ｓｉパッシブ・マトリクス・ディスプレイ・ドライバ・チップであり、基板２１０の裏面に実装され、ワイヤボンド接続されて示されている。基板の裏面は、少なくとも２つの接続レベルまたは層を有している。というのは、入力データ，制御信号，電力を、ドライバ２３０のチップのマトリクスに、別個のレベル上に分配して、ドライバ２３０からアレイ内の行または列への接続との干渉を避けなければならないからである。これらの配線層は、基板２１０の複雑さおよびコストを増大させる。
【００３２】
列ドライバおよび行ドライバのパッケージングは、いくつかの形態をとることができる。アレイ・ドライバ・チップは、アレイ内の各列に対し列ドライバを有し、アレイより小さい寸法を有している。アレイ・ドライバ・チップは、好ましくはアレイの後ろに配置される。アレイに対する行ドライバは、また、同一のアレイ・ドライバ・チップに集積でき、あるいは、別個のチップに集積できる。これらの別個のチップは、また、アレイの後ろに配置し、あるいはディスプレイの端部を越えて配置することができる。アレイ・ドライバ・チップは、また、（ａ）アレイ・ドライバ・チップによって駆動されるすべての表示素子のためのデータ格納用のメモリと、（ｂ）表示フレーム・バッファの必要性を排除するためのデータ・タイミング制御ロジックとを有することができる。
【００３３】
要約すると、図２の（Ａ）および（Ｂ）は、基板２１０と、基板２１０上に配置された表示素子２０５とを示している。表示素子２０５は、第１の導体２２０と、第２の導体２２５と、第１の導体２２０と第２の導体２２５との間に設けられた光スイッチング材料、すなわち有機層２１５とによって構成される。ビアＶ５は、基板２１０を貫通して、信号を第１の導体２２０へ電気的に結合し、ビアＶ３は、基板２１０および有機層２１５を貫通して、信号を第２の導体２２５へ電気的に結合する。
【００３４】
図２の（Ａ）および（Ｂ）に示される実施例において、第１の導体２２０は、表示素子２０５の基板に近接した側に位置し、第２の導体２２５は、表示素子２０５の基板２１０から離れた側に位置するものとして示されている。しかし、用語“第１の導体”および“第２の導体”の選定は任意であり、例えば、この実施例を、表示素子２０５の基板に近接した側にある第２の導体２２５と、表示素子２０５の基板２１０から離れた側にある第１の導体２２０とによって構成することができる。さらに、ディスプレイ２００を、第１の導体２２０または第２の導体２２５に信号を与えるドライバ２３０に対して構成することができる。
【００３５】
ディスプレイ２００は、有機層２１５すなわち光スイッチング材料の一形態である有機発光材料を有するものとして、図２の（Ａ）および（Ｂ）に示されている。しかし、本発明は、また、光変調材料，発光材料，無機発光材料，液晶，またはプラズマ生成物質のような他の種類の光スイッチング材料を意図している。
【００３６】
好適な実施例では、ディスプレイ２００は、図１に示すディスプレイ１００のようにレイアウトされた大型ディスプレイの一部である。このような大型ディスプレイは、（１）基板２１０と、（２）複数の表示素子２０５と、（３）前記第１の層内の前記複数の導体のうちの１つの導体、すなわちＲ１′に信号を電気的に結合するために、基板２１０を貫通するビアＶ５とを有している。複数の表示素子は、基板２１０上に配置され、（ａ）複数の行導体Ｒ１、Ｒ１′、Ｒ２、Ｒ３を有する第１の層と、（ｂ）複数の列導体Ｃ１、Ｃ１′、Ｃ２、Ｃ３を有する第２の層と、（ｃ）第１の層と第２の層との間に配置された光イッチング材料、すなわち有機層２１５として構成されている。図１、図２の（Ａ）および（Ｂ）共に参照すると、表示素子２０５は、アレイ１０５内に構成される。アレイ１０５は、マトリクス１２０に構成された複数のアレイのうちの１つである。複数の表示素子２０５は、複数の表示素子２０５のうちの隣接する表示素子間のピッチを、ほぼ一定にして構成される。マトリクス１２０は、アレイ１０５のうちの隣接するアレイ間のピッチをほぼ一定にして構成される。
【００３７】
図３は、図２の（Ａ）および（Ｂ）に示されるドライバ・パッケージに較べて、コストを低く、基板裏面の配線レベルの数を低減できる他のパッケージ構造を示す図である。フレキシブル回路３１０上のパッシブＯＬＥＤドライバ・チップ３１５を、表示基板３０５の裏面に取付ける。ＰＣボード３２０は、フレキシブル回路３１０を経て、ドライバ・チップ３１５に電力および信号を分配する。ＰＣボード３２０内の開口３２５は、フレキシブル回路３１０が、基板３０５から離れて対向するＰＣボードの表面に容易にはんだ付けされることを可能にする。ドライバ・チップ３１５の行および列の信号出力端子を、フレキシブル回路３１０によって基板３０５に接続する。ＰＣボード３２０を、ドライバ・タブ３１５にアクセス可能なように配置する。フレキシブル回路３１０の未接続端部を、開口３２５を介して挿入する。ＰＣボード３２０およびフレキシブル回路３１０を、正しい位置にはんだ付けするように位置合わせする。
【００３８】
基板材料は、（１）行／列の短絡を避けるように非常に平坦に作ることのできる表面と、（２）湿気の侵入に対する封止（encapsulation）バリアとを、好適に与える。１つの適切な選択は、シリコンであろう。ビア・ホールを、シリコンを介して異方的にエッチングすることができる。各パッシブ・アレイまたはパッシブ・アレイのグループは、裏面の異方性エッチングによって、その端部を画定することができる。特別に形成されたキャリアを、各アレイ毎に配置して、そのようなアレイのマトリクスを形成して、ディスプレイを作製することができる。
【００３９】
セラミックは、他の適切な基板材料となりうる。非常に薄いガラスは、他の可能性を有するが、ビアのサイズが、ガラスの厚さにほぼ制限される。フレキシブル回路は他の可能性を有するが、平坦な表面を達成するには、他のプロセスまたはメカニズムが必要とされる。
【００４０】
他の可能な基板は、ＳＬＣ（surface laminar circuit；表層配線板）プリント回路ボード技術を用いる。ＳＬＣを用いることの利点は２つある。第１は、レイアウト・グランドルールの減少に対するフォトリソグラフィ・パターニング技術および最近のレーザ技術の故に、微細なライン構造体およびかなり小さいビアを、ＳＬＣが有することである。第２は、化学機械的研磨（ＣＭＰ）プロセスが、ガラスを充填したテフロン（登録商標）をベースとした誘電体のような材料と組合わせて用いられるので、ＳＬＣ表面を平坦にできることである。１サイドあたり１レベルの金属でボードを作製し、このボードを貫通するビアを設けることによって、コストを管理することができる。
【００４１】
図４は、大型高解像度ディスプレイの概念を示す図である。ディスプレイ４００は、表示有効領域にわたって、ｃ−Ｓｉドライバ４０５のインクリメンタル配置を用いている。ディスプレイ４００は、また、アレイに配列されたパッシブ・マトリクス・ディスプレイ４１０を有し、隣接するパッシブ・マトリクス・ディスプレイ４１０間の境界部４１２は、人の視覚ではシームレスである（継ぎ目がない）。ドライバ４０５および他の構成要素４１５を、バックプレーン４２０の下面すなわち裏面に設ける。バックプレーン４２０の上面すなわち前面には、ＯＬＥＤ４２５があり、ＯＬＥＤ４２５上にはカバーガラス４３０がある。カバーガラス４３０とバックプレーン４２０との間のエポキシ・シール４３５は、ＯＬＥＤ４２５を取り囲んでいる。
【００４２】
ディスプレイ４００を見るときには、ドライバ４０５は見えてはならない。列ドライバを、好ましくはディスプレイ４００の後ろに配置し、行ドライバを、好ましくはディスプレイ４００の後ろ、あるいはパッシブ・マトリクス・ディスプレイ４１０のアレイの左側，右側，上側，下側端部に対する正面または裏面の切り口（kerf）に配置する。これは、裏面へのビアを有するバックプレーンにより実現できる。ビア・サイズおよびランド・サイズは、適切あるいは所望のサイズにすることができる。
【００４３】
行ドライバおよび列ドライバには、ポリシリコンまたはアモルファス・シリコンを用いることができる。これらドライバは、アクティブ・マトリクス・アレイを含む同一ガラス上に集積できる。アクティブ・マトリクス・アレイ内には、各ピクセルにＴＦＴのようなアクティブ・デバイスが存在する。パッシブ駆動のためのより大きい電流要件は、ｃ−Ｓｉを用いることによって満たされる。ｃ−Ｓｉのコンダクタンス特性は、長いデバイス寿命にとっては非常に安定している。一方、ａ−Ｓｉおよびｐ−Ｓｉは、安定性および寿命に伴う問題を有していることが知られている。
【００４４】
シリコン・ドライバの出力は、好ましくは、多重化されて、ドライバおよびバックプレーンのコストを最小にし、およびパッシブ・マトリクス・ディスプレイ４１０は、多重化されたドライバ入力を有している。パッシブ・マトリクス・ディスプレイ４１０のアレイ（ｉ，ｊ）は、大型ディスプレイ４００を作製できる。多重化された行および列の電圧降下は、それぞれ、ｉ＊ｊおよびｊ2 だけ低減される。
【００４５】
本発明は、ＰＣボード・バックプレーン上に実施することができる。このような実施は、比較的凝ったもの（stiff）であり、容易に処理でき、極めて低コストであり、低電圧降下を有するという利点を有している。本発明は、また、ビア湿気バリアを使用することに適合している。
【００４６】
本発明は、ＩＢＭ（登録商標）ＳＬＣ表層配線回路ボード上に実施できる。このようなボードの一実施例は、５６０ｍｍ×４５０ｍｍのボード・サイズ，５０μｍのライン・アンド・スペース，１００μｍのビア，１５０μｍのビア・ランド，７５μｍのビア・ランド・スペースを与える。ビア・ランドは、ビアが電気接続を形成する導体である。ビア・ランドを、回路ボード基板の表面上に設ける、あるいは回路ボードの基板内に埋込むことができる。ビア・ランドの寸法は、一般的に、ビアとビア・ランドとの界面でのビア寸法よりも大きい。
【００４７】
本発明は、特殊ＦＲ４ボードまたは標準ＦＲ４ボード（ＦＲは、“fire resistant”の頭文字である）に実施することができる。一実施例である特定のＦＲ４ボードは、１１００ｍｍ×９００ｍｍのボード・サイズ，７５μｍのライン・アンド・スペース，１５０μｍのビア，５００μｍのビア・ランド，７５μｍのビア・ランド・スペースを与える。標準ＦＲ４ボードを用いる代替の実施例は、１７５μｍのライン・アンド・スペース，３２５μｍのビア，１０００μｍのビア・ランド，１７５μｍのビア・ランド・スペースを与える。
【００４８】
ディスプレイの実施例は、カラー１２．１インチＸＧＡ（１０２４×７６８）用に提供され、そのサイズおよびフォーマットは、標準ａ−ＳｉＬＣディスプレイのサイズおよびフォーマットに匹敵する。このようなシステムの特性は、８０ミクロン×２４０ミクロンのサブピクセル・サイズ、および２４５．８ｍｍ×１８４．３ｍｍの表示領域を含んでいる。この実施例は、１個のＳＬＣサイズ・ボードあたり４〜６個のディスプレイを用いている。
【００４９】
一例としてのドライバ構成について、１００ｎｉｔ（すなわち、ｃｄ／ｍ2 ）の白色輝度に対して、１２８個の行が多重化されているものとする。一例としての列ドライバは、ClareMicronix MXED１０１である。これは、６ビット・ドライバであり、１９２個の出力を有し、０．６ｍａ最大／出力端子（これは１１ｃｄ／Ａ効率で約２００ｎｉｔに対して十分である）であり、１８．７９ｍｍ×２．６９ｍｍの金型（die）寸法（パッシブ・マトリクス・アレイの内側で適合する）を有している。ClareMicronixは、Clare（145 Colμｍbia, Aliso Viejo, CA 92656-1490）の一部門である。１個の１２８出力の大電流行ドライバを、全アレイに対して用いることができる。
【００５０】
ドライバ・チップの行および列：ｉ＝１０２４＊３／１９２＝１６，ｊ＝７６８／１２８＝６
列ドライバ・チップの総数：ｉ＊ｊ＝９６
図５は、本発明による隆起ビアを用いる行および列の表示素子接続を示す図である。図５における実施は、前記したＩＢＭ（登録商標）ＳＬＣプリント回路ボードのビア寸法を用いている。発光領域５１０は、列導体５０５と行導体５０６との重なり部によって形成され、発光領域５１１は、列導体５０５と行導体５０７との重なり部によって形成される。２個の隆起ビア５０２，５０４と対応するビア・ランド５０８，５０９は、それぞれ、列導体５０５および行導体５０７への基板直接接続を与える。最小のピクセル領域は、図５において、３２５ミクロンおよび３５０ミクロンの寸法によって定められる。発光領域５１０は、２７５ミクロン×５０ミクロンの寸法を有し、前述した最小ピクセル領域よりもかなり小さい。図５の表示素子の開口率、すなわち発光領域／ピクセル領域は、０．１２である。
【００５１】
一般に、小寸法の表示素子を有するのが望ましい。しかし、開口率が低くなればなるほど、大電流密度の故に、発光領域の寿命が短くなる。低開口率は、また、望ましくない表示特性、例えばピン・クッション効果を有する。以下に、より小さな寸法と、図５に示す開口率よりも高い開口率を有する表示素子を有するディスプレイのいくつかの実施を示す。
【００５２】
表示素子に対するさらなる改良は、第３の導体と、開口を有する絶縁体と、薄膜ビア、すなわち改良された隆起ビアとを付加することによって、得られる。図９〜図１１において以下に示すように、基板を貫通するビアは、隆起ビアではなく、通常のビア、すなわち基板表面と同一平面のビアである。薄膜ビアは、前述した隆起ビアよりも、かなり小さくすることができる。
【００５３】
図６は、図７に示されるような、本発明により採用するのに適した寸法を用いる標準ＦＲ４ＰＣボードのビア構成例を示す。領域６００は、他のビア・ランド（図示せず）から、ビア・ランド６０１を分離するのに必要なスペース６０２を有している。ビア６０３は、ビア・ランド６０１上の中心に置かれている。標準ＦＲ４ボード構造体の寸法は、図示されている。すなわち、スペース６０２に対して８７．５μｍ幅，各サイドにスペーサ６０２の境界を有するビア・ランド幅６０１の幅に対して１１７５μｍ，ビア６０３に対して３２５μｍ直径である。
【００５４】
図７は、ビアおよびビア・ランドの配置構造７００の一実施例を示す。配置構造７００は、３２０個のビア・ランドを有している。図には、ビア・ランド７０１、７０３、７０５、７０７、７１１に参照番号を付している。ビア・ランドは、表示素子（図示せず）のパッシブ・アレイの行導体および列導体に、信号経路を与える。配置構造７００は、また、ビア・ランドが配置されない領域である、スペース７０２、７０４、７０６、７０８を有している。
【００５５】
図７に示す例では、１９２個の列ビア接続と、１２８個の行ビア接続とがある。ｍ＝１９２およびｎ＝１２８であるｍ×ｎ表示素子アレイに対しては、ディスプレイに必要とされる接続の数は、ｍ＋ｎ＝３２０である。１接続あたりの表示素子の数Ｎｃは、（ｍ×ｎ）／（ｍ＋ｎ）＝約７６．８である。ビア・ランド、例えばビア・ランド７１１が表示素子よりも小さいことは要求されないことに留意されたい。
【００５６】
ＰＣボードのコンタクト構成の一例は、約１５×約５の表示素子のアレイであり、このアレイは、図６に示す標準ＦＲ４プリント回路ボードのビアおよびビア・ランドの使用を可能にする。図７に示すように、ビア・ランド７０１、７０７、７０３、７０５を、配置構造７００のコーナー近辺に配置する。ビア・ランド７０１を、パッシブ・アレイの最上行に接続し、ビア・ランド７０３を、パッシブ・アレイの最下行に接続し、ビア・ランド７０５を、パッシブ・アレイの最左列に接続し、ビア・ランド７０７を、パッシブ・アレイの最右列に接続する。
【００５７】
全ディスプレイでは、配置構造７００に類似の複数の配置構造、およびそれらの対応するパッシブ・アレイを、配置構造７００に隣接して配置する。スペース７０２、７０４、７０６、７０８は、このような隣接する配置構造（図示せず）からのビア・ランドの配置を可能にする。すなわち例えば、ビア・ランド７０７を、隣接する配置構造において、スペース７０２と同等のスペース上に配置する。
【００５８】
ビアの数，ビア・サイズ，ビア・アレイの幾何学的配置を最適化して、行および列の全電圧降下を最小にすることができる。１個の行または列あたりに多数のビアを用いて、ラインの電圧降下をさらに低減することができる。
【００５９】
配置構造７００について示される寸法、すなわち１５．３６ｍｍ×３０．７２ｍｍは、１９２列×１２８行の表示素子に対するものである。各表示素子は、８０ミクロン×３２０ミクロンの寸法を有している。
【００６０】
図８の（Ａ）および（Ｂ）は、ＯＬＥＤ表示素子のパッシブ・アレイについての２つの電気的構成を示す図である。図８の（Ａ）は、コモン・カソード列導体８０３とコモン・アノード列ライン導体８０２とを有する表示素子８０１を備えるアレイ８００を示す。行８０５に印加される電気的刺激は、行８０３および他の行を選択することなく、行８０５を選択する。図８の（Ｂ）は、コモン・アノード行導体８１０とコモン・カソード列導体８０９とを有するアレイ８０７を示す。行８１０に印加される電気的刺激は、アレイ８０７内の他の行を選択することなく、行８１０を選択する。図８の（Ａ）および（Ｂ）は、行導体をＯＬＥＤカソードまたはアノードに接続でき、および列導体をＯＬＥＤアノードまたはカソードに接続できるポイントを示す。
【００６１】
薄膜リソグラフィは、半導体デバイスを製造する周知の技術である。ここで用いられる“薄膜ビア”は、薄膜リソグラフィ・プロセスによって形成されたビアを意味する。本発明によれば、薄膜ビアを用いて、行導体または列導体を、基板すなわちプリント回路ボードのビア・ランドへ接続する。少なくとも２個のビア接続が必要である。すなわち、（１）基板のドライバ側から基板の表示側への大きな通常（薄膜でない）ビアと、（２）基板のビア・ランドからＯＬＥＤの行導体または列導体への小さな薄膜ビアとである。
【００６２】
図９は、薄膜リソグラフィを用いて表示素子を製造する本発明の方法を説明する図である。このような表示素子のライン・アンド・スペースの寸法は、プリント回路ボードまたは他の基板で一般的に得られる寸法よりもかなり小さい。薄膜フォトリソグラフィ・プロセスを用いて、基板上に行，列，ビアを作製する。
【００６３】
工程９０５では、基板すなわちＰＣボード９５５を貫通する部分と、延長部すなわち基板９５５の表面上のビア・ランド９５７とを有するビア９５６を堆積する。ビア９５６は、通常のビアとして知られており、ビア・ランド９５７へ接続される。ＰＣボード９５５およびビア・ランド９５７上に、絶縁体９５０を堆積する。絶縁体９５０を、化学機械的研磨（ＣＭＰ）で処理して、開口９５８を含むようにパターニングする。開口９５８は、ビア・ランド９５７への電気的コンタクトを可能にする。ＣＭＰは、絶縁体９５０の上面を平坦化する、すなわち滑らかにする。
【００６４】
工程９１０では、絶縁体９５０上に、および開口９５８内のビア・ランド９５７の露出部に、金属を堆積する。金属をパターニングして、余分な金属を除去して、薄膜ビア９６０を形成する。薄膜ビア９６０は、例えば、テーパのない１００００オングストロームのタンタルＴａまたはモリブデン・タングステンＭｏＷとすることができる。
【００６５】
通常のビア９５６，ビア・ランド９５７，薄膜ビア９６０は、基板９５５を通過する信号のための連続する電気経路を形成することに留意されたい。薄膜ビア９６０は、工程９０５で述べた延長部の追加の部分であり、したがって薄膜ビア９６０およびビア・ランド９５７は、共に延長部を形成する。図２の（Ａ）および（Ｂ）を参照すると、ビアＶ５が、基板２１０を貫通する部分と、基板２１０の表面上に延長する領域２２３内の部分とを有する点においてビアＶ５は、ビア９５６，ビア・ランド９５７，薄膜ビア９６０の組合わせに類似することに留意されたい。
【００６６】
工程９１５では、金属行導体９６５を堆積し、パターニングする。導体９６５は、露出した絶縁体９５０の一部分を残すパターンを有し、および導体９６５は、露出した絶縁体９５０の領域において、テーパ・エッジ９７０を有することに留意されたい。導体９６５は、例えば、＜３０°テーパ・エッジおよび２０００オングストロームの厚さのモリブデン・アルミニウム（Ｍｏ／Ａｌ）とすることができる。
【００６７】
工程９２０では、厚い（約１μｍ）の絶縁体、例えば酸化物層９７５を、堆積し、その後パターニングして、開口９５８の近辺に、表面不連続部９７７を形成する。有機層９８０を、全上面を覆って堆積する。
【００６８】
工程９２５では、列導体９８５を、全上面を覆って堆積する。列導体９８５は、また、薄膜ビア９６０の側面に接触する。列導体９８５が、アノード材料の役割を果たすことが意図される場合には、列導体は、バッファ層すなわちホール注入層、およびこれに続くインジウム酸化錫（ＩＴＯ）の層よりなる。他方、列導体９８５が、カソード材料の役割を果たすことが意図される場合には、列導体は、非常に薄い、例えば１００オングストロームのモリブデン・アルミニウム（Ｍｏ／Ａｌ）の層よりなる。表面不連続部９７７が、列導体９８５においても不連続となるように、酸化物層９７５が列導体９８５よりも厚いことに留意されたい。
【００６９】
工程９３０では、湿気バリア９９０を設ける。
【００７０】
図１０は、薄膜リソグラフィを用いて表示素子を製造する本発明の他の方法を説明する図である。
【００７１】
工程１００５では、ＰＣボード１０４０上に、絶縁体１０３５を堆積する。ＰＣボードは、ビア・ランド１０４２に接続された通常のビア１０４１を有している。絶縁体１０３５を、化学機械的研磨（ＣＭＰ）で処理して、開口１０４３を含むようにパターニングして、ビア・ランド１０４２への電気接触を可能にする。
【００７２】
工程１０１０では、絶縁体１０３５上に、および開口１０４３内のビア・ランド１０４２の露出部に、例えばＡｌ／Ｍｏによる行金属１０４５を堆積する。金属１０４５をパターニングして、薄膜ビア１０５５と、開口１０４３の近辺に、３０°より小さいテーパ・エッジ１０５０とを作製する。テーパ・エッジ１０５０は、例えば、アルミニウム（Ａｌ）を１０００オングストローム〜５０００オングストローム、続いてモリブデンＭｏを２００オングストローム〜１０００オングストローム堆積させ、リン酸／酢酸／硝酸（ＰＡＮ）エッチング液によりウェット・エッチングし、あるいはドライ・エッチングすなわち反応性イオン・エッチングすることによって、二層金属（dual metal）により実現できる。薄膜ビア１０５５は、長さおよび／または幅において約数ミクロンの寸法を有し、頂角が７０°より小さい角錐（ピラミッド）形状を形成する。薄膜ビア１０５５の角錐形状は、上側の列金属１０７５（工程１０２５参照）と接触するために、連続するＯＬＥＤ層１０６０（工程１０１５参照）を貫通して延長する可能性が高い。工程１０２０におけるＯＬＥＤ層１０６０がギャップ１０６５の領域において除去されると、薄膜ビア１０５５が列金属１０７５と接触する可能性は増大する。行金属１０４５は、反射金属すなわちミラーとして機能して、ＯＬＥＤ層１０６０（工程１０１５参照）を経て、透明金属（工程１０２５参照）から光を上方へ導くことができる。
【００７３】
工程１０１５では、ＯＬＥＤ層１０６０のような有機層を堆積する。この堆積物は、ＯＬＥＤ構造のアノード層およびカソード層を有することができ、あるいはアノードおよびカソードを、工程１０１０と工程１０２５のメタライゼーションと組合わせることができる。
【００７４】
工程１０２０では、例えば、レーザを用いて、ＯＬＥＤ層１０６０の一部を除去する。この場合に、薄膜ビア１０５５とＯＬＥＤ層１０６０の除去されなかった部分との間に、ギャップ１０６０が残される。ギャップ１０６５は、薄膜ビア１０５５とＯＬＥＤ層１０６０との間に、電気的分離を与えることに留意されたい。不完全なステップ高さのカバレッジのようなＯＬＥＤ層１０６０の部分の除去は、行金属１０４５が例えば２〜１０倍というようにかなり厚く、および／または、工程１０１０の際に、９０°より大きい垂直線に対する角度の逆テーパ・エッジを形成することによって、レーザ除去以外の技術によって実施することができる。
【００７５】
工程１０２５では、アノード複合金属１０７５を堆積して、パターニングする。このパターニングは、アノード複合金属１０７５の右側部分からアノード複合金属１０７５の左側部分を電気的に切断する。アノード複合金属１０７５の右側部分は、ギャップ１０６５を充填し、電気的接続のためにビア１０５５を覆う。
【００７６】
工程１０３０では、湿度バリア１０８０を堆積する。
【００７７】
図１１は、薄膜リソグラフィを用いて表示素子を製造する本発明の他の方法を説明する図である。図１１は、ＰＣボード１１４０（基板）の下部からＰＣボード１１４０の上部までの、導電金属の通常ビア１１３５の断面を示す。ビア１１３５は、ＰＣボード１１４０の上面の金属層ビア・ランド１１４５に接触している。
【００７８】
工程１１０５では、絶縁体１１５０を、ＰＣボード１１４０およびビア・ランド１１４５上に堆積する。絶縁体１１５０を、化学機械的研磨（ＣＭＰ）で処理して、ビア・ランド１１４５への電気的接触を可能にする開口１１４３を含むようにパターニングする。
【００７９】
工程１１１０では、行金属１１５５を、絶縁体１１５０上、および開口１１４３内のビア・ランド１１４５の露出部分上に堆積する。行金属１１５５をパターニングして、薄膜ビア１１６５を形成し、開口１１４３の近辺に、３０°より小さいテーパ・エッジ１１６０を形成する。テーパ・エッジ１１６０は、良好な連続する堆積ステップ・カバレジを与える。薄膜ビア１１６５を、７０°より小さい頂角を有する角錐として形成する。これは、連続するＯＬＥＤ層１１７５（工程１１２０参照）を貫通して、列金属１１８０（工程１１２５参照）への電気的接触を形成する高い可能性を与える。薄膜ビア１１６５が列金属１１８０と電気的に接触する可能性は、薄膜ビア１１６５の表面が粗化（roughened）される（工程１１１５参照）と、増大する。
【００８０】
工程１１１５では、レーザを用いて、薄膜ビア１１６５を粗化し、粗化された薄膜ビア１１６８を形成する。
【００８１】
工程１１２０では、ＯＬＥＤ層１１７５を堆積する。粗化されたビア１１６８の部分１１７７は、ＯＬＥＤ層１１７５が薄いので、ＯＬＥＤ層１１７５を貫通して延長する。
【００８２】
工程１１２５では、アノード金属すなわち列金属１１８０を堆積して、パターニングする。列導体１１８０の左側部分は、列導体１１８０の右側部分から電気的に分離される。列導体１１８０の右側部分は、粗化されたビア１１６８の部分１１７７上に延び、これと電気的に接触する。
【００８３】
工程１１３０では、湿気バリア１０８５を堆積する。
【００８４】
工程１１１５に戻って参照すると、粗化された薄膜ビア１１６８を作製するための薄膜ビア１１６５の粗化工程は、ＯＬＥＤ層１１７５を貫通して、粗化された薄膜ビア１１６８と列金属１１８０との電気的接触の可能性を増大させる。あるいはまた、粗化されたビア１１６８の頂部の角度を、実質的に７０°より小さくなるようにすることができる。この場合、より小さい角度は、粗化されたビア１１６８と列金属１１８０との間に高いピーク電界を与え、ＯＬＥＤ層１１７５の電界による破壊の高い可能性を与え、薄膜ビア１１６５と列金属１１８０との間の高い導電率を与える。
【００８５】
行金属１１５５と列金属１１８０との位置を交換し、ＯＬＥＤ層１１７５の堆積の前に列金属１１８０を、続いて行金属１１５５を堆積することができる。この方法では、工程１１１０は、列金属１１８０の堆積およびパターニングを与え、工程１１２５は、行金属１１５５の堆積およびパターニングを与える。この場合、行金属１１５５は、上面発光に対する透過性を可能にするのに十分な程に薄くなければならない。
【００８６】
カソード金属は、低い仕事関数エネルギーの金属（例えば、Ｃａ，ＬｉＦ，ＭｇＡｇ）であり、腐食を生じるであろう酸素暴露の故に、取扱いおよび続く処理に気をつけなければならない。アノード金属は、ＩＴＯ，ＩＺＯ，Ｎｉのような高い仕事関数エネルギーの金属である。
【００８７】
通常のＯＬＥＤデバイスは、ガラス基板上に作製される。この方法のための他の可能な基板は、被覆された（coated）樹脂基板およびプリント回路ボードを含むが、これらに限られるものではない。
【００８８】
図１２は、図９に示された処理を用いた行ビア接続を有するＯＬＥＤピクセル・レイアウトを示す。図１２において、行導体１２０６から基板ビア・ランド（図６，６０１）に至る５個のコンタクトまたはビア１２０５が示されている。ビア１２０５は、５ミクロン幅であり、基板ビア・ランド６０１は１００ミクロン幅である。ビア１２０５は、図５におけるビア・ランド５０８の最小サイズよりもかなり小さいので、図１２において８０ミクロンおよび２４０ミクロンの寸法で示されるピクセル領域は、図５において３５０ミクロンおよび３２５ミクロンの寸法で示されているビア・ランド５０８のみを用いる場合よりも小さい。多数のビア１２０５を、ビア・ランド６０１への改良された電気的接続のために用いることができる。列導体１２０９内の切欠き部１２０８または他の開口への延長部１２０７がある。
【００８９】
隣接する列導体１２０９間のスペース１２１１の寸法、および隣接する行導体１２０６間のスペース１２０８の寸法は、それぞれ、５ミクロンおよび２０ミクロンである。発光領域１２１０は、行導体１２０６と列導体１２０９との重なり部に存在する。開口率は、ピクセル領域に対する発光領域１２１０の割合いとして定義される。この場合、開口率は、８６％である。ビア１２０５は非常に小さく、したがって非常に高い開口率を可能にする。
【００９０】
図１３は、列ビア接続を有するＯＬＥＤピクセル・レイアウトを示す。２個のビア接続、すなわち基板ビア・ランド（図６，６０１）への列ビア１３０５を有する列導体１３０８が示されている。いくつかの列導体は、切欠き部１３０６を有しており、列導体１３０８では、切欠き部１３０６の代わりに、列金属１３０７が存在する。列金属１３０７は、基板ビア・ランド６０１への接続を与えるためにビア１３０５に接触する。
【００９１】
図１４は、パッシブ・マトリクス開口率を、ドット／インチ（ＤＰＩ）に対して示すグラフである。図１２に戻って参照すると、図１４は、隣接列導体間のスペース１２１１および隣接行導体間のスペース１２０８の寸法を用いた開口率の関係を、１インチあたりのピクセルまたはドットの数で示している。ピクセルに対する開口率は、広範囲の解像度にわたって非常に大きい。例えば、開口率は、７２ＤＰＩで約９０％であり、これは、図５に示した構造に対する７２ＤＰＩでの１２％に較べて非常に大きい。図１４において、２００ドット／インチにおいてさえ、開口率は７４％であり、これは非常に大きいとみなされる。これは、市販されている従来の２００ＤＰＩのＴＦＴ液晶（ＬＣ）ディスプレイにおいて見い出される最良の開口率（約５０％）に較べて、極めて有利である。
【００９２】
高開口率は、所定の輝度レベルに対して、ＯＬＥＤにおける電流密度を低減し、したがってＯＬＥＤの長寿命を可能にする。さらに、高開口率は、ディスプレイを見る人に対して、ディスプレイを良好に見えるようにする。低開口率を有する表示素子は、輝度の点として表れる。これは、高開口率を有する表示素子よりも、目に厳しい。高開口率の表示素子は、第１の素子から第２の素子へ連続するように見えるので、目にやさしい。
【００９３】
ここに教示する方法は、また、液晶（ＬＣ）ディスプレイと、１行ずつ駆動することのできる他のパッシブ・アレイ・ディスプレイとに適用できる。大型アレイを形成する方法は、アクティブ・マトリクス・アレイにも適用できる。超大型フォーマットのディスプレイに対しては、ディスプレイ・サブセクションを駆動するローカル・ドライバは、行および列の接続が、アレイ端部からよりもむしろ、基板を貫通してアレイへ通じるならば、有用であることがわかる。長くて薄い行ラインおよび列ラインは、高抵抗および高キャパシタンス、したがって非常に長い時定数を有し、これは適切なリフレッシュ速度を可能にしない。ローカル・ドライバは、行導体および列導体が、かなり小さいライン抵抗およびライン・キャパシタンスに対しては短くなることを可能にするので、より速いディスプレイ・リフレッシュ速度を可能にする。言い換えれば、アレイのマトリクスは、アレイのサイズがマトリクスの表示サイズであるディスプレイの性能を実現する。
【００９４】
アクティブ・マトリクスＯＬＥＤディスプレイについては、基板を介して電力とその戻りとを与えて、長くて薄く、非常に厚くはない金属ラインにより発生する大きな電圧降下を避けることは、最も有用である。基板裏面上の厚くて広い金属、プレーンでさえも、大電流によって発生する電圧降下を最小にすることができる。基板を貫通するアクティブ・マトリクス・アレイへの多数の局部的接続は、電流が、アレイの端部よりもむしろ基板を通ることを可能にするように作ることができる。局部化された電源のデカップリングは、スイッチングによる過渡的な影響を、最小にすることもできる。
【００９５】
図１５は、本発明による反射型液晶表示素子の製造方法を説明する図である。マトリクスの表示サイズを実現しながら、小さいアレイの性能を可能にする、大型サイズおよび大型フォーマットのＯＬＥＤディスプレイ、例えば、アレイのマトリクスの製造に関する利点は、また、ＬＣディスプレイに適用される。図１５は、行ドライバおよび列ドライバがディスプレイの後ろにある、１つの可能な製造手順を示す。
【００９６】
工程１５０５では、ビア・ランド１５３６およびビア１５３７を有するＰＣボード１５３５上に、絶縁体１５３０を堆積する。絶縁体１５３０は、化学機械的研磨（ＣＭＰ）で処理して、コンタクト開口をパターニングする。
【００９７】
工程１５１０では、ビア・ランド１５３６上に、ビア１５４０を堆積し、パターニングする。ビア１５４０は、テーパがつけられていないことに留意されたい。ビア１５４０の適切な形状は、約１００００オングストロームの高さ、５００００オングストロームの幅および長さであり、タンタルＴａまたはモリブデン・タングステンＭｏＷで作られる。
【００９８】
工程１５１５では、絶縁体１５３０上に行金属１５４５を堆積する。行金属１５４５の適切な材料は、約２０００オングストロームの厚さを有するアルミニウムＡｌである。
【００９９】
工程１５２０では、パターン化された列金属１５５０およびカバー・ガラス１５５５を、ＬＣ１５５２で充填されるスペースを残して、ビア１５４０上に設ける。列金属１５５０を、パターニングして、ビア１５４０の上部に接触させる。このようにして、列金属１５５０とビア・ランド１５３６との間に、電気的接続が与えられる。
【０１００】
工程１５２５では、偏光板１５６０を、カバー・ガラス１５５５上に設ける。偏光板１５６０は、表示素子への入射光を偏光する。偏光された光は、列金属１５５０を通り、行金属１５４５で反射される。ＬＣ１５５２は、偏光を変化させる。偏光の変化量は、ＬＣ１５５２の特性と、行金属１５４５と列金属１５５０との間の電界とに依存する。偏光変化がｎ＊９０°（ｎは奇数の整数）ならば、反射光は偏光板１５６０を通過しない。偏光変化がｍ＊１８０°（ｍは整数）ならば、反射光は偏光板１５６０を通過する。
【０１０１】
図１５は、列金属１５５０をビア・ランド１５３６に接続するための厚さを有するビア１５４０を示す。ビア１５４０が省略され、行金属１５４５が、ビア１５４０によって占められている以外の領域と重なるならば、工程１５１５において堆積される行金属１５４５へのビア・ランド１５３６の接続を行うこともできることに留意されたい。同様に、行導体／ビア・ランドの接続は、図９，１０，１１に示した製造方法に対して、行うことができる。
【０１０２】
ＯＬＥＤと較べて、ＬＣを用いることにより可能となる利点または自由度が存在する。ＬＣは、ＯＬＥＤのように状態を保持するための大きな定常状態電流を必要としない。したがって、大電流および大電圧降下は、ＬＣに対しては問題にはならない。
【０１０３】
ディスプレイ内で、単一パッシブ・マトリクス・アレイからの行は、左および右の隣接パッシブ・マトリクス・アレイの行に接続することができる。さらに、行ラインをカバー・ガラス上に設けることができる。カバー・ガラスは、下部基板の左端部および右端部上に延び、行ラインは、基板の左端部および右端部を越えて延びる。単一パッシブ・マトリクス・アレイの行ドライバは、全アレイを駆動することができる。このことは、ＬＣを貫通する接続を形成するビアを作ることなしに、行ラインを接続することを可能にする。各パッシブ・マトリクス・アレイの後ろにあるドライバは、データ・ドライバつまり列ドライバを有することのみ必要とする。市販のデータ・ドライバを用いることが可能である。
【０１０４】
再び図１５を参照すると、ラビングされたポリイミドまたはダイアモンド・ライク・カーボンの薄いＬＣアライメント層（図示せず）を、（ａ）基板１５３５上のビア１５４０の上面および行金属１５４５の表面上に、（ｂ）カバー・ガラス１５５５上の列金属１５５０の下面上に、堆積することができる。アライメント層は、ＬＣ分子の表面アライメントを与えて、電極すなわち行金属１５４５および列金属１５５０に与えられる電界により、あるいは電界によらず、光の正しい偏光または位相を得るようにする。
【０１０５】
本発明によるディスプレイの電気的設計特性のいくつかを、以下に要約する。
（Ｉ）表示輝度：１００ｎｉｔの白色（Ｒ＝３０ｎｉｔ，Ｇ＝５０ｎｉｔ，Ｂ＝２０ｎｉｔ）
（II）小型モジュールＯＬＥＤ
（Ａ）リサーチ青色ＯＬＥＤデータからスケールされた電圧および電流密度を有するＫｏｄａｋ赤色および緑色１１／９９ｃｄ／Ａゴール
（Ｂ）必要なカラーピクセル輝度＝Ｒ、ＧまたはＢ＊１２８＊３／０．８６；マルチプレックス比，領域，開口の調整
（Ｃ）赤色：１１．５Ｖで６ｃｄ／Ａ，１３４００ｎｉｔで１．８Ａ／ｃｍ＊ｃｍ
（Ｄ）緑色：１１Ｖで１５ｃｄ／Ａ，２３００ｎｉｔで１．２Ａ／ｃｍ＊ｃｍ
（Ｅ）青色：１０．５Ｖで１２ｃｄ／Ａ，９０００ｎｉｔで０．６Ａ／ｃｍ＊ｃｍ
（III ）パッシブ・マトリクス電流：列（行＝６４＊列）
（Ａ）赤色：３４６μａ（２２．１２ｍａ）
（Ｂ）緑色：２３０μａ（１４．７５ｍａ）
（Ｃ）青色：１１５μａ（７．３７ｍａ）
（Ｄ）全パッシブ・マトリクス行電流：４４．２４ｍａ
（IV）全アレイ行電流：１６＊４４．２４ｍａ＝０．７０８Ａ
（Ｖ）１２８番目の行毎の全電流：６＊０．７０８＝４．２５Ａ
（Ａ）１２８個の行ドライバが用いられるならば、各行ドライバは４．２５Ａを流さなければならない。
（Ｂ）７６８個の行ドライバが用いられるならば、各行ドライバは０．７０５Ａを流さなければならない。
（VI）列導体
（Ａ）仮定：５オーム／□
（Ｂ）Ｒ＝５オーム＊２４０＊１２８／７５＝２．０４８キロオーム
（Ｃ）最大Ｖｃｏｌ＝２．０４８キロオーム＊３４６μａ＝０．７１Ｖ
（Ｄ）Ｖｃｏｌ低減：マルチプルＰＣボード・コンタクト／列
（VII )パッシブ・アレイ行導体
（Ａ）仮定：３×１０Ｅ−６オーム＊ｃｍおよび０．２μｍ厚金属
（Ｂ）Ｒ＝３Ｅ−６＊０．００８＊１９２／（０．０２２＊２Ｅ−５）＝１０．４７オーム
（Ｃ）最大Ｖｒｏｗ＝１０．５オーム＊４４．２４ｍａ＝０．４６３Ｖ
（Ｄ）Ｖｒｏｗ低減：マルチプルＰＣボード・コンタクト；行金属の厚さを増加させる
（VIII）ボード行電圧降下
（Ａ）仮定：２×１０＾−６オーム＊ｃｍで２オンスの銅
（Ｂ）Ｒ＝２×１０＾−６＊０．０２４＊１０２４／（０．００４６＊０．０２２）＝０．４９オーム
（Ｃ）Ｖ＝０．７０８＊０．４９＝０．３５Ｖ
（Ｄ）仮定：行＜０．４Ｖを選択するときの行ドライバ電圧降下
（IX）電源電圧：１．５＋２．５（出力コンプライアンス）＋０．７１＋０．４６＋０．３５＋０．４＝１６Ｖ
（Ａ）０．３４ｍａでＭＸＥＤ１０１のために推定されたコンプライアンス電圧
（Ｘ）全オンピクセルでの最大電力消費：４．２５Ａ＊１６Ｖ＝６８Ｗ
（XI）電圧および電力の低減の可能性
（Ａ）ｘ−ｓｉにおいて、最小コンプライアンス電圧は、１０％低い電圧および電力に対して、＜１Ｖとなる。
（Ｂ）ｎｏｎ−ＯＬＥＤ電圧降下を半分にカットすることにより可能な１Ｖ低減
（Ｃ）樹脂ＯＬＥＤへの切換え（Ｕｎｉａｘウェブサイト）
（１）１００００ｎｉｔで７Ｖ順方向電圧
（２）類似または良好なｃｄ／Ａおよび匹敵する寿命
（３）電源電圧を、４Ｖ下げることができる。
（４）列ドライバへの行ドライバの一体化は、電力を０．７５Ｖ低減する。
（XII ）オフ行ドライバ電圧
（Ａ）オフＯＬＥＤが点灯しないためには、＞１６−２．４−２（オンセット）＝１１．６Ｖ
（Ｂ）約１４Ｖは、ＯＬＥＤ逆ビアスのためには十分でなければならない；Ｖｆ＜−０．４Ｖ
（XIII）可能な行ドライバの実施
（Ａ）各々が０．７１Ａを流す７６８個の行ドライバ
（Ｂ）各々が４．２５Ａを流す１２８個の行ドライバ
（Ｃ）パッシブ・マトリクス行ドライバを一体化する；各行ドライバは４５ｍａを流す。
（１）電流をＰＣボード接地プレーンへ直接流す小電流ドライバによって排除された、ＰＣボード行および大電流行ドライバ低圧降下
ＰＣボードの裏面電子回路の特性のいくつかを、以下に要約する。
（Ｉ）特別な裏面配線レベル電力プレーン
（Ａ）２個の電力プレーン
（Ｂ）３個の信号層（前面ビア・ランド・パッドと共に合計４個）
（Ｃ）４１０００個のビア
（II）ディスプレイ・コネクタ
（III ）ディスプレイ・フレーム・バッファ
（Ａ）ビデオ・イン
（Ｂ）６つの１８ビットＲＧＢ列ドライバ制御信号
（IV）９６個のＬＥＤ列ドライバ・チップ
（Ｖ）１つの電圧レファレンスおよび１２０個の精密抵抗
（VI）１２８個（４Ａ）または７６８個（０．７Ａ）の約１４Ｖ行ドライバ
（VII ）１４Ｖ直列レギュレータ
（VIII）電力配布およびデカップリング
（Ａ）１６Ｖ電力
（Ｂ）３Ｖ〜５Ｖロジック電力
従来技術に対する本発明の利点のいくつかを、以下に示す。
（Ｉ）ｘ−ｓｉドライバを用いることによる、安定したＯＬＥＤ駆動方法
（II）可能な低減を有する妥当なドライバ・コスト
（III ）ＰＣボードは、パッシブ・マトリクス電圧降下を低く保つ。
（VI）ＰＣボード・コストは低い。
（Ｖ）性能
（Ａ）非常に高い開口率
（Ｂ）正味の電力消費は、ａ−ｓｉバックプレーンよりも良い。
（１）タイリング（貼り合せ）およびＰＣボードＣｕを有する良好な電圧降下管理
（２）電流源用の電圧は、ｘ−ｓｉドライバの方が、ａ−ｓｉよりも低い。
（３）ＰＬＥＤおよび設計の改善によって、電力を低減できる。
（Ｃ）ＯＬＥＤ技術により制限された表示均一性および寿命
（Ｄ）コンパクト：薄さ約３ｍｍ，３つの端部でのベゼル幅約２ｍｍ
（VI）パッシブ・マトリクス・タイリングにより、解像度およびサイズのスケールアップ可能。
【０１０６】
本発明は、３種類のビア、すなわち（１）基板を貫通し、基板の表面と同一平面の通常ビア，（２）基板を貫通する通常ビアの延長部である隆起ビア，（３）薄膜ビアを用いている。最初の２つの種類のビアは、既に説明したように、比較的大きく（＞１００ミクロン）、基板作製プロセスの間に形成される。薄膜ビアは、比較的小さく（約５ミクロン）、ＯＬＥＤデバイスの作製プロセスの間に形成される。隆起ビアおよび薄膜ビアは、ＯＬＥＤ層を貫通して突き出る、および時には第２の導体を貫通して突き出ることによって、第１の導体に接続する。通常ビアとビア・ランドおよび薄膜ビアとの組合わせは、空間な接続に変化を与え、高ＤＰＩまたは高解像度を有する大型ディスプレイを可能にする。
【０１０７】
種々の代替，変更を、当業者によって考案でき、また、本発明は、ＯＬＥＤまたはＬＣを用いるディスプレイ以外のディスプレイに適用できることがわかる。本発明は、特許請求の範囲内にある代替，変更，変形のすべてを含むことを意図している。
【図面の簡単な説明】
【０１０８】
【図１】本発明によるディスプレイ１００を示す図である。
【図２】（Ａ）は、基板上に表示素子を実装する本発明の方法を示す図、（Ｂ）は、（Ａ）のパッケージの断面図である。
【図３】本発明による他の実装構造を示す図である。
【図４】大型高解像度ディスプレイの概念を示す図である。
【図５】隆起ビアを用いる行および列の表示素子接続を示す図である。
【図６】プリント回路（ＰＣ）ボードのビア構成例を示す図である。
【図７】ＰＣボードの上面でのパッシブ・アレイ・ビア・ランド構成を示す図である。
【図８】表示素子のアレイについての２つの電気的構成を示す図である。
【図９】表示素子を製造する本発明の方法を説明する図である。
【図１０】表示素子を製造する本発明の他の方法を説明する図である。
【図１１】表示素子を製造する本発明のさらに他の方法を説明する図である。
【図１２】行コンタクトを有するＯＬＥＤピクセル・レイアウトを示す図である。
【図１３】列コンタクトを有するＯＬＥＤピクセル・レイアウトを示す図である。
【図１４】パッシブ・マトリクスの開口率を、ＤＰＩに対して示すグラフである。
【図１５】本発明による液晶表示素子の製造方法を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際公開パンフレット】
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【国際調査報告】
2004533022.tif 000074
2004533022.tif 000075