(57)【要約】半導体素子は、少なくとも一つの第１の半導体層（１〜４）と、この素子を保護するための、前記第１の層の少なくとも表面部分に形成された第２の層（８）とを含んでいる。この保護層は、前記第１の層を形成する第１の材料よりも大きい価電子帯・伝導帯間のエネルギーギャップを有する第２の材料で作られている。この第２の材料は、少なくとも前記保護層の一部において、１００ｎｍ未満のサイズと１×１０１０Ωｃｍを超える常温抵抗率とを有する結晶粒からなるナノ結晶およびアモルファス構造を持っている。
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【特許請求の範囲】
【請求項１】
少なくとも一つの第１の半導体層（１〜４）と、半導体素子を保護するために前記第１の層の少なくとも表面部分に形成された第２の層（８）を含み、前記保護層が前記第１の層を形成する第１の材料よりも大きい価電子帯・伝導帯間エネルギーギャップを有する第２の材料からなる半導体素子であって、
前記第２の材料は、前記保護層の少なくとも一部分において、１００ｎｍ未満の大きさと常温における抵抗率が１×１０１０Ωｃｍを超える結晶粒からなるナノ結晶およびアモルファス構造を有することを特徴とする半導体素子。
【請求項２】
少なくとも一つの第１の半導体層（１〜４）と、半導体素子を保護するために前記第１の層の少なくとも表面部分に形成された第２の層（８）を含み、前記保護層が前記第１の層を形成する第１の材料よりも大きい価電子帯・伝導帯間エネルギーギャップを有する第２の材料からなる半導体素子であって、
前記第２の材料は、前記保護層の少なくとも一部分において、ナノ結晶および／またはアモルファス構造を有していて、ナノ結晶構造は１００ｎｍ未満の大きさを有する結晶粒から構成されると定義されており、また前記第２の材料は、下記の化合物、ＡＩＮ、ＧａＮ、ＣＮ、ＢＮおよびＮＣＤ（ナノ結晶ダイアモンド）、または、例えば、ＡＩ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ、ＴｉＯ２、ＭｇＯ、Ｐ２Ｏ５、Ｂ２Ｏ３または、これらの化合物の混合物などのような金属酸化物のグループのいずれかの要素の一つまたはそれらの組合せであることを特徴とする半導体素子。
【請求項３】
前記第１の材料は少なくとも２００℃で電気的に安定することによって、少なくとも２００℃での半導体素子の動作温度を可能にするように適応していることを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記第１の材料はＳｉＣであることを特徴とする、請求項１から３のいずれか１項に記載の素子。
【請求項５】
前記第１の層（１〜４）は実質的に単結晶構造を持っていることを特徴とする請求項１から４のいずれか１項に記載の素子。
【請求項６】
前記保護層（８）は、少なくとも二つのサブレイヤ、すなわち前記第１の半導体層との界面を形成する薄い多結晶または単結晶またはアモルファスの第１のサブレイヤ（９）と、この層の上の、はるかに厚いナノ結晶、単結晶および／またはアモルファスの第２のサブレイヤ（１０）とからなることを特徴とする請求項１から５のいずれかに１項に記載の素子。
【請求項７】
前記第１のサブレイヤは実質的に単結晶であることを特徴とする請求項６に記載の素子。
【請求項８】
前記第１のサブレイヤは実質的に多結晶であることを特徴とする請求項６に記載の素子。
【請求項９】
前記第１のサブレイヤは実質的にアモルファスであることを特徴とする請求項６に記載の素子。
【請求項１０】
前記第１のサブレイヤ（９）は数原子層の厚さを有することを特徴とする請求項６、７、８または９に記載の素子。
【請求項１１】
前記第１のサブレイヤ（９）はＳｉＯ２、ＳｉＣ、ＡｌＮ、ＢＮ、ＣＮまたはダイアモンドであることを特徴とする請求項６から１０のいずれかに記載の素子。
【請求項１２】
前記第１のサブレイヤ（９）はＳｉＯ２、ＳｉＯ、ＳｉＮ、ＳｉＯＮのいずれか、またはこれらの化合物のいずれかの混合物であることを特徴とする請求項６から１０のいずれかに記載の素子。
【請求項１３】
前記第１のサブレイヤ（９）は例えば、ＡＩ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ、ＴｉＯ２、ＭｇＯ、Ｐ２Ｏ５、Ｂ２Ｏ３のいずれか、またはこれらの化合物のいずれかの混合物のような金属酸化物であることを特徴とする請求項６から１０のいずれかに記載の素子。
【請求項１４】
前記第２のサブレイヤ（１０）はＳｉＣ、ＡＩＮ、ＢＮ、ＣＮまたはダイアモンドであることを特徴とする請求項６から１０のいずれかに記載の素子。
【請求項１５】
前記第２のサブレイヤ（１０）はＳｉＯ２、ＳｉＯ、ＳｉＮ、ＳｉＯＮのいずれか、またはこれらの化合物の混合物のいずれかであることを特徴とする請求項６から１０のいずれかに記載の素子。
【請求項１６】
前記第２のサブレイヤ（１０）は例えば、ＡＩ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ、ＴｉＯ２、ＭｇＯ、Ｐ２Ｏ５、Ｂ２Ｏ３のいずれか、またはこれらの化合物の混合物のいずれかのような金属酸化物であることを特徴とする請求項６から１０のいずれかに記載の素子。
【請求項１７】
前記第１のサブレイヤ（９）は１〜１５ｎｍの厚さを有することを特徴とする請求項６から１６のいずれかに記載の素子。
【請求項１８】
保護層（８）の厚さが１μｍを超えることを特徴とする請求項１から１７のいずれか１項に記載の素子。
【請求項１９】
保護層（８）の主要部分がナノ結晶および／またはアモルファス構造を有していることを特徴とする請求項１から１８のいずれか１項に記載の素子。
【請求項２０】
保護層（８）の主要部分がナノ結晶構造を有していることを特徴とする請求項１から１９のいずれか１項に記載の素子。
【請求項２１】
前記第１の半導体層（１〜４）との界面（１１）を形成する前記保護層（８）の少なくとも一部分はナノ結晶構造を持っていることを特徴とする請求項１から５および１８のいずれかに記載の素子。
【請求項２２】
保護層（８）の主要部分がアモルファス構造を有していることを特徴とする請求項１から１９および２１のいずれか１項に記載の素子。
【請求項２３】
前記第１の半導体層（１〜４）との界面（１１）を形成する前記保護層（８）の少なくとも一部分はアモルファス構造を有していることを特徴とする請求項１から５、１８および２１のいずれかに記載の素子。
【請求項２４】
前記素子は素子の阻止状態に電圧を保持するように適応した接合部（７）を有しており、前記保護層（８）は前記接合部をパッシベート（絶縁保護）するように適応していることを特徴とする前記請求項のいずれかに記載の素子。
【請求項２５】
前記接合部はｐｎ接合（７）であることを特徴とする請求項１９に記載の素子。
【請求項２６】
前記保護層（８）は環境に関して素子のすべてのアクティブパーツを封止するためにこれらすべてのアクティブパーツを覆うことを特徴とする前記請求項のいずれかに記載の素子。
【請求項２７】
マルチチップ・モジュール（ＭＣＭ）からなり、保護層（８）は前記モジュールカプセル化をするのに適応していることを特徴とする請求項１から２６のいずれか１項に記載の素子。
【請求項２８】
第２の層（８）の前記少なくとも一部分における第２の材料の粒子サイズが１０ｎｍ未満であることを特徴とする請求項１から２７のいずれか１項に記載の素子。
【請求項２９】
前記第１の材料はＳｉであることを特徴とする請求項１から２８のいずれか１項に記載の素子。
【請求項３０】
前記第１の材料はＧａＡｓであることを特徴とする請求項１から２８のいずれか１項に記載の素子。
【請求項３１】
前記第１の材料はＳｉＧｅであることを特徴とする請求項１から２８のいずれか１項に記載の素子。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、少なくとも一つの第１の半導体層と、半導体素子を保護するために第１の層の少なくとも表面部分に形成された第２の層とを含む半導体素子であって、前記保護層は前記第１の層を形成する第１の材料よりも大きな価電子帯・伝導帯間エネルギーギャップを有する第２の材料からなることを特徴とする半導体素子に関するものでる。
【０００２】
（背景技術）
例えば、様々なタイプのダイオード、トランジスタ、サイリスタといったすべてのタイプの半導体素子が含まれる。ここで「半導体素子」は、非常に広く解釈すべきであり、この表現が通常意味するものだけでなく、集積回路とマルチチップ・モジュール（ＭＣＭ）にも及んでいる。更に「ｐｒｏｔｅｃｔｉｎｇ（保護する）」は、高い電界、水分、機械的損傷、化学反応などに対する保護といった種々のタイプの保護を含んでおり、この用語が一般に使われるような「ｉｎｓｕｌａｔｉｎｇ（絶縁する）」と「ｐａｓｓｉｖａｔｉｎｇ（パッシベーション（絶縁保護）を行う）」と「ｐｒｏｔｅｃｔｉｎｇ（保護する）」とを含む。
【０００３】
（発明の開示）
したがって本発明は、半導体素子のパッシベーション（絶縁保護）や、このような素子のいずれの一般的な動作温度にも限定されないが、本発明は以下、本発明を制限する方法ではなく、本発明を明らかにするために、高温で作動するのに適応した半導体素子をパッシベート（絶縁保護）するときに起こる問題に関して特に入念に論じられる。
【０００４】
半導体素子のパッシベーションは、様々な理由から、様々な用途のためにあり、また信頼度の高い素子動作のために決定的に重要である。これは、同じ、または異なる絶縁材料の１層または数層から構成できる。パッシベーションの第一の機能は、電子素子または光電子素子の性能特性を安定化し、改善することである。もう一つの機能は、周囲環境から素子を不動態被膜として絶縁保護すること、特に半導体層を損傷する可能性のある水分とイオン・マイグレーションを防止することである。これを達成するために、良好なパッシベーション材料に対していくつかの要求が同時に課せられる。パッシベーションは、半導体表面領域自体に加えられる他の措置と共に素子の表面領域を安定化することが多い。この他の措置は、半導体表面領域のドーピングを制御することによって、また時に半導体表面、またはその形状の構造的化学的性質を制御することによって、電界と電流漏れとを制御し低減するために使われる様々な手法に関する。これは、素子の作動時に素子の表面領域に生成される電界を緩和し低減することに寄与すべきである。効率的な拡散バリアを与えることによって、水分やイオン種が表面に到達するのを防止すべきである。半導体層に隣接する前記第２の層と半導体層との間の化学的結合は、それ自身の界面電荷を導入すべきでなく、また絶縁体は移動電荷と分極効果を有するべきでない。可能であれば、パッシベーションは、周囲環境における静電放電によって生成される電界と電荷とから素子を遮蔽すべきである。パッシベーション層はまた、素子表面の機械的保護も備えるべきである。
【０００５】
これをすべて行うために、パッシベーション層の材料は、高い抵抗率および高い絶縁耐力とともに、浅いレベル、深いレベルの界面、およびバルク・トラップの低いトラップ密度とを有するべきである。浅い中心部は、ドーピング・レベルとしてその層の抵抗率を低減し得るし、深い中心部は、パッシベーション層の準永久的帯電を発生させる可能性がある。
【０００６】
保護層、あるいはパッシベーション層、あるいは絶縁層に課せられた要求は、高温度動作を意図する半導体素子において特に厳しいものがある。このような層は、基板（半導体層）に対して良好な接着性を有するべきであり、また構造的に基板に対して適合すべきである。パッシベーション層の性質は、動作温度範囲内で温度依存性をできるだけ小さくすべきである。この層は特に、高温で高い抵抗率と高い絶縁耐力とを維持すべきである。半導体における応力の蓄積を防止するためには、半導体層の材料とパッシベーション層の材料の熱膨張係数が略一致していることが必要とされる。そうでなければ保護層はまた、温度が変化したとき半導体層を「手放す」可能性があり、また少なくとも半導体層から部分的に剥がれる可能性がある。パッシベーション層はまた、素子の全作動範囲内で機械的、熱的、化学的に安定であるべきである。更にパッシベーション層は、良好な熱伝導率を持つべきである。もしこのようなパッシベーション層が環境の影響に対して高い耐性を持っていれば、密閉パッケージングに対する要求を軽減することによりカプセル化問題を大いに単純化する可能性を開くことができる。
【０００７】
このようなパッシベーション層は低い処理温度で製造して、堆積プロセス時にイオン、光子または電子といった粒子の低いエネルギーだけを半導体層に衝突させることが好ましい。
【０００８】
更に本発明は、前記第１の材料としてすべてのタイプの半導体材料の半導体素子に向けられているが、特に本発明は、高い温度と高い絶縁破壊電界とに耐えるＳｉＣの性質が利用できるように、このような半導体材料としてＳｉＣに適応したパッシベーションを得ることに向けられている。ＳｉＣの半導体素子をパッシベートするために、ＣＶＤ（化学蒸着）によって生成された窒化シリコン層と組み合わせた、または二酸化シリコンの厚い層と組み合わせた熱二酸化シリコンを使用することが知られている。しかし、二酸化シリコンは、炭化シリコンのパッシベーション材料としては、特に高温では満足なものではない。これには、二つの理由がある。一つは、二酸化シリコンと炭化シリコンの絶縁破壊電界との間の比率が比較的低いことであり、これは両材料の誘電率間の関係と相まって、炭化シリコン内の電界が最大値に近いときに二酸化シリコン内の電界を最高品質二酸化シリコンの臨界絶縁破壊電界の約１／２にまで低くするのである。第２の理由は、炭化シリコンと二酸化シリコンとの間のエネルギー・バリアが比較的小さいことであり、これは電荷注入の確率を増加させるのである。これら両因子は、組み合わされて、高温での二酸化シリコンの絶縁耐力と信頼性とを劇的に減少させる。更にＳｉＣ上で成長した二酸化シリコンは、除去されなかった炭素によって汚染され、その構造は恐らく、その形成時に酸化物を残した、例えばＣＯ、ＣＯ２のような揮発性の炭素化合物によって乱される。
【０００９】
実質的に単結晶構造を有する実質的単結晶ＡＩＮ（ＰＣＴ／ＳＥ９５／０１５９６）といった二酸化シリコン以外の材料もまた、ＳｉＣ素子をパッシベートするために提案されている。しかしながらこれらの材料には、界面における格子整合がほぼ完全とは言えない場合に、応力の蓄積という危険が生じる。
【００１０】
本発明の目的は、序論で定義したような半導体素子であり、その素子において、前述のような層に課せられた要求を大いに満足させながら、既知のこのような層よりも良好な仕方で前記保護層がその機能を遂行する半導体素子を提供することである。
【００１１】
この目的は、本発明にしたがって、前記第２の材料が前記保護層の少なくとも一部分に１００ｎｍ未満の大きさと常温における抵抗率が１×１０１０Ωｃｍを超える結晶粒からなるナノ結晶およびアモルファス構造を有するこのような半導体素子を提供することによって達成される。
【００１２】
前記第２の材料のナノ結晶およびアモルファス構造は、弱い接着力の原因である機械的応力の発生と、帯電現象や不安定性を引き起こす電子界面準位の高い集中の発生と、例えば、微小亀裂を引き起こす機械的熱的応力に対する抵抗力の減少とを防止する前記第１の半導体層への保護層の構造的調整を容易にする。更にナノ結晶およびアモルファス構造は、各層の性質に対する結晶構造内の重大な構造的欠陥を構成する粒界の影響を減少させる。前記ナノ結晶およびアモルファス構造のもう一つの利点は、この構造が、例えば、２５℃の反応性パルスプラズマ（ＲＰＰ）方法、または５００℃未満の高周波プラズマ方法（ＲＦＰ）といった、単結晶よりも遙かに低いプロセス温度で得られるということである。両プラズマ方法は、同じ成長・堆積プロセスにおいて組み合わせることもできる。このプロセスの重要な特性は、特定のプロセス条件と、最も望ましい効果を得るために必要なすべての前洗浄と前エッチングのための現位置での基板準備手順とである。
【００１３】
本発明の他の目的は、種々の温度で、特にＳｉＣの可能な動作温度（最高９００℃）といった高温で熱的に安定し、ＳｉＣの物理的限界に近い絶縁破壊電界（１〜２ＭＶ／ｃｍ）に耐えられる保護層を有する、序論で定義した半導体素子を提供することである。
【００１４】
この目的は、本発明にしたがって、前記第２の材料が前記保護層の少なくとも一部分にナノ結晶および／またはアモルファス構造を有する素子であるのに対し、ナノ結晶構造は１００ｎｍ未満の大きさを有する結晶粒から構成されると定義され、前記第２の材料は下記の化合物、ＡＩＮ、ＧａＮ、ＣＮ、ＢＮ、ＮＣＤ（ナノ結晶ダイアモンド）のグループのいずれかのメンバー（構成要素）の一つまたは組合せであることとを特徴とする素子を提供することにより達成される。
【００１５】
保護層のためのこのような第２の材料は、ＳｉＣ表面への高温での良好な接着力と良好な機械的性質と良好な絶縁耐力とを意味する。この材料はまた、低温方式の前記堆積手法（ＲＰＰおよびＲＦＰ）により生成できる。したがって半導体材料に対するこの第２の材料の構造調整は、前述の多くの問題の原因であるこれら２層間の機械的応力の発生を防止するアモルファスおよび／またはナノ結晶構造によって容易にされる。
【００１６】
本発明の好適な実施例によれば、前記第１の材料は、少なくとも２００℃の温度で電気的に安定であることによって、少なくとも２００℃の半導体素子の動作温度を可能にするように適応している。特に前記第２の材料のナノ結晶および／またはアモルファス構造の性質は、半導体材料と前記第２の材料との間の僅かに異なる熱膨張係数のせいで、より高温で接着力が弱くなるという問題を防止するので、このような高温動作の用途に良く適合している。
【００１７】
本発明の他の好適な実施例によれば、前記第２の材料はＳｉＣである。本発明は、高い温度と高い電界とに耐えられるＳｉＣの性質が利用できるアプリケーションで前記第２の層の材料の性質が特に有利なので、半導体材料としてＳｉＣを有する半導体素子に特に適している。
【００１８】
本発明の他の好適な実施例によれば、前記保護層は、少なくとも二つのサブレイヤ、すなわち前記第１の半導体層との界面を形成する薄い多結晶または単結晶の第１のサブレイヤと、その上の遙かに厚いナノ結晶および／またはアモルファスの第２のサブレイヤとからなる。「薄い」はここでは、数原子層の厚さを意味することが好ましい。保護層の他の層よりも高い結晶品質を有するこのような薄層は、前記半導体材料と前記の薄いサブレイヤとの間に使われる材料で極めて良好な格子整合が得られるときに重要であり、またこのような材料の薄層は、保護層のバルク内にナノ結晶および／またはアモルファス構造を生じさせる低いプロセス温度による堆積手法が使用された場合でも、このような材料に関して自動的に生成される。
【００１９】
より高い結晶品質（または結晶性）を有するこのような薄層は、ＳｉＣ、ＡＩＮ、ＣＮ、ＢＮまたはダイアモンドであり得る。
【００２０】
本発明の他の好適な実施例によれば、前記保護層は、少なくとも二つのサブレイヤ、すなわち前記第１の半導体層との界面を形成する薄いアモルファスの第１のサブレイヤと、その上の遙かに厚いナノ結晶および／またはアモルファスの第２のサブレイヤとからなる。「薄い」はここでは、数原子層の厚さを意味することが好ましい。
【００２１】
このような薄いアモルファス層は、下記の化合物、最も単純な場合に二酸化シリコンまたはオキシ窒化シリコンまたは窒化シリコンであるＳｉＯ２、ＳｉＯ、ＳｉＯＮ、ＳｉＮからなる、またはこれらの組合せからなると説明できる構造的構成を持っている。
【００２２】
本発明の他の好適な実施例によれば、前記保護層は、少なくとも二つのサブレイヤ、すなわち前記第１の半導体層との界面を形成する薄い単結晶またはアモルファスの第１のサブレイヤと、その上の遙かに厚いナノ結晶および／またはアモルファスの第２のサブレイヤとからなる。「薄い」はここでは、１〜１５ｎｍの厚さを意味することが好ましい。ＳｉＣのバンドギャップよりも高いバンドギャップを有するこのような薄層は、ＳｉＣ層と第２のサブレイヤとの間に電荷キャリアのためのトンネル・バリアを構成している。この第１のサブレイヤの機能は、界面準位の低密度を特徴とする、ＳｉＣに対する良好で安定な界面を提供することである。これに対して第２のサブレイヤの機能は、バリアを通り抜ける電荷キャリアを輸送除去するか中和することである。電荷が第１のサブレイヤを通り抜けるせいで、第２のサブレイヤはこの層が厚くてそれを通り抜ける輸送が伝導によって行われる場合に起こるような仕方では、第１のサブレイヤと相互に作用し合わない。これは、第１のサブレイヤ内に電荷トラップ（捕捉）が存在しないことと、パッシベーションの電荷状態が主として第２のサブレイヤによって制御されることとを意味する。
【００２３】
このような薄い第１のサブレイヤは、ＳｉＯ２、ＳｉＣ、ＡＩＮ、ＢＮ、ＣＮまたは（Ｃ）ダイアモンド、または例えばＡＩ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ、ＴｉＯ２、ＭｇＯのような金属酸化物であり得る。
【００２４】
本発明の好適な実施例によれば、前記保護層の主要部分は、ナノ結晶および／またはアモルファス構造を有する。したがって実質的には保護層全体は、純粋にアモルファスか、純粋にナノ結晶か、あるいはそれらの組合せであって、これは素子全体の、特にマルチチップ・モジュールと集積回路のエンキャプシュレーション（気密封止）としての使用によく適合している。したがってこのような保護層は、高温動作を意図する素子の場合、また半導体素子と電極配線の両者に対して破壊的な悪い環境との組合せの場合に、特に重要となる環境から、このような素子と電子回路のアクティブパーツを効果的に遮蔽できる。
【００２５】
本発明の他の好適な実施例によれば、前記素子は、素子の阻止状態に電圧を保持するように適応した接合部を有し、また前記保護層は、ｐｎ接合でもよいがショットキー接合でもよい前記接合部をパッシベート（絶縁保護）するように適応している。これは、これらの材料内に生成される電界が、非常に高い電界に耐えるＳｉＣとの組合せで使用されるときにこれら材料の臨界電界より著しく低いので、前述の化合物のグループとの組合せの場合に、特に有利である。界面準位の低密度は、高い電界用にこのような接合部を効率的にパッシベート（絶縁保護）する可能性に寄与する。
【００２６】
本発明の更なる利点と有利な特徴は、下記の説明とその他の従属請求項とから明らかになる。
【００２７】
付属図面の参照により、例として引用された本発明の好適な実施例の詳細な説明は下記の通りである。
【００２８】
（発明を実施するための最良の形態）
図１は、本発明が適用される素子の非限定的な例によって、ＳｉＣの４つの半導体層、すなわち第１の極めて高度にドープされたＰ型層１と、第２の高度にドープされたＰ型層２と、第３の軽度にドープされたＮ型層３と、第４の高度にドープされたＮ型層４とを有する半導体ダイオードを示す。これらの４層は、上記の順序に重ねられている。この素子はまた、最初に述べた層の上に配置され、ダイオードの陽極を形成するオーミック・メタル・コンタクト５と、層４と接触して配置され、このダイオードの陰極を形成する第２のオーミック・メタル・コンタクトとを有する。これらの層１、４はそれぞれ、メタル・コンタクト５、６への良好なコンタクトを作るために使用される。このダイオードは、カプセル化されており、二つの層２、３の間のｐｎ接合部７は、二つのコンタクト５、６を除いて素子全体をカバーする保護層８によってパッシベートされている。この素子は、既知の成長・エッチング手法によって製造できる。従来の仕方でこの素子は、Ｐ型層に接触しているメタル・コンタクト５に正の電圧が印加されたとき導通状態になり、第２のコンタクト６の電位に関してそのコンタクトに負の電圧が印加されたとき阻止状態になる。素子の阻止状態で、電界は、ｐｎ接合部７に集中され、またパッシベーションの要件は、この素子が如何なる絶縁破壊もせずに可能な限り高い電圧に耐えることを可能にするために、その領域で最も高いであろう。
【００２９】
この素子の半導体層１〜４はこの場合、ＳｉＣで作られている。保護層８は、毒性のない材料源を使用する反応性パルスプラズマ方法（ＲＰＰ）（２５℃）または高周波プラズマ方法（ＲＦＰ）（＜５００℃）といった低プロセス温度でプラズマ支援化学蒸着手法を使用することによって、ＳｉＣ層の周辺表面に蒸着される。下記の化合物：ＡＩＮ、ＧａＮ、ＣＮ、ＢＮ、ＮＣＤ（ナノ結晶ダイアモンド）、または例えばＡＩ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ、ＴｉＯ２、ＭｇＯのような金属酸化物のグループの何れかのメンバー（構成要素）の一つまたはそれらの組合せである材料のアモルファスおよび／またはナノ結晶層８は、この仕方で形成される。それからこのグループのメンバーは、その価電子帯と導電帯との間のエネルギーギャップが半導体材料、この場合ＳｉＣのエネルギーギャップよりも実質的に大きくなるように、選択されることが必要である。プラズマ堆積方法が、良好な接着力と良好な電子的性質とを特徴とする、パッシベーション層と基板との間の最良の可能な界面を確保するための堆積パラメータの幅広い選択と、洗浄・エッチングを通してのインサイチュウ（原位置での）基板準備とを可能にしていることを指摘することは最も重要である。これは、良好な誘電体特性と化学的特性とを有する誘電体層を成長させることが困難であると知られているＳｉＣやＧａＡｓのような２元素基板の場合に、特に重要である。
【００３０】
図２は、二つのサブレイヤ、すなわち半導体層との界面を形成し、ほんの数原子層の厚さを有する第１の極めて薄い層９と、層８の保護層の役目を担い、数ミクロンの厚さを持つ、第１の層９の上のはるかに厚い第２のサブレイヤ１０とから、どの様に保護層８が構成されるかを示す。サブレイヤ９は、前述の低プロセス温度を使用するときに、ＳｉＣへの極めて良好な整合を有する格子を形成する能力を持つＡＩＮといった材料を堆積するときに自動的に形成される。この材料は、単結晶型の２Ｈ構造を持っており、所定の配向下でＳｉＣポリタイプ、立方晶系と六方晶系両者のすべてのタイプと整合し、またこれはミスフィットがほんの０．７％という良好な格子整合を持っている。しかしながら界面から更に遠く離れてナノ結晶または殆どアモルファスの構造が形成されるが、これに対してナノ結晶は、１００ｎｍ未満のサイズを持った結晶粒から構成されると定義される。更に保護層８の材料の常温における抵抗率は、１×１０１０Ωｃｍを超える。保護層８の主要部分のアモルファスおよび／またはナノ結晶構造は、結晶性または多結晶性の材料と比較して好適な結果をもたらす。このナノ結晶および／またはアモルファス構造は、弱い接着力の原因である機械的応力の発生と、帯電現象や不安定性を引き起こす電子界面準位の高い集中の発生と、例えば微小亀裂を引き起こす機械的熱的応力に対する抵抗力の減少とを防止する前記半導体層への保護層８の構造的調整を容易にする。更にナノ結晶および／またはアモルファス構造は、粒界から構成される結晶構造内に存在する重大な構造的欠陥の集中を減少させる。これらの特徴は、高温環境内、素子自体が高温を発生させるほど素子の電力損失が高い時、高いスイッチング周波数、高いエネルギーが取り扱われる時、もしくは素子の阻止状態における高い電圧などの極端な条件が多い場合の半導体素子の使用に保護層８を適合させる。
【００３１】
図３は、半導体層２とパッシベーション層８との間の界面１１における電界で何が起こっているかを示す。二つの矢印１２、１３は、電界が界面で変化することおよび、この変化が二つの層の誘電率の違いによって起こることとを示している。
【００３２】
下記の関係は有効である：
ε２×Ｅ２＝ε８×Ｅ８
【００３３】
これは、それぞれが１０と４という誘電率を有する炭化シリコンとＳｉＯ２との組合せに関して、ＳｉＣ層内の電界が２ＭＶ／ｃｍ（最大値またはＳｉＣに近い）時にＳｉＯ２の層８内の電界が５ＭＶ／ｃｍ、すなわち最高品質ＳｉＯ２の臨界絶縁破壊電界の半分になるであろうということを意味する。しかしながら例えば、ＡＩＮは８という誘電率を持っているので、その中の電界はＳｉＣ内の所定の電界においてより低くなる。
【００３４】
したがって保護層のナノ結晶および／またはアモルファス構造は、低トラップ密度を有する半導体層との界面を形成するが、保護層に関してその結晶外観上、ＳｉＣとは多く異なる格子定数を有する材料が保護層に選択された場合でも、半導体内の応力の蓄積を防止することが出来る。これは、半導体素子とマルチチップ・モジュールと集積回路と前記ＭＣＭ内に含まれるセンサーとを厳しい環境条件の影響から保護し、またこれらの素子、回路またはモジュールに近い電子装置を高い電界の影響から保護し、放電等の発生を防止するために、これらの半導体素子とマルチチップ・モジュールと集積回路とをカプセル化することに材料（前述のリスト参照）の使用をよく適合させることが出来る。
【００３５】
図４ａ、４ｂは、価電子帯１４と伝導帯１５とがどの様にして、ＳｉＣの第１の半導体層３から、ＳｉＣよりも大きい価電子帯・伝導帯間エネルギーギャップを有する材料の第１のサブレイヤ９を通って第２のサブレイヤ１０にまで伸びるかを示している。この第１のサブレイヤ９は、１〜１５ｎｍの厚さを持つことが好ましい。かなりの大きさを有する電界が保護層と半導体層との間の界面に印加されたときに、層９、１０によって形成されたこのような保護層が半導体層３からその中に注入された電荷キャリアをどの様に取り扱うことが出来るかが示されており、二つの理想化されたシナリオが示されている。図４ａでは、どの様にして、電子６の集中が前記界面の近くに形成されるか、またこれらの電子が第２のサブレイヤ１０の伝導帯内に貫入できるかが示されている。これらの電子は続いて、再結合（深いトラッピング・レベルの関与による）によって、消滅させられるか、あるいは輸送除去される。これらの電子が保護層に打ち込まれないで結果的に厳しい問題になるということは極めて重要である。図４ｂは、どの様にして電子が第２のサブレイヤ内のトラッピング・レベル内に貫入できるか、またそれに続いてこれらの電子がホッピング伝導と呼ばれる伝導メカニズムによって輸送除去されるかを示す。これら両方の場合、通常は実質的に半導体層３との界面に平行な保護層内の電荷キャリアは、素子のコンタクトに輸送除去され、これはリーク電流という結果を招くが、もし保護層の抵抗率が十分に高くされていれば、これは低いレベルに維持できる。
【００３６】
本発明は、どのような方法においても、上述の好適な実施例に限定されることはなく、付属の請求項に記載の本発明の基本思想から逸脱することなく、その修正に対して多くの可能性があることは、当業者において明らかである。
【００３７】
半導体材料は例えば、本発明による保護層がＳｉの温度範囲特性内で、すなわち常温から２５０℃までの範囲内で良好に機能し、安定であるＳｉといった、ＳｉＣ以外のものであってもよい。
【００３８】
本開示における様々な材料の明確な限定がまた、それら材料のドーピングの可能性と不可欠の不純物の混入とを含むことも無論である。
【００３９】
パッシベーション層の形成方法の構成部分は、プロセス条件の特定の選択と、最善の望ましい効果を得るために必要なすべての前洗浄および前エッチングのインサイチュウ（原位置での）基板準備とである。堆積方法の一般的な利点は、プロセスの低い温度と、可能な基板の幅広い選択と、欠陥の低密度を特徴とする基板と堆積層との間の界面と、毒性の無い反応物源と、低コストとである。
【００４０】
第１の材料はまた、ＧａＡｓまたはＳｉＧｅ（シリコン・ゲルマニウムまたはゲルマニウムをドープしたシリコン）でもよい。本発明は、今までこの材料のための良好なパッシベーションが存在しなかったので、基板材料としてのＳｉＧｅに特に関心がある。
【図面の簡単な説明】
【図１】
本発明の半導体素子の極めて概略的な断面図。
【図２】
図１に示した素子のｐｎ接合部の表面における一部分の拡大図。
【図３】
本発明の態様を説明するために使用される、電界が前記界面でどの様に変化するかを示す図１に示したタイプの素子の半導体層と保護層との間の界面の概略図。
【図４】
図４ａおよび図４ｂは、本発明の素子における第１の層から薄い第１のサブレイヤを通って第２のサブレイヤへ行く価電子帯と伝導帯との延長の概略グラフ。
【国際公開パンフレット】
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【国際調査報告】
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