(57)【要約】本発明は、ディジタルＣＭＯＳプロセスによって製作される増幅回路、すなわち、少なくとも一つの入力部及び少なくとも一つの出力部を備えるメイン演算増幅器と、非線形な特性のゲート酸化膜コンデンサを含む、フィードバックループとを有する演算増幅回路であって、電圧制御手段が、自身の前記入力部のコモンモード電圧と前記出力部のコモンモード電圧との間に電圧差をもたらし、前記非線形な特性のゲート酸化膜コンデンサの容量はバイアス電圧と信号電圧との和を有する印加電圧にほとんど依存していないバイアス範囲で前記非線形な特性のゲート酸化膜コンデンサを動作させるのに十分な直流バイアス電圧を前記非線形な特性のゲート酸化膜コンデンサの両端間に印加する前記メイン演算増幅器に接続される演算増幅回路を提供する。
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【特許請求の範囲】
【請求項１】
少なくとも一つの入力部及び少なくとも一つの出力部を備えるメイン増幅器と、非線形な特性のコンデンサを含む、前記出力部及び前記入力部に接続されるフィードバックループとを有する増幅回路であって、電圧制御手段が、自身の前記入力部のコモンモード電圧と前記出力部のコモンモード電圧との間に電圧差をもたらし、前記非線形な特性のコンデンサの容量はバイアス電圧と信号電圧との和を有する印加電圧にほとんど依存しないバイアス範囲で前記非線形な特性のコンデンサを動作させるために直流の前記バイアス電圧を前記非線形な特性のコンデンサの両端間に印加する前記メイン増幅器に接続される増幅回路。
【請求項２】
前記フィードバックループが、前記非線形な特性のコンデンサに対して並列に抵抗を有する請求項１に記載の回路。
【請求項３】
前記非線形な特性のコンデンサが、ＭＯＳトランジスタ又はゲート酸化膜コンデンサである請求項１に記載の回路。
【請求項４】
前記非線形な特性のコンデンサが、接合型コンデンサである請求項１に記載の回路。
【請求項５】
前記電圧制御手段が、一定の直流出力コモンモード電圧を前記増幅器の前記入力部にもたらす請求項１に記載の回路。
【請求項６】
前記電圧制御手段が、前記メイン増幅器の前記コモンモード出力電圧を予めセットされた前記出力コモンモード電圧に調整するための電圧調整器を有する請求項１又は５に記載の回路。
【請求項７】
前記電圧調整器が、一方の入力部は前記コモンモード出力電圧によって入力され、他方の入力部は第一の抵抗を介して前記メイン演算増幅器の一方の出力部に接続されると共に第二の抵抗を介して前記メイン演算増幅器の他方の出力部に接続され、出力部が第三の抵抗を介して前記メイン演算増幅器の一方の入力部に接続されると共に第四の抵抗を介して前記メイン演算増幅器の他方の入力部に接続される調整演算増幅器を有する請求項６に記載の回路。
【請求項８】
前記第一及び第二の抵抗が同じ抵抗値を有し、前記第三及び第四の抵抗が同じ抵抗値を有する請求項７に記載の回路。
【請求項９】
前記電圧制御手段が、一定の直流コモンモード電圧を前記メイン増幅回路の入力部にもたらす入力段を有する請求項１に記載の回路。
【請求項１０】
前記入力段が、前記メイン増幅回路の入力部に接続されるコモンモード直流電圧源を有する請求項９に記載の回路。
【請求項１１】
前記メイン増幅回路の入力段において内部電圧をセットするための手段を有する請求項９に記載の回路。
【請求項１２】
前記メイン増幅回路が、ディジタルＣＭＯＳプロセスによって構成される請求項１乃至１１の何れか一項に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも一つの入力部及び少なくとも一つの出力部を備えるメイン演算増幅器と、非線形な特性のコンデンサを含むフィードバックループとを有する演算増幅回路に関する。
【０００２】
【従来の技術】
モバイル通信のための最新の受信器アーキテクチャは、高周波でＩＦ段を使用していないが、ニアゼロＩＦ回路（ｎｅａｒ−ｚｅｒｏ−ＩＦ  ｃｉｒｃｕｉｔ）である。通常単一のミキサ段は入力ＲＦ信号を非常に低い周波数ＩＦにシフトし、その後当該周波数でアナログＩ及びＱ信号がディジタル信号に直接変換される。ディジタルＩ及びＱ信号はディジタル信号処理回路に伝送され、それによって、前記受信入力信号の復調が行われる。記載されている受信器アーキテクチャのうち最も重要なアナログ回路ブロックは、チャネル選択フィルタ（ｃｈａｎｎｅｌ  ｓｅｌｅｃｔｉｏｎ  ｆｉｌｔｅｒ）としての役割を果たす多相フィルタ（ｐｏｌｙｐｈａｓｅ  ｆｉｌｔｅｒ）である。当該回路は、通常受信回路の最も大きな面積を占めており、従って全体性能にとってクリティカルとなっている。ＣＭＯＳ多相フィルタによって課される、サイズ及び性能に関する不利点のため、商用ＣＭＯＳによるニアゼロＩＦ受信器の実現はほとんど不可能となっている。
【０００３】
最もクリティカルな性能の問題の一つは、前記チャネル選択フィルタに必要とされる線形性にある。通常、当該線形性達成のためには、高い線形性を備えるコンデンサの製造を可能にする特別のアナログプロセスオプションが必要となる。当該アナログプロセスオプションを使用する標準ＣＭＯＳプロセスはより高価であり、アナログプロセスオプションを避けるソリューションとはもはや競合していない。更にＣＭＯＳプロセスのためのアナログプロセスオプションは、基本的なＣＭＯＳプロセスと比較して、余計にかかるプロセス開発期間のために通常より長期間の遅延を要する。アナログプロセスオプションを必要としない回路を利用可能とすることにより、短期間の市場投入がサポートされる。
【０００４】
【発明が解決しようとする課題】
純粋なディジタルＣＭＯＳプロセスによる非常に高い線形性を備えるアナログフィルタの実現に対する制限要因は、前記コンデンサを実現することにある。純粋なディジタルプロセスでコンデンサを実現するためには、基本的に三つの方法がある。バックエンドメタルプレートコンデンサ（ｂａｃｋｅｎｄ  ｍｅｔａｌ  ｐｌａｔｅ  ｃａｐａｃｉｔｏｒ）か、又は、ＭＯＳコンデンサ、ゲート酸化膜コンデンサ、若しくは接合型コンデンサかの何れかが使用されてもよい。前記メタルプレートコンデンサは、高い線形性を有する反面、ゲート酸化膜コンデンサのサイズの約８倍もの大きなサイズになるという欠点を有する。前記ゲート酸化膜コンデンサは、ずっと小さい反面、非線形な特性を有する。前記接合型コンデンサは、前記ゲート酸化膜コンデンサよりも低いコンデンサ実装密度をもたらすと共に非線形な特性も有する。
【０００５】
複数のゲート酸化膜コンデンサを並列又は直列構成の何れかで使用することによって前記ゲート酸化膜コンデンサを線形化しようとする試みがある。非並列態様で二つのゲート酸化膜コンデンサを備える構成は、非常に小さく、ゼロバイアス電圧に対する、改善された線形性を有している。しかしながら、二つのコンデンサが必要となる。二つのゲート酸化膜コンデンサの直列構成は、やや大きいが、例えば前記二つのコンデンサの間にもたらされるダイオードによってバイアスされる場合、良好な線形性を有している。しかしながら、二つのゲート酸化膜コンデンサの前記直列構成は、電圧振幅低下及び長いセットアップ期間という不利点を有している。従って、従来のコンデンサの実現においては、通信用製品にとってあまりに大きすぎるコンデンサ、又はあまりに非線形すぎるコンデンサの何れかがもたらされてしまう。
【０００６】
【課題を解決するための手段】
上記によれば、本発明の目的は、自身に含まれるメイン演算増幅器に関するフィードバックループにおいて非線形な特性のコンデンサを使用するにもかかわらず、優れた線形性を有する演算増幅回路を提供することにある。
【０００７】
当該目的のために、本発明は、少なくとも一つの入力部及び少なくとも一つの出力部を備えるメイン演算増幅器と、非線形な特性のコンデンサを含む、前記出力部及び前記入力部に接続されるフィードバックループとを有する演算増幅回路であって、電圧制御手段が、自身の前記入力部のコモンモード電圧と前記出力部のコモンモード電圧との間に電圧差をもたらし、前記非線形な特性のコンデンサの容量はバイアス電圧と信号電圧との和を有する印加電圧にほとんど依存していないバイアス範囲で前記非線形な特性のコンデンサを動作させるのに十分な直流バイアス電圧を前記非線形な特性のコンデンサの両端間に印加する前記メイン演算増幅器に接続される演算増幅回路を提供することにある。
【０００８】
本発明の演算増幅回路は、例えば通信用の多相フィルタといったチャネル選択フィルタのように非常に高い線形性を備える回路を構成するために、非線形な特性のコンデンサ、特に通常のディジタルＭＯＳ又はＣＭＯＳプロセスで実現可能なＭＯＳコンデンサを線形化する新規な態様である。本発明の演算増幅回路により、将来の通信プラットフォームにおけるディジタル及びアナログハードウエアを単一チップに集積する技術が可能となる。更に、本発明の演算増幅回路により、ただバイアス電圧で前記コンデンサを動作させることによって非線形な特性のコンデンサに関する上記問題点を解消する有利な態様がもたらされるので、前記容量が、処理されるべき入力信号にほとんど依存しない状態で前記非線形な特性のコンデンサは動作する。本発明の回路により、小さなサイズの非線形な特性のコンデンサの利点は、当該回路が、比較的大きなバイアス電圧（例えばゲート酸化膜コンデンサの場合、１．２Ｖ）に対して示す、優れた線形性と組み合わされる。
【０００９】
本発明により構成される演算増幅回路は、高次アクティブフィルタ（ｈｉｇｈ  ｏｒｄｅｒ  ａｃｔｉｖｅ  ｆｉｌｔｅｒ）を構成するために積分回路（ｉｎｔｅｇｒａｔｏｒ  ｃｉｒｃｕｉｔ）として使用され得る。前記積分回路は、シグマ・デルタコンバータ（ｓｉｇｍａ  ｄｅｌｔａ  ｃｏｎｖｅｒｔｅｒ）、調整器（ｒｅｇｕｌａｔｏｒ）、又はアナログフィルタバンク（ａｎａｌｏｇ  ｆｉｌｔｅｒ  ｂａｎｋ）のような多くの用途のための基本的な構成要素（ｂｕｉｌｄｉｎｇ  ｂｌｏｃｋ）となる。当該積分回路は、高い線形性を備えるコンデンサが実現不可能な標準ＣＭＯＳプロセスにおいて使用され得る。
【００１０】
本発明の好ましい実施例によれば、前記フィードバックループは、前記非線形な特性のコンデンサと並列に抵抗を有している。前記メイン演算増幅器の前記出力部と入力部とで異なるコモンモード電圧はそれぞれ、簡単かつ効率的な態様で前記非線形な特性のコンデンサの両端間にバイアス電圧をもたらす抵抗を介して直流電流をもたらす。
【００１１】
本発明の他の好ましい実施例によれば、前記非線形な特性のコンデンサは、ＭＯＳトランジスタ又はゲート酸化膜コンデンサとなる。これにより、前記非線形な特性のコンデンサは、当該回路素子の製造が全体の製造プロセス内で統合され得ると共に特別なアナログオプションが必要とされないという利点を備える単純なＭＯＳ又はＣＭＯＳプロセスで製造され得る。ゲート酸化膜コンデンサは、全回路の製造プロセスで集積し易く、高いコンデンサ実装密度をもたらす。
【００１２】
本発明の他の好ましい実施例によれば、前記非線形な特性のコンデンサは、接合型コンデンサとなる。
【００１３】
本発明の他の好ましい実施例によれば、前記電圧制御手段は、予めセットされた直流出力コモンモード電圧を前記演算増幅器の前記入力部にもたらす。このように前記予めセットされた直流出力コモンモード電圧は、前記非線形な特性のコンデンサに所要のバイアス電圧をもたらすように適切に選択され得る。
【００１４】
本発明の他の好ましい実施例によれば、前記電圧制御手段は、前記メイン演算増幅器の前記コモンモード出力電圧を前記予めセットされた出力コモンモード電圧に調整するための電圧調整器を有している。従って、前記メイン演算増幅器の前記コモンモード出力電圧は、前記電圧調整器で予めセットされる電圧値に自動的に調整される。前記電圧調整器は、前記コモンモード出力電圧を、好ましくはＶＤＤ／２に調整するための有利なソリューションとなる。当該ＶＤＤ／２は、可能な限り最大の駆動能力をもたらす、前記演算増幅器出力段の動作点となっているので最も好ましい値となる。
【００１５】
本発明の他の好ましい実施例によれば、前記電圧調整器は、一方の入力部に予めセットされたコモンモード出力電圧ＣＭＯＵＴが入力され、他方の入力部が第一の抵抗を介して前記メイン演算増幅器の一方の出力部に接続されると共に第二の抵抗を介して前記メイン演算増幅器の他方の出力部に接続され、出力部が第三の抵抗を介して前記メイン演算増幅器の一方の入力部に接続されると共に第四の抵抗を介して前記メイン演算増幅器の他方の入力部に接続される調整演算増幅器を有している。当該構成において、前記調整演算増幅器は、前記メイン演算増幅器の前記コモンモード出力電圧と前記予めセットされたコモンモード出力電圧との差を調整するように機能する。
【００１６】
本発明の他の好ましい実施例によれば、前記第一の抵抗と前記第二の抵抗とは同じ抵抗値を有しており、前記第三の抵抗と前記第四の抵抗とは同じ抵抗値を有している。それによって、前記回路構成は更に簡略化される。
【００１７】
本発明の他の好ましい実施例によれば、前記電圧制御手段は、予めセットされた直流コモンモード電圧を前記演算増幅回路の前記入力部にもたらす入力段を有している。当該入力段は、簡単な態様で前記入力コモン電圧を電源電圧に近いレベルに調整するための有利な手段となる。前記メイン演算増幅器の入力部におけるノードは仮想接地され、当該ポイントにおける交流信号は極めて小さなものとなる。
【００１８】
本発明の他の好ましい実施例によれば、前記入力段は、前記演算増幅回路の前記入力部に接続されるコモンモード直流電圧源（ＣＭ  ＤＣ  ｖｏｌｔａｇｅ  ｓｏｕｒｃｅ）を有している。これは、前記演算増幅回路の前記入力部においてコモンモード（ＣＭ）電圧を規定するのに有利な態様となる。
【００１９】
本発明の他の好ましい実施例によれば、前記演算増幅回路の前記入力段において内部電圧ＶＴをセットするための手段がもたらされる。これは、前記メイン演算増幅器又は前記演算増幅回路の前記入力部においてそれぞれ前記コモンモード電圧を規定するのに有利な代わりの態様となる。
【００２０】
本発明の他の好ましい実施例によれば、前記演算増幅回路は、純粋なディジタルＣＭＯＳプロセスによって製作される。上記のように、デバイス全体に渡って優れた線形性を備える小さなサイズの非線形な特性のコンデンサの利点が併せて実現されるため、本発明の演算増幅回路の利点は、半導体デバイス製造のために純粋なディジタルＣＭＯＳプロセスを使用するときに最も顕著となる。
【００２１】
本発明の実施例は、この場合図面に関連して記載される。
【００２２】
【発明の実施の形態】
図１によれば、ローパスフィルタ回路が、二つの入力部ＩＰ及びＩＮと、二つの出力部ＯＮ及びＯＰとを有している。入力部ＩＰ及びＩＮは、入力レジスタＲ１ＩＮ及びＲ２ＩＮを介してメイン演算増幅器２に接続されている。二つのフィードバックループ、すなわち、メイン演算増幅器２の負の出力部ＯＮからメイン演算増幅器２の正の入力部ＩＰへのフィードバックと、メイン演算増幅器２の正の出力部ＯＰからメイン演算増幅器２の負の入力部ＩＮへのフィードバックとがもたらされる。前記フィードバックループは、記載されている第一のフィードバックループ４におけるフィードバック抵抗Ｒ１ｆ及びコンデンサＣ１ｆと、第二のフィードバックループ６におけるフィードバック抵抗Ｒ２ｆ及びコンデンサＣ２ｆとを有している。フィードバック抵抗Ｒ１ｆ及びコンデンサＣ１ｆと、一方でフィードバック抵抗Ｒ２ｆ及びコンデンサＣ２ｆとは、それぞれ並列に接続される。
【００２３】
電圧制御手段８は、自身の入力コモンモード電圧と出力コモンモード電圧との間の電圧差をもたらし、その結果として、ゲート酸化膜コンデンサＣ１ｆ及びＣ２ｆの容量がバイアス電圧と信号電圧との和を有する印加電圧にほとんど依存していないバイアス範囲で非線形な特性のゲート酸化膜コンデンサＣ１ｆ及びＣ２ｆを動作させるのに十分な直流バイアス電圧を非線形な特性のゲート酸化膜コンデンサＣ１ｆ及びＣ２ｆの両端間に印加するメイン演算増幅器２に接続される。電圧制御手段８は、一定の直流出力コモンモード電圧をメイン演算増幅器２の入力部にもたらす。
【００２４】
図１のローパスフィルタ回路において、前記電圧制御手段は、メイン演算増幅器２の周辺にもたらされ、ゲート酸化膜コンデンサＣ１ｆ及びＣ２ｆの両端間の固定直流バイアス電圧ＵＣ＝（ＵＣ１＋ＵＣ２）／２を保証する。当該構成により、線形動作がもたらされ、更にゲート酸化膜コンデンサＣ１ｆ及びＣ２ｆは所与の面積に対して可能な限り最大の容量をもたらすことが保証される。
【００２５】
メイン演算増幅器２の入力部と出力部とで異なるコモンモード電圧により、抵抗Ｒ１ｆ及びＲ２ｆを介して一定の直流電流がもたらされる。一定の直流バイアス電圧ＵＣは、図１のローパスフィルタ回路に対してもたらされる出力電圧低下を防止する態様で出力され得る。
【００２６】
図１のローパスフィルタ回路がカスケード接続される場合、Ｒｆ／ＲＩＮを介して適切な直流電流をもたらし得るのに十分な駆動能力を備える入力及び出力電圧制御手段が必要とされる。コスト的な理由により、有利なことに、大きな抵抗及び小さなゲート酸化膜コンデンサが使用されると共にＲｆ／ＲＩＮを介して小さな直流電流をもたらす。
【００２７】
図１の前記フィルタ回路に対する出力電圧範囲を狭めないために、一定の直流バイアス電圧ＵＣをもたらすのに必要な二つの手段がある。第一の手段は、前記コモンモード出力電圧をＶＤＤ／２（電源電圧の半分）に調整することである。これにより、可能な限り最大の駆動能力がもたらされる。第二の手段は、前記入力コモン電圧を電源電圧に近いレベルに調整することである。メイン演算増幅器の入力ノードは仮想接地され、当該ポイントにおける交流信号は極めて小さいものとなる。当該回路の原理を実現するために、図１のアナログローパスフィルタ回路が、図２に示されているように具体化され得る。
【００２８】
図２における同じ回路構成要素は、図１と同じ参照番号を有する。図１の電圧制御手段８は、メイン演算増幅器２のコモンモード出力電圧を調整するための電圧調整器（ｖｏｌｔａｇｅ  ｒｅｇｕｌａｔｏｒ）１０を有している。前記電圧調整器は、調整演算増幅器（ｒｅｇｕｌａｔｏｒ  ｏｐｅｒａｔｉｏｎａｌ  ａｍｐｌｉｆｉｅｒ）１２を有しており、当該増幅器の一方の入力部は、コモンモード出力電圧ＣＭＯＵＴによって入力され、当該調整演算増幅器１２の他方の入力部は、第一の抵抗Ｒ３を介してメイン演算増幅器２の一方の出力部ＯＰに接続されると共に、第二の抵抗Ｒ４を介してメイン演算増幅器２の他方の出力部ＯＮに接続される。調整演算増幅器１２の出力部（ＯＰ２）は、第三の抵抗Ｒ５を介してメイン演算増幅器２の一方の入力部ＩＮに接続されると共に、第四の抵抗Ｒ６を介してメイン演算増幅器２の他方の入力部ＩＰに接続される。第一及び第二の抵抗Ｒ３及びＲ４は同じ抵抗値を有し、第三及び第四の抵抗Ｒ５及びＲ６も同じ抵抗値を有している。
【００２９】
図２のローパスフィルタ回路において、ノード対ＩＮ／ＩＰにおける差動入力信号は、メイン演算増幅器２と自身のフィードバックループ１Ａ及び１Ｂとを介して増幅されると共に、差動出力ノード対ＯＮ／ＯＰに伝送される。前記差動信号伝達関数は、
ＵＯＵＴ，ｄｉｆｆ／ＵＩＮ，ｄｉｆｆ＝（ＯＯＰ−ＵＯＮ）／（ＵＩＰ−ＵＩＮ）＝Ｒ２／Ｒ１＊１／（１＋ＪωＲ２Ｃ１）
となる。
【００３０】
コモンモード出力電圧ＣＭＯＵＴは調整演算増幅器１２の反転入力部にセットされる。調整演算増幅器１２非反転入力部は、二つの抵抗Ｒ３とＲ４との間のポイント１４において決定されている、メイン演算増幅器２のコモンモード出力電圧部に接続される。メイン演算増幅器２の決定されているコモンモード出力電圧がＣＭＯＵＴと異なる場合、調整演算増幅器１２は、自身の出力部において、Ｒ５及びＲ６を介してメイン演算増幅器２の入力部に入力される電圧を出力すると共に、メイン演算増幅器２のコモンモード出力電圧をＣＭＯＵＴに調整する（回路ループ１Ｃ）。メイン演算増幅器２は、反転コモンモード伝達関数（又は制限されたコモンモード抑圧（ｌｉｍｉｔｅｄ  ｃｏｍｍｏｎ  ｍｏｄｅ  ｓｕｐｐｒｅｓｓｉｏｎ））を有している。メイン演算増幅器２のコモンモード入力電圧は、Ｒ１ＩＮ、Ｒ２ＩＮ、Ｒ１ｆ、及びＲ２ｆと、抵抗Ｒ５及びＲ６とから構成される抵抗ネットワークによってセットされる。抵抗Ｒ５及びＲ６は、差動信号伝達関数を決定しない。
【００３１】
図１の電圧制御手段８は、図３に示されている入力段を更に有しており、当該入力段は、予めセットされた直流コモンモード電圧を前記ローパスフィルタ回路の入力部にもたらす。入力段１６は、図１又は２の前記フィルタ回路の入力部ＩＮ及びＩＰにそれぞれ接続されるコモンモード直流電圧源１８を有している。前記入力信号は、電圧源２０及び２２によって示されているように、コモンモード直流電圧源１８と入力部ＩＮ及びＩＰとの間の入力段１６に入力される。入力段１６は、入力コモン電圧を電源電圧に近いレベルに調整する。
【００３２】
図４のメイン演算増幅器３２は、以下に記載されるように、チョップ入力トランジスタ対を備える、一対の別個対称形の増幅器３２Ａ及び３２Ｂから構成されている。図４の実施例は、コンデンサＣ３１ｆ及びＣ３２ｆがゲート酸化膜コンデンサであるということにもかかわらず、メイン演算増幅器３２は前記フィルタ回路の優れた線形性をもたらすための一対の対称形の増幅器３２Ａ及び３２Ｂから構成されている場合、メイン演算増幅器３２の周辺に電圧制御手段をもたらす概念も実現可能であることを示している。
【００３３】
図５は、図４の対称形の増幅器３２Ａ及び３２Ｂの、更に詳細な回路図を示している。図５のフィルタ回路は、トランジスタ５０に関連するチョッパスイッチＳ１及びＳ３と、トランジスタ５２に関連するチョッパスイッチＳ２及びＳ４とを備える二つのチョップ入力トランジスタ５０及び５２を有している。よく知られているチョッパシステムにおいて、チョッパスイッチＳ１乃至Ｓ４は互いに接続されると共にトランジスタ５０及び５２に接続される。トランジスタ５０のソースは接地され、トランジスタ５０のドレインはチョッパスイッチＳ３のゼロコンタクト（ｚｅｒｏ−ｃｏｎｔａｃｔ）、増幅トランジスタ５４、及び電流源５６を介して電源に接続されている。トランジスタ５２のソースは接地され、トランジスタ５２のドレインはチョッパスイッチＳ４のゼロコンタクト、増幅トランジスタ５８、及び電流源６０を介して電源に接続されている。トランジスタ６４と電流源５６との間のノード６２は増幅器６４を介して増幅器３２Ａの出力段６６に接続されており、当該出力段６６は二つのトランジスタ６８及び７０から構成されている。出力段６６は、ここでもグランドと電源との間に接続されている。
【００３４】
トランジスタ５８と電流源６０との間のノード８２は増幅器８４を介して演算増幅器３２Ｂの出力段８６に接続されており、当該出力段は二つのトランジスタ８８及び９０から構成されている。出力段８６は、ここでもグランドと電源との間に接続されている。
【００３５】
前記入力コモン電圧が予めセットされたレベルに調整されるという特徴を実現するために、トランジスタ５０及び５２のソースは接地され、前記フィルタ回路の入力段における内部電圧ＶＴはセットされる。当該回路によって、前記入力電圧ＶＴと調整演算増幅器４２の調整機能とは、前記回路デバイスの低コスト実現をもたらすと共に、特定の用途に必要とされる、優れた線形性をもたらす。
【００３６】
図６は、ゲート酸化膜コンデンサの特性、すなわち当該コンデンサの容量対バイアス電圧の特性を示している。図６は、＋１．２Ｖより大きなバイアス電圧において、前記コンデンサの容量は、バイアス電圧と信号電圧との和を含む、当該コンデンサに印加される電圧にほとんど依存していないことを示している。従って、本発明の目的に対して当該特性を使用するために、すなわち前記コンデンサ容量のバイアス電圧依存性にもかかわらず、アナログフィルタ回路の優れた線形性を得るために、当該特定のゲート酸化膜コンデンサに対するバイアス電圧は、例えば０．２５μｍＣＭＯＳプロセスに対して、＋１．２Ｖ付近にすべきである。図６が特定のゲート酸化膜コンデンサに対する特性曲線を示しており、前記バイアス電圧及び容量の絶対値は、あるゲート酸化膜コンデンサから他の種類のゲート酸化膜コンデンサに変化してもよいが、前記コンデンサのおよその特性が同じであることは注意されるべきである。
【図面の簡単な説明】
【図１】前記演算増幅回路の一例として、非線形な特性のゲート酸化膜コンデンサを具備するアナログローパスフィルタ回路を示している。
【図２】図１のアナログローパスフィルタ回路のより詳細な回路図である。
【図３】図１及び２の前記フィルタ回路への前記入力段の回路図である。
【図４】チョップ入力トランジスタ対を備える二つの独立した増幅器を具備するアナログローパスフィルタ回路である。
【図５】図４のローパスアナログフィルタ回路のより詳細な回路図である。
【図６】バイアス電圧と、非線形な特性のゲート酸化膜コンデンサの容量との間の関係を示すグラフである。
【図２】
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【図６】
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【国際公開パンフレット】
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【国際調査報告】
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