(57)【要約】周波数ロックループ回路は、制御可能な発振器（１）と、前記発振器（１）からの出力信号（Ｓｏ）及び基準信号（Ｓｒｅｆ）から前記発振器（１）のための制御信号（Ｓｃ）を生成するための制御信号発生器（２）とを有する。この周波数ロックループ回路は、前記制御信号発生器（２）が、前記基準信号（Ｓｒｅｆ）からの第１の中間信号（Ｓ１）を生成する非線形処理ユニット（２２）及びハイパスフィルタ（２１）を含む第１のチェーンと、前記制御可能な発振器（１）の前記出力信号（Ｓｏ）からの第２の中間信号（Ｓ２）を生成するための非線形処理ユニット（２４）及びハイパスフィルタ（２３）を含む第２のチェーンと、第１（Ｓ１）及び第２の中間信号（Ｓ２）から第３の中間信号（Ｓ３）を生成するための組合せユニット（２５）と、第３の中間信号（Ｓ３）に応答して、前記制御信号（Ｓｃ）を供給するローパスフィルタ（２６）とを有することを特徴とする。
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【特許請求の範囲】
【請求項１】
制御可能な発振器と、前記発振器からの出力信号及び基準信号から前記発振器のための制御信号を生成するための制御信号発生器とを有する周波数ロックループ回路において、前記制御信号発生器は、前記基準信号からの第１の中間信号を生成する非線形処理ユニット及びハイパスフィルタを含む第１のチェーンと、前記制御可能な発振器の前記出力信号からの第２の中間信号を生成するための非線形処理ユニット及びハイパスフィルタを含む第２のチェーンと、第１及び第２の中間信号から第３の中間信号を生成するための組合せユニットと、第３の中間信号に応答して、前記制御信号を供給するローパスフィルタとを有することを特徴とする周波数ロックループ回路。
【請求項２】
前記組合せユニットが利得段を持つ第１のチェーンの前記非線形処理ユニットに結合されることを特徴とする、請求項１に記載の周波数ロックループ回路。
【請求項３】
前記組合せユニットが利得段を持つ第２のチェーンの前記非線形処理ユニットに結合されることを特徴とする、請求項１又は２に記載の周波数ロックループ回路。
【請求項４】
前記ハイパスフィルタが微分回路であることを特徴とする、請求項１、２又は３に記載の周波数ロックループ回路。
【請求項５】
前記ローパスフィルタが積分器であることを特徴とする、請求項１、２又は３に記載の周波数ロックループ回路。
【請求項６】
前記非線形処理ユニットが絶対値検出器であることを特徴とする、請求項１、２又は３に記載の周波数ロックループ回路。
【請求項７】
前記微分回路は、容量性素子を介して相互に結合される第１及び第２の回路モジュールを有することを特徴とする、請求項１、２又は３に記載の周波数ロックループ回路。
【請求項８】
前記微分回路が、トランスリニア・ループ回路を有することを特徴とする、請求項１、２又は３に記載の周波数ロックループ回路。
【請求項９】
前記絶対値検出器が、入力信号の符号を計算するための第１の回路部分及び前記入力信号の前記符号を前記入力信号の瞬時値と乗算するための第２の回路部分を有することを特徴とする、請求項６に記載の周波数ロックループ回路。
【請求項１０】
請求項１乃至９の何れか１項に記載の周波数ロックループ回路の部分と位相ロックループ回路の部分との両方がある制御可能な発振器を有するクロック復元回路。
【請求項１１】
光ファイバ・チャネルに結合されるセンサからの入力信号を受けるための入力部と、基準信号として前記入力信号を受けるための前記入力部に結合される請求項１０に記載のクロック復元回路と、前記入力信号と前記クロック復元回路の出力信号に応答してデジタル出力信号を生成するための、前記入力部及び前記クロック復元回路に結合されるデータ復元回路とを有する、光ファイバ・チャネルのための受信器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御可能な発振器と、前記発振器からの出力信号及び基準信号から前記発振器のための制御信号を生成するための制御信号発生器とを有する周波数ロックループ回路に関する。
【０００２】
【従来の技術】
このような周波数ロックループ回路は、ヨーロッパ特許公報ＥＰ３９５１０９から知られている。この既知の周波数ロックループ回路では、制御信号発生器は、発振器の出力信号を受ける入力部を持つ分周器を有する。分周器の出力信号は、位相比較器の第１の入力部に結合される。分周器の第２の入力部は、固定の周波数を生成する周波数発生器に結合される。位相比較器の出力部は、バッファを介してローパスフィルタに結合される。位相比較器の出力部は、発振器の精細な制御入力部に直接結合される。位相比較器の出力は、また、電圧コンパレータの第１の入力部に結合される。後者は、基準電圧に結合される第２の入力部を持つ。電圧コンパレータの出力部は、発振器の粗制御入力部に、バッファ及び第２のローパスフィルタを介して結合される。
【０００３】
【課題を解決するための手段】
本発明の目的は、簡略化された周波数検出を持つ周波数ロックループ回路を提供することである。本発明によると、周波数ロックループ回路は、制御信号発生器が、基準信号からの第１の中間信号を生成する非線形処理ユニット及びハイパスフィルタを含む第１のチェーンと、制御可能な発振器の出力信号からの第２の中間信号を生成するための非線形処理ユニット及びハイパスフィルタを含む第２のチェーンと、第１及び第２の中間信号から第３の中間信号を生成するための組合せユニットと、第３の中間信号に応答して、制御信号を供給するローパスフィルタとを有することを特徴とする。
【０００４】
本発明による周波数ロックループ回路は、入力信号の周波数における変化への速い反応ができる。
【０００５】
請求項２及び３による本発明の実施例は、分周器を使用することなしに基準信号の周波数と出力信号の周波数との間の比率を変化させることを可能にする。出力信号の周波数に対して、組合せユニットを第１のチェーンの非線形処理ユニットに結合させる利得段の増幅を増大させることによって増大することができる。同様に、出力信号の周波数は、組合せユニットを第２のチェーンの非線形処理ユニットに結合させる利得段の増幅を減少させることによって増大することができる。増幅は、１より大きい因子もできるが、また１以下の因子もありえる。
【０００６】
本発明のこれら及び他の態様は、図面を参照して更に詳細に説明される。
【０００７】
【発明の実施の形態】
図１は、制御可能な発振器１と、発振器１からの出力信号Ｓｏ及び基準信号Ｓｒｅｆから発振器１のための制御信号Ｓｃを生成するための制御信号発生器２とを有する周波数ロックループ回路を示す。本発明による周波数ロックループ回路は、制御信号発生器２が、基準信号からの第１の中間信号Ｓ１を生成する非線形処理ユニット２２及びハイパスフィルタ２１を含む第１のチェーンを有することを特徴とする。制御信号発生器２は更に、制御可能な発振器１の出力信号Ｓｏから第２の中間信号Ｓ２を生成するための非線形処理ユニット２４及びハイパスフィルタ２３を含む第２のチェーンを有する。制御信号発生器２は更に、第１の中間信号Ｓ１及び第２の中間信号Ｓ２から第３の中間信号Ｓ３を生成するための組合せユニット２５を有する。制御信号発生器２は更に、第３の中間信号Ｓ３に応答して、制御信号Ｓｃを供給するローパスフィルタ２６を有する。
【０００８】
図１に示した実施例において、ハイパスフィルタ２１及び２３は微分回路であり、ローパスフィルタ２６は積分器である。非線形処理ユニット２２は、絶対値検出器である。
【０００９】
図２は、周波数ロックループ回路の微分回路２１の実施例を示す。微分回路２３は、微分回路２１と同一である。ここに示される微分回路２１は、容量性素子Ｃを介して相互に結合される第１及び第２の回路モジュール２１０、２１２を有する。容量性素子Ｃは、一端で回路モジュール２１０のノード２１ｆに、他端で回路モジュール２１２のノード２１ｇに結合される。回路モジュール２１０及び２１２はそれぞれ入力部２１ａ及び２１ｂに結合され、電流源Ｉ１へ結合される共通出力部２１ｃと結合される出力部２１ｄ、２１ｅを持つ。
【００１０】
以下の説明では、トランジスタという用語は、例えばバイポーラトランジスタ又は単極性トランジスタ（ＭＯＳＦＥＴ）のような制御可能な半導体素子のことを呼ぶだろう。主電極とは、バイポーラトランジスタのエミッタ及びコレクタ、又は単極性トランジスタのソース及びドレインであると理解される。制御電極という用語は、バイポーラトランジスタのベース又は単極性トランジスタのゲートを示すのに用いられる。
【００１１】
図３は、第１の回路モジュール２１０の好ましい実施例を示す。他の回路モジュール２１２は、第１の回路モジュール２１０と同一である。他の回路モジュール２１２では、ノード２１ｂ、２１ｇ及び２１ｅがノード２１ａ、２１ｆ及び２１ｄに代わる。図３に示される回路モジュール２１０は、第１、第２及び第３のチェーンを有する。第１のチェーンは、第１のトランジスタＱ０の第１の主電極を定電圧の第１のラインに結合させる抵抗性素子Ｒ０を含む。第１のトランジスタＱ０の他の主電極は、ノードＮ１の電流源Ｉ３に結合される。前記ノードはまた、入力信号電流ｉｉｎを受ける入力部２１ａに結合される。第２のチェーンは、定電圧の第１のラインに結合される第１の主電極及び第２の電流源Ｉ２に結合される第２の主電極を持つ第２のトランジスタＱ１を有する。第２のトランジスタＱ１の第２の主電極はまた、第１のトランジスタＱ０の制御電極及びノード２１ｆに結合される。第２のトランジスタＱ１の制御電極は、第１のトランジスタＱ０の第１の主電極に結合される。回路の第３のチェーンは、第３及び第４のトランジスタを有する。第３のトランジスタＱ３は、定電圧の第１のラインに結合される第１の主電極及び第４のトランジスタＱ２の第１の主電極に結合される第２の主電極を持つ。第４のトランジスタＱ２は、出力２１ｄに結合される第２の主電極を持つ。第３のチェーンは、第５のトランジスタＱ８の主電流路によってブリッジされる。後者は、第３のトランジスタの第２の主電極に接続される制御電極を持つ。
【００１２】
回路は、以下のように動作する。信号電流ｉｉｎが入力ノードに付与される場合、これは下記の式に従うキャパシタＣについての電圧Ｖとなる。
Ｖ＝ｉｉｎ／ｇｍ （１）
キャパシタについての電圧Ｖは、式（２）
ｉｃ＝ｓ．Ｃ．Ｖ  （２）
のようなキャパシタを流れる電流ｉｃと対応する。この電流ｉｃは制御可能な半導体素子Ｑ１により供給される電流ｉ１にほぼ等しく、よって、式（３）
【数１】
2004520779.tif 000003
となる。さらに、図３に示される回路において、以下の関係式（４）
Ｖｂｅ１＋Ｖｂｅ２＝Ｖｂｅ３＋Ｖｂｅ８  （４）
をＱ１、Ｑ２、Ｑ３及びＱ８のベース−エミッタ電圧Ｖｂｅ１、Ｖｂｅ２、Ｖｂｅ３、Ｖｂｅ８に適用する。このことは、電流ｉ１、ｉ２及びｉｏに対して、
【数２】
2004520779.tif 000004
を意味する。式 （３）、（１）及び（５）を組み合わせると、式（６）
【数３】
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となる。
【００１３】
絶対値回路２２が、図４に更に詳細に示される。絶対値回路２４は、絶対値回路２２と同一である。図４に示される回路は、入力信号の符号を算出するための第１の回路部分２２１及び入力信号の瞬時値と入力信号の符号を乗算するための第２の回路部分２２２を有する。入力信号は、第１の電流Ｉｏ（１＋ｘ）及び第２の電流Ｉｏ（１＋ｘ）を含む、差動である。入力信号は、第１の回路部分及び第２の回路部分に与えられる。第１の回路部分は、ラッチＱ１、Ｑ２、Ｑ３、Ｑ４を有する。これらの入力部は、半導体素子Ｑ１及びＱ２の制御電極によって形成される。これらの入力部は、他の半導体素子Ｑ１１、Ｑ１２の主電極に結合される。半導体素子Ｑ１２、Ｑ１、Ｑ２、Ｑ１１はトランスリニア・ループ回路を形成し、入力電流のコピーがトランジスタＱ１及びＱ２に流れることを保証する。トランジスタＱ３及びＱ４は接続され、Ｑ１及びＱ２コレクタにおけるアンバランスが増幅され、最後に電流ＩＢＩＡＳはトランジスタＱ９又はトランジスタＱ１０の何れかに、入力電流の符号に依存して流れる。第２の回路部分においてその符号を入力電流と乗算することにより、入力信号の絶対値を表す出力信号が得られる。ヒステリシスを避けるために、２つの固定の電流源が、Ｑ９及びＱ１０のエミッタにおいて加えられることができる。
【００１４】
図５は、（Ｅ． Ｓｅｅｖｉｎｃｋによる”Ｃｏｍｐａｎｄｉｎｇ ｃｕｒｒｅｎｔ−ｍｏｄｅ ｉｎｔｅｇｒａｔｏｒ： Ａ ｎｅｗ ｃｉｒｃｕｉｔ ｐｒｉｎｃｉｐｌｅ ｆｏｒ ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ ｍｏｎｏｌｉｔｈｉｃ ｆｉｌｔｅｒｓ”， Ｅｌｅｃｔｒｏｎ．Ｌｅｔｔ．， ｖｏｌ．２６， ｎｏ．２４， ｐｐ．２０４６−２０４７， Ｎｏｖ． １９９０から修正されたバージョンのＡＢ級積分器）の可能な実施態様の積分器２６を示す。
ＸＩ０＝ＣＶＴ ｄｚ／ｄｔ  （Ａ）
式（Ａ）であることが示される。式（Ａ）から、出力トランジスタＱ７及びＱ８を流れる差動電流は、
ｚ＝Ｉ０／ＣＶＴ ∫ｘｄｔ
となる。
【００１５】
図６は、制御可能な発振器１を有するクロック復元回路３１を示す。制御可能な発振器１は、制御信号発生器２を更に含む周波数ロックループ回路の一部である。制御可能な発振器１は、制御信号発生器２に結合される粗同調ポート１ａを持つ。制御信号発生器は、基準信号発生器２７（例えば水晶）から、基準信号Ｓｒｅｆを受け取る。制御可能な発振器１はまた、入力信号Ｓｉｎとフィードバック信号Ｓｂとの間の位相差を示す位相差信号Ｓｄを生成するための位相検出器３５を有するフェーズロックループ回路の一部を形成する。フィードバック信号Ｓｆｂは、制御可能な発振器１の出力信号から、分周器３８によって得られる。
【００１６】
図７は、光ファイバ・チャネル５のための受信器３を示す。受信器は、光ファイバ・チャネル５に結合されるセンサ４から、入力信号Ｓｉｎを受けるための入力部３３を有する。本発明によるクロック復元回路３１は、基準信号として前記入力信号Ｓｉｎを受けるための入力部３３に結合される。データ復元回路３２は、クロック復元回路３１及び入力部３３に結合される。データ復元回路は、入力信号Ｓｉｎ及びクロック復元回路３１の出力信号ＣＬに応じてデジタル出力信号Ｓｏｕｔを生成する。デジタル出力信号Ｓｏｕｔは、受信器３の出力部３４で供給される。
【００１７】
図８は、本発明による周波数ロックループ回路の他の実施例を示す。図８において、図１に対応する素子は、１００多い参照番号を持つ。ここに示される周波数ロックループ回路は、組合せユニット１２５が利得段１２５ａを持つ第１のチェーンの非線形処理ユニット１２２に結合されることを特徴とする。この実施例において、組合せユニット１２５は、利得段１２５ｂを持つ第２のチェーンの非線形処理ユニット１２４にも結合される。利得段の利得を変化させることによって、基準信号Ｓｒｅｆの周波数と出力信号Ｓｏの周波数との間の比率は、変化することができる。例えば、出力信号Ｓｏの周波数は、組合せユニット１２５を第１のチェーンの非線形処理ユニット１２２に結合させる、利得段１２５ａの増幅率を増加させることによって増加させることができる。同様に、出力信号Ｓｏの周波数は、組合せユニット１２５を第２のチェーンの非線形処理ユニット１２４に結合させる利得段１２５ｂの増幅率を減少させることによって増加させることができる。前記増幅率は、１より大きい因子でも、また、１以下の因子でもありえる。
【図面の簡単な説明】
【図１】本発明による周波数ロックループ回路を示す。
【図２】図１の一部を更に詳細に示す。
【図３】更に図２の一部を詳細に示す。
【図４】図１の他の一部を更に詳細に示す。
【図５】図１の更に他の一部を詳細に示す。
【図６】図１の周波数ロックループ回路を有するクロック復元回路を示す。
【図７】図６のクロック復元回路を有する受信器を示す。
【図８】本発明による周波数ロックループ回路の他の実施例を示す。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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