(57)【要約】本発明は、縦型薄膜トランジスタを含む電子デバイスの製造方法を提供する。絶縁されたゲート電極２を覆うように、半導体材料の層８が設けられる。ゲート電極２のエッジ部１６Ａ近傍に形成された段部まで絶縁層８を覆うように延在するソース電極及びドレイン電極２６，２８を規定するために、ネガ型のレジスト１４が用いられる。
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【特許請求の範囲】
【請求項１】
薄膜トランジスタを含む電子デバイスの製造方法であって、
絶縁面にゲート電極を形成する工程と、
絶縁層が２つの外表面を有し、該２つの外表面は、これらの間に段部が延在する状態で、前記絶縁面に対して実質的に平行であり、常に互いに離間して配置されるように、前記ゲート電極及びこのゲート電極のエッジ部近傍の領域を覆って当該絶縁層を堆積する工程と、
半導体材料の層を堆積する工程と、
電極材料の層を堆積する工程と、
前記電極材料の層を覆うように、所定の溶剤に可溶なネガ型のレジスト材料の層を堆積する工程と、
露光部分を前記所定の溶剤に不溶にし、前記段部を覆う部分が不十分に露光され、可溶のままであるように、前記レジスト層を照射する工程と、
前記所定の溶剤を用いて前記レジスト層を現像し、前記段部を覆う部分を除去する工程と、
前記現像する工程により露出した前記電極材料層の部分を除去し、前記段部まで前記絶縁層の前記外表面の対応する一方に関して延在するソース及びドレイン電極を規定する工程と
を有する電子デバイスの製造方法。
【請求項２】
前記半導体層を堆積する工程が、前記現像する工程により露出した部分を除去する工程の後に行われる請求項１記載の方法。
【請求項３】
前記ゲート電極の前記エッジ部が前記絶縁面に対して実質的に垂直である請求項１又は２記載の方法。
【請求項４】
前記ゲート電極の反対側のエッジ部に、第１の前記薄膜トランジスタと同時に第２の薄膜トランジスタが形成される請求項１ないし３のいずれか１項に記載の方法。
【請求項５】
前記ゲート電極及び前記各層の１つ又はそれ以上を規定するために、低解像度プロセスが用いられる請求項１ないし４のいずれか１項に記載の方法。
【請求項６】
前記ゲート電極及び前記各層を規定するために、低解像度プロセスが用いられる請求項５記載の方法。
【請求項７】
前記半導体材料が有機材料を有する請求項１ないし６のいずれか１項に記載の方法。
【請求項８】
基板上の前記ゲート電極の上側面の高さが、０．０５ないし１．５μｍの範囲内である請求項１ないし７のいずれか１項に記載の方法。
【請求項９】
前記レジスト層を現像する工程の後、前記現像する工程により露出した部分を除去する工程の前に、前記レジスト層にリフロープロセスを供するステップを更に有する請求項１ないし８のいずれか１項に記載の方法。
【請求項１０】
前記レジスト層を現像する工程の後、前記現像する工程により露出した部分を除去する工程の前に、前記レジスト層に灰化プロセスを供するステップを更に有する請求項１ないし９のいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁面、例えば、ガラス又は絶縁性ポリマの基板の上に薄膜トランジスタ（ＴＦＴ）を有する電子デバイスの製造に関する。上記デバイスは、例えば、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）又は他のフラットパネルディスプレイであり得る。
【０００２】
【従来の技術】
長年にわたって、大面積電子機器アプリケーションに関し、ガラス及び／又は他の安価な絶縁性の基板の上にＴＦＴを備えた薄膜回路の開発に対してかなりの関心が存在している。非晶質又は多結晶半導体フィルムを用いて製造されるこのようなＴＦＴは、例えば、米国特許出願ＵＳ−Ａ−５，１３０，８２９号（出願人整理番号ＰＨＢ３３６４６）公報に記載されているようなフラットパネルディスプレイのアクティブプレートのセルマトリクスのスイッチング素子を形成し得る。
【０００３】
一般に、ディスプレイのアクティブプレートに用いられるＴＦＴは、ソース電極及びドレイン電極が下側に存在する基板に対して横方向に離間して配置されており、横型構造を有している。ＴＦＴのチャネル長を規定するこれらの電極間の距離は、リソグラフィック技術を用いて決定される。均一な電極材料の層が、堆積されたのち、フォトリソグラフィ及びエッチングを用いてパターニングされる。このようなプロセスは、関連する装置が高く、低スループットであり、大量のフォトレジスト及び現像液を用いるために、高価である。上記プロセスは、また、例えば、テレビジョン用途用のＬＣＤを製造する際、かなり大きな基板全体にわたって正確に制御することが難しい。更に、製造に用いるために現在利用可能なリソグラフィ装置は、かなり大きい基板にわたって約５μｍの最小チャネル長しか確実に提供することができない。より短いチャネル長は、より高速のＴＦＴをもたらすので望ましい。
【０００４】
縦型ＴＦＴでは、ソース電極及びドレイン電極は、通常基板に対して離間して配置されており、この間隔のサイズは、フォトリソグラフィを用いることによるのではなく、ＴＦＴの１つ又はそれ以上の層の厚さにより規定される。
【０００５】
縦型ＴＦＴ構造は、Ａｋｉｈｉｋｏ Ｓａｉｔｏｈ及びＭａｓａｋｉｙｏ Ｍａｔｓｕｍｕｒａによる「Ｅｘｃｉｍｅｒ−Ｌａｓｅｒ−Ｐｒｏｄｕｃｅｄ Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ Ｖｅｒｔｉｃａｌ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ」（Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． Ｖｏｌ． ３６ （１９９７） ｐｐ６６８−９）に説明されている。この論文に開示されているＴＦＴの製造に用いられるプロセスは、非晶質シリコンのレーザ結晶化により、フォトリソグラフィを用いることなくソース領域及びドレイン領域を規定する。しかしながら、その後、ソース電極及びドレイン電極を規定するために、フォトリソグラフィが用いられる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、縦型薄膜トランジスタを含む電子デバイスの改善された製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、薄膜トランジスタを含む電子デバイスの製造方法であって、
（ａ）絶縁面にゲート電極を形成する工程と、
（ｂ）絶縁層が２つの外表面を有し、該２つの外表面は、これらの間に段部（ｓｔｅｐ）が延在する状態で、前記絶縁面に対して実質的に平行であり、常に互いに離間して配置されるように、前記ゲート電極及びこのゲート電極のエッジ部近傍の領域を覆って当該絶縁層を堆積する工程と、
（ｃ）半導体材料の層を堆積する工程と、
（ｄ）電極材料の層を堆積する工程と、
（ｅ）前記電極材料の層を覆うように、所定の溶剤に可溶なネガ型のレジスト材料の層を堆積する工程と、
（ｆ）露光部分を前記所定の溶剤に不溶にし、前記段部を覆う部分が不十分に露光され、可溶のままであるように、前記レジスト層を照射する工程と、
（ｇ）前記所定の溶剤を用いて前記レジスト層を現像し、前記段部を覆う部分を除去する工程と、
（ｈ）前記現像する工程（ｇ）により露出した前記電極材料層の部分を除去し、前記段部まで前記絶縁層の前記外表面の対応する一方に関して延在するソース及びドレイン電極を規定する工程と
を有する電子デバイスの製造方法を提供する。
【０００８】
上記電極層が堆積され、パターニングされる前に、半導体層を堆積することが好ましい場合が多い。例えば、非晶質シリコンを用いる場合、一般に、絶縁層と非晶質シリコンとの間に安定した（ｓｏｕｎｄ）界面を提供するため、絶縁層上に非晶質シリコンを直接堆積することが好ましい。しかしながら、他の好ましい形態では、上記半導体層を堆積する工程（ｃ）が、上記工程（ｈ）の後に行われる。これは、電極材料層の一部を除去するために上記工程（ｈ）において使用されるプロセスに対して十分な耐性がない半導体材料を用いる場合に有利である。例えば、高分子半導体は、概して、電極層のパターニングに用いられるべきであるようなエッチャントに耐性がない。
【０００９】
上記ゲート電極のエッジ部は、上記絶縁面に対して実質的に垂直であることが好ましく、これは、実質的に縦型のトランジスタチャネルをもたらす。それにもかかわらず、基板に対してある角度でゲート電極のエッジ部を形成することが望ましく、これは、同様の角度の付いたトランジスタのチャネルを形成する。本発明の方法によるこのようなデバイスを製造する際、上記工程（ｅ）において用いられる放射線の入射角度を、ゲート電極のエッジ部にほぼ合わせられるように調節する必要があることが理解されるであろう。
【００１０】
上記第１の薄膜トランジスタのチャネルと反対側の上記ゲート電極のエッジ部に、上記第１の薄膜トランジスタと同時に第２の薄膜トランジスタが形成され得る。
【００１１】
上記ゲート電極及び他の各層の１つ若しくはそれ以上、又は全てを規定するために、低解像度プロセスが用いられ得る。当業者であれば理解されるように、フォトリソグラフィは高解像度プロセスの一例であり、低解像度プロセスは、グラビアオフセット印刷、インクジェット印刷又はマイクロディスペンシング（ｍｉｃｒｏ−ｄｉｓｐｅｎｓｉｎｇ）のような印刷プロセスであり得る。フォトリソグラフィは、かなり低スループットの高価な真空装置の使用を必要とする。低解像度プロセスは、真空装置を必要とすることなく実現されることが多い。本発明の方法によれば、重要なパターニング工程、すなわちソース電極とドレイン電極との間隔、及び従ってＴＦＴのチャネル長の規定は、フォトリソグラフィを用いることなく実現され、真空装置の使用が避けられる。他のＴＦＴの層の規定は、一般にそれ程重要ではなく、かなり低コスト、低解像度のプロセスを使用して十分に精度よく実現され得る。これは、特に、２０インチ（５１０ｍｍ）以上のスクリーンを有する液晶テレビジョンのような大きい画素サイズのＡＭＬＣＤに当てはまる。２５インチ（６３５ｍｍ）のスクリーンでは、ＶＧＡディスプレイは２６５×７９５μｍの画素サイズを有する。大きな画素では、必要な、幅／長さとして表されるチャネルアスペクト比もまた大きい。このように、チャネルの幅が、印刷のようなかなり粗い規定プロセスにより規定され得る。
【００１２】
印刷技術を用いる場合、材料は、必要なパターンで直接堆積され、これは、材料の無駄を防止し、必要とされるプロセス工程数を低減する。例えば、レジスト材料は連続的なブランケットのような従来の方法で堆積された材料の層の上に印刷され得る。また、基板上に前駆材料が印刷され、他のプロセス工程により所望の電気特性を有する材料に変換され得る。
【００１３】
上記半導体材料は、有機材料、又はより具体的には高分子材料を有していてもよい。これらの材料は、スピンコートのような技術により溶解している状態で（ｉｎ ｓｏｌｕｔｉｏｎ）堆積され得るため、高価な真空装置の使用を必要としない印刷又は他の低コスト大面積製造技術のような低解像度プロセスに用いるのに都合がよい。
【００１４】
基板上のゲート電極の上側面の高さは、０．０５ないし１．５μｍの範囲内であることが好ましい。これは、完成したデバイスのトランジスタのチャネル長をその結果として決定する。
【００１５】
上記パターンニングされたレジスト層により露光された電極材料層の部分を除去する工程の前に、レジスト層にリフロープロセス及び／又は灰化（ａｓｈｉｎｇ）プロセスを供し、レジスト層におけるパターンの規定を改善することは有利である。
【００１６】
【発明の実施の形態】
本発明の実施の形態を、添付の模式的な図面を参照し、例として説明する。
【００１７】
図は模式的であり、正確な縮尺で描かれてはいないことに注意されたい。これらの図の部品の相対的な寸法及び比は、理解しやすいように、便宜上、大きさが誇張又は縮小されて示されている。
【００１８】
図１は、本発明を具現化する一方法によるＴＦＴの製造の第１の段階を示している。まず、絶縁基板４の上に、ゲート電極２が設けられる。例えばＡＭＬＣＤでは、上記絶縁基板は、典型的には、ガラス又は高分子材料により形成され得る。また、上記ゲート電極は、クロミウムから形成され得る。上記ゲート電極は、スパッタリングにより金属の層を堆積したのち、フォトリソグラフィックパターニングするプロセスによる既知の方法で形成され得る。代替として、印刷プロセスが用いられ得る。
【００１９】
上記ゲート電極の厚さ（すなわち、基板上のゲート電極の上側面の高さ）は、完成したデバイスのトランジスタのチャネル長を決定する。典型的には、このチャネル長は約１μｍであり、例えば、０．０５から１．５μｍまで変動し得る。現在の処理装置は、このオーダーの値未満の層の厚さを確実に制御することが困難になるので、このより低い値が現在の処理装置により決定され得る。約１．５μｍ以上のゲート厚さでは、層をスパッタ堆積するのにかかる時間がますます多くなると共に、チャネル長が大きくなるので、ＴＦＴのスイッチング速度が低減される。
【００２０】
そののち、ゲート電極２を覆って絶縁層６が堆積され、絶縁層６はゲート電極近傍の基板の領域にも延在する。この絶縁層６は、例えば、窒化ケイ素の単層であるか、又は幾つかの絶縁材料の層を有し得る。絶縁層６は、既知のプラズマ化学気相成長（ＰＥＣＶＤ）プロセスにより約３００ｎｍの厚さに堆積され得る。
【００２１】
絶縁層６の上には、半導体材料、例えば水素化非晶質シリコンの層８が形成される。非晶質シリコン層は、既知のＰＥＣＶＤプロセスを用いて設けられることが可能であり、約１６０ｎｍの厚さを有し得る。半導体層８の上には、コンタクト層１０が設けられ、このコンタクト層１０は、典型的にはｎ＋ドープシリコンにより形成され、既知のＰＥＣＶＤプロセスにより約４０ｎｍの厚さに堆積され得る。
【００２２】
次に、コンタクト層１０の上に電極材料の層１２が規定される。適切な電極材料は、例えばクロミウムのような金属である。上記ゲート電極の場合と同様に、この電極材料の層は、スパッタリングプロセスを用いて形成され得る。これは、ネガ型のレジストの層１４により追従される。ゲート電極を覆って堆積された層のそれぞれは、ゲート電極のエッジ部１６Ａに対応する段部を有している。
【００２３】
図２に示されているように、図１に示されている構造体の上側に存在するネガ型のレジスト１４は、放射線１８に曝され、その放射線照射領域の組成を変更する。例えば、ＭｉｃｒｏＣｈｅｍ社により製造されているＮａｎｏ ＸＰ ＳＵ−８ ２よりなるレジストを用いる場合、これは紫外光を用いて実現される。上記放射線は、基板に対してほぼ垂直な角度で入射し、その結果、上記段部を覆っているレジストの部分２０（図２の影線部分）は実質的に影にされ、この層の段部において、レジストのかなり大きな垂直方向の厚さのために完全には露光されない。
【００２４】
ネガ型のレジストが用いられるため、放射線照射領域は、Ｎａｎｏ ＸＰ ＳＵ−８ ２レジストが用いられる場合のＭｉｃｒｏｐｏｓｉｔ ＥＣ Ｓｏｌｖｅｎｔのような特定の溶剤に不溶となる一方で、影線領域は可溶である。従って、上記構造体を溶剤に浸漬することにより、レジストパターンが現像され、レジスト層の部分２０が除去されると共に残りの部分が保持され得る。このレジストパターンは、現像工程ののち、当該レジストパターンにリフロープロセスを供することにより改善され得る。例えば、Ｎａｎｏ ＸＰ ＳＵ−８ ２レジストを用いる場合、これは、１５０℃で約３０分間加熱することにより実現され得る。上記リフロープロセスは、鉛直方向の段部の面の残渣レジストの量を低減すると共に、段部付近の水平な面の残渣レジストの量も低減する。これは、図３に示されているような、上記段部までの電極層１２の上部外表面２２及び下部外表面２４にわたって延在するレジストパターンをもたらす。更にエッチングされるべき領域上の余分なレジストを除去するように灰化することにより、レジストパターンを改善することが望ましい。
【００２５】
そののち、上記レジストの残りの部分をマスクとして用いて、電極層１２の露光部分と、その下側に存在するコンタクト層１０の部分が、例えばエッチングプロセスにより除去される。そののち、レジスト材料が除去され、図４に示されている完成されたＴＦＴ構造体になる。上記残りのレジストは、発煙硝酸のような既知のストリッパを用いて除去され得る。電極層の部分２６，２８及びその下側に存在するコンタクト層は、上記段部まで半導体層全体にわたって延在し、ソース領域及びドレイン領域、又はドレイン領域及びソース領域をそれぞれ形成する。下側に存在する半導体層８におけるトランジスタのチャネル３２の長さ３０は、これらの間において規定される。
【００２６】
図１ないし図４に示されているプロセスフローに対する代替として、半導体層８は、電極２６，２８がパターニングされた後に堆積されてもよく、これは、図５に示されているＴＦＴ構造体をもたらす。これは、上記電極層をパターンニングするのに必要とされるエッチャントに十分な耐性がない高分子半導体材料を用いる場合に適した手法である。この実施の形態では、コンタクト層１０は省略され得る。これは、半導体材料として非晶質シリコンを用いる場合には、非晶質シリコンと上記絶縁層との界面の質を損なう可能性があるためにあまり望ましくない。
【００２７】
図４及び図５に示されている構造は、ゲート電極２の任意の部分の上側には存在せず、基板の上側に存在する部分２８に関して、ゲート容量に対してかなり低い電極を有する点で、有利である。ＡＭＬＣＤでは、従って、それぞれの画素のキックバック電圧がＴＦＴのドレイン電極とゲート電極との間の容量の大きさに依存するため、この領域を、領域２６ではなく画素電極に接触させることが好ましい。
【００２８】
図１ないし図５では、理解しやすくするため、ゲート電極の一方のエッジ部１６Ａの傍らにＴＦＴ構造体を作製するようにＴＦＴの形成プロセスが示された。しかしながら、実際には、反対側のエッジ部１６Ｂの傍らに対応する構造体が同時に形成されてもよく、これは幾つかの用途において望ましい。例えば、ＡＭＬＣＤを製造する際、このような対応する構造体の形成を阻止することが好ましい。これは、例えば、放射線の入射角度を、一方のエッジ部のみが影になるようネガ型のレジストが露光されるように変化させることにより実現され得る。
【００２９】
図１ないし図４に関して説明したプロセスでは、電極層１２及びコンタクト層１０の材料の両方をエッチング除去する処置に、単一のレジスト層のマスクが用いられる。代替として、コンタクト層の材料のエッチングをマスキングするために、コンタクト層１０に上述した方法で１つのマスクが形成され、そののち上記マスクが除去され、電極層が堆積され、電極層のエッチングの前に同様にして第２のマスクが形成され得る。この手法は、単一のマスクを使用する場合よりも多くのプロセス工程を含むが、エッチングされるべき層とその下側に存在する層との間においてエッチャントのより大きな選択性を提供するために各エッチングプロセスにおいて異なるエッチャントが用いられる場合に認められ得る。
【００３０】
トランジスタの基部を形成するために、非晶質シリコン以外の他の半導体材料が用いられ得ることは理解されるであろう。例えば、ナノ結晶シリコン、多結晶シリコン、ＣｄＴｅのようなＩＩ−ＶＩ族半導体、ＧａＡｓのようなＩＩＩ−Ｖ族半導体が用いられ得る。また、（ペンタセンのような）有機半導体及びより具体的には（ポリ２．５−チエニレンビニレンのような）高分子半導体が好ましく、これらは、フレキシブルなデバイスがフレキシブルな基板の上に形成されることを可能にする。更に、有機−無機ハイブリッド半導体材料が用いられ得る。
【００３１】
上述したＴＦＴの構造は、ＡＭＬＣＤの場だけではなく、他の用途、特に、他の大面積電子デバイスなどにおいて薄膜デバイスのアレイが必要とされる用途にも適用可能である。これらのデバイスの例は、アクティブマトリクス高分子ＬＥＤディスプレイ、又は医療用に用いられるためのＸ線検出器や指紋センサのような大面積検出器である。
【００３２】
この開示を読むことから、当業者であれば他の変形例及び変更例は明らかであろう。このような変形例及び変更例は、薄膜回路を有する電子デバイス，半導体デバイス及びこれらの構成部品のデザイン，製造，使用において既に知られている同様の特徴や他の特徴を含んでいてもよく、また、本明細書において既に述べた特徴に代えて、又はそれに加えて用いられ得る特徴を含んでいてもよい。
【００３３】
特許請求の範囲は、この出願の特徴の特別な組み合わせに対して示されているが、本発明の開示範囲は、任意の請求項に現在記載されている発明と同一の発明に関するか否かに関わらず、また、本発明と任意の又は全ての同じ技術上の問題点を緩和するか否かに関わらず、明示的又は暗示的又はそれらの任意の総合（ｇｅｎｅｒａｌｉｚａｔｉｏｎ）で本明細書中に開示されている任意の新規の特徴又は任意の特徴の新規の組み合わせも含んでいることを理解されたい。別個の実施の形態の文脈の中に記載されている特徴は、単一の実施の形態における特徴を組み合わせても提供され得る。逆に、簡略のため、単一の実施の形態の文脈において記載されている種々の特徴は、各実施の形態において又は任意の適切なサブコンビネーションにおいても提供され得る。これにより、出願人は、本出願又は本出願からもたらされる任意の他の出願の手続追行中、このような特徴及び／又はこのような特徴の組み合わせに対して、新しい請求項が示され得ることを告知する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る方法による製造の一段階における電子デバイスのＴＦＴの断面図である。
【図２】本発明の第１の実施の形態に係る方法による製造の他の段階における電子デバイスのＴＦＴの断面図である。
【図３】本発明の第１の実施の形態に係る方法による製造の更に他の段階における電子デバイスのＴＦＴの断面図である。
【図４】本発明の第１の実施の形態に係る方法による製造の更に他の段階における電子デバイスのＴＦＴの断面図である。
【図５】本発明の第２の実施の形態に従って製造された電子デバイスのＴＦＴの断面図である。
【国際公開パンフレット】
2004520719.tif 000003
2004520719.tif 000004
2004520719.tif 000005
2004520719.tif 000006
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2004520719.tif 000008
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2004520719.tif 000013
2004520719.tif 000014
2004520719.tif 000015
2004520719.tif 000016
【国際調査報告】
2004520719.tif 000017
2004520719.tif 000018
2004520719.tif 000019