(57)【要約】キャパシタンスの高いインターポリ誘電体構造（７０）を与えるために、薄い窒化シリコン層（１６）を有する二酸化シリコン／窒化シリコン／二酸化シリコン（ＯＮＯ）積層複合物（４０）を製造するための方法である。ＯＮＯ複合物の形成において、底部二酸化シリコン層（１４）をポリシリコン（５２）といった基板上に形成する。窒化シリコン層（１６）を二酸化シリコン層上に形成し、酸化によって薄くする。窒化シリコン膜（１６）の酸化は、二酸化シリコン層（１８）を生じる反応によって、窒化シリコンの一部を消費する。この二酸化シリコン層（１８）をフッ化水素酸希釈剤で除去する。窒化シリコン層（１６）を再酸化によって再び薄くし、上部二酸化シリコン層（２０）を窒化シリコン層（１６）上に形成して、ＯＮＯ積層複合物（４０）を形成する。第２のポリシリコン層（５４）をＯＮＯ積層複合物の上に堆積して、インターポリ誘電体（７０）を形成する。
2004534385.tif 000002
【特許請求の範囲】
【請求項１】
ＯＮＯ誘電体を形成するための方法であって、
第１の二酸化シリコン層上に窒化シリコン層を形成するステップと、
前記窒化シリコン層を酸化させて、前記窒化シリコン層上に仮の二酸化シリコン層を生じるステップと、
前記仮の二酸化シリコン層を除去するステップと、
窒化シリコン層を再酸化させて、前記窒化シリコン層上に上部二酸化シリコン層を形成するステップとを含む、ＯＮＯ誘電体を形成するための方法。
【請求項２】
前記仮の二酸化シリコンをフッ化水素酸希釈剤で除去する、請求項１に記載の方法。
【請求項３】
前記フッ化水素酸希釈剤は室温である、請求項２に記載の方法。
【請求項４】
前記希釈剤は緩衝剤を含む、請求項２に記載の方法。
【請求項５】
前記緩衝剤はフッ化アンモニウムである、請求項４に記載の方法。
【請求項６】
前記酸化のステップは、パイロジェニック蒸気酸化法によって起こる、請求項１に記載の方法。
【請求項７】
温度は８００℃よりも高い、請求項６に記載の方法。
【請求項８】
前記酸化のステップは前記窒化シリコン層を薄くする、請求項１に記載の方法。
【請求項９】
結果として生じる前記窒化シリコン層は欠陥の密度が低い、請求項１に記載の方法。
【請求項１０】
前記ＯＮＯ誘電体はインターポリ誘電体構造内に位置づけられる、請求項１に記載の方法。
【請求項１１】
前記仮の二酸化シリコン層をポリシリコン基板上に形成する、請求項１０に記載の方法。
【請求項１２】
ポリシリコン層を前記上部二酸化シリコン層上に堆積する、請求項１１に記載の方法。
【請求項１３】
前記仮の二酸化シリコン層を形成するステップは、前記ポリシリコン基板の酸化によって起こる、請求項１１に記載の方法。
【請求項１４】
窒化シリコン層を形成するステップは、第１の二酸化シリコン層上に窒化膜を堆積することによって起こる、請求項１に記載の方法。
【請求項１５】
前記堆積のステップは化学気相成長法によって起こる、請求項１４に記載の方法。
【請求項１６】
前記再酸化のステップはパイロジェニック蒸気酸化法によって起こる、請求項１に記載の方法。
【請求項１７】
前記酸化のステップはドライ酸化処理によって起こる、請求項１に記載の方法。
【請求項１８】
前記再酸化のステップはドライ酸化処理によって起こる、請求項１に記載の方法。
【請求項１９】
キャパシタンスの高いインターポリ誘電体構造を製造するための方法であって、
底部ポリシリコン基板上に第１の二酸化シリコン層を形成するステップと、
二酸化シリコン上に窒化シリコン層を形成するステップと、
窒化シリコン層を酸化させて、前記窒化シリコン層上に仮の二酸化シリコン層を形成するステップと、
前記仮の二酸化シリコン層を除去するステップと、
前記窒化シリコン層を再酸化させて、上部二酸化シリコン層を形成するステップと、
前記上部二酸化シリコン層上に第２のポリシリコン層を堆積するステップとを含む、キャパシタンスの高いインターポリ誘電体構造を製造するための方法。
【請求項２０】
前記酸化のステップはパイロジェニック蒸気酸化法によって起こる、請求項１９に記載の方法。
【請求項２１】
前記再酸化のステップはパイロジェニック蒸気酸化法によって起こる、請求項１９に記載の方法。
【請求項２２】
前記インターポリ誘電体は増大されたキャパシタンスを有する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般的に、誘電体複合物を形成する方法に関し、より特定的にはインターポリ誘電体として使用するためのＯＮＯ複合物の窒化シリコン膜を形成する方法に関する。
【背景技術】
【０００２】
二酸化シリコン層／窒化シリコン層／二酸化シリコン層を有するＯＮＯ誘電体構造を含むインターポリ誘電体構造は当該技術において既知である。ＯＮＯ誘電体は、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびＦＬＡＳＨといった不揮発性メモリデバイスやその他のキャパシタ素子の製造において使用される。
【０００３】
先行技術において既知であるように、一般的に、不揮発性メモリデバイスは一連のメモリセルを含む。各々のメモリセルは、基板の表面上に形成されたソース領域およびドレイン領域、ソース領域とドレイン領域との間に位置決めされた絶縁層、絶縁層上のフローティングゲート、フローティングゲート上の絶縁誘電体層ならびに絶縁誘電体上のコントロールゲートを含む。フローティングゲートは電荷を保持し、絶縁誘電体はフローティングゲートを絶縁し、フローティングゲートがその電荷を維持する助けをする。１ビットの２進データがフローティングゲートに記憶される。データの値は電荷の関数であり、したがって、電荷のロスまたゲインによってデータの値が変わる可能性がある。各々のフローティングゲートは長期の電荷保持が可能であることが必要不可欠である。
【０００４】
フローティングゲートがその電荷を保持する能力は、主として、フローティングゲートを絶縁するのに使用される誘電体材料によって決定される。電荷ロスを防ぐために、誘電体は、プログラミング中に高電位がコントロールゲートに印加されたときにフローティングゲートからコントロールゲートへの電子を阻止するのに十分に高い耐電圧を有していなければならない。電荷をフローティングゲートに導入するのに消費されるエネルギは、フローティングゲートとコントロールゲートとの間の容量の関数であり、誘電体層の厚さに関連している。キャパシタンスは、誘電率および誘電体層の表面積に正比例するため、誘電体層の表面積を増大させるまたは厚さを減少させることによって、メモリセルのキャパシタンスが増大する。メモリセルを使用する素子の密度が低くなると、各々の素子が占める面積が小さくなる。結果として生じるより小さな素子はより低いキャパシタンスを特徴とする。したがって、フローティングゲートに対して電荷を入出力させるのに必要なエネルギを最小にし、素子のキャパシタンスを増大させるために、絶縁誘電体層の厚さを最小にすることが望ましい。
【０００５】
ＯＮＯ誘電体複合物は、二酸化シリコン層、二酸化シリコン層を覆う窒化シリコンからなる中間層、および窒化シリコン層を覆う二酸化シリコン層を有する。ＯＮＯ複合物の窒化シリコン層を酸化することによって、窒化シリコン層を薄くし、したがって絶縁誘電体の厚さを最小にする。チャン（Chang）らに付与された米国特許第５，６１９，０５２号では、窒化層の酸化などの処理工程の際、窒化層をどちらの酸化層よりも薄くしなければならない。
【０００６】
ホン（Hong）らに付与された米国特許第５，５０４，０２１号では、ＯＮＯ積層誘電体を製造するための方法が記載されている。この方法は、シリコン基板の表面上に、厚さがおよそ２０から６０オングストロームの薄い窒化物層を堆積するステップを含む。この窒化物層を、減圧ドライ酸化法を用いて酸化し、ＯＮＯ積層誘電体を形成する。
【０００７】
あいにく、誘電体の厚さを減少させると、誘電体に存在するピンホールおよびその他の欠陥を通して電荷の漏れが一般的に増大する。
【０００８】
シュリーニバサン（Srinivasan）らに付与された米国特許第５，８８２，９７８号では、キャパシタ誘電体の窒化シリコン層内の欠陥を減少させるための方法が提供されている。このプロセスは、基板の上に第１の窒化シリコン層を形成するステップを含む。窒化シリコンの外部表面にピンホールが形成される。このピンホールを、好ましくはウェット酸エッチング溶液（たとえばリン酸）で広くする。シリコンを含む第２の層を第１の層上にかつ広くしたピンホール内に形成する。第２のシリコン層を窒化シリコンに窒化して、広くしたピンホール内で窒化シリコンを形成し、第１の層および第２の層の双方の窒化シリコンを含む窒化シリコン包含層を形成する。
【０００９】
この方法では、ＯＮＯ誘電体複合物の窒化シリコン層の厚さは減少されない。上述のように、誘電体層を薄くすればするほど、キャパシタンスが高くなる。
【００１０】
したがって、この発明の目的は、薄くした窒化シリコン層を有し、欠陥がより少ないといった優れた機械特性を備えたＯＮＯ複合物を製造するための方法を提供することである。
【００１１】
この発明の他の目的は、薄くした窒化シリコン層を有し、優れた電気特性を備えたＯＮＯ複合物を製造するための方法を提供することである。
【００１２】
この発明のさらに他の目的は、インターポリ誘電体によって与えられたキャパシタンスを増大する方法を提供することである。
【００１３】
この発明のさらに他の目的は、漏れ電流が少なく、信頼性の高いインターポリ誘電体を製造するための方法を提供することである。
【発明の概要】
【００１４】
この発明は、欠陥の密度が低い、薄い窒化シリコン層の望ましい特性を有する二酸化シリコン／窒化シリコン／二酸化シリコン（ＯＮＯ）積層複合物を製造するための方法を提供する。欠陥の密度が低い、薄い窒化シリコン層は、キャパシタンスの高いインターポリ誘電体構造を設けるのに役立つ。誘電体層の厚さを減少させることによって、キャパシタンスが増大し、欠陥の密度を減少させることによって、誘電体構造によって絶縁された、メモリセルのフローティングゲートからの電荷の漏れを防ぐ。
【００１５】
ＯＮＯ複合物の形成において、底部二酸化シリコン層をポリシリコンといった基板上に形成する。窒化シリコン層を二酸化シリコン層上に形成し、酸化によって薄くする。窒化シリコン膜の酸化は、二酸化シリコン層およびアンモニアを生じる反応によって一部の窒化シリコンを消費する。この二酸化シリコン層を、フッ化水素酸希釈剤で除去する。窒化シリコン層を再酸化によって再び薄くする。第２の二酸化シリコン層を窒化シリコン層上に成長させる。第２のポリシリコン層を窒化シリコンの上に堆積して、インターポリ誘電体を形成する。驚くことに、結果として生じるＯＮＯ誘電体の窒化シリコン層はより薄く、従来の方法によって薄くした同じ厚さの窒化シリコン層を有するＯＮＯ誘電体と比較して、欠陥がより少ないため、キャパシタンスがより高い誘電体構造が与えられる。
【００１６】
この発明によって形成された誘電体構造は、ＥＥＰＲＯＭセル、ＥＰＲＯＭセル、ＦＬＡＳＨセルおよびその他のキャパシタ素子といった素子において使用することができる。
【発明を実施するための最良の形態】
【００１７】
以下の説明では、この発明のＯＮＯ複合物を形成する方法が提供される。図１Ａは第１の二酸化シリコン層１４を示している。この二酸化シリコン層１４は、たとえば、Ｏ2雰囲気の環境における熱成長、Ｎ2Ｏ雰囲気の環境における熱成長、低温化学気相成長法（４００℃）および高温化学気相成長法（８００−１０００℃）を含む当該技術で既知のさまざまな方法によって形成し得る。高温化学気相成長法は、欠陥の濃度が低い酸化膜を生じるため好まれる。この高温化学気相成長法はまた、下にあるポリシリコン層５２（図２に示されている）の表面と一致する酸化膜を生じる。二酸化シリコン層の厚さは、たとえば数オングストロームから数百オングストロームとるすことができる。
【００１８】
底部二酸化シリコン層１４を形成した後で、窒化シリコン層１６を二酸化シリコン層１４上に形成する。窒化シリコン層１６は、たとえば化学気相成長法および高速熱処理（ＲＴＰ）を含む当該技術で既知のさまざまな方法によって底部酸化膜層上に形成し得る。窒化層を、好ましくは６５０℃−７８０℃の間でＳｉＨ2Ｃｌ2／ＮＨ3を使用した化学気相成長法によって形成する。
【００１９】
窒化シリコン層１６を形成した後で、窒化シリコン層を酸化させる。仮の二酸化シリコン層１８を窒化層１６の酸化の間に熱成長させる。二酸化シリコン層１８を、当該技術で既知の、温度が＞８００℃より高い状態でＨ2およびＯ2の気体を使用したパイロジェニック蒸気酸化法によって窒化層１６上に熱成長させる。別の例において、当該技術で既知の、Ｏ2雰囲気の環境またはＮ2雰囲気の環境におけるドライ酸化処理が二酸化シリコン層の熱成長のために使用される。
【００２０】
窒化シリコン層の酸化は、窒化シリコンの一部を消費するまたは窒化シリコンを薄くし、以下の反応によって二酸化シリコンを生じる。
【００２１】
６Ｈ2Ｏ（または３Ｏ2）＋Ｓｉ3Ｎ4→３ＳｉＯ2＋４ＮＨ3
この酸化プロセスを変えて、さまざまな厚さの窒化シリコン膜を生じさせることができる。
【００２２】
結果として生じる二酸化シリコン層１８を、フッ化水素酸希釈剤といった従来の酸素除去溶液で除去する。この希釈剤は、たとえば室温であってもよい。希釈溶液を使用して、良好なプロセス制御が与えられる。希釈剤の共通の公式化は、フッ化アンモニウム（ＮＨ4Ｆ）といった緩衝剤を含み、これはフッ化物イオンの消耗を防ぐ助けをし、したがって安定したエッチング特性を維持する。酸素除去は以下の総合式に従って行なわれる。
【００２３】
ＳｉＯ2＋６ＨＦ→Ｈ2＋ＳｉＦ6＋２Ｈ2Ｏ
二酸化シリコン層１８を除去した後で、窒化シリコン１６を薄くし、窒化シリコン層１６を再酸化させる。上部酸化層２０を、上述のパイロジェニック蒸気酸化法によって窒化層１６上に成長させる。別の例において、上述のドライ酸化処理が再酸化のために使用される。窒化シリコン層１６の再酸化によって、窒化シリコンを薄くして、上部二酸化シリコン層２０を生じさせる。この二酸化シリコン層２０の厚さは、たとえば数オングストロームから数百オングストロームとすることができる。
【００２４】
図１Ｅおよび図２に描かれた結果として生じるＯＮＯ複合物４０は、薄くした窒化シリコン層を有する。窒化シリコン層１６を２度薄くするため、窒化シリコンの堆積の最初の厚さは、再酸化が完了した後で、所望の目的の厚さを生じるのに十分な厚さであるべきである。結果として生じる窒化シリコン層１６の厚さは、たとえば数オングストロームから数百オングストロームとし得る。
【００２５】
この発明の方法で形成したＯＮＯ複合物４０は、図２に描かれたインターポリ誘電体構造を製造する際に使用される。この発明のプロセスの間に、ＯＮＯ複合物４０の底部二酸化シリコン層１４（図１）を、上述のまたは当該技術で既知の堆積技術またはその他の技術によって下にあるポリシリコン層５２（図２）上に形成し得る。次に、窒化シリコン層１６の堆積、窒化シリコン層１６の酸化、酸化物１８の除去および窒化シリコン層１６の再酸化が上述のように起こる。第２のポリシリコン層５４を当該技術で既知の方法によって上部二酸化シリコン層２０上に堆積し、結果としてインターポリ誘電体７０を生じる。ポリシリコン層５２はフローティングゲートを形成し得、ポリシリコン層５４はさまざまな素子に使用されるメモリセルのためのコントロールゲートを形成し得る。
【００２６】
この発明の方法は、結果として、薄くした窒化シリコン層を有するＯＮＯ複合物を生じる。窒化シリコン層の厚さを最小にすることによって、ＯＮＯ複合物の電荷保持特性が向上するので、薄い窒化シリコン層は有利である。たとえば、この発明の窒化シリコン層では、結果として同じ厚さに堆積したシリコン層、または従来の技術を用いて結果として同じ厚さに薄くした窒化シリコン層と比較してより高いキャパシタンスが得られる。この発明の利点はまた、窒化シリコン層の欠陥の密度が、結果として同じ厚さに堆積しまたは従来の技術を用いて結果として同じ厚さに薄くしたＯＮＯ複合物の窒化シリコン層に見られる欠陥の密度よりも低いという驚くべき結果を含む。
【００２７】
この発明の方法によって製造されたインターポリ誘電体７０（図２）は、高度の構造的完全性を有し、電荷の漏れを防ぎ、高いキャパシタンスレベルを与える。このインターポリ誘電体７０は、ＥＰＲＯＭ素子、ＥＥＰＲＯＭ素子、ＦＬＡＳＨ素子およびその他の製造において使用され、結果として信頼度の高いメモリデバイスをもたらす。
【図面の簡単な説明】
【００２８】
【図１Ａ】この発明の方法で薄いＯＮＯ誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図１Ｂ】この発明の方法で薄いＯＮＯ誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図１Ｃ】この発明の方法で薄いＯＮＯ誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図１Ｄ】この発明の方法で薄いＯＮＯ誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図１Ｅ】この発明の方法で薄いＯＮＯ誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図２】図１Ａから１Ｅに示されたこの発明の方法によって形成されたＯＮＯ誘電体を有するインターポリ誘電体の図である。
【国際公開パンフレット】
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2004534385.tif 000015
2004534385.tif 000016
【国際公開パンフレット（コレクトバージョン）】
2004534385.tif 000017
2004534385.tif 000018
【国際調査報告】
2004534385.tif 000019
2004534385.tif 000020
2004534385.tif 000021