(57)【要約】【課題】少なくとも２つの電界効果トランジスタ（ＦＥＴ）チャネルで、各々のドレイン及びソースが、少なくとも２つの入力フィンガの対応しているものに接続される。少なくとも２つのＦＥＴのうちの少なくとも１つのゲート端子は、ドレイン電極に加えられるＥＳＤポテンシャルによってバイアスが加えられるように構成され、ＥＳＤデバイスのターンオン・ポテンシャルを低減する。くわえられる少なくとも２つの第２抵抗チャネルが、少なくとも２つのＦＥＴ及び回路復路のソース・ターミナルの対応するものの間で接続される。
2004521477.tif 000002
【特許請求の範囲】
【請求項１】
回路ターミナルをＥＳＤ現象から保護するためマルチ・フィンガＥＳＤ保護回路であって、
少なくとも第１及び第２電界効果トランジスタ（ＦＥＴ）を含み、第１及び第２ＦＥＴの各々はドレイン領域ソース領域とゲート電極とを有し、第１及び第２ＦＥＴのドレイン領域は回路ターミナルに結合し、第２ＦＥＴのゲート電極は第１ＦＥＴのソース領域に結合し、
更に、対応する第１及び第２ＦＥＴのソース領域のうちの１つとリファレンス電位のソースとの間で接続している少なくとも２つのソース抵抗チャネルを含む保護回路。
【請求項２】
マルチ・フィンガＥＳＤ保護回路であって、
第１及び第２回路ターミナルと、
少なくとも２つの抵抗チャネルで、第１回路ターミナルに接続した入力フィンガを画成する少なくとも２つの抵抗チャンネルと、
少なくとも第１及び第２電界効果トランジスタ（ＦＥＴ）と、を含み、前記少なくとも第１及び第２ＦＥＴの各々は、ドレイン領域、ソース領域とゲート電極を有し、第１及び第２ＦＥＴのドレイン領域は、少なくとも２つの抵抗チャネルのそれぞれに接続され、
更に、第１ＦＥＴのソース領域と第２回路ターミナルの間で接続した第１抵抗素子と、
第２ＦＥＴのソース領域及び第２回路ターミナルの間で接続した第２抵抗素子と、
ソース、ゲートとドレイン・ターミナルを有するバイアス・トランジスタと、を含み、バイアス・トランジスタのソース・ターミナルは、第１及び第２ＦＥＴのゲート電極に接続され、バイアス・トランジスタのゲート端子は、第１ＦＥＴのソース領域に接続され、バイアス・トランジスタのドレイン・ターミナルは第１回路ターミナルに接続されている保護回路。
【請求項３】
マルチ・フィンガＥＳＤ保護回路であって、
（ａ）第１及び第２回路ターミナルを含み、
（ｂ）第１及び第２端を有する複数の第１抵抗チャネルを含み、複数の第１抵抗チャネルの第１端は  第１回路ターミナルに接続され、複数の第１抵抗チャネルは複数の入力フィンガの各々を画成し、
（ｃ）複数の電界効果トランジスタ（ＦＥＴ）を含み、複数の電界効果トランジスタの各々は、ドレイン、ソースとゲート端子を有し、複数の電界効果トランジスタのゲート端子は一緒に接続され、複数の電界効果トランジスタの複数のドレイン・ターミナルの各々は、入力フィンガの複数の第２端に接続され、
（ｄ）複数のＦＥＴと第２回路ターミナルのソース・ターミナルの各々の間で接続された複数の第２抵抗チャネルを含み、
（ｅ）複数のバイアス・トランジスタを含み、各々がドレイン、ソースとゲート端子を有し、複数のバイアス・トランジスタゲート端子は各々電界効果トランジスタの複数のソース・ターミナルに接続され、複数のバイアス・トランジスタソース・ターミナルは、第２回路ターミナルに接続され、複数のバイアス・トランジスタのドレイン・ターミナル一緒に接続され、
（ｆ）ソース、ゲートとドレイン・ターミナルを有する、更なるバイアス・トランジスタを含み、更なるバイアス・トランジスタのソース・ターミナルは、
第１回路ターミナルに結合し、更なるバイアス・トランジスタのゲート端子は、複数のバイアス・トランジスタの接続されたドレイン・ターミナルに結合し、更なるバイアス・トランジスタのドレイン・ターミナルは複数のＦＥＴの接続されたゲート端子に結合し、
（ｇ）バイアス・トランジスタの複数の第１回路ターミナルと接続されたドレイン・ターミナルの間で接続した少なくとも１つのレジスタを含む保護回路。
【請求項４】
マルチ・フィンガＥＳＤ保護回路であって、
（ａ）  第１及び第２回路ターミナルを含み、
（ｂ）  第１回路ターミナルの一端に接続された、少なくとも２つの第１抵抗チャネルを含み、少なくとも２つの第１抵抗チャネルは、それぞれの入力フィンガを画成し、
（ｃ）  少なくとも２つの電界効果トランジスタ（ＦＥＴ）を含み、少なくとも２つのＦＥＴの各々はドレインとソース領域とゲート電極を有し、少なくとも２つのＦＥＴのドレイン領域は、少なくとも２つの入力フィンガのそれぞれのものに接続され、少なくとも２つのＦＥＴのゲート電極は一緒に接続され、
（ｄ）  各々陽極と陰極端子を有する少なくとも２つのダイオードを含み、少なくとも２つのダイオードの各々の陽極端子は、少なくとも２つのＦＥＴのそれぞれの１つのソース領域に接続され、陰極端子は、互いに、且つ、接続されたゲート電極に接続され、
（ｅ）  第２回路ターミナルと接続されたダイオード陰極端子の間で接続した少なくとも１つのレジスタを含み、
（ｆ）  少なくとも２つのＦＥＴと第２回路ターミナルのソース領域のそれぞれの間で接続した少なくとも２つの第２抵抗チャネルを含む、保護回路。
【請求項５】
第１回路ターミナルから第２回路ターミナルへＥＳＤ電流を伝導しているマルチ・フィンガＥＳＤ保護回路であって、
ＥＳＤ現象を検出して、検出信号を生じるためのトリガリング回路と、
バイアスの信号を生じるためのトリガリング回路の検出信号に反応する移送回路と、
複数の電界効果トランジスタＦＥＴを含むマルチ・フィンガ・ターンオン・トランジスタ（ＭＦＴ）回路を含み、各ＦＥＴは第１回路ターミナルに結合するドレイン電極、第２回路ターミナルに結合するソース電極と、複数のＦＥＴのゲート電極に結合して、バイアスの信号を受けるために結合するゲート電極とを有し、ＭＦＴ回路は複数のＦＥＴを通して静電の放電電流にチャネリングするためにバイアスの信号に反応する保護回路。
【請求項６】
マルチ・フィンガＥＳＤ保護回路であって、
（ａ）第１及び第２回路ターミナルを含み、
（ｂ）ＥＳＤ現象を検出して、検出信号を生じるために第１回路ターミナルに結合するトリガリング回路を含み、
（ｃ）第１及び第２回路ターミナルの間で結合する複数の平行のＥＳＤ放電パスを含むマルチ・フィンガ・ターンオン・トランジスタ（ＭＦＴ）回路を含み、各々平行のＥＳＤ放電パスのが第１回路ターミナルから第２回路ターミナルまで静電の放電にチャネリングするために検出信号に反応する保護回路。
【請求項７】
マルチ・フィンガＥＳＤ保護回路であって、
（ａ）ゲート電極、ドレイン領域、ソース領域及びチャネル領域を各々有している複数の電界効果トランジスタ（ＦＥＴ）を含み、ＦＥＴの各々はドレイン領域に対応しているコレクター領域を有している寄生的バイポーラトランジスタを形成し、ベース領域はチャネル領域に対応し、エミッタ領域はソース領域に対応し、各々のＦＥＴは、複数の平行した放出チャネルを画成するためにドレイン領域及びソース領域のうちの少なくとも１つの上で、複数の平行した電気コンタクトを有し、
（ｂ）ゲート電極及び複数のＦＥＴのチャネル領域を結合するコネクタを含む保護回路。
【請求項８】
マルチ・フィンガＥＳＤ保護回路は、
第１及び第２回路ターミナルを含み、
少なくとも第１、第２及び第３電界効果トランジスタ（ＦＥＴ）を含み、ＦＥＴの各々はドレイン領域、ソース領域及びゲート電極を有し、第１、第２及び第３ＦＥＴは、第１及び第２ＦＥＴのソース領域が対向し、第２及び第３ＦＥＴのドレイン領域が対向するように構成されており、
第１及び第２端部を有する複数の第１抵抗チャネルを含み、第１端部は第２回路ターミナルに接続され、第２端部は第１及び第２ＦＥＴソース領域に結合し、第１抵抗チャネルの複数は、第１及び第２ＦＥＴの対向するソース領域の間で構成されており、第１ＦＥＴのソース領域に結合した第１抵抗チャネルは、第２ＦＥＴのソース領域に結合した第１抵抗チャネルの中にインタリーブ配置され、
第１及び第２端部を有する複数の第２抵抗チャネルを含み、第１端部は第１回路ターミナルに接続され、第２端部は第２及び第３ＦＥＴのドレイン領域に結合し、複数の第２抵抗チャネルは、第２及び第３ＦＥＴの対向ドレイン領域の間で構成され、第２ＦＥＴのドレイン領域に結合した第２抵抗チャネルが、第３ＦＥＴのドレイン領域に結合される第２抵抗チャネルの中でインタリーブ配置されるようになっている保護回路。
【請求項９】
マルチ・フィンガＥＳＤ保護回路であって、
第２タイプの基板の範囲内で形成される第１タイプのソース・アクティブ半導体領域を含んでいる電界効果トランジスタ（ＦＥＴ）と、基板の内で形成され、第２タイプのチャネル領域によってソース・アクティブ半導体領域から分離される第１タイプのドレイン・アクティブ半導体領域と、実質的に同一の広がりをもち、誘電層によってチャネル領域から分離されるゲート電極とを、を含み、
ソース・アクティブ半導体領域及びドレイン・アクティブ半導体領域のうちの少なくとも１つが、基板のそれぞれの領域によって分離される第１タイプの半導体領域の複数のフィンガを含み、フィンガの各々が、ＦＥＴのソース領域及びドレイン領域で少なくとも１つのためにそれぞれのバラスティング抵抗を形成している保護回路。
【請求項１０】
回路ターミナルをＥＳＤ現象から保護するための回路であって、
基準電圧の第１回路ターミナル及びソースの間で結合した複数のトランジスタ・フィンガと、
複数のトランジスタ・フィンガーを相互接続するための手段と、を含み、複数のトランジスタ・フィンガーの第１のものがトリガーすると、少なくとも複数のトランジスタ・フィンガーの第２のものが、複数のトランジスタ・フィンガーの第１のものよって発生させられるバイアス信号によってターンオンされる保護回路。
【請求項１１】
回路ターミナルをＥＳＤ現象から保護するための回路であって、
第１端部及び第２端部を有している複数の抵抗素子を含み、
第１端部は、回路ターミナルに結合され、
少なくとも２つのトランジスタ・フィンガを含み、少なくとも２つのトランジスタ・フィンガの各々は複数の第１電極を含み、少なくとも２つのトランジスタ・フィンガの各々の第１電極の各々は少なくとも２つのトランジスタ・フィンガの他のもののそれぞれの第１電極及び複数の抵抗素子のそれぞれ異なる１つの第２端部に結合された複数の第２電極を含み、第２電極の各々は、ポテンシャル・リファレンスのソースに結合され、
複数のトランジスタ・フィンガを相互接続するための手段を含み、複数のトランジスタ・フィンガの第１のものがトリガーされると、少なくとも、複数のトランジスタ・フィンガの二番目のものが、複数のトランジスタ・フィンガの第１のものによって発生させられるバイアス信号によってターンオンされる保護回路。
【請求項１２】
回路ターミナルをＥＳＤ現象から保護するための回路であって
素子の第１端部及び第２端部を有する複数の抵抗を含み、第１端部は、ポテンシャル・リファレンスのソースに結合され、
少なくとも２つのトランジスタ・フィンガを含み、複数の第１電極を含む少なくとも２つのトランジスタ・フィンガの各々は、回路ターミナル及び複数の第２電極に結合し、少なくとも２つのトランジスタ・フィンガの各々の第２電極の各々は、少なくとも２つのトランジスタ・フィンガの他のもののそれぞれの第２電極及び複数の抵抗素子のそれぞれ異なる１つの第２端部に結合されており、
複数のトランジスタ・フィンガを相互接続するための手段を含み、少なくとも２つのトランジスタ・フィンガ第１のものがトリガーされると、少なくとも、少なくとも２つのトランジスタ・フィンガの第２のものは、少なくとも２つのトランジスタ・フィンガの第１のものによって発生させられるバイアス信号によってターンオンされる保護回路。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は静電破壊（ＥＳＤ）保護に関し、より詳細には、ＥＳＤ現象の間、集積回路で電圧ストレスを低下するためのＥＳＤ保護回路に関する。
【０００２】
回路及び他のデバイスの種々の型は、静電破壊（ＥＳＤ）からのダメージに弱い。例えば、ユーザーが、摩擦又は静電誘導により静電的に帯電し、それから集積回路のピンを通して放電するときＥＳＤは起こる。集積回路（ＩＣ）特にＭＯＳ（金属酸化物半導体）トランジスタの形成される特にＩＣは、このようなＥＳＤダメージに弱い。ＥＳＤは、不注意に入力／出力（Ｉ／Ｏ）又はＩＣのパワー・ピン又は他パッドに加えられ、それは、センシティブな半導体接合部、誘電体、相互接続又はＩＣの他のサブ素子にダメージを与えるだろう。
【０００３】
種々の保護方法が、回路をＥＳＤから保護するために開発された。ＥＳＤ保護の主な目標は、低電圧でこのような現象を扱うために設計された特殊な回路パスを通して、ＥＳＤにより発生した電流を、脆い回路から、そらすことである。従って、ＥＳＤ現象によって引き起こされる高電圧及び電流は、集積回路（ＩＣ）の主な回路から離れるようにそらされる。このようなＥＳＤ回路又は構造（ＥＳＤ保護回路又はクランプと時々言及される）は、例えば、２つの入力ピン又はパッド（Ｉ／Ｏパッド及びグラウンド等）にわたって平行、従って、また、２つのパッドに結合されたセンシティブ回路にわたって平行に置かれる。理想的には、このようなＥＳＤ保護は、回路の通常操作に対して目だたず、又は「目に見えず」、その存在がスローダウンせず、又はさもなければ、ＥＳＤ現象が起こっていない残っているＩＣ回路の操作にマイナスに衝撃を与えないようになっている。
【０００４】
２つの一般に使用されるＥＳＤ保護構造は、ＳＣＲ（シリコン又は半導体制御清流器）及びｎｐｎバイポーラトランジスタである。構造の両方の型は、特定のトリガー電圧（又は電流）が到達したとき、低電圧、低抵抗状態（保持又はクランプ電圧として知られている）を示す。通常、トリガー電圧は、保持電圧より高い。特に、別途設計されない限り、ＳＣＲは通常最も低い保持電圧を有する。
【０００５】
米国特許番号第４，４００，７１１、４，４０５，９３３、４，６３１，５６７及び４，６９２，７８１号記載のようなＳＣＲが、ＩＣを保護するために、寄生的及び故意に使用された。これらのＳＣＲ保護構造の主要な利点は、それらの高エネルギー−吸収能力である。同じように、米国特許第５，５１９，２４２号に記載された構造及び技術等の、保護構造の種々のフォームが、ｎｐｎスナップバック現象のまわりでつくられた。これ及び同様の構造は、全てのＮＭＯＳトランジスタに存在している寄生的なｎｐｎバイポーラ接合トランジスタ（ＢＪＴ）を利用する。これらのアプローチの多くは、ゲート接地ＮＭＯＳ（ｇｇＮＭＯＳ）の変形として次に知られている。
【０００６】
種々の問題が、通常のＥＳＤ保護方法に伴う。例えば、大きいＥＳＤ保護デバイス幅が、大きなＥＳＤ現象から保護するために使用されるだろう。集積回路設計で、大きいデバイス幅は、マルチ・フィンガ・レイアウトを使用することによって達成される。ＥＳＤストレスの下のマルチ・フィンガ・デバイスに関する主な懸念は、フィンガの非均一トリガーの可能性である。図１の曲線１０２及び１０３は、一個の寄生的なＢＪＴの動作を示す。ＢＪＴをわたる電圧がＶｔ１を超えるとき、ＢＪＴは、電流を導くためにスナップバック・モードで作動し、従って、保護回路を横切る電圧を低下する。図１で曲線１０２及び１０３で示すように、マルチ・フィンガ構造の一様なターンオンを確実にするために、不良（Ｖｔ２）の電圧値は、寄生的なＢＪＴトランジスタのトリガー電圧Ｖｔ１、すなわちスナップバックの開始の電圧を超えなければならない。これは、第１伝導フィンガがＶｔ２に到達する前に、第２平行フィンガがＶｔ１近辺でトリガーすることを確実にする。従って、隣接のフィンガも低い抵抗ＥＳＤ伝導状態（すなわちスナップバック）へ切り換えられるまで、初めにトリガーされる第１伝導フィンガへのダメージは回避されることができる。状態Ｖｔ１＜Ｖｔ２も達成するために、トリガー電圧が低減され、又は第２降伏電圧が増加しなければならない。
【０００７】
ＮＭＯＳトランジスタの一様な伝導状態Ｖｔ１＜Ｖｔ２を達成する共通の方法は、ゲート結合及び基板トリガリングであり、図１の曲線１０４及び１０５で示す。ゲート結合は、Ｃ．Ｄｕｖｖｕｒｙ他の「効率的な出力ＥＳＤ保護のためのＮＭＯＳの動的なゲート結合」（ＩＲＰＳ  １９９２（ＩＥＥＥカタログ番号９２ＣＨ３０８４−１）ｐｐ．１４１−１５０）というタイトルの論文で記述されている。これらの技術は、一般的にＭＯＳトランジスタのドレイン及びゲートの間で結合されるキャパシタを使用する。ＥＳＤ現象から生じる一部の電流が、一時的にＭＯＳデバイスに固有である寄生的バイポーラ接合トランジスタ（ＢＪＴ）にバイアスをかけるためにキャパシタを通して伝えられる。
【０００８】
ＥＳＤ現象の間、ＢＪＴのＮＭＯＳゲート及び／又はベースに一時的にバイアスをかけることによって、Ｖｔ２の下に本質的に位置するスナップバック保持電圧Ｖｈの方へ向かって、ＥＳＤトリガー電圧Ｖｔ１をＶｔ１’に減少させる。
過渡的バイアスは、全ての平行したフィンガが、完全にＥＳＤ電流を伝導することを引き起こすために十分な時間間隔に対して存在するようにデザインされている。ゲート結合及び／又は基板トリガーは、曲線１０２及び１０３から、曲線１０４及び１０３まで、一般にＮＭＯＳ高電流特性を変える。更に、これらの技術も、ＥＳＤ保護には不適当だろう曲線１０２及び１０５によって表示される特性を有するＮＭＯＳトランジスタが、曲線１０４及び１０５によって表示されるより妥当な特性を有するように改良されることを可能にする。
【０００９】
特にラジオ周波数（ＲＦ）用途に関する、これらの方法の一般的な欠点は、特に、Ｉ／Ｏパッドで導入される比較的大きい追加のキャパシタンスである。他の欠点は、一般的に多くの異なる時間記号を有するＥＳＤ現象を扱うようにできている動的バイアス回路の設計複雑さである。
【００１０】
Ｖｔ２を増加させる１つの方法は、バラスティング抵抗を加えることである。それは例えば、図４Ａで示すように、シリサイド・ブロッキングに関連して離隔されているゲートへのドレイン・コンタクトの増加することである。しかし、製造している半導体でのローカル・シリサイド・ブロッキングのための追加のプロセスステップは、高価で且つ歩留り損失として知られる。バラスティング抵抗は市販されていないので、完全にシリサイド化した複数のフィンガＮＭＯＳデバイス（図４Ｂ及び４Ｄ）はＥＳＤ電流に影響されやすい。ドレイン及びソース領域での完全にシリサイド化した領域（図４Ｃ）の導入は、ＥＳＤデバイス性能の実際の改善の証拠なしで、非常に大きいデバイスディメンジョンに導く。再び、追加のキャパシタンスは、増加するドレイン・エリアによって接合容量の形で加えられる。
【００１１】
バラスト抵抗を加える一般的な欠点は、高電流伝導の下の増加する保持電圧である。これは、より高い消費電力、従って本質的に低いＥＳＤ性能を導く。これも、保護デバイスにわたる、従って保護された回路ノードもわたるより高い電圧ビルドアップを導く。バラスト抵抗を加える一般的な他の欠点は、ＮＭＯＳ駆動電流の減少及び正常運転条件のための速度である。
【００１２】
ＥＳＤ保護回路又はクランプが、動的バイアスを使用することなく、既知のマルチ・フィンガ性能を有することが、従って望ましく、実現において、追加のキャパシタンスも又は追加のバラスト抵抗を加えない。更に、構造幅の線形機能として変化するＥＳＤ性能を有することは望ましい。
【００１３】
【発明の概要】
本発明は、入力フィンガを画成する少なくとも２つの第１抵抗チャネルを有するマルチ・フィンガＥＳＤ保護回路で具体化される。各々がドレイン、ソース及びゲート端子を有する第１及び第２電界効果トランジスタ（ＦＥＴ）が含まれる。第１及び第２ＦＥＴの各々は、第１及び第２回路ターミナルの間で、それぞれの寄生的バイポーラ接合トランジスタ（ＢＪＴ）を画成する。ＢＪＴのベースは、ＦＥＴのチャネル領域に対応する。第１及び第２ＦＥＴのドレイン（コレクター）ターミナルは、少なくとも２つの入力フィンガの１つに対応したものに接続される。
【００１４】
第１ＦＥＴのゲート端子は、第２ＦＥＴのゲート端子に接続される。
【００１５】
本発明の１つの見地で、第１ＦＥＴのゲート端子は、第１ＦＥＴのチャネル及び第２ＦＥＴのチャネルに結合される。
【００１６】
本発明の他の見地で、複数のフィンガＥＳＤ保護回路は、少なくとも２つのＦＥＴのソース（エミッタ）ターミナルの対応しているものとリファレンス電位のソースとの間で接続される少なくとも２つの第２抵抗チャネルを更に含む。本発明の更なる見地で、マルチ・フィンガＥＳＤ保護が提供される。複数のフィンガ回路は、それぞれの入力フィンガを画成する複数の第１抵抗チャネルを有する。それぞれの複数の電界効果トランジスタ（ＦＥＴ）は、各々ドレイン、ソース及びゲート端子を有する、第１、第２及び最後のＦＥＴを含み、複数のＦＥＴのドレイン・ターミナルは、複数の入力フィンガのそれぞれのものに接続される。複数のＦＥＴの各々は、第１及び第２回路ターミナルの間で、それぞれの寄生的バイポーラ接合トランジスタを画成する。第２ＦＥＴのゲート端子は第１ＦＥＴのソース・ターミナルに接続され、第１ＦＥＴのゲート端子は最後のＦＥＴのソース・ターミナルに接続される。それぞれの複数の第２抵抗チャネルは、複数のＦＥＴのソース・ターミナルの対応している１つとリファレンス電位のソースとの間で接続される。
【００１７】
発明の別の見地から述べると、複数のフィンガＥＳＤ保護回路は、提供され、そこで、各々のＦＥＴはチャネル領域を有し、それは、寄生的バイポーラトランジスタのベース電極に対応し、及び、第２ＦＥＴのチャネル領域は、第１ＦＥＴのソース・ターミナルに結合される。
【００１８】
本発明の更なる他の見地で、ＦＥＴは、寄生的バイポーラトランジスタのベース電極に対応するチャネル領域を有し、第２ＦＥＴのゲート端子は、第２ＦＥＴのチャネル領域及び第１ＦＥＴのソース・ターミナルに接続される。
【００１９】
他の更なる実施形態で、ゲート・バイアス回路が提供され、バイアス回路は、操作可能に複数の並列接続されたＦＥＴにリンクされ、同時に複数のＦＥＴにバイアスをかけ、ＥＳＤ現象の間の複数のＦＥＴの中の、第１及び第２回路ターミナルの間で一様に電流フローを分配する。
【００２０】
本発明の別の見地から述べると、バイアス回路は、ゲート、ソース及びドレインを含む更なるＦＥＴを含み、電極は、ソース電極が第１回路ターミナルに結合され、ドレイン電極が複数の並列接続されたＦＥＴの相互接続したゲート電極に結合されるように構成されている。回路は、複数のトリガーＦＥＴを更に含み、その各々は、ソース電極が第２回路ターミナルに結合され、ドレイン電極は、更なるＦＥＴのゲート電極に結合され、ゲート電極は、複数の平行した接続されたＦＥＴのそれぞれの１つのソース電極に結合されて構成される。
【００２１】
更に別の実施形態で、ダイオードゲート結合回路が、ＥＳＤ現象を放出するために提供される。ダイオードは、アノードがＦＥＴの１つのソース・ターミナルに接続され、カソードは、並列接続されたＦＥＴの、第１及び少なくとも第２ＦＥＴゲート電極に接続される。
【００２２】
更に他の実施形態で、トリガー回路は、ＥＳＤ現象を検出して及び検出信号を作り出すために使用される。転送回路は、バイアス信号を作り出すためのトリガー回路の検出信号に反応する。
【００２３】
更なる実施形態で、複数のフィンガＥＳＤ保護回路は、単一の複数平行バラスティング・レジスタの一個複数を含んで提供される。複数のバラスティング・レジスタの各々は、第１回路ターミナルに結合した第１ターミナル、及び複数のＦＥＴのそれぞれのドレイン電極に結合した第２ターミナルを有する。複数のＦＥＴのソース・ターミナルは、第２回路ターミナルに接続される。
【００２４】
これら及び他の本発明の特徴、見地及び利点は、以下の説明、添付の請求項及び添付の中で図面からより完全に明らかになる。
【００２５】
【好ましい実施形態の説明】
本発明は、マルチ・フィンガ・ターンオン（ＭＦＴ）ＥＳＤ保護デバイスで具体化される。そこでは、第１トランジスタがＥＳＤ現象によりターンオンされたあと、残っているトランジスタは、第１トランジスタに対するターンオン電圧より低い電圧で、ターンオンするようにバイアスをかけられる。
【００２６】
本発明は、相補的金属酸化半導体（ＣＭＯＳ）集積回路のためのＥＳＤ保護デバイスに関して説明されるが、それがＣＭＯＳ−ベースのＩＣ以外の技術にも適用できるだろうことが予想される。例えば、本発明は、また、ＮＭＯＳ−ベースＩＣ又は純粋な二極式ベースのＩＣを保護するために使用されるだろう。それは、また、認識されるように、ＳＣＲ−ベースの保護回路のためのトリガー回路として使用されるだろう。
【００２７】
ＭＯＳ半導体プロセスで、シリコン・バラスティング抵抗が、等しい電流広がり及び一様なマルチ・フィンガＥＳＤ性能（すなわち複数のＭＯＳＦＥＴ  Ｍ）を確実にするために導入されるだろう。若干の回路で、更なるトリガー回路が、マルチ・フィンガ・トリガー及びＥＳＤ性能を高めるために導入される。本発明の例示的な実施形態で、トリガー回路は、マルチ・フィンガＭＯＳ回路を一様にトリガーするように使用されない。実施形態で、少なくとも、１つのトランジスタ・フィンガが自然にトリガーにできるようにされる。ここで、部分的に伝導している状態から、第１フィンガがトリガーされたあと、バイアス信号が、不伝導性トランジスタ・フィンガをオンにするために得られる。
【００２８】
本発明の全ての技術は、図１Ａで示されるＶｔ１と、Ｖｔ２又はＶ’ｔ２の関係のために要求される特性状態なしで図１Ａで示される複数のフィンガ一様な性能状態Ｖ’ｔ１＜Ｖ’ｔ２＜Ｖｔ２を果たす。
【００２９】
かくして、ゲート／基板がターンオンに駆動され電流バランスの具体化が、ここで提供され、マルチ・フィンガ半導体デバイスの一様なターンオンを支持する。複数のフィンガー・ターンオン・レイアウトの実現は、既知のデバイスと比較してかなり低下された「オン抵抗」ができるようにする。いかなるマルチ・フィンガ・トランジスタ・デバイスにも加えることのできるソース−ゲート・バイアッシング技術が導入される。この後、本発明はマルチ・フィンガＮＭＯＳトランジスタのアドレス指定を行う。
【００３０】
次に図５に言及すると、抵抗材料の小さいスライスが、レイアウト実施形態５００で示される。単一トランジスタ・フィンガの例示的な実施形態で、全般的に５０２で示すスライスは、金属、金属相互接続、ポリシリコン又はシリサイド化したポリシリコン又はそれらの金属相互接続又はシリコン−金属相互接続で形成される。あるいは、半導体基板での抵抗チャネルから、それらは形成されるだろう。安定抵抗器５０４は、また、ソース５５０をコネクタ５５２に接続するために形成されるだろう。それは、例えば、リファレンス電位（例えばグラウンド）のソースに接続されるだろう。図５はバラスト抵抗がトランジスタのソース及びドレインに結合したことを示すが、バラスティング・レジスタがソースだけ、又はドレインだけに接続されるだろうことは、予想される。
【００３１】
図６Ａは、単一トランジスタ・フィンガ設計の例示的な実施形態の平面図で、全般的にＶＭで示される（垂直に曲折した）金属のストリップ、ポリシリコン、及び、金属の間、金属とシリコンとの間並びにポリシリコンと金属との間の相互接続を使用する。本実施形態において、各々のストリップ５０２及び５０４は、例えばこれもプロセスの部分であるコンタクト・バイアを有する集積回路プロセスで異なるレベルで形成されるポリシリコン及び金属ストリップを接合することによって形成される。バラスティング・レジスタ５０２及び５０４は、ポリシリコン、バイア、コンタクト及び金属の直列結合によって形成される。各々のバラスティング・レジスタのコンポーネントを絶縁する同じ機構によって、バラスティング・レジスタ５０２及び５０４は絶縁される。デバイスのドレイン側面上の、垂直に曲折した非交差ストリップ５０２は、接続ターミナル４によってシリサイド化したドレイン領域５３０に結合される。垂直に曲折した非交差ストリップ５０２は、スペーシング７２によって分離される。デバイスのソース側面の上の、垂直に曲折した非交差ストリップ５０４は、接続ターミナル８でシリサイド化ソース領域５５０に結合される。ストリップ５０４は、非交差であるように構成されて及びスペーシング７６によって分離される。
【００３２】
図６Ｂは、本発明に従った単一トランジスタ・フィンガ設計の例示的な実施形態による１つの垂直に曲折したストリップ５０２の横断面図である。この曲折したストリップは、ＥＳＤデバイスのドレイン領域５３０に、共通端子５２０を接続する。外部コネクタ５２０でスタートすると、ストリップ５０２は、ポリシリコン７８のセグメントまで下がり、コネクタ（又は相互接続）４１を含み、他のコネクタ４１まで上がり、金属層５０、バイア８１、第２金属層８３のセグメント、第２バイア８４、及び第３金属層８２のセグメントに行く。第３金属層８２のセグメントは、バイアの直列結合を通して、ポリシリコン層７８の他のセグメント、第２金属層のセグメント、他のバイア、第１金属層及びコネクタのセグメントに接続される。ポリシリコンのこの第２セグメントは、コネクタを通して第３金属層８２の第２セグメント、第１金属層のセグメント、バイア、第２金属層及び他のバイアのセグメントに接続される。最終的に、この例示的な実施形態で、第３金属層８２の第２セグメントは、バイア８４の直列結合を通して、ＥＳＤデバイスのドレイン領域５３０、第２金属層８３のセグメント、他のバイア８１、第１金属層５０及びコネクタ４のセグメントに接続される。
【００３３】
本発明の例示的な実施形態で、第１、第２及び第３金属層はアルミニウム又は銅膜であり、バイア及び接続ターミナルはタングステン又は銅プラグであるだろう。これらの直列結合は、バラスティング・レジスタ５０２を形成する。例示的な実施形態で、相互接続の各々は、かなりの抵抗（例えば５〜１０Ωの先端の深いサブミクロン技術）をバラスティング・レジスタ５０２に加える。他の層の各々も、抵抗を加え、一般的に、金属層の抵抗は、ポリシリコン層７８、コネクタ４１及びバイア８１及び８４の合成抵抗と比較して無視してよい。
【００３４】
層の数及び曲折の数は、例示的なだけである。満足なバラスティング・レジスタが、より多くであるかより少しの層及び／又はより多くであるかより少しの曲折を使用して製造されるだろうことが予想される。
【００３５】
金属層より高い抵抗（３０〜５０倍）を有する相互接続及びポリシリコン層によって、実際の抵抗値が主に達成される。金属層及びバイアの数は、比較的コンパクトなレイアウトをできるようにしている発展されたプロセスで、むしろ高くなることができる。
【００３６】
図６Ｃは、マルチ・フィンガＥＳＤデバイスの単一トランジスタ・フィンガの例示的な実施形態の平面図である。それは、バラスト抵抗５０２’及び５０４’を形成するために主にポリシリコン・ストリップ及び相互接続を使用する。この例示的な実施形態で、平行ポリシリコン・ストリップ５０２’が、絶縁酸化物層（図示せず）の頂部上で形成され、ドレイン領域５３０とソース領域５５０との間で形成されるそれぞれの平行ＦＥＴに第１回路ターミナル５２０を接続する。同様に、ソース・バラスティング・レジスタ５０４’は、ソース領域５５０及び第２回路ターミナル５５２の上のそれぞれのチャネルの間でポリシリコンの平行ストリップを堆積させることによって形成される。平行ストリップは、シリサイドで完全におおわれているだろう。図６Ｃで、ゲート５４０の接続は示されない。図６Ａ及び６Ｃで示される方法のどちらも主題発明の用途に好適な単一トランジスタ・フィンガを形成するために使用されるだろう。一方、図６Ｃで示される方法は、図６Ａで示される方法を使用して単純なトランジスタが作り出したものよりコンパクト及びより多くのＩＣ集積化互換マルチ・フィンガ・デバイス作り出すだろう。図５及び６Ａ〜６Ｃにおいて示されるＥＳＤデバイスは、ドレイン抵抗５０２及びソース・レジスタ５０４を含むが、これらのレジスタのどちらも排除されるだろうことが、予想される。
【００３７】
図７は、本発明に従ったマルチ・フィンガＮＭＯＳ構造７００の回路図を表す。フィンガＦ１〜Ｆｎは、本発明に従って、トランジスタ・レイアウトの動作を図で示すために使用される単一トランジスタ・フィンガ構造の例示である。抵抗バラスティング素子ＲＳｉ、ＲＤｉは、先に述べたように、又は熟練した人に周知のように形成される。抵抗バラスティング素子Ｒｄｎ〜Ｒｄ１は、ＭＯＳＦＥＴのドレインＤｉのＭ１〜Ｍｎと直列に接続される。抵抗バラスティング素子Ｒｓ１〜Ｒｓｎは、ＭＯＳＦＥＴのＭ１〜ＭｎのソースＳ１〜Ｓｎと直列に接続されたリファレンス電位（例えばＶｓｓ又はグラウンド）のソースに接続される。
【００３８】
動作中、ここで説明されるように、均一効果は、第１と第２回路ターミナルと間の正のＥＳＤバイアッシングで、ＥＳＤ現象の間、ソース−ゲート・バイアッシングによって全てのフィンガをオンにすることによって実現される。負のバイアスに対して、一般的に、ダイオード（それはマルチ・フィンガ特性の問題を提起しない）がオンにされる。従って、ＥＳＤバイアッシングの極性は、更にアドレス指定が行われない。１つのフィンガ（例えばＦ２）がＥＳＤ現象の間、トリガーされるとすぐに、大部分の初期ＥＳＤ電流はソース・バラスティング抵抗ＲＳ２の中を流れる。ＲＳ２をわたる結果としての電圧降下は（すなわち内部ソース・ノードＳ２での正のポテンシャル）評価されることができる。隣接のＮＭＯＳフィンガＦ３のゲートＧ３に、ノードＳ２を接続させることによって、ＭＯＳ動作は、このデバイス部分（ＶＧ３＝ＶＳ２）において始められる。隣接のデバイスのこのバイアッシングは、ここでゲート結合効果として呼ぶ。ゲート結合効果は、ＮＭＯＳフィンガＦ３内のＶｔ１からＶ’ｔ１（図１Ａで示すように）への寄生的なＢＪＴトリガー電圧の減少に導く。
【００３９】
その結果、二次降伏が初めにスイッチを入れられたフィンガＦ２に到達する前に、フィンガＦ３はＢＪＴスナップバック動作（図２の曲線１０４及び１０５参照）でオンにされる。図２で、Ｖｔ１’＜Ｖｔ２だが、Ｖｔ１のＶｔ２又はＶ’ｔ２に対する相対的なポテンシャルのための特殊な要求はないことに注意をされたい。言い換えると、ソース−ゲート・バイアスは、一様なＥＳＤ性能のために改良された状態でマルチ・フィンガ化されたターンオンを引き起こす。変更されていない状態は、全てのフィンガー・トランジスタに対してＶｔ１＜Ｖｔ２であった。従って、Ｆ３を通したソース電流及びＲＳ３にわたる電圧降下は、ゲートＧ４の同じプルアップ及び近隣のフィンガ（図７でのＦ４）のターンオンに導く。図３は、４つの寄生的なＢＪＴデバイスを使用している例示的なシステムを示す。当該システムのそれぞれは、Ｖｔ１で自然にトリガーする第１のものを除いて前のデバイスによって起動させられる（すなわちターンオンされる）。曲線４０２及び４０５１は、初期ＢＪＴのターンオンを表示する。曲線４０５２、４０５３及び４０５４は第２から第４トランジスタのターンオンを表示する。図３で示すように、第１から第３ＢＪＴによって第２から第４のＢＪＴにバイアスをかけることは、Ｖｔ１からＶｔ１’までのパッド上の電圧要求を低下する。
【００４０】
従って、構造が一様なストレス電流伝導モードになるまで、単一デバイス・フィンガーは順番にスイッチオンされる。最後のフィンガのソースは第１フィンガのゲートに接続され、ループを完了する。第１フィンガが自然にトリガーするため、バイアッシングは過渡的でない。ここで説明されるソース−ゲート・バイアッシング方法は、更なる電流分配機構を提供する。特定のデバイス部分（１つのフィンガ）を通した支配的な電流フローの場合には、一様分布が達成されるまで、このコンセプトは隣接のフィンガのゲートを制御することによって有効に電流を再配布する。デバイスが一様なＥＳＤ電流伝導状態で、すなわち、全てのフィンガは、ターンオンされて及び本質的に電流の同じ量を伝え、ゲート電源電圧ＶＧＳは、Ｉ１＝Ｉ２＝．．．＝Ｉｎ及びＶＳｉｘ＝ＶＧｘなので、ゼロの傾向がある。結果として、危険なハイ局所電流密度は、回避される。
【００４１】
例示的な実施形態で、特定のＭＯＳ閾値電圧Ｖｔｈより上に隣接のフィンガのゲート電源電圧ＶＧＳを上げるために、全てのレジスタが、望ましくはＲＳ１＝ＲＳ２＝．．＝ＲＳｎに正確に調整されることに注意されたい。しかし、ゲート接続効果が、Ｖｔｈより少ないゲート・バイアスのためにターンオン電圧Ｖ’ｔ１を低下することに注意をされたい。レジスタ値の調整は、例えば、ソースバラストのために妥当なレイアウト・ディメンションを選ぶことによってなされることができる。例えば、垂直曲折の十分に大きい数又はバラスト・スライスのための十分なポリシリコン抵抗長さは、それぞれ、状態ＲＳｘ・Ｉｔ２，ｆｉｎｇｅｒ  ＞  Ｖｔｈを実現するのに十分にＲＳｘを増加させる。しかし、例示的な実施形態で、ＲＳｘ・Ｉｔ２，ｆｉｎｇｅｒ＞α・Ｖｔｈ（α＞  １）の許容範囲マージンは、偶然にトリガーされたフィンガでＩｔ２電流より少ない電流レベルで次の近隣のフィンガのターンオンを確実にするために使用されるだろう。
【００４２】
ゲート・バイアッシングの代替として、基板バイアッシング又はゲート・バイアッシングと基板バイアッシングとの組み合わせは、図８Ａ−８Ｄで示すように使用されることができる。図８Ａは、基板バイアッシング配置を使用しているマルチ・フィンガ・デバイスの概略図で、図８Ｂは、組み合わせられた基板−ゲート・バイアッシング配置を使用したマルチ・フィンガ・デバイスの概略図で、図８Ｃは、ゲート・バイアッシング配置の概略図で、図８Ｄで示される配置は、ゲート−バイアッシング、基板バイアッシング又は組み合わせられた基板−ゲート・バイアッシング配置のための分割ソース・レジスタを使用する。
【００４３】
図８Ａで示すように、マルチ・フィンガＥＳＤ回路でのトランジスタは、１つのトランジスタの基板（寄生的なＢＪＴのベース）が前のトランジスタのソース電極に結合されるように構成される。本発明の１つの例示的な実施形態で、マルチ・フィンガＥＳＤ構造での第１トランジスタの基板は、構造の最後のトランジスタのソース電極に結合される。図８Ｂは、代替構造を示す。ここでＭＦＴ構造の各々のトランジスタのゲート及び基板は、一体に接続され、前のトランジスタのソース電極に結合される。図８Ｃは、他の代替実施形態を示す。そこで、ＭＦＴ構造での各々のトランジスタのゲートは、構造の前のトランジスタのソース電極に接続される。図８Ｄは、図８Ａ、８Ｂ及び８Ｃにおいて示されるどの構造でも使用されるだろう変形を示す。前のトランジスタのソースに直接接続する代わりに、図８Ｄで示される回路はソース・レジスタに接続する。そして、有効にソース抵抗を２つのコンポーネントに分割する。１つのトランジスタのゲート電極が前のトランジスタのソース抵抗に結合される図８Ｄで示される構造が、図９に関して下で説明される。図８Ｄは、ソース・バイアス結合の好ましい実施形態を表示する。図８Ｂの組み合わせられたゲート−基板構造は、図１０に関して下で説明される。
【００４４】
図９及び図１０は、部分的には概略図である上面−平面図であり、本発明に従ったマルチ・フィンガＮＭＯＳデバイスのゲート及び基板（すなわちベース）バイアッシング技術のための例示的なレイアウトを示す。これらの例示的なレイアウトの両方で、ドレイン抵抗がバラスティングの所望のレベルを提供し、且つソース抵抗が隣接のゲート（及び、それぞれ基板領域を）を引き上げるように、ストリップ（ＶＭ）は使用される。図９で示すように、ストリップは、ＮＭＯＳデバイスのドレイン領域９０２に、ドレイン・ターミナルＤを接続して示される。更なるストリップは、ＮＭＯＳデバイスのそれぞれのソース領域９０４に、ソース・ターミナルＳを接続する。コネクタ９０６及び９０８は、前の一個フィンガのソース抵抗に、電気的に１つの一個フィンガのゲート電極を結合する。図９で示すように、第１ＥＳＤデバイスのゲート電極は、最後のＥＳＤデバイスのソース抵抗に接続される。
【００４５】
図１０は、同様の配置を示す、しかし、ＮＭＯＳデバイスのチャネル領域は、基板コネクタ９１０によってＮＭＯＳデバイスのゲート電極に接続される。発明の例示的な実施形態で、基板コネクタ９１０は、ポリシリコンのリングによってＮＭＯＳデバイスのドレイン及びソース領域から分離されるＰ＋コネクタによって形成される。基板への他のどのＰ＋コネクタ９１０も好適であるが、より多くのエリアを消費するだろうと理解される。
【００４６】
ゲート及び基板バイアス機構は、いかなる現実のデバイスにも起こり得る電流均一性（ｉｎ−ｈｏｍｏｇｅｎｉｔｉｅｓ）を防止する。ドレインバラスト抵抗は、低減されることができるか、又は冗長になることでさえできる。これは、ＥＳＤ保護に関してコンパクトなデバイス設計、そして、保護デバイスのための低オン抵抗に至る。更に、アクティブデバイス内の低減された消費電力及びより有効な電圧クランピング性能は達成される。上記の回路は、基板のみの（ｓｕｂｓｔｒａｔｅ−ｏｎｌｙ）バイアッシング配置が選ばれるならば、出力ドライバーとして適用されることができる。
【００４７】
Ａ．同時ゲートバイアッシング
【００４８】
ゲート・バイアス技術を実施する可能な他の方法を、図１１に関して下で説明する。極小値への全部のマルチ・フィンガ・デバイスのターンオン時間を更に低下するために、第１トリガードフィンガーがその不良電流Ｉｔ２の下で更に動いている限り、全てのフィンガのゲートは、バイアスされ、同時にターンオンされることができる。図１１で表されるアクティブアプローチは、全般的にＸ１〜Ｘｎで示された小さい補助のＮＭＯＳトランジスタを使用して、ＥＳＤ保護デバイス・フィンガーの連結ゲートを制御する。例えば、フィンガＦ２がオンにされるならば、ＲＳ２にわたる電圧降下は、最終的にはオンにされるＮＭＯＳデバイスＸ２を制御している小さいゲートに、ゲート結合を提供する。その結果、連結ゲートの全ては、上方へＸ２を引き上げられる。それゆえに、ターンオンされる全てのＮＭＯＳトランジスタＭｉに、ゲート結合が提供される。典型的な具体化で、ゲートを接地している抵抗Ｒ＝１０ｋΩは、保護デバイスが標準的な回路操作の間、非アクティブのままであることを確実にする。当該技術に熟練したものは、抵抗値が回路パラメータに依存して、上で記載した１０Ｋの値に、限定されないことを認識する。更に、任意のダイオードＤは、抵抗器Ｒと平行に置かれることができ、およそ０．７ＶにＭ１〜ＭＮトランジスタのゲート電極に加えられるバイアス電圧を限定し、しかるに、バイポーラモード伝導を強制し、ＭＯＳ伝導を支配する。
【００４９】
ｎ−フィンガーされたＥＳＤデバイスに対してｎ補助スモールｎＭＯＳトランジスタを実行することは、望ましくないだろう点に注意されたい。適当なゲート接続を有するｎトランジスタより少ないことは、伝導性の状況に’オフのフィンガ’全てをバイアスすることができるだろう。
【００５０】
Ｂ．アクティブＰＭＯＳとＮＭＯＳバイアッシング
【００５１】
図１２で示される更なる例示的な実施例で、代替ゲート駆動ターンオンと電流バランス配置は、マルチ・フィンガ構造の一様なＥＳＤ性能を提供するために利用される。この特定のバイアス技術は、アクティブＮＭＯＳとＰＭＯＳ回路に基づき、マルチプル・フィンガーをターンオンする安全でより有効なバイアス信号を提供する。ＰＭＯＳデバイスは、全体の構造にゲート・バイアスを供給して、ＮＭＯＳのみのアプローチの場合のように複数回存在する必要がない。
【００５２】
この実施例で、１つの比較的大きいＰＭＯＳトランジスタＰは、より多くの駆動電流を提供することができる。大きいＰＭＯＳ機能は、非常に小さいトレードオフのＮＭＯＳであるかのように（各フィンガに１つ別々に）ゲート・バイアスを提供する。いかなるゲート遅延も、更にＰＭＯＳのより大きい駆動電流性能で相殺される。
【００５３】
ボンド・パッドに接続しているＰＭＯＳのホットジャンクション及び、ＰＭＯＳ−固有の寄生的バイポーラ形ＰＮＰトランジスタは、スモールＮＭＯＳ−ドレイン接合よりＥＳＤ不良の傾向がない。このように、ＰＭＯＳトランジスタの使用はよりＥＳＤ損傷に脆くないバイアス電圧を加えるこの方法を作る。
【００５４】
図１２は、例示的な実施例に従ってマルチ・フィンガＮＭＯＳ構造（フィンガＦ１〜Ｆｎ）の代替概略図を表す。
【００５５】
図１２で表されるアクティブアプローチは、スモールＮＭＯＳトランジスタＸ１〜Ｘｎを使用し、それは、後者がパッド５２０に接続しているのに対して、接続したＰＭＯＳデバイスのゲート電極を制御する。ＰＭＯＳデバイスは、駆動電流を提供し、共通のゲート・ラインをチャージアップし、全てのトランジスタＭ１（ＭＮ）をターンオンする。この発明の他の実施例に対して、ＰＭＯＳトランジスタが、別に全体のマルチ・フィンガ構造のために一度だけ必要で、各デバイス・フィンガーに別々ではない。このように、より大きいＰＭＯＳデバイスは、半導体基板のエリアを過度に犠牲にすることなく容易に実行されることができる。
【００５６】
ＥＳＤデバイスの機能を説明するために、ＥＳＤ現象の間、１つの任意のデバイス・フィンガーが最初にトリガーするとみなされる。もし例えば、フィンガＦ２がオンにされるならば、ＲＳ２をわたった電圧降下は、Ｘ２をターンオンする非常に小さいＮＭＯＳデバイスＸ２のゲートをバイアスする。その結果、接続したＰＭＯＳデバイスＰのゲートは低く引かれ、ＰＭＯＳトランジスタは伝導する。これは、パッド電圧（ＰＭＯＳオン電圧低下なしで）をゲートに同時に加えることによってマルチ・フィンガ・デバイスの接続したゲートの全てをバイアスする。ＭＯＳ寄生的なＢＪＴｓのトリガリング電圧Ｖｔ１はＶｔ２の下のターンオン電圧Ｖ’ｔ１に下げられ、最終的には、全てのフィンガはオンにされる。ＰＭＯＳゲートをハイに引いている例えばＲＧ＝１０ｋΩのハイオーム抵抗は、保護デバイスが標準的な回路操作の間、非アクティブままのことを確実にし、すなわち、スモールＮＭＯＳデバイスＸｎのときはターンオフし、電流は大きなマルチ・フィンガ・デバイスのソースで流れていない。任意のダイオードＤは、抵抗器ＲＧと直列に置かれ、ゲート・バイアスをおよそ０．７Ｖに制限し、従って、バイポーラモード伝導にＭＯＳ伝導を支配することを強制する。
【００５７】
更に、上記の記載された回路は、出力ドライバー・トランジスターとして加えられることができる。それは、プレ・ドライバー・ステージからのゲート・バイアスがＥＳＤ機能性又は通常の回路操作を障害を生じさせることなく、提供されることができるからである。
【００５８】
Ｃ．連結しているダイオード・ソース・ゲート
【００５９】
図１３で示される、更なる例示的な実施例で、ゲート駆動ターンオンと電流バランス配置を提供し、それは、マルチ・フィンガ構造の一様なＥＳＤ性能に結びつく。この特定のバイアス技術は、ストレートフォワードダイオード・ソース−ゲート結合形状に基づき、それは、ターンオン・マルチプル・フィンガーに安全で有効なバイアス信号を生成する。
【００６０】
小さいか最小の大きさのダイオードが共通ゲート電極にトリガーソースを結合させるために使用されることができるので、ダイオードで消費される付加エリアは最小である。コンパクト、エリア有効な構造が、つくられることができる。更に、この同時ゲート・バイアス技術は、出力ドライバー・ステージに対していかなる障害を与えることなしでも加えられることができる。
【００６１】
図１３は、技術のために使用される特殊な配置を示しているマルチ・フィンガＮＭＯＳ構造（フィンガＦ１からＦｎ）の概略図を表す。図１３で表されるアプローチは、スモール・ダイオードＤ１  ．．．  Ｄｎを使用し、それは、それぞれ、トリガーソースノードと共通ゲート・ラインの間で接続している。
【００６２】
デバイスの機能のために、それは、ＥＳＤ現象の間１つの任意のデバイス・フィンガー最初にトリガーするとみなされる。例えば、フィンガＦ２が最初にオンにされるならば、抵抗器ＲＳ２をわたった電圧降下が起こる。最終的には、対応するダイオードＤ２は、前にバイアスされる。他のダイオードは、接続したゲート・ラインで、チャージの大きい損失を防いで逆にバイアスされ，設置する。その結果、ゲート電極へのダイオードによる電流流れは、すべてのＭＯＳふぃンガの接続したゲート電極Ｇ１〜ＧＮを充電する。それゆえに、マルチ・フィンガ・デバイスの接続したゲートの全ては、同時にバイアスされ、正のゲート−ソース・バイアス（閾値下又は上記のＭＯＳ閾値電圧Ｖｔｈ）を提供する。
【００６３】
その結果、まだ非アクティブ寄生的なＭＯＳ−ＢＪＴのトリガリング電圧Ｖｔ１は、ターンオン電圧Ｖ’ｔ１に下げられる。これは、最終的には全てのフィンガをオンにする。比較的ハイなオーム抵抗（例えばＲＧ＝１０ｋΩ）は、共通ゲート・ラインをグランドに引き、標準的な回路操作の間、非アクティブ保護デバイスを確実にする。これは、標準的な操作可能なＭＯＳ電流だけが大きいマルチ・フィンガ・デバイスのソースで流れているときのケースであり、ダイオードは前にバイアスされない。
【００６４】
更に、例示的な回路は、それがＮＭＯＳ出力ドライバーに加えられることができるという利点を有する。それは、プレ・ドライバー・ステージからのゲート・バイアスが接続ゲート電極に提供されることができるので、ＥＳＤ機能性も通常の回路操作を障害を生じさせない。更に、標準作動状態の下のソース抵抗ＲＳ１―ＲＳＮを通しての比較的小さな電流は、対応するダイオードに十分な順方向バイアスを提供せず、接続したゲート電極Ｇ１−Ｇｎに加えられるバイアス電圧に対するかなりの衝撃を有する。
【００６５】
代替実施例で、ショットキーダイオードが低い電位でバイアスされるとき、ショットキーダイオードは通常のｐｎダイオードの代わりに使用されるだろう。
【００６６】
Ｄ．シングルトリガー・マルチ・フィンガ
【００６７】
図１４で示すように、更なる例示的な実施例は、ＥＳＤストレス状態の間、いわゆる’トリガーフィンガ’の最初のターンオンに基づく。トリガーフィンガのソースとマルチ・フィンガ・ターンオン・トランジスター（ＭＦＴｓ）のゲートを接続しているソース−ゲート結合形状は、信号の移送回路を含み、マルチプル・フィンガーのターンオンのために望ましい安全で有効なバイアス信号を提供する。
【００６８】
図１４は、例示的な実施例に従ったマルチ・フィンガＮＭＯＳ構造の概略図である（フィンガＦ１からＦｎ）。回路は、トリガーフィンガ回路１４０４、移送回路１４０２を含み、ＭＦＴフィンガはダイオードＤＭＦを含み、下記のようなトランジスタＮＭＦ及びレジスタＲＭＦの他に、別の第１トリッギングフィンガー、トリガリング電圧Ｖｔ１を増加させ、ダイオードＤＭＦによって置かれる標準操作状態の下で、ＮＭＯＳ構造のスイッチング遅延を下げる。抵抗バラスティング素子の可能な実現はドレイン抵抗Ｒｄ、Ｒｄ、ｔｒｉｇｇとソース抵抗Ｒｓ、Ｒｓ、ｔｒｉｇｇを示し、マルチ・フィンガ・ターンオンの他の方法はここで記載される。
【００６９】
図１４で示される実施例で、他の構造がトリガーされる前に、第１トリガーフィンガは、ターンオンし、スナップバックで作動する。トリガリング・ソース抵抗ＲＳ、ｔｒｉｇｇをわたった十分な電圧降下は、同時にソース電位を全てのＭＦＴゲートＧ１〜Ｇｎに結合させることによってＭＦＴ１４００をターンオンするために提供される。これは、電流にＭＯＳ電流が流れることを可能にし、それはホールディング電圧の方のトリガリング電圧を低下する結果となり、単一フィンガの危険な非一様なトリガリングを避ける。トリガーフィンガ又は’トリガー素子’１４０４によって与えられるソース信号は、’移送−回路’１４０２によってＭＦ１４００へ移される。
【００７０】
移送回路１４０２は、全てのＭＦＴフィンガＧ１〜Ｇｎの同時の正のゲート・バイアスに、トリガリング・デバイスのインターナルソース・ノードで起こっているソース電位を中継する。
【００７１】
全てのフィンガがターンオンされるとすぐに、そして、電流は均一に均一にデバイス・セグメントの中で分配される。ＭＦＴゲート−ソース・バイアスは、ＮＭＯＳ構造の特定の閾値電圧より少なく、ゲートＧ１〜Ｇｎへの、大きい面電流と従って熱いキャリヤー注入を防止する。標準操作状態の下で、ＮＭＯＳフィンガと直列のダイオードＤＭＦによって強要される遅延は、十分に補われる。トリガリング速度の損失を防止するために、付加のＮＭＯＳＮＭＦプルダウンは、ダイオードＤＭＦと平行にさし込まれることができる。このデバイスのゲート電極は、望ましく供給ＶＤＤに接続している。抵抗ＲＭＦは、出力パッド５２０で’ロジック・ゼロ’に到達するために導入される。技術に熟練したものは、抵抗値が回路パラメータに依存して、上で記載されるいかなる特定の値にも、制限されないと認める。
【００７２】
目標の全てに対処するために、図１４で示される回路は、以下のセクションで記載されるような予防措置を実施する。
【００７３】
最初に、トリガーフィンガは、ターンオンされる（すなわちＶｔ１、ｔｒｉｇｇ＜Ｖｔ１、ＭＦＴ）：
【００７４】
以下の測定は、ＭＦＴフィンガＶｔ１，ＭＦＴのトリガリング電圧を増加させることにとられることができる。ＭＦＴと直列に接続しているダイオードＤＭＦは、１つのダイオード電圧によってＭＦＴ  ＮＭＯＳフィンガのトリガリング電圧を増加させる。半導体レイアウトで、デザインルール最小限でなければならないトリガーフィンガＬｔｒｉｇｇと比較して、ＭＦＴフィンガＬＭＦＴのためのより大きいゲート長（＋１０−２０％）が、選ばれることができる。各ＭＯＳフィンガに対する局部的な基板タイが、例示的な実施例で実施される。また、他の理由のために使用されるトランジスタＮＭＦの導入は、下記のように、かなりフィンガＦ１．．．ＦＮのトリガー電圧増加させ、それは、ダイオードＤＭＦが存在せず、ＲＭＦが存在しないかかなり大きい（例えばｋΩ範囲）場合ＮＭＦと直列に効果的に接続される。
【００７５】
以下の測定は、トリガーフィンガＶｔ１，ｔｒｉｇｇのトリガリング電圧を下げるためにとられることができる。ゲート電極をトリガーフィンガのバルクに接続し、ゲートをバイアスすることによって（ゲート−結合効果）構造のターンオンを支持する。例示的な実施例で、トリガーフィンガＬｔｒｉｇｇのゲート長、デザインルール最小限でなければならない、グロ―バル基板タイ（例えばソースエッジと１０μｍ離れた）が、実施される。
【００７６】
トリガー素子１４０４のトリガーフィンガＲｓ、ｔｒｉｇｇのソース抵抗は、ＮＭＯＳ閾値電圧Ｖｔｈ（ＭＦＴゲートに加えられる）の順序で、トリガリング−フィンガの二次降伏が１つのフィンガを通して最大電流Ｉｔ２，１ｆで起こる前に、望ましくは電圧降下を提供する。安全マージンα（例えば７５％）のために最大に関して電流がフィンガを通して許され（すなわちα（Ｉｔ２，１ｆ））トリガー源抵抗のための関係が、方程式（１）によって定義される。
【００７７】
【式１】
2004521477.tif 000003
例えば、ＮＭＯＳ構造のためのＩｔ２、１ｆ＝１０ｍＡ／ｕｍのＥＳＤ性能ターゲット値、５０ｕｍの１つのフィンガ幅とともに、ほぼＶｔｈ＝０．５Ｖの閾値電圧は、トリガリング素子（α＝７５％のために）とパッド５２０のソースの間で結合するＲＳ、ｔｒｉｇｇ＝１．３３Ωという結果に終わる。
【００７８】
移送回路１４０２は、全てのＭＦＴフィンガの同時の正のゲート・バイアスに、トリガリング・デバイスのトリガーソース・ノードで起こっているソース電位を変形する。これがセルフプロテクティング出力ドライバーの範囲内で構造の適用を障害を生じさせるだろうとき、直接のゲート接続は望ましくない。
【００７９】
代替実施例で、他の移送回路方式は、トリガリング・ソースと共通ゲート・ラインの間の直接のダイオード（例えばＳｃｈｏｔｔｋｙ）接続（図示せず）を利用することができた。
【００８０】
電流が全てのデバイス・フィンガーの範囲内で一様に流れるとすぐに、ＭＯＳ操作は、オフすなわちＶＧＳ＜Ｖｔｈにされなければならず、電流はバイポーラモードで作動しているデバイスに流れ続く。これは、ＮＭＯＳ閾値電圧の下でトリガー素子１４０４のトリガリング素子の内部電源電圧を保つことによって達成されることができる。その結果、一様な伝導で、トリガーフィンガを通しての電流は、望ましくはα・Ｉｔ２，１ｆより少ない値に制限され、それは、Ｖｔｈが到達する電流へ、当然一致する。
【００８１】
ＮＭＯＳ  ＭＦＴがセルフプロテクティング出力ドライバー・ステージで使用されるならば、ＭＦＴ直列ダイオードＤＭＦと平行の抵抗ＲＭＦは’数字のゼロ’を達成するために使用される。更に、ＮＭＯＳプルダウン素子ＮＭＦが、ダイオードをブリッジするために挿入されることができ、そして、インバーター・ゲート・プルアップとして機能し、従って、スイッチング速度を高める。より低い順方向バイアス電圧降下（通常０．３Ｖについて）で、ショットキーダイオードを使用することによって、この切換時間は、更に下げられることができる。
【００８２】
接続したゲート電極とＶＳＳの間の比較的ハイなオーム抵抗ＲＧ（例えば１０ｋΩ）は、ゲート電極が、普通の操作状態の間のリーク電流によりチャージアップすることを防止する。技術に熟練したものは、抵抗値が回路パラメータに依存して、上で記載される１０ＫΩの値に、制限されないと認める。
【００８３】
代替実施例（図１５で示される）で、トリガリング素子１４０４のアバランシブレークダウン電流は、ＭＦＴ  １４００をターンオンするために使用される。この実施例は、移送回路を使用せず、比較的大きいソース抵抗ＲＳ，ｔｒｉｇｇ（例えば１０ｋΩ）が同時に使用され、直接に、比較的低い（アバランシェ）電流を使用して相互接続するゲート電極の全てをバイアスする。
【００８４】
この構成は、出力ドライバーの範囲内でも使用されることができる。
【００８５】
Ｆ．ドレイン−バルクゲート・トリガリング
【００８６】
図１６−１７で示されるこの特定の実施例は、金属によってゲート接地ＮＭＯＳ（ｇｇＮＭＯＳ）の場合のようにトランジスタを接地するためにしっかりとそれを配線するよりはむしろ、ゲート１６０４と１７０４を基板（又はバルク性）に結合している半導体基板電位ピックアップに基づく。この実施例は、前に記載された実施例の場合のように、バイアス信号として、ソース電位でなくてベース電位を使用する。正常運転時、バルク性基板は、安全に接地されて、このようにオフ状態でデバイスを保つことによってＮＭＯＳ操作を使用不能にする。ＥＳＤ現象（すなわちドレイン１６０２と１７０２への正パルス）の場合には、ＭＯＳトランジスタのドレイン−バルク性接合はアバランシブレークダウンに駆動される、そして、ホールは基板に注入される。この正孔注入は、ＢＪＴベース領域のセルフバイアス・プロセスを始め、最終的には、スナップバック操作に寄生的なＮＭＯＳ  ＢＪＴをトリガーする。この正電位は、マルチ・フィンガ構成でバルクピックアップ１６１０と１７１０を通して、対応するゲート電極１６０４と１７０４に、それを送ることによって、残っているデバイス・セグメントに対してＥＳＤトリガー・センサーとして使用されることができる。この場合、全ての非アクティブ・デバイス・セグメントにトリガーフィンガの正バルク（電位）信号の速い伝達を可能にするために、バルク性ピックアップ１６１０並びに１７１０及びゲートの全ては、金属配線１６１４と１７１４のネットワークによって相互接続する。１つのタイの間のポリシリコン接続は、ゲート遅延を強要するために使用されるだろう。図１７でのデバイスは、ドレインとソース側の上で基板ピックアップ１７１０を有し、一方、全てのタイは、金属１７１４によって接続している。図１６と１７で示されるＥＳＤデバイスは、ソース領域１６０６と１７０６を含む。
【００８７】
図１８は、最小の基板ピックアップ１８１０がドレイン側１８０２で実施される代替配置を示す。このタイは、単独で近隣のフィンガのゲート１８０４をバイアスするのに十分である。図１８で示すようなインライン配置での構造は、シリコンリアルエステートでかなりのセービングに終わるバスの下に、保護デバイスを置くために使用されることができた。
【００８８】
図３は、４−フィンガＭＦＴ−ＮＭＯＳ構造のＩ−Ｖカーブを表す。この構造は、上で記載される例示的な実施例のいずれかであろう。トリガリング電圧Ｖｔ１は、（任意の）最初にトリガーされたフィンガのスナップバックを反映する。１つのフィンガをトリガーすることは、バイアスの信号を次のフィンガをターンオンするようにする。このバイアスの電位は、近隣のフィンガによってピックアップされる。図３で示されるそのスナップバック・ターンオン電圧は、わずかにホールディング電圧Ｖｈより上のかなり低い値（Ｖ’ｔ１）に下げられる。最初にトリガーされたフィンガにわたる電圧降下がこの下げられた電圧（Ｖ’ｔ１）に到達するとすぐに、第２フィンガはターンオンする。同じ効果によって、全体の構造を通しての均一な伝導が達成されるまで、全てのフィンガは電流を増加させて続いてトリガーされる。
【００８９】
これらの例示的な実施例は、先行技術構造の均一状態（Ｖｔ１＜Ｖｔ２）を避け、そして、修正された均一状態（Ｖ’ｔ１＜Ｖｔ２）を使用する。マルチ・フィンガ・ターンオンは、バラスティングなしで又はバラスティング（ドレイン−コンタクト−ツーゲートスペーシング又はバック−エンド−バラスティング）抵抗の最小限だけで達成されることができる。同じように、そのようなバラスティングと関連するエリア消費量と寄生素子は、避けられる。ＭＦＴ結合機構は、空電効果だけに頼る。通常操作でタイミングと過渡的干渉の観点で欠点がない。
【００９０】
また、この実施例は、このタイプのＢＥＢ（バック−エンドバラスト）技術を使用して、ＭＦＴ（マルチ・フィンガ・ターンオン）技術のエリア有効な実現を提供する。ＢＥＢ技術は、２０００年５月３０日出願の、「電流バラスティングＥＳＤセンシティブデバイスのための装置」という名称の米国特許出願０９／５８３１４１で開示され、その内容は、本明細書に全体で援用されている。
【００９１】
ＢＥＢブロックは全般的に１９０２と示される一組のマルチプル平行フィンガに対して一度だけ実施される。各セグメントは、１つのフィンガで１つの接点に接続している。ＢＥＢは、あらゆるセグメントで維持されて、各フィンガに対する各時間の代わりに、このようにちょうど一度、提供される。図１９は、実現方法の概略図を示す。
【００９２】
ＢＥＢは、ＩＣ用途で抵抗を提供する。ＢＥＢの１つの不利は、アナログと混合の信号デザイナーが完全に完全にシリサイド化されたデザインコスト低減の利益を使用することができなかったということであり、それは、シリサイド・ブロックがポリシリコン抵抗器をつくる更に必要であるからである。しかし、認識されるように、これらの用途での分割されたＢＥＢレジスタの使用で、この不利は、克服される。例示的な実施例で、バックエンド安定抵抗器のカスケード結合は、要求される抵抗をつくるために使用される。バックエンド素子の固有のリピータビリティー・オンチップ（コンタクト、バイア、ポリシリコン、金属）は、抵抗の適当なオンチップ・マッチングとスケーリングを許す。
【００９３】
このように、これらの実施例は、ＢＥＢとＭＦＴの有効な実現を提供し、レジスタ要件（例えばアナログとミックスされた信号ＩＣ）で、適用のためのシリサイド・ブロッキングの使用を避ける。しかし、技術に熟練したものは、ＢＥＢとＭＦＴ技術がシリサイド化されたか完全にシリサイド化された回路に、制限されないと認める。
【００９４】
本明細書で記載されたように、セグメンテーションが使用されるとき、それが維持され、セグメントの最もハイな抵抗の実際の位置が、関連していないことに注意することは、重要である。しかし、ソースとドレインバラスト（全体のバラストまでの合計）のために適当な比を選ぶことは、重要である。
【００９５】
しかし、上で記載したバラスティング・レジスタは、分割されたポリシリコン・ストリップ、金属ストリップ、又はバイアの垂直曲折及びポリシリコン又は金属被覆層を使用して実施され、他の方法がバラスティング・レジスタを形成するために使用されるだろうことは、企図される。
【００９６】
バラスティング・レジスタを形成するために他の材料と方法を使用することに加えて、性能及び／又はバラスティング・レジスタのサイズは、また、図２０−２７に関して下記のように変更されるだろう。
【００９７】
図２０は、平面図であり、部分的に２つの単一トランジスタ・フィンガの形の部分概略図であり、先に述べたように、ＭＦＴを形成することができるバラスティング抵抗ネットワークである。この実現で、隣接のＭＯＳフィンガのバラスティング・レジスタ・セグメントは、完全に互いに切り離される。図２０−２７でのバラスティング・ネットワークがＭＯＳ  ＥＳＤデバイスで使用されると示されるが、それらが他のＥＳＤデバイスで使用されるだろうことは、例えば、上記で記載されたように企図される。
【００９８】
この回路で、第１コンタクト・ターミナル５２０は、複数のバラスティング・レジスタ２００２の一端に接続している。バラスティング・レジスタの多数の他端は、トランジスタ２００４のドレインに接続している。トランジスタ２００４は、ゲート電極２００６を含む。トランジスタ２００４のソースは、分割されたバラスティング・レジスタに接続している。それは、コネクタ２０１０で接合されるレジスタ・セグメント２００８と２０１２を含む。先に述べたように、このコネクタは、使用され、平行のトランジスタのゲート又は基板（ベース）に１つのトランジスタのソース電位を連結する。
【００９９】
図２１は、図２０で示されるレイアウトのための概略図である。そして、図２２は図２０と２１において示されるもののようなバラスティング・レジスタを含む例示的なＥＳＤデバイスを示したレイアウト線図である。トランジスタの方向が図２２で示される回路でトランジスタからトランジスタまで、第１トランジスタに対してドレインがレイアウト線図でソースより上にあるように変わる点に注意されたい。第２トランジスタに対して、ドレインはソースの下にある。この構成で、第１及び第２トランジスタのソース電極に接続するバラスティング・レジスタが一緒に接続されることができ、第２及び第３のトランジスタのドレイン電極に接続するバラスティング・レジスタ一緒に接続されることができる。発明の例示的な実施例で、これらの接続は、金属−２層で形成される共通の電極（図示せず）に、それぞれの安定抵抗器の端を接続するバイア（図示せず）を使用して達成される。分割されたソース・レジスタとゲートの中の接続及び／又は隣接のトランジスタの基板は、金属−１層で形成される電極（図示せず）に延びるバイア（図示せず）を使用して作られる。
【０１００】
バラスティングレジスタ２００２、２００８と２０１２は、トランジスタ２００４の上で形成されるコネクタの上へ取り付いた垂直曲折レジスタ、ポリシリコン・ストリップ、金属ストリップ又は離散的なレジスタさえありうることが企図される。更に、ソース・レジスタが分割されず、あるいは、ソース・レジスタ又はドレイン抵抗が完全に排除されるだろうことは、企図される。
【０１０１】
バラスティング・レジスタによって実行される電流広がりでの重要な考察は、レジスタの間の横の抵抗であり、それは、上記参照された特許出願（０９／５８３１４１）において記載される。横の抵抗を増加させる１つの方法は、隣接のバラスティング・レジスタの間でスペースを増加させることである。発明者は、隣接のバラスティング・レジスタの間でスペースを増加させることによって、隣接のマルチ・フィンガ・トランジスタ構造に対して安定抵抗器にはさむための十分なスペースが、存在することを決定した。
【０１０２】
この構造は、図２３、２４、２５及び２６Ａ、で図示する。図２３は、部分的に概略図形である例示的な回路配置線図である。このレイアウト線図は、ＭＦＴ  ＥＳＤ保護デバイスで、２台の隣接のトランジスタのためにインターデジティテッド（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）されたソース・バラスティング・レジスタを示す。図２３で示される回路は、ドレイン・バラスティング・レジスタ２３０２を含み、それは、トランジスタ２３０４の上で第１回路ターミナル５２０とそれぞれのドレイン・コンタクトの間で接続する。トランジスタ２３０４は、ゲート電極２３０６を含む。図２３で示される回路は、コネクタ２３１０で接合される分割されたソース・レジスタ２３０８と２３１２を含む。ソース・レジスタ２３１２は、第２回路ターミナル５５２に接続される。図２３で示される回路も、ドレイン・バラスティング・レジスタ２３０２’を有する第２トランジスタ２３０４’、コネクタ２３１’で接合されるソース・バラスティング・レジスタ２３０８’と２３１２’を含む。ソース・レジスタ２３１２’は、第２回路ターミナル５５２に接続される。そして、ドレイン抵抗２３０２’は、第１回路ターミナル５２０’及び５２０に接続される。ソース・レジスタ２３０８と２３１２とそれらの対応コネクタ２３１０がソース・レジスタ２３０８’及び２３１２’とコネクタ２３１０’ではさまれる点に注意されたい。図２３で示される例示的なレイアウトで、ソース・レジスタ２３１２と２３１２’は、よりハイな金属層（例えば金属−１又は金属−２）で形成される電極（図示せず）に延びるバイア（図示せず）を使用して互いに及び第２回路ターミナル５５２と５５２’に接続される。コネクタ２３１０とトランジスタ２３０４’のゲート電極２３０６’の間の接続（図示せず）は、よりハイな金属層で形成される電極（図示せず）に延びるバイア（図示せず）を使用することによって形成されるだろう。
【０１０３】
図２４は、図２３で示されるそれのようなＥＳＤ回路の部分を示すレイアウト線図である。図２４は、２台のトランジスタ２３０４と２３０４’及びそれらのドレイン・バラスティング・レジスタ２３０２と２３０２’を示す。バラスティング・レジスタの上に置かれる矢印は、それらの接続性を示す。矢印の丸い端は、金属−２つの層で形成される電極２３１８に接続するバイアを表す。矢印の先がとがった端は、トランジスタ２３０４と２３０４’のそれぞれのドレイン部分への接続を示す。図２４で示すように、それらのそれぞれのトランジスタのドレイン部分から離れているバラスティング・レジスタ２３０２と２３０２’の端は、電極２３１８を通して一緒に接続される。ドレイン部分に接続されるレジスタの部分は、バラスティング抵抗を示す平行チャネルを形成する。横の抵抗は、トランジスタ２３０４又は２３０４’のいずれかの上の、２つの隣接のドレイン・コンタクトの間で形成される。２つのドレイン・コンタクトの間のバラスティング・レジスタの端が電極２３１８にバイアを通して上で延びるので、横の抵抗の上でほとんど効果を有しない。
【０１０４】
図２５は、図２６Ａの拡大されたバージョンであるレイアウト線図である。図２５は、はさまれたバラスティング・レジスタを有する４−トランジスタＥＳＤ回路を示す。ドレイン・バラスティング・レジスタの完全なセットがレイアウト線図の頂部と底部で示されるが、これらのレジスタの半分だけは、４−トランジスタ回路で実際に使用される。図２５で示される回路は、頂部と底部でレイアウト線図のドレイン・バラスティング・レジスタ２４０２の代替ものを排除することによって単純化されるだろう。
【０１０５】
図２６Ａ、２６Ｂは、それぞれ、図２３と２０に関して先に述べたように形成されるＥＳＤバラスティング配置の比較を示す。隣接のトランジスタのためのソース・レジスタとドレイン抵抗が図２６Ａではさまれるが図２６Ｂではさまれない以外は、回路は等価である。見ることができるように、レジスタのインターリービングは、図２０のＥＳＤデバイスに関して３０パーセントによって図２３のＥＳＤデバイスで占められるエリアを減らす。
【０１０６】
図２７Ａ及び２７Ｂは、例示的な他のバラスティング抵抗構造を図示したレイアウト線図である。この構造で、バラスティング・レジスタは、トランジスタ２７０４のＮ＋動作領域２７３０で形成される。図２７Ａで示される構造は、シリコン基板の上でパターンニングされたポリシリコン層２７２０（図２７Ｂで示されて）を形成することによって作られるだろう。パターンニングされたポリシリコン層は、トランジスタ２７０４のゲート電極２７０６に接触しないだろう。次に、Ｎ＋領域２７３０が領域２７３０でＮ型ドーパントを注入して、堆積させて、拡散して形成される。ポリシリコン電極２７０６と２７２０と下にある酸化物層２７２５は、Ｎ型ドーパントをブロックし、それで、活性領域２７３０はＰ型基板で形成されるＮ＋材料のフィンガを含む。次に、シリサイドが全体の表面の上に形成される。
【０１０７】
よく知られたゲート酸化物スペーサー堆積のため、酸化物層２７２５の領域の上でポリシリコンを越えて延びるを形成シリサイドはなく、電極２７２０と２７０６は、Ｎ＋活性領域２７３０から絶縁される。次に、トランジスタ２７０４のソースとドレイン側の上で延びるシリサイド化されたＮ＋フィンガで、電極２７３２は形成される。これらの電極は、例えば、金属−１つの層で形成される電極（図示せず）に、それぞれ第１回路電極５２０と、第２回路電極５２２であるバイアを通して接続する。電極構造は、また、ポリシリコン電極２７２０の上で形成され、バイアスの電位を電極に加えるために使用されるだろう。本発明の例示的な実施例で、例えば、金属−２層で、電極構造に接続するバイアを通して、これらの電極は、リファレンス電位（例えば、接地）のソースに接続されるだろう。
【０１０８】
ソース及び／又はドレイン抵抗は、ポリシリコン構造２７２０のフィンガの端で、「ノーズ」２７２２を実施することによって更に高められるだろう。これらのポリシリコン・ノーズ２７２２によってオフのＮ＋領域はピンチオフされ、更にソース／ドレイン抵抗を増加させる。
【０１０９】
デバイスがＰ型基板で形成されるＮ型フィンガとして実施されて示されるが、同等品がＮ型基板でのＰ型フィンガ、Ｐ−ウェルでのＮ型フィンガ又はＮ−ウェルでのＰ型フィンガを使用して形成されるだろうことは、企図される。
【０１１０】
電極構造２７２０によって定義されるＮ型フィンガの各々が電極構造の下でＰ型領域によって切り離されるので、これらのフィンガの各々は、バラストされたフィンガとして機能する。本発明の例示的な実施例は、ドレイン抵抗２７０２とソース・レジスタ２７１２を含む。更に、隣接のＮ＋フィンガの間のＮ＋領域２７３０の部分は、横向レジスタ２７１３を形成する。先に述べたように、これらの横のレジスタは電流を広げることを助け、ＥＳＤ電流が、ＥＳＤデバイス・フィンガーのいかなる１つのセグメントでも、集中しないことを確実にする。例えば、図２７Ａで示されるＥＳＤデバイスは、ｇｇＭＯＳ−型デバイスであるだろう。ＥＳＤデバイスの他の型が先に述べたように図２７Ａで示されるバラスティング・レジスタを使用して実施されるだろうことは、企図される。
【０１１１】
この発明の性質を説明するために、上記で説明し、図示した詳細、材料及びパーツの配置の多様な変形が以下の請求項によって述べられる本発明の原理と範囲から逸脱することなく技術に熟練したものによって作られるだろうすることがよく理解されるであろう。図１、２及び３は、電流（Ｉ）の対ＥＳＤデバイスの電圧（Ｖ）のグラフであり、それは、主題発明の動作を説明するために有効である。
【図面の簡単な説明】
【図１】
図１は、ＥＳＤデバイスの電圧（Ｖ）対電流（Ｉ）のグラフであり、それは、主題発明の動作を説明するために有効である。
【図２】
図２は、ＥＳＤデバイスの電圧（Ｖ）対電流（Ｉ）のグラフであり、それは、主題発明の動作を説明するために有効である。
【図３】
図３は、ＥＳＤデバイスの電圧（Ｖ）対電流（Ｉ）のグラフであり、それは、主題発明の動作を説明するために有効である。
【図４Ａ】
図４Ａは、シリサイドのローカル・ブロッキングを有する先行技術ＭＯＳデバイス・レイアウトの平面図である。
【図４Ｂ】
図４Ｂは、完全にシリサイド化した、最小寸法を有する先行技術ＭＯＳデバイス・レイアウトの平面図である。
【図４Ｃ】
図４Ｃは、完全にシリサイド化した、追加のスペーシングを有する先行技術ＭＯＳデバイス・レイアウトの平面図である。
【図４Ｄ】
図４Ｄは、シリサイド・ブロッキングを有する先行技術マルチ・フィンガＭＯＳデバイスの平面図である。
【図５】
図５は、平面図で、完全にシリサイド化した電流バラスティングＥＳＤ保護回路のデバイス・レイアウトを図で示す部分概略図である。
【図６Ａ】
図６Ａは、平行バラスティング・レジスタを形成するための、垂直に曲折したバイア及び接続層を使用する先行技術ＥＳＤ保護回路の平面図である。
【図６Ｂ】
図６Ｂは図６Ａで示される垂直に曲折したストリップのうちの１つの横断面図で、ストリップに結合したアクティブデバイスの一部分である。
【図６Ｃ】
図６Ｃは、平行バラスティング・レジスタを形成するための、平行シリサイド化したポリシリコン・ストリップを使用する先行技術ＥＳＤ保護回路の平面図である。
【図７】
図７は、本発明の第１実施形態に従うマルチ・フィンガ・デバイスの概略図である。
【図８Ａ】
図８Ａは、本発明の第２実施形態の概略図で、ソース−基板バイアス配置を使用する。
【図８Ｂ】
図８Ｂは、組み合わせられたソース−ゲート基板バイアッシング配置を使用した本発明の第３実施形態の概略図である。
【図８Ｃ】
図８Ｃは、ソース−ゲートバイアッシング配置を使用した本発明の第４の実施形態の概略図である。
【図８Ｄ】
図８Ｄは、ソース−ゲートバイアッシング配置及びセグメント化されたソース抵抗を使用する本発明の第５の実施形態の概略図である。
【図９】
図９は、図８Ｄのソース−ゲートバイアッシング配置を使用したマルチ・フィンガＮＭＯＳデバイスのデバイス・レイアウトである。
【図１０】
図１０は、図８Ｂのソース−ゲート基板バイアッシング配置を使用した、マルチ・フィンガＮＭＯＳデバイスのデバイス・レイアウトである。
【図１１】
図１１は、同時ゲート・バイアッシングを有する本発明の第６の実施形態の概略図である。
【図１２】
図１２は、同時ゲート・バイアッシングを有する本発明の第７の実施形態の概略図である。
【図１３】
図１３は、ダイオードゲート制御ネットワークを含む発明の第８の実施形態の概略図である。
【図１４】
図１４は、マルチ・フィンガ・ターンオン・トランジスタ（ＭＦＴ）、トリガー回路及び転送回路を含む発明の第９の実施形態の概略図である。
【図１５】
図１５は、トリガー回路及びＭＦＴ回路を含む発明の第１０の実施形態の概略図ある。
【図１６】
図１６は、ゲート−基板結合している技術を使用するＭＦＴデバイスのデバイス・レイアウトを示す平面図である。
【図１７Ａ】
図１７Ａは、ゲート−基板結合技術を使用する複数の平行接続デバイスのデバイス・レイアウトを示す平面図である。
【図１７Ｂ】
図１７Ｂは、図１７Ａで示される構造を説明するために有効な概略図である。
【図１８】
図１８は、ゲート−基板結合技術を使用したインライン配置で、複数の平行した接続されたＭＦＴデバイスのデバイス・レイアウトを示す平面図である。
【図１９】
図１９は、バックエンド安定器（ＢＥＢ）ＭＦＴ構造の回路図である。
【図２０】
図２０は、平面図で部分的に例示的なＭＦＴ構造の概略図形である。
【図２１】
図２１は、図２０で示される構造を説明するために有効な概略図である。
【図２２】
図２２は、図２０で示されるＭＦＴ構造のレイアウト図である。
【図２３】
図２３は、有効なＭＦＴ構造例示的なエリアの部分平面概略図である。
【図２４】
図２４は、図２３で示したＭＦＴ構造を説明するために有効であるレイアウト図である。
【図２５】
図２５は、図２３及び２４において示したＭＦＴ構造のレイアウト図ある。
【図２６Ａ】
図２６Ａは、図２０及び２３において示したＭＦＴ構造の比較を示したレイアウト図である。
【図２６Ｂ】
図２６Ｂは、図２０及び２３において示したＭＦＴ構造の比較を示したレイアウト図である。
【図２７Ａ】
図２７Ａは、例示的なＥＳＤ保護デバイスの、平面部分概略図である。
【図２７Ｂ】
図２７Ｂは、図２７Ａで示されるＥＳＤ保護デバイスの一部分の平面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１７Ａ】
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【図１９】
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【図２７Ａ】
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【国際公開パンフレット】
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2004521477.tif 000083
【国際調査報告】
2004521477.tif 000084