(57)【要約】オンとオフとの交番するフェーズを持つバーストモードと連続モードとにおいて作動可能な電源（１）、スイッチ（４）、電源（１）の前記バーストモードを検出し電源（１）の前記フェーズを示す信号を生成するためのフェーズ検出器（５）、及び前記バーストモードの前記フェーズに依存してスイッチ（４）をディスエーブルにするためのフェーズ検出器（５）からの信号に依存したスイッチディスエーブラ（６）を有する電源回路。前記バーストモードのフェーズは、電源（１）の出力部に並列に接続され、前記バーストモードの周期よりも短い時間定数を持つ、キャパシタ（Ｃ１）及び抵抗器（Ｒ４）を利用して検出されても良い。該回路は、前記バーストモードのオンのフェーズに同期して高い抵抗（Ｒ３）をオンにし、電圧の低下を減少し、前記回路中に存在するマイクロプロセッサの望ましくないリセットを防ぐことを可能とする。
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【特許請求の範囲】
【請求項１】
２つの相互に排他的な異なるモード、即ち第１及び第２の交番するフェーズを持つバーストモードと連続モードとにおいて作動可能な電源と、
動作を起動するスイッチと、
前記バーストモードの前記フェーズを示す信号を生成するために、前記バーストモードの前記フェーズを検出するフェーズ検出器と、
前記第１のフェーズの間には前記動作を妨げ、前記第２のフェーズの間には前記動作をイネーブルにするために、前記バーストモードが前記第１のフェーズにある場合には前記スイッチをディスエーブルにするための、前記フェーズ検出器からの信号に依存するスイッチディスエーブラと、
を有する電源回路。
【請求項２】
負荷が存在し、前記動作は前記電源を前記負荷と結合する動作である、請求項１に記載の電源回路。
【請求項３】
前記スイッチディスエーブラの入力部は、前記動作を起動するか否かを示す他の信号を受信するためスイッチ制御回線と結合される、請求項２に記載の電源回路。
【請求項４】
前記フェーズ検出器は並列に接続されたキャパシタと抵抗器とを有し、前記キャパシタと前記抵抗器とは、前記キャパシタの放電時間が前記電源のバーストモードの周期よりも短くなるようなキャパシタンス及び抵抗値をそれぞれ持つ、請求項１に記載の電源回路。
【請求項５】
前記抵抗器と前記キャパシタとの並列接続は、ダイオードを介して前記電源の出力部に結合される、請求項４に記載の電源回路。
【請求項６】
前記スイッチは、前記スイッチディスエーブラの出力に接続されたゲートを持つ電界効果トランジスタを有する、請求項１に記載の電源回路。
【請求項７】
請求項１に記載の電源回路を有する表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電源回路に関する。本発明は表示装置にも関する。
【０００２】
本発明は、視覚的表示装置（Ｖｉｓｕａｌ Ｄｉｓｐｌａｙ Ｕｎｉｔ、ＶＤＵ）を含む表示装置のための電源を有する電源回路に適用可能である。
【０００３】
本発明はとりわけ、高い及び低い負荷と共に作動することができ、該回路に接続された負荷に順応するためにモードを切り換えることができる、電源のための回路に関する。
【０００４】
【従来の技術】
スイッチモード（ｓｗｉｔｃｈｅｄ−ｍｏｄｅ）電源は、キャパシタを介して低い周波数でバースト的に電力が供給される、所謂バーストモード（ｂｕｒｓｔ ｍｏｄｅ）において、低い負荷の下で作動する。このモードは一般に、例えばマイクロプロセッサ及びことによると光インジケータに電力を供給するため、回路を基本的にアクティブに保つために十分な電力を供給しつつ、現代の電子機器における電力を節約するために利用される。前記マイクロプロセッサが、例えばＶＤＵ表示装置のような大きな負荷を持つ装置に接続している場合、前記スイッチモード電源は連続モードに切り換え、前記装置に電力を供給するため一定の連続した電流を供給する。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記切り換えが起こる時点において、前記電源が前記バーストのオフのフェーズである場合、帰還において時間的な遅延があり、出力電圧は低下する傾向があり、しばしば望ましくない前記マイクロプロセッサのリセットを引き起こす。
【０００６】
本発明の目的は、出力電圧における低下を減少する電源回路を提供することにある。本発明は独立請求項によって定義される。従属請求項は有利な実施例を定義する。
【０００７】
【課題を解決するための手段】
好ましくは動作は、電源をバーストモードから連続モードに切り換えることであるが、リセットパルスを生成するといった他の動作も可能である。
【０００８】
それ故、前記電源が「オン」フェーズとなるのはいつかを検出し、前記バーストモードから前記連続モードへの切り換えを前記バーストの「オン」フェーズと同期させ、又は用途によってはその代わりに前記バーストの「オフ」フェーズと同期させるように、本発明によって回路が構成されることができる。同様に動作は、用途によって２つのフェーズのいずれか１つの間前記動作を妨げる、ディスエーブルにする又は停止することにより、回避されることができる。
【０００９】
前記バーストモードのフェーズ検出器は負荷Ｒと並列に接続されたキャパシタＣを有しても良い。これらの要素の値は好ましくは、前記キャパシタの放電が高速で、とりわけ前記キャパシタの放電時間が前記電源のバースト周期よりも短いこと、即ちＲＣ回路の時間定数が前記バースト周期よりも小さいことを保証するように選択される。
【００１０】
本発明のこれらの及び他の態様は図を参照しながら説明され明らかになるであろう。
【００１１】
【発明の実施の形態】
図１において、電源１は低い負荷Ｒ２の両端に存在する、高い負荷Ｒ３に接続されたスイッチ４に供給される出力Ｖｏを持つ。高い負荷電圧Ｖ１は、高い負荷Ｒ３の両端の電圧である。キャパシタＣ２は、典型的には電解キャパシタであるが、負荷Ｒ２と並列に接続される。バーストフェーズ検出器５は電源１に接続された入力部と、ＡＮＤゲート６を介してスイッチ４に接続された出力部とを持つ。ＡＮＤゲート６の第２の入力部は、例えばマイクロプロセッサ（図示していない）からのスイッチ制御回線７に接続される。ＡＮＤゲート６は、スイッチがいつディスエーブル又はイネーブルとされるかを制御する、スイッチディスエーブラ（ｓｗｉｔｃｈ ｄｉｓａｂｌｅｒ）の機能を実行する。
【００１２】
低い負荷Ｒ２だけが接続されている間、前記電源は、エネルギーの供給を低く保つために低い周波数のバーストによって電力を供給するバーストモードで作動する。
【００１３】
状況が高い負荷Ｒ３が電力を受け取る必要があるようなものである場合、スイッチ制御信号Ｓ７が、スイッチ制御回線７上を、ＡＮＤゲート６の１つの入力部へ供給される。その瞬間に電源１が前記バーストモードの「オフ」フェーズである場合、バースト検出回路５は低い出力をＡＮＤゲート６の第２の入力部に供給し、ゲート６の出力は低くなり、このためスイッチ４はオフのままとなり、高い負荷Ｒ３は電源１から接続されていないままとなる。しかしながら、バーストフェーズ検出器５が、電源１が前記バーストモードの「オン」フェーズであると決定した場合は、バーストフェーズ検出器５は正の出力をＡＮＤゲート６の第２の入力部に供給し、ＡＮＤゲート６の出力は高くなり、その結果スイッチ４をアクティブにして、電源１を高い負荷３に接続する。高い負荷３が接続された場合、前記電源は当業者には知られた方法により前記連続モードに切り換える。
【００１４】
かくして回路は、前記電源１からのバーストの「オン」フェーズに対応する時間においてのみ、高い負荷３が電源１に接続されるということを保証する。このことは、前記バースト周期の「オフ」フェーズであるときに、バーストモードから連続モードに切り換えようとする電源１に起因する、電源１の出力電圧Ｖｏにおける低下を減少する。
【００１５】
負荷Ｒ３は表示装置の１以上の回路を有しても良い。前記スイッチモード電源と前記負荷とは、共に表示装置１０の一部であっても良い。
【００１６】
図２は、図１の回路の動作を説明するタイミング図である。期間Ｔ０乃至Ｔ１において、スイッチ制御信号Ｓ７はオフであり、図に示されるように低い信号が回線７に供給されている。出力電圧Ｖｏの循環によって示されるように、電源１は期間Ｔ０乃至Ｔ２の間はバーストモードで作動する。Ｖｏ信号の立ち上がりエッジは前記バーストの「オン」フェーズ、即ち前記電源が電力を供給し、前記キャパシタが充電されている間の期間を表し、一方立ち下がりエッジは、前記バーストの「オフ」フェーズ、即ち前記電源が「オフ」であり、キャパシタが放電している間の期間を表す。
【００１７】
図２の信号Ｓ７の立ち上がりエッジによって示されるように、時間Ｔ１においてスイッチ制御信号Ｓ７がオンにされる。このとき、信号Ｖｏの立ち下がりエッジによって見られるように、電源１は前記バーストの「オフ」モードである。ＡＮＤゲート６はそれ故低い出力を保ち、スイッチ４はアクティブにされないため、ゼロのままである高い負荷の電圧Ｖ１により示されるように、高い負荷Ｒ３は電源１に未だ接続されない。
【００１８】
時間Ｔ２において、前記電源は再び「オン」フェーズに切り換わり、Ｖｏは立ち上がりエッジに変化し、ＡＮＤゲート６に高い出力を供給させ、高い負荷Ｒ３を接続するようにスイッチ４をアクティブにする。かくして、高い負荷の電圧Ｖ１は、電圧Ｖ１が一定値に到達する時間Ｔ３まで上昇し、前記電源は連続モードに切り換えられたことが図２において見られる。
【００１９】
図３において、本発明の特定の実施例を図示する、より詳細な回路図が示される。
【００２０】
前記電源は、１次巻線Ｌ１、第１の２次巻線Ｌ２及び第２の２次巻線Ｌ３を持つ変圧器１１を有する。第２の２次巻線Ｌ３は、ダイオードＤ２を介して回路負荷、とりわけキャパシタＣ２、低い負荷Ｒ２、及び電界効果トランジスタ（ＦＥＴ）の形をとるトランジスタＴＲ１によって形成されるスイッチを介して高い負荷Ｒ３に結合される。図１のバーストフェーズ検出器５は、本実施例においては、小さなキャパシタＣ１及び小さな抵抗器Ｒ４の並列回路に直列に接続された整流ダイオードによって形成される。ダイオードＤ１の１つの端子は第１の２次巻線の端子に接続される。トランジスタＴＲ１のゲートは抵抗器Ｒ５を介して検出器５に接続される。ツェナーダイオードＤ３はトランジスタＴＲ１のゲート電圧を制限する。
【００２１】
前記電源が前記バーストモードの「オン」のフェーズであるとき、キャパシタＣ１は充電されている最中であるか又は充電された状態である。前記電源が「オフ」モードであるとき、キャパシタＣ１は小さな抵抗器Ｒ４を介して放電されている。キャパシタＣ４及び抵抗器Ｒ４の値の積である時間係数を十分に短く選択することにより、前記放電は相当速くなるように構成される。かくして、前記電源が前記バーストモードの「オフ」フェーズであるときは、キャパシタＣ１は放電され、トランジスタをオンにするためには低すぎるトランジスタＴＲ１のゲートにおける電圧に帰着する。トランジスタＴＲ２がオフである場合、即ち前記トランジスタのベースにおいて低い信号がある場合、トランジスタＴＲ２は遮断する。トランジスタＴＲ２が遮断され、前記電源が前記バーストモードの「オン」フェーズにある間、キャパシタＣ１の両端の電圧は、抵抗器Ｒ５を介してトランジスタＴＲ１のゲートへ流れる電流に帰着する。この電流はＦＥＴトランジスタＴＲ１をオンにし、変圧器１１の第２の２次巻線から電力を受け取るために、かくして高い負荷Ｒ３を前記回路に組み入れる。高い負荷Ｒ３により形成される付加的な負荷のため、前記電源は即座に連続モードに切り換わる。
【００２２】
トランジスタＴＲ２のベースにおける信号は、高い負荷Ｒ３が組み入れられるべきか否かを示す「スタンバイ」信号たり得る。この「スタンバイ」信号は前記回路中のマイクロプロセッサから、又は他の適切な手段によって得られても良い。ある環境においては手動で生成されても良い。
【００２３】
前記「スタンバイ」信号が高くなるとすぐに、トランジスタＴＲ２はトランジスタＴＲ１の遮断をオンにし、ゲートドライブをシンク（ｓｉｎｋ）することによって、高い負荷Ｒ３が前記電源と接続されることを妨げる。
【００２４】
かくして図３の回路は、前記電源が前記バーストモードの「オン」フェーズである間のみ高い負荷Ｒ３が前記回路に組み入れられるという結果を達成する。それ故、望ましくない電力の低下は減少され又は回避され、かような低下の結果として前記回路中のマイクロプロセッサが望ましくなくリセットされるという危険は少なくなる。
【００２５】
上述の実施例は本発明を限定するものではなく説明するものであって、当業者は添付した請求項の範囲から逸脱することなく多くの代替実施例を設計することができるであろうことに留意されたい。請求項において、括弧に囲まれたいずれの参照記号も請求項を限定するものとして解釈されるべきではない。「有する（ｃｏｍｐｒｉｓｅ）」という語は請求項に列記されたものの他の要素又はステップの存在を除外するものではない。要素に先行する「１つの（「ａ」又は「ａｎ」）」という語は、複数のかような要素の存在を除外するものではない。本発明は幾つかの個別の要素を有するハードウェアによって、及び適切にプログラムされたコンピュータによって実施化されることができる。幾つかの手段を列記している装置の請求項において、幾つかのこれらの手段は１つの及び同一のハードウェアによって実現されることができる。特定の手段が相互に異なった従属請求項に引用されているという単なる事実は、これらの手段の組み合わせが有利に利用されることができないということを示すものではない。
【図面の簡単な説明】
【図１】本発明による回路のブロック図。
【図２】図１の回路に関するタイミング図。
【図３】図１の回路のより詳細な回路図。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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