(57)【要約】シリアル・デジタル・データ・リンクのためのデータ復元システムは、データ・サンプラ、比較論理回路、位相制御器、及び位相変換器を含む。データ・サンプラは、入力データを、位相変換器で発生させたクロック・パルスによって決定された１ビット・タイムにおいて３回サンプリングし、予め設定された決定基準に従ってデジタル・データを復元する。データ・サンプリング位相は、データ・アイをトラッキングするために分割される。比較論理回路は、予め決定された方法に従ってデータ・サンプラの出力を比較する。位相制御器は、比較論理回路の出力を使用し、位相制御信号を発生させる。これらの信号は、データのサンプリング・タイムを制御するために、及び、好ましくは復元されたデータ・ストリームを得るために、セットされる。位相変換器は、位相制御信号を使用し、３つの異なる位相のクロックを入力クロックから作る。入力クロックは、外部のクロックであることができ、又は、その外部のクロック或いは入力データ・ストリームから復元することができる。
2004507963.tif 000002
【特許請求の範囲】
【請求項１】
入力データのデジタル・データ・ストリームのためのデータ復元装置であって、
サンプリング・クロックの位相が自動的に調整され、ビット・タイムでマルチ・サンプリング・クロックを出力するための位相変換手段と、
サンプリングされたデータ信号の１つが復元されたデータを出力するために用いられ、トリガーとしてサンプリング・クロックを使用する入力データをサンプリングするため及びマルチ・サンプルされたデータ信号を供給するためのデータ・サンプリング手段と、
前記サンプルされたデータ信号と前記復元されたデータを比較するための比較論理手段と、
入力データと前記比較論理の比較結果を使用する前記サンプリング・クロックとの間の位相関係を推定するため、及び、前記推定結果に従って前記位相変換手段のための制御信号を提供するための位相制御手段と、
からなることを特徴とする装置。
【請求項２】
位相変換手段であって、
外付けクロックと内的に復元されたクロックの１つである入力クロックを使用する第１サンプリング・クロックを出力するための前記位相制御手段の第１出力により制御された位相遅延手段と、
位相において前記第１サンプリング・クロックを先行させる第２サンプリング・クロックを出力するための前記位相制御手段の第２出力により制御される第１回路手段と、位相において前記第１サンプリング・クロックから遅延している第３サンプリング・クロックを出力するための前記位相制御手段の第２出力により制御される第２回路手段と、からなり、
３つのサンプリング・クロックの位相が初期設定マージンでの入力データ・ストリームのアイ・オープニング内で整理されている、ことを特徴とする請求項１記載の装置。
【請求項３】
第１回路手段及び第２回路手段が第１サンプリング・クロックを受け取ることを特徴とする請求項２の装置。
【請求項４】
位相変換手段が、
複数の位相変換値を出力する位相分配器、
前記位相制御手段の第１出力に従って位相分配器から入力を受取り、第１サンプリング・クロックを出力するバッファ、及び
前期位相制御手段の第２出力に従って位相分配器から入力を受取り、第２及び第３サンプリング・クロックを出力する選択論理回路、
からなることを特徴とする請求項１の装置。
【請求項５】
位相変換手段が、
位相制御手段の第１出力によって制御されている電圧制御発振器、
電圧制御発振器の出力を遅らせることによって３つのサンプリング・クロックを出力するために、前記位相制御手段の第２出力によって制御されており、その３つのサンプリング・クロックの位相が初期設定されたマージンと共に入力データ・ストリームのアイ・オープニング内に整理される回路手段、
からなることを特徴とする請求項１の装置。
【請求項６】
複数のサンプリング・クロックをビット・タイムで出力するものであって、前記サンプリング・クロックの位相が自動調節可能である位相変換器、
サンプリング・クロックをトリガーとして使用する入力データをサンプリングし、複数のサンプリングされたデータ信号を提供するためであって、前記サンプリングされたデータ信号の一つが復元されたデータを出力するのに使用されるデータ・サンプラ、
前記サンプリングされたデータ信号を前記復元されたデータと比較する比較論理回路、及び
入力データと前記サンプリング・クロックの位相関係を、前記比較論理手段の比較結果を使って推定し、前記推定結果に従って前記位相変換手段へ制御信号を与えるための位相制御器、
からなる入力データのデジタル・データ・ストリームのためのデータ復元装置。
【請求項７】
位相変換器が、
外付けのクロックと内的に復元されたクロックの１つである入力クロックを使用する第１サンプリング・クロックを出力するために前記位相制御装置の第１出力により制御される位相遅延論理回路と、
前記位相制御装置の第２出力により制御され、位相において前記第１サンプリング・クロックを先行させる第２サンプリング・クロックを出力するための第１回路と、
前記位相制御装置の第２出力により制御され、位相において前記第１サンプリング・クロックから遅延した第３サンプリング・クロックを出力するための第２回路と、
からなり、
３つのサンプリング・クロックの位相が初期設定されたマージンと共に入力データ・ストリームのアイ・オープニング内に整理されている、
ことを特徴とする請求項６の装置。
【請求項８】
位相変換器が、
位相制御装置の第１出力により制御される電圧制御発振器と、
前記位相制御の第２出力により制御され、電圧制御発振器の出力を遅延することにより３つのサンプリング・クロックを出力するための、３つのサンプリング・クロックの位相が初期設定されたマージンと共に入力データ・ストリームのアイ・オープニング内に整理されている回路と、
からなることを特徴とする請求項６の装置。
【請求項９】
デジタル・データ・ストリームのためのデータ復元方法であって、
サンプリング・ポイントが初期設定された命令と適応可能な時間差により調整された、前記マルチ・ポイントにおける入力データをサンプリングすることで、
早い時間境界でサンプリングしたデータと復元データとの比較結果である第１疑似ビット・エラー信号を供給すること、
遅い時間境界でサンプリングしたデータと復元データとの比較結果が第２疑似ビット・エラー信号を供給すること、
サンプリングする境界がアイ・オープニング端とぎりぎりで一致し中間のサンプリング・ポイントの１つがデータ復元に従事するために、第１と第２の疑似ビット・エラー信号を用いる、
からなる。
【発明の詳細な説明】
【０００１】
本発明は３５ＵＳＣセクション１１９（ｅ）により、リー（Ｌｅｅ）、ジェオング（Ｊｅｏｎｇ）による、２０００年８月３０日出願の米国出願第６０／２２９，３６９“Ｄａｔａ　Ｒｅｃｏｖｅｒｙ　Ｕｓｉｎｇ　Ｄａｔａ　Ｅｙｅ　Ｔｒａｃｋｉｎｇ”において優先権を主張し、以下参照とする。
【０００２】
（発明の背景）
（技術分野）
本発明は一般的にはデータ通信、より具体的には一連のデータ・リンクのためのデータ復元に関する。
【０００３】
（関連技術の記載）
多数のデジタル・データ復元システムは、サンプリング・タイムを制御するためにサンプリングしたデータを用いたサンプリング復元方法が基となっている。例えば、ラウ（Ｒａｕ）は一連の、非ゼロ復帰記録方式（ＮＲＺ）データ伝送のための方法を開示している。ラウ（Ｒａｕ）等による、１９９７年７月のＩＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，第７号、１１５６から１１６０ページの“Ｃｌｏｃｋ／Ｄａｔａ Ｒｅｃｏｖｅｒｙ ＰＬＬ Ｕｓｉｎｇ Ｈａｌｆ−Ｆｒｅｑｕｅｎｃｙ Ｃｌｏｃｋ”を参照せよ。
ラウは位相検出装置、ループ・フィルター及び電圧制御発振器（ＶＣＯ）を含む位相不可変ループ（ＰＬＬｓ）の一般的な特徴を含む。ループ・フィルター及びＶＣＯの構造及び機能はこの分野で知られている技術と同じものである。しかし、設計の例外的な特徴は、多重サンプリング・クロックを作るために不可変遅延ループ（ＤＬＬ）を用いる位相検出装置である。
ＶＣＯはデータ・レートよりクロック・レートを低くして、特にデータ・レートの半分のレートで動かすことができる。
【０００４】
ＰＬＬは入ってくるデータ・ストリームに対しクロックを調整する。データの任意の性質のため、データ遷移は各クロック・サイクルで発生する必要がない。ループはデータ・ストリーム中の連続した０あるいは１の続発を処理しなければならない。通常、良いループ性能のために、制御信号は位相エラーに対し釣り合わなければならない。
しかしながら、非常に高い操作周波数で、アナログ信号はデータ・パターンに依存し、ビット存続期間の間、確定しないため高次非線形となる。これに対して、サンプリング技術に基づいたクロック復元構成は均一のデジタル・コントロール・パルスが生じる。
【０００５】
データ・ストリームはビット・タイム（ビットを受信する間）内に２回サンプリングされる。第１のサンプリングされたデータは本来のデータ・レートで出力ストリームを形成する復元されたデータである。第１のものより遅くビット・タイムの半分でサンプリングされた第２のサンプリングされたデータは位相決定のために用いられる。データ遷移が発生し、第２のサンプルリングされたデータが第１のサンプリングされたデータと等しいならば、サンプリング位相は早いということを示す。
ＶＣＯの周波数は、その後で低下し、サンプリング位相は遅れる。これに対し、もしデータ遷移が発生し、第２のサンプリングされたデータが第１のサンプリングされたデータに等しくないならば、サンプリング位相は遅いということを示す。
ＶＯＣの周波数は上がり、サンプリング位相は先行する。もしデータ遷移がないならば、位相検出装置はサンプリング位相における制御がないように作動する。第２サンプリングがデータ遷移で正確に行われた時、サンプリング・ループの安定した作動ポイントに到達する。
これがいわゆるバン・バン・オペレーションであり、クロック・ジッタを高周波数の依存データ及び非線形アナログ・パルスによって導出されたものより小さくすることができる。
【０００６】
ポールトン（Ｐｏｕｌｔｏｎ）は同様のデータ復元構成として開示している。ポールトンらによる１９９８年１月から２月のＩＥＥＥ Ｍｉｃｒｏの、ページ２５から２６の“Ａ Ｔｒａｃｋｉｎｇ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｒｅｃｅｉｖｅｒ ｆｏｒ ４Ｇｂｐｓ Ｓｉｇｎａｌｉｎｇ，”を参照せよ。システムは高データ・レートを狙いとし、低周波数クロックで高周波数データを復元するためにディマルチプレクサ受信機を用いる。クロック・レートはデータ・レートの１０分の１である。従って、受信機は入ってくるビット・ストリームの２０個のサンプルを作り出す。サンプルの半分は復元したデータ・ストリームを出力するために用いられ、残りの半分は、ラウによる構成にあるように、位相制御のために用いられる。
アップ・アンド・ダウン信号は各１０組のサンプル対で発生し、結果は違ったアナログ位相制御電圧対を作り出すためアナログ・サマーにより合計される。この操作はスイッチ・コンデンサ・フィルタ・サマーを用いて行われる。このシステムにおいて、サンプリング位相は位相変移材及び不可変遅延ループ（ＤＬＬ）によって生み出される。
アップ・アンド・ダウン信号は位相変移材で位相挿入のバイアス電圧を制御し、先行或いは遅延のどちらかの位相変移材出力の位相を作る。２０個の位相クロックはＤＬＬ中の連続遅延段階の出力として生み出される。
【０００７】
上記したシステムはトラッキング受信機である。システムは２回のオーバーサンプリングされたデータを用いることによりサンプリングの瞬間を制御する。
システムはバン・バン・オペレーションの入力データ・ストリームの遷移の端を見つけ、遷移の端からのビット・タイム間隔の半分の位置で有効データのサンプリングを示す。もし受信したデータ・ストリームがジッタを持たず、チャンネルによって歪ませられないのならば、サンプリング位相は受信機の性能にとっては重要ではない。もし受信したデータ・ストリームが小さいジッタを持ち、チャンネルによって歪ませられないのならば、サンプリング位相は性能が低下することなくデータ・アイの中心から逸脱する。しかし、もし受信したデータ・ストリームがビット・タイムに一致するジッタを持ち、あるいはひどくチャンネルによって歪ませられるのなら、サンプリング位相のアイの中心からの逸脱はビット・エラー・レート（ＢＥＲ）のような性能に大きな影響を持つ。さらに、ジッタが遷移の中心の周りを相対的に分配されないならば、アイの中心は上記２つの方法によって、正しくトラッキングすることができない。
【０００８】
（発明の要約）
本発明の記載された実施例は、一連のデジタル・データ・リンクのための正確な位相トラッキングをもたらすことができる、データ復元装置を提供する。
【０００９】
本発明の記載された実施例は、間接的な統計上のビット・エラー・レート測定に基づいたデータ復元装置を提供する。
【００１０】
本発明の記載された実施例は、サンプリング位相がデータ遷移センターよりも実用的なデータ・アイの中心をトラッキングする、データ復元装置を提供する。
【００１１】
上述したことは一連のデジタル・データ・リンクに用いることができる、データ復元を提供する本発明によって成し遂げられる。本発明はジッタ及び信号形状の歪みを被る超高速データ・リンクに特に適している。システムはより良いデータ復元が上記条件の下で可能であるように考案されている。
重要なアイデアは実用的なアイ・オープニングの代わりに、データ遷移の中心のタイミング・ループ・トラックを作ることである。データ・アイの中心は、上記した遷移のセンターからの半分のビット・タイム間隔に調和しないこともある。
この場合、本発明は従来のトラッキング受信機より、さらに低いビット・エラー・レートを達成できるかもしれない。
【００１２】
アイ・オープニングは擬似ビット・エラー・レートを測定することによる間接的な統計上の方法によってトラッキングされる。受信機はサンプリングをする間、遷移されたデータ・ストリームについての情報を持たないので、実際には受信機が直接ビット・エラー・レートを測定するということはあり得ない。
ここで、基本的に、１ビット・タイム中に３回のオーバーサンプリングがされることは、中心でサンプリングされたデータから作られる、出力ストリームは遷移されたデータ・ストリームと同じであるという仮定に基づいて用いられる。
先行及び遅延したサンプリングはサンプリングされたデータを中央でサンプリングされたデータと比較するために用いられる。ビット・タイムを超え、比較された結果を合計及び／又は平均化することにより、擬似ビット・エラー・レートは達成される。もし１つのデータ・ビットが１つのクロック・サイクルでサンプリングされるならば、チャージ・ポンプあるいは他の種類の集計装置によって合計することができる。
実際には、これはチャージ・ポンプを含んだＰＬＬで用いられた方法である。あるいは、もし多数のデータ・ビットがクロック・サイクルにおいてサンプリングされるなら、サミングは単純に比較の結果をクロック・サイクルで合計することにより行われる。
サミング装置はデジタル装置あるいはアナログ装置として提供することができる。この合計方法の例はポールトンが記載している。
【００１３】
出力ストリームが中心でサンプリングされたデータから作られるという仮定は遷移されたデータ・ストリームが不合理なように見えることもあるというのと同じである。しかし、規則的な不可変の状態の下、信号対雑音比（ＳＮＲ）が十分に高いならば、擬似ビット・エラー・レート測定で、この仮定は良い結果をもたらす。不可変状態以外の下で、擬似ビット・エラー・レートはこの方法によって測定されるが、実際のビット・エラー・レートには一致せず、タイミング・ループはサンプリング位相を不可変にし、アイ・オープニングをトラッキングするように作ることができる。
【００１４】
トラッキングの能力は、ループ設計に大きく依存する。そのループは、３つのサンプリング位相がいくらかのマージンとともにアイ・オープニングの中にあるように設計される。これは、少なくとも２つのループ・コントロール・パスによってなされる。１つのパスからの位相制御信号は、先行サンプリング位相から遅延サンプリング位相へ位相幅（継続時間）を調整するために使用される。その信号は、先行サンプリングの位置及び遅延サンプリングの位置における疑似ビット・エラー・レートの合計によって決定される。他のパスからの位相制御信号は、センター・サンプリング位相の位置を制御するために使用され、勿論、それは先行及び遅延サンプリング位相の位置を変更する。その信号は、先行及び遅延サンプリング位相における２つの疑似ビット・エラー・レートの違いによって決定される。
【００１５】
本発明の記述された実施形態は、データ・サンプラ、比較論理回路、位相制御器、及び位相変換器、からなる。そのデータ・サンプラは、３つのラッチを含む。そのラッチは、トリガーがクロック・エッジによって生じるときに、入力データに従って出力をラッチする。比較論理回路は、３つのラッチされたデータを比較し、サンプリング位相がアイ・オープニングと遅く比較されるか或いは早く比較されるかどうかの指示を出力に与える。この出力は、先行及び遅延サンプリング位相における疑似ビット・エラー・レートの大きさに対応する。位相制御器は、２つのループ制御サブ・ブロックを含む。サブ・ブロックの１つは、センター・サンプリング位相の位置を制御する制御信号を発生させる。それは、２つのビット・エラー・レートの違いを算出し、チャージ・ポンプから作られるループ・フィルタによって集計する。他のサブ・ブロックは、先行及び遅延サンプリング位相間の位相幅を制御する制御信号を発生させる。それは、２つの疑似ビット・エラー・レートを加え、ループ・フィルタを通過する。位相変換器は、２位相制御信号の制御下で３つのサンプリング・クロックを作る。
【００１６】
（好ましい実施形態の詳細な記述）
図１は、実データ・リンクにおいて観察されるジッタ表示の走向移動を伴う複合データ遷移の重ね合わせであるアイ・パターンの代表的なデータを示す。ジッタ源は、（１）電力供給の変動又は他のノイズにより発生したトランスミッタ・クロック・ジッタ、（２）不規則に送信されたデータ・パターンとチャンネル減衰の混合によって引き起こされた符号間干渉、又は（３）発信装置のジッタ源と類似する受信装置のジッタ源、である。１番目及び２番目の用語は、測定装置によって測定することができる直接のジッタ源を表す。最後の用語は測定することができないが、それはまた受信性能に影響する。図１において、１０１、１０２、１０３、１０４によって囲まれ、「有効データ」によって示された菱形は、アイ・オープニング領域である。特定の時刻におけるアイ・オープニングの縦方向の長さは、その時刻の信号強度（エネルギー）を表す。従って、その時刻におけるデータ・ストリームをサンプリングすることが要求される。もし、そのサンプリング位相が、Ｔ２からＴ１或いはＴ３へ逸脱すれば、ビット・エラー・レートは増大するであろう。
【００１７】
図２は、図１と同じ横軸で同図のアイ・パターンのための代表的なジッタ分布確率２０１を示し、それはまたサンプリング位相関数としてビット・エラー・レート２０２を示す。その図において、ジッタはデータ遷移中心の周りに対称的に分布されるように示される。この場合、アイ・オープニングは、左の遷移中心と右の遷移中心の間にある。しかしながら、いくつかの場合においては、アイ・オープニングは対称的でないかもしれず、ジッタ源が１つの方向にひどく偏っているとき、１つの方向に長い尾状部を有する。それ故、アイ・オープニングは中間位置を先行させるか若しくは遅延させる。ラウ及びポールトンにおいて示されたトラッキング受信機は、サンプリング位相トラックに遷移中心を作る。それらは、対称的なジッタ分布によく適しているが、非対象的なジッタ分布には適していない。
【００１８】
図３ａと３ｂは本発明の実施形態の３つのサンプリング位相を表す。‘ＣＬＫ２’３０８は本発明のセンター・サンプリング位相のためのクロックである。‘ＣＬＫ１’３０７と‘ＣＬＫ３’３０９はそれぞれ先行及び遅延するサンプリング位相のためのクロックを表す。‘ＣＬＫ２’３０８によってセンター・サンプリングされたデータが正確であると仮定すれば、‘ＣＬＫ１’３０７と‘ＣＬＫ３’３０９によってサンプリングされた２つのデータをセンター・サンプリング・データと比較することでビット・エラー・レートを測定することができる。ビット・エラー・レートはサンプリングされた結果が１ビットだけのために比較される場合、単純に‘０’あるいは‘１’になる。ビット・エラー・レートは、サンプリングされた結果を重ね合わせたものが初期設定された継続時間のために比較される場合、あるいはポールトンが示すようなディマルチプレクサ受信機によって与えられた初期設定されたビット数のために比較される場合には‘０’から‘１’間のいくらかの数値になる。測定されたビット・エラー・レートが初期設定された値３０５（あるいは初期設定されたマージン）を超える場合、対応するサンプリング位相はアイ・オープニングから離れて不安定な領域に入る。‘初期設定されたマージン’という言葉は‘ＣＬＫ１’及び‘ＣＬＫ３’の位相がデータ・アイの端と正確には一致しないことを指し示す。データ・アイはジッタの確率的分布に関する。さらに位相制御器は‘ＣＬＫ１’及び‘ＣＬＫ３’の位相を、データ上にある任意のジッタの以前の履歴によって決定する低域パス・フィルタを持つ。
【００１９】
本発明では‘ＣＬＫ２’３０８は、‘ＣＬＫ１’３０７において測定されたビット・エラー・レートと‘ＣＬＫ３’３０９において測定されたビット・エラー・レートの差異から決定される位相制御信号により制御される。‘ＣＬＫ１’３０７及び‘ＣＬＫ３’３０９はそれぞれ、‘ＴＭ’３１０の時間差分だけ‘ＣＬＫ２’３０８から先行及び遅延している。‘ＴＭ’３１０の時間差は、２つのビット・エラー・レートの合計から決定される別の位相制御信号により制御される。‘ＣＬＫ１’３０７におけるビット・エラー・レートが‘ＣＬＫ３’３０９のものを超える場合、それは全体的なサンプリング位相がアイ・オープニングを導くことを意味する。それゆえ‘ＣＬＫ２’３０８の位相は、２つのビット・エラー・レートが等しくなるまで遅延する。反対に、‘ＣＬＫ１’３０７におけるビット・エラー・レートの方が小さい場合は、‘ＣＬＫ２’３０８の位相は先行する。２つのビット・エラー・レートの合計が初期設定された値を上回る場合、‘ＴＭ’３１０はアイ・オープニングへのサンプリング・ウインドウを縮小するために減少する。合計が初期設定された値より少ない場合は‘ＴＭ’３１０は増加する。
【００２０】
上述された双対の位相制御に関するメカニズムは、データ復元ループが安定した不可変状態で正確に作動する。可変状態の多くの他の場合が考えられるが、このメカニズムは結局ループを付加変状態に入れることができる。システムをより効果的に作動させたい場合、及びより早く負可変状態にしたい場合は、いくらかのロック支援装置が加えられる。
【００２１】
図４は本発明の実施形態のシステム・ブロック図である。全体的なシステムはデータ・サンプラ４０３、比較論理回路４０７、位相制御器４１０および位相変換器４１３から成る。入力データ４０１は、チャンネルから直接来るか、あるいはチャンネルからの信号の形を修正する全てのタイプのフィルタ、前段増幅器、バッファなどの出力である。データ・サンプラ４０３は入力データ４０１を初期設定された決定基準によってオーバーサンプリング及びラッチする。比較論理回路４０７はラッチされたデータ４０４、４０５、４０６を比較し、またサンプリングされたデータセットのために擬似ビット・エラー・レートを測定する。位相制御器４１０はサンプリング・クロック４１４、４１５、４１６及び入力データ４０１、及び出力位相制御信号４１１、４１２の間の位相関係を、チャージ・ポンプやＲＣフィルタなどの低域パス・フィルタであるループ・フィルタを通して決定する。位相変換器４１３は、望ましい３つのクロック４１４、４１５、４１６を作るために入力クロック４０２の位相を分割し変換する。入力クロック４０２はトランスミッターあるいは他の制御器から外付け供給され、入力データ・ストリーム４０１から復元される。入力クロック４０２の周波数は、復元ループが周波数差に起因する不可変性を失わないように入力データ・レートに一致する。
【００２２】
図５はデータ・サンプラ４０３及び比較論理回路４０７の詳細な図式ブロック図である。データ・サンプラ４０３は５０２、５０３、５０４の３つのラッチを持つ。それらは３つのクロック信号‘ＣＬＫ１’４１４、‘ＣＬＫ２’４１５、‘ＣＬＫ３’４１６のトラッキング上の入力データをそれぞれラッチする。データ・サンプラの出力‘ＬＤ１’４０４、‘ＬＤ２’４０５、‘ＬＤ３’４０６は、‘ＬＤ２’４０５が復元データとして出力ストリームを作る一方で、比較論理回路４０７へ供給される。
【００２３】
比較論理回路４０７は‘ＬＤ１’４０４及び‘ＬＤ３’４０６を、図中のＸＯＲゲート５０５、５０６として実行される比較手段により‘ＬＤ２’４０５と比較する。‘ＬＤ１’４０４、‘ＬＤ２’４０５、‘ＬＤ３’４０６のための異なるラッチング・タイムのために、結果を直接出力するよりもむしろ、別のクロック‘ＣＬＫ４’５０１によって比較結果５０７、５０８をラッチするほうが良い。このクロック５０１は比較結果が意味を持たない間は、メタ安定継続時間を重ねるべきでない。従って‘ＣＬＫ４’５０１は‘ＬＤ１’４０４がラッチされる前、あるいは‘ＬＤ３’４０６がラッチされた後にラッチをトリガーするべきである。
【００２４】
図６は位相制御器４１０の詳細なブロック図、及び位相変換器４１３を表すブロック図である。位相制御器４１０は比較論理回路４０７、‘ＰＤ１’４０８及び‘ＰＤ２’４０９の出力を得て、ラッチング・クロック４１４、４１５、４１６と入力データ４０１の間の位相関係を推定する。‘ＣＬＫ２’４１５の位相は、‘ＰＤ１’４０８と‘ＰＤ２’４０９との差異を計算する位相推定器（Ｉ）６０１によって推定される。この推定結果６０３は、‘ＣＬＫ２’４１５の位相の遅れを決定する、低域パス・フィルタにかけられた出力‘ＰＣ１’４１１を発生させるために、ループ・フィルタ（Ｉ）６０５へ供給される。‘ＴＭ’３１０と‘ＣＬＫ’４１５及び他の２つのクロック４１４、４１６との間の位相差は、‘ＰＤ１’４０８と‘ＰＤ２’４０９の合計を計算する位相推定器（ＩＩ）６０２によって推定される。この推定結果６０４はループ・フィルタ（ＩＩ）６０６へ供給され、もう１つの低域パス・フィルタにかけられた出力‘ＰＣ２’４１２を発生させる。位相推定器６０１、６０２を実行するのには、多くの異なる方法がある。より早いロックイン・タイムのために偏差あるいは合計を決定することができる。トラッキング行為を修正するために、いくらかの補正を位相推定器（ＩＩ）６０２の出力６０４に加えることができる。
【００２５】
位相変換器４１３は遅延位相を含む。
【００２６】
図７は遅延位相回路（Ｉ）７０７、先行位相回路７０８と遅延位相回路（ＩＩ）７０９を含む位相変換器４１３の第１実施形態を示す。遅延位相回路７０７は‘ＰＣ１’４１１の制御下にある‘ＣＬＫ２’４１５の位相を調整するために用いられる。遅延位相回路７０７は、‘ＰＣ１’４１１がバイアス電流もしくはバイアス電圧として稼動するところのＭＯＳＦＥＴインバータのカスケードもしくはレジスタ−・キャパシタ（ＲＣ）遅延回路で構成されている。先行位相回路７０８と遅延位相回路（ＩＩＩ）７０９は‘ＣＬＫ２’４１５からの‘ＣＬＫ１’４１４と‘ＣＬＫ３’４１６との位相の相違を調整するために用いられる。
【００２７】
図８は、４つの可変遅延回路８０１、８０４、８０５、８０８から成り立ちさらに位相検知器とループ・フィルタ８０６から成り立つ、位相変換器４１３の第２実施形態を示す。可変遅延回路（Ｉ）８０１は‘ＰＣ１’４１１によって制御されまたその出力８０２の位相を調整する。可変遅延回路（ＩＩ）８０４、可変遅延回路（ＩＩＩ）８０５と位相検知器とループ・フィルタ８０６は、‘ＣＬＫ２’４１５トラックの位相を可変遅延回路（Ｉ）の出力８０２の位相を作る不変遅延ループ８０３を構成する。可変遅延回路（ＩＩＩ）８０５は‘ＰＣ２’４１２によって制御されまた‘ＣＬＫ１’４１４と‘ＣＬＫ２’４１５との間での位相の相違を調整する。可変遅延回路（ＩＶ）８０８は可変遅延回路（ＩＩＩ）の複製でありＰＣ２’４１２によって制御されている。それゆえに、‘ＣＬＫ２’４１５と‘ＣＬＫ３’４１６との間での位相の相違は‘ＣＬＫ１’４１４と‘ＣＬＫ２’４１５との間と同じである。
【００２８】
図９は位相変換器４１３の第３実施形態を示す。それは可変遅延回路９０１、位相分配器９０３、マルチプレクサ（Ｉ）９０７、マルチプレクサ（ＩＩ）９０９、バッファ９０８と選択論理回路９１０から構成されている。可変遅延回路９０１は図８において可変遅延回路（Ｉ）８０１と同じ機能を有する。位相分配器９０３は、９０５の位相が９０２の位相をトラックする場所で、相違なる位相クロック９０４、９０５、９０６の並列回路をつくる一種の不変遅延ループか不変位相ループである。ここで９０４は位相において９０５を先行するクロックの束であり、リードしている位相の合計が０から半ビット・タイムまでにある。選択論理回路９１０は、マルチ入力クロック９０４の１つをパスするためにマルチプレクサ（Ｉ）９０７を制御している。それゆえに、‘ＣＬＫ１’４１４と‘ＣＬＫ２’４１５の位相差は‘ＰＣ２’４１２によって調整される。 位相において９０５より遅れているクロック９０６の束はマルチプレクサ（ＩＩ）９０９への入力であり、‘ＣＬＫ２’４１５と‘ＣＬＫ３’４１６との間での位相差が‘ＣＬＫ１’４１４と‘ＣＬＫ２’４１５での間との位相差とおなじであるようにこれらのうちの１つが選ばれる。バッファ９０８の目的は９０８自身をとおる伝播遅延がマルチプレクサ９０７、９０９をとおるものと同じにすることであり、そして、‘ＣＬＫ１’４１４、‘ＣＬＫ２’４１５と‘ＣＬＫ３’４１６との間での位相関係はより正確に制御されている。
【００２９】
図１０では位相変換器４１３の第４実施形態を示す。それは電圧制御発振器１００１、可変遅延回路１００３、１００４、１００５及びダミー・バッファ１００２を包含する。それはクロック・ソースとして電圧制御発振器を使用するので入力クロック４０２は必要ない。電圧制御発振器は‘ＰＣ１’４１１に制御され、また、‘ＣＬＫ２’４１５の位相を最適サンプリング位置とするために周波数が調整せれたクロックを発生する。可変遅延回路１００３、１００４、１００５は‘ＰＣ２’４１２に制御され、また、‘ＣＬＫ１’４１４、‘ＣＬＫ２’４１５及び‘ＣＬＫ３’４１６をそれぞれ発生する。ダミー・バッファ１００２は、３つのクロック４１４、４１５、４１６間での位相のずれを等しく調整するために含まれる任意の回路である。図１０の実施形態のために、‘ＣＬＫ２’４１５の位相は‘ＰＣ１’４１１によってのみ制御されるべきであり、‘ＰＣ２’４１２の種類によって影響を受けるべきでない。また、３つのクロック４１４、４１５、４１６間での位相のずれは‘ＰＣ２’４１２によって影響を受けるべきであり、‘ＰＣ１’４１１の種類によって影響を受けるべきではない。もし電圧制御発振器の周波数範囲が広域であれば、‘ＣＬＫ２’４１５の位相は最初の習得失敗により最適サンプリング位置をトレースすることは困難となる。この困難さを避けるために、参考ループを添える。リチャード　グ（Ｒｉｃｈａｒｄ　Ｇｕ）らが書いた１９９９年２月に出版されたＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒの３５２ページから３５３ページにかけての「Ａ　０．５−３．５Ｇｂ／ｓＬｏｗ−Ｐｏｗｅｒ　Ｌｏｗ−Ｊｉｔｔｅｒ　Ｓｅｒｉａｌ　Ｄａｔａ ＣＭＯＳ　Ｔｒａｎｓｃｅｉｖｅｒ」を参照せよ。パワー・アップやリセットするなら、電圧制御発振器１００１出力の周波数は外付け参考クロックに固定されるために、データ復元システムは参考ループを実行されない。初期ロックを得た後であれば、‘ＰＣ１’４１１と‘ＰＣ２’４１２信号を含むループを得られる。
【００３０】
本発明は原理を応用したり構成を実施したりするための十分な情報を従来技術に一般的な知識を有する者に提供するためにかなり詳細に述べられている。図６を通して図４で示されたシステムはクロックごとの１ビット・データをサンプリングするデータ復元に適している。熟練した技術者なら、ラウ半周波数受信器やポールトンのディマルチプレクサ受信器などの複雑な復元システムで使用するこのような実施形態を修正したり拡大したりできる。本発明はＮＲＺ、マンチェスター、バイナリＰＡＭ、Ｍ−ａｒｙ（多重レベル）ＰＡＭ、などの符号のさまざまなタイプに適用できる。発明は、ここ上記の物以上に異なった設備や装置により実行される、また、設備事項と操作手順に関するさまざまな修正が、発明それ自身の範囲から逸脱しない限りは達成することができる。
【００３１】
発明が好ましい実施形態を参照して記述される間は、上述の実施形態を制限するものではない。従来技術に関して普通の知識を持った者は、この発明の趣旨と範囲から離れず上記実施形態を構築したり、構成したりできる。
【図面の簡単な説明】
【図１】図１は、シリアル・デジタル・データ・リンクのためのデータ・アイの図を示す。
【図２】図２は、図１に示された同じ時間を基にしたジッタ分布及びビット・エラー・レートを示す。
【図３ａ】図３ａは、本発明の実施形態の３つのサンプリング位相を示す実例となる図である。
【図３ｂ】図３ｂは、本発明の実施形態の３つのサンプリング位相を示す実例となる図である。
【図４】図４は、本発明の実施形態の実例を示すシステム・ブロック図である。
【図５】図５は、図４におけるデータ・サンプラ及び比較論理回路の詳細なブロック図である。
【図６】図６は、図４における位相制御器及び位相変換器のブロック図を示す。
【図７】図７は、図６における位相変換器の実施形態のより詳細なブロック図である。
【図８】図８は、図６における位相変換器の実施形態のより詳細なブロック図である。
【図９】図９は、図６における位相変換器の実施形態のより詳細なブロック図である。
【図１０】図１０は、図６における位相変換器の実施形態のより詳細なブロック図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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