(57)【要約】決定論的なテスト環境で、未知の値又は複数の故障効果を含むテスト応答を圧縮する方法と装置である。提案された選択的コンパクター（３０）は、テスト応答をコンパクター（３６）に選択的に送る選択回路（３２）を有する、線形コンパクター（３６）を使用する。一実施例では、ゲート論理は制御レジスター、デコーダー及び、フラグレジスターにより制御される。この回路は、どのような従来の並列テスト応答圧縮機構と共に、制御回路（３４）が、特定のクロックレートで、望ましい走査チェインの直列出力が並列コンパクターに送られることを選択的に可能とすることを許す。第１のフラグレジスタは、全ての又は、幾つかのみの走査チェイン出力が可能化され且つコンパクター（３６）へ送られるかを決定する。第２のフラグレジスタは、選択器レジスタにより選択された走査チェインが可能化され且つ全ての他の走査チェインが不能化されるか又は、選択された走査チェインが不能化され且つ他の走査チェインが可能化されるかを決定する。
2004500558.tif 000002
【特許請求の範囲】
【請求項１】
集積回路のテスト応答を選択的に圧縮する装置であって、
集積回路内の故障を示すテスト応答を蓄積するための、集積回路内の複数の走査チェインと、
走査チェイン内に蓄積されたテスト応答を圧縮する少なくとも１つのコンパクターと、
コンパクターから走査チェイン内の１つ又はそれ以上のテスト応答をマスクする、走査チェインとコンパクターの間に接続された選択器回路とを有する装置。
【請求項２】
少なくとも１つのコンパクターは、空間コンパクター、時間コンパクター及び、その組合せよりなるグループから選択される、請求項１に記載の装置。
【請求項３】
選択器回路は、レジスター及び、そのレジスターに接続されたデコーダーを有し、そのデコーダーは、走査チェインからのテスト応答がコンパクターへ進むかどうかを制御するために、レジスターに応答する、請求項１に記載の装置。
【請求項４】
選択器回路は、走査チェインの１つの識別子と、活性化されたときには、レジスター内で識別された走査チェインに関連するテスト応答のみがコンパクターに進むことを許し、且つ、不活性化されたときには、レジスター内で識別されたテスト応答を除いて、全てのテスト応答がコンパクターに進むことを許す、フラグとを蓄積するレジスターを有する請求項１に記載の装置。
【請求項５】
各走査チェインは出力を有し且つ、選択器回路は、走査チェインの出力に接続された第１の入力と、１つ又はそれ以上の制御線に接続された第２の入力と、コンパクターに接続された出力とを有する１組の論理ゲートを有し、１つ又はそれ以上の制御線が活性化されると、論理ゲートは走査チェインの出力に関するデータをコンパクターに送り、且つ、１つ又はそれ以上の制御線が不活性化されると、論理ゲートは走査チェインの出力に関するデータがコンパクターに送られるのを防止する、請求項１に記載の装置。
【請求項６】
各走査チェインは出力を有し且つ、選択器回路は、走査チェインの出力に接続された第１の入力と、レジスターに接続された第２の入力とを有する１組の論理ゲートを有し、レジスターにロードされたデータは、どの走査チェインがコンパクターに送られるかを制御する、請求項１に記載の装置。
【請求項７】
コンパクターと選択器回路は、物理的に集積回路上に配置されている、請求項１に記載の装置。
【請求項８】
コンパクターと選択器回路は、物理的に集積回路の外部に配置されている、請求項１に記載の装置。
【請求項９】
テスト応答をマスクすることは、走査チェイン内のテスト応答の１つ又はそれ以上のビットをマスクすることを含む、請求項１に記載の装置。
【請求項１０】
テスト応答をマスクすることは、テスト応答を含む走査チェイン内の全てのビットをマスクすることを含む、請求項１に記載の装置。
【請求項１１】
集積回路のテスト応答を選択的に圧縮する方法であって、　集積回路内のＮのテスト応答を選択器回路に送り、
０とＮの間のテスト応答がコンパクターに送られることを選択的に防止し、一方、残りのテスト応答がコンパクターへ送られることを許す、選択器回路を使用し、
選択器回路により、コンパクターに送られたテスト応答を圧縮する方法。
【請求項１２】
テスト応答を選択器回路に送ることは、選択器回路に、直列に各テスト応答をシフトすることを含む、請求項１１に記載の方法。
【請求項１３】
更に、
集積回路内に配置された走査チェインに、集積回路をテストする予め定められたテストパターンをロードし、
テストパターンを集積回路に与えることに応答して、テスト応答を発生し且つ蓄積する、請求項１１に記載の方法。
【請求項１４】
更に、
集積回路内に配置された走査チェインに、予め定められたテストパターンをロードし、
走査チェイン内にテスト応答を発生し且つ蓄積し、
走査チェインの１つを識別し、
選択的に防止することは、識別された走査チェイン内のテスト応答のみが、コンパクターに送られることを防止することを含む、請求項１１に記載の方法。
【請求項１５】
更に、
集積回路内に配置された走査チェインに、予め定められたテストパターンをロードし、
走査チェイン内にテスト応答を蓄積し、
１つの走査チェインを関心の走査チェインとして識別し、且つ、識別された走査チェイン内のテスト応答のみをコンパクターに送り、一方、全ての他のテスト応答がコンパクターに送られるのを防ぐ、請求項１１に記載の方法。
【請求項１６】
更に、
唯一に走査チェインの１つを識別する、走査チェイン識別子をレジスターにロードする、請求項１１に記載の方法。
【請求項１７】
テスト応答がコンパクターに送られることを選択的に防止することは、テスト応答の１つ又はそれ以上のビットがコンパクターに送られることを防ぎ、一方、テスト応答の他のビットをコンパクターに送ることを許す、請求項１１に記載の方法。
【請求項１８】
テスト応答が、コンパクターに送られることを選択的に防ぐことは、テスト応答の全てのビットがコンパクターに送られるのを防ぐことを含む、請求項１１に記載の方法。
【請求項１９】
更に、
集積回路内に配置された複数の走査チェインに、テストパターンをロードし、
走査チェイン内にテスト応答を蓄積し、
レジスターに、走査チェインの１つを唯一に識別する走査チェイン識別子をロードし、
レジスター内で識別された走査チェイン内に蓄積されたテスト応答を除いて、走査チェイン内の全てのテスト応答がコンパクターに送られるか或は、レジスター内で識別された走査チェイン内に蓄積されたテスト応答のみがコンパクターに送られ且つ全ての他のテスト応答はコンパクターからマスクされるかのいずれかとなるように、選択器回路を、選択的に設定する、請求項１１に記載の方法。
【請求項２０】
選択的に防止することは、全てのテスト応答をコンパクターに送ることを許すことを含む、請求項１１に記載の方法。
【請求項２１】
集積回路のテスト応答を選択的に圧縮する装置であって、
集積回路内の故障に関連する情報を含む複数のテスト応答を蓄積する手段と、
テスト応答を選択的にマスクする選択手段と、
選択手段により選択されたテスト応答を圧縮する手段とを有する装置。
【請求項２２】
選択的にマスクする手段は、全てのテスト応答を圧縮手段に送ることを許すか或は、マスクされたテスト応答が圧縮手段に送られるのを防ぐためにいずれの可変数のテスト応答をマスクするかの何れかの手段を有する、請求項２１に記載の装置。
【請求項２３】
選択的にマスクする手段は、次の
ａ）全てのテスト応答が圧縮されるか、又は、
ｂ）１つの識別されたテスト応答を除いて、全てのテスト応答が圧縮される、という動作のモードの間を選択する手段を含む、請求項２１に記載の装置。
【請求項２４】
選択的にマスクする手段は、次の
ａ）全てのテスト応答が圧縮されるか、又は、
ｂ）１つの識別されたテスト応答のみが圧縮される、
という動作のモードの間を選択する手段を含む、請求項２１に記載の装置。
【請求項２５】
複数のテスト応答を蓄積する手段は、予め定められたテストパターンを直列的に受信し、テストパターンを集積回路に与え、且つ、テスト応答を蓄積する走査チェイン手段を含む、請求項２１に記載の装置。
【請求項２６】
選択的にマスクする手段は、走査チェイン識別子レジスターをデコードするデコード手段を含む、請求項２１に記載の装置。
【発明の詳細な説明】
【０００１】
技術分野
本発明は、一般的には集積回路のテスティングに関連し、そして、特に集積回路内の故障をテストするために使用されるテスト応答の圧縮に関連する。
【０００２】
発明の背景
集積回路は、より高いレベルの回路密度で製造されるので、非常に高い故障検出範囲を保証しながらテストコストとチップ面積のオーバーヘッドを最小化する効率的なテスト機構が必須となっている。しかしながら、回路の複雑さが増加し続けるので、幾つかの形式の故障モデルの、高い故障検出範囲が、従来のテスティングパラダイムでは、達成することが更に困難になってきている。この困難さは、幾つかの理由から発生する。第１に、大規模集積回路は、チップのピンでテストデータ転送のボトルネックとなる、非常に高く且つまだ増加している論理対ピン比を有する。第２に、大規模な回路は、外部テスティング装置に蓄積されねばならない、極端に大きな量のテストデータを、必要とする。第３に、テストデータを大規模回路に与えることは、ますます長いテスト適用時間を必要とする。第４に、現在の外部テスト装置は、そのような大規模回路を、それらの動作の速度でテストすることができない。
【０００３】
集積回路は、現在、幾つかのテスト性のための構造化設計（ＤＦＴ）技術を使用して、テストされている。これらの技術は、全ての又は幾つかの状態変数（フリップフロップやラッチのようなメモリ要素）を直接的に制御可能又は観測可能とする一般的な概念に基づいている。これが配置されると、回路は、組合せ故障のテスティングに関する限り、組み合わせ又は略組合せネットワークとして、扱うことができる。最も頻繁に使用されるＤＦＴ方法は、走査チェインに基づいている。これは、米国特許番号４，５０３，５３７に示されたように、テスティング中に、全ての（又は、ほとんど全ての）メモリ要素は、１つ又はそれ以上のシフトレジスターに接続される。テストのために設計された回路は、標準モードと、テスト又は走査モードの、２つの動作モードを有する。標準モードでは、メモリ要素はそれらの正規の機能を実行する。走査モードでは、メモリ要素は、走査チェインと呼ばれる幾つかのシフトレジスターを構成する、走査セルとなる。これらの走査チェインは、テストパターンの組みを回路内にシフトし、且つ、テストパターンへの応答を、回路からシフトして出力し、又は、テストするのに使用される。テスト応答は、テスト下の回路（ＣＵＴ）が適切に動作しているかを決定するために、故障無しの応答と比較される。
【０００４】
走査設計方法は、その単純な自動テストパターン発生（ＡＴＰＧ）とシリコンデバック能力によって、広く採用されている。今日では、ＡＴＰＧソフトウェアツールは、非常に効率的であるので、スタックアト（ｓｔｕｃｋ−ａｔ）、遷移、パス遅延故障及び、ブリッジング故障を含む幾つかの形式の故障モデルのほぼ完全な故障検出範囲を補償する、テストセット（テストパターンの集合）を発生することが可能である。典型的には、回路内の特定の潜在的な故障がＡＴＰＧツールによる目標となるときには、例えば２−５％の少ない数の走査セルのみ、特定の故障を検出するように規定されねばならない（決定論に規定されたセル）。走査チェイン内の残りの走査セルは、ランダムなバイナリー値で満たされている（ランダムに規定されたセル）。このように、幾つかの追加の故障を更に検出するために、パターンは完全に規定され、そして、テスターに蓄積される。
【０００５】
図１は、走査チェインでディジタル回路をテストする従来のシステム１０のブロック図を示す。外部の自動テスト装置（ＡＴＥ）又はテスター１２は、完全に規定されたテストパターン１４の組みを、１つづつ、走査モードで回路内の走査チェイン１８を介して、ＣＵＴ１６に与える。そして、回路は、標準モードで、入力としてテストパターンを使用して実行され、そして、テストパターンに対するテスト応答は、走査チェイン内に蓄積される。再び走査モードの回路で、応答がテスタ１２に経路が選択され、テスタ１２は、その応答を、故障無しの基準応答２０と、１つづつ、比較する。大規模回路では、このアプローチは、大きなテストセットのサイズと長いテスト適用時間のために、不可能である。テストデータの量は、大規模な設計の単一論理ゲート当り１キロビットを超えることが、報告されている。このアプローチの大きな制限は、複雑な回路をテストするために、高価な、メモリの多いテスタと長いテスト時間を必要とすることである。
【０００６】
時間と蓄積のこれらの制限は、図２に示されたように、組み込み自己テスト（ＢＩＳＴ）の枠組みを適用することにより、ある程度解決することができる。ＢＩＳＴには、追加のチップ上の回路が、テストパターンを発生し、応答を評価し、そして、テストを制御するために、含まれている。例えば、擬似ランダムパターン発生器２１は、決定論的なテストパターンを有する代わりに、テストパターンを発生するのに使用される。加えて、多入力シグネチャーレジスター（ＭＩＳＲ）２２が、テスト応答からの、結果のシグネチャーを発生し且つ蓄積するのに使用される。テストパターンとして擬似ランダムパターンが使用される、従来の論理ＢＩＳＴでは、ランダムパターン抵抗故障と取り組むために、テストポイントが採用されていれば、スタックアト故障の９５−９６％の故障検出範囲が達成できる。平均すると、１０００ゲート毎に対して、１から２のテストピンが必要とされる。ＢＩＳＴでは、観測可能な出力とシグネチャーレジスターへ伝搬するすべての応答が、既知でなければならない。未知の値はシグネチャーを壊し、そして、したがって、追加のテスト論理により境界をつけられなければならない。擬似ランダムテストパターンが、スタックアト故障の大きな検出範囲をカバーしても、残りのランダムパターン抵抗故障を目的とするこれらのパターンは、決定論的なパターンにより補われねばならない。非常に頻繁に、補足パターンをＢＩＳＴで蓄積することを要求されるテスタのメモリは、上述の決定論的なアプローチ内で要求されるメモリの５０％を超える。ＢＩＳＴの他の制限は、遷移又はパス遅延故障のような他の形式の故障を、擬似ランダムパターンにより効率的に扱うことができないことである。回路の複雑さとＢＩＳＴの固有の制限により、ハード−ツー−テスト故障を完全にカバーするテストパターンの組みを供給することは、不可能でなければ、非常に難しい。
【０００７】
幾つかのＤＦＴ技術は、走査チェインからテスト応答を圧縮するコンパクターを含む。一般的には、時間コンパクターと空間コンパクターの、２つの形式のコンパクターがある。時間コンパクターは、典型的には、テスト及び、結果を示すシグネチャーを蓄積するメモリを有する帰還構造を有する。そのシグネチャーが完了すると、読み出されそして、故障無しのシグネチャーと比較される。空間コンパクターは、一般的には、走査チェインからのビットの集合（ベクトルと呼ぶ）を圧縮する。圧縮された出力は、テスト応答が走査チェインからシフトして出力されるにつれて、実時間で分析される。米国特許番号５，７９０，５６２や、ＡＮＤ，ＯＲ，ＮＡＮＤ及びＮＯＲゲートのような基本ゲートを含む、マルチプレックスされたパリティツリー又は非線形ツリーに基づいた他の文献に示されているように、空間コンパクターは、エイリアシング現象を減少させるために、テスト下の所定の回路に対して特化されることが可能である。
【０００８】
テスト下のｍの一次出力からｎのテスト出力を発生するために、線形空間コンパクターは、排他的−ＯＲ（ＸＯＲ）又は、排他的−ＮＯＲ（ＸＮＯＲ）ゲートで構成される。ここで、ｎ＜ｍである。線形コンパクターは、非線形コンパクターと異なり、線形コンパクターの出力は、コンパクターへの丁度１入力内で変化する。非線形コンパクターでは、入力値内の変化は、コンパクターの出力で検出できなくなる。しかしながら、線形コンパクターでさえも、主席回路内のエラーをマスクする。例えば、ＸＯＲ（パリティ）ツリーのの基本特性は、入力に関する奇数の誤りの組合せは、その出力に伝搬し、そして、偶数の誤りの組合せは未検出のまま残る。
【０００９】
理想的な圧縮アルゴリズムは、以下の特徴を有する。（１）オンチップテスト回路の一部として実行しやすく、（２）テスト時間に関する制限要因ではなく、（３）テストデータの対数的圧縮を提供し、（４）故障に関する情報を失わない。しかしながら、一般的には、上述の基準を満たす既知の圧縮アルゴリズムはない。特に、故障回路から得られた圧縮された出力は、故障無しの回路の圧縮された出力と同じではないということを保証するのは難しい。この現象は、しばしば、エラーマスキング又は、エイリアシングと呼ばれ、そして、発生の見こみに関して測定される。エラーマスキングの例は、空間コンパクターが同時に２つの故障効果を読むときに発生する。多故障効果は、互いに相殺し、そして、コンパクター出力は故障が発生しない場合と同じである。
【００１０】
未知の状態も、エラー検出に対して問題がある。ＸＯＲツリーの１つ又はそれ以上の入力に関する未知の状態は、その出力に未知の値を発生し、そして、したがって、それらの入力の故障の伝搬をマスクする。空間コンパクターの一般的な応用は、テスト性のための設計方法の一部として、ＣＵＴ内に挿入される観測点を結合することである。空間コンパクターは、並列入力の数を制限することにより、時間コンパクターのサイズを減少させるのにも使用される。
【００１１】
疑いなく、実際に最も人気のある時間コンパクターは、線形帰還シフトレジスター（ＬＦＳＲ）である。この基本的な形式では、ＬＦＳＲ（図３参照）は多項式割り算器として動作するように、外部入力を受けるように修正される。図４には、（タイプＩＩ　ＬＦＳＲと呼ばれる）代わりの実行が示されている。多項式で示される入力シーケンスは、ＬＦＳＲの特性多項式により割り算される。割り算が進むにつれて、商系列がＬＦＳＲの出力に現れ、そして、余りはＬＦＳＲ内に保持される。一旦テストが終了すると、ＬＦＳＲの内容がシグネチャーとして扱われる。
【００１２】
図５は、多入力ＬＦＳＲと呼ばれ、多入力シグネチャーレジスター（ＭＩＳＲ）としても知られる、（ＬＦＳＲに基づくコンパクターの自然な拡張である）他の時間圧縮器を示す。ＭＩＳＲは、米国特許番号４，５０３，５３７に示されている、複数の走査チェイン環境内で回路をテストするのに使用される。ＭＩＳＲの特徴は、フリップフロップに付加された幾つかのＸＯＲゲートである。そして、ＣＵＴ走査チェイン出力は、これらのゲートに接続される。
【００１３】
図６は、ＸＯＲゲートの段階を分離するフリップフロップのバンクを有する、パイプライン化された空間コンパクターの例を示す。（図示していない）クロックは、フリップフロップを制御し、そして、圧縮された出力を読み出す前に１周期の遅延を可能とする。
【００１４】
図６に示されたような、空間コンパクターの制限は、未知の状態が、故障検出範囲を減少することである。図３、４及び５に示すような、時間コンパクターは、何れかの入力に関する未知の状態が、コンパクターにより発生された圧縮された出力を壊すので、未知の状態を扱うことが全くできない。時間コンパクターと空間コンパクターの両方で、多故障効果が、故障検出範囲を減少させる。更に加えて、故障効果が集積回路内で検出される場合には、これらのコンパクターは故障をローカル化する制限された能力を有する。
【００１５】
従って、本発明の目的は、どの走査チェインが分析されるかということを選択できる、効率的なコンパクターを提供することである。この選択する能力は、未知の状態又はその入力に関する多故障効果を受信するときにさえも、コンパクターが、有効な圧縮された出力を発生することを可能とする。このコンパクターを、集積回路内で、診断によって故障の位置を決定するためにも、使用することができる。
【００１６】
発明の概要
１つ又はそれ以上の走査チェイン内のテスト応答を圧縮された出力に圧縮するために選択し、一方、１つ又はそれ以上の他のテスト応答はマスクされる、コンパクターが開示される。このように、未知の状態を含むテスト応答は、コンパクターが有効な圧縮された出力を発生することを保証するためにマスクされる。さらに加えて、テスト応答は、故障マスキングが発生しないことを保証するために、マスクされ得る。コンパクターは、診断によって集積回路内の故障をローカル化するために、個々の走査チェインからのテスト応答を分析もする。
【００１７】
コンパクターは、どの走査チェインが分析されるかを制御する、選択回路を有する。選択回路は、走査チェインからの所望のテスト応答を、コンパクターに送り、一方、他のテスト応答をマスクする。一実施例では、選択回路は、走査チェインの唯一の識別子がロードされる、識別レジスターを有してもよい。フラグレジスターの状態に基づいて、識別された走査チェイン内に蓄積されたテスト応答のみがコンパクターに送られるか又は、識別された走査チェインに関連するテスト応答を除く全てのテスト応答がコンパクターに送られるかの何れかである。
【００１８】
他の実施例では、選択回路は、選択されたテスト応答のみが圧縮されるかどうか又は、全てのテスト応答が圧縮されるか動かを制御する、フラグを含む。
【００１９】
更に他の実施例では、圧縮内に含まれる各走査チェインを個々に識別する、制御レジスターが、使用される。この実施例では、走査チェイン内の可変数（例えば、１，２，３，４．．．）のテスト応答が、圧縮内に含まれる。代わりに、制御レジスターは、圧縮される１つのテスト応答をを選択するためにデコードされる、唯一の識別子を蓄積する。
【００２０】
更に他の実施例では、選択回路は、クロック周期毎に走査チェインからのビットをマスクする、制御ラインを含む。したがって、テスト応答は、個々のビットのみがマスクされ、一方、テスト応答の残りのビットは圧縮される。
【００２１】
本発明の前述のそして他の目的、特徴及び、優位点は、図面を参照して、以下の詳細な説明から更に明らかとなろう。
【００２２】
発明の詳細な説明
図７は、テスト下の回路２８内の多走査チェイン２６を含む、集積回路２４のブロック図を示す。選択的コンパクター３０は、走査チェイン２６に接続されそして、選択器回路３２とコンパクター３６を含む。走査チェイン２６は、予め定められたテストパターンが（図示していない）ＡＴＥからロードされるので、示されたシステムは、決定論的なテスト環境である。テストパターンは、テスト応答を発生するために、集積回路のコアロジックに与えられ、テスト応答も走査チェイン２６に蓄積される（各走査チェインはテスト応答を含む）。テスト応答は、集積回路２４内のコアロジック内の故障に関連する情報を含む。不運にも、テスト応答は、テスト応答の効果的な検出範囲に悪い衝撃を与えうる、未知の状態及び／又は多故障効果も含み得る。例えば、メモリセルが初期化されていない場合には、未知の状態がテスト応答に伝搬する。テスト応答が選択的コンパクター３０の選択器回路３２に送られる。選択器回路３２は、どのテスト応答が選択器回路を通してコンパクター３６に送られるかを制御する、制御論理３４を含む。制御論理３４は、未知の状態を有するテスト応答又は、多故障効果がマスクされるように、選択器回路３２を制御できる。制御論理は、１つ又はそれ以上の制御ラインにより制御される。示されていないが、制御線はＡＴＥのチャネルに直接接続されているか、又は、集積回路内の他の論理に接続されていてもよい。例えば、制御線は、位相シフターと組合せて、線形有限状態マシン（例えば、ＬＳＦＲタイプ１、ＬＳＦＲタイプ２、セルラーオートメーション等）に接続されてもよい。コンパクター３６は、選択器回路３２からの望ましいテスト応答を受信しそして、分析のために、応答を、圧縮された出力に圧縮する。圧縮された出力は、テスト下の回路が故障を含むかどうかを決定するために、望ましい出力と比較される。選択回路、コンパクター及び、テスト下の回路は、全て単一の集積回路内に示されている。しかしながら、選択回路とコンパクターはＡＴＥ内のような、集積回路の該部に配置されてもよい。
【００２３】
図８は、テスト下の回路内の多走査チェイン４４に接続された選択的コンパクター４２を含む集積回路４０の一例を示す。８走査チェインのみが示されているが、テスト回路４０は幾つの走査チェインを含んでもよい。選択的コンパクター４２は、選択器回路４６とコンパクター４８を含む。コンパクター４８は、線形空間コンパクターであるが、従来の並列テスト応答圧縮機構が選択器回路４６ともに使用でき、以下に詳細に説明する。選択器回路４６は、制御論理５０を含み、これは、この例ではシフトレジスターとして示されている、入力レジスター５２を含む。入力レジスター５２は、クロック入力５４とデータ入力５６を有する。クロック入力５４のクロックの各周期で、データ入力５６からのデータは入力レジスター５２内にシフトされる。レジスター５２は走査識別フィールド５８、”１／１でない”フィールド６０及び、”全てではない／全て”フィールド６２を含む多フィールドを有する。制御レジスター６４は、入力レジスター５２に対応するビット位置を有し、そして、更新ライン６６に更新信号を受信すると、制御レジスター６４は、入力レジスター５２から、各ビット位置に並列にロードする。したがって、制御レジスター６４は、フィールド５８，６０及び、６２を有する。制御レジスター６４はシフトレジスターとして、一般的に示されているが、更新ライン６６は、実際には各クロックサイクルで、レジスター６４内の各ビット位置に、更新ラインが不活性化されたときに、自身のデータ再ロードすることを許す、（図示していない）マルチプレクサへの制御ラインである。更新ラインが不活性化されたときに、マルチプレクサは、レジスター５２の内容を、制御レジスター６４の対応するビット位置に送る。制御レジスター６４は、そして、クロックに同期してロードされる。
【００２４】
選択器回路４６は、制御レジスター６４に接続された一般的には６８で示されている論理ゲートを含む。論理ゲート６８は、制御レジスター６４の異なるフィールド５８，６０，６２に応答する。例えば、走査識別フィールド５８は、どの走査チェイン４４も唯一に識別するのに十分な数のビットを含む。制御レジスター６４の走査識別フィールド５８は、ＡＮＤゲートとインバーターの直列接続として７０で示されるデコーダーに接続されている。デコーダー７０は、走査識別フィールドのに依存してデコーダー出力に論理１を供給し、一方では、デコーダーの他の出力は論理ゼロである。
【００２５】
制御レジスター６４の１／１でないフィールド６０は、走査識別フィールド５８内で識別された走査チェインに関連する１つのテスト応答のみを通すか、又は、走査識別フィールドで識別された走査チェインを除く全てのテスト応答を通すかの何れかで使用される。全て／全てではないフィールド６２は、効果的に他のフィールドを無効にする。特にフィールド６２は、走査チェイン４４内の全てのテスト応答がコンパクター４８に送られるか又は、走査識別フィールド５８と１／１でないフィールド６０により制御されるテスト応答のみが、送られるかを制御する。フィールド６２がクリアされると、走査識別フィールド５８と１／１でないフィールド６０により制御されるテスト応答のみが、コンパクター４８に送られる。逆に、フィールド６２が論理１に設定される場合には、走査識別フィールド５８と１／１でないフィールド６０に関わらず、全ての走査チェイン４４からの全てのテスト応答がコンパクター４８に送られる。
【００２６】
図９は、走査チェイン８２に接続された、選択的コンパクター８０の他の実施例を示す。選択的コンパクターは、選択器回路８４を含み、これは、図８に関連して説明した選択器回路４６と同一である。選択的コンパクター８０は、時間コンパクター８４も含み、これは、循環コンパクターであると従来技術で理解される。時間コンパクターは、多フリップフロップ８６と直列に接続されたＸＯＲゲート８８を有する。リセットライン９０は、コンパクター８４をリセットするために、フリップフロップ８６に接続されている。リセットラインは、走査チェインを読みながら複数回リセットされ得る。出力レジスター９２は、読出しライン９４の活性化に際して、コンパクター８４の有効な出力を供給する。
【００２７】
図８と９の両方を参照すると、動作では、（図示していない）ＡＴＥから（図示していない）走査チャネル上にデータシフトすることにより、走査チェイン８２は直列に、予め定められたテストパターンがロードされる。同時に、入力レジスタ５２は、フィールド６０、６２に、走査識別子と制御フラグがロードされる。走査チェイン４４、８２内のテストパターンは、テスト下の回路に与えられ、そして、テスト応答は走査チェイン内に蓄積される。走査チェインからテスト応答をシフトする前に、更新ライン６６は活性化され、フィールド５８，６０，６２は、制御レジスタ６４に移動する。それにより、制御レジスタは、コンパクター４８、８４に送られるテスト応答を選択するために、論理ゲート６８を制御する。フィールド６２が、選択が無効にならないような状態である場合には、ある一定のテスト応答は、マスクされる。図８の例では、空間コンパクター４８は、走査チェインからテスト応答をシフトしながら、対応する圧縮された出力を直列に且つ同時に供給する。逆に、図９では、選択的コンパクター８０は、読出しライン９４が活性化されるまで、適切な圧縮された出力を提供しない。選択的コンパクター８０は、直列とは対照的に、並列に圧縮された出力を供給する。テスト応答を読出しながら、選択的コンパクター８０は、複数回（例えば、８クロック周期毎に）読み出される。
【００２８】
図１０は、選択的コンパクター１００の他の実施例を示す。再び、選択的コンパクターは、選択器回路１０２及び、コンパクター１０４を含む。コンパクター１０４は、カスケードされたコンパクターと呼ばれる空間コンパクターの形式である。Ｎ走査チェイン１０６は、Ｍ走査セル１０８を含み、その各々は、テスト応答の１ビットを蓄積する。選択器回路１０２は、この場合には制御線１１２に接続されたＡＮＤゲートで示される、論理ゲート１１０を含む。コンパクター１０４は単一の直列出力１１４を有する時間コンパクターである。制御線１１２は、テスト応答をマスクするために使用される。特に、制御線１１２は、走査チェイン内の全ての対応する走査セルをマスクするか又は、すべての走査セルをコンパクター８０に送ることを許すかの何れかである。制御線１１２は、全体の走査チェインをマスクするよりは、走査セルの各列をマスクするように動作する。このように、何れかの走査チェインからの個々のビットは、クロック周期毎に基づいてマスクされることが可能であり、且つ、走査チェインの残りのビットは、コンパクター１０４に与えられることが可能である。制御線１１２が活性化されると、走査チェインからの全てのビットはコンパクターに送られる。制御線１１２が不活性化されると、走査チェインからの全てのビットはマスクされる。図１０は単一の制御線のみを示すが、追加の制御線も、走査チェインの異なるグループをマスクするのに使用できる。更に加えて、制御線１１２は活性化されるのがハイであるように示されているが、活性化されるのがローのように構成されてもよい。
【００２９】
図１１は、選択的コンパクター１２０の更に他の例を示す。自動化されたテスト装置１２２は、テストパターンを走査チェイン１２４に供給する。走査チェイン１２４は、テスト下の回路１２６の一部である。ＡＴＥにより走査チェイン１２４にロードされるテストパターンは、回路１２６内のコア論理内の故障を検出するのに使用される。テスト応答は、走査チェイン１２４内に蓄積され、そして、選択的コンパクター１２０へ、直列の形式でクロックされる。選択的コンパクターは、選択器回路１２８及びコンパクター１３０を含む。選択器回路１２８は、入力レジスタ１３２、複数の制御レジスタ１３４，１３６及び、複数のデコーダー１３７と１３９を含む制御論理を含む。レジスタ１３２は、（図示していない）更新ラインの活性化で制御レジスタ１３４，１３６に移動される、ビットのパターンがロードされる。制御レジスタ１３４，１３６は、デコーダー１３７と１３９により読み出され、そして、１つ又はそれ以上の論理ゲート１３８を選択するためにデコードされる。フラグ１４０は、デコーダー１３７と１３９を無効にしそして、全てのテスト応答をコンパクター１３０に送るために使用される。単一のフラグ１４０のみが示されているが、デコーダーを別々に制御するために複数のフラグが使用されてもよい。この例では、コンパクター１３０は、コンパクター１４２と１４４のような、複数の空間コンパクターを含む。各制御レジスターは、異なるデータがロードされ、コンパクター１４２、１４４は、互いに独立に制御される。
【００３０】
図１２は、選択的コンパクター１５０を有する本発明の更に他の実施例を示す。制御論理１５２は、どのテスト応答がマスクされ、どのテスト応答があっ集されるかを、可変に制御する。従って、制御論理１５２内の対応するビット位置を活性化することは、そのビットに関連する対応する論理ゲートを活性化し、そして、テスト応答をコンパクターに送ることを許す。逆に、活性化されていないどのビットも、対応するテスト応答をマスクする。
【００３１】
図１３は、選択器回路１５８とコンパクター１６０を含む選択的コンパクター１５６の他の実施例を示す。この場合には、各走査チェイン１６４に対応するビット位置を有する入力シフトレジスタ１６２は、走査チェインを選択的にマスクするのに使用される。データライン１６８に与えられたデータを、直列にシフトレジスタ１６２に移動するために、ライン１６６にクロックが与えられる。適切な時に、更新ライン１６５は、シフトレジスタからのデータを制御レジスタ１６９に移動するために活性化される。制御レジスタ１６９内で活性化される各ビット位置は、走査チェイン１６４からのテスト応答を、コンパクターへ送ることを許す。全ての他のテスト応答がマスクされる。従って、選択的コンパクターは、どの可変の数のテスト応答もマスクできる。
【００３２】
上述の各実施例は、テスト下の回路内の故障をローカル化するための診断ツールとして、使用されることが可能である。例えば、各テスト応答は、同じコンパクターに接続された走査チェイン内の全ての他のテスト応答をマスクすることにより、個々に分析されることが可能である。個々にテスト応答を見ることにより、故障効果を含むテスト応答内のビット位置を決定できる。
【００３３】
図１４は、テスト応答を選択的に圧縮する方法のフローチャートを示す。処理ブロック１７０では、ＡＴＥは予め定められたテストパターンを集積回路内の走査チェイン内にロードする。このローディングは典型的には、テストパターンを走査チェイン内に直列にシフトすることにより達成される。テストパターンは、テスト下の回路に与えられ（処理ブロック１７２）そして、テスト応答が走査チェイン内に蓄積される（処理ブロック１７４）。処理ブロック１７６では、選択器回路は、どのテスト応答がマスクされるかを制御する。特に、選択器回路は、どの走査チェインがマスクされるか又は、どの走査チェイン内のビットがマスクされるかを制御する。例えば、図８では、選択器回路は、走査識別フィールド５８で識別された、全体の走査チェインをマスクする。図１０では、走査チェインの個々のビットのみがマスクされる。少なくとも、処理ブロック１７６では、望ましい故障効果が出力に伝搬するように、選択器回路は、典型的には、未知のデータ又は複数の故障効果をマスクする（ある動作モードでは、全てのテスト応答が出力に送られ得る）。選択器回路が制御レジスタを含む場合には、制御レジスタはテストパターンを走査チェイン内にロードするのと同時にロードされてもよく又は、テスト応答の読出しに先だってロードされることができる。処理ブロック１７８では、（１つ又はそれ以上のテスト応答がマスクされた）テスト応答は、コンパクターに送られそして、コンパクターはテスト応答に関連する圧縮された出力を発生する。処理ブロック１８０では、コンパクターにより発生された圧縮された出力は、理想的な応答と比較される。それらが一致する場合には、集積回路は故障がないとみなされる。
【００３４】
図示された実施例の原理を説明し且つ記載したが、そのような原理から離れること無しに、実施例は配置と細部を修正することが可能であることは、当業者には明らかである。例えば、選択的コンパクターを形成するために最小の修正で、どの説明されたコンパクターも、どの説明された選択器回路と共に使用できる。さらに加えて、選択器回路を、選択機能を達成する異なる論理ゲートを使用して、簡単に修正できる。例えば、フリップフロップの別々のバンクに接続されて、更新ラインが示されているが、更新ラインは代わりに選択器回路内の論理を制御するために、３状態出力を有する入力レジスタに接続できる。更に、走査チェインは直列シフトレジスタとして示されているが、選択的コンパクターへ並列にテスト応答データを出力するために、論理を付加してもよい。更に、複数の空間及び時間コンパクターが示されたが、空間と時間コンパクターの両方の特徴を有するコンパクターが使用されてもよい。確かに、従来の又は新たに開発されたコンパクターは、選択回路と共に使用されてもよい。
【００３５】
多くの可能な実施例を考慮すると、説明された実施例は、本発明の単なる例であり、本発明の範囲を限定するものと解すべきではない。むしろ、本発明は、請求の範囲ににより定義される。従って、本発明として、請求の範囲内である全てのそのような実施例を請求する。
【図面の簡単な説明】
【図１】
集積回路をテストする従来技術のシステムのブロック図である。
【図２】
組み込みテストシステムを使用する従来技術のシステムのブロック図である。
【図３】
従来技術のタイプＩ  ＬＦＳＲコンパクターの回路図である。
【図４】
従来技術のタイプＩＩ  ＬＦＳＲコンパクターの回路図である。
【図５】
走査チェインからの入力を受信する多入力シグネチャーレジスター（ＭＩＳＲ）コンパクターの回路図である。
【図６】
従来技術のパイプライン化空間コンパクターの回路図である。
【図７】
本発明に従った選択的コンパクターのブロック図である。
【図８】
走査チェインからのテスト応答をマスクするために、選択回路と空間コンパクターを含む、選択的コンパクターの一実施例を示す図である。
【図９】
走査チェインからのテスト応答をマスクするために、選択回路と空間コンパクターを含む、選択的コンパクターの他の実施例を示す図である。
【図１０】
走査チェインからのテスト応答の個々のビットをマスクするために、選択回路とカスケードされたコンパクターを含む、選択的コンパクターの更なる他の実施例を示す図である。
【図１１】
テスト応答をマスクするために、選択回路と多コンパクターを含む、選択的コンパクターの他の実施例を示す図である。
【図１２】
走査チェインからのどの可変数のテスト応答もマスクする選択回路を有する選択的コンパクターの他の実施例を示す図である。
【図１３】
走査チェインのプログラマブル選択を有する選択的コンパクターの他の実施例を示す図である。
【図１４】
走査チェインからテスト応答を選択的に圧縮する方法のフローチャートを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際公開パンフレット】
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【国際調査報告】
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