(57)【要約】ｐチャンネルＭＯＳＦＥＴ（３００）デバイスは、ホールの異常発生を利用してメモリーデコーダー回路の再プログラム可能ヒューズまたはアンチヒューズ素子として使用される。十分大きい負のゲートバイアス電圧（３１４）を印加すると、トンネル電子が酸化物（３１２）のバンドギャップエネルギーを超えるに十分なエネルギーを得ることができる。これにより、高エネルギーのホール−電子対がシリコン基板に発生する。これらのホールはその後、基板から酸化物へ注入されて、そこでトラップされたままとなる。その結果、ｐチャンネルＭＯＳＦＥＴのしきい電圧が大きくシフトする。その後、正のゲートバイアス電圧を印加するとデバイスをリセットすることができる。
2004525508.tif 000002
【特許請求の範囲】
【請求項１】
第１のソース／ドレイン領域、第２のソース／ドレイン領域、第１と第２のソース／ドレイン領域間のチャンネル領域及びゲート酸化物によりチャンネル領域から分離されたゲートを有する基板内の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
ゲートに結合されたワードラインと、
第１のソース／ドレイン領域に結合された第１伝送ラインと、
第２のソース／ドレイン領域に結合された第２伝送ラインとより成り、
ＭＯＳＦＥＴは、ゲート酸化物に正電荷がトラップされたプログラムされた状態で、しきい電圧がプログラムされていない状態から有意に変化しているプログラマブルスイッチ素子。
【請求項２】
ＭＯＳＦＥＴはｐチャンネルＭＯＳＦＥＴである請求項１のプログラマブルスイッチ。
【請求項３】
プログラマブルスイッチはプログラマブルヒューズより成る請求項１のプログラマブルスイッチ。
【請求項４】
プログラマブルスイッチはプログラマブルアンチヒューズより成る請求項１のプログラマブルスイッチ。
【請求項５】
ＭＯＳＦＥＴの第１のソース／ドレイン領域はソース領域であり、ＭＯＳＦＥＴの第２のソース／ドレイン領域はドレイン領域である請求項１のプログラマブルスイッチ。
【請求項６】
第１伝送ラインはソースラインより成り、第２伝送ラインはビットラインより成る請求項１のプログラマブルスイッチ。
【請求項７】
基板内のｐチャンネルＭＯＳＦＥＴをプログラムして再プログラム可能スイッチにする方法であって、
ＭＯＳＦＥＴのソース領域に第１の電圧を印加し、
ＭＯＳＦＥＴのドレイン領域に第２の電圧を印加し
ＭＯＳＦＥＴのゲート領域に負のゲート電圧を印加するステップより成り、
第１及び第２の電圧及び負のゲート電圧を印加すると、基板からＭＯＳＦＥＴのゲート酸化物内にホットホールが注入されるｐチャンネルＭＯＳＦＥＴのプログラム方法。
【請求項８】
ＭＯＳＦＥＴのソース領域に第１の電圧を印加するステップは、ＭＯＳＦＥＴのソース領域を接地するステップより成る請求項２７の方法。
【請求項９】
ＭＯＳＦＥＴのドレイン領域に第２の電圧を印加するステップは、ＭＯＳＦＥＴのドレイン領域を接地するステップより成る請求項２７の方法。
【請求項１０】
ＭＯＳＦＥＴのゲート領域に負のゲート電圧を印加するステップは、ＭＯＳＦＥＴのソース領域とドレイン領域との間に導電チャンネルを形成する十分大きい負のゲート電圧を印加するステップを含む請求項２７の方法。
【請求項１１】
ソースラインをソース領域に結合し、
ビットラインをドレイン領域に結合し、
ゲート電圧をゲート領域に印加して、ソース領域とドレイン領域との間に導電チャンネルを形成することにより、
プログラムされた状態でＭＯＳＦＥＴを順方向で作動するステップをさらに含む請求項２７の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、さらに詳細には、プログラム可能なアドレスの復号及び訂正のためのＭＯＳＦＥＴ技術に関する。
【背景技術】
【０００２】
電子製品の多くは、データを記憶するメモリーデバイスを用いている。例えば、コンピューターシステムにデータを記憶させるために、電気的プログラム可能リードオンリーメモリー（ＥＰＲＯＭ）及び電気的消去可能プログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）のような不揮発性メモリーが広く用いられている。ＥＰＲＯＭ及びＥＥＰＲＯＭは通常、フローティングゲートと呼ぶ電気的に隔離されたゲートを備えた多数のメモリーセルより成る。メモリーセルには、フローティングゲート上の電荷としてデータが記憶される。電荷は、プログラム動作によりフローティングゲートへ送られるか、消去動作によりフローティングゲートから除去される。
【０００３】
別のタイプの不揮発性メモリーとして、フラッシュメモリーがある。フラッシュメモリーは、ＥＰＲＯＭ及びＥＥＰＲＯＭから派生したものである。フラッシュメモリーはＥＰＲＯＭ及びＥＥＰＲＯＭと共通する多くの特性を持つが、現世代のフラッシュメモリーは消去動作がブロック単位で行われる点で相違する。フラッシュメモリーは、コンピューターシステムのハードディスクドライブにとって代わる可能性を備えており、その長所は、複雑で微妙な機械系システムを堅牢で持ち運びが容易な小型のソリッドステート不揮発性メモリーシステムに置き換えることである。また、非常に高密度にできると仮定すると、例えば消去時の動作速度が改善されれば、フラッシュメモリーはＤＲＡＭにとって代わる可能性を秘めている。
【０００４】
典型的なフラッシュメモリーデバイスは、多数のメモリーセルが行列状に配置されたメモリーアレイである。各メモリーセルは、電荷を保持可能なフローティングゲート電界効果トランジスタを含む。これらのセルは通常、ブロックを形成するようにグループ化されている。１つのブロック内の各セルは、フローティングゲートに電荷を注入することによりランダムに電気的書き込みを行うことができる。ブロック単位の消去動作により、フローティングゲートから電荷をなくすことができる。セルのデータは、フローティングゲートにおける電荷の存否により決まる。
【０００５】
メモリーアレイの不良列及び／または行を機能的な冗長列及び／または行で置き換えられるようにするため、メモリーアレイはプログラマブルアドレスデコーダー回路及びバッファーを必要とする。冗長性による修復方式の一例は、１９９４年６月２８日にLowreyに発行された米国特許第５，３２４，６１８号に示されている。別の例は、１９９７年９月２７日にChoateに発行された米国特許第４，０５１，３５４号に記載されている。別のものとして、１９９４年７月５日にKersh IIIに発行された米国特許第５，３２７，３８０号がある。
【０００６】
フラッシュメモリーデバイスの世代が交代するたびにアレイ密度が増加し、プログラマブルアドレス復号ロジックのような他の機能のチップへの組み込みに対する要望がますます大きくなっている。しかしながら、いかなるものであれ、組み込み技術が成功するには、それぞれ独自に最適化された技術により製造される別個のチップをカードレベルまたは実装レベルで結合する既存の方法に対してコストの点で優位に立つ必要がある。高速論理要素、スタティックランダムアクセスメモリー（ＳＲＡＭ）またはＥＥＰＲＯＭのような機能を付加しようとして既存のフラッシュメモリー技術に何らかのプロセスステップを付加しようとすると、プロセスの複雑さによるコストの増加、また歩留まりの減少によりコストが急上昇する。従って、最適化されたプロセスの流れをほとんどまたは全く変更せずにフラッシュメモリーチップに別の機能を付加することが求められている。
【０００７】
プログラマブルアドレスデコーダー回路は、従来より、ワンタイムプログラマブル（ＯＴＰ）スイッチを用いている。周辺回路に存在するヒューズ及びアンチヒューズは、アドレス復号論理を構成する１つの方法である。ヒューズまたはアンチヒューズは、相互接続を行うスイッチング素子と、スイッチング素子の状態、即ち「オフ」（ヒューズが切れた状態）または「オン」（ヒューズが切れていない状態）を記憶するプログラム素子の機能を一体的に結合したものである。
【０００８】
集積回路は、作製後その構成を変更できるように溶融可能な素子を用いている。例えば、溶融可能な素子を用いて不良回路を冗長回路で置き換えることができる。メモリーデバイスは通常、冗長メモリーセルを備えるように作製される。冗長メモリーセルは、作製後溶融可能な素子により動作可能状態にすることにより、メモリーデバイスのテスト時に発見された不良メモリーセルにとって代わることができる。
【０００９】
使用できる溶融可能なリンクの１つとして、標準型ポリシリコンヒューズがある。このヒューズは厚さが約０．５ミクロンのポリシリコン導体で、常態ではヒューズを介して完全な電気通路が存在するように集積回路上に形成されている。ヒューズをプログラムするには、高エネルギーレーザーによりポリシリコンの一部を蒸発させてこの電気通路を切断する。レーザーにより集積回路のポリシリコンヒューズを選択的に切断すると、回路の構成を変更することができる。しかしながら、ポリシリコンヒューズの使用には幾つかの問題点がある。レーザーにより１つのヒューズを切断する時に別のポリシリコンヒューズが損傷を受けないように、集積回路のポリシリコンヒューズを互いに離隔する必要がある。従って、ポリシリコンヒューズのバンクは集積回路のかなりの領域を占有する。集積回路がますます高密度化するにつれて、より多くの溶融可能なリンクの必要性が増加している。さらに、集積回路を実装するか任意の態様で封止した後では、ポリシリコンヒューズを切断することは不可能である。
【００１０】
集積回路に使用される溶融可能なリンクの別のタイプとして、アンチヒューズがある。アンチヒューズは、２つの導電端子が絶縁体または誘電体により分離され、開放回路として作製される。この点で、アンチヒューズはヒューズとは電気的に反対の作用をするものである。アンチヒューズをプログラムするには、端子間に高電圧を印加して絶縁体を破壊し、端子間に電気通路を形成する。集積回路に常用されるアンチヒューズの一種は、酸化物−窒化物−酸化物（ＯＮＯ）アンチヒューズである。典型的なＯＮＯアンチヒューズは、２つの酸化物層間に窒化物層が介在し、下層の酸化物がポリシリコンに、また上層の酸化物がポリシリコンに接触している。ＯＮＯの介在物は誘電体であり、プログラム前のアンチヒューズはキャパシターとして機能する。ＯＮＯアンチヒューズをプログラムするには、誘電体に大きな電圧を印加して誘電体を破壊し、２つのポリシリコン層を短絡させる。
【００１１】
アンチヒューズには、ヒューズにない幾つかの利点がある。アンチヒューズのバンクは、その各々の端子に接続されたワイヤー間に電圧を加えてプログラムするため、集積回路の占有領域が各段に小さい。アンチヒューズはバンク内で互いに近接させて配置することができ、１つをプログラムする時に隣接のアンチヒューズは危険にさらされない。アンチヒューズはまた、集積回路を実装または封止した後、ピンに適当な信号を印加してプログラムすることが可能である。これは、幾つかの理由により重要な利点である。まず第１に、集積回路を実装後にテストし、選択したアンチヒューズをプログラムして不良回路を冗長回路に置き換えることにより補修することができる。集積回路の原形を、顧客の仕様に合わせて構成する前に、テストし実装することがある。これにより顧客の注文と発送との間の遅れが減少する。アンチヒューズにより集積回路の原形を個別化すれば、同じ集積回路の原形を種々の顧客のニーズに合うように作製できるから、集積回路の生産歩留まりが改善される。
【００１２】
これらの利点にも拘らず、集積回路へのアンチヒューズの使用は、アンチヒューズのプログラム及び読み取りをサポートする適当な回路がないため制限されている。さらに、ＯＮＯアンチヒューズの別の欠点として、集積回路を製造する際に別の特別なステップが必要なことがある。
【００１３】
従来型ヒューズ及びアンチヒューズは、それらの利用を制限する多数の有意な欠点を共有する。かかる有意な欠点の１つは、ヒューズもアンチヒューズも再プログラムできないことである。それらはワンタイムプログラマブルデバイスであるため、テストが困難で、再プログラムできることが望ましいかそれが必要条件である多数の用途には不適当である。ヒューズ及びアンチヒューズには、フラッシュメモリーの製造プロセスの流れに従って作製されないという別の問題点もある。
【００１４】
マイクロン・テクノロジー・インコーポレイテッドは、１９９４年６月２８日にLowrey et al.に発行された米国特許第５，３２４，６１８号において、ＭＯＳＦＥＴとして形成されるワンタイムプログラマブル（ＯＴＰ）メモリーセルは、ＤＲＡＭメモリーセルの冗長列及び行によるＤＲＡＭのＯＴＰ修復及びＤＲＡＭ上のオプションのＯＴＰ選択（ファーストページモード（ＦＴＭ）または延長データ出力（ＥＤＯ））のような用途についてレーザー／ヒューズを用いるプログラマブルメモリーセルに置換できることを教示している。この置換可能性の重要な利点の１つは、ＤＲＡＭメモリーチップを実装した後にＯＴＰメモリーセルをプログラムできることであり、これは従来の解決法に対する決定的な利点である。しかしながら、Lowrey特許の発明には、プログラムするのは１回に限られるという欠点が依然として存在する。
【００１５】
プログラム可能なスイッチングの問題を解決する別のアプローチは、１９９８年６月６日にLipp et al.に発行された米国特許第５，７６４，０９６号に記載されている。米国特許第５，７６４，０９６号は汎用不揮発性再プログラム可能スイッチを提供するが、基本的なＤＲＡＭセル構造の共通点によりこれを行うのではない。従って、Lipp特許では、ＤＲＡＭの製造プロセスの流れをほとんどまたは全く変更せずにＤＲＡＭチップ上に不揮発性メモリー機能を提供するという望ましい結果は得られない。
【００１６】
プログラム可能な配線構造、例えば、論理スイッチング回路に対するさらに別の解決法として、スイッチング素子として金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いるものがある。ＭＯＳＦＥＴは、プログラミング素子の蓄積されたメモリービットにより制御される。最も普通には、このプログラミング素子はダイナミックランダムアクセスメモリー（ＤＲＡＭ）である。ＤＲＡＭを用いるかかる電界プログラマブルゲートアレイ（ＦＴＧＡ）は再プログラム可能であり、ＤＲＡＭ製造プロセスの流れを使用するが、電源をオフにするとスイッチング素子のプログラミングが失われるという欠点がある。電源をオフにする時プログラムしたパターンを記憶するための不揮発性メモリーセルが別に必要であり、デバイスの電源を再び入れる度にＦＴＧＡを再プログラムする必要がある。この必要性により、製造の複雑さが増加し、さらに別のチップ表面空間が必要になる。
【００１７】
従って、再プログラム可能であり、ＭＯＳＦＥＴメモリー技術とコンパチブルなヒューズ及びアンチヒューズ素子が引き続き求められている。かかる素子は、ＭＯＳＦＥＴメモリー製造プロセスの流れをほとんどまたは全く変更することなしにＭＯＳＦＥＴメモリーチップ上に作製できなければならない。
【発明の概要】
【００１８】
上述の、また他の問題点については、以下の詳細な説明において言及する。本発明の種々の実施例では、ホールの異常形成を利用することにより、メモリーデコーダー回路の再プログラム可能なヒューズまたはアンチヒューズ素子としてｐチャンネルＭＯＳＦＥＴデバイスが使用される。十分大きな負のゲートバイアス電圧を印加することにより、トンネル電子が酸化物のバンドギャップエネルギーを越えるに十分なエネルギーを得るようにする。その結果、シリコン基板内に高エネルギーを持ったホールと電子の対が発生する。これらのホールは基板から酸化物に注入されて、そこでトラップ状態になる。その結果、ｐチャンネルＭＯＳＦＥＴのしきい電圧が大きくシフトする。このデバイスは、その後、正のゲートバイアス電圧を印加するとリセットすることができる。従って、再プログラミングすることが望ましいか必要な用途において特定の利点が得られる。さらに、かかるヒューズまたはアンチヒューズ素子は、ＭＯＳＦＥＴメモリー製造プロセスの流れの中で容易に実現することができる。
【００１９】
本発明は、一実施例によると、基板内に金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有するプログラマブルスイッチに係る。ＭＯＳＦＥＴは、第１及び第２のソース／ドレイン領域、第１と第２のソース／ドレイン領域間のチャンネル領域、及びゲート酸化物によりチャンネル領域から分離されたゲートを有する。ワードラインはゲートに結合されている。第１伝送ラインは第１のソース／ドレイン領域に結合されている。第２伝送ラインは第２のソース／ドレイン領域に結合されている。ＭＯＳＦＥＴは、ゲート酸化物に正電荷がトラップされたプログラムされた状態で、しきい電圧がプログラムされていない状態から有意に変化している。スイッチは、ヒューズまたはアンチヒューズとして実現できる。
【００２０】
別の実施例において、プログラマブルスイッチは基板内のｐチャンネルＭＯＳＦＥＴを有する。ＭＯＳＦＥＴは、ソース領域、ドレイン領域、ソース領域とドレイン領域との間のチャンネル領域、及びゲート酸化物によりチャンネル領域から分離されたゲートを有する。ワードラインはゲートに結合されている。ソースラインはソース領域に結合されている。ビットラインはドレイン領域に結合されている。ＭＯＳＦＥＴは、ゲート酸化物に正電荷がトラップされたプログラムされた状態で、しきい電圧がプログラムされていない状態から有意に変化している。スイッチは、ヒューズまたはアンチヒューズとして実現できる。
【００２１】
本発明の他の実施例は、集積回路、プログラマブルデコーダー、及びプログラマブルスイッチを組み込んだ電気システムを含む。
【００２２】
さらに別の実施例は、基板内のｐチャンネルＭＯＳＦＥＴをプログラムして再プログラム可能スイッチにする方法に係る。ＭＯＳＦＥＴのソース領域及びドレイン領域にそれぞれ第１及び第２の電圧を印加する。ＭＯＳＦＥＴのゲート領域に負のゲート電圧を印加する。第１及び第２の電圧及び負のゲート電圧を印加すると、基板からＭＯＳＦＥＴのゲート酸化物内にホットホールが注入される。
【００２３】
基板内のｐチャンネルＭＯＳＦＥＴをプログラムして再プログラム可能スイッチにするさらに別の方法実施例では、ＭＯＳＦＥＴのソース領域及びドレイン領域の両方を接地する。ＭＯＳＦＥＴのゲート領域に負のゲート電圧を印加して、基板からＭＯＳＦＥＴのゲート酸化物内にホットホールを注入する。
【００２４】
さらに別の実施例は、複数のアドレスラインと複数の出力ラインとを複数の列及び複数の冗長列を有するプログラマブルデコーダーに結合するステップを含む、メモリーのアドレス復号を行う方法に係る。ホットホールの注入を利用して或る列に関連するプログラマブルスイッチをプログラムすることにより、その列を切り離す。プログラマブルスイッチは基板内のＭＯＳＦＥＴを含む。ＭＯＳＦＥＴは、第１のソース／ドレイン領域、第２のソース／ドレイン領域、第１と第２のソース／ドレイン領域間のチャンネル領域、及びゲート酸化物によりチャンネル領域から分離されたゲートを有する。ＭＯＳＦＥＴは、ゲート酸化物に正電荷がトラップされたプログラムされた状態で、しきい電圧がプログラムされていない状態から有意に変化している。
【００２５】
メモリーのアドレス復号を行う別の方法は、アドレスデコーダーの列に関連するＭＯＳＦＥＴに書き込みを行って、その列に関連するＭＯＳＦＥＴのゲート酸化物に正電荷がトラップされるようにするステップを含む。その列に関連するＭＯＳＦＥＴに書き込みを行うと、その列が列ドライバーから切り離される。アドレスデコーダーの冗長列に関連するＭＯＳＦＥＴは、その冗長列に関連するＭＯＳＦＥＴのゲート酸化物にトラップされた正電荷を除去することにより消去される。冗長列に関連するＭＯＳＦＥＴの消去を行うと、冗長列が冗長列ドライバーに結合される。
【００２６】
本発明の上記概要は、本発明の各実施例または全ての実施例の説明を意図するものではない。添付図面及び以下の詳細な説明は、これらの実施例をさらに詳細に示したものである。
【実施例】
【００２７】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。図面において、同一の参照番号は幾つかの図を通して実質的に同じコンポーネントを指すものである。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく構造的、論理的及び電気的な変形又は設計変更を行うことができることを理解されたい。従って、以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲と共にかかる請求の範囲が当然享受すべき均等物の全範囲とだけによって規定される。
【００２８】
以下の説明中の用語「ウェーハ」及び「基板」は、本発明の集積回路（ＩＣ）を形成する露出平面を有する任意の構造を包含する。用語「基板」は、半導体ウェーハを包含するものと理解されたい。用語「基板」はまた、処理時の半導体構造を言及するために使用され、その上に作製された他の層を包含することがある。ウェーハ及び基板は共に、ドーピングを施された、また施されていない半導体及びベースとなる半導体または絶縁体により支持されたエピタキシャル半導体と共に当業者によく知られた他の半導体構造を包含する。用語「導体」は半導体を含むものと理解され、用語「絶縁体」は一般的に当業者により導体と呼ばれる材料より導電率が低い任意の材料を含むものと定義される。
【００２９】
本願に用いる用語「水平」は、ウェーハ又は基板の方向とは無関係に、ウェーハ又は基板の普通の平面又は表面にほぼ平行な平面として定義される。用語「垂直」は、上述の水平な面にほぼ垂直な方向を意味する。用語「上」、「上方」、「（側壁におけるような）側」、「高」、「低」、「わたる」、「下方」は、ウェーハ又は基板の方向とは無関係に、ウェーハ又は基板の上面の上の普通の平面または表面に関して定義される。
【００３０】
ｐ型導電性は半導体材料内のホールに関連する導電性であり、ｎ型導電性は半導体材料の電子に関連する導電性である。本明細書全体にわたり、「ｎ＋」はドーピングを多量に施したｎ型の半導体材料、例えば、単結晶シリコンまたは多結晶シリコンを意味する。同様に、「ｐ＋」はドーピングを多量に施したｐ型の半導体材料のことを言う。「ｎ−」及び「ｐ−」はそれぞれ、ドーピングを少量施したｎ−及びｐ−型の半導体材料のことを言う。
【００３１】
この説明において、トランジスタは、ソース電圧より少なくともそのしきい電圧だけ大きい制御ゲート電圧により導電状態となる時「作動」または「オン」にスイッチされたと説明する。トランジスタは、制御ゲート電圧とそれより低いソース電圧の差がしきい電圧より小さくてトランジスタが遮断状態になると、「非作動」または「オフ」にスイッチされたと説明する。デジタル信号「１」を高レベル信号として、また「０」を低レベル信号として呼ぶこともある。ここに述べる本発明の全ての実施例は、約１−５ボルト内の供給電圧ＶＣＣを受けるように結合されることがある。ＶＣＣは、簡略化のために図示しないが当業者に知られている回路により発生される。
【００３２】
一部の従来型フラッシュメモリーでは、正のソースバイアス電圧と負の制御ゲート電圧とを用いて消去動作を実行する。この方法は、基板からトンネル酸化物へのホットホールの注入を回避しながら制御ゲートとソースとの間に大きな消去用差電圧を印加できるようにするため使用されている。ホット（即ち、高エネルギー）ホールが注入されると、トンネル酸化物にホールがトラップされ、その結果、乱調子の過剰消去及び異常な電荷ロスが発生することがある。
【００３３】
ある特定の従来型フラッシュメモリー（例えば、ｐチャンネルＭＯＳＦＥＴを使用した一部のタイプは、メモリー方法としてホットホールの注入を利用する。かかるメモリーでは、シリコン基板内におけるホールの発生は、光によるかまたはバイポーラトランジスタからの注入により起こる。図１Ａは、基板１００内の従来型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を示す。ＭＯＳＦＥＴは、ソース領域１０２、ドレイン領域１０４及びソース領域１０２とドレイン領域１０４との間のチャンネル領域１０６を有する。ゲート１０８は、ゲート酸化物１１０によりチャンネル領域１０６から分離されている。ソースライン１１２はソース領域１０２に結合される。ビットライン１１４はドレイン領域１０４に結合される。ワードライン１１６はゲート１１８に結合される。
【００３４】
このデバイスでは、光電効果によりホールが発生する。従来型動作では、ドレイン領域１０４とソース領域１０２との間にドレイン−ソース電圧（Ｖds）をかける。その後、ワードライン１１６を介してゲート１０８に負の電圧を印加する。ゲートに印加する負の電圧がＭＯＳＦＥＴの特性電圧しきい値（Ｖt）を超えると、基板１００のドレイン領域１０４とソース領域１０２との間にチャンネル１０６が形成される。チャンネル１０６が形成されると、ドレイン領域１０４とソース領域１０２との間が導通し、ドレイン領域１０４で電流Ｉdsを検出できる。
【００３５】
負の電圧をゲートに印加すると、ゲート酸化物１１０にホールが注入される。図１Ａの従来型ＭＯＳＦＥＴの通常動作時、順方向で動作するＭＯＳＦＥＴでは、ドレイン領域１０４に近いゲート酸化物１１０にホールがトラップされるためデバイスの劣化が徐々に進行する。その結果を図１Ｂに示す。しかしながら、ホールはドレイン１０４の近くにトラップされるため、ＭＯＳＦＥＴの特性を変化させる効果はそれ程ではない。
【００３６】
図２Ａは、バイポーラ（ｐｎｐ）トランジスタのような構造を有する従来型半導体デバイスを示す。このデバイスは、ソース領域２０２、ドレイン領域２０４、バックゲート領域２０６及びソース領域２０２とドレイン２０４との間のチャンネル領域２０８を有する。ゲート２１０は、ゲート酸化物２１２によりチャンネル領域２０８から分離されている。ソースライン２１４はソース領域２０２とアースに結合され、ビットライン２１６はドレイン領域２０４に結合される。ワードライン２１８は、ゲートライン２１０に結合される。端子２２０はバックゲート領域２０６に結合される。
【００３７】
端子２２０を介してバックゲート領域２０６へ正の電圧Ｖebを印加し、ワードライン２１８を介してゲート２１０へ負の電圧を印加すると、バックゲート領域のｐｎ接合からゲート酸化物２１２へホールが注入される。この効果を図２Ｂに示すが、これによりデバイスのしきい電圧が変化する。
【００３８】
当該技術分野では、ホットホールの注入によりゲート酸化物に生じる正の電荷は、なだれ電子注入により消去できることがよく知られている。なだれ増倍及びなだれ電子注入では、電子はシリコン表面の障壁、即ち３．２ｅＶをちょうど越えるためエネルギーが減少し、酸化物に到達するとそこでトラップされる。これらの電子の一部は正の電荷センターにトラップされるため、それらを消去する。この現象は、ホットホール注入を利用するメモリーデバイスの原理であり、ホット電子の注入により消去が行われる。
【００３９】
しかしながら、ホットホールの注入は、正電荷のトンネル酸化物内での発生及びトラップを生ぜしめるただ１つの機構である。本発明では、ｐチャンネルＭＯＳＦＥＴデバイスを、ホールの異常発生を利用することによりメモリーデコーダー回路における再プログラム可能なヒューズまたはアンチヒューズ素子として使用する。詳述すると、トンネル電子が酸化物のバンドギャップエネルギーを超える十分なエネルギーを得るように十分に大きな負のゲートバイアス電圧を印加する。その結果、高エネルギーのホール−電子対がシリコン基板内に発生する。その後、ホールは基板から酸化物へ注入され、そこでトラップされたままになる。その結果、ｐチャンネルＭＯＳＦＥＴのしきい電圧が大きくシフトする。後で正のゲートバイアス電圧を印加することにより、デバイスをリセットすることができる。従って、これは、再プログラム可能性が望ましいか必要な用途では特別な利点である。さらに、かかるヒューズまたはアンチヒューズ素子は、ＭＯＳＦＥＴメモリーの作製プロセスの流れの中で容易に実現可能である。
【００４０】
再び図面を参照して、図３は、ｐチャンネルＭＯＳＦＥＴデバイス３００を示す。このＭＯＳＦＥＴ３００は基板３０２上に形成され、第１のソース／ドレイン領域３０４、第２のソース／ドレイン領域３０６及びソース／ドレイン領域３０４と３０６との間のチャンネル領域３０８を有する。ゲート領域３１０は、ゲート酸化物３１０により基板３０２から分離されている。１つの実施例において、第１のソース／ドレイン領域３０４はＭＯＳＦＥＴのソース領域を含み、第２のソース／ドレイン領域３０６はＭＯＳＦＥＴのドレイン領域を含む。
【００４１】
図３のデバイス３００において、ソース／ドレイン領域３０４及び３０６は共にアースに接続する。ワードライン３１４を介してゲート領域３１０に大きな負のゲートデバイス電圧を印加する。このバイアス電圧により発生するホールは、ゲート酸化物３１２へジャンプする。ＶOXはトンネル酸化物にかかる電圧差を示す。ＶOXがファウラーノルドハイムのトンネル動作時、例えば８Ｖの臨界値を超えると、トンネル電子はほぼ８−９ｅＶである酸化物のバンドギャップエネルギーを超えるに十分なエネルギーを得ることができる。電圧降下が大きく、電子は短い距離をトンネル動作する必要があるにすぎない。電子が酸化物内に入ると、高電界と電圧降下により加速され、その後、シリコン基板３０２の表面で高エネルギーのホール−電子対を発生するに必要な８ｅＶを得ることができる。その後、ホールは酸化物に注入される。
【００４２】
基板３０２が逆になると、シリコン基板３０２に電界が存在し、基板３０２からゲート酸化物３１２へホールを注入することができる。図４に示すように、ホールはｐチャンネルＭＯＳＦＥＴデバイス３００の酸化物３１２内にトラップされたままである。その結果、正味で正のトラップされた電荷が生じる。酸化物内のこのトラップされた正の電荷により、図５に示すように、ｐチャンネルＭＯＳＦＥＴデバイス３００のしきい電圧ＶTが大きくシフトする。デバイス３００は、正のゲートバイアスを加えることによりリセットすることができる。
【００４３】
図５は、図３の第２のソース／ドレイン領域３０４で検出される電流信号Ｉdsを第１と第２のソース／ドレイン領域３０４と３０６の間にドレイン電圧を印加した状態でゲート電圧Ｖgsに対してプロットしたグラフである。１つの実施例において、Ｖgsはゲート領域３１０に印加される電圧を表す。図５において、曲線ＡはプログラムされていないｐチャンネルＭＯＳＦＥＴの導電挙動を示す。曲線Ｂ、Ｃ及びＤは、大きな負のゲートバイアス電圧を印加した後の種々の点における同じｐチャンネルＭＯＳＦＥＴの導電挙動を示す。
【００４４】
従って、ｐチャンネルＭＯＳＦＥＴデバイス３００は、プログラム可能な可変のしきい電圧を有する。図６は、本発明の実施例に従ってＭＯＳＦＥＴデバイスをプログラムする方法６００の説明に好適なフローチャートである。ｐチャンネルＭＯＳＦＥＴ３００をプログラムするには、ブロック６０２で示すように、ソース／ドレイン領域３０４、３０６を共にアースに接続する。次に、ブロック６０４において、ワードライン３１４を介して大きな負ゲート電圧Ｖgsをゲート領域３１０に印加する。図６に示すように、ゲート電圧Ｖgsを印加すると、高エネルギーのホール−電子対が基板３０２に発生する。ブロック６０６において、ホールが基板３０２からゲート酸化物３１２へ注入され、そこでトラップされたままになる。
【００４５】
本発明の一実施例において、この方法は、ブロック６０８において、その後ｐチャンネルＭＯＳＦＥＴデバイス３００をプログラムされた状態で順方向に作動させることにより継続する。従って、この方法は、ソースライン３１８をソース／ドレイン領域に結合するステップを含む。ビットライン３１６はソース／ドレイン領域３０４に結合する。その後、ワードライン３１４を介してゲート電圧をゲート領域３１０へ印加して、ソース／ドレイン領域３０４と３０６との間に導電チャンネル３０８が形成されるようにする。
【００４６】
本発明の実施例によると、デバイス３００は、図７及び８に示すように、アレイの不良デバイスのある列を除去して冗長列と置き換えるためのメモリーアドレスデコーダー回路のヒューズ及び／またはアンチヒューズ素子を実現するために使用される。有利なことに、図７及び８の実施例では、ラッチ回路を別に設けるのは不要である。さらに、図８の構成は、図３に関連して上述したタイプのｐチャンネルＭＯＳＦＥＴデバイスだけを用いて実現できるため、単一のウェルで作製可能である。
【００４７】
図７は、本発明の実施例に従ってプログラマブルヒューズを組み込んだ集積回路の一例７００を示す。一実施例において、集積回路７００はメモリーのアドレスデコーダー部分を含む。図７に示すように、集積回路７００はプログラマブルデコーダー７０２を含む。この実施例に従って、デコーダー７０２は、行列マトリックス状に配置されたＮＭＯＳトランジスタ７０４のアレイを含む。
【００４８】
本発明のこの実施例によると、ＮＭＯＳトランジスタ７０４のアレイは、総括的に参照番号７０６で示す多数の第１伝送ラインと、総括的に参照番号７０８で示す多数の第２伝送ラインとの交点に位置する。第１伝送ライン７０６は、アドレスドライバー７１０をプログラマブルデコーダー７０２のＮＭＯＳトランジスタ７０４のアレイに結合する。一実施例において、第１伝送ライン７０６は多数のアドレス入力ラインを含む。第２伝送ライン７０８は、少なくとも１つの列ドライバー７１２と、少なくとも１つの冗長列ドライバー７１４とをプログラマブルデコーダー７０２のＮＭＯＳトランジスタのアレイに結合する。図７はただ１つの列ドライバー７１２と、ただ１つの冗長列ドライバー７１４とを示すが、当業者は、集積回路７００が任意数の列ドライバー７１２及び冗長列ドライバー７１４を含んでもよいことがわかるであろう。一実施例において、第２伝送ライン７０８は多数の出力ラインを含む。
【００４９】
本発明の特定の実施例では、プログラマブルヒューズ１７６により、不良デバイス、例えば、不良ＮＭＯＳトランジスタ７０４の列を切り離す。詳述すると、１つの列に不良デバイスがあることがわかると、プログラマブルヒューズ７１６をゲートに大きな負のゲート電圧を印加してプログラムすることによりその列を切り離す。冗長列は切り離される列にとって代わる。
【００５０】
本発明の方法の実施例によると、メモリーにおけるアドレスの復号は、第１伝送ライン７０６、例えばアドレスラインをプログラマブルデコーダー７０２の多数のＮＭＯＳのトランジスタ７０４に結合することにより行う。第２伝送ライン７０８、例えば、出力ラインもＮＭＯＳトランジスタ７０４に結合する。図６に関連して上述したように少なくとも１つのプログラマブルヒューズ７１６をプログラムすることにより、不良列を冗長列に置き換える。詳述すると、不良列に連携するヒューズ７１６をプログラムした状態におき、対応の冗長列に連携するヒューズ７１６をプログラムされていない状態におく。冗長列に連携のヒューズ７１６は、ヒューズ７１６のソース領域に隣接するゲート酸化物領域にトラップされた電荷を除去することにより、プログラムされていない状態におく。
【００５１】
図８は、本発明の別の実施例に従ってプログラマブルアンチヒューズを組み込んだ集積回路の一例８００を示す。１つの実施例において、集積回路８００はメモリーのアドレスデコーダー部分を含む。図８に示すように、集積回路８００はプログラマブルデコーダー８０２を含む。この実施例では、デコーダー８０２は行列マトリックス状に配置されたプログラマブルアンチヒューズ８０４のアレイを含む。これらのアンチヒューズは、図３に示すＭＯＳＦＥＴデバイスにより実現する。
【００５２】
本発明のこの実施例によると、プログラマブルアンチヒューズ８０４のアレイは、総括的に参照番号８０６で示す多数の第１伝送ラインと、総括的に参照番号８０８で示す多数の第２伝送ラインとの交点に位置する。第１伝送ライン８０６は、アドレスドライバー８１０をプログラマブルデコーダー８０２のプログラマブルアンチヒューズ８０４のアレイに結合する。１つの実施例において、第１伝送ライン８０６は多数のアドレス入力ラインを含む。第２伝送ライン８０８は、少なくとも１つの列ドライバー８１２と、少なくとも１つの冗長列ドライバー８１４とをプログラマブルデコーダー８０２のアンチヒューズ８０４のアレイに結合する。図８はただ１つの列ドライバー８１２とただ１つの冗長列ドライバー８１４とを示すが、当業者は、集積回路８００は任意数の列ドライバー８１２及び冗長列ドライバー８１４を含んでもよいことがわかるであろう。１つの実施例において、第２伝送ライン８０８は多数の出力ラインを含む。
【００５３】
本発明の特定の実施例によると、スイッチ８１６により不良デバイスの列を切り離す。詳述すると、１つの列に不良デバイスがあることがわかると、スイッチ８１６を閉じて各アンチヒューズ８０４のゲート−ソース電圧ＶGSの大きさを増加することによりその列を切り離す。アンチヒューズがプログラムされていなければ、ゲート−ソース電圧ＶGSはしきい電圧ＶTを超え、そのデバイスは導通してその列を切り離す。アンチヒューズがゲートにトラップされた正の電荷によりプログラムされていれば、そのデバイスは導通せず、その列を選択することができる。このようにして、アンチヒューズ８０４により不良列にとって代わる冗長列を選択する。上述したように、図８に示す構成は、図３に関連して上述したタイプのｐチャンネルＭＯＳＦＥＴデバイスだけを用いて実現することができる。従って、集積回路８００は単一のウェルで作製可能である。
【００５４】
図９は、本発明の別の実施例による電子システム９００のブロック図である。図９に示すように、この電子システムは、メモリー９１０と、システムバス９３０によりこのメモリーに結合されたプロセッサー９２０とを有する。１つの実施例において、プロセッサーとメモリーとは１つの半導体チップ上に位置する。メモリー９１０は、図７及び８に関連して詳述したように、少なくとも１つのプログラマブルヒューズまたはアンチヒューズを有するプログラマブルデコーダーを備えている。
【結諭】
【００５５】
以上において、プログラマブルヒューズまたはアンチヒューズ素子としてＭＯＳＦＥＴデバイスを用いる本発明の技術を説明した。本発明の利点には、ヒューズ及びアンチヒューズ素子の再プログラム可能性と共に既存のＭＯＳＦＥＴメモリー技術とのコンパチビリティが含まれる。さらに、本発明のヒューズ及びアンチヒューズ素子は、メモリー作製プロセスの流れをほとんどまたは全く変更せずにフラッシュメモリーチップ上に製造することができる。
【００５６】
上述の種々の実施例は例示の目的を有するものに過ぎず、本発明を限定するものと解釈すべきでない。当業者は、図示説明した実施例に厳密に追従することなく、また頭書の特許請求の範囲に規定される本発明の真の思想及び範囲から逸脱することなく、これらの実施例に対する種々の変形例及び設計変更を容易に想到するであろう。
【図面の簡単な説明】
【００５７】
【図１Ａ】従来型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のブロック図である。
【図１Ｂ】順方向で作動される図１ＡのＭＯＳＦＥＴであり、継続使用によりドレイン領域の近くにホールがトラップされることにより生じるデバイスの劣化を示す。
【図２Ａ】バイポーラトランジスタのような構造を有する従来型半導体デバイスのブロック図である。
【図２Ｂ】順方向で作動される図２Ａのデバイスであり、継続使用によりドレイン領域の近くにホールがトラップされることにより生じるデバイスの劣化を示す。
【図３】本発明の一実施例に従って回路スイッチまたは不揮発性再プログラム可能スイッチとして使用可能なプログラマブルＭＯＳＦＥＴデバイスを示す。
【図４】大きな負のゲートデバイス電圧印加後の図３のデバイスを示す。
【図５】本発明の実施例に従って、酸化物に正電荷がトラップされることによりｐチャンネルＭＯＳＦＥＴデバイスのしきい電圧がシフトする態様を示す。
【図６】本発明の実施例による図３のデバイスのプログラム方法を示すフローチャートである。
【図７】本発明の別の実施例によるプログラマブルヒューズを組み込んだ集積回路の一例を示す。
【図８】本発明のさらに別の実施例によるプログラマブルアンチヒューズを組み込んだ集積回路の一例を示す。
【図９】本発明の別の実施例による電子システムの一例を示すブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際調査報告】
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