(57)【要約】電気的入力／出力、熱管理、光学窓、および外部光受信器または送信器に対する精密なパッシブまたはメカニカル・アライメントが得られるようにパッケージングされたＯＥおよびＩＣコンポーネントを備える集積回路／光電子パッケージング・システム（１００）。その上側に形成された薄いシリコン層内に電気回路を有する透明絶縁基板が、光ファイバと光電子デバイスとの間に、光電子デバイスと光ファイバ・コアとの間に透明絶縁基板を通して光路が描かれるように、位置決めされている。ファイバのアレイが、光電子デバイスのアレイに、単一の透明基板を通して結合されていても良い。光電子デバイスは、透明絶縁基板上に、基板内のガイド・ホールに対する精密な位置関係で搭載されている。光ファイバは、光ファイバ・コネクタ内に固定され、コネクタ内のガイド・ホールに対する精密な位置関係で保持される。アライメントは、ファイバ光コネクタ内および透明基板内のガイド・ホールを通過する相補的なガイド・ピンを用いて、行なわれる。本方法は、集積回路に電気接続された光電子デバイス（たとえばＶＣＳＥＬ、光検出器）を、高容量自動アセンブリ、ハンドリング、バーン・イン、および試験に適合するスモール・スケール・パッケージ内へパッケージするために用いられる。自動試験には、電気性能、光電子性能、およびスモール・スケール・パッケージと光ファイバまたは導波管との間の光結合が含まれる。
2004533009.tif 000002
【特許請求の範囲】
【請求項１】
互いに略平行な第１および第２の表面を有する透明絶縁基板と、
前記基板を通る光信号が前記少なくとも１つの光電子デバイスに光学的にアクセスできるように前記第１表面にボンディングされる少なくとも１つの光電子デバイスと、
少なくとも１つの光電子デバイスと動作可能に結合される第１表面における電気回路構造と、
光受信器または送信器手段のアライメント要素と係合するための前記第２表面上のメカニカル・アライメント部材と、
第１表面上の少なくとも１つのアライメント参照フィーチャと、を含む集積回路および光電子パッケージ・アセンブリ。
【請求項２】
電気回路構造が、電気回路デバイスおよび接続部からなる群から選択されるコンポーネントを含む、請求項１に記載のアセンブリ。
【請求項３】
電気回路構造が、第１表面上の薄いシリコン層内に形成される、請求項１に記載のアセンブリ。
【請求項４】
電気回路構造が、第１表面にフリップ・チップ・ボンディングされる集積回路チップ内に形成される、請求項１に記載のアセンブリ。
【請求項５】
前記第２表面上のメカニカル・アライメント部材が、ガイド・ピンを含む、請求項１に記載のアセンブリ。
【請求項６】
電気回路構造が、ＣＭＯＳ回路を含む、請求項１に記載のアセンブリ。
【請求項７】
前記基板がサファイアから形成され、電気回路構造が、極薄シリコン・オン・サファイアＣＭＯＳ回路を含む、請求項１に記載のアセンブリ。
【請求項８】
少なくとも１つのアライメント参照フィーチャが、第１表面上の少なくとも１つのアライメント・マークを含む、請求項１に記載のアセンブリ。
【請求項９】
少なくとも１つのアライメント参照フィーチャが、フォトリソグラフィで形成される印を含む、請求項１に記載のアセンブリ。
【請求項１０】
少なくとも１つのアライメント参照フィーチャが、少なくとも１つの電気回路構造のフィーチャを含む、請求項１に記載のアセンブリ。
【請求項１１】
さらに支持部材を含む、請求項１に記載のアセンブリ。
【請求項１２】
前記支持部材上に搭載されるヒート・シンクをさらに含む、請求項１１に記載のアセンブリ。
【請求項１３】
基板が、導電性ボンドによって支持部材に固定される、請求項１１に記載のアセンブリ。
【請求項１４】
支持部材が、支持部材に固定される基板の下に、前記少なくとも１つの光電子デバイスに光学的アクセスするための開口領域を有する、請求項１３に記載のアセンブリ。
【請求項１５】
前記支持部材上に搭載されるヒート・シンクをさらに含む、請求項１４に記載のアセンブリ。
【請求項１６】
ヒート・シンクが、粘着性ボンドによって支持部材に固定される、請求項１５に記載のアセンブリ。
【請求項１７】
アセンブリが、ヒート・シンクを支持部材に固定している粘着性ボンドによって、および基板を支持部材に固定している導電性ボンドによって、環境からシールされる、請求項１６に記載のアセンブリ。
【請求項１８】
メカニカル・アライメント部材が、第２表面から外へ延びるガイド・ピンを含む、請求項１７に記載のアセンブリ。
【請求項１９】
ガイド・ピンが、ファイバ光コネクタの相補的なガイド・ホールに係合する、請求項１８に記載のアセンブリ。
【請求項２０】
支持部材上の電気コンタクト要素をさらに含む、請求項１８に記載のアセンブリ。
【請求項２１】
電気コンタクト要素がソルダ・バンプを含む、請求項２０に記載のアセンブリ。
【請求項２２】
光ファイバのコアを示す結合面をその一端に有する光ファイバと、
互いに略平行な第１および第２の表面を有する透明基板であって、前記第１表面はその少なくとも一部上にシリコン層を有し、前記第２表面は光ファイバの結合面に隣接するかまたはほぼ隣接して近接する、透明基板と、
シリコン層内の光電子デバイス動作回路と、
光電子デバイスであって、
（ｉ）透明基板の第１表面に近接して位置決めされ、
（ｉｉ）シリコン層内の光電子デバイス動作回路と電気結合され、
（ｉｉｉ）光ファイバ結合面および光電子デバイスの一方から、光ファイバ結合面および光電子デバイスの他方へ、透明基板を通して光を送信するように光結合される光電子デバイスと、を含む光／光電子インターフェース・アセンブリ。
【請求項２３】
光電子デバイスが、シリコン層内の光電子デバイス動作回路と、それらの間の導電性ボンドによって電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項２４】
光電子デバイスおよび光電子デバイス動作回路が、導電性ボンドによってフリップ・チップ・ボンディングされる、請求項２３に記載の光／光電子インターフェース・アセンブリ。
【請求項２５】
光電子デバイスが、レーザ、発光ダイオード、光検出器、および光変調器からなる群から選択されるデバイスを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項２６】
光電子デバイスが、垂直キャビティ表面発光レーザ（ＶＣＳＥＬ）を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項２７】
ＶＣＳＥＬが、透明基板を通して光ファイバの結合面でのコアに対して光を放出できるように、透明基板の第１表面に近接して位置決めされる、請求項２６に記載の光／光電子インターフェース・アセンブリ。
【請求項２８】
光電子デバイス動作回路が、ＶＣＳＥＬドライバおよび制御回路を含む、請求項２７に記載の光／光電子インターフェース・アセンブリ。
【請求項２９】
前記結合面を含む光ファイバの端部が、フェルール内に搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３０】
透明基板の第２表面が、フェルールおよび光ファイバ結合面に隣接する、請求項２９に記載の光／光電子インターフェース・アセンブリ。
【請求項３１】
透明基板の第２表面が、フェルールおよび光ファイバ結合面にほぼ隣接して近接する、請求項２９に記載の光／光電子インターフェース・アセンブリ。
【請求項３２】
アセンブリにワイヤ・ボンディング要素がない、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３３】
光ファイバが、ガラスおよびプラスチックからなる群から選択される材料から形成される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３４】
光ファイバが、束になったファイバ・アレイを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３５】
透明基板が、サファイア、スピネル、およびガラスからなる群から選択される材料から形成される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３６】
透明基板が、サファイアから形成される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３７】
透明基板の第２表面上の反射防止コーティングをさらに含み、前記第２表面は、光ファイバの結合面に隣接するかまたはほぼ隣接して近接する、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３８】
光電子デバイス動作回路がＣＭＯＳ回路を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３９】
シリコン層と透明基板とが、極薄シリコン・オン・サファイア構造を構成する、請求項３６に記載の光／光電子インターフェース・アセンブリ。
【請求項４０】
光電子デバイスが、光電子チップ内に作製される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４１】
光電子チップが、ＩＩＩ−Ｖ族材料を含む光電子材料の基板を含む、請求項４０に記載の光／光電子インターフェース・アセンブリ。
【請求項４２】
ＩＩＩ−Ｖ族材料がＧａＡｓを含む、請求項４１に記載の光／光電子インターフェース・アセンブリ。
【請求項４３】
光電子デバイスが、透明基板の第１表面に対して離間配置の関係で位置決めされ、光アンダーフィル材料がそれらの間に配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４４】
透明基板の第１表面は、その少なくとも光が通過して送信される領域において、光管理コーティングがコーティングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４５】
光電子デバイスが、透明基板上にフリップ・チップ搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４６】
光電子デバイスが、導電性粘着剤によって透明基板にボンディングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４７】
光電子デバイスが、シリコン層内の光電子デバイス動作回路と、導電性トレースによって電気通信する、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４８】
導電性トレースが、アルミニウム、銅、およびそれらのうちの少なくとも１種を含む合金からなる群から選択される金属を含む、請求項４７に記載の光／光電子インターフェース・アセンブリ。
【請求項４９】
光電子デバイスが、透明基板に、透明基板上のアライメント・フィーチャとの位置関係でボンディングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５０】
アライメント・フィーチャが、透明基板上の電気トレースを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５１】
アライメント・フィーチャが、透明基板上の位置合わせマークを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５２】
アライメント・フィーチャが、透明基板内のガイド・ホールを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５３】
透明基板内のガイド・ホールが、透明基板上のアライメント・フィーチャとの位置関係にある、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５４】
アライメント・フィーチャが、透明基板上の電気トレースを含む、請求項５３に記載の光／光電子インターフェース・アセンブリ。
【請求項５５】
アライメント・フィーチャが、透明基板上の位置合わせマークを含む、請求項５３に記載の光／光電子インターフェース・アセンブリ。
【請求項５６】
アライメント・フィーチャが、透明基板上の電気トレースを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５１】
光電子デバイスと光ファイバ結合面との間に全くレンズがない、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５２】
光ファイバが、マルチ・モードの光ファイバを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５３】
光電子デバイスが、導電性ボンドによって透明基板にボンディングされ、光電子デバイスと透明基板との間の導電性ボンドの寸法が、透明基板の厚みの約２５％未満である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５４】
光電子デバイスが光電子基板内に形成され、光電子基板が、透明基板にバンプ・ボンドによってフリップ・チップ・ボンディングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５５】
バンプ・ボンドが、金属のバンプ・ボンドを含む、請求項５４に記載の光／光電子インターフェース・アセンブリ。
【請求項５６】
バンプ・ボンドが、金のバンプ・ボンドを含む、請求項５４に記載の光／光電子インターフェース・アセンブリ。
【請求項５７】
バンプ・ボンドの高さが２５μｍ未満である、請求項５４に記載の光／光電子インターフェース・アセンブリ。
【請求項５８】
バンプ・ボンドの高さが２０μｍ未満である、請求項５４に記載の光／光電子インターフェース・アセンブリ。
【請求項５９】
バンプ・ボンドの高さが２５μｍ未満である、請求項５４に記載の光／光電子インターフェース・アセンブリ。
【請求項６０】
光電子デバイスが発光体デバイスであり、光ファイバの結合面において放出される光は、スポット・サイズが光ファイバのコアよりも寸法的に小さい、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６１】
光電子デバイスが発光体デバイスであり、透明基板の厚みＴsが次の関係、
Ｔs≦（ｄcore−ｄemitter）／２ｔａｎθemitter
を満たし、
ここで、θemitterは発光体デバイスの発散角であり、ｄcoreは光ファイバのコアの直径であり、ｄemitterは発光体デバイスを出るときの放出光のスポット・サイズである、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６２】
光電子デバイスが光検出器デバイスであり、光ファイバが、発散角が２０度未満でありかつ光ファイバを出るときのスポット・サイズが５０μｍ未満である光を放出するＭＭＦ光ファイバである、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６３】
光電子デバイスが光検出器デバイスであり、光ファイバが、光検出器デバイスによる検出用の光を放出するように配置され、透明基板の厚みＴｓが次の関係、
Ｔs≦（ｄdetector−ｄcore）／２ｔａｎθfiber
を満たし、
ここで、θfiberは光検出器の発散角であり、ｄcoreは光ファイバの光コアの直径であり、ｄdetectorは光検出器の活性領域の直径である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６４】
透明基板がサファイアであり、アセンブリが無レンズである、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６５】
（ｉ）光ファイバの結合面、および（ｉｉ）光ファイバの結合面に隣接するかまたはほぼ隣接して近接する第２表面の部分は、平滑度の変動が平方ｃｍ２あたりλ／４未満であり、ここでλは前記光送信のｃｍでの波長である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６６】
光管理コーティングが、光ファイバの結合面と光ファイバの結合面に隣接するかまたはほぼ隣接して近接する第２表面部分との間に配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６７】
光管理コーティングは反射防止特性を有する、請求項６６に記載の光／光電子インターフェース・アセンブリ。
【請求項６８】
光管理コーティングが光減衰コーティングを含む、請求項６６に記載の光／光電子インターフェース・アセンブリ。
【請求項６９】
光減衰コーティングは、厚みが約５０μｍ未満である、請求項６８に記載の光／光電子インターフェース・アセンブリ。
【請求項７０】
光減衰コーティングが、ポリイミド、ポリエーテルエチルケトン、およびポリエーテルイミドからなる群から選択される材料を含む、請求項６８に記載の光／光電子インターフェース・アセンブリ。
【請求項７１】
光減衰コーティングが、光吸収および／または散乱材料を含む、請求項６８に記載の光／光電子インターフェース・アセンブリ。
【請求項７２】
光吸収および／または散乱材料が、炭素を含む、請求項７０に記載の光／光電子インターフェース・アセンブリ。
【請求項７３】
光吸収および／または散乱材料が、セラミック材料を含む、請求項７０に記載の光／光電子インターフェース・アセンブリ。
【請求項７４】
光減衰コーティングがＳｉＯ２を含む、請求項６８に記載の光／光電子インターフェース・アセンブリ。
【請求項７５】
透明基板の第１表面上の光管理コーティングをさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項７６】
光管理コーティングは、屈折率が数値的に、透明基板と、第１表面の光送信部分で透明基板に接触する材料との屈折率の幾何平均の近傍にある、請求項７５に記載の光／光電子インターフェース・アセンブリ。
【請求項７７】
光アンダーフィル材料が、少なくとも第１表面の光送信部分において透明基板と接触して配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項７８】
光アンダーフィル材料が、ジェル材料、流動体材料、および固体材料からなる群から選択される、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項７９】
光アンダーフィル材料が、エポキシ、アクリレート、酸化ポリフェニレン、硫化ポリフェニレン、ならびにこれらの混合物およびコポリマーからなる群から選択される、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８０】
光アンダーフィル材料が、光ジェルを含む、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８１】
光アンダーフィル材料は、光学指数が１．３〜１．８である、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８２】
光電子デバイスがＶＣＳＥＬを含み、光アンダーフィル材料は、分光透過が、ＶＣＳＥＬによる放出光の波長において９６％を超える、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８３】
光アンダーフィル材料が、光電子デバイスの活性領域と透明基板および／または透明基板上コーティングとの水分および粒子汚染に対して環境からのシールを形成する、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８４】
光アンダーフィル材料は、２３℃の水に２４時間浸漬した後の水分吸収が０．０１％未満である、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８５】
光電子デバイスが透明基板の第１表面にフリップ・チップ・ボンディングされ、光アンダーフィル材料が電気絶縁体材料を含む、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８６】
光アンダーフィル材料は、体積抵抗率が１０１３Ωｃｍよりも大きい、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８７】
光アンダーフィル材料は、ダイせん断強度が２０００ｐｓｉを超える、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８８】
光アンダーフィル材料は、約３００℃未満では熱劣化しない、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８９】
光アンダーフィル材料は、２５０℃におけるガス放出レベルが、アンダーフィル材料の重量を基準として１重量％未満である、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項９０】
光アンダーフィル材料は、屈折率が１．５５６で、３７５ｎｍ〜９００ｎｍの範囲の波長において分光透過が９６％を超え、水分吸収レベルがアンダーフィル材料の重量を基準として０．０７５％であり、体積抵抗率が１０１４Ωｃｍであり、ダイせん断強度が２４００ｐｓｉであり、熱劣化温度が３４２℃であり、２５０℃におけるガス放出レベルがアンダーフィル材料の重量を基準として０．７７重量％である、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項９１】
光電子デバイスが、少なくとも１つのＶＣＳＥＬを含み、それぞれがＶＣＳＥＬから透明基板を通って光ファイバ結合面に至る経路に沿って前記光送信を放出し、光電子デバイス動作回路がＶＣＳＥＬドライバ回路を含み、アセンブリが、前記光路に沿って、ＶＣＳＥＬ光送信を変調するためにＶＣＳＥＬドライバ回路とフィードバック制御関係で結合される少なくとも１つの光検出器をさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項９２】
前記光電子デバイスがＶＣＳＥＬのアレイを含む、請求項９１に記載の光／光電子インターフェース・アセンブリ。
【請求項９３】
少なくとも１つの光検出器がシリコン層内に作製される、請求項９１に記載の光／光電子インターフェース・アセンブリ。
【請求項９４】
少なくとも１つの光検出器が、光ファイバ結合面と光ファイバ結合面に隣接するかまたはほぼ隣接して近接する第２表面部分との間のインターフェースから反射される光をサンプリングするように位置決めされる光検出器を含む、請求項９１に記載の光／光電子インターフェース・アセンブリ。
【請求項９５】
少なくとも１つの光検出器が、透明基板の第１表面の近傍においてＶＣＳＥＬ放出光をサンプリングするように位置決めされる光検出器を含む、請求項９１に記載の光／光電子インターフェース・アセンブリ。
【請求項９６】
少なくとも１つの光検出器が、シリコン層内に形成されるＤＴＭＯＳトランジスタを含む光検出器を含み、前記シリコン層および透明基板が極薄シリコン・オン・サファイア構造を含む、請求項９１に記載の光／光電子インターフェース・アセンブリ。
【請求項９７】
ＤＴＭＯＳトランジスタを含む光検出器が、ＶＣＳＥＬからの光送信のビーム縁における光をサンプリングするように位置決めされる、請求項９６に記載の光／光電子インターフェース・アセンブリ。
【請求項９８】
光電子デバイスが、２つの上部電気コンタクトを有するＶＣＳＥＬを含み、前記コンタクトは、シリコン層内の光電子デバイス動作回路と導電性ボンディングによって電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項９９】
光電子デバイスが、上部および背面のコンタクトを有するＶＣＳＥＬを含み、前記上部コンタクトは、シリコン層内の光電子デバイス動作回路と導電性ボンディングによって電気結合され、背面コンタクトは、導電性ボンディングによって支持ベース上の導電性領域と電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１００】
光電子デバイスが光電子基板内のＶＣＳＥＬを含み、アセンブリは、上に光電子基板が配置される支持ベースをさらに含み、それらの間には任意に、電気および／または熱伝導性である伝導性ボンディング層が存在する、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０１】
複数の光電子デバイスと、これら光電子デバイスとインターフェースされる複数の光ファイバとを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０２】
アセンブリがＦＯＣＵＴＳ構造を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０３】
アセンブリが送受信器構造を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０４】
第１および第２の光電子デバイスが、第１および第２の光電子デバイス基板内に、それぞれ作製され、第１光電子デバイス基板内の第１光電子デバイスは光検出器を含み、第２光電子デバイス基板内の第２光電子デバイスはＶＣＳＥＬを含み、第１および第２の光電子基板は、導電性ボンドによって透明基板にフリップ・チップ・ボンディングされ、各光検出器は光信号を受信するように配置され、各ＶＣＳＥＬは光信号を送信するように配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０５】
導電性ボンドが、ロー・プロファイル・バンプ・ボンドを含む、請求項１０４に記載の光／光電子インターフェース・アセンブリ。
【請求項１０６】
透明基板の第２表面の選択領域上の光反射コーティングをさらに含む、請求項１０４に記載の光／光電子インターフェース・アセンブリ。
【請求項１０７】
光反射コーティングから反射される光をサンプリングするように配置され、応答してＶＣＳＥＬ用の光電子デバイス動作回路を変調して前記ＶＣＳＥＬからの前記光送信を制御する、少なくとも１つの光検出器をさらに含む、請求項１０６に記載の光／光電子インターフェース・アセンブリ。
【請求項１０８】
関連するエレクトロニクスとアセンブリ用電気接続部とをさらに支持する支持部材上に搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０９】
支持部材がプリント回路基板を含む、請求項１０８に記載の光／光電子インターフェース・アセンブリ。
【請求項１１０】
支持部材がマルチ・チップ・モジュールを含む、請求項１０８に記載の光／光電子インターフェース・アセンブリ。
【請求項１１１】
支持部材が光ネットワークに結合される、請求項１０８に記載の光／光電子インターフェース・アセンブリ。
【請求項１１２】
光電子デバイスが光電子基板内に作製され、光電子基板は透明基板にボンディングされて、一体化された電子−光電子モジュールを形成し、一体化された電子−光電子モジュールはプリント回路基板に電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１３】
一体化された電子−光電子モジュールが、プリント回路基板に、プリント回路基板に対する透明基板の導電性ボンディングによって電気結合される、請求項１１２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１４】
光電子基板がヒート・シンク要素に熱結合される、請求項１１２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１５】
プリント回路基板が内部に開口部を有し、一体化された電子−光電子モジュールは前記開口部を通って延びるようにプリント回路基板上に搭載される、請求項１１２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１６】
プリント回路基板が、その上に、一体化された電子−光電子モジュール用の光ネットワーク・インターフェースを提供する集積回路インターフェース・チップを搭載する、請求項１１２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１７】
光電子デバイスが光電子基板内に作製され、光電子基板が透明基板にボンディングされて、一体化された電子−光電子モジュールを形成し、一体化された電子−光電子モジュールはインターポーザ・ボードに電気結合されてそのボード上に搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１８】
一体化された電子−光電子モジュールが、インターポーザ・ボードに、インターポーザ・ボードに対する透明基板の導電性ボンディングによって電気結合される、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１１９】
光電子基板がヒート・シンク要素に熱結合される、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１２０】
インターポーザ・ボードが内部に開口部を有し、一体化された電子−光電子モジュールは前記開口部を通って延びるようにインターポーザ・ボード上に搭載される、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１２１】
インターポーザ・ボードが支持部材上に搭載される、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１２２】
支持部材がプリント回路基板である、請求項１２１に記載の光／光電子インターフェース・アセンブリ。
【請求項１２３】
プリント回路基板が、その上に導電性トレースを含み、インターポーザ・ボードが、プリント回路基板上の導電性トレースと電気的な接触状態にある、請求項１２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１２４】
光電子基板がヒート・シンク要素に熱結合される、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１２５】
光電子基板がヒート・シンク要素に、熱伝導性粘着剤によってボンディングされる、請求項１２４に記載の光／光電子インターフェース・アセンブリ。
【請求項１２６】
インターポーザ・ボードがヒート・シンク要素に熱結合される、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１２７】
インターポーザ・ボードがヒート・シンク要素に、熱伝導性粘着剤によってボンディングされる、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１２８】
アセンブリの熱発生領域からの熱を散逸させるための熱伝導性粘着剤を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１２９】
熱発生領域が、ＣＭＯＳ回路および／または光電子デバイスの少なくとも一部を含む、請求項１２８に記載の光／光電子インターフェース・アセンブリ。
【請求項１３０】
熱伝導性粘着剤が、３Ｗ／ｍ−℃よりも大きい熱伝導率、８０℃よりも大きいガラス転移温度、１０１３Ωｃｍよりも大きい体積抵抗率、Ｃｌ＜５０ｐｐｍ、Ｎａ＜２５ｐｐｍ、Ｋ＜１９ｐｐｍのイオン不純物含有量、３０００ｐｓｉよりも大きいダイせん断、ＣＴＥ＜６０ｐｐｍ、および劣化温度＞３００℃からなる群から選択される少なくとも１つの特性を有する、請求項１２８に記載の光／光電子インターフェース・アセンブリ。
【請求項１３１】
熱伝導性粘着剤が、少なくとも４Ｗ／ｍ−℃の熱伝導率、９０℃よりも大きいガラス転移温度、少なくとも１０１４Ωｃｍの体積抵抗率、Ｃｌ≦２０ｐｐｍ、Ｎａ≦１０ｐｐｍ、Ｋ≦１０ｐｐｍのイオン不純物含有量、４０００ｐｓｉよりも大きいダイせん断、ＣＴＥ≦５５ｐｐｍ、および劣化温度≧３４０℃からなる群から選択される少なくとも１つの特性を有する、請求項１２８に記載の光／光電子インターフェース・アセンブリ。
【請求項１３２】
粘着剤が、少なくとも−５５℃〜＋１２５℃の温度範囲での使用に対して定格される、請求項１２８に記載の光／光電子インターフェース・アセンブリ。
【請求項１３３】
光アンダーフィルをさらに含み、任意にフリップ・チップ・アンダーフィルをさらに含み、粘着剤、光アンダーフィル、およびフリップ・チップ・アンダーフィルは、少なくとも−５５℃〜＋１２５℃の温度範囲での使用に対して定格される、請求項１２８に記載の光／光電子インターフェース・アセンブリ。
【請求項１３４】
アセンブリの熱発生領域からの熱を散逸させるためのヒート・シンクをさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１３５】
熱発生領域が、ＣＭＯＳ回路および／または光電子デバイスの少なくとも一部を含む、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１３６】
ヒート・シンクが、アセンブリの熱発生動作中に内部における温度勾配を１０℃未満に保持するようにサイズ決めされ配置される、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１３７】
光電子デバイスが、ＣＭＯＳ回路の熱発生領域よりもヒート・シンクに近い位置に位置決めされる、請求項１３５に記載の光／光電子インターフェース・アセンブリ。
【請求項１３８】
透明基板が、サファイアから形成され、厚みが約２５０μｍ未満である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１３９】
ＣＭＯＳ回路の熱発生領域が、横方向の熱伝達を減らすように、互いに離間配置の関係にある、請求項１３５に記載の光／光電子インターフェース・アセンブリ。
【請求項１４０】
ＣＭＯＳ回路によって発生する熱を隔離するために絶縁性光アンダーフィルをさらに含む、請求項１３５に記載の光／光電子インターフェース・アセンブリ。
【請求項１４１】
ＣＭＯＳ回路の熱発生領域が、ヒート・シンクから約２５〜約１２５μｍの距離に位置する、請求項１３５に記載の光／光電子インターフェース・アセンブリ。
【請求項１４２】
ＣＭＯＳ回路の熱発生領域が、ヒート・シンクから約７５〜約１００μｍの距離に位置する、請求項１３５に記載の光／光電子インターフェース・アセンブリ。
【請求項１４３】
ヒート・シンクが銅を含む、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１４４】
ヒート・シンクがインターポーザ・ボードにボンディングされる、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１４５】
ヒート・シンクがインターポーザ・ボードに、熱伝導性粘着剤によってボンディングされる、請求項１４４に記載の光／光電子インターフェース・アセンブリ。
【請求項１４６】
インターポーザ・ボードが、インターポーザ・ボードへの透明基板の取り付けの高密度トレース領域からインターポーザ・ボード上のＢＧＡジョイント位置への導電性トレースのファン・アウトを含む、請求項１１７に記載の光／光電子インターフェース・アセンブリ。
【請求項１４７】
一体化された電子−光電子モジュールが、ピッチ＜２５０μｍの微細ピッチＩ／Ｏを有する、請求項１４６に記載の光／光電子インターフェース・アセンブリ。
【請求項１４８】
インターポーザ・ボードが、電気接続部を介してプリント回路基板と結合され、プリント回路基板接続部のピッチが約０．５ｍｍ〜約１．２７ｍｍである、請求項１４７に記載の光／光電子インターフェース・アセンブリ。
【請求項１４９】
前記結合面を含む光ファイバの端部と関連付けられたフェルールをさらに含み、透明基板は内部にホールを有し、フェルールは、第２表面を光ファイバの結合面と結合させるために透明基板ホールと係合可能なガイド・ピンを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１５０】
前記結合面を含む光ファイバの端部と関連付けられたフェルールをさらに含み、透明基板は内部にクリアランス・ホールを有し、フェルールは、第２表面を光ファイバの結合面と結合させる間にクリアランス・ホールによってパッシブ・アライメントすることができるガイド・ピンを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１５１】
ホールがレーザ穿孔される、請求項１４９に記載の光／光電子インターフェース・アセンブリ。
【請求項１５２】
クリアランス・ホールがレーザ穿孔される、請求項１５０に記載の光／光電子インターフェース・アセンブリ。
【請求項１５３】
アセンブリ要素をアライメントするための少なくとも１つのフォトリソグラフィ・パターニング・フィーチャをさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１５４】
透明基板が、前記少なくとも１つのフォトリソグラフィ・パターニング・フィーチャを含む、請求項１５３に記載の光／光電子インターフェース・アセンブリ。
【請求項１５５】
光電子デバイスが、前記少なくとも１つのフォトリソグラフィ・パターニング・フィーチャを含む、請求項１５３に記載の光／光電子インターフェース・アセンブリ。
【請求項１５６】
光電子デバイスが光電子基板内に作製され、光電子基板が、前記少なくとも１つのフォトリソグラフィ・パターニング・フィーチャを含む、請求項１５３に記載の光／光電子インターフェース・アセンブリ。
【請求項１５７】
光ファイバ・コネクタ内に配置される光ファイバであって、
光ファイバ・コネクタは、一対のガイド・ホールを含む第１のアライメント手段を有し、
光ファイバは、第１のアライメント手段に対する精密な位置関係で保持される、光ファイバと、
透明絶縁基板上に搭載される光電子デバイスであって、
透明絶縁基板は、略平行な上面および下面を有し、光ファイバと光電子デバイスとの間に、光路が光電子デバイスと光ファイバとの間に透明絶縁基板を通して設けられ上面および下面を通過するように、位置決めされ、
透明絶縁基板は、第１のアライメント手段に対応する一対のガイド・ホールを含む第２のアライメント手段を有し、
光電子デバイスは、第２のアライメント手段に対する精密な位置関係で透明絶縁基板上に搭載される、光電子デバイスと、
第１および第２のアライメント手段と相補的な一対のガイド・ピンを含むアライメント部材であって、それによって、アライメント部材が第１および第２のアライメント手段と結合されるときに光ファイバと光電子デバイスとがアライメントされる、アライメント部材と、を備える光／光電子結合システム。
【請求項１５８】
光電子デバイスが、透明絶縁基板に導電性ボンドによってボンディングされ、透明絶縁基板上の電気回路と電気通信する、請求項１５７に記載の光／光電子結合システム。
【請求項１５９】
電気回路が、透明絶縁基板上の薄いシリコン層内に存在する、請求項１５８に記載の光／光電子結合システム。
【請求項１６０】
電気回路が、透明絶縁基板にフリップ・チップ・ボンディングされる集積回路チップ内に存在する、請求項１５８に記載の光／光電子結合システム。
【請求項１６１】
透明絶縁基板が、サファイアおよびガラスからなる群から選択される、請求項１５７に記載の光／光電子結合システム。
【請求項１６２】
透明絶縁基板がサファイアであり、薄いシリコン層が極薄シリコン・オン・サファイア層である、請求項１５７に記載の光／光電子結合システム。
【請求項１６３】
光電子デバイスが、レーザ、光検出器、および光変調器からなる群から選択される、請求項１５７に記載の光／光電子結合システム。
【請求項１６４】
光ファイバが、シングル・モード・ファイバを含む、請求項１５７に記載の光／光電子結合システム。
【請求項１６５】
光ファイバが、マルチ・モード・ファイバを含む、請求項１５７に記載の光／光電子結合システム。
【請求項１６６】
光ファイバのアレイに結合される光電子デバイスのアレイをさらに含む、請求項１５７に記載の光／光電子結合システム。
【請求項１６７】
アライメントされた光／光電子結合システムを形成する方法であって、
略平行な上面および下面を有する透明絶縁基板を提供するステップと、
透明絶縁基板内にガイド・ホールを穿孔するステップと、
透明絶縁基板の上面の少なくとも一部上にシリコン薄層を形成するステップと、
シリコン層内に電気回路を形成するステップと、
光電子デバイスを透明絶縁基板の上面に、電気回路と電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップであって、光電子デバイスは、基板ガイド・ホールに対する固定位置関係で透明絶縁基板上に搭載されるステップと、
一体化された電子／光電子モジュール支持部材を、電気接続を与えるように設けられかつ基板ガイド・ホールに対して相補的なガイド・ピンを支持する、支持部材上に、搭載して嵌め合わせるステップと、
相補的なガイド・ホールを有する光ファイバ・コネクタをガイド・ピン上に搭載して嵌め合わせることによって、光ファイバを光電子デバイスとアライメントするステップと、を含む方法。
【請求項１６８】
アライメントされた光／光電子結合システムを形成する方法であって、
略平行な上面および下面を有する透明絶縁基板を提供するステップと、
透明絶縁基板内にガイド・ホールを穿孔するステップと、
導電性経路を、透明絶縁基板の上面上に形成するステップと、
集積回路チップを、透明絶縁基板の上面にボンディングするステップと、
光電子デバイスを透明絶縁基板の上面に、導電性経路によって集積回路チップと電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップであって、光電子デバイスは、基板ガイド・ホールに対する精密な固定位置関係で透明絶縁基板上に搭載されるステップと、
一体化された電子／光電子モジュール支持部材を、電気接続を与えるように設けられかつ基板ガイド・ホールに対して相補的なガイド・ピンを支持する、支持部材上に、搭載して嵌め合わせるステップと、
相補的なガイド・ホールを有する光ファイバ・コネクタをガイド・ピン上に搭載して嵌め合わせることによって、光ファイバを光電子デバイスとアライメントするステップと、を含む方法。
【請求項１６９】
透明絶縁基板の上面にフリップ・チップ・ボンディングされる光電子デバイスデバイスを含むフリップ・チップ光電子／シリコン・オン・インシュレータ・モジュールであって、
透明絶縁基板の上面は、光電子デバイスと電気的に接触する、電子デバイスが内部に形成されるシリコン薄膜を含む少なくとも１つの領域を有し、
透明絶縁基板は、少なくとも２つのガイド・ホールを光電子デバイスに対する固定位置で有する、フリップ・チップ光電子／シリコン・オン・インシュレータ・モジュール、を含むスモール・スケール光電子パッケージ。
【請求項１７０】
透明絶縁基板が支持部材に機械的に取り付けられ、支持部材が電気接続性トレースを含み、電子デバイスが電気接続性トレースに電気接続される、請求項１６９に記載のスモール・スケール光電子パッケージ。
【請求項１７１】
透明絶縁基板と透明絶縁基板に対する支持部材とを搭載するための熱伝導性モールド支持部であって、シリコン電子デバイスから熱除去するように構成される熱伝導性モールド支持部をさらに含む、請求項１７０に記載のスモール・スケール光電子パッケージ。
【請求項１７２】
透明絶縁基板上の薄いシリコン膜が、極薄シリコン・オン・サファイアを含む、請求項１６９に記載のスモール・スケール光電子パッケージ。
【請求項１７３】
光電子デバイスが、光検出器およびレーザからなる群から選択される、請求項１７１に記載のスモール・スケール光電子パッケージ。
【請求項１７４】
ガイド・ピンを保持するようにモールドされた精密アライメント挿入部をさらに含む、請求項１７１に記載のスモール・スケール光電子パッケージ。
【請求項１７５】
精密アライメント手段およびガイド・ピンが、ＭＴコネクタと係合するように構成される、請求項１７４に記載のスモール・スケール光電子パッケージ。
【請求項１７６】
略平行な第１および第２の表面を有する透明絶縁基板と、
前記透明絶縁基板の前記第１表面上に形成される光学窓を有するシリコン層と、
前記シリコン層内に形成される少なくとも２つのアライメント・フィーチャおよび少なくとも１つの電気フィーチャであって、前記アライメント・フィーチャと前記電気フィーチャとの相対位置が精密に決定される、アライメント・フィーチャおよび電気フィーチャと、
前記シリコン層上の前記アライメント・フィーチャおよび前記電気フィーチャに対して前記光学窓上に精密に位置決めされ、かつ前記電気フィーチャに対して電気的に接触する少なくとも１つの光電子デバイスであって、それによって、前記透明絶縁基板を通過する光信号に対する光学的なアクセスを有する光電子デバイスと、
前記透明絶縁基板の前記第１表面上の前記シリコン層内に形成される前記２つ以上のアライメント・フィーチャとの精密なアライメント状態で、前記透明絶縁基板の前記第２表面上に配置される２つ以上のメカニカル・アライメント部材と、を含む光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１７７】
前記透明絶縁基板の前記第１表面上の前記シリコン層内に作製される少なくとも１つの電気回路をさらに含む、請求項１７６に記載の光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１７８】
前記透明絶縁基板が、サファイアおよびガラスを含む群から選択される、請求項１７６に記載の光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１７９】
前記シリコン層が、意図的なドーピングがされていない領域における電気的活性状態の面密度が約５×１０１１ｃｍ−２未満であり、厚みが約２７０ｎｍ未満である、請求項１７６に記載の光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１８０】
１つまたは複数の光電子デバイスを透明絶縁基板の上面に、光電子デバイスに対する光学的なアクセスが透明絶縁基板を通過するように、フリップ・チップ・ボンディングするステップと、
光ファイバ・パッシブ・アライメント手段を、透明絶縁基板に、光電子デバイスに対する精密な空間関係で取り付けるステップと、を含む光電子スモール・スケール・パッケージの製造方法。
【請求項１８１】
透明絶縁基板の上面にフリップ・チップ・ボンディングされる光電子デバイスを含むフリップ・チップ・シリコン・オン・インシュレータ・モジュールを提供するステップであって、
透明絶縁基板の上面は、光電子デバイスと電気的に接触する電子デバイスが内部に形成されるシリコン薄膜を含む少なくとも１つの領域を有し、
透明絶縁基板は、少なくとも２つのガイド・ホールを光電子デバイスに対する固定位置で有する、ステップと、
ガイド・ホールとアライメントされるガイド・ピンを保持するための凹部領域を有する支持部材を提供するステップと、
前記ガイド・ホール内にガイド・ピンを挿入するステップと、
ガイド・ホールにガイド・ピンを通すように、前記支持部材にフリップ・チップ・シリコン・オン・インシュレータ・モジュールを取り付けるステップと、を含む光電子スモール・スケール・パッケージの製造方法。
【請求項１８２】
スモール・スケール光電子パッケージを試験用ソケットに係合させるステップであって、試験用ソケットおよびスモール・スケール光電子パッケージは相補的な電気および光接続構造を有し、試験用ソケットは電気および光信号の発生および検出能力を有する、ステップと、
スモール・スケール光電子パッケージの電気および光応答を試験するステップと、を含むスモール・スケール光電子パッケージを試験する方法。
【請求項１８３】
透明絶縁基板の第１の基板表面における光電子デバイスであって、透明絶縁基板の第２の基板表面における光送信器または受信器と透明絶縁基板を通して光結合される光電子デバイスを含む光電子デバイス・パッケージング・システムであって、
光電子デバイスは、（ｉ）第１の基板表面にフリップ・チップ結合されるか、または（ｉｉ）第１の基板表面の領域上に堆積される電子材料層内に形成され、
光電子デバイス動作回路が、（ｉ）第１の基板表面の領域上に堆積されるシリコン層内に形成されるか、または（ｉｉ）第１の基板表面にフリップ・チップ結合され、
システムは、（ａ）第１の基板表面上のアライメント参照マークと、（ｉｉ）アライメント・参照マークにアライメントされるメカニカル・アライメント部材と、を備えるアライメント要素であって、（ｉ）第２の基板表面における光送信器または受信器のパッシブ・アライメントをもたらすように構成および配置されるアライメント要素を含み、
システムは、（ｉ）光電子デバイスと光電子デバイス動作回路との間のワイヤ・ボンディング要素、（ｂ）レンズ、（ｃ）光電子デバイスと光送信器または受信器との間の光学フェース・プレート、ならびに（ｄ）光電子デバイスと光送信器または受信器との間のファイバー・イメージ・ガイド・ブリッジング要素がない、光電子デバイス・パッケージング・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本方法は、光ファイバと光電子デバイスとの間で光を結合させるための、および光ファイバと光電子デバイスとの間で光を結合させるために両者をアライメントするための、方法および装置であって、精密なアライメントおよび効率的な光結合が得られる、光電子デバイスまたはこのようなデバイスのアレイ用のスモール・スケール・パッケージの製造に適用される方法および装置に関する。
【背景技術】
【０００２】
発明の背景
本出願は、米国仮特許出願第６０／２９１，３４８号（２００１年５月１５日出願）、第６０／３０３，６９５号（２００１年７月６日出願）、第６０／３０４，３８７号（２００１年７月９日出願）、第６０／３３５，０２１号（２００１年１０月３１日出願）、および第６０／３６５，５９９号（２００２年３月１８日出願）の優先権を、本発明者の一部によって主張する。なお、これらの文献の開示は全体として本明細書に援用されている。本出願は、米国特許出願第０９／６５８，２５９号（２０００年９月８日出願）、第６０／３００，１２９号（２００１年６月２２日出願）、および第１０／０９９，５２３号（２００２年３月１５日出願）に関する。なお、これらの文献の開示は全体として本明細書に援用されている。
【０００３】
多くの光信号を扱う必要のある応用分野が、より複雑かつより一般的になりつつある。このような応用分野としては、光ファイバ・ネットワークにおいて信号をルーティングすることが挙げられ、これはたとえば、多量のインターネット・データ輸送および遠隔通信によって必要とされる。多量の信号を、処理し、光ファイバとの間で送信または受信しなければならない。光ファイバは通常、１００×１００ファイバまでのアレイとして存在するが、大きなアレイが可能であり、近い将来において予想される。これらの光相互接続ネットワークがより複雑になり信号輸送量が増加するにつれて、信号損失およびクロストークを減らし、光／光電子相互接続パッケージのサイズを最小限にすることが、ますます重要になる。
電子、光電子、および光機能の一体化
光信号プロセシング・タスクを行なう光電子デバイス（たとえばレーザ、発光ダイオード、光検出器、光変調器など）は、高速遠隔通信およびデータ・ネットワークにおいて使用される光ファイバまたは導波管と効率良くインターフェースしなければならない。加えて、光通信システムにおいては、光信号が電気信号に変換され、またその逆に変換される。電気機能の光電子機能との一体化を増大させることによって、速度が増して損失が減る可能性がある。
【０００４】
望ましい光／光電子相互接続パッケージは、高Ｓ／Ｎ比および高速；低寄生容量およびインダクタンス；高密度；デバイス間の低クロストーク；および低消費電力を実現する。望ましい光／光電子相互接続パッケージは、複数の電気機能たとえばドライバ回路、信号プロセシング回路、入力／出力機能を可能にする。さらに、光／光電子相互接続パッケージは、光電子デバイスとの光ファイバの効率的なアライメントを可能にする。さらにまた、光／光電子相互接続パッケージは、経済的に製造および試験することができる。
光／光電子の一体化
高速遠隔通信およびデータ・ネットワークにおいては、光電子デバイスは効率的に、光送信グリッド（すなわち、光ファイバまたは導波管）に光信号を送信してこのグリッドから光信号を受信しなければならない。光ファイバは、光を送信する光コアと、光コアよりも屈折率が低い外部クラッド層とを有する。ネットワークで使用する光ファイバは、光コアのサイズに依存してマルチ・モードであってもシングル・モードであっても良く、光信号を送信する必要がある距離と必要なバンド幅とに基づいて選択される。光ファイバは、種々の材料たとえばガラスおよびプラスチックから形成され、ガラスが優れている。光信号は光コア内をファイバの長軸に沿って送信され、ファイバ端において信号は光ファイバの光コアによって送信および受信されるが、略記による便宜を図って、信号の送信を「光ファイバによる」としばしば言うことが理解される。
【０００５】
個々のファイバまたはファイバ・アレイは、個々の光電子（ＯＥ）デバイスまたはＯＥデバイス・アレイと、１本のファイバ／１個のＯＥデバイスの関係で光結合しても良い。またはファイバは、複数本のファイバが１個のＯＥデバイスと光学的にインターフェースするファイバの束として存在しても良い。ＯＥデバイスと光ファイバとの間の効果的な結合には、精密なアライメントが必要である。低損失の光路が、光ファイバコアと光電子デバイスの活性領域との間で規定されなければならない。
【０００６】
光電子デバイスが結合しなければならない光ファイバ・アレイは多くの場合、ファイバ光コネクタ（フェルール）内に搭載される。ファイバ光コネクタは、（ａ）ファイバを互いに、精密に規定される固定の離間配置の位置関係で位置決めし、（ｂ）ファイバ・アレイを、光電子デバイス・アレイまたは他の光ファイバ・アレイと精密に嵌まり合うようにアライメントして搭載する手段を与える、ハウジングである。これらの光フェルールに対するデザインは、加速的に標準化されている。このような標準光ファイバ・コネクタの例は、「ＭＴ」（機械的に移動可能）フェルールである。ＭＴフェルールは、光ファイバ・アレイをＶ溝基板内で精密に位置決めし、ファイバに対する相対的な位置が厳密に規定されるガイド・ホールの形態のアライメント手段を与える。アライメント手段は、ガイド・ピンの形態の相補的なメカニカル・アライメント部材を用いる。
【０００７】
したがって望ましい光／光電子相互接続パッケージおよびパッケージング方法によって、精密なアライメントおよび光ファイバ・フェルール、Ｖ溝基板、またはコネクタとの嵌め合わせが容易になる。アライメント・プロセスによって、光電子デバイスの活性領域が、ファイバ光コアと高精度に位置合わせするように位置決めされなければならない。
【０００８】
米国特許第６，１３０，９７９号では、金属リード・フレーム構造上に搭載されたレーザ・ダイオードを、光ファイバ・フェルール内に搭載された光ファイバの位置に対応する配置で有する光電子モジュールが記載されている。金属リード・フレームは、リード・フレームを光ファイバ・フェルールにアライメントするために使用されるガイド・ピンを受け取る一対のホールを有する。レーザ・ダイオードを駆動または制御するための電気回路は、この構造内には設けられていない。
【０００９】
デバイスを駆動または制御するための電気回路との電気接続を得るために、光電子デバイスたとえば垂直キャビティ表面発光レーザ（ＶＣＳＥＬ）は通常、２本の電気リード線を有する。少なくとも１つの接続は、光学活性な（光を放出する、光を検出する、光を変調する）領域が搭載される側であるデバイス上側に形成される。ＶＣＳＥＬは通常、上部に電気コンタクトを有し、第２の電気コンタクトを反対（下面）側に形成する場合がある。しかし上側に両方の電気コンタクトを有する新しい高速のデバイスが、ますます好まれるものと予想される。そのためスペースの制約が、電子機能を光電子機能と一体化するパッケージのデザインの中で強く現れる。
【００１０】
光がアクセスを有さなければならない領域と同じ側上の光電子デバイスに対して電気コンタクトを形成することを要求した場合、ドライバまたは増幅器、制御器、およびＩ／Ｏ機能に対して高速の電子回路が必要となることを考慮すると、光ファイバと光電子デバイスとの間の光路を効率良く構成することが難しくなる。高速の電子回路は通常、別個の集積回路チップ上に作製される。高速の電子回路は通常、シリコン内に、最も好ましくはＣＭＯＳ回路として形成される。しかし高速の電子回路は、他のデバイス形式を含んでいても良く、また他の材料たとえばＳｉＧｅまたはＩｎＰｂＰ内に形成することができる。これらの制約があるために、通常ワイヤ・ボンドを用いて、各光電子デバイスに付随するボンディング・パッドを別個の集積回路チップ上の対応するボンディング・パッドと接続する。
【００１１】
たとえば、電気通信およびデータ通信スイッチで大量に使用するためにデザインされたパラレル・ファイバ光／光電子リンクが最近、ローゼンバーグ（Ｒｏｓｅｎｂｅｒｇ）らによって記述された（「ＰＯＮＩ−１パラレル光リンク（Ｔｈｅ  ＰＯＮＩ−１  Ｐａｒａｌｌｅｌ−ＯｐｔｉｃａｌＬｉｎｋ）」第４９回電子コンポーネントおよび技術会議、サンディエゴ、カリフォルニア州、１９９９年６月１〜４日（４９ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，Ｓａｎ  Ｄｉｅｇｏ，ＣＡ  Ｊｕｎｅ１−４，１９９９）；米国特許第６，１３７，９２９号）。このシステムでは、１×１２アレイのＶＣＳＥＬと光ファイバとの間にリンクが構成されており、シリコン集積回路チップ上の光ファイバ・ドライバ回路が、光電子デバイスにワイヤ・ボンディングされている。１×１２アレイのＯＥデバイスは１２本のワイヤ・ボンドを必要とする。ワイヤ・ボンドは、各ＶＣＳＥＬに対して上部コンタクトを形成することが要求され、ある程度の量のクリアランスが各ＶＣＳＥＬの周りに必要である。光ファイバの端面は、光ファイバ・フェルール（たとえばＭＴフェルール）の成形品と同一平面であるか、またはこれからわずかに突き出ている。ワイヤ・ボンドに要求されるスペースがあるために、光ファイバ端面を、光電子デバイスと同一平面にするかまたは光電子デバイスに十分に近づけて低損失の光結合を形成することはできない。光ファイバ・コアと光電子デバイスとの間で、より効率的に光を送信するために、光学カバーまたは「フェース・プレート（ｆａｃｅ  ｐｌａｔｅ）」システムが用いられる。
【００１２】
欧州特許出願ＥＰ  １０２８３４１  Ａ２号（ギボニー（Ｇｉｂｏｎｅｙ）、ローゼンバーグ、およびユーエン（Ｙｕｅｎ））では、このタイプのコネクトとともに使用するファイバ光−光電子アライメント・システムが記載されている。アライメント・システムの特徴は、機械的支持部に取り付けられたプリント回路基板である。プリント回路基板は、機械的支持部内のアライメント・ホールと同軸の切取りまたはアクセス・ホールを有する。光電子デバイスがプリント回路基板上に位置決めされ、そしてプリント回路基板が機械的支持部上に位置決めされる。対応するアライメント・ホールを有する光ファイバ・コネクタ内の光ファイバを、機械的支持部に、相補的なガイド・ピンを用いてアライメントすることができる。光ファイバ・コネクタおよびしたがって光ファイバ端は、光電子デバイスから、その間にカバーを配置した状態で隔離されて遠ざかっている。カバーは、ガイド・ピンが通過する対応するガイド・ホールと、光信号が送信される光透過性の窓とを有する。
【００１３】
ワイヤ・ボンドは多くの場合、電子パッケージの物理的に最も脆弱な部分である。さらにワイヤ・ボンドによって、寄生抵抗、容量、およびインダクタンスが導入され、したがって電力損失が増加する。クリスナムーアシー（Ｋｒｉｓｈｎａｍｏｏｒｔｈｙ）らは、光電子コンポーネントとシリコン制御回路との一体化に関連する問題を、特に光電子コンポーネントをフリップ・チッピングではなくワイヤ・ボンディングすることによって課される性能の不利益を、分析した（「光電子ＶＬＳＩ：ＶＬＳＩ回路と一体化されたフォトニクス（Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ−ＶＬＳＩ  ：Ｐｈｏｔｏｎｉｃｓ  Ｉｎｔｅｇｒａｔｅｄ  ｗｉｔｈ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ）」、ＩＥＥＥ−ジャーナル・オブ・セレクテッド・トピックス・イン・カンタム・エレクトロニクス、第４巻第６号、１９９８年１１月／１２月、８９９−９１２ページ（ＩＥＥＥ−Ｊｏｕｒｎａｌ  ｏｆ  Ｓｅｌｅｃｔｅｄ  Ｔｏｐｉｃｓ  ｉｎ  Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．４，Ｎｏ．６，Ｎｏｖｅｍｂｅｒ／Ｄｅｃｅｍｂｅｒ  １９９８，ｐａｇｅｓ  ８９９−９１２）。彼らの分析では、所定の電力損失に対する最大送信透過（ビット・レート）がモデル化された。一体化された光電子デバイスの数が比較的小さい場合でも、ワイヤ・ボンディングによって、厳しい不利益がバンド幅または電力損失に課された。
【００１４】
これらの有害な電気および機械的影響を避け、光ファイバと光電子デバイスとの間に低損失光路をより簡単に形成できるようにするためには、光通信パッケージ内に存在するワイヤ・ボンドの数を最小限にすることが望ましい。したがってワイヤ・ボンドを避けるかまたはその数を最小限にした光電子／光結合方法であれば、望ましい。
電子／光電子の一体化
したがって高密度で高速の制御電子回路（シリコン内に作製されることが最も好都合である）を、光電子デバイスと、寄生容量およびインダクタンスが最小限になる密接させた方法で組み合わせることも必要である。電気回路を光電子デバイスと、より近接して一体化することによって、速度が増して損失が減る可能性がある。しかし一体化を近接させることで、電気回路から比較的熱に敏感なＯＥデバイスへの過剰な熱伝達、および結果としての性能劣化が起きるようなことがあってはならない。
【００１５】
光ネットワークにおいて対象となる波長（可視から赤外の範囲）においては、光電子デバイス（たとえばレーザ、光検出器、光変調器など）の作製は通常、エピタキシャル・プロセスによって、または光学活性材料中にモノリシックに行なわれる。光学活性材料は、たとえば、化合物半導体、最も一般的にはＩＩＩ−Ｖ族材料、特にＧａＡｓ、加えて、ＩＩ−ＶＩ族半導体たとえばＺｎＳｅ、透明強磁性体たとえばニオブ酸リチウムおよび他の関連する酸化物材料、ならびに液晶および他の光電子ポリマーである。たとえば、垂直キャビティ表面発光レーザ（ＶＣＳＥＬ）は通常、ＧａＡｓ基板上のＡｌＧａＡｓおよびＧａＡｓ中に作製される。光変調器は、種々のＩＩＩ−Ｖ族材料たとえばＩｎＰ中に作製される場合がある。
【００１６】
光／光電子結合システム用の制御回路は、シリコン中に形成することが最も好都合である。シリコン・ベースの金属酸化物半導体（ＭＯＳ）技術は実質的に、スイッチング・システムにおける信号プロセシング・タスクの制御に使用されるデジタル回路に対する標準である。シリコンＣＭＯＳ（相補形ＭＯＳ）技術において可能な高いデバイス密度および高い歩留まりに匹敵できるアプローチは他にない。また標準的なシリコン集積回路プロセシング技術は十分に開発されているので、標準的なＩＣプロセシング・ステップを、光／光電子結合システムの製造に最大限利用することが望ましい。ワイヤ・ボンディングに対する必要性を最小限にする一方で、ＣＭＯＳ回路を光電子デバイスと近接して一体化することによって、全体的な光／光電子信号プロセシング・パッケージの性能および生産効率を両方とも非常に増加させることができる。
【００１７】
これまで種々の方法が、電子および光電子機能を一体化させるために試みられてきたが、決して理想的な結果とはなっていない。シリコン上へのＧａＡｓ、およびＧａＡｓ上へのシリコンのヘテロ・エピタキシャル成長が検討されてきた。しかし数十年間の研究の後、結晶格子定数のミスマッチ、クロス・コンタミネーション、デバイス・プロセシングの非互換性、および２種類の材料の熱膨張係数の違いなどの基本的な問題があるために、この目標を商業規模で満足に実現することは、特に高性能のレーザ、光検出器、またはドライブ・エレクトロニクスが必要とされる場合に、阻まれてきた。エポキシ・キャスティング（完全に作製されたチップを一般的なエポキシ・キャスト内に搭載して、最終金属を堆積する（マルチ・チップ・モジュール））には問題が多い。たとえば高コスト、良好でない寄生、サイズ、信頼性、および歩留まりである。
【００１８】
フリップ・チップ・ボンディングは、チップの活性側を基板に向けて搭載するパッケージング技術である。この技術は、チップをひっくり返して、可融性ジョイントによって基板または他のチップに取り付けるものであるが、２つの異なるチップを互いに密接な電気および機械的な接触状態にして、寄生を減らし速度を向上させることができる。市販の装置は、この操作を、優れた信頼性および再現性で行なうことができる。低温度赤外（ＩＲ）検出器アレイが、シリコン読み出し回路とともにフリップ・チップされている。シリコン基板は、ＩＲ検出器アレイが検出する赤外波長に対して透明であるため、簡単な構成とすることができる。しかし最新のファイバ光ネットワークで使用される光波長（すなわち約１μｍ未満、通常は約８５０ｎｍ）に対しては、シリコンは不透明である。そのため、エッチングまたは他の手段によって基板を除去して、ＯＥデバイスへの光学アクセスを得る必要がある。光学活性領域を選択エッチングしてＯＥデバイス・アレイへの光路を設けることは、要求が厳しくて魅力のない製造ステップである。
【００１９】
さらに、赤外検出器は一般に、低速度システムであり、キロヘルツ速度で動作することが多い。このように低速度であるために、バルク・シリコン基板の寄生効果は事実上全く存在しない。しかし光通信システムは、ギガヘルツ・レートで、すなわち１００万倍高い周波数で動作する。このように高い速度では、シリコン基板の寄生が、消費電力、クロストーク、歪み、最大周波数およびノイズの領域において、かなり大きくなる。基板としてのシリコンのこれらの電気的限界は、使用される全ての光波長に対して当てはまる。したがって、所定の波長においてシリコンが透明であっても、高速の（複数ギガヘルツ）光通信システムの場合には理想的な基板ではない。
製造における考慮事柄
リンク・データ・レートが増加するにつれて、短いリンク距離では電気リンクに代わりに光リンクとなる。たとえば、多数のリンクが必要なバス・アーキテクチャなどの用途である。電気回路、光の供給源および検出器を組み合わせる光データ・リンクならびに光ファイバ・レセプタクルには、低コスト大量生産技術が要求される。低コストで高度に自動化された製造および試験技術は、プリント回路基板上の電子集積回路チップなどのコンポーネントのパッケージングに対して、エレクトロニクス産業において良く知られており利用することができる。これらの技術の特徴は、プリント回路基板の平坦な表面上でコンポーネントが取り付けられ、電気的に相互接続され、封入されるという点で「平面的」であることだと言える。
【００２０】
しかしこれらの高度に自動化された精密な方法は、これまで、集積回路チップおよび光電子デバイスを取り込み光電子デバイスを光ファイバに容易にアライメントして光相互接続を形成できる形態にパッケージングされる構造のアセンブリに、適用されることはなかった。光電子デバイスに対する光学アクセスを設けるだけでなく、集積回路チップを分離するために電気接続を設ける必要があるために、このようなパッケージの幾何形状が抑制されてきた。製造中に、３次元の複雑な操作が必要であり、低コストの自動化アセンブリおよび試験技術は、光データ・リンクの全てのコンポーネントのアセンブリングおよびパッケージングに含まれる全てのステップに適用できるわけではない。光電子デバイスおよび光ファイバのアライメントは、マニュアルまたは比較的高価なハイブリッド製造ステップである場合がある。
【００２１】
さらに、光電子デバイスを、光電子デバイスの制御に使用される関連する集積回路とパッケージングする最新の方法では、チップ規模のパッケージ・レベルでハンドリング、試験、およびバーン・インを行なうことができない。光電子デバイスは、「バーン・インする」（製品が遭遇し起こり得るどんな故障も引き起こすことが考えられる極端な条件をシミュレートするようにデザインされた条件でストレスをかける）ことができない。後の方のステージでバーン・インおよび試験を行なうと、コンポーネント−光電子デバイス・ダイ、集積回路ダイ、アライメント手段−を搭載してモジュールにアセンブリしたときに、完全にパッケージングされたコンポーネントの歩留まり損失が生じ、全体的なコストが高くなる。
【００２２】
したがって、光データ・リンク・モジュールをアセンブリする前の早い方のステージでの光電子デバイスおよび関連する集積回路チップの試験が可能なパッケージ・デザインにおいて使用できる、光結合およびアライメント方法が必要とされている。このようなデザインは、高度に自動化された低コストの製造技術によって製造できなくてはならず、エレクトロニクス産業において良く知られ高度に開発されている平面的製造方法を用いて製造することが好ましい。
【００２３】
さらに、望ましい光結合およびアライメント方法では、光／光電子相互接続パッケージ・デザインとして、厳密に規定されるかまたは要求の多い製造ステップの数が減り、ワイヤ・ボンドなどの故障が生じやすい部品の数が減り、廃熱の発生量が少なくなり、および／または熱に敏感な光電子デバイスから遠ざけるように廃熱を効果的に送る、光／光電子相互接続パッケージ・デザインが可能になる。またこのような光／光電子相互接続パッケージは、複数の標準に適合する必要もあると考えられる。標準としてはたとえば、光電子デバイス活性領域の間または光ファイバ・コアの間で精密に規定される規則的な間隔（たとえば２５０μｍピッチ）、光結合部の物理寸法、および信頼性特性（熱サイクリング、耐湿性、および機械的耐久性など）である。
【００２４】
加えて、望ましい光結合およびアライメント方法では、光電子デバイス・アレイと光ファイバ・アレイとの間の光信号をプロセシングするアレイ・フォーマットで製造することが可能な光／光電子相互接続パッケージが得られる。光ファイバは１×１２アレイまたは「リボン」で与えられることが多いが、はるかに大きな１および２次元のファイバ・アレイが開発中であり、使用され始めている。ネットワークの複雑さが増すにつれて、アレイ・サイズは成長するものと予想することができる。したがって有用なパッケージング・システムは、アレイを、簡単かつ拡張性のある方法でハンドリングするように構成される。データ・バンド幅に対する要求が増加することに呼応して、ネットワークは速度および接続数が増加している。ネットワークがサイズにおいて増加すると、ノード数が急激に増加する。と言うのは、複数のシステム間で接続部を作製し、バックアップおよび記憶機能を設け、冗長な経路を設け、フレキシブルなシステム動作を可能にする必要があるからである。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
発明の概要
本発明では、光ファイバと光電子デバイスとの間で光を結合させるための、および光ファイバと光電子デバイスとの間で光を結合させるために両者をアライメントするための、光電子デバイスおよび集積回路のパッケージ方法およびパッケージ・システムが記載される。本発明によって、前述したパッケージの結合およびアライメントならびに方法の不利点および欠点の多くが克服される。さらに本発明には、容易に製造することができ、個々の電子または光電子デバイス・コンポーネントのどちらの速度およびパワー性能も犠牲にしない光／光電子相互接続パッケージが含まれる。
【課題を解決するための手段】
【００２６】
本発明の光／光電子結合構造は、コアを含む光ファイバと、光電子デバイスたとえばレーザ、光検出器、または変調器と、略平行な上面および下面を有する透明絶縁基板とを含み、透明絶縁基板は、光ファイバと光電子デバイスとの間に、光路が光電子デバイスと光ファイバ・コアとの間を透明絶縁基板を通して描かれ上面および下面を通過するように、位置決めされている。透明絶縁基板は、その上面上に、導電性ボンドを通して光電子デバイスと電気通信する電気回路を含むシリコン薄層を有する。
【００２７】
本発明のさらなる目的は、このような光−光電子結合構造の製造方法を提供することである。本発明の方法は、
略平行な上面および下面を有する透明絶縁基板を提供するステップと、
透明絶縁基板の上面の少なくとも一部上にシリコン薄層を形成するステップと、
シリコン層内に電気回路を形成するステップと、
光電子デバイスを透明絶縁基板の上面に、電気回路と電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップと、
光ファイバを透明絶縁基板の背面上に、光路が光電子デバイスと光ファイバ・コアとの間を透明絶縁基板を通して描かれるように、搭載するステップと、を含む。
【００２８】
本発明を実施する際には、シリコン薄層が搭載された透明絶縁基板は、極薄シリコン・オン・サファイア基板を含んでいても良い。
【００２９】
シリコン層内の電気回路は、通常ＣＭＯＳデバイスであるが、用途に適していればどんな形態であっても良い。特に好ましいＣＭＯＳデバイスとしては、ＶＣＳＥＬドライバ、光検出器用の受信器回路、および他の信号／データ・プロセシングおよびスイッチング回路が挙げられる。
【００３０】
好ましい光電子デバイスは、発光デバイスたとえばレーザおよびダイオード、光検出デバイスたとえば光検出器、ならびに光変調器たとえば量子井戸変調器である。好ましい発光光電子デバイスはＩＩＩ−Ｖ材料で作製され、好ましい光検出デバイスはＩＩＩ−Ｖ、ＩＶおよびＩＩ−ＶＩ材料で作製される。赤外および可視光に対しては、特に好ましい発光デバイスはＧａＡｓ基板上に作製され、光検出デバイスはＧａＡｓ、ＩｎＧａＡｓ、Ｓｉ、またはＧｅで作製される。本発明を実施する際には、複数のタイプの材料からなる光電子デバイスを、ハイブリッド・モジュールに取り入れることが好都合である。たとえば、好都合な組み合わせには、ＩＩ−ＶＩベースの光検出器入力（たとえばＨｇＣｄＴｅで作製される）を入力として、ＩＩＩ−ＶベースのＶＣＳＥＬ出力（たとえばＧａＡｓで作製される）と組み合わせたものが含まれる。
【００３１】
他の態様においては、本発明によって、透明絶縁基板に基づく光／光電子結合構造であって、光電子デバイス制御および他の機能をもたらす電気回路が、透明基板にボンディングされた１つまたは複数の集積回路チップ上に存在する、光／光電子結合構造が提供される。このような光インターフェースは、コアを含む光ファイバを含む；第１の導電性ボンドによって透明絶縁基板に取り付けられる光電子デバイスであって、透明絶縁基板は略平行な上面および下面を有する、光電子デバイス；透明絶縁基板は、光ファイバと光電子デバイスとの間に、光路が光電子デバイスと光ファイバ・コアとの間に透明絶縁基板を通して描かれ透明絶縁基板の上面および下面を通過するように、位置決めされる；透明絶縁基板の上面は、その上に導電性トレースを有する；集積回路チップ内に形成される電気回路であって、集積回路チップは、第２の導電性ボンドによって透明絶縁基板の上面に取り付けられる、電気回路；電気回路は、第１および第２の導電性ボンドと導電性トレースとを通して、光電子デバイスと電気通信している。光電子デバイスは、レーザ、発光ダイオード、光検出器、および変調器からなる群から選択され、ＶＣＳＥＬが特に興味深い。
【００３２】
これまでのアプローチの限界を克服するために、本発明では、光電子デバイスに対する光ファイバの簡単なパッシブ・アライメントを有する光／光電子結合システムと、電子、光電子、および光学機能の高レベルの一体化とを説明する。システムによって、損失が低く電気寄生が低い高レートの光送信が与えられる。
【００３３】
一態様においては、本発明によって、
光ファイバ・コネクタ内に保持された光ファイバであって、
光ファイバ・コネクタは、一対のガイド・ホールを含む第１のアライメント手段を有し、
光ファイバは、第１のアライメント手段に対する精密な位置関係で保持される、光ファイバと、
透明絶縁基板上に搭載された光電子デバイスであって、
透明絶縁基板は、略平行な上面および下面を有し、光ファイバと光電子デバイスとの間に、光路が光電子デバイスと光ファイバとの間に透明絶縁基板を通して設けられて上面および下面を通過するように、位置決めされ、
透明絶縁基板は、第１のアライメント手段に対応する一対のガイド・ホールを含む第２のアライメント手段を有し、
光電子デバイスは、第２のアライメント手段に対する精密な位置関係で透明絶縁基板上に搭載される、光電子デバイスと、
第１および第２のアライメント手段と相補的な一対のガイド・ピンを含むアライメント部材であって、それによって、アライメント部材が第１および第２のアライメント手段と結合されたときに光ファイバと光電子デバイスとがアライメントされる、アライメント部材と、が提供される。
【００３４】
光／光電子結合システムにおいては、光電子デバイスは、導電性ボンドによって透明絶縁基板にボンディングされ、透明絶縁基板上の電気回路と電気通信している。電気回路は、透明絶縁基板上の薄いシリコン層内に存在していても良いし、または透明絶縁基板にフリップ・チップ・ボンディングされた集積回路チップ内に存在していても良い。
【００３５】
好ましい実施形態においては、透明絶縁基板は、サファイアおよびガラスからなる群から選択される。ある実施形態においては、透明絶縁基板はサファイアであり、薄いシリコン層は極薄シリコン・オン・サファイア層である。基板ガイド・ホールは、紫外線レーザ穿孔によって形成しても良い。
【００３６】
他の態様においては、本発明によって、光電子デバイスのアレイを光ファイバのアレイに結合させる光−光電子結合構造の製造方法が提供される。一実施形態においては、本方法は、以下の一般的なステップを含む（これらは以下の順序で行なっても良いし異なる順序で行なっても良い）：
略平行な第１および第２の表面を有する透明絶縁基板を提供するステップと、
透明絶縁基板の第１表面の少なくとも一部上にシリコン薄層を形成するステップと、
シリコン層内に電気回路を形成するステップと、
第１の表面上にアライメント参照マークを設けるステップと、
透明絶縁基板内にガイド・ホールを（ＵＶレーザ穿孔または他の好適な方法によって）、アライメント参照マークに対する精密な位置関係で穿孔するステップと、
光電子デバイスを透明絶縁基板の第１の表面上に、電気回路と電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップであって、光電子デバイスは、アライメント参照マークに対する精密な固定位置関係で透明絶縁基板上に搭載されるステップと、
一体化された電子／光電子モジュール支持部材を、電気接続を与えるように設けられかつ基板ガイド・ホールに対して相補的なガイド・ピンを支持する、支持部材上に、搭載して嵌め合わせるステップと、
相補的なガイド・ホールを有する光ファイバ・コネクタをガイド・ピン上に搭載して嵌め合わせることによって、光ファイバを光電子デバイスとアライメントするステップ。
【００３７】
他の実施形態においては、本方法は、以下の一般的なステップを含む（これらは以下の順序で行なっても良いし異なる順序で行なっても良い）：
略平行な上面および下面を有する透明絶縁基板を提供するステップと、
透明絶縁基板内にガイド・ホールを穿孔するステップと、
導電性経路とアライメント参照マークとを、透明絶縁基板の上面上に形成するステップと、
透明絶縁基板内にガイド・ホールを（ＵＶレーザ穿孔または他の好適な方法によって）、参照マークに対する精密な位置関係で穿孔するステップと、
集積回路チップを、透明絶縁基板の上面にボンディングするステップと、
光電子デバイスを透明絶縁基板の上面に、導電性経路によって集積回路チップと電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップであって、光電子デバイスは、アライメント参照マークに対する精密な固定位置関係で透明絶縁基板上に搭載されるステップと、
一体化された電子／光電子モジュール支持部材を、電気接続を与えるように設けられかつ基板ガイド・ホールに対して相補的なガイド・ピンを支持する、支持部材上に、搭載して嵌め合わせるステップと、
相補的なガイド・ホールを有する光ファイバ・コネクタをガイド・ピン上に搭載して嵌め合わせることによって、光ファイバを光電子デバイスとアライメントするステップ。
【００３８】
これまでのアプローチの限界を克服するために、本発明では、エレクトロニクス産業で十分に開発されている低コストで高容量の技術を用いてスモール・スケール光／光電子相互接続パッケージを製造することができる、簡単な結合およびアライメント方法が提供される。スモール・スケール・パッケージの幾何形状によって、本質的に平面的製造プロセス・フローが可能になる。集積回路を有する光電子デバイスをパッケージする先行技術の方法とは対照的に、スモール・スケール・パッケージを、好都合な幾何形状でデザインすることができる。
【００３９】
スモール・スケール光電子パッケージには、透明電気絶縁性基板にフリップ・チップ・ボンディングされた光電子デバイスが含まれる。光電子デバイスへの光学的アクセスが、透明絶縁基板を通して得られる。透明絶縁基板は、光電子デバイスを保護するための「窓」として機能する。スモール・スケール・パッケージは、デバイス品質のシリコン薄層を含む１つまたは複数の領域が形成された透明絶縁基板を含む集積回路チップの前面（電子回路搭載面）にフリップ・チップ・ボンディングされた光電子デバイスを含んでいても良い。薄いシリコン層内に形成される電子デバイスは、光電子デバイスの制御に必要な回路、たとえばＶＣＳＥＬドライバ、光検出器信号増幅器、および任意に種々の他の機能性たとえばＥＥＰＲＯＭメモリ、加えてチップ上に集積される任意の受動デバイスを含む。
【００４０】
スモール・スケール光電子パッケージは、１つの光電子デバイスを含んでいても良いし、多くの光電子デバイスのアレイを含んでいても良い。これらの光電子デバイスは、全て同じタイプであっても良いし異なるタイプであっても良い。したがってパッケージを用いて、光受信器（たとえば光検出器）、光変調器、発光体（たとえば、レーザもしくは発光ダイオード）、または光送受信器（光検出器およびレーザ）を作製しても良い。スモール・スケール光電子パッケージはさらに、このような光電子デバイスを光ファイバにアライメントするためのアライメント手段を含む。
【００４１】
スモール・スケール・パッケージは、高容量の自動化技術を用いて通常または通常よりも速い動作速度で、製造、バーン・イン、および試験することができる。スモール・スケール光電子パッケージは、自動化ピック・アンド・プレース機器を用いてパッケージと嵌め合わせることができる試験用ソケットを用いて、試験することができる。試験用ソケットによって、光電子デバイスが光ファイバまたは導波管とパッシブ・アライメントされ、ボンディング・パッドがスモール・スケール・パッケージ内のＢＧＡ形式の電気接続部と嵌め合わされ、集積回路チップの電気性能と光電子デバイスの電気および光学的性能が試験される。製造ラインは完全に標準化されていても良いが、試験用ソケットは、それらを用いて試験される特定のスモール・スケール光電子パッケージ用にデザインされる。したがってスモール・スケール・パッケージに含まれる機能性が大きく変動することは、アセンブリ・ラインに対する最小限の簡単な変更によって吸収することができる。と言うのは、試験用ソケット（比較的小さくて簡単である）は必要に応じて修正されるからである。
【００４２】
本発明によって、スモール・スケール光電子パッケージおよびこのパッケージの製造方法が提供される。本発明の例としては以下のものが挙げられる：
垂直キャビティ表面発光レーザ（ＶＣＳＥＬ）用パッケージであって、ＶＣＳＥＬからの放出光を信号送信用の光ファイバ内へ効率良く結合させるためのパッケージ；
光検出器用のパッケージであって、光ファイバからの放出光を信号受信用の光検出器の活性領域内へ効率よく結合させるためのパッケージ；
次の物を含むパッケージを含む光送受信器、（ｉ）信号受信用の光検出器を含む第１アレイの光電子デバイス；（ｉｉ）信号送信用の発光デバイス（たとえばレーザ、発光ダイオード）を含む第２アレイの光電子デバイス；（ｉｉｉ）第１および第２アレイの光電子デバイスが両方ともフリップ・チップ・ボンディングされる共通の透明絶縁基板；（ｉｖ）透明絶縁基板上の薄いシリコン層内に形成され、第１および第２アレイの光電子デバイスと電気通信するＣＭＯＳ電気回路；（ｖ）第１アレイの光電子デバイスを対応する第１アレイの光ファイバとアライメントさせ、第２アレイの光電子デバイスを対応する第２アレイの光ファイバとアライメントさせるためのアライメント手段。
【００４３】
本発明の光−光電子結合構造では、光電子デバイスがフリップ・チップ・ボンディングされる透明絶縁基板の上面の選択領域上の薄いシリコン層内に形成される制御ＣＭＯＳ回路にフリップ・チップ・ボンドを通して電気接続される光電子デバイス、すなわち一体化された「フリップ・チップ光電子／シリコン・オン・インシュレータ・モジュール」を用いる。フリップ・チップ光電子／シリコン・オン・インシュレータ・モジュールは、光ファイバ搭載キャリア上に、光路が光電子デバイスと光ファイバ・コアとの間に描かれて透明絶縁基板を通過するように、搭載される。
【００４４】
一態様においては、本発明によって、１つまたは複数の光電子デバイスを含む光電子スモール・スケール・パッケージであって、光電子デバイスは透明絶縁基板の上面に、光電子デバイスに対する光学的なアクセスが透明絶縁基板を通過するように、フリップ・チップ・ボンディングされる、光電子スモール・スケール・パッケージと、透明絶縁基板に、光電子デバイスに対する精密な空間関係で取り付けられる光ファイバ・パッシブ・アライメント手段と、が提供され、透明絶縁基板はその上面に、光電子デバイスと電気的に接触する電子デバイスが内部に形成されたシリコン薄膜を含む少なくとも１つの領域を有する。ＰＣＢ様の支持部材が、透明絶縁基板を搭載するように構成される。熱伝導性の支持部（透明絶縁基板と、基板に対するＰＣＢ様の支持部材とを搭載する）が、シリコン電子デバイスから熱を除去するように構成される。好ましい実施形態においては、透明絶縁基板上の薄いシリコン膜には、極薄シリコン・オン・サファイアが含まれる。光電子デバイスは、光信号を送信、受信、または操作する種々のデバイス（たとえば光検出器およびレーザ）から選択しても良い。アライメント手段は望ましくは、プラスチックからモールドされ、ファイバ光フェルール・ガイド・ピン（たとえばＭＴコネクタに付随するガイド・ピン）を保持するように構成される、精密アライメント挿入部を含む。
【００４５】
他の態様においては、本発明によって、
１つまたは複数の光電子デバイスを透明絶縁基板の上面に、光電子デバイスに対する光学的なアクセスが透明絶縁基板を通過するように、フリップ・チップ・ボンディングするステップと、
光ファイバ・パッシブ・アライメント手段を、透明絶縁基板に、光電子デバイスに対する精密な空間関係で取り付けるステップと、を含む光電子スモール・スケール・パッケージの製造方法が提供される。
【００４６】
他の態様においては、本発明によって、
アライメント参照マークを、透明絶縁基板上に形成するステップと、
１つまたは複数の光電子デバイスを透明絶縁基板の上面に、光電子デバイスに対する光学的なアクセスが透明絶縁基板を通過するように、フリップ・チップ・ボンディングするステップであって、光電子デバイスがアライメント参照マークに対して固定位置で位置決めされる、ステップと、
光ファイバ・パッシブ・アライメント部材を、透明絶縁基板に、アライメント参照マークに対して固定位置で取り付けるステップと、を含むスモール・スケール光電子パッケージの製造方法が提供される。
【００４７】
好ましくはアライメント部材が、（１）精密ガイド・ピン・ホルダ、（２）ガイド・ピン、および（３）精密穿孔ガイド・ホールから選択される。
【００４８】
他の態様においては、本発明は、スモール・スケール・パッケージを試験用ソケットと係合させることであって、試験用ソケットおよびスモール・スケール・パッケージは相補的な電気および光接続構造を有し、試験用ソケットは電気および光信号の発生および検出能力を有する、係合させることと、スモール・スケール・パッケージの電気および光応答を試験することと、によってスモール・スケール光電子パッケージを試験する方法である。本方法はさらに、パッケージを、少なくともスモール・スケール・パッケージが通常の使用下でさらされる条件と同様に厳しい条件に、パッケージの応答を試験する前にさらすことを含む。
【発明を実施するための最良の形態】
【００４９】
好ましい実施形態の詳細な説明
定義
本明細書で用いる場合、以下の用語は次のように定義する。
【００５０】
本発明を実施する際に有用な「透明絶縁基板」には、その上に電子回路に適したシリコン層が形成できる透明電気絶縁基板だけでなく、集積回路チップへのボンディングに良く適した透明電気絶縁基板たとえばガラスが含まれる。
【００５１】
共通の絶縁透明基板上でシリコンおよび光電子デバイスを一体化することは、透明絶縁基板上にシリコンＣＭＯＳデバイスを形成するための効果的な方法を用いることを必要とする。このようなシリコン・オン・サファイア・デバイスの例およびその作製方法が、以下の文献に記載されている。米国特許第５，４１６，０４３号（「極薄シリコン・オン・サファイア・ウェハ上に作製された最小電荷ＦＥＴ（Ｍｉｎｉｍｕｍ  ｃｈａｒｇｅ  ＦＥＴ  ｆａｂｒｉｃａｔｅｄ  ｏｎ  ａｎ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｗａｆｅｒ）」）、米国特許第５，４９２，８５７号（「単一極薄シリコン・オン・サファイア・チップ上の高周波無線通信システム（Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ｗｉｒｅｌｅｓｓ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｓｉｎｇｌｅ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｃｈｉｐ）」）、米国特許第５，５７２，０４０号（「単一極薄シリコン・オン・サファイア・チップ上の高周波無線通信システム（Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ｗｉｒｅｌｅｓｓ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｓｉｎｇｌｅ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｃｈｉｐ）」）、米国特許第５，５９６，２０５号（「単一極薄シリコン・オン・サファイア・チップ上の高周波無線通信システム（Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ｗｉｒｅｌｅｓｓ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｓｉｎｇｌｅ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｃｈｉｐ）」）、米国特許第５，６００，１６９号（「極薄シリコン・オン・サファイア・ウェハ上に作製された最小電荷ＦＥＴ（Ｍｉｎｉｍｕｍ  ｃｈａｒｇｅ  ＦＥＴ  ｆａｂｒｉｃａｔｅｄ  ｏｎ  ａｎ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｗａｆｅｒ）」）、米国特許第５，６６３，５７０号（「単一極薄シリコン・オン・サファイア・チップ上の高周波無線通信システム（Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ｗｉｒｅｌｅｓｓ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｓｉｎｇｌｅ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｃｈｉｐ）」）、米国特許第  ５，８６１，３３６号（「単一極薄シリコン・オン・サファイア・チップ上の高周波無線通信システム（Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ｗｉｒｅｌｅｓｓ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｓｉｎｇｌｅ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｃｈｉｐ）」）、米国特許第５，８６３，８２３号（「シリコン・オン・インシュレータ内のセルフ・アライメントされたエッジ制御（Ｓｅｌｆ−  ａｌｉｇｎｅｄ  ｅｄｇｅ  ｃｏｎｔｒｏｌ  ｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）」）、米国特許第５，８８３，３９６号（「単一極薄シリコン・オン・サファイア・チップ上の高周波無線通信システム（Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ｗｉｒｅｌｅｓｓ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｓｉｎｇｌｅ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｃｈｉｐ）」）、米国特許第５，８９５，９５７号（「極薄シリコ���・オン・サファイア・ウェハ上に作製された最小電荷ＦＥＴ（Ｍｉｎｉｍｕｍ  ｃｈａｒｇｅ  ＦＥＴ  ｆａｂｒｉｃａｔｅｄ  ｏｎ  ａｎ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｗａｆｅｒ）」）、米国特許第５，９２０，２３３号（「スプリアス・サイド・バンドを減らすためのサンプリング回路を含むフェーズ・ロックされたループ（Ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ  ｉｎｃｌｕｄｉｎｇ  ａ  ｓａｍｐｌｉｎｇ  ｃｉｒｃｕｉｔ  ｆｏｒ  ｒｅｄｕｃｉｎｇ  ｓｐｕｒｉｏｕｓ  ｓｉｄｅ  ｂａｎｄｓ）」）、米国特許第５，９３０，６３８号（「極薄シリコン・オン・インシュレータ上の低寄生抵抗の作製方法（Ｍｅｔｈｏｄ  ｏｆ  ｍａｋｉｎｇ  ａ  ｌｏｗ  ｐａｒａｓｉｔｉｃ  ｒｅｓｉｓｔｏｒ  ｏｎ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）」）、米国特許第５，９７３，３６３号（「極薄シリコン・オン・インシュレータ上の短Ｐチャネル長のＣＭＯＳ回路（ＣＭＯＳ  ｃｉｒｃｕｉｔｒｙ  ｗｉｔｈ  ｓｈｏｒｔｅｎｅｄ  Ｐ−ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ  ｏｎ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）」）、米国特許第５，９７３，３８２号（「極薄半導体オン・インシュレータ（Ｃａｐａｃｉｔｏｒ  ｏｎ  ｕｌｔｒａｔｈｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）」）、および米国特許第６，０５７，５５５号（「単一極薄シリコン・オン・サファイア・チップ上の高周波無線通信システム（Ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ  ｗｉｒｅｌｅｓｓ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｓｉｎｇｌｅ  ｕｌｔｒａｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ  ｃｈｉｐ）」）。「極薄シリコン・オン・インシュレータ」または「極薄ＳＯＩ」は、単結晶の透明絶縁基板たとえばサファイアまたはスピネル上にシリコンの高品質薄膜を備える複合基板を指す。「極薄シリコン・オン・サファイア」または「ＵＴＳｉ」は、単結晶サファイア上にシリコンの高品質薄膜を備える複合基板を指す。これらの複合基板は、先に参照した米国特許第５，４１６，０４３号；米国特許第５，４９２，８５７号；米国特許第５，５７２，０４０号；米国特許第５，５９６，２０５号；米国特許第５，６００，１６９号；米国特許第５，６６３，５７０号；米国特許第５，８６１，３３６号；米国特許第５，８６３，８２３号；米国特許第５，８８３，３９６号；米国特許第５，８９５，９５７号；米国特許第５，９２０，２３３号；米国特許第５，９３０，６３８号；米国特許第５，９７３，３６３号；米国特許第５，９７３，３８２号；および米国特許第６，０５７，５５５号に記載される方法によって作製され処理される。通常は、「極薄」シリコン膜の特徴は、厚みが約１５０ｎｍ未満であるということである。上で列挙した特許に記載される方法によって、透明絶縁基板たとえば人工サファイア・ウェハ上の極めて薄いシリコン層内に、電子デバイスを形成することができる。この「極薄」シリコン層では、絶縁基板の利点が最大限になっており、単一チップ上に多機能を集積することできる。厚いシリコンの場合に必要とされた従来のトランジスタ絶縁ウェルは不必要であり、トランジスタ・プロ��シングは簡単化され、回路密度は増大している。
【００５２】
本発明は、一般的な透明基板に適用することができる。光／光電子結合構造の文脈において、「透明基板」は、対象とする波長において、信号伝達目的に十分な光を伝える基板材料である。多くの最新のファイバ光学システムで用いられる波長、たとえば約８５０ｎｍの範囲において、シリコンは不透明であると考えられる。サファイアは、いくつかの他の酸化物材料たとえばスピネルと同様に、この波長において透明である。
【００５３】
本発明のＯＥ／ＩＣパッケージの好ましい実施形態では、これまでのアプローチの限界を克服するために、透明絶縁基板上のシリコン内に形成された制御ＣＭＯＳ回路と一体化された光電子デバイスを用いる。好ましい方法は、米国特許出願第０９／６５８，２５９号「一体化された電子−光電子デバイス（Ｉｎｔｅｇｒａｔｅｄ  Ｅｌｅｃｔｒｏｎｉｃ−Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ）」（２０００年９月８日に出願）に記載されている。なお、この文献の開示は本明細書に援用されている。この出願では、透明絶縁基板上に成長したシリコン薄層内に形成された高密度、高速ＣＭＯＳデバイスを、フリップ・チップ・ボンディングの技術を用いて光電子デバイスと一体化する方法が開示されている。制御回路に対しては、支持絶縁基板（たとえばサファイアまたはスピネルなどの結晶性酸化物材料）上の薄い単結晶シリコン層を備える複合基板を用いる利点としては、帯電した活性領域と基板との間の寄生容量が実質的に減ること、および隣接する能動デバイス間を流れるリーク電流が効果的に除去されることが挙げられる。これらの利点は、高周波数での動作に対して特に明瞭である。さらに、サファイアは、非常に広い範囲の光学波長に対して透明であり、優れた光学均質性を有する。サファイアの熱膨張係数とＧａＡｓのそれとのマッチングが近い。またサファイアは、優れた電気絶縁物であるとともに適度な熱伝導体である。基板が透明であるために、一体化された電子／光電子モジュールを、各ＯＥデバイスへのワイヤ・ボンドを必要とせずにフリップ・チップ・プロセスを用いて製造することができる。
【００５４】
代わりに他の透明絶縁基板を用いても良い。種々のガラスが、透明絶縁基板の他の例となる。ガラスは、サファイアと同じように単結晶基板というわけではないため、シリコン層をガラス基板上に設けること（シリコンは高速ＣＭＯＳ回路に適している）が技術的に難しい。しかしこのようなシリコン層は、以前に記述されている（Ｇ．リウ（Ｇ．Ｌｉｕ）ら、「短時間、低温プロセシングを用いたコーニング７０５９ガラス基板上の単結晶シリコン薄膜トランジスタ（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ  ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｏｎ  Ｃｏｒｎｉｎｇ  ７０５９  ｇｌａｓｓ  ｓｕｂｓｔｒａｔｅｓ  ｕｓｉｎｇ  ｓｈｏｒｔ  ｔｉｍｅ，ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｐｒｏｃｅｓｓｉｎｇ）」（アプライド・フィジックス・レターズ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ）６２（２０）、１９９３年５月１７日、２５５４−２５５６ページ）、Ｇ．リウ（Ｇ．Ｌｉｕ）ら、「低温瞬時熱アニールによるアモルファス・シリコン膜の選択領域結晶化（Ｓｅｌｅｃｔｉｖｅ  ａｒｅａ  ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｏｆ  ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ  ｆｉｌｍｓ  ｂｙ  ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）」（アプライド・フィジックス・レターズ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）５５（７）、１９８９年８月１４日、６６０−６６２ページ）。したがって薄膜シリコン・オン・グラスは、透明絶縁基板を用いてシリコン回路を光−光電子のインターフェース内へ集積する代替技術である。
【００５５】
米国特許出願第０９／６５８，２５９号「一体化された電子−光電子デバイス（Ｉｎｔｅｇｒａｔｅｄ  Ｅｌｅｃｔｒｏｎｉｃ−Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ）」（２０００年９月８日出願）（すでに引用され援用されている）に開示されたフリップ・チップ・ボンディング法によって一体化された一体化電子／光電子モジュール（極薄シリコン・オン・インシュレータ内に光電子デバイスおよびＣＭＯＳ回路を備える）を、ここでは「フリップ・チップ光電子／極薄シリコン・オン・サファイア・モジュール」または「フリップ・チップ光電子／シリコン・オン・インシュレータ・モジュール」と言う。
【００５６】
ＲＦ回路に対して使用されているアプローチでは、シリコン、ＧａＡｓ、または他の好適な基板内に形成された集積回路を、ガラス基板にフリップ・チップ・ボンディングしている（「受動的な一体化を用いる高度ＲＦパッケージング（Ａｄｖａｎｃｅｄ  ＲＦ  Ｐａｃｋａｇｉｎｇ  Ｕｓｉｎｇ  Ｐａｓｓｉｖｅ  Ｉｎｔｅｇｒａｔｉｏｎ）」（Ｄ．ペダー（Ｄ．Ｐｅｄｄｅｒ）、マイクロ・テック（Ｍｉｃｒｏ  Ｔｅｃｈ）２００１ペーパーｄｊｐ−０，１、２００１年１月）、「大量用途のための薄膜ＲＦモジュール・デザイン（Ｔｈｉｎ  Ｆｉｌｍ  ＲＦ  Ｍｏｄｕｌｅ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｈｉｇｈ  Ｖｏｌｕｍｅ  Ａｐｐｌｉｃａｔｉｏｎｓ）」（Ｍ．Ｊ．ロビンソン（Ｍ．Ｊ．Ｒｏｂｉｎｓｏｎ）らＩＥＥＥ学会（ＩＥＥＥ  Ｃｏｌｌｏｑ．））、「マイクロ波およびｍｍ波周波数におけるパッケージングおよび相互接続（Ｐａｃｋａｇｉｎｇ  ａｎｄ  ｉｎｔｅｒｃｏｎｎｅｃｔｓ  ａｔ  ｍｉｃｒｏｗａｖｅ  ａｎｄ  ｍｍ−ｗａｖｅ  ｆｒｅｑｕｅｎｃｉｅｓ）」（ロンドン、２０００年６月２６日））。これらのＲＦデバイスでは、ガラス基板を、能動回路にさらに接近させて集積すべき比較的大きな受動デバイス（特にインダクタ）に対して用いている。しかし本発明を実施する際には、ガラス基板が透明であるために、このガラス上フリップ・チップ・シリコンＩＣ技術を、シリコン回路を光−光電子インターフェース内に集積するために用いることができる。
【００５７】
「ガラス基板」は、高品質基板、平坦、平滑、および光吸収欠陥フリーとして作製できるものであればどんなガラス材料も用いる。高品質ガラスは、フラット・パネル・ディスプレイ産業で使用されているためにその上に導電トレース（たとえば酸化インジウム・スズ）がすでにパターニングされた状態で、比較的安価で容易に入手することができる。このようなフラット・パネル・ディスプレイ・ガラスは、本発明を実施する際に有用である。１つまたは複数の集積回路チップをガラス基板上に搭載する技術は知られており、この技術を用いて機能性を光−光電子インターフェース構造に付加することができる。
【００５８】
「光電子デバイス」は、光を検出し、放出し、変調し、または操作するデバイスを指す。例示的な光電子デバイスとしては（これらに限定されないが）、レーザ、発光ダイオード、光検出器、および光変調器がある。
【００５９】
「ＣＭＯＳデバイス」は、シリコン内に作製されるＭＯＳＦＥＴなどの相補形金属酸化物半導体デバイスを指す。シリコン・ベースＣＭＯＳ技術は、極めて高密度のデバイスを常に高い歩留まりで実現することができる。
【００６０】
「導電性ボンド」および「導電性コンタクト」は、第１の基板の表面と第２の基板の表面との間に直接配置された領域または金属、合金、もしくは他の導電性の材料によって形成される２つの異なる基板間のボンドを指す。ワイヤ・ボンドと比べると、導電性ボンドは、電気的寄生効果の寄与がはるかに少ない（そうでなければ、この効果によって、複数の基板を含むシステム内での高速動作が制限される）。導電性ボンド材料は、特定の用途に対して適しているように選択する。基板間の相互接続を数個しか含まないスモール・スケール・システムの場合には、導電性粘着剤たとえば銀エポキシを用いても良い。接続部をもっと多く含む大規模用途の場合には、フリップ・チップ・ボンディングが好ましい。フリップ・チップ・ボンディングで用いる材料は、マイクロエレクトロニクス製造技術で良く知られている基準に従って選ぶことができる（たとえばＫ．Ｗ．グーセン（Ｋ．Ｗ．Ｇｏｏｓｓｅｎ）ら、ＩＥＥＥフォトニクス・テクノロジー・レターズ（Ｐｈｏｔｏｎｉｃｓ  Ｔｅｃｈｎｏｌ．Ｌｅｔｔ）、第５巻（７）、７７６−７７８ページ、１９９４年）、より最近では、プウ（Ｐｕ）ら、ジャーナル・オブ・セレクテッド・トピックス・イン・カンタム・エレクトロニクス、第５巻、第２号、２０１−２０７ページ、１９９９年（Ｊ．Ｓｅｌｅｃｔｅｄ  Ｔｏｐｉｃｓ  Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ、Ｖｏｌ．５，Ｎｏ．２，ｐａｇｅｓ２０１−２０７，１９９９）。導電性ボンドまたはコンタクトは、その電流を運ぶ役目に加えて、粘着性または構造機能を有していても良いし有していなくても良い。
【００６１】
「ボンディング・パッド」は、ここで用いる場合、電子または光電子デバイスの表面上の所定のパターン内に、デバイスと電気通信する状態で形成された導電性材料の領域を指す。ボンディング・パッドは、導電性ボンドを形成するために用いられる。またはボンディング・パッドは、ワイヤ・ボンドが取り付けられるパッドとして機能しても良い。本発明の一部の実施形態では、ボンディング・パッドを、フリップ・チップ・ボンディング・ステップに対して直接用いても良い。その場合、ボンディング・パッドを、物理的に接触させて、熱および／または圧力にさらし、その結果、ボンディング・パッドが溶けて導電性の物理結合が形成される。他の実施形態では、ボンディング・パッドに、「ソルダ・ボール」を設けても良い。ハンダ・ボールは、熱および／または圧力にさらすと溶けて導電性の物理結合を２つのボンディング・パッド間に形成するように選ばれた材料である
頭文字「ＢＧＡ」は、「ボール・グリッド・アレイ」を指す。ボール・グリッド・アレイは、ほぼ球形の導電性バンプのアレイであり、プリント回路基板上の導電トレースとその上に搭載されたコンポーネントとの間の電気的相互接続を形成するためのものである。「ＣＳＰ」は、チップ・スケール・パッケージを指す。「ＯＥ」は、光電子デバイスを指す。「ＩＣチップ」は、ＯＥ用の電気制御回路が搭載された集積回路チップを指す（ＯＥが別個のＯＥチップ上にあるか同じＩＣチップ上に形成されているかによらない）。
【００６２】
「位置合わせされている」は、光信号を低損失で送信するように十分良好にアライメントされた光電子デバイス−光ファイバ対またはこのような対の組を指す。
【００６３】
最新の光学システムでは、光ファイバ・アレイは通常、種々のハウジングまたは搭載構造たとえば光フェルールおよびＶ溝基板によって互いに正確に離間配置された関係でファイバを保持するハウジングまたはコネクタ内に搭載されている。ＭＴ「機械的に移動可能な」フェルールが、ＭＴコネクタで用いる光ファイバ・アレイ用の標準化されたハウジングである。その内部では、光ファイバが高精度に離間配列で配置され、また光ファイバに、ガイド・ホールおよびアライメントまたはガイド・ピンによって第２のアレイのＯＥデバイスまたはファイバとアライメントするための機械的手段が設けられている。光／光電子結合デバイスが、簡単な方法でＭＴまたは他の標準化されたコネクタと結合でき、その結果、既存の光ネットワーク内に組み入れることができ、また光ファイバ・コアを光電子デバイスと精密にアライメントするというのは、非常に有利である。
【００６４】
「メカニカル・アライメント部材」はここでは、第１の構造を、第２の構造内の相補的なメカニカル・アライメント部材を用いてパッシブ・アライメントするための機械的構造たとえばガイド・ピンまたはガイド・ホールを指す。
【００６５】
ここで用いる場合、「集積回路チップ」および「ＣＭＯＳチップ」という表現は、光電子デバイスを制御する機能を含みおよび光信号送信プロセスを管理（ｍａｎａｇｅ）または拡大するのに必要な他の機能も含み得る電気回路が搭載されたチップまたは電子基板を指す。「集積回路チップ」は通常シリコンであるが、シリコン、ＧａＡｓ、ＳｉＧｅなどから選んでも良い。シリコン集積回路チップのシリコン層内の電子回路は通常、ＣＭＯＳデバイスであるが、用途に適していれば電子回路はどんな形態であっても良い。特に好ましいＣＭＯＳデバイスとしては、ＶＣＳＥＬドライバ、光検出器用の受信器回路、ならびに他の信号／データ処理、増幅、およびスイッチング回路が挙げられる。多数のこのように良く知られた回路が、集積回路設計者にとっては利用可能であり、特定の光インターフェース用途に適したものが選択される。
ＩＣ／ＯＥパッケージ
本発明のスモール・スケール集積回路／光電子パッケージング構造および方法は、透明絶縁基板を中心要素として用いることに基づいている。透明絶縁基板は、導電性トレースおよび電気回路たとえばドライバ、信号処理回路などを有し、これらは、（ａ）たとえば前述した極薄シリコン・オン・サファイアまたはガラス上薄膜技術によってシリコンの薄層を形成し、その内部に電気デバイスおよび回路を形成した領域を用いて、および／または（ｂ）１つもしくは複数の集積回路チップを、導電性ボンドによってたとえばフリップ・チップ・ボンディングによって取り付けることによって、設けられている。
【００６６】
本発明を、図を参照して詳細に説明する。一連の図において、同様の数字は同様の構造を指す。図は、概して説明的なものであり、一定比率または実際の割合で示されてはいない。図の全体を通して、ｘ、ｙ、およびｚは、構造を見ている方向が示されるように一貫した方位で与えられている。一般に、ｘは、光電子デバイスの１×ｎアレイを規定する線に沿う方向として定義され、ｙは、そのアレイに垂直な方向であり、ｚは、メカニカル・アライメント部材に平行で光出力表面に垂直な方向である。
【００６７】
本発明を実施する際、個々のファイバまたはファイバ・アレイを、個々の光電子（ＯＥ）デバイスまたはＯＥデバイス・アレイに、１本のファイバ／１個のＯＥデバイスの関係で光学的に接続しても良い。またはファイバは、複数本のファイバが１個のＯＥデバイスと光学的にインターフェースするファイバの束として存在していても良い。このように、図は、概して説明的なものであり、特定のサイズまたは数の光ファイバに限定しているものと解してはならない。
【００６８】
図１に、本発明の一実施形態であるＩＣ／ＯＥパッケージング・システム１００を示する。パッケージング・システム１００は、電気的入力／出力、熱管理、光学窓、および外部の光受信器または送信器（ファイバ、導波管、ＣＷＤＭモジュール、フリー・スペース、ＭＥＭＳミラーなど）に対する精密なパッシブまたはメカニカル・アライメントをもたらすようにパッケージされたＯＥおよびＩＣコンポーネントを備える。ＩＣ／ＯＥパッケージング・システム１００は、透明絶縁基板１７を用いている。透明絶縁基板１７は、第１の内部の光電子表面（ＯＥ表面）２２と、反対側の外部の光出力表面１８とを有する。以下の説明では、ＩＣ／ＯＥパッケージング・システムの「ＯＥ表面」の定義が、１つまたは複数のＯＥデバイス（２０３、透明基板１７を通して見えるように図示されている）がボンディングされている透明絶縁基板の内部の表面であって、ボンディングは、ＯＥデバイスへの光学的アクセスが透明基板を通過するような方位でなされている表面としてなされる。光出力表面は、パッケージされたデバイス用の窓として機能する。好ましい透明絶縁基板材料−サファイア、ガラス−は、この役割に大変良く適している。
【００６９】
また内部ＯＥ表面上には、信号および制御機能のための電気回路デバイス８８ならびに接続部８２および８３、たとえばＶＣＳＥＬドライバ、光検出器からの信号を管理するための増幅器なども存在している。図示した実施形態では、内部表面２２上の電気回路デバイスは、透明絶縁基板の表面２２上の薄いシリコン層内に形成されている。代替的な実施形態では、電気回路を、表面２２にフリップ・チップ・ボンディングされた別個のＩＣチップ内に別個にまたは補足的に配置しても良い。
【００７０】
内部ＯＥ表面２２には、精密アライメント・フィーチャ（ｆｅａｔｕｒｅｓ）（このフィーチャに対して、全てのアライメント・ステップが行なわれる）が設けられている。ＯＥデバイス、電気フィーチャたとえば回路および特にボンディング・パッド、パッシブ・メカニカル・アライメント部材、たとえばガイド・ピン７２（または代替的な実施形態では精密ガイド・ホール）は全て、内部ＯＥ表面２２上のアライメント・フィーチャに対してアライメントされる。したがって表面２２は、「マスター・アライメント表面」と言っても良い。アライメント・フィーチャを好ましくは、電気回路デバイスおよび接続部の形成に用いられるフォトリソグラフィ・プロセスによって形成する。その結果、アライメント・フィーチャは、このようなプロセスの極めて高精度の特性で形成される。基板の同じ面上の１組のアライメント・フィーチャに対してアライメントすることによって、アライメント不一致の蓄積が最小限になり、またパッケージされたＯＥデバイスと、相補的な機械アライメント部材を有する外部の光受信器または送信器との間の良好なスルー基板（ｔｈｒｏｕｇｈ  ｓｕｂｓｔｒａｔｅ）の光結合が可能になる。
【００７１】
「光出力表面」の定義は、ここでは、透明絶縁基板の外部表面（１８）であって、（ａ）この表面を通して光信号が、ＯＥデバイスと外部の光受信器または送信器との間を通る、という表面、および（ｂ）２つ以上のメカニカル・アライメント部材（ここではガイド・ピン７２、代替的な実施形態ではメカニカル・アライメント部材を精密ガイド・ホールとすることができる）を、外部の光受信器または送信器が有する相補的なアライメント部材を用いた外部の光受信器または送信器に対するアライメント用に与える表面、としてなされる。
【００７２】
透明絶縁基板は、内部的には、ＯＥデバイスを搭載するためのベース、電気フィーチャの位置、ＯＥデバイスのアライメントを含む全てのアライメント・ステップ用のアライメント参照フィーチャの場所、および外部の光信号送信器／受信器をＯＥデバイスに対してアライメントするためのメカニカル・アライメント部材として機能する。透明絶縁基板は、外部的には、ＯＥデバイスへの／からの光信号送信用の光学窓として、および光送信器／受信器が突き合って結合しているかまたは近接して接触している表面として機能する。全てのアライメント機能および構造は、透明絶縁基板の周囲内に配置されている。全てのアライメント・ステップは、同じ基板表面上で行なわれる。
【００７３】
好ましい実施形態においては、透明絶縁基板にはサファイアが含まれる。その理由は、その優れた硬度および機械的強度、高品質のシリコンＣＭＯＳデバイスをその上に形成できること、その光学特性、その熱特性、その耐化学性であり、また優れた光学的な滑らかさが出るからである。好ましくは、電気回路には、極薄シリコン・オン・サファイアＣＭＯＳ回路が含まれる。好ましいメカニカル・アライメント部材には、ガイド・ピンまたは精密ガイド・ホールが含まれる。好ましいアライメント参照フィーチャには、電気回路作製中に２２上に堆積されたマークまたは電気回路フィーチャが含まれる。堆積は、たとえばフォトリソグラフィ・プロセスによって行なわれ、したがってこのようなプロセスの極めて高精度の特性で形成される。
【００７４】
ＩＣ／ＯＥパッケージング・システム１００は「擬似モノリシック」である。すなわち、ハンドリングがしやすくなるように物理的に凹凸があり環境からシールされている。好ましい実施形態においては、「光学窓」１７にはサファイアが含まれる。サファイアは、極めて硬く耐スクラッチ性である。パッケージング・システムは、剛性を、支持部材２４３に取り付けられた頑丈なヒート・シンク１０５（たとえば「銅キャップ」）から得ている。支持部材２４３には通常、プリント回路基板型構造が含まれる。透明絶縁基板１７は、支持部材２４３に、導電性ボンドを用いて取り付けられている。２４３は、ＯＥデバイスへの光学的アクセス用に、の真下に開口領域を有する。例示的なパッケージング・システム１００は、１７を２４３にそして２４３を１０５に取り付ける粘着剤を用いて、完全に環境からシールされている。さらなる環境からの保護が、内部充填材料によって与えられる。
【００７５】
ＩＣ／ＯＥパッケージング・システム１００では、ヒート・シンクまたはヒート・スプレッダ１０５により有利な熱管理がもたらされる。ヒート・シンクまたはヒート・スプレッダ１０５の内部表面（図１では見えない）は、ＯＥデバイスと離間に配置されている電気回路に密接に近づくように輪郭が付けられている。そのため熱は、基板１７を通してＯＥデバイスに伝達するよりも、ヒート・スプレッダに対して、より効率良く伝達することができる
ＩＣ／ＯＥパッケージング・システム１００は、非常に多機能である。種々のコンポーネントを、種々の電気機能とともにパッケージすることができる。パッケージによって、相補的なメカニカル・アライメント部材を有するどんな外部光信号送信器または受信器に対しても、非常に精密なパッシブ・メカニカル・アライメントが得られる。好ましい実施形態においては、メカニカル・アライメント部材の選択は、標準化された型式となるように、たとえば相補的なガイド・ホールを有するファイバ光コネクタに対するアライメント用のガイド・ピンとなるように行なわれる。
【００７６】
ＩＣ／ＯＥパッケージング・システム１００は、標準的な光学ネットワークへ差し入れるために一貫した「形状因子」（サイズ、形、ならびに電気的入力および出力）で作製することができる。けれどもシステム１００は、種々の異なるＯＥ機能をもたらしても良い。システム１００の支持部材２４３は、「インターポーザ・ボード（ｉｎｔｅｒｐｏｓｅｒ  ｂｏａｒｄ）」と言われる。その理由は、支持部材２４３によって、２２上の電気回路のスモール・スケールの電気的フィーチャが、通常のプリント回路基板またはファイバ光コネクタのより大きな物理的規模へ変換されるからである。電気コンタクト・フィーチャ２４４（たとえばＢＧＡ接続用のハンダ・バンプ）によって、信号伝達、電力などに対する接続性が得られる。
【００７７】
本発明のパッケージング・システムは、経済的にしかしやはり正確に製造することができる構造をデザインしたいという気持ちに呼応して、光源または受信器とＯＥデバイスとの間で光を効率的に結合し、高性能ＣＭＯＳ回路を集積するということを再考することから生じた。本発明のＯＥ／ＩＣパッケージでは、以下のものが組み合わされている。集積回路製造技術（たとえばフォトリソグラフィ）。これは、高精度なアライメント・フィーチャをＯＥ表面上へ、１μｍの数分の１程度の確度（ａｃｃｕｒａｃｙ）で配置して形成する；ＩＣパッケージング技術。その理由は、通常の光／ＯＥコネクタとは異なり、本発明のパッケージは（ａ）３Ｄのアセンブリ操作を必要とせず、（ｂ）通常のＩＣパッケージと同様の形状因子となるようにデザインされているため、十分に開発されたＩＣ製造およびパッケージング技術を利用することができるからである；光コネクタ技術。この技術によって、高精度で厳密に標準化されたアライメント構造および方式の組が開発されている。
光結合
比較のために、図２Ａは、ＶＣＳＥＬと光ファイバとの間の先行技術の光／光電子インターフェース１１０（ローゼンバーグら、「ＰＯＮＩ−１パラレル光リンク」、第４９回電子コンポーネントおよび技術会議、サンディエゴ、カリフォルニア州、１９９９年６月１−４日）を示す概略的な側面図である。光ファイバ１２は、フェルール３６内に設けられている。ＶＣＳＥＬ２０から光が、光ファイバ・コア１６への送信用経路２３’内に放出される。ＶＣＳＥＬ２０はキャリア４７上に設けられており、キャリア４７はベース３５（この場合はフレキシブルなプリント回路である）の上に配置されている。キャリア４７は、導電性経路を含んでいる。この経路に対して、ＶＣＳＥＬの背面の電気コンタクト３７が電気的接続を形成している。ＶＣＳＥＬドライバおよび他の制御回路は、シリコン基板１７’上にある。ＶＣＳＥＬ２０に対する上部の電気コンタクトは、ＶＣＳＥＬドライバに、ワイヤ・ボンド２１’を介して接続されている。ワイヤ・ボンドが存在しているために、フェルール３６を光ファイバ１２とともにＶＣＳＥＬに近づけることは不可能であり、光学フェース・プレート３８が必要となる。光学フェース・プレート３８は、ＶＣＳＥＬからの光をファイバ・コア１６へ、緻密に充填された小径光ファイバの融合マイクロアレイを用いて送信する。
【００７８】
図２Ｂは、本発明のパッケージング・システムによる光／光電子インターフェース１１１を示す概略的な側面図である。この場合もやはり、光ファイバ１２はフェルール３６内に設けられている。ＶＣＳＥＬ２０から光が、光ファイバ・コア１６への送信用経路２３内に放出される。ＶＣＳＥＬ２０は、ベース３５（フレキシブルまたはリジッド・プリント回路、マルチ・チップ・モジュールなど）の上に搭載されている。ＶＣＳＥＬの背面の電気コンタクト３７は、ベース３５上の導電性の経路に接続されている。図２Ａにおける状況とは対照的に、ＶＣＳＥＬドライバおよび他の制御回路は、透明基板１７の表面２２上の薄いシリコン層（図示せず）内にある。ＶＣＳＥＬ２０に対する上部の電気コンタクトは、ＶＣＳＥＬドライバに、導電性ボンド２１（フリップ・チッピングまたは他の好適な技術によって形成されている）を介して接続されている。光は透明基板を通って経路２３上を送信されるために、構造は好都合なことにフェルール３６を光ファイバ１２とともにＶＣＳＥＬに非常に接近させるように構成されている。そのためその放出光を、ファイバ・コア１６へ効率的に送信することができる。基板１７を通して光を送信できるということは、光送信が効率的となるだけでなく、電気的性能が向上し（ワイヤ・ボンドに付随する寄生が回避されるから）、物理的に頑丈になり（壊れやすい構造が回避されるから）、また製造性が向上するために、非常に有利である。
【００７９】
図２Ｂで用いる「ファイバ」は、光を送信するものであればどんなファイバであっても良く、たとえば標準的なガラス光ファイバ、プラスチック光ファイバ、もしくは束になったファイバ・アレイであり、または導波管、たとえばモールドされたプラスチックもしくはガラス導波管を含んでいても良い。本発明の結合構造によって得られる有利な構成は、考えられる全てのファイバ形式に対する全ての光学的なインターフェーシングに対して有利である。さらに、ファイバは、マルチ・モード形式であっても良いし、シングル・モード形式であっても良い。
【００８０】
好ましい実施形態においては、透明絶縁基板はサファイアを含んでいる。サファイアの硬さおよび耐スクラッチ性は、光ファイバとの近接な接触に適している。本発明を実施する際に、驚くべきことに、基板または光ファイバに損傷を与えることなく、非常に近接した接触または「突き合って結合」が可能であることが見出されている。この結果、光ファイバ・コアとＯＥデバイスの活性領域との間の距離を最小限にすることができる。
【００８１】
図２Ｂに示すような光−光電子結合構造は、以下の一般的なステップを含む方法によって作製される。
【００８２】
（１）略平行な上部および下部表面を有する透明絶縁基板を提供するステップ、
（２）透明絶縁基板の上面の少なくとも一部の上にシリコンの薄層を形成するステップ、
（３）電気回路をシリコン層内に形成し、アライメント参照マークを上面上に形成するステップ、
（４）光電子デバイスを透明絶縁基板の上面に、参照マークに対する精密な空間関係で、電気回路と電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップ、
（５）メカニカル・アライメント部材を上面上に、参照マークに対する精密な空間関係で提供するステップ、
（６）光ファイバを透明絶縁基板の下面に接続して、光路が光電子デバイスと光ファイバ・コアとの間に透明絶縁基板を通して相補的なアライメント部材を用いて描かれるようにするステップ。
【００８３】
図２Ｃは、本発明の光／光電子結合構造１を示す概略図である。この結合構造で使用されている光電子デバイスは発光デバイスであり、この場合は、垂直キャビティ表面発光レーザ（ＶＣＳＥＬ）である。結合構造は、（ａ）一体化された電子−光電子モジュール１１と、（ｂ）光電子デバイスと光通信する光ファイバ１２とを含む。モジュール１１においては、光電子基板１９が、導電性ボンド２１を介してエレクトロニクス基板１７に接続されている。この基板１７は、透明基板であり、たとえばサファイア、スピネル、ガラスである。
【００８４】
図２Ｃを参照して、光ファイバ１２は、光コア１６、クラッド層１５、および表面１４を有する。光ファイバは、透明絶縁基板１７の光出力表面１８に、先端を付き合わせて接触している。任意に反射防止コーティング２７を、透明絶縁基板の表面上の、光ファイバと接触している領域に設けても良い。透明絶縁基板１７のＯＥ表面２２の領域に、電気回路を含むシリコンの薄層（図示せず）が設けられている。このような電気回路は通常はＣＭＯＳ回路であるが、光／光電子結合構造が使用される用途にとって望ましいものであれば、どんなタイプの電気回路であっても良い。透明絶縁基板は、たとえばサファイア、スピネル、ガラスなどから選択される。好ましい実施形態においては、シリコン層およびその内部に形成される電気回路は、前述したように、極薄シリコン・オン・サファイア（ＵＴＳｉ）形式である。電気回路には、光電子デバイスを制御するための機能（この場合はＶＣＳＥＬドライバ）が含まれており、光信号送信プロセスを管理するのに必要な他の機能が含まれていても良い。電気回路は、光ファイバ・コア（直径４１）内への光送信に干渉しない表面２２の領域に配置されている。
【００８５】
光電子チップ１９は、上面２８上に形成されたＶＣＳＥＬ２０を有している。基板１９は、光電子材料、たとえばＧａＡｓなどのＩＩＩ−Ｖ材料である。導電性ボンド２１によって、基板１７上のシリコン層内の電気回路と光電子基板１９の表面２８上の導電性構造（図示せず）との間に、電気接続が形成される。その結果、シリコン回路とＶＣＳＥＬ２０の上面との間の電気接続が得られる。ベースに対する背面コンタクト３７は標準的なタイプである。ＶＣＳＥＬ２０から光が、光ファイバ・コア１６内へ向けられた光路２３内へ放出される。光電子基板１９と透明絶縁基板１７との間のスペースに、任意に光アンダーフィル（ｕｎｄｅｒｆｉｌｌ）材料１３を充填しても良い。光路２３内の表面２２の領域に、任意に光管理用コーティング２５を設けても良い。
【００８６】
光電子デバイスまたはデバイス・アレイを、透明絶縁基板上にフリップ・チップ搭載して、一体化された電子／光電子モジュールを形成する。ＯＥデバイスは、導電性ボンド（フリップ・チップ・ボンディングもしくは他の同様の技術を用いて形成されるか、または導電性粘着剤を含んでいる）によって搭載されており、導電性トレースによって電気回路と電気通信している。光路は、シリコン回路をその上に有さないＩＣチップ領域を通って、すなわち透明絶縁基板を通っている。発光デバイスたとえばＶＣＳＥＬまたはＬＥＤから、光が、透明基板を通して放出される。光受信デバイスたとえば光検出器によって、光が、透明基板を通して受け取られる。
【００８７】
光電子デバイス、たとえばＶＣＳＥＬは、背面電気コンタクトを有していても良い。あるいは両方の電気コンタクトを、その上面に対して形成しても良い。電気回路、たとえばＶＣＳＥＬドライバ、増幅器、および他の制御回路が、集積回路チップ上に形成されている。このような電気回路は通常はＣＭＯＳ回路であるが、光／光電子結合構造が使用される用途に対して望ましいものであれば、どんなタイプの電気回路であっても良い。電気回路には、光電子デバイス（たとえばＶＣＳＥＬドライバ）を制御するための機能が含まれており、光信号送信プロセスを管理するために必要な他の機能が含まれていても良い。たとえば各ＶＣＳＥＬへの上部の電気コンタクトは、ＶＣＳＥＬドライバに、導電性ボンド（フリップ・チップ・ボンディングまたは他の好適な技術によって形成される）および透明基板上の導電性トレース（導電性材料たとえばアルミニウム、銅、または他の金属もしくは合金から形成される）を介して、接続されている。
【００８８】
実行者に対しては、ＯＥを高い確度でＩＣチップに配置およびフリップ・チップ・ボンディングするための利用可能な多くの技術がある。ある実施形態においては、光電子デバイスまたはデバイス・アレイの透明絶縁基板の表面への取り付けを、その透明絶縁基板の表面上のフィーチャ（たとえば電気トレースまたは位置合わせマーク）に対して精密に規定された位置関係で行なう。他の実施形態においては、光電子デバイスまたはデバイス・アレイの透明絶縁基板の表面への取り付けを、透明絶縁基板内のガイド・ホールに対して精密に規定された位置関係で行なう。ガイド・ホールは、その透明絶縁基板の表面上のフィーチャ（たとえば電気トレースまたは位置合わせマーク）に対して精密に規定された位置関係で形成されている。
【００８９】
以前、光電子デバイスと光導波管との間の光結合を、光路内にレンズを含めることによって最適化する必要があると、考えられたことがある。たとえば、米国特許第６，２４３，５０８号では、光電子デバイスと光導波管との間のミスアライメントに対する許容誤差を増加させるためのレンズ・デザインが提案されている。しかしこの文献では、無レンズ・デザインまたはレンズが不必要となる動作範囲は提案されていない。しかしレンズを含めると、モジュール全体に対して著しいコストが付加されるなどの不利点も生じる。レンズ・コストには、レンズのミスアライメントまたはミスプロセシングに起因するプロセシングおよび歩留まり損失が含まれる。レンズをウェハ規模で処理すると、プロセシングまたはアライメントの間違いによって、処理されたウェハ全体の集積回路が駄目になる可能性がある。
【００９０】
光電子デバイスがレーザの場合、レーザからの光出力がレーザ・キャビティ内へ後方反射されると、発光体の光出力パワー中に望ましくない変動が生じる可能性がある。光ファイバ端からの反射によって過剰のパワーが結合してレーザ内へ戻ると、レーザ内に不安定が生じて出力パワーが上下に振動し、受信信号パルスと同様に、余分で有害な量のジッタが生じる。通常のＶＣＳＥＬの開口（光がレーザ・キャビティを出て行く領域を規定する）は、直径で１５μｍ未満である。残念なことに、光学レンズは、レーザ開口上の小領域に光をフォーカスすることによって、後方反射された光をレーザ・キャビティ内へ効率的に結合させる可能性がある。この問題は認識されている。たとえば米国特許第６，３４９，１５９号（「レーザへのフィードバックを除きながらファイバ光ケーブル内へ高バンド幅モードをラウンチするレンズ（Ｌｅｎｓｅｓ  ｔｈａｔ  ｌａｕｎｃｈ  ｈｉｇｈ  ｂａｎｄｗｉｄｔｈ  ｍｏｄｅｓ  ｉｎｔｏ  ａ  ｆｉｂｅｒ  ｏｐｔｉｃ  ｃａｂｌｅ  ｗｈｉｌｅ  ｅｌｉｍｉｎａｔｉｎｇ  ｆｅｅｄｂａｃｋ  ｔｏ  ａ  ｌａｓｅｒ）」）では、光ファイバ端からの反射光を、レーザから光が放出される位置にフォーカスさせないようにデザインされたレンズが記載されている。
【００９１】
レンズが必要であると以前考えられた理由の１つは、マルチ・モード発光体の光学特性をシミュレートすることの難しさである。通常のマルチ・モード・デバイスは、数１００の横モードからなる光を放出する。またこれらのモードは、信号よりも小さな時定数とともに変化しており、これらの特性の正確なシミュレーションが実質的に不可能になっている。
【００９２】
本発明のＩＣ／ＯＥパッケージの著しく有利な点は、光ファイバとフリップ・チップされたＯＥデバイスとの間に良好なスルー基板の光結合が得られるということである。
【００９３】
図２Ｃに、発光体からの光を、マルチ・モード・ファイバ（ＭＭＦ）の光コアに結合するための光路を示す。エミッタの光出力は、円錐によって近似できるパターン内に発散する。発光体の「発散角」θemitterはここで記載する場合、発光体を出る光エネルギーの８６％を閉じ込める全角度を示す。発光体デバイスは、ある程度の発散角を生成するようにデザインすることができる。たとえば、８５０ｎｍの波長で放出する通常のマルチ・モードの酸化物閉じ込め（ｏｘｉｄｅ−ｃｏｎｆｉｎｅｄ）ＶＣＳＥＬは通常、発散角が、屈折率がほぼ１である媒体（空気など）の中を伝搬する光に対して３２度未満である。屈折率が１よりも大きい材料中を伝搬する光の発散角は小さくなり、スネル（Ｓｎｅｌｌ）の法則（すなわち、２つの材料における屈折率の比の逆数は、それらの伝搬角度のサインの比に等しい）を用いて計算することができる。たとえば、ＶＣＳＥＬから３２度の発散角で出る光は、屈折率がもっと高い１．８のサファイア中では、１８度で発散する
図２Ｃの配置においては、発光体２０を出た光は、透明絶縁基板１７に入る前に、最初にアンダーフィル媒体１３中を短い距離Ｔｆだけ伝搬する。伝搬距離は、発光体を透明絶縁基板に取り付ける導電性ボンド２１の高さによって決まる。透明絶縁基板を通って伝播した後、スポット・サイズ（光エネルギーの８６％を閉じ込めるのに必要な直径で定義される）は、
ｄspot＝２＊Ｔs＊ｔａｎ（θemitter／２）＋ｄemitter
によって近似することができる。
【００９４】
ここで、Ｔｓは透明絶縁基板の厚みであり、θemitterは発光体の透明絶縁基板内での発散角であり、ｄemitterは発光体を出るときの光のスポット・サイズである。この近似は、導電性ボンド２１の高さが、透明絶縁基板の高さＴｓよりもはるかに小さければ（約２５％未満）、有効である。
【００９５】
結合を最適化するためには、フリップ・チップ・ボンド２１に対してロー・プロファイル（ｌｏｗ−ｐｒｏｆｉｌｅ）ボンドを使うことが望ましい。好ましいボンドとしては、金属バンプ・ボンドたとえば金−金バンプ・ボンドが挙げられる。このようなボンドは、様々なボンド高さで製造することができる。ボンドは好ましくは、ハンダ・ボール・ボンド（ボンド高さが約５０μｍ〜約１５０μｍ）と比較して、高さが２５μｍ、より好ましくは２０μｍである。ハンダ・ボール・ボンドは、他の望ましい特性のために一般的に選ばれている（米国特許第６，２４３，５０８号を参照）。本発明では、効率的な無レンズ光結合が得られるデザインの一部としてロー・プロファイル・ボンドを用いている。
【００９６】
ファイバ・コアへの発光体の結合効率は、３つの条件によって決まる。（１）スポット・サイズ径ｄspotが、ファイバ・コア径（４１）にほぼ等しいかそれ未満である；（２）発光体の光の大きな割合が、ファイバの開口数によって規定される円錐角よりも小さな円錐角内で発散している；（３）ＶＣＳＥＬが、精密許容差（ｃｌｏｓｅ  ｔｏｌｅｒａｎｃｅｓ）内でファイバ・コアにアライメントされている。これらの３つの条件が満足された場合、ファイバ・コアへの発光体の結合を助けるのに、レンズは全く必要ではない。
【００９７】
最大発散角が３２度のＶＣＳＥＬを、コア径が６２．５μｍで開口数が０．２７５のＭＭＦに結合する場合についての例を考える。光がＶＣＳＥＬを出るときのスポット・サイズとして１０μｍを仮定する。透明絶縁基板がサファイアで厚みが１６６μｍ未満の場合、ファイバにおけるスポット・サイズはファイバ・コアよりも小さい。
【００９８】
発光体から基板への距離が基板厚みと比べて短いシステムにおける、光コア径ｄcoreを有する光ファイバに対する発光体のスルー基板結合の場合、すなわち、発光体が発散角θemitterによって特徴付けられ、ｄemitterは、発光体を出るときの放出光のスポット・サイズ径であり、Ｔsは透明絶縁基板の厚みである場合には、Ｔsは好ましくは、
Ｔs≦（ｄcore−ｄemitter）／２αｔａｎ（θemitter／２）
となるように選ばれる。
【００９９】
ここで、αはオーバーラップ定数であり、ファイバ・コア径とファイバに入るビーム径との所望する比率を規定する。α＝１の場合、ビーム径はファイバ・コア径に等しい。通常の用途に対しては、０．５≦α≦１．５が好ましい。
【０１００】
ＭＭＦコアから光検出器の活性領域へ伝搬する光の場合、ファイバ・コアを出る光は、コアとの空間モードによって発散角が決まり（通常は２０度未満）、光がファイバを出るときのスポット・サイズは５０μｍ未満である。
【０１０１】
光検出器から基板への距離が基板厚みと比べて短いシステムにおける、光コア径ｄcoreを有する光ファイバに対する光検出器のスルー基板結合の場合、すなわち、ファイバが、基板材料中の発散角θfiberによって特徴付けられ、ｄdetectorは光検出器の活性領域の直径であり、Ｔsは透明絶縁基板の厚みである場合には、Ｔsは好ましくは、
Ｔs≦（ｄdetector−ｄcore）／２αｔａｎ（θfiber／２）
となるように選ばれる。
【０１０２】
ここで、αは、ＰＩＮ活性領域径と検出器に入るビーム径との所望する比率を規定する。通常の用途に対しては、０．５≦α≦１．５が好ましい。
【０１０３】
サファイアが好ましい基板である。その強度のおかげで、厚みが比較的薄くても使用することができる。無レンズのスルー基板結合を可能にする範囲でその厚みが選べるということは、これまで理解されていたようには思われない。
【０１０４】
標準的な光コネクタでは、光ファイバの端面は、高い平滑度まで研磨されており、フェルール・ハウジングから短い距離だけ突き出ている場合がある。光ファイバ１２の端面２９は、極めて平坦かつ平滑であり、サファイアの光出力表面１８は、高レベルの平滑度および平坦度まで研磨されている。これらの表面の平坦度は通常、変化が平方ｃｍ２あたりλ／４未満である。サファイア基板の平滑度（「スクラッチ・ディグ（ｓｃｒａｔｃｈ  ａｎｄ  ｄｉｇ）仕様」で測定される）は、１０５よりも良い。それでもなお、それらのインターフェースにおける光透過および反射を制御および標準化するために、インターフェースにおいて光学コーティングを含めても良い。光学コーティング２７を、ファイバ端面２９と透明絶縁基板１７の表面１８との間のインターフェースにおける光透過および反射を管理するために選ぶ。対象となる領域は、光ファイバ・コアに対応するほぼ円形領域である。光ファイバ・コアは、直径４１（一般的に用いられるファイバ形式の一部においては、約５０μｍまたは６２μｍである）によって規定される。任意のコーティング２７を、少なくともこの領域に、任意にさらに広い範囲に、塗布する。
【０１０５】
ある用途においては、発光体の光出力を減衰することが必要となる場合がある。たとえばＶＣＳＥＬデバイスの性能を最大にするために、ＶＣＳＥＬデバイスを、通常要求されるものよりも高い強度で動作させる。ＶＣＳＥＬは、低い強度で動作すると、光出力パワーの２つの状態、すなわちファイバ通信システムを通して送信される信号を示す光パワーの２つの状態の間で変わるために必要な時間が長くなる。ファイバ通信システムを通して送信されるデータ量を最大にするためには、ＶＣＳＥＬは状態を急速に変えなければならない。またＶＣＳＥＬは、状態間の光出力遷移のときの緩和振動を防ぐためにも、より高い強度で動作する必要がある。緩和振動によって、光パワーの望ましくない変動が引き起こされ、通信システムにノイズが加えられる。こうしてＶＣＳＥＬデバイス性能は、ある光出力パワーにおいて最適化される。しかし、目の安全のための基準（たとえば米国保険社会福祉省内のデバイスおよび放射線衛生センター（Ｃｅｎｔｅｒ  ｆｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｒａｄｉｏｌｏｇｉｃａｌ  Ｈｅａｔｈ  ｗｉｔｈｉｎ  ｔｈｅ  Ｕ．  Ｓ．  Ｄｅｐｔ  ｏｆ  Ｈｅａｌｔｈ  ａｎｄ  Ｈｕｍａｎ  Ｓｅｒｖｉｃｅｓ）によって発行されたもの）では、ファイバ内に結合できる光の量が制限されている。これらの相反する要求があるために、ＶＣＳＥＬデバイスの光出力を減衰する必要がある。任意の減衰コーティングには、ファイバ・コアと透明絶縁基板との間の吸収材料の薄膜（通常は厚みが約５０μｍ未満）が含まれていても良い。この目的のために多くのタイプの膜を利用することができる。例としては、ポリイミド、ポリエーテルエチルケトン、ポリエーテルイミドが挙げられる。これらの膜に、吸収層を形成するための吸収／散乱材料たとえば炭素またはセラミックを入れることができる。
【０１０６】
反射を管理するためには、ＳｉＯ２などの材料からなるコーティング２７を形成しても良い。ＳｉＯ２層の形成は標準的なプロセシング条件の一部であるため、ＳｉＯ２は好都合である。ある実施形態においては、コーティングは、いわゆる「４分の１ラムダ」コーティング、すなわち屈折率がサファイア基板の屈折率（η＝１．７６）と光ファイバ・コアの屈折率との幾何平均であるコーティングである。光ファイバで用いるガラスとしては、たとえば、ＢＫ７ホウケイ酸クラウンガラスが挙げられる。これは主にＳｉＯ２、Ｂａ２Ｏ３、Ｎａ２Ｏ、およびＫ２Ｏからなり、屈折率ηＤ２３＝１．５１６４である；石英（ＳｉＯ２）は屈折率ηＤ２３≒１．４６である；ＫＺＦ２ガラス。これは、主にＳｉＯ２、Ｂａ２Ｏ３、Ｎａ２Ｏ、およびＳｂ２Ｏ３からなるアンチモン・フリント・ガラスであり、ηＤ２３＝１．５２９４である。システムがλ＝８５０ｎｍで動作する場合、インターフェースがサファイア基板と石英光ファイバとの間にあるときには、有用な反射防止コーティングは、厚さが１４４．５ｎｍで、屈折率が約η＝√１．４６＊１．７６＝１．６０となることが考えられる。
【０１０７】
任意のコーティング２５を、透明絶縁基板１７のＯＥ表面２２と光学的充填材料１３または空気との間のインターフェースにおける光反射を管理するために選んでも良い。ある実施形態においては、コーティングは、いわゆる「４分の１ラムダ」コーティング、すなわち屈折率がサファイア基板の屈折率（η＝１．７６）と基板が接触している物質−空気または充填材料１３−との幾何平均であるコーティングである。たとえば、システムがλ＝８５０ｎｍで動作する場合、インターフェースがサファイア基板と空気との間にあるときには、有用な反射防止コーティングは、厚さが１４４．５ｎｍで、屈折率が約η＝√１．＊１．７６＝１．３２となることが考えられる。
【０１０８】
任意の光学アンダーフィル材料１３は、屈折率の不連続（反射損失を起こす可能性がある）を減らすために、屈折率がサファイアのそれに近いジェル、流動体、または固体であっても良い。材料１３は、光コネクタにおける使用に適した特性を有するように選ばれる。それはたとえば、低い光損失；コネクタが用いられる温度範囲に渡る十分な安定性；化学安定性；低い脱ガスおよび揮発特性；ならびに光吸収微細粒子がないこと、である。他の好ましい特性には、ある状況において、高い粘着強度および柔軟性が含まれていても良い。光学用途に非常に適したアンダーフィル材料は、実行者に良く知られており、化学、物理、および光学特性に基づいて、十分に特徴づけられた種々のポリマー材料たとえばエポキシ、アクリレート、酸化ポリフェニレン、硫化ポリフェニレンなど、ならびにこれらの混合物およびコポリマー（何らかの適切な手段でその場で硬化可能である）から、選んでも良い。一方で、光ジェル（ｏｐｔｉｃａｌ  ｇｅｌｓ）または流動体によって、硬い部品の間を柔軟に機械的に接続することができる：有利な材料としては、粘弾性があり、過剰な応力または層間剥離を誘発することなく、精密な光学部品の異なる熱膨張を吸収することができる。用途によっては、光安定性、すなわちＸ線、紫外線、または太陽光にさらされた（黄変が全くない）ときの安定性が重要である。多くの屈折率マッチング材料、たとえば光通信システムにおける利用に適応された光結合流動体が、市販されている（たとえばナイ・オプティカル・プロダクツ、フェアハーベン、マサチューセッツ州（Ｎｙｅ  Ｏｐｔｉｃａｌ  Ｐｒｏｄｕｃｔｓ，Ｆａｉｒｈａｖｅｎ，ＭＡ）から、この用途に適した多くの材料が供給されている）。光ジェル（到達可能な屈折率範囲を有するポリマー配合物であって、光信号に対する「ブリッジ（ｂｒｉｄｇｅ）」として機能するようにデザインされている）が特に有用である。
【０１０９】
光アンダーフィルは、複数の機能を行なっても良い。好ましくは、光アンダーフィルは、ＯＥデバイス内への光の後方反射を最小限にするために、ＯＥデバイスの上面との屈折率のマッチングが近い。この光学指数に対する通常の範囲は、１．３〜１．８である。アンダーフィル材料は、ＶＣＳＥＬの波長範囲において９６％以上の高い分光透過を有する必要がある。たとえば、８５０ｎｍＶＣＳＥＬの場合には、８００〜９００ｎｍ波長範囲において、分光透過は好ましくは≧９６％である。また光アンダーフィル材料は、ＯＥデバイスの活性領域とサファイア表面上のパッシベーション層との間を、水分および粒子汚染から保護するために、環境からのシール（ｅｎｖｉｒｏｎｍｅｎｔａｌ  ｓｅａｌ）を形成する。光アンダーフィル材料による水分吸収は好ましくは、２３℃の水に２４時間浸漬した後で０．０１％未満である。また光アンダーフィルは、フリップ・チップされたＯＥデバイス・コンタクトに対する電気絶縁体として機能しても良い。高速ＶＣＳＥＬは、デバイスの正面上に１２５μｍピッチで積極的および消極的な接触の両方を有し、電気的に絶縁されていない場合には時間が経てばショートする。光アンダーフィル材料は好ましくは、電気絶縁を保つために体積抵抗率が１０１３Ωｃｍよりも大きい。アンダーフィル材料によって、ＯＥデバイスの取り付けに対する機械強度が付加される。ＶＣＳＥＬおよび光検出器は、非常に脆い材料たとえばＧａＡｓから形成され、アセンブリ中に損傷を受けやすい。光アンダーフィル材料は好ましくは、通常のダイせん断強度が２０００ｐｓｉを超える十分な粘着強度を有する。集積回路パッケージは、アセンブリ・プロセス中に２６０℃という高い温度に数分間さらされる可能性がある。したがって光アンダーフィルは、約３００℃を下回る温度で熱劣化してはならず、脱ガスは２５０℃において１％未満でなければならない。好ましい光アンダーフィル材料は、以下の特性を有する。屈折率が１．５５６；３７５ｎｍ〜９００ｎｍにおいて分光透過＞９６％；水分吸収が０．０７５％；体積抵抗率が１０１４Ωｃｍ；ダイせん断応力が２４００ｐｓｉ；熱劣化温度が３４２℃；２５０℃において脱ガスが０．７７％（ＮＡＳＡの宇宙飛行プログラムに対する脱ガス要求を満たす）。
【０１１０】
表面２２上の電気回路に任意に、光ファイバ端と透明絶縁基板の下面１８との間のインターフェースからのたとえば経路２４上の反射光をサンプリングするように配置された光検出器２６を設けても良い。あるいは、表面２２上の電気回路に任意に、ＶＣＳＥＬとファイバ・コアとの間の経路２３からの光をサンプリングするように配置された光検出器２６’を設けても良い。光検出器２６または２６’が生成する信号を、ＶＣＳＥＬドライバをフィードバック制御するための電気回路によって処理することができる。そうすることで、ＶＣＳＥＬの製造プロセスにおける変動の結果として本来的なものであると考えられる違い、または異なるエージングまたは温度効果に起因するものと考えられる違いにもかかわらず、ＶＣＳＥＬのアレイが同じ強度の光を放出することを保証することができる。光／光電子結合構造における使用に適したこのような光検出器は、シリコン・オン・インシュレータ中に製造できることが好ましく、また適切なサイズおよび感度でなければならない。
【０１１１】
ＶＣＳＥＬおよび制御システムの一体化制御に適した光検出器の例は、出願人の同時係属中の特許出願である米国特許出願第６０／３００，１２９号に詳細に記載されている。なお、この文献の内容は援用された。このような光検出器には、極薄シリコン・オン・サファイア中に形成された動的閾値ＭＯＳ（ＤＴＭＯＳ）トランジスタが含まれる。ＤＴＭＯＳ光検出器は、たとえば図２Ｄに示すような新しいトロイダル・レイアウトにおいて製造するのに適する。図２Ｄは、光検出器２６”のクローズ・アップの概略的な平面図である。光検出器２６”は、ＶＣＳＥＬ２０から放出された光ビーム２３の縁の周囲からの少量の光をサンプリングする。簡単にするために、光ファイバと、導電性ボンドと、ＶＣＳＥＬ基板１９用のベースと、透明基板１７とは、このクローズ・アップ図からは省略してある。
【０１１２】
ＶＣＳＥＬが、２つの上部電気コンタクトを必要とするタイプの場合には、コンタクトは導電性ボンド２１によって与えられ、層３７は支持ベース３５に対する熱伝導性ボンドとなる。ＶＣＳＥＬが上部コンタクトと背面コンタクトとを必要とする場合には、層３７は、支持ベース３５上の導電性領域に対する導電性および熱伝導性ボンドになる。
【０１１３】
図２Ｂ〜２Ｄでは、１個の光電子デバイスとインターフェースする１本のファイバの詳細を概略的に示しているが、ｍ×ｎアレイの光電子デバイスが、ｍ×ｎアレイの光ファイバと、このような構造によってインターフェースしても良いことが理解される。現在のところ、アレイは１×１２アレイであることが多いが、２×２４アレイも利用可能である。ｍ×ｎアレイのサイズは、光ネットワークがサイズおよび複雑さにおいて増加するにつれて、著しく増大することが予想される。結合構造がアレイの形態で容易に製造されるということは、本発明の利点である。さらに、結合構造を主に例示的なＯＥデバイスとしてＶＣＳＥＬを用いて示したが、他のＯＥデバイスたとえば変調器および光検出器を用いても良いことが容易に理解される。
【０１１４】
図３に、電子／光電子フリップド・チップ極薄シリコン・オン・サファイア（「ＦＯＣＵＴＳ」）構造の概略図を示す。この構造は、米国特許出願第０９／６５８，２５９号（２０００年９月８日に出願）「一体化された電子／光電子デバイス、およびその製造方法（Ｉｎｔｅｇｒａｔｅｄ  Ｅｌｅｃｔｒｏｎｉｃ／Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ，  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｋｉｎｇ  ｔｈｅ  Ｓａｍｅ」（本発明のパッケージに取り込むことを目的とする）に開示されている。集積回路１０は、第１のＯＥ表面２２と第２の光出力表面１８とを有する透明絶縁基板１７を備える送受信器である。ＯＥ表面２２上に、デバイス品質のシリコン薄膜の領域５０が存在しており、この薄膜５０内に電子回路が形成されている（詳細は図示せず）。導電性ボンド２１によって、ＯＥチップ４９の上面４８（光検出器４０が搭載されている）と、ＯＥチップ１９の上面２８（ＶＣＳＥＬ２０が搭載されている）が、透明絶縁基板１７のＯＥ表面２２にフリップ・チップ・ボンディングされている。フリップ・チップ・ボンディングは、導電性ボンド２１を、個々のダイ表面上のボンディング・パッドに形成する。ボンディング・パッドは、各ダイ上の回路およびデバイスと電気的に接触している（簡単のために、この詳細は図示していない）。好ましくは、ボンド２１はロー・プロファイル・バンプ・ボンドである。すでに詳述したように、敏感な光電子デバイスを環境劣化から保護するために、アンダーフィル材料１３を任意に設ける。光検出器４０は光信号４３を受信し、ＶＣＳＥＬ２０は光信号２３を送信する。こうして１０は、送受信器として機能することができる。
【０１１５】
差し込み図である細部１０ａは、より接近してＶＣＳＥＬ２０を示しており、ＶＣＳＥＬからの放射光２３の光ファイバ・コア１６内への良好な結合が例示されている。一部の光は、光出力表面１８から後方反射する。必要に応じて、反射を強めるために、反射コーティングを１８の選択領域上に存在させることができる。光検出器２６が、この光をサンプリングするように配置されており、表面２２上のシリコン層中のＶＣＳＥＬドライバ回路に対してフィードバック制御をもたらすことができる。
【０１１６】
本発明のＩＣ／ＯＥパッケージの一要素は、光コネクタである。光コネクタにおいては、一体化された電子−光電子モジュールがステージまたは支持部材上に搭載され、このステージまたは支持部材も、関連する電子および電気相互接続部を支持している。ステージは、フレキシブルもしくはリジッド・プリント回路基板、マルチ・チップ・モジュール、または一体化された電子−光電子モジュールと他の機能たとえば光ネットワークへの入力／出力との間の電気接続を与える何らかの支持材料、であっても良い。
パッケージング態様および熱管理
図４Ａに、光コネクタ５の例の概略的な側面図を示す。光コネクタ５は、（ａ）一体化された電子−光電子モジュール１１１（対向面（ｆａｃｉｎｇ  ｓｕｒｆａｃｅ）６０を有するプリント回路基板３５上に搭載され、光電子デバイス２０を含む）と、（ｂ）光ファイバ１２（光電子デバイス２０に光結合された光コア１６を有する）とを備える。一体化された光電子モジュール１１１と光ファイバ１２へのその接続部とは、図２Ｂ、２Ｃ、および２に対して記載した通りであり、反射防止コーティング、充填剤、および光検出器などの任意のフィーチャの何れも含めることができる。図４Ａでは、光電子デバイスとして発光デバイスを用いるコネクタを示しているが、光電子デバイスが光検出器、光変調器などである類似のコネクタを組み込んでも良いことが容易に分かる。
【０１１７】
図４Ａを参照して、フレキシブル・プリント回路基板３５は、電気伝導層５１、５３、および５５（それぞれ絶縁層５２、および５４によって隔離されている）を備える。層の数は変化しても良く、また多くの異なる材料を用いてこれらの電気伝導層を構成しても良い。多くのプリント回路基板において、電気伝導層は銅である。絶縁層も同様に、多くの異なる材料から形成することができる。多くのプリント回路基板において、絶縁層はポリイミドから形成される。この例では、プリント回路基板はフレキシブル形式であり、光コネクタが光ネットワークに適合できるように、たとえば５７で図示するような湾曲部分を含むことができるため、好都合である。高さｈ（６３）で幅ｗ（図示せず）の開口部が、プリント回路基板内に作製されている。中央の導電層５３（プリント回路基板内の他の機能およびプリント回路基板に取り付けられた他のデバイスに、電気的に接続されている）が、上部および下部（任意に絶縁支持部材によって支持される（図示せず））からこの開口部内へ延びている。絶縁基板１７のＯＥ表面２２は、層５３に、１つまたは複数の導電性ボンド５６によって接続されている。薄いシリコン層５０内の電気回路は、これらの導電性ボンドによって、層５３と電気通信している。他の機能が容易にプリント回路基板上に設けられる。たとえば、機能がネットワーク・システムとのインターフェースとして働くことである他のチップを、プリント回路基板にボンディングすることができる。このチップを変えることによって、標準的な光コネクタが、多くの異なるフォーマットのネットワークと通信することができる。ヒート・シンク７０が設けられている。ヒート・シンク７０は、熱伝導性粘着剤によって、または背面電気コンタクト３７を通して（デバイスがバック・コンタクトを用いる場合）、ＯＥデバイスと熱的に接触していても良い。
【０１１８】
図４Ｂに、ＯＥ／光インターフェースの他の実施形態２０５を、切取り断面で示す。この実施形態では、透明基板１７が、「インターポーザ・ボード」（１０４）上に搭載されている。インターポーザ・ボードは、ここでは、一体化されたフリップ・チップド電子／光電子モジュールと他の機能たとえば光ネットワークへの入力／出力との間の物理的支持および電気接続を与える支持部材を指す。またインターポーザ・ボードは、ＯＥおよび電気デバイスのＩＣ規模から、より大きなプリント回路ＢＧＡ規模（光ネットワーク内への組み込みに適する）へのサイズ拡大を与えるようなサイズになっている。インターポーザ・ボード１０４中に形成された開口領域が、高さｈ（６３）および幅ｗで、図面の平面に垂直に存在する。透明基板１７が、開口部上に、１７のＯＥ表面２２への導電性ボンド５６によって搭載されている。インターポーザ・ボードは、図４Ａのフレキシブルな支持部材と同様の第２の支持部（たとえばフレキシブル・プリント回路基板３５）上に搭載されて（およびこの支持部上の電気トレースと電気的に接触して）いても良く、選択された用途に対してさらなる機能性ならびに異なる物理サイズおよび形態を与えるものである。ヒート・シンク１０５が設けられている。ヒート・シンク１０５は、背面電気コンタクトを介して、または熱伝導性粘着剤２２９を通して、ＯＥデバイスと熱的に接触している。熱伝導性粘着剤２２９は、光アンダーフィル材料１３と同じでも良いし異なっていても良い。
【０１１９】
透明絶縁基板を直接に搭載するためにインターポーザ・ボードを用いることは、多くの理由から有利である。ＯＥデバイスを、透明基板にフリップ・チップすることができる；インターポーザ・ボードにボンディングすることができる；インターポーザ・ボードが、背面ヒート・シンクに粘着によって取り付けられる；このサブアセンブリを環境からシールして、異なる幾何形状で特徴づけられる種々の用途において搭載するための、凹凸のある多機能なサブアセンブリとすることができる。
【０１２０】
光電子デバイス（特にレーザ）は、温度変化に敏感である。種々の光学特性が、温度とともに変化する。たとえば、光波長、出力強度、およびビーム発散角は全て、温度とともに変化する。最も市販されているＶＣＳＥＬは、１１０℃を超える温度では発光しなくなる。この温度は、多くの電気通信で要求されるものよりも２０℃高いだけである。したがって、ＯＥデバイスに対して効率的な熱緩和経路を設けること、およびシステム内の他の熱発生コンポーネント（たとえば能動回路）への熱暴露を最小限にすることが、が望ましい。熱伝導性粘着剤２２９（ヒート・シンク１０５をインターポーザ・ボード１０４にボンディングする）は、熱を発生させる領域−能動ＣＭＯＳ回路およびＯＥデバイスから、熱を遠くへ移動させるのに十分な熱伝導性を有するように選ぶ。また熱粘着剤は、種々のコンポーネントの熱膨張率のミスマッチングを吸収しなければならない。好ましい熱粘着剤は、硬化させた後にわずかにフレキシブルであり、イオン不純物が低いが、光アンダーフィルが通常要求するものと同じ程度に低くはない。
【０１２１】
好ましい熱伝導性粘着剤は、以下の特性を有する。熱伝導率＞３Ｗ／ｍ−℃；ガラス転移温度Ｔｇ＞８０℃；体積抵抗率＞１０１３Ωｃｍ；イオン不純物Ｃｌ＜５０ｐｐｍ、Ｎａ＜２５ｐｐｍ、Ｋ＜１０ｐｐｍ；ダイせん断＞３０００ｐｓｉ；ＣＴＥ＜６０ｐｐｍ；劣化温度＞３００℃。特に好ましい熱伝導性粘着剤は、以下の特性を有する。熱伝導率≧４Ｗ／ｍ−℃；ガラス転移温度Ｔｇ≧９０℃；体積抵抗率≧１０１４Ωｃｍ；イオン不純物Ｃｌ≦２０ｐｐｍ、Ｎａ≦１０ｐｐｍ、Ｋ≦１０ｐｐｍ；ダイせん断強度≧４０００ｐｓｉ；ＣＴＥ≦５５ｐｐｍ；劣化温度≧３４０℃。光アンダーフィル１３、どんなフリップ・チップ・アンダーフィル、熱粘着剤、および他のどんな充填剤または粘着剤も全て、−５５℃〜＋１２５℃の使用に対して定格されなければならない。
【０１２２】
本発明のＯＥ／ＩＣパッケージは好ましくは、ヒート・シンクの背面からＯＥデバイスのベースおよび能動ＣＭＯＳ回路に対する温度勾配が、１０℃を超えないということによって特徴づけられる。パッケージ内で発生する熱のほとんどは、ＣＭＯＳ回路で発生する。最新のデバイスにおいては、ＶＣＳＥＬ用のドライブ回路の通常の電力損失は１００ｍＷ／チャネルであり、ＶＣＳＥＬデバイスの場合は電力は１０ｍＷである。光検出器用の増幅器回路の電力損失は３５ｍＷ／チャネルであり、光検出器デバイスの電力は５ｍＷである。したがってパッケージ・レイアウトによって、ＯＥデバイスを、能動回路よりもヒート・シンクにはるかに近い位置にし、能動回路はヒート・シンクに面するようにする。光学基板たとえばサファイアは、ＯＥデバイスの動作温度範囲における平均の熱伝導率が３０Ｗ／ｍ・Ｋである。前述したように、好ましいサファイア基板は、約２５０μｍ厚を下回る。その結果、サファイア基板は、横方向への熱の伝達はそれほど効果的ではない。ガラス基板は、熱伝導率がさらに低い。
【０１２３】
能動ＣＭＯＳ回路は好ましくは、横方向の熱伝達を最小限にするようなＯＥデバイスからの距離に位置する。光アンダーフィルは、透明基板上のＣＭＯＳ回路から発散する熱の隔離を強めるために、良好でない熱伝導体（熱バリアを増加させる）となるように選ぶことができる。ヒート・シンクは好ましくは、全ての能動デバイスの熱発生面に従うような輪郭となっている。好ましくは、能動回路はヒート・シンクから２５〜１２５μｍに、より好ましくは７５〜１００μｍに位置する。銅がヒート・シンクには好ましい。と言うのは、銅は、機械的剛性が良好で、メカニカル・アライメント手段を支持することができ、４００Ｗ／ｍ・Ｋという高い熱伝導率を有し、良く知られた方法（たとえばスタンピング、コイニング、金属射出成形など）によって経済的に製造することができるからである。ヒート・シンクをインターポーザ・ボードに、熱伝導性粘着剤を用いてボンディングすることによって、パッケージに機械的剛性が付加されるとともに、熱経路が完全になる。
【０１２４】
５９０，０００ノードおよび３６０，０００要素からなる有限要素モデルを、好ましい材料を用いて構成された図１に示すようなＯＥ／ＩＣパッケージで構築した。パッケージの熱分析を、ＡＳＳＹＳソフトウェアを用いて行なった。モデルを立証するために、パッケージを作って測定した。４％の収束が得られた。分析の結果、ＶＣＳＥＬおよび光検出器アレイに渡って、２℃よりも良好な温度均一性が実現していたことが分かった。ＣＭＯＳ回路の活性領域とＯＥデバイスとの間の熱隔離が、優れていた。活性領域からＯＥデバイスへ結合していたのは１℃未満であった。ヒート・スプレッダの背面からＯＥデバイスのベースに対する温度勾配が３℃未満であり、ヒート・スプレッダの背面から能動ＣＭＯＳ回路に対しては４℃未満であった。これらの熱的結果は全て、現時点での通常の業界基準よりもはるかに良好であった。
【０１２５】
図４Ｃに、インターポーザ・ボード１０４が、透明基板１７に取り付けられ、ボンド２６７によって表面２２上の電気フィーチャと電気的に接触している例の断面を示す。ＢＧＡ形式の電気接続部材によって、外部システムへの電気接続が与えられている。インターポーザ１０４は好ましくは、プリント回路基板形式の材料であり、これはマイクロ・ビア２６８、接地面２６９、パワー・プレーン２７０、ソルダ・マスク領域２７１、およびコア材料２７２（たとえばポリイミド）などのフィーチャによって、多くの機能性をもたらす。
【０１２６】
図４Ｄに、インターポーザ・ボード１０４上において、取り付けられた透明基板ダイの高密度領域からＢＧＡジョイント位置へ向かう導電性トレース２８１のファン・アウトの拡大図を示す。インターポーザは、ダイ上の微細なピッチＩ／Ｏ（通常は＜２５０μｍピッチ）を、より大きな次のレベルのアセンブリＰＣＢ（通常は０．５ｍｍ〜１．２７ｍｍ）のピッチへルーティングする。ダイからパッケージ上のソルダ・ジョイントまでの相互接続ジョイントおよび回路の長さを、最小限にすることが望ましい。ワイヤ・ボンドの代わりにフリップ・チップ・ジョイントを用いて、リード線のインダクタンスを最小限にする。ほとんどのＢＧＡパッケージにおいて、フリップ・チップ・ジョイントは、インターポーザ基板の上側にあり、次のアセンブリ用のソルダ・ボールは下側にある。こうするためには、信号を上部から下部に送信するために、インターポーザにおいて積層マイクロ・ビアを用いる必要がある。
アライメント
良好な光結合を得るためには、光ファイバ・コアに対してＯＥデバイスを非常に正確にアライメントする必要がある。光電子発光体（たとえばＶＣＳＥＬ）のアレイと、マルチ・モード・ファイバ（ＭＭＦ）コアのアレイとの間で１対１ベースの一様な結合にすることよって、アレイ中の各ファイバがほぼ等しい量の光パワーを受け取ることが保証される。全てのファイバをその対応する発光体へ正確にアライメントすることによって、この目標を実現することが助けられる。
【０１２７】
透明絶縁基板に、孔を設ける。ある実施形態においては、これらの孔は、光フェルール・アライメント手段に付随するガイド・ピンのためのクリアランス・ホールとして機能する。他の実施形態においては、孔は、パッシブ・アライメント手段として使用され、光フェルール・アライメント手段に付随するガイド・ピンと正確に嵌まり合う。孔は、光ファイバ・フェルールまたは他のファイバ・アレイ・ハウジングとともに使用されるガイド・ピンの収容に適したサイズであり、好適であればどんな形状でも良く、たとえば略円形、楕円形、もしくは三角形である。孔の位置決めは、中心−中心の許容誤差が少なくとも２０μｍで、好ましくは少なくとも５μｍで、行なうことができる。孔は、穿孔によって形成しても良い。発生するスラグの量を最小限にして孔の穿孔を行なうには、紫外線波長領域で出力するレーザが有用なツールとなる。多くのサファイア基板に、λ＝３５５ｎｍでのＵＶレーザ穿孔によって、アライメント・ガイド・ホールが設けられた。アライメント孔は、良好な表面平滑度および再現性を有することが分かった。レーザ穿孔技術は一般に、孔の位置決めを、高い確度で孔間に間隔を設けて行なうのに非常に適している。またＵＶ波長を用いることによって、本発明を実施する際に有用な透明絶縁基板（たとえばサファイア、ガラス）に適用したときに、きれいな縁および平滑な壁断面で孔を形成することができる。
【０１２８】
本発明の方法によって、ＯＥデバイス、電気フィーチャ、および光ファイバをＯＥデバイスにアライメントするためのメカニカル・アライメント部材を配置する全てのアライメント・ステップは、透明絶縁基板の内部ＯＥ表面上の１つまたは複数のアライメント参照フィーチャへのアライメントによって行なわれることが、提供される。参照フィーチャは、フォトマスクを用いた精密フォトリソグラフィ・パターニングなどの高精度な回路製造方法による電気フィーチャの製造中に形成される。基板上のフィーチャのパターニングに使用されるフォトマスクは、極めて精密である。最新技術は、配置確度が０．０１μｍよりも良好で、分解能は０．１３０μｍよりも良好である。透明絶縁基板および光電子デバイスの両方とも、それらの表面上の目に見える精密なアライメント・フィーチャを用いて製造される。
【０１２９】
半導体パッケージング・アセンブリ・ラインでは、フリップ・チップ・ボンディング装置を用いて、小さなコンポーネントを物理的にパッケージしている。幅広いフリップ・チップ装置を利用することができる。一般的に、アライメント確度とボンディングを行なうのに必要な時間との間に、トレード・オフが存在する。本発明の実施に適したフリップ・チップ装置の例は、東レ・エンジニアリング・モデル（Ｔｏｒａｙ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｍｏｄｅｌ）ＦＣ２１００／ＦＣ２２００である。この装置は、高確度あるいは低確度バージョンで構成することができる。高確度バージョンは、確度が±２μｍであり、ボンドあたり１５秒必要である。低確度バージョンは、確度が±５μｍであり、ボンドあたり１．８秒必要である。確度は、「３シグマ」数として定義される。これは、指定した精度に部品がアライメントされる確率が、正規確率分布に従って９９．８％を上回ることを意味する。
【０１３０】
ＯＥデバイスは、ファイバ光コアとＯＥデバイスとの間の効果的な光通信を可能にするために、メカニカル・アライメント部材に対して約±２０μｍの許容誤差内で位置決めしなければならない。許容誤差は、約±１５μｍ未満が好ましい。シングル・モード光ファイバを用いる実施形態においては、許容誤差は、約±２μｍ未満でなければならず、好ましくは±１μｍ未満でなければならない。光ファイバ端は、光ファイバ・コアとＯＥデバイスとの間で低損失で光を透過させるために、ＯＥデバイスの活性領域にできるだけ近くなければならない。
【０１３１】
本発明を実施する際に必要となるアライメントは、２つのステップからなる：
（１）ＯＥデバイス上の参照フィーチャを、透明絶縁基板の内部ＯＥ表面上の参照フィーチャに対してアライメントし、ＯＥデバイスを基板にボンディングするステップと、
（２）参照フィーチャに対してアライメントし、透明絶縁基板の内部ＯＥ表面にメカニカル・アライメント部材を形成または取り付けるステップ。これらの２つのステップは、いずれの順番でも行なうことができる。
【０１３２】
ステップ（１）は好ましくは、ダイを基板に自動的に極めて精密に取り付けることに適した機器（たとえば、前述したように、フリップ・チップ・ボンディングなど）によって行なう。ボンディング装置によって、光電子デバイス上のフィーチャを、透明絶縁基板の内部ＯＥ表面上の参照フィーチャにアライメントする。
【０１３３】
ステップ（２）では、メカニカル・アライメント部材を、透明絶縁基板の内部ＯＥ表面上の参照フィーチャにアライメントする。メカニカル・アライメント部材は、光コネクタが有する相補的なメカニカル・アライメント・フィーチャを用いて、光ファイバをＯＥデバイスにパッシブにアライメントすることができる。メカニカル・アライメント部材の例としては、精密ガイド・ホール、精密ガイド・ピン、および透明基板自体の表面内に形成されたフィーチャが挙げられる。ステップ（２）を行なう方法の例としては、精密レーザ・ダイシングによって、透明絶縁基板内に正確なガイド・ピン孔（その位置が基板参照フィーチャに対して正確にアライメントされている）を形成すること；および参照フィーチャ位置に対して精密な関係で透明絶縁基板にフリップ・チップ・ボンディングされた精密ガイド・ピン・ホルダを用いること、が挙げられる。
【０１３４】
ガイド・ホールアプローチは、透明絶縁基板内に精密ガイド・ホールを、材料の切断に対して適切な波長のレーザを用いて形成することを必要とする。レーザは、精密ステージ上に位置決めされる。現在、位置確度が２μｍ以下の精密ステージが利用可能である。レーザは、透明絶縁基板上のフィーチャを用いて、正確に位置決めされた明確に規定された孔を形成する。この方法を用いて市販のレーザ・システムによって実現可能なアライメント確度（光電子デバイスとファイバ・コアとの間）は、約±１．５μｍである。製造における全体のアライメント角度は、個々の許容誤差の根２乗和によって決まる。精密ガイド・ホールは、アライメント部材たとえば精密ガイド・ピン（ガイド・ホールを貫通してパッケージの光出力表面上に現れる）を保持する。ガイド・ピンによって、相補的なガイド・ホールを、たとえばファイバ光コネクタ内に係合させることができる。
【０１３５】
図５Ａに、本発明の一実施形態によるＯＥ／ＩＣパッケージを概略的に示す分解組立側面図を示す。ここでは、基板ガイド・ホールを含むメカニカル・アライメント部材によってアライメントを行なっている。光ファイバ・コネクタ６８に結合するための支持搭載された一体化ＯＥ／ＩＣパッケージング・システム６７が図示されている。光ファイバ・コンポーネント６８は、光コネクタ３６内で終了する光ファイバのリボン・アレイ１１２を備えている。光コネクタ３６には、それを貫通する精密ガイド・ホール３１が設けられている。ファイバ光コネクタ３６は、光ファイバ・アレイ１１２を、ガイド・ホール３１に対する精密な位置関係で保持する。標準化されたフェルールは、ファイバ・アレイを、コア−コア１μｍ内の許容誤差でアライメントすることができ、市販されている（ＵＳコネック（ＵＳＣｏｎｎｅｃ）など）。ＭＴまたはＭＴＰフェルールなどの標準化されたフェルールを、ファイバ光コネクタ３６として用いても良い。
【０１３６】
支持搭載可能な電子−光電子モジュール６７は、透明絶縁基板１７を備え、基板１７の内部ＯＥ表面２２上には光電子デバイス・チップ１９が搭載されている。表面２２は、ファイバ光コネクタとは反対側を、（−ｚ）方向に向いている。光電子デバイス・アレイは、その活性領域を表面２２に向けて搭載されており、そのため基板１７を通して信号を送受信する。表面２２上の電気回路８８は、表面２２上の導電性トレース８２によってＯＥデバイス・チップ１９と電気通信している。ＯＥデバイス・チップ１９は、表面２２上に、ガイド・ホール７１に対する精密な位置関係で位置決めされている。
【０１３７】
基板１７は、支持部材３５上に搭載されている。支持部材３５には窓６６が設けられている。窓６６の周囲には、基板ガイド・ホール７１よりもわずかに大きくガイド・ホール７１と一直線になっている切取り領域６１が含まれている。支持部材３５（３５が多層材料の場合には、その対向面６０）は導電性材料（たとえば銅）から形成され、または支持部材３５には導電性トレース（図示せず）が設けられている。そのため支持部材３５は、基板１７および／またはＯＥチップ１９に対する電気接続を、導電性ボンドによって与えることができる。ある実施形態においては、支持部材３５はプリント回路基板である。図５Ａでは、フレキシブル・プリント回路基板である支持部材が示されている。支持部３５は、５７において約９０度の湾曲を形成している。下側表面６９（対向面３９とほぼ直角）に、導電性ボンディング手段３４（たとえばソルダ・バンプ）を設けても良い。導電性ボンディング手段３４によって、電気接続を、支持部の導電性トレースまたは表面に対して、したがって基板１７の表面２２上の電気回路、およびＯＥデバイスに対して、形成することができる。支持部材３５は、支持ブロック７０（硬い機械的な支持を与え、ヒート・シンクとして機能しても良い）によって支持されている。図５Ａの実施形態においては、支持ブロック７０には、ガイド・ピン７２を保持する搭載用凹部７９が設けられている。これらの搭載手段は、ピンを高精度な位置で保持する必要はない。と言うのは、アライメントを、基板およびファイバ光コネクタのレベルで行なうからである。
【０１３８】
光電子／光結合システムをアセンブリする場合、ガイド・ピン７２は、支持部３５内の切取り６１、基板１７内のガイド・ホール７１を貫通して、ファイバ光コネクタ・ガイド・ホール３１内に固定される。光ファイバは、コネクタ・ガイド・ホール３１に対して、固定された位置関係にある。ＯＥデバイスは、基板ガイド・ホール７１に対して、固定された位置関係にある。したがって結合システムをアライメント部材（ガイド・ピン）７２を用いてアセンブリすると、光電子デバイスは、さらなるまたはアクティブなステップを必要とすることなく、光ファイバと正確にアライメントされる。
製造
図５Ａに示すような光／光電子結合システムは、次のような一般的なステップを含む方法によって作製される。
【０１３９】
（１）透明絶縁基板内にガイド・ホールを穿孔するステップ（ＵＶレーザ穿孔または他の好適な方法を用いる）、
（２）図１に対して説明したように、一体化された電子／光電子モジュールを透明絶縁基板上に形成するステップであって、光電子デバイスを透明絶縁基板上に、基板ガイド・ホールに対して正確に固定された位置関係で搭載するステップ、
（３）一体化された電子／光電子モジュールの支持部材を、電気接続を与えるように設けられかつ基板ガイド・ホールに対して相補的なガイド・ピンを支持する、支持部材上に搭載して嵌め合わせるステップ、
（４）相補的なガイド・ホールを有する光ファイバ・コネクタを、ガイド・ピン上に搭載して嵌め合わせることによって、光ファイバを光電子デバイスとアライメントするステップ。
【０１４０】
図５Ａのシステムは、ガイド・ピンを、「メス」ファイバ光コネクタと嵌め合わせるための搭載ブロック内に保持させた状態で示している。本発明は、他の配向でも、ガイド・ピンを光ファイバコネクタ内に保持させて光電子モジュール内に挿入して、実施できることが理解される。しかし図５Ａに示す配置が好ましい。と言うのは、透明基板を通してガイド・ピンを繰り返して挿入する必要がないからである
図５Ｂは、図５Ａの場合と同様の一体化された光／光電子結合システムの平面図３である。透明絶縁基板１７が、ガイド・ピン７２によって、光コネクタ３６と支持部材３５との間で連続経路７３内にピン留めされている。連続経路７３は、コネクタ・ガイド・ホール３１、基板ガイド・ホール３１、切取り６１、および搭載ブロック凹部７９を含む。ＯＥチップ１９は、図５Ａの６６によって規定される窓領域内へ延びているが、この図では見えない。
【０１４１】
図５Ｃは、図５Ａの一体化された光／光電子結合システムの光電子モジュール７をアセンブリした後を概略的に示す側面図である。図５Ａの一体化された光／光電子結合システムが、電気コネクタ搭載システム９７に取り付けられている。電気コネクタ搭載システム９７は、導電性領域（図示せず）が設けられた電気コネクタ部材１５５を含む。導電性領域は、支持部材３５上のボンディング・パッド１５７および電気コネクタ部材１５５上のボンディング・バッド１５６に対して形成された１つまたは複数の導電性ボンド１５８によって光電子モジュールと電気通信している。これらの接続部によって、電気信号を、電気コネクタ１５５に対して形成された電力接続部との間で送信することができる
図５Ｄは、図５Ａの一体化された光／光電子結合システム６をアセンブリした後を概略的に示す切取り平面図である。光フェルール２０２内に搭載された光ファイバのリボン・アレイ（１×１２）２０１が、光電子デバイスの１×１２アレイ２０３と、図２Ｂ、２Ｃ、および３に示したのと同様の方法で結合している。光電子デバイスは、導電性ボンド２１によって、透明絶縁基板１７にボンディングされている。光ファイバ端は、フェルールの端面２０７と同一平面であるかまたはこの端面から短い距離だけ突き出ていて、光電子デバイスに非常に近くなっている。光電子デバイスと透明絶縁基板との間のスペース２０６に任意に、屈折率マッチング材料たとえば光ジェルまたは光粘着剤またはシーリング化合物を充填しても良い。こうしてＯＥデバイスは、環境効果からシールされる。
【０１４２】
光電子デバイスおよび精密ガイド・ホール７１は、透明絶縁基板１７のＯＥ表面２２上のアライメント・マークに対して正確に位置決めされている。参照マークに対して光電子デバイスをアライメントおよび機械的に配置することに使用できる多くの視覚支援（ｖｉｓｉｏｎ−ａｉｄｅｄ）アライメント・プロセスが知られている。レーザ穿孔も同様に、参照マークに対して高精度で行なうことができる。
【０１４３】
図５Ｅは、図５Ａに示した実施形態と同様の一体化された光／光電子結合システム８を概略的に示す分解組立側面図である。システム８は、ファイバ光コネクタ３６内に搭載された光ファイバのアレイを備える。ファイバ端２０４は、フェルール３６の前面２０７と同一平面であるか、またはこの前面からわずかに突き出ている。ファイバ端は、光電子デバイス・チップ１９内の光電子デバイスのアレイ２０３と位置合わせされている。光電子デバイス・チップ１９は、図２Ｂ、２Ｃ，および３に示すように、透明絶縁基板１７にフリップ・チップ・ボンディングされている。ガイド・ピン保持用挿入部８４が、搭載ブロック７０内に保持されている。ガイド・ピン保持用挿入部８４は、ＯＥデバイス・アレイおよび／または基板１７の領域と熱接触するように成形されている。ファイバ光コネクタ３６が、ハウジング２２６内に搭載されている。ハウジング２２６の目的は、コネクタを保護して、アライメント部品に直接接触せずに容易にシステムをハンドリングすることである。光電子モジュールもハウジング（図示せず）内に納めても良い。ハウジングは通常、プラスチックまたは他のモールド可能な材料からなる。
【０１４４】
図５Ｆは、図５Ｅの一体化された光／光電子結合システムの光電子モジュール部分を示す前面図９である。ガイド・ピン保持部材８４（透明基板１７を通して見えている）は、光電子デバイス・アレイ２０３への／からの光送信の妨害を回避するように成形されている。
【０１４５】
ガイド・ピン保持挿入部は好ましくは、ガイド・ピンが嵌まり合うファイバ光コネクタと同じまたは類似の材料から、同じまたは類似のプロセスで成形されており、好ましくは少なくとも高精度で形成される。ガイド・ピン挿入部は取り付けることができる。あるいはガイド・ピンを別個に取り付けることができる。取り付けプロセスは好ましくは、自動化された精密アセンブリ機器（「ピック・アンド・プレース（ｐｉｃｋ  ａｎｄ  ｐｌａｃｅ）」と言われることが多い）によって行なう。
【０１４６】
図６Ａ〜６Ｅに、図５Ａ〜Ｆに示したような光コネクタの例の分解組立概略図を示す。光コネクタは、フレキシブル・プリント回路基板（図６Ａ）を備え；ＶＣＳＥＬのアレイにフリップ・チップ・ボンディングされた透明絶縁基板を含む一体化された光／光電子モジュールが搭載され（図６Ｂ）：基板ガイド・ホールによって光ファイバ・アレイにアライメントされ（図６Ｃ）；ファイバは、ＭＴフェルール内で位置決めされ（図６Ｄ）；一体化された光／光電子モジュールに、ヒート・シンクが設けられている（図６Ｅ）。
【０１４７】
図６Ａに、光／光電子結合構造の搭載に適した構成の例として前述したような導電性対向面６０を有するプリント回路基板３５を備える支持ステージを示す。プリント回路基板３５は、切取り領域６１を有する高さ６３および幅６４の開口部を有する。切取り領域６１は、一体化された光−光電子モジュールをプリント回路基板上に搭載するのに使用されるガイド・ピンの断面よりもわずかに大きなサイズである。プリント回路基板３５は、プリント回路基板をヒート・シンクまたは他の構造に取り付けるのに使用できる任意の搭載ホール６２を有する。
【０１４８】
図６Ｂに、プリント回路基板３５内の開口部上に位置決めされプリント回路基板３５上へ搭載するために作製された一体化された光−光電子モジュール２１１を備える部分構造の概略図を示す。透明基板１７を通して見えているのは、光電子デバイスのアレイ２０３である。光電子デバイス・アレイが、透明基板上に、すでに図示したように、１つまたは複数の導電性ボンドによって搭載されている。光電子デバイス・アレイは、フリップ・チップ・ボンディングの技術を用いて、高い確度で透明基板上に位置決めすることができる。基板１７は、精密に離間配置された関係で穿孔された２つのガイド・ホール７１を含む。これらのガイド・ホールの目的は、基板１７を、光ファイバのアレイ２０１を収容するフェルールに対してアライメントすることである。ガイド・ホールは、フェルールまたは他のファイバ・アレイ・ハウジングとともに使用されるガイド・ピンの収容に適したサイズであり、略円形または楕円形の形状であっても良い。ガイド・ホールの位置決めは、中心−中心の許容誤差が少なくとも２０μｍで、好ましくは少なくとも５μｍで、行なうことができる。ガイド・ホールは、穿孔によって形成しても良い。発生するスラグの量を最小限にして孔の穿孔を行なうには、紫外線波長領域で出力するレーザが有用なツールとなる。
【０１４９】
図６Ｃに、ガイド・ホール７１内のガイド・ピン７２と、光ファイバのアレイ２０１とを含む部分構造を示す。光ファイバの光コアは、アレイ２０３内の光電子デバイスと位置合わせされている。
【０１５０】
図６Ｄに、フェルール３６を含む部分構造を示す。フェルール３６は、ファイバを、ガイド・ピン７２を用いて光電子デバイス・アレイに対して精密アライメントおよび嵌め合わせするために、位置決めする。標準化されたフェルールは、コア−コア１μｍ以内の許容誤差でファイバ・アレイをアライメントすることができ、市販されている（ＵＳコネックなど）。ＭＴまたはＭＴＰフェルールなどの標準化されたフェルールが、本発明を実施する際に有用である。
【０１５１】
図６Ｅに、ヒート・シンクおよびフェルール・ハウジングを含む光コネクタ・コンポーネントの分解組立図を示す。標準的なフェルール内の光ファイバ・アレイ、Ｖ溝マウント、または他の位置決め手段が、ハウジング２２６内にある。プリント回路基板３５が、支持構造１０１上に搭載されている。支持構造１０１は、ヒート・シンクとして機能するかまたはヒート・シンクに接続されており、ハウジング２２６へ接続するためのガイド・プレート１０２および１０３を有している。ガイド・ピン７２は、基板３５内の切取り６１と、透明基板１７内のガイド・ホール７１とを通過する。透明基板１７の前面には光電子基板１９が搭載され、光電子基板１９には光電子デバイス・アレイ２０３が搭載される。
【０１５２】
図６Ａ〜６Ｅに示した配置に対する多くの変更および変形が、本発明の範囲内で可能である。好ましい実施形態には、光電子デバイスに適した材料である基板上に形成された光電子デバイスに光ファイバ・コアを精密にアライメントし、透明絶縁基板上の薄いシリコン層内に制御エレクトロニクスが存在し、透明絶縁基板は、導電性ボンドによって光電子デバイス基板に接続され、光ファイバと光電子デバイス基板との間に位置することが含まれる。
【０１５３】
一般に、光ファイバ・コアを光電子デバイスと位置合わせできる精度は、以下の精度に依存する。
【０１５４】
（１）光電子チップ上での光電子デバイスの位置決めおよび離間配置、
（２）フェルールもしくは他のアレイ・ハウジングまたはＶ溝基板内での光ファイバ・コアの離間配置、
（３）透明基板への光電子デバイス・アレイのボンディング、
（４）透明基板内のガイド・ホールの位置および径。
【０１５５】
図７は、基板１１７内に形成されたガイド・ホール１７９が、ガイド・ピン１７２を受け取るように構成されたピン・ガイド・ホール・システム１７４を示す概略図である。垂直線から小さい角度だけ内側のガイド・ホール壁プロファイルが、ガイド・ピンの挿入およびモジュールのアセンブリが容易になるという点で、好都合であることが分かっている。約１°から約４０°の範囲の角度θhole（１７３）が、ガイド・ピンの挿入には好都合であり、約１°から約１０°の角度が好ましい。テーパが基板の上面付近から始まって下面まで続くことが好ましい。テーパの形状は略円錐状である。ホールの壁に沿っての円錐形状からの変動が存在しても良いが、完全な円錐形状のホールから５０μｍ未満であることが好ましい。
【０１５６】
図８Ａ、８Ｂ、および８Ｃに、光−光電子インターフェースの形成において有用な３つのガイド・ホール形状を示す。図８Ａに示す丸いホール・プロファイル１６２は、ガイド・ピン１６３の形状にマッチングする。丸い形状は、ファイバ・コネクタおよび基板の両方の熱膨張係数（ＣＴＥ）のマッチングが近い（１０％以内）ときに、ファイバ・コネクタに基板をアライメントするのに有用である。丸いガイド・ホールによって、ファイバ・コネクタへの基板のアライメントが、基板の平面内に保たれる。
【０１５７】
図８Ｃに示した楕円形状のホール・プロファイル１６４は、基板のＣＴＥとファイバ・コネクタとがマッチングしないときに有用である。ファイバ・コネクタおよび基板アセンブリは、より大きなアセンブリ内に搭載するときに、３００℃の温度変移（ｅｘｃｕｒｓｉｏｎ）を受ける場合がある。楕円形のホールであるために、大きな温度変移の間にガイド・ピン１６３が動くことができる。ピンは、部品が室温であるときに配置されることが最も多い。部品が熱くなると、ピンは楕円形ホールに沿って１６６の方向に動く。動作中、ピンは、ホールの真ん中の位置にある。
【０１５８】
図８Ｂの三角形ホール・プロファイル１６４は、楕円形ホールと組み合わせて用いても良い。三角形ホールによって、ガイド・ピンをホール内へ挿入すること、およびガイド・ピンをホールから取り出すことが助けられる。ガイド・ピンと接触しているホールの表面積が、楕円形または丸いホールの場合よりも少ない。
【０１５９】
図９に、楕円形ガイド・ホール５８を有する透明基板を示す。ガイド・ピン１６３は、モジュールが熱くなって膨張したときに、自由に外側へ移動する。
【０１６０】
図１０Ａは、図２Ａに示したインターフェースと同様の先行技術の構造１１０を、１０Ａの方向に見たときの概略的な平面図である（ローゼンバーグら、「ＰＯＮＩ−１パラレル光リンク」第４９回電子コンポーネントおよび技術会議、サンディエゴ、カリフォルニア州、１９９９年６月１〜４日）。１×１２アレイのファイバとＶＣＳＥＬとをインターフェースするためのこの先行技術の構造は、図１０Ｂと比較するために与えられている。図１０Ｂは、図２Ｂに示したインターフェースと同様の本発明の１×１２の光／光電子コネクタを、１０Ｂの方向に見たときの概略的な平面図である。図１２Ａにおいて、ＶＣＳＥＬチップ１９がキャリア４７上に搭載され、キャリア４７はベース３５（たとえばフレキシブル・プリント回路）上に搭載されている。キャリア４７は、導電性経路を含み、この導電性経路に対してＶＣＳＥＬの背面電気コンタクトが電気接続を形成する。ＶＣＳＥＬドライバおよび他の制御回路は、シリコン基板８７上にある。ＶＣＳＥＬ２０に対する上部の電気コンタクト８９は、シリコンＩＣ８７内のＶＣＳＥＬドライバ回路８８’に、ワイヤ・ボンド２１’を介して接続されている。ベース３５には、光ファイバを搭載するフェルールに対して相補的な嵌め合いガイド・ピンを介してアライメントするための、ガイド・ホール７６が設けられている。
【０１６１】
図１０Ｂに、図２Ａに示すインターフェースと同様の光インターフェース構造１１１を、１２Ｂの方向に見たときの概略的な平面図を示す。ＶＣＳＥＬチップ１９が、ベース３５（フレキシブルまたはリジッド・プリント回路、マルチ・チップ・モジュールなど）上に搭載されている。ＶＣＳＥＬの背面電気コンタクトが、ベース３５上の導電性経路に接続されている（図示せず）。図１０Ａでの状況とは対照的に、ＶＣＳＥＬドライバおよび他の制御回路８８は、サファイア基板１７の領域内の薄いシリコン層内にある。各ＶＣＳＥＬ２０に対する上部の電気コンタクトは、ＶＣＳＥＬドライバに、導電性ボンド２１（フリップ・チップまたは他の好適な技術によって形成される）と、サファイア基板上の導電性トレース８２（導電性材料たとえばアルミニウム、銅、または他の金属もしくは合金から形成される）とを介して、接続されている。サファイア基板１７には、光ファイバを搭載するフェルールに対して相補的な嵌め合いガイド・ピンを介してパッシブ・アライメントするためのガイド・ホール７１が設けられている。透明基板１７を通して光が送信されるため、インターフェース１１１は、電気性能が向上し（ワイヤ・ボンドに付随する寄生が回避されているから）、物理的に頑丈であり（脆い構造が回避されているから）、製造性が向上している。
【０１６２】
図１０Ａおよび１０Ｂでは、光インターフェースの透明基板実施形態上のフリップ・チップ集積回路チップであって、光電子デバイスがＶＣＳＥＬの場合を例示している。図２Ｅとの類推によって、他のタイプの光電子デバイス（たとえば光検出器）を用いる出力インターフェースを、図１３Ａおよび１３Ｂの場合と同様に、形成しても良いことが明らかである。図３との類推によって、光電子デバイスは、光検出器および発光体を備えて、送受信器構造を形成しても良い。
【０１６３】
図１１Ａは、本発明の光／光電子結合構造１３０であって、ＣＭＯＳ制御回路を備えるチップ１３３が、導電性ボンド１２１を介して、透明絶縁基板１１７にフリップ・チップ・ボンディングされている構造を示す概略的な側面図である。この結合構造で使用されている光電子デバイスは、発光デバイスであり、この場合は、ＶＣＳＥＬチップ１９内に形成された垂直キャビティ表面発光レーザ（ＶＣＳＥＬ）２０である。結合構造は、（ａ）一体化された光−光電子結合モジュール１１と、（ｂ）光電子デバイスと光通信する光ファイバ１２とを備える。モジュール１１において、ＶＣＳＥＬチップ（光電子基板）１９は、導電性ボンド２１を介して、透明絶縁基板１１７の上面１２２に接続されている。透明絶縁基板１１７は、透明絶縁基板材料たとえばガラスまたは結晶材料たとえばサファイアまたはスピネルから選択される。制御、ドライバ、および入力／出力（Ｉ／Ｏ）回路が、集積回路チップ１３３の上面１３４上に配置されている。集積回路チップ１３３は、導電性ボンド１２１を介して、透明絶縁基板１１７の上面１２２に接続されている。このような電気回路は通常はＣＭＯＳ回路であるが、光／光電子結合構造が使用される用途にとって望ましいものであれば、どんなタイプの電気回路であっても良い。集積回路チップ１３３は通常はシリコンであるが、シリコン、ＧａＡｓ、ＳｉＧｅ、および特定の光インターフェース用途に適した他の集積回路技術から選んでも良い。電気回路には、光電子デバイスを制御するための機能（この場合はＶＣＳＥＬドライバ）が含まれており、光信号送信プロセスを管理するのに必要な他の機能を含んでいても良い。電気デバイスは通常はＣＭＯＳであるが、バイポーラ、ＳｉＧｅ、ＧａＡｓ、または特定の光インターフェース用途にとって有用な他のどんな集積回路技術であっても良い。光コア１６、クラッド層１５、および表面１４を有する光ファイバ１２が、透明絶縁基板１１７の下面１１８に、先端を付き合わせて接触している。
【０１６４】
すでに詳述したように、インターフェース構造に任意に、光路内の基板１１７の領域上の反射管理コーティングを設けても良い。透明絶縁基板の上面および下面の一方または両方に任意に、光路が通過する領域内の反射防止材料をコーティングしても良い。図１３Ａおよび１３Ｂのインターフェース構造は任意に、透明絶縁基板１１７の上面または下面に形成され光電子デバイスと光ファイバ・コアとの間の光路内に配置されたレンズをさらに備えていても良い。さらに、屈折率マッチング材料たとえば光ジェルが任意に、光電子デバイスと透明絶縁基板の上面との間に存在していても良い。
【０１６５】
図１１Ｂは、図１１Ａの側面図に示された要素を取り入れた光／光電子結合構造１３０を、１３Ｂの方向に見たときの概略的な平面図である。ＶＣＳＥＬチップ１９が、ベース３５（フレキシブルまたはリジッド・プリント回路、マルチ・チップ・モジュールなど）上に搭載されている。ＶＣＳＥＬは、ベース３５上の導電性経路に対する背面電気コンタクト接続部（図示せず）を有していても良い。あるいは、両方のＶＣＳＥＬ接続部を、その上面に対して形成しても良い。ＶＣＳＥＬドライバおよび他の制御回路１８８が、集積回路チップ１３３上に形成されている。このような電気回路は通常はＣＭＯＳ回路であるが、光／光電子結合構造が使用される用途にとって望ましいものであれば、どんなタイプの電気回路であっても良い。集積回路チップ１３３は通常はシリコンであるが、シリコン、ＧａＡｓ、ＳｉＧｅなどから選んでも良い。電気回路には、光電子デバイスを制御するための機能（この場合はＶＣＳＥＬドライバ）が含まれており、光信号送信プロセスを管理するのに必要な他の機能が含まれていても良い。各ＶＣＳＥＬ２０への上部の電気コンタクトは、ＶＣＳＥＬドライバに、導電性ボンド１２１（フリップ・チップ・ボンディングまたは他の好適な技術によって形成される）および透明基板上の導電性トレース１４２（導電性材料たとえばアルミニウム、銅、または他の金属もしくは合金から形成される）を介して、接続されている。透明絶縁基板１１７上の導電性トレース１４２によって、集積回路チップ１３３と１つまたは複数の任意の受動デバイス１３９との間の電気コンタクトが得られる。受動デバイスは、コンデンサ、インダクタ、または抵抗器とすることができる。受動デバイスは、透明基板１１７上に、導電性トレース１４２によって接続して形成することができる。または受動デバイスを透明基板上に、ハンダ付けを用いて（表面実装など）、もしくはフリップ・チップ・ボンディング技術を用いて、搭載することができる。透明基板１１７上の導電性トレース１４２によって、導電性ボンド１６１を介した集積回路チップ１３３とベース３５との間の電気コンタクトが得られる。
【０１６６】
透明基板１１７に、光ファイバを搭載するフェルールに対して相補的な嵌め合いガイド・ピンを介してパッシブ・アライメントするためのガイド・ホール１７１が設けられている。基板１１７を通して光が送信されるため、光インターフェース１３０では、ワイヤ・ボンドに付随する寄生が回避され、物理的な頑丈さが向上し（脆い構造が回避されているから）、したがって製造性が向上している。
【０１６７】
図１２Ａ〜１２Ｅ、１３Ａ〜１３Ｅ、１４〜１７、および２１Ａ〜２１Ｅは、透明絶縁基板の内部表面２２上の参照フィーチャに対するガイド・ピンなどのメカニカル・アライメント部材の正確な配置に依存するアライメント方法を用いる。本発明のＩＣ／ＯＥパッケージの実施形態に関する。図１のシステム１１０は、このアプローチによって作製されたパッケージの例である。ガイド・ピン・ホルダまたはガイド・ピン自体を、標準的なＩＣパッケージ・アセンブリで使用される非常に正確な「ピック・アンド・プレース」装置によって、一緒に配置することも別個に配置することもできる。
【０１６８】
図１２〜１７において、本発明のＩＣ／ＯＥパッケージを、光電子および電子デバイス用のスモール・スケール・パッケージを記載することによって例示する。スモール・スケール・パッケージは、図３で示したような一体化された送受信器（２つの受光器（光検出器）と２つの発光器（垂直キャビティ表面発光レーザ）とを１×４アレイの光ファイバとともに備える）と、光学的にインターフェースするように構成されている。本発明によるスモール・スケール・パッケージは、光を放出、検出、または操作するデバイスから選ばれた１つの光電子デバイスまたは多くの光電子デバイスのアレイを用いて作製しても良いことが容易に理解される。このようなデバイスは、たとえば光検出器、レーザ、発光ダイオード、光変調器などである。光電子デバイスは全て同じタイプであっても良く、たとえばＶＣＳＥＬ（光信号の送信用）、光検出器（光信号の受信用）である。あるいは、光電子デバイスは、２つ以上のタイプであっても良く、たとえば例として、受光要素（光検出器）および発光要素（ＶＣＳＥＬ）を含む送受信器が示される。光電子デバイスの数は、１デバイスから多くのデバイスのアレイ、たとえば１×４、１×１２、２×１２まで変化しても良く、または用途に対して必要とされるさらに大きなアレイでも良い。光電子デバイスは多くの場合、アレイとして製造され販売される。本発明のスモール・スケール・パッケージは、これら全てのアレイに対して有用である。その理由は、その平面性はスモール・スケール・アレイに限定されないからである。したがって図は一般的な説明をするためのものであり、特定の数またはタイプの光電子デバイスに限定されるものと解してはならない。
【０１６９】
図１２Ａは、本発明のスモール・スケール・パッケージの実施形態を概略的に示す分解組立側面図であり、図１のシステム１００の場合と同様にインターポーザ・ボードを含んでいる。システムは、光ネットワーク接続部へ挿入するための他の支持部２３５上に搭載されている。ヒート・シンク１０５内のキーイング（ｋｅｙｉｎｇ）・フィーチャ２４７によって、パッケージ１０を搭載表面に取り付けやすくなる。ガイド・ピン７２（１７の内部ＯＥ表面上のアライメント参照マークに対して正確に位置決めされている）が、透明基板１７の光出力表面１８の外からｚ方向に延びており、光コネクタ６８内の相補的なガイド・ホールと嵌め合って、ファイバと１７の内部ＯＥ表面上のＯＥデバイスとの間の高精度なメカニカル・アライメントを形成することができる。ＯＥデバイスも、１７の内部ＯＥ表面上のアライメント参照マークに対して正確に位置決めされている。
【０１７０】
図１２Ｂは、ファイバ光コネクタ６８と密接に接続されている図１２Ａのパッケージの平面図である。図１２Ｃは、本発明のスモール・スケール・パッケージの図１２Ａの実施形態を概略的に示す分解組立側面図であり、ファイバ光コネクタ６８内に搭載されている光ファイバのアレイと結合するように並んでいる。図１２Ｄおよび１２Ｅは、本発明のスモール・スケール・パッケージのサブアセンブリの前面および背面図であり、フリップ・チップ・ボンディングされた光電子デバイスを有する透明基板を備え、透明基板は精密ガイド・ピン保持器に取り付けられている。
【０１７１】
透明基板１７と、そのフリップ・チップ・ボンディングされたＯＥダイ１９および４９とは、基板上面２２を通して支持部材１０４に取り付けられている。支持部材１０４には、電気相互接続を形成するための電気トレースが搭載されている。１０４には通常、プリント回路基板様の材料が含まれている。ＰＣＢ様の支持部材１０４には、ＢＧＡまたはソルダ・バンプ電気接続部２３４が設けられている。これらは、スモール・スケール・パッケージのテスト用に使用され、最終用途において用いることもできる。熱伝導性支持部材１０５は、ヒート・シンクおよび物理的支持部の両方として機能する。その背面１０６によって、スモール・スケール・パッケージをたとえば他の種々の機能要素が搭載されたプリント回路基板に取り付けるインターフェース機能が得られる。好ましい実施形態においては、支持部材１０５は、銅ヒート・シンクであって、電子回路からの熱除去が最適になるように成形された（たとえば前面のプロファイルを、前面を基板１７に非常に近づけるプロファイルとする）銅ヒート・シンクである。ＰＣＢ形式の支持部材１０４は１０５に、粘着性物質２２８によってボンディングされている。粘着性物質２２８は好ましくは、断熱性である。一方で、フリップ・チップ構造１０は、ヒート・シンク１０５に、粘着性物質２２９によってボンディングされている。粘着性物質２２９は、高熱伝導性となるように選ばれている。このようにして、１７上の電子回路によって発生した熱を、効率的にヒート・シンク１０５に移すことができる。ガイド・ピン７２は、精密アライメント挿入部８４によって所定の位置に保持されている。ガイド・ピン７２は、ヒート・シンク１０５内の凹部１２５にはまる。凹部１２５とガイド・ピン７２との間のスペースには、断熱性粘着性材料２２８が充填されている。
【０１７２】
精密アライメント挿入部８４は、ガイド・ピンを精密な離間配置の関係で正確に保持するように成形されている。その結果、挿入部８４を正確に位置決めして透明絶縁基板にボンディングしたときに、やはり透明絶縁基板上で精密に位置決めされた光電子デバイスと光ファイバとを精密にアライメントすることができる。好ましい実施形態においては、精密アライメント挿入部は、ガイド・ピンおよび光ファイバ・フェルール材料との熱膨張率のマッチングが近いプラスチックからなる。特に好ましい実施形態においては、精密アライメント挿入部は、ガイド・ピンが形成されているプラスチック材料と同じ材料からモールドされる。
【０１７３】
図１２のスモール・スケール・パッケージは「オス」パッケージである。これは、光フェルール内のガイド・ホールと、ガイド・ピンによって嵌まり合う。本発明には「メス」スモール・スケール・パッケージも包含されることが容易に理解される。スモール・スケール・パッケージは、光フェルールからのガイド・ピンと嵌まり合うレセプタクル（ｒｅｃｅｐｔａｃｌｅｓ）として機能するガイド・ホールを、同様の効果で含むことができる。
【０１７４】
図１３Ａ〜１３Ｅに、図４Ｂおよび１２によるパッケージの分解組立概略図を示す。パッケージは、インターポーザ・ボード（図１３Ａ）を備え；光デバイスにフリップ・チップ・ボンディングされた透明絶縁基板が搭載され（図１３Ｂ）；ガイド・ピンによって光ファイバのアレイにアライメントされ（図１３Ｃ）、光ファイバは、ファイバ光コネクタ内で位置決めされ（図１３Ｄ）；パッケージは、ヒート・シンクを含み、支持構造上に搭載されている（図１３Ｅ）。
【０１７５】
図１４は、図１３に示したような本発明によるスモール・スケール・パッケージ１０８を概略的に示す分解組立側面図である。ヒート・シンク支持部材１０５は、アセンブリ基板に対してインターフェースするためのキーイング・フィーチャ２４７を有する。層２４６は、断熱性粘着性材料（図２の材料２２８）（たとえばエポキシまたは他の好適なポリマー）によってボンディングされている領域を示す。精密アライメント挿入部８４は、ガイド・ピン７２を、精密な離間配置の関係で保持する。層２４８は、断熱性粘着剤（図１７の２２９）によってボンディングされている領域を示す。コンデンサ２４５が、ＰＣＢ様の支持部材１０４の背面１０６に取り付けられている。支持部材１０４には開口領域２４９が設けられている。開口領域２４９は、寸法が十分に小さいため、透明絶縁基板１７を開口領域の周囲２７２の周りにボンディングすることができる。ＰＣＢ様の支持部材１０４は、スモール・スケール・パッケージのコンポーネントに対する電気接続部を形成するために必要となるＢＧＡ電気コンタクトのアレイ２４４を有する。光アンダーフィル材料２３９が、ＯＥデバイス・チップ１９および４９と透明絶縁基板１７との間に配置されている。透明絶縁基板１７には、ホール７１（前述したように、ガイド・ホールまたはクリアランス・ホールとして機能するようなサイズにしても良い）が設けられている。
【０１７６】
図１５は、本発明によるスモール・スケール・パッケージ１０８を概略的に示す側面断面図（図１６の点線に対する）であり、一体化されたフリップ・チップされた電子／光電子構造たとえば図３に概略的に示したような構造が取り込まれている。
【０１７７】
図１６は、図１４のスモール・スケール・パッケージ１０８をアセンブルしたものを概略的に示す正面図である。透明絶縁基板１７を通して見えるものは、ＯＥダイ１９および４９であり、これらは１７の内部表面２２にフリップ・チップされている。また１７の内部表面２２上にあるのは、電子回路２５７と導電性トレース２５６である。これらは、フリップ・チップ・ボンドを介してＯＥデバイスに、またＰＣＢ様の支持１０４上の種々の導電性トレースに、電気接続されている。簡単にするために、これら後者のトレースは図示していない。しかし、これらは１つまたは複数のＢＧＡ電気接続部２４４に接続されており、したがって「外部の世界」すなわちスモール・スケール・パッケージ１０８がその一部となる最終製品中に存在する他の機能性に接続されていることが、理解される。
【０１７８】
図１７は、図１２〜１６のスモール・スケール・パッケージの概略的な側面断面図（図１６の点線に対する）であり、光／光電子接続部を形成するために光ファイバのアレイとアライメントされている。光ファイバ２６２は、光フェルール２６１内に搭載された「リボン状にされた」アレイ２６５内に示されている。光フェルール２６１はガイド・ホール２６３を有し、ガイド・ホール２６３を通してガイド・ピン７２が挿入される。任意の中間層２６４（フレキシブル・ポリマー材料または粘着剤であっても良い）が、フェルールとスモール・スケール・パッケージとの間のインターフェースとなっており、必要に応じて機械的な緩衝作用を与えるように選んでも良い。
【０１７９】
図１７で用いるファイバは、光を送信するものであればどんなファイバであっても良く、たとえば標準的なガラス光ファイバ、プラスチック光ファイバ、もしくは束になったファイバ・アレイであり、またはサイズおよび機能が適しているどんなタイプの導波管とすることもできる。本発明の結合構造によって与えられる構成は、多くの光ガイド構造形式に対する光インターフェースに対して有利である。さらに光ファイバは、マルチ・モード形式であってもシングル・モード形式であっても良い。
【０１８０】
一般に、光ファイバ・コアを光電子デバイスと位置合わせできる精度は、以下の精度に依存する。
【０１８１】
（５）光電子基板上での光電子デバイスの位置決めおよび離間配置の精度、
（６）フェルールもしくは他のアレイ・ハウジングまたはＶ溝基板内での光ファイバ・コアの離間配置、
（７）光電子デバイス・アレイ・ボンディングを透明基板に、透明基板上のフィーチャ（または基板ガイド・ホール）に対して配置する精度、
（８）精密アライメント挿入部ボンディングを透明基板に、透明基板上のフィーチャに対して配置する精度。
【０１８２】
最初の要因に関しては、標準的な半導体プロセシング・ステップにおいてＯＥデバイスをリソグラフィで形成する。ＯＥデバイスが高精度で製造される。２番目の要因に関しては、標準的な光ファイバ・フェルールたとえばＭＴコネクタが、±２μｍという小ささの明確に規定された許容誤差を有する。３番目および４番目の要因は、十分に制御されている。と言うのは、非常に小さい許容誤差内で目標物を光学的にアライメントし配置する自動化プロセスが、エレクトロニクス産業で十分に開発されているからである。
【０１８３】
プラスチック射出成形オプティクス（またはプラスチック・モールド部品内に精密に保持されたガラス・アレイ）を、サファイアとファイバ・コアとの間に加えることによって、ＳＭＦとの結合、高度なＭＭＦ結合、またはＣＷＤＭシステムでの動作が可能になる。ＳＭＦ用途に対しては、ファイバ・コアは通常、直径が８μｍ以下である。ＳＭＦ−ＭＴフェルールは、ガイド・ピン中心からファイバまでのアライメント許容誤差が±０．３μｍ未満という高精度な形態で存在する。±１μｍの許容誤差のフリップ・チップ装置が市販されている。射出成形プラスチック・レンズ・アレイ（市販品）は、光電子デバイスとＳＭＦコアとの間でアライメントされたときに、効率的な結合を実現することができる。このレンズは、ファイバ・コアおよび光電子デバイスに対して、ガイドを用いてパッシブ・アライメントされる。
【０１８４】
高いバンド幅（１０Ｇｂｐｓ以上）の動作に対しては、特別なラウンチ条件を用いることで、より良好なファイバ性能（ＤＭＤの低減）を実現することが好ましいと考えられる。ラウンチ条件によって、ファイバ・コアに入る光ビームの特性が特定される。たとえば、１０ＧｂＥに対するＩＥＥＥ委員会で検討されている条件では、８６％を超える光がファイバ・コアの半径１９μｍ内にあり、３０％未満の光が、中心の４．５μｍ半径内になければならない。射出成形プラスチック・レンズ・アレイ（市販品）は、このラウンチ条件を実現することができる。このレンズは、ファイバ・コアおよび光電子デバイスに対して、ガイドを用いて精密にアライメントされる。
【０１８５】
ＣＷＤＭ用途に対しては、それぞれ波長が異なるＶＣＳＥＬのアレイからの光を組み合わせて、単一のファイバ・コア内へ入れる。射出成形ＣＷＤＭコンポーネント（市販品）を光電子デバイスとファイバとの間に配置して、この機能を実現することができる。この部品をファイバと複数の検出器との間に設けることで、各検出器が単一の波長のみを受け取るようにすることもできる。このコンポーネントは、ファイバ・コアおよび光電子デバイスに対して、ガイドを用いて精密にアライメントされる。
動作
図１８に、マルチ・モード光ファイバへのＶＣＳＥＬの結合を１５０μｍ厚のサファイア基板を通して行った場合の結合効率対横断変移（μｍ）のプロットを、種々のＶＣＳＥＬデバイスに対して示す。
【０１８６】
図１９に、マルチ・モード光ファイバへのＰＩＮ光検出器の結合を１５０μｍ厚のサファイア基板を通して行った場合の結合効率対横断変移（μｍ）のプロットを、種々のＰＩＮ光検出器デバイスに対して示す。
【０１８７】
図２０は、アライメント許容誤差と、図に示したようなパッケージにおける全体的なアライメント誤差に寄与する要因に対する変動とを示す下表の図式表示である。図２０の上部には、ＭＴフェルールの場合のファイバ・コアに対するガイド・ピン中心のアライメントが記載されている。アライメント確度は、サブ・セクションａ〜ｆの確度によって決めることができる。ここで、「ａ」は、ガイド・ピン径であり、「ｂ」はＭＴフェルール内でのガイド・ピン・ホール径であり、「ｃ」は、ガイド・ピン・ホールとファイバを収容するホールとの間の距離であり、「ｄ」はファイバ・ホール径であり、「ｅ」はファイバ・クラッドあり、「ｆ」はファイバ・コア中心性である。図２０の下部には、基板上のフィーチャに対するＯＥデバイスのアライメントと、基板上のフィーチャに対するガイド・ピン・ホルダ（ここでは精密モールド・ピン・アライメント−ＰＭＡと名付ける）のアライメントと、が記載されている。アライメント確度は、サブ・セクションａおよびｇ〜ｍの確度によって決めることができる。ここで、「ａ」はガイド・ピン径であり、「ｇ」はＰＭＡガイド・ピン保持径であり、「ｈ」はＰＭＡ上のアライメント・フィーチャまでの距離であり、「ｉ」は、基板上のアライメント・フィーチャに対するＰＭＡの変移確度であり、「ｊ」は基板上のアライメント・フィーチャの確度であり、「ｋ」は、ＰＭＡを取り付けるための基板アライメント・フィーチャとＯＥデバイスとの間の距離であり、「ｌ」は、基板上のＯＥデバイスの変移確度であり、「ｍ」は、ＯＥデバイス上のアライメント・フィーチャの確度である。これらのサブ・セクションのアライメントは許容誤差として示され、２番目の列における３シグマ数である。各サブ・セクションの変動は３番目の列にある。これらの変動から、全体的なシグマを３．０７μｍと計算することができる。１２本のファイバをある確度でアライメントする確率は、控えめに言って、単一のファイバをアライメントする確率の１２乗によって見積もられる。ガウス統計を用いて、ファイバに対して１２個のＯＥデバイスをアライメントする３シグマ確率は、３．７倍のシグマの単一のファイバをアライメントする確率の１２乗に等しい。したがって、この例に対する全体的な３シグマ数は１１．４μｍである。ＭＴフェルールとＯＥデバイス基板との間のＣＴＥミスマッチが６０℃超で１．７μｍであることを考慮すると、全体的な３シグマ数は１３．１μｍとなる。
【０１８８】
上述の例では、マルチ・モード用途の場合のＭＴフェルールおよびファイバの通常の許容誤差が述べられている。シングル・モード用途の場合には、ＭＴフェルールおよびファイバの両方とも、許容誤差は、それらのマルチ・モードでの対応する誤差の１０以上分の１未満である。
【０１８９】
要約すれば、本発明のＩＣ／ＯＥパッケージング・システムによって、著しい性能上の優位性が得られる。外部光送信器または受信器（たとえば光ファイバ、導波管など）に対する光接続性を与えるように意図された光電子デバイス・パッケージング・システムは、低損失で効率的な光結合が形成できるように、ＯＥデバイス光入力／出力を光送信器または受信器（たとえば光ファイバ・コア）と正確にアライメントするための手段を設けなければならない。また有用な光電子デバイス・パッケージング・システムは、ＯＥ制御および信号操作に必要な電気回路および電気フィーチャも設けなければならない。
【０１９０】
本発明のＩＣ／ＯＥパッケージング・システムは、好ましい構成においては、光送信器または受信器ハウジング内の相補的なメカニカル・アライメント部材に対するパッシブ・アライメント用のメカニカル・アライメント部材を与える。
【０１９１】
本発明のＩＣ／ＯＥパッケージング・システムによって、光電子光結合インターフェースを、非常に好都合な方法で作製することができる。本ＩＣ／ＯＥパッケージング・システムでは、パッケージされた光電子デバイスの構成は、光リンクが外部光送信器または受信器（たとえば光ファイバ、導波管など）に対して設けられるように、また光リンクが透明絶縁基板を通過するようになされる。この「スルー基板」光結合構成によって、高性能のパッケージが得られる。その理由は、（１）ＯＥデバイスが（ａ）透明絶縁基板の第１の表面にフリップ・チップされているか、または（ｂ）透明絶縁基板の第１の表面の領域上に堆積された電子材料層内に形成されており、および（２）ＯＥ制御および信号操作に必要な電気回路および電気フィーチャが（ａ）透明絶縁基板の第１の（同じ）表面の領域上に堆積されたシリコン層内に形成されているか、または（ｂ）透明絶縁基板の第１の（同じ）にフリップ・チップされているからである。米国特許第６，１３７，９２９号および第６，３１８，９０９号の先行技術のコネクタと対照してみると、本発明のＩＣ／ＯＥパッケージング・システムでは、ＯＥデバイスを別個のＩＣチップ上に配置された関連するシリコン回路に電気接続するためにワイヤ・ボンドを使う必要が回避され、ワイヤ・ボンド要素の使用に付随して結果として生じる電気性能の劣化が回避されるだけでなく、高プロファイルのワイヤ・ボンドの結果であるＯＥデバイスと光ファイバ・コアとの間の隔離距離を埋めるためにさらなる光デバイスたとえば光学フェース・プレートまたはファイバー・イメージ・ガイド（ｆｉｂｅｒ  ｉｍａｇｅ  ｇｕｉｄｅ）を挿入する必要が回避されている。
【０１９２】
米国特許第６，１３０，９７９号および第６，２２７，７２０号では、表面発光レーザのアレイをリード・フレーム上のボンディング・パッドにフリップ・チップ・ボンディングすることによって、ワイヤ・ボンドの数を減らすこと（ボンディング・パッドは、リード・フレーム内のガイド・ホールに対して特定の位置関係にある）、およびガイド・ピンを用いて、表面発光レーザ・アレイを、対応するガイド・ホールを有するファイバ光コネクタ内の光ファイバ・アレイにアライメントすることが、が記載されていた。レーザは、リード・フレームの平面に垂直に光を放出する。しかし表面発光レーザは、平行にされた光ビームを放出せずに、むしろ空気中でほぼ３０°の円錐角で広がる円錐状で光を放出する。知られている利用可能な表面発光レーザは全て、水分などの環境変数に敏感であり、容器封入または保護プレートによって保護しなければならないが、それを行なうと、各レーザと対応する各光ファイバ・コアとの間の密接した光結合は不可能になる。さらに、ＯＥデバイスをリード・フレーム上に搭載すること（ハウジングの外に延びる金属リードを用いる一般的なタイプのチップ・パッケージ）は、電気リードに付随する電気寄生が導入されることによって、統一されたＩＣ／ＯＥパッケージング・システムの有利点の多くがなくなる。対照的に、本発明のＩＣ／ＯＥパッケージング・システムでは、電気回路が搭載された透明基板表面にＯＥデバイスを直接フリップ・チップすることができ、ＯＥデバイスから光を、透明基板を通して光ファイバ・コアまで伝達することができる。
【０１９３】
米国特許第６，２４３，５０８号では、透明基板の第１の表面にフリップ・チップされ、レンズ・システムによって基板を通して光導波管に光結合されたＯＥデバイスが記載されていた。レンズ・システムは、透明基板の反対側の第２の表面内に形成されているかもしくは第２の表面に取り付けられ、または透明基板の第１の表面内に形成されて、フリップ・チップされたＯＥデバイスの真下に配置されていた。全ての場合において、フリップ・チップされた構造を光導波管にアライメントすることは、透明基板の第２の表面内のアライメント・フィーチャによってもたらされている。したがってＯＥデバイスを、反対側の基板表面上に形成されたフィーチャに対して、スルー基板で正確にアライメントしなければならない。基板の一方の平面上のフィーチャを、基板を通して、基板の反対側の平面上のフィーチャに対してアライメントすることは、アライメント確度を犠牲にする。そのため良好な光結合を得るには、レンズが必要になる。しかしレンズを含めると著しい不利点を伴う。たとえば、さらにコンポーネントが含まれることによってモジュール全体に対して相当のコストが加わること、および付随してプロセシング時間および複雑さが増すこと、加えて、レンズのミスアライメントまたはミスプロセシングが原因で歩留まり損失が増えることなどである。レンズをウェハ規模で処理すると、プロセシングまたはアライメントの誤差によって、処理後の集積回路ウェハ全体が損なわれる可能性がある。フリップ・チップされたデバイスの真下で位置決めするためのレンズは、その形状を基板中にエッチングすることによって製造する必要がある（高価で、技術的に難しい）。と言うのは、より一般的なポリマー・レンズは、その後のプロセシング・ステップ（たとえばボンディング）の温度条件の下で変形するからである。さらにＯＥデバイスがレーザの場合、レーザからの光出力がレーザ・キャビティ内へ後方反射されることによって、発光体の光出力パワー中に望ましくない変動が生じる可能性がある。光ファイバの端からの反射によって過剰のパワーが結合してレーザ内へ戻ると、レーザ内に不安定が生じて出力パワーが上下に振動し、受信信号パルスと同様に、余分で有害な量のジッタが発生する。通常のＶＣＳＥＬデバイスの開口（光がレーザ・キャビティを出ていく領域を規定する）は、直径で１５μｍ未満である。残念なことに、光レンズは、レーザ開口上の小領域に光をフォーカスすることによって、後方反射された光をレーザ・キャビティ内へ効率的に結合させる可能性がある。この問題は、認識されている。たとえば米国特許第６，３４９，１５９号（「レーザへのフィードバックを除きながらファイバ光ケーブル内へ高バンド幅モードをラウンチするレンズ」）では、光ファイバ端からの反射光を、レーザから光が放出される位置にフォーカスさせないようにデザインされたレンズが記載されている。
【０１９４】
対照的に、本発明のＩＣ／ＯＥパッケージング・システムによって提供されるアライメント・システムは、フリップ・チップされたＯＥデバイスと外部光送信器または受信器との間の正確で精密なスルー基板光結合を、効率的にもたらす。本発明のＩＣ／ＯＥパッケージング・システム用アライメント・システムは、透明基板の同じ第１の表面（ＯＥまたは「マスター・アライメント」表面）上にフォトリソグラフィによって形成されたアライメント参照マークに、システムの全てのコンポーネントをアライメントする。ＩＣ／ＯＥパッケージング・システムでは、スルー基板光結合をもたらす一方で、わずかでもスルー基板をアライメントするステップの必要性およびそのステップの結果として生じる精度損失を回避している。メカニカル・アライメント部材は、第１の表面上のアライメント参照マークに対してアライメントされるとともに、透明基板内の開口部によって、第２の（光出力）透明基板表面と突き合わされているかまたは非常に接近した（ほぼ接触する）近接状態にある外部光送信器または受信器に対してパッシブ・アライメントをもたらす。結果として、レンズ・アセンブリは必要ではなく、製造後に何らかの付属的な部品をメカニカル・アライメント部材上に加えることができる。
製造
光−光電子結合構造での使用に適した光電子スモール・スケール・パッケージは、以下の一般的なステップを含む方法によって作製される。
【０１９５】
（１）ＰＣＢ様の支持部材中に好適なサイズの開口部を設けるステップ、
（２）ＰＣＢ様の支持部材に透明絶縁基板をボンディングするステップであって、透明絶縁基板は、上面上のシリコン電子回路と、基板を貫通するクリアランスまたはガイド・ホールとを有し、開口部上に位置決めされ、開口部の周囲の周りにボンディングされている、ステップ、
（３）ＯＥチップを、透明絶縁基板の上面にフリップ・チップ・ボンディングするステップであって、ＯＥチップは、透明絶縁基板上のフィーチャまたはそのガイド・ホールに対する精密な空間関係で位置決めされ、ＯＥデバイスが放出するように配置されている、ステップ、
（３）ＯＥチップを、透明絶縁基板の上面にフリップ・チップ・ボンディングするステップであって、ＯＥチップは、透明絶縁基板上のフィーチャまたはそのガイド・ホールに対する精密な空間関係で位置決めされ、シリコン回路がない領域内の透明絶縁基板を通してＯＥデバイスが光を放出または受け取るように配置されている、ステップ、
（４）ＯＥチップおよびシリコン電子回路の周囲のスペースに、水分および他の有害な環境効果から保護するための光学的充填材料を充填するステップ、
（５）精密アライメント挿入部（ガイド・ピンなどのアライメント手段の保持に適している）を、透明絶縁基板の上面に粘着でボンディングするステップであって、精密アライメント挿入部は、透明絶縁基板上のフィーチャまたはそのガイド・ホールに対する精密な空間関係で位置決めされ、精密アライメント挿入部の配置は、ＯＥデバイスが透明絶縁基板を通して光を放出または受け取りこのような光が光ファイバまたは導波管と１対１で光結合されるように光ファイバ・フェルールまたは導波管がアライメント手段を用いて位置決めされるように、行なわれる、ステップ、
（６）熱伝導性支持部材（たとえば銅ヒート・シンク）を挿入部および透明絶縁基板に、電子回路から熱を除去することが望ましい領域内の熱伝導性粘着剤によって、および温度に敏感な光電子デバイスに向かう熱流れを最小限にすることが望ましい領域内の断熱性粘着剤によって、ボンディングするステップ。
【０１９６】
ＰＣＢ様の基板に、ソルダ・バンプを設ける。ソルダ・バンプは、種々のステップにおいて、最も好都合であるように設けることができる。上で示したステップは、示したものと異なる順序で実行できることが理解される。
【０１９７】
図２１Ａ〜２１Ｅに、このアセンブリ・プロセスにおける種々のステージでのパッケージを示す。図２１Ａには、好適なサイズの開口部２４９およびＢＧＡ電気接続部２４４が設けられたＰＣＢ様の支持部材２４３を示す。図２１Ｂには、ＰＣＢ様の支持部材２４３にボンド２６７（導電性であればどんなボンディング材料であっても良い）を介してボンディングされた透明絶縁基板１７を断面で示す。ボンドは、既知の方法たとえば熱圧縮、フリップ・チップ・ボンディングなどによって、または導電性粘着剤（たとえば銀エポキシ）を用いて、形成することができる。図２１Ｃにおいては、ＯＥチップ１９および４９が、透明絶縁基板１７の上面２２にフリップ・チップ・ボンディングされ、精密アライメント挿入部８４が、透明絶縁基板に対して位置決めされボンディングされている。光学的充填材料が、スペース２８９内に堆積されている。熱伝導性粘着剤が、スペース９０内に堆積されている。これは、１７から熱を除去する役目を果たす。図２１Ｄにおいては、モールドされた熱伝導性支持部材１０５が、スペース９１内の断熱性粘着剤だけでなくスペース９０内に堆積された熱伝導性粘着剤を介して、取り付けられている。図２１Ｅにおいては、ガイド・ピン７２が、光ファイバ・フェルールまたは導波管に対してアライメントするために、挿入されている。
【０１９８】
これは、集積回路のアセンブリングおよびパッケージングに通常使用される（しかしＩＣ−ＯＥモジュールには使用されない）標準的な半導体機器を用いたアセンブリ用にデザインされたコンポーネントである。コンポーネントは、大きなバッチでアセンブルすることができ、標準的なＩＣコンポーネント・ハンドラを用いて扱うことができる。これらのハンドラは、アセンブリ部品を、高容量フリップ・チップ装置および関連するプロセス内へ搬送することができる。またハンドラは、コンポーネントをバーン・インおよび試験機器を通して搬送することもできる。
【０１９９】
光電子モジュールは、ここで規定される場合、プリント回路基板に対する電気通信と、通常はファイバ・ベースの導波管に対する光通信を行なうモジュールである。全てのモジュールは、電気フォーマットと光フォーマットとの間の送信の基本的な変換を行なう。この基本的な機能に加えて、モジュールは、電気信号プロセシングの機能たとえばデータ・チャネルのシリアル化／非シリアル化またはチャネル間のデータの切り換えを、行なうことができる。またモジュールは、光信号プロセシングたとえば波長分割多重方式および逆多重化を行なうこともできる。全てのモジュールは、電気送信に対するインターフェース、たとえばプリント回路基板上へ搭載するためのソケットとなり、また光導波管に対するインターフェース、たとえばＭＴＰレセプタクルとなる。
【０２００】
本発明では、モジュールへのアセンブリ用にデザインされ、完成したモジュールとしては一般に適していないコンポーネントが記載されている。このコンポーネントをモジュールに取り入れることは、電気、光、および熱インターフェース・ハードウェアのさらなるアセンブリを必要とすることが考えられる。このコンポーネントは、完成したモジュールをアセンブリすることに付随するコストを下げるためにデザインされた。コスト低減を行なうために、発明者らは新しいプロセス・フローをモジュール・アセンブリ産業に導入する。フローのアウトラインは以下の通りである。
【０２０１】
１．光電子デバイス、集積回路のウェハ・レベルでの製造、および透明絶縁基板のパターニング。
【０２０２】
２．光電子デバイスおよび集積回路のウェハ・レベルでの試験。
【０２０３】
３．ウェハのダイシング、および既知の良好なダイのコンポーネント形態へのアセンブリ。
【０２０４】
４．光学的アクセスによる電気ソケット内でのバーン・イン、ストレス、および機能試験。
【０２０５】
５．最終的なモジュール・アセンブリ。
【０２０６】
ステップ１は、最新の製造方法であり、集積回路機能の一部または全部が光電子ウェハまたは透明絶縁基板上に存在していても良い方法が含まれる。ステップ２には、光電子デバイスの低速ウェハ・スクリーニングの最新の方法が記載されている。たとえばＶＣＳＥＬ試験では、閾値電流および傾斜効率などのパラメータが測定される。集積回路のウェハ・レベルでの試験には、高速動作の試験が含まれていても良い。ステップ３には、既知の良好な光電子および集積回路ダイのダイシングおよびソーティングが記載されている。ステップ４には、バーン・イン、ストレス、および機能試験用のソケット内にコンポーネントを配置することが記載されている。バーン・インおよびストレス試験は、必要な場合にのみ行なう。業界標準（たとえば合同電子デバイス委員会（ＪＥＤＥＣ）（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ））によって規定されるソケットが、既存の業界下部構造（ｉｎｄｕｓｔｒｙ  ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）によって選択されている。現在利用可能なソケットとしては、コンポーネントの繰り返し挿入を数千回行なう１０ｓの継続時間に渡って、忠実な電気送信をもたらすものがある。試験用ソケットには、光電子デバイスと導波管との間の光を結合する方法が含まれる。この光結合方法によって、光電子デバイスと導波管との間の結合効率を試験することが可能になる。このステージでの試験によって、光電子デバイスとともに集積回路の性能が決定される。この試験によって、アセンブリ・プロセスが光電子デバイスとガイド・ピンとの間の適切なアライメントを実現したかどうかも測定される。
【０２０７】
プロセス・フローのこのステージにおいて、光電子デバイスが環境および静電放電から保護されるように、コンポーネントがパッケージされる。パッケージングによって、コンポーネントがその後のプロセシングおよびハンドリング・ステップ（たとえば、マルチプル・ソルダー・リフロー温度サイクル、ソルダー洗浄ステージ、および未制御の環境を通しての出荷）の間じゅう、動作可能であり続けることが保証される。言いかえれば、コンポーネントは、パッケージングされた集積回路の場合と同様の方法で、ハンドリングに適した形態となっている。
【０２０８】
アセンブリのステップは、モジュールを作るための最終的な電気的、光学的、および熱的ハードウェアの付加である。電気的ハードウェアの例は、ソケット・コネクタ（たとえばバーグ・メグ・アレイ（Ｂｅｒｇ  Ｍｅｇ−Ａｒｒａｙ）コネクタ）を有するフレキシブル回路基板である。光学的ハードウェアの例は、ガイド・ピンおよびＭＴＰコネクタ・レセプタクルにアライメントするためのホールを有するプラスチック・モールド・レンズ・アレイである。ある用途に対しては、さらにヒート・シンクすることが必要となる場合もある。
【０２０９】
このアセンブリ方法は、半導体ウェハのアセンブリおよび試験に関する先行技術と対照的である。先行技術では、試験前に、ウェハ上の全ての集積回路上に光電子デバイス・コンポーネントをアセンブルしている。この方法では、比較的高価な光電子デバイスを非機能的集積回路上にアセンブルする危険および付随する歩留まり損失の費用高にさらされる。
【０２１０】
前述の図では、１つの集積回路チップを用いるスモール・スケール・パッケージ構造を示していたが、一般的に、スモール・スケール・パッケージは、透明基板にボンディングされ導電性トレースによって電気接続された付加的な集積回路チップをさらに備えていても良い。これらの付加的な集積回路チップは、付加された機能性たとえば入力／出力および通信の機能をもたらす。
【０２１１】
ｍ×ｎアレイの光電子デバイスが、ｍ×ｎアレイの光ファイバと、本発明のスモール・スケール・パッケージ構造によってインターフェースしても良いことが理解される。現在のところ、多くの光ファイバ・アレイは１×１２アレイであるが、２×２４アレイも利用可能である。ｍ×ｎアレイのサイズは、光ネットワークがサイズおよび複雑さにおいて増加するにつれて、著しく増大することが予想される。
【０２１２】
最新の半導体工業方法を用いるハンドリングおよび試験に適したコンポーネントを生産することが望ましい。これらの方法によって、集積回路を収容する低コスト・パッケージングの大量生産が可能になる。このハンドリングおよび試験に対するキーは、バーン・インおよび試験で用いるソケットである。これらのソケットは、厳密な機械的および電気的な動作上許容誤差を維持しながら、コンポーネントの繰り返し挿入および取り出しに適応する。現在市販されているソケットによって、ボール・グリッド・アレイおよびチップ規模のパッケージングを５ＧＨｚを超える周波数で試験することができる。コンポーネントの電気的Ｉ／Ｏは、静電放電から保護されていることが望ましい。
【０２１３】
図２２に、本発明によるスモール・スケール・パッケージ、パッケージ１００内のＯＥデバイスを試験するための供給源および受信器を与えるための光ファイバ・コネクタ２２７、およびパッケージの電気および光学的性能を試験するための試験用治具１１４を示す。試験用治具は、電源への電気接続部１９３とパッケージの電気的性能を試験するための試験回路とを有する。保持領域１９１は、電気試験を受ける位置でパッケージを保持するとともに、光供給源および／または受信器を有するファイバ・コネクタへの差し込みを容易にする。ファイバ・コネクタは、パッケージ１００内のＯＥデバイスと、両者が有する相補的なメカニカル・アライメント・フィーチャによってアライメントされている。試験用治具は、それぞれをほぼ正しい位置に保持するが、アライメントを担っているわけではない。こうして試験用治具における試験によって、パッケージの電気および光学的性能が評価される。
【０２１４】
図２２に、本発明のスモール・スケール・パッケージを試験するための試験用治具およびプロセスを概略的に示す。スモール・スケール・パッケージ１０８は、ハンドリング・チャック１１５に保持されて、試験用治具内に配置される。コンポーネントを容認するべきか拒否するべきかを決めるために、一連の電気および光学的試験が行なわれる。試験用治具は、コンポーネントへの電気および光学的アクセスを可能にするようにデザインされている。スモール・スケール・パッケージ１０８は、試験用ソケット１１６内の相補的なフィーチャと嵌まり合う。試験用ソケット１１６は、電気および光信号の送受信能力とともにアライメント手段が設けられたベース１１４を備えている。スモール・スケール・パッケージ１０８は、ガイド・ピン７２によって試験用ソケットと嵌まり合っている。ガイド・ピン７２は、試験用ソケット内のレセプタクル１１９と適合する。その結果、ＯＥデバイスが試験用ソケット内のファイバまたは導波管とアライメントされ、試験プロセスのために形成する必要がある電気接続部が並んでいる。電気接続部２４４（ソルダ・バンプ、ＢＧＡなど）が、試験用ソケット内の対応する電気コネクタ２４１との電気接続を形成する。コネクタ２４１は、自動化された試験の間に良好な接続の迅速な形成が容易に行なわれるようにバネ式であっても良い。試験用ソケットは、コンポーネントを繰り返して挿入および取り出すようにデザインされている。試験用ソケットは、スモール・スケール・パッケージの電気的作用を適切に試験および診断する（２２５）ための電力および電気信号を加えるように、またデバイスを作動させるための電気信号を与えるように、電気的に構成されている（２２１）。ＯＥデバイス（この例ではレーザ２０と光検出器４０）は、光ファイバまたは導波管２２２との効率的な光結合を形成するように、アライメントされている。これらの光ファイバまたは導波管は、試験機器との間で光信号をやり取りする。光ファイバまたは導波管の端面に任意に、中間層２７５を設けても良い。中間層２７５は、光減衰器を備えることができる。試験用ソケット１１６は、ＯＥデバイスの光学的性能（光ファイバまたは導波管とＯＥデバイスとのアライメント確度を含む）を試験および診断する（２２６）のに適切な動作速度で光信号を送信し（２２３）および受信する（２３４）ように、適切に電気光学的に構成されている（２２７）。
【０２１５】
電気試験および光学的試験からの信号は、容認／拒否機能（２５０）によって使用されて、スモール・スケール・パッケージ部品を容認すべきか拒否すべきかについてハンドリング・チャック１１５に指示が出される。
【０２１６】
本発明の光電子スモール・スケール・パッケージ構造には、多くの特有の利点がある。利点としては一般的に以下のものが挙げられる。
【０２１７】
１．フェルール内の光ファイバに対するパッケージ内のＯＥのアライメントが簡単で、パッシブ・プロセスである。そのため、誤差が発生する多数のアライメント・ステップが必要でない。
【０２１８】
２．光ファイバ端を、光電子デバイスがフリップ・チップされた透明絶縁基板と同一平面になるように、非常に接近させることができる。その理由は、隔離、フェース・プレート、またはカバーを必要とするボンド・ワイヤが全く存在しないからである。
【０２１９】
３．基板が光学的に透明であるために光学的アクセスが容易である。
【０２２０】
４．好ましい透明絶縁基板−サファイア、ガラス−によって、主に光電子デバイスに使用されるＩＩＩ−Ｖ族基板（たとえばＧａＡｓ）との熱膨張係数の近い（±１０％）マッチングが得られる。
【０２２１】
５．好ましい透明絶縁基板−サファイア、ガラス−は、良好な断熱材であり、電気回路によって生じた熱を光電子デバイスから隔離する役目をする。光電子デバイスは通常、温度スイングに敏感である。
【０２２２】
６．好ましい透明絶縁基板−サファイア、ガラス−は容易に、利用可能であるとともに、主面上の導電性トレースを用いて製造される。
【０２２３】
７．受動コンポーネントたとえばインダクタ、抵抗器、およびコンデンサは容易に、好ましい透明絶縁基板−サファイア、ガラス−の表面上に集積することができるか、または表面に対してたとえばフリップ・チップもしくは表面ソルダー・マウント技術によってボンディングすることができる。
【０２２４】
サファイア透明絶縁基板上の極薄シリコン層内に電気回路を備える実施形態に特有の利点としては、以下のものが挙げられる。
【０２２５】
１．サファイア基板の電気絶縁性によって、電気的寄生効果が低減または除去される（そうでなければ、この効果によって高速動作が制限される）。
【０２２６】
２．サファイアの熱膨張係数とＧａＡｓ（多くの光電子デバイスで使用される基板）のそれとのマッチングが非常に良い。この熱的マッチングによって、サファイア−ＧａＡｓハイブリッド・デバイスの組み合わせが、本来的に頑丈になっている。
【０２２７】
３．サファイアの良好な誘電特性によって、電気回路における基板結合および基板負荷効果が低減または除去されている。
【０２２８】
４．環境から保護するための光学的充填材料と電気回路を覆うパッシベーションとの組み合わせによって、環境劣化に対して耐性のある非常に頑丈なスモール・スケール・パッケージが得られる。
【０２２９】
図２４Ａおよび２４Ｂは、先行技術による（２４Ａ）および本発明の方法による（２４Ｂ）光データ・リンクのアセンブリ用の概略的なプロセス・フローであり、バーン・イン試験が行なわれるステージにおける各プロセスを示している。スモール・スケール・パッケージの発明によって得られる主要な利点は、早いステージでパッケージをバーン・インおよび試験できるため、非機能コンポーネントの損失が比較的安価となることである。対照的に、光／光電子モジュールへのアセンブリまで試験を待たなければならないと、非機能コンポーネントを廃棄する必要が生じたときにかなり多くの投資が無駄になる。
【０２３０】
制御回路が搭載された透明絶縁基板に基づく光電子スモール・スケール・パッケージ構造のための本発明の方法は、このようなデバイスに特有の多くの寸法およびデザインで使用しても良いことが理解される。したがって、当業者には明らかな本発明の多数の他の実施形態が存在する。たとえば（これに限定されないが）、デバイスを形成する領域の寸法、デバイスの製造に使用されるプロセスの形式、具体的な回路デザインの変更などが挙げられる。加えて、当業者であれば、本発明の装置および方法は、本発明の趣旨および本質的な特徴から逸脱することなく、他の具体的な形態で具体化しても良いことを理解するであろう。説明した実施形態は、全ての点において、単に説明のためのものであって限定的なものではないとみなされるべきである。したがって本発明の範囲は、前述の説明ではなく添付の特許請求の範囲によって示される。特許請求の範囲の均等の意味および範囲に入る全ての変更は、特許請求の範囲内に含まれるべきである。
【図面の簡単な説明】
【０２３１】
【図１】光電子デバイスおよび集積回路と、光電子デバイスを外部光送信器または受信器とメカニカル・アライメントするためのアライメント部材とに対するスモール・スケール・パッケージを示す正面図である。
【図２Ａ】図２Ｂと比較するために与えられた、従来の光／光電子インターフェースを示す概略的な側面図である。
【図２Ｂ】本発明による光／光電子インターフェースを示す概略的な側面図である。
【図２Ｃ】ＶＣＳＥＬ光放出をマルチ・モード光ファイバへ結合するための本発明の光／光電子インターフェースを、図示した任意のＶＣＳＥＬモニタリング光検出器とともに示す概略的側面図である。
【図２Ｄ】例示的なＶＣＳＥＬモニタリング光検出器を示す平面図である。
【図３】光送受信器を形成するために透明絶縁基板にフリップ・チップ・ボンディングされた光電子デバイス・ダイを示す概略図である。
【図３Ａ】直接１つの光ファイバ・コア内へ、および反射により２つのモニタリング光検出器上へ、光を放出する１つのフリップ・チップされたＶＣＳＥＬを示す近接図である。
【図４Ａ】プリント回路基板上に搭載された光／光電子結合構造を含む光コネクタを示す概略的な側面図である。
【図４Ｂ】「インターポーザ」ボード上に搭載された光／光電子結合構造を含む光コネクタを示す概略的な側面図であり、「インターポーザ」ボード自体はプリント回路基板上に搭載されている。
【図４Ｃ】高密度相互接続基板を含むインターポーザ・ボードの一例を示す概略的な側面図である。
【図４Ｄ】インターポーザ・ボード上の導電性トレースのパターンの一例であり、取り付けられた集積回路ダイから、ボードの縁付近ではるかに大きなピッチで離間に広げられた、たとえば通常のボール・グリッド・アレイである電気接続部に向かって、電気信号をルーティングするためのパターンを示す図である。
【図５Ａ】本発明のスモール・スケール・パッケージの一実施形態を概略的に示す分解組立側面図であり、光電子デバイスおよび集積回路を、光電子デバイスを相補的なアライメント・フィーチャによって外部ファイバ光コネクタ内の光ファイバにメカニカル・アライメントするアライメント部材によってパッケージする場合の実施形態である。
【図５Ｂ】ファイバ光コネクタと密接に接続された図５Ａのパッケージを示す平面図である。
【図５Ｃ】プリント回路基板上に搭載されたパッケージを示す、図５Ａのパッケージを示す切取り側面図である。
【図５Ｄ】ファイバ光コネクタと密接に接続してアセンブリされた図５Ｂのパッケージを概略的に示す切取り平面図である。
【図５Ｅ】ファイバ光コネクタ内に搭載された光ファイバのアレイと結合するためにアライメントされる本発明のスモール・スケール・パッケージの図５Ａの実施形態を概略的に示す分解組立側面図である。
【図５Ｆ】本発明のスモール・スケール・パッケージの図５Ａの実施形態を示す正面図である。
【図６Ａ】フレキシブル・プリント回路基板を含む、図４Ａによるパッケージを示す分解組立概略図である。
【図６Ｂ】光電子デバイスのアレイにフリップ・チップ・ボンディングされる透明絶縁基板が搭載された、図４Ａによるパッケージを示す分解組立概略図である。
【図６Ｃ】ガイド・ピンにより光ファイバのアレイにアライメントされた、図４Ａによるパッケージを示す分解組立概略図である。
【図６Ｄ】光ファイバのアレイがファイバ光コネクタ内で位置決めされる、図４Ａによるパッケージを示す分解組立概略図である。
【図６Ｅ】パッケージがヒート・シンクを含む、図４Ａによるパッケージを示す分解組立概略図である。
【図７】ガイド・ピンを受け取るように構成された基板ガイド・ホールの壁プロファイルを示す概略図である。
【図８Ａ】透明絶縁基板内のガイド・ホールに対するガイド・ホール形状の例を示す図である。
【図８Ｂ】透明絶縁基板内のガイド・ホールに対するガイド・ホール形状の例を示す図である。
【図８Ｃ】透明絶縁基板内のガイド・ホールに対するガイド・ホール形状の例を示す図である。
【図９】楕円形ガイド・ホール内でガイド・ピンが位置決めされた透明基板を示す図である。
【図１０Ａ】図１０Ｂと比較するために与えられた、１×１２アレイのファイバとＶＣＳＥＬとをインターフェースするための先行技術の構造の光電子表面を示す図である。
【図１０Ｂ】本発明のパッケージの光電子表面を示す図である。
【図１１Ａ】集積回路チップが透明絶縁基板にフリップ・チップ・ボンディングされた本発明の光／光電子インターフェースを示す概略的な側面図である。
【図１１Ｂ】図１１Ａの側面図に示された要素を取り入れた光／光電子結合構造の光出力表面を示す概略図である。
【図１２Ａ】インターポーザ・ボードを含む本発明のスモール・スケール・パッケージの他の実施形態を概略的に示す分解組立側面図である。
【図１２Ｂ】ファイバ光コネクタと密接に接続された図１２Ａのパッケージを示す平面図である。
【図１２Ｃ】ファイバ光コネクタ内に搭載された光ファイバのアレイと結合するためにアライメントされる本発明のスモール・スケール・パッケージの図１２Ｂの実施形態を概略的に示す分解組立側面図である。
【図１２Ｄ】本発明のスモール・スケール・パッケージのサブアセンブリを示す正面図であり、フリップ・チップされた光電子デバイスを有する透明絶縁基板を含み、透明絶縁基板は精密ガイド・ピン保持器に取り付けられている。
【図１２Ｅ】本発明のスモール・スケール・パッケージのサブアセンブリを示す背面図であり、フリップ・チップされた光電子デバイスを有する透明絶縁基板を含み、透明絶縁基板は精密ガイド・ピン保持器に取り付けられている。
【図１３Ａ】、インターポーザ・ボードを含む、図４Ｂによるパッケージを示す分解組立概略図である。
【図１３Ｂ】光電子デバイスにフリップ・チップ・ボンディングされた透明絶縁基板が搭載された、図４Ｂによるパッケージを示す分解組立概略図である。
【図１３Ｃ】、ガイド・ピンによって光ファイバのアレイにアライメントされた、図４Ｂによるパッケージを示す分解組立概略図である。
【図１３Ｄ】光ファイバのアレイがファイバ光コネクタ内で位置決めされている、図４Ｂによるパッケージを示す分解組立概略図である。
【図１３Ｅ】ヒート・シンクを含み、支持構造上に搭載された、図４Ｂによるパッケージを示す分解組立概略図である。
【図１４】本発明によるスモール・スケール・パッケージを概略的に示す分解組立側面図である。
【図１５】本発明によるスモール・スケール・パッケージを概略的に示す側面断面図である。
【図１６】本発明によるスモール・スケール・パッケージの光出力表面を示す図である。
【図１７】光／光電子モジュールを形成するために光ファイバのアレイとアライメントされた、本発明によるスモール・スケール・パッケージを示す概略的な側面断面図である。
【図１８】種々のＶＣＳＥＬ駆動電流において種々の厚みのサファイア基板を通してマルチ・モード光ファイバに結合するＶＣＳＥＬの場合の結合効率対横断オフセット（μｍ）のプロットを示す図である。
【図１９】種々のＶＣＳＥＬ駆動電流において種々の厚みのサファイア基板を通してマルチ・モード光ファイバに結合するＰＩＮ光検出器の場合の結合損失（ｄＢ）対横断オフセット（μｍ）のプロットを示す図である。
【図２０】図１３〜１７に示したようなパッケージにおける全体的なアライメント誤差に寄与する要因に対するアライメント変動を示す図式表示である。
【図２１Ａ】本発明によるスモール・スケール・パッケージのアセンブリにおけるステージを概略的に示す図である。
【図２１Ｂ】本発明によるスモール・スケール・パッケージのアセンブリにおけるステージを概略的に示す図である。
【図２１Ｃ】本発明によるスモール・スケール・パッケージのアセンブリにおけるステージを概略的に示す図である。
【図２１Ｄ】本発明によるスモール・スケール・パッケージのアセンブリにおけるステージを概略的に示す図である。
【図２１Ｅ】本発明によるスモール・スケール・パッケージのアセンブリにおけるステージを概略的に示す図である。
【図２２】本発明によるスモール・スケール・パッケージ、ファイバ光コネクタ、およびパッケージの電気および光学的性能を試験するための試験用治具を示す図である。
【図２３】光供給源または受信器と係合することによってスモール・スケール・パッケージを試験し、図２２に示すような試験用治具によってスモール・スケール・パッケージの性能を解析するための自動化プロセス・フローを示す概略図である。
【図２４Ａ】バーン・インおよび試験が行なわれるステージを示す、先行技術による光データ・リンクのアセンブリ用の概略的なプロセス・フローを示す図である。
【図２４Ｂ】バーン・インおよび試験が行なわれるステージを示す、本発明の方法による光データ・リンクのアセンブリ用の概略的なプロセス・フローを示す図である。
【図２Ａ】
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【図４Ａ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2004533009.tif 000207
2004533009.tif 000208
【手続補正書】
【提出日】平成14年12月16日(2002.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに略平行な第１および第２の表面を有する透明絶縁基板と、
前記基板を通る光信号が前記少なくとも１つの光電子デバイスに光学的にアクセスできるように前記第１表面にボンディングされる少なくとも１つの光電子デバイスと、
少なくとも１つの光電子デバイスと動作可能に結合される第１表面における電気回路構造と、
光受信器または送信器手段のアライメント要素と係合するための前記第２表面上のメカニカル・アライメント部材と、
第１表面上の少なくとも１つのアライメント参照フィーチャと、を含む集積回路および光電子パッケージ・アセンブリ。
【請求項２】
電気回路構造が、電気回路デバイスおよび接続部からなる群から選択されるコンポーネントを含む、請求項１に記載のアセンブリ。
【請求項３】
電気回路構造が、第１表面上の薄いシリコン層内に形成される、請求項１に記載のアセンブリ。
【請求項４】
電気回路構造が、第１表面にフリップ・チップ・ボンディングされる集積回路チップ内に形成される、請求項１に記載のアセンブリ。
【請求項５】
前記第２表面上のメカニカル・アライメント部材が、ガイド・ピンを含む、請求項１に記載のアセンブリ。
【請求項６】
電気回路構造が、ＣＭＯＳ回路を含む、請求項１に記載のアセンブリ。
【請求項７】
前記基板がサファイアから形成され、電気回路構造が、極薄シリコン・オン・サファイアＣＭＯＳ回路を含む、請求項１に記載のアセンブリ。
【請求項８】
少なくとも１つのアライメント参照フィーチャが、第１表面上の少なくとも１つのアライメント・マークを含む、請求項１に記載のアセンブリ。
【請求項９】
少なくとも１つのアライメント参照フィーチャが、フォトリソグラフィで形成される印を含む、請求項１に記載のアセンブリ。
【請求項１０】
少なくとも１つのアライメント参照フィーチャが、少なくとも１つの電気回路構造のフィーチャを含む、請求項１に記載のアセンブリ。
【請求項１１】
さらに支持部材を含む、請求項１に記載のアセンブリ。
【請求項１２】
前記支持部材上に搭載されるヒート・シンクをさらに含む、請求項１１に記載のアセンブリ。
【請求項１３】
基板が、導電性ボンドによって支持部材に固定される、請求項１１に記載のアセンブリ。
【請求項１４】
支持部材が、支持部材に固定される基板の下に、前記少なくとも１つの光電子デバイスに光学的アクセスするための開口領域を有する、請求項１３に記載のアセンブリ。
【請求項１５】
前記支持部材上に搭載されるヒート・シンクをさらに含む、請求項１４に記載のアセンブリ。
【請求項１６】
ヒート・シンクが、粘着性ボンドによって支持部材に固定される、請求項１５に記載のアセンブリ。
【請求項１７】
アセンブリが、ヒート・シンクを支持部材に固定している粘着性ボンドによって、および基板を支持部材に固定している導電性ボンドによって、環境からシールされる、請求項１６に記載のアセンブリ。
【請求項１８】
メカニカル・アライメント部材が、第２表面から外へ延びるガイド・ピンを含む、請求項１７に記載のアセンブリ。
【請求項１９】
ガイド・ピンが、ファイバ光コネクタの相補的なガイド・ホールに係合する、請求項１８に記載のアセンブリ。
【請求項２０】
支持部材上の電気コンタクト要素をさらに含む、請求項１８に記載のアセンブリ。
【請求項２１】
電気コンタクト要素がソルダ・バンプを含む、請求項２０に記載のアセンブリ。
【請求項２２】
光ファイバのコアを示す結合面をその一端に有する光ファイバと、
互いに略平行な第１および第２の表面を有する透明基板であって、前記第１表面はその少なくとも一部上にシリコン層を有し、前記第２表面は光ファイバの結合面に隣接するかまたはほぼ隣接して近接する、透明基板と、
シリコン層内の光電子デバイス動作回路と、
光電子デバイスであって、
（ｉ）透明基板の第１表面に近接して位置決めされ、
（ｉｉ）シリコン層内の光電子デバイス動作回路と電気結合され、
（ｉｉｉ）光ファイバ結合面および光電子デバイスの一方から、光ファイバ結合面および光電子デバイスの他方へ、透明基板を通して光を送信するように光結合される光電子デバイスと、を含む光／光電子インターフェース・アセンブリ。
【請求項２３】
光電子デバイスが、シリコン層内の光電子デバイス動作回路と、それらの間の導電性ボンドによって電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項２４】
光電子デバイスおよび光電子デバイス動作回路が、導電性ボンドによってフリップ・チップ・ボンディングされる、請求項２３に記載の光／光電子インターフェース・アセンブリ。
【請求項２５】
光電子デバイスが、レーザ、発光ダイオード、光検出器、および光変調器からなる群から選択されるデバイスを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項２６】
光電子デバイスが、垂直キャビティ表面発光レーザ（ＶＣＳＥＬ）を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項２７】
ＶＣＳＥＬが、透明基板を通して光ファイバの結合面でのコアに対して光を放出できるように、透明基板の第１表面に近接して位置決めされる、請求項２６に記載の光／光電子インターフェース・アセンブリ。
【請求項２８】
光電子デバイス動作回路が、ＶＣＳＥＬドライバおよび制御回路を含む、請求項２７に記載の光／光電子インターフェース・アセンブリ。
【請求項２９】
前記結合面を含む光ファイバの端部が、フェルール内に搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３０】
透明基板の第２表面が、フェルールおよび光ファイバ結合面に隣接する、請求項２９に記載の光／光電子インターフェース・アセンブリ。
【請求項３１】
透明基板の第２表面が、フェルールおよび光ファイバ結合面にほぼ隣接して近接する、請求項２９に記載の光／光電子インターフェース・アセンブリ。
【請求項３２】
アセンブリにワイヤ・ボンディング要素がない、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３３】
光ファイバが、ガラスおよびプラスチックからなる群から選択される材料から形成される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３４】
光ファイバが、束になったファイバ・アレイを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３５】
透明基板が、サファイア、スピネル、およびガラスからなる群から選択される材料から形成される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３６】
透明基板が、サファイアから形成される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３７】
透明基板の第２表面上の反射防止コーティングをさらに含み、前記第２表面は、光ファイバの結合面に隣接するかまたはほぼ隣接して近接する、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３８】
光電子デバイス動作回路がＣＭＯＳ回路を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項３９】
シリコン層と透明基板とが、極薄シリコン・オン・サファイア構造を構成する、請求項３６に記載の光／光電子インターフェース・アセンブリ。
【請求項４０】
光電子デバイスが、光電子チップ内に作製される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４１】
光電子チップが、ＩＩＩ−Ｖ族材料を含む光電子材料の基板を含む、請求項４０に記載の光／光電子インターフェース・アセンブリ。
【請求項４２】
ＩＩＩ−Ｖ族材料がＧａＡｓを含む、請求項４１に記載の光／光電子インターフェース・アセンブリ。
【請求項４３】
光電子デバイスが、透明基板の第１表面に対して離間配置の関係で位置決めされ、光アンダーフィル材料がそれらの間に配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４４】
透明基板の第１表面は、その少なくとも光が通過して送信される領域において、光管理コーティングがコーティングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４５】
光電子デバイスが、透明基板上にフリップ・チップ搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４６】
光電子デバイスが、導電性粘着剤によって透明基板にボンディングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４７】
光電子デバイスが、シリコン層内の光電子デバイス動作回路と、導電性トレースによって電気通信する、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項４８】
導電性トレースが、アルミニウム、銅、およびそれらのうちの少なくとも１種を含む合金からなる群から選択される金属を含む、請求項４７に記載の光／光電子インターフェース・アセンブリ。
【請求項４９】
光電子デバイスが、透明基板に、透明基板上のアライメント・フィーチャとの位置関係でボンディングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５０】
アライメント・フィーチャが、透明基板上の電気トレースを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５１】
アライメント・フィーチャが、透明基板上の位置合わせマークを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５２】
アライメント・フィーチャが、透明基板内のガイド・ホールを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５３】
透明基板内のガイド・ホールが、透明基板上のアライメント・フィーチャとの位置関係にある、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５４】
アライメント・フィーチャが、透明基板上の電気トレースを含む、請求項５３に記載の光／光電子インターフェース・アセンブリ。
【請求項５５】
アライメント・フィーチャが、透明基板上の位置合わせマークを含む、請求項５３に記載の光／光電子インターフェース・アセンブリ。
【請求項５６】
アライメント・フィーチャが、透明基板上の電気トレースを含む、請求項４９に記載の光／光電子インターフェース・アセンブリ。
【請求項５７】
光電子デバイスと光ファイバ結合面との間に全くレンズがない、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５８】
光ファイバが、マルチ・モードの光ファイバを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項５９】
光電子デバイスが、導電性ボンドによって透明基板にボンディングされ、光電子デバイスと透明基板との間の導電性ボンドの寸法が、透明基板の厚みの約２５％未満である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６０】
光電子デバイスが光電子基板内に形成され、光電子基板が、透明基板にバンプ・ボンドによってフリップ・チップ・ボンディングされる、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６１】
バンプ・ボンドが、金属のバンプ・ボンドを含む、請求項６０に記載の光／光電子インターフェース・アセンブリ。
【請求項６２】
バンプ・ボンドが、金のバンプ・ボンドを含む、請求項６０に記載の光／光電子インターフェース・アセンブリ。
【請求項６３】
バンプ・ボンドの高さが２５μｍ未満である、請求項６０に記載の光／光電子インターフェース・アセンブリ。
【請求項６４】
バンプ・ボンドの高さが２０μｍ未満である、請求項６０に記載の光／光電子インターフェース・アセンブリ。
【請求項６５】
バンプ・ボンドの高さが２５μｍ未満である、請求項６０に記載の光／光電子インターフェース・アセンブリ。
【請求項６６】
光電子デバイスが発光体デバイスであり、光ファイバの結合面において放出される光は、スポット・サイズが光ファイバのコアよりも寸法的に小さい、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６７】
光電子デバイスが発光体デバイスであり、透明基板の厚みＴsが次の関係、
Ｔs≦（ｄcore−ｄemitter）／２ｔａｎθemitter
を満たし、
ここで、θemitterは発光体デバイスの発散角であり、ｄcoreは光ファイバのコアの直径であり、ｄemitterは発光体デバイスを出るときの放出光のスポット・サイズである、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６８】
光電子デバイスが光検出器デバイスであり、光ファイバが、発散角が２０度未満でありかつ光ファイバを出るときのスポット・サイズが５０μｍ未満である光を放出するＭＭＦ光ファイバである、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項６９】
光電子デバイスが光検出器デバイスであり、光ファイバが、光検出器デバイスによる検出用の光を放出するように配置され、透明基板の厚みＴｓが次の関係、
Ｔs≦（ｄdetector−ｄcore）／２ｔａｎθfiber
を満たし、
ここで、θfiberは光検出器の発散角であり、ｄcoreは光ファイバの光コアの直径であり、ｄdetectorは光検出器の活性領域の直径である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項７０】
透明基板がサファイアであり、アセンブリが無レンズである、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項７１】
（ｉ）光ファイバの結合面、および（ｉｉ）光ファイバの結合面に隣接するかまたはほぼ隣接して近接する第２表面の部分は、平滑度の変動が平方ｃｍ２あたりλ／４未満であり、ここでλは前記光送信のｃｍでの波長である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項７２】
光管理コーティングが、光ファイバの結合面と光ファイバの結合面に隣接するかまたはほぼ隣接して近接する第２表面部分との間に配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項７３】
光管理コーティングは反射防止特性を有する、請求項７２に記載の光／光電子インターフェース・アセンブリ。
【請求項７４】
光管理コーティングが光減衰コーティングを含む、請求項７２に記載の光／光電子インターフェース・アセンブリ。
【請求項７５】
光減衰コーティングは、厚みが約５０μｍ未満である、請求項７４に記載の光／光電子インターフェース・アセンブリ。
【請求項７６】
光減衰コーティングが、ポリイミド、ポリエーテルエチルケトン、およびポリエーテルイミドからなる群から選択される材料を含む、請求項７４に記載の光／光電子インターフェース・アセンブリ。
【請求項７７】
光減衰コーティングが、光吸収および／または散乱材料を含む、請求項７４に記載の光／光電子インターフェース・アセンブリ。
【請求項７８】
光吸収および／または散乱材料が、炭素を含む、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項７９】
光吸収および／または散乱材料が、セラミック材料を含む、請求項７７に記載の光／光電子インターフェース・アセンブリ。
【請求項８０】
光減衰コーティングがＳｉＯ２を含む、請求項７４に記載の光／光電子インターフェース・アセンブリ。
【請求項８１】
透明基板の第１表面上の光管理コーティングをさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項８２】
光管理コーティングは、屈折率が数値的に、透明基板と、第１表面の光送信部分で透明基板に接触する材料との屈折率の幾何平均の近傍にある、請求項８１に記載の光／光電子インターフェース・アセンブリ。
【請求項８３】
光アンダーフィル材料が、少なくとも第１表面の光送信部分において透明基板と接触して配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項８４】
光アンダーフィル材料が、ジェル材料、流動体材料、および固体材料からなる群から選択される、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項８５】
光アンダーフィル材料が、エポキシ、アクリレート、酸化ポリフェニレン、硫化ポリフェニレン、ならびにこれらの混合物およびコポリマーからなる群から選択される、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項８６】
光アンダーフィル材料が、光ジェルを含む、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項８７】
光アンダーフィル材料は、光学指数が１．３〜１．８である、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項８８】
光電子デバイスがＶＣＳＥＬを含み、光アンダーフィル材料は、分光透過が、ＶＣＳＥＬによる放出光の波長において９６％を超える、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項８９】
光アンダーフィル材料が、光電子デバイスの活性領域と透明基板および／または透明基板上コーティングとの水分および粒子汚染に対して環境からのシールを形成する、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９０】
光アンダーフィル材料は、２３℃の水に２４時間浸漬した後の水分吸収が０．０１％未満である、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９１】
光電子デバイスが透明基板の第１表面にフリップ・チップ・ボンディングされ、光アンダーフィル材料が電気絶縁体材料を含む、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９２】
光アンダーフィル材料は、体積抵抗率が１０１３Ωｃｍよりも大きい、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９３】
光アンダーフィル材料は、ダイせん断強度が２０００ｐｓｉを超える、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９４】
光アンダーフィル材料は、約３００℃未満では熱劣化しない、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９５】
光アンダーフィル材料は、２５０℃におけるガス放出レベルが、アンダーフィル材料の重量を基準として１重量％未満である、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９６】
光アンダーフィル材料は、屈折率が１．５５６で、３７５ｎｍ〜９００ｎｍの範囲の波長において分光透過が９６％を超え、水分吸収レベルがアンダーフィル材料の重量を基準として０．０７５％であり、体積抵抗率が１０１４Ωｃｍであり、ダイせん断強度が２４００ｐｓｉであり、熱劣化温度が３４２℃であり、２５０℃におけるガス放出レベルがアンダーフィル材料の重量を基準として０．７７重量％である、請求項８３に記載の光／光電子インターフェース・アセンブリ。
【請求項９７】
光電子デバイスが、少なくとも１つのＶＣＳＥＬを含み、それぞれがＶＣＳＥＬから透明基板を通って光ファイバ結合面に至る経路に沿って前記光送信を放出し、光電子デバイス動作回路がＶＣＳＥＬドライバ回路を含み、アセンブリが、前記光路に沿って、ＶＣＳＥＬ光送信を変調するためにＶＣＳＥＬドライバ回路とフィードバック制御関係で結合される少なくとも１つの光検出器をさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項９８】
前記光電子デバイスがＶＣＳＥＬのアレイを含む、請求項９７に記載の光／光電子インターフェース・アセンブリ。
【請求項９９】
少なくとも１つの光検出器がシリコン層内に作製される、請求項９７に記載の光／光電子インターフェース・アセンブリ。
【請求項１００】
少なくとも１つの光検出器が、光ファイバ結合面と光ファイバ結合面に隣接するかまたはほぼ隣接して近接する第２表面部分との間のインターフェースから反射される光をサンプリングするように位置決めされる光検出器を含む、請求項９７に記載の光／光電子インターフェース・アセンブリ。
【請求項１０１】
少なくとも１つの光検出器が、透明基板の第１表面の近傍においてＶＣＳＥＬ放出光をサンプリングするように位置決めされる光検出器を含む、請求項９７に記載の光／光電子インターフェース・アセンブリ。
【請求項１０２】
少なくとも１つの光検出器が、シリコン層内に形成されるＤＴＭＯＳトランジスタを含む光検出器を含み、前記シリコン層および透明基板が極薄シリコン・オン・サファイア構造を含む、請求項９７に記載の光／光電子インターフェース・アセンブリ。
【請求項１０３】
ＤＴＭＯＳトランジスタを含む光検出器が、ＶＣＳＥＬからの光送信のビーム縁における光をサンプリングするように位置決めされる、請求項１０２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０４】
光電子デバイスが、２つの上部電気コンタクトを有するＶＣＳＥＬを含み、前記コンタクトは、シリコン層内の光電子デバイス動作回路と導電性ボンディングによって電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０５】
光電子デバイスが、上部および背面のコンタクトを有するＶＣＳＥＬを含み、前記上部コンタクトは、シリコン層内の光電子デバイス動作回路と導電性ボンディングによって電気結合され、背面コンタクトは、導電性ボンディングによって支持ベース上の導電性領域と電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０６】
光電子デバイスが光電子基板内のＶＣＳＥＬを含み、アセンブリは、上に光電子基板が配置される支持ベースをさらに含み、それらの間には任意に、電気および／または熱伝導性である伝導性ボンディング層が存在する、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０７】
複数の光電子デバイスと、これら光電子デバイスとインターフェースされる複数の光ファイバとを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０８】
アセンブリがＦＯＣＵＴＳ構造を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１０９】
アセンブリが送受信器構造を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１０】
第１および第２の光電子デバイスが、第１および第２の光電子デバイス基板内に、それぞれ作製され、第１光電子デバイス基板内の第１光電子デバイスは光検出器を含み、第２光電子デバイス基板内の第２光電子デバイスはＶＣＳＥＬを含み、第１および第２の光電子基板は、導電性ボンドによって透明基板にフリップ・チップ・ボンディングされ、各光検出器は光信号を受信するように配置され、各ＶＣＳＥＬは光信号を送信するように配置される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１１】
導電性ボンドが、ロー・プロファイル・バンプ・ボンドを含む、請求項１１０に記載の光／光電子インターフェース・アセンブリ。
【請求項１１２】
透明基板の第２表面の選択領域上の光反射コーティングをさらに含む、請求項１１０に記載の光／光電子インターフェース・アセンブリ。
【請求項１１３】
光反射コーティングから反射される光をサンプリングするように配置され、応答してＶＣＳＥＬ用の光電子デバイス動作回路を変調して前記ＶＣＳＥＬからの前記光送信を制御する、少なくとも１つの光検出器をさらに含む、請求項１１２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１４】
関連するエレクトロニクスとアセンブリ用電気接続部とをさらに支持する支持部材上に搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１５】
支持部材がプリント回路基板を含む、請求項１１４に記載の光／光電子インターフェース・アセンブリ。
【請求項１１６】
支持部材がマルチ・チップ・モジュールを含む、請求項１１４に記載の光／光電子インターフェース・アセンブリ。
【請求項１１７】
支持部材が光ネットワークに結合される、請求項１１４に記載の光／光電子インターフェース・アセンブリ。
【請求項１１８】
光電子デバイスが光電子基板内に作製され、光電子基板は透明基板にボンディングされて、一体化された電子−光電子モジュールを形成し、一体化された電子−光電子モジュールはプリント回路基板に電気結合される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１１９】
一体化された電子−光電子モジュールが、プリント回路基板に、プリント回路基板に対する透明基板の導電性ボンディングによって電気結合される、請求項１１８に記載の光／光電子インターフェース・アセンブリ。
【請求項１２０】
光電子基板がヒート・シンク要素に熱結合される、請求項１１８に記載の光／光電子インターフェース・アセンブリ。
【請求項１２１】
プリント回路基板が内部に開口部を有し、一体化された電子−光電子モジュールは前記開口部を通って延びるようにプリント回路基板上に搭載される、請求項１１８に記載の光／光電子インターフェース・アセンブリ。
【請求項１２２】
プリント回路基板が、その上に、一体化された電子−光電子モジュール用の光ネットワーク・インターフェースを提供する集積回路インターフェース・チップを搭載する、請求項１１８に記載の光／光電子インターフェース・アセンブリ。
【請求項１２３】
光電子デバイスが光電子基板内に作製され、光電子基板が透明基板にボンディングされて、一体化された電子−光電子モジュールを形成し、一体化された電子−光電子モジュールはインターポーザ・ボードに電気結合されてそのボード上に搭載される、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１２４】
一体化された電子−光電子モジュールが、インターポーザ・ボードに、インターポーザ・ボードに対する透明基板の導電性ボンディングによって電気結合される、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１２５】
光電子基板がヒート・シンク要素に熱結合される、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１２６】
インターポーザ・ボードが内部に開口部を有し、一体化された電子−光電子モジュールは前記開口部を通って延びるようにインターポーザ・ボード上に搭載される、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１２７】
インターポーザ・ボードが支持部材上に搭載される、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１２８】
支持部材がプリント回路基板である、請求項１２７に記載の光／光電子インターフェース・アセンブリ。
【請求項１２９】
プリント回路基板が、その上に導電性トレースを含み、インターポーザ・ボードが、プリント回路基板上の導電性トレースと電気的な接触状態にある、請求項１２８に記載の光／光電子インターフェース・アセンブリ。
【請求項１３０】
光電子基板がヒート・シンク要素に熱結合される、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１３１】
光電子基板がヒート・シンク要素に、熱伝導性粘着剤によってボンディングされる、請求項１３０に記載の光／光電子インターフェース・アセンブリ。
【請求項１３２】
インターポーザ・ボードがヒート・シンク要素に熱結合される、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１３３】
インターポーザ・ボードがヒート・シンク要素に、熱伝導性粘着剤によってボンディングされる、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１３４】
アセンブリの熱発生領域からの熱を散逸させるための熱伝導性粘着剤を含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１３５】
熱発生領域が、ＣＭＯＳ回路および／または光電子デバイスの少なくとも一部を含む、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１３６】
熱伝導性粘着剤が、３Ｗ／ｍ−℃よりも大きい熱伝導率、８０℃よりも大きいガラス転移温度、１０１３Ωｃｍよりも大きい体積抵抗率、Ｃｌ＜５０ｐｐｍ、Ｎａ＜２５ｐｐｍ、Ｋ＜１９ｐｐｍのイオン不純物含有量、３０００ｐｓｉよりも大きいダイせん断、ＣＴＥ＜６０ｐｐｍ、および劣化温度＞３００℃からなる群から選択される少なくとも１つの特性を有する、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１３７】
熱伝導性粘着剤が、少なくとも４Ｗ／ｍ−℃の熱伝導率、９０℃よりも大きいガラス転移温度、少なくとも１０１４Ωｃｍの体積抵抗率、Ｃｌ≦２０ｐｐｍ、Ｎａ≦１０ｐｐｍ、Ｋ≦１０ｐｐｍのイオン不純物含有量、４０００ｐｓｉよりも大きいダイせん断、ＣＴＥ≦５５ｐｐｍ、および劣化温度≧３４０℃からなる群から選択される少なくとも１つの特性を有する、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１３８】
粘着剤が、少なくとも−５５℃〜＋１２５℃の温度範囲での使用に対して定格される、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１３９】
光アンダーフィルをさらに含み、任意にフリップ・チップ・アンダーフィルをさらに含み、粘着剤、光アンダーフィル、およびフリップ・チップ・アンダーフィルは、少なくとも−５５℃〜＋１２５℃の温度範囲での使用に対して定格される、請求項１３４に記載の光／光電子インターフェース・アセンブリ。
【請求項１４０】
アセンブリの熱発生領域からの熱を散逸させるためのヒート・シンクをさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１４１】
熱発生領域が、ＣＭＯＳ回路および／または光電子デバイスの少なくとも一部を含む、請求項１４０に記載の光／光電子インターフェース・アセンブリ。
【請求項１４２】
ヒート・シンクが、アセンブリの熱発生動作中に内部における温度勾配を１０℃未満に保持するようにサイズ決めされ配置される、請求項１４０に記載の光／光電子インターフェース・アセンブリ。
【請求項１４３】
光電子デバイスが、ＣＭＯＳ回路の熱発生領域よりもヒート・シンクに近い位置に位置決めされる、請求項１４１に記載の光／光電子インターフェース・アセンブリ。
【請求項１４４】
透明基板が、サファイアから形成され、厚みが約２５０μｍ未満である、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１４５】
ＣＭＯＳ回路の熱発生領域が、横方向の熱伝達を減らすように、互いに離間配置の関係にある、請求項１４１に記載の光／光電子インターフェース・アセンブリ。
【請求項１４６】
ＣＭＯＳ回路によって発生する熱を隔離するために絶縁性光アンダーフィルをさらに含む、請求項１４１に記載の光／光電子インターフェース・アセンブリ。
【請求項１４７】
ＣＭＯＳ回路の熱発生領域が、ヒート・シンクから約２５〜約１２５μｍの距離に位置する、請求項１４１に記載の光／光電子インターフェース・アセンブリ。
【請求項１４８】
ＣＭＯＳ回路の熱発生領域が、ヒート・シンクから約７５〜約１００μｍの距離に位置する、請求項１４１に記載の光／光電子インターフェース・アセンブリ。
【請求項１４９】
ヒート・シンクが銅を含む、請求項１４０に記載の光／光電子インターフェース・アセンブリ。
【請求項１５０】
ヒート・シンクがインターポーザ・ボードにボンディングされる、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１５１】
ヒート・シンクがインターポーザ・ボードに、熱伝導性粘着剤によってボンディングされる、請求項１５０に記載の光／光電子インターフェース・アセンブリ。
【請求項１５２】
インターポーザ・ボードが、インターポーザ・ボードへの透明基板の取り付けの高密度トレース領域からインターポーザ・ボード上のＢＧＡジョイント位置への導電性トレースのファン・アウトを含む、請求項１２３に記載の光／光電子インターフェース・アセンブリ。
【請求項１５３】
一体化された電子−光電子モジュールが、ピッチ＜２５０μｍの微細ピッチＩ／Ｏを有する、請求項１５２に記載の光／光電子インターフェース・アセンブリ。
【請求項１５４】
インターポーザ・ボードが、電気接続部を介してプリント回路基板と結合され、プリント回路基板接続部のピッチが約０．５ｍｍ〜約１．２７ｍｍである、請求項１５３に記載の光／光電子インターフェース・アセンブリ。
【請求項１５５】
前記結合面を含む光ファイバの端部と関連付けられたフェルールをさらに含み、透明基板は内部にホールを有し、フェルールは、第２表面を光ファイバの結合面と結合させるために透明基板ホールと係合可能なガイド・ピンを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１５６】
前記結合面を含む光ファイバの端部と関連付けられたフェルールをさらに含み、透明基板は内部にクリアランス・ホールを有し、フェルールは、第２表面を光ファイバの結合面と結合させる間にクリアランス・ホールによってパッシブ・アライメントすることができるガイド・ピンを含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１５７】
ホールがレーザ穿孔される、請求項１５５に記載の光／光電子インターフェース・アセンブリ。
【請求項１５８】
クリアランス・ホールがレーザ穿孔される、請求項１５６に記載の光／光電子インターフェース・アセンブリ。
【請求項１５９】
アセンブリ要素をアライメントするための少なくとも１つのフォトリソグラフィ・パターニング・フィーチャをさらに含む、請求項２２に記載の光／光電子インターフェース・アセンブリ。
【請求項１６０】
透明基板が、前記少なくとも１つのフォトリソグラフィ・パターニング・フィーチャを含む、請求項１５９に記載の光／光電子インターフェース・アセンブリ。
【請求項１６１】
光電子デバイスが、前記少なくとも１つのフォトリソグラフィ・パターニング・フィーチャを含む、請求項１５９に記載の光／光電子インターフェース・アセンブリ。
【請求項１６２】
光電子デバイスが光電子基板内に作製され、光電子基板が、前記少なくとも１つのフォトリソグラフィ・パターニング・フィーチャを含む、請求項１５９に記載の光／光電子インターフェース・アセンブリ。
【請求項１６３】
光ファイバ・コネクタ内に配置される光ファイバであって、
光ファイバ・コネクタは、一対のガイド・ホールを含む第１のアライメント手段を有し、
光ファイバは、第１のアライメント手段に対する精密な位置関係で保持される、光ファイバと、
透明絶縁基板上に搭載される光電子デバイスであって、
透明絶縁基板は、略平行な上面および下面を有し、光ファイバと光電子デバイスとの間に、光路が光電子デバイスと光ファイバとの間に透明絶縁基板を通して設けられ上面および下面を通過するように、位置決めされ、
透明絶縁基板は、第１のアライメント手段に対応する一対のガイド・ホールを含む第２のアライメント手段を有し、
光電子デバイスは、第２のアライメント手段に対する精密な位置関係で透明絶縁基板上に搭載される、光電子デバイスと、
第１および第２のアライメント手段と相補的な一対のガイド・ピンを含むアライメント部材であって、それによって、アライメント部材が第１および第２のアライメント手段と結合されるときに光ファイバと光電子デバイスとがアライメントされる、アライメント部材と、を備える光／光電子結合システム。
【請求項１６４】
光電子デバイスが、透明絶縁基板に導電性ボンドによってボンディングされ、透明絶縁基板上の電気回路と電気通信する、請求項１６３に記載の光／光電子結合システム。
【請求項１６５】
電気回路が、透明絶縁基板上の薄いシリコン層内に存在する、請求項１６４に記載の光／光電子結合システム。
【請求項１６６】
電気回路が、透明絶縁基板にフリップ・チップ・ボンディングされる集積回路チップ内に存在する、請求項１６４に記載の光／光電子結合システム。
【請求項１６７】
透明絶縁基板が、サファイアおよびガラスからなる群から選択される、請求項１６３に記載の光／光電子結合システム。
【請求項１６８】
透明絶縁基板がサファイアであり、薄いシリコン層が極薄シリコン・オン・サファイア層である、請求項１６３に記載の光／光電子結合システム。
【請求項１６９】
光電子デバイスが、レーザ、光検出器、および光変調器からなる群から選択される、請求項１６３に記載の光／光電子結合システム。
【請求項１７０】
光ファイバが、シングル・モード・ファイバを含む、請求項１６３に記載の光／光電子結合システム。
【請求項１７１】
光ファイバが、マルチ・モード・ファイバを含む、請求項１６３に記載の光／光電子結合システム。
【請求項１７２】
光ファイバのアレイに結合される光電子デバイスのアレイをさらに含む、請求項１６３に記載の光／光電子結合システム。
【請求項１７３】
アライメントされた光／光電子結合システムを形成する方法であって、
略平行な上面および下面を有する透明絶縁基板を提供するステップと、
透明絶縁基板内にガイド・ホールを穿孔するステップと、
透明絶縁基板の上面の少なくとも一部上にシリコン薄層を形成するステップと、
シリコン層内に電気回路を形成するステップと、
光電子デバイスを透明絶縁基板の上面に、電気回路と電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップであって、光電子デバイスは、基板ガイド・ホールに対する固定位置関係で透明絶縁基板上に搭載されるステップと、
一体化された電子／光電子モジュール支持部材を、電気接続を与えるように設けられかつ基板ガイド・ホールに対して相補的なガイド・ピンを支持する、支持部材上に、搭載して嵌め合わせるステップと、
相補的なガイド・ホールを有する光ファイバ・コネクタをガイド・ピン上に搭載して嵌め合わせることによって、光ファイバを光電子デバイスとアライメントするステップと、を含む方法。
【請求項１７４】
アライメントされた光／光電子結合システムを形成する方法であって、
略平行な上面および下面を有する透明絶縁基板を提供するステップと、
透明絶縁基板内にガイド・ホールを穿孔するステップと、
導電性経路を、透明絶縁基板の上面上に形成するステップと、
集積回路チップを、透明絶縁基板の上面にボンディングするステップと、
光電子デバイスを透明絶縁基板の上面に、導電性経路によって集積回路チップと電気通信する状態でボンディングし、透明絶縁基板を通して光電子デバイスに光学的にアクセスできるように構成されるステップであって、光電子デバイスは、基板ガイド・ホールに対する精密な固定位置関係で透明絶縁基板上に搭載されるステップと、
一体化された電子／光電子モジュール支持部材を、電気接続を与えるように設けられかつ基板ガイド・ホールに対して相補的なガイド・ピンを支持する、支持部材上に、搭載して嵌め合わせるステップと、
相補的なガイド・ホールを有する光ファイバ・コネクタをガイド・ピン上に搭載して嵌め合わせることによって、光ファイバを光電子デバイスとアライメントするステップと、を含む方法。
【請求項１７５】
透明絶縁基板の上面にフリップ・チップ・ボンディングされる光電子デバイスデバイスを含むフリップ・チップ光電子／シリコン・オン・インシュレータ・モジュールであって、
透明絶縁基板の上面は、光電子デバイスと電気的に接触する、電子デバイスが内部に形成されるシリコン薄膜を含む少なくとも１つの領域を有し、
透明絶縁基板は、少なくとも２つのガイド・ホールを光電子デバイスに対する固定位置で有する、フリップ・チップ光電子／シリコン・オン・インシュレータ・モジュール、を含むスモール・スケール光電子パッケージ。
【請求項１７６】
透明絶縁基板が支持部材に機械的に取り付けられ、支持部材が電気接続性トレースを含み、電子デバイスが電気接続性トレースに電気接続される、請求項１７５に記載のスモール・スケール光電子パッケージ。
【請求項１７７】
透明絶縁基板と透明絶縁基板に対する支持部材とを搭載するための熱伝導性モールド支持部であって、シリコン電子デバイスから熱除去するように構成される熱伝導性モールド支持部をさらに含む、請求項１７６に記載のスモール・スケール光電子パッケージ。
【請求項１７８】
透明絶縁基板上の薄いシリコン膜が、極薄シリコン・オン・サファイアを含む、請求項１７５に記載のスモール・スケール光電子パッケージ。
【請求項１７９】
光電子デバイスが、光検出器およびレーザからなる群から選択される、請求項１７７に記載のスモール・スケール光電子パッケージ。
【請求項１８０】
ガイド・ピンを保持するようにモールドされた精密アライメント挿入部をさらに含む、請求項１７７に記載のスモール・スケール光電子パッケージ。
【請求項１８１】
精密アライメント手段およびガイド・ピンが、ＭＴコネクタと係合するように構成される、請求項１８０に記載のスモール・スケール光電子パッケージ。
【請求項１８２】
略平行な第１および第２の表面を有する透明絶縁基板と、
前記透明絶縁基板の前記第１表面上に形成される光学窓を有するシリコン層と、
前記シリコン層内に形成される少なくとも２つのアライメント・フィーチャおよび少なくとも１つの電気フィーチャであって、前記アライメント・フィーチャと前記電気フィーチャとの相対位置が精密に決定される、アライメント・フィーチャおよび電気フィーチャと、
前記シリコン層上の前記アライメント・フィーチャおよび前記電気フィーチャに対して前記光学窓上に精密に位置決めされ、かつ前記電気フィーチャに対して電気的に接触する少なくとも１つの光電子デバイスであって、それによって、前記透明絶縁基板を通過する光信号に対する光学的なアクセスを有する光電子デバイスと、
前記透明絶縁基板の前記第１表面上の前記シリコン層内に形成される前記２つ以上のアライメント・フィーチャとの精密なアライメント状態で、前記透明絶縁基板の前記第２表面上に配置される２つ以上のメカニカル・アライメント部材と、を含む光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１８３】
前記透明絶縁基板の前記第１表面上の前記シリコン層内に作製される少なくとも１つの電気回路をさらに含む、請求項１８２に記載の光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１８４】
前記透明絶縁基板が、サファイアおよびガラスを含む群から選択される、請求項１８２に記載の光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１８５】
前記シリコン層が、意図的なドーピングがされていない領域における電気的活性状態の面密度が約５×１０１１ｃｍ−２未満であり、厚みが約２７０ｎｍ未満である、請求項１８２に記載の光電子シリコン・オン・インシュレータ一体化パッケージング・システム。
【請求項１８６】
１つまたは複数の光電子デバイスを透明絶縁基板の上面に、光電子デバイスに対する光学的なアクセスが透明絶縁基板を通過するように、フリップ・チップ・ボンディングするステップと、
光ファイバ・パッシブ・アライメント手段を、透明絶縁基板に、光電子デバイスに対する精密な空間関係で取り付けるステップと、を含む光電子スモール・スケール・パッケージの製造方法。
【請求項１８７】
透明絶縁基板の上面にフリップ・チップ・ボンディングされる光電子デバイスを含むフリップ・チップ・シリコン・オン・インシュレータ・モジュールを提供するステップであって、
透明絶縁基板の上面は、光電子デバイスと電気的に接触する電子デバイスが内部に形成されるシリコン薄膜を含む少なくとも１つの領域を有し、
透明絶縁基板は、少なくとも２つのガイド・ホールを光電子デバイスに対する固定位置で有する、ステップと、
ガイド・ホールとアライメントされるガイド・ピンを保持するための凹部領域を有する支持部材を提供するステップと、
前記ガイド・ホール内にガイド・ピンを挿入するステップと、
ガイド・ホールにガイド・ピンを通すように、前記支持部材にフリップ・チップ・シリコン・オン・インシュレータ・モジュールを取り付けるステップと、を含む光電子スモール・スケール・パッケージの製造方法。
【請求項１８８】
スモール・スケール光電子パッケージを試験用ソケットに係合させるステップであって、試験用ソケットおよびスモール・スケール光電子パッケージは相補的な電気および光接続構造を有し、試験用ソケットは電気および光信号の発生および検出能力を有する、ステップと、
スモール・スケール光電子パッケージの電気および光応答を試験するステップと、を含むスモール・スケール光電子パッケージを試験する方法。
【請求項１８９】
透明絶縁基板の第１の基板表面における光電子デバイスであって、透明絶縁基板の第２の基板表面における光送信器または受信器と透明絶縁基板を通して光結合される光電子デバイスを含む光電子デバイス・パッケージング・システムであって、
光電子デバイスは、（ｉ）第１の基板表面にフリップ・チップ結合されるか、または（ｉｉ）第１の基板表面の領域上に堆積される電子材料層内に形成され、
光電子デバイス動作回路が、（ｉ）第１の基板表面の領域上に堆積されるシリコン層内に形成されるか、または（ｉｉ）第１の基板表面にフリップ・チップ結合され、
システムは、（ａ）第１の基板表面上のアライメント参照マークと、（ｉｉ）アライメント・参照マークにアライメントされるメカニカル・アライメント部材と、を備えるアライメント要素であって、（ｉ）第２の基板表面における光送信器または受信器のパッシブ・アライメントをもたらすように構成および配置されるアライメント要素を含み、
システムは、（ｉ）光電子デバイスと光電子デバイス動作回路との間のワイヤ・ボンディング要素、（ｂ）レンズ、（ｃ）光電子デバイスと光送信器または受信器との間の光学フェース・プレート、ならびに（ｄ）光電子デバイスと光送信器または受信器との間のファイバー・イメージ・ガイド・ブリッジング要素がない、光電子デバイス・パッケージング・システム。
【国際調査報告】
2004533009.tif 000209
2004533009.tif 000210
2004533009.tif 000211
2004533009.tif 000212
2004533009.tif 000213