(57)【要約】本発明は、選択トランジスタ（５）およびＭＴＪ層配列（４）が、相互に平行にセルに配置されているＭＲＡＭ構造に関するものである。従って、かなりの空間を節約できる。
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【特許請求の範囲】
【請求項１】
記憶マトリックスに配置されている複数の記憶セル（Ｚ２）を備えているＭＲＡＭ構造であり、上記記憶セルの各々は、少なくとも１つのＭＴＪ層配列（４）、および選択トランジスタ（５）を備えており、上記記憶セルのＭＴＪ層配列（４）は、相互に間隔を開けて設けられているワード線（ＷＬ）とビット線（ＢＬ）との間にそれぞれ配置されており、選択トランジスタ（５）は、当該選択トランジスタのゲートにおいて、記憶セルを読み出すためのセレクト配線（ＳＬ１）と接続されており、ＭＴＪ層配列（４）は、第２セレクト配線（ＲＳＬ）と接続されているＭＲＡＭ構造であって、
上記記憶セル（Ｚ２）において、ＭＴＪ層配列（４）と選択トランジスタ（５）のドレインソース経路とがそれぞれ相互に並列に配置されており、その結果、第２セレクト配線（ＲＳＬ）は、選択トランジスタ（５）の相互に直列に配置されているソースドレイン経路によって形成されていることを特徴とするＭＲＡＭ構造。
【請求項２】
上記記憶マトリックスにおいて、一連の記憶セルの上記第２セレクト配線（ＲＳＬ）は、別個の選択トランジスタ（７）に対して直列に配置されていることを特徴とする請求項１に記載のＭＲＡＭ構造。
【請求項３】
上記選択トランジスタ（５）は、当該選択トランジスタのゲートにおいて、第１セレクト配線（ＳＬ１）と接続されていることを特徴とする請求項１または２に記載のＭＲＡＭ構造。
【請求項４】
上記記憶セルの最小寸法は、４Ｆ２により規定されており、当該Ｆは、使用される技術の「最小特徴寸法」であることを特徴とする請求項１〜３のいずれか１項に記載のＭＲＡＭ構造。
【請求項５】
上記第１セレクト配線（ＳＬ１）は、選択トランジスタ（５）のゲートの上方に設けられていることを特徴とする請求項１〜４のいずれか１項に記載のＭＲＡＭ構造。
【請求項６】
上記第１セレクト配線（ＳＬ１）、および上記ビット線は、相互に平行に設けられていることを特徴とする請求項４または５に記載のＭＲＡＭ構造。
【発明の詳細な説明】
本発明は、記憶マトリックス（記憶行列）に配置されている複数の記憶セルを備えるＭＲＡＭ構造（ＭＲＡＭ＝磁気抵抗ＲＡＭ）に関するものである。この記憶セルの各々は、少なくとも１つのＭＴＪ層配列（ＭＴＪ＝磁気トンネル接合部）、および、選択トランジスタを備えており、記憶セルのＭＴＪ層配列（ＭＴＪ層連続、ＭＴＪ−Ｓｃｈｉｃｈｔｆｏｌｇｅ）は、相互に間隔を開けて設けられている（延びている）ワード線とビット線との間にそれぞれ配置されている。選択トランジスタは、そのゲートにおいて、記憶セルを読み出すために、第１セレクト配線（選択配線）と接続されており、ＭＴＪ層配列は、第２セレクト配線と接続されている。
【０００１】
ＭＲＡＭ構造（以下では、短くしてＭＲＡＭとも呼ぶ）は、その最も簡単な実施形態では、記憶マトリックスに配置されている記憶セルを備えている。この記憶セルの各々は、それぞれ、ＭＴＪ層配列を１つだけ備えている。このようなＭＴＪ層配列を、図５に示す。トンネル障壁層１は、軟磁性層２と、硬磁性層３との間に配置されており、酸化物障壁物（Ｏｘｉｄｂａｒｒｉｅｒｅ）により構成されている。このように、トンネル障壁層１、軟磁性層２、および、硬磁性層３は、ＭＴＪ層配列４を形成し、その電気的な抵抗は、２つの磁気性層２および３における磁気モーメントの方向性に応じている。つまり、２つの層２および３における磁化が、相互に平行に方向付けられている場合、ＭＴＪ層配列４の抵抗は低く、一方、磁化の非平行に方向付けると、ＭＴＪ層配列の抵抗はより高くなる。このようなＭＴＪ層配列により構成されている記憶セルのセル内容は、ＭＴＪ層配列４に電流を流通させることによって特定される。従って、電流Ｉの大きさから、ＭＴＪ層配列４が、高抵抗の状態（磁化の非平行は方向付け）であるか、あるいは、低抵抗の状態（磁化の平行な方向付け）であるかどうか判断できる。従って、これらの状態に、情報内容「０」または「１」をそれぞれ割り当てることができる。
【０００２】
このことを、図６に概略的に示す。図６では、横座標に、相当する電流によってビット線およびワード線に生成された磁場を示し、縦座標に、規格化された抵抗値が示されている。磁化が平行に方向付けられている場合には、非平行に方向付けられている場合よりも、ＭＴＪ層配列４の抵抗が約１５％だけ低いことが明らかにわかる。ここでは、磁化の平行な方向付けに、情報内容「０」を割り当て、一方、磁化の非平行な方向付は、情報内容「１」を割り当てる。しかし、当然、他の割り当ても可能である。
【０００３】
ＭＴＪ層配列４を備えている記憶セルへの書き込みは、磁気モーメントの方向付けを制御して調節することにより行う。このため、図７に示すように、記憶セルを、２つの電気的な導体、すなわち、ビット線ＢＬとワード線ＷＬとの間に配置する。続いて適切な電流を、配線ＢＬおよびＷＬを通して送ることにより、ＭＴＪ層配列４の場所において、すなわち、ＭТＪ層配列４を備える記憶セルにおいて、磁場が生成する。この磁場によって、磁気モーメントの方向、すなわち、特に、軟磁性層２における磁気モーメントの方向を調節できる。ＭＴＪ層配列４の軟磁性層２における磁気モーメントの調節可能性を保証するため、通常、配線ＢＬおよびＷＬの１つにおいて、配線を流れる電流の方向を、逆方向にできれば十分である。それゆえ、電流の方向を対応させて切り替えることにより、記憶セルを、磁化の平行な方向付けと非平行な方向付けとの間、つまり、低抵抗状態と高抵抗状態との間で切り替えることができる。
【０００４】
図８に、ＭＲＡＭ構造の上述のような最も簡単な考えられる構造を示す。記憶セルをそれぞれ形成するＭＴＪ層配列４は、それぞれ平行に延びるワード線ＷＬ１，ＷＬ２，ＷＬ３と、ビット線ＢＬ１，ＢＬ２との交差点に配置されている。特定の記憶セルへの書き込みは、例えば、ビット線ＢＬ２およびワード線ＷＬ３を通して相当する電流が送られることにより行われる。従って、ビット線ＢＬ２と、ワード線ＷＬ３との交差点（すなわち、図８の一番右）に、電流により相当する磁場が生じている。その結果、そこに存在するＭＴＪ層配列、または、ＭＴＪ層配列により構成されている記憶セルは、対応して書き込まれる。
【０００５】
図８に示す構造の長所は、その高密度な構成である。全く理想的には、情報内容またはビット毎に、４Ｆ２の面積のみが必要である。ただし、Ｆは、使用される技術（テクノロジー）の「最小フューチャーサイズ（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）」、すなわち、「最小特徴寸法」である。しかし、ＭＲＡＭ構造のこのような構成の大きな欠点は、読み出しの際に、抵抗値のほんの僅かな差（約１５％上記参照）によって、著しい寄生電流が、隣り合うセルを流通し、その結果、このようなＭＲＡＭ構造は、全体的に、非常にゆっくりとしか読み出しを行えないことである。
【０００６】
図８のＭＲＡＭ構造の読み出しは遅く、寄生電流のせいで、結局は不確かでもある、という欠点を回避するため、図９に示すＭＲＡＭが既に提案されている。図９のＭＲＡＭでは、それぞれ個々の記憶セルが、ＭＴＪ層配列４、および、選択トランジスタ５を備えている。点線６により囲まれている記憶セルへの書き込みは、ワード線ＷＬ２、および、ビット線ＢＬ２を通して、相当する電流を送ることにより行われる。その結果、記憶セルのＭＴＪ層配列４は、これに対してプログラムされる。読み出しのために、セレクト配線ＳＬ１１およびＳＬ１３は、これらと（セレクト配線ＳＬ１１およびＳＬ１３と）接続されている選択トランジスタ５が全て遮断されるように駆動される。これに対し、セレクト配線ＳＬ１２には、この配線と接続されている選択トランジスタ５が伝導するような電圧が印加される。続いて、セレクト配線ＳＬ２１〜ＳＬ２３のセレクト配線ＳＬ２２には、読み信号が印加される。この読み信号は、ＭＴＪ層配列を介して、点線６によって囲まれている記憶セルへ流れる。なぜなら、この記憶セルの選択トランジスタのみが伝導しており、残りの記憶セルにおける他の選択トランジスタの全ては、遮断されているからである。従って、セレクト配線ＳＬ２２の出力部において、ＭＴＪ層配列４の状態を示す信号、すなわち、情報内容「０」または「１」を得ることができる。
【０００７】
図９のＭＲＡＭ構造により、隣り合う記憶セルの寄生効果を、事実上排除できる。それゆえ、読みアクセスのための時間は、非常に短い。しかし、図９のＭＲＡＭの欠点は、高密度の構成という利点が失われていることである。なぜなら、８Ｆ２の有効セル面積しか達成できないからである。
【０００８】
一方では、所要面積（「Ｆ２」）と、他方では、寄生効果のない迅速な読みアクセスとの間の上記のような対立を解決するため、全く他の記憶構造、すなわち、ＤＲＡＭ構造（ＤＲＡＭ＝ダイナミックＲＡＭ）の場合、いわゆる、分け合われた、つまり、「共用接触部」を挿入することが既に考えられている。この場合、選択トランジスタの１つの接触部が、複数、好ましくは、２つの記憶セルによって使用されるので、面積（「Ｆ２」）が節約される。しかし、この解決法は、ＭＲＡＭには使用できず、その結果、上記の問題点は、現在までのところ、解決されていない。
【０００９】
従って、本発明の目的は、最小所要面積で、高速読みアクセスできるＭＲＡＭ構造を提供することである。
【００１０】
本目的は、冒頭部分に述べたようなＭＲＡＭ構造の場合、本発明に基づき、記憶セルに、各々１つのＭＴＪ層配列および、選択トランジスタのドレインソース経路を相互に並列に配置し、その結果、第２セレクト配線が、相互に直列に配置されている、選択トランジスタのソースドレイン経路により形成されていることによって達成される。
【００１１】
従って、本発明に基づくＭＲＡＭ構造では、個々の記憶セルの選択トランジスタ、および、ＭＴＪ層配列が、相互に並列に配置されている。記憶セル、または「基本部品」は、次に、チェーン（鎖）状に接合される。この際、相互に平行に延びるチェーンは、記憶マトリックスを形成する。このような記憶マトリックスにおける１つのチェーンを、いわゆる選択トランジスタによって選択できる。すなわち、それぞれ個々のチェーンに、チェーンの末端部における別々の選択トランジスタが割り当てられている。
【００１２】
本発明に基づくＭＲＡＭ構造への書き込みは、通常の方法では、所望のワードおよびビット線に対して、それぞれ１つの相当する信号を印加することによって行われる。読み出しの際に、別々の選択トランジスタを介して、一連（一鎖の）の記憶マトリックスがまず決定される。次に、セル内容が読み出されるべき記憶セルのトランジスタ以外、このチェーンの全てのトランジスタは通電される。すなわち、読まれるべき記憶セルのトランジスタは、遮断されたままである。続いて、この読まれるべきトランジスタのチェーンを通して電流が送られる。すると、電流は、読まれるべき記憶セルのＭＴＪ層配列のみを流れ、チェーンの記憶セルが残っている全ての選択トランジスタを通って流れる。このようにして、読まれるべき記憶セルのセル内容を特定できる。
【００１３】
本発明のＭＲＡＭ構造は、所要面積が小さいことを特徴とする。チェーンにおいて、対応する構成の場合、ＭＴＪ層配列、およびＭＴＪ層配列に並列に配置されている選択トランジスタを備える記憶セルは、有効セル面積４Ｆ２を有する。このため、チェーンの別個の選択トランジスタを考慮する必要がある。この別個のトランジスタには、同じく、面積４Ｆ２が必要である。それゆえ、Ｎ個の記憶セルを有するチェーンの場合、各記憶セルのための有効セル面積は、４Ｆ２（Ｎ＋１）／Ｎである。
【００１４】
ただしＮ＝１、すなわち、ただ１つの記憶セルにより構成されているチェーンの場合、８Ｆ２の有効セル面積が存在する。このことは、選択トランジスタをＭＴＪ層配列と直列接続するという、現在までに知られている解決法と完全に一致している。従って、このことは、ＭＲＡＭ構造において条件Ｎ＞１が存在する場合、本発明を、特に有利に使用できることを意味しており、このことは、当然、記憶セルに配置されている全ての記憶セルに該当する。
【００１５】
本発明は、全く新しく、現在までのところ一般的とされているＭＴＪ層構造および選択トランジスタを備える直列回路の原則とは異なり、新しい構想が提案される。この構想では、各記憶セルにおけるＭＴＪ層配列および選択トランジスタが、相互に並列に配置されており、チェーン状に接合されている。
【００１６】
以下に、本発明について図を参考にして詳しく説明する。
【００１７】
図１は、本発明に基づくＭＲＡＭ構造のチェーンの概略的な配線図を示す図である。図２は、本発明に基づくＭＲＡＭ構造の記憶マトリックスを示す図である。図３は、本発明に基づくＭＲＡＭ構造の実施例の一部を示す図である。図４は、図３の実施例におけるＭＲＡＭ構造の平面図を示す図である。図５は、ＭＴＪ層配列を斜視図で示す図である。図６は、図５に基づくＭＴＪ層配列における記憶状態を説明するための図である。図７は、ワード線とビット線とを有するＭＴＪ層配列の図を示す図である。図８は、図５および図７に基づくＭＴＪ層配列を有する記憶マトリックスを示す図である。図９は、従来のＭＲＡＭ構造の記憶マトリックスを示す図である。
【００１８】
図５から図９については、既に冒頭部分において説明した。
【００１９】
図では、相互に相当する部材には、それぞれ同じ参照番号が使用されている。
【００２０】
図１は、相互にそれぞれ並列に配置されている選択トランジスタ５およびＭＴＪ層配列４を有する本発明の実施例に基づく一連のＭＲＡＭ構造を示す。すなわち、選択トランジスタ５のドレインソース経路に、ＭＴＪ層配列４がそれぞれ１つ配置されている。このＭＴＪ層配列は、チェーンのＭＴＪ層配列側において、相互に直列に接続されている。選択トランジスタ５のドレインソース経路にも同じことが該当する（同じく、選択トランジスタ５のドレインソース経路も、チェーンの選択トランジスタ５側において、相互に直列に接続されている）。
【００２１】
図２は、本発明に基づくＭＲＡＭ構造の実施例を示す。ここでは、ＭＴＪ層配列４と選択トランジスタ５とを有する、図１に示したチェーンが、複数、相互に並列に接続されている。この場合、さらにもう１つの別個の選択トランジスタ７が、各チェーンと接続されている。図２に、第１セレクト配線ＳＬ１、および第２、または列セレクト配線ＲＳＬをさらに示し、これらは、別個の選択トランジスタ７、および、選択トランジスタ５のドレインソース経路によりそれぞれ形成されている。
【００２２】
特定の記憶セル、例えば、図１に示したチェーンの記憶セルＺ２を読み出す場合、まず、チェーンの別個の選択トランジスタ７を作動させる（伝導させる）。一方、記憶マトリックスにおける残りの別個の選択トランジスタの全ては、遮断されているか、あるいは、伝導していないままである。次に、チェーンにおいて、記憶セルＺ２に割り当てられているセレクト配線ＳＬ１に、相当する信号を印加することによって、記憶セルＺ２の選択トランジスタ５を、伝導していないように切り替える。一方、チェーンの残りの選択トランジスタ５の全ては、伝導している状態に移行する。これにより、図１に矢印による実線で概略的に示すように、チェーンに電流経路Ｉ１が存在する。このことは、記憶セルＺ２のＭＴＪ層配列の抵抗状態を、問題なく簡単に読み出すことができることを意味する。図１および２に示すＭＲＡＭ構造における読み込みは、通常の方法によって行われる。すなわち、ＭＴＪ層配列４は、図３および図４に示す具体的な実施例により示すように、それぞれビット線ＢＬとワード線ＷＬとの間に配置されている。これらのうちの図３は、断面図を、図４は、平面図を示している。これら図の付近に示す、解説（Ｌｅｇｅｎｄｅ）は、この場合、両方の図に該当している。
【００２３】
図３および図４から分かるように、ＭＴＪ層配列４は、ワード線ＷＬとこれに交差するビット線ＢＬとの間に配置されている。相当する電流を、ワード線ＷＬおよびビット線ＢＬを通して送ることにより、このようなワード線とビット線との交差場所に配置されているＭＴＪ層配列４は、上述のように、プログラムされる。
【００２４】
読み出しは、図１および図２を参考に上に説明したように行われる。読み出すべき記憶セルを有するチェーンの別個の選択トランジスタ７を、作動させる。一方、全ての他の別個の選択トランジスタ７は、遮断されたままである。次に、チェーンにおける読み出される記憶セルの選択トランジスタ５を、セレクト配線ＳＬ１を相当する駆動により、遮断、または、伝導していないように切り替える。一方、チェーンの残りの選択トランジスタの全ては、セレクト配線ＳＬ１を介してそのゲートを相当して駆動することにより、伝導している状態に移行する。従って、遮断されているトランジスタを有する記憶セルにおいて、すなわち、読み出すべき記憶セルにおいて、読み電流が、列セレクト配線ＲＳＬを介して流れる。すなわち、読み電流は、チェーンの選択されていない記憶セルの選択トランジスタのドレインソース経路を介して、および、遮断されている選択トランジスタ５を有する選択された記憶セルのＭＴＪ層配列４を介して流れる。このように、寄生電流をなくして、選択された記憶セルのセル内容を高速に読み出せる。
【００２５】
図３および４には、それぞれ２Ｆを有する個々の記憶セルと共に、「最小特徴寸法」Ｆも具体的に示されている。
【００２６】
従って、本発明によって簡単に構成されるＭＲＡＭ構造が可能となり、この構造は、選択トランジスタと記憶セルとの直列接続という現在までの概念とは全く異なり、その代わりに、選択トランジスタとＭＴＪ層配列との並列接続を提供する。このような異なる構成により、高い実装密度を保証でき、その結果、本発明の上記の目的は、非常に優れた方法により達成される。
【００２７】
図３から分かるように、本発明に基づくＭＲＡＭ構造の場合、ビット線ＢＬは、選択トランジスタ５の上方に、具体的には、選択トランジスタ５とは間隔を開けて、選択トランジスタ５のゲート電極の上方に設けられている（延びている）。
【図面の簡単な説明】
【図１】
本発明に基づくＭＲＡＭ構造のチェーンの概略的な配線図である。
【図２】
本発明に基づくＭＲＡＭ構造の記憶マトリックスを示す図である。
【図３】
本発明に基づくＭＲＡＭ構造の実施例の一部を示す図である。
【図４】
図３の実施例のＭＲＡＭ構造の平面図を示す図である。
【図５】
ＭＴＪ層配列を示す斜視図である。
【図６】
図５に基づくＭＴＪ層配列における記憶状態を説明するための図である。
【図７】
ワード線とビット線とを有するＭＴＪ層配列を示す図である。
【図８】
図５および図７に基づくＭＴＪ層配列を有する記憶マトリックスを示す図である。
【図９】
従来のＭＲＡＭ構造の記憶マトリックスを示す図である。
【符号の説明】
１                            トンネル障壁層
２                            軟磁性層
３                            硬磁性層
４                            ＭＴＪ層配列
ＢＬ，ＢＬ１，ＢＬ２          ビット線
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３  ワード線
５                            選択トランジスタ
６                            点線
７                            別個の選択トランジスタ
Ｚ２                          記憶セル
【図３】
2004517504.tif 000003
【図４】
2004517504.tif 000004
【国際公開パンフレット】
2004517504.tif 000005
2004517504.tif 000006
2004517504.tif 000007
2004517504.tif 000008
2004517504.tif 000009
2004517504.tif 000010
2004517504.tif 000011
2004517504.tif 000012
2004517504.tif 000013
2004517504.tif 000014
2004517504.tif 000015
2004517504.tif 000016
2004517504.tif 000017
2004517504.tif 000018
2004517504.tif 000019
2004517504.tif 000020
2004517504.tif 000021
【国際公開パンフレット（コレクトバージョン）】
2004517504.tif 000022
【手続補正書】
【提出日】平成15年1月17日(2003.1.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶マトリックスに配置されている複数の記憶セル（Ｚ２）を備えているＭＲＡＭ構造であり、上記記憶セルの各々は、少なくとも１つのＭＴＪ層配列（４）、および、選択トランジスタ（５）を備えており、ＭＴＪ層配列（４）は、相互に間隔を開けて延びているワード線（ＷＬ）とビット線（ＢＬ）との間にそれぞれ配置されており、選択トランジスタ（５）は、当該選択トランジスタのゲートにおいて、記憶セルを読み出すためのセレクト配線（ＳＬ１）と接続されており、記憶セル（Ｚ２）において、ＭＴＪ層配列（４）と選択トランジスタ（５）のドレインソース経路とがそれぞれ相互に並列に配置されているＭＲＡＭ構造であって、
上記セレクト配線（ＳＬ１）は、選択トランジスタ（５）のゲートを介して備えられており、ビット線に対して平行に延びていることを特徴とするＭＲＡＭ構造。
【請求項２】
上記記憶マトリックスにおいて、一連の記憶セルの選択トランジスタ（５）のソースドレイン経路は、別個の選択トランジスタ（７）に対して直列に配置されていることを特徴とする請求項１に記載のＭＲＡＭ構造。
【請求項３】
上記選択トランジスタ（５）は、当該選択トランジスタのゲートにおいて、セレクト配線（ＳＬ１）と接続されていることを特徴とする請求項１または２に記載のＭＲＡＭ構造。
【請求項４】
上記記憶セルの最小寸法は、４Ｆ２により規定されており、当該Ｆは、使用されるテクノロジーの「最小特徴寸法」であることを特徴とする請求項１〜３のいずれか１項に記載のＭＲＡＭ構造。
【請求項５】
上記第１セレクト配線（ＳＬ１）は、選択トランジスタ（５）のゲートの上方に設けられていることを特徴とする請求項１〜４のいずれか１項に記載のＭＲＡＭ構造。
【請求項６】
上記第１セレクト配線（ＳＬ１）、および上記ビット線は、相互に平行に設けられていることを特徴とする請求項４または５に記載のＭＲＡＭ構造。
【国際調査報告】
2004517504.tif 000023
2004517504.tif 000024
2004517504.tif 000025
2004517504.tif 000026