(57)【要約】基板上に受動素子を形成するために、少ないコストかつ良好な収量で、種々の素子、とりわけ高抵抗の抵抗体素子と低抵抗の抵抗体素子及び／又は分布容量の比較的高いコンデンサ素子と分布容量の比較的低いコンデンサ素子を形成する方法が示される。この方法では、とりわけ重要な構造化の際に大幅にリフトオフプロセスを使用することなく、選択的にドライエッチング及び／又はウェットエッチングを行うことが可能である。
2004507090.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの薄膜抵抗体素子及び少なくとも１つのコンデンサ素子を基板上に形成するための方法において、
１ａ）高抵抗の第１抵抗体層（３）、低抵抗の第２抵抗体層（４）及びコンタクト層（５，７）を、必要に応じて不動態化された（２）基板（１）上に順に堆積させ、
１ｂ）前記コンタクト層（５，７）内に、コンデンサ素子の端子及び下側電極のための構造（７１，７２，７３，７４）を形成し、
１ｃ）エッチングにより分離領域を露出させることにより素子を分離し、
１ｄ）第１の絶縁体層（９）を前記コンタクト層（５，７）と前記抵抗体層（４）との上に形成し、
１ｅ）前記第１の絶縁体層（９）内に、共通のマスクを用いて、第１のコンデンサ及び第１の抵抗器のための構造（１１ａ，１１ｂ）を形成する
ことを特徴とする方法。
【請求項２】
前記ステップ１ｅにおいて形成された構造の上に第２の絶縁体層（１３）を堆積させる、請求項１記載の方法。
【請求項３】
前記第２の絶縁体層（１３）向けに、該絶縁体層の下側に位置する抵抗体層（３）の腐食を防ぐ材料を選択する、請求項２記載の方法。
【請求項４】
前記コンタクト層（５，７）の構造（７１，７２，７３，７４）を完全に平面状に堆積させた導体面（５）として形成し、
ただし、前記導体面（５）は、構造化された補強メタライゼーション（７）を有しており、該導体面（５）の補強されていない導体エリアは除去されている、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記コンタクト層（５，７）を完全に平面状に堆積させ、その後、前記構造（７１，７２，７３，７４）を形成するために、構造化しつつ除去する、請求項１から３のいずれか１項に記載の方法。
【請求項６】
コンタクトメタライゼーション（７）を構造化して堆積させることにより、前記構造（７１，７２，７３，７４）を前記第２抵抗体層（４）上に形成する、請求項１から３のいずれか１項に記載の方法。
【請求項７】
前記低抵抗の抵抗体層（４）を除去することにより、前記ステップ１ｅによる構造を有する分離された抵抗体素子内に高抵抗の抵抗器を形成する、請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記第２の絶縁体層（１３）の上方に位置するメタライゼーション層内に、前記コンデンサ素子の上側電極（１４１，１４２）を形成する、請求項１から７のいずれか１項に記載の方法。
【請求項９】
前記ステップ１ｅにおいて露出され且つ前記第２の絶縁体層（１３）で覆われた下側電極（７１）の上方に、比容量の比較的高い前記第１のコンデンサ素子の上側電極（１４１）を形成する、請求項８記載の方法。
【請求項１０】
前記ステップ１ｅにおいて露出されず且つ前記第１及び第２の絶縁体層で覆われた下側容量電極（７２）の上方に、比容量の比較的低い前記第２のコンデンサ素子の上側容量電極（１４２）を形成する、請求項８記載の方法。
【請求項１１】
前記第２の絶縁体層（１３）向けに、前記第１の絶縁体層（９）の場合よりも誘電率の比較的高い材料を選択する、請求項２から１０のいずれか１項に記載の方法。
【請求項１２】
少なくとも１つの層状抵抗体素子を半導体基板上に形成するための方法において、
高抵抗の第１抵抗体層（３）、低抵抗の第２抵抗体層（４）及びコンタクト層（５，７）を順に前記基板上に完全に平面状に堆積させ、
前記抵抗体層のうちの少なくとも１つの抵抗体層向けに、前記コンタクト層と隔壁層の下方にある材料との間の拡散隔壁として作用する材料を選択し、
層と平行に電流を通す少なくとも１つの抵抗体素子を隔壁層内に形成する、ことを特徴とする方法。
【請求項１３】
前記第１の抵抗体層、前記第２の抵抗体層及び前記コンタクト層から成る層の列を能動素子領域上に堆積させ、
能動素子の端子への少なくとも１つの電流路を前記層列を通って層平面へと垂直に形成する、請求項１２記載の方法。
【請求項１４】
前記第１の抵抗体層、前記第２の抵抗体層及び前記コンタクト層は相互に選択的にエッチング可能である、請求項１２又は１３に記載の方法。
【請求項１５】
請求項１から１１のいずれか１項及び請求項１２から１４のいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、受動素子、とりわけ薄膜抵抗体素子及び／又はコンデンサ素子を半導体基板上に形成するための方法に関する。
【０００２】
モノリシック半導体集積回路を製造する際、有利には、能動半導体素子（ＨＢＴ，ＦＥＴ，…）に加えて、同じ基板上に受動素子も、とりわけ抵抗器及び／又はコンデンサを形成し、複雑な回路の形成のために上下に能動素子と接続してもよい。抵抗器は典型的には薄膜抵抗器として、コンデンサはＭＩＭ（金属−絶縁体−金属）層コンデンサとして形成される。
【０００３】
シリカベースの技術において能動素子に対して使用される層又は領域は、同時に受動素子の形成にも利用することができるのに対して、接合半導体の場合、典型的には受動素子の形成には、ふつう不動態化されている基板表面上に別の層を堆積させる必要がある。この場合たしかに、精度が高く、再現性が良く、広い範囲で調整可能な特性を有する素子が形成できるが、通常は形成プロセスの複雑度が高く、それに関連してコストがかかるのが不利である。しばしば使用されるリフトオフプロセスは不満足な収量しかもたらさない。
【０００４】
ＵＳ　３　９９６５５１では、高抵抗及び低抵抗の抵抗器を絶縁基板上に形成することが記載されており、これによれば、リフトオフプロセスにおいて第１のマスクを用いて、基板上の高抵抗の抵抗材料とその上方にある層の低抵抗の抵抗材料とから成る構造化された二重層の堆積が行われる。別のマスクを用いて低抵抗の抵抗体層を部分的に除去することにより、不動態化層によって覆われた高抵抗の抵抗体領域がつくられる。別のマスクを介して、不動態化層内には低抵抗の抵抗体層と金属コンタクトへのコンタクトホールとが形成される。
【０００５】
ＵＳ　４　８７８　７７０には、基板上に堆積させた高抵抗の抵抗体層内に精密に薄膜抵抗器を形成する自己調整式形成法が記載されており、高抵抗の抵抗体層の上方にが、コンタクト層ならびにコンタクト層と抵抗体層との間の拡散隔壁である隔壁層が完全に平面状に形成されている。層列の全体は、基板までの抵抗器の形状寸法を定めるために、第１のマスクを用いて一体的にエッチングされる。別のステップでは、第２のマスクを用いて、複数層に亘る抵抗器のジオメトリ内において、コンタクト層の間の中間領域が選択的に抵抗体層までエッチングされる。
【０００６】
ＷＯ　９６／２７２１０からは、とりわけ抵抗器及びコンデンサを形成するための方法が公知であり、この方法では、基板上に抵抗体層とコンタクト層とから成る二重層を堆積させる。二重層内では、抵抗器のための素子領域とコンデンサのための素子領域が分離されており、これらの内部では、後続のステップにおいて、コンタクト層の除去により抵抗器が形成される。この第１の素子面は絶縁体層によって腐食止めされ、この絶縁体層内にコンタクトホールを露出させる。その上に堆積させる導体層は、コンタクト層への端子接点及びコンデンサエリアを形成するために構造化される。
【０００７】
本発明の課題は、半導体基板上に受動素子を形成するための方法を提供し、この方法により少ないコストで様々な受動素子を形成できるようにすることである。
【０００８】
本発明による解決手段は独立請求項に記載されている。従属請求項は本発明の有利な実施形態及び発展形態を内容としている。
【０００９】
コンデンサ及び抵抗器のための構造を第１の絶縁体層内に形成するために共通のマスクを使用することにより、低コストで費用のかからない方法が得られる。なお、第１の絶縁体層は、コンデンサ構造の場合には、ＭＩＭコンデンサの下側メタライゼーション面としてコンタクト層の上方にあり、抵抗器構造の場合には、抵抗体層の上方にある。第１の絶縁体層の除去は、コンタクト層にも抵抗体層にも選択的に行われる。
【００１０】
本発明は、１つの発展形態によれば、特に簡単かつ有利な仕方で、コンデンサ素子の様々なグループ及び抵抗体素子の様々なグループの形成を可能にする。ただし、コンデンサ素子は分布容量、すなわち単位面積当たりの容量によって区別される。
【００１１】
第１の絶縁体層内に形成された構造内の低抵抗の第２の上方抗体層を高抵抗の第１の下方抵抗体層まで選択的に除去することにより、高抵抗の抵抗体素子を形成することができる。その際、素子を分離するためのマスクと構造を形成するためのマスクとを組合せることにより、第１の絶縁体層内に、ＵＳ　４　８７８　７７０から公知の方法に似た高い形状寸法精度を有する自己調整形抵抗体素子を生じさせることができる。その後に堆積させる第２の絶縁体層は、有利には、抵抗体層に対して腐食防止の作用をする材料から成っている。
【００１２】
第１のコンデンサ素子のためにコンタクト層の上側コンデンサ電極の上方に形成された、第１の絶縁体層内の構造内には、第２の絶縁体層を堆積させることができ、この第２の絶縁体層の特性は、材料及び層の厚さに従って高い分布容量を有するよう設計してもよい。特に、第２の絶縁体層の材料は比較的高い誘電率を有していてもよい。有利には第２の絶縁体層を完全に平面状に堆積させることにより、第１の絶縁体層内に露出された構造の外に、絶縁体−二重層が生じる。ＭＩＭコンデンサの上側コンデンサ電極として第２の絶縁体層上に金属面を堆積させれば、共通のマスクを用いて、誘電体として第２の絶縁体層のみを有する分布容量の高い第１のコンデンサ素子、又は、誘電体として絶縁体−二重層を有する分布容量の低い第２のコンデンサ素子を形成することができる。
【００１３】
異なる分布容量を有するコンデンサのこのような形成は、特に有利な、共通マスクを用いたコンデンサ構造及び抵抗器構造の同時形成には依存しない。
【００１４】
第１の抵抗体層、第２の抵抗体層及びコンタクト層を順に堆積させることにより薄膜抵抗体素子を形成する際、有利には、前記抵抗体層のうちの少なくとも１つに対して、一方ではコンタクト層と隔壁層の下にある材料との間の拡散隔壁として使用され、他方では同時に抵抗器材料として使用される材料が選択され、少なくとも１つの抵抗体素子も隔壁層内に形成される。有利には、前記２つの抵抗体層の各々の中に、抵抗体素子が少なくとも１つずつ形成される。有利には、第２の抵抗体層は低抵抗の隔壁層として形成される。隔壁層は特に以下の点で有利である。すなわち、第１の抵抗体層、第２の抵抗体層及びコンタクト層から成る層列が、コンタクト窓の上方に堆積させたコンタクト層と活性半導体領域との間の拡散により、能動半導体素子が妨害されることなく、能動素子の上方にある不動態化層内に開口したコンタクト窓上に堆積させられるという点で有利である。活性半導体領域への電流は抵抗体層に対して垂直に低抵抗で生じる。
【００１５】
本発明による形成方法によれば、完全に又は大幅にリフトオフプロセスを放棄することができ、層内に構造を形成するために、有利には広範囲にわたってドライエッチング又はウェットエッチングを使用することができる。その際、特に、個々の層材料に対して選択的に作用し、エッチングプロセスを下方の層で自動的に停止させるエッチング手段を使用してもよい。
【００１６】
以下では、高抵抗及び低抵抗の抵抗体素子ならびに分布容量の異なるＭＩＭコンデンサ素子を有する複雑な素子の帯状構成の形成の例に基づいて、図面を参照しながら本発明をより詳細に説明する。形成プロセスの第１の有利な実施形態の継起する状況が、図１においてａ〜ｋの図解により示されている。図２の図解ａ〜ｄには、形成プロセスの開始ステップの有利な変形が示されている。
【００１７】
図示されていない能動素子を基板１に集積した後、基板及び能動素子の表面は誘電体２により不動態化される（図１ａ）。能動素子上では、不動態化層内にコンタクト窓が開けられ、必要とあれば、金属の薄膜が沈積させられる。
【００１８】
不動態化された基板（能動素子も含めて）上には、高抵抗の抵抗材料、有利にはＷＳｉｘＮｙから成る第１の抵抗体層３、それに対して低抵抗の抵抗材料から成る第２の抵抗体層４及び金属層５が順に完全に平面状に堆積させられる（図１ｂ）。第２の抵抗体層はとりわけ（ＷＴｉ）Ｎｚから成り、同時に金属層５と第１の抵抗体層３ないし活性半導体材料又は活性半導体材料上にあるコンタクト窓内の他の金属層との間の拡散隔壁を形成するようにしてもよい。抵抗体層３及び４では、有利には、例示的に示された材料のそれぞれにおいて、窒素含有量によって抵抗材料の膜抵抗及び／又は温度係数が影響を受ける。金属層５は例えば金から成っていてもよい。層３，４及び５は、有利にはプロセス進行中に沈積させられる、とりわけスパッタリングされる。
【００１９】
金属層５上には、第１のフォトレジスト層６が沈積させられ、このフォトレジスト層内に電極領域が露出される。露出された電極領域内では、金属層は、厚いコンタクトメタライゼーション、例えば、有利には金属層５と同じ又は類似の組成を有する金属の電着又は蒸着により補強される（図解ｃ）。フォトレジスト層６上への蒸着の際、堆積したコンタクトメタルはリフトオフプロセスにおいて残りのフォトレジストを剥離することにより除去される。導電性の二重層はコンタクト層と見なされ、第１の電極面を形成する。金属層５は、有利な実施形態では、チタン−金の層列から成っていてもよい。チタン層は後に沈積させるフォトレジスト６の付着性を改善する。チタン層はフォトレジストの構造化の後、コンタクトメタライゼーション７を沈積させる前に湿式で構造化される。
【００２０】
層７の蒸着の場合、層５は無くてもよい。層７を層４上に蒸着させる前のスパッタリングプロセスは、層７と４との間のコンタクト抵抗を最小化することができる。
【００２１】
フォトレジストマスク６を除去した後、コンタクトメタライゼーションの電極７の間の間隙８＊内では、薄い金属層５が湿式で選択的に層４まで除去され（図解ｄ）、第２の抵抗体層の電極が形成される。この第２の抵抗体層は、例えばＭＩＭコンデンサ素子の下側電極７１，７２として、又は薄膜抵抗器の端子電極７３，７４として設けてもよい。
【００２２】
別のフォトレジストマスク８内では、様々な素子及び場合によっては層７の電極面内の接続ラインの輪郭が構造化され、抵抗体層３及び４を不動態化層２まで選択的にエッチングすることにより様々な素子が分離される（図解ｅ）。
【００２３】
第２のフォトレジストマスク８の剥離の後、第１の絶縁体層９が完全に平面状に沈積させられ（図解ｆ）、別のフォトレジスト層１０で覆われる。フォトレジスト層１０を用いて、第１の絶縁体層内において、コンデンサ電極７１の上方には開口部１１ａが、端子電極７４の間の第２の抵抗体層４の上方には開口部１１ｂが露出される（図解ｇ）。エッチングプロセスは電極層７ないし第２の抵抗体層４で自動的に停止する。第１の絶縁体層９内に露出される開口部１１ｂは、第１の抵抗体層３に向かって第２の抵抗体層４内に開口部１２を選択的にエッチングするためのマスクとして使用される。これにより端子電極７４の間には、高抵抗の薄膜抵抗体素子が形成される。この薄膜抵抗体素子の特性は第１の抵抗体層３により決定的に規定されており、これに対して端子電極７３の間には低抵抗の抵抗体素子が形成され、その特性は主に第２の抵抗体層４の材料により決定される（図解ｈ）。
【００２４】
図解ｈにスケッチされている構成では、第２の絶縁体層１３は完全に平面状に堆積させられる（図解ｉ）。第２の絶縁体層１３は、電極７１の上方にある開口部１１ａ内では分布容量の高い第１のＭＩＭコンデンサのための誘電体として使用され、有利には開口部１２内ではそこに露出された第１の抵抗体層の腐食止めとして使用される。同時に、電極７２の上方にある第２の絶縁体層により、比較的厚い絶縁体二重層９＋１３が生じる。この絶縁体二重層９＋１３は、第１のＭＩＭコンデンサ素子よりも分布容量の低い第２のＭＩＭコンデンサ素子のための誘電体として使用される。
【００２５】
第２の絶縁体層上に共通のプロセスステップで形成される上側電極１４１及び１４２（図解ｊ）は、下側電極７１ないし７２とともに、上述した分布容量の比較的高いコンデンサ素子（７１／１４１）ないし分布容量の比較的低いコンデンサ素子（７２／１４２）を形成する。ただし、分布容量の値は絶縁体層９及び１３の層の厚さと材料特性とにより調整可能である。絶縁体層９，１３は同じ又は異なる材料から形成してもよい。とりわけ、第１の絶縁体層９に対しては誘電率の比較的低い材料が有利であり、第２の絶縁体層１３に対しては誘電率の比較的高い材料が有利である。このようにして、すでに様々な層の厚さにより規定された分布容量の差異が増大する。分布容量の高いコンデンサ素子は、例えばＨＦ回路内のＱの高いコンデンサ素子に特に適しており、一方で、比較的厚い絶縁体二重層を貫く分布容量の比較的低いコンデンサ素子は有利にはＤＣ分離に使用することができる。
【００２６】
図解ｊによる素子構造は、それ自体は慣例的なやり方で誘電体１５（例えばＢＣＢ）を用いて平面化され、コンタクトホール１６が開けられた後、別の構造化されたメタライゼーション１７を介して接触する（図解ｋ）。
【００２７】
図１のステップｂで沈積させる金属層は、とりわけ補強メタライゼーション７の電着用の導電性の開始層として使用される。したがってメタライゼーションの蒸着の場合は、層５は導体面としては省略してもよい。
【００２８】
図２にスケッチされている方法でも、基板１は誘電体２により不動態化される（図２，ａ）。不動態化された基板上には、順に第１の抵抗体層３、第２の抵抗体層４、導体層２５、コンタクトメタライゼーション７及びフォトレジスト層２６が完全に平面状に沈積させられる（図２，ｂ）。腐食止めされた電極領域２６１によってフォトレジスト層２６を層７のためのエッチングマスクとして構造化することにより、層７の中に構造７１，７２，７３，７４が形成される（図２，ｃ）。導体層２５はエッチング停止層として作用する。露出された領域２６２では、続いて層２５が選択的に層４まで除去される（図２，ｄ）。形成プロセスのさらなるステップは、図１の図解ｅ〜ｋに示されたステップに相応する。
【００２９】
層７が選択的に第２の抵抗体層４までエッチング可能ならば、層５は無くてもよい。しかし場合によっては、層５は接着促進剤、拡散隔壁などとしても使用することができる。
【００３０】
上述の特徴及び請求項に示されている特徴ならびに図解から読み取ることのできる特徴は、個別にも組合せでも有利に実現可能である。本発明は説明された実施例に限定されるものではなく、当業者に可能な範囲で多様に適用可能である。
【図面の簡単な説明】
【図１】形成プロセスの第１の有利な実施形態の継起する状況を示す。
【図２】形成プロセスの開始ステップの有利な変形を示す。
【国際公開パンフレット】
2004507090.tif 000003
2004507090.tif 000004
2004507090.tif 000005
2004507090.tif 000006
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2004507090.tif 000008
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2004507090.tif 000019
2004507090.tif 000020
2004507090.tif 000021
2004507090.tif 000022
【国際公開パンフレット（コレクトバージョン）】
2004507090.tif 000023
2004507090.tif 000024
【手続補正書】
【提出日】平成14年5月10日(2002.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
ＵＳ　４　８７８　７７０には、基板上に堆積させられた高抵抗の抵抗体層内に精密に薄膜抵抗器を形成する自己調整式形成法が記載されており、高抵抗の抵抗体層の上に、コンタクト層ならびにコンタクト層と抵抗体層との間の拡散隔壁である隔壁層が完全に平面状に形成されている。層列の全体は、基板までの抵抗器の形状寸法を定めるために、第１のマスクを用いて一体的にエッチングされる。別のステップでは、第２のマスクを用いて、複数層にわたる抵抗器のジオメトリ内において、コンタクト層の間の中間領域が選択的に抵抗体層までエッチングされる。
ＤＥ　２０　４４　２５５からは、とりわけ、非導電性の基板、例えばガラス又はセラミック上に、完全に平面状に高抵抗のサーメット層、低抵抗のクロム−ニッケル層及び金のコンタクト層を順に堆積させ、構造化された選択的エッチングにより、薄膜抵抗の回路網を形成することが公知である。さらに、高抵抗及び低抵抗のタンタル層を使用した抵抗器とコンデンサによる回路網を形成する方法も記載されている。




【手続補正書】
【提出日】平成14年10月15日(2002.10.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも１つの薄膜抵抗体素子及び少なくとも１つのコンデンサ素子を基板上に形成するための方法において、
１ａ）必要に応じて不動態化された基板（２）上に、順に高抵抗の第１抵抗体層（３）、該第１抵抗体層上に低抵抗の第２抵抗体層（４）ならびに該第２抵抗体層上に電極及び端子のために設けられたコンタクト層（５，７）を堆積させ、
１ｂ）前記コンタクト層（５，７）内に、端子及び下側電極のための構造（７１，７２，７３，７４）を形成し、
１ｃ）エッチングにより分離領域を露出させることにより素子を分離し、
１ｄ）前記１ｂ）に従って構造化されたコンタクト層（５，７）と前記抵抗体層（４）上に、完全に平面状に第１の絶縁体層（９）を形成し、
１ｅ）開口部の形で、前記第１の絶縁体層（９）内において、前記１ｂ）に従って形成された下側電極の上方に、第１のコンデンサのための構造（１１ａ）を形成し、
１ｆ）前記１ｅ）において形成された構造（１１ａ）上に完全に平面状に第２の絶縁体層（１３）を堆積させ、
１ｇ）前記第２の絶縁体層（１３）の上方にあるメタライゼーション層内に、コンデンサ素子の上側電極（１４１，１４２）を形成する
ことを特徴とする方法。
【請求項２】
前記第１のコンデンサ素子のための構造（１１ａ）を前記第１の絶縁体層内に形成するとともに、共通のマスクを用いて、第１の抵抗器のための構造（１１ｂ）を形成する、請求項１記載の方法。
【請求項３】
前記第２の絶縁体層を完全に平面状に堆積させる、請求項１又は２に記載の方法。
【請求項４】
前記第２の絶縁体層（１３）向けに、該絶縁体層の下に位置する抵抗体層（３）の腐食を防ぐ材料を選択する、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記コンタクト層（５，７）の構造（７１，７２，７３，７４）を完全に平面状に堆積した導体面（５）として形成し、
ただし、前記導体面（５）は、構造化された補強メタライゼーション（７）を有しており、該導体面（５）の補強されていない導体エリアは除去されている、請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記コンタクト層（５，７）を完全に平面状に堆積させ、その後、前記構造（７１，７２，７３，７４）を形成するために、構造化しつつ除去する、請求項１から５のいずれか１項に記載の方法。
【請求項７】
コンタクトメタライゼーション（７）を構造化して堆積させることにより、前記構造（７１，７２，７３，７４）を前記第２抵抗体層（４）上に形成する、請求項１から６のいずれか１項に記載の方法。
【請求項８】
前記低抵抗の抵抗体層（４）を除去することにより、前記第１の絶縁体層内の第１の抵抗器のための構造（１１ｂ）を有する分離された抵抗体素子内に、高抵抗の抵抗器を形成する、請求項１から７のいずれか１項に記載の方法。
【請求項９】
前記ステップ１ｅにおいて露出され且つ前記第２の絶縁体層（１３）で覆われた下側電極（７１）の上方に、比容量の比較的高い前記第１のコンデンサ素子の上側電極（１４１）を形成する、請求項１から８のいずれか１項に記載の方法。
【請求項１０】
前記ステップ１ｅにおいて露出されず且つ前記第１及び第２の絶縁体層で覆われた下側容量電極（７２）の上方に、比容量の比較的低い前記第２のコンデンサ素子の上側容量電極（１４２）を形成する、請求項１から９のいずれか１項に記載の方法。
【請求項１１】
前記第２の絶縁体層（１３）向けに、前記第１の絶縁体層（９）の場合よりも誘電率の比較的高い材料を選択する、請求項２から１０のいずれか１項に記載の方法。
【請求項１２】
少なくとも１つの層状抵抗体素子を半導体基板上に形成するための方法であって、
順に高抵抗の第１抵抗体層（３）、低抵抗の第２抵抗体層（４）、ならびに端子及び電極のために設けられたコンタクト層（５，７）を前記基板上に完全に平面状に堆積させ、
層と平行に電流を通す少なくとも１つの抵抗体素子を形成するようにした方法において、
前記抵抗体層のうちの少なくとも１つの抵抗体層向けに、前記コンタクト層と隔壁層の下方にある材料との間の拡散隔壁として作用する材料を選択し、
層と平行に電流を通す前記少なくとも１つの抵抗体素子を隔壁層内に形成し、
ただし、前記隔壁層はサーメット層から成るものでもＣｒＮｉから成るものでもない、ことを特徴とする方法。
【請求項１３】
前記第１の抵抗体層、前記第２の抵抗体層及び前記コンタクト層から成る層の列を能動素子層上に堆積させ、
能動素子の端子への少なくとも１つの電流路を前記層列を通って層平面へと垂直に形成する、請求項１２記載の方法。
【請求項１４】
前記第１の抵抗体層、前記第２の抵抗体層及び前記コンタクト層は相互に選択的にエッチング可能である、請求項１２又は１３に記載の方法。
【請求項１５】
請求項１から１１のいずれか１項及び請求項１２から１４のいずれか１項に記載の方法。
【国際調査報告】
2004507090.tif 000025
2004507090.tif 000026
2004507090.tif 000027
2004507090.tif 000028