(57)【要約】【課題】熱抵抗センサのアレイを読み取る方法および装置を提供すること。【解決手段】各センサが行導体と列導体の間に接続されるように、各々がアレイの対応する行のセンサに接続されている行導体の組と、各々がアレイの対応する列のセンサに接続されている列導体の組とを有するセンサのアレイを読み取るための方法について述べる。この方法は、行のセンサを作動させるように対応する行導体に作動パルスを加えること、作動パルスのエッジからの所定時間間隔の終了時に行導体に読取りパルスを加えること、および、読取りパルス中に行のセンサごとにそのセンサの可変特性に依存した値を検出することを含んだ読取りサイクルを、アレイのセンサの行ごとに行うことを含む。少なくとも１つの行の読取りサイクルは、別の行のための読取りサイクルの所定時間間隔の間に開始される。詳細に説明した好ましい実施例では、センサは熱抵抗センサであり、作動パルスはセンサを加熱する加熱パルスであり、さらに可変特性は抵抗である。【選択図】図１
2004514126.tif 000002
【特許請求の範囲】
【請求項１】
センサのアレイを読み取るための方法であって、前記アレイは、各センサが行導体と列導体の間に接続されように、各々が前記アレイの対応する行のセンサに接続されている行導体の組と、各々が前記アレイの対応する列のセンサに接続されている列導体の組とを有し、
前記行のセンサを作動させるように対応する行導体に作動パルスを加えること、前記作動パルスのエッジからの所定時間間隔の終了時に前記行導体に読取りパルスを加えること、および、前記読取りパルス中に前記行のセンサごとにそのセンサの可変特性に依存した値を検出することを含んだ読取りサイクルを、前記アレイのセンサの行ごとに行うステップを含み、
少なくとも１つの行の前記読取りサイクルが、別の行のための前記読取りサイクルの所定時間間隔の間に開始される方法。
【請求項２】
前記センサが熱抵抗センサであり、前記作動パルスが前記行のセンサを加熱する加熱パルスであり、さらに前記可変特性が抵抗である、請求項１に記載の方法。
【請求項３】
複数の行のための前記読取りサイクルが、別の行のための前記読取りサイクルの所定時間間隔の間に開始される、請求項１または請求項２に記載の方法。
【請求項４】
行順に前記読取りサイクルを始めることを含む、請求項１ないし３のいずれかに記載の方法。
【請求項５】
前記読取りパルスが、前記作動パルスと交互に加えられる、請求項４に記載の方法。
【請求項６】
前記読取りパルスのグループが、前記作動パルスの対応するグループと交互に加えられる、請求項４に記載の方法。
【請求項７】
前記行のセンサごとに、連続する読取りサイクル中に検出された値の差を決定することを含む請求項４ないし６のいずれかに記載の方法。
【請求項８】
前記加熱パルスの振幅は前記読取りパルスの振幅よりも大きく、かつ前記加熱パルスの継続時間は前記読取りパルスの継続時間よりも小さい、請求項２に従属するいずれかの請求項に記載の方法。
【請求項９】
センサのアレイを読み取るための装置であって、前記アレイは、各センサが行導体と列導体の間に接続されるように、各々が前記アレイの対応する行のセンサに接続されている行導体の組と、各々が前記アレイの対応する列のセンサに接続されている列導体の組とを有し、
読取りサイクル中に、前記行のセンサを作動させるように、対応する行導体に作動パルスを加え、かつ前記作動パルスのエッジからの所定時間間隔の終了時に前記行導体に読取りパルスを加えるための信号源と、前記行のセンサごとにそのセンサの可変特性に依存した値を前記読取りパルス中に検出するための、対応する列導体に接続された検出器とを前記アレイのセンサの行ごとに備え、
少なくとも１つの行の前記読取りサイクルが、別の行のための前記読取りサイクルの所定時間間隔の間に開始される装置。
【請求項１０】
前記センサが熱抵抗センサであり、前記作動パルスが前記行のセンサを加熱する加熱パルスであり、さらに前記可変特性が抵抗である、請求項９に記載の装置。
【請求項１１】
複数の行のための前記読取りサイクルが、別の行のための前記読取りサイクルの所定時間間隔の間に開始される、請求項９または請求項１０に記載の装置。
【請求項１２】
前記信号源が、行順に前記読取りサイクルを始める、請求項９または請求項１０に記載の装置。
【請求項１３】
前記信号源が、前記読取りパルスを前記作動パルスと交互に加える、請求項１１に記載の装置。
【請求項１４】
前記信号源が、前記読取りパルスのグループを前記作動パルスの対応するグループと交互に加える、請求項１１に記載の装置。
【請求項１５】
前記検出器が、連続する読取りサイクル中に検出された値の差を前記行のセンサごとに決定するための減算器を備える、請求項１１ないし１４のいずれかに記載の装置。
【請求項１６】
前記検出器が、連続した読取りサイクル中に検出された値を格納するためのメモリを備える、請求項１５に記載の装置。
【請求項１７】
前記メモリが、アナログ積分器回路を備える、請求項１６に記載の装置。
【請求項１８】
前記メモリが、ルック・アップ・テーブルを備える、請求項１６に記載の装置。
【請求項１９】
前記検出器が、センス抵抗器を介して前記対応する列導体に接続された平衡電圧源および前記センス抵抗器の両端間の電圧降下を検出するためのセンス増幅器を備える、請求項１０ないし１８のいずれかに記載の装置。
【請求項２０】
前記検出器が、前記センス増幅器の出力を格納するための積分器を備える、請求項１９に記載の装置。
【請求項２１】
前記検出器が、前記積分器に格納された値を示すディジタル出力を生成するためのアナログ・ディジタル変換器および前記ディジタル値を格納するためのメモリを備える、請求項２０に記載の装置。
【請求項２２】
前記検出器が、前記アナログ・ディジタル変換器の出力に依存して前記平衡電圧源の出力を変えるための帰還ループを備える、請求項２１に記載の装置。
【請求項２３】
データ記憶システムであって、
熱抵抗センサのアレイであって、各センサが行導体と列導体の間に接続されるように、各々が前記アレイの対応する行のセンサに接続されている行導体の組と、各々が前記アレイの対応する列のセンサに接続されている列導体の組とを有する熱抵抗センサのアレイ、
前記アレイを読み取るための請求項９ないし２２のいずれかに記載の装置を備えるデータ記憶システム。
【請求項２４】
前記アレイに面しているデータ記憶媒体をさらに備える、請求項２３に記載のデータ記憶システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、熱抵抗センサのアレイを読み取るための方法および装置に関し、このアレイは、各センサが行導体と列導体の間に接続されるように、各々がアレイの対応する行のセンサに接続されている行導体の組と、各々がアレイの対応する列のセンサに接続されている列導体の組とを有する。
【０００２】
【従来の技術】
そのようなアレイは、表面視覚化およびデータ記憶のような用途で表面のトポグラフィを検出する際に使用することができる。データ記憶の用途では、表面トポグラフィに記録されたデータは、表面全体に熱抵抗センサを移動し、かつ、センサと表面の間の距離が変化するときセンサと表面の間の熱コンダクタンスの変化を検出することで読み取られる。
【０００３】
そのようなデータ記憶用途の例は、「Ｔｈｅ”Ｍｉｌｌｉｐｅｄｅ”−Ｍｏｒｅ ｔｈａｎ ｏｎｅ ｔｈｏｕｓａｎｄ ｔｉｐｓ ｆｏｒ ｆｕｔｕｒｅ ＡＦＭ ｄａｔａ ｓｔｏｒａｇｅ」，Ｐ． Ｖｅｔｔｉｇｅｒ ｅｔ ａｌ， ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ． Ｖｏｌ．４４， Ｎｏ．３， Ｍａｙ２０００で説明されている。そこに記載されているように、このデバイスは、シリコン基板に作られた２次元アレイのカンチレバー・センサを備える。各カンチレバーは、一方の端で基板に取り付けられている。各カンチレバーの他方の端には、抵抗ヒーター要素および外向きのチップが付いている。各カンチレバーは、行と列の導体を介してアドレス指定することができる。行および列の導体によって、各カンチレバーの加熱素子を加熱するように各カンチレバーに電流を選択的に流すことができるようになる。
【０００４】
読取りおよび書込みの両動作で、アレイのチップは、平面基板を覆っている高分子膜を含む記憶媒体と接触し、かつそれに対して移動する。
【０００５】
各チップによって高分子層に局部的な力を加えることと、対応する行と列の導体を通してデータ信号を加えることによって高分子層を局部的に溶かすのに十分なレベルまで各チップを選択的に加熱することとの組合せで、チップが高分子層の表面に貫入し凹みを残すようにして、記憶媒体にデータが書き込まれる。
【０００６】
また、各加熱素子は温度に依存した抵抗を有するので、各加熱素子は熱リード・バック・センサを実現することができる。データ読取り動作では、加熱信号がアレイの各行に順次に加えられる。加熱信号は選ばれた行の全ての加熱素子を加熱するが、現時点では高分子膜を溶かすのに不十分な温度までである。加熱素子と記憶媒体の間の熱コンダクタンスは、加熱素子と記憶媒体の間の距離に従って変る。アレイが記憶媒体全体にわたって走査されるときチップがビット凹みの中に入ると、加熱素子と記憶媒体の間の距離は減少する。加熱素子と記憶媒体の間の媒体は、加熱素子と記憶媒体の間で熱を伝達する。各加熱素子と記憶媒体の間の熱伝達は、関連したチップが凹みに入ったときにいっそう効率よくなる。その結果、加熱素子の温度したがって抵抗は減少する。各行の絶えず加熱される加熱素子の温度変化は、同時に監視することができ、それによって、記録されたビットの検出が容易になる。どのセンサ・システムにおいても同じように、データをアレイから読み取ることができる速度は雑音で制限されている。ジョンソン雑音、１／ｆ雑音、媒体雑音、システム雑音および電子妨害が、システムに存在する帯域制限雑音の全ての例である。ジョンソン雑音および１／ｆ雑音は、当技術分野ではよく知られている。媒体雑音は、記憶媒体の表面の不完全によって生じる。システム雑音は、アレイの加熱素子の抵抗間のばらつきで生じる。
【０００７】
【発明が解決しようとする課題】
上記の雑音を考慮に入れて、理論的な最大データ転送速度を計算することができる。システム設計者にとっての課題は、できるだけ理論限界に近づくことである。しかし、理論限界への接近は、様々な実際的な問題で妨げられる。１つの問題は、一度にアレイの１つの行だけしか読み取ることができないことである。他の問題は、行を読み取るために、その行のヒーターを加熱しなければならないことである。アレイの各ヒーターは、使用される製造材料の物理的な特性に依存した熱応答時間を有する。
【０００８】
【課題を解決するための手段】
本発明に従って、センサのアレイを読み取るための方法を提供する。このアレイは、各センサが行導体と列導体の間に接続されるように、各々がアレイの対応する行のセンサに接続されている行導体の組と、各々がアレイの対応する列のセンサに接続されている列導体の組とを有し、この方法は、行のセンサを作動させるように、対応する行導体に作動パルスを加えること、作動パルスのエッジからの所定時間間隔の終了時に行導体に読取りパルスを加えること、および、読取りパルス中に行のセンサごとにそのセンサの可変特性に依存した値を検出することを含んだ読取りサイクルを、アレイのセンサの行ごとに行うことを含む。ここで、少なくとも１つの行の読取りサイクルは、別の行のための読取りサイクルの所定時間間隔の間に開始される。
【０００９】
「行」と「列」は、ここで交換可能に使用することに留意されたい。
【００１０】
本発明の好ましい実施形態では、センサは熱抵抗センサであり、作動パルスはセンサを加熱する加熱パルスであり、さらに可変特性は抵抗である。
【００１１】
複数の行のための読取りサイクルは、別の行のための読取りサイクルの所定時間間隔の間に開始することができる。実施の簡略化のために、読取りサイクルは行順に始めるのが好ましい。読取りパルスは、加熱パルスと交互に加えることができる。もしくは、読取りパルスのグループは、作動パルスの対応するグループと交互に加えることができる。
【００１２】
本発明の好ましい実施形態では、高周波オフセットを最小限にし、かつダイナミック・レンジの要求条件を下げるために、連続する読取りサイクル中に検出された値の差を行のセンサごとに決定することができる。
【００１３】
本発明の特に好ましい実施形態では、読取り動作の速度を向上させるために、加熱パルスの振幅は読取りパルスの振幅よりも大きく、かつ加熱パルスの継続時間は読取りパルスの継続時間よりも小さい。
【００１４】
本発明を他の態様から見て、センサのアレイを読み取るための装置を提供する。このアレイは、各センサが行導体と列導体の間に接続されるように、各々がアレイの対応する行のセンサに接続されている行導体の組と、各々がアレイの対応する列のセンサに接続されている列導体の組とを有し、この装置は、読取りサイクル中に、行のセンサを作動させるように、対応する行導体に作動パルスを加え、かつ作動パルスのエッジからの所定時間間隔の終了時に行導体に読取りパルスを加えるための信号源と、行のセンサごとにそのセンサの可変特性に依存した値を読取りパルス中に検出するための、対応する列導体に接続された検出器とを、アレイのセンサの行ごとに備える。ここで、少なくとも１つの行の読取りサイクルは、別の行のための読取りサイクルの所定時間間隔の間に開始される。先に示したように、本発明の好ましい実施形態では、センサは熱抵抗センサであり、作動パルスはセンサを加熱する加熱パルスであり、さらに可変特性は抵抗である。
【００１５】
複数の行のための読取りサイクルは、別の行のための読取りサイクルの所定時間間隔の間に開始するのが好ましい。実施の簡略化のために、信号源は読取りサイクルを行順に始めるのが好ましい。信号源は、読取りパルスを加熱パルスと交互に加えることができる。もしくは、信号源は、読取りパルスのグループを加熱パルスの対応するグループと交互に加えることができる。
【００１６】
高周波オフセットを最小限にし、かつダイナミック・レンジの要求条件を下げるために、検出器は、連続する読取りサイクル中に検出された値の差を行のセンサごとに決定するための減算器を備えることができる。検出器は、連続する読取りサイクル中に検出された値を格納するためのメモリを備えるのが好ましい。メモリは、アナログ積分回路を備えることができる。もしくは、メモリはルック・アップ・テーブルを備えることができる。
【００１７】
本発明の好ましい実施形態では、検出器は、センス抵抗器を介して対応する列導体に接続された平衡電圧源および、センス抵抗器の両端間の電圧降下を検出するためのセンス増幅器を備える。検出器は、センス増幅器の出力を格納するための積分器を備えることができる。また、検出器は、積分器に格納された値を示すディジタル出力を生成するためのアナログ・ディジタル変換器およびディジタル値を格納するためのメモリを備えることができる。本発明の特に好ましい実施形態では、検出器は、アナログ・ディジタル変換器の出力に依存して平衡電圧源の出力を変えるための帰還ループを備える。
【００１８】
本発明は、熱抵抗センサのアレイであって、各センサが行導体と列導体の間に接続されるように、各々がアレイの対応する行のセンサに接続された行導体の組と、各々がアレイの対応する列のセンサに接続されている列導体の組とを有する熱抵抗センサのアレイと、アレイを読み取るための上で述べたような装置とを備えるデータ記憶システムに及ぶ。データ記憶システムは、アレイに面しているデータ記憶媒体を含むことができる。もしくは、データ記憶装置は別個に与えることができる。
【００１９】
ここで、本発明の好ましい実施形態を、単に例として、添付の図面を参照して説明する。
【００２０】
【発明の実施の形態】
先ず図１を参照すると、本発明を具現するデータ記憶システムの例は、基板２０に配列されたカンチレバー・センサ１０の２次元アレイを備える。行導体６０および列導体５０も基板上に配列されている。各センサ１０は、行導体６０および列導体５０の異なる組合せでアドレス指定される。各センサ１０は、７０μｍ近辺の長さでμｍ近辺の厚さのＵ字状シリコン・カンチレバー１５を備える。カンチレバー１５の足は末端でシリコン基板２０に固定されている。カンチレバー１５の頂点は、基板２０に形成された凹部７０に存在し、基板２０に垂直な方向の動きに対して自由である。カンチレバー１５は、その頂点に、抵抗ヒーター素子３０および基板２０から離れて対向するシリコンのチップ４０を保持している。カンチレバー１５の足は、電気コンダクタンスを高めるように高濃度にドーピングされている。ヒーター素子３０は、カンチレバー１５の頂点部を比較的低い濃度にドーピングして形成され、カンチレバー１５を流れる電流に対して電気抵抗の高い領域を導入している。カンチレバー１５の足のうちの一方は、中間のダイオード８０を介して行導体６０に接続する。カンチレバー１５の他方の足は、列導体５０に接続する。行導体６０、列導体５０、およびダイオード８０は、同じく、基板２０に配置されている。カンチレバー１５に予め応力を加えて、チップを基板２０から離して弾力的に片寄らせている。
【００２１】
ここで図２を参照すると、４０ｎｍ近辺の厚さのポリメチルメタクリレート（ＰＭＭＡ）膜のような高分子層９０の形の平面記憶媒体にチップ４０を押し付ける。高分子層９０は、シリコン基板１００で保持する。７０ｎｍ近辺の厚さのＳＵ−８のような架橋結合フォトレジストのバッファ層１１０を、高分子層９０と基板１００の間に配置する。読取りと書込みの両方の動作では、アレイのチップ４０は記憶媒体の表面全体に及ぶ。
【００２２】
チップによって局部的な力を高分子層９０に加えることと、対応する行導体６０から対応する列導体５０にカンチレバー１５を通って書込み電流を流してチップ４０を加熱することとで、記憶媒体にデータを書き込む。カンチレバー１５に電流を流すことによって、ヒーター素子３０は熱くなる。熱エネルギーは、ヒーター素子３０から熱コンダクタンスを介してチップ４０に伝わる。書込み電流は、高分子層を局部的に溶かすのに十分なレベルまでチップ４０を加熱するため選択され、チップ４０が高分子層の表面に貫入し、４０ｎｍ近辺の直径の凹み１２０を残すようにする。例として、ＰＭＭＡ膜の局部的な溶解は、チップ４０を摂氏７００度程度の温度に加熱することで達成できることが分かった。バッファ層１１０は、ＰＭＭＡ膜９０よりも融点が高いので、貫入止めとして作用して、基板１００でチップ４０を摩滅させることがないようにする。
【００２３】
また、加熱素子３０は、温度に依存した抵抗を有するので、熱リード・バック・センサを実現する。データ読取り動作では、加熱電流は、カンチレバー１５を通って対応する行導体６０から対応する列導体５０に流れる。したがって、加熱素子３０は再び加熱されるが、今度は高分子層９０を溶かすのに十分な温度までではない。摂氏４００度程度の読取り温度は、例えば、ＰＭＭＡ膜を溶かすのに不十分であるが、それでも許容可能な読取り機能を実現する。加熱素子３０と高分子層９０の間の熱コンダクタンスは、加熱素子と高分子層９０の間の距離に応じて変る。アレイのＰＭＭＡ膜９０全体にわたって走査するとき、チップ４０がビット凹み１２０に入ると、加熱素子３０と高分子層９０の間の距離は減少する。加熱素子３０と高分子層９０の間の媒体は、加熱素子３０と高分子層９０の間で熱を伝える。加熱素子３０と高分子層９０の間の熱伝達は、チップ４０が凹み１２０に入ったときに、より効率的である。その結果、加熱素子３０の温度、したがって抵抗が減少する。絶えず加熱される加熱素子３０の行の温度の変化は、同時に監視することができるので、記録されたビットの検出が容易になる。
【００２４】
前記の加熱電流は、加熱電圧パルスを対応する行導体６０に加えることで生成される。したがって、加熱電流は、加熱電圧パルスが加えられる行導体６０に接続されている各センサ１０を通って流れる。したがって、アレイの対応する行の全ての加熱要素３０が加熱される。そのとき、記録されたデータは、センサ１０の加熱された行から並列に読み出される。このようにして、多重化方式に従ってアレイの各行が順次に読み取られる。
【００２５】
先に言及したように、雑音の考察は、アレイからデータを読み取ることができる理論的な最大速度につながる。計算は、３０Ｍビット／秒の正味データ転送速度を実現できることを示唆している。３２×３２マトリックスに配列された１０２４個のセンサ１０のアレイでは、全アレイで３０Ｍビット／秒の所望速度を達成するために、各センサは、約３０Ｋビット／秒を出力する必要がある。このことから、１秒当たり３００００回各センサ１０を読み取ることが必要になる。しかし、一度に３２個のセンサ１０の１行だけを読み取ることができ、この例では３２行がある。したがって、３０Ｍビット／秒の所望の正味データ転送速度では、１秒当たり３００００回３２行全てを読み取ることが必要になり、これによって、１秒当たり約１００万個の並列行読取り値が出力される。したがって、３０Ｍビット／秒の所望正味データ転送速度を達成するために、１μｓの行多重化時間間隔ｔｍが必要になる。しかし、一般にセンサ１０は、１０μｓ近辺の熱応答時間を有する。したがって、センサ１０は、ｔｍの間に熱平衡に達することができない。
【００２６】
図３における（ａ）を参照すると、本発明の実施形態では、動的読出し技術でこの問題を克服する。この技術に従って、センサの各行を２ステップの読取りサイクルで読み取る。サイクルの第１のステップで、加熱パルスをセンサ１０に加える。図４における（ｂ）を参照すると、加熱パルスは十分なエネルギーを与えて、加熱素子３０を通常の読取り温度まで、またはそれのほんの僅か上まで加熱する。ここで図５における（ｃ）を参照して、サイクルの第２のステップで、加熱パルスから時間遅れΔｔで読取りパルスをセンサ１０に加える。センサ１０の抵抗は、読取りパルスに基づいて測定する。第１および第２の両方のステップは、熱緩和時間内に十分に行うことができる。
【００２７】
本発明の特に好ましい実施形態では、加熱と読取りの間の時間遅れは、最大感度で熱緩和時間程度である。先に示したように、アレイの各行は、多重化方式に従って順次に読み取る。多重化方式によって、インタリーブ・モードで動的読出し技術を実施することができるようになる。インタリーブ・モードは、熱時定数を超えることなしに、遥かに速い正味速度で格納されたデータにアクセスすることを可能にする。
【００２８】
図６を参照すると、本発明の好ましい実施形態では、加熱は、多重化ステップの固定数Δｎだけ読取りに対してオフセットしている。任意の多重化ステップｎを考えてみよう。先ず、時間間隔ｔｈの間にｎ番目の行に加熱パルスを加える。次に、時間間隔ｔｒの間の読取りのために、Δｎ多重化ステップ先に加熱されたｎ−Δｎ行にアクセスする。次に、ｎ＋１行を加熱し、ｎ−Δｎ＋１行を読み取る。このプロセスは、行の端から端まで順次に続く。最後に、Δｎ多重化ステップ後に、Δｔ≒Δｎｔｍの時間遅れの後で、ｎ番目の行は、読取りの準備が整っている。ここで、Δｔは０．８Ｔと２．５Ｔの間程度であるのが好ましい。Ｔは熱緩和時間である。このようにして、正味データ転送速度は、熱速度に対してΔｎ＋１倍に向上する。ΔｎはＮ−１よりも大きくはできないことに留意されたい。ここで、Ｎは多重化サイクルのステップ数である。また、加熱および読取りに必要とされる全時間は、多重化の時間間隔ｔｍ以下であることに留意されたい。
【００２９】
図７を参照すると、本発明の他の実施形態では、加熱および読取りは、それぞれΔｎ＋１の多重化ステップを含む２つの連続したブロックで行われる。この配列は、有利なことに、実施するのがあまり複雑でない。しかし、また、ｔｈとｔｒが同様な長さでなければ、この配列はあまり効率がよくない。
【００３０】
ここで図８に注意を向けて、先に言及したように、本発明を具現するデータ記憶システムの例は、センサ１０の２次元アレイおよび行導体６０と列導体５０のマトリックスを備える。各センサ１０は、行導体６０および列導体５０の異なる組合せでアドレス指定する。より具体的には、各センサ１０は、異なる組合せの行導体６０と列導体５０を相互に接続している。各センサ１０は、前記のダイオード８０と直列に接続された非直線抵抗Ｒｓで表すことができる。抵抗Ｒｓは、抵抗加熱素子３０を表す。抵抗Ｒｓおよびダイオード８０は、対応する対の行導体と列導体を相互に接続する。ダイオード８０は、対応する行導体６０から対応する列導体５０に向かう電流の流れの方向で、順方向バイアスされる。ダイオード８０は、クロストークを抑制するために、アレイ中のセンサ１０を相互に分離する。アレイの回路配列は一般にクロスバー配列として知られている。先に言及したように、センサ１０の行は一度に１つずつ順次にアクセスされ、全ての列は並列に同時にアクセスされる。各列導体５０は、別個の検出器１２５に接続されている。各検出器１２５は、ブリッジ直列抵抗器Ｒｉを介して対応する列導体５０に結合されたブリッジ平衡電圧源Ｕｂを備える。対応する列導体５０は、また、スイッチ１３０を介してセンス増幅器１２０の入力に選択的に接続することができる。センス増幅器１２０は、ブリッジからの電流の流れを最小限にするために、高インピーダンス入力である。
【００３１】
動作時に、調べるべきセンサ１０の行に接続された選ばれた行導体６０に、読取り電圧パルスを加える。電流は、選ばれた行導体６０から、この行の各センサ１０のダイオードおよび抵抗Ｒｓを通って、関連した列導体５０およびブリッジ抵抗Ｒｉを経て対応する平衡電圧源Ｕｂに流れる。先に言及したように、センサ１０の抵抗Ｒｓは論理「１」の検出と論理「０」の検出とで変化するので、読取り動作中に各センサ１０を流れる電流の流れは、論理「１」または論理「０」を検出するセンサのチップ４０に応じて変化する。したがって、ブリッジ抵抗Ｒｉの両端間で降下する電圧は、論理「１」の検出と論理「０」の検出とで変化する。この電圧降下を対応するセンス増幅器１２０で検出する。
【００３２】
読出しチャネル回路のブリッジ構成は、有利なことに、アレイで読み取られる信号の雑音劣化を制限する。さらに、直列抵抗Ｒｉは対応するセンサ１０の動作点を安定化するのに役立つ。特に、直列抵抗Ｒｉは電流制限を実現し、それによって、センサ１０で熱暴走不安定が発生した場合にセンサの損傷を防止する。センサ１０が比較的高温で負抵抗特性を示すので、そのような不安定が起こる可能性がある。ブリッジ抵抗Ｒｉが加熱条件下のセンサ１０の実効抵抗Ｒｓに一致することが望ましい。３２×３２のアレイで、０．２５ｍＡ＜Ｉｎ＜０．３５ｍＡおよび３Ｖ＜Ｕｎ＜９Ｖによって、Ｒｉは１２Ｋオーム＜Ｒｉ＜２５Ｋオームの範囲で与えられることが分かる。
【００３３】
図６および７を参照して先に示したように、インタリーブ・モードかブロック・モードかで、動的感知を行うことができる。インタリーブ・モードは、有利なことには、読出し帯域幅における最大の自由度を可能にする。ブロック・モードは、有利なことに、より高速の読取りを可能にする。
【００３４】
インタリーブ・モードにおいて、行ｎの加熱および行ｎ−Δｎの読取りは、単一多重化ステップ間隔ｔｍで行われる。以上で説明したような３２×３２のマトリックスでは、ｔｍは１μｓ程度である。それに対応して、加熱パルス幅および読取りパルス幅の下限は、それぞれｔｈ≧０．５μｓおよびｔｒ≧０．５μｓである。一般的なＴ＝１０μｓの熱時定数は、加熱パルス幅の上限ｔｈ≦１０μｓを意味する。３ＸＴ程度の時間間隔で許容可能な感知効率が得られることが分かる。したがって、読取りパルス幅の対応する上限は、ｔｒ≦３０μｓである。オフセット・パラメータの値は、１多重化ステップで同じ行の加熱および読取りを行うことに対応するΔｎ＝０から、上限速度での高速読取りに対応するΔｎ＝３１までの全範囲を対象として含むべきである。
【００３５】
ブロック・モードでは、行ｎ−Δｎ、．．．ｎは、Δｎ＋１多重化ステップの第１のブロック中に加熱される。行の同一順序の読取りが、その後のΔｎ＋１多重化ステップで行われる。加熱パルス幅ｔｈおよび読取りパルス幅ｔｒが同等の長さでなければ、この方法は効率的でない。しかし、加熱電位と読取り電位の切り換え速度はΔｎ＋１分の１に減少し、このことはより高速の多重化速度で有利である。ｔｈ、ｔｒ、およびΔｎが、インタリーブ・モードおよびｔｈ≦ｔｍかつｔｒ≦ｔｍと同じ範囲を対象として含むことが望ましい。ブロック・モードの読取りでは、全サイクル中の多重化ステップの数は行の数の２倍であることに留意されたい。
【００３６】
加熱動作中と読取り動作中の両方で、加熱または読取りのために選ばれた行だけが電圧源に接続される。他の全ての行は浮遊状態のままである。本発明の特に好ましい実施形態では、加熱電位および読取り電位は、０Ｖから１２Ｖまでの範囲内で調整することができる。通常、読取り電圧は１Ｖと２Ｖの間程度である。しかし、加熱では、熱抵抗不安定に近い動作点が選ばれる可能性がある。パルス加熱のデューティ・サイクルｔｈ／Ｔが比較的小さいために、センサ１０当たり最大１０ｍＡのピーク電流が生じることがある。したがって、センサ１０の３２×３２マトリックスのパルス・モードでは、加熱電圧源が少なくとも３００ｍＡの電流を供給するのが望ましい。
【００３７】
容量性負荷効果を最小限にする目的で、センサ抵抗Ｒｓと直列抵抗Ｒｉで形成されたブリッジを、平衡モードで動作させることが望ましい。この場合、センス線は仮想アースに保たれている。このことで、ブリッジ平衡電圧Ｕｂをそれに合うように調整することが必要になる。したがって、それぞれの値は、例えばルック・アップ・テーブルにセンサ１０ごとに格納すべきであり、独立した電圧源を列ごとに設けるべきである。この配列の問題は、ブリッジ電圧源で生じる雑音は相互に関連していないので、ばらばらに列導体５０上に発生することである。しかし、この方法で、許容可能な読取りを実現する動的範囲を数桁減少させることができる。平衡電圧が１７−Ｎビットの分解能で追跡される限りで、以上で説明した３２×３２のアレイでは、Ｎビットの変換精度で十分であることを示すことができる。本発明の好ましい実施形態では、Ｎ≧４である。
【００３８】
独立したブリッジ電圧源に関連した前記の雑音の考察の理由から、平衡電圧Ｕｂを行電圧から得るのが好ましい。本発明の好ましい実施形態では、プログラム可能利得増幅器でブリッジを個々に平衡させる。
【００３９】
本発明の実施形態では、センス増幅器各々は、時間多重サンプル環境において４ビット分解能で一般的にΔＲ／Ｒ≒１０−４程度の抵抗変化を測定する。サンプリング間隔ｔｒは、０．５μｓと３０μｓの間であり、１ＭＨｚの最大多重化速度で０．５μｓの最小ドウェル時間である。
【００４０】
図９および１０を組み合わせて参照すると、本発明の好ましい実施形態で、各検出器１２５は、帰還ループに積分コンデンサＣｉを有する仮想アース帰還増幅器を含んだボックスカー積分器１５０を備え、さらにスイッチＳ１およびＳ２は、許容可能な効率で読取り信号の過渡特性に対処する。点１で、スイッチＳ２を閉じて積分器１５０をリセットし、それによって、コンデンサＣｉを放電する。期間ｔｒの後で、スイッチＳ１を開いて、積分の結果をコンデンサＣｉに格納し、さらに、この結果を出力から供給する。
【００４１】
図１１を参照すると、本発明の特に好ましい実施形態では、各検出器１２５は、ブリッジの直列抵抗Ｒｉとセンサ抵抗Ｒｓの間のノードに接続可能な、高インピーダンス入力を有する低雑音増幅器１６０を備えている。スイッチング過渡事象を回避するために、図８に関連して上で説明したように、高速スイッチ１３０によって、加熱中は増幅器１６０をブリッジから切り離すのが好ましい。増幅器１６０からの出力は、上で述べたボックスカー積分器１５０でバッファリングし、引き続いてアナログ・ディジタル（Ａ／Ｄ）変換器１７０でディジタル化する。Ａ／Ｄ変換器１７０からのディジタル出力は、バッファ・メモリ１８０に格納する。センサ１０の３２×３２マトリックスでは、そのような増幅回路を各列導体５０に１つ割り当て、並列に動作３２させることで、全マトリックスにアクセスする。この配列に関連した問題は、許容可能な読出しを行うためにＡ／Ｄ変換器１７０に要求される１７ビットという比較的大きなダイナミック・レンジである。この問題は、次の行を読み取る前にＡ／Ｄ変換を完成させることが必要なことで、いっそう大きくなる。この時間間隔は、ｔｈよりも実質的に長くできない。このｔｈは、３２×３２のアレイの最大多重化速度で０．５μｓ程度に短くなることがある。
【００４２】
図１２を参照すると、図１１に関連して上で述べた検出器１２５を変更したもので、列の各センサ１０に対して交互に作動する２つのボックスカー積分器１５１および１５２を設けることで、前記のダイナミック・レンジの問題に対処している。行ｎにアドレス指定するとしよう。したがって、列のｎ番目のセンサ１０の抵抗Ｒｓを検出する。さらに、対応する積分器１５１に新しいデータをロードするとしよう。前の読取り事象中に得られたセンサ１０からのデータを保持する対応する積分器１５２は、作動しないようにされている。データ・サンプリング後、積分器１５１と１５２の内容を減算器回路１９０で引き算する。結果として得られた差をＡ／Ｄ変換器１７０でディジタル化する。ディジタル化された差をメモリ１８０に格納する。３２多重化ステップ後、同じセンサ１０を再びアドレス指定し、積分器１５１と１５２を交換してプロセスを繰り返す。この手順の正味の効果は、センサ１０がアドレス指定される周波数（例えば、１／（３２Ｘｔｍ））に等しい遮断周波数でデータを広域フィルタ処理することである。したがって、低周波のオフセットは自動的に削除され、対応するより少ないビットがそのデータを表すために必要になる。また、データはセンサ１０ごとに別個に積分器ＡおよびＢに格納されるので、実際には、全多重化時間間隔ｔｍをＡ／Ｄ変換に使用することができる。本発明の他の実施形態では、積分器１５１および１５２は、例えば、電荷結合アナログ・シフト・レジスタまたは「バケット・ブリゲート」のような異なるアナログ・メモリ・デバイスと取り替えることができることが理解されるであろう。
【００４３】
図１３を参照すると、本発明の他の実施形態において、積分器１５０の出力は、他のＡ／Ｄ変換器２００に接続されている。Ａ／Ｄ変換器２００の出力は、ルック・アップ・テーブル２１０に接続する。ルック・アップ・テーブル２１０の出力は、ディジタル・アナログ（Ｄ／Ａ）変換器２２０に接続する。Ｄ／Ａ変換器２２０および積分器１５０の出力は、減算器１９０に接続する。減算器１９０の出力は、Ａ／Ｄ変換器１７０に接続する。Ａ／Ｄ変換器１７０の出力は、メモリ１８０に接続する。ここで、この概念は、ディジタルで生成された補償電圧を測定信号から引くことである。この補償電圧は、Ａ／Ｄ変換器２００から得る。Ａ／Ｄ変換器２００の分解能は、ダイナミック・レンジよりも小さくすることができる。許容可能な分解能は、例えば上で述べたような３２×３２のアレイについて、１２ビットで得ることができる。Ａ／Ｄ変換器２００の出力の実行時平均は、センサ１０ごとにルック・アップ・テーブル２１０に格納する。そして、この実行時平均は、Ｄ／Ａ変換器２２０の入力パラメータとして利用する。Ｄ／Ａ変換器２２０は、実行時平均に応じてアナログ・オフセット電圧を生成する。Ｄ／Ａ変換器２２０の分解能は、Ａ／Ｄ変換器２１０の分解能に一致させるのが好ましい。減算器１９０で測定信号からオフセット電圧を引き算して、差信号を生成する。この差信号は、Ａ／Ｄ変換器１７０でディジタル化し、メモリ１８０に格納する。有利なことに、この配列によって、補償電圧を生成することができる精度に基づいて、Ａ／Ｄ変換器１７０のダイナミック・レンジを減らすことができるようになる。上で述べた例では、Ａ／Ｄ変換器１７０の８ビットの分解能で十分である。
【００４４】
図１４を参照すると、図１２に関連して上で述べた本発明の実施形態を変更したものにおいて、抵抗ブリッジの平衡が帰還ループ２５０によってとられ、この帰還ループ２５０は、平衡電圧Ｕｂを供給する出力を有するＤ／Ａ変換器２３０を備える。ルック・アップ・テーブル２４０は、Ａ／Ｄ変換器１７０の出力に接続する。Ｄ／Ａ変換器２３０の入力は、ルック・アップ・テーブル２４０に接続する。使用中に、帰還ループ２５０は、平衡電圧Ｕｂを調整する。有利なことに、これによって、低周波雑音および系統的誤差の除去が可能になる。動作時に、各センサ１０に加えることのできる平衡電圧の値が、ルック・アップ・テーブル２４０に格納されている。読取りを行うためにセンサ１０を作動させると仮定しよう。ルック・アップ・テーブル２４０に格納されたＵｂの対応する値を、好ましくはプログラマブル利得増幅器を介してブリッジに加える。そして、センサ１０の抵抗を上で述べた方法で感知し、ディジタル化された読取り値をメモリ１８０に格納する。測定信号の定数部をＵｂから引き算して、平衡電圧を更新する。これによって、積分帰還動作が実現される。３２×３２のアレイでは、積分帰還動作の時定数は、多重化サイクル時間３２Ｘｔｍおよび全体的な帰還利得で決定される。
【００４５】
サンプル・システムでは、Ｕｂの時間的な発展は、連続的な場合のそれと異なっている。特に、十分に利得が高い場合には、振動性の解および最終的に不安定な解が存在する。例えば、図１５に示すサンプル直線システムを考えよう。帰還伝達関数は、次式で表される。ここでは、個別の時間ステップを変数ｋで示している。
ΔＵｂ（ｋ）＝Ｕｂ（ｋ）−Ｕｂ（ｋ−１）＝−ＡΔＵ（ｋ−１）
【００４６】
閉ループ・ステップ応答関数は、次の反復関係の項で表すことができる。ここで、Ｒｓ＝ｄＵｓ／ｄＩｓはセンサ１０の微分抵抗である。
ΔＵｂ（ｋ）＝（１−Ａ／（１＋Ｒｉ／Ｒｓ））ΔＵｂ（ｋ−１）
この式は、次式の場合に収束性である幾何級数を事実上定義する。
０＜Ａ／（１＋Ｒｉ／Ｒｓ）＜２
【００４７】
留意すべきことであるが、１よりも大きな基準化利得の値に対して、解は振動性であり、さらに、２の上限値が近づくにつれて、振動はますますゆっくりと減衰する。０と１の間の基準化利得係数の値に対して、解は、近似的に次式の時定数を有する指数関数として定常状態に収束する。ここで、ｔ０はサンプリング時間間隔である。
Ｔ＝ｔ０（１＋Ｒｉ／Ｒｓ）／Ａ
【００４８】
図１６を参照して、以上のことをまとめると、方法は、各センサが行導体と列導体の間に接続されるように、各々がアレイの対応する行のセンサに接続されている行導体の組と、各々がアレイの対応する列のセンサに接続されている列導体の組とを有するセンサのアレイを読み取るためのものである。この方法は、ステップ３００で、行のセンサを作動させるように対応する行導体に作動パルスを加えることと、ステップ３１０で、作動パルスのエッジからの所定の時間間隔の終了時に行導体に読取りパルスを加えることと、ステップ３２０で、読取りパルス中に行のセンサごとにそのセンサの可変特性に依存した値を検出することとを含んだ読取りサイクルを、アレイのセンサの行ごとに行うことを含む。上で述べた本発明の好ましい実施形態では、センサは熱抵抗センサであり、作動パルスはセンサを加熱する加熱パルスであり、さらに、可変特性は抵抗である。しかし、理解されるであろうが、本発明は、例えば容量センサのような他の型のセンサに同様に適用することができる。少なくとも１行の読取りサイクルは、別の行の読取りサイクルの所定時間間隔の間に開始される。本発明の実施例は、データ記憶システムに関連して上で説明した。しかし、本発明には多くの他の用途があることは理解されるであろう。例えば、本発明はトポグラフィ資格化に同様に適用することができる。理解されるであろうが、本発明は、半導体デバイス製造施設において、集積回路を試験するための半導体トポグラフィ資格化に特に適している。本発明の実施例は、センサの３２×３２のアレイに関連して上で説明した。しかし、理解されるであろうが、本発明は、異なるサイズおよびアスペクト比のセンサ・アレイに同様に適用することができる。
【図面の簡単な説明】
【図１】
本発明を具現するデータ記憶システム用のセンサを示す平面図である。
【図２】
矢印Ａ−Ａ’の方向で見たときのセンサを示す断面図である。
【図３】
読取りサイクル中にセンサに供給される電力を（ａ）に示すグラフである。
【図４】
読取りサイクル中のセンサの温度を（ｂ）に示すグラフである。
【図５】
読取りサイクル中のセンサの抵抗を（ｃ）に示すグラフである。
【図６】
インタリーブ・モード動作において、１つのセンサの読取りサイクル中にデータ記憶システムのセンサに供給される電力を示すグラフである。
【図７】
ブロック読取りモード動作において、１つのセンサの読取りサイクル中にデータ記憶システムのセンサに供給される電力を示すグラフである。
【図８】
本発明を具現するデータ記憶システムの簡単化された回路図を示す図である。
【図９】
読取りサイクル中にデータ記憶システムのセンサで検出された読出し信号を示すグラフである。
【図１０】
データ記憶システム用検出器の一部を示す回路図である。
【図１１】
データ記憶システム用検出器を示すブロック図である。
【図１２】
データ記憶システム用の別の検出器を示すブロック図である。
【図１３】
データ記憶システム用のさらに別の検出器を示すブロック図である。
【図１４】
データ記憶システム用のさらに他の検出器を示すブロック図である。
【図１５】
図１４に示した読出し回路の簡単化された回路図を示す図である。
【図１６】
本発明に従ったセンサの行を読み取る方法を示す流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際公開パンフレット】
2004514126.tif 000019
2004514126.tif 000020
2004514126.tif 000021
2004514126.tif 000022
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【国際調査報告】
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