(57)【要約】【課題】埋込み酸化物層（２４）が結果として形成されるＳＯＩ技術を用いる、電子デバイス（２０Ａ）を製造する方法および構造を提供すること。【解決手段】前記方法は、第１の単結晶半導体層（２３）内に、電子デバイスの第１の構成要素（２１、２２）の少なくとも１つを形成すること、および埋込み酸化物層（２４）により第１の単結晶半導体層（２３）から分離された第２の単結晶半導体層（２５）に、電子デバイスの第２の構成要素（２６、２７）の少なくとも１つを形成することを含み、埋込み酸化物層（２４）は、電子デバイス（２０Ａ）に不可欠な機能を果たすように局所的に修正されている。この技術を用いて回路全体を設計することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＳＯＩ技術を用いる電子デバイスの製造方法であって、前記ＳＯＩ技術により埋込み酸化物層が結果として形成され、
第１の単結晶半導体層内に、前記電子デバイスの第１の構成要素の少なくとも１つを作製する工程と、
前記埋込み酸化物層により前記第１の単結晶半導体層から分離された第２の単結晶半導体層内に、前記電子デバイスの第２の構成要素の少なくとも１つを作製する工程と
を含み、前記埋込み酸化物層が、前記電子デバイスに不可欠な機能を果たすように局所的に修正されている前記方法。
【請求項２】
前記構成要素の１つが埋込みゲートを備え、前記酸化物層が前記埋込みゲート上で局所的に薄くされる、請求項１に記載の方法。
【請求項３】
前記構成要素の１つが、上に重なるゲートのボディ・コンタクトであり、前記酸化物層が前記構成要素上には形成されない、請求項１に記載の方法。
【請求項４】
前記構成要素の１つが、前記埋込み酸化物層の下の基板内に埋め込まれた構成要素を含み、前記製造方法が、
前記基板内にトレンチを形成する工程と、
側壁表面の少なくとも１つおよび底部表面上に絶縁体を形成する工程と、
前記導体および前記基板の上部表面が本質的に平面となるように前記トレンチ内部に導体を形成する工程と
をさらに含む、請求項１に記載の方法。
【請求項５】
前記少なくとも１つの第１の構成要素が第１のウェハ上に最初に作製され、また前記少なくとも１つの第２の構成要素が最初に第２のウェハ上に作製され、かつ前記ＳＯＩの作製が、前記第１のウェハと前記第２のウェハを貼り合わせて前記埋込み酸化物層を形成することを含む、請求項１に記載の方法。
【請求項６】
前記埋込み酸化物が酸素を注入することにより形成される、請求項１に記載の方法。
【請求項７】
請求項１による電子回路の製造方法であって、前記電子回路が請求項１の方法に従って形成された複数の電子デバイスを含み、前記電子デバイスの各々が少なくとも１つの前記第１の構成要素、少なくとも１つの前記第２の構成要素を有し、前記埋込み酸化物が前記電子デバイスの各々に不可欠な機能を果たすように局所的に修正されている前記方法。
【請求項８】
第１の前記電子デバイスの前記第１の構成要素の少なくとも１つが、また第２の前記電子デバイスの構成要素であり、その結果、前記第１の電子デバイスおよび前記第２の電子デバイスが、相互接続導体を必要とすることなく電気的に相互接続される、請求項７に記載の方法。
【請求項９】
少なくとも１つの前記第１の構成要素を少なくとも１つの前記第２の構成要素に、前記埋込み酸化物層を貫通するビアで相互接続することをさらに含む、請求項８に記載の方法。
【請求項１０】
ＤＲＡＭセルを作製する、請求項１に記載の方法であって、前記第１の構成要素が前記埋込み酸化物層の下の埋込みキャパシタと前記埋込み酸化物層の下のゲートを備え、前記第２の構成要素が前記埋込み酸化物層の上部にＦＥＴソース領域およびＦＥＴドレイン領域を備え、前記ゲートが前記ソース領域と前記ドレイン領域の間のＦＥＴチャネルとして動作するように適合しており、
前記キャパシタを前記ソース領域またはドレイン領域の１つに、前記埋込み酸化物層を貫通するビアで相互接続することをさらに含み、前記ビアが導電性材料からなる前記方法。
【請求項１１】
請求項１０による、ＤＲＡＭセルのアレイの製造方法であって、
請求項１５に記載の方法に従ってＤＲＡＭセルのアレイを作製すること
をさらに含み、前記ゲートが前記アレイの第１の組のＤＲＡＭセルのために前記埋込み酸化物層の下に形成され、かつ前記ゲートが第２の組のＤＲＡＭセルのために前記埋込み酸化物層の上部に形成される前記方法。
【請求項１２】
前記埋込みキャパシタが埋込み導電性材料を含み、前記導電性材料は絶縁層により取り囲まれて前記基板から分離されており、前記方法が、
前記埋込み酸化物層の下に存在するように前記基板のトレンチ内に絶縁層を形成する工程と、
前記絶縁層により形成された領域に導電性材料を充填する工程と
をさらに含む、請求項１１に記載の方法。
【請求項１３】
ＤＲＡＭセルを作製する、請求項１に記載の方法であって、前記第１の構成要素が前記埋込み酸化物層の下に埋込み電極を備え、前記埋込み電極がキャパシタ下側荷電プレートとしての役割を果たし、前記第２の構成要素が、キャパシタ上側荷電プレートとしての役割を果たす前記埋込み酸化物層の上側に形成された領域を備え、前記埋込み酸化物層の上側に位置するトランジスタの拡散領域から前記キャパシタ上側荷電プレートへの間に、拡散リンクを形成することをさらに含む前記方法。
【請求項１４】
前記上側および前記下側キャパシタ荷電プレートの間に形成されたキャパシタ絶縁体が、前記埋込み酸化物層の少なくとも一部分を含む、請求項１３に記載の方法。
【請求項１５】
前記キャパシタ絶縁体が前記埋込み酸化物層と異なる絶縁材料を含む、請求項１５に記載の方法。
【請求項１６】
前記ＢＯＸ層の上に重ねて、デバイス層の上に絶縁材料とキャパシタ電極の領域を形成することをさらに含み、前記領域の一部分が前記埋込みキャパシタの上に位置し、デバイス層の導電性リンクが、前記埋込みおよび上に重なるキャパシタのそれぞれの荷電プレート領域を電気的に接続することにより、前記ＤＲＡＭセルのキャパシタの値を増加させる、請求項１５に記載の方法。
【請求項１７】
複数の電子デバイスを有する、請求項１による電子回路を製造する方法であって、
前記複数の電子デバイスの少なくとも２つに相互接続する導電性材料の相互接続体を形成することをさらに含み、前記相互接続体が少なくとも部分的に前記埋込み酸化物により取り囲まれている前記方法。
【請求項１８】
請求項１による、ダイナミック２相シフト・レジスタの製造方法であって、前記第１の構成要素が、前記埋込み酸化物層によって少なくとも部分的に取り囲まれている第１のクロック信号導体を備え、前記第２の構成要素が、前記埋込み酸化物層の上に形成された第２のクロック信号導体を備え、前記埋込み酸化物層上の前記第２の単結晶半導体内に、複数のＦＥＴトランジスタを形成することをさらに含む前記方法。
【請求項１９】
請求項１による、ＣＭＯＳ回路の製造方法であって、前記第１の構成要素が前記埋込み酸化物層の上のデバイス層内に形成された複数のＦＥＴトランジスタを備え、前記ＦＥＴトランジスタの少なくとも２つが共通の拡散領域を共有することにより、別個の相互接続導電性材料を用いることなく、前記の少なくとも２つのＦＥＴトランジスタが電気的に相互接続され、また前記第２の構成要素が、前記デバイス層の下に形成され前記ＦＥＴの少なくとも２つに相互接続する相互接続導体を含む前記方法。
【請求項２０】
前記デバイス層の下の前記相互接続導体が前記埋込み酸化物層によって少なくとも部分的に取り囲まれている、請求項１９に記載の方法。
【請求項２１】
前記ＣＭＯＳ回路が、
少なくとも１つのＮＯＲ回路、および
少なくとも１つのＮＡＮＤ回路
の少なくとも１つを含む、請求項１９に記載の方法。
【請求項２２】
請求項１による、ＦＥＴの製造方法であって、前記第１の構成要素が前記第１の単結晶半導体層内に形成された第１のゲートを備え、前記第２の構成要素が、前記第２の単結晶半導体層内に形成された第２のゲートを備え、
前記第１のゲートが前記第２の単結晶半導体層の前記ＦＥＴの電気伝導を制御し、また前記第２のゲートが前記第１の単結晶半導体層の前記ＦＥＴの電気伝導を制御する前記方法。
【請求項２３】
請求項１ないし２２のいずれかに記載の方法により製造される電子デバイス。
【請求項２４】
請求項１ないし２２のいずれかに記載の方法により製造される集積回路。
【請求項２５】
請求項１ないし２２のいずれかに記載の方法により製造される集積回路を含むモジュール。
【請求項２３】
請求項２２の方法により製造されるＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン−オン−インシュレータ（Silicon-on-Insulator；ＳＯＩ）技術を用いる半導体デバイスの製造を含む。より詳細には、本発明は、電子デバイスおよび回路に不可欠な構成要素としてＳＯＩ埋込み酸化物（Buried Oxide；ＢＯＸ）層を使用することを対象とする。
【背景技術】
【０００２】
シリコン−オン−インシュレータ（ＳＯＩ）技術は、通常製造コストは高くなるが、ラッチアップおよび速度などの特性を改善する電子部品製造技術として出現した。用語ＳＯＩは通常、デバイスが絶縁膜もしくは基板上に形成された単結晶Ｓｉ層に作製される構造を記述する。
【０００３】
図１２のＡおよび図１２のＢは、一般的な従来のＳＯＩ構造を示しており、絶縁体１１１の上に形成された薄いシリコン・デバイス層１１０が基板１１２上に支持されている。現在の技術では、基板は、最も一般的にはシリコンであり、絶縁体は最も一般的には二酸化シリコンである。デバイス１１３は、デバイス層１１０に形成されており、表面導体１１４により相互接続されている。通常のＳＯＩ構造は主に、２つの技術の一方で形成される。
【０００４】
第１のプロセスは、ＳＩＭＯＸ（Separation by IMplantedOXygen、注入酸素による分離）として知られ、酸素をＳｉ基板の決められた深さに打ち込み、それを加熱してＳｉＯ２の連続層を形成することからなる。ＳＩＭＯＸ法は、１つのウェハだけを必要とする。別の方法は、後でより詳細に示されるが、一般に「貼り合わせＳＯＩ」と呼ばれ、２枚のウェハで出発し、好ましくは少なくとも一方が酸化物表面をもつ。第１のウェハは、第２のウェハと接合されるキャリア・ウェハであり、第２のウェハは、「薄く」され、絶縁体層により分離されるキャリア・ウェハ上に貼り合わせられたシリコン層を残す。
【０００５】
２つの技術について、歩留りの向上と低コスト化のために、また均一性と欠陥に対する望ましいデバイス層の品質を達成するために、長年にわたり多くの変形と改善が試みられた。図１２のＢから明らかである、従来のＳＯＩの重要な特徴は、絶縁体層１１１が、その能動デバイス（素子）１１３を有するシリコン・デバイス層１１０を、シリコン基板１１２から分離するために主として用いられていることである。このように、従来の知識では、デバイスは絶縁体層１１１の片側上のみのデバイス層１１０上に形成される。
【０００６】
この手法の問題は、デバイスおよび相互接続は通常の基板と同様に形成されるが、ＳＯＩ技術が基板浮遊効果（floating body effect）のような新たな問題を招くことである。さらに、従来のＳＯＩ構造は、通常の基板では問題にならない基板浮遊効果のために、チャネル部分にさらなる接続が必要とされるため、対応する非ＳＯＩ構造で必要とされるものよりかなり広いチップの「面積（土地）」が必要となる。また、基板への接地相互接続（アース配線）をするために、プロセス工程が追加される。より重要な事として、従来の手法では、絶縁体層が、予め決められたグループのデバイスを基板から単に分離する以上の機能を備えうることを認知できない。
【特許文献１】
米国特許第４，１３９，４４２号
【特許文献２】
米国特許第５，８８２，９８７号
【特許文献３】
米国特許第４，６０１，７７９号
【特許文献４】
米国特許第４，７３５，６７９号
【特許文献５】
米国特許第５，６４６，９５８号
【特許文献６】
米国特許第６，０４３，１６６号
【特許文献７】
米国特許第４，３４１，００９号
【特許文献８】
米国特許第５，７７０，４８４号
【特許文献９】
米国特許第４，１６３，２４３号
【特許文献１０】
米国特許第４，２５９，７２９号
【非特許文献１】
タン・フー・レイ他（Tan Fu Lei et al.）、IEEETransactions on Electron Devices、４５巻（vol.45）、４号（No.4）、４月（April）、１９９８年、９１２−９１７頁、「研磨されたポリシリコン膜上の熱成長および堆積ポリシリコン酸化物の特性評価（Characterizationof Polysilicon Oxides Thermally Grown and Deposited on the Polished PolysiliconFilms）」
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の１つの目的はＳＯＩ絶縁体（ＢＯＸ）がデバイス・レベルでの構成構成要素として用いられる方法を教示することである。
【０００８】
本発明の別の目的は、ＢＯＸが回路レベルでの構成要素として機能する方法を教示することである。
【０００９】
本発明の別の目的は、ＢＯＸがデバイス層間の単なる分離以外の機能で用いられる方法を教示することである。
【００１０】
本発明の別の目的は、ＢＯＸが１つのデバイス内でさえ分離以外の機能で用いられる方法を教示することである。
【００１１】
本発明の別の目的は、ＳＯＩチップ上の電子デバイス密度を上げることである。
【００１２】
本発明の別の目的は、ＳＯＩチップ上のデバイス間の導体相互接続の数を減らすことである。
【００１３】
本発明の別の目的は、ＳＯＩチップの寄生（容量）を減らし速度を上げることである。
【００１４】
本発明の別の目的は、ＳＯＩ構造を形成する前に、基板に構造体を形成する方法を教示することである。
【００１５】
本発明の別の目的は、ＳＯＩ上に改良されたＦＥＴデバイスを形成する方法を教示することである。
【００１６】
本発明のさらなる目的は、前記方法の利点を取り入れた応用を具体的に示すことである。
【００１７】
本発明のさらに別の目的は、確立されたシリコン製造プロセスと装置を用いて前記目的と技術を具体的に示すことである。
【課題を解決するための手段】
【００１８】
本発明者らはＳＯＩ絶縁体層、あるいはＢＯＸ（埋込み酸化物）は、特定のデバイスの不可欠な部分であることが可能であり、この革新的な手法を中心としてさらに回路さえ有利に構築できることを確認した。すなわち、ＢＯＸを、デバイスの層を分離する単なる受動的隔離構造以上のものであると考えることができる。それは回路全体の不可欠な構成要素とさえなりうる。具体的に示されるように、この革新的手法を採用することにより、デバイス密度および速度が上がり、デバイス間の導体相互接続がより少なくなるＳＯＩ技術に対してまったく新しい可能性が開ける。
【００１９】
前記目的を達成するために、本発明の第１の態様によれば、埋込み酸化物層（２４）が結果として形成されるＳＯＩ技術を用いて電子デバイスを製造する方法および構造が開示される。この方法は、第１の単結晶半導体層（２３）内に電子デバイスの第１の構成要素（２１、２２）の少なくとも１つを形成すること、および埋込み酸化物層（２４）により第１の単結晶半導体層（２３）から分離された第２の単結晶半導体層（２５）内に電子デバイスの第２の構成要素（２６、２７）の少なくとも１つを形成することを含み、埋込み酸化物層（２４）は、電子デバイス（２０Ａ）に不可欠な機能を果たすように局所的に修正されている。
【００２０】
本発明の第２の態様によれば、ＳＯＩ技術を用いて電子回路を製造する方法が開示され、前記ＳＯＩ技術は少なくとも１つの埋込み酸化物層を結果として形成し、電子回路は相互接続された複数の電子デバイスを含み、それぞれの電子デバイスはそれぞれの複数の構成要素を含む。この方法は、埋込み酸化物層の第１の側にあるように、予め決められた第１の組の、それぞれの複数の構成要素を形成すること、および埋込み酸化物層の第２の側にあるように、予め決められた第２の組の、それぞれの複数の構成要素を形成することを含み、第２の側は第１の側の反対側であり、埋込み酸化物層は少なくとも１つの電子デバイスが機能するのに不可欠な機能を果たす。
【００２１】
本発明の第３の態様によれば、埋込み酸化物層が形成されるＳＯＩ製造方法が開示され、その方法は、埋込み酸化物層の第１の側にあるように第１の組のデバイス構成要素を形成すること、および第１の側の反対側にあるように第２の組のデバイス構成要素を形成することを含み、埋込み酸化物層は、第１の組の構成要素からの構成要素および第２の組の構成要素からの構成要素からなる少なくとも１つのデバイスが機能するのに不可欠な機能を果たす。
【００２２】
本発明の第４の態様によれば、基板上にＳＯＩ技術を用いてＤＲＡＭセルを製造する方法および構造が開示され、ＳＯＩ技術により少なくとも１つの埋込み酸化物層が結果として形成される。この方法は、埋込み酸化物層の下に埋込みキャパシタを形成すること、続いてＦＥＴのソースおよびドレイン領域を埋込み酸化物層の上部に形成すること、そして埋込み酸化物層を貫通するビアでキャパシタをソース領域またはドレイン領域の一方に相互接続することを含み、ここでビアは導電性材料である。
【００２３】
本発明の第５の態様によれば、ＳＯＩ技術を用いてＤＲＡＭセルを製造する方法および構造が開示され、ＳＯＩ技術により少なくとも１つの埋込み酸化物（ＢＯＸ）層が結果として形成され、ＤＲＡＭセルのキャパシタは、キャパシタ下側荷電プレートとしての役目を果たす埋込み電極を基板に形成すること、およびＢＯＸの上側に位置するトランジスタの拡散領域と埋込み電極にバイアス電圧を印加するときに、ＢＯＸの上側に形成されるキャパシタの上側荷電プレートを含む領域との間に拡散リンク（link）を形成することを含むプロセスにより形成される。
【００２４】
本発明の第６の態様によれば、ＳＯＩ技術を用いて、複数の電子デバイスを有する電子回路を製造する方法および構造が開示され、ＳＯＩ技術により少なくとも１つの埋込み酸化層が結果として形成される。この方法は、前記複数の電子デバイスの少なくとも２つに相互接続する導電性材料の相互接続体を形成することを含み、相互接続体は、少なくとも部分的に前記埋込み酸化物によって取り囲まれている。
【００２５】
本発明の第７の態様によれば、ダイナミック２相シフト・レジスタ（dynamictwo-phase shift register）を製造する方法および構造が開示される。この方法は、ＳＯＩ技術を用いて埋込み酸化物層を形成すること、埋込み酸化物層上のデバイス層内に存在するように複数のＦＥＴトランジスタを形成すること、デバイス層の上部に第１のクロック信号導体を形成すること、およびデバイス層の下部に第２のクロック信号導体を形成することを含み、第２のクロック信号導体は少なくとも部分的に埋込み層によって取り囲まれている。
【００２６】
本発明の第８の態様によれば、ＣＭＯＳ回路を製造する方法および構造が開示される。この方法は、ＳＯＩ技術を用いて埋込み酸化物層を形成すること、および埋込み酸化物層上のデバイス層内に存在するように複数のＦＥＴトランジスタを形成することを含み、少なくとも２つのＦＥＴトランジスタが共通の拡散領域を共有し、それによって個別の相互接続導電材料を用いることなくこの２つのＦＥＴトランジスタが電気的に相互接続される。
【００２７】
本発明の第９の態様によれば、ＳＯＩ技術を用いてＦＥＴを製造する方法および構造が開示され、ＳＯＩ技術により少なくとも１つの埋込み酸化層が結果として形成される。この方法は、埋込み酸化層の下部に第１のゲートを形成すること、および埋込み酸化層の上部に第２のゲートを形成することを含む。
【００２８】
本発明の第１０の態様によれば、少なくとも１つのＳＯＩ埋込み酸化物層を含む電子デバイスの構造が開示され、少なくとも１つの埋込み酸化物層はデバイスに不可欠な機能を果たす。
【００２９】
本発明の第１１の態様によれば、少なくとも１つのＳＯＩ埋込み酸化物層を備える電子デバイスの構造が開示され、少なくとも１つのＳＯＩ埋込み酸化物層はデバイスに不可欠な構造的構成要素となる。
【００３０】
本発明の第１２の態様によれば、複数の相互接続されたデバイスを備える電子回路の構造が開示され、この回路は、少なくとも１つのＳＯＩ埋込み酸化物層を有するウェハ上に実装され、この少なくとも１つのＳＯＩ埋込み酸化物層は少なくとも１つのデバイスに不可欠な機能構成要素である。
【００３１】
本発明の第１３の態様によれば、複数の相互接続されたデバイスを備える電子回路の構造が開示され、この回路は、少なくとも１つのＳＯＩ埋込み酸化物層を有するウェハ上に実装され、この少なくとも１つのＳＯＩ埋込み酸化物層は少なくとも１つのデバイスに不可欠な構造的構成要素を含む。
【００３２】
本発明の第１４の態様によれば、複数の相互接続されたデバイスを備える電子回路の構造が開示され、この回路は、少なくとも１つのＳＯＩ埋込み酸化物層を有するウェハ上に実装され、２つの隣接するデバイスが少なくとも１つのデバイス構成要素を共有し、それによって、その２つのデバイスが相互接続導体なしに電気的に相互接続され、かつＳＯＩ埋込み酸化物層は、２つの相互接続されたデバイスの、共有された構成要素以外の構成要素を分離する役目を果たす。
【００３３】
本発明の第１５の態様によれば、埋込み酸化物層が形成されるＳＯＩ製造方法が開示される。この方法は、埋込み酸化物層の第１の側にあるように第１の組のデバイス構成要素を形成すること、および反対側にあるように第２の組のデバイス構成要素を形成することを含み、この埋込み酸化物層は少なくとも１つの埋込みデバイスが能動的に機能するために用いられる。
【発明を実施するための最良の形態】
【００３４】
前記および他の目的、態様および利点は、図を参照し、本発明の好ましい実施形態の以下の詳細な説明により、よりよく理解されるであろう。
【００３５】
図は、本発明の方法および構造を例示することに重きを置いて描かれており、実寸法で描かれていないことに留意されたい。
【００３６】
従来のＳＯＩデバイスを例示する図１２のＡ〜図１２のＢに戻ると、酸化物層１１１がデバイス層１１０を基板１１２から分離している。ＦＥＴデバイス１１３はデバイス層１１０に作り込まれている。１つの従来技術によれば、ＦＥＴトランジスタは以下の工程で形成される：ゲート酸化物が層１１０の表面酸化により形成される、ゲート電極がポリシリコンの堆積およびパターニングにより形成される、そしてソースおよびドレイン領域がドーパントの注入により形成される。次に、一般的な相互接続プロセスにより、これらのソース／ドレイン領域、ゲート電極に表面配線１１４をすることができる。
【００３７】
ここで本発明について考えると、図１のＡ〜図１のＣはそれぞれ、埋込みゲート１３、埋込み配線１４、埋込みキャパシタ１５を示し、これらはＢＯＸ１２をデバイスの、またさらに全回路の不可欠な部分として用いる本発明により得られる例示的構造である。ＳＩＭＯＸ法あるいは貼り合わせ法のいずれかを用いることができる。基板１０がデバイス構成要素を収容し、次にこれらはＢＯＸ１２上のデバイス層１１内の構成要素１６で補完される。本発明では別の方法の相互接続も許容されるが、図１２のＡ〜図１２のＢの従来のＳＯＩ構造と同様に、必要に応じて相互接続に表面導体１７をさらに用いることができる。これらの構造形成の詳細および本発明の利点は、以下のセクションを理解した後であれば、当業者には明らかとなるであろう。
【００３８】
図２は、２つのＦＥＴ２０Ａ、２０Ｂが、デバイス・レベルの不可欠な部分としてのＢＯＸ２４を用いて形成された例示的ＳＯＩ構造２０を示す。埋込み構成要素２１、２２は、下部領域２３に形成されている。ここの議論では、構成要素２１はボディ・コンタクト（body contact）であり、構成要素２２は埋込みゲートである。ＢＯＸ２４は下部領域２３を、さらにソースおよびドレイン領域２６、２７を含む上部領域２５から分離している。
【００３９】
図３のＡから図４のＤは、貼り合わせＳＯＩ法を用いて、図２に示される構造２０が得られる例示的な形成方法を示す。ＳＩＭＯＸを用いる例示的な形成方法は図５のＡ〜図５のＥに示されている。図２の埋込み構成要素２１、２２は、構成要素を形成するために用いられるプロセス／材料に応じて、ゲート、キャパシタ、または配線など様々でありうることを、図１のＡ〜図１のＣに示される埋込み構成要素１３、１４、１５が示している。したがって、本発明により教示される基本的な考え方を用いて、非常に多様なデバイスを構築することができることが明らかである。
【００４０】
貼り合わせ法に関して、図３のＡは、下部領域２３の構築方法を示し、ここで、２５０〜２５００Åの厚さを有する二酸化シリコンの層２００がシリコン・キャリア基板２０１上に形成される。この層２００とその厚みは、それがトレンチ２０２のエッチングで選択マスクとして用いられるので重要ではない。絶縁体のエッチングと後のポリシリコン研磨プロセスにより酸化物層のいくらかは恐らく除去されるであろう。好適なプロセスにおいては、ＢＯＸ層は、残ったマスク層をすべて除去した後、トレンチの側壁絶縁体の形成と同じ工程で再形成される。必要であれば、５００〜２５００Åの範囲の厚さの窒化シリコンの層２０３（図示せず）が、二酸化シリコン層２００に付加して用いられる。窒化シリコンは、ＢＯＸ層の一部分として想定されてはいないが、エッチングと化学機械的研磨に対して優れた選択性を与えることができ、下に位置する酸化物または基板を保護する。窒化物が酸化物層の上に用いられた場合、基板２３の埋込み構造が完成した後、残っている窒化物層はすべて、それをデバイス・ウェハに貼り合わせる前に除去される。マスク層の最終の絶縁体積層構造（stack）は、すべての層が必須ではないが、好ましくは、酸化物／窒化物／酸化物の層を含む。絶縁体の厚さは、トレンチ２０２の深さに応じて選ばれ、その深さもまたそのトレンチ内に配置される特定の構成要素に依存し、通常、絶縁体積層構造の合計の厚さは５０００Åより小さい。埋込みゲート１３の形成（図１のＡを参照）では、トレンチの深さ２０４は通常、通常のゲート電極の厚さと同様、約２０００〜５０００Åである。埋込み配線層１４の形成（図１のＢ参照）では、トレンチの深さは通常、５０００オングストロームないし２ミクロンの範囲である。トレンチ・キャパシタ１５の形成（図１のＣ参照）では、２〜６ミクロン程度の深さが選ばれる。
【００４１】
シリコン基板の垂直トレンチのエッチング・プロセスはよく知られている。たとえば、例示的な埋込みゲート・プロセスでは、標準的なリソグラフィを用いてレジスト・マスク内にパターンを形成し、続いて、本発明の譲受人に譲渡され、参照により本明細書に組み込まれる米国特許第４，１３９，４４２号に記載されるような、Ｃｌ２／Ａｒプラズマを用いて異方性エッチングを行うことができる。他の市販のエッチング・プロセスもまたトレンチのエッチングには十分である。レジスト・マスクを除去した後、基板は図３のＢに示されるものと同じになる。
【００４２】
次に、図３のＣに示されるように、埋込みゲート構造をさらに進めるために、絶縁体層２０５、２０６が、トレンチ２０２の側面／底部に作り込まれる。この絶縁体層２０５、２０６は通常、酸化物または窒化物層、あるいはこれらの組合せであり、堆積、シリコン自体の（insitu）転化、あるいはプロセスの組合せにより形成される。熱酸化が選ばれた場合、通常の、炉内での水蒸気または乾燥酸素、酸化性雰囲気での急速加熱、あるいは何らかの同等の方法を用いることができる。適合性（表面に沿う性質）に優れた堆積酸化物を用いることもできる。埋込みゲートまたは埋込み配線では、側面および底部２０７が絶縁体で完全に包み込まれた導体（形成されるはずの）とすることが望ましい。ボディ・コンタクトのような他の用途では、トレンチの底部２０８の絶縁体は望ましくなく、底部の絶縁体領域を除去するために、ＣＦ４またはＳＦ６などのフッ素含有ガスを用いる異方性エッチングを異方性モードで用いて、新たに形成された絶縁体（酸化物）２０５を水平な底部表面２０８から選択的にエッチングして、トレンチの垂直な側壁に沿った絶縁体だけを残すことができる。
【００４３】
図３のＤは、次に、トレンチが過剰に充填され、平坦な状態に戻され、トレンチに埋め込まれた選択された導体２０９、２１０が得られることを示している。シリコンとの高い熱的適合性および後に続く高いプロセス温度での安定性のために、ポリシリコン、タングステンまたはモリブデンなどから導体２１０選択することができる。エピタキシャルＳｉ２０９のプロセスを用いることもできる。好ましいプロセスの１つには、ポリシリコン２１０は、ジクロロシランとドーパント前駆体、たとえばホスフォンを用いて、約６００〜７００℃で、ＬＰＣＶＤ反応器内での堆積により形成される。
【００４４】
埋込みゲートのゲート・パターンの幅は特定の設計グラウンド・ルールにより制限される。堆積されたとき、ポリシリコン導体２１０は通常、充填され、上部表面はほぼ平坦となる。次に、ポリシリコンは、好ましくは、ｐＨｉ１０を有するＫＯＨ水溶液内のコロイドシリカ、たとえばＣＡＢＯＴ  ＳＣ−Ｉを用いて、化学機械的研磨される。窒化シリコンまたは二酸化シリコンに対する優れた選択性があり、ポリシリコン研磨用として市販され、当分野で知られている他の研磨スラリを用いることもできる。
【００４５】
研磨終了時に、トレンチ内のポリシリコン２１０は、絶縁体２０６に対して少しくぼみ（凹部）をつけてもよいが、通常数ナノメートルの高度の平滑性を有する。特に、刊行物、タン・フー・レイ他（Tan Fu Lei et al.,）、IEEE Transactions on Electron Devices、４５巻（vol.45）、４号（No.4）、４月（April）、１９９８年、９１２−９１７頁の、「研磨されたポリシリコン膜上の熱成長および堆積ポリシリコン酸化物の特性評価（Characterizationof Polysilicon Oxides Thermally Grown and Deposited on the Polished PolysiliconFilms）」、に記載される研磨方法は、非常に平滑なポリシリコン表面を作製するのに極めて魅力的である。研磨止め（stop）層に窒化シリコン２０３が用いられた場合、当技術分野でよく知られているように、シリコンと二酸化シリコンに対して選択的なウェット・エッチングにより、すぐに上部水平表面から除去される。
【００４６】
図３のＤは、上部水平表面上の熱酸化物２００とポリシリコン２１０を有する、研磨後の基板の断面の外観をほぼ表している。次に、すべての表面は、５０：１の希釈アンモニアでメガソニック洗浄機で用いて、ＣＭＰ後洗浄にさらされる。さらにＲＣＡ洗浄プロセスを用いることもできるであろう。この時点で、ポリシリコンとシリコン基板の間の高さの差は通常、５００Åより小さい。
【００４７】
次に、図３のＥに示されるように、約５００〜１０００Åの酸化物層２１１が、ポリシリコンおよび熱酸化物層２００の残余物の上に形成される。層２１１が熱酸化で形成される場合、ドープされたポリシリコン上の酸化物の厚さは、周囲のＳｉ領域での成長酸化物よりいくらか厚いと予想される。熱酸化が用いられた場合、１０００Åの酸化物は約４００Åのポリシリコンを消耗させるであろうが、一方わずかに薄い酸化物層がシリコン上に形成される。酸化物の表面は、固いパッドとＣａｂｏｔ  ＳＣ−１などの適切な酸化物スラリを用いて、化学機械的研磨され、連続的で平滑な酸化物層を生成する。必要であれば、エッチングのような他の薄膜化プロセスを用いて、研磨を補完して、ポリシリコン・ゲート電極上の酸化物の厚さを望ましいものとすることができる。このプロセスは通常、ポリシリコン・ゲート上に、約１００〜２５０Åの二酸化シリコン２１１を残すように設定される。
【００４８】
代わって、約２００〜１０００Åの高品質のＣＶＤ二酸化シリコンが堆積され、ポリシリコン・ゲート領域上に望ましいより薄い酸化物層を残すように研磨して除かれる。トレンチ内にポリシリコンを形成する前記の方法のために、図３のＥに示される結果として得られる構造は、ポリシリコン・ゲート領域２１２上でより薄い酸化物を、シリコン基板領域上でより厚い酸化物２１３を有する。
【００４９】
可能な代替方法として、ＣＶＤタングステンが埋込みゲート電極として用いられる場合がある。ポリシリコンを堆積する代わりに、ＴｉＮまたはＴｉ／ＴｉＮあるいはＴｉＷのシード層が堆積され、次に、シラン、水素およびＷＦ６ガスを熱反応器内で用いるよく実施される技術を用いてＣＶＤによるＷ堆積が行われる。ポリシリコン平面構造と同様に、堆積後、ブランケット金属膜が現れ、Ｗおよびシード層を上部表面から除去するために、それを化学機械的またはプラズマ・エッチングで除去することができる。１つの好ましいプロセスでは、プラズマ・エッチングを用いることによりＷ層にくぼみ（凹部）をつけ、その後シリサイドまたはシリコンのキャップ層が形成される。タングステン・シリサイドまたはポリシリコンのキャップを形成する目的は、さらに電極上に薄い酸化物表面を形成することである。埋込みボディ・コンタクトが形成されている場合には、取り囲まれた導体の表面にさらに酸化物を形成する必要はない。取り囲まれた導体上に形成されたいかなる酸化物も選択的に除去される。構成要素を形成する様々な材料を用いて、図３のＥに示される構造を本質的に達成するために、他の様々な既知のプロセスを用いることができる。
【００５０】
貼り合わせ法を続けると、図４のＡでは上部領域２５の形成を示す。基板３０が仮キャリアとなるように準備される。最初に、下部領域２３と上部領域２５が接合された後（図２参照）、余分なウェハ材料の除去を容易にする、任意選択であるが好ましい一方法として、水素３１がシリコン基板３０に注入される。基板と異なるドーパントをもつシリコンあるいはシリコン−ゲルマニウムのエピタキシャル層３２をシリコン基板上に堆積させ得る。任意選択で、堆積エピタキシャル層なしに、デバイス基板の上部表面領域は、デバイス層となり得る。エピタキシャル堆積層を用いる「スマート・カット（Smart-Cut）・プロセス」は、ここで参照により組み込まれる米国特許第５，８８２，９８７号に、より詳細に記載されている。水素注入プロセスにより、適当なアニーリングで、水素化シリコン層３１が形成され、これが、上部領域２５が下部領域２３に貼り合わされた後、キャリア・ウェハ３０の不要な層を分離できるスマート・カット技術の基礎になる。スマート・カットはデバイス層３２を転写するための例示的なプロセスであるが、エッチングと研磨を組み合わせる代替方法、たとえば米国特許第４，６０１，７７９号および第４，７３５，６７９号に記載されるものもまた用いることができる。
【００５１】
デバイス層３２は、たとえばＳｉＧｅを用いて、エピタキシャル堆積されるが、具体的な材料は作製されるデバイスに依存する。エッチング止め層は、デバイス層の上部に任意選択で付け加えられ、これは、前記の米国特許第‘９８７号の教示により、単に、多量にドープされたシリコン層、あるいはシリコン−ゲルマニウム層でありうる。５０〜２００Åの厚さの薄い熱酸化物３３を任意選択で単結晶表面上に成長させる。目的のデバイスがボディ・コンタクトを含む場合、酸化物層３３のない、むき出しのシリコンが用いられる。
【００５２】
水素３１は、‘９８７に教示される条件下に、好ましくは堆積されたデバイス層より下の深さまで注入される。図４のＢと図４のＣに示されるように、次に、デバイス・ウェハ２５は、反転され、図３のＡ〜図３のＥで準備されたキャリア基板２３に張り合わされる。例示的な方法として、酸化物表面３３、２１１を親水性にする表面処理を用いて、酸化物表面は接合される。このように張り合わされたウェハは大抵の取扱いに耐えるように十分に結合している。ここで、ウェハは約３００〜６００℃に加熱されて、次に余分なウェハ領域３４が取り除かれ、図４のＤに示されるように、スマート・カット・プロセスは完了する。
【００５３】
スマート・カット・プロセスの一変形形態では、デバイス層の界面に対して水素を分離するために、ウェハが２５０〜４００℃の温度範囲に加熱され（ＳｉＧｅ堆積層の場合）、次にウォーター・ジェットを用いて、水素注入された表面に沿って基板３４が剥離される。
【００５４】
ここで、転写されたデバイス層表面３５は、研磨またはエッチングあるいは米国特許第‘９８７号に従って任意選択のエッチング止め層を用いることにより、平滑な表面に仕上げられる。このようにして、埋込みボディ・コンタクト２１および埋込みゲート電極２２を有するＳＯＩウェハ２０（図２も参照）が形成される。埋込みゲート電極上のゲート酸化物３６は、酸化物３３の厚さ、あるいは２つの表面酸化物３３、２１１の合計にほぼ等しく、個々の酸化物層の厚さの選択に応じて、１００〜５００Åの間となりうる。すでに記載されたように、むき出しのＳｉ表面もまた二酸化シリコンに実際に貼り合わせることができるので、都合がよければ、酸化物層３３の一方を形成しないでおくこともできる。前記のＩＥＥＥ刊行物に記載されているように、研磨ポリシリコン上に形成された多結晶酸化物（polyoxide）は、熱的に形成されても、堆積されても、非常に高品質であり、ほぼゲート酸化物への応用で要求されるものに等しい。
【００５５】
完成されたＳＯＩ構造を示す図２をここで再び参照すると、上部ゲート電極２１４、２１５が、ゲート酸化物層２１６の上部に形成されている。これを実現するために、通常、上部ゲート絶縁体の上部に堆積されたポリシリコン層が、上部ゲート電極２１４、２１５を形成するためにパターン化される。ここで、デバイス層２５は、上部ゲート２１４、２１５および下部ゲート構造２１、２２の両方に対してチャネルまたはボディ層となる。上部ゲート電極２１４、２１５は、より低い抵抗が要求される応用の場合、ポリサイド層でありうる。
【００５６】
図５のＡ〜図５のＥは、対応する埋込みコンタクトと埋込みゲート電極構造からなるＳＩＭＯＸ法を用いる別の形成方法を示す。埋込み構造２０９、２１０を形成するプロセス工程は、図３のＡ〜図３のＤで用いられたものと同じである。このようにして、図５のＡは、図３のＤに示される構造と同じであり、ドープされたポリシリコンまたは他の適当な耐熱性導体材料で充填された、トレンチ／側壁／導体２０９とトレンチ／側壁／底部／導体２１０の構造を有する構造から始まる。ここでは導体としてポリシリコンが任意に想定されるであろう。図５のＢは、表面絶縁体２００が除去され、５０〜２００オングストロームの厚さのゲート絶縁体４０１が、埋込みゲートとして用いられるように、電極２１０の上に形成されていることを示す。好ましいプロセスでは、このゲート絶縁体４０１はまた定位置にある酸化物絶縁体２００を有するポリシリコンを酸化することにより形成され、次に、絶縁体２００が研磨またはエッチング・プロセスで除去される。このポリシリコン酸化プロセスの好ましい１つの実施形態では、絶縁体２００は、さらにＳｉＮ層を有し、ポリシリコンだけを露出し、それによって制御された方法で酸化することができる。
【００５７】
その後、酸化物層２００は除去され、埋込みコンタクト２０９上のいかなる絶縁層４０２も、遮断（block-out）マスクにより、選択的に除去される（図５のＢ）。デバイス層４０３が、エピタキシャル条件下に堆積され、これにより、多結晶Ｓｉ４０４、４０５の小さな領域がポリシリコンと酸化物表面上に形成される以外は、全シリコン表面上に単結晶が形成される（図５のＣ）。米国特許第５，６４６，９５８号（参照によりその内容は本明細書に組み込まれる）に教示されるように、側面（lateral）成長のためのエピタキシャル条件を用いることができれば、領域４０４と４０５に単結晶を形成することができる。図５のＤにおいて、注入マスク４０６が埋込み領域の上に形成され、さらに酸素イオン４０７が、米国特許第６，０４３，１６６号（参照によりその内容は本明細書に組み込まれる）に教示されるような典型的なＳＩＭＯＸ条件を用いて、基板２０１に注入される。
【００５８】
注入のエネルギー特性により、注入イオン４０７の深さが制御される。埋込みゲート２１０またはボディ・コンタクト２０９では、注入深さはデバイス層の少し下であるように選択される。埋込み配線およびキャパシタでは、構造が絶縁体に完全に取り囲まれているので、この注入位置は、より重要性は低いが、好ましくは、形成されるＢＯＸ層の少なくとも一部分が配線およびキャパシタ構成要素の上部を被覆できるように、注入深さはデバイス層と基板の界面近くにあるように選択される。
【００５９】
米国特許第６，０４３，１６６号に教示されるようなアニール条件と適時性（タイミング）を用いて、注入酸素は、図５のＥに示されるように、埋込み酸化物層４０８に転換される。標準的なマスクと堆積法を用いて、ゲート酸化物４０９とゲート電極４１０を有するトランジスタが形成され、その結果、図２に示されるものと同様の構造となる。
【００６０】
ＳＩＭＯＸ法は埋込みゲート電極および埋込みボディ・コンタクト構成要素の形成を目的として、１組の好ましいプロセス工程を用いて説明されたが、前記プロセス工程を、上述のプロセスを少し変形することにより、埋込み配線層またはキャパシタ構成要素のような他の構成要素を形成するためにも同様に用い得ることは、当業者には明らかであろう。
【００６１】
図６のＡ〜図６のＤは、本発明のさらなる利点を実証するための３つの例示的なＳＯＩ構造、埋込みゲート電極５０Ａ（図６のＡ）、ボディ・コンタクト５０Ｃ（図６のＣ）、および埋込み配線５０Ｄ（６のＤ）の拡大図を示す。
【００６２】
図６のＡは、下部領域５３および上部領域５４が形成され、その結果、埋込みゲート電極５８Ａとなる場合に得られる構造５０Ａを示す。この構造５０Ａで特に興味深く、また従来技術と異なるのは、埋込み酸化物（ＢＯＸ）層５５Ａが、ここでは第２のゲート・デバイス５８Ａの不可欠な部分であるということである。具体的には、ＳＯＩ埋込み酸化物層５５Ａは、埋込みＦＥＴの第２のゲート絶縁体として、またデバイス層５４を基板５３から分離するものとして機能する。
【００６３】
やはり図６のＡの構造５０Ａで興味を引くのは、第２のゲート絶縁体を形成する埋込み酸化物層５５Ａが一般に、上側のゲート絶縁体構造をなす上部酸化物層５９と異なる厚さであるということである。この厚さの差は、デュアル・ゲート・デバイス特性を制御する有用な技術となりうる。
【００６４】
図６のＢは、デュアル・ゲート配置の平面図の例を示す。２つのゲート５６および５８Ａの実効形状５０１、５０２は、それぞれのゲートへのコンタクトを容易にし、あるいはチャネルの長さが異なるデバイスを達成して、デュアル・ゲートおよびシングル・ゲート・チャネル領域を並列に組み合わせて異なる利得を得られるように、異なる長さ、幅または形状を有することができる。上部および下部ゲート５６、５８Ａを、異なる角度（ベント・ゲート）などの僅かな変化を与えて配置し、たとえば、上部での配線溝の良好な配置、あるいは下部へのより容易なコンタクトを促進することができる。
【００６５】
図６のＡおよび図６のＢはまた、ゲート電圧が上部に印加された時、それが上部および下部の両方に作用して、デバイス性能を向上させるように、ビア５０３、５０４により、上部および下部のゲート５０１、５０２を接続する技術を示す。本発明のプロセスでは、参照により本明細書に組み込まれる米国特許第４，３４１，００９号に記載されるように、この接続を、上部ゲート電極に対して２層のポリシリコンを用いるという簡単な方法を用いて達成できる。この参照されたプロセスを用いると、ビア５０３および５０４の形成は簡単である。‘００９は、埋込みコンタクトを形成するためにディアル・ポリシリコンを用いる方法を記載する。最初に、ポリシリコンまたはポリサイドの薄い層が、ゲート酸化物上に堆積され、次に、この薄い電極、ゲート酸化物とボディ・チャネル層、および埋込みゲート酸化物を貫いて埋込みゲート電極に達するコンタクト・ホールがエッチングで形成される。ここで、第２のゲート電極層が、第１および第２の電極を接触させるように、堆積されパターン化される。このプロセスの間に、付加的なコンタクトをキャリア基板に作ることができるので、ボディ・コンタクトのような他の接続を作製することも可能である。ここでこの技術はゲート電極が２つの工程で形成される場合に用いられる。工程１では、上部デバイス形成において、第１のポリシリコン層がゲート酸化物上に堆積されるブランケットであり、次に、ビアがエッチングされる。ここで、上部ゲート電極に対する厚みを付加すると同時に、ボディ層または下部電極へ接触する第２のポリシリコン層が、第１のポリシリコン層上に堆積される。この積層構造（スタック）は、ここで、上部ゲート電極およびビア接続を含むようにパターン化される。より通常のプロセス工程を用いることができ、それによって、上部電極が形成され、ビア４０３または４０４が別の工程でエッチングされ、局部相互接続またはコンタクト・スタッド・メタライゼーションが上部および下部電極を接続するために用いられる。
【００６６】
ＳＯＩデバイスでは、しきい値電圧を安定化させるために、ボディ・シリコン領域を共通アース（ground）または基板電位に接続する必要性が高い。図６のＣは、デバイス層５４、ＢＯＸ層５５Ｃ、および基板５３を有する、該構造５０Ｃの１つを示す。領域５８Ｃは、ポリシリコン電極であり、ゲート５６のボディ領域でデバイス層５４に直接接触する。このようなポリシリコン電極の形成は、図２〜図５に関連してすでに説明した。この好ましい実施形態により、付加的なスペースを必要とせず、さらなるフォト・プロセス、層堆積などをまったく必要とせずに、要求されるボディ・コンタクトが提供される。したがって、この実施形態は、ＳＯＩ埋込みコンタクトを形成するための魅力的なプロセスを説明している。
【００６７】
図６のＤは、埋込み配線５２を示し、トランジスタのコンタクトから隣接トランジスタへのまたは抵抗もしくはキャパシタへの間の局所的相互接続を形成するために用いることができる。図を簡単にするために、埋込み配線からデバイス層上の上部表面までビアを延長している１つのビア・コンタクトが示されている。通常の応用では、同じ埋込み配線に、上部表面のデバイスへの接続に用いることができる複数のビアが備えられる。埋込み配線層５２はデバイスと異なる平面にあるので、上部表面の他のデバイスまたは他の接続との重なりに関係なく、容易に配線を行うことができる。
【００６８】
本発明の重要な特徴の１つは、デバイス間で共用性を保持しながら独立したデバイスを形成するためにＳＯＩ埋込み層を用いることができることである。この特徴により、相互接続導体を備える必要なしに、デバイスが相互接続されて、それによってデバイス密度を上げることができる。共通ボディ層６４を共有する、独立したＦＥＴ６１、６２を形成する場合について、図７のＡおよび図７のＢにこの特徴（構造）が例示されている。さらなる具体例が後で説明され、さらに多くのものが当業者には明らかであろうが、図７のＡ、図７のＢの例は、すぐ後でより詳細に記載されるように、デバイス・レベルでだけでなく回路レベルでも、ＢＯＸを重要な構成要素として考慮することにより、全回路をより効率的に作製することができるという重要な考え方を例示するであろう。
【００６９】
図７のＡには、ＳＯＩ埋込み層６３により分離され、共通ボディ層６４を共有する２つのデバイス６１および６２の一般的な場合が示されている。この構造体により、各層のＦＥＴ設計が別々の配置上の制限により最適化されて、さらに多くのＦＥＴの形成が可能になる。すでに記載したように、これらのデバイスを相互接続して回路を形成するために、埋込み電極およびボディ・コンタクトを有利に用いることができる。埋込みゲート６２が、上部ゲートと側面方向で分離される場合、マスク層としてダミー・ゲートを埋込みゲート上にパターン化し、さらに選択された領域にイオン注入することにより、埋込みゲートのためのソース／ドレインの領域を形成し、埋込みＦＥＴデバイスを完成することができる。
【００７０】
多くの応用に対して、図７のＢに示されるように、隣接するデバイスのソース／ドレインを有利に共有して特定の回路相互接続を与えることができる。この構成は、付加的な相互接続体を用いる必要なしに、ＦＥＴ６５、６６の間のノード６８で直列接続になるので、この技術はデバイス配置の密度を増加させる。並列接続が同様に可能であることは明らかである。
【００７１】
図７のＣは、上部電極６１、６６および下部電極６２、６５の配置における、本発明から生み出される自由度を示している。たとえば、一方または両方のゲートは、他の要求に合わせるために、あるいは配線の容易さのような他の利点を与えるために、折れ曲がっていてもよい。
【００７２】
図８のＡは、１つのＦＥＴ７５と１つのキャパシタ７０を用いる通常のＤＲＡＭセルの概略を示す。キャパシタの一方の電極は、ＦＥＴ７５のドレイン領域に接続され、他方の電極はアースされている。図８のＢは、これらＤＲＡＭセル２つを統合し、本発明の利点を活かすＳＯＩデバイスを示しており、第１のものはトップ・ゲート型ＦＥＴ７５Ａ、第２のものは埋込みゲート型ＦＥＴ７５Ｂである。埋込みキャパシタ７０Ａ、７０Ｂは基板７８内に形成され、７５Ａのための上部ゲートおよび７５Ｂのための埋込みゲートは、ビア７４Ａ、７４Ｂを用いてキャパシタに接続される。図８のＢの構造は、中間ＢＯＸ層７９を介して基板７８とデバイス層７７とを結合することにより形成される。これらの構造を形成するのに用いることができる様々な可能なプロセスは、図２〜図５を補助的に用いてすでに説明した。
【００７３】
たとえば、基板内のキャパシタ７０Ａ、７０Ｂの形成は、図３のＡ〜図３のＤを補助的に用いて具体的に記載された。トレンチ寸法が正しく選択された埋込み導体７３Ａ、７３Ｂ、およびキャパシタ・ノード絶縁体７１Ａ、７１Ｂ（トレンチ壁面上に形成された、酸化物または酸化物／窒化物）により、埋込みキャパシタの静電容量を確定する。キャパシタのアース電極は、多量にドープされた基板７８の使用によって、もしくはドーパントの拡散ドライブインによって形成でき、その結果、ノード絶縁体を形成する前に、キャパシタ７０Ａ、７０Ｂの周辺に沿って、多量にドープされた外部領域７２Ａ、７２Ｂが基板内に形成される。このような構造を形成するための、このステップおよび追加のプロセス・ステップは知られていて、米国特許第５，７７０，４８４号に記載されており、この特許の内容は本明細書に組み込まれる。
【００７４】
ＳＯＩ基板に続いて埋込みキャパシタが形成されるプロセスとは対照的に、ＳＯＩ構造に先立って埋込みキャパシタが形成されるここで説明したプロセスは、他のＳＯＩトレンチ・キャパシタ・プロセスに比べて簡単なプロセスであり、より高い歩留りとより低いコストを提供できる。
【００７５】
図９のＡ〜図９のＣは、図８のＡ〜図８のＢで記載されたＤＲＡＭセルの変形形態である。図９のＡは、単一のトランジスタＱ１と蓄積キャパシタ（storage capacitor）Ｃ１を用いる、単一デバイス蓄積キャパシタ回路の、よく知られた従来技術の概略図である。空乏キャパシタ（depletioncapacitor）の使用は当技術分野においてよく知られている（たとえば、米国特許第４，１６３，２４３号および第４，２５９，７２９号を参照）。Ｑ１のゲートが高電圧によりＱ１をオンにするように起動されると、ビット線ＢＬ０上のデータ信号レベルがキャパシタＣＩに転送される。図９のＡに示される概略図は、ＶＤＤで示されるキャパシタ・ノードがアース電位であることを除いて、図８のＡの概略図と同じである。図９のＢは、デバイス層８２内に蓄積領域８１（対向電極）を作製するために、埋込み電極に印加された正のバイアス電圧を利用する、単一の空乏キャパシタ８０を用いる１つの実施形態を示す。この回路への応用の重要な新規性は、共通の共有半導体領域８２の上部に位置するトランジスタＱ１（８３）および同じ共有領域の下部側に位置するキャパシタＣＩ（８０）の物理的配置にある。この構造は、本発明による半導体の教示により可能になる。図９のＢは次の段落でさらに説明するが、この基本構造（scheme）の複数の変形態様が容易に想到されることを説明しておかなければならない。
【００７６】
図９のＢの実施形態では、保持されるべきデータ・ビットは、ビット線ＢＬ０でセルに与えられる。トランジスタ８３（Ｑ１）は、すでに述べたように、そのゲート８４に印加されたハイ（high）信号により活性化され、その結果ＢＬ０の電圧レベルをキャパシタ８０（ＣＩ）に転送する。当技術分野でよく知られているように、ＤＲＡＭセルは、ＢＬ０を予め条件づけることによって論理１のハイと論理０のロウの電圧レベルの間にある予め決められた電圧レベルに読み出される。ビット線ＢＬ０は、ＢＬ０とレファレンス電圧の間の電圧の差を検知するセンス増幅器（図示せず）に接続されている。高電圧がトランジスタＱ１のゲートＷＬ１に印加される。これでＱ１がオンになり、キャパシタＣ１に保持された信号がＢＬ０に転送される。この信号は、ＢＬ０を用いてセルに元々書き込まれた信号に比べると非常に小さい。センス・ビット線ＢＬ０は、キャパシタＣ１に保持された状態に応じて、予め決められたその中間レベルから正の電圧方向または負の電圧方向のいずれかに電気的に変動する。ＢＬ０に接続されたセンス増幅器は、この小さな電圧変動を検知し増幅する。
【００７７】
図９のＢは、キャパシタＣ１の一方の側が、拡散領域８５を通じてトランジスタＱ１に接続されていることを示す。Ｃ１の他方の電極はキャパシタ８０のポリシリコン電極で形成されたプレートである。キャパシタ８０（Ｃ１）の電極の上に位置する絶縁体８６は、キャパシタ絶縁体である。この絶縁体は、ＢＯＸ層８７内と同じまたは類似の材料ＳｉＯ２でありうる。この絶縁体はまた、堆積によって埋込みキャパシタ電極を形成中に、この材料が形成されうるので、同じプレート面積を用いてＣ１の静電容量をより大きな値とすることができる、高誘電率材料のような異なる材料でもありうる。
【００７８】
キャパシタの電極の配置は、図９のＡと図９のＢを比較することにより明らかになる。拡散領域８５が、キャパシタＣ１の上部電極を、Ｃ１の下側プレートに正の電位に印加することによって、薄い絶縁体８６（酸化物または高誘電率材料）の上部表面に電荷を誘起されることで形成されるプレート状の領域に接続する。正の電位により、負のキャリアがＣ１の上部側に引き寄せられ、それを導電性にし、上部プレートを形成する。キャパシタの下部プレートは単にキャパシタ８０の埋込み電極である。
【００７９】
この構造の新規な一態様は、Ｑ１に対するＣ１の水平方向における位置である。Ｃ１を実質的にＱ１の下に置くことができ、そのことで全セル面積は最小になり、シリコン・ウェハ上の単位面積での最大のＤＲＡＭメモリ密度となる。しかし、最小密度となるように、Ｑ１のゲートによって覆われる領域に対して、実質的には外側にＣ１が配置される結果となっても、やはり動作させることもできる。重要な点は、Ｃ１が、リーク電流／記憶セル保持時間の規準により決められるある最小寸法よりもビット線ＢＬ０に近づかない限り、Ｑ１に対するＣ１の位置は重要ではないということである。
【００８０】
図９のＣは、図９のＢの拡張であり、キャパシタは構造８０Ｂ、８０Ｔを形成することにより与えられ、ここでは８０Ｔはデバイス層８２の上部に形成される。これの利点は、キャパシタ８０の面積を半分に減らすことができるので、より大きな全記録密度が可能になることである。高誘電率絶縁体をキャパシタに用いることに加えて、キャパシタ電極面積を増加するために、粗い表面の電極を用いることもできる。これらの技術はいずれも当技術分野でよく知られている。構造および材料のさらなる変形形態は、本明細書で教示される埋込み構造を形成するという全体的な考え方の範囲内で可能である。
【００８１】
図１０のＡ〜図１０のＣは、本発明の構造を用いるダイナミック２相シフト・レジスタの構築と動作の応用例を示す。図１０のＡは、図Ｃの概略図に従って接続され、図１０のＢをタイミング図を用いて２相ダイナミック・シフト・レジスタを与える４つのＮ型トランジスタを形成するために、半導体加工の本発明による教示を利用する概念的垂直構造を示す。これらのダイナミック・シフト・レジスタはデータを格納するための伝統的回路技術である。
【００８２】
図１０のＡは、基板９１、デバイス層９２、およびこの２つを分離する酸化物層９０により形成される、１つの可能なＳＯＩ構造の断面図を示す。さらに、本発明の教示に沿って、２つの埋込みゲート・トランジスタ９４１および９４３が基板領域９１内に形成されている。２つの上部表面ＦＥＴ９４２、９４４が、さらなるプロセス工程を用いてデバイス層上に形成されている。すべてのＦＥＴは、Ｎ型であり、デバイス層およびソース／ドレイン領域のドーパントの選択により決められ、またすべては同じボディ層９２を共有している。隣接するＦＥＴの間で、ソースおよびドレイン領域９５を重複使用することにより、図１０のＣのようなトランジスタの直列接続が、いかなる外部配線も必要とせずに達成される。
【００８３】
２相ダイナミック・シフト・レジスタでは、２つのトランジスタが１ビットのデータを記憶（格納）するために使用される。図１０のＣの場合には、トランジスタ９４１および９４２が併せてビット１を記憶し、トランジスタ９４３および９４４がビット２を記憶する。図１０のＢを参照すると、クロックＣ１信号９６が、トランジスタ９４１、９４３のゲートに与えられ、クロックＣ２信号９７がトランジスタ９４２、９４４のゲートに接続される配線に与えられる。データ・ビットは、実際には拡散容量のように、回路の寄生容量に格納される。２つのクロック信号９６、９７は、１つのビット位置から次へのデータのシフトを制御するために使用される。１ビットが、クロック信号Ｃ１（ハイ）とそれに続くクロック信号Ｃ２（ハイ）を与えることにより、位置を１つシフトする。クロックは、Ｃ１とＣ２が両方とも同時に決してハイにならない、非重複手段である。最終的に、シフト・レジスタに入ったデータは、それが利得ステージにより振幅が回復されない限り、何回かの位置シフトの後、減衰し失われる。直列ストリング内の各ビット位置でデータを回復し増幅するように、図１０のＡに示されるものより多くのトランジスタを用いて、２相シフト・レジスタの変形形態を構築することができる。シフト・レジスタおよび増幅のための回路は、当技術分野において知られており、本発明の新規な態様は、スペースの節約になり密度がより大きくなる、図１０のＡに示される２相シフト・レジスタ構造である。
【００８４】
本発明の２相シフト・レジスタ構造は、トランジスタが、ＢＯＸ層９０により分離され、半導体材料の共有領域９２の上部および下部に形成されるようにする、本発明の非常に重要な半導体加工の教示に基づいている。
【００８５】
図１０のＡに示される構造では、トランジスタは上下に重なっていないが、１つのトランジスタのソースが第２のトランジスタのドレインとして共有される、図７のＢですでに記載された実施形態のように互い違いに（千鳥状に）配列されている。容易に理解できるように、図１０のＡの１つの新規性は、従来技術と異なり、本発明の２つのトランジスタ９４１、９４２が、同じ垂直方向のレベル、通常は両方とも上部、に存在しないことである。本発明では、１つのトランジスタ９４１（Ｑ１）は下部内にあり、次のトランジスタ９４２（Ｑ２）は上部にある。クロック信号Ｃ１のＱ１ゲートへの配線は、少なくとも部分的に、共通層９２構造の下部で行われ、そこでゲート領域に、すなわちポリシリコンを介して接続する必要がある。同様に、Ｑ２に対応する配線は、共通層９２構造の上部でなされ、クロック信号Ｃ２をトランジスタＱ２のゲート領域へ接続する手段を提供する。このように、上側か下側かのいずれかのゲートへの必要な配線は、どちらかの側で利用可能な面積（real-estate）を使用することによって実質的に減らすことができる。
【００８６】
さらに、トランジスタ、拡散領域、およびゲート配線の形状寸法が仮に、一連のシフト・レジスタの、連続する２つのトランジスタのゲート領域の配線をしようとする時に、利用可能な面積に対する競合が存在する場合、このような競合は、図１０のＡに示されるように、トランジスタを上部／下部に交互に配置する方法でシフト・レジスタを構築することにより、実質的に少なくなるか、あるいは無くなるであろう。この考え方を具体的に示すために選ばれた回路が２相ダイナミック・シフト・レジスタであり、それが伝統的なＭＯＳＦＥＴ機能のよく知られた応用だからである。しかし、他の回路への応用は、ゲート配線の密集を緩和して、これによりデバイス／回路密度を上げることができて、明らかに同等の利益があるであろう。
【００８７】
図１１のＡおよび図１１のＢは、ＣＭＯＳ  ＮＯＲ論理回路への、主題の開示の適用を示す。図１１のＡの概略図は、２入力の論理ＮＯＲ回路を示す。入力信号ＡとＢはそれぞれ、トランジスタＱ２とＱ４およびＱ１とＱ３のゲートに接続されている。トランジスタＱ１とＱ２はＰ型トランジスタでありＱ３とＱ４はＮ型である。この概略回路図はよく知られており、最も広く用いられる論理回路の１つである。広く用いられる他のＣＭＯＳ回路は、ＮＡＮＤおよび簡単なインバータ回路であり、これらのよく知られた回路への本発明の実施は、当業者には明らかであろう。
【００８８】
図１１のＢのＮＯＲ回路の構造は、本発明の主題を利用する半導体チップの垂直断面図を表す。基板１０１およびデバイス層１０３は、ＢＯＸ層１０２により分離されている。トランジスタＱ４が、好ましい実施形態で教示されたプロセス工程を用いて、基板内に（埋め込まれて）形成されている。トランジスタＱ１、Ｑ２、およびＱ３は、酸化、ゲート電極堆積、パターニングなどの通常のプロセスを用いて、デバイス層上に形成される。半導体の形状寸法のスケールは、図１１のＡのＮＯＲ回路がどのように実現されるかを理解しやすいように、ここでは単純化されている。図１１のＢで明らかな最もめざましい利点と新規な利点は、トランジスタＱ４の真上のトランジスタＱ３の位置に見られる。トランジスタＱ１およびＱ２は、同一の水平軸上に構築されていることは留意すべきである。トランジスタＱ１、Ｑ２はＰ型であり、Ｑ３およびＱ４はＮ型であるため、Ｎ型およびＰ型領域に対応するデバイス層内の異なるドーパントを分離するために、デバイス層には分離領域がある。現在の工業的手法は、すべてのトランジスタを同一の水平面上に置くこと、つまり物理的に配置することである。
【００８９】
しかし、本発明により、トランジスタＱ３、Ｑ４を互いに重ねて作製する独特の方法が可能となり、これにより所定の論理機能のためのチップ・サイズをかなり小さくすることができる。これは、構成要素を、別の相互接続導体を必要とすることなく並列に接続する、すでに記載された技術であることは留意すべきである。
【００９０】
この構造のさらなる利点が、トランジスタＱ３、Ｑ４により共有される共有ソース・ドレイン拡散に必要な領域において明らかであろう。特に、Ｑ２のソース拡散と共有される、Ｑ３およびＱ４の共通ドレイン拡散領域の面積が小さくなるので、ＮＯＲ回路のスイッチング時間がかなり減少する。この共通ノードまたは拡散はまた、回路の出力ノードとしての役割を果たす。どのような容量の低下でも、回路の遅れ（スイッチング時間）を小さくなるので、速度はさらに増加する。ここでは、ＮＯＲ回路について考え方が示されているが、汎用のＮＡＮＤ論理回路、および今日のマイクロプロセッサ・チップおよびＡＳＩＣカスタム・チップを製造する、現在のＣＭＯＳ論理技術業界に見出される多くの他のタイプの回路にも容易に適用される。
【００９１】
これらは、従来のＦＥＴおよび他のデバイスに関連して、埋込みデバイスを利用して形成できる回路のいくつかの例にすぎない。埋込み基板で使用可能な本発明のデバイスによって許容される追加の設計グラウンド・ルールを用いると、多くのＡＳＩＣ用途で恩恵を受けることができる。
【００９２】
記載された例はまた、これらの技術を用いると、埋込み酸化物を単なる分離以上のものとして用いることができることを具体的に示している。ＢＯＸは、埋込みトランジスタのためのゲート酸化物およびボディ・コンタクトのためのパス・スルー（pass-through）などの他の機能で利用可能であることが示された。
【００９３】
本発明が好ましい実施形態により説明されたが、当業者は、添付の特許請求の範囲の精神と範囲内で変更して、本発明を実施しうることを認めるであろう。
【産業上の利用可能性】
【００９４】
本発明は半導体集積回路およびその製造方法に適用できる。
【図面の簡単な説明】
【００９５】
【図１】ＢＯＸをいかに有利に用いうるか説明する、支持シリコン・ボディ内に形成された３種の例示的構造を示す図である。
【図２】本発明によって教示される技術を用いる例示的デバイス構造を示す図である。
【図３】ＳＯＩ基板を形成する前に、下部領域のシリコン・ボディに形成される例示的構造を示す図である。
【図４】図２で例示されるデバイスを形成するために、図３のＡ〜Ｅのプロセスを完成するための貼り合わせＳＯＩプロセスを示す図である。
【図５】図２で例示されるデバイスを形成するために、ＳＩＭＯＸプロセスを用いる、１組の例示的工程を示す図である。
【図６】本発明の利点を示す、本発明を用いて形成された様々なデバイス構成要素の例を示す図である。
【図７】ＢＯＸを用いてコネクタを用いる必要なしに構成要素を相互接続する、本発明の利点を示す図である。
【図８】ＤＲＡＭセル作製に用いられた場合の、本発明の別の実施例を示す図である。
【図９】本発明を用いるＤＲＡＭセルの第２の実施例を示す図である。
【図１０】ダイナミック２相シフト・レジスタ回路に対する本発明によるＢＯＸを回路構成要素として具体的に示す、実施例を示す図である。
【図１１】ＮＯＲ回路として用いられる本発明を示す図である。
【図１２】従来のＳＯＩ構造を示す図である。
【符号の説明】
【００９６】
１０  基板
１２  埋込み酸化物層（ＢＯＸ）
１３  埋込みゲート
１４  埋込み配線
１５  埋込みキャパシタ
１６  構成要素
１７  表面導体
２０  ＳＯＩ構造、ＳＯＩウェハ
２０Ａ  電子デバイス、ＦＥＴ
２０Ｂ  ＦＥＴ
２１  埋込み構成要素、埋込みボディ・コンタクト、下部ゲート構造
２２  埋込み構成要素、埋込みゲート電極、下部ゲート構造
２３  第１の単結晶半導体層、下部領域、キャリア基板
２４  埋込み酸化物層、ＢＯＸ
２５  第２の単結晶半導体層、上部領域、デバイス・ウェハ、デバイス層
２６、２７  ソースおよびドレイン領域
３０  シリコン基板
３１  水素注入
３２  エピタキシャル層、デバイス層
３３  酸化物層
３４  基板、ウェハ領域
３５  デバイス層表面
５０Ａ  埋込みゲート電極
５０Ｃ  ボディ・コンタクト
５０Ｄ  埋込み配線
５２  埋込み配線
５３  下部領域
５４  上部領域、デバイス層
５５Ａ  埋込み酸化物層
５５Ｃ  ＢＯＸ層
５６  ゲート
５８Ａ  埋込みゲート電極
６４  共通ボディ層
６１、６２、６５、６６  ＦＥＴ
６８  ノード
７０  キャパシタ
７１  キャパシタ・ノード絶縁体
７２  ドープされた領域
７３  埋込み導体
７４  ビア
７５  ＦＥＴ
７７  デバイス層
７８  基板
７９  中間ＢＯＸ層
８０  空乏キャパシタ
８１  蓄積領域（対向電極）
８２  デバイス層
８３  トランジスタ
８４  ゲート
８５  拡散領域
８６  絶縁体
８７  ＢＯＸ層
９０  酸化物層（ＢＯＸ層）
９１  基板
９２  デバイス層
９５  ソース／ドレイン領域
９６、９７  クロック信号
１０１  基板
１０２  ＢＯＸ層
１０３  デバイス層
２００  ２酸化シリコン層（熱酸化物層）
２０１  シリコン・キャリア基板
２０２  トレンチ
２０３  窒化シリコン
２０４  トレンチの深さ
２０５  絶縁体（酸化物）
２０６  絶縁体
２０７  底部
２０８  底部表面
２０９  ポリシリコン導体、埋込み構造、ボディ・コンタクト
２１０  ポリシリコン導体、埋込み構造、埋込みゲート
２１１  酸化物層
２１４、２１５  上部ゲート電極
２１６  ゲート酸化物層
４０１  ゲート絶縁体
４０２  絶縁層
４０３  デバイス層
４０４、４０５  多結晶Ｓｉ
４０６  注入マスク
４０７  酸素イオン
４０８  埋込み酸化物層
４０９  ゲート酸化物
４１０  ゲート電極
５０１  上部ゲート
５０２  下部ゲート
５０３、５０４  ビア
９４１、９４３  埋込みゲート・トランジスタ
９４２、９４４  上部表面ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際公開パンフレット】
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【手続補正書】
【提出日】平成14年12月10日(2002.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＯＩ技術を用いる電子デバイスの製造方法であって、前記ＳＯＩ技術により埋込み酸化物層が結果として形成され、
第１の単結晶半導体層内に、前記電子デバイスの第１の構成要素の少なくとも１つを作製する工程と、
前記埋込み酸化物層により前記第１の単結晶半導体層から分離された下部の第２の単結晶半導体層内に、前記電子デバイスの第２の構成要素の少なくとも１つを作製するために、導電性材料を堆積する工程と、
を含み、前記埋込み酸化物層は、前記電子デバイスに不可欠な機能を果たすように局所的に薄くされる前記方法。
【請求項２】
前記第２の構成要素の１つが埋込みゲートを備え、前記埋込みゲートのゲート酸化物を提供するために前記酸化物層が前記埋込みゲート上で局所的に薄くされる、請求項１に記載の方法。
【請求項３】
前記第２の構成要素の１つが、上に重なるゲートのボディ・コンタクトであり、前記酸化物層が前記構成要素上には形成されない、請求項１に記載の方法。
【請求項４】
前記第２の構成要素の１つが、前記埋込み酸化物層の下の基板内に埋め込まれた構成要素を備え、前記製造方法が、
前記基板内にトレンチを形成する工程と、
側壁表面の少なくとも１つおよび底部表面上に絶縁体を形成する工程と、
前記の堆積された導電性材料および前記基板の上部表面が本質的に平面となるように前記トレンチ内部に前記導電性材料を堆積する工程と
をさらに含む、請求項１に記載の方法。
【請求項５】
前記少なくとも１つの第１の構成要素が第１のウェハ上に最初に作製され、また前記少なくとも１つの第２の構成要素が最初に第２のウェハ上に作製され、かつ前記ＳＯＩの作製が、前記第１のウェハと前記第２のウェハを貼り合わせて前記埋込み酸化物層を形成することを含む、請求項１に記載の方法。
【請求項６】
前記埋込み酸化物が酸素を注入することにより形成される、請求項１に記載の方法。
【請求項７】
請求項１による電子回路の製造方法であって、前記電子回路が請求項１の方法に従って形成された複数の電子デバイスを含み、前記電子デバイスの各々が少なくとも１つの前記第１の構成要素、少なくとも１つの前記第２の構成要素を有し、前記埋込み酸化物が前記電子デバイスの各々に不可欠な機能を果たすように局所的に修正されている前記方法。
【請求項８】
第１の前記電子デバイスの前記第１の構成要素の少なくとも１つが、同じく第２の前記電子デバイスの構成要素である拡散領域を備え、その結果、前記第１の電子デバイスおよび前記第２の電子デバイスが、相互接続導体を必要とすることなく電気的に相互接続される、請求項７に記載の方法。
【請求項９】
少なくとも１つの前記第１の構成要素を少なくとも１つの前記第２の構成要素に、前記埋込み酸化物層を貫通するビアで相互接続することをさらに含む、請求項８に記載の方法。
【請求項１０】
ＤＲＡＭセルを作製する、請求項１に記載の方法であって、前記第１の構成要素が前記埋込み酸化物層の下の埋込みキャパシタと前記埋込み酸化物層の下のゲートを備え、前記第２の構成要素が前記埋込み酸化物層の上部にＦＥＴソース領域およびＦＥＴドレイン領域を備え、前記ゲートが前記ソース領域と前記ドレイン領域の間のＦＥＴチャネルとして動作するように適合しており、
前記キャパシタを前記ソース領域またはドレイン領域の１つに、前記埋込み酸化物層を貫通するビアで相互接続することをさらに含み、前記ビアが導電性材料からなる前記方法。
【請求項１１】
請求項１０による、ＤＲＡＭセルのアレイの製造方法であって、
請求項１５に記載の方法に従ってＤＲＡＭセルのアレイを作製すること
をさらに含み、前記ゲートが前記アレイの第１の組のＤＲＡＭセルのために前記埋込み酸化物層の下に形成され、かつ前記ゲートが第２の組のＤＲＡＭセルのために前記埋込み酸化物層の上部に形成される前記方法。
【請求項１２】
前記埋込みキャパシタが埋込み導電性材料を含み、前記導電性材料は絶縁層により取り囲まれて前記基板から分離されており、前記方法が、
前記埋込み酸化物層の下に存在するように前記基板のトレンチ内に絶縁層を形成する工程と、
前記絶縁層により形成された領域に導電性材料を充填する工程と
をさらに含む、請求項１１に記載の方法。
【請求項１３】
ＤＲＡＭセルを作製する、請求項１に記載の方法であって、前記第１の構成要素が前記埋込み酸化物層の下に埋込み電極を備え、前記埋込み電極がキャパシタ下側荷電プレートとしての役割を果たし、前記第２の構成要素が、キャパシタ上側荷電プレートとしての役割を果たす前記埋込み酸化物層の上側に形成された領域を備え、前記埋込み酸化物層の上側に位置するトランジスタの拡散領域から前記キャパシタ上側荷電プレートへの間に、拡散リンクを形成することをさらに含む前記方法。
【請求項１４】
前記上側および前記下側キャパシタ荷電プレートの間に形成されたキャパシタ絶縁体が、前記埋込み酸化物層の少なくとも一部分を含む、請求項１３に記載の方法。
【請求項１５】
前記キャパシタ絶縁体が前記埋込み酸化物層と異なる絶縁材料を含む、請求項１５に記載の方法。
【請求項１６】
前記ＢＯＸ層の上に重ねて、デバイス層の上に絶縁材料とキャパシタ電極の領域を形成することをさらに含み、前記領域の一部分が前記埋込みキャパシタの上に位置し、デバイス層の導電性リンクが、前記埋込みおよび上に重なるキャパシタのそれぞれの荷電プレート領域を電気的に接続することにより、前記ＤＲＡＭセルのキャパシタの値を増加させる、請求項１５に記載の方法。
【請求項１７】
複数の電子デバイスを有する、請求項１による電子回路を製造する方法であって、
前記複数の電子デバイスの少なくとも２つに相互接続する導電性材料の相互接続体を形成することをさらに含み、前記相互接続体が少なくとも部分的に前記埋込み酸化物により取り囲まれている前記方法。
【請求項１８】
請求項１による、ダイナミック２相シフト・レジスタの製造方法であって、前記第１の構成要素が、前記埋込み酸化物層によって少なくとも部分的に取り囲まれている第１のクロック信号導体を備え、前記第２の構成要素が、前記埋込み酸化物層の上に形成された第２のクロック信号導体を備え、前記埋込み酸化物層上の前記第２の単結晶半導体内に、複数のＦＥＴトランジスタを形成することをさらに含む前記方法。
【請求項１９】
請求項１による、ＣＭＯＳ回路の製造方法であって、前記第１の構成要素が前記埋込み酸化物層の上のデバイス層内に形成された複数のＦＥＴトランジスタを備え、前記ＦＥＴトランジスタの少なくとも２つが共通の拡散領域を共有することにより、別個の相互接続導電性材料を用いることなく、前記の少なくとも２つのＦＥＴトランジスタが電気的に相互接続され、また前記第２の構成要素が、前記デバイス層の下に形成され前記ＦＥＴの少なくとも２つに相互接続する相互接続導体を含む前記方法。
【請求項２０】
前記デバイス層の下の前記相互接続導体が前記埋込み酸化物層によって少なくとも部分的に取り囲まれている、請求項１９に記載の方法。
【請求項２１】
前記ＣＭＯＳ回路が、
少なくとも１つのＮＯＲ回路、および
少なくとも１つのＮＡＮＤ回路
の少なくとも１つを含む、請求項１９に記載の方法。
【請求項２２】
前記導電性材料が、前記埋込み酸化物層を貫いて前記第２の単結晶半導体層内までエッチングされたトレンチ内に堆積される、請求項１に記載の方法。
【請求項２３】
請求項１ないし２２のいずれかに記載の方法により製造される電子デバイス。
【請求項２４】
請求項１ないし２２のいずれかに記載の方法により製造される集積回路。
【請求項２５】
請求項１ないし２２のいずれかに記載の方法により製造される集積回路を含むモジュール。
【国際調査報告】
2004530308.tif 000061