(57)【要約】【課題】選択的にページ消去可能なフラッシュメモリと制御方法を提供する。【解決手段】フラッシュメモリ（ＭＥＭ１）は、フラッシュメモリアレイ（ＦＭＡ）と、ワード線デコーダ（ＸＤＥＣ１）と、ソース電極またはドレイン電極に正の消去電圧（ＶＥＲ＋）を印加する電源手段（ＶＢ）と、消去するトランジスタの各ゲートに負の消去電圧（ＶＰＯＬ，ＶＥＲ−）を印加する一方、消去不要のトランジスタの各ゲートに正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）を印加する電圧アダプタ回路（ＡＤｉ）と、所定のページを構成するトランジスタのゲートに対し、第一の読出し電圧（ＶＲＥＡＤ）を印加して第一の読出し動作を行い、第二の読出し電圧（ＶＶＲＦＹ）を印加して第二の読出し動作を行い、それぞれの読出し動作の結果が互いに異なる場合に再プログラム動作を行う制御手段（ＣＭＰＴ，ＳＲＥＧ，ＣＯＮＶＣ，ＤＥＴＺ，ＬＴ，ＸＤＥＣ１，ＳＡ，ＣＯＭＰ）とを備えた。【選択図】図１
2004514238.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのセクタ（Ｓ１）を有するフラッシュメモリの内容を消去してデータをプログラムするため、前記セクタ内の消去すべきページ（Ｐｉ）を構成する浮遊ゲートトランジスタの各ゲートに対して負の消去電圧（ＶＰＯＬ，ＶＥＲ−）を印加する動作と、前記消去すべきページを含む前記フラッシュメモリの前記セクタ（Ｓ１）の全ての前記浮遊ゲートトランジスタのソース電極またはドレイン電極に正の消去電圧（ＶＥＲ＋）を印加する動作とを有する前記セクタ内の少なくとも一つのページ（Ｐｉ）のデータを消去する消去工程を備えたページ消去可能なフラッシュメモリの制御方法であって、
前記消去工程は、前記消去すべきページ以外の少なくとも一つのページを構成する前記浮遊ゲートトランジスタのゲートに対して正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）を印加する動作をさらに有し、
所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに対して第一の読出し電圧（ＶＲＥＡＤ）を印加することにより前記所定のページのデータの読出しを行う第一の読出し動作と、前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに対して第二の読出し電圧（ＶＶＲＦＹ）を印加することにより前記所定のページの読出しを行う第二の読出し動作と、前記所定のページに対する前記第一の読出し動作と前記第二の読出し動作とのそれぞれの読出し動作の読出し結果（Ｗ１，Ｗ２）が互いに異なる場合に、前記所定のページを構成する前記浮遊ゲートトランジスタに対してデータの再プログラムを行う動作とを有する、前記フラッシュメモリの前記少なくとも一つのページの制御を行う制御工程を備えたことを特徴とするページ消去可能なフラッシュメモリの制御方法。
【請求項２】
前記第二の読出し電圧（ＶＶＲＦＹ）は、前記第一の読出し電圧（ＶＲＥＡＤ）より高く設定され、前記第一の読出し電圧（ＶＲＥＡＤ）は、前記フラッシュメモリの通常の読出し工程の間に印加される所定の読出し電圧と同じに設定されるとともに、前記所定のページを構成する前記浮遊ゲートトランジスタは、前記第一の読出し電圧（ＶＲＥＡＤ）が印加されて読出されたデータに基づいて再プログラムされるようにしたことを特徴とする請求項１に記載のページ消去可能なフラッシュメモリの制御方法。
【請求項３】
前記正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）は、前記正の消去電圧（ＶＥＲ＋）より低く設定されることを特徴とする請求項１または２に記載のページ消去可能なフラッシュメモリの制御方法。
【請求項４】
前記所定のページを選択するページ選択信号（ＳＥＬｉ）をそれぞれ受信し、受信した前記ページ選択信号と前記フラッシュメモリのモードとに応じて前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに対して、所定の電圧を印加する複数の電圧アダプタ回路（ＡＤｉ）を前記フラッシュメモリに提供する工程を備えるとともに、前記電圧アダプタ回路（ＡＤｉ）により、前記ページ選択信号が前記所定のページを非選択とする信号に一致する第一の値（“０”）を有するとともに、前記フラッシュメモリの前記モードが消去モード（ＥＲＡＳＥ）である場合、または、前記ページ選択信号が前記所定のページを選択とする信号に一致する第二の値（“１”）を有するとともに、前記フラッシュメモリが前記消去モード以外の場合、正の電圧（ＶＰＣＸ）を前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに印加し、前記ページ選択信号が前記第二の値（“１”）を有するとともに、前記フラッシュメモリが前記消去モードである場合、または、前記ページ選択信号が前記第一の値（“０”）を有するとともに前記フラッシュメモリが前記消去モード以外の場合、前記正の禁止電圧（ＶＰＣＸ，ＶＩＮＨＩＢ）より低いバイアス電圧（ＶＰＯＬ）を前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに印加するようにしたことを特徴とする請求項１ないし３のいずれかに記載のページ消去可能なフラッシュメモリの制御方法。
【請求項５】
前記フラッシュメモリのページの前記消去工程においては前記負の消去電圧（ＶＥＲ−）に等しいバイアス電圧（ＶＰＯＬ）および前記正の禁止電圧（ＶＩＮＨＩＢ）に等しい正の電圧（ＶＰＣＸ）が前記電圧アダプタ回路（ＡＤｉ）に印加され、前記フラッシュメモリのワードの前記読出し工程においてはグランド電位（ＧＮＤ）に等しいバイアス電圧（ＶＰＯＬ）および前記読出し電圧（ＶＲＥＡＤ）に等しい正の電圧（ＶＰＣＸ）が前記電圧アダプタ回路（ＡＤｉ）に印加されることを特徴とする請求項４に記載のページ消去可能なフラッシュメモリの制御方法。
【請求項６】
前記フラッシュメモリのセクタ内のページの書込みを行った後、前記セクタのページの数より小さく、１以上の値Ｋによって決定される、当該セクタのＫページを制御するページ制御工程を備えたことを特徴とする請求項１ないし５のいずれかに記載のページ消去可能なフラッシュメモリの制御方法。
【請求項７】
前記制御工程は、少なくとも１列からなる前記浮遊ゲートトランジスタによって構成される不揮発性カウンタ（ＣＭＰＴ）に読込まれたアドレスに対応して前記フラッシュメモリ内に配置される、少なくとも一つのページに対して適用されることを特徴とする請求項１ないし６のいずれかに記載のページ消去可能なフラッシュメモリの制御方法。
【請求項８】
前記不揮発性カウンタは、前記少なくとも一つのページの制御が完了した後、前記不揮発性カウンタ内の少なくとも一つの前記浮遊ゲートトランジスタを、前記不揮発性カウンタ内の他の前記浮遊ゲートトランジスタの消去なしにプログラムを行うことにより１ユニット（ＳＨＩＦＴ）だけインクリメントされるが、新たにインクリメントされる前記浮遊ゲートトランジスタは、前記不揮発性カウンタの読出し方向に基づいて、直前のインクリメント時にプログラムが行われた前記浮遊ゲートトランジスタに引き続いて同様の状態にプログラムされるようにしたことを特徴とする請求項７に記載のページ消去可能なフラッシュメモリの制御方法。
【請求項９】
前記不揮発性カウンタは、桁上げ順位を有する複数のワード単位の前記浮遊ゲートトランジスタで構成され、前記不揮発性カウンタに対応して決定される少なくとも一つの制御すべきページのアドレスの読出し工程は、
消去済の前記浮遊ゲートトランジスタに対応するビットを有する最初のワード（Ｃ［７：０］）が発見されるまで１ワードづつ順番に前記不揮発性カウンタの各ワードを読出すステップと、
前記不揮発性カウンタにおいて、前記消去済の前記浮遊ゲートトランジスタに対応するビットが発見された前記最初のワードの属する順位を用いて前記制御すべきページのアドレスの最上位ビット（ａ‘［１８：１１］）を決定するステップと、
前記発見された最初のワードにおいて、前記消去済の前記浮遊ゲートトランジスタに対応する最初のビットの順位を用いて前記制御すべきページのアドレスの最下位ビット（ａ‘［１１：８］）を決定するステップとを備えたことを特徴とする請求項７または８に記載のページ消去可能なフラッシュメモリの制御方法。
【請求項１０】
前記不揮発性カウンタを構成する前記浮遊ゲートトランジスタは前記不揮発性カウンタ専用のセクタ内に配置され、前記フラッシュメモリの他のセクタ（Ｓ１−Ｓ８）を構成する前記浮遊ゲートトランジスタに印加されるプログラム用の電圧が、前記不揮発性カウンタを構成する前記浮遊ゲートトランジスタに対して電気的に分離されるようにしたことを特徴とする請求項７ないし９のいずれかに記載のページ消去可能なフラッシュメモリの制御方法。
【請求項１１】
前記各ページはワード毎に制御され、これら各ワードを制御する前記制御工程は、前記第一の読出し電圧（ＶＲＥＡＤ）による所定のワードの第一の読出し動作と、前記第二の読出し電圧（ＶＶＲＦＹ）による前記所定のワードの第二の読出し動作と、前記所定のワードに対する前記第一の読出し動作と前記第二の読出し動作とのそれぞれの読出し動作の読出し結果（Ｗ１，Ｗ２）が互いに異なる場合に、前記所定のワードを構成する前記浮遊ゲートトランジスタに対してデータの再プログラムを行う動作とを有することを特徴とする請求項１ないし１０のいずれかに記載のページ消去可能なフラッシュメモリの制御方法。
【請求項１２】
前記正の消去電圧（ＶＥＲ＋）は、前記浮遊ゲートトランジスタのチャネル（ＣＨＮ）を形成する材料（１）を介して前記浮遊ゲートトランジスタの前記ソース電極または前記ドレイン電極に印加されるようにしたことを特徴とする請求項１ないし１１のいずれかに記載のページ消去可能なフラッシュメモリの制御方法。
【請求項１３】
ページ消去可能なフラッシュメモリ（ＭＥＭ１）であって、
各ゲートをワード線（ＷＬｉ）に接続された浮遊ゲートトランジスタからなる複数のページを有するセクタを備えたフラッシュメモリアレイ（ＦＭＡ）と、
前記フラッシュメモリの前記ワード線が接続されるワード線デコーダ（ＸＤＥＣ１）と、
消去すべき所定のページを有する前記セクタを構成する全ての前記浮遊ゲートトランジスタのソース電極またはドレイン電極に対して正の消去電圧（ＶＥＲ＋）を印加する電源手段（ＶＢ）とを備え、
前記ワード線デコーダ（ＸＤＥＣ１）は、前記所定のページが消去される場合に前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに負の消去電圧（ＶＰＯＬ，ＶＥＲ−）を印加する一方、消去の不要な他の少なくとも一つのページを構成する前記浮遊ゲートトランジスタの各ゲートに正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）を印加する電圧アダプタ回路（ＡＤｉ）を備えるとともに、
前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに対して第一の読出し電圧（ＶＲＥＡＤ）を印加することにより前記所定のページのデータを読出す第一の読出し動作を行い、前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに対して第二の読出し電圧（ＶＶＲＦＹ）を印加することにより前記所定のページの読出しを行う第二の読出し動作を行い、さらに前記所定のページに対する前記第一の読出し動作と前記第二の読出し動作とのそれぞれの読出し動作の読出し結果（Ｗ１，Ｗ２）が互いに異なる場合に、前記所定のページを構成する前記浮遊ゲートトランジスタに対してデータの再プログラム動作を行うように設定された、前記フラッシュメモリの少なくとも一つのページの制御を行う制御手段（ＣＭＰＴ，ＳＲＥＧ，ＣＯＮＶＣ，ＤＥＴＺ，ＬＴ，ＸＤＥＣ１，ＳＡ，ＣＯＭＰ）を備えたことを特徴とするページ消去可能なフラッシュメモリ。
【請求項１４】
前記第二の読出し電圧（ＶＶＲＦＹ）は、前記第一の読出し電圧（ＶＲＥＡＤ）より高く設定され、前記第一の読出し電圧（ＶＲＥＡＤ）は前記フラッシュメモリの通常の読出し工程の間に印加される所定の読出し電圧と同じに設定されるとともに、前記浮遊ゲートトランジスタは、前記第一の読出し電圧（ＶＲＥＡＤ）が印加されて読出されたデータに基づいて再プログラム動作が行われることを特徴とする請求項１３に記載のページ消去可能なフラッシュメモリ。
【請求項１５】
前記ワード線デコーダ（ＸＤＥＣ１）によって印加される前記正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）は、前記正の消去電圧（ＶＥＲ＋）より低く設定されることを特徴とする請求項１３または１４に記載のページ消去可能なフラッシュメモリ。
【請求項１６】
前記ワード線デコーダ（ＸＤＥＣ１）は、前記所定のページを選択するページ選択信号（ＳＥＬｉ）をそれぞれ受信し、受信した前記ページ選択信号と前記フラッシュメモリのモードとに応じて前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに対して、それぞれ所定の電圧を印加する複数の前記電圧アダプタ回路（ＡＤｉ）を備え、
前記電圧アダプタ回路（ＡＤｉ）は、前記ページ選択信号が前記所定のページを非選択とする信号に一致する第一の値（“０”）を有するとともに、前記フラッシュメモリの前記モードが消去モード（ＥＲＡＳＥ）である場合、または、前記ページ選択信号が前記所定のページを選択とする信号に一致する第二の値（“１”）を有するとともに、前記フラッシュメモリが前記消去モード以外の場合、正の電圧（ＶＰＣＸ）を前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに印加し、
前記ページ選択信号が、前記第二の値（“１”）を有するとともに、前記フラッシュメモリが前記消去モードである場合、または、前記ページ選択信号が、前記第一の値（“０”）を有するとともに前記フラッシュメモリが前記消去モード以外の場合、前記正の禁止電圧（ＶＰＣＸ，ＶＩＮＨＩＢ）より低いバイアス電圧（ＶＰＯＬ）を前記所定のページを構成する前記浮遊ゲートトランジスタの各ゲートに印加することを特徴とする請求項１３ないし１５のいずれかに記載のページ消去可能なフラッシュメモリ。
【請求項１７】
前記電圧アダプタ回路（ＡＤｉ）に対し、前記フラッシュメモリのページの前記消去工程においては前記負の消去電圧（ＶＥＲ−）に等しいバイアス電圧（ＶＰＯＬ）および前記正の禁止電圧（ＶＩＮＨＩＢ）に等しい正の電圧（ＶＰＣＸ）を印加し、前記フラッシュメモリのワードの前記読出工程においてはグランド電位（ＧＮＤ）に等しいバイアス電圧（ＶＰＯＬ）および前記所定の読出し電圧（ＶＲＥＡＤ）に等しい正の電圧（ＶＰＣＸ）を印加する電圧印加手段（ＰＭＰ，ＳＷＰ）を備えたことを特徴とする請求項１６に記載のページ消去可能なフラッシュメモリ。
【請求項１８】
前記電圧アダプタ回路（ＡＤｉ）は、前記正の電圧（ＶＰＣＸ ，ＶＩＮＨＩＢ）と前記バイアス電圧（ＶＰＯＬ，ＶＥＲ−，ＧＮＤ）とが印加されるとともに、入力信号を反転して出力する反転手段（ＩＮＶ２）と、前記ページ選択信号（ＳＥＬｉ）とページの前記消去工程において所定の値を有する消去信号（ＥＲＡＣＥ）とを受信する排他的論理演算機能（ＸＯＲ）を有して前記反転手段の反転制御を行う反転制御手段とを備えたことを特徴とする請求項１７に記載のページ消去可能なフラッシュメモリ。
【請求項１９】
前記制御手段は、前記フラッシュメモリのセクタ内のページのプログラムを行った後、前記セクタのページの数より小さく、１以上の値Ｋによって決定される、当該セクタのＫページを制御することを特徴とする請求項１３ないし１８のいずれかに記載のページ消去可能なフラッシュメモリ。
【請求項２０】
前記制御手段は、少なくとも１列のワード単位の前記浮遊ゲートトランジスタによって構成される不揮発性カウンタ（ＣＭＰＴ）と、前記不揮発性カウンタから少なくとも一つの制御すべきページのアドレスを読出すアドレス読出手段（ＳＲＥＧ，ＣＯＮＶＣ，ＤＥＴＺ）と、前記少なくとも一つのページの制御が終了した後に前記不揮発性カウンタのインクリメントを行うインクリメント手段とを備えたことを特徴とする請求項１３ないし１９のいずれかに記載のページ消去可能なフラッシュメモリ。
【請求項２１】
前記少なくとも一つの制御すべきページのアドレスを読出す前記アドレス読出手段は、
消去済の前記浮遊ゲートトランジスタに対応するビットを有する最初のワード（Ｃ［７：０］）が発見されるまで１ワードづつ順番に前記不揮発性カウンタの各ワードを読出す手段（ＣＤＥＣ，ＳＡ，ＤＥＴＺ，ＣＡＣ）と、
前記不揮発性カウンタにおいて、前記消去済の前記浮遊ゲートトランジスタに対応するビットが発見された前記最初のワードの属する順位を用いて前記制御すべきページのアドレスの最上位ビット（ａ‘［１８：１１］）を算出する手段（ＣＯＮＶＣ，ＭＵＸ１）と、
前記発見された最初のワードにおいて、前記消去済の前記浮遊ゲートトランジスタに対応する最初のビットの順位を用いて前記制御すべきページのアドレスの最下位ビット（ａ‘［１１：８］）を算出する手段（ＣＡＣ，ＭＵＸ２）とを備えたことを特徴とする請求項２０に記載のページ消去可能なフラッシュメモリ。
【請求項２２】
前記不揮発性カウンタをインクリメントする前記インクリメント手段（ＳＲＥＧ，ＬＴ）は、前記不揮発性カウンタ内の少なくとも一つの前記浮遊ゲートトランジスタを、前記不揮発性カウンタ内の他の浮遊ゲートトランジスタの消去なしにプログラムを行うように設定され、前記不揮発性カウンタ内の新たにインクリメントされる前記浮遊ゲートトランジスタは、前記不揮発性カウンタの読出し方向に基づいて、直前のインクリメント時に書込まれた前記浮遊ゲートトランジスタに引き続いて同様の状態に書込まれることを特徴とする請求項２０または２１に記載のページ消去可能なフラッシュメモリ。
【請求項２３】
前記不揮発性カウンタ（ＣＭＰＴ）を構成する前記浮遊ゲートトランジスタは、前記フラッシュメモリの他の前記セクタ（Ｓ１−Ｓ８）を構成する前記浮遊ゲートトランジスタに印加されるプログラム用の電圧が前記不揮発性カウンタを構成する前記浮遊ゲートトランジスタとは電気的に分離されるように、前記不揮発性カウンタ専用のセクタ内に配置されることを特徴とする請求項２０ないし２２のいずれかに記載のページ消去可能なフラッシュメモリ。
【請求項２４】
前記少なくとも一つのページの制御を行う前記制御手段は、各ページを１ワード毎に制御するように設定され、所定のワードに対する前記制御は、前記第一の読出し電圧（ＶＲＥＡＤ）を印加することによる前記所定のワードの第一の読出し動作と、前記第二の読出し電圧（ＶＶＲＦＹ）を印加することによる前記所定のワードの第二の読出し動作と、前記所定のワードに対する前記第一の読出し動作と前記第二の読出し動作とのそれぞれの読出し結果（Ｗ１，Ｗ２）を比較する比較動作と、それぞれの前記読出し結果が互いに異なる場合に、前記所定のワードを構成する前記浮遊ゲートトランジスタに対してデータの再プログラムを行う動作とが行われるように制御することを特徴とする請求項１３ないし２３のいずれかに記載のページ消去可能なフラッシュメモリ。
【請求項２５】
前記正の消去電圧（ＶＥＲ＋）は、前記浮遊ゲートトランジスタのチャネル（ＣＨＮ）を形成する材料（１）を介して前記浮遊ゲートトランジスタの前記ソース電極または前記ドレイン電極に印加されることを特徴とする請求項１３ないし２４のいずれかに記載のページ消去可能なフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的消去、およびプログラム可能なメモリに係わり、特にフラッシュメモリに関する。より詳細には、ページ消去可能なフラッシュメモリに関する。
【０００２】
【従来の技術】
従来、集積回路における電気的消去、およびプログラム可能なメモリの市場は、主にＥＥＰＲＯＭとフラッシュメモリ（またはフラッシュＥＥＰＲＯＭ）で占められていた。ＥＥＰＲＯＭメモリはワード単位でプログラム・消去可能なものと、ページ単位でプログラム・消去可能なものとがある。技術的な理由により、フラッシュメモリ（またはフラッシュＥＥＰＲＯＭ）は、一般的にワード単位でプログラム可能で、かつ、セクタ単位で消去可能であった。１セクタとは一般に複数のページからなっている。
【０００３】
従来例として、図１は複数のメモリセルＣＦｉ，ｊをマトリクス状に配置してワード線ＷＬｉとビット線ＢＬｉとをそれぞれ配線したフラッシュメモリアレイの概要を図示したものである。フラッシュメモリの各メモリセルＣＦｉ，ｊは、構造的に非常にシンプルで、たった一つの浮遊ゲートトランジスタＦＧＴ、ここではＮＭＯＳトランジスタからなっている。各ゲートＧはワード線ＷＬｉと接続され、各ドレインＤはビット線ＢＬｉと接続され、各ソースＳはソース線ＳＬｉにそれぞれ接続されている。ビット線ＢＬｊは、２進の各ワードを例えばそれぞれ８セルＣＦｉ，ｊ（バイト）で構成できるように、Ｋ列のカラム毎にグループ化されて結線され、１ワードＷｉ，ｋの各セルは互いに隣接するように配置されるか（図１に示すように）、または他のワードに属するセルと互い違いにインタレース配置されるようになっている。フラッシュメモリの物理的な各ページＰｉは、１行の全てのメモリセルＣＦｉ，ｊが同一のワード線ＷＬｉと接続するように形成され、従って複数の２進ワードＷｉ，ｋで構成されるようになっている。１セクタは複数のページで構成され、その各ソース線は相互に接続され、常に同一の電位となっている。
【０００４】
このような構成のフラッシュメモリにおいて、セル内のプログラム動作は熱電子注入効果による浮遊ゲートへの電荷の注入によって行われ、セル内のデータの消去動作はトンネル効果により浮遊ゲートに補足された電荷を放電することによって行われる。消去された状態のトランジスタＦＧＴは低電位の正の閾値電圧ＶＴ１を有し、プログラムされた状態のトランジスタは閾値電圧ＶＴ１より高い閾値電圧ＶＴ２を有する。トランジスタのゲートに対し、閾値電圧ＶＴ１と閾値電圧ＶＴ２との間の読出し電圧ＶＲＥＡＤを印加すると、消去された状態のトランジスタはオンとなり、即ちロジック“１”を読出すことに相当し、プログラムされた状態のトランジスタはオフとなり、即ちロジック“０”を読出すことに相当する。
【０００５】
フラッシュメモリは、ＥＥＰＲＯＭにおいては必要とされるアクセストランジスタが不要で、このようなメモリセルの単純な構成により、シリコンの占有面積も少なく非常にコンパクトである。従ってＥＥＰＲＯＭよりも大きな記憶容量をシリコン面上に均一に確保でき、コストを下げることができるという利点がある。しかしながら、フラッシュメモリは、単一セクタの全メモリセルを一斉に消去する必要があり、使用上の柔軟性に欠けていた。
【０００６】
フラッシュメモリの利点（コンパクトさとコスト費用）は特定用途において、無論非常に有効であるが、一方、例えば、記録すべきデータの容量が少ない場合でも１ページのプログラムのためにセクタ全体を消去しなくてもよいようなページ毎に消去できる方法の出現が望まれていた。しかしながら、従来はページ消去可能なフラッシュメモリを実現するにはかなりの困難があった。
【０００７】
これらの問題を解決するために、まず第一に、メモリセルの消去方式として、ソース消去方式かチャネル消去方式のいずれに基づくべきかを再検討するべきである。
ソース消去方式は、図１に示すように、４Ｖから５Ｖ程度の正の消去電圧ＶＥＲ＋を１セクタ全てのソース線ＳＬｉに印加する一方、当該セクタのワード線ＷＬｉは−８Ｖ程度の負の消去電圧ＶＥＲ−が加えられ、トランジスタのチャネルを形成する材料（サブストレートまたはウェル）はグランドに接続される。トランジスタのソースＳとゲートＧとの間に生ずる電位差の効果により、浮遊ゲートに蓄積された電荷は放出され（トンネル効果による）、トランジスタは消去される。ワード線デコーダＸＤＥＣ（図１）を禁止状態にすることにより、負の消去電圧ＶＥＲ−を１セクタの全てのトランジスタのゲートに印加することができる。ワード線デコーダは、受信したアドレスにかかわらず一つの入力端子に印加される消去電圧ＶＥＲ−を、消去すべきセクタの全てのワード線ＷＬｉに対して印加するようになっている。同時に、ビット線ＢＬｊに接続されたカラムデコーダＹＤＥＣの全ての出力端子はハイインピーダンスとなる。
【０００８】
チャネル消去方式は、バイアス電圧ＶＢが印加されている、チャネル領域を形成する材料（サブストレートまたはウェル）を介してトランジスタのソースに正の消去電圧ＶＥＲ＋を印加する点で、ソース消去方式とは区別することができる。チャネル領域とソース領域との間に存在する接合部ＰＮは、順方向にバイアスされ、バイアス電圧ＶＢは、１セクタの全トランジスタのソースに印加され消去電圧ＶＥＲ＋を生成する。同時に、負の消去電圧ＶＥＲ−は、同様に禁止状態となっているワード線デコーダＸＤＥＣを介して全トランジスタのゲートに印加される。
【０００９】
チャネル消去方式の利点は、チャネル領域とソース領域とは実質上同電位であり、チャネル／ソース接合ダイオードは順方向にバイアスされている状態にある、ということである。従って、ソース消去方式と比較して、ソース／チャネル方向にはどんなリーク電流も存在しない。消去電圧ＶＥＲ＋は、ソース消去方式の場合の４Ｖから５Ｖに対して例えば８Ｖから１０Ｖのような高い電圧とすることができる。
【００１０】
ページ消去が可能なフラッシュメモリを作るための公知の一つの解決策は、各ソース線ＳＬｉに選択トランジスタを設けて消去電圧ＶＥＲ＋の選択動作を行わせることである。この解決策は、特許文献１（欧州特許第ＥＰ７０４８５１号明細書）と特許文献２（国際公開第ＷＯ９８／３３１８７号パンフレット）に開示された技術に基づくもので、その中でワードの選択的な消去について、１ワードのセルに一つのソース選択用トランジスタを設けることにより達成されることが開示されている。
【００１１】
しかしながら、この解決策にはいくつかの欠点がある。まず第一に、フラッシュメモリセルはプログラムにかなりのドレイン−ソース電流を要する。その結果、１ワードの全てのセルを同時にプログラムする時には、大電流がソース線の選択トランジスタに集中する。この電流は選択トランジスタのドレイン−ソース間電圧の上昇と、それに比例して浮遊ゲートトランジスタのドレイン−ソース間電圧の減少を招き、プログラム時間が増加する。従って１ワードの各セルはそれぞれ個別にプログラムするか、他の２進ワードに属する各セルと組合わせてプログラムする必要がある（特許文献２参照）。さらに、ソース線選択トランジスタを設けることは、チャネル消去方式との互換性がない。実際には、この場合、消去電圧ＶＥＲ＋としてはチャネルを形成する材料を介して印加されるので、設けられたソース選択用トランジスタは、消去電圧ＶＥＲ＋が各トランジスタのソースに印加されるのを妨げるわけではなく、また、浮遊ゲートに蓄積された電荷を放出させるための電界の生成を妨げるものでもない。
【００１２】
【特許文献１】
欧州特許第ＥＰ７０４８５１号明細書
【特許文献２】
国際公開第ＷＯ９８／３３１８７号パンフレット
【００１３】
【発明が解決しようとする課題】
本発明は、上記のような問題点に鑑み、ソース線の選択用トランジスタを用いることなく、かつチャネル消去方式と互換性のある、ページ毎に選択的に消去できるフラッシュメモリの制御方法を提供すること、さらには、特に選択的なページ消去方法を備えることにより、浮遊ゲートトランジスタの閾値電圧の変動に対して対策された、ページ毎にプログラムおよびページ消去可能なフラッシュメモリおよびその制御方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明のページ消去可能なフラッシュメモリの制御方法は、少なくとも一つのセクタ（Ｓ１）を有するフラッシュメモリの内容を消去してデータをプログラムするため、セクタ内の消去すべきページ（Ｐｉ）を構成する浮遊ゲートトランジスタの各ゲートに対して負の消去電圧（ＶＰＯＬ，ＶＥＲ−）を印加する動作と、消去すべきページを含むフラッシュメモリのセクタ（Ｓ１）の全ての浮遊ゲートトランジスタのソース電極またはドレイン電極に正の消去電圧（ＶＥＲ＋）を印加する動作とを有するセクタ内の少なくとも一つのページ（Ｐｉ）のデータを消去する消去工程を備えたページ消去可能なフラッシュメモリの制御方法であって、消去工程は、消去すべきページ以外の少なくとも一つのページを構成する浮遊ゲートトランジスタのゲートに対して正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）を印加する動作をさらに有し、所定のページを構成する浮遊ゲートトランジスタの各ゲートに対して第一の読出し電圧（ＶＲＥＡＤ）を印加することにより所定のページのデータの読出しを行う第一の読出し動作と、所定のページを構成する浮遊ゲートトランジスタの各ゲートに対して第二の読出し電圧（ＶＶＲＦＹ）を印加することにより所定のページの読出しを行う第二の読出し動作と、所定のページに対する第一の読出し動作と第二の読出し動作とのそれぞれの読出し動作の読出し結果（Ｗ１，Ｗ２）が互いに異なる場合に、所定のページを構成する浮遊ゲートトランジスタに対してデータの再プログラムを行う動作とを有する、フラッシュメモリの少なくとも一つのページの制御を行う制御工程を備えている。
【００１５】
また、本発明のページ消去可能なフラッシュメモリの制御方法において、第二の読出し電圧（ＶＶＲＦＹ）は、第一の読出し電圧（ＶＲＥＡＤ）より高く設定され、第一の読出し電圧（ＶＲＥＡＤ）は、フラッシュメモリの通常の読出し工程の間に印加される所定の読出し電圧と同じに設定されるとともに、所定のページを構成する浮遊ゲートトランジスタは、第一の読出し電圧（ＶＲＥＡＤ）が印加されて読出されたデータに基づいて再プログラムされるようにしている。
【００１６】
また、本発明のページ消去可能なフラッシュメモリの制御方法において、正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）は、正の消去電圧（ＶＥＲ＋）より低く設定されるようにしている。
【００１７】
また、本発明のページ消去可能なフラッシュメモリの制御方法において、所定のページを選択するページ選択信号（ＳＥＬｉ）をそれぞれ受信し、受信したページ選択信号とフラッシュメモリのモードとに応じて所定のページを構成する浮遊ゲートトランジスタの各ゲートに対して、所定の電圧を印加する複数の電圧アダプタ回路（ＡＤｉ）をフラッシュメモリに提供する工程を備えるとともに、電圧アダプタ回路（ＡＤｉ）により、ページ選択信号が所定のページを非選択とする信号に一致する第一の値（“０”）を有するとともに、フラッシュメモリのモードが消去モード（ＥＲＡＳＥ）である場合、または、ページ選択信号が所定のページを選択とする信号に一致する第二の値（“１”）を有するとともに、フラッシュメモリが消去モード以外の場合、正の電圧（ＶＰＣＸ）を所定のページを構成する浮遊ゲートトランジスタの各ゲートに印加し、ページ選択信号が第二の値（“１”）を有するとともに、フラッシュメモリが消去モードである場合、または、ページ選択信号が第一の値（“０”）を有するとともにフラッシュメモリが消去モード以外の場合、正の禁止電圧（ＶＰＣＸ，ＶＩＮＨＩＢ）より低いバイアス電圧（ＶＰＯＬ）を所定のページを構成する浮遊ゲートトランジスタの各ゲートに印加するようにしている。
【００１８】
また、本発明のページ消去可能なフラッシュメモリの制御方法は、フラッシュメモリのページの消去工程においては負の消去電圧（ＶＥＲ−）に等しいバイアス電圧（ＶＰＯＬ）および正の禁止電圧（ＶＩＮＨＩＢ）に等しい正の電圧（ＶＰＣＸ）が電圧アダプタ回路（ＡＤｉ）に印加され、フラッシュメモリのワードの読出し工程においてはグランド電位（ＧＮＤ）に等しいバイアス電圧（ＶＰＯＬ）および読出し電圧（ＶＲＥＡＤ）に等しい正の電圧（ＶＰＣＸ）が電圧アダプタ回路（ＡＤｉ）に印加されるようにしている。
【００１９】
また、本発明のページ消去可能なフラッシュメモリの制御方法は、フラッシュメモリのセクタ内のページの書込みを行った後、セクタのページの数より小さく、１以上の値Ｋによって決定される、当該セクタのＫページを制御するページ制御工程を備えている。
【００２０】
また、本発明のページ消去可能なフラッシュメモリの制御方法において、制御工程は、少なくとも１列からなる浮遊ゲートトランジスタによって構成される不揮発性カウンタ（ＣＭＰＴ）に読込まれたアドレスに対応してフラッシュメモリ内に配置される、少なくとも一つのページに対して適用される。
【００２１】
また、本発明のページ消去可能なフラッシュメモリの制御方法において、不揮発性カウンタは、少なくとも一つのページの制御が完了した後、不揮発性カウンタ内の少なくとも一つの浮遊ゲートトランジスタを、不揮発性カウンタ内の他の浮遊ゲートトランジスタの消去なしにプログラムを行うことにより１ユニット（ＳＨＩＦＴ）だけインクリメントされるが、新たにインクリメントされる浮遊ゲートトランジスタは、不揮発性カウンタの読出し方向に基づいて、直前のインクリメント時にプログラムが行われた浮遊ゲートトランジスタに引き続いて同様の状態にプログラムされるようにしている。
【００２２】
また、本発明のページ消去可能なフラッシュメモリの制御方法は、不揮発性カウンタは、桁上げ順位を有する複数のワード単位の浮遊ゲートトランジスタで構成され、不揮発性カウンタに対応して決定される少なくとも一つの制御すべきページのアドレスの読出し工程は、消去済の浮遊ゲートトランジスタに対応するビットを有する最初のワード（Ｃ［７：０］）が発見されるまで１ワードづつ順番に不揮発性カウンタの各ワードを読出すステップと、不揮発性カウンタにおいて、消去済の浮遊ゲートトランジスタに対応するビットが発見された最初のワードの属する順位を用いて制御すべきページのアドレスの最上位ビット（ａ‘［１８：１１］）を決定するステップと、発見された最初のワードにおいて、消去済の浮遊ゲートトランジスタに対応する最初のビットの順位を用いて制御すべきページのアドレスの最下位ビット（ａ‘［１１：８］）を決定するステップとを備えている。
【００２３】
また、本発明のページ消去可能なフラッシュメモリの制御方法において、不揮発性カウンタを構成する浮遊ゲートトランジスタは不揮発性カウンタ専用のセクタ内に配置され、フラッシュメモリの他のセクタ（Ｓ１−Ｓ８）を構成する浮遊ゲートトランジスタに印加されるプログラム用の電圧が、不揮発性カウンタを構成する浮遊ゲートトランジスタに対して電気的に分離されるようにしている。
【００２４】
また、本発明のページ消去可能なフラッシュメモリの制御方法において、各ページはワード毎に制御され、これら各ワードを制御する制御工程は、第一の読出し電圧（ＶＲＥＡＤ）による所定のワードの第一の読出し動作と、第二の読出し電圧（ＶＶＲＦＹ）による所定のワードの第二の読出し動作と、所定のワードに対する第一の読出し動作と第二の読出し動作とのそれぞれの読出し動作の読出し結果（Ｗ１，Ｗ２）が互いに異なる場合に、所定のワードを構成する浮遊ゲートトランジスタに対してデータの再プログラムを行う動作とを有している。
【０００２５】
さらに、本発明のページ消去可能なフラッシュメモリの制御方法において、正の消去電圧（ＶＥＲ＋）は、浮遊ゲートトランジスタのチャネル（ＣＨＮ）を形成する材料（１）を介して浮遊ゲートトランジスタのソース電極またはドレイン電極に印加されるようにしている。
【００２６】
本発明のページ消去可能なフラッシュメモリは、ページ消去可能なフラッシュメモリ（ＭＥＭ１）であって、各ゲートをワード線（ＷＬｉ）に接続された浮遊ゲートトランジスタからなる複数のページを有するセクタを備えたフラッシュメモリアレイ（ＦＭＡ）と、フラッシュメモリのワード線が接続されるワード線デコーダ（ＸＤＥＣ１）と、消去すべき所定のページを有するセクタを構成する全ての浮遊ゲートトランジスタのソース電極またはドレイン電極に対して正の消去電圧（ＶＥＲ＋）を印加する電源手段（ＶＢ）とを備え、ワード線デコーダ（ＸＤＥＣ１）は、所定のページが消去される場合に所定のページを構成する浮遊ゲートトランジスタの各ゲートに負の消去電圧（ＶＰＯＬ，ＶＥＲ−）を印加する一方、消去の不要な他の少なくとも一つのページを構成する浮遊ゲートトランジスタの各ゲートに正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）を印加する電圧アダプタ回路（ＡＤｉ）を備えるとともに、所定のページを構成する浮遊ゲートトランジスタの各ゲートに対して第一の読出し電圧（ＶＲＥＡＤ）を印加することにより所定のページのデータを読出す第一の読出し動作を行い、所定のページを構成する浮遊ゲートトランジスタの各ゲートに対して第二の読出し電圧（ＶＶＲＦＹ）を印加することにより所定のページの読出しを行う第二の読出し動作を行い、さらに所定のページに対する第一の読出し動作と第二の読出し動作とのそれぞれの読出し動作の読出し結果（Ｗ１，Ｗ２）が互いに異なる場合に、所定のページを構成する浮遊ゲートトランジスタに対してデータの再プログラム動作を行うように設定された、フラッシュメモリの少なくとも一つのページの制御を行う制御手段（ＣＭＰＴ，ＳＲＥＧ，ＣＯＮＶＣ，ＤＥＴＺ，ＬＴ，ＸＤＥＣ１，ＳＡ，ＣＯＭＰ）を備えている。
【００２７】
また、本発明のページ消去可能なフラッシュメモリにおいて、第二の読出し電圧（ＶＶＲＦＹ）は、第一の読出し電圧（ＶＲＥＡＤ）より高く設定され、第一の読出し電圧（ＶＲＥＡＤ）はフラッシュメモリの通常の読出し工程の間に印加される所定の読出し電圧と同じに設定されるとともに、浮遊ゲートトランジスタは、第一の読出し電圧（ＶＲＥＡＤ）が印加されて読出されたデータに基づいて再プログラム動作が行われる。
【００２８】
また、本発明のページ消去可能なフラッシュメモリにおいて、ワード線デコーダ（ＸＤＥＣ１）によって印加される正の禁止電圧（ＶＩＮＨＩＢ，ＶＰＣＸ）は、正の消去電圧（ＶＥＲ＋）より低く設定される。
【００２９】
また、本発明のページ消去可能なフラッシュメモリにおいて、ワード線デコーダ（ＸＤＥＣ１）は、所定のページを選択するページ選択信号（ＳＥＬｉ）をそれぞれ受信し、受信したページ選択信号とフラッシュメモリのモードとに応じて所定のページを構成する浮遊ゲートトランジスタの各ゲートに対して、それぞれ所定の電圧を印加する複数の電圧アダプタ回路（ＡＤｉ）を備え、電圧アダプタ回路（ＡＤｉ）は、ページ選択信号が所定のページを非選択とする信号に一致する第一の値（“０”）を有するとともに、フラッシュメモリのモードが消去モード（ＥＲＡＳＥ）である場合、または、ページ選択信号が所定のページを選択とする信号に一致する第二の値（“１”）を有するとともに、フラッシュメモリが消去モード以外の場合、正の電圧（ＶＰＣＸ）を所定のページを構成する浮遊ゲートトランジスタの各ゲートに印加し、ページ選択信号が、第二の値（“１”）を有するとともに、フラッシュメモリが消去モードである場合、または、ページ選択信号が、第一の値（“０”）を有するとともにフラッシュメモリが消去モード以外の場合、正の禁止電圧（ＶＰＣＸ，ＶＩＮＨＩＢ）より低いバイアス電圧（ＶＰＯＬ）を所定のページを構成する浮遊ゲートトランジスタの各ゲートに印加するようになっている。
【００３０】
また、本発明のページ消去可能なフラッシュメモリは、電圧アダプタ回路（ＡＤｉ）に対し、フラッシュメモリのページの消去工程においては負の消去電圧（ＶＥＲ−）に等しいバイアス電圧（ＶＰＯＬ）および正の禁止電圧（ＶＩＮＨＩＢ）に等しい正の電圧（ＶＰＣＸ）を印加し、フラッシュメモリのワードの読出工程においてはグランド電位（ＧＮＤ）に等しいバイアス電圧（ＶＰＯＬ）および所定の読出し電圧（ＶＲＥＡＤ）に等しい正の電圧（ＶＰＣＸ）を印加する電圧印加手段（ＰＭＰ，ＳＷＰ）を備えている。
【００３１】
また、本発明のページ消去可能なフラッシュメモリにおいて、電圧アダプタ回路（ＡＤｉ）は、正の電圧（ＶＰＣＸ ，ＶＩＮＨＩＢ）とバイアス電圧（ＶＰＯＬ，ＶＥＲ−，ＧＮＤ）とが印加されるとともに、入力信号を反転して出力する反転手段（ＩＮＶ２）と、ページ選択信号（ＳＥＬｉ）とページの消去工程において所定の値を有する消去信号（ＥＲＡＣＥ）とを受信する排他的論理演算機能（ＸＯＲ）を有して反転手段の反転制御を行う反転制御手段とを備えている。
【００３２】
また、本発明のページ消去可能なフラッシュメモリにおいて、制御手段は、フラッシュメモリのセクタ内のページのプログラムを行った後、セクタのページの数より小さく、１以上の値Ｋによって決定される、当該セクタのＫページを制御している。
【００３３】
また、本発明のページ消去可能なフラッシュメモリにおいて、制御手段は、少なくとも１列のワード単位の浮遊ゲートトランジスタによって構成される不揮発性カウンタ（ＣＭＰＴ）と、不揮発性カウンタから少なくとも一つの制御すべきページのアドレスを読出すアドレス読出手段（ＳＲＥＧ，ＣＯＮＶＣ，ＤＥＴＺ）と、少なくとも一つのページの制御が終了した後に不揮発性カウンタのインクリメントを行うインクリメント手段とを備えている。
【００３４】
また、本発明のページ消去可能なフラッシュメモリにおいて、少なくとも一つの制御すべきページのアドレスを読出すアドレス読出手段は、
消去済の浮遊ゲートトランジスタに対応するビットを有する最初のワード（Ｃ［７：０］）が発見されるまで１ワードづつ順番に不揮発性カウンタの各ワードを読出す手段（ＣＤＥＣ，ＳＡ，ＤＥＴＺ，ＣＡＣ）と、不揮発性カウンタにおいて、消去済の浮遊ゲートトランジスタに対応するビットが発見された最初のワードの属する順位を用いて制御すべきページのアドレスの最上位ビット（ａ‘［１８：１１］）を算出する手段（ＣＯＮＶＣ，ＭＵＸ１）と、発見された最初のワードにおいて、消去済の浮遊ゲートトランジスタに対応する最初のビットの順位を用いて制御すべきページのアドレスの最下位ビット（ａ‘［１１：８］）を算出する手段（ＣＡＣ，ＭＵＸ２）とを備えている。
【００３５】
また、本発明のページ消去可能なフラッシュメモリにおいて、不揮発性カウンタをインクリメントするインクリメント手段（ＳＲＥＧ，ＬＴ）は、不揮発性カウンタ内の少なくとも一つの浮遊ゲートトランジスタを、不揮発性カウンタ内の他の浮遊ゲートトランジスタの消去なしにプログラムを行うように設定され、不揮発性カウンタの新たにインクリメントされる浮遊ゲートトランジスタは、不揮発性カウンタの読出し方向に基づいて、直前のインクリメント時に書込まれた浮遊ゲートトランジスタに引き続いて同様の状態に書込まれる。
【００３６】
また、本発明のページ消去可能なフラッシュメモリにおいて、不揮発性カウンタ（ＣＭＰＴ）を構成する浮遊ゲートトランジスタは、フラッシュメモリの他のセクタ（Ｓ１−Ｓ８）を構成する浮遊ゲートトランジスタに印加されるプログラム用の電圧が不揮発性カウンタを構成する浮遊ゲートトランジスタとは電気的に分離されるように、不揮発性カウンタ専用のセクタ内に配置されている。
【００３７】
また、本発明のページ消去可能なフラッシュメモリにおいて、少なくとも一つのページの制御を行う制御手段は、各ページを１ワード毎に制御するように設定され、所定のワードに対する制御は、第一の読出し電圧（ＶＲＥＡＤ）を印加することによる所定のワードの第一の読出し動作と、第二の読出し電圧（ＶＶＲＦＹ）を印加することによる所定のワードの第二の読出し動作と、所定のワードに対する第一の読出し動作と第二の読出し動作とのそれぞれの読出し結果（Ｗ１，Ｗ２）を比較する比較動作と、それぞれの読出し結果が互いに異なる場合に、所定のワードを構成する浮遊ゲートトランジスタに対してデータの再プログラムを行う動作とが行われるように制御する。
【００３８】
さらに、本発明のページ消去可能なフラッシュメモリにおいて、正の消去電圧（ＶＥＲ＋）は、浮遊ゲートトランジスタのチャネル（ＣＨＮ）を形成する材料（１）を介して浮遊ゲートトランジスタのソース電極またはドレイン電極に印加されている。
【００３９】
【発明の実施の形態】
（フラッシュメモリの１ページの選択的消去）
図２は、チャネル消去方法に基づく消去を行う場合の、２つのＮＭＯＳ型浮遊ゲートトランジスタＦＧＴｉ、ＦＧＴｉ＋１の断面図である。浮遊ゲートトランジスタ（以降トランジスタとする）ＦＧＴは、いわゆる“三重ウェル”と呼ばれる技術に基づいて製造されるが、このことは、トランジスタのチャネルを構成する材料はＰ型基板３の中に埋め込まれたＮ型ウェル２に配置されたＰ型ウェル１であることを意味する。ウェル１は、従って基板３とは電気的に絶縁されるとともに、Ｐ＋型接触を介して電源電圧ＶＢが印加され、基板３はグランドに接続されている。
【００４０】
各トランジスタのゲートＧは、微細な酸化層ＯＸ１を介してウェル１上に配置された浮遊ゲートＦＧを備え、別の酸化層ＯＸ２を介して浮遊ゲートＦＧ上に配置されたコントロールゲートＣＧを備えている。各層の厚さは、実際には図で示すためには判別できない程薄い。各トランジスタのチャネル領域ＣＨＮは、酸化層ＯＸ１の下に展設され、ウェル１に埋め込まれたＮ＋型の、ソース領域またはドレイン領域によって境界を定められている。
【００４１】
各トランジスタＦＧＴｉ、ＦＧＴｉ＋１が消去される場合、ウェル１には正の電圧ＶＢ、例えば８Ｖが印加され、７．５Ｖオーダーの消去電圧ＶＥＲ＋が、ダイオードとして模式的に図示されるような順方向のチャネル／ドレイン接合を介してトランジスタのソースＳに誘起する。消去電圧ＶＥＲ＋は、ドレイン領域にも誘起され、カラムデコーダ（図示せず）によってハイインピーダンスとなることもある。
【００４２】
従来の技術において、ワード線デコーダを禁止状態にすることにより、正の消去電圧ＶＥＲ＋の印加は、負の消去電圧ＶＥＲ−と連動して一つのセクタの全トランジスタのゲートに印加されるが、これにより同一セクタ、即ち同一のウェル１の中に形成されたチャネル上の、一セクタ分の全トランジスタを同時に消去することになる。
【００４３】
選択的なページ消去を実現するための本発明の方法は、正の消去電圧ＶＥＲ＋をそのままか、または一部減衰させて生成される電圧である正の禁止電圧ＶＩＮＨＩＢを、消去の不要なトタンジスタのゲートに印加することである。
【００４４】
一つの例として、トランジスタＦＧＴｉ、ＦＧＴｉ＋１がプログラムされる場合、消去すべきトランジスタＦＧＴｉはワード線ＷＬｉに接続され、消去の不要なトランジスタＦＧＴｉ＋１はワード線ＷＬｉ＋１に接続される。本発明によれば、トランジスタＦＧＴｉには各ゲートに正の禁止電圧ＶＩＮＨＩＢが印加されると同時に、トランジスタＦＧＴｉ＋１には各ゲートに負の消去電圧ＶＥＲ−が印加される。禁止電圧ＶＩＮＨＩＢは、０Ｖから８Ｖの範囲であるが、以下からわかるように、４Ｖから５Ｖ以下の電源が印加されているワード線デコーダからの分圧が可能なように、４Ｖオーダーの電圧が好ましい。禁止電圧ＶＩＮＨＩＢは、消去電圧ＶＥＢ＋から全部または一部を分圧するようにして生成され、トランジスタＦＧＴｉ＋１の擬似消去に対応するようになっている。
【００４５】
実際に、７．５Ｖオーダーの消去電圧ＶＥＢ＋に対して４Ｖオーダーの禁止電圧ＶＩＮＨＩＢを用いると、トランジスタＦＧＴｉ＋１に対する全てのストレスが取り除かれるので、トランジスタＦＧＴｉに対して消去動作が長期間にわたり繰り返されても、トランジスタＦＧＴｉ＋１の擬似消去を招くことはない。しかしながら、禁止電圧ＶＩＮＨＩＢを４Ｖより低い、例えば１Ｖから２Ｖオーダーにすると、トランジスタＦＧＴｉ＋１および一般的にソース電極に消去電圧が印加される同一セクタの他のトランジスタの消去動作が緩慢になってしまう。これらの欠点を克服できる、メモリセルの制御およびリフレッシュ方法について以下に記述する。
【００４６】
図３Ａは、Ｎ型ウェルの中に埋め込まれたＰ型ウェルによって形成された２つのセクタＳ１、Ｓ２を有するフラッシュメモリにおける本発明の方法の実施例を示す。各セクタのトランジスタのドレインは、ビット線ＢＬｊ，ＢＬｊ’と接続され、カラムデコーダ（図示せず）によって制御され、トランジスタの各ゲートは、ワード線ＷＬｉ，ＷＬｉ’と接続され、ワード線デコーダＸＤＥＣ１によって制御される。各セクタの同一階層のビット線のそれぞれの電気的分離、例えばセクタＳ１のビット線ＢＬｊとセクタＳ２のビット線ＢＬｊとの電気的分離は、図には示されていないが、従来と同様に個別のデコーディングをすることによって確保されている。
【００４７】
次に、例えばワード線ＷＬｉに接続されるセクタＳ１のページＰｉを、セクタＳ１の他のページまたはセクタＳ２の他のページを消去することなしに消去する消去工程の場合を想定する。セクタＳ１のウェルは、数Ｖの電圧ＶＢ、例えば前述のように８Ｖ程度の電圧が印加されており、正の消去電圧ＶＥＲ＋はセクタＳ１の全トランジスタのソース電極に現れる。本発明によれば、ワード線デコーダＸＤＥＣ１は、負の消去電圧ＶＥＲ−を消去すべきワード線ＷＬｉに印加し、セクタＳ１の他の全てのワード線ＷＬｉ’に禁止電圧ＶＩＮＨＩＢを印加する。従って、ページＰｉのトランジスタのみが消去され、セクタＳ１の他のページのトランジスタに対する電気的ストレスは、既に説明したように、無視することができる。
【００４８】
同時に、セクタＳ２において、全てのビット線ＢＬｊ，ＢＬｊ’はハイインピーダンスになり（この状態は前述のような個別のデコーディングによって得られる）、全ワード線ＷＬは０Ｖ（ＧＮＤ）に、セクタＳ２のウェルもグラウンド（ＧＮＤ）に接続される。従って、セクタＳ２のトランジスタは、セクタＳ１に現れる消去電圧からは電気的に完全に分離されることになる。
【００４９】
本発明の方法によれば、同一セクタの一つまたはそれ以上のページを消去されないように保護した状態のまま、そのセクタのいくつかのページを同時に消去できることがわかる。しかしながら、以下に述べるように、消去工程のサイクルは、当該セクタの他のページの消去なしには１回につき１ページのみ可能であることに注意すべきであり、これは一般的に改善例の実現が望まれていることである。
【００５０】
本発明のフラッシュメモリによれば、ページ消去の後のワードのプログラムプロセスは、図３Ｂに示すように、直前の実施内容に基づいて実行される。即ち、プログラムすべきトランジスタのドレインには、該当するビット線ＢＬｊを介して４Ｖから６Ｖの電圧Ｖｐｐ１が印加され、トランジスタのゲートには該当するワード線ＷＬｉを介して１０Ｖから１２Ｖのオーダーの電圧Ｖｐｐ２が印加され、該当するワードがプログラムされる。該当するセクタに対応するウェルにはグランド電位が印加される（ＶＢ＝ＧＮＤ）。電圧Ｖｐｐ１および電圧Ｖｐｐ２が印加されるトランジスタはオンとなり、実行期間中は高電位にバイアスされている。プログラム電流はかなり多いので、ごく少数の、一般的に８個のトランジスタ、即ち１バイトで全ビットがゼロの値を有するトランジスタのみが同時にプログラムされる。プログラムすべきワードとは異なるワードのビット線ＢＬｊ’は、ハイインピーダンスとなり、プログラムすべきワードが配置されたページとは異なるページのワード線ＷＬは０Ｖ（ＧＮＤ）に維持される。隣接するセクタＳ２は、全てのビット線がハイインピーダンス（ＨＺ）とされ、全てのワード線ＷＬは０Ｖに維持される。
【００５１】
（ワード線に関する本発明の観点）
本発明の方法を採用する場合、消去すべきページＰｉに一致するワード線ＷＬｉに負の電圧ＶＥＲ−を選択的に印加し、該当するセクタ以外のワード線ＷＬｉ’に対して電圧ＶＩＮＨＢを印加することが可能なワード線デコーダＸＤＥＣ１を装備する必要がある。
【００５２】
しかしながら、従来のワード線デコーダは、目的とするアドレスのワード線に対して負の電圧ＶＥＲ−を選択的に印加したり、消去すべきセクタの全てのワード線を電圧ＶＥＲ−が印加された状態にしたりすることはできない。
【００５３】
（従来の負電圧ワード線に関する注意点）
図４は、従来のワード線デコーダＸＤＥＣを示しているが、ワード線デコーダＸＤＥＣはプリデコーダ１０（ＰＲＥＤＥＣ）および複数のポストデコーダ１１（ＰＯＳＴＤＥＣｉ）を備えている。図では階層ｉの一つのポストデコーダ１１のみを示している。プリデコーダ１０は、入力端子にページ選択のアドレス信号ＡＤＲを受信するとともに、制御すべきワード線の数に等しい出力端子をそれぞれ備えている。これらの各出力端子に対し、プリデコーダ１０は選択信号ＬＸ、ＬＹ、ＬＺをそれぞれ出力し、階層ｉのポストデコーダ１１に入力される。ポストデコーダ１１は、該当する各階層に対応するワード線ＷＬｉに対して選択信号ＳＥＬｉを出力する。
【００５４】
各ポストデコーダ１１は、入力部に３つのＮＭＯＳトランジスタＴ１、Ｔ２、Ｔ３を直列に接続してプルダウン部を形成するＮＡＮＤゲートを備えている。出力ノードを正の電圧ＶＰＣＸにプルアップするＮＡＮＤゲートのプルアップ部は、電圧ＶＧで駆動されるＰＭＯＳトランジスタによって形成される。ＮＭＯＳトランジスタＴ１、Ｔ２、Ｔ３の各ゲートは、それぞれ選択信号ＬＸ、ＬＹ、ＬＺによって駆動される。これらの選択信号の値により、ＮＡＮＤゲートは“１”（ＶＰＣＸ）または“０”（ＧＮＤ）に等しい信号ＮＳＥＬｉを出力する。信号ＮＳＥＬｉは、反転ゲートに入力される。反転ゲートは、ＮＭＯＳトランジスタＴ５とＰＭＯＳトランジスタＴ６とで構成されており、電圧ＶＰＣＸによってバイアスされている。反転ゲートの出力ノードは、電圧ＶＰＣＸ（ロジック“１”）または０Ｖ（ロジック“０”）のいずれかとなる選択信号ＳＥＬｉを出力する。
【００５５】
電圧ＶＰＣＸは、読出しモードでは読出し電圧ＶＲＥＡＤに等しく、プログラムモードではプログラミング電圧ＶＰＰ２に等しい。消去モードにおいて、負の消去電圧ＶＥＲ−は、トランジスタＴ７のドレインに印加されており、ダイオード接続されたこのＰＭＯＳトランジスタＴ７を介して出力される。トランジスタＴ７のソースは反転ゲートＴ５／Ｔ６の出力ノードに接続されている。ＮＭＯＳトランジスタＴ５を介してリーク電流がグランドに流れるのを防止するために、ＰＭＯＳ絶縁トランジスタＴ８が、反転ゲートＴ５／Ｔ６の出力ノードとトランジスタＴ５のドレインとの間に配置されている。トランジスタＴ８は、負の電圧ＶＤＥＰによって駆動されている。
【００５６】
負の消去電圧ＶＥＲ−がポストデコーダ１１に印加される場合、反転ゲートＴ５／Ｔ６はハイインピーダンス状態に保持され（トランジスタＴ４はオン）、ポストデコーダ１１の動作は禁止状態になる。従って、デコーダＸＤＥＣの全ポストデコーダ１１は、負の電圧ＶＥＲ−を出力するが、これによりセクタ中の全てのページが消去されることになる。
【００５７】
（本発明によるワード線デコーダの例）
図５は、本発明によるワード線デコーダＸＤＥＣ１を示す。ワード線デコーダＸＤＥＣ１は、アドレス信号ＡＤＲによって指定されるワード線ＷＬｉに対して負の電圧ＶＥＲ−を選択的に印加すると同時に、セクタ内の他のワード線に対して禁止電圧ＶＩＮＨＢを印加することができるようになっている。なお、図に示すワード線デコーダＸＤＥＣ１は、一つのセクタのワード線を駆動すると仮定した状態を示している。従って、このワード線デコーダの構造は、数セクタからなるメモリにおいては、他のセクタで発生するプログラミングや消去動作に無関係のセクタに属するワード線デコーダＸＤＥＣ１を禁止状態にするためには複数多重化される必要がある。
【００５８】
ワード線デコーダＸＤＥＣ１は、前述のプリデコーダＰＲＥＤＥＣと、入力したアドレス信号ＡＤＲに基づいてページ選択信号ＳＥＬ０，ＳＥＬ１，…ＳＥＬｉ…ＳＥＬＮをそれぞれ出力する複数のポストデコーダＰＯＳＴＤＥＣとによって構成される、従来型と同様のデコーディング手段２０を備えている。ここでポストデコーダは正電圧型であり、図４に示されるポストデコーダ１１に対応しているが、トランジスタＴ７とＴ８とは削除されている。デコーディング手段２０は電圧ＶＰＣＸが印加されており、従って出力される選択信号ＳＥＬｉは電圧ＶＰＣＸまたは０Ｖのいずれかに等しい値となる。
【００５９】
本発明によれば、ワード線デコーダＸＤＥＣ１は、複数の電圧アダプタ回路ＡＤ０，ＡＤ１，…ＡＤｉ，…ＡＤＮを備えており、それぞれ選択信号ＳＥＬ０，ＳＥＬ１，…ＳＥＬｉ…ＳＥＬＮを入力端子に受信し、電圧ＶＷＬ０，ＶＷＬ１，…ＶＷＬｉ，…ＶＷＬＮをフラッシュメモリアレイのワード線ＷＬ０，ＷＬ１，…ＷＬｉ，…ＷＬＮに出力している。この電圧は、実行されるオペレーションおよび入力端子に受信した選択信号ＳＥＬｉに基づいて正、負、またはゼロのいずれかの値となる。各電圧アダプタ回路ＡＤｉは、他の入力端子に、例えばページ消去モードでは“１”の値になる消去信号ＥＲＡＳＥが入力され、電源として電圧ＶＰＣＸおよび電圧ＶＰＯＬが印加されている。
【００６０】
電圧ＶＰＣＸは、読出しモードでは読出し電圧ＶＲＥＡＤに等しく、プログラミングモードではプログラミング電圧ＶＰＰ２に等しく、消去モードでは禁止電圧ＶＩＮＨＢに等しくなるように設定される。さらに、電圧ＶＰＯＬは、消去モードでは負の消去電圧ＶＥＲ−に等しく、メモリの他のオペレーションモードでは０Ｖに等しくなるように設定される。電圧ＶＰＯＬは、例えば消去信号ＥＲＡＳＥによって駆動される２入力のスイッチＳＷＰによって切り替えられる。スイッチＳＷＰの一つの入力端子にはチャージポンプＰＭＰによって電圧ＶＥＲ−が印加され、スイッチの他の入力端子はグランドに接続される。消去信号ＥＲＡＳＥがオン１となる場合、スイッチＳＷＰは電圧ＶＥＲ−を出力する。消去信号ＥＲＡＳＥがオフ０となる場合、スイッチＳＷＰは電圧ＶＰＯＬの配線をグランド（ＧＮＤ）に接続する。
【００６１】
各電圧アダプタ回路ＡＤｉの転送機能は、下記の表１に記述される（信号ＣＯＭおよびＮＣＯＭは以下に記述される中間的な信号である）。消去モード（消去信号ＥＲＡＳＥ＝１）においてワード線ＷＬｉに印加される電圧ＶＷＬｉは、もしワード線が選択される場合（消去信号ＳＥＬｉ＝１）はＶＥＲ−に等しく、もしワード線が非選択の場合（消去信号ＳＥＬｉ＝０）はＶＩＮＨＢに等しくなることがわかる。消去モード以外の場合（消去信号ＥＲＡＳＥ＝０）、選択されたワード線ＷＬｉ（消去信号ＳＥＬｉ＝１）に印加される電圧ＶＷＬｉは電圧ＶＰＣＸに等しくなり、これは実行される処理により、読出し電圧ＶＲＥＡＤまたは消去電圧ＶＰＰ２に利用され、一方、非選択のワード線ＷＬｉ（消去信号ＳＥＬｉ＝０）に印加される電圧はゼロになる。
【００６２】
【表１】
2004514238.tif 000003
【００６３】
図６は本発明の電圧アダプタ回路ＡＤｉの一実施例を示す。電圧アダプタ回路ＡＤｉは排他的論理和型のゲートＸＯＲ１を備え、選択信号ＳＥＬｉと消去信号ＥＲＡＳＥを入力端子に受信し、信号ＣＯＭを出力する。信号ＣＯＭは、反転ゲートＩＮＶ１に入力され、反転ゲートＩＮＶ１は信号ＮＣＯＭを出力する。ゲートＸＯＲ１とゲートＩＮＶ１は電圧ＶＰＣＸが印加され、信号ＣＯＭとＮＣＯＭの値は、オン“１”となる場合、電圧ＶＰＣＸと等しくなる。信号ＣＯＭと信号ＮＣＯＭは、駆動手段３０に入力され、その出力は反転手段３１を制御している。
【００６４】
駆動手段３０は、並列する２つの分岐部を備えており、それぞれの分岐部はＰＭＯＳトランジスタＴ１０、Ｔ１２と、それぞれ直列に接続されるＮＭＯＳトランジスタＴ１１、Ｔ１３を備えている。トランジスタＴ１０、Ｔ１２のドレインは電圧ＶＰＣＸが印加されると同時に、トランジスタＴ１１、Ｔ１３のソースは電圧ＶＰＯＬが印加されるが、これらはグランド電位ＧＮＤまたは既に述べたように負の消去電圧ＶＥＲ−に等しくすることができるようになっている。分岐部Ｔ１２／Ｔ１３の中点は、トランジスタＴ１１のゲートに接続され、分岐部Ｔ１０／Ｔ１１の中点は、トランジスタＴ１３のゲートに接続されている。
【００６５】
反転手段３１は、ＮＭＯＳトランジスタＴ１５と、それと直列接続されるＰＭＯＳトランジスタＴ１４とで構成され、トランジスタＴ１４のソースには電圧ＶＰＣＸが印加され、トランジスタＴ１５のソースには電圧ＶＰＯＬが印加されている。各トランジスタのゲートＴ１４、Ｔ１４は、分岐部の中点Ｔ１２／Ｔ１３に接続されて駆動され、反転手段の分岐部Ｔ１４／Ｔ１５の中点からは電圧ＶＷＬｉが出力されるようになっている。
【００６６】
ＮＭＯＳトランジスタＴ１１、Ｔ１３、Ｔ１５はＰ型ウェルに形成され、前述のように３重ウェル技術に基づいて、基板とはＮ型ウェルによって絶縁されている。
【００６７】
電圧アダプタ回路ＡＤｉの処理について、前述の表１を用いて説明する。電圧ＶＰＯＬをプルダウン電圧として入力する駆動手段３０は、トランジスタＴ１５のドレイン（ソース）に電圧ＶＥＲ−（ＶＰＯＬ＝ＶＥＲ−）が印加される場合、電圧ＶＥＲ−に等しいブロッキング電圧が反転手段３１のトランジスタＴ１５のゲートに印加されるように働き、またはトランジスタＴ１５のドレイン（ソース）がグランドに接続される場合（ＶＰＯＬ＝ＧＮＤ）、０Ｖに等しいブロッキング電圧が反転手段３１のトランジスタＴ１５のゲートに印加されるように働く。
【００６８】
（メモリセルの制御とリフレッシュ）
前述のように、禁止電圧を低くすると、メモリセルの消去はゆっくり行われる。しかし、実際には技術的な理由から、４Ｖよりも低い、１Ｖから２Ｖオーダーの禁止電圧を用いる本発明の方法を採用するほうが有利である。
【００６９】
この欠点を克服するため、本発明の一つの方法は、ページの書込みを行った後、メモリのＫページ分のトランジスタを読出し制御して、必要に応じて読出し制御されたトランジスタのレフレッシュを行うことである。“ページの書込み”とは、ページの消去サイクル（“１”を全体的に書込むこと）、またはページの消去／プログラミングサイクル（“１”を全体的に書込み、続いてページ内のメモリセルの全部または一部に個別に“０”を書込むこと）を意味している。
【００７０】
リフレッシュ制御されるページの数値Ｋは、メモリの全ページ数より小さいほうが有利で、本発明の実施例においては、１に等しいものとしている。各書込み後にリフレッシュ制御されるＫページは、メモリの全ページをゆっくり制御してもよいように、先行する書込みサイクルの間に制御されるＫページとは異なる領域にあるものでなければならない。
【００７１】
本発明におけるオプションとして有利な別の方法は、リフレッシュ制御すべきページのアドレスを、各制御の後に１ユニットづつインクリメントされる不揮発性カウンタを用いることにより管理することである。不揮発性カウンタは、フラッシュメモリアレイの浮遊ゲートトランジスタを用いて構成されている。この方法において、メモリの最終アドレスに到達した場合、不揮発性カウンタをゼロにすることでメモリの第一ページに戻れるので、メモリの全ページの周期的なチェックが可能となっている。
【００７２】
数セクタを有するメモリにおいて、このような不揮発性カウンタを各セクタ用または全セクタ用に設けることができる。このような不揮発性カウンタを設ける場合、不揮発性カウンタ自身の浮遊ゲートトランジスタの保守寿命の問題を引き起こすことがある。実際、もし、ページのプログラム動作、即ち書込み動作毎に各不揮発性カウンタの消去と新アドレスの書込みとが行われるとすると、不揮発性カウンタが１セクタに割当てされるか、全セクタに割当てされるかにかかわらず、消去と書込みの回数は多大なものとなる。この問題を解決するため、本発明では、インクリメント毎の不揮発性カウンタのトランジスタの書込み処理を含むカウンタ管理モードを提案する。この方法によれば、不揮発性カウンタがゼロにリセットされる場合を除いて、不揮発性カウンタ内の他のトランジスタが消去や書込みを無駄に繰返されることはない。即ち、カウント動作はトークン方式で行われ、一旦使用されたトークンは再利用できない。制御すべきページのアドレスは、次に使用されるトークンの順位、即ち、不揮発性カウンタの読出し方向に基づいて最初に出現した消去済の未書込みトランジスタの順位によって決定される。全てのトークンが使用されると、不揮発性カウンタは全消去され、最初のトークンからカウントがスタートする。
【００７３】
（メモリセルの制御動作とリフレッシュ動作を備えたページ消去可能なフラッシュメモリの実施例）
図８は、本発明による選択的消去方法と、本発明によるメモリセルの制御動作とリフレッシュ動作を行う方法とを組み込んだ、フラッシュメモリＭＥＭ１のブロック図を示す。フラッシュメモリＭＥＭ１は、ここでは８つのセクタＳ１〜Ｓ８と本発明による不揮発性カウンタＣＭＰＴを構成する予備セクタとを含む、メモリアレイＦＭＡ（フラッシュメモリアレイ）を備えている。各セクタＳ１〜Ｓ８は、３重ウェル技術により互いに絶縁されており、２５６のワード線ＷＬｉ、およびそれぞれ８ビットの２５６ワード（バイト）、即ち２０４８のビット線を有する。従って、メモリはトータル２０４８ページを有し、８セクタの中に配分され、４Ｍｂｉｔｓの記憶容量を提供している。
【００７４】
ここで、不揮発性カウンタＣＭＰＴは、一つのワード線のみを備え、８セクタＳ１〜Ｓ８のページを制御するための専用構成となっている。不揮発性カウンタＣＭＰＴは２０４８ビットを含み、トークン方式に基づいて不揮発性カウンタの１ビットが１ページを指定できるように割り当てられている。
【００７５】
さらに、メモリは本発明によるワード線デコーダＸＤＥＣ１に対応しており、消去電圧ＶＥＲ−または禁止電圧ＶＩＮＨＢをワード線ＷＬｉに印加することができる。不揮発性カウンタＣＭＰＴのアドレッシングは、ワード線デコーダＸＤＥＣ１を自動的に禁止状態にする信号ＳＥＬＣによって活性化される特定デコーダＣＤＥＣによって制御される。
【００７６】
フラッシュメモリＭＥＭ１は、またカラムデコーダＹＤＥＣ、プログラミング抵抗ＬＴ、読出し回路ＳＡ、列アドレスカウンタＲＡＣ、カラムアドレスカウンタＣＡＣも備えている。
【００７７】
カラムデコーダＹＤＥＣは、メモリアレイＦＭＡの２０４８本のビット線と接続される２０４８個の入出力端子と、プログラミング抵抗ＬＴおよび読出し回路ＳＡと接続される８個の入出力端子とを備えている。
【００７８】
プログラミング抵抗ＬＴは、従来と同様にメモリアレイのプログラムすべきバイトを有効にさせる８つの高電圧ラッチ（図示せず）を備えており、各ラッチはカラムデコーダＹＤＥＣの８つの入出力端子と、８ビットのデータバスＤＴＢとにそれぞれ接続されている。プログラミング抵抗ＬＴは、信号ＬＯＡＤを受信するとデータバスＤＴＢ上に１バイト書込み、信号ＰＲＯＧを受信するとその出力端子に（ロードされたバイトの各ビットの値に基づいて）プログラミング電圧ＶＰＰ１を印加する。
【００７９】
読出し回路ＳＡは、信号ＲＥＡＤによって活性化されるが、従来例と同様に８個のセンスアンプを備えている（図示せず）。読出し回路ＳＡは、カラムデコーダＹＤＥＣの８個の入出力端子、さらに出力端子がデータバスＤＴＢと接続されている。
【００８０】
カウンタＲＡＣ（列アドレスカウンタ）は、入力端子にアドレスデータバスＡＤＢ上に現れる最上位アドレスの１１ビットａ［１８：８］を受信し、これらのアドレスビットをワード線デコーダＸＤＥＣ１へ出力する。列アドレスカウンタＲＡＣは、信号ＬＯＡＤ１によりアドレスビットをロードするように駆動され、信号ＩＮＣ１によってインクリメントされる。インクリメントの結果、オーバーフローが発生すると信号ＯＶＦ１を出力する。最上位アドレスビットａは、それぞれ２つの入力端子を有する２つのマルチプレクサＭＵＸ１、ＭＵＸ２を介して列アドレスカウンタＲＡＣへ出力される。より詳細には、列アドレスカウンタＲＡＣは、アドレスデータバスＡＤＢに第一の入力端子が接続されているマルチプレクサＭＵＸ１を介して、入力端子ｉｎ［１０：８］に３アドレスビットａ［１０：８］を受信し、同様にアドレスデータバスＡＤＢに接続されているマルチプレクサＭＵＸ２を介して、入力端子ｉｎ［１８：１１］に８アドレスビットａ［１８：１１］を受信する。マルチプレクサＭＵＸ１、ＭＵＸ２は、以下に説明する信号ＭＯＤＥによって駆動される。
【００８１】
カウンタＣＡＣ（カラムアドレスカウンタ）は、アドレスデータバスＡＤＢに接続されている入力端子ｉｎ［７：０］に最下位アドレスの８ビットａ［７：０］を受信する。カラムアドレスカウンタＣＡＣの出力端子は、マルチプレクサＭＵＸ２の第二の入力端子に接続されており、アドレスビットａ［７：０］をカラムデコーダＹＤＥＣの入力端子に出力する。カラムアドレスカウンタＣＡＣは、信号ＬＯＡＤ２、およびインクリメント信号ＩＮＣ２によって駆動され、条件に応じてオーバーフロー信号ＯＶＦ２を出力する。
【００８２】
フラッシュメモリＭＥＭ１は、また並列の入出力端子を有するシフトレジスタＳＲＥＧ、変換回路ＣＯＮＶＣ、ゼロ検出器ＤＥＴＺ、バッファＢＵＦＦ１、論理比較器ＣＯＭＰ、シーケンサＳＥＱを備えている。
【００８３】
シフトレジスタＳＲＥＧは、入力端子がデータバスＤＴＢに接続され、出力端子は変換回路ＣＯＮＶＣの入力端子およびデータバスＤＴＢに接続されている。シフトレジスタＳＲＥＧは、シフト信号ＳＨＩＦＴによって駆動され、その内容が右シフトの結果、値００Ｈに到達するとオーバーフロー信号ＯＶＦＣを出力する。
【００８４】
変換回路ＣＯＮＶＣは、ハードロジック回路であり、以下に説明するデコード動作を実行する。この出力端子はマルチプレクサＭＵＸ１の第二の入力端子に接続されている。
【００８５】
ゼロ検出器ＤＥＴＺは、入力端子がデータバスＤＴＢに接続され、データバスＤＴＢに００Ｈに等しいバイトデータが出現した時にオン１となる信号ＤＴＺを出力する。
【００８６】
バッファＢＵＦＦ１は、その入力端子がデータバスＤＴＢに接続され、その出力信号は論理比較器ＣＯＭＰの一方の入力端子に出力される。論理比較器ＣＯＭＰの他方の入力端子はデータバスＤＴＢに接続されている。バッファＢＵＦＦ１は、ロード信号ＢＬＯＡＤを受信するとデータをロードする。データバスＤＴＢ上に存在するデータＷ２がバッファＢＵＦＦ１の出力端子に読出されるデータＷ１と等しい場合に、論理比較器ＣＯＭＰは信号ＤＯＫ（“データＯＫ”）を出力する。
【００８７】
最後に、ハードロジック、または、例えばマイクロコントローラのようなマイクロプロセッサシーケンサＳＥＱが、前述の全ての制御信号の送信を制御するとともに、前述の各エレメントから送られる全ての信号の受信を制御している。
【００８８】
フラッシュメモリＭＥＭ１は、読出し動作、プログラム動作、および消去動作の期間は従来と同様の動作するが、これら実行すべき処理はオペレーションコードＣＯＤＥ［ＯＰ］の形式でシーケンサに格納されている。信号ＭＯＤＥがオン１で、マルチプレクサＭＵＸ１，ＭＵＸ２がアドレスデータバスＡＤＢを列アドレスカウンタＲＡＣのそれぞれの入力ｉｎ［１０：８］とｉｎ［１８：１１］に接続されると、最上位のアドレスビットが列アドレスカウンタＲＡＣの入力端子に入力され、最下位のアドレスビットがカラムアドレスカウンタＣＡＣの入力端子に入力される。本発明によれば、アドレス指定されるページａ［１８：８］は当該ページのトランジスタのゲートに電圧ＶＥＲ−を印加することにより消去でき、同時に当該セクタの他のページのトランジスタには禁止電圧ＶＩＮＨＩＢ（ＶＰＣＸ）が印加されるようになっている。同時に、電圧ＶＢが消去すべきページが配置されている当該セクタのウェルに印加され、ソース電極には電圧ＶＥＲ＋が印加される。
【００８９】
ページが消去されると、シーケンサＳＥＱは制御すべきページのアドレスを決定するために不揮発性カウンタＣＭＰＴの読出し手順をトリガする。この目的のために、シーケンサは信号ＳＥＬＣによりデコーダＣＤＥＣを活性化し、カラムアドレスカウンタＣＡＣをゼロにセットし、読出し回路ＳＡ（信号ＲＥＡＤ）を活性化する。不揮発性カウンタＣＭＰＴの第１バイトは読出し回路ＳＡによりデータバスＤＴＢに出力される。もし、ゼロ検出器ＤＥＴＺの出力端子での信号ＤＴＺがオン１の場合、これはカウンタＣＭＰＴに読出された第１バイトが全てゼロであることを意味する。言い換えると、これは不揮発性カウンタＣＭＰＴの第１バイトを構成する浮遊ゲートトランジスタは全て書込み済であることを意味する。従ってシーケンサはカラムアドレスカウンタＣＡＣを１ユニット分インクリメントし、次々に信号ＤＴＺがゼロになるまでこれを繰り返す。信号ＤＴＺがゼロになると、シーケンサはバイト中にオン１のビットが少なくとも一つ存在することを知るが、これは消去済で未書込みのトランジスタが見つかったことに対応する。これは不揮発性カウンタＣＭＰＴの中の最初のノンゼロバイトである。
【００９０】
ノンゼロバイトのビットｃ［７：０］は、シフトレジスタＳＲＥＧにロードされ、変換回路ＣＯＮＶＣの入力端子に入力される。変換回路ＣＯＮＶＣは制御すべきページアドレスの最下位ビットａ’［１０：８］をマルチプレクサＭＵＸ１を介して列アドレスカウンタＲＡＣの入力ｉｎ［１０：８］に出力する。ノンゼロバイトのビットｃ［７：０］のアドレスビットａ’［１０：８］への変換は、下記の表２のテーブル内容に基づいて変換回路ＣＯＮＶＣによって実行される。
【００９１】
同時に、不揮発性カウンタＣＭＰＴのノンゼロバイトのカラムアドレスビットａ［７：０］は、カラムアドレスカウンタＣＡＣによってカラムデコーダＹＤＥＣに出力されるが、制御すべきページアドレスの最上位アドレスビットａ’［１８：１１］として列アドレスカウンタＲＡＣの入力端子に入力される。制御すべきページアドレスは、最下位アドレスビットａ’［１０：８］と最上位アドレスビットａ’［１８：１１］とを備え、コマンド信号ＬＯＡＤ１によって列アドレスカウンタＲＡＣにロードされ、ページ制御プロセスが起動する。
【００９２】
【表２】変換表
2004514238.tif 000004
【００９３】
以上に説明した不揮発性カウンタＣＭＰＴの読出し方法を図９に示す。最上位アドレスビットａ’［１８：１１］が、不揮発性カウンタＣＭＰＴの中で最初に出現したノンゼロのバイトのある桁順位に一致することがわかる。また、カラムアドレスｃ［７：０］がノンゼロのバイトを含むことがわかる。さらに、制御すべきページアドレスの最下位ビットは、最初に出現したノンゼロのバイトの中の最初のノンゼロのビットに対応する順位である。最後に、この方法によって決定された完成アドレスａ’［１８：８］は、最初に現れるノンゼロのビットの不揮発性カウンタＣＭＰＴ内の順位、即ち最初に現れる未書込みのトランジスタの順位に一致する
【００９４】
制御工程の間、選択されたページのバイトデータは、カラムアドレスカウンタＣＡＣをインクリメントすることにより次から次に読出される。各バイトデータは２つの互いに異なる読出し電圧を印加する読出し手段によって読出されると有利である。即ち、その第一は、従来と同じ通常の読出し電圧ＶＲＥＡＤであり、第二は読出し電圧ＶＲＥＡＤよりも高いベリファイ電圧ＶＶＲＦＹを用いることである。これら２つの電圧は、ワード線デコーダＸＤＥＣ１に印加されている電圧ＶＰＣＸを変更することにより得られる。
【００９５】
図７は、本発明による制御方法とリフレッシュ方法を説明する図であり、消去されたトランジスタの閾値電圧Ｖｔの統計的な分布ＤＳ（曲線ＣＡ、“１”の読出し状態を示す）、およびプログラムされたトランジスタの閾値電圧Ｖｔの統計的な分布ＤＳ（曲線ＣＢ、“０”の読出し状態を示す）を表している。電気的ストレスの影響により、曲線ＣＢは徐々に左側に移動し、曲線ＣＢ’になる傾向がある。曲線ＣＢ’に近づくトランジスタは電荷を失い、通常より閾値電圧も低くなる。４．５Ｖオーダーの読出し電圧ＶＲＥＡＤは、曲線ＣＢ、曲線ＣＢ’の左に位置し、トランジスタを曲線ＣＢの範囲内からは離れており、閾値が曲線ＣＢ’の範囲内に近づいたトランジスタを識別するのも不十分である。しかしながら、例えば７Ｖオーダーのベリファイ電圧は２つの曲線ＣＢ、曲線ＣＢ’の間に位置し、第一回目の場合にオフであったトランジスタが第二回目にはオンになるような比較により、浮遊ゲートから電荷を失ったトランジスタと、正しくプログラムされたトランジスタとを識別することができる。２つの電圧ＶＲＥＡＤ、ＶＶＲＦＹにより読出されたバイトデータを比較することにより、閾値電圧がベリファイ電圧ＶＶＲＦＹより低くなった、少なくとも一つのプログラム済トランジスタの存在を検出することができる。
【００９６】
このようにして、各バイト毎の８ビットデータの比較は論理比較器ＣＯＭＰで行われる。ベリファイ電圧ＶＶＲＦＹで読出されたバイトデータＷ１は、バッファＢＵＦＦ１に格納され、読出し電圧ＶＲＥＡＤで読出されたバイトデータＷ２はデータバスＤＴＢ上と論理比較器ＣＯＭＰの第二入力端子に入力される。論理比較器ＣＯＭＰの出力端子における信号ＤＯＫがゼロになる場合、シーケンサはプログラム済トランジスタ（もし存在すれば）に記録されたバイトデータの電荷の全部または一部の電荷が失われたことを検知する。この場合、読出し電圧ＶＲＥＡＤで読出された参照用となるバイトデータＷ２はプログラミング抵抗ＬＴにロードされ、シーケンサは損傷したセルをリフレッシュするためのプログラミングサイクルを起動する。このプログラミングサイクルの期間中、再プログラムされるトランジスタは、読出し電圧ＶＲＥＡＤではゼロのビットとして読出し、ベリファイ電圧ＶＶＲＦＹでは１のビットとして読出したトランジスタに一致するものであり、この処理中、既に消去済のトランジスタは無関係である。
【００９７】
各ページの全バイトデータの処理が完了し、損傷したメモリセルの再プログラムが完了すると、シーケンサは不揮発性カウンタＣＭＰＴを１ユニットだけインクリメントする。以上説明したように、このインクリメントは、制御すべきページのアドレスを探すステップで見つかった未書込みのトランジスタに対する最初の書込みを含む。このため、シーケンサは、列アドレスカウンタＲＡＣの内部に配置された最上位アドレスビットａ［１８：１１］を、不揮発性カウンタＣＭＰＴにおける最初のノンゼロのバイトデータのカラムアドレスビットａ［７：０］としてカラムアドレスカウンタＣＡＣに出力する。この操作は、先行して行われた制御すべきページアドレスを探すための操作に対応するものであり、列アドレスカウンタＲＡＣの出力端子と、カラムアドレスカウンタＣＡＣの入力端子とを連結しているが、これは複雑になるので図８には示されていない。一旦、ノンゼロのバイトデータのアドレスがカラムアドレスカウンタＣＡＣにより見つかると、ノンゼロのバイトデータの値はシフトレジスタＳＲＥＧに保持され、右シフト（信号ＳＨＩＦＴ）によりインクリメントされる。インクリメントされた値は、バイトデータをプログラムするためにプログラミング抵抗ＬＴに送られる。１ビットのみをオン“０”する場合、右シフトが行われる。ノンゼロのバイトデータの再プログラミング動作は、制御すべきページのアドレスをサーチする間に最初に見つかった消去済浮遊ゲートトランジスタに書込むようにしてもよく、一旦再プログラムされたトランジスタはさらに再プログラムされることはない。
【００９８】
右シフトによるビットゼロを挿入した後にシフトレジスタＳＲＥＧがオーバーフロー信号ＯＶＦＣを出力する場合、これはバイトデータが全てゼロになったことを意味する。不揮発性カウンタＣＭＰＴにゼロのバイトデータをプログラムした後、シーケンサは、ベリファイの実行によりカラムアドレスカウンタＣＡＣをインクリメントする。カラムアドレスカウンタＣＡＣがオーバーフロー信号ＯＶＦＣ２を出力する場合、これはゼロのバイトデータがカラムアドレスカウンタＣＡＣの最終バイトであることを意味する。この場合、シーケンサは、次のべリファイサイクルの後、不揮発性カウンタＣＭＰＴをゼロにリセットする必要があることを知ることができる。ここで、ベリファイのために残っていたページは、メモリの最後尾である。
【００９９】
以上説明したトランジスタの制御やリフレッシュは組み込みが特に簡単で、わずかな材料、手段の追加のみでよい。さらに、制御の時間や再プログラミング動作の時間は、２００μＳのオーダーである。これに比べて２５５バイトのページをプログラムするためには１，２７５μＳ（２５５×５μＳ）のオーダーが必要であり、さらにページの初期消去の時間が加わるが、これらのことは、ユーザーには自明であろう。
【０１００】
本発明の実施例には各種異なる変形が可能であることは、当業者にとって自明であることはいうまでもない。
【０１０１】
まず、本発明による不揮発性カウンタＣＭＰＴは、制御すべきメモリアレイの規模に応じて複数のワード線を備えてもよい。例えば、１６セクタの８Ｍｂｉｔの容量のメモリに対しては各２０４８ビット２ライン分のカウンタが必要であり、カウンタはそれぞれ各セクタ専用に複数のブロックに分割してもよい。
【０１０２】
次に、リフレッシュすべきラインのカウント方法で、たった一つのトランジスタに対して一つの“トークン”を割り当てることを提案しているが、一つのトークンがトランジスタのグループを割り当てて、例えば不具合が生じにくい４トランジスタをプログラムし、グループ単位に不揮発性カウンタをインクリメントするようにしてもよい。この場合、リフレッシュすべきラインアドレスのサーチ方法には、不揮発性カウンタの中の少なくとも３ビットが１に等しい４ビットのグループを最初に見つけるような動作を含んでもよい。
【０１０３】
最後に、本発明の方法は、Ｐ型の浮遊ゲートトランジスタを備えたメモリセルにも適用でき、この場合消去電圧ＶＥＲ−は、トランジスタのソースではなく、ドレインに印加される。
【０１０４】
【発明の効果】
以上説明したように、本発明は、ページ消去可能なフラッシュメモリであって、フラッシュメモリアレイと、ワード線デコーダと、ソース電極またはドレイン電極に正の消去電圧を印加する電源手段とを備え、ワード線デコーダは、消去するトランジスタの各ゲートに負の消去電圧を印加する一方、消去不要のトランジスタの各ゲートに正の禁止電圧を印加する電圧アダプタ回路を備えるとともに、所定のページを構成するトランジスタのゲートに対し、第一の読出し電圧を印加して第一の読出し動作を行い、第二の読出し電圧を印加して第二の読出し動作を行い、２つの読出し動作の結果が互いに異なる場合に再プログラム動作を行うように制御する制御手段を備えたので、選択的にページ消去可能なフラッシュメモリおよびその制御方法を提供することができる。
【図面の簡単な説明】
本発明の目的、特徴、利点は、本発明によるページ消去方式やメモリセル制御方式、および、これら２方式を組み込んだフラッシュメモリに関する記述の中で、下記図面に基づいて詳細に説明されているが、これらに限定されるものではない。
【図１】
従来例におけるフラッシュメモリアレイを示すブロック図である。
【図２】
本発明におけるフラッシュメモリのページ消去方式を示す２つの浮遊ゲートトランジスタの断面図である。
【図３】
３Ａは本発明におけるフラッシュメモリの実施例を示す図、３Ｂはフラッシュメモリのワードの書込みを示す図である。
【図４】
従来のワード線デコーダを示す図である。
【図５】
本発明におけるワード線デコーダを示すブロック図である。
【図６】
本発明における図５のブロックに示される電圧アダプタ回路の配線図である。
【図７】
本発明における浮遊トランジスタの閾値電圧の統計的な分布曲線を示す図である。
【図８】
本発明における、本発明の消去方法を実施するための手段、本発明の制御方法およびレフレッシュ方法を備えたフラッシュメモリを示すブロック図である。
【図９】
本発明における不揮発性カウンタの読出し方法を示す図である。
【符号の説明】
１、２　　ウェル
３　　基板
１０、ＰＲＥＤＥＣ　　プリデコーダ
１１、ＰＯＳＴＤＥＣｉ　　ポストデコーダ
２０　　デコーディング手段
３０　　駆動手段
３１、ＩＮＶ２　　反転手段
ＡＤＢ　　アドレスバス
ＡＤｉ　　電圧アダプタ回路
ＢＬｊ、ＢＬｊ’　　ビット線
ＢＵＦＦ１　　バッファ
ＣＡＣ　　カラムアドレスカウンタ
ＣＧ　　コントロールゲート
ＣＨＮ　　チャネル領域
ＣＭＰＴ　　不揮発性カウンタ
ＣＯＭＰ　　論理比較器
ＣＯＮＶＣ　　変換回路
Ｄ　　ドレイン
ＤＥＴＺ　　ゼロ検出器
ＤＴＢ　　データバス
ＦＧ　　フローティングゲート
ＦＧＴ、ＦＧＴｉ、Ｔ１、Ｔｉ　　浮遊ゲートトランジスタ
Ｇ　　ゲート
ＬＴ　　プログラミング抵抗
ＭＥＭ１　　フラッシュメモリ
ＭＵＸ１、ＭＵＸ２　　マルチプレクサ
ＯＸ１、ＯＸ２　　酸化層
ＰＭＰ　　チャージポンプ
ＲＡＣ　　列アドレスカウンタ
Ｓ　　ソース
ＳＡ　　読出し回路
ＳＥＱ　　シーケンサ
ＳＲＥＧ　　シフトレジスタ
ＳＷＰ　　スイッチ
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４、Ｔ１５　　トタンジスタ
ＷＬｉ　　ワード線
ＸＤＥＣ１　　ワード線デコーダ
ＹＤＥＣ　　カラムデコーダ
【図１】
2004514238.tif 000005
【図４】
2004514238.tif 000006
【国際公開パンフレット】
2004514238.tif 000007
2004514238.tif 000008
2004514238.tif 000009
2004514238.tif 000010
2004514238.tif 000011
2004514238.tif 000012
2004514238.tif 000013
2004514238.tif 000014
2004514238.tif 000015
2004514238.tif 000016
2004514238.tif 000017
2004514238.tif 000018
2004514238.tif 000019
2004514238.tif 000020
2004514238.tif 000021
2004514238.tif 000022
2004514238.tif 000023
2004514238.tif 000024
2004514238.tif 000025
2004514238.tif 000026
2004514238.tif 000027
2004514238.tif 000028
2004514238.tif 000029
2004514238.tif 000030
2004514238.tif 000031
2004514238.tif 000032
2004514238.tif 000033
2004514238.tif 000034
2004514238.tif 000035
2004514238.tif 000036
2004514238.tif 000037
2004514238.tif 000038
2004514238.tif 000039
2004514238.tif 000040
2004514238.tif 000041
2004514238.tif 000042
2004514238.tif 000043
2004514238.tif 000044
2004514238.tif 000045
2004514238.tif 000046
2004514238.tif 000047
2004514238.tif 000048
【国際調査報告】
2004514238.tif 000049
2004514238.tif 000050
2004514238.tif 000051
2004514238.tif 000052
2004514238.tif 000053
2004514238.tif 000054