(57)【要約】ＥＥＰＲＯＭとフラッシュＥＰＲＯＭメモリを備えた半導体装置が説明される。ＥＥＰＲＯＭメモリは、選択ゲート３を有する選択トランジスタ（Ｔ２）とこれと直列に配置され、フローティングゲート（１）とコントロールゲート（２）を有するメモリトランジスタ（Ｔ１）を持つメモリセル（ＭＥ）のマトリックスを含む。この選択トランジスタはまた、ビットライン（ＢＬ）に接続されており、メモリトランジスタもＥＥＰＲＯＭメモリの共通ソースライン（ＳＯ）に接続される。フラッシュＥＰＲＯＭメモリは、フローティングゲート（４）とコントロールゲート（５）を有するメモリトランジスタ（Ｔ３）を持つメモリセル（ＭＦ）のマトリックスを含む。フラッシュＥＰＲＯＭメモリのメモリセルはまた、メモリセルと直列に接続されたコントロールゲート（６）を持つトランジスタ（Ｔ４）を含む。メモリトランジスタはまた、ビットラインに接続され、このメモリトランジスタと直列に接続されたトランジスタはフラッシュＥＰＲＯＭメモリの共通ソースライン（ＳＯ）に接続されている。ＥＥＰＲＯＭメモリのメモリセルと同様に、フラッシュＥＰＲＯＭメモリのメモリセルはファウラー・ノルドハイム・トンネルを利用してプログラミングすることができる。結果的に、この半導体装置は低電圧および低電力製品に用いるのに適している。すなわち、この装置は非接触式スマートカードに用いることができる。
2004517478.tif 000002
【特許請求の範囲】
【請求項１】
ＥＥＰＲＯＭメモリとフラッシュＥＰＲＯＭメモリを備え、前記ＥＥＰＲＯＭメモリは選択ゲートを持つ選択トランジスタ、およびこれに直列に配置され、フローティングゲートとコントロールゲートを有するメモリトランジスタを持つメモリセルの行および列のマトリックスを含み、前記選択トランジスタは複数のメモリセルに共通のＥＥＰＲＯＭメモリのソースラインに接続され、前記フラッシュＥＰＲＯＭメモリはフローティングゲートとコントロールゲートを有するメモリトランジスタを持つメモリセルの行および列のマトリックスを含む半導体装置において、フローティングゲートとコントロールゲートを有する前記メモリトランジスタに加えて、前記フラッシュＥＰＲＯＭメモリのメモリセルは前記メモリトランジスタと直列に配置され、かつコントロールゲートを持つトランジスタを含み、前記メモリトランジスタは前記フラッシュＥＰＲＯＭメモリのビットラインに接続され、前記メモリトランジスタと直列に配置されたトランジスタは、多数のメモリセルに共通のフラッシュＥＰＲＯＭメモリのソースラインに接続されていることを特徴とする、ＥＥＰＲＯＭおよびフラッシュＥＰＲＯＭを含む半導体装置。
【請求項２】
前記ＥＥＰＲＯＭメモリのメモリセル領域に選択トランジスタのゲート酸化物として適するようにする厚みを持つシリコン酸化物層が設けられる表面を持つシリコン基板を含み、前記シリコン酸化物層は前記メモリトランジスタのフローティングゲートの下部に、前記メモリトランジスタ用トンネル酸化物として適するようにする、より薄い厚みを持つ薄肉部が設けられ、前記シリコン酸化物の表面には、前記メモリトランジスタと直列に配置されたトランジスタのコントロールゲートの下部のフラッシュＥＰＲＯＭメモリのメモリセル領域にシリコン酸化物層が設けられ、このシリコン酸化物層は、より薄い厚みを持つ前記部分と同じ厚みを持ち、前記ＥＥＰＲＯＭメモリのメモリトランジスタのフローティングゲートの下部に存在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板の表面に前記メモリトランジスタのフローティングゲートの下部の前記フラッシュＥＰＲＯＭメモリのメモリセル領域にシリコン酸化物層が設けられ、このシリコン酸化物層は、より薄い厚みを持つ前記部分と同じ厚みを持ち、前記ＥＥＰＲＯＭメモリのメモリトランジスタのフローティングゲートの下部に存在することを特徴とする請求項２に記載の半導体装置。
【請求項４】
請求項３に記載の半導体装置を製造する方法であって、前記シリコン基板の表面に隣接した第１導電型のアクティブ半導体領域を前記２つのメモリに形成されるメモリセル領域の前記シリコン基板内に形成した後、前記シリコン基板は前記シリコン基板の表面に第１シリコン酸化物層を設ける第１酸化処理を受け、前記第１シリコン酸化物層には前記ＥＥＰＲＯＭメモリのメモリトランジスタに形成されるフローティングゲート領域と前記フラッシュＥＰＲＯＭメモリに形成されるメモリセル領域にウィンドウが形成され、その後、前記シリコン基板は、２つのメモリで形成されるメモリトランジスタ用トンネル酸化物および前記フラッシュＥＰＲＯＭメモリのメモリトランジスタと直列に配置されたトランジスタのゲート酸化物として作用する厚みを有する前記ウィンドウ内で第２シリコン酸化物層が形成される第２酸化処理を受け、前記第１シリコン酸化物層は前記ＥＥＰＲＯＭメモリに形成される選択トランジスタ用ゲート酸化物として作用することができる、より厚い厚みを得ることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１酸化処理に先立ち、前記ＥＥＰＲＯＭメモリのメモリセル用のアクティブ領域に、前記表面に隣接してトンネルゾーンとして作用する第１導電型の半導体ゾーンが、前記メモリトランジスタに形成されるフローティングゲートの領域に形成され、前記半導体ゾーンは前記アクティブ領域より高いドーピング濃度を持つことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記２つのシリコン酸化物層を形成した後に、前記ＥＥＰＲＯＭメモリにおけるメモリセルの前記選択トランジスタの選択ゲートと前記メモリトランジスタのフローティングゲート、およびこれに直列に配置された前記フラッシュＥＰＲＯＭメモリトランジスタのコントロールゲートと前記メモリトランジスタのフローティングゲートが形成されるよう非結晶または多結晶の第１シリコン層を蒸着することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記多結晶の第１シリコン層内に前記両方のメモリのメモリセルのフローティングゲートを形成した後に、前記フローティングゲートに誘電層を設け、その後、前記ＥＥＰＲＯＭメモリにおけるメモリセルの前記メモリトランジスタのコントロールゲートおよび前記フラッシュＥＰＲＯＭメモリにおけるメモリセルの前記メモリトランジスタのコントロールゲートが形成されるよう非結晶または多結晶の第２シリコン層が蒸着されることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
本発明は、ＥＥＰＲＯＭおよびフラッシュＥＰＲＯＭメモリを含む半導体装置に関するものである。ＥＥＰＲＯＭは選択ゲートを持つ選択トランジスタと、これに直列に配置され、フローティングゲートとコントロールゲートを有するメモリトランジスタとを持つメモリセルの行と列のマトリックスを含み、選択トランジスタは  更にＥＥＰＲＯＭメモリのビットラインに接続されており、メモリトランジスタはＥＥＰＲＯＭメモリのソースラインに接続されており、ソースラインは複数のメモリセルに共通し、フラッシュＥＰＲＯＭメモリはフローティングゲートとコントロールゲートを有するメモリトランジスタを持つメモリセルの行と列のマトリックスを含む。本発明はまた、そのような半導体装置を製造する方法に関するものである。
【０００２】
ＥＥＰＲＯＭメモリは繰り返して変更しなければならないデータを保存するのに特に適している。データは隣り合うメモリセルのデータに影響を与えることなく、かつメモリセルごとに百万回以上何度でも変更することができる。このようなメモリに保存されたデータはまた長い間、保持される。データの入力および消去はファウラー・ノルドハイム・トンネルによって行われ、データの入力および消去には比較的少量の電力を要する。
【０００３】
フラッシュＥＰＲＯＭメモリのメモリセルは、ＥＥＰＲＯＭメモリのメモリセルより半導体本体の表面のずっと小さな部分（実際、表面の３０％未満）に具現することができる。しかし、このようなメモリのメモリセルにおいて、データの頻繁な変更は隣り合うメモリセルのデータに影響を与えてしまう。フラッシュＥＰＲＯＭメモリは、例えばパスワードやコンピュータプログラムなどのコードのように頻繁に変える必要のないデータを保存するのに適している。
【０００４】
特に、比較的多くのコードとプログラムデータおよび頻繁に変更する必要のある比較的少ない数のデータを保存しなければならないアプリケーションについては、一つの半導体装置に二つのメモリを組み合わせるのが非常に有益である。メモリに加えて、このような半導体装置はプログラミング、メモリの消去およびメモリを読み取るための電気回路、データを処理するためのマイクロプロセッサーおよびデータの出し入れのための回路を含む。
【０００５】
米国特許第５８５００９２号明細書は冒頭のパラグラフに記載された型の半導体装置を開示しており、ここでＥＥＰＲＯＭメモリのメモリセルは選択トランジスタ、およびこれと直列に配置されフローティングゲートとコントロールゲートを持つメモリトランジスタで構成され、フラッシュＥＰＲＯＭメモリのメモリセルは、フローティングゲートとコントロールゲートを持つＭＯＳトランジスタ形態のメモリトランジスタから構成されている。
【０００６】
ファウラー・ノルドハイム・トンネルによってＥＥＰＲＯＭメモリのメモリセルへのデータ入力およびそれからのデータ消去が可能である。フローティングゲート下部の半導体領域からフローティングゲートに「熱電子」を注入することによって、フラッシュＥＰＲＯＭメモリのメモリセルにデータが入力される。ファウラー・ノルドハイム・トンネルによって注入された電子をフローティングゲート下部の半導体領域に空乏させることによってデータが再び消去される。こういった方法でメモリセルをプログラミングするのには、上述したＥＥＰＲＯＭメモリのメモリセルにデータを入力するのに要する電力よりはるかに大きな電力が要求される。
【０００７】
本発明の目的は、冒頭のパラグラフに記載された型の半導体装置を提供することであり、ここでフラッシュＥＰＲＯＭメモリへのデータ入力は、ＥＥＰＲＯＭメモリへのデータの入力より大きな電力を必要としない。本発明による半導体装置は特に非接触式スマートカード用に適している。実際に、このようなスマートカードにはコイルが設けられ、データは誘導的に入力される。必要な電圧もまた誘導的に供給される。このような型のスマートカードにおいて、これらカードと合体した半導体装置は、作動中にエネルギーをほとんど消耗しないということがとても重要である。これらスマートカードにおける半導体装置は、そのカードがクレジットカード、ＩＤカード、銀行のキャッシュカードまたはテレフォンカード等に適するようプログラミングされることが可能である。
【０００８】
本発明によれば、冒頭のパラグラフに記載された半導体装置において、フラッシュＥＰＲＯＭメモリのメモリセルは、フローティングゲートとコントロールゲートを持つメモリトランジスタに加えてこのメモリトランジスタと直列に配置され、コントロールゲートを持つトランジスタを含み、メモリトランジスタは更に、フラッシュＥＰＲＯＭメモリのビットラインにより接続され、メモリトランジスタと直列に配置されたトランジスタはフラッシュＥＰＲＯＭメモリのソースラインに接続され、ソースラインは多くのメモリセルに共通していることを特徴とする。
【０００９】
このフラッシュＥＰＲＯＭメモリのメモリセルへのデータ入力は、ファウラー・ノルドハイム・トンネルによるＥＥＰＲＯＭメモリのメモリセルへのデータ入力と同様に実現される。エネルギー消耗に関しては、ＥＥＰＲＯＭとフラッシュＥＰＲＯＭメモリという組み合わせを持つ半導体装置は、非接触式スマートカードでの使用に非常に適している。
【００１０】
フラッシュＥＰＲＯＭメモリのメモリセルはまた、非常に小さなサイズで作られる。その理由はメモリトランジスタおよびこれに直列に配置されたトランジスタの回路を使用するためである。メモリセルをプログラミングおよび消去する時、高い正の電圧および高い負の電圧がメモリトランジスタのコントロールゲートにそれぞれ印加される。メモリトランジスタと直列に配置されたトランジスタには電圧が印加されず、コントロールゲートとソースでの電圧は０ボルトである。また、メモリセルに保存されたデータの読み取りをしている時、直列に配置されたトランジスタに印加される電圧は常に低い。このトランジスタは非常に小さく非常に薄いゲート酸化物で作られる。実際に、ＥＥＰＲＯＭメモリのメモリセルの製造に比べて、総メモリセルを製造するのに必要な空間は３０％未満である。
【００１１】
実際に、複数のメモリセル、例えばマトリックスの列に配置された複数のメモリセルが同時に消去されるようメモリが組織される。このために、これらのメモリトランジスタのコントロールゲートは、高い消去電圧がこれらのコントロールゲートに同時に印加することができるよう相互接続される。例えば、８個のメモリトランジスタが接続され、データがバイト単位で消去される。これよりも遥かに多くのメモリトランジスタもこういった方法で接続される。
【００１２】
フラッシュＥＰＲＯＭメモリのメモリセルをプログラミングする時、メモリトランジスタのコントロールゲートには高い正電圧が印加され、トランジスタは例えば＋３Ｖのしきい値電圧を得る。このような高い正電圧が、同じ列に配置された隣り合うメモリトランジスタのコントロールゲートにも印加される。これら隣り合うトランジスタが共にプログラミングされるのを防止するため、例えば５Ｖの正電圧がこれらのトランジスタのドレーンに接続されてビットラインに印加される。次にこの電圧はまたマトリックスの行に配置され、これらビットラインに接続された他のメモリトランジスタのドレーンに達する。これはよくある場合であって、最後に言及したトランジスタがプログラミングされた場合、これらのトランジスタのしきい値電圧は、データの読み取りにおける信頼性を低くすることがある。これは、このメモリのメモリセル内のデータが他のメモリセルの内容に悪影響を与えることなく変更できる回数を制限する。この現象はＥＥＰＲＯＭメモリでは発生しない。なぜなら、このメモリのメモリトランジスタのドレーンはビットラインに接続されておらず、作動中に電圧が印加されない共通のソースラインに接続されているためである。
【００１３】
上述した公知の半導体装置と同様に、本発明による半導体装置は、選択トランジスタのゲート酸化物として適した厚みを持つシリコン酸化物層がＥＥＰＲＯＭメモリのメモリセル領域に設けられた表面を持つシリコン基板を含み、メモリトランジスタのフローティングゲートの下部層に、シリコン酸化物層部分についてメモリトランジスタ用トンネル酸化物として適するようにするより薄い厚みを持つ部分が設けられる。
【００１４】
本発明による半導体装置において、シリコン基板の表面には、メモリトランジスタと直列に配置されたトランジスタのコントロールゲート下部のフラッシュＥＰＲＯＭメモリのメモリセル領域にシリコン酸化物層が設けられ、シリコン酸化物層は、ＥＥＰＲＯＭメモリのメモリトランジスタのフローティングゲート下部に存在し、より薄い厚みを持つ部分と同じ厚みを持つ。この装置を製造する時、ＥＥＰＲＯＭメモリのメモリトランジスタのトンネル酸化物とＥＥＰＲＯＭメモリのゲート酸化物とフラッシュＥＰＲＯＭメモリのメモリトランジスタと直列に配置されたトランジスタのゲート酸化物は、いずれも単一かつ同一工程段階において一層のシリコン酸化物に形成され得る。この層は比較的薄い。半導体装置において、上述した特別な回路が利用されるため、このような薄い厚みを持つゲート酸化物が利用される。
【００１５】
上述した公知の半導体装置において、ＥＥＰＲＯＭメモリのメモリセルでの選択トランジスタのゲート酸化物層は１５から２５ｎｍの厚さを有し、トンネル酸化物層は７から９ｎｍの厚さを有する。フラッシュＥＰＲＯＭメモリのメモリセルにおいて、メモリトランジスタのフローティングゲート下部のシリコン酸化物層は９から１２ｎｍの厚さを有する。これらのシリコン酸化物層を３つの異なる厚さで塗布することは、公知の半導体装置の製造を複雑で高コスト化させた。
【００１６】
本発明による半導体装置において、シリコン基板の表面に、好ましくはメモリトランジスタのフローティングゲート下部のフラッシュＥＰＲＯＭメモリのメモリセル領域にシリコン酸化物層がさらに設けられており、そのシリコン酸化物層はＥＥＰＲＯＭメモリのメモリトランジスタのフローティングゲート下部に存在し、より薄い厚みを持つ部分と同じ厚さを有する。異なる厚みを持つ２つのシリコン酸化物層しか、ＥＥＰＲＯＭメモリとフラッシュＥＰＲＯＭメモリの製造に必要とされない。
【００１７】
本発明はまた、半導体装置の最後に言及している実施の形態を製造する方法に関するものである。本発明によれば、この方法は、シリコン基板の表面に隣接する第１導電型のアクティブ半導体領域を２つのメモリに形成されるメモリセル領域のシリコン基板内に形成した後、シリコン基板はその表面に第１シリコン酸化物層を設ける第１酸化処理を経て、第１シリコン酸化物層にはＥＥＰＲＯＭメモリのメモリトランジスタに形成されるフローティングゲート領域とフラッシュＥＰＲＯＭメモリに形成されるメモリセル領域にウィンドウが形成され、その後、シリコン基板は、ウィンドウ内で第２シリコン酸化物層が形成される第２酸化処理を受ける。ウィンドウは第２シリコン酸化物層が２つのメモリで形成されるメモリトランジスタ用トンネル酸化物およびフラッシュＥＰＲＯＭメモリのメモリトランジスタと直列に配置されたトランジスタのゲート酸化物として作用することができる厚さで、第１シリコン酸化物層はＥＥＰＲＯＭメモリに形成される選択トランジスタ用ゲート酸化物として作用することができる、より厚い厚みを得ることを特徴とする。両方のメモリのメモリセルに要求されるトンネル酸化物とゲート酸化物は簡単な方式で具現することができる。ひとつの工程段階において、ウインドウはＥＥＰＲＯＭメモリに形成されるメモリトランジスタのフローティングゲート領域およびフラッシュＥＰＲＯＭメモリのメモリセル領域に形成され得る。ただ２つの酸化処理だけが必要とされる。
【００１８】
上述した公知の半導体装置の具現は、はるかにずっと複雑であるという点に注目すべきである。この装置においては、必要なゲート酸化物およびトンネル酸化物を形成するのに３つの酸化処理が必要であり、ＥＥＰＲＯＭメモリにおけるメモリセル用のゲート酸化物およびトンネル酸化物を形成するのに２つの酸化処理が必要であり、フラッシュＥＰＲＯＭメモリにおけるメモリセルのトンネル酸化物を形成するのに１つの酸化処理が必要である。最初の２つの酸化処理中に、フラッシュＥＰＲＯＭメモリに形成されるメモリセル用アクティブ領域がマスキングされるが、ＥＥＰＲＯＭメモリに形成されるメモリセル用アクティブ領域は３番目の酸化処理中にマスキングされる。
【００１９】
より簡単にＥＥＰＲＯＭメモリのメモリセルをプログラミングおよび消去するために、最初の酸化処理に先立ち、ＥＥＰＲＯＭメモリのメモリセル用アクティブ領域にメモリトランジスタが形成されるフローティングゲート領域の表面に隣接させて第２導電型の半導体領域が設けられることが好ましい。
【００２０】
この方法は、２つのシリコン酸化物層を形成した後に、ＥＥＰＲＯＭメモリのメモリセルにおける選択トランジスタの選択ゲートとメモリトランジスタのフローティングゲート、およびこれに直列に配置されたフラッシュＥＰＲＯＭメモリトランジスタのコントロールゲートとメモリトランジスタのフローティングゲートが形成される非結晶または多結晶の第１シリコン層を蒸着した場合、より簡単になる。
【００２１】
さらに、非結晶または多結晶の第１シリコン層内に両方のメモリのメモリセルのゲートを形成した後にフローティングゲートに誘電層を設け、その後、非結晶または多結晶の第２シリコン層が蒸着され、ＥＥＰＲＯＭメモリにおけるメモリセルのメモリトランジスタのコントロールゲートおよびフラッシュＥＰＲＯＭメモリにおけるメモリセルのメモリトランジスタのコントロールゲートが形成されるのがよい。
【００２２】
本発明の上述の観点および他の観点は、以下に記載する実施の形態を参照することにより、明瞭に理解できるであろう。
【００２３】
図１および図２はそれぞれ本発明による半導体装置に用いられるＥＥＰＲＯＭメモリおよびフラッシュＥＰＲＯＭメモリの関連部分の電気回路図である。
【００２４】
図１に示すＥＥＰＲＯＭは行と列に配列されたメモリセルＭＥｉｊのマトリックスを含む。ここで、ｉは行の番号であり、ｊは列の番号である。各メモリセルはフローティングゲート１とコントロールゲート２を持つメモリトランジスタＴ１と、これに直列に配置され、選択ゲート３を持つ選択トランジスタＴ２を含む。複数のメモリトランジスタＴ１、例えば８個以上のトランジスタのコントロールゲート１は列ごとにラインＣＧｊにより相互接続される一方、選択トランジスタＴ２の選択ゲート３は列ごとにラインＳＧｊにより相互接続されている。選択トランジスタＴ２はまた、行ごとにビットラインＢＬｉにより相互接続され、メモリトランジスタＴ１もまた複数のメモリセルに共通のソースラインＳＯにより相互接続されている。
【００２５】
データはＥＥＰＲＯＭメモリの各個別セルに書き込み、読み取りおよび消去をすることができる。メモリセルＭ１１にデータだけを書き込み、読み取りおよび消去をするために、以下の電圧が上述したラインに印加される。
【００２６】
【表１】
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書き込み中に、メモリトランジスタＴ２は約−３Ｖのしきい値電圧を受け、消去中には、この電圧が約＋３Ｖとなる。メモリセルＭＥ１１内のデータが消去されている時、メモリセルＭＥ２１、ＭＥ３１．．．ＭＥｉ１内のデータも同時に消去される。
【００２７】
図２に示すフラッシュＥＰＲＯＭメモリもまた、行と列で配列されたメモリセルＭＦｉｊのマトリックスを含むが、ｉは行の番号であり、ｊは列の番号である。各メモリセルはフローティングゲート４とコントロールゲート５を持つメモリトランジスタＴ３と、これに直列に配置され、コントロールゲート６を持つトランジスタＴ４を含む。複数のメモリトランジスタＴ３、例えば８個以上のトランジスタのコントロールゲート５は列ごとにラインＣＧｊにより相互接続される一方、トランジスタＴ４のコントロールゲート６は列ごとにラインＳＧｊにより相互接続されている。メモリトランジスタＴ１はまた、行ごとにビットラインＢＬｉにより相互接続され、トランジスタＴ２もまた複数のメモリセルに共通のソースラインＳＯにより相互接続されている。したがって、この回路はＥＥＰＲＯＭメモリの回路とこの点において相異する。
【００２８】
フラッシュＥＰＲＯＭメモリにおいてメモリセルＭ１１のデータだけを書き込み、読み取りおよび消去するために、以下の電圧が上述したラインに印加される。
【００２９】
【表２】
2004517478.tif 000004
書き込み中に、メモリトランジスタＴ３は約＋３Ｖのしきい値電圧を受け、消去中には、この電圧が約−３Ｖとなる。この時、メモリセルＭＦ１１、ＭＦ２１、ＭＦ３１．．．ＭＦｉ１のデータも同時に消去される。
【００３０】
メモリセルＭＦ１１がプログラミングされる時、１３Ｖの高い正電圧がこのセルのメモリトランジスタＴ１のコントロールゲートに印加される。この電圧はまた、メモリセルＭＦ２１、．．．ＭＦｉ１のメモリトランジスタのコントロールゲートに印加される。このトランジスタがプログラミングされるのを防止するために、５Ｖ電圧がビットラインＢＬ２、．．．、ＢＬｉに印加される。この５Ｖの電圧はまた、このビットラインに接続されたあらゆるメモリトランジスタのドレーンに印加される。このような現象が頻繁に発生し、これらのトランジスタの内にプログラムトランジスタがある時、これらのプログラムトランジスタのしきい値電圧が変わることがある。結果的に保存されたデータの読み取りはより信頼性の低いものとなる。このことはメモリセルがプログラミングされる回数を制限する。この現象はＥＥＰＲＯＭメモリでは発生しない。この時、メモリトランジスタは作動中に電圧が印加されない共通のソースラインに接続されている。
【００３１】
図３ないし図１４は半導体装置を製造するいくつかの段階の断面図を図式的に示していえる。図はＥＥＰＲＯＭメモリのメモリセルＭＥの製造、フラッシュＥＰＲＯＭメモリのメモリセルＭＦの製造、および半導体基板上のメモリの横に集積される回路に用いられ得るｎ型ＭＯＳトランジスタＭＯＳの製造工程を示している。これらの半導体素子に加えて、より高い電圧でのスイッチング用に適したＭＯＳトランジスタとｐ型ＭＯＳトランジスタのような他の素子は、上述した方法を用いた場合、簡単に製造することができることは明らかである。
【００３２】
アクティブ半導体領域は、ＥＥＰＲＯＭメモリに形成されるメモリセルＭＥとフラッシュＥＰＲＯＭメモリに形成されるメモリセルＭＦ領域、およびＭＯＳトランジスタのシリコン基板１０に形成される。図３に示すように、この方法は一般的に相対的に高濃度にドーピングされたｐ型シリコン基板１０から始まる。ｐ型シリコン基板１０はエピタキシャル成長処理され、より低くドーピングされ、約１０１５原子／ｃｃのドーピング濃度を有するｐ型最上層１１を有する。半導体領域１７、１８、１９の相互絶縁が形成されたフィールド酸化物領域１２がシリコン基板上に従来方式で形成され、表面１３にはシリコン酸化物層１４が設けられる。その後、フォトレジストマスク１５が、シリコン酸化物層１４にメモリセル領域ＭＥにしか形成されないようにシリコン酸化物層１４上に形成される。通常的に、ｐ型半導体領域１７は破線１６によって図式的に示されているように、イオン注入により形成される。同様に、ｐ型半導体領域１８はメモリセル領域ＭＦに形成されるように設けられ、ｐ型半導体領域１９はＭＯＳトランジスタ領域ＭＯＳに形成されるように設けられる。
【００３３】
ＥＥＰＲＯＭメモリのメモリセルＭＥをより簡単にプログラム可能にさせるため、表面１３に隣接したｎ型トンネルゾーン２０が、ＥＥＰＲＯＭメモリのメモリセルＭＥに形成されたメモリトランジスタＴ１に形成されたフローティングゲート１領域の半導体領域１７に形成される。シリコン酸化物層１３はその後除去される。シリコン基板１０は表面１３に第１シリコン酸化物層２１が設けられる、ここで第１酸化処理と呼ばれる処理を受ける。図５はこのようにして形成された構造を示している。
【００３４】
その後、フォトレジストマスク２２が第１シリコン酸化物層２１上に形成され、この時、マスクはメモリセルＭＥが形成された領域で半導体領域１７を覆うが、メモリセルＭＦとＭＯＳトランジスタＭＯＳが形成された半導体領域１８、１９は覆わないよう塗布される。トンネルゾーン２０領域で、ウィンドウ２３がフォトレジストマスク２２に形成され、ウィンドウ内へシリコン酸化物層２１もまた露出される。図６に示すように、シリコン酸化物層の塗布されない部分はエッチングされて除去される。ウィンドウ２４はトンネルゾーン２０領域のシリコン酸化物層２１でエッチングされ、ウィンドウ２５はメモリセルＭＪとＭＯＳトランジスタＭＯＳ領域におけるシリコン酸化物層でエッチングされて形成される。
【００３５】
フォトレジストマスク２３が除去された後、シリコン基板１０は、第２シリコン酸化物層２６が７から９ｎｍの厚さでウィンドウ２４内に形成され、この層２６がＥＥＰＲＯＭメモリに形成されたメモリトランジスタＴ１に対してトンネル酸化物として作用することができ、第１シリコン酸化物層２１が１５から２５ｎｍのより厚い厚さを有し、このように形成されたより厚い層２７がＥＥＰＲＯＭメモリに形成された選択トランジスタに対してゲート酸化物として作用することのできる、第２酸化処理を受ける。この実施形態において、シリコン酸化物層２７はまた、第２酸化処理中にアクティブ半導体領域１８、１９でウィンドウ２５内の表面１３上に形成される。この層２７は７から９ｎｍの厚さを有する。層２７はこの場合、フラッシュＥＰＲＯＭメモリにおけるメモリトランジスタＴ３のトンネル酸化物として、またメモリトランジスタＴ３と直列に配置されたトランジスタＴ４のゲート酸化物としての役割を果たす。したがって、二つのメモリのメモリセルＭＥ、ＭＦで必要とするトンネル酸化物とゲート酸化物が簡単に実現される。一つの工程段階において、ウィンドウ２５、２６を、ＥＥＰＲＯＭメモリに形成されたメモリトランジスタＴ１のフローティングゲート１領域に、そしてフラッシュＥＰＲＯＭのメモリセルＭＦの領域に形成させることができる。ただ２つの酸化処理しかが必要としない。
【００３６】
図７に示すように、２つのシリコン酸化物層２７および２８が形成された後、約１０ｎｍ厚さのシリコン窒化物３０最上層を有する、多結晶シリコンからなる約２５０ｎｍ厚さの第１ｎ型ドーピング層２９が表面１３上に形成される。ＥＥＰＲＯＭメモリのメモリセルＭＥにおけるメモリトランジスタＴ１のフローティングゲート１と選択トランジスタＴ２の選択ゲート３、およびこれと直列に配置され、フラッシュＥＰＲＯＭメモリにおけるメモリセルＭＦのメモリトランジスタＴ３のフローティングゲート４とトランジスタＴ４のコントロールゲート６は、従来方式でこれらの層２９、３０に形成される。アクティブ領域１９上の層２９、３０はＭＯＳトランジスタ用として保持される。形成されたゲート１、３、４、６には、その側面に簡単な酸化処理によって薄いシリコン酸化物層（図示されていない）が設けられる。
【００３７】
続いて、ゲート１、３、４、６のマスク効果を利用して、従来の方式のイオン注入によって比較的弱くドーピングしたｎ型半導体ゾーン３１が形成される。この半導体ゾーンはトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４用ソースおよびドレーンとして作用する。
【００３８】
ゲート１、３、４、６のシリコン窒化物層３０とアクティブ領域１９上の多結晶シリコン層２９を除去した後、ゲート１、３、４、６には誘電体３２、この場合には従来のＯＮＯ層（シリコン窒化物層とシリコン酸化物層で覆われたシリコン酸化物層）が設けられる。続いて、約２５０ｎｍ厚さの第２ｎ型多結晶シリコン層３３が層３２上に蒸着される。続いて、ＥＥＰＲＯＭメモリにおけるメモリセルＭＥのメモリトランジスタＴ１の制御ゲート２とフラッシュＥＰＲＯＭメモリにおけるメモリセルＭＦのメモリトランジスタＴ３のコントロールゲート５が多結晶シリコン層に従来の方式で形成される。
【００３９】
コントロールゲート２、５がマスクとして用いられている間、ＯＮＯ層３２が次いで除去される。次に、ＭＯＳトランジスタＭＯＳ用ゲート電極３３が、アクティブ領域１９上に依然として存在する第１多結晶シリコン層２９に形成される。ゲート電極３３を用いてトランジスタＭＯＳのソースおよびドレーンとして作用するｎ型半導体ゾーン３４が従来の方式で形成される。
【００４０】
コントロールゲート２、５、選択ゲート３、６およびゲート電極３３にシリコン酸化物のスペーサー３５が通例通り設けられ、その後ｎ型半導体ゾーン３１、３４に高濃度にドーピングされたコンタクトゾーン３６が形成される。続いて、メモリセルＭＥの選択トランジスタＴ２とメモリセルＭＦのメモリトランジスタＴ３の下部半導体領域をビットラインＢＬに接触させるために、コンタクトウィンドウ３８が形成されるシリコン酸化物層３７でアセンブリーが覆われる。
【００４１】
上述した半導体装置においては、表面１３には、メモリトランジスタと直列に配置されたトランジスタＴ４のコントロールゲート６の下のフラッシュＥＰＲＯＭメモリのメモリセルＭＦ領域にシリコン酸化物層２８が設けられ、シリコン酸化物層はＥＥＰＲＯＭメモリのメモリトランジスタＴ１のフローティングゲート１の下部に存在する、より薄い厚さを持つ部分（２６）と同じ厚みを持つ。この装置の製造時に、ＥＥＰＲＯＭメモリのメモリトランジスタＴ１のトンネル酸化物２６とフラッシュＥＰＲＯＭメモリのメモリトランジスタＴ３と直列に配置されたトランジスタＴ４のゲート酸化物２８のいずれも、単一の同一工程段階において一つのシリコン酸化物層が形成され得る。この層は比較的薄い。上述した特別な回路が半導体装置で用いられるため、このような薄い厚みを持つゲート酸化物２８が用いられる。シリコン酸化物層２８はまた、メモリトランジスタＴ３のフローティングゲート４の下部に用いられる。ＥＥＰＲＯＭメモリとフラッシュＥＰＲＯＭメモリの製造のために、異なる厚みを持つ２つのシリコン酸化物層２７、２８しか必要とされない。
【図面の簡単な説明】
【図１】
図１は本発明による半導体装置に用いられるＥＥＰＲＯＭメモリの電気回路図である。
【図２】
図２は本発明による半導体装置に用いられるフラッシュＥＰＲＯＭメモリの電気回路図である。
【図３】
図３は半導体装置を製造するいくつかの段階の一つを図式的に示す断面図である。
【図４】
図４は半導体装置を製造する図３に示した段階の後の一段階を図式的に示す断面図である。
【図５】
図５は半導体装置を製造する図４に示した段階の後の一段階を図式的に示す断面図である。
【図６】
図６は半導体装置を製造する図５に示した段階の後の一段階を図式的に示す断面図である。
【図７】
図７は半導体装置を製造する図６に示した段階の後の一段階を図式的に示す断面図である。
【図８】
図８は半導体装置を製造する図７に示した段階の後の一段階を図式的に示す断面図である。
【図９】
図９は半導体装置を製造する図８に示した段階の後の一段階を図式的に示す断面図である。
【図１０】
図１０は半導体装置を製造する図９に示した段階の後の一段階を図式的に示す断面図である。
【図１１】
図１１は半導体装置を製造する図１０に示した段階の後の一段階を図式的に示す断面図である。
【図１２】
図１２は半導体装置を製造する図１１に示した段階の後の一段階を図式的に示す断面図である。
【図１３】
図１３は半導体装置を製造する図１２に示した段階の後の一段階を図式的に示す断面図である。
【図１４】
図１４は半導体装置を製造する図１３に示した段階の後の一段階を図式的に示す断面図である。
【国際公開パンフレット】
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【国際調査報告】
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