(57)【要約】【解決手段】アクセス線を介してメモリセル中に記憶された情報へのアクセスを促進するメモリセル（１０２）、アクセス線、および補助電子回路（１０４，１０６，１０８，１１０）を含むメモリ装置（１００）が開示される。メモリセルおよび補助電子回路は、巨大磁気抵抗を示す多層薄膜構造を備える。【選択図】図１
2004507885.tif 000002
【特許請求の範囲】
【請求項１】
アクセス線を介してメモリセルに記憶された情報へのアクセスを促進するメモリセル、アクセス線、および補助電子回路を備えるメモリ装置であって、前記メモリセルおよび補助電子回路は、巨大磁気抵抗を示す多層薄膜構造を備えるメモリ装置。
【請求項２】
請求項１に記載のメモリ装置であって、前記メモリセルのそれぞれは、
複数の磁性層であって、前記磁性層の少なくとも一つは磁気的に１ビットの情報を記憶する磁性層と、
複数の前記アクセス線であって、前記複数の前記磁性層と集積化されていると共に前記複数のアクセス線のうち選択されたものと前記巨大磁気抵抗効果とを用いて前記情報のビットにアクセスされるように構成されている複数のアクセス線と、
少なくとも一つのキーパー層と、
を備え、
前記磁性層、前記アクセス線、および前記少なくとも一つのキーパー層は、実質的に閉磁束構造を構成するメモリ装置。
【請求項３】
請求項２に記載のメモリ装置であって、前記複数の磁性層のいくつかはコバルトを備えるメモリ装置。
【請求項４】
請求項２に記載のメモリ装置であって、前記複数の磁性層のいくつかはパーマロイを備えるメモリ装置。
【請求項５】
請求項２に記載のメモリ装置であって、前記複数のアクセス線のいくつかは銅を備えるメモリ装置。
【請求項６】
請求項２に記載のメモリ装置であって、前記複数のアクセス線のいくつかは多層線を備えるメモリ装置。
【請求項７】
請求項２に記載のメモリ装置であって、前記メモリセルのそれぞれはダイビットメモリセルを備え、前記複数の磁性層は２つの記憶層を備えるメモリ装置。
【請求項８】
請求項７に記載のメモリ装置であって、前記２つの記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されているメモリ装置。
【請求項９】
請求項７に記載のメモリ装置であって、前記２つの記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されているメモリ装置。
【請求項１０】
請求項２に記載のメモリ装置であって、前記メモリセルのそれぞれは、３ビットメモリセルを備え、前記複数の磁性層は、３つの記憶層を備えるメモリ装置。
【請求項１１】
請求項１０に記載のメモリ装置であって、前記３つの記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されているメモリ装置。
【請求項１２】
請求項１０に記載のメモリ装置であって、前記３つの記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されているメモリ装置。
【請求項１３】
請求項２に記載のメモリ装置であって、前記メモリセルのそれぞれは、４ビットメモリセルを備え、前記複数の磁性層は、４つの記憶層を備えるメモリ装置。
【請求項１４】
請求項１３に記載のメモリ装置であって、前記４つの記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されているメモリ装置。
【請求項１５】
請求項１３に記載のメモリ装置であって、前記４つの記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されているメモリ装置。
【請求項１６】
請求項２に記載のメモリ装置であって、前記メモリセルのそれぞれは、単一ビットメモリセルを備え、前記複数の磁性層は、１つの記憶層を備えるメモリ装置。
【請求項１７】
請求項１６に記載のメモリ装置であって、前記記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されているメモリ装置。
【請求項１８】
請求項１６に記載のメモリ装置であって、前記記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されているメモリ装置。
【請求項１８】
請求項１に記載のメモリ装置であって、前記メモリセルの全ておよび補助電子回路は、巨大磁気抵抗を示す前記多層薄膜構造を備え、それにより前記メモリ装置は全金属メモリ装置であるメモリ装置。
【請求項１９】
請求項１に記載のメモリ装置であって、前記メモリセルおよび補助電子回路のうち選択されたものだけが、巨大磁気抵抗を示す前記多層薄膜構造を備えるメモリ装置。
【請求項２０】
請求項１に記載のメモリ装置であって、前記補助電子回路は、前記複数のアクセス線のうち選択されたものを選択する複数のアクセス線選択マトリクスを備えるメモリ装置。
【請求項２１】
請求項２０に記載のメモリ装置であって、それぞれの選択マトリクスはトランスピンナのアレイを備え、各トランスピンナは、前記多層薄膜構造の回路網と、前記薄膜構造の少なくとも一つに誘導的に結合され、それに少なくとも一つの磁界を印加する前記アクセス線の少なくとも一つとを備え、各トランスピンナは、前記回路網の抵抗が不平衡であるときに出力を発生するメモリ装置。
【請求項２２】
請求項１に記載のメモリ装置であって、前記補助電子回路は複数のトランスピンナを備え、それぞれのトランスピンナは、前記多層薄膜構造の回路網と、前記薄膜構造の少なくとも一つに誘導的に結合され、それに少なくとも一つの磁界を印加する少なくとも一つの導伝体とを備え、各トランスピンナは、前記回路網の抵抗が不平衡であるときに出力を発生するメモリ装置。
【請求項２３】
請求項２２に記載のメモリ装置であって、前記トランスピンナのうち選択されたものは、前記アクセス線のうち選択されたものの信号の増幅器として構成されるメモリ装置。
【請求項２４】
請求項２２に記載のメモリ装置であって、前記トランスピンナのうち選択されたものは、対の前記アクセス線の抵抗を平衡させる差動増幅器として構成されるメモリ装置。
【請求項２５】
請求項２２に記載のメモリ装置であって、前記トランスピンナの選択されたサブセットは、前記アクセス線の特定のものの選択を促進する選択マトリクスとして構成されるメモリ装置。
【請求項２６】
請求項１に記載のメモリ装置であって、前記補助電子回路は、複数の構成変更可能な抵抗要素を備えるメモリ装置。
【請求項２７】
請求項２６に記載のメモリ装置であって、それぞれの構成可能な抵抗要素は、少なくとも一つの高保磁力層および少なくとも一つの低保磁力層を備え、それぞれの構成変更可能な抵抗要素に関連する抵抗値は、前記高保磁力層に関連する第１磁化ベクトルを少なくとも部分的に反転することによって構成可能であるメモリ装置。
【請求項２８】
メモリセル、アクセス線、および補助電子回路を備えて、前記アクセス線を用いて前記メモリセルに記憶された情報へのアクセスを促進するためのメモリ装置であって、
前記メモリセルおよび前記補助電子回路の双方は、巨大磁気抵抗を示す多層薄膜構造を備え、
前記メモリセルのそれぞれは、少なくとも一つは情報の１ビットを記憶している複数の磁性層を備え、
前記複数のアクセス線は、それぞれのメモリセルの中で前記複数の磁性層と集積化されており、前記情報のビットは前記複数のアクセス線の選択されたものと、前記巨大磁気抵抗効果とを用いてアクセスされるように構成されており、
前記補助電子回路は、複数のトランスピンナを備え、各トランスピンナは、前記多層薄膜構造の回路網と、前記薄膜構造の少なくとも一つに誘導的に結合され、それに少なくとも一つの磁界を印加する少なくとも一つの導伝体とを備え、各トランスピンナは、前記回路網の抵抗が不平衡であるときに出力を発生するメモリ装置。
【請求項２９】
固体メモリ装置を作る方法であって、
巨大磁気抵抗を示す第１多層薄膜構造を備えるメモリセルを形成すること、
前記メモリセルに集積されたアクセス線を形成すること、
前記アクセス線を介して前記メモリセルに記憶された情報へのアクセスを促進する補助電子回路を形成することを備え、前記補助電子回路は、巨大磁気抵抗を示す第２多層薄膜構造を備える、
方法。
【請求項３０】
メモリセル、アクセス線、および補助電子回路を備える固体メモリ装置を作る方法であって、前記メモリは、
前記メモリセルを形成することであって、前記メモリセルのそれぞれは複数の磁性層を備え、前記磁性層の少なくとも一つは磁気的に情報の１ビットを記憶し、複数の前記アクセス線は各メモリセル中で前記複数の磁性層と集積され、前記複数のアクセス線のうち選択されたものと、前記巨大磁気抵抗効果とを用いて前記情報のビットにアクセスされるように構成されている前記メモリセルを形成することと、
複数のトランスピンナを含む前記補助電子回路を形成することであって、各トランスピンナは巨大磁気抵抗を示す多層薄膜構造の回路網と、多層薄膜構造に少なくとも一つの磁界を印加する少なくとも一つの薄膜構造に誘導的に結合された少なくとも一つの導伝体とを備え、各トランスピンナは前記回路網の抵抗が不平衡であるときに出力を発生する、前記補助電子回路を形成することと、
を備える方法。
【請求項３１】
プロセッサと関連するメモリアーキテクチャであって、前記メモリアーキテクチャは前記プロセッサによるコンピュータプログラム命令の実行を促進するシステムメモリと、前記プロセッサによってアクセスされる情報を記憶する大容量記憶とを備え、前記システムメモリおよび前記大容量記憶は、メモリセルの第１および第２のアレイをそれぞれ含む第１および第２のランダムアクセスメモリをそれぞれ備え、前記第１および第２のアレイのそれぞれのメモリセルは巨大磁気抵抗を示す多層薄膜構造を備えるメモリアーキテクチャ。
【請求項３２】
請求項３１に記載のメモリアーキテクチャであって、前記プロセッサによるコンピュータプログラム命令の実行を促進するキャッシュメモリをさらに備え、前記キャッシュメモリはメモリセルの第３のアレイを含む第３のランダムアクセスメモリを備え、前記第３のアレイの前記メモリセルは巨大磁気抵抗を示す多層薄膜構造をさらに備えるメモリアーキテクチャ。
【請求項３３】
請求項３１に記載のメモリアーキテクチャであって、前記プロセッサによるコンピュータプログラム命令を記憶する読み出し専用メモリをさらに備え、前記読み出し専用メモリはメモリセルの第３のアレイを含む第３のランダムアクセスメモリを備え、前記第３のアレイの前記メモリセルは巨大磁気抵抗を示す多層薄膜構造をさらに備えるメモリアーキテクチャ。
【請求項３４】
請求項３１に記載のメモリアーキテクチャであって、前記プロセッサはＩＳＡバスを有するＩＳＡシステムの一部であり、前記大容量記憶は前記ＩＳＡバスに結合されるメモリアーキテクチャ。
【請求項３５】
請求項３１に記載のメモリアーキテクチャであって、前記プロセッサはＥＩＳＡバスを有するＥＩＳＡシステムの一部であり、前記大容量記憶は前記ＥＩＳＡバスに結合されるメモリアーキテクチャ。
【請求項３６】
請求項３１に記載のメモリアーキテクチャであって、前記プロセッサはＰＣＭＣＩＡバスを有するＰＣＭＣＩＡシステムの一部であり、前記大容量記憶は前記ＰＣＭＣＩＡバスに結合されるであるメモリアーキテクチャ。
【請求項３７】
請求項３１に記載のメモリアーキテクチャであって、前記プロセッサはシステムカーネルの一部であり、前記システムメモリは前記システムカーネルに結合する第１のメモリサブシステムの一部であり、前記大容量記憶は前記システムカーネルに結合する第２のメモリサブシステムの一部であるメモリアーキテクチャ。
【請求項３８】
請求項３１に記載のメモリアーキテクチャであって、前記プロセッサはシステムカーネルの一部であり、前記システムメモリおよび前記大容量記憶は共に前記システムカーネルに結合する単一メモリサブシステムの一部であるメモリアーキテクチャ。
【請求項３９】
請求項３１に記載のメモリアーキテクチャであって、前記システムメモリおよび前記大容量記憶のうちの少なくとも一つは前記プロセッサが一部である処理システムにプラグインできるプラグインモジュールに含まれているメモリアーキテクチャ。
【請求項４０】
請求項３９に記載のメモリアーキテクチャであって、前記プラグインモジュールは、前記処理システムに関連するＩＳＡバスに接続するハードカードを備えるメモリアーキテクチャ。
【請求項４１】
請求項３９に記載のメモリアーキテクチャであって、前記プラグインモジュールは、前記処理システムに関連するＥＩＳＡバスに接続するハードカードを備えるメモリアーキテクチャ。
【請求項４２】
請求項３９に記載のメモリアーキテクチャであって、前記プラグインモジュールは、前記処理システムに関連するＰＣＭＣＩＡバスに接続するＰＣＭＣＩＡカードを備えるメモリアーキテクチャ。
【請求項４３】
請求項３９に記載のメモリアーキテクチャであって、前記システムメモリおよび前記大容量記憶は前記プラグインモジュールに含まれているメモリアーキテクチャ。
【請求項４４】
請求項３９に記載のメモリアーキテクチャであって、前記システムメモリおよび前記大容量記憶のうちの一つだけが前記プラグインモジュールに含まれているメモリアーキテクチャ。
【請求項４５】
請求項３１に記載のメモリアーキテクチャであって、前記メモリセルのそれぞれは、
複数の磁性層であって、前記磁性層の少なくとも一つは磁気的に１ビットの情報を記憶する磁性層と、
前記アクセス線の複数であって、前記複数の前記磁性層と集積化されており、前記複数のアクセス線の選択されたものと前記巨大磁気抵抗効果とを用いて前記情報のビットにアクセスされるように構成されている複数のアクセス線と、
少なくとも一つのキーパー層と、
を備え、
前記磁性層、前記アクセス線、および前記少なくとも一つのキーパー層は、実質的に閉磁束構造を構成する請求項１に記載のメモリ装置。
【請求項４６】
請求項４５に記載のメモリアーキテクチャであって、前記複数の磁性層のいくつかはコバルトから成るメモリアーキテクチャ。
【請求項４７】
請求項４５に記載のメモリアーキテクチャであって、前記複数の磁性層のいくつかはパーマロイから成るメモリアーキテクチャ。
【請求項４８】
請求項４５に記載のメモリアーキテクチャであって、前記複数のアクセス線のいくつかは銅から成るメモリアーキテクチャ。
【請求項４９】
請求項４５に記載のメモリアーキテクチャであって、前記複数のアクセス線のいくつかは多層線を含むメモリアーキテクチャ。
【請求項５０】
請求項４５に記載のメモリアーキテクチャであって、前記メモリセルのそれぞれはダイビットメモリセルを備え、前記複数の磁性層は２つの記憶層を備えるメモリアーキテクチャ。
【請求項５１】
請求項５０に記載のメモリアーキテクチャであって、前記２つの記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項５２】
請求項５０に記載のメモリアーキテクチャであって、前記２つの記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項５３】
請求項４５に記載のメモリアーキテクチャであって、前記メモリセルのそれぞれは３ビットメモリセルを備え、前記複数の磁性層は３つの記憶層を備えるメモリアーキテクチャ。
【請求項５４】
請求項５３に記載のメモリアーキテクチャであって、前記３つの記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項５５】
請求項５３に記載のメモリアーキテクチャであって、前記３つの記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項５６】
請求項４５に記載のメモリアーキテクチャであって、前記メモリセルのそれぞれは４ビットメモリセルを備え、前記複数の磁性層は４つの記憶層を備えるメモリアーキテクチャ。
【請求項５７】
請求項５６に記載のメモリアーキテクチャであって、前記４つの記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項５８】
請求項５６に記載のメモリアーキテクチャであって、前記４つの記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項５９】
請求項４５に記載のメモリアーキテクチャであって、前記メモリセルのそれぞれは単一ビットメモリセルを備え、前記複数の磁性層は１つの記憶層を備えるメモリアーキテクチャ。
【請求項６０】
請求項５９に記載のメモリアーキテクチャであって、前記記憶層および前記複数のアクセス線は、前記情報のビットを破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項６１】
請求項５９に記載のメモリアーキテクチャであって、前記記憶層および前記複数のアクセス線は、前記情報のビットを非破壊的に読み出しするように構成されるメモリアーキテクチャ。
【請求項６２】
請求項３１に記載のメモリアーキテクチャであって、前記第１および第２ランダムアクセスメモリは、巨大磁気抵抗を示す多層薄膜構造を備える補助電子回路をさらに備えるメモリアーキテクチャ。
【請求項６３】
請求項６２に記載のメモリアーキテクチャであって、前記補助電子回路は前記メモリセルに関連するアクセス線を選択する複数のアクセス線選択マトリクスを備えるメモリアーキテクチャ。
【請求項６４】
請求項６３に記載のメモリアーキテクチャであって、それぞれの選択マトリクスはトランスピンナのアレイを備え、各トランスピンナは、前記多層薄膜構造の回路網と、前記薄膜構造の少なくとも一つに誘導的に結合され、それに少なくとも一つの磁界を印加する前記アクセス線の少なくとも一つとを備え、各トランスピンナは、前記回路網の抵抗が不平衡であるときに出力を発生するメモリアーキテクチャ。
【請求項６５】
請求項６２に記載のメモリアーキテクチャであって、前記補助電子回路は複数のトランスピンナを備え、各トランスピンナは、前記多層薄膜構造の回路網と、前記薄膜構造の少なくとも一つに誘導的に結合され、それに少なくとも一つの磁界を印加する少なくとも一つの導伝体とを備え、各トランスピンナは、前記回路網の抵抗が不平衡であるときに出力を発生するメモリアーキテクチャ。
【請求項６６】
請求項６５に記載のメモリアーキテクチャであって、前記トランスピンナの選択されたものは、前記第１および第２のアレイに関連するアクセス線の信号を増幅する増幅器として構成されるメモリアーキテクチャ。
【請求項６７】
請求項６５に記載のメモリアーキテクチャであって、前記トランスピンナの選択されたものは、前記第１および第２のアレイに関連する対のアクセス線の抵抗を平衡させる差動増幅器として構成されるメモリアーキテクチャ。
【請求項６８】
請求項６５に記載のメモリアーキテクチャであって、前記トランスピンナの選択されたサブセットは、前記第１および第２のアレイに関連するアクセス線の選択を促進する選択マトリクスとして構成されるメモリアーキテクチャ。
【請求項６９】
請求項６２に記載のメモリアーキテクチャであって、前記補助電子回路は複数の構成変更可能な抵抗要素を備えるメモリアーキテクチャ。
【請求項７０】
請求項６９に記載のメモリアーキテクチャであって、それぞれの構成可能な抵抗要素は、少なくとも一つの高保磁力層および少なくとも一つの低保磁力層を備え、それぞれの構成変更可能な抵抗要素に関連する抵抗値は、前記高保磁力層に関連する第１磁化ベクトルを少なくとも部分的に反転することによって構成可能であるメモリアーキテクチャ。
【請求項７１】
請求項２に記載のメモリ装置であって、非磁性導伝体層をさらに備え、前記複数の磁性層は情報の２ビットを記憶する２つの磁性層を備え、前記２つの磁性層は前記非磁性導伝体層によって分離されかつ前記非磁性導伝体層と電気的に接触して、前記複数のアクセス線は前記２つの磁性層が電気的に絶縁される第１アクセス線を備えるメモリ装置。
【請求項７２】
請求項７１に記載のメモリ装置であって、前記少なくとも一つのキーパー層は前記２つの磁性層および前記第１アクセス線の外に配置されるメモリ装置。
【請求項７３】
請求項２に記載のメモリ装置であって、複数の非磁性導伝体層をさらに備え、前記複数の磁性層は２つの構造に構成され、それぞれの構造は前記非磁性導伝体層によって分離されかつ前記非磁性導伝体層のうちの一つと電気的に接触して、前記複数のアクセス線は前記２つの構造の間に配置されかつ前記２つの構造から電気的に絶縁される第１アクセス線を備えるメモリ装置。
【請求項７４】
請求項７３に記載のメモリ装置であって、前記少なくとも一つのキーパー層は、前記２つの構造の外に配置されるメモリ装置。
【請求項７５】
請求項７４に記載のメモリ装置であって、追加のキーパー層を前記絶縁された非磁性導伝体層の中にさらに備えるメモリ装置。
【請求項７６】
請求項２に記載のメモリ装置であって、前記複数の磁性層は４つの磁性層を備え、前記メモリ装置は前記４つの磁性層を分離しかつ前記４つの磁性層と電気的に接触する３つの非磁性導伝体層をさらに備え、前記メモリ装置は電気的に前記磁性層から絶縁される第４非磁性導伝体層をさらに備え、前記少なくとも一つのキーパー層は前記磁性層および前記非磁性導伝体層の外に配置され、前記メモリ装置は、情報の２ビットを記憶しかつ非破壊的に読み出しする第１動作モードで動作可能であり、かつ情報の４ビットを記憶しかつ破壊的に読み出しする第２動作モードで動作可能であるメモリ装置。
【請求項７７】
第１および第２センス線を備えるメモリ装置であって、それぞれセンス線は３つの非磁性導伝体層によって分離されかつ３つの非磁性導伝体層と電気的に接触する４つの磁性層を備え、メモリ装置はまた第４非磁性導伝体層を前記第１および第２センス線の間に備えかつ前記第１および第２センス線から電気的に絶縁され、前記メモリ装置はまた第５非磁性導伝体層を前記第１および第２センス線の上に備えかつ前記第１および第２センス線から電気的に絶縁され、前記メモリ装置はまた前記第１および第２センス線および前記第４および第５非磁性導伝体層の外に配置された少なくとも一つのキーパー層を備えるメモリ装置。
【請求項７８】
請求項７７に記載のメモリ装置であって、前記メモリ装置は、情報の４ビットの記憶と非破壊的読み出しとを行うように動作可能であるメモリ装置。
【請求項７９】
請求項７７に記載のメモリ装置であって、追加のキーパー層を前記第４非磁性導伝体層の中央にさらに備え、前記メモリ装置は情報の８ビットの記憶と非破壊的読み出しとを行うように動作可能であるメモリ装置。
【請求項８０】
請求項７６に記載のメモリ装置であって、前記少なくとも一つのキーパー層のうちの一つに隣接して配置され、前記３つの非磁性導伝体層に実質的に垂直に電流を流すように動作可能である第５非磁性導伝体層をさらに備えるメモリ装置。
【請求項８１】
非磁性導伝体層によって分離されかつ非磁性導伝体層と電気的に接触する第１および第２磁性層を備える構造中の情報を読み出しする方法であって、前記方法は
前記構造の抵抗を測定すること、
前記導伝体層を介して、前記第１磁性層に関連する第１の向きの第１磁化を反転するのに充分であるが、前記第２磁性層に関連する第２磁化を反転するのに不充分な第１電流を印加すること、
前記抵抗を２回目に測定すること、
前記導伝体層を介して第２の向きの前記第１磁化を反転するのに充分であるが、前記第２磁化を反転するのに不充分な第２電流を印加すること、および
前記構造の前記抵抗を３回目に測定すること
を備える方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、共に２０００年７月１１日に出願された米国仮特許出願第６０／２１７，３３８号、「ＡＬＬ−ＭＥＴＡＬ ＲＡＭ」および第６０／２１７，７８１号、「ＳＯＬＩＤ−ＳＴＡＴＥ ＭＡＳＳ ＳＴＯＲＡＧＥ ＳＹＳＴＥＭ ＦＯＲ ＩＭＰＲＯＶＥＤ ＭＯＢＩＬＩＴＹ ＡＮＤ ＬＯＷ ＥＭＩＳＳＩＯＮ」、および２００１年６月１８日に出願された米国特許出願、弁護士事件番号ＩＭＥＣＰ００９の優先権を主張しており、それらの全体が全ての目的のためにここで参照によって援用される。
【０００２】
本発明は巨大磁気抵抗（ＧＭＲ）の特質を利用したメモリ技術に関する。より具体的には、メモリ構造はここで、メモリセルおよび制御電子回路が全て、ＧＭＲを示す多層薄膜要素を用いて実現されている。さらなる実施形態によれば、統一されたメモリアーキテクチャが提供され、従来メモリの複数の形式が本発明のメモリによって置き換えられている。
【０００３】
【発明の背景】
半導体メモリ技術、特にシリコンランダムアクセスメモリ（ＲＡＭ）は全てのデータ処理システムの基礎をなす重要な部分である。シリコン技術のデバイス密度は１０年毎に着実に高くなってきており、これはその始まりから近年に至るまでは、シリコンチップのデバイス密度は１８ヶ月毎に倍になるというムーアの法則に大まかに従っているからである。つまり最近は、シリコンメモリのビット密度の向上速度は、ムーアの法則によって予測される速度にだんだんと及ばなくなっている。半導体技術の限界は、その将来の可能性とその過去の実績とのギャップがますますひらくことは明らかである。これには多くの理由がある。
【０００４】
まず、デバイスサイズに関する半導体技術の限界はリソグラフィー技術の発達に追従してきておらず、多くの場合はそれは不可能である。例えばシリコンデバイスのパターン寸法が縮小するにしたがって、電荷の漏れによる情報の損失、高酸化ブレークダウン、および電力消費を含む好ましくない効果が生じる。ｐ−ｎ接合がスケーラビリティをもたないこと、およびチャージポンプのような内在的な限界もリソグラフィーをフルに活用できないことにつながる。
【０００５】
機械的要素を含むメモリシステム、例えばディスクドライブもまた、例えば、読み出しヘッドを磁気記憶媒体上のますます小さくなる記憶位置に機械的に並べることが難しいことなど、記憶密度に関連する技術的障壁に直面している。そのようなメモリのアクセス時間も典型的には、対応する半導体メモリのそれと比べて何桁も大きい。そのようなメモリはまた、例えば、衝撃、振動、温度の極端な差、放射線などの様々な環境ストレスにも弱い。総合すると、このような限界はより大きい情報密度およびより速い情報アクセスという２つの目的を阻害する。
【０００６】
ＦＬＡＳＨおよびＥＥＰＲＯＭのようなメモリ技術の進化は、これらの限界のいくつかには対応してきており、従来の磁気メモリよりずっと速いアクセス時間を有し、かつ機械的衝撃のようないくつかの環境ストレスにより耐えるようになってきている。しかし、これらの「ハードカード」技術は、標準的なスタンドアローンまたはネットワークコンピュータシステムをサポートするのに充分なだけの記憶密度または容量を有していない。実際、標準ディスクの容量の１／１０をもつＦＬＡＳＨおよびＥＥＰＲＯＭは、追加的な記憶容量を提供するにすぎず、アクセスサイクルの限られた回数というさらなる欠点がある。さらにＦＬＡＳＨおよびＥＥＰＲＯＭのアクセス時間は、従来の機械のシステムよりはずっとよいが、それらはＤＲＡＭまたはＳＲＡＭのアクセス時間に比べて明らかに劣る。さらに、ＦＬＡＳＨおよびＥＥＰＲＯＭに関連するメガバイト当たりの高い電力消費は大きな電源を必要とし、サイズおよび重さの点でのハードカード技術の利点を失わせる。したがってＦＬＡＳＨおよびＥＥＰＲＯＭは、速度および信頼性については優位性を提供するが、これらのメモリ技術は従来の機械的ディスクドライブの容量または電力効率を達成できない。
【０００７】
さらに最近は、産業界全体で、固体半導体メモリおよび機械記憶を磁気ＲＡＭに置き換えるべくメモリを開発する大きな動きがある。この活動のほとんどは、総体的にＭＲＡＭとして知られるハイブリッド磁気ＲＡＭに集中しており、これは磁気メモリアレイが半導体電子回路と統合されるものである。
【０００８】
したがって半導体メモリに内在する限界の悪影響を受けることなく、リソグラフィー技術の進歩を利用でき、ＧＭＲ電子回路における最近の進歩をフルに活用できるメモリ技術を開発することが望ましい。
【０００９】
【発明の概要】
本発明によれば、巨大磁気抵抗（ＧＭＲ）の特質を示す構造に基づいて、上述の従来のメモリ技術の限界を超えるメモリ技術が提供される。本発明のメモリアレイは、その磁性層には、情報の一つ以上のビットを記憶するＧＭＲ薄膜構造を備える個々のメモリセルを含む。メモリアクセス線はアレイ中のそれぞれのセルにランダムアクセスを提供するように構成させる。選択マトリクス、制御電子回路、プリアンプ、およびセンスアンプは、「トランスピンナ」としてここに参照される全金属デバイスと共に全て実現される。トランスピンナは、トランジスタおよびトランスの双方のような特性を有するＧＭＲ薄膜構造の回路網である。
【００１０】
ＧＭＲ構造のパフォーマンスはそのパターンサイズが減少するにつれ向上する。さらにここで説明される全金属メモリに付随する製造コストは半導体メモリに付随するコストよりも多くの理由で劇的に低い。
【００１１】
第１に本発明のＧＭＲ構造は比較的簡単なので、同様のデバイスのための典型的な半導体プロセスと比較して製造ステップの数が大幅に減少される（例えば３０より大きいのに比べて１０未満で済む）。第２に本発明の全金属構造の製造ステップは、半導体技術が特徴づけられる高温プロセス（例えば８００℃）と比べ比較的低い温度（例えば２００℃）で行われる。さらにハイブリッド磁気ＲＡＭは、磁気メモリアレイを有する半導体補助電子回路の後に続くボンディングと共に双方の処理方法を伴う。対照的に全金属磁気ＲＡＭは、単一のマスクセットを用いて単一のモノリシック集積回路として製造される。なぜならＧＭＲ電子回路およびＧＭＲメモリアレイは同じ材料でできているからである。
【００１２】
さらにトランスピンナを用いるメモリ電子回路の実現は有利である。なぜならそれは半導体プロセスのように順番にではなく、メモリ要素と同時に堆積されパターン化され、それにより必要なプロセスステップの数をさらに低減できる。本発明の全金属アーキテクチャは半導体またはハイブリッドＲＡＭメモリよりも放射線に対する耐性がより高い。さらにトランスピンナ回路は、等価な半導体回路よりは面積をとらない（トランスピンナに基づいた差動センスアンプがよい例である）。
【００１３】
さらに様々な具体的な実施形態によれば、全金属磁気ＲＡＭは低電力デバイスになりうるが、これは、部分的にはＧＭＲ回路の内在的な低電力のため、部分的にはＧＭＲ回路が不使用のこれらサブシステムをオフにできるからである。
【００１４】
最後に本発明のメモリ技術は長く保持される、つまり記憶された情報を保持するためのリフレッシュまたはスタンバイ電力が不要であるので、ＲＡＭの代わりに用いられるだけではなく、機械的な記憶システムの代わりにも用いられる。
【００１５】
具体的な実施形態によれば、統一されたメモリアーキテクチャが提供され、そのようなアーキテクチャにおいては、アーキテクチャ中の複数のメモリタイプが本発明のメモリアレイの具体的な実施形態を用いて実現される。そのようなアーキテクチャの具体的な例は、システムメモリと長期記憶とが本発明によって実現されるコンピュータメモリアーキテクチャの文脈において説明される。
【００１６】
よって本発明は、アクセス線を介してメモリセルに記憶された情報へのアクセスを促進するメモリセル、アクセス線および補助電子回路に関する方法および装置を提供する。メモリセルおよび補助電子回路は共に巨大磁気抵抗を示す多層薄膜構造を備える。
【００１７】
本発明はまた、コンピュータプログラム命令がコンピュータによって実行されることを促進するシステムメモリと、プロセッサによってアクセスされる情報の記憶をする大容量記憶とを備えるメモリアーキテクチャに関する方法および装置を提供する。システムメモリおよび大容量記憶は、第１および第２のランダムアクセスメモリをそれぞれ含み、それらは第１および第２のメモリセルアレイをそれぞれ含む。第１および第２のアレイ中の各メモリセルは、巨大磁気抵抗を示す多層薄膜構造を備える。
【００１８】
本発明の性質および優位性は、明細書の残りの部分と図面とを参照することによって理解される。
【００１９】
【発明の実施の形態】
図１は、本発明の具体的な実施形態に基づいて設計された全金属ランダムアクセスメモリ１００の簡略化された図であり、これはここではＳｐｉｎＲＡＭともよばれる。簡明にするために、記憶セル１０２は６４個しか示されていない。しかし図１の簡略化されたアーキテクチャは、所望のどんなサイズのメモリアレイにも一般化しうることが理解されよう。また、選択電子回路の制御線は同じ理由で省略されている。
【００２０】
本発明と用いる記憶セルの例は、共通に所有された１９９６年１２月２４日に付与された米国特許出願第５，５８７，９４３号、「ＮＯＮＶＯＬＡＴＩＬＥ ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ ＭＥＭＯＲＹ ＷＩＴＨ ＦＵＬＬＹ ＣＬＯＳＥＤ ＦＬＵＸ ＯＰＥＲＡＴＩＯＮ」、およびここで同時に出願された共通に所有された同時係属中の米国特許出願第　／　　号、「ＨＩＧＨ ＤＥＮＳＩＴＹ ＧＩＡＮＴ ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ ＭＥＭＯＲＹ ＣＥＬＬ」（弁護士事件番号ＩＭＥＣＰ００６）に記載されており、これらの双方が全ての目的のためにここで参照によって援用される。そのような記憶セルの具体的な例が以下に説明される。
【００２１】
図２は、本発明の具体的な実施形態による記憶要素として用いられうるＧＭＲ交換結合された３層フィルムのメジャーヒステリシスループを示す。２つの磁性層１３０および１３４は、非磁性層１３２によって分けられている。２つの磁性層は、それらの間の交換結合よりも大きい値だけ異なる保磁力Ｈｃを有しており、層１３０は高い保磁力を有し（例えばコバルト）、層１３４は低い保磁力を有する（例えばパーマロイ）。フィルムの断面１３６はループのそれぞれの部分における磁化を示す。
【００２２】
右上の象限から始めると、上下の層１３０および１３４共に同じ方向に飽和している。もし印加された磁界Ｈが実質的にゼロまで減少され、さらに方向が逆転されると、左上の象限の断面によって示されるように、低い保磁力をもつ層が先に反転する。この反転は、磁界が、低保磁力層の保磁力と結合磁界との和に等しいときに起こる。
【００２３】
印加された磁界Ｈが負の方向に増加されると、左下の象限に示されるように、高い保磁力をもつ層が方向を反転する。この反転は、磁界が、高保磁力層の保磁力よりも交換結合の値だけ少ないものに等しいときに起こる。よって反転はこのようなフィルムでは２段階で行われる。
【００２４】
図２のメモリセルの読み出しは、ワード線の一つから印加される磁界によって得られる、磁化の変化に応じた抵抗の変化を測定することによって非破壊的なやりかたで達成される。磁界の印加は一時的に低保磁力層を反転させる。図３ａおよび図３ｂは、三角波状のワード電流１８２が印加されたときの抵抗信号１８０を示す。図３ａは、「ゼロ」状態に対応する信号を示し、図３ｂは、「１」状態に対応する信号を示す。
【００２５】
図４は低保磁力記憶層４０４および高保磁力記憶層４０６を有するメモリセル４０２の４つの磁化の状態を示す。図に示されるように、状態のそれぞれはユニークな２ビットの組み合わせを表現する。つまり、状態「００」は両方の記憶層が右に磁化されているように示されており、状態「１１」は両方の記憶層が左に磁化されているように示されている。この状態の磁化ベクトルは平行なので、それらは比較的低い抵抗を示す。対照的に、状態「０１」および「１０」は、共に反対向きの磁化ベクトルによって特徴づけられ、つまりＧＭＲ効果のために、平行ベクトルに比べ比較的高い抵抗状態を示す。
【００２６】
当業者であれば状態のそれぞれがどのようにメモリセル４０２に書き込みしうるかは理解できよう。つまりまず層４０６が層の保磁力を超える磁界を印加することによって磁化される。その低い保磁力のため、少なくとも始めは、層４０４もまた同じ向きに磁化される。そして層４０４の反平行の状態は、層４０４の保磁力を越えはするが、層４０６のそれを越えない程度に充分な反対向きの第２磁界を印加することによって書き込みされうる。
【００２７】
メモリセル４０２に記憶された情報の読み出しが図５を参照して説明される。以下に述べるように、読み出しプロセスはセルの初期状態によって異なる。まず多層セルと関連する抵抗値Ｒ１が、セルが初期状態であるときに測定される（カラム１）。そして層３０４の保磁力を越え、層３０４を特定の方向、例えば示されるように右に磁化するのに充分な磁界が印加される。そして磁界の印加の後に抵抗値Ｒ２が測定（カラム２）され、Ｒ１およびＲ２の差が決定される（カラム３）。示された例においては、Ｒ２−Ｒ１がゼロよりも小さければ、セルの初期状態は「０１」状態であると決定される。同様にもしＲ２−Ｒ１がゼロよりも大きければ、初期状態は「１１」状態に対応する。そして初期状態がセルに再書き込みされる。
【００２８】
一方、Ｒ１およびＲ２の間に差がなければ、初期状態は「００」または「１０」のどちらかである。必要なものが低保磁力層３０４の状態、つまりいずれの場合も「０」であるなら、それ以上の動作は行われなくてもよい。しかし層３０６の状態が決定されなければならないなら、第１の磁界と反対の向きに第２の磁界が印加されえて、層３０４の磁化を反転、つまりこの例では左向きに反転させ、第３の抵抗値Ｒ３が測定される（カラム４）。Ｒ３−Ｒ２がゼロよりも大きければ、初期状態は「００」であると決定され、ゼロよりも小さければ、初期状態は「１０」であると決定される（カラム５）。初期状態はそれからセルに再書き込みされる。
【００２９】
本発明の具体的な実施形態（図５を参照して上述のような）は異なる保磁力を有する層群（例えば層４０４および４０６）を言及しているが、本発明の他の実施形態は、記憶および読み出しを実現させる代替の機構によって同じ保磁力を有する層を用いることに注意されたい。そのような機構の例としては、同じ保磁力を有する近傍の層を反転させることなくある層を反転する、局所化された磁界の利用がある。そのような実施形態の例が後述される。
【００３０】
本発明の様々な他の実施形態によれば、複数ビット情報が記憶されうる情報メモリセルの設計が提供される。２、３、または４ビットの情報が記憶されえて、破壊的読み出し（ＤＲＯ）または非破壊的（ＮＤＲＯ）読み出しを利用する具体的な実施形態が後述される。しかしこれらの設計の具体的なものが、記載されたものよりもより多くのビットの情報を記憶するために一般化されうることがわかるだろう。例えば記載された実施形態の具体的なものを参照しながら、同じ構成に記憶される情報のビット数の２倍までが記憶されるＤＲＯ構成として、ＮＤＲＯ構成もまた用いられうることがわかるだろう。
【００３１】
ＤＲＯを利用する３つの実施形態が図６および７を参照しながら説明される。記載されたそれぞれの実施形態は、コバルト記憶層、銅アクセス線、およびダブルキーパーを利用する。しかし、これらの要素の様々なもののために、本発明の範囲を逸脱することなく、様々な材料が用いられうることがわかるだろう。
【００３２】
図６は、２ビット情報を記憶するように構成されたメモリセル６０２を示す。コバルト層６０４および６０６が備えられ、それらにおいて、情報の個々のビットがそれぞれに関連する磁化ベクトルによって表現されるように記憶される。具体的な実施形態によれば、層６０４および６０６の保磁力は実質的に等しい。銅ワード線６０８および統合されたセンスディジット線６１０は、読み出しおよび書き込みアクセスをセル６０２に与えるために設けられている。トップおよびボトムキーパー６１２および６１４は、メモリセル６０２が実質的に閉じた磁束構造であることを確かにするために設けられている。このような二重キーパー構造は、磁気フィルムからの反磁界を大きく低減しはするが、ストリップラインからの磁界は妨げない。
【００３３】
絶縁層は、示された層の間の空白スペースで表現されていることに注意されたい。これらの層は、簡明さのために省略される。さらに様々な層は、図示目的のために様々な幅で示されている。しかし実際の実施形態の層は、典型的には同じ幅である。最後に、本願の図の垂直方向の大きさは、しばしば図示目的のために強調されている。
【００３４】
図６のメモリセルに基づくメモリモジュールは、米国特許第５，５８７，９４３号の単一ビットメモリセルに基づくメモリモジュールに似ており、ここで参照によって援用される。つまり、そのようなメモリモジュールは、例えば図１１に示すように、ｘ方向に向いたワード線、およびｙ方向に向いたセンスディジット線を有する。そのような実施形態においては、ワード線およびセンスディジット線はそれぞれのビット位置において同じ向きに走る。マトリクスの選択は、ワード線およびセンスディジット線を選択するために行われ、ローレベルゲートおよびセンスアンプはセンスディジット線のために設けられる。本発明の他の実施形態によれば、メモリセルおよびモジュールは、例えば図１２（ａ）および１２（ｂ）に示すようにセンスディジット線を分離するために、ワード線およびセンスディジット線が直線かつ直交するように設計される。
【００３５】
右手の法則を適用することによって図６のダイビットメモリセル６０２に書き込みをする方法が理解できるだろう。つまりワード線６０８の電流がセンスディジット線６１０中のそれと平行で、大きさが同じであるなら、これらの線の間の磁界はゼロであり、つまりコバルト層６０４は磁界が印加されないことになる。しかしコバルト層６０６によって受けられる磁界は、２つの線からの磁界の寄与の総和である。よってコバルト層６０６は、線６０８および６１０の同じ極性の一致電流によって書き込みができ、そのときは、それらのそれぞれはそれ自身による磁界は層６０６の保磁力を越えられないが（つまりＨｃ未満）、もう一方の線からの磁界と合成されるとき、層６０６に磁化を与えるのに充分になる（つまりＨｃよりも大きい）。
【００３６】
一方、ワード線６０８の電流が、センスディジット線６１０中のそれと反平行であり、電流の大きさが実質的に等しいなら、線６０８および６１０の外の合成された磁界は実効的にはゼロとなり、線の間の磁界、つまりコバルト層６０４によって受けられる磁界は２倍になる。よってコバルト層６０４は、ワード線およびセンスディジット線の反対の極性の一致電流によって書き込みができ、そのときは、それらのそれぞれは、Ｈｃ未満の磁界をもつが、合成された総和はＨｃよりも大きい。
【００３７】
具体的な実施形態によれば、ダイビットメモリセル６０２を読み出しする手順は、いくつかのステップを含む。まず、センスディジット線６１０の抵抗が測定される。そして既知の論理状態、つまり「１」が、上述のようにアクセス線６０８および６１０中の一致電流でコバルト層６０４に書き込みされる。そしてセンスディジット線６１０の抵抗が再び測定される。もしそれが変化すれば、層６０４の初期状態、つまり層６０４に元々記憶された情報のビットは、現在の状態と異なるはずで、つまりもし層に「１」が書き込みされたら、それは以前は「０」だったはずである。もし抵抗が変化していなければ、反対の結論が得られ、つまり元々層６０４に記憶された情報のビットは現在の状態と同じである。
【００３８】
層６０６の状態は、その後、層６０４の状態を反転し、結果として生じる抵抗を最後の抵抗測定と比較することによって決定される。そして層６０６の状態は、抵抗増加か減少かによって決定されうる。例えば、もしボトム層が「１」から「０」に反転され、抵抗が減少すれば、トップ層は「０」であるはずで、つまり二つの層の磁化ベクトルは平行である。対照的に、もしそのようなシナリオで抵抗がそのような反転の後に増加したなら、トップ層は「１」であるはずで、つまり二つの層の磁化ベクトルは今度は反平行である。読み出し操作の後に、層６０４および６０６の元々の状態は必要に応じて再書き込みされうる。
【００３９】
もちろん、読み出し操作は、上述のように記憶層の両方の状態を決定するために行われてもよいし、または記憶層のどちらかの状態を別々に決定するために行われてもよい。
【００４０】
メモリセル６０２の構造の変更は本発明の範囲を逸脱することなくおこなえることが理解できるだろう。例えば、それぞれの保磁力または記憶層６０４および６０６の組成が変更されうる。具体的な実施形態によれば、パーマロイが魅力的な選択肢であり、これは駆動電流の要件を緩和するからである。さらに、メモリセル６０２にアクセスするために用いられる電流の電流振幅は、本発明の原理によるイネーブル動作に必ずしも等しくなくてもよい。
【００４１】
図７は、３または４ビットの情報を記憶するための様々な具体的な実施形態により構成されたメモリセル７０２を示す。図６のメモリセル６０２のように、層間のギャップにある絶縁層は示されておらず、垂直方向の大きさは簡明さのために強調されている。さらに実際の実施形態においては、層とアクセス線とは同じ幅であるが、説明のためにここでは異なるように描かれている。
【００４２】
メモリセル７０２は、４つのコバルト記憶層７０４、７０６、７０８および７１０を有しており、これらのそれぞれは１ビットの情報を記憶できる。セルのアクセス線は、銅ワード線７１２、銅センスディジット線７１４、および銅禁止線７１６を含む。「禁止線」という語は、セル当たり３本の線を用いて、マージンを増すために用いられていた旧式のフェライトコアメモリの禁止線を参照して用いられている。本発明の具体的な実施形態によれば、禁止線は、選択位置対非選択位置の磁界の比３：１が使え、これは禁止線がないときの２：１よりも大きい。いくつかの実施形態によれば、本発明の禁止線は具体的な実施形態によれば、本発明の禁止線はアレイ中の全てのビットをリンクする。他の実施形態によれば、禁止線はアレイ中の全てのビットをリンクするわけではない。むしろそれらはアレイを対角線に沿って走るように構成されて、それら自身の選択マトリクスと共に設けられている。
【００４３】
以下に明らかになるように、３ビット実施形態においては、記憶層７０４および７１０の磁化状態（およびよってそこに記憶された情報）は、独立ではない。つまり、それぞれは互いに逆の向きに磁化されている。他の実施形態（後述）によれば、この対称性は様々な手法を用いて崩すことができ、それにより４つの記憶層のそれぞれが独立に書き込みおよび読み出しできる。
【００４４】
３ビット実施形態によれば、メモリセル７０２の記憶層は、実質的に等しい保磁力によって特徴づけられ、３本のアクセス線中に一致電流を異なる組み合わせで印加することによって書き込みされうる。印加された電流の結果で発生された磁界は、以下で与えられる：
【００４５】
Ｈ１＝ｋ｛−Ｉｗ−Ｉｉ−Ｉｄ｝　（１）
Ｈ２＝ｋ｛Ｉｗ−Ｉｉ−Ｉｄ｝　（２）
Ｈ３＝ｋ｛Ｉｗ＋Ｉｉ−Ｉｄ｝　（３）
Ｈ４＝ｋ｛Ｉｗ＋Ｉｉ＋Ｉｄ｝　（４）
【００４６】
ここでＩｗ、Ｉｉ、およびＩｄは、ワード線、禁止線、およびセンスディジット線の電流にそれぞれ対応し、Ｈ１〜Ｈ４は、層７０４〜７１０の磁界にそれぞれ対応し、ｋは、線幅に反比例する比例係数で、１ミクロン幅についてｍＡあたり６　Ｏｅに等しい。
【００４７】
これらの方程式から、層７０６および７０８はそれぞれ、セル中の他の層を反転しない電流パルスの組み合わせで反転されえることがわかるだろう。例えば、もしＩｗ＝＋Ｈｃ／３ｋかつＩｉ＝Ｉｄ＝−Ｈｃ／３ｋなら、層７０６における磁界は、Ｈｃであり、層７０４および７０８における磁界は、Ｈｃ／３であり、層７１０における磁界は−Ｈｃ／３である。つまり、要求された記憶層と他の記憶層のそれぞれとの間には３対１の比が存在する。しかしまた、この具体的な実施形態においては、層７０４および７１０の保磁力は実質的に等しく、これらの層は独立には反転しないことがわかるだろう。つまり、これら２つの層の一つを反転する磁界の組み合わせは、もう一つを逆向きに反転する。よって層７０４および７１０がこのように相互依存しているそのような実施形態においては、メモリセル７０２には３ビットの情報しか記憶されないし、それから取り出しえない。
【００４８】
３ビットメモリセル７０２の情報を読み出しするには、ワード線７１２およびセンスディジット線７１４のための制御電子回路は同じである。つまりローレベルゲートおよびプリアンプは、ワード線、実際にはワードセンス線のそれぞれの構造の終端に位置する。個々のコバルト記憶層の読み出しは、ダイビットメモリセル７０２について上述したのと同じように達成される。つまり、関心のある記憶層が接続されているアクセス線の抵抗が測定される。そして既知の論理状態が関心のある記憶層に書き込みされ、関連するアクセス線の抵抗が再び測定される。抵抗が変化すれば、記憶層は、書き込みされたばかりの論理状態とは逆の状態に元々あった。抵抗が変化しなければ、現在の論理状態は元々の論理状態と同じであった。またダイビットメモリセル７０２を参照して上述したように、同じアクセス線に関連した他の記憶層の状態は、第１層を再び反転し、その抵抗が上昇するか、下降するかを決定することによって決定されえる。
【００４９】
様々な具体的な実施形態によれば、メモリセル７０２は、全て４つの記憶層が独立したビット情報を記憶するために用いられうるように改変できる。つまりメモリセル７０２は、４ビットの情報を記憶するのに充分な記憶層を有するのである。しかし上述のように、もし層の保磁力が実質的に等しいなら、記憶層７０４を特定の論理状態にする書き込みをおこなう電流パルスシーケンスは、どんなものでも、記憶層７１０を逆の状態に書き込みもしてしまう。
【００５０】
第１の実施形態によれば、メモリセル７０２は、層７０４および７１０の相互依存性につながる対称性を崩すもう一つのアクセス線を追加することによって、４ビットメモリセルになる。この実施形態は、追加のマスキングレベルと、追加されたアクセス線を制御する追加の選択マトリクスとを必要とし、具体的な実施形態においては、このアクセス線はトップキーパーの下に位置する。
【００５１】
第２の実施形態によれば、記憶層７０４および７１０は、充分に異なって作られており、それらの反転閾値は反転のために異なる磁界強度を必要とする。これは例えば、パーマロイ層をコバルト記憶層７０４の上に直接、堆積させることによって達成されうる。これにより層７０４は層７１０よりも低い保磁力をもつことになる。よって一致電流がアクセス線に印加されるとき、結果として生じる磁界は層７１０の前に層７０４に書き込みを行う。
【００５２】
第３の実施形態によれば、キーパーおよびコバルト記憶層の間の分離間隔は、反磁界が充分大きくなって対称性が崩れるように調節される。この実施形態は、完璧なキーパーであっても、キーパーから非ゼロの距離を空けている有限の大きさの磁性層の反磁界を完全にはキャンセルできないという事実を利用している。そのような反磁界は、磁界およびキーパーの間の距離に比例する。この反磁界は対称性を崩すのに用いられえて、層７０４および層７１０の双方が同じ状態に書き込みされるのを許す。例えばもし、層７０４および７１０の双方に「０」を書き込みしたいとすると、パルスの組み合わせはまず層７０４に「１」を書き込みし、「０」を層７１０に書き込みするように印加される。それから「１」が層７０６および７０８のそれぞれに書き込みされる。これの結果、反磁界が層７０４および７１０を「０」状態にバイアスしがちになる。よって、層７０４に「０」状態を書き込みする傾向があるパルスの組み合わせを後で印加するとき、層７１０だけが反転される。これにより層７０４および７１０の双方が同じ状態、つまり「０」になる。層７０６および７０８はそのあとで独立に書き込みされる。
【００５３】
第４の実施形態によれば、キーパー層は線７１６の中央の一部を置き換える。これは層７０４、７１２、および７０６を、層７０８、７１４、および７１０中の電流によって発生する磁界から遮蔽し、逆向きにも遮蔽する。これは冗長性をなくし、４ビット情報が独立に記憶されることを可能にする。
【００５４】
メモリセル７０２の４ビット実施形態は、上述の３ビット実施形態とほとんど同様である。具体的な実施形態によれば、これは内側のビット（つまり層７０６および７０８）だけを反転し、かつ図６のダイビットメモリセル６０２を参照して記載された読み出し手順を用いることによってなされる。
【００５５】
本発明のさらなる具体的な実施形態によれば、増加された情報記憶密度を達成するために多層メモリセルが積層される。そのようなある実施形態によって設計された倍密度積層メモリセル８０２が図８に示される。様々な実施形態によれば、この構造は２ビットＮＤＲＯまたは４ビットＤＲＯのために用いられる。メモリセル８０２は、セルのセンスディジット線として機能するＧＭＲフィルム構造８０４を含む。示された具体的な実施形態によれば、構造８０４は、３つの銅層８１４、８１６、および８１８によって分離された４つのコバルト層８０６、８０８、８１０、および８１２を有する多層ＧＭＲ構造である。またセルは銅ワード線８２２およびトップおよびボトムキーパー８２４および８２６を含む。二重キーパーの目的は、磁性層からの反磁界をキャンセルしつつも、アクセス線からの磁界を妨げないことにある。説明のために、非連続の層間の空白スペースに位置する絶縁層は示されておらず、セルの垂直方向の大きさは強調されている。
【００５６】
多層ＧＭＲ構造８０４中の逆向きの電流から結果として生じる磁界を示す図９（ａ）および９（ｂ）を参照して、メモリセル８０２の読み出しおよび書き込みが説明される。ＧＭＲ構造８０４から紙面の外へ向かって流れる電流は、図９（ａ）に示す磁界９０２を発生する。この磁界は上部の２つのコバルト記憶層８０６および８０８では左向きであり、下部の２つのコバルト記憶層８１０および８１２では右向きである。理解されるように磁界９０２は、層８０６および８１２ではより強く、層８０８および８１０ではより弱く、構造の中心ではゼロである。
【００５７】
図９（ｂ）においては、電流の向きが逆であり、つまり紙面へと向かい、内側の層８０８および８１０の保磁力が磁界９０４によって越えられないように強さが弱められる。これにより示されるように層８０８および８１０ではなく、層８０６および８１２の反転が結果として生じる。この結果、それぞれのコバルト層がその隣接するものに反平行に磁化され、この構造はセンスディジット線８０４の最も高い磁気抵抗を生む。
【００５８】
銅の導伝率はコバルトのそれよりもずっと大きいので、センスディジット線８０４の電流の全てが銅層によって行われるという近似がなされうる。この近似を用いて、層８０６および８１２の磁界の大きさは、層８０８および８１０の磁界の大きさの約３倍であることがわかる。例えば銅層８１４からコバルト層８０８によって受けられる磁界は、銅層８１６からの磁界によってキャンセルされ、銅層８１８からの磁界成分しか残らない。対照的に、コバルト層８０６は、銅層のそれぞれからの正の磁界の寄与を受ける。磁界の大きさのこの差が、本発明の積層されたメモリセルの動作の基本となる。
【００５９】
本発明の具体的な実施形態によるダイビットメモリセル８０２の書き込みが図８および９を参照して説明される。この実施形態によれば、２つの内側のコバルト層８０８および８１０が情報を記憶するために用いられ、２つの外側のコバルト層８０６および８１２が情報を非破壊的に、つまりＮＤＲＯ、読み出しするために用いられる。メモリセルは、ワード線８２２およびセンスディジット線／ＧＭＲ構造８０４中の電流の一致によって書き込みされる。上述のように、センスディジット線８０４中の電流は、内側のコバルト層よりも外側のコバルト層においてずっと大きい磁界になるので、内側に擾乱を与えることなく外側を反転することが可能である。
【００６０】
センスディジット線８０４中の電流は、コバルト層８０８中に、コバルト層８１０によって受けられる磁界と大きさが等しく、向きが逆の磁界を結果として生じる。ワード線８２２に一致電流が印加されるとき、結果として生じる磁界は層８０８および８１０のうち一方の磁界に加わり、他方からは減じられる。これにより層８０８および８１０のうちのいずれか一方に書き込みをし、他方に擾乱を与えないことが可能になる。それで例えば、層８１０に書き込みをするためには、層８１０において大きさＨＣ／２の磁界を生む電流がセンスディジット線８０４に紙面から出る向きに印加される（図８を参照）。１／３の大きさの電流が一致するようにワード線８２２に同じ向きで印加され、これにより層８１０において大きさＨＣ／２の別の磁界が生じる。合成された磁界は、層８１０を反転するのに充分な大きさＨＣをもつ。しかし、層８０８における第１の磁界の寄与が−ＨＣ／２なので、２つの磁界は打ち消し合い、層８０８は反転しない。
【００６１】
ダイビットセル８０２に記憶された情報を読み出しするためには、センスディジット線の読み出し電流の大きさは、書き込み電流のそれの１／３である。これにより、層８０６においてはＨＣ／２の磁界が発生し、層８１２においては−ＨＣ／２の磁界が発生する。層８０８および８１０において結果として生じる磁界はＨＣ／６の大きさであり、よってこれらの層には反転を起こさない。層８０８の情報を読み出しするためには、層８０６が書き込みされ、つまり第１の向きに磁化され、センスディジット線８０４の抵抗が測定される。そして層８０６は、逆の向きに書き込みされ、抵抗が再び測定される。そして二つの抵抗測定値が比較される。層８０６および８０８が同じ向きに磁化されているとき抵抗はより低く、逆の向きに磁化されているときにはより高い。よって層８０８の磁化の向き、つまり層８０８に記憶された論理状態は抵抗値の比較から決定されうる。層８１０の読み出しは、おなじ手順を層８１２に用いて達成される。
【００６２】
本発明の別の実施形態によって設計された４倍密度積層メモリセル１００２が図１０に示される。メモリセル１００２は、セルのセンス線として機能する２つのＧＭＲフィルム構造１００４および１００５を含む。本発明の具体的な実施形態によれば、構造１００４および１００５のそれぞれは図８、９（ａ）および９（ｂ）に示すＧＭＲフィルム構造と同様に設計されている。つまり図１０に示す実施形態は、４ビットの情報の記憶を実現するために、図８のダイビットメモリセル８０２の単一ＧＭＲ構造を二つ積層することによって、４ビットの情報をＮＤＲＯで行うか、または８ビットをＤＲＯで行うかしている。
【００６３】
ダイビットセル７０２のように、クワドビットセル１００２の４ビットの情報は、センス線１００４および１００５のそれぞれの２つの中央のコバルト層に記憶される。センス線１００４の上部および下部データビット層上の磁界は、それぞれＨ１およびＨ２と表記される。センス線１００５の上部および下部データビット層上の磁界は、それぞれＨ３およびＨ４と表記される。用語ｋは、メモリ中のそれらの層の幅をもつストリップラインの表面における磁界および電流の比例関係の定数を表現するために用いられる（ライン１ミクロン幅についてｍＡあたりｋ＝６　Ｏｅであり、ストリップラインの幅に反比例する）。上部センス線１００４中の電流は、ｉ１で表記される。銅ディジット線１００６中の電流は、ｉ２で表記される。下部センス線１００５中の電流は、ｉ３で表記される。これらの定義を用いて、４つの情報記憶層における４つの磁界は、以下で与えられる：
【００６４】
Ｈ１＝ｋ（ｉ１／３＋Ｉ２＋Ｉ３）　（５）
Ｈ２＝ｋ（−ｉ１／３＋Ｉ２＋Ｉ３）　（６）
Ｈ３＝ｋ（−ｉ１−Ｉ２＋Ｉ３／３）　（７）
Ｈ４＝ｋ（−ｉ１−Ｉ２−Ｉ３／３）　（８）
【００６５】
クワドビットセル１００２は、ダイビットセル７０２のセンスディジット線７０４のように、２つのセンス線１００４および１００５のそれぞれに同じ制御電子回路、つまりローレベルゲートおよびプリアンプを有する。方程式５〜８から、クワドビットセル１００２の４つの情報記憶層のそれぞれが、センス線１００４および１００５、ディジット線１００６およびワード線１００８中の一致電流パルスの適当な組み合わせによって他とは独立に書き込みされうる。
【００６６】
図８のダイビットメモリセル８０２を参照して上述された読み出しおよび書き込み手法は、ＮＤＲＯクワドビットメモリセル１００２に記憶された情報を読み出しするためにも用いられうる。それで例えば、読み出しは、関心のある記憶層がその一部であるセンス線の抵抗の測定から始まる。そして特定の論理状態、例えば「１」が、関心のある記憶層に近い外側のコバルト層に書き込まれる、つまり外側の層が特定の向きに磁化される。センス線の抵抗がそれから測定され、第１ペアの前の抵抗と比較される。もし抵抗に差があるなら、内側の記憶層のビット値が２つの抵抗測定値の比較から決定される。つまりもし「１」が外側の層に書き込まれて、正の変化がセンス線の抵抗に測定されるなら、内側の層は「０」を記憶しており、つまり外側の層に反平行に磁化されている。もし負の抵抗変化が測定されるなら、内側の層は「１」を記憶している。いっぽう、もし第１パルスの後に変化がないなら、逆の論理状態、つまり「０」が外側のフィルムに書き込まれ、センス線の抵抗が再び測定され、ビット値が３つの抵抗測定値から決定される。つまり、もし第２パルスの後の抵抗変化が正であるなら、内側の層は「１」であり、つまり外側の層に平行に磁化されている。もし抵抗変化が負であるなら、内側の層は「０」である。図５を参照。この手順は、ＤＲＯ８ビットセルの全ての８ビットを読み出しするために用いられうることに注意されたい。もしセル１００２が８ビットＤＲＯ不揮発性セルとして用いられるなら、中央セルディジット線１００６は、３つの層と置き換えされなければならず、これは上下が銅で作られ、中央がパーマロイキーパーである。
【００６７】
本発明の具体的な実施形態によれば、図１１に示すように本発明の様々なメモリセルがメモリアレイ１１００に構成されうる。アレイのメモリセルは、Ｓ字状のワード線１１０２が垂直アクセス線１１０４と重なるところに位置しており、このアクセス線は例えばダイビットセル８０２のような多層センスディジット線か、またはクワドビットセル１００２のような別々のセンス線およびディジット線を備える。
【００６８】
他の実施形態によれば、本発明のダイビットおよびクワドビットメモリセルのビット密度は、そのデバイス中のアレイ１１００中のワード線の形状を変えて、別々のセンスおよびディジット線を用いることによってさらに２倍にされうる。これは図１２（ａ）および１２（ｂ）を参照して理解されうる。そのような実施形態によれば、ワード線１２０２は直線であり、かつ別々であるセンス線およびディジット線（それぞれ１２０４および１２０６）と直交する。図１２（ｂ）は、ダイビットセルの実施形態を示す。しかし同じ考え方がクワドビットセルの実施形態にも適用されうることが理解されるだろう。
【００６９】
図１１および１２（ａ）のアレイデザインを比較すれば容易にわかるように、アレイ１２００中のワード線間の間隔は、アレイ１１００に比較して１／２に減少され、それに伴いビット密度は２倍になっている。アレイ１２００中のワード線からの磁界はフィルム容易軸に垂直であるが、この磁界はその下の反転閾値を下げ、結果として、アクティベートされたワード線の下の磁性フィルムの一部しか反転されない。これは与えられたセンス線における一つの、ただ一つのビットだけを反転しうることになる。
【００７０】
図１に戻ると、メモリセル１０２のそれぞれのセルにランダムアクセスを可能にする補助電子回路は、ここで「トランスピンナ」とよぶＧＭＲに基づくデバイスで実現される。トランスピンナは、多機能、アクティブＧＭＲデバイスであり、トランジスタおよびトランスの双方に似た特性をもつ。トランジスタのように、それは増幅、論理、または反転のために用いられる。トランスのようにトランスピンナは、入力抵抗を出力から絶縁したまま、電圧および電流を上げたり、下げたりするために用いられる。トランジスタのようにトランスピンナは、小さいところに集積できる。従来のトランスとは異なり、トランスピンナは低い周波数での遮断がなく、直流に至るまで結合はフラットである。さらにトランスピンナの動作特性（増幅、電流要件、および速度）は、その大きさが小さくなるほど改善される傾向にある。トランスピンナのさらなる情報は、１９９９年７月２７日および２０００年２月２９日にそれぞれ付与された米国特許第５，９２９，６３６号および第６，０３１，２７３号、「ＡＬＬ−ＭＥＴＡＬ， ＧＩＡＮＴ ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ， ＳＯＬＩＤ−ＳＴＡＴＥ ＣＯＭＰＯＮＥＮＴ」を参照されたい。これらはその全体が全ての目的のためにここで参照によって援用される。
【００７１】
トランスピンナ１３００の具体的な実現例が図１３に示される。ＧＭＲフィルム構造を備える４つの抵抗要素Ｒ１〜Ｒ４は、ホイートストンブリッジとして構成される。入力線１３１０および１３１２のいずれかの電流は、一つ以上のＧＭＲフィルムＲ１〜Ｒ４において磁界を作る。これがブリッジを不平衡に、出力端子１３１４および１３１６間に出力信号を作り出す。図１３のトランスピンナ実現例においては、入力線１３１０および１３１２は、誘導的に抵抗要素Ｒ１〜Ｒ４にコイルで結合されるように示されている。他の集積回路の実施形態によれば、この結合はストリップラインを用いて達成される。
【００７２】
上述のように、トランスピンナ１３００のそれぞれのレグの抵抗は、磁界の印加によって、それぞれのＧＭＲフィルム層の磁化ベクトルを操作することによって変化させられうる。そのような磁界は、ＧＭＲフィルムから電気的に絶縁されている入力線１３１０および１３１２に電流を印加することによって発生させることができる。入力線１３１０は、ＧＭＲフィルムＲ１およびＲ３に誘導的に結合されており、ＧＭＲフィルムＲ１およびＲ３の抵抗を変えるための磁界を与える。入力線１３１２は、ＧＭＲフィルムＲ２およびＲ４に誘導的に結合されており、ＧＭＲフィルムＲ２およびＲ４の抵抗を変えるための磁界を与える。全ての４つのＧＭＲフィルムの抵抗が同一である場合には、入力線１３１０および１３１２の等しい電流が抵抗を等しく変化させ、ブリッジを不平衡にはさせず、よってゼロ出力を生む。しかし、等しくない電流が印加される場合には、抵抗の不平衡が生じ、よって非ゼロの出力が生まれる。
【００７３】
図１４は、本発明の具体的な実施形態と共に用いられる差動トランスピンナ１４００の集積回路実現例である回路図（ａ）および集積回路レイアウト（ｂ）を示す。
【００７４】
トランスピンナ１３００の出力電圧と、電源電圧、入力電流、ＧＭＲ値、レグ抵抗値、および出力抵抗を含む他の様々なパラメータとの関係が以下に説明される。この分析は、４つの抵抗要素Ｒ１〜Ｒ４（同一の磁気状態のとき）のそれぞれの抵抗が同一であると仮定し、この抵抗値をｒと表す。正の電流が入力１に、負の電流が入力２に与えられるとき、様々な抵抗は以下によって与えられる：
Ｒ１ ＝ ｒ（１ − δ）　（９ａ）
Ｒ２ ＝ ｒ（１ ＋ δ）　（９ｂ）
Ｒ３ ＝ ｒ（１ − δ）　（９ｃ）
Ｒ４ ＝ ｒ（１ ＋ δ）　（９ｄ）
【００７５】
ここで
δ＝ｆ（Ｈ）ｇｍｒ／２　　（１０）
であり、ｇｍｒはＧＭＲの小数部と等しく（つまりｇｍｒ＝ＧＭＲ／１００）、ｆ（Ｈ）は１より小さいか等しい数であり、層が反転された部分を表現する。
【００７６】
トランスピンナ１３００の出力抵抗は、ｒ５で表される。抵抗要素Ｒ１〜Ｒ４およびｒ５のそれぞれの中の電流は、ｉ１〜ｉ５で表される。ブリッジ全体の電圧降下、つまり電源線に与えられる電圧はＶで表される。キルヒホフの法則から、以下が得られる：
ｉ１ − ｉ２ − ｉ５ ＝ ０　（１１ａ）
ｉ４ − ｉ３ ＋ ｉ５ ＝ ０　（１１ｂ）
【００７７】
また対称性から
ｉ１ ＝ ｉ３ （１２ａ）
ｉ２ ＝ ｉ４ （１２ｂ）
である。
【００７８】
電源線とグランドとの間にパスに渡る電圧降下はＶでなければならないので
（１ − δ） ｒ ｉ１ ＋ （１ ＋ δ） ｒ ｉ２ ＝ Ｖ　（１３）
（１ − δ） ｒ ｉ１ ＋ ｉ５ ｒ５ ＋ （１ − δ） ｒ ｉ１ ＝ Ｖ　（１４）
となる。
【００７９】
方程式（１１）、（１３）、および（１４）を合わせて、
ｉ５ ＝ ２ ｉ１ δ／［１ ＋ δ （ｒ５／ｒ）］　（１５ａ）
となる。この方程式は、トランスピンナ１３００の出力電流を表現する。
【００８０】
また、増幅率
Ａ ＝ ｏｕｔｐｕｔ ｃｕｒｒｅｎｔ ／ ｉｎｐｕｔ ｃｕｒｒｅｎｔ　（１６）
がトランスピンナ１３００への電源、およびＧＭＲフィルムの線幅にどのように依存するかも関心がある。この分析のために、ｒ５／ｒ ＜＜ １という近似が用いられる。これは、トランスピンナ１３００の入力および出力線がＧＭＲフィルムよりずっと厚いという事実（例えば銅２０ｎｍおよびＡｌＣｕ３００ｎｍと、銅２〜４ｎｍとの対比）による。さらに抵抗のわずかな変化はδ ＜ ０．５ ｇｍｒ（方程式１０を参照）を満たすので、δ ＜＜ １である。完全な反転の場合、つまりｆ（Ｈ） ＝ １のとき、方程式１５ａは、以下のようになる：
【００８１】
ｉ５ ＝ ２ｉ１ δ ＝ ｉ１ ｇｍｒ　（１５ｂ）
入力電流は、低い保磁力、例えばＧＭＲフィルムのパーマロイ層を反転するのに充分でなければならず、つまり層の保磁力Ｈｃに等しい磁界を作るのに充分でなければならない。幅ｗおよび長さＬのストリップライン中の電流ｉによって作られる磁界Ｈは、マクスウェルの方程式ｃｕｒｌ Ｈ ＝ Ｊ’が得られて以下のようになる：
【００８２】
Ｈ ＝ ２π ｉ／ｗ Ｏｅ　（１７）
ここでｉはｍＡであり、ｗはミクロンである（単位をマクスウェル方程式のものから方程式（１０）のそれらに変えるにあたっては４πＯｅ ＝ １０３ Ａ／ｍであることに注意）。よって磁界Ｈｃを作るのに必要な入力電流は、
入力電流 ＝ （１／２π） Ｈｃ ｗ ｍＡ／（Ｏｅ−ミクロン）　（１８）
【００８３】
出力電流を導出するためには、図１３を参照して、電源電圧ＶがＲ１およびＲ２に直列に与えられ、ｉ５が小さいので抵抗要素Ｒ１およびＲ２のｉはｉ１と近似できる。よって電流ｉ１はオームの法則により、Ｖ（単位ボルト）のＲ１およびＲ２の和、つまり２ｒ（単位オーム）に対する比である。よってｉ１ ＝ １０３ Ｖ／（２ｒ） ｍＡであり、したがって方程式１５ｂによれば出力電流は、
出力電流 ＝ １０３ ｇｍｒ Ｖ／（２ｒ） ｍＡ　（１９）
となる。
【００８４】
そして増幅率は、
Ａ ＝ π１０００ ｇｍｒ Ｖ／（ｒ Ｈｃ ｗ）　（２０ａ）
抵抗ｒを平方の数で積をとられたシート抵抗Ｒｓｑ （１平方当たりのオーム）として書ければさらに有用である。図１４のＧＭＲ抵抗要素の一つの平方の数はＬ／ｗである。したがって増幅率は以下のように書ける：
【００８５】
Ａ ＝ π１０００ ｇｍｒ Ｖ ／ （Ｈｃ Ｒｓｑ Ｌ）　（２０ｂ）
ここでＨｃはＯｅ、ｗおよびＬはミクロンである。
【００８６】
上述のようにトランスピンナは図１のメモリ１００のための全金属補助電子回路の基本を構成する。つまりトランスピンナは、アクティベートされるワード線を選択し（１０４）、センスディジット／リファレンス線を選択してアクティベートし（１０６）、ドライブ線への電圧を制御し（１０８）、選択されたセンスディジット／リファレンス線ペア間の電流の差を増幅し（１１０）、かつ後段におけるさらなるセンス増幅するために用いられうる。
【００８７】
２つの均一にマッチングしていない入力線間の差から生じるオフセットよりも上で物理信号が読み出しされるアプリケーションにおいては、トランスピンナは非常に効果的であることがわかる。それはその入力ではトランスとして機能し、２つの線間のコモンモード信号を除去し、その出力では差動アンプとして機能し、物理信号を増幅する。メモリアレイ１００において、それぞれのセンスディジット／リファレンス線ペアに結合された差動トランスピンナ１１０があり、センスディジット線はトランスピンナの入力１に接続されており、対応するリファレンス線は入力２に接続されている（図１３および１４を参照）。上述のように、それぞれのトランスピンナの入力１および２は、そのＧＭＲフィルム抵抗要素と誘導的にだけ結合されているので、入力は出力からＤＣ的に分離されている。
【００８８】
ペアのセンスディジット・リファレンス線が同じ磁気状態にあるときは、差動トランスピンナ１１０の出力はゼロでなければならない。しかし製造プロセスでの不完全性のために、センスディジット線の抵抗は、典型的にはそのリファレンス線のそれとは異なる。結果として、同じ電圧が２つの線に印加されているとき、異なる電流が関連する差動トランスピンナ１１０に流れ込むことになり、トリミングされていないトランスピンナにおいては非ゼロの出力を生じ、これは誤差電圧となる。本発明の具体的な実施形態によれば、それぞれのセンスディジット／リファレンス線ペアの差動トランスピンナ１１０は、この不平衡を補償するためにトリミングされうる。
【００８９】
つまり、抵抗不平衡の補償は、高保磁力層、つまりコバルト層の一つを少なくとも部分的に反転することでトランスピンナの出力を減少させることによって達成される。具体的な実施形態によれば、トランスピンナの他の側は、高保磁力層（群）が飽和した状態で動作している。低保磁力層（群）は、入力電流に反応することが自由なままで残っており、それにより動的な出力をつくりだす。コバルト層の適当な割合を反転することによって、リファレンス・センスディジット線が同じ磁気状態にあるとき、つまりゼロであることが期待されるとき、トランスピンナの出力がゼロになるようにできる。
【００９０】
方程式（１５ｂ）は、入力１および２の電流が大きさが等しく、極性が逆である場合を表現する。電流が同じ極性で、大きさが異なるときは、方程式は以下のようである。
【００９１】
ｉ５ ＝ ｉ１ （δ１ − δ２）　（２１）
【００９２】
２つの部分の抵抗変化は等しくないので、ｉ５は非ゼロである。方程式（１０）において、ｆ（Ｈ）は、高保磁力層および低保磁力層（つまりコバルト層およびパーマロイ層）の磁化が反平行であるフィルムからそれが平行であるものを減じた部分である。よってここでｆ（Ｈ）を２つの項の積として書き表すことができ、一つは高保磁力層で、もう一つは低保磁力層である。
【００９３】
ｆ（Ｈ） ＝ ｆｃ（Ｈ） ｆｐ（Ｈ）　（２２）
【００９４】
ここで ｆｃ（Ｈ） は正の向きに磁化したコバルト層から負の向きに磁化したものを減じた部分であり、ｆｐ（Ｈ）はパーマロイ層の対応する部分である。これは、コバルトの保磁力がパーマロイのそれよりもずっと高いときには合理的な仮定である、層は互いに独立して反転するということと、トランスピンナが典型的には、パーマロイの磁化だけが変化し、コバルトのそれは変化しないままである低い磁界で動作することとを仮定している。つまり
【００９５】
ｆｃ（Ｈ） ＝ ｃｏｎｓｔａｎｔ　（２３）
【００９６】
であり、ここでｆｃ（Ｈ）の値は一般に２つの入力について異なる。
【００９７】
トランスピンナは、パーマロイの印加磁界に対する（入力線の電流からの）レスポンスが、興味のある電流レンジについて比較的直線的であるように設定され、つまり
【００９８】
ｆｐ ＝ ｋ Ｉ　｜ ｆｐ ｜ ＜ １　（２４）
【００９９】
である。ここで比例定数ｋはループの剪断によって決定される。リファレンス線からの電流をｉｒｅｆ でセンスディジット線からの電流をｉｓｅｎｓｅで書くと、
【０１００】
δ１ ＝ ｆｃ１ ｆｐ ｇｍｒ／２ ＝ ｆｃ１ ｋ ｉｓｅｎｓｅ ｇｍｒ／２　（２５）
δ２ ＝ ｆｃ２ ｆｐ ｇｍｒ／２ ＝ ｆｃ２ ｋ ｉｒｅｆ ｇｍｒ／２　（２６）
【０１０１】
そして方程式（２１）、（２５）、および（２６）によって、トランスピンナの出力電流１５は、以下のように与えられる。
【０１０２】
ｉ５ ＝ ｉ１ （δ１ − δ２） ＝ ｉ１ ｋ （ｇｍｒ／２）（ｆｃ１ ｉｓｅｎｓｅ − ｆｃ２ ｉｒｅｆ）　（２７）
【０１０３】
方程式（２７）は、センス電流がリファレンス電流と異なっても、線が同じ磁気状態にあるときは、出力電流ｉ５は、コバルト層の磁化を調節することによってゼロにしうることを明らかにしている。よって例えば、もしセンスディジット線の電流が対応するリファレンス線のそれよりも大きいなら、正の向きのトランスピンナのリファレンスレグのコバルトを飽和させることによってｆｃ２ ＝ １にし、トランスピンナのセンスディジットレグのコバルトを部分的に反転させることによってｆｃ１ ＝ ｉｒｅｆ／ｉｓｅｎｓｅとすることによって、電流を平衡にすることができる。これは、二つの線が異なる抵抗をもつていても入力を平衡にする。２つのコバルト層が独立に調節されうるという事実によって、調節が促進される。この技術は、与えられたセンスディジット／リファレンス線ペアの、事実上いかなる抵抗の不均等であっても補償できることに注目されたい。このことは抵抗の差がフィルムのｇｍｒ値よりもずっと大きい場合であっても当てはまる。
【０１０４】
本発明の様々な具体的な実施形態によれば、トランスピンナがセンスディジット／リファレンス線ペアに接続される多くの方法がある。これらの選択肢の４つが図１５を参照して説明される。それぞれの選択肢はコイルを使うように示されている。しかし本発明は、ストリップラインを用いる同様の実施形態をも考えている。さらに明瞭さのために、実施形態のそれぞれはトランスピンナの入力線だけを示しており、抵抗要素を省略している。
【０１０５】
図１５（ａ）は、トランスピンナの４つの抵抗要素（不図示）のそれぞれがセンスディジット線１５０６およびリファレンス線１５０８の双方からの電流によって影響されるように構成されたトランスピンナの入力線１５０２および１５０４を示す。この図において、これは同心円状に構成されているコイルによって示されている。ストリップラインの実施形態においては、入力線は他の層の上に間に絶縁体を挿んで堆積されたストリップラインとなる。この構成例は示された４つの差動アンプの高い感度を有するが、入力線の重なりが部分的でしかない場合を除いて比較的低いトリミングの感度を有する。
【０１０６】
図１５（ｂ）は、センスディジット線１５１６からの電流はトランスピンナ抵抗要素の２つに磁界を供給する入力線１５１２だけを通り、リファレンス線１５１８からの電流はトランスピンナ抵抗要素の他の２つに磁界を供給する入力線１５１４だけを通るように構成されたトランスピンナの入力線１５１２および１５１４を示す。ＧＭＲ抵抗要素のどのペアの高保磁力層も部分的には減磁されえて、その結果、トランスピンナのそれぞれのチャネルは異なる増幅率を有するようになる。これは、センスディジット・リファレンス線が同一の磁気状態のときに出力をゼロにするように調節しうる。図５のトランスピンナ５００は例えば、そのような接続のために構成されている。
【０１０７】
図１５（ｃ）は、センスディジット線１５２６およびリファレンス線１５２８の中点間に直列に接続されたトランスピンナの入力線１５２２および１５２４を示す。この構成においては、２つの入力線を流れる電流は、それらの抵抗の差に比例する。
【０１０８】
図１５（ｄ）は、センスディジット線１５３６およびリファレンス線１５３８の間に結合された入力線１５３２を示す。入力線１５３４は、それらの間の抵抗の固有の差を補償するために、つまりオフセットを消すために用いられる。この構成は、差動アンプとして示された４つのうち最も感度が低い。
【０１０９】
図１５の４つの構成は、抵抗トリミングためのトランスピンナを使う４つの異なる方法につながる。
【０１１０】
差動トランスピンナは、特別の方法で動作させない限りヒステリシスを示す。このヒステリシスは、もしトランスピンナが異方性磁界と同じかそれより大きい磁界で低保磁力（例えばパーマロイ）の層の困難軸方向にバイアスされているなら、回避できる。これはヒステリシスを解消し、透磁率は非常に大きくなる。高い保磁力（例えばコバルト）層は非常に影響に受けにくいが、それはその異方性磁界が典型的には低保磁力層のそれよりもずっと大きいからである。信号磁界はトランスピンナの入力線によって印加されて、容易軸方向である。
【０１１１】
バイアス磁界を必要としない第２の方法は、高保磁力層の容易軸に垂直な低保磁力層の容易軸をもつトランスピンナを製造することである。よって低保磁力層は磁壁運動反転よりは均一な磁化回転を経る。
【０１１２】
トランスピンナヒステリシスを扱う第３の方法は、トランスピンナをそれぞれの読み出し動作の前と同じように初期化することである。例えばそれぞれの読み出し動作は、全ての低保磁力層を反転するが、高保磁力層のいずれも反転しない負のパルスを印加することによって始めうる。これは以前のあらゆる低保磁力層履歴を消す。
【０１１３】
第４の方法によれば、トランスピンナの低保磁力層は、高保磁力層に反平行に初期化され、それをヒステリシスカーブの非常に急な部分（図２を参照）にしたままにする。そして小さな入力電流が大きな出力を生じる。
【０１１４】
本発明の具体的な実施形態によれば、トランスピンナがセンスディジット線をそのリファレンス線に対してバランスさせるために用いられるとき、トランスピンナの抵抗要素はセンスディジット・リファレンス線が同一の磁気状態にあるときに（つまり２つの線の記憶層中の、それぞれの対応する位置において同じ数の１と０があり、２つの線の読み出し層中に同一の対応する磁化がある）、トランスピンナがゼロ出力を与えるように調節される。読み出し層の磁化がセンスディジット線ではなくリファレンス線上で少しでも変わると、抵抗の比が代わり、トランスピンナは非ゼロの出力を与える。つまりトランスピンナは、入力電流が共に同一であるときではなく、センスディジット線およびリファレンス線が同じ磁気状態であるときにゼロ出力を与えるように調節されるわけである。２つの線に印加される電圧は等しいが、抵抗が等しくないので線を流れる電流は等しくなくなる。
【０１１５】
読み出し動作の間、トランスピンナを通る読み出し電流は、その低保磁力層を反転するのに充分大きいが、その高保磁力層を反転するのに充分大きくはない。したがってトリミング調節は、高保磁力層（読み出し動作中に一部反転された状態で残る）のために行われ、低保磁力層（読み出し電流に応じて変化が自由である必要がある）のためではない。トランスピンナの高保磁力層は、書き込み動作によって影響されないが、これはトランスピンナの抵抗要素が物理的にセンスディジット線に接続されていないからである。
【０１１６】
図１６（ａ）〜（ｅ）は、本発明のトリミング技術のその具体的な実施形態による、センスディジット・リファレンス線ペアのバランスを取ることに対する影響を示す。３つの図のそれぞれの組は、特定の特性をもつトランスピンナに対応する。それぞれの組において、最も左の図はトランスピンナ出力を表し、中の図は「１」の読み出し信号を表し、最も右の図は「０」の読み出し信号を表す。
【０１１７】
特定のセンスディジット・リファレンス線ペアに関連するトランスピンナのバランスがうまく取れているとき、つまりセンスディジット線およびリファレンス線が等しい抵抗をもつとき、「１」および「０」の出力は図１６（ａ）に示される。センスディジット線の抵抗がリファレンス線のそれよりも小さいとき、結果は、図１６（ｂ）の垂直な点線に示す入力電流オフセットになる。これは、その結果、「０」の出力が「１」のそれと誤解される図１６（ｂ）の「ペデスタル」を生む。しかし、もし適切な大きさの予備パルスが印加されるなら、トランスピンナの応答カーブは図１６（ｃ）に示すようにシフトされ、その結果、図１６（ｂ）のペデスタルが除去される。
【０１１８】
同様に、もしセンスディジット線の抵抗がリファレンス線のそれよりも大きいなら、結果は、図１６（ｄ）に示す逆極性のペデスタルになる。これは、その結果、「０」の出力が「１」のそれと誤解される図１６（ｂ）の「ペデスタル」を生む。このペデスタルも、図１６（ｅ）に示すようにトランスピンナの応答カーブを左に動かす適切な大きさの予備パルスの印加によって除去されうる。
【０１１９】
図１６の図を参照すれば、センスディジット・リファレンス線ペアに結合されたトランスピンナを適当にバランスさせることによって、読み出しペデスタルを除去するためにそうでなければ必要とされる追加のステップが省略されえて、読み出し時間がそれに対応して短縮される。
【０１２０】
図１を再び参照して、３つのタイプのＧＭＲ構造が示され、それらは演算全金属ランダムアクセスメモリ、つまりＳｐｉｎＲＡＭ１００をつくる。上述のように、メモリセル１０２は、多層薄膜要素を備え、そのそれぞれは１ビット以上の情報を格納する。ワードおよびセンスディジット選択電子回路（１０４および１０６）、およびアンプ１１０はトランスピンナを備える。トリミング抵抗１０８は、メモリアクセス線への電流を制御するために設けられており、ＧＭＲフィルムを備え、その抵抗はフィルムの高保磁力層のパーセンテージ反転を制御することによってトリミングされうる（トランスピンナの平衡について上述）。
【０１２１】
具体的な実施形態によれば、ＳｐｉｎＲＡＭメモリ要素１０２のそれぞれについてのＧＭＲフィルムは、高いＧＭＲ値をもつことで、好ましい信号対雑音比を達成することが望ましい。高・低保磁力層官の保磁力の差は、好ましい動作マージンを維持するために充分大きくなければならないが、比較的低い低保磁力層はまた、低い反転電流を確実なものにするためメモリ要素の高保磁力層および低保磁力層に望ましい。
【０１２２】
トランスピンナに基づく要素（つまり１０４、１０６、および１１０）のためのＧＭＲフィルムの特性は、上述のメモリ要素のそれらと同様でもよいが、いくつかの点で異なりうる。つまりメモリ要素のように、比較的低い保磁力が低保磁力層に望ましいのと同じように、高いＧＭＲ値が望ましい。しかし高保磁力層の保磁力は、メモリ要素の対応する層に受け入れられるものよりもずっと大きくてもよい。さらにＧＭＲ抵抗１０８の層のＧＭＲ値および保磁力は、安定性を確保するために比較的高いのが望ましい。
【０１２３】
トランスピンナに基づく選択マトリクスの簡略化された概略図が図１７に示される。図１７（ａ）は、ワード線選択マトリクス１７００を示し、その設計はセンスディジット線選択マトリクスとしても用いられうることがわかるだろう。また、示された実施形態は２５６ワード線から選択するが、選択マトリクスのサイズの様々なバリエーションも本発明の範囲内である。
【０１２４】
電源電流線１７０２およびトランスピンナ選択線１７０４のそれぞれの交差点には、選択されたワード線（センスディジット線）１７０８に電流を供給するトランスピンナ１７０６が配置される。トランスピンナ１７０６の簡略化された表現が図１７（ｂ）に示される。わかりやすくするため、入力選択線１７０４は、図１７（ｂ）の複数のコイルを介して個々のＧＭＲ抵抗要素に結合されているように示される。しかし入力選択線は、集積回路の実施形態においては、ストリップラインとして製造されることがわかるだろう。それぞれのトランスピンナ１７０６の出力において、２５６ワード線（またはセンスディジット線）１７０８の一つが配置される。具体的な実施形態によれば、選択マトリクス１７００の構成は、ある時点では電力がトランスピンナの一つのカラム（つまり選択されたワード線に対応するもの）にしか供給されない点で有利である。トランスピンナ１７０６は選択マトリクス１７００のゲートして機能し、特定のワード線またはセンスディジット線が次のように選択される。
【０１２５】
電源電流は、電源電流線１７０２の一つを介して選択される線１７０８に対応するトランスピンナを含むトランスピンナ１７０６のカラムに印加される。それぞれ抵抗の点でバランスがとられたトランスピンナに印加される電力は、ゼロ出力を生む。上述のように、個々のトランスピンナは、このゼロ出力を達成するために、ここで磁気抵抗トリミングとよばれる技術を用いてバランスをとられうる。電源電流の印加と一致して、電流は、選択されるトランスピンナ１７０６に対応する入力選択線１７０４を介して伝送される。この電流に関連する磁界は、トランスピンナの低保磁力層の少なくとも一つの磁化を少なくとも部分的に反転することによって、対応するＧＭＲ要素の抵抗を変化させて、選択されたトランスピンナを不平衡にする。トランスピンナの不平衡の結果、トランスピンナ出力に接続されたワード線（またはセンスディジット線）１７０８を介してメモリアレイに出力される対応する出力電流が生じる。
【０１２６】
統一されたメモリアーキテクチャ：
たいていのコンピュータシステムは、典型的にはダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術を用いて実現される揮発性メインメモリを使うことを基本としている。ＤＲＡＭの揮発性の性質およびその比較的高い記憶容量のビット当たりのコストは、こんどは、コンピュータメモリシステムの永久大規模記憶要素の基本としての磁気ディスク技術の発展につながった。このハイブリッドアーキテクチャは、いくつかのよく知られた欠点をもち、これにはとりわけ、磁気ディスクへの比較的長いアクセス時間、オペレーションシステムの増加した複雑さ、および電源不調のときのデータ損失のリスクが含まれる。
【０１２７】
図１８のブロック図は、マイクロプロセッサ１８０２と関連する一般化されたコンピュータのメモリ階層を示す。様々な機能を果たすいくつかのタイプのメモリ技術が用いられる。高パフォーマンス１次キャッシュ１８０４は、マイクロプロセッサ１８０２と集積化されている。２次キャッシュ１８０６も設けられる。キャッシュメモリは通常、小さく（例えば２５６ｋ）、電力をよく消費するＳＲＡＭデバイスである。これらは、マイクロプロセッサの動作速度に匹敵する速度でアクセスされうる情報の小さいブロックをマイクロプロセッサに提供することによってシステムパフォーマンスを大きく向上させる。データの小さいブロックをキャッシュメモリに記憶させることは、たいていのマイクロプロセッサリクエスト（例えば９０％以上）がＳＲＡＭの速度（例えば１０ｎｓ）で満たされることを可能にする。
【０１２８】
情報の要求されたものがキャッシュになければ、情報はメインメモリ１８０８から取り出されなければならない。メインメモリ１８０８は、マイクロプロセッサ１８０２とメモリインタフェース１８１０を介してやりとりして、キャッシュメモリより典型的にはずっと大きく（例えば１６Ｍ）、遅く（例えば７０ｎｓのアクセス時間）、典型的にはＤＲＡＭで実現される。これは、メインメモリによって、マイクロプロセッサは大きいブロックのデータに比較的速くアクセスでき、記憶でき、ディスプレイにデータを流せることを意味する。
【０１２９】
情報の要求されたものがメインメモリになければ、情報は大容量記憶から取り出されなければならない。そのような大容量記憶は、ディスクコントローラ１８１４およびＩ／Ｏバス１８１６を介してマイクロプロセッサ１８０２に結合された一つ以上の磁気ディスク１８１２によって提供されうる。Ｉ／Ｏバスとしては例えば、ＩＳＡ、ＥＩＳＡ、ＰＣＭＣＩＡ、ＰＣＩ、またはコンパクトＰＣＩバスがある。そのようなディスク技術の典型的な記憶容量は、ギガバイトのオーダーであるが、アクセス時間はメモリ階層の他のレベルよりも数桁遅い大きさである（１２ｍｓ）。
【０１３０】
本発明は、マイクロプロセッサ１８０２の外部のメモリのそれぞれが、ここで説明された全金属巨大磁気抵抗メモリで実現されうるアーキテクチャを提供する。これらのメモリはまた、ここではＳｐｉｎＲＡＭ（登録商標）としてよばれる。本発明のメモリ技術を、それが置き換える従来のメモリ技術と比較したものが表１に示される。ＤＲＡＭ／ＦＬＡＳＨへの置き換えとしてのＳｐｉｎＲＡＭ技術は、またＳｐｉｎＲＡＭ２ともよばれ、回転ディスク記憶へのこの置き換えはＳｐｉｎＲＡＭ３とよばれる。ＳｐｉｎＲＡＭ１は、キャッシュメモリにおいて用いられるＳＲＡＭへの置き換えである。
【０１３１】
【表１】
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【０１３２】
本発明の具体的な実施形態によって設計された統一されたメモリアーキテクチャの例が図１９（ａ）および１９（ｂ）を参照して説明される。図１９（ａ）は、ＩＳＡバスＩＢＭ互換パーソナルコンピュータシステム１９００の機能ブロックである。システムカーネル１９０２は、ＣＰＵ１９０４およびキャッシュメモリ１９０６を含み、キャッシュメモリはＣＰＵの１次キャッシュであってもよく、またはＣＰＵが集積化された１次キャッシュを含む場合は２次キャッシュであってもよい。メモリサブシステム１９０８は、メインシステムメモリ１９１０を含む。ＩＳＡサブシステム１９１２は、ＩＳＡバス１９１４を含み、これにはＩＳＡ拡張スロット１９１６が設けられている。少なくとも一つの拡張スロットは、ＩＳＡハードドライブコントローラカード１９１８に結合されており、これは磁気ハードディスクドライブ１９２０を制御する。
【０１３３】
図１９（ｂ）は、コンピュータ１９００のキャッシュ、システム、およびハードディスクメモリが本発明の全金属巨大磁気抵抗メモリと置き換えられた実施形態によって設計されたメモリアーキテクチャを有するＩＳＡバスＩＢＭ互換パーソナルコンピュータシステム１９５０の機能ブロックである。ＩＳＡシステムがこの例でも示されるが、同じ原理が例えばＥＩＳＡ、ＰＣＩ、コンパクトＰＣＩのようないかなるコンピュータシステムにも実際には本発明の範囲を逸脱することなく適用されえる。
【０１３４】
キャッシュ、システムおよびハードディスクメモリの３つの全てがこの例では置き換えられているが、本発明の範囲を逸脱することなく、これらのメモリのいくつかのサブセット（例えばディスクドライブおよびシステムメモリだけなど）が本発明の全金属巨大磁気抵抗メモリ技術によって置き換えされえる。
【０１３５】
ＩＳＡサブシステム１９６２を参照すれば、ＩＳＡＳｐｉｎＲＡＭハードカード１９７０は、システム１９００のディスクドライブおよびコントローラと置き換わる。ＳｐｉｎＲＡＭハードカード１９７０のメモリアーキテクチャは、例えば、図１〜１７を参照して説明されたいかなるアーキテクチャおよびメモリ設計でもよい。他の固体メモリによるディスク代替手法のように、この実施形態はディスクおよびそのコントローラカードを省略する。大きさ、重さ、および電力消費に加えて、ＳｐｉｎＲＡＭハードカード１９７０は、アクセス時間を劇的に短縮し、機械的故障をなくす。そしてＦＬＡＳＨに基づくハードカードの解決法とは異なり、ＳｐｉｎＲＡＭハードカード１９７０のメモリアレイは、バイト毎に書き換え可能に構成されえて、実質、無限回の読み出し／書き込みサイクルおよびマイクロ秒未満の読み出しおよび書き込み時間をもつ。
【０１３６】
ＳｐｉｎＲＡＭハードカード１９７０の具体的な実施形態のブロック図が図２０に示される。ＳｐｉｎＲＡＭメモリアレイ２００２（例えば図１のメモリ１００）は、ＳｐｉｎＲＡＭメモリコントローラ２００４によって制御されるが、これは具体的な実施形態によれば同じハードカードに位置する。図１９（ｂ）のＩＳＡの実施形態のように、ＰＣバスの実施形態においては、コントローラ２００４のバスインタフェースは、標準ハードディスクコントローラのそれをエミュレートする。対照的に、コントローラ２００４のメモリアレイインタフェースは、現在入手可能なハードディスクコントローラの対応するインタフェースとは似ていない。つまり例えば、ＦＬＡＳＨメモリとは違い上述のように、ＳｐｉｎＲＡＭ技術は、電流制御であり、かつランダムアクセスである。したがってコントローラ２００４は上述の技術によって、ＳｐｉｎＲＡＭメモリアレイ２００２へのメモリセルへアクセスするのを促進するように構成されている。
【０１３７】
ＳｐｉｎＲＡＭコントローラ２００４の望ましい機能は、例えば、現在のチップセットを変更することによって、別個の部品を用いて、またはカスタムコントローラＡＳＩＣを設計することによって実現されうる。コントローラ２００４およびＳｐｉｎＲＡＭアレイ２００２の実際のメモリセルの間のインタフェースは、例えば図１の選択マトリクス１０４および１０６のようなモジュールインタフェース回路（不図示）を備える。様々な実施形態によれば、本発明の全金属メモリ技術を参照して上述のように、そのようなモジュールインタフェース回路は、メモリセル自身と同じウェハ上に同じプロセスを用いて製造されうる。他の実施形態によれば、そのようなモジュールインタフェース回路は、別の集積回路で実現されえて、その場合、ＳｐｉｎＲＡＭメモリアレイ２００４は、マルチ・チップモジュールとしてパッケージされうる。
【０１３８】
図１９（ｂ）を参照し直せば、ＳｐｉｎＲＡＭキャッシュメモリ１９５６およびＳｐｉｎＲＡＭシステムメモリ１９６０は、システム１９００のキャッシュおよびシステムメモリを置き換える。ＳｐｉｎＲＡＭハードカード１９７０のように、メモリ１９５６および１９６０は、図１〜１７を参照して上述されたいかなるアーキテクチャおよびメモリ設計を備えてもよい。
【０１３９】
図２１は、ＰＣＭＣＩＡアーキテクチャを有するパーソナルコンピュータシステム２１００の機能ブロック図であり、ここで従来のハードディスクおよびそのコントローラ（典型的にはＰＣＭＣＩＡバス２１１４に結合される）がＳｐｉｎＲＡＭコントローラ２１６９およびＳｐｉｎＲＡＭカード２１７０によって置き換えされている。システムカーネル２１０２は、ＣＰＵ２１０４およびキャッシュメモリ２１０６を含み、キャッシュメモリはＣＰＵの１次キャッシュであってもよく、またはＣＰＵが集積化された１次キャッシュを含む場合は２次キャッシュであってもよい。メモリサブシステム２１０８は、メインシステムメモリ２１１０を含む。ＰＣＭＣＩＡサブシステム２１１２は、ＰＣＭＣＩＡバス２１１４を含み、これにはＳｐｉｎＲＡＭコントローラ２１６９が結合されている。
【０１４０】
上述の具体的なメモリアーキテクチャの例は既存のコンピュータシステムの構成を置き換えるように改良されてもよく、その場合、異なるタイプのメモリがシステムに接続される方法は、メモリ技術それ自身の性質の人為的に作られたものであって、ここで説明されたＳｐｉｎＲＡＭのパフォーマンス能力を完全には活用しないかもしれない。つまり例えば、ＳｐｉｎＲＡＭハードカードをハードディスクドライブの代わりとして使用することが巨大磁気抵抗メモリをＩＭＢ互換ＰＣの広くインストールされた基盤に簡単に速く統合化することを可能にするかもしれないが、より基本的なメモリアーキテクチャシフトが考慮され、それによりさらに容易に本発明のメモリの優位性を利用できる。
【０１４１】
これはＰＣバスシステムのアーキテクチャの制限を考えれば理解される。ＣＰＵが従来のハードディスクからデータを取り出すのに必要な時間は、主としてディスクアクセス時間の関数であって、バスコントローラを通した伝搬遅延ではないので、ハードディスクをコントローラを通してＣＰＵに接続することにはほとんど、または全く不利益は存在しない。もちろん、これはＣＰＵに直接（アーキテクチャ的に）接続されたキャッシュおよびシステムメモリの場合では違う。本発明のＳｐｉｎＲＡＭ技術の速いアクセス時間の場合は、ＳｐｉｎＲＡＭベースの大容量記憶をＣＰＵに接続するには、従来のＰＣバスアーキテクチャによって課せられる不利益を避ける方法が好ましい。そのような実施形態が図２２に示される。
【０１４２】
図２２は、ＳｐｉｎＲＡＭ技術をシステムメモリ、システムＲＯＭ、および大容量記憶に用いるコンピュータシステム２２００のブロック図である。この実施形態によれば、コンピュータシステム２２００のアーキテクチャは、巨大磁気抵抗メモリ技術の性能を考慮して設計されている。つまりバスコントローラ２２０２およびＰＣバスを介した大容量記憶へのアクセスがなくなっている。ＳｐｉｎＲＡＭメモリサブシステム２２０４は、ＳｐｉｎＲＡＭカード２２０８が接続するＳｐｉｎＲＡＭコントローラ２２０６を備える。ＳｐｉｎＲＡＭカード２２０８は、例えば、ＳｐｉｎＲＡＭカード１９７０を参照して議論したように実現されうる。メインメモリ２２１０は、メモリサブシステム２２０４の一部でもあり、ＳｐｉｎＲＡＭアレイを備える。
【０１４３】
システムＲＯＭ２２１２は、巨大磁気抵抗ＳｐｉｎＲＡＭアレイとしても実現される。システムＲＯＭ２２１２は、例えば、ＰＣのＢＩＯＳコードまたはパームトップデバイスのためのユーザアプリケーションを格納するために用いられうる。本発明のバイト毎に変更可能なＳｐｉｎＲＡＭをシステムＲＯＭのために用いることによって、今日のコンピュータシステムの多くにおいて典型的にはハードウェアにコードが埋め込まれたものをアップデートすることができるようになる。他の実施形態によれば、キャッシュメモリ２２１４は、また、本発明のＳｐｉｎＲＡＭ技術を用いても実現されうる。
【０１４４】
ＳｐｉｎＲＡＭメモリサブシステム２２０４は、多くの方法で構成されえるが、それらも本発明の範囲内であることが理解されよう。つまりサブシステム２２０４は、メモリ２２０８、２２１０、２２１２および２２１４の異なるサブセットを備えていてよい。さらにこれらのメモリの異なるサブセットは、同じデバイス中に集積されてもよく、または別のモジュールとして構成されてもよい。
【０１４５】
本発明は具体的な実施形態を参照して説明されてきたが、当業者には、開示された本発明の形態および詳細は本発明の精神または範囲を逸脱することなく変更されうることが理解されよう。例えば具体的な実施形態は、ここでは単一入力トランスピンナ（例えば図１７を参照）を用いて実現された選択マトリクスを参照して説明されてきた。しかし、図１３のトランスピンナ１３０２のような２入力トランスピンナもそのような選択マトリクスを実現するのに用いられうる。つまり２つの線選択ストリップラインが、別の電源電流入力をもつマトリクスアレイの２入力トランスピンナに磁界を供給するようにできる。
【０１４６】
さらに本発明によって設計されたメモリアレイの個々のメモリセルの情報にアクセスするために必要なメモリアクセス線の数は、メモリセルの構造およびそれぞれに記憶されるビット数に応じて変わることが理解されよう。与えられたメモリセル構造についてのアクセス線の数およびタイプは、例えば様々なＧＭＲメモリセルのここの記載から、メモリ技術の当業者であれば決定できる。
【０１４７】
さらに統一されたメモリアーキテクチャの例がここでは特定のアーキテクチャタイプの文脈で説明されてきたが、コンピュータおよび他のシステムのメモリアーキテクチャの多くのバリエーションは本発明の範囲内である。つまり、本発明の巨大磁気抵抗技術を用いて少なくとも一つのメモリタイプ（例えばシステムメモリ、大容量記憶）が実現されるメモリアーキテクチャは、この範囲に入る。
【０１４８】
上述のように、そのようなアーキテクチャの一つにおいて、回転ディスクは論理的ではなく、物理的にＳｐｉｎＲＡＭアレイと置き換えされる。つまりメモリコントローラは、システムの残りがあたかも回転ディスクに接続されているかのように構成されるが、コントローラは本発明によってＳｐｉｎＲＡＭアレイと相互作用をおこなう。そのようなアーキテクチャは、大幅に改良したりすでにインストールされたコンピュータの基本形を再設計することなく、回転ディスクメモリの欠点（例えば長いアクセス時間、環境条件への影響の受けやすさ）をなくす。
【０１４９】
他に考えられているアーキテクチャは、システムメモリを本発明のＳｐｉｎＲＡＭ技術と一部分だけ入れ替えることを伴う。例えばシステムメモリのＳｐｉｎＲＡＭ部分は、電源故障のときに保存されておくべきデータを記憶するのに用いられる。具体的な実施形態によれば、システムメモリのＳｐｉｎＲＡＭ部分は、システムの全体のファイル格納のサブセットへの非常に速いアクセスを提供する、小さいＲＡＭファイルシステムを格納する。
【０１５０】
もちろんシステムメモリをＳｐｉｎＲＡＭ技術で全て置き換えることも考えられる。これは電源が落ちたり、システムリブートしたりするときにも維持されなければならないデータを含むようにシステムメモリの使用を拡張可能にする。そのようなシステムは、電源が落ちた後にも従来のシステムよりずっと速く復旧できる。必要なのは、通常のプロセッサのパワーアップ診断および内部のマシンデータの復元である。大容量記憶からシステムメモリへ情報をリロードするのに時間が浪費されることはない。
【０１５１】
他の考えられるアーキテクチャにおいては、システムＤＲＡＭおよび磁気ディスク記憶がＳｐｉｎＲＡＭ技術で置き換えられる。これらのメモリの双方を置き換えすることは、統一されたメモリアーキテクチャを可能にし、ここでコンピュータシステムのメモリのほとんど、または全てが単一の技術、つまりＳｐｉｎＲＡＭを用いて実現できることになる。そのようなアーキテクチャのさらなるバリエーションとしては、他のメモリをＳｐｉｎＲＡＭ技術で置き換えることであり、例えばそれにはキャッシュメモリおよびシステムＲＯＭが含まれる。
【０１５２】
本発明のＳｐｉｎＲＡＭ技術に基づいた一般化されたコンピュータシステムの簡略化されたブロック図が図２３に示される。システム２３００の設計は、少なくともＳｐｉｎＲＡＭ２（２３０２）およびＳｐｉｎＲＡＭ３（２３０４）、つまりそれぞれＤＲＡＭおよび回転ディスクのためのＳｐｉｎＲＡＭ代替物を導入する２段のアーキテクチャに基づく。メインメモリのプールは、ＳｐｉｎＲＡＭ２（ＲＡＭ速度のメモリ）に基づき、２次ファイル記憶は、ＳｐｉｎＲＡＭ３（ディスク密度）に基づく。ＳｐｉｎＲＡＭ管理ユニット（ＳＭＵ）２３０６は、メモリ２３０２および２３０４間の転送を扱い、キャッシュメモリパラダイムを用いるコンピュータシステムにおける従来のキャッシュ管理とほとんど同じ機能を提供する。キャッシュメモリ２３１０は、ＣＰＵ２３０８の近くに備えられ、ＳｐｉｎＲＡＭ１技術を備えられうる。レベル１のメモリ（不図示）は、ＣＰＵ２３０８と集積化して提供されうる。
【０１５３】
本発明によれば、ＳｐｉｎＲＡＭレベルの数に関わりなく、システム２３００全てにわたってキャッシュパラダイムを実行することが可能になる。よって例えば、ＣＰＵ２３０８は、データをそのレベル１キャッシュから受け取る。レベル１キャッシュは、データをレベル２キャッシュ（例えばキャッシュ２３１０）から受け取る。レベル２キャッシュは、メインメモリ２３０２からデータを受け取る。メインメモリ２３０２は、ＳＭＵ２３０６と協働してレベル３キャッシュとしてはたらく。最後に、メインメモリ２３０２は、大容量記憶メモリ２３０４からデータを受け取り、これは第４レベルキャッシュとしてはたらく。
【０１５４】
前述のこと、および考えられる実施形態の多くのバリエーションを鑑みて、本発明の範囲は添付の特許請求の範囲を参照して決定されるべきである。
【図面の簡単な説明】
【図１】本発明の具体的な実施形態によって設計される全金属ＧＭＲメモリの簡略化された概念図である。
【図２】ＧＭＲメモリセルの動作を示す図である。
【図３】ＧＭＲメモリセルの動作を示す図である。
【図４】ＧＭＲメモリセルの磁化状態を示す図である。
【図５】本発明の実施形態によるＧＭＲメモリセルの動作を示す図である。
【図６】本発明の具体的な実施形態によって設計されるダイビットメモリセルを示す図である。
【図７】本発明の具体的な実施形態によって設計される３ビットまたは４ビットメモリセルを示す図である。
【図８】他の具体的な実施形態によって設計されるダイビットメモリセルを示す図である。
【図９】ＧＭＲ薄膜構造における磁界および電流の関係を示す図である。
【図１０】本発明のさらなる実施形態によって設計される４ビットメモリセルを示す図である。
【図１１】本発明によって設計されるメモリセルのアレイの簡略された概念図である。
【図１２（ａ）】他の実施形態によるメモリセルの他のアレイの簡略された概念図である。
【図１２（ｂ）】本発明によって設計されるさらに他のダイビットメモリセルの簡略された概念図である。
【図１３】本発明の具体的な実施形態と共に用いるトランスピンナの簡略化された回路図である。
【図１４（ａ）】本発明の具体的な実施形態と共に用いる差動トランスピンナの簡略化された表現の図である。
【図１４（ｂ）】本発明の具体的な実施形態と共に用いる差動トランスピンナの簡略化された表現の図である。
【図１５（ａ）】トランスピンナがセンスディジット・リファレンス線ペアを平衡させるために用いられる実施形態を示す図である。
【図１５（ｂ）】トランスピンナがセンスディジット・リファレンス線ペアを平衡させるために用いられる実施形態を示す図である。
【図１５（ｃ）】トランスピンナがセンスディジット・リファレンス線ペアを平衡させるために用いられる実施形態を示す図である。
【図１５（ｄ）】トランスピンナがセンスディジット・リファレンス線ペアを平衡させるために用いられる実施形態を示す図である。
【図１６】本発明のトリミング技術がセンスディジット・リファレンス線ペアに与える影響を示す図である。
【図１７】本発明によって設計されるメモリ装置の具体的な実施形態と用いるメモリアクセス線選択マトリクスの簡略化された概念図である。
【図１８】一般化されたメモリ階層を示す図である。
【図１９（ａ）】本発明の具体的な実施形態によるＩＳＡバスＩＢＭ互換パーソナルコンピュータシステムの機能ブロック図である。
【図１９（ｂ）】本発明の具体的な実施形態によるＩＳＡバスＩＢＭ互換パーソナルコンピュータシステムの機能ブロック図である。
【図２０】本発明の具体的な実施形態によるＳｐｉｎＲＡＭハードカードの具体的な実現例のブロック図である。
【図２１】本発明の具体的な実施形態によるＰＣＭＣＩＡアーキテクチャを有するパーソナルコンピュータシステムの機能ブロック図である。
【図２２】本発明の具体的な実施形態によるＳｐｉｎＲＡＭ技術を用いるコンピュータシステムのブロック図である。
【図２３】本発明の具体的な実施形態によるＳｐｉｎＲＡＭ技術に基づく一般化されたコンピュータシステムの簡略化されたブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004507885.tif 000010
【図８】
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【図９】
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【図１０】
2004507885.tif 000013
【図１１】
2004507885.tif 000014
【図１２（ａ）】
2004507885.tif 000015
【図１２（ｂ）】
2004507885.tif 000016
【図１３】
2004507885.tif 000017
【図１４（ａ）】
2004507885.tif 000018
【図１４（ｂ）】
2004507885.tif 000019
【図１５（ａ）】
2004507885.tif 000020
【図１５（ｂ）】
2004507885.tif 000021
【図１５（ｃ）】
2004507885.tif 000022
【図１５（ｄ）】
2004507885.tif 000023
【図１６】
2004507885.tif 000024
【図１７】
2004507885.tif 000025
【図１８】
2004507885.tif 000026
【図１９（ａ）】
2004507885.tif 000027
【図１９（ｂ）】
2004507885.tif 000028
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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