(57)【要約】【課題】チップ間で高密度の相互接続および配線を実現するように働き、かつ通常使用可能な製造プロセスおよびツールを含む簡単な技術を使用したパッケージの製造を可能にする電子パッケージ機能を提供すること。【解決手段】導電性ビアを有する半導体または誘電体ウェーハが、集積回路パッケージ構造の基板として使用され、この構造では、高密度チップ間およびチップ内コンタクトおよび配線が、集積回路が取り付けられる基板面に位置づけされ、さらに外部信号および電力回路は反対側の面まで貫通して接触される。シリコンのような基板を使用することで、集積回路の任意のシリコン・チップの熱膨張係数の整合とともに高配線密度を実現するために、当技術分野で利用可能な従来のシリコン・プロセスを使用することが可能になる。基板を貫通するビアの使用で、シリコン基板から出て行く高密度の配線が可能になり、電力および信号の接続のために短い経路が実現される。【選択図】図１
2004536449.tif 000002
【特許請求の範囲】
【請求項１】
集積回路要素を含む部品が機能ユニットに相互接続され、かつ電力および信号外部回路につなぎ込まれている集積回路パッケージにおいて、前記集積回路パッケージが、
半導体および誘電体のグループから選ばれる材料の基板部材であって、
前記基板が、第１および第２の基本的に平行な面を有し、
前記基板が、前記第１および第２の基本的に平行な面のうちの前記第１の面に位置づけされた高密度配線を有し、
前記基板が、前記基本的に平行な面の前記第１から第２に前記基板を貫通して延びる少なくとも１つのビア部材を有するものである基板部材と、
前記基板の前記第１および第２の平行な面のうちの前記第１の面に位置づけされ、かつ前記高密度配線を通して接続された前記少なくとも１つのビアを集積回路部材間および内に含んだ少なくとも１つの前記集積回路部材を含む少なくとも１つの前記部品と、
前記第１および第２の平行な面のうちの第２の面に位置づけされ、かつ少なくとも１つの前記ビア部材に接続された少なくとも１つの外部高密度回路接続とを特徴とする集積回路パッケージ。
【請求項２】
前記基板部材と前記集積回路部材の少なくとも１つとが、整合した固有膨張温度係数を有する、請求項１の改良。
【請求項３】
前記第１および第２の平行な面のうちの第２の面に位置づけされ、かつ少なくとも１つの前記ビア部材に接続された前記少なくとも１つの外部高密度回路接続が、ボール金属に関係する、請求項１の改良。
【請求項４】
前記ビア部材が、銅、ニッケルおよびアルミニウムのうちの少なくとも１つである、請求項１の改良。
【請求項５】
集積回路要素を機能回路ユニットに相互接続し、さらに前記ユニットを電力および信号外部回路につなぎ込む方法であって、
第１の厚さ寸法で隔てられた第１および第２の基本的に平行な面を有する基板部材を供給するステップと、
ビアのための穴を前記基板の前記第１の面に前記第１の厚さ寸法のよりも小さな深さまで形成するステップと、
前記ビア・ホールに導体材料を充填するステップと、
前記充填されたビアを含む前記基板の前記第１の面を剽窃するステップと、
前記基板の前記第１の面に高密度回路をつけるステップであって、
前記基板の前記第１の面の前記ビアから前記回路へのコンタクトを設けることを連続して含むステップと、
前記集積回路要素への接続のために、前記高密度回路の露出された表面にコンタクトを設けるステップと、
前記基板の前記第２の面から材料を除去して、前記導体充填ビアを露出させるステップと、
前記少なくとも１つの集積回路部材の各々を前記高密度回路に位置づけし連絡させるステップと、
前記基板の前記第２の面の各前記露出ビアを外部電力および信号回路に連絡させるステップとを備える方法。
【請求項６】
前記基板の材料が、シリコンである、請求項５に記載の相互接続方法。
【請求項７】
前記ビア・ホールに金属を充填するステップの前に、前記ビア・ホールの壁に分離の層を設けるステップを含む、請求項６に記載の相互接続方法。
【請求項８】
前記分離が、酸化シリコン、室化シリコン、タンタルおよび室化タンタルのグループから選ばれた材料である、請求項７に記載の相互接続方法。
【請求項９】
前記ビアが、銅、ニッケルおよびアルミニウムのグループから選ばれた少なくとも１つの金属で充填される、請求項６に記載の相互接続方法。
【請求項１０】
電力および信号外部回路に連絡させる前記ステップが、ボール金属コンタクトに関係する、請求項６に記載の相互接続方法。
【請求項１１】
集積回路要素を互に相互接続しかつ電力および信号回路に相互接続することにおいて、パッケージの方法が、
第１および第２の基本的に平行な面を有する絶縁基板部材を供給するステップであって、
前記基板が、それぞれ前記第１および前記第２の面に露出された導体充填ビアのパターンを有するものであるステップと、
前記露出されたビアへの外部接続を有する前記基板の前記第１および第２の面のうちの第１の面に、少なくとも１層の高密度回路をつけるステップと、
前記基板の前記第１の面の前記高密度回路に前記集積回路要素を位置づけしさらにつなぎ込むステップと、
前記基板の前記面のうちの前記第２の面の各前記露出ビアへのコンタクトを電力および信号外部回路中につけるステップとを備える相互接続方法。
【請求項１２】
それぞれ前記第１および前記第２の基板面に露出された導体充填ビアのパターンを設ける前記ステップに、各ビアに電気分離を設けることを含む、請求項１１に記載の相互接続方法。
【請求項１３】
前記基板が、シリコンである、請求項１１に記載の相互接続方法。
【請求項１４】
前記電気分離が、金属を充填する前の前記ビア・ホールの壁の酸化である、請求項１３に記載の相互接続方法。
【請求項１５】
電力および信号外部回路への前記コンタクトが、ボール金属に関係する、請求項１４に記載の相互接続方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度の相互接続を有し半導体ウェーハまたは誘電体ウェーハ上に集積回路プロセスを使用して製造されるマルチ・チップ電子モジュールの概念および製造に関する。システム・オン・パッケージと呼ぶことができる、個々の集積回路および他の要素のそのようなパッケージは、単一の完全集積チップまたは従来のマルチ・チップ・モジュールと比較して、技術的および経済的な有利点をもたらすことができる。
【背景技術】
【０００２】
集積回路チップおよび他の受動および能動電気部品のような集積半導体回路要素の完全ユニットへの組立てにおいて、これらの要素は、一般に、要素間の相互接続を可能にする電子パッケージに取り付けられる。電子パッケージは、一般に、集積回路チップ内で使用できるよりも非常に低い密度の相互接続および配線を実現する。したがって、高密度の多層チップ配線を使用して完全ユニットの機能性および性能を最大限にするために、単一集積回路チップの中にできるだけ多くの様々な機能を組み合わせることが多い。ユニットよって実行される機能の複雑さが増すにつれて、チップ・サイズは一般に大きくなる。
【０００３】
集積回路チップの大きさが大きくなるにつれて、一般的な製造プロセスでの満足なチップの歩留りは、指数関数的に減少し、そしてチップのコストは許容可能限度を越えて高くなる。さらに、チップの様々な部分は、全て、同じ製造プロセスを使用して製造しなければならので、一般に難しい妥協をもたらす。例えば、妥協プロセスを用いて同じチップで論理回路とメモリ回路を組み合わせると、回路の種類ごとに最適プロセス技術を使用するのに比べて、論理性能およびメモリ密度は悪くなる。また、単一チップに多くの様々な機能を集積化すると、設計時間が大幅に増す。電子パッケージ内で相互接続されたいくらかの比較的小さなチップを使用することで、これらの問題を回避することができるが、一般的なパッケージの相互接続機能が比較的低いために、性能は悪くなるかもしれない。
【０００４】
比較的高い密度の相互接続を実現する電子パッケージ化を開発するために、米国特許第６，０２５，６３８号に示されているように、当技術分野でいくらかの努力がなされた。この方法では、半導体チップまたはパッケージ製造の一部として一般に実施されない材料およびプロセスを使用する複雑な製造プロセスが使用される。
【０００５】
チップ・サイズおよび分割についての考察の他に、通常実施され、十分に特徴づけされ、高価でなく、さらに簡単である電子パッケージ材料およびプロセスを選択することについての考察もある。そのような考察のいくらかの洞察が、Proceedings of the 50th IEEE Electronic Components and TechnologyConference, 2000, pages 1455-1459において、Matsuo等による「Silicon Interposer TechnologyFor High-Density Package」と言う名の論文で論じられている。ここでは、単一チップに取り付けられたシリコン挿入物の使用が進歩している。
【特許文献１】
米国特許第６，０２５，６３８号
【非特許文献１】
Matsuo等、「Silicon InterposerTechnology For High-Density Package」、Proceedings of the 50th IEEE ElectronicComponents and Technology Conference、２０００年、１４５５〜１４５９頁
【発明の開示】
【発明が解決しようとする課題】
【０００６】
当技術分野では、チップ間の高密度相互接続および配線を実現するように働き、かつ通常使用可能な製造プロセスおよびツールを含む簡単な技術を使用したパッケージの製造を可能にする電子パッケージ機能が明らかに必要とされている。
【課題を解決するための手段】
【０００７】
本発明では、シリコンのような半導体またはガラスのような誘電体のウェーハが、電子モジュール・パッケージ基板として使用される。ウェーハを貫通する導電性ビア、および高密度チップ間およびチップ内コンタクトおよび配線が、当技術分野で利用可能な従来のシリコン・ウェーハ処理ツールおよびプロセスを使用して製造される。基板は、それに取り付けられたチップと同様な熱膨張係数を持つように選ぶことができる。基板を貫通するビアを使用することで、パッケージ重層構造の適切なレベルに出て行く高密度の接続が可能になり、電力および信号用の短い経路が可能になり、さらに電力および接地の分配が改善される。
【発明を実施するための最良の形態】
【０００８】
本発明は、一方の面から他方の面への電気的に分離された導電性ビアを有する半導体または誘電体基板を有し、さらに一方または両方の表面に高密度導電性配線およびコンタクトを有する電子パッケージを供給する。
【０００９】
説明を簡単かつ明瞭にするために、説明は、基板と使用されるプロセスの両方に関してシリコンの材料に的を絞っている。
【００１０】
ウェーハの形の低伝導率シリコンは、基板に申し分のない材料である。集積回路配線の製造のために適切に開発されたプロセスを使用して、そのような基板に、高密度を容易に製造することができる。さらに、この材料の基板は、集積回路要素の熱膨張係数に整合する熱膨張係数を有するように選んで、チップとシリコン・モジュールの間の熱ストレスを最小にすることができる。基板を貫通する導電性ビアを使用することで、高密度の接続が可能になり、さらに、電力および信号を接続するために短い経路が実現されて、パッケージの電気的性能が改善される。
【００１１】
図１を参照すると、ここには、シリコンの基板３に取り付けられた、２個が示される集積回路２から成る本発明のモジュールの断面描写が示される。そして次に、この基板３はビア４および表面回路５を有する。３個が示されるビア４各々は、電気絶縁層７で随意に囲繞することができる導電性部材６から成り、この電気絶縁層７は、導電性部材６を形成する導電性材料を充填する前に、シリコン基板３を貫通するビア・ホールの壁を酸化することで生じるかもしれないようなものである。基板３がガラスのような誘電体である場合には、ビアのまわりに電気絶縁層を設けることは必要でないかもしれない。ビア４は、表面回路５への短い長さの外部電気接続を実現するように、基板３の面積全体にわたって分布している。導体および絶縁の多層を有することができる回路５は、集積回路の配線と同等でかつ電子パッケージに一般に見られるものよりも遥かに大きな密度の配線を実現する。回路５は、パッケージのチップ内接続、チップ間接続および外部接続を実現する。
【００１２】
基板部材３は、図２に示すように、比較的大きなウェーハの一部として製造することができる。図２は、モジュール、配線位置およびビア位置の例示の配置を有する１組のパッケージ基板になる過程のシリコン・ウェーハの上面図である。図３および図４は、線３−３に沿った図２のウェーハの部分的な描写を示す。図３は、エッチング、分離、および深さＤまでのビアの充填後のウェーハを示す。図４は、表面配線パターンを形成し、さらに、ウェーハを貫通して延びるビアの裏面を露出させるようにウェーハ薄くした後の後段階の処理におけるウェーハを示す。
【００１３】
図２を参照して、成長された結晶ボールから切断されるかもしれないウェーハ２０は、点線２２で画定されるモジュール基板２３〜２８に配置される。点線２２に沿った将来のダイシング実施は、モジュールを切り離すために使用される。高密度配線および相互接続プロセスを使用して、領域２３〜２８ごとに個別化された配線２９を作る。モジュール２７の配線だけを示す。個別化配線から集積回路チップへの接続は、要素３０として一般的に示す。
【００１４】
図２の線３−３に沿った部分断面描写である図３を参照して、ビアは深さＤまでエッチングされる。エッチングの深さは、ウェーハの全厚さであってもよいし、ここで示すように、それより少なくてもよい。エッチング深さＤは、基板の最終的な厚さを確立するように働く。エッチングされた穴に、酸化物内張り７の成長でシリコンに生じるかもしれないような電気的分離を随意に設けることができる。そして、穴４に導体金属６を充填する。この導体金属６は、表面１０の上に突出してもよいし、また、化学機械研磨で表面１０と面一にしてもよい。
【００１５】
さらに進んだ断面描写である図４を参照して、高密度配線５がウェーハの表面に製造されている。この配線は、必要な誘電体レベルおよびビアを有する１つまたは複数の金属レベルから成ることができ、基板のビアの中の金属６に接触することができる。さらに、ウェーハ２０の下面４０は、研削または化学機械研磨のような技術を使用して、表面１０から寸法Ｄまで腐食除去され、金属充填物６を有するビア４の底部を露出させる。表面４０の金属充填物６への外部接続を作る際に、ボール金属接触を使用することができる。
【００１６】
本発明に従って、モジュール内の配線は、集積回路内の接続および集積回路と集積回路に取り付けられた他の部品との間の接続を形成して、完全なシステムまで機能回路を組み立てることができる。前の図からの同様な要素に同じ参照数字を使用する図５〜７を参照すると、チップ内配線２９およびチップ間配線３１を有する図２の２７のような４集積回路モジュールの上面図についての説明を、図５で進める。この４集積回路モジュールは、図２の２０のようなウェーハから線２２に沿ってダイシングされている。図６は、２７のようなモジュールの図５の線６−６に沿った断面図であり、図５には、当技術分野でよく知られている高密度ダマシン型の接続５０を使用して基板３上の高密度配線５に接続された図１の２のようなチップが４個示されている。さらに続いて、図７において、７個が示されるボール・コンタクト５１で、プリント回路要素５２のような外部型回路への外部接触が実現される。
【００１７】
本発明の実施に関係するようになる考察の実例として、次の例は、図面の参照数字と互いに関係づけして示す。低電気伝導率のシリコンのウェーハを基板３として使用する。ビアになる穴４は、上面１０のエッチング・マスクを通して深さＤまで基板ウェーハ３中にエッチングされる。この深さＤは、研削または化学機械研磨のようなプロセスを使用してウェーハの下の方の表面４０を除去した後での製造および使用において、物理的な支持に十分な材料を残すのに十分なものである。エッチングは、現実的なプロセス時間を実現するように、毎分約５〜３０マイクロメートルの速い速度で行うことができる。穴４がいったん形成されると、特定の用途のために必要とされる場合には、側壁を酸化して７、電気的絶縁および拡散障壁を実現することができる。そして、この開口に、銅のような金属６を充填する。２５〜５０マイクロメートルのビアが普通である。表面１０に化学機械研磨を使用して、ビアのまわりの平坦化を保証する。
【００１８】
高密度配線５は、表面１０に製造する。回路５は、半導体チップ製造の当技術分野で知られている技術を使用して製造される多数の相互接続層を有することができる。回路５は、図５に要素３１で示すようなチップ間配線と図２に要素２９で示すようなチップ内配線の両方を含むことができる。チップ取付けコンタクトは、半田技術および拡散ボンディングのような技術を用いて作ることができる。
【００１９】
そして、シリコン・ウェーハは、寸法Ｄすなわち表面４０の充填され６分離された７ビア４を確立するように、図４に示すように薄くすることができる。薄くするステップは、プロセスのもっと初期に行うことができる。当技術分野でよく知られているボール型５１金属は、外部配線部材５２に接触するように使用される。ボール金属は、簡単な温度変移および休止で接触を可能にし、通常プロセスのウィンドウ内に適切に入っている。必要な場合には、５０の型の特定のコンタクトに合わせて、配線５の表面にコンタクトを作ることができる。そして、ウェーハは、図２の線２２に沿ってモジュールにダイシングすることができる。
【００２０】
導電性ビアを有するシリコン基板を使用することで、当技術分野で知られている他のパッケージに比べていくつかの有利点がもたらされる。シリコン・ウェーハに配線を製造する十分に確立された技術によって、他の基板に実現されるよりも遥かに高い密度の配線を容易に製造することが可能になる。シリコンは、高い熱伝導率を有し、シリコンの熱膨張係数は、それに取り付けることができるシリコンをベースにした集積回路の熱膨張係数に一致している。モジュールの面積全体にわたってビアの位置を選択することができる。このことは、電力および信号分配の有利な仕組みである。さらに、チップ・サイズ、配線構成、および製造プロセスに対して適応性がある。
【００２１】
説明したものは、導電性ビアを有するシリコンまたは他の適切な半導体または誘電体のウェーハから成る支持基板と、集積回路が取り付けられる基板面に高密度のチップ間およびチップ内コンタクトおよび配線とを有する電子パッケージであり、より密度の小さなより高電力の出力回路への接続が反対側の面まで貫通している。
【図面の簡単な説明】
【００２２】
【図１】本発明のパッケージを示す断面図であり、２つの集積化回路チップを支持する、ビアおよび表面回路を有するモジュールを示す。
【図２】モジュール、配線およびビア位置の例示の配置を有するモジュール基板の組になる過程のウェーハを示す上面図である。
【図３】線３−３に部分的に沿った図２のウェーハを示す断面図であり、深さ「Ｄ」のビアの部分的な形成を示す。
【図４】図３のウェーハの一部のさらに部分の製造物を示す断面図であり、配線パターン、ビア接続、および電気的分離の特徴を示す。
【図５】図２の点線に沿ってダイシングされた4集積回路のモジュールを示す上面図である。
【図６】図５のモジュールの図５の線６−６に沿った断面図を示す図であり、基板に位置づけされたチップ、チップ取付けコンタクト、モジュール間および内の配線、およびビアを示す。
【図７】ボール・コンタクトを使用して外部パッケージ基板に取り付けた後の、図６のようなモジュールを示す断面図である。
【図１】
2004536449.tif 000003
【図２】
2004536449.tif 000004
【図３】
2004536449.tif 000005
【図４】
2004536449.tif 000006
【図５】
2004536449.tif 000007
【図６】
2004536449.tif 000008
【図７】
2004536449.tif 000009
【国際公開パンフレット】
2004536449.tif 000010
2004536449.tif 000011
2004536449.tif 000012
2004536449.tif 000013
2004536449.tif 000014
2004536449.tif 000015
2004536449.tif 000016
2004536449.tif 000017
2004536449.tif 000018
2004536449.tif 000019
2004536449.tif 000020
2004536449.tif 000021
2004536449.tif 000022
2004536449.tif 000023
【国際公開パンフレット（コレクトバージョン）】
2004536449.tif 000024
【国際調査報告】
2004536449.tif 000025
2004536449.tif 000026