(57)【要約】本発明は、ラッチ要素（ＶＥ）によってラッチ可能な不揮発性メモリ（ＮＭ）を含むメモリ位置配列に関するものである。不揮発性メモリ（ＮＭ）は、ラッチメモリ位置（ＭＬ）に接続しており、活性化メカニズム（ＡＧ）によって操作モードに応じて活性化することができるラッチメモリ位置（ＬＨ）のコピーを活性化させることによってラッチされる。このようにして、特に、キャリブレーションされてもよいセンサー用の誤りの在るプログラミングを認識または防止できる。
2004507021.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＭ）の読み出し保護および／または書き込み保護を示すラッチメモリセル（ＭＬ）を備える、不揮発性メモリ（ＮＭ）と、
上記不揮発性メモリ（ＮＭ）における読み出し工程および／または書き込み工程を防止するために、不揮発性メモリ（ＮＭ）と連結されているラッチ要素（ＶＥ）と、
上記ラッチメモリセル（ＭＬ）と入力側で連結されており、ラッチ要素（ＶＥ）を駆動するために、ラッチ要素（ＶＥ）と出力側で接続されている付加的なメモリ要素（ＬＨ）とを有するメモリセル配列。
【請求項２】
活性化部（ＡＧ）が備えられており、
上記活性化部は、上記付加的なメモリ要素（ＬＨ）において、活性化部（ＡＧ）に入力される活性化信号に応じて、ラッチメモリセル（ＭＬ）に格納されている情報を供給することを特徴とする請求項１に記載のメモリセル配列。
【請求項３】
論理和ゲート（ＯＲ）が備えられており、
上記論理和ゲート（ＯＲ）の出力側に、上記活性化部（ＡＧ）の入力部が接続されており、上記論理和ゲート（ＯＲ）の入力側にて、起動段階指示信号（ＰＵ）および通常操作モード指示信号（ＮＯ）を入力することを特徴とする請求項２に記載のメモリセル配列。
【請求項４】
上記通常操作モード指示信号（ＮＯ）を供給するために、復号ブロック（ＤＢ）が備えられており、
上記復号ブロック（ＤＢ）の出力部が上記論理和ゲートの入力部に接続されていることを特徴とする請求項３に記載のメモリセル配列。
【請求項５】
上記活性化部（ＡＧ）と上記付加的なメモリ要素（ＬＨ）とを含む、Ｄフリップフロップ（ＦＦ）が備えられていることを特徴とする、請求項２ないし４のいずれかに記載のメモリセル配列。
【請求項６】
揮発性メモリ（ＶＭ）が備えられており、
上記揮発性メモリ（ＶＭ）は、データ入力部（ＤＩ）を有し、揮発性メモリ（ＶＭ）の出力側で不揮発性メモリ（ＮＭ）と接続されていることを特徴とする請求項１ないし５のいずれかに記載のメモリセル配列。
【請求項７】
上記揮発性メモリ領域（ＶＭ）が、試験用レジスタ（ＴＲ）を含むことを特徴とする請求項６に記載のメモリセル配列。
【請求項８】
上記付加的なメモリ要素（ＬＨ）が、試験用レジスタ（ＴＲ）のリセット入力部（ＲＳ）と出力側で接続されていることを特徴とする請求項７に記載のメモリセル配列。
【発明の詳細な説明】
本発明は、読み出し／書き込み保護を有するメモリセル配列に関するものである。
【０００１】
プログラマブル集積回路（ｐｒｏｇｒａｍｍｉｅｒｂａｒｅｎ， ｉｎｔｅｇｒｉｅｒｔｅｎ Ｓｃｈａｌｔｋｒｅｉｓｅｎ）、例えば、キャリブレーション可能なセンサーでは、不揮発性メモリの記憶内容を一旦プログラミングすると、上記記憶内容を変更または削除できないように保護されることが望ましい。
【０００２】
刊行物米国特許公報第６０４１００７号Ａ（ＵＳ６０４１００７Ａ）には、ＥＥＰＲＯＭとして構成されているプログラマブルメモリセルを有する集積回路（ｉｎｔｅｇｒｉｅｒｔｅ Ｓｃｈａｌｔｕｎｇ）、好ましくは電子センサーが記載されている。このメモリセルをラッチする（Ｖｅｒｒｉｅｇｅｌｅｇｕｎｇ）ために、ラッチメモリセルが備えられている。上記ラッチメモリセルは、外部から入力可能な信号が存在する場合にのみ、上書きできる。プログラマブルメモリセルを、製造が終了した後に再プログラミングすることはもはやできない。
【０００３】
記憶内容の保護は、ただ一度だけなされるプログラミングの最後に、メモリをラッチするために書き込み保護ビットを設定することで可能となる。このことにより、更なるプログラミングまたはテストルーチンの活性化を防止し、存在するデータ入力を、集積回路においてラッチすることができる。従って、プログラミングが終了し、上記ラッチビットを設定した後、ただ１つの操作状態、いわゆる通常操作モードしか実行できないことが確実となる。
【０００４】
例えば、集積回路の電圧供給端子に過電圧（Ｕｅｂｅｒｓｐａｎｎｕｎｇ）を印加することによって、普通は、通常操作モードから、他のモード、例えば、不揮発性メモリにデータが書き込まれる書き込みモードに変更できる。さらに、試験モードが備えられていてもよい。この試験モードは、不揮発性メモリの読み出しを可能にする。その結果、例えば、不揮発性メモリへの１ビットの各書き込み工程後に、上記書き込み工程が、誤りなく行われたかどうかを試験できる。
【０００５】
しかし、この場合、例え、ラッチビットが不揮発性メモリに設定されていたとしても、この書き込み操作に誤りのないことを、もはや試験できないという問題が生じる。なぜなら、ラッチビットを設定した後では、試験モードまたは読み出しモードを許容しない通常操作モードしか実行できないからである。
【０００６】
特に、不揮発性メモリにおいてラッチビットを書き込む際に、不揮発性メモリのメモリセルまでもが、不注意に書き込まれるという問題が生じる。このような誤りの在るプログラミングは、広範囲にわたる機能試験の場合にさえ、発見されずに残ったままである。
【０００７】
本発明の目的は、不揮発性メモリのラッチが備えられており、ラッチされたメモリ領域の正確なプログラミングを試験できるメモリセル配列を提供することである。
【０００８】
不揮発性メモリの、読み出し保護および／または書き込み保護を示すラッチメモリセルを含む不揮発性メモリと、
不揮発性メモリにおいて、読み出し工程および／または書き込み工程を防止するために、不揮発性メモリと連結されているラッチ要素と、
ラッチメモリセルと入力側で連結されており、ラッチ要素を駆動するために、ラッチ要素と出力側で接続されている、付加的なメモリ要素とを有するメモリセル配列により、本目的は達成される。
【０００９】
上記記載のメモリセル配列では、不揮発性メモリのラッチは、不揮発性メモリのビットを設定することにより直接生じるのではなく、ラッチは、不揮発性メモリのラッチ要素と連結されている付加的なメモリ要素によって生じるのである。ラッチビット（メモリロックビット）を転送することができる、不揮発性メモリのラッチメモリセルのこのようなラッチされたコピー（ｖｅｒｋｌｉｎｋｔｅｎ Ｋｏｐｉｅ）を用意することにより、例えば、付加的なメモリ要素は、時間を遅らせて活性化できる。
【００１０】
例えば、メモリセル配列の操作モードに応じて、ラッチメモリセルの記憶内容（１ビットでもよい）は、付加的なメモリ要素の出力部へと伝送され、通常操作モードにおいて絶えず更新される。
【００１１】
以上のことより、まず、操作における不揮発性メモリの不注意なプログラミングを、この不揮発性メモリをラッチすることにより回避でき、ラッチメモリセルに関して、プログラム工程に誤りの無いことが、ラッチビット自体により試験できる。
【００１２】
本発明の好ましい実施形態では、活性化部（Ａｋｔｉｖｉｅｒｇｌｉｅｄ）が備えられている。この活性化部は、付加的なメモリ要素において、活性化部に入力できる活性化信号に応じて、ラッチメモリセルに格納されている情報を与える。
【００１３】
活性化信号としては、例えば、起動段階指示信号（Ｅｉｎｓｃｈａｌｔｐｈａｓｅｎ−Ｉｎｄｉｋａｔｏｒｓｉｇｎａｌ）を、活性化部に入力することができる。メモリセル配列またはメモリセル配列を有する集積回路の起動段階の間、上記起動段階指示信号が、活性となることにより、起動入力段階を示し得る。
【００１４】
ラッチメモリセルにおいてラッチビットを設定することにより、プログラミングされた後、次にもう一度メモリセル配列にスイッチを入れた場合にのみ、メモリセル配列における不揮発性メモリのラッチが起こる。
【００１５】
本発明の更なる好ましい実施形態では、論理和ゲート（Ｏｄｅｒ−Ｇａｔｔｅｒ）が備えられている。この論理和ゲートは、活性化部の入力部と出力側で接続されている。また、この論理和ゲートには、入力側から起動段階指示信号および通常操作モード指示信号が入力される。
【００１６】
起動段階指示信号に加えて、通常操作モード指示信号を入力することにより、不揮発性メモリのプログラミングが終了した後、および、メモリセル配列の通常操作モードの開始時には、不揮発性メモリのラッチが既に引き起こされている。この場合、誤りの無いプログラミングについて、不揮発性メモリを検査するということが、引き続き保たれ得る。
【００１７】
本発明の更なる好ましい実施形態では、通常操作モード指示信号を与えるために、復号ブロックが備えられている。この復号ブロックの出力部は、論理和ゲートの入力部と接続されている。
【００１８】
復号ブロックは、例えば、通常操作モードとは異なるモードと認識される場合、上昇した動作電圧を復号し、通常操作モードの場合には、通常操作モード指示信号をその出力部に供給する。
【００１９】
本発明の更なる好ましい実施形態では、Ｄフリップフロップが備えられている。このＤフリップフロップは、活性化部と付加的なメモリ要素とを備えている。
【００２０】
Ｄフリップフロップは、簡単で信頼性のある付加的なメモリ要素および、Ｄフリップフロップのクロック入力部（Ｔａｋｔｅｉｎｇａｎｇ）に入力できる活性化信号に基づく活性化を可能とすることができる。この場合において、ＤフリップフロップのＤ入力部は、ラッチメモリセルと連結されている。
【００２１】
本発明の更なる好ましい実施形態では、揮発性メモリが備えられている。この揮発性メモリは、データ入力部を有し、出力側で不揮発性メモリと接続されている。
【００２２】
また、揮発性メモリのデータ入力部を、シリアルデータ入力部として構成することもできる。これによれば、揮発性メモリ（レジスタ等）から不揮発性メモリに対するデータの伝送を並行して行える。また、データ入力部としては、ラッチ要素を接続していてもよい。
【００２３】
本発明の更なる好ましい実施形態では、揮発性メモリのメモリ領域が、試験用レジスタを備えている。上記試験用レジスタは、試験モードのときに必要となり得る。
【００２４】
本発明のさらなる好ましい実施形態では、付加的なメモリ要素が、出力側にて、試験用レジスタのリセット入力部と接続されている。また、試験モードの活性を示すことができる試験用レジスタが備えられている場合には、好ましくは上記付加的なメモリ要素が活性化する際には、試験用レジスタをリセットする。この場合、揮発性メモリのデータ入力は、同時にラッチされる。
【００２５】
本発明は、さらに詳細に従属請求項に記載されている。
【００２６】
以下に、本発明の実施例について図を基に詳細に説明する。図は、ブロック図を基にしたメモリセル配列の模範となる実施形態を示す。
【００２７】
上記図は、揮発性メモリ（Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）ＶＭ、および、並列に接続されている不揮発性メモリ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）ＮＭを示す。不揮発性メモリＮＭは、ラッチメモリセル（Ｍｅｍｏｒｙ Ｌｏｃｋ）ＭＬを有している。揮発性メモリＶＭは、不揮発性メモリＮＭをロードするために使われ、不揮発性メモリＮＭのメモリ配列に相当するメモリ配列を有している。しかし、揮発性メモリＶＭは、試験用レジスタＴＲをさらに備えている。揮発性メモリＶＭは、揮発性メモリＶＭを連続してロードするのに用いられるデータ入力部ＤＩを有している。この場合、ラッチメモリセルＭＬをロードするためのラッチビットは、揮発性メモリＶＭに最後に取り込まれたビットである。揮発性メモリＶＭのデータ入力部ＤＩには、ラッチ要素ＶＥが接続されている。このラッチ要素ＶＥは、揮発性メモリＶＭにおける書き込み工程、削除および読み出し工程ならびに不揮発性メモリＮＭにおける上記各工程を可能とする。ラッチ要素ＶＥは、フリップフロップＦＦに備えられている付加的なメモリ要素ＬＨによって制御される。フリップフロップＦＦは、Ｄフリップフロップとして設計されており、その出力部に、ラッチ要素ＶＥの制御入力部が接続されている。フリップフロップＦＦのデータ入力部は、ラッチメモリセルＭＬに接続されている。ＤフリップフロップＦＦは、クロック条件で制御された（ｔａｋｚｕｓｔａｎｄｓｇｅｓｔｅｕｅｒｔｅｓ）フリップフロップＦＦとして実施されており、上記クロック条件で制御されたフリップフロップＦＦは、クロック信号を印加する際に、その入力部をその出力部へ接続する。このため、フリップフロップＦＦは、活性化部ＡＧを備えている。この活性化部ＡＧは、論理和ゲートＯＲの出力部に接続されている。起動段階指示信号ＰＵ、および、通常操作モード指示信号ＮＯをこの論理和ゲートＯＲの入力側に入力できる。通常操作モード指示信号ＮＯを供給するために、復号ブロックＤＢが、論理和ゲートＯＲの入力部に接続されている。
【００２８】
メモリセル配置に最初スイッチが入れられた時点では、揮発性メモリＶＭのデータ入力部ＤＩにおいてデータが入力される場合、ラッチメモリセルＭＬにはラッチビットがまだ設定されておらず、それ故、ラッチ素子ＶＥにおいてデータストリームのラッチは活性していないことになる。結果として、例えば、データが、データ入力部ＤＩから揮発性メモリＶＭに読み込まれる読み出しモードが実行できる。さらに、書き込みモードも実行できる。上記書き込みモードの場合は、データが、揮発性メモリＶＭから不揮発性メモリＮＭに書き込まれる。そして、最終的に、試験モードが実行される。上記試験モードでは、データが、データ入力部ＤＩから試験レジスタＴＲに書き込まれる。上記各操作モードでは、メモリロックビット（Ｍｅｍｌｏｃｋ−Ｂｉｔｓ）の設定は、ラッチメモリセルＭＬにおいて、ラッチ要素ＶＥが揮発性メモリＶＭのデータ入力部ＤＩをラッチするようにはならない。なぜなら、メモリロックビットがラッチメモリセルＭＬにおいて設定されていたとしても、上記メモリロックビットは、フリップフロップの出力部に伝送されないからであり、また活性化部ＡＧの入力部において、起動段階指示信号ＰＵと通常操作モード指示信号ＮＯとのどちらも印加されていないからである。従って、試験モードにおいて、例えば、電流インターフェース（Ｓｔｒｏｍｓｃｈｎｉｔｔｓｔｅｌｌｅ）を介してメモリロックビットを読み出すことによって、不揮発性メモリＮＭの内容を検査できる。従って結果的には、不揮発性メモリＮＭの誤りの在るプログラミングを排除できるのである。
【００２９】
通常操作モードの活性化は、復号ブロックＤＢの出力部において通常操作モード指示信号ＮＯを供給することに繋がる。上記した信号は、フリップフロップＦＦの入力部からその出力部に通電することにより活性部ＡＧを介してフリップフロップＦＦを活性させており、結果として、ラッチメモリセルのビットコピーは付加的メモリ要素ＬＨにて、すなわちフリップフロップＦＦの出力部において用いられる。このことから、ラッチメモリセルＭＬにおいてラッチビットを設定する場合、ラッチ要素ＶＥがデータ入力ＤＩをラッチし、試験用レジスタＴＲが、リセット入力部ＲＳを介してリセットされることとなる。その結果として、メモリセル配列は、その後再度プログラミングできないし、また通常操作モードは妨げられない。十分に長い起動段階の間、起動段階指示信号ＰＵを論理和ゲートＯＲに送信しており、上記論理和ゲートＯＲは、ラッチメモリセルＭＬの現在の各記憶内容が、フリップフロップＦＦの出力部に、すなわち、付加的なメモリ要素ＬＨに、引き継がれる。
【００３０】
通常操作モードを中止して、ロード、テストまたは書き込みモードを活性化するために、メモリセル配列に、上昇した供給電圧が印加される。しかし、このメモリセル配列をプログラミングするために望ましい過電圧は、妨害信号が過電圧モードを活性化させる場合、通常操作モードにおいては望ましくないものとなる。しかし、このことは、メモリセル配列の操作上の信頼性を損なうことにはならない。なぜなら、たとえ通常操作モード指示信号ＮＯが、低電圧状態に変更（Ｚｕｓｔａｎｄ Ｌｏｗ−ｗｅｃｈｓｅｌｔ）されても、付加的なメモリ要素ＬＨの内容は、凍結され、ラッチユニットＶＥは、さらにデータ入力部ＤＩをラッチする。なぜなら、ラッチメモリセルは既に事前にプログラミングされていたからである。
【００３１】
他の実施形態では、論理和ゲートＯＲを省略し、起動段階指示信号ＰＵを、フリップフロップＦＦに直接入力できる。このことによって、復号ブロックＤＢおよび論理和ゲートＯＲは省略でき、この場合において、供給電圧の強い妨害パルスは、メモリセル配列の操作の間、ラッチ要素ＶＥにおけるラッチの解除を引き起こす。
【００３２】
妨害パルスによって生じる過電圧または不足電圧に対して、操作上の信頼性を向上させるために、図に示される論理和ゲートＯＲの代わりに、４つの入力部を有する論理和ゲートを備えていてもよい。この論理和ゲートには、第１入力部に通常操作モード指示信号ＮＯが、第２入力部に起動段階指示信号ＰＵが、第３入力部に不足電圧指示信号が、第４入力部にＡＮＤゲート（ＵＮＤ−Ｇａｔｔｅｒｓ）の出力を入力することができ、ＡＮＤゲートの入力部には、一方は過電圧指示信号が、他方では付加的なメモリ要素ＬＨの記憶内容が入力される。
【００３３】
揮発性メモリＶＭは、不揮発性メモリＮＭのメモリマップ（Ｓｐｅｉｃｈｅｒａｂｂｉｌｄｓ）の代わりに、不揮発性メモリまたはさらなるメモリを指すただ１つのアドレスが備えられている。
【００３４】
ＤフリップフロップＦＦの代わりに、例えば、陽極側トリガ（ｐｏｓｉｔｉｖ−ｔａｋｔｆｌａｎｋｅｎｇｅｓｔｅｕｅｒｔｅｓ）フリップフロップを使用してもよい。このフリップフロップのクロック入力部は、通常操作モードの間でのみ、高周波数クロック信号によって駆動できる。同じく、Ｄフリップフロップは、適切な追加回路（Ｚｕｓａｔｚｇａｔｔｅｒｎ）を有するＲＳフリップフロップによって置換えられてもよい。
【図面の簡単な説明】
ブロック図を基にしたメモリセル配列の模範となる実施形態を示す図である。
【国際公開パンフレット】
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【国際調査報告】
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