(57)【要約】不揮発性メモリは行と列（３１１−３１６；３３１−３３６）に並んだセルのアレイ（３０）を含み、各列のセル（３１１−３１６；３３１−３３６）は各々の分離型ｐウェル領域（３０１，３０２，３０３）に配置される。アレイの行の中の一連のメモリセル（３１１，３２１，３３１；３１６，３２６，３３６）の制御ゲートは共通のワード線（３０７１，３０７２；３０７６）で電気的に連結される。ビット線（３０９１，３０９２，３０９３）は、各々の列（３１１−３１６；３３１−３３６）の各メモリセルのドレイン領域またはソース領域に電気的に連結する。ソース線（３０５１，３０５２，３０５３）およびアレイの各列（３１１−３１６；３３１−３３６）の少なくとも１つのメモリセルは、該ソース線およびセルの列のｐウェル領域（３０１，３０２，３０３）に電気的に連結される。従ってアレイ（３０）の各列は分離されたウェルの中に配置される。
2004507887.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの行と列を備えた電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）アレイを有する半導体デバイスであって：
空間的に離れ、かつ電気的に分離された、半導体基板内の第１のｐウェル領域および第２のｐウェル領域；
第１のｐウェル領域内に配置された第１のメモリセル列；
第２のｐウェル領域内に配置された第２のメモリセル列；
同じ行にあり、共通のワード線によって電気的に連結された、第１のメモリセル列の第１のメモリセルの第１の制御ゲートおよび第２のメモリセル列の第２のメモリセルの第２の制御ゲート；
第１のメモリセル列の各メモリセルのドレイン領域に電気的に連結された第１のビット線；
第２のメモリセル列の各メモリセルのドレイン領域に電気的に連結された第２のビット線；
第１のメモリセル列の各メモリセルのソース領域に電気的に連結された第１のソース線であって、該第１のソース線と第１のメモリセル列の少なくとも１つのメモリセルのソース領域が、第１のｐウェル領域に電気的に連結された第１のソース線；および
第２のメモリセル列の各メモリセルのソース領域に電気的に連結された第２のソース線であって、該第２のソース線と第２のメモリセル列の少なくとも１つのメモリセルのソース領域が、第２のｐウェル領域に電気的に連結された第２のソース線；を備えた半導体デバイス。
【請求項２】
第１のｐウェル領域および第２のｐウェル領域がトレンチ分離機構によって空間的に離れ、かつ電気的に分離される、請求項１に記載の半導体デバイス。
【請求項３】
メモリセルの行と列を備えた電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）アレイを有する半導体デバイスであって：
半導体基板内に形成されたｐウェル領域；
各メモリセルがｐウェル領域内に配置されたソース領域およびドレイン領域を有し、各ソース領域がｐウェル領域に電気的に連結された、複数のメモリセルの列；
各々がメモリセル列内のメモリセルの制御ゲートに電気的に連結された複数のワード線；および
メモリセル列内の各メモリセルのドレイン領域に電気的に連結されたビット線；を備えた半導体デバイス。
【請求項４】
電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）アレイを形成する方法であって、
シャロートレンチ分離機構によって空間的に離れた第１のｐウェル領域および第２のｐウェル領域を半導体基板に形成する工程と；
第１のｐウェル領域内に配置される第１のメモリセル列を形成する工程と；
第２のｐウェル領域内に配置される第２のメモリセル列を形成する工程と、第１のメモリセル列の第１のメモリセルの第１の制御ゲートおよび第２のメモリセル列の第２のメモリセルの第２の制御ゲートが共通のワード線によって電気的に連結されることと；
第１のメモリセル列の各メモリセルのドレイン領域に電気的に連結される第１のビット線を形成する工程と；
第２のメモリセル列の各メモリセルのドレイン領域に電気的に連結される第２のビット線を形成する工程と；
第１のメモリセル列の各メモリセルのソース領域に電気的に連結される第１のソース線であって、該第１のソース線と第１のメモリセル列の少なくとも１つのメモリセルのソース領域が第１のｐウェル領域に電気的に連結される、第１のソース線を形成する工程と；
第２のメモリセル列の各メモリセルのソース領域に電気的に連結される第２のソース線であって、該第２のソース線と第２のメモリセル列の少なくとも１つのメモリセルのソース領域が第２のｐウェル領域に電気的に連結される、第２のソース線を形成する工程；を含む方法。
【請求項５】
メモリセルの行と列を備えた電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）をプログラミングする方法であって、
各メモリセル行がワード線を備え；
各メモリセル列がソース線およびビット線を備え、かつ各メモリセル列は、隣接する別個のｐウェルが互いに電気的に分離される別個のｐウェル内に配置され；
各メモリセル列のソース線が、各列の少なくとも１つのメモリセルのソース領域に隣接して配置されるｐ型領域によって、それぞれのｐウェルに電気的に接続し；上記プログラミング方法は、
第１の列の少なくとも第１のビットおよび第２の列の少なくとも第２のビットを、
第１の列の少なくとも第１のビットおよび第２の列の少なくとも第２のビットに選択されたワード線電位をかけること；
第１の選択されたビット線電位および第１の選択されたソース線電位を第１の列の少なくとも第１のビットにかけること；
第２の選択されたビット線電位および第２の選択されたソース線電位を第２の列の少なくとも第２のビットにかけること；によって選択する工程；
第１の選択されたビット線電位および第１の選択されたソース線電位の少なくとも１つを、少なくとも第１のビットの第１の閾値電圧を第１の閾値電圧の電位から目標の閾値電圧の電位へ移行させるべくパルスする工程；
第２の選択されたビット線電位および第２の選択されたソース線電位の少なくとも１つを、少なくとも第２のビットの第２の閾値電圧を第２の閾値電圧の電位から目標の閾値電圧の電位へ移行させるべくパルスする工程；
第２の選択されたビット線電位および第２の選択されたソース線電位の少なくとも１つを第２の閾値電圧の電位から目標の閾値電圧の電位へ移行させることを継続するためにパルスすることを継続しながら、少なくとも第１のビットを第１の閾値電圧から目標の閾値電圧の電位へ移行した後に非選択状態にする工程；および
第２の列の少なくとも第２のビットを、第２の閾値電圧から目標の閾値電圧の電位へ移行した後に非選択状態にする工程；
を含む；プログラミング方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は一般に半導体デバイス、より詳細には不揮発性メモリおよび分離型チャネルプログラミングおよびアレイ操作に関する。
【０００２】
（関連技術）
電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）アレイのような従来のメモリアレイは、個別のメモリセルを多数備えている。メモリセルは所望の論理状態または記憶状態にプログラムされうる。アレイをプログラムする際、各セルは高電圧または低電圧（すなわちオンまたはオフ）のどちらかの状態でなければならない。望ましい高電圧の状態は、電力消費の点ならびに物理的制約および材料上の制約から限定されている。望ましい低電圧の状態も、高電圧の状態とは区別されなければならないが、緊密なメモリアレイセルの配置中で近隣のセル間に交差漏電が生じる結果になってはならないため、同様に限定されている。低電圧の状態にアクセスするのに必要な電圧が高いほど、メモリセルによって消費される電力は大きくなる。
【０００３】
従来、メモリセルは１つのアレイに配置されている。そのようなアレイの単純化した例を図１に示す。図１の例示アレイはわずか９つの個別メモリを備えているだけであるが、通常のメモリアレイはもっと多くのセルを備えている。従って図１の例示アレイ中のセル数が少ないのは、本明細書中で図を用いて説明および議論するための単なる例証的なものとして理解されるべきものである。実際、本明細書に記載されているのと同一の原理は、より多くのメモリセルのアレイを含む、非常に様々な大きさのメモリアレイに適用されうる。
【０００４】
図１のアレイは個別のメモリセル、例えばメモリセル１０１−１０９を備えている。例えばセル１０１のような、アレイの各セルは、ゲートでセル１０１に接続されるワード線（Ｗ１）１２１のようなワード線に、ゲートで接続される。例えば別のセル１０２および１０３もワード線１２１に接続される。図１で参照するために、セル１０１，１０２，１０３はアレイ内の共通の「行（ｒｏｗ）」に配置されている。ワード線（Ｗ１）１２１，（Ｗ２）１２２および（Ｗ３）１２３のような共通のワード線は、それぞれセル１０１，１０２，１０３および１０４，１０５，１０６および１０７，１０８，１０９のような共通の行にあるセルを接続する。
【０００５】
行の各セルのドレインは別々のビット線に接続され、例えばセル１０１のドレインはビット線（Ｂ１）１３１に接続される。同一のビット線１３１が、例えばアレイの別のセル１０４および１０７に接続する。参照のために、セル１０１，１０４，１０７はアレイ内の共通の「列（ｃｏｌｕｍｎ）」に配置されている。ビット線１３１，１３２および１３３のような共通のビット線は、それぞれセル１０１，１０４，１０７および１０２，１０５，１０８および１０３，１０６，１０９のような共通の列にあるセルを接続する。
【０００６】
セル１０１のソースはソース線１２５に接続される。このソース線１２５はアレイ全体の他の全てのセル１０１−１０９のソースにも接続する。よって、図１でもわかるように、平行するワード線１２１−１２３の各線が、アレイの共通の行に配置された各セル１０１−１０３，１０４−１０６または１０７−１０９のゲートをそれぞれ接続し、平行するビット線１３１−１３３の各線が、アレイの共通の列に配置された各セル１０１，１０４，１０７または１０２，１０５，１０８または１０３，１０６，１０９のドレインをそれぞれ接続する。アレイの全セル１０１−１０９は共通のウェル、例えば図１のｐウェル１００に配置される。上記の構成において、ソース線１２５とｐウェル１００の各々は、アレイのセル１０１−１０９の各々に対して共通である。
【０００７】
セル１０１−１０９の前述のアレイをプログラムするには、選択メモリセルのワード線および選択メモリセルのビット線に正の電圧がかけられる。選択メモリセルは、ホットキャリア注入（ＨＣｌ）により引き続きプログラムされ、その結果、選択メモリセルの閾値電圧は変化する（すなわち浮遊ゲートに蓄積される電荷量は変化する）。閾値電圧の変化は、アレイ中の全ての選択メモリセルについて目標の閾値電圧が達成されたかどうかを検出するために、プログラミング事象中定期的に感知される。
【０００８】
セル１０１−１０９の前述のアレイを消却するには、各ワード線に負の電圧を、ソース線１２５または共通のｐウェル１００のいずれかに正の電圧をかけることによりアレイ全体が消却される。このようにして、アレイ中の全てのメモリセルの浮遊ゲートが、それに応じて低い閾値電圧の状態に同時に荷電される。
【０００９】
図２では、高い閾値電圧の状態および低い閾値電圧の状態、すなわち「オフ」または「オン」の状態に相当する状態における、アレイのメモリセル１０１−１０９によって表されるビット間の閾値電圧が、プロットにより図示されている。注目すべきことに、各々の高電圧の状態および低電圧の状態は、実際にはそれぞれ特定の目標の高電圧および目標の低電圧の付近の、ある範囲の電圧レベルである。図２に示された電圧の範囲は、全てのセルがｐウェル１００のような共通のウェルを共有している従来のアレイのプログラミングの際に示される分布のタイプの例である。図２の分布では、高い閾値電圧は例えば５〜６ボルトの間の比較的狭い分布に集中している。しかし、閾値電圧の分布は低い閾値電圧の状態では０．５ボルト〜２．５ボルトのように非常に広くなる。このような、低い側の閾値電圧の状態におけるより広い閾値電圧の分布が生じるのは、主として、全てのビットセルが配置されている共通のｐウェルが原因で全てのメモリセルが同時に消却されるためである。工程の変化、材料の欠陥、および材料の特性の劣化は全て、高い閾値の状態に比べ低い閾値の状態でそのようにより広いＶｔ分布となる主な原因である。より広いＶｔ分布は、低いＶｔ状態のビットセルの読み取りアクセスの成功を確実にするための、読み取り操作の際の高いワード線電圧の必要性につながる。
【００１０】
提示された問題点には、低い閾値の状態の読み取りアクセスの成功を確実にするため、より高いワード線電圧を必要とすることにより、かなりの電力が消費されることが含まれる。さらに、より高いワード線電圧を達成するために、所望のワード線電圧を達成する目的で低電圧の電源からのブーストが必要とされる可能性がある。低電圧の電源からのブーストまで用いて所望のワード線の電圧に達することは、低い電力だけを用いる場合にはゆっくりブーストするため、通常は非常に多くの時間を要する可能性がある。読み取りアクセスに必要なワード線の電圧を低減するために、低い側の閾値電圧レベルにおけるセルアレイ間の電圧の範囲分布を制御することは利点となるであろう。しかしながら、低い側の電圧の範囲分布を制御することは、アレイの全てのセルが共通のｐウェルに配置されている場合に、隣接するセル間の交差漏電という問題を招く可能性がある。
【００１１】
本発明は、低い側の閾値電圧の分布をより狭い範囲へ限定することを提供し、より低いワード線電圧を用いてより速いアクセスをさらに実現するので、当業界における大きな進歩および利点である。
【００１２】
本発明は添付図面に限定ではなく例として示される。添付図面では、同様な参照番号は類似の構成要素を示す。
当業者には、図中の構成要素が簡潔さおよび明瞭さのために示されたものであり、必ずしも正しい縮尺で描かれたものではないことが理解されるであろう。例えば、図中のある構成要素の寸法は、本発明の実施形態の理解向上のために他の要素に比べて強調されることもある。
【００１３】
（詳細な説明）
本発明の１つの実施形態によれば、電気的消却・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）アレイのような不揮発性メモリ（ＮＶＭ）アレイは、アレイの選択メモリセルのプログラム化した閾値電圧の分布幅を小さくするために別々のｐウェルの領域に作られたメモリセルの列を備えている。例えば、共通のビット線を共有する複数のメモリセルがｐウェル領域のようなウェル領域内に形成される。１ つの実施形態では、各分離型ｐウェルがアレイ中でメモリセルの列を形成する。ｐウェルはシャロートレンチ分離（ＳＴＩ）構造を用いて互いに電気的に分離される。別々のｐウェル領域内に作られたメモリセルは共通のビット線と共通のソース線を共有する。メモリアレイを別々のｐウェルに分けることは、アレイ中のメモリセルをより狭められた閾値電圧の分布にプログラム化することにより、改良されたプログラミング制御を提供する。
【００１４】
図３では、メモリセルアレイ３０はメモリセル３１１−３１６，３２１−３２６および３３１−３３６を備えている。メモリセルアレイ３０は、アレイが図示されたものより多くのあるいは少ない個別メモリセルを備えることができ、またセルが共通の行、共通の列、またはその他の相対位置の、非常に様々な任意の構成に配置されうる点で、典型として表されるものである。アレイでは、メモリセル３１１−３１６が第１列を形成し、メモリセル３２１−３２６が第２列を形成し、メモリセル３３１−３３６が第３列を形成する。
【００１５】
各列のメモリセルはそれぞれのドレイン（またはドレイン領域）において共通のビット線によって接続され、例えばメモリセル３１１−３１６はビット線３０９１によって接続され、メモリセル３２１−３２６はビット線３０９２によって接続され、メモリセル３３１−３３６はビット線３０９３によって接続される。メモリセル３１１，３２１，３３１のような隣接する列の対応するセルは、その制御ゲートにおいて共通のワード線によって各々接続され、例えばワード線３０７１はメモリセル３１１，３２１，３３１の各々の制御ゲートを接続し、ワード線３０７２はメモリセル３１２，３２２，３３２の各々の制御ゲートを接続し、ワード線３０７３はメモリセル３１３，３２３，３３３の各々の制御ゲートを接続し、ワード線３０７４はメモリセル３１４，３２４，３３４の各々の制御ゲートを接続し、ワード線３０７５はメモリセル３１５，３２５，３３５の各々の制御ゲートを接続し、ワード線３０７６はメモリセル３１６，３２６，３３６の各々の制御ゲートを接続する。１つの実施形態によれば、メモリセルの各列、例えばメモリセル３１１−３１６は、ｐウェル３０１のような共通のウェル内に配置される。メモリセル３２１−３２６はｐウェル３０２に配置され、メモリセル３３１−３３６はｐウェル３０３に配置される。メモリセルの各列はシャロートレンチ分離構造によって隣接するメモリセルの列から電気的に分離される（図３には示されていない）。
【００１６】
ソース線は、第１列のセル３１１−３１６がソース線３０５１に接続されているように、それぞれの列の各メモリセルのソース領域に電気的に連結する。１つの実施形態によれば、ソース線３０５１およびｐウェル領域３０１は、帯状結合部材である電気的タイすなわちストラップ３０１１および３０１２によって図示されるように、等電圧を有するように電気的に連結される。アレイ３０の他の分離型ｐウェル３０２，３０３はそれぞれセル３２１−３２６または３３１−３３６の列を備え、該メモリセル３２１−３２６または３３１−３３６のソース領域はソース線３０５２または３０５３に電気的に連結される。接続３０２１，３０２２および３０３１，３０３２はそれぞれ電気的連結を示し、従って一方ではソース線３０５２とｐウェル３０２が、もう一方ではソース線３０５３とｐウェル３０３が等電圧であることを示す。ソース線３０５１とｐウェル３０１の接続は４つのセルごと、すなわちメモリセル３１２−３１５の配列の両側の接続３０１１，３０１２に存在するものとして図３に示されているが、接続の間のこのメモリセルの配列および数は単に典型例にすぎず、非常に様々な任意のメモリセルの配列が接続３０１１と３０１２、３０２１と３０２２、３０３１と３０３２のそれぞれの間に入ることができる。例えば、接続は１６セルごと、３２セルごと、６４セルごとに、または他にはアレイ、アレイの構造、所望の構成に基づいて、望み通りに存在しうる。
【００１７】
３０１１や３０１２のようなストラップによって形成される接続は、ｐウェルの電位を読み取り操作および書き込み操作の間安定に保つことを確実にするのに役立つ。通常、ｐウェルの深さはシャロートレンチ分離構造の深さをこえない。従って、ｐウェル領域のシート抵抗は通常シャロートレンチ分離構造の深さが減少するにつれて増加する。このことは、ｐウェルに漏れ電流がある場合にｐウェルの電位を不安定にする可能性がある。不安定なｐウェルの電位はそれに付随して望ましくない閾値電圧の不安定さを引き起こす可能性がある。従って、３０１１や３０１２のようなストラップは、ソース線（およびｐウェル）にかけられた電位がｐウェル領域全体に均等に分布し、それによってｐウェル内のメモリセルの閾値電圧の安定性を向上させることを確実にする助けとなる。
【００１８】
図４については、図３のアレイを備え、深いｎウェル４０１内に形成されたｐウェル３０１を含む半導体デバイスの断面図である。メモリセルのソース領域とドレイン領域は、導電性プラグ４０２によってそれぞれソース線３０５１およびビット線３０９１と接続される。ソース領域は拡散領域３１１２，３１２２および３１３２，３１４２および３１５２，３１６２を含んでいる。ドレイン領域は拡散領域３１１１および３１２１，３１３１および３１４１，３１５１および３１６１を含んでいる。ソースからｐウェルへのストラップはｐドープ領域３０１１および３０１２を含んでいる。１つの実施形態によれば、選択ソース領域は、ケイ化領域３２として図示されるように、選択ソース領域３１１２，３１２２，３１５２，３１６２およびｐウェルストラップ３０１１および３０１２の上に横たわる半導体基板の一部をケイ化することによって、ｐウェルストラップに電気的に短絡される。別の実施形態では、ｐウェル領域３０１は、選択ソース領域を直接ｐ領域に短絡する程度までケイ化することにより、また別の方法では選択ソース領域の導電性プラグの接触開口部を、導電性プラグが選択ソース領域およびｐウェル領域に電気的に短絡する程度にオーバーエッチングすることにより、選択ソース領域と電気的につながれうる。
【００１９】
図４に示すように、各ソース領域およびドレイン領域はメモリセル３１１，３１２，３１３，３１４，３１５および３１６のチャネル領域により分離される。１つの実施形態によれば、メモリセルは、チャネル領域の上のトンネル酸化物、トンネル酸化物の上の浮遊ゲート電極、浮遊ゲート電極の上の制御ゲート誘電体、および制御ゲート誘電体の上の制御ゲート電極を備える。導電性プラグ４０２および相互接続（図示せず）が、ドレイン領域の場合はビット線３０９１またはソース領域の場合はソース線３０５１のどちらか一方からの電気的信号で各ソース領域およびドレイン領域に接続する。ビット線３０９１およびソース線３０５１は電線として図４に図式的に示されてはいるが、各ビット線３０９１およびソース線３０５１を形成するために適当な半導体の相互接続が該デバイスと同じまたは異なったレベルで作られることは当然であり、電線を用いた説明図は単に接続と構成の導電性上の効果を説明し理解するためのものにすぎない。
【００２０】
図５では、図３のアレイ３０の電気的構造を有する図４の半導体デバイスが、実質的には切断線３０５に沿った、隣接するｐウェル３０１，３０２を横切る断面図として図示されている。１つの実施形態によれば、深いｎウェル領域４０１が半導体デバイス基板の中に形成され、メモリセルのアレイを形成するのに用いられるｐウェルの列が深いｎウェル領域に配置されている。図５の断面図に示すように、シャロートレンチ分離構造５０１と深いｎウェル領域４０１がｐウェル領域３０１と３０２を電気的に分離している。メモリセル３１１および３２１がそれぞれｐウェル領域３０１および３０２の上に位置する。メモリセル３１１および３２１は、トンネル酸化物５０２、浮遊ゲート電極５０３および５０４、制御ゲート誘電層５０５および図３のワード線３０７１の一部から形成される制御ゲートを備えている。さらに、ワード線３０７１はメモリセル３１１および３２１を相互接続する。
【００２１】
図５の断面図から明らかなように、ｐウェル３０１はｐウェル３０２から分離されている。分離されているので、ｐウェル３０１に関するメモリセルのバイアス電位はｐウェル３０２に関するメモリセルのバイアス電位と必ずしも同じはなく、独立でありうることが理解できる。言い換えれば、各々の別個のｐウェルの列はアレイ３０の他のｐウェルの列から電気的に分離されている。以下においてより完全に理解されるように、上記の分離型ｐウェルは、低い閾値電圧レベルと高い閾値電圧レベルの両方について、閾値電圧のより狭い分布を達成するような方法におけるアレイプログラミングを可能とする。分離型ｐウェルは、隣接するセル間の交差漏電の機会を減少させることを含むその他の利点をさらに提供するが、そのような利点も以下においてより完全に理解されるであろう。
【００２２】
図６〜９では、図５のデバイスの形成に関するステップがより完全に記載される。図６に示されているのは半導体デバイス基板６０１である。半導体デバイス基板６０１は、単結晶性半導体ウェーハ、絶縁物上の半導体（ＳＯＩ）基板、または半導体デバイスを形成するための使用に適したその他の任意の基板でありうる。１つの特定の実施形態では、半導体デバイス基板はシリコン基板である。半導体デバイス基板６０１に分離構造５０１が形成される。１つの特定の実施形態では、分離構造５０１はシャロートレンチ分離構造である。代替形態では、分離構造５０１はシリコン局所酸化（ＬＯＣＯＳ）構造またはその他の当業者に周知の分離構造を含みうる。シャロートレンチ分離構造５０１は基板６０１の中にその後形成されるｐウェル領域を分離する役目を果たす。１つの実施形態では、シャロートレンチ分離構造は約０．３５〜０．６５マイクロメートルの範囲の深さを有するか、またはその代わりに、用途に適したその他の深さおよびパラメータを有する。
【００２３】
図７では、シャロートレンチ分離構造５０１の形成後に、基板６０１の中にドープ領域７０１および７０２を形成するためにｐウェルの注入が実施される。１つの実施形態によれば、基板６０１はｐドープ領域７０１および７０２を形成するべくホウ素またはその他のｐ型ドーパントを用いて注入される。ｐドープ領域７０１および７０２の形成後、基板６０１は深いｎドープ領域７０３を形成するべくリンまたはその他のｎ型ドーパントを用いて再度注入される。当業者は、深いドープ領域７０３を形成するために使用される注入エネルギーがドープ領域７０１および７０２を形成するために使用される注入エネルギーに比べて高いことを認識している。
【００２４】
ｐ型ドープ領域７０１および７０２並びに深いｎ型ドープ領域７０３の形成後、図８に示すようにトンネル酸化物５０２が基板表面の上に形成される。（本明細書の文脈で用いられるとき、「基板表面」には半導体デバイス基板だけでなく、議論中のプロセスに至るまでに半導体デバイス基板上に加工される全ての層が含まれることに注意のこと。従って、基板表面は、基板上に形成される全ての構造を含む、現時点で最上部の基板の表面をいう）。１つの実施形態によれば、トンネル酸化物は熱によって成長させた二酸化シリコンの層である。代替実施形態では、トンネル酸化物には高誘電率材料または熱によって成長させた二酸化シリコンと高誘電率材料との組み合わせが含まれうる（本明細書の目的としては高誘電率（ｈｉｇｈ−ｋ）材料は二酸化シリコンの誘電率より高い誘電率を有する材料である）。
【００２５】
１つの実施形態によれば、次に半導体基板は、基板６０１（すなわちｐ型領域７０１および７０２ならびに深いｎ型領域７０３）の中のドーパントを拡散させ活性化するために従来のアニール方法を用いてアニールされ、それによって図８に示すｐウェル領域３０１および３０２ならびに深いｎウェル領域４０１が形成される。次いで第１の導電層８０１が基板表面を覆って形成される。１つの実施形態では第１の導電層８０１は多結晶シリコンの層である。その後、図８に示すように第１の導電層８０１を覆ってレジスト層が堆積され、パターン形成される。次に第１の導電層８０１およびその下のトンネル酸化物の層５０２は、図９に示す浮遊ゲート５０３および５０４を形成するためにエッチングされる。
【００２６】
さて図９を参照すると、浮遊ゲート電極５０３および５０４を形成した後、制御ゲート誘電層５０５が浮遊ゲート電極５０３および５０４を覆って形成される。１つの実施形態によれば、制御ゲート誘電層５０５は約１０−１５ナノメートルの酸化膜換算膜厚（ＥＯＴ）を有する酸化膜−窒化膜−酸化膜（ＯＮＯ）層である。その後、第２の導電層が堆積され、パターン形成され、ワード線３０７１を形成するために要望どおりにエッチングされ、このステップはメモリセル３１１および３２１の制御ゲートも形成する。１つの実施形態によれば、第２の導電層は多結晶シリコンの層である。ワード線３０７１は（図３にも示すように）普通にメモリセル３１１および３２１に接続する。ワード線３０７１および他のワード線（図示せず）が形成された後、原料ガスとしてテトラエトキシシラン（ＴＥＯＳ）またはその他の類似の材料を用いて形成される化学気相成長（ＣＶＤ）シリコン酸化物のような中間誘電（ＩＬＤ）層９０１が基板表面に堆積される。図９には示されていないが、その後の半導体デバイス作製のステップにはアレイの他の構成要素への接点および相互接続の形成が含まれる。
【００２７】
別の実施形態では、技術が機能を拡張し続けるにつれて、メモリセルの大きさ、図５−９に開示される深いｎウェル構成の領域が大きすぎて高電圧の書き込み操作および消去操作のための充電／放電時間が遅くなるかもしれない。これを克服するため、本発明者はｐウェルおよびｎウェルの両方について各列が完全に分離されているディープトレンチ構造が、シャロートレンチ分離の代わりになりうると判断した。この構造は各個別のビット線についてｐ型基板に対するｎウェルの接合静電容量を有利に減少させることができ、その結果書き込み／消去操作にかかる充電／放電時間を減少させる。さらに、ｐウェルの深さはトレンチ分離構造の深さを増すことにより増大されうる。ｐウェルの深さを増すことにはいくつかの利点がありうる。第１に、（すでに述べたように）ｐウェルのシート抵抗を減少させ、ｐウェルの電位の不安定さを減少させる助けとなる。第２に、より深いトレンチ分離構造は隣接するビット線間の漏電経路を減少させるため、ｐウェル中のホウ素のドーピングプロファイルを制御する必要を減じることにより半導体デバイスの製造しやすさを向上させる。第３に、より深いｐウェル／トレンチ分離構造はｎ＋（ソースおよびドレイン）／ｐウェル／ｎウェル寄生トランジスタの双極性の動作をさらに減少させる。図９の点線９０２はそのような深いトレンチの例を示す。図９に示すように、ディープトレンチ分離構造の深さは深いｎウェル領域４０１の深さ以上に及ぶ。ディープトレンチ分離構造は、約０．６−１．１マイクロメートルの範囲の深さを有することが好ましい。ディープトレンチ分離構造は、約０．８−１．０マイクロメートルの範囲の深さを有することがさらに好ましい。
【００２８】
図１０Ａ−Ｅでは、分離型のｐウェル構造を有するメモリセルアレイのプログラミングの実施形態が開示される。各図１０Ａ−Ｅには、左側に図３の３つのメモリセル３１１，３２１，３３１を含むアレイ３０のメモリセルについての閾値電圧（ＶＴ）に対するビット数を示すＸ−Ｙプロットと、右側に該メモリセルをプログラムするのに使用される代表的なバイアス電位を示す図３のメモリアレイ３０の簡略図とが含まれる。全体として図１０Ａ−Ｅは、本発明の実施形態（すなわちメモリアレイ中に列を形成するために分離型ｐウェルを用いること）が、どのようにしてアレイ中のメモリセルを従来技術のメモリアレイに比べてより狭められたＶＴ分布を有する低い閾値電圧の状態にプログラムするのに用いられうるかを示す。３つのメモリセル３１１，３２１，３３１とアレイ３０の残りのメモリセルについてのプログラミングおよび特定のバイアス電位は限定的なものではなく単に例示のためのものである。当業者はアレイ中の任意の数のメモリセルがプログラムされうること、および他のバイアス電位がメモリセルをプログラムするのに使用されうることを認識する。
【００２９】
１つの実施形態によれば、高い閾値電圧の状態から低い閾値電圧の状態へメモリセルの閾値電圧を変えることがメモリセルをプログラムする。高い閾値電圧および低い閾値電圧の状態はそれぞれ個別の閾値電圧の目標値を構成する範囲を有している。例えば、本明細書に記載の実施形態では、高い閾値電圧の目標値は約４．０ボルト〜約５．０ボルトの範囲にあり；低い閾値電圧の目標値は約１．０ボルト〜約１．５ボルトの範囲にあり、そして読み取り電圧レベルは約３．３ボルトである。本明細書に記載の実施形態を用いる低い閾値電圧の目標値は、従来のメモリアレイで以前に得られた目標値より狭められている。分離型ｐウェルは各々のｐウェル中のメモリセルに別々にバイアスをかけることを可能にする。メモリセルに別々にバイアスをかける能力は、特定のｐウェルのメモリセルを該メモリセルに所望の閾値電圧が得られた後に非選択状態にする能力を提供することにより、メモリセルを所望の閾値電圧の範囲に正確にプログラムする能力を向上させる。
【００３０】
図１０Ａでは、Ｘ−Ｙプロットは高い閾値電圧の状態に消去されたときの図３のメモリセルの閾値電圧の分布を図示する。さらに、図３のメモリアレイ３０の簡略図がＸ−Ｙプロットの隣に示されている。該簡略図はビット線３０９１，３０９２，３０９３、ソース線３０５１，３０５２，３０５３およびワード線３０７１−３０７６にかけられた各電圧を示す。分離型ｐウェル３０１，３０２および３０３（図３に示す）は、接続３０１１，３０１２および接続３０２１，３０２２および接続３０３１，３０３２の結果、各ソース線３０５１，３０５２，３０５３と同じ電位にバイアスされている。１つの実施形態によれば、図１０Ａに示すように、アレイ中のメモリセルをプログラムするに先立って、該メモリセルは例えばアレイのビット線３０９１，３０９２，３０９３およびソース線３０５１，３０５２，３０５３のそれぞれに−８ボルト、ワード線３０７１，３０７２，３０７３，３０７４，３０７５，３０７６のそれぞれに１０ボルトの電圧をかけることによってファウラー・ノルドハイム−トンネル現象で消去される。このバイアス操作の結果、アレイのメモリセルは消去され約４．０−５．０ボルトの間の電圧の高い閾値電圧の状態になる。閾値電圧の分布は曲線１００１で与えられる。図１０Ａに示すように、メモリセル３１１，３２１，３３１の消去された閾値電圧は曲線１００１で示される範囲に収まる。
【００３１】
図１０Ｂ−Ｅでは、メモリセルを高い閾値電圧の状態へ消去した後、１つの特定の実施形態に従って、メモリセル３１１および３２１が段階的に低い閾値電圧の状態へプログラムされる。当業者は、以下に説明するようなメモリセル３１１および３２１のための特定のプログラム配列が、所望の特定の閾値電圧の状態次第でアレイのメモリセルによって変わりうることを認識する。図１０Ａ−Ｅの例では、アレイ中のメモリセルの目標閾値電圧の状態は、それぞれオンすなわちプログラムされた（つまり低電圧の閾値状態）およびオフすなわち消去された（つまり高電圧の閾値状態）状態である。
【００３２】
さて図１０Ｂに示した簡略図を参照すると、図１０Ａに示すようにアレイのメモリセルを消去した後、ワード線３０７１を約−１０Ｖにバイアスし、ビット線３０９１と３０９２およびソース線３０５１と３０５２を約＋４ボルトから約＋８ボルトに、例えばメモリセル３１１および３２１の浮遊ゲートから電荷を除くために＋４ボルトから＋５ボルトに０．２ボルトずつ、増分的にバイアスし、それによってメモリセル３１１および３２１の閾値電圧を減少させる。ワード線３０７２−３０７６、ビット線３０９３、およびソース線３０５３をすべて約０ボルトにバイアスし、アレイ中の他の全てのメモリセル（メモリセル３３１を含む）を高い閾値電圧の状態に消去されたままとする。図１０ＢのＸ−Ｙプロットに示すように、メモリセル３１１および３２１の閾値電圧は分布１００１の範囲内から目標のプログラムされるＶＴの範囲に向かって移行し、メモリセル３３１の閾値電圧は変化せず、分布１００１の範囲内にとどまる。
【００３３】
図１０Ｃでは、ビット線３０９１，３０９２およびソース線３０５１，３０５２のバイアス電圧は、ワード線３０７１の−１０ボルトのバイアス電位を維持しながら、例えば約＋５ボルトから＋６ボルトに０．２ボルトの増分で再び増加される。これによりメモリセル３１１および３２１の閾値電圧は、図１０Ｂと１０Ｃ間のＸ−Ｙプロット上の位置の相対的な変化で示されるように、減少しつづける。ワード線３０７２−３０７６、ビット線３０９３、およびソース線３０５３を全て約０ボルトにバイアスし続け、次にメモリセル３３１を含むアレイ中の他のメモリセルの浮遊ゲートを高い閾値電圧の状態に維持する（つまり消去する）。例えば図１０ＣのＸ−Ｙプロットに示すように、このバイアス操作の結果、メモリセル３１１の閾値電圧は目標のプログラムされるＶＴの範囲まで減少し、メモリセル３２１の閾値電圧は目標のプログラムされるＶＴの範囲に近いが範囲内ではない値まで減少する。
【００３４】
図１０Ｄでは、メモリセル３１１の閾値電圧が目標のプログラムされるＶＴの範囲内まで減少した後、ビット線３０９１およびソース線３０５１（ソース線からｐウェルへのストラップ３０１１，３０１２の結果としてソース線３０５１に関連する、図３の分離型の各ｐウェル３０１）のバイアス電圧は０ボルトまで減じられる。このことはセル３１１のＶＴ状態をさらに変化させることなく所望の低いＶＴの範囲に維持する。メモリセル３１１に関連するｐウェル３０１がアレイ中の他のｐウェル（例えば図３に示す３０２および３０３）から分離されているため、ビット線３０９１、ソース線３０５１、ｐウェル３０１へのバイアス電圧の変化（すなわち０ボルトにすること）はメモリセル３１１の閾値電圧の移行を効果的に停止させ、メモリセル３１１の閾値電圧を目標のプログラムされるＶＴの範囲内に維持する。上記のことは、この例では隣接するｐウェル（図３に示すｐウェル３０２）中のメモリセル３２１のような、アレイ中の他のｐウェルに関連する他のメモリセルをプログラムする能力に影響を与えずに実施される。
【００３５】
図１０Ｅでは、ビット線３０９２およびソース線３０５２にかけられたバイアス電圧を、メモリセル３２１の閾値電圧が図１０Ｅに示すように目標のプログラムされるＶＴの範囲内に減少するまで、ワード線３０７１のバイアス電位を−１０ボルトに維持しながら、例えば約＋６ボルトから＋７ボルトへ０．２ボルトずつ増分的に増加し続ける。本明細書に記載の実施形態における各セル３１１，３２１，３３１の分離型ウェルによって、それぞれの分離型ウェル内のセルが他の周辺の分離型ウェル内のセルの閾値電圧の状態に影響を与えることなく適当な閾値電圧の状態にプログラムされうることが理解できる。図１０Ｅに示すＸ−Ｙプロットは目標のプログラムされるＶＴの範囲内にあるメモリセル３１１，３２１の閾値電圧、およびアレイ中の他のメモリセルと同様に高い閾値電圧の分布の範囲内にあるメモリセル３３１の閾値電圧を示す。これはセル３１１，３２１，３３１（およびメモリアレイ中の残りのセル）について所望されるプログラムされた状態である。図３のアレイのメモリセルをプログラムする前述の例を特に述べたが、当業者は他のプログラミングのステップ、バイアス電圧の範囲、プロセスなどが、種々のセルまたはアレイの配置またはその他のデバイスのための分離型ウェル領域の概念に全く合致する、該アレイまたは他のアレイおよびデバイスに対して用いられうることを認識し理解する。
【００３６】
本発明は先行技術に対していくつかの利点を有している。本発明は、チャネルのファウラー・ノルドハイム−トンネル現象により低電圧／低電力かつ高性能な用途のための狭められたＶＴ分布を達成するべく、各列のチャネル電圧を独立にバイアスすることによってメモリアレイを操作するためのアレイの基本設計概念に使用可能である。ビットセルのチャネル領域を介してプログラムおよび／または消去するためにファウラー・ノルドハイム−トンネル現象を用いることにより、先行技術で使用される高駆動電流（すなわちホットエレクトロン注入）およびバンド間トンネル電流（すなわちソース／ドレイン端のプログラム／消去）を回避可能である。チャネル長は高いＶｄｓ状態および深い接合を伴わずに短くされうる。加えて、高い閾値電圧の状態に消去し低い閾値電圧の状態に確実にプログラムし、低いＶＴ状態への過剰消去による空乏ビット（すなわちゼロボルトより小さいかまたはほぼゼロボルトのＶＴ）を回避可能である。さらに、本発明の実施形態は読み取り操作の際にワード線電圧をブーストするためのＶｄｄブーストまたはチャージポンプの使用の必要性を小さくするという利点を有する。加えて、本発明の実施形態は既存の材料を用いて、新規または複雑な工程を開発する必要を伴わずに、現行の工程に簡単に組み込まれうる。
【００３７】
図１１では、分離型ｐウェル中の各メモリセルのソース領域が各ソース領域と分離型ｐウェル領域との間の電気的ストラップによって分離型ｐウェルにつながれた、別の実施形態の断面図が開示される。この実施形態は、各メモリセルのソース領域へ電気的に連結するソースの相互接続および接点を形成する必要を有利に解消し、これによりメモリセルの大きさは著しく縮小されうる。メモリセルのソース領域のバイアスは、電気的相互接続１１７、電気的接点１１８、ｐドープ領域１１９を用いて分離型ｐウェル１１０１に電位をかけることによって実施される。分離型ｐウェルが所望の電位にバイアスされると、各メモリセルのソース領域はそれに応じて電気的タイ（ｐドープ領域１１２０，１１２１，１１２２およびケイ化領域１１２３，１１２４，１１２５を含む）を用いて同様の電位のバイアスがかけられる。１つの実施形態では、ｎ型ソース領域１１２６と１１２７、１１２８と１１２９、１１３０と１１３１がそれぞれｐドープ領域１１２０，１１２１，１１２２を用いて分離型ｐウェル領域１１０１に電気的に連結する。１つの特定の実施形態では、ｎ型ソース領域１１２６と１１２７、１１２８と１１２９、１１３０と１１３１が、図１１に示すようにｎ型ソース領域１１２６と１１２７、１１２８と１１２９、１１３０と１１３１およびｐドープ領域１１２０，１１２１，１１２２を覆う基板１１２３，１１２４，１１２５のケイ化部分によってｐドープ領域１１２０，１１２１，１１２２へ電気的に短絡される。
【００３８】
１つの実施形態では、ビット線１１３２がメモリセル１１１，１１２，１１３，１１４，１１５，１１６のドレイン領域１１３３，１１３４，１１３５，１１３６に電気的に接続され、深いｎウェル領域１１０２が分離型ｐウェル領域１１０１の下方に形成される。当業者は、（ケイ化に代わる）他の方法が、分離型ｐウェル領域１１０１をソース領域１１２６，１１２７，１１２８，１１２９，１１３０，１１３１と電気的につなぐために使用されうることを認識する。このように、先に考察された分離型ｐウェルの概念はメモリアレイプログラミングに使用されうる。デバイスは図１０Ａ−１０Ｅについてすでに説明した方法にほぼ同様な方法でプログラムされ消去される。
【００３９】
本発明を特定の導電型または電位の極性について説明してきたが、当業者は導電型および電位の極性が逆でも良いことを認識する。前記の記述では、本発明を特定の実施形態に関して説明してきた。しかしながら、当業者は請求項に記載された本発明の範囲から逸脱することなく種々の修正および変更をなし得ることを認識する。したがって、明細書および図面は限定的ではなくて例示のためとみなされるべきであり、そのような修正の全ては本発明の範囲内に含まれるものとする。
【００４０】
利益、その他の利点、および問題の解決策を特定の実施形態について上述した。しかしながらそのような利益、その他の利点、問題の解決策、および何らかの利益、その他の利点、解決策を生じさせるかまたはより顕著にする任意の要素は、任意もしくは全ての請求項の決定的な、必須の、または本質的な特徴もしくは要素とみなされるべきではない。本明細書では、用語「備える、有する、含む（ｃｏｍｐｒｉｓｅｓ）」「備えている、有している、含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」またはその他任意のその変化形は、非限定的な包含を網羅することを意味し、要素の一覧を含むプロセス、方法、物品、または装置は、そのような要素を含むだけでなく、明示的に列挙されていないかまたはそのようなプロセス、方法、物品、または装置に固有の他の要素も含みうる。
【図面の簡単な説明】
【図１】共通のｐウェル中に構成された従来のメモリセルアレイの説明図。
【図２】低電圧の閾値レベルおよび高電圧の閾値レベルにおけるアレイのメモリセルのゲート電極の電圧分布の説明図。
【図３】本発明の実施形態による、個々のビット線のための分離型ｐウェルおよびアレイのメモリセルの説明図。
【図４】図３のアレイの分離型ｐウェルの長さに沿った、半導体デバイスの断面図。
【図５】図３の個別の隣接する分離型ｐウェルの、隣接するセルを横断する、半導体デバイスの断面図。
【図６】隣接する分離型ｐウェルのためのトレンチ形成を示す、図５の向きの半導体デバイス工作物の断面図。
【図７】図６のデバイスの、ｐウェルおよび深いｎウェル分離の注入の説明図。
【図８】図７のデバイスの、深いｎウェル分離およびｎウェルにおけるｐウェルの拡散と、その後のゲート酸化物形成およびポリ堆積およびパターン形成の説明図。
【図９】図８のデバイスの、エッチング後に残ったポリ１と、その後の酸化膜−窒化膜−酸化膜（ＯＮＯ）層およびポリ２堆積の説明図。
【図１０Ａ】アレイを消去およびプログラムする際のアレイの分離型ｐウェルについての典型的な電圧の段階的変化と、様々な段階の電圧のメモリセルに関する代表的なゲート電圧の分布の説明図。
【図１０Ｂ】アレイを消去およびプログラムする際のアレイの分離型ｐウェルについての典型的な電圧の段階的変化と、様々な段階の電圧のメモリセルに関する代表的なゲート電圧の分布の説明図。
【図１０Ｃ】アレイを消去およびプログラムする際のアレイの分離型ｐウェルについての典型的な電圧の段階的変化と、様々な段階の電圧のメモリセルに関する代表的なゲート電圧の分布の説明図。
【図１０Ｄ】アレイを消去およびプログラムする際のアレイの分離型ｐウェルについての典型的な電圧の段階的変化と、様々な段階の電圧のメモリセルに関する代表的なゲート電圧の分布の説明図。
【図１０Ｅ】アレイを消去およびプログラムする際のアレイの分離型ｐウェルについての典型的な電圧の段階的変化と、様々な段階の電圧のメモリセルに関する代表的なゲート電圧の分布の説明図。
【図１１】分離型ｐウェルの構成を有し、接点のないソースを含む半導体デバイスの別の実施形態の断面図。
【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
2004507887.tif 000054
2004507887.tif 000055
2004507887.tif 000056