(57)【要約】モジュラーメモリデバイス（１０）は、支持素子（１３）と、この支持素子により支持された三次元メモリアレーより成るメモリユニットと、上記支持素子により支持されそして上記メモリユニットに接続されたデバイスインターフェイスユニット（１８）と、上記支持素子により支持されそして上記デバイスインターフェイスユニットに接続された電気コネクタ（１２）とを備えている。メモリアレーは、デジタル媒体、例えば、デジタルテキスト、デジタル音楽、デジタル像及びデジタルビデオのためのデジタル媒体記憶装置として使用するのに良く適している。デジタルインターフェイスユニットは、ある場合には必要とされない。
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【特許請求の範囲】
【請求項１】
支持素子と、
現場でプログラム可能な複数のメモリセルより成る三次元メモリアレーを含むメモリユニットであって、上記支持素子により支持されたメモリユニットと、
上記支持素子により支持されて上記メモリユニットに接続された電気コネクタとを備えたモジュラーメモリデバイス。
【請求項２】
上記支持素子により支持されそして上記メモリユニット及び電気コネクタに接続されたデバイスインターフェイスユニットを更に備えた請求項１に記載の発明。
【請求項３】
上記メモリユニット及びデバイスインターフェイスユニットは、単一の基体に製造され、そしてその基体は、上記支持素子により支持される請求項２に記載の発明。
【請求項４】
上記デバイスインターフェイスユニットは、８ｍｍ２以下の基体面積内に適合される請求項２に記載の発明。
【請求項５】
上記メモリセルのメモリは、一度書き込みのメモリセルより成る請求項１、２、３又は４に記載の発明。
【請求項６】
上記メモリセルは、基体１ｍｍ２当たりのメモリセルの面積密度が３ｘ１０７以上の状態で基体上に配列される請求項１、２、３又は４に記載の発明。
【請求項７】
上記メモリアレーは、デジタルテキスト、デジタル音楽、デジタル像、デジタル像のシーケンス、デジタルビデオ及びその組合せより成るグループから選択された少なくとも１つのデジタル媒体ファイルを記憶する請求項５に記載の発明。
【請求項８】
上記メモリアレーは、デジタルテキスト、デジタル音楽、デジタル像、デジタル像のシーケンス、デジタルビデオ及びその組合せより成るグループから選択された少なくとも１つのデジタル媒体ファイルを記憶する請求項６に記載の発明。
【請求項９】
現場でプログラム可能なメモリセルの複数のスタック層より成る三次元メモリアレーを含むメモリユニットを備え、
上記メモリセルは、各デジタル状態によって特徴付けられ、そのデジタル状態は、デジタル像、デジタル像のシーケンス、デジタルテキストのページのグループ、デジタル音楽、デジタルマップ、デジタルビデオ及びその組合せより成るグループから選択された少なくとも１つのデジタル媒体ファイルを表わすデジタル信号を記憶するものであるデジタル媒体メモリデバイス。
【請求項１０】
上記メモリセルは、一度書き込みのメモリセルである請求項９に記載の発明。
【請求項１１】
上記メモリセルは、基体１ｍｍ２当たりのメモリセルの面積密度が約３ｘ１０７以上の状態で基体上に配列される請求項９に記載の発明。
【請求項１２】
上記メモリユニットを支持する支持素子と、
上記支持素子により支持されそして上記メモリユニットに接続されたデバイスインターフェイスユニットと、
上記支持素子により支持されそして上記デバイスインターフェイスユニットに接続された電気コネクタと、
を更に備えた請求項９に記載の発明。
【請求項１３】
上記メモリユニット及び上記デバイスインターフェイスユニットは、単一基体上に製造され、そしてその基体は、上記支持素子により支持される請求項１２に記載の発明。
【請求項１４】
上記デバイスインターフェイスユニットは、８ｍｍ２以下の面積内に適合される請求項１２に記載の発明。
【請求項１５】
上記メモリセルの上記デジタル媒体ファイルを現場でプログラムするように動作するデジタル媒体記憶装置に組み合わされた請求項１５に記載の発明。
【請求項１６】
上記記憶装置は、デジタルカメラを含む請求項１５に記載の発明。
【請求項１７】
上記記憶装置は、デジタルオーディオ再生装置を含む請求項１５に記載の発明。
【請求項１８】
上記記憶装置は、電子ブックを含む請求項１５に記載の発明。
【請求項１９】
支持素子と、
基体上に形成されたメモリアレーより成るメモリユニットであって、上記支持素子により支持されたメモリユニットと、
上記メモリアレーと同じ基体上に形成されそして上記メモリユニットに接続されたデバイスインターフェイスユニットと、
上記支持素子により支持されそして上記デバイスインターフェイスユニットに接続された電気コネクタと、
を備えたモジュラーメモリデバイス。
【請求項２０】
上記デバイスインターフェイスユニットは、選択されたプロトコルに対して割り込み管理機能を実施する請求項１９に記載の発明。
【請求項２１】
上記メモリアレーは、メモリセルの三次元アレーより成る請求項１９に記載の発明。
【請求項２２】
上記メモリアレーは、メモリセルの二次元アレーより成る請求項１９に記載の発明。
【請求項２３】
上記メモリアレーは、複数の一度書き込みメモリセルより成る請求項１９に記載の発明。
【請求項２４】
上記一度書き込みメモリセルは、現場でプログラム可能である請求項２３に記載の発明。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、不揮発性ソリッドステートメモリアレーを含むモジュラーメモリデバイスに係る。
【０００２】
【背景技術】
種々のポータブル型消費者製品は、デジタルデータを捕獲して不揮発式に記憶する。デジタルカメラ及びデジタルオーディオプレーヤは、このような製品の２つの例である。この種の製品のメモリデバイスは、手のひらに載るに充分なほど小さくそしてユーザにより搬送容易なモジュラー装置であるのが好ましい。理想的には、これら記憶装置は、取り外し可能で且つ軽量でなければならず、そして数メガバイトの記憶容量を与えると共に低い実販売価格（ＡＳＰ）を達成しなければならない。
【０００３】
このようなメモリデバイスに対する１つの公知の解決策は、フラッシュメモリカードとして知られている。このようなカードは、ユーザの手のひらにフィットし、軽量であり、そして消費者市場のポータブル装置部門のニーズにマッチする記憶容量を与える。しかしながら、フラッシュメモリカードは、この市場部門のコスト要求に充分応えるものではない。コンパクトフラッシュ（登録商標）カードのようなフラッシュメモリカードに対する２０００年６月現在のメガバイト当たりのコストは、４０メガバイトレベルで＄２ないし４（ＡＳＰ）である。市場のポータブル装置部門におけるほとんどの消費者向けアプリケーションは、少なくとも４０メガバイトの不揮発性記憶を必要とするので、フラッシュメモリカードは、装置全体のコストの顕著な部分を占める。
【０００４】
この市場部門に向けて製造される他のメモリカードは、マルチメディアカード（ＭＭＣ）を含み、その２０００年６月現在のメガバイト当たりのコストは、＄３ないし５（ＡＳＰ）である。これらメモリカードは、全て、従来の二次元メモリアレーを使用している。
【０００５】
【発明の開示】
以下に述べる好ましい実施形態は、不揮発性デジタル記憶を要求する消費者アプリケーションのサイズ、重量、記憶及びコスト要件を満足するものである。これらの実施形態は、支持素子により支持されたメモリアレー及びメモリアレーコントローラと、支持素子により支持されてメモリアレーコントローラに接続された電気コネクタとを備えている。メモリアレーは、現場でプログラム可能な（フィールドプログラマブルな）一度書き込みの三次元メモリアレーであるのが好ましいが、必ずしもそうでなくてもよい。このようなメモリアレーは、ビット当たりのコストが実質的に減少されるという利点を発揮する。デバイスインターフェイスユニットが使用されるときには、コストを最小にするためにそれが高度に一体化されるのが好ましい。メモリユニット及びデバイスインターフェイスユニットの両方のコストを減少することにより、モジュラーメモリデバイスの全体的なコストが、上述した公知技術に比して実質的に減少される。
このセクションは、一般的な導入部として設けられたもので、特許請求の範囲を何ら限定するものではない。
【０００６】
【発明を実施するための最良の形態】
添付図面を参照すれば、図１は、電気コネクタ１２を一端に備えたモジュラーメモリデバイス１０の全体図である。メモリデバイス１０の外面は、図示されたようにハウジング１３内に包囲される。ハウジング１３は、デバイス１０の内部部品を保護し、そして消費者により容易に搬送され且つカメラや電子ブックのような読み取り／書き込み装置に容易に挿入及び除去されるコンパクトなモジュラーハンドヘルドユニットを形成する。コネクタ１２は、いかなる適当な形態をとることもでき、この例では、一連の導電性パッドとして構成され、これらパッドは、相手コネクタ（図示せず）の対応コンタクトと嵌合するように離間配置される。もちろん、いかなる適当なコネクタ１２を使用することもでき、本発明は、図１に示されたエッジコネクタに限定されない。
【０００７】
図２は、図１のデバイス１０の断面図である。図２に示すように、デバイス１０は、この実施形態ではプリント回路板１４の形態をとる支持素子を備えている。プリント回路板１４は、デバイス１０の外面の１つを形成してもよい。プリント回路板１４は、メモリユニット１６、デバイスインターフェイスユニット１８及び電気コネクタ１２を支持する。
【０００８】
メモリユニット１６は、三次元メモリアレー及びそれに関連したメモリアレーコントローラを含むのが好ましい。好ましいメモリアレーは、基体上に三次元格子に配列された適当な数のメモリセルを含む。ジョンソン氏の米国特許第６，０３４，８８２号、クナル氏の米国特許出願第０９／５６０，６２６号及びジョンソン氏の米国特許出願第０９／６３８，４２８号に開示された三次元メモリを、メモリアレーとして使用することができる。これら特許文献は、全て、本発明の譲受人に譲渡されたもので、参考としてここに援用する。メモリアレーコントローラは、メモリアレーが形成される同じ基体上に形成されるのが好ましく、そしてメモリアレーコントローラは、アドレスデコード回路、読み取り動作のための感知回路、書き込み動作のためのドライブ回路、及びＩ／Ｏ増幅器を含むＩ／Ｏインターフェイス回路を備えている。
【０００９】
この実施形態のデバイスインターフェイスユニット１８は、個別の基体に形成され、そしてプリント回路板１４を経てメモリユニット１６及び電気コネクタ１２に電気的接続される。この実施形態では、メモリユニット１６及びデバイスインターフェイスユニット１８は、プリント回路板に直接取り付けられる。デバイスインターフェイスユニット１８は、シリコン基体の単一片に全てが集積される種々の消費者装置にメモリデバイス１０を取り付けられるようにする電圧、クロック周波数及びプロトコルロジックを形成するのに必要な全ての部品を備えている。１つの実施形態では、デバイスインターフェイスユニット１８は、使用するプロトコル（例えば、コンパクトフラッシュプロトコルのようなプロトコル）に含まれるタスクファイル、割り込み管理、エラーレポート及びコンフィギュレーションファンクションを実施するための回路（ハードウェア、ソフトウェア及びファームウェアの適当な組合せを使用する）を備えている。
【００１０】
図３は、図２の実施形態の変形を示す。図３の実施形態では、デバイスインターフェイスユニット１８及びメモリユニット１６は、この分野で知られたＴＳＯＰ又はＴＱＦＰパッケージのような従来の中間チップパッケージに梱包される。これらのパッケージされた素子は、次いで、従来のやり方でプリント回路板１４に組み立てられる。
【００１１】
図４の実施形態では、三次元メモリアレー、メモリアレーコントローラ及びデバイスインターフェイスユニットが単一基体２０に製造され、これが、中間パッケージをもたずにプリント回路板１４に直接取り付けられるのが好ましい。メモリアレーコントローラ及びデバイスインターフェイスユニットは、三次元メモリアレーの下でシリコン基体に製造することができる。この構成は、メモリデバイスの製造コストを減少する。この場合に、メモリアレーコントローラは、上述したＩ／Ｏ増幅器を必要としない。
【００１２】
図４の実施形態は、コンパクトフラッシュプロトコルを使用するもののようなアプリケーションに良く適している。この実施形態は、不揮発性メモリセルの二次元又は三次元メモリアレーで実施することができる。
最低コストのコントローラを形成するために、メモリユニット１６を所望の標準メモリカードにインターフェイスするのに必要な信号の合計数が決定される。シリコンチップ内部の電源システムを、あらゆる動作条件の下で欠陥のない動作を保証するに充分なほど安定した状態に保持するに必要な電力及び接地接続の数が、次いで、このリストに加えられる。このピンカウント情報は、必要な接続の数を収容する最小の長方形を決定する。この長方形の大きさは、ピン数の１／４と、ピン駆動回路の高さ及び巾の関数である。その結果生じるエッジの長さは、次の式で表わされる。
長さ＝（ピン数／４）×ピン駆動回路の巾＋２×ピン駆動回路の高さ
ダイ面積＝長さ２
【００１３】
この長さの式が最小にされると、必要なダイ面積がセットされる。次いで、メモリユニット１６を選択された標準システムバスに接続するのに必要な所要のロジック機能及び所要の電力又はクロック回路を形成するのに使用可能な面積を、次の式により決定することができる。
使用可能な面積＝（（ピン数／４）×ピン駆動回路の巾）２
次いで、必要なコンポーネントの数をコンポーネントの密度で除算したものが上記式の使用可能な面積の計算値に等しくなるように、適当なロジック密度を与えるシリコンプロセス技術が選択される。
【００１４】
上記実施形態では、メモリセルが二次元ではなく三次元に編成されそして形成される。メモリセルの層は多数あり、これらの層は、垂直方向に互いに上下にスタックされる。３つの次元は、「行」、「列」及び「層」と称される。典型的に、行及び列は、その下の基体の上面に一般的に平行であり、そして層は、その下の基体の上面に垂直な方向に沿って互いに離間される。
あるメモリセルは、上方又は下方のいずれかに突出する素子を含み、過去において、「三次元メモリセル」と称されている。しかしながら、これらのメモリセルは、従来の二次元アレーに配列される。これは、メモリセルの多数の層が垂直方向に互いに上下にスタックされたメモリセルの三次元アレーを含むここに開示する三次元実施形態とはかなり相違する。
【００１５】
これら実施形態の顕著な特徴は、低コスト三次元編成であることの代わりに、メモリの動作速度を明らかに低下させることである。これら実施形態は、小さなメモリセル及び小さな全チップ面積が与えられると、非常に小さなスイッチングデバイスを使用する。又、小さなスイッチングデバイスは、小さな読み取り電流を与え、これは、読み取りアクセス時間を比較的低速にする。しかしながら、低速のアクセス時間を容易に許容し、そして劇的に安いメモリのコストから多大な利益を引き出す重要なメモリアプリケーションが多数ある。これら低速アプリケーションの多くは、「デジタル媒体記憶」という名の下に集合され、そして次のものを含む。即ち、写真のような静止像のデジタル記憶、音楽及び一般にデジタルオーディオのデジタル記憶、デジタルブック、マップのデジタル記憶、デジタルビデオを含む像のシーケンス、及び当業者に容易に明らかな多数の他の例。デジタル媒体記憶アプリケーションは、版権取得できる資料を有形の表現媒体に固定できるようにする記憶アプリケーションとみなすことができる。このようなアプリケーションの場合、記憶媒体を再書き込みできることは、利点ではなく、実際には、不所望なことすらある。例えば、表現された資料の明確で且つ不変の記録をもつことが重要である。更に、再書き込み可能なメモリデバイスよりも一度書き込みの方がコストは一般的に低い。
【００１６】
図７は、デジタル媒体記憶装置３０と組み合わせて上記メモリデバイス１０をブロック図の形態で示す。メモリデバイス１０は、ここに述べるいかなる形式をとることもでき、そして現場でプログラム可能な一度書き込みのメモリセルの３Ｄアレーを含むのが好ましい。上述したように、このようなデバイスは、著しく低コストであるという利点を与える。メモリデバイス１０は、ユーザがこのメモリデバイス１０をデジタル媒体記憶装置３０に容易に接続したり取り外したりできるようにする上述した外部コネクタを伴うモジュラーハンドヘルドユニットとして形成される。メモリデバイス１０の構造に関する更なる詳細は、米国特許出願第０９／６３８，４３９号及び第０９／６３８，４２７号に開示されており、これらは両方とも、本出願と同日に出願され、本発明の譲受人に譲渡され、そしてその全体を参考としてここに援用するものである。別の実施形態においては、米国特許出願第０９／６３９，７０２号及び第０９／６３９，５７７号に開示されたような多数書き込み３Ｄアレーが使用され、これら出願も、本出願と同日に出願され、そして本発明の譲受人に譲渡されたものである。
【００１７】
デジタル媒体記憶装置３０は、いかなる適当な形態をとることもでき、そして例えば、デジタルカメラ、デジタルオーディオ再生装置、又は電子ブックである。この記憶装置３０は、２つの個別の機能を遂行する。第１に、記憶装置３０は、例えば、静止像又は移動像を示すか、オーディオファイルを再生するか、又は電子ブックのページを表示することにより、メモリデバイス１０に記憶されたデジタル媒体をユーザに表示する。第２に、記憶装置３０は、メモリデバイス１０を所望のデジタル媒体情報で現場でプログラムするように使用できる。このため、デジタル媒体記憶装置３０は、ソースに接続され、そしてソースからメモリデバイス１０へデジタル媒体情報を現場でプログラムする。デジタル媒体ソースは、いかなる適当な形態をとることもでき、そして別のコンピュータ（図示せず）をしばしば含む。例えば、ソースは、インターネットのようなネットワークを経て或いはレコード店や書店のような店舗に設けられたシステムを経て記憶装置３０へデジタル媒体情報を供給し、消費者が所持するメモリデバイス１０にデジタル媒体をダウンロードすることができる。又、デジタルデータのソースは、デジタルカメラの場合のように電荷結合装置アレー（ＣＣＤ）の出力、又は音楽再生−記録装置の場合のようにコーダ−デコーダ（ＣＯＤＥＣ）の出力を含んでもよいが、これに限定されない。あるアプリケーションでは、ソースは、デジタル媒体記憶装置３０を経てではなく直接的にメモリデバイス１０にデジタル媒体情報を記憶してもよく、これは、現場でプログラム可能であることの別の例である。一般的に、「現場でプログラム可能（フィールドプログラマブル）」という語は、メモリデバイスの製造が完了した後の時間にユーザにより選択されたファイルをメモリデバイスに書き込むことも包含すると広く解釈される。
【００１８】
ここに説明する実施形態のメモリアレーは、メモリセルの多数の層の垂直スタックを備え、メモリセルは、いかなる所望の形態をとることもでき、ツアン氏の米国特許第５，８３５，３９６号、ジョンソン氏の米国特許第６，０３４，８８２号及びクナル氏の米国特許出願第０９／５６０，６２６号に教示されたメモリセルが一例として取り上げられる。しかしながら、ここに述べる好ましい実施形態は、コストを最小にするように設計されており、それ故、メモリセルは、できるだけ小さくされる。
【００１９】
メモリセルを小さくするために、微細ピッチのホトリソグラフィーを使用してメモリセルの幾何学的形状がパターン化される。より詳細には、ワード線及びビット線は、約１ミクロン以下の線巾及び約１ミクロン以下の線−線間隔で形成されるのが好ましい。これらＦ（ホトリソグラフィック特徴サイズ）の値は、更に減少されてもよく、即ち、線巾及び間隔は、約０．２５ミクロンより小さいのが更に好ましい。
【００２０】
図５は、上述した形式のメモリアレーの一実施形態を示す概略図である。メモリセルＭＣ１、ＭＣ２の各々は、状態記憶素子を含む２端子セルである。この実施形態では、メモリセルＭＣ１は、第１レベルに配置され、そしてメモリセルＭＣ２は、第１レベルに対して垂直方向にスタックされた第２レベルに配置される。メモリセルＭＣ１、ＭＣ２の端子は、セルの各端に配置される。この点について、「端子」という語は、広く解釈されるべきであり、そして端子は、単にセルの端子部分として実施されてもよいし又はセルの個別層として実施されてもよい。
【００２１】
各メモリセルＭＣ１、ＭＣ２の各端子は、各導体又はワイヤと電気的接触する。図５において、メモリセルＭＣ１の下部の導体Ｗ１、Ｗ２は、ワード線として構成され、そしてメモリセルＭＣ１の上部端子に接続された導体Ｂ１、Ｂ２は、ビット線として構成され、これらのビット線は、この実施形態では、ワード線Ｗ１、Ｗ２に実質的に垂直に延びる。従って、メモリセルＭＣ１の各々は、ワード線Ｗ１、Ｗ２の選択されたものと、ビット線Ｂ１、Ｂ２の選択されたものをブリッジ接続する。
【００２２】
同様に、第２層のメモリセルＭＣ２は、ビット線Ｂ１、Ｂ２の選択されたものと、ワード線Ｗ３、Ｗ４の選択されたものとの間に接続される。この実施形態のワード線Ｗ３、Ｗ４は、垂直方向にビット線Ｂ１、Ｂ２のレベルより上にスタックされた別のレベルに配置される。
図５のメモリセルアレーは、基本的な幾何学形状及び材料が、上記ジョンソン氏の特許の図６ａないし６ｇに示されたものと同様でよい。
【００２３】
平面図での基本的セルサイズが２Ｆｘ２Ｆである実施形態の場合（上記ジョンソン氏及びクナル氏の特許文献に教示されたような）、メモリセルのピッチ（１００個の隣接セルの全巾を１００で除算した）は、ワード線又はビット線の方向に約０．５０ミクロン以下（及び一般的には２ミクロン以下）であるのが好ましく、そしてメモリセルにより消費される全面積は、約０．２５平方ミクロン以下であるのが好ましい。従って、消費されるチップ面積は、垂直スタックの各層において百万ビット当たり約０．２５平方ミリメーター以下である。同じ結果を別の言い方で述べると、パッキング密度が、垂直スタックの各層において平方ミリメーター当たり４百万ビット以上である。
【００２４】
垂直方向にスタックすると、所与のサイズのメモリアレーに対して密度が高くなりそしてチップ面積が減少し、即ち８層のメモリセルが垂直方向に互いに上下に積層された好ましい実施形態では、密度が、チップ面積１平方ミリメーター当たり３千２百万ビット以上となる。
微細ピッチのリソグラフィーが改善されるので、これらのメモリセルの密度も改善される。次の式は、特徴サイズがＦのリソグラフィー世代の場合であって、２Ｆｘ２ＦセルのＮ層が垂直にスタックされた場合に、単位面積当たりのパッキング密度（ビット）を示している。
パッキング密度＝Ｎ／（４Ｆ２）
【００２５】
パッキング密度が低い本発明の他の実施形態は、４Ｆ２より大きなメモリセル（例えば、上記ツアン氏の特許の図６Ｂに示されたメモリセルを参照されたい）を使用できることに注意されたい。これらの大きなメモリセルは、チップ面積が大きくなり、従って、あまり望ましくない。
デバイスインターフェイスユニット１８の好ましい実施形態が図６にブロック図で示されている。この例では、コンパクトフラッシュインターフェイス状態マシンが、コンパクトフラッシュプロトコルに対するタスクファイル、割り込み管理、エラーレポート、及びコンフィギュレーションファンクションを実施し、そしてスマートメディアインターフェイス状態マシンが、スマートメディアプロトコルに対するこれらの機能を実施する。これらの両プロトコルは、当業者に容易に入手できる。図６のデバイスインターフェイスユニットは、大きさが２．６８ｍｍｘ２．６８ｍｍで、７．１８ｍｍ２の全基体面積を与えるシリコンダイに形成することができる。１つの実施形態では、上述したモジュラーメモリデバイス１０を使用して、デジタル媒体、例えば、上記のいずれかのデジタル媒体が記憶される。
【００２６】
別の実施形態では、デバイスインターフェイスユニット１８がデバイス１０から削除され、そしてメモリユニット１６のメモリアレーコントローラがプリント回路板１４によりコネクタ１２に直接接続される。この場合に、メモリユニット１６は、ホストシステムのデバイスインターフェイスユニットによって制御される。
上記実施形態は、３Ｄメモリアレーに向けられたが、別のコスト節減実施形態は、一回プログラム式（ＯＴＰ）アレーを使用することに向けられる。例えば、電子的にプログラム可能なリードオンリメモリ（ＰＲＯＭ）を使用することができる。このようなＯＴＰメモリと、従来のＥ２ＰＲＯＭ及びフラッシュメモリとの間のコストの差は、相当のものである。
【００２７】
３Ｄの一回プログラム式、３Ｄの多数書き込み、又は２ＤのＯＴＰの場合に、種々のハウジング材料及びコンフィギュレーションのいずれを使用することもできる。適当な材料は、金属、エポキシ、セラミック、及びプラスチックである。コンフィギュレーションは、従来、フラッシュメモリ又はＥ２ＰＲＯＭメモリと共に使用されていた標準的モジュールに適合するもの、又は将来開発される規格に適合するものを含む。これらは、コンパクトフラッシュ、スマートメディア、マルチメディアカード、セキュアデジタルミュージックイニシエーティブ（ＳＤＭＩ）、ソニーメモリステッィク及び他の規格を含むが、これらに限定されない。コンフィギュレーションは、個別又は非一体化のデバイスインターフェイスユニットを含むことができる（即ち、デバイスインターフェイスユニットは、設計上の選択の問題としてメモリユニットチップと一体化されてもよいし又はされなくてもよい）。モジュールは、パッケージされたダイの周りに形成することもできるし、又は各ダイを基体上に直接取り付け、次いで、基体をハウジング内にカプセル封入することもできる。基体は、シリコン、ファイバーガラス又はセラミックであるが、これらに限定されない。
【００２８】
以上の説明から、低いコストで製造することができ、小型で且つ軽量であり、そして不揮発性メモリの必要な容量を与える改良されたモジュラーメモリデバイスが提供されたことが明らかであろう。
ここで使用した「接続」という語は、直接的に接続される素子及び間接的に接続される素子を含むものと広く解釈されたい。従って、互いに接続される２つの素子は、介在する無名の素子によって接続されてもよい。
【００２９】
以上の詳細な説明は、本発明がとり得る多数の形態の若干を説明したに過ぎない。このため、この詳細な説明は、例示に過ぎず、これに限定されるものではない。全ての等効物を包含する特許請求の範囲のみが本発明の範囲を規定する。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態によるモジュラーメモリデバイスの斜視図である。
【図２】図１のメモリデバイスの断面図である。
【図３】図１のメモリデバイスの別の実施形態の断面図である。
【図４】図１のメモリデバイスの別の実施形態の断面図である。
【図５】三次元メモリアレーの一部分を示す概略図である。
【図６】図２のデバイスインターフェイスユニット１８の好ましい実施形態を示す回路図である。
【図７】デジタル媒体記憶システムに接続されたモジュラーメモリデバイスのブロック図である。
【図６】
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【図７】
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【国際公開パンフレット】
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【国際調査報告】
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2004507020.tif 000024